lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/Analysis/EHPersonalities.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/WinEHFuncInfo.h"
  37 #include "llvm/IR/CallSite.h"
  38 #include "llvm/IR/CallingConv.h"
  39 #include "llvm/IR/Constants.h"
  40 #include "llvm/IR/DerivedTypes.h"
  41 #include "llvm/IR/Function.h"
  42 #include "llvm/IR/GlobalAlias.h"
  43 #include "llvm/IR/GlobalVariable.h"
  44 #include "llvm/IR/Instructions.h"
  45 #include "llvm/IR/Intrinsics.h"
  46 #include "llvm/MC/MCAsmInfo.h"
  47 #include "llvm/MC/MCContext.h"
  48 #include "llvm/MC/MCExpr.h"
  49 #include "llvm/MC/MCSymbol.h"
  50 #include "llvm/Support/CommandLine.h"
  51 #include "llvm/Support/Debug.h"
  52 #include "llvm/Support/ErrorHandling.h"
  53 #include "llvm/Support/MathExtras.h"
  54 #include "llvm/Target/TargetOptions.h"
  55 #include "X86IntrinsicsInfo.h"
  56 #include <bitset>
  57 #include <numeric>
  58 #include <cctype>
  59 using namespace llvm;
  60
  61 #define DEBUG_TYPE "x86-isel"
  62
  63 STATISTIC(NumTailCalls, "Number of tail calls");
  64
  65 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  66     "x86-experimental-vector-widening-legalization", cl::init(false),
  67     cl::desc("Enable an experimental vector type legalization through widening "
  68              "rather than promotion."),
  69     cl::Hidden);
  70
  71 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  72                                      const X86Subtarget &STI)
  73     : TargetLowering(TM), Subtarget(&STI) {
  74   X86ScalarSSEf64 = Subtarget->hasSSE2();
  75   X86ScalarSSEf32 = Subtarget->hasSSE1();
  76   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  77
  78   // Set up the TargetLowering object.
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 203   // this operation.
 204   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 205   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 206
 207   if (!Subtarget->useSoftFloat()) {
 208     // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 209     // are Legal, f80 is custom lowered.
 210     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 212
 213     if (X86ScalarSSEf32) {
 214       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 215       // f32 and f64 cases are Legal, f80 case is not
 216       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 217     } else {
 218       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 219       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 220     }
 221   } else {
 222     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 223     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Expand);
 224     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Expand);
 225   }
 226
 227   // Handle FP_TO_UINT by promoting the destination to a larger signed
 228   // conversion.
 229   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 230   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 231   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 232
 233   if (Subtarget->is64Bit()) {
 234     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 235       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 236       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 237       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 238     } else {
 239       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 240       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 241     }
 242   } else if (!Subtarget->useSoftFloat()) {
 243     // Since AVX is a superset of SSE3, only check for SSE here.
 244     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 245       // Expand FP_TO_UINT into a select.
 246       // FIXME: We would like to use a Custom expander here eventually to do
 247       // the optimal thing for SSE vs. the default expansion in the legalizer.
 248       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 249     else
 250       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254
 255     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 256   }
 257
 258   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 259   if (!X86ScalarSSEf64) {
 260     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 261     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 262     if (Subtarget->is64Bit()) {
 263       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 264       // Without SSE, i64->f64 goes through memory.
 265       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 266     }
 267   }
 268
 269   // Scalar integer divide and remainder are lowered to use operations that
 270   // produce two results, to match the available instructions. This exposes
 271   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 272   // into a single instruction.
 273   //
 274   // Scalar integer multiply-high is also lowered to use two-result
 275   // operations, to match the available instructions. However, plain multiply
 276   // (low) operations are left as Legal, as there are single-result
 277   // instructions for this in x86. Using the two-result multiply instructions
 278   // when both high and low results are needed must be arranged by dagcombine.
 279   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 280     setOperationAction(ISD::MULHS, VT, Expand);
 281     setOperationAction(ISD::MULHU, VT, Expand);
 282     setOperationAction(ISD::SDIV, VT, Expand);
 283     setOperationAction(ISD::UDIV, VT, Expand);
 284     setOperationAction(ISD::SREM, VT, Expand);
 285     setOperationAction(ISD::UREM, VT, Expand);
 286
 287     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 288     setOperationAction(ISD::ADDC, VT, Custom);
 289     setOperationAction(ISD::ADDE, VT, Custom);
 290     setOperationAction(ISD::SUBC, VT, Custom);
 291     setOperationAction(ISD::SUBE, VT, Custom);
 292   }
 293
 294   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 295   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 296   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 298   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 299   setOperationAction(ISD::BR_CC            , MVT::f128,  Expand);
 300   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 301   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 305   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 306   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 307   setOperationAction(ISD::SELECT_CC        , MVT::f128,  Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 312   if (Subtarget->is64Bit())
 313     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 314   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 315   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 316   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 317   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 318
 319   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 320     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 321     // is. We should promote the value to 64-bits to solve this.
 322     // This is what the CRT headers do - `fmodf` is an inline header
 323     // function casting to f64 and calling `fmod`.
 324     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 325   } else {
 326     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 327   }
 328
 329   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 330   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 331   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 332
 333   // Promote the i8 variants and force them on up to i32 which has a shorter
 334   // encoding.
 335   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 336   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 337   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 338   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 339   if (Subtarget->hasBMI()) {
 340     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 341     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 342     if (Subtarget->is64Bit())
 343       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 344   } else {
 345     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 346     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 347     if (Subtarget->is64Bit())
 348       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 349   }
 350
 351   if (Subtarget->hasLZCNT()) {
 352     // When promoting the i8 variants, force them to i32 for a shorter
 353     // encoding.
 354     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 355     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 356     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 357     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 358     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 360     if (Subtarget->is64Bit())
 361       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 362   } else {
 363     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 364     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 365     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 366     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 367     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 368     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 369     if (Subtarget->is64Bit()) {
 370       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 371       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 372     }
 373   }
 374
 375   // Special handling for half-precision floating point conversions.
 376   // If we don't have F16C support, then lower half float conversions
 377   // into library calls.
 378   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 379     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 380     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 381   }
 382
 383   // There's never any support for operations beyond MVT::f32.
 384   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 385   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 386   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 387   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 388
 389   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 390   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 391   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 392   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 393   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 394   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 395
 396   if (Subtarget->hasPOPCNT()) {
 397     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 398   } else {
 399     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 400     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 401     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 402     if (Subtarget->is64Bit())
 403       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 404   }
 405
 406   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 407
 408   if (!Subtarget->hasMOVBE())
 409     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 410
 411   // These should be promoted to a larger select which is supported.
 412   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 413   // X86 wants to expand cmov itself.
 414   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 415   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 416   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 417   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 418   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 419   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 420   setOperationAction(ISD::SELECT          , MVT::f128 , Custom);
 421   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 422   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 423   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 424   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 425   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 426   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 427   setOperationAction(ISD::SETCC           , MVT::f128 , Custom);
 428   setOperationAction(ISD::SETCCE          , MVT::i8   , Custom);
 429   setOperationAction(ISD::SETCCE          , MVT::i16  , Custom);
 430   setOperationAction(ISD::SETCCE          , MVT::i32  , Custom);
 431   if (Subtarget->is64Bit()) {
 432     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 433     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 434     setOperationAction(ISD::SETCCE        , MVT::i64  , Custom);
 435   }
 436   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 437   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 438   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 439   // support continuation, user-level threading, and etc.. As a result, no
 440   // other SjLj exception interfaces are implemented and please don't build
 441   // your own exception handling based on them.
 442   // LLVM/Clang supports zero-cost DWARF exception handling.
 443   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 444   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 445
 446   // Darwin ABI issue.
 447   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 448   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 449   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 450   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 451   if (Subtarget->is64Bit())
 452     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 453   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 454   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 455   if (Subtarget->is64Bit()) {
 456     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 457     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 458     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 459     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 460     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 461   }
 462   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 463   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 464   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 465   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 466   if (Subtarget->is64Bit()) {
 467     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 468     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 469     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 470   }
 471
 472   if (Subtarget->hasSSE1())
 473     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 474
 475   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 476
 477   // Expand certain atomics
 478   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 479     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 480     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 481     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 482   }
 483
 484   if (Subtarget->hasCmpxchg16b()) {
 485     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 486   }
 487
 488   // FIXME - use subtarget debug flags
 489   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 490       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 491     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 492   }
 493
 494   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 495   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 496
 497   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 498   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 499
 500   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 501   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 502
 503   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 504   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 505   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 506   if (Subtarget->is64Bit()) {
 507     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 509   } else {
 510     // TargetInfo::CharPtrBuiltinVaList
 511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 513   }
 514
 515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 517
 518   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 519
 520   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 521   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 522   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 523
 524   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 525     // f32 and f64 use SSE.
 526     // Set up the FP register classes.
 527     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 528     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 529
 530     // Use ANDPD to simulate FABS.
 531     setOperationAction(ISD::FABS , MVT::f64, Custom);
 532     setOperationAction(ISD::FABS , MVT::f32, Custom);
 533
 534     // Use XORP to simulate FNEG.
 535     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 536     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 537
 538     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 539     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 540     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 541
 542     // Lower this to FGETSIGNx86 plus an AND.
 543     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 544     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 545
 546     // We don't support sin/cos/fmod
 547     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 548     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 549     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 550     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 551     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 552     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 553
 554     // Expand FP immediates into loads from the stack, except for the special
 555     // cases we handle.
 556     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 557     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 558   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 559     // Use SSE for f32, x87 for f64.
 560     // Set up the FP register classes.
 561     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 562     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 563
 564     // Use ANDPS to simulate FABS.
 565     setOperationAction(ISD::FABS , MVT::f32, Custom);
 566
 567     // Use XORP to simulate FNEG.
 568     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 569
 570     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 571
 572     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 573     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 575
 576     // We don't support sin/cos/fmod
 577     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 578     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 579     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 580
 581     // Special cases we handle for FP constants.
 582     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 583     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 584     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 585     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 586     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 587
 588     if (!TM.Options.UnsafeFPMath) {
 589       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 590       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 591       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 592     }
 593   } else if (!Subtarget->useSoftFloat()) {
 594     // f32 and f64 in x87.
 595     // Set up the FP register classes.
 596     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 597     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 598
 599     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 600     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 601     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 602     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 603
 604     if (!TM.Options.UnsafeFPMath) {
 605       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 606       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 607       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 608       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 609       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 610       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 611     }
 612     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 616     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 617     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 618     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 619     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 620   }
 621
 622   // We don't support FMA.
 623   setOperationAction(ISD::FMA, MVT::f64, Expand);
 624   setOperationAction(ISD::FMA, MVT::f32, Expand);
 625
 626   // Long double always uses X87, except f128 in MMX.
 627   if (!Subtarget->useSoftFloat()) {
 628     if (Subtarget->is64Bit() && Subtarget->hasMMX()) {
 629       addRegisterClass(MVT::f128, &X86::FR128RegClass);
 630       ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
 631       setOperationAction(ISD::FABS , MVT::f128, Custom);
 632       setOperationAction(ISD::FNEG , MVT::f128, Custom);
 633       setOperationAction(ISD::FCOPYSIGN, MVT::f128, Custom);
 634     }
 635
 636     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 637     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 638     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 639     {
 640       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 641       addLegalFPImmediate(TmpFlt);  // FLD0
 642       TmpFlt.changeSign();
 643       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 644
 645       bool ignored;
 646       APFloat TmpFlt2(+1.0);
 647       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 648                       &ignored);
 649       addLegalFPImmediate(TmpFlt2);  // FLD1
 650       TmpFlt2.changeSign();
 651       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 652     }
 653
 654     if (!TM.Options.UnsafeFPMath) {
 655       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 656       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 657       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 658     }
 659
 660     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 661     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 662     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 663     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 664     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 665     setOperationAction(ISD::FMA, MVT::f80, Expand);
 666   }
 667
 668   // Always use a library call for pow.
 669   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 670   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 671   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 672
 673   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 674   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 675   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 676   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 677   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 678   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 679   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 680
 681   // First set operation action for all vector types to either promote
 682   // (for widening) or expand (for scalarization). Then we will selectively
 683   // turn on ones that can be effectively codegen'd.
 684   for (MVT VT : MVT::vector_valuetypes()) {
 685     setOperationAction(ISD::ADD , VT, Expand);
 686     setOperationAction(ISD::SUB , VT, Expand);
 687     setOperationAction(ISD::FADD, VT, Expand);
 688     setOperationAction(ISD::FNEG, VT, Expand);
 689     setOperationAction(ISD::FSUB, VT, Expand);
 690     setOperationAction(ISD::MUL , VT, Expand);
 691     setOperationAction(ISD::FMUL, VT, Expand);
 692     setOperationAction(ISD::SDIV, VT, Expand);
 693     setOperationAction(ISD::UDIV, VT, Expand);
 694     setOperationAction(ISD::FDIV, VT, Expand);
 695     setOperationAction(ISD::SREM, VT, Expand);
 696     setOperationAction(ISD::UREM, VT, Expand);
 697     setOperationAction(ISD::LOAD, VT, Expand);
 698     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 699     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 700     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 701     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 702     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 703     setOperationAction(ISD::FABS, VT, Expand);
 704     setOperationAction(ISD::FSIN, VT, Expand);
 705     setOperationAction(ISD::FSINCOS, VT, Expand);
 706     setOperationAction(ISD::FCOS, VT, Expand);
 707     setOperationAction(ISD::FSINCOS, VT, Expand);
 708     setOperationAction(ISD::FREM, VT, Expand);
 709     setOperationAction(ISD::FMA,  VT, Expand);
 710     setOperationAction(ISD::FPOWI, VT, Expand);
 711     setOperationAction(ISD::FSQRT, VT, Expand);
 712     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 713     setOperationAction(ISD::FFLOOR, VT, Expand);
 714     setOperationAction(ISD::FCEIL, VT, Expand);
 715     setOperationAction(ISD::FTRUNC, VT, Expand);
 716     setOperationAction(ISD::FRINT, VT, Expand);
 717     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 718     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 719     setOperationAction(ISD::MULHS, VT, Expand);
 720     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 721     setOperationAction(ISD::MULHU, VT, Expand);
 722     setOperationAction(ISD::SDIVREM, VT, Expand);
 723     setOperationAction(ISD::UDIVREM, VT, Expand);
 724     setOperationAction(ISD::FPOW, VT, Expand);
 725     setOperationAction(ISD::CTPOP, VT, Expand);
 726     setOperationAction(ISD::CTTZ, VT, Expand);
 727     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 728     setOperationAction(ISD::CTLZ, VT, Expand);
 729     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 730     setOperationAction(ISD::SHL, VT, Expand);
 731     setOperationAction(ISD::SRA, VT, Expand);
 732     setOperationAction(ISD::SRL, VT, Expand);
 733     setOperationAction(ISD::ROTL, VT, Expand);
 734     setOperationAction(ISD::ROTR, VT, Expand);
 735     setOperationAction(ISD::BSWAP, VT, Expand);
 736     setOperationAction(ISD::SETCC, VT, Expand);
 737     setOperationAction(ISD::FLOG, VT, Expand);
 738     setOperationAction(ISD::FLOG2, VT, Expand);
 739     setOperationAction(ISD::FLOG10, VT, Expand);
 740     setOperationAction(ISD::FEXP, VT, Expand);
 741     setOperationAction(ISD::FEXP2, VT, Expand);
 742     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 743     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 744     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 745     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 746     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 747     setOperationAction(ISD::TRUNCATE, VT, Expand);
 748     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 749     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 750     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 751     setOperationAction(ISD::VSELECT, VT, Expand);
 752     setOperationAction(ISD::SELECT_CC, VT, Expand);
 753     for (MVT InnerVT : MVT::vector_valuetypes()) {
 754       setTruncStoreAction(InnerVT, VT, Expand);
 755
 756       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 757       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 758
 759       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 760       // types, we have to deal with them whether we ask for Expansion or not.
 761       // Setting Expand causes its own optimisation problems though, so leave
 762       // them legal.
 763       if (VT.getVectorElementType() == MVT::i1)
 764         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 765
 766       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 767       // split/scalarized right now.
 768       if (VT.getVectorElementType() == MVT::f16)
 769         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 770     }
 771   }
 772
 773   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 774   // with -msoft-float, disable use of MMX as well.
 775   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 776     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 777     // No operations on x86mmx supported, everything uses intrinsics.
 778   }
 779
 780   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 781   // into smaller operations.
 782   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 783     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 784     setOperationAction(ISD::AND,                MMXTy,      Expand);
 785     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 786     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 787     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 788     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 789     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 790   }
 791   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 792
 793   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 794     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 795
 796     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 797     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 798     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 799     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 800     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 801     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 802     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 803     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 804     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 805     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 806     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 807     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 808     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 809     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 810   }
 811
 812   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 813     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 814
 815     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 816     // registers cannot be used even for integer operations.
 817     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 818     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 819     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 820     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 821
 822     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 823     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 824     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 825     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 826     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 827     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 828     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 829     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 830     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 831     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 832     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 833     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 834     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 835     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 836     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 837     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 838     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 839     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 840     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 841     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 842     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 843     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 844     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 845
 846     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 847     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 848     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 849     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 850
 851     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 852     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 853     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 854     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 855
 856     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 857     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 858     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 859     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 860     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 861
 862     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 863     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 864     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 865     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 866
 867     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 868     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 869     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 870     // ISD::CTTZ v2i64 - scalarization is faster.
 871     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 872     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 873     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 874     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 875
 876     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 877     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 878       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 879       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 880       setOperationAction(ISD::VSELECT,            VT, Custom);
 881       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 882     }
 883
 884     // We support custom legalizing of sext and anyext loads for specific
 885     // memory vector types which we can load as a scalar (or sequence of
 886     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 887     // loads these must work with a single scalar load.
 888     for (MVT VT : MVT::integer_vector_valuetypes()) {
 889       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 890       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 891       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 892       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 893       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 894       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 895       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 896       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 897       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 898     }
 899
 900     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 901     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 902     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 903     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 904     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 905     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 906     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 907     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 908
 909     if (Subtarget->is64Bit()) {
 910       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 911       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 912     }
 913
 914     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 915     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 916       setOperationAction(ISD::AND,    VT, Promote);
 917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 918       setOperationAction(ISD::OR,     VT, Promote);
 919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 920       setOperationAction(ISD::XOR,    VT, Promote);
 921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 922       setOperationAction(ISD::LOAD,   VT, Promote);
 923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 924       setOperationAction(ISD::SELECT, VT, Promote);
 925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 926     }
 927
 928     // Custom lower v2i64 and v2f64 selects.
 929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 933
 934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 936
 937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 938
 939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 941     // As there is no 64-bit GPR available, we need build a special custom
 942     // sequence to convert from v2i32 to v2f32.
 943     if (!Subtarget->is64Bit())
 944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 945
 946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 948
 949     for (MVT VT : MVT::fp_vector_valuetypes())
 950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 951
 952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 955   }
 956
 957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 964     }
 965
 966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 974
 975     // FIXME: Do we need to handle scalar-to-vector here?
 976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 977
 978     // We directly match byte blends in the backend as they match the VSELECT
 979     // condition form.
 980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 981
 982     // SSE41 brings specific instructions for doing vector sign extend even in
 983     // cases where we don't have SRA.
 984     for (MVT VT : MVT::integer_vector_valuetypes()) {
 985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 988     }
 989
 990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 997
 998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (Subtarget->hasXOP()) {
1054     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1055     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1056     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1057     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1058     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1059     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1060     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1061     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1062   }
1063
1064   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1065     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1066     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1067     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1068     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1069     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1070     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1071
1072     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1073     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1075
1076     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1077     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1078     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1079     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1080     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1081     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1082     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1083     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1084     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1085     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1086     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1087     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1088
1089     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1090     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1091     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1092     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1093     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1094     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1095     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1096     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1097     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1098     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1099     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1100     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1101
1102     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1103     // even though v8i16 is a legal type.
1104     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1105     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1106     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1107
1108     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1109     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1110     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1111
1112     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1113     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1114
1115     for (MVT VT : MVT::fp_vector_valuetypes())
1116       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1117
1118     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1119     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1120
1121     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1122     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1123
1124     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1125     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1126
1127     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1128     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1129     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1130     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1131
1132     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1133     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1134     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1135
1136     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1137     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1138     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1139     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1140     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1141     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1142     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1143     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1144     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1145     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1146     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1147     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1148
1149     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1150     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1151     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1152     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1153
1154     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1155     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1156     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1157     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1158     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1159     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1160     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1161     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1162
1163     if (Subtarget->hasAnyFMA()) {
1164       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1165       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1166       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1167       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1168       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1169       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1170     }
1171
1172     if (Subtarget->hasInt256()) {
1173       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1174       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1175       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1176       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1177
1178       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1179       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1180       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1181       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1182
1183       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1184       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1185       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1186       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1187
1188       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1189       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1190       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1191       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1192
1193       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1194       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1195       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1196       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1197       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1198       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1199       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1200       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1201       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1202       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1203       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1204       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1205
1206       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1207       // when we have a 256bit-wide blend with immediate.
1208       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1209
1210       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1211       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1212       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1213       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1214       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1215       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1216       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1217
1218       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1219       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1220       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1221       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1222       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1223       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1224     } else {
1225       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1226       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1227       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1228       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1229
1230       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1231       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1232       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1233       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1234
1235       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1236       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1237       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1238       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1239
1240       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1241       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1242       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1243       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1244       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1245       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1246       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1247       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1248       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1249       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1250       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1251       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1252     }
1253
1254     // In the customized shift lowering, the legal cases in AVX2 will be
1255     // recognized.
1256     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1257     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1258
1259     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1260     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1261
1262     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1263     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1264
1265     // Custom lower several nodes for 256-bit types.
1266     for (MVT VT : MVT::vector_valuetypes()) {
1267       if (VT.getScalarSizeInBits() >= 32) {
1268         setOperationAction(ISD::MLOAD,  VT, Legal);
1269         setOperationAction(ISD::MSTORE, VT, Legal);
1270       }
1271       // Extract subvector is special because the value type
1272       // (result) is 128-bit but the source is 256-bit wide.
1273       if (VT.is128BitVector()) {
1274         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1275       }
1276       // Do not attempt to custom lower other non-256-bit vectors
1277       if (!VT.is256BitVector())
1278         continue;
1279
1280       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1281       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1282       setOperationAction(ISD::VSELECT,            VT, Custom);
1283       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1284       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1285       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1286       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1287       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1288     }
1289
1290     if (Subtarget->hasInt256())
1291       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1292
1293     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1294     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1295       setOperationAction(ISD::AND,    VT, Promote);
1296       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1297       setOperationAction(ISD::OR,     VT, Promote);
1298       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1299       setOperationAction(ISD::XOR,    VT, Promote);
1300       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1301       setOperationAction(ISD::LOAD,   VT, Promote);
1302       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1303       setOperationAction(ISD::SELECT, VT, Promote);
1304       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1305     }
1306   }
1307
1308   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1309     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1310     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1311     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1312     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1313
1314     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1315     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1316     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1317
1318     for (MVT VT : MVT::fp_vector_valuetypes())
1319       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1320
1321     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1322     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1323     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1324     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1325     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1326     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1327     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1328     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1329     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1330     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1331     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1332     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1333
1334     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1335     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1336     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1337     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1338     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1339     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1340     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1341     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1342     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1343     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1344     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1345     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1346     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1347     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1348
1349     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1350     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1351     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1352     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1353     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1354     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1355     setOperationAction(ISD::FABS,               MVT::v16f32, Custom);
1356
1357     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1358     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1359     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1360     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1361     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1362     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1363     setOperationAction(ISD::FABS,               MVT::v8f64, Custom);
1364     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1365     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1366
1367     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1368     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1369     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1370     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1371     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1372     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1373     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1374     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1375     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1376     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1377     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1378     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1379     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1380     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1381     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1382     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1383
1384     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1385     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1386     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1387     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1388     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1389     if (Subtarget->hasVLX()){
1390       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1391       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1392       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1393       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1394       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1395
1396       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1397       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1398       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1399       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1400       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1401     } else {
1402       setOperationAction(ISD::MLOAD,    MVT::v8i32, Custom);
1403       setOperationAction(ISD::MLOAD,    MVT::v8f32, Custom);
1404       setOperationAction(ISD::MSTORE,   MVT::v8i32, Custom);
1405       setOperationAction(ISD::MSTORE,   MVT::v8f32, Custom);
1406     }
1407     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1408     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1409     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1410     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1411     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1412     if (Subtarget->hasDQI()) {
1413       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1414       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1415
1416       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1417       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1418       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1419       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1420       if (Subtarget->hasVLX()) {
1421         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1422         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1423         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1424         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1425         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1426         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1427         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1428         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1429       }
1430     }
1431     if (Subtarget->hasVLX()) {
1432       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1433       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1434       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1435       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1436       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1437       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1438       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1439       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1440     }
1441     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1442     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1443     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1444     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1445     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1446     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1447     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1448     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1449     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1450     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1451     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1452     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1453     if (Subtarget->hasDQI()) {
1454       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1455       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1456     }
1457     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1458     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1459     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1460     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1461     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1462     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1463     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1464     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1465     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1466     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1467
1468     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1469     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1470     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1472     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1,   Custom);
1473
1474     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1475     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1476
1477     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1478
1479     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1480     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1481     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v16i1, Custom);
1482     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1483     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1484     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1485     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1486     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1487     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1488     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1489     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1490     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1491
1492     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1493     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1494     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1495     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1496     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1497     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1498     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1499     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1500
1501     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1502     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1503
1504     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1505     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1506
1507     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1508
1509     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1510     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1511
1512     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1513     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1514
1515     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1516     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1517
1518     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1519     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1520     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1521     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1522     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1523     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1524
1525     if (Subtarget->hasCDI()) {
1526       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1527       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1528       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1529       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1530
1531       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1532       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1533       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1534       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1535       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1536       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1537       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1538       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1539
1540       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1541       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1542
1543       if (Subtarget->hasVLX()) {
1544         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1545         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1546         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1547         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1548         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1549         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1550         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1551         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1552
1553         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1554         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1555         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1556         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1557       } else {
1558         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1559         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1560         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1561         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1562         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1563         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1564         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1565         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1566       }
1567     } // Subtarget->hasCDI()
1568
1569     if (Subtarget->hasDQI()) {
1570       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1571       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1572       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1573     }
1574     // Custom lower several nodes.
1575     for (MVT VT : MVT::vector_valuetypes()) {
1576       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1577       if (EltSize == 1) {
1578         setOperationAction(ISD::AND, VT, Legal);
1579         setOperationAction(ISD::OR,  VT, Legal);
1580         setOperationAction(ISD::XOR,  VT, Legal);
1581       }
1582       if ((VT.is128BitVector() || VT.is256BitVector()) && EltSize >= 32) {
1583         setOperationAction(ISD::MGATHER,  VT, Custom);
1584         setOperationAction(ISD::MSCATTER, VT, Custom);
1585       }
1586       // Extract subvector is special because the value type
1587       // (result) is 256/128-bit but the source is 512-bit wide.
1588       if (VT.is128BitVector() || VT.is256BitVector()) {
1589         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1590       }
1591       if (VT.getVectorElementType() == MVT::i1)
1592         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1593
1594       // Do not attempt to custom lower other non-512-bit vectors
1595       if (!VT.is512BitVector())
1596         continue;
1597
1598       if (EltSize >= 32) {
1599         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1600         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1601         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1602         setOperationAction(ISD::VSELECT,             VT, Legal);
1603         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1604         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1605         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1606         setOperationAction(ISD::MLOAD,               VT, Legal);
1607         setOperationAction(ISD::MSTORE,              VT, Legal);
1608         setOperationAction(ISD::MGATHER,  VT, Legal);
1609         setOperationAction(ISD::MSCATTER, VT, Custom);
1610       }
1611     }
1612     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1613       setOperationAction(ISD::SELECT, VT, Promote);
1614       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1615     }
1616   }// has  AVX-512
1617
1618   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1619     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1620     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1621
1622     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1623     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1624
1625     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1626     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1627     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1628     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1629     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1630     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1631     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1632     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1633     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1634     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1635     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1636     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1637     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1638     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1639     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1640     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1641     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1642     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1643     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1644     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1645     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1646     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1647     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1648     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1649     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1650     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1651     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1652     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1653     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1654     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1655     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1656     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1657     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1658     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1659     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1660     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1661     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1662     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1663     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1664     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1665     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1667
1668     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1669     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1670     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1671     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1672     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1673     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1674     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1675     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1676
1677     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1678     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1679     if (Subtarget->hasVLX())
1680       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1681
1682     if (Subtarget->hasCDI()) {
1683       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1684       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1685       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1686       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1687     }
1688
1689     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1690       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1691       setOperationAction(ISD::VSELECT,             VT, Legal);
1692     }
1693   }
1694
1695   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1696     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1697     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1698
1699     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1700     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1701     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1702     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1703     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1704     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1705     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1706     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1707     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1708     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1709     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1711
1712     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1713     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1714     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1715     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1716     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1717     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1718     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1719     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1720
1721     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1722     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1723     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1724     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1725     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1726     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1727     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1728     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1729   }
1730
1731   // We want to custom lower some of our intrinsics.
1732   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1733   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1734   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1735   if (!Subtarget->is64Bit()) {
1736     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1737     setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i64, Custom);
1738   }
1739
1740   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1741   // handle type legalization for these operations here.
1742   //
1743   // FIXME: We really should do custom legalization for addition and
1744   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1745   // than generic legalization for 64-bit multiplication-with-overflow, though.
1746   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1747     if (VT == MVT::i64 && !Subtarget->is64Bit())
1748       continue;
1749     // Add/Sub/Mul with overflow operations are custom lowered.
1750     setOperationAction(ISD::SADDO, VT, Custom);
1751     setOperationAction(ISD::UADDO, VT, Custom);
1752     setOperationAction(ISD::SSUBO, VT, Custom);
1753     setOperationAction(ISD::USUBO, VT, Custom);
1754     setOperationAction(ISD::SMULO, VT, Custom);
1755     setOperationAction(ISD::UMULO, VT, Custom);
1756   }
1757
1758   if (!Subtarget->is64Bit()) {
1759     // These libcalls are not available in 32-bit.
1760     setLibcallName(RTLIB::SHL_I128, nullptr);
1761     setLibcallName(RTLIB::SRL_I128, nullptr);
1762     setLibcallName(RTLIB::SRA_I128, nullptr);
1763   }
1764
1765   // Combine sin / cos into one node or libcall if possible.
1766   if (Subtarget->hasSinCos()) {
1767     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1768     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1769     if (Subtarget->isTargetDarwin()) {
1770       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1771       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1772       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1773       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1774     }
1775   }
1776
1777   if (Subtarget->isTargetWin64()) {
1778     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1779     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1780     setOperationAction(ISD::SREM, MVT::i128, Custom);
1781     setOperationAction(ISD::UREM, MVT::i128, Custom);
1782     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1783     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1784   }
1785
1786   // We have target-specific dag combine patterns for the following nodes:
1787   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1788   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1789   setTargetDAGCombine(ISD::BITCAST);
1790   setTargetDAGCombine(ISD::VSELECT);
1791   setTargetDAGCombine(ISD::SELECT);
1792   setTargetDAGCombine(ISD::SHL);
1793   setTargetDAGCombine(ISD::SRA);
1794   setTargetDAGCombine(ISD::SRL);
1795   setTargetDAGCombine(ISD::OR);
1796   setTargetDAGCombine(ISD::AND);
1797   setTargetDAGCombine(ISD::ADD);
1798   setTargetDAGCombine(ISD::FADD);
1799   setTargetDAGCombine(ISD::FSUB);
1800   setTargetDAGCombine(ISD::FNEG);
1801   setTargetDAGCombine(ISD::FMA);
1802   setTargetDAGCombine(ISD::SUB);
1803   setTargetDAGCombine(ISD::LOAD);
1804   setTargetDAGCombine(ISD::MLOAD);
1805   setTargetDAGCombine(ISD::STORE);
1806   setTargetDAGCombine(ISD::MSTORE);
1807   setTargetDAGCombine(ISD::TRUNCATE);
1808   setTargetDAGCombine(ISD::ZERO_EXTEND);
1809   setTargetDAGCombine(ISD::ANY_EXTEND);
1810   setTargetDAGCombine(ISD::SIGN_EXTEND);
1811   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1812   setTargetDAGCombine(ISD::SINT_TO_FP);
1813   setTargetDAGCombine(ISD::UINT_TO_FP);
1814   setTargetDAGCombine(ISD::SETCC);
1815   setTargetDAGCombine(ISD::BUILD_VECTOR);
1816   setTargetDAGCombine(ISD::MUL);
1817   setTargetDAGCombine(ISD::XOR);
1818   setTargetDAGCombine(ISD::MSCATTER);
1819   setTargetDAGCombine(ISD::MGATHER);
1820
1821   computeRegisterProperties(Subtarget->getRegisterInfo());
1822
1823   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1824   MaxStoresPerMemsetOptSize = 8;
1825   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1826   MaxStoresPerMemcpyOptSize = 4;
1827   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1828   MaxStoresPerMemmoveOptSize = 4;
1829   setPrefLoopAlignment(4); // 2^4 bytes.
1830
1831   // A predictable cmov does not hurt on an in-order CPU.
1832   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1833   PredictableSelectIsExpensive = !Subtarget->isAtom();
1834   EnableExtLdPromotion = true;
1835   setPrefFunctionAlignment(4); // 2^4 bytes.
1836
1837   verifyIntrinsicTables();
1838 }
1839
1840 // This has so far only been implemented for 64-bit MachO.
1841 bool X86TargetLowering::useLoadStackGuardNode() const {
1842   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1843 }
1844
1845 TargetLoweringBase::LegalizeTypeAction
1846 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1847   if (ExperimentalVectorWideningLegalization &&
1848       VT.getVectorNumElements() != 1 &&
1849       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1850     return TypeWidenVector;
1851
1852   return TargetLoweringBase::getPreferredVectorAction(VT);
1853 }
1854
1855 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1856                                           EVT VT) const {
1857   if (!VT.isVector())
1858     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1859
1860   if (VT.isSimple()) {
1861     MVT VVT = VT.getSimpleVT();
1862     const unsigned NumElts = VVT.getVectorNumElements();
1863     const MVT EltVT = VVT.getVectorElementType();
1864     if (VVT.is512BitVector()) {
1865       if (Subtarget->hasAVX512())
1866         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1867             EltVT == MVT::f32 || EltVT == MVT::f64)
1868           switch(NumElts) {
1869           case  8: return MVT::v8i1;
1870           case 16: return MVT::v16i1;
1871         }
1872       if (Subtarget->hasBWI())
1873         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1874           switch(NumElts) {
1875           case 32: return MVT::v32i1;
1876           case 64: return MVT::v64i1;
1877         }
1878     }
1879
1880     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1881       if (Subtarget->hasVLX())
1882         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1883             EltVT == MVT::f32 || EltVT == MVT::f64)
1884           switch(NumElts) {
1885           case 2: return MVT::v2i1;
1886           case 4: return MVT::v4i1;
1887           case 8: return MVT::v8i1;
1888         }
1889       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1890         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1891           switch(NumElts) {
1892           case  8: return MVT::v8i1;
1893           case 16: return MVT::v16i1;
1894           case 32: return MVT::v32i1;
1895         }
1896     }
1897   }
1898
1899   return VT.changeVectorElementTypeToInteger();
1900 }
1901
1902 /// Helper for getByValTypeAlignment to determine
1903 /// the desired ByVal argument alignment.
1904 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1905   if (MaxAlign == 16)
1906     return;
1907   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1908     if (VTy->getBitWidth() == 128)
1909       MaxAlign = 16;
1910   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1911     unsigned EltAlign = 0;
1912     getMaxByValAlign(ATy->getElementType(), EltAlign);
1913     if (EltAlign > MaxAlign)
1914       MaxAlign = EltAlign;
1915   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1916     for (auto *EltTy : STy->elements()) {
1917       unsigned EltAlign = 0;
1918       getMaxByValAlign(EltTy, EltAlign);
1919       if (EltAlign > MaxAlign)
1920         MaxAlign = EltAlign;
1921       if (MaxAlign == 16)
1922         break;
1923     }
1924   }
1925 }
1926
1927 /// Return the desired alignment for ByVal aggregate
1928 /// function arguments in the caller parameter area. For X86, aggregates
1929 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1930 /// are at 4-byte boundaries.
1931 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1932                                                   const DataLayout &DL) const {
1933   if (Subtarget->is64Bit()) {
1934     // Max of 8 and alignment of type.
1935     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1936     if (TyAlign > 8)
1937       return TyAlign;
1938     return 8;
1939   }
1940
1941   unsigned Align = 4;
1942   if (Subtarget->hasSSE1())
1943     getMaxByValAlign(Ty, Align);
1944   return Align;
1945 }
1946
1947 /// Returns the target specific optimal type for load
1948 /// and store operations as a result of memset, memcpy, and memmove
1949 /// lowering. If DstAlign is zero that means it's safe to destination
1950 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1951 /// means there isn't a need to check it against alignment requirement,
1952 /// probably because the source does not need to be loaded. If 'IsMemset' is
1953 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1954 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1955 /// source is constant so it does not need to be loaded.
1956 /// It returns EVT::Other if the type should be determined using generic
1957 /// target-independent logic.
1958 EVT
1959 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1960                                        unsigned DstAlign, unsigned SrcAlign,
1961                                        bool IsMemset, bool ZeroMemset,
1962                                        bool MemcpyStrSrc,
1963                                        MachineFunction &MF) const {
1964   const Function *F = MF.getFunction();
1965   if ((!IsMemset || ZeroMemset) &&
1966       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1967     if (Size >= 16 &&
1968         (!Subtarget->isUnalignedMem16Slow() ||
1969          ((DstAlign == 0 || DstAlign >= 16) &&
1970           (SrcAlign == 0 || SrcAlign >= 16)))) {
1971       if (Size >= 32) {
1972         // FIXME: Check if unaligned 32-byte accesses are slow.
1973         if (Subtarget->hasInt256())
1974           return MVT::v8i32;
1975         if (Subtarget->hasFp256())
1976           return MVT::v8f32;
1977       }
1978       if (Subtarget->hasSSE2())
1979         return MVT::v4i32;
1980       if (Subtarget->hasSSE1())
1981         return MVT::v4f32;
1982     } else if (!MemcpyStrSrc && Size >= 8 &&
1983                !Subtarget->is64Bit() &&
1984                Subtarget->hasSSE2()) {
1985       // Do not use f64 to lower memcpy if source is string constant. It's
1986       // better to use i32 to avoid the loads.
1987       return MVT::f64;
1988     }
1989   }
1990   // This is a compromise. If we reach here, unaligned accesses may be slow on
1991   // this target. However, creating smaller, aligned accesses could be even
1992   // slower and would certainly be a lot more code.
1993   if (Subtarget->is64Bit() && Size >= 8)
1994     return MVT::i64;
1995   return MVT::i32;
1996 }
1997
1998 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1999   if (VT == MVT::f32)
2000     return X86ScalarSSEf32;
2001   else if (VT == MVT::f64)
2002     return X86ScalarSSEf64;
2003   return true;
2004 }
2005
2006 bool
2007 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
2008                                                   unsigned,
2009                                                   unsigned,
2010                                                   bool *Fast) const {
2011   if (Fast) {
2012     switch (VT.getSizeInBits()) {
2013     default:
2014       // 8-byte and under are always assumed to be fast.
2015       *Fast = true;
2016       break;
2017     case 128:
2018       *Fast = !Subtarget->isUnalignedMem16Slow();
2019       break;
2020     case 256:
2021       *Fast = !Subtarget->isUnalignedMem32Slow();
2022       break;
2023     // TODO: What about AVX-512 (512-bit) accesses?
2024     }
2025   }
2026   // Misaligned accesses of any size are always allowed.
2027   return true;
2028 }
2029
2030 /// Return the entry encoding for a jump table in the
2031 /// current function.  The returned value is a member of the
2032 /// MachineJumpTableInfo::JTEntryKind enum.
2033 unsigned X86TargetLowering::getJumpTableEncoding() const {
2034   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2035   // symbol.
2036   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2037       Subtarget->isPICStyleGOT())
2038     return MachineJumpTableInfo::EK_Custom32;
2039
2040   // Otherwise, use the normal jump table encoding heuristics.
2041   return TargetLowering::getJumpTableEncoding();
2042 }
2043
2044 bool X86TargetLowering::useSoftFloat() const {
2045   return Subtarget->useSoftFloat();
2046 }
2047
2048 const MCExpr *
2049 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2050                                              const MachineBasicBlock *MBB,
2051                                              unsigned uid,MCContext &Ctx) const{
2052   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2053          Subtarget->isPICStyleGOT());
2054   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2055   // entries.
2056   return MCSymbolRefExpr::create(MBB->getSymbol(),
2057                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2058 }
2059
2060 /// Returns relocation base for the given PIC jumptable.
2061 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2062                                                     SelectionDAG &DAG) const {
2063   if (!Subtarget->is64Bit())
2064     // This doesn't have SDLoc associated with it, but is not really the
2065     // same as a Register.
2066     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2067                        getPointerTy(DAG.getDataLayout()));
2068   return Table;
2069 }
2070
2071 /// This returns the relocation base for the given PIC jumptable,
2072 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2073 const MCExpr *X86TargetLowering::
2074 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2075                              MCContext &Ctx) const {
2076   // X86-64 uses RIP relative addressing based on the jump table label.
2077   if (Subtarget->isPICStyleRIPRel())
2078     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2079
2080   // Otherwise, the reference is relative to the PIC base.
2081   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2082 }
2083
2084 std::pair<const TargetRegisterClass *, uint8_t>
2085 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2086                                            MVT VT) const {
2087   const TargetRegisterClass *RRC = nullptr;
2088   uint8_t Cost = 1;
2089   switch (VT.SimpleTy) {
2090   default:
2091     return TargetLowering::findRepresentativeClass(TRI, VT);
2092   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2093     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2094     break;
2095   case MVT::x86mmx:
2096     RRC = &X86::VR64RegClass;
2097     break;
2098   case MVT::f32: case MVT::f64:
2099   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2100   case MVT::v4f32: case MVT::v2f64:
2101   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2102   case MVT::v4f64:
2103     RRC = &X86::VR128RegClass;
2104     break;
2105   }
2106   return std::make_pair(RRC, Cost);
2107 }
2108
2109 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2110                                                unsigned &Offset) const {
2111   if (!Subtarget->isTargetLinux())
2112     return false;
2113
2114   if (Subtarget->is64Bit()) {
2115     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2116     Offset = 0x28;
2117     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2118       AddressSpace = 256;
2119     else
2120       AddressSpace = 257;
2121   } else {
2122     // %gs:0x14 on i386
2123     Offset = 0x14;
2124     AddressSpace = 256;
2125   }
2126   return true;
2127 }
2128
2129 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2130   if (!Subtarget->isTargetAndroid())
2131     return TargetLowering::getSafeStackPointerLocation(IRB);
2132
2133   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2134   // definition of TLS_SLOT_SAFESTACK in
2135   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2136   unsigned AddressSpace, Offset;
2137   if (Subtarget->is64Bit()) {
2138     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2139     Offset = 0x48;
2140     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2141       AddressSpace = 256;
2142     else
2143       AddressSpace = 257;
2144   } else {
2145     // %gs:0x24 on i386
2146     Offset = 0x24;
2147     AddressSpace = 256;
2148   }
2149
2150   return ConstantExpr::getIntToPtr(
2151       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2152       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2153 }
2154
2155 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2156                                             unsigned DestAS) const {
2157   assert(SrcAS != DestAS && "Expected different address spaces!");
2158
2159   return SrcAS < 256 && DestAS < 256;
2160 }
2161
2162 //===----------------------------------------------------------------------===//
2163 //               Return Value Calling Convention Implementation
2164 //===----------------------------------------------------------------------===//
2165
2166 #include "X86GenCallingConv.inc"
2167
2168 bool X86TargetLowering::CanLowerReturn(
2169     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2170     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2171   SmallVector<CCValAssign, 16> RVLocs;
2172   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2173   return CCInfo.CheckReturn(Outs, RetCC_X86);
2174 }
2175
2176 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2177   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2178   return ScratchRegs;
2179 }
2180
2181 SDValue
2182 X86TargetLowering::LowerReturn(SDValue Chain,
2183                                CallingConv::ID CallConv, bool isVarArg,
2184                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2185                                const SmallVectorImpl<SDValue> &OutVals,
2186                                SDLoc dl, SelectionDAG &DAG) const {
2187   MachineFunction &MF = DAG.getMachineFunction();
2188   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2189
2190   SmallVector<CCValAssign, 16> RVLocs;
2191   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2192   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2193
2194   SDValue Flag;
2195   SmallVector<SDValue, 6> RetOps;
2196   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2197   // Operand #1 = Bytes To Pop
2198   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2199                    MVT::i16));
2200
2201   // Copy the result values into the output registers.
2202   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2203     CCValAssign &VA = RVLocs[i];
2204     assert(VA.isRegLoc() && "Can only return in registers!");
2205     SDValue ValToCopy = OutVals[i];
2206     EVT ValVT = ValToCopy.getValueType();
2207
2208     // Promote values to the appropriate types.
2209     if (VA.getLocInfo() == CCValAssign::SExt)
2210       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2211     else if (VA.getLocInfo() == CCValAssign::ZExt)
2212       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2213     else if (VA.getLocInfo() == CCValAssign::AExt) {
2214       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2215         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2216       else
2217         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2218     }
2219     else if (VA.getLocInfo() == CCValAssign::BCvt)
2220       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2221
2222     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2223            "Unexpected FP-extend for return value.");
2224
2225     // If this is x86-64, and we disabled SSE, we can't return FP values,
2226     // or SSE or MMX vectors.
2227     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2228          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2229           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2230       report_fatal_error("SSE register return with SSE disabled");
2231     }
2232     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2233     // llvm-gcc has never done it right and no one has noticed, so this
2234     // should be OK for now.
2235     if (ValVT == MVT::f64 &&
2236         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2237       report_fatal_error("SSE2 register return with SSE2 disabled");
2238
2239     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2240     // the RET instruction and handled by the FP Stackifier.
2241     if (VA.getLocReg() == X86::FP0 ||
2242         VA.getLocReg() == X86::FP1) {
2243       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2244       // change the value to the FP stack register class.
2245       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2246         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2247       RetOps.push_back(ValToCopy);
2248       // Don't emit a copytoreg.
2249       continue;
2250     }
2251
2252     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2253     // which is returned in RAX / RDX.
2254     if (Subtarget->is64Bit()) {
2255       if (ValVT == MVT::x86mmx) {
2256         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2257           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2258           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2259                                   ValToCopy);
2260           // If we don't have SSE2 available, convert to v4f32 so the generated
2261           // register is legal.
2262           if (!Subtarget->hasSSE2())
2263             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2264         }
2265       }
2266     }
2267
2268     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2269     Flag = Chain.getValue(1);
2270     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2271   }
2272
2273   // All x86 ABIs require that for returning structs by value we copy
2274   // the sret argument into %rax/%eax (depending on ABI) for the return.
2275   // We saved the argument into a virtual register in the entry block,
2276   // so now we copy the value out and into %rax/%eax.
2277   //
2278   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2279   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2280   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2281   // either case FuncInfo->setSRetReturnReg() will have been called.
2282   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2283     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2284                                      getPointerTy(MF.getDataLayout()));
2285
2286     unsigned RetValReg
2287         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2288           X86::RAX : X86::EAX;
2289     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2290     Flag = Chain.getValue(1);
2291
2292     // RAX/EAX now acts like a return value.
2293     RetOps.push_back(
2294         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2295   }
2296
2297   RetOps[0] = Chain;  // Update chain.
2298
2299   // Add the flag if we have it.
2300   if (Flag.getNode())
2301     RetOps.push_back(Flag);
2302
2303   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2304 }
2305
2306 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2307   if (N->getNumValues() != 1)
2308     return false;
2309   if (!N->hasNUsesOfValue(1, 0))
2310     return false;
2311
2312   SDValue TCChain = Chain;
2313   SDNode *Copy = *N->use_begin();
2314   if (Copy->getOpcode() == ISD::CopyToReg) {
2315     // If the copy has a glue operand, we conservatively assume it isn't safe to
2316     // perform a tail call.
2317     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2318       return false;
2319     TCChain = Copy->getOperand(0);
2320   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2321     return false;
2322
2323   bool HasRet = false;
2324   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2325        UI != UE; ++UI) {
2326     if (UI->getOpcode() != X86ISD::RET_FLAG)
2327       return false;
2328     // If we are returning more than one value, we can definitely
2329     // not make a tail call see PR19530
2330     if (UI->getNumOperands() > 4)
2331       return false;
2332     if (UI->getNumOperands() == 4 &&
2333         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2334       return false;
2335     HasRet = true;
2336   }
2337
2338   if (!HasRet)
2339     return false;
2340
2341   Chain = TCChain;
2342   return true;
2343 }
2344
2345 EVT
2346 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2347                                             ISD::NodeType ExtendKind) const {
2348   MVT ReturnMVT;
2349   // TODO: Is this also valid on 32-bit?
2350   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2351     ReturnMVT = MVT::i8;
2352   else
2353     ReturnMVT = MVT::i32;
2354
2355   EVT MinVT = getRegisterType(Context, ReturnMVT);
2356   return VT.bitsLT(MinVT) ? MinVT : VT;
2357 }
2358
2359 /// Lower the result values of a call into the
2360 /// appropriate copies out of appropriate physical registers.
2361 ///
2362 SDValue
2363 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2364                                    CallingConv::ID CallConv, bool isVarArg,
2365                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2366                                    SDLoc dl, SelectionDAG &DAG,
2367                                    SmallVectorImpl<SDValue> &InVals) const {
2368
2369   // Assign locations to each value returned by this call.
2370   SmallVector<CCValAssign, 16> RVLocs;
2371   bool Is64Bit = Subtarget->is64Bit();
2372   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2373                  *DAG.getContext());
2374   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2375
2376   // Copy all of the result registers out of their specified physreg.
2377   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2378     CCValAssign &VA = RVLocs[i];
2379     EVT CopyVT = VA.getLocVT();
2380
2381     // If this is x86-64, and we disabled SSE, we can't return FP values
2382     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64 || CopyVT == MVT::f128) &&
2383         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2384       report_fatal_error("SSE register return with SSE disabled");
2385     }
2386
2387     // If we prefer to use the value in xmm registers, copy it out as f80 and
2388     // use a truncate to move it from fp stack reg to xmm reg.
2389     bool RoundAfterCopy = false;
2390     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2391         isScalarFPTypeInSSEReg(VA.getValVT())) {
2392       CopyVT = MVT::f80;
2393       RoundAfterCopy = (CopyVT != VA.getLocVT());
2394     }
2395
2396     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2397                                CopyVT, InFlag).getValue(1);
2398     SDValue Val = Chain.getValue(0);
2399
2400     if (RoundAfterCopy)
2401       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2402                         // This truncation won't change the value.
2403                         DAG.getIntPtrConstant(1, dl));
2404
2405     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2406       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2407
2408     InFlag = Chain.getValue(2);
2409     InVals.push_back(Val);
2410   }
2411
2412   return Chain;
2413 }
2414
2415 //===----------------------------------------------------------------------===//
2416 //                C & StdCall & Fast Calling Convention implementation
2417 //===----------------------------------------------------------------------===//
2418 //  StdCall calling convention seems to be standard for many Windows' API
2419 //  routines and around. It differs from C calling convention just a little:
2420 //  callee should clean up the stack, not caller. Symbols should be also
2421 //  decorated in some fancy way :) It doesn't support any vector arguments.
2422 //  For info on fast calling convention see Fast Calling Convention (tail call)
2423 //  implementation LowerX86_32FastCCCallTo.
2424
2425 /// CallIsStructReturn - Determines whether a call uses struct return
2426 /// semantics.
2427 enum StructReturnType {
2428   NotStructReturn,
2429   RegStructReturn,
2430   StackStructReturn
2431 };
2432 static StructReturnType
2433 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2434   if (Outs.empty())
2435     return NotStructReturn;
2436
2437   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2438   if (!Flags.isSRet())
2439     return NotStructReturn;
2440   if (Flags.isInReg())
2441     return RegStructReturn;
2442   return StackStructReturn;
2443 }
2444
2445 /// Determines whether a function uses struct return semantics.
2446 static StructReturnType
2447 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2448   if (Ins.empty())
2449     return NotStructReturn;
2450
2451   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2452   if (!Flags.isSRet())
2453     return NotStructReturn;
2454   if (Flags.isInReg())
2455     return RegStructReturn;
2456   return StackStructReturn;
2457 }
2458
2459 /// Make a copy of an aggregate at address specified by "Src" to address
2460 /// "Dst" with size and alignment information specified by the specific
2461 /// parameter attribute. The copy will be passed as a byval function parameter.
2462 static SDValue
2463 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2464                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2465                           SDLoc dl) {
2466   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2467
2468   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2469                        /*isVolatile*/false, /*AlwaysInline=*/true,
2470                        /*isTailCall*/false,
2471                        MachinePointerInfo(), MachinePointerInfo());
2472 }
2473
2474 /// Return true if the calling convention is one that we can guarantee TCO for.
2475 static bool canGuaranteeTCO(CallingConv::ID CC) {
2476   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2477           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2478 }
2479
2480 /// Return true if we might ever do TCO for calls with this calling convention.
2481 static bool mayTailCallThisCC(CallingConv::ID CC) {
2482   switch (CC) {
2483   // C calling conventions:
2484   case CallingConv::C:
2485   case CallingConv::X86_64_Win64:
2486   case CallingConv::X86_64_SysV:
2487   // Callee pop conventions:
2488   case CallingConv::X86_ThisCall:
2489   case CallingConv::X86_StdCall:
2490   case CallingConv::X86_VectorCall:
2491   case CallingConv::X86_FastCall:
2492     return true;
2493   default:
2494     return canGuaranteeTCO(CC);
2495   }
2496 }
2497
2498 /// Return true if the function is being made into a tailcall target by
2499 /// changing its ABI.
2500 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2501   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2502 }
2503
2504 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2505   auto Attr =
2506       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2507   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2508     return false;
2509
2510   CallSite CS(CI);
2511   CallingConv::ID CalleeCC = CS.getCallingConv();
2512   if (!mayTailCallThisCC(CalleeCC))
2513     return false;
2514
2515   return true;
2516 }
2517
2518 SDValue
2519 X86TargetLowering::LowerMemArgument(SDValue Chain,
2520                                     CallingConv::ID CallConv,
2521                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2522                                     SDLoc dl, SelectionDAG &DAG,
2523                                     const CCValAssign &VA,
2524                                     MachineFrameInfo *MFI,
2525                                     unsigned i) const {
2526   // Create the nodes corresponding to a load from this parameter slot.
2527   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2528   bool AlwaysUseMutable = shouldGuaranteeTCO(
2529       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2530   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2531   EVT ValVT;
2532
2533   // If value is passed by pointer we have address passed instead of the value
2534   // itself.
2535   bool ExtendedInMem = VA.isExtInLoc() &&
2536     VA.getValVT().getScalarType() == MVT::i1;
2537
2538   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2539     ValVT = VA.getLocVT();
2540   else
2541     ValVT = VA.getValVT();
2542
2543   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2544   // changed with more analysis.
2545   // In case of tail call optimization mark all arguments mutable. Since they
2546   // could be overwritten by lowering of arguments in case of a tail call.
2547   if (Flags.isByVal()) {
2548     unsigned Bytes = Flags.getByValSize();
2549     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2550     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2551     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2552   } else {
2553     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2554                                     VA.getLocMemOffset(), isImmutable);
2555     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2556     SDValue Val = DAG.getLoad(
2557         ValVT, dl, Chain, FIN,
2558         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2559         false, false, 0);
2560     return ExtendedInMem ?
2561       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2562   }
2563 }
2564
2565 // FIXME: Get this from tablegen.
2566 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2567                                                 const X86Subtarget *Subtarget) {
2568   assert(Subtarget->is64Bit());
2569
2570   if (Subtarget->isCallingConvWin64(CallConv)) {
2571     static const MCPhysReg GPR64ArgRegsWin64[] = {
2572       X86::RCX, X86::RDX, X86::R8,  X86::R9
2573     };
2574     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2575   }
2576
2577   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2578     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2579   };
2580   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2581 }
2582
2583 // FIXME: Get this from tablegen.
2584 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2585                                                 CallingConv::ID CallConv,
2586                                                 const X86Subtarget *Subtarget) {
2587   assert(Subtarget->is64Bit());
2588   if (Subtarget->isCallingConvWin64(CallConv)) {
2589     // The XMM registers which might contain var arg parameters are shadowed
2590     // in their paired GPR.  So we only need to save the GPR to their home
2591     // slots.
2592     // TODO: __vectorcall will change this.
2593     return None;
2594   }
2595
2596   const Function *Fn = MF.getFunction();
2597   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2598   bool isSoftFloat = Subtarget->useSoftFloat();
2599   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2600          "SSE register cannot be used when SSE is disabled!");
2601   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2602     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2603     // registers.
2604     return None;
2605
2606   static const MCPhysReg XMMArgRegs64Bit[] = {
2607     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2608     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2609   };
2610   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2611 }
2612
2613 SDValue X86TargetLowering::LowerFormalArguments(
2614     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2615     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2616     SmallVectorImpl<SDValue> &InVals) const {
2617   MachineFunction &MF = DAG.getMachineFunction();
2618   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2619   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2620
2621   const Function* Fn = MF.getFunction();
2622   if (Fn->hasExternalLinkage() &&
2623       Subtarget->isTargetCygMing() &&
2624       Fn->getName() == "main")
2625     FuncInfo->setForceFramePointer(true);
2626
2627   MachineFrameInfo *MFI = MF.getFrameInfo();
2628   bool Is64Bit = Subtarget->is64Bit();
2629   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2630
2631   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2632          "Var args not supported with calling convention fastcc, ghc or hipe");
2633
2634   // Assign locations to all of the incoming arguments.
2635   SmallVector<CCValAssign, 16> ArgLocs;
2636   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2637
2638   // Allocate shadow area for Win64
2639   if (IsWin64)
2640     CCInfo.AllocateStack(32, 8);
2641
2642   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2643
2644   unsigned LastVal = ~0U;
2645   SDValue ArgValue;
2646   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2647     CCValAssign &VA = ArgLocs[i];
2648     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2649     // places.
2650     assert(VA.getValNo() != LastVal &&
2651            "Don't support value assigned to multiple locs yet");
2652     (void)LastVal;
2653     LastVal = VA.getValNo();
2654
2655     if (VA.isRegLoc()) {
2656       EVT RegVT = VA.getLocVT();
2657       const TargetRegisterClass *RC;
2658       if (RegVT == MVT::i32)
2659         RC = &X86::GR32RegClass;
2660       else if (Is64Bit && RegVT == MVT::i64)
2661         RC = &X86::GR64RegClass;
2662       else if (RegVT == MVT::f32)
2663         RC = &X86::FR32RegClass;
2664       else if (RegVT == MVT::f64)
2665         RC = &X86::FR64RegClass;
2666       else if (RegVT == MVT::f128)
2667         RC = &X86::FR128RegClass;
2668       else if (RegVT.is512BitVector())
2669         RC = &X86::VR512RegClass;
2670       else if (RegVT.is256BitVector())
2671         RC = &X86::VR256RegClass;
2672       else if (RegVT.is128BitVector())
2673         RC = &X86::VR128RegClass;
2674       else if (RegVT == MVT::x86mmx)
2675         RC = &X86::VR64RegClass;
2676       else if (RegVT == MVT::i1)
2677         RC = &X86::VK1RegClass;
2678       else if (RegVT == MVT::v8i1)
2679         RC = &X86::VK8RegClass;
2680       else if (RegVT == MVT::v16i1)
2681         RC = &X86::VK16RegClass;
2682       else if (RegVT == MVT::v32i1)
2683         RC = &X86::VK32RegClass;
2684       else if (RegVT == MVT::v64i1)
2685         RC = &X86::VK64RegClass;
2686       else
2687         llvm_unreachable("Unknown argument type!");
2688
2689       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2690       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2691
2692       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2693       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2694       // right size.
2695       if (VA.getLocInfo() == CCValAssign::SExt)
2696         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2697                                DAG.getValueType(VA.getValVT()));
2698       else if (VA.getLocInfo() == CCValAssign::ZExt)
2699         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2700                                DAG.getValueType(VA.getValVT()));
2701       else if (VA.getLocInfo() == CCValAssign::BCvt)
2702         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2703
2704       if (VA.isExtInLoc()) {
2705         // Handle MMX values passed in XMM regs.
2706         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2707           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2708         else
2709           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2710       }
2711     } else {
2712       assert(VA.isMemLoc());
2713       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2714     }
2715
2716     // If value is passed via pointer - do a load.
2717     if (VA.getLocInfo() == CCValAssign::Indirect)
2718       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2719                              MachinePointerInfo(), false, false, false, 0);
2720
2721     InVals.push_back(ArgValue);
2722   }
2723
2724   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2725     // All x86 ABIs require that for returning structs by value we copy the
2726     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2727     // the argument into a virtual register so that we can access it from the
2728     // return points.
2729     if (Ins[i].Flags.isSRet()) {
2730       unsigned Reg = FuncInfo->getSRetReturnReg();
2731       if (!Reg) {
2732         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2733         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2734         FuncInfo->setSRetReturnReg(Reg);
2735       }
2736       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2737       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2738       break;
2739     }
2740   }
2741
2742   unsigned StackSize = CCInfo.getNextStackOffset();
2743   // Align stack specially for tail calls.
2744   if (shouldGuaranteeTCO(CallConv,
2745                          MF.getTarget().Options.GuaranteedTailCallOpt))
2746     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2747
2748   // If the function takes variable number of arguments, make a frame index for
2749   // the start of the first vararg value... for expansion of llvm.va_start. We
2750   // can skip this if there are no va_start calls.
2751   if (MFI->hasVAStart() &&
2752       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2753                    CallConv != CallingConv::X86_ThisCall))) {
2754     FuncInfo->setVarArgsFrameIndex(
2755         MFI->CreateFixedObject(1, StackSize, true));
2756   }
2757
2758   // Figure out if XMM registers are in use.
2759   assert(!(Subtarget->useSoftFloat() &&
2760            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2761          "SSE register cannot be used when SSE is disabled!");
2762
2763   // 64-bit calling conventions support varargs and register parameters, so we
2764   // have to do extra work to spill them in the prologue.
2765   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2766     // Find the first unallocated argument registers.
2767     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2768     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2769     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2770     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2771     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2772            "SSE register cannot be used when SSE is disabled!");
2773
2774     // Gather all the live in physical registers.
2775     SmallVector<SDValue, 6> LiveGPRs;
2776     SmallVector<SDValue, 8> LiveXMMRegs;
2777     SDValue ALVal;
2778     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2779       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2780       LiveGPRs.push_back(
2781           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2782     }
2783     if (!ArgXMMs.empty()) {
2784       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2785       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2786       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2787         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2788         LiveXMMRegs.push_back(
2789             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2790       }
2791     }
2792
2793     if (IsWin64) {
2794       // Get to the caller-allocated home save location.  Add 8 to account
2795       // for the return address.
2796       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2797       FuncInfo->setRegSaveFrameIndex(
2798           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2799       // Fixup to set vararg frame on shadow area (4 x i64).
2800       if (NumIntRegs < 4)
2801         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2802     } else {
2803       // For X86-64, if there are vararg parameters that are passed via
2804       // registers, then we must store them to their spots on the stack so
2805       // they may be loaded by deferencing the result of va_next.
2806       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2807       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2808       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2809           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2810     }
2811
2812     // Store the integer parameter registers.
2813     SmallVector<SDValue, 8> MemOps;
2814     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2815                                       getPointerTy(DAG.getDataLayout()));
2816     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2817     for (SDValue Val : LiveGPRs) {
2818       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2819                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2820       SDValue Store =
2821           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2822                        MachinePointerInfo::getFixedStack(
2823                            DAG.getMachineFunction(),
2824                            FuncInfo->getRegSaveFrameIndex(), Offset),
2825                        false, false, 0);
2826       MemOps.push_back(Store);
2827       Offset += 8;
2828     }
2829
2830     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2831       // Now store the XMM (fp + vector) parameter registers.
2832       SmallVector<SDValue, 12> SaveXMMOps;
2833       SaveXMMOps.push_back(Chain);
2834       SaveXMMOps.push_back(ALVal);
2835       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2836                              FuncInfo->getRegSaveFrameIndex(), dl));
2837       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2838                              FuncInfo->getVarArgsFPOffset(), dl));
2839       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2840                         LiveXMMRegs.end());
2841       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2842                                    MVT::Other, SaveXMMOps));
2843     }
2844
2845     if (!MemOps.empty())
2846       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2847   }
2848
2849   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2850     // Find the largest legal vector type.
2851     MVT VecVT = MVT::Other;
2852     // FIXME: Only some x86_32 calling conventions support AVX512.
2853     if (Subtarget->hasAVX512() &&
2854         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2855                      CallConv == CallingConv::Intel_OCL_BI)))
2856       VecVT = MVT::v16f32;
2857     else if (Subtarget->hasAVX())
2858       VecVT = MVT::v8f32;
2859     else if (Subtarget->hasSSE2())
2860       VecVT = MVT::v4f32;
2861
2862     // We forward some GPRs and some vector types.
2863     SmallVector<MVT, 2> RegParmTypes;
2864     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2865     RegParmTypes.push_back(IntVT);
2866     if (VecVT != MVT::Other)
2867       RegParmTypes.push_back(VecVT);
2868
2869     // Compute the set of forwarded registers. The rest are scratch.
2870     SmallVectorImpl<ForwardedRegister> &Forwards =
2871         FuncInfo->getForwardedMustTailRegParms();
2872     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2873
2874     // Conservatively forward AL on x86_64, since it might be used for varargs.
2875     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2876       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2877       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2878     }
2879
2880     // Copy all forwards from physical to virtual registers.
2881     for (ForwardedRegister &F : Forwards) {
2882       // FIXME: Can we use a less constrained schedule?
2883       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2884       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2885       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2886     }
2887   }
2888
2889   // Some CCs need callee pop.
2890   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2891                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2892     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2893   } else {
2894     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2895     // If this is an sret function, the return should pop the hidden pointer.
2896     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2897         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2898         argsAreStructReturn(Ins) == StackStructReturn)
2899       FuncInfo->setBytesToPopOnReturn(4);
2900   }
2901
2902   if (!Is64Bit) {
2903     // RegSaveFrameIndex is X86-64 only.
2904     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2905     if (CallConv == CallingConv::X86_FastCall ||
2906         CallConv == CallingConv::X86_ThisCall)
2907       // fastcc functions can't have varargs.
2908       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2909   }
2910
2911   FuncInfo->setArgumentStackSize(StackSize);
2912
2913   if (WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo()) {
2914     EHPersonality Personality = classifyEHPersonality(Fn->getPersonalityFn());
2915     if (Personality == EHPersonality::CoreCLR) {
2916       assert(Is64Bit);
2917       // TODO: Add a mechanism to frame lowering that will allow us to indicate
2918       // that we'd prefer this slot be allocated towards the bottom of the frame
2919       // (i.e. near the stack pointer after allocating the frame).  Every
2920       // funclet needs a copy of this slot in its (mostly empty) frame, and the
2921       // offset from the bottom of this and each funclet's frame must be the
2922       // same, so the size of funclets' (mostly empty) frames is dictated by
2923       // how far this slot is from the bottom (since they allocate just enough
2924       // space to accomodate holding this slot at the correct offset).
2925       int PSPSymFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2926       EHInfo->PSPSymFrameIdx = PSPSymFI;
2927     }
2928   }
2929
2930   return Chain;
2931 }
2932
2933 SDValue
2934 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2935                                     SDValue StackPtr, SDValue Arg,
2936                                     SDLoc dl, SelectionDAG &DAG,
2937                                     const CCValAssign &VA,
2938                                     ISD::ArgFlagsTy Flags) const {
2939   unsigned LocMemOffset = VA.getLocMemOffset();
2940   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2941   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2942                        StackPtr, PtrOff);
2943   if (Flags.isByVal())
2944     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2945
2946   return DAG.getStore(
2947       Chain, dl, Arg, PtrOff,
2948       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2949       false, false, 0);
2950 }
2951
2952 /// Emit a load of return address if tail call
2953 /// optimization is performed and it is required.
2954 SDValue
2955 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2956                                            SDValue &OutRetAddr, SDValue Chain,
2957                                            bool IsTailCall, bool Is64Bit,
2958                                            int FPDiff, SDLoc dl) const {
2959   // Adjust the Return address stack slot.
2960   EVT VT = getPointerTy(DAG.getDataLayout());
2961   OutRetAddr = getReturnAddressFrameIndex(DAG);
2962
2963   // Load the "old" Return address.
2964   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2965                            false, false, false, 0);
2966   return SDValue(OutRetAddr.getNode(), 1);
2967 }
2968
2969 /// Emit a store of the return address if tail call
2970 /// optimization is performed and it is required (FPDiff!=0).
2971 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2972                                         SDValue Chain, SDValue RetAddrFrIdx,
2973                                         EVT PtrVT, unsigned SlotSize,
2974                                         int FPDiff, SDLoc dl) {
2975   // Store the return address to the appropriate stack slot.
2976   if (!FPDiff) return Chain;
2977   // Calculate the new stack slot for the return address.
2978   int NewReturnAddrFI =
2979     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2980                                          false);
2981   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2982   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2983                        MachinePointerInfo::getFixedStack(
2984                            DAG.getMachineFunction(), NewReturnAddrFI),
2985                        false, false, 0);
2986   return Chain;
2987 }
2988
2989 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2990 /// operation of specified width.
2991 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
2992                        SDValue V2) {
2993   unsigned NumElems = VT.getVectorNumElements();
2994   SmallVector<int, 8> Mask;
2995   Mask.push_back(NumElems);
2996   for (unsigned i = 1; i != NumElems; ++i)
2997     Mask.push_back(i);
2998   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2999 }
3000
3001 SDValue
3002 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3003                              SmallVectorImpl<SDValue> &InVals) const {
3004   SelectionDAG &DAG                     = CLI.DAG;
3005   SDLoc &dl                             = CLI.DL;
3006   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
3007   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
3008   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
3009   SDValue Chain                         = CLI.Chain;
3010   SDValue Callee                        = CLI.Callee;
3011   CallingConv::ID CallConv              = CLI.CallConv;
3012   bool &isTailCall                      = CLI.IsTailCall;
3013   bool isVarArg                         = CLI.IsVarArg;
3014
3015   MachineFunction &MF = DAG.getMachineFunction();
3016   bool Is64Bit        = Subtarget->is64Bit();
3017   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
3018   StructReturnType SR = callIsStructReturn(Outs);
3019   bool IsSibcall      = false;
3020   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3021   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3022
3023   if (Attr.getValueAsString() == "true")
3024     isTailCall = false;
3025
3026   if (Subtarget->isPICStyleGOT() &&
3027       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3028     // If we are using a GOT, disable tail calls to external symbols with
3029     // default visibility. Tail calling such a symbol requires using a GOT
3030     // relocation, which forces early binding of the symbol. This breaks code
3031     // that require lazy function symbol resolution. Using musttail or
3032     // GuaranteedTailCallOpt will override this.
3033     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3034     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3035                G->getGlobal()->hasDefaultVisibility()))
3036       isTailCall = false;
3037   }
3038
3039   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3040   if (IsMustTail) {
3041     // Force this to be a tail call.  The verifier rules are enough to ensure
3042     // that we can lower this successfully without moving the return address
3043     // around.
3044     isTailCall = true;
3045   } else if (isTailCall) {
3046     // Check if it's really possible to do a tail call.
3047     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3048                     isVarArg, SR != NotStructReturn,
3049                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3050                     Outs, OutVals, Ins, DAG);
3051
3052     // Sibcalls are automatically detected tailcalls which do not require
3053     // ABI changes.
3054     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3055       IsSibcall = true;
3056
3057     if (isTailCall)
3058       ++NumTailCalls;
3059   }
3060
3061   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3062          "Var args not supported with calling convention fastcc, ghc or hipe");
3063
3064   // Analyze operands of the call, assigning locations to each operand.
3065   SmallVector<CCValAssign, 16> ArgLocs;
3066   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3067
3068   // Allocate shadow area for Win64
3069   if (IsWin64)
3070     CCInfo.AllocateStack(32, 8);
3071
3072   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3073
3074   // Get a count of how many bytes are to be pushed on the stack.
3075   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3076   if (IsSibcall)
3077     // This is a sibcall. The memory operands are available in caller's
3078     // own caller's stack.
3079     NumBytes = 0;
3080   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3081            canGuaranteeTCO(CallConv))
3082     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3083
3084   int FPDiff = 0;
3085   if (isTailCall && !IsSibcall && !IsMustTail) {
3086     // Lower arguments at fp - stackoffset + fpdiff.
3087     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3088
3089     FPDiff = NumBytesCallerPushed - NumBytes;
3090
3091     // Set the delta of movement of the returnaddr stackslot.
3092     // But only set if delta is greater than previous delta.
3093     if (FPDiff < X86Info->getTCReturnAddrDelta())
3094       X86Info->setTCReturnAddrDelta(FPDiff);
3095   }
3096
3097   unsigned NumBytesToPush = NumBytes;
3098   unsigned NumBytesToPop = NumBytes;
3099
3100   // If we have an inalloca argument, all stack space has already been allocated
3101   // for us and be right at the top of the stack.  We don't support multiple
3102   // arguments passed in memory when using inalloca.
3103   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3104     NumBytesToPush = 0;
3105     if (!ArgLocs.back().isMemLoc())
3106       report_fatal_error("cannot use inalloca attribute on a register "
3107                          "parameter");
3108     if (ArgLocs.back().getLocMemOffset() != 0)
3109       report_fatal_error("any parameter with the inalloca attribute must be "
3110                          "the only memory argument");
3111   }
3112
3113   if (!IsSibcall)
3114     Chain = DAG.getCALLSEQ_START(
3115         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3116
3117   SDValue RetAddrFrIdx;
3118   // Load return address for tail calls.
3119   if (isTailCall && FPDiff)
3120     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3121                                     Is64Bit, FPDiff, dl);
3122
3123   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3124   SmallVector<SDValue, 8> MemOpChains;
3125   SDValue StackPtr;
3126
3127   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3128   // of tail call optimization arguments are handle later.
3129   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3130   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3131     // Skip inalloca arguments, they have already been written.
3132     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3133     if (Flags.isInAlloca())
3134       continue;
3135
3136     CCValAssign &VA = ArgLocs[i];
3137     EVT RegVT = VA.getLocVT();
3138     SDValue Arg = OutVals[i];
3139     bool isByVal = Flags.isByVal();
3140
3141     // Promote the value if needed.
3142     switch (VA.getLocInfo()) {
3143     default: llvm_unreachable("Unknown loc info!");
3144     case CCValAssign::Full: break;
3145     case CCValAssign::SExt:
3146       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3147       break;
3148     case CCValAssign::ZExt:
3149       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3150       break;
3151     case CCValAssign::AExt:
3152       if (Arg.getValueType().isVector() &&
3153           Arg.getValueType().getVectorElementType() == MVT::i1)
3154         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3155       else if (RegVT.is128BitVector()) {
3156         // Special case: passing MMX values in XMM registers.
3157         Arg = DAG.getBitcast(MVT::i64, Arg);
3158         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3159         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3160       } else
3161         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3162       break;
3163     case CCValAssign::BCvt:
3164       Arg = DAG.getBitcast(RegVT, Arg);
3165       break;
3166     case CCValAssign::Indirect: {
3167       // Store the argument.
3168       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3169       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3170       Chain = DAG.getStore(
3171           Chain, dl, Arg, SpillSlot,
3172           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3173           false, false, 0);
3174       Arg = SpillSlot;
3175       break;
3176     }
3177     }
3178
3179     if (VA.isRegLoc()) {
3180       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3181       if (isVarArg && IsWin64) {
3182         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3183         // shadow reg if callee is a varargs function.
3184         unsigned ShadowReg = 0;
3185         switch (VA.getLocReg()) {
3186         case X86::XMM0: ShadowReg = X86::RCX; break;
3187         case X86::XMM1: ShadowReg = X86::RDX; break;
3188         case X86::XMM2: ShadowReg = X86::R8; break;
3189         case X86::XMM3: ShadowReg = X86::R9; break;
3190         }
3191         if (ShadowReg)
3192           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3193       }
3194     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3195       assert(VA.isMemLoc());
3196       if (!StackPtr.getNode())
3197         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3198                                       getPointerTy(DAG.getDataLayout()));
3199       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3200                                              dl, DAG, VA, Flags));
3201     }
3202   }
3203
3204   if (!MemOpChains.empty())
3205     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3206
3207   if (Subtarget->isPICStyleGOT()) {
3208     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3209     // GOT pointer.
3210     if (!isTailCall) {
3211       RegsToPass.push_back(std::make_pair(
3212           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3213                                           getPointerTy(DAG.getDataLayout()))));
3214     } else {
3215       // If we are tail calling and generating PIC/GOT style code load the
3216       // address of the callee into ECX. The value in ecx is used as target of
3217       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3218       // for tail calls on PIC/GOT architectures. Normally we would just put the
3219       // address of GOT into ebx and then call target@PLT. But for tail calls
3220       // ebx would be restored (since ebx is callee saved) before jumping to the
3221       // target@PLT.
3222
3223       // Note: The actual moving to ECX is done further down.
3224       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3225       if (G && !G->getGlobal()->hasLocalLinkage() &&
3226           G->getGlobal()->hasDefaultVisibility())
3227         Callee = LowerGlobalAddress(Callee, DAG);
3228       else if (isa<ExternalSymbolSDNode>(Callee))
3229         Callee = LowerExternalSymbol(Callee, DAG);
3230     }
3231   }
3232
3233   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3234     // From AMD64 ABI document:
3235     // For calls that may call functions that use varargs or stdargs
3236     // (prototype-less calls or calls to functions containing ellipsis (...) in
3237     // the declaration) %al is used as hidden argument to specify the number
3238     // of SSE registers used. The contents of %al do not need to match exactly
3239     // the number of registers, but must be an ubound on the number of SSE
3240     // registers used and is in the range 0 - 8 inclusive.
3241
3242     // Count the number of XMM registers allocated.
3243     static const MCPhysReg XMMArgRegs[] = {
3244       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3245       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3246     };
3247     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3248     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3249            && "SSE registers cannot be used when SSE is disabled");
3250
3251     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3252                                         DAG.getConstant(NumXMMRegs, dl,
3253                                                         MVT::i8)));
3254   }
3255
3256   if (isVarArg && IsMustTail) {
3257     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3258     for (const auto &F : Forwards) {
3259       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3260       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3261     }
3262   }
3263
3264   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3265   // don't need this because the eligibility check rejects calls that require
3266   // shuffling arguments passed in memory.
3267   if (!IsSibcall && isTailCall) {
3268     // Force all the incoming stack arguments to be loaded from the stack
3269     // before any new outgoing arguments are stored to the stack, because the
3270     // outgoing stack slots may alias the incoming argument stack slots, and
3271     // the alias isn't otherwise explicit. This is slightly more conservative
3272     // than necessary, because it means that each store effectively depends
3273     // on every argument instead of just those arguments it would clobber.
3274     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3275
3276     SmallVector<SDValue, 8> MemOpChains2;
3277     SDValue FIN;
3278     int FI = 0;
3279     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3280       CCValAssign &VA = ArgLocs[i];
3281       if (VA.isRegLoc())
3282         continue;
3283       assert(VA.isMemLoc());
3284       SDValue Arg = OutVals[i];
3285       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3286       // Skip inalloca arguments.  They don't require any work.
3287       if (Flags.isInAlloca())
3288         continue;
3289       // Create frame index.
3290       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3291       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3292       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3293       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3294
3295       if (Flags.isByVal()) {
3296         // Copy relative to framepointer.
3297         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3298         if (!StackPtr.getNode())
3299           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3300                                         getPointerTy(DAG.getDataLayout()));
3301         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3302                              StackPtr, Source);
3303
3304         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3305                                                          ArgChain,
3306                                                          Flags, DAG, dl));
3307       } else {
3308         // Store relative to framepointer.
3309         MemOpChains2.push_back(DAG.getStore(
3310             ArgChain, dl, Arg, FIN,
3311             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3312             false, false, 0));
3313       }
3314     }
3315
3316     if (!MemOpChains2.empty())
3317       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3318
3319     // Store the return address to the appropriate stack slot.
3320     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3321                                      getPointerTy(DAG.getDataLayout()),
3322                                      RegInfo->getSlotSize(), FPDiff, dl);
3323   }
3324
3325   // Build a sequence of copy-to-reg nodes chained together with token chain
3326   // and flag operands which copy the outgoing args into registers.
3327   SDValue InFlag;
3328   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3329     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3330                              RegsToPass[i].second, InFlag);
3331     InFlag = Chain.getValue(1);
3332   }
3333
3334   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3335     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3336     // In the 64-bit large code model, we have to make all calls
3337     // through a register, since the call instruction's 32-bit
3338     // pc-relative offset may not be large enough to hold the whole
3339     // address.
3340   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3341     // If the callee is a GlobalAddress node (quite common, every direct call
3342     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3343     // it.
3344     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3345
3346     // We should use extra load for direct calls to dllimported functions in
3347     // non-JIT mode.
3348     const GlobalValue *GV = G->getGlobal();
3349     if (!GV->hasDLLImportStorageClass()) {
3350       unsigned char OpFlags = 0;
3351       bool ExtraLoad = false;
3352       unsigned WrapperKind = ISD::DELETED_NODE;
3353
3354       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3355       // external symbols most go through the PLT in PIC mode.  If the symbol
3356       // has hidden or protected visibility, or if it is static or local, then
3357       // we don't need to use the PLT - we can directly call it.
3358       if (Subtarget->isTargetELF() &&
3359           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3360           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3361         OpFlags = X86II::MO_PLT;
3362       } else if (Subtarget->isPICStyleStubAny() &&
3363                  !GV->isStrongDefinitionForLinker() &&
3364                  (!Subtarget->getTargetTriple().isMacOSX() ||
3365                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3366         // PC-relative references to external symbols should go through $stub,
3367         // unless we're building with the leopard linker or later, which
3368         // automatically synthesizes these stubs.
3369         OpFlags = X86II::MO_DARWIN_STUB;
3370       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3371                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3372         // If the function is marked as non-lazy, generate an indirect call
3373         // which loads from the GOT directly. This avoids runtime overhead
3374         // at the cost of eager binding (and one extra byte of encoding).
3375         OpFlags = X86II::MO_GOTPCREL;
3376         WrapperKind = X86ISD::WrapperRIP;
3377         ExtraLoad = true;
3378       }
3379
3380       Callee = DAG.getTargetGlobalAddress(
3381           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3382
3383       // Add a wrapper if needed.
3384       if (WrapperKind != ISD::DELETED_NODE)
3385         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3386                              getPointerTy(DAG.getDataLayout()), Callee);
3387       // Add extra indirection if needed.
3388       if (ExtraLoad)
3389         Callee = DAG.getLoad(
3390             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3391             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3392             false, 0);
3393     }
3394   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3395     unsigned char OpFlags = 0;
3396
3397     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3398     // external symbols should go through the PLT.
3399     if (Subtarget->isTargetELF() &&
3400         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3401       OpFlags = X86II::MO_PLT;
3402     } else if (Subtarget->isPICStyleStubAny() &&
3403                (!Subtarget->getTargetTriple().isMacOSX() ||
3404                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3405       // PC-relative references to external symbols should go through $stub,
3406       // unless we're building with the leopard linker or later, which
3407       // automatically synthesizes these stubs.
3408       OpFlags = X86II::MO_DARWIN_STUB;
3409     }
3410
3411     Callee = DAG.getTargetExternalSymbol(
3412         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3413   } else if (Subtarget->isTarget64BitILP32() &&
3414              Callee->getValueType(0) == MVT::i32) {
3415     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3416     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3417   }
3418
3419   // Returns a chain & a flag for retval copy to use.
3420   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3421   SmallVector<SDValue, 8> Ops;
3422
3423   if (!IsSibcall && isTailCall) {
3424     Chain = DAG.getCALLSEQ_END(Chain,
3425                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3426                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3427     InFlag = Chain.getValue(1);
3428   }
3429
3430   Ops.push_back(Chain);
3431   Ops.push_back(Callee);
3432
3433   if (isTailCall)
3434     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3435
3436   // Add argument registers to the end of the list so that they are known live
3437   // into the call.
3438   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3439     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3440                                   RegsToPass[i].second.getValueType()));
3441
3442   // Add a register mask operand representing the call-preserved registers.
3443   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3444   assert(Mask && "Missing call preserved mask for calling convention");
3445
3446   // If this is an invoke in a 32-bit function using a funclet-based
3447   // personality, assume the function clobbers all registers. If an exception
3448   // is thrown, the runtime will not restore CSRs.
3449   // FIXME: Model this more precisely so that we can register allocate across
3450   // the normal edge and spill and fill across the exceptional edge.
3451   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3452     const Function *CallerFn = MF.getFunction();
3453     EHPersonality Pers =
3454         CallerFn->hasPersonalityFn()
3455             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3456             : EHPersonality::Unknown;
3457     if (isFuncletEHPersonality(Pers))
3458       Mask = RegInfo->getNoPreservedMask();
3459   }
3460
3461   Ops.push_back(DAG.getRegisterMask(Mask));
3462
3463   if (InFlag.getNode())
3464     Ops.push_back(InFlag);
3465
3466   if (isTailCall) {
3467     // We used to do:
3468     //// If this is the first return lowered for this function, add the regs
3469     //// to the liveout set for the function.
3470     // This isn't right, although it's probably harmless on x86; liveouts
3471     // should be computed from returns not tail calls.  Consider a void
3472     // function making a tail call to a function returning int.
3473     MF.getFrameInfo()->setHasTailCall();
3474     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3475   }
3476
3477   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3478   InFlag = Chain.getValue(1);
3479
3480   // Create the CALLSEQ_END node.
3481   unsigned NumBytesForCalleeToPop;
3482   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3483                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3484     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3485   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3486            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3487            SR == StackStructReturn)
3488     // If this is a call to a struct-return function, the callee
3489     // pops the hidden struct pointer, so we have to push it back.
3490     // This is common for Darwin/X86, Linux & Mingw32 targets.
3491     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3492     NumBytesForCalleeToPop = 4;
3493   else
3494     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3495
3496   // Returns a flag for retval copy to use.
3497   if (!IsSibcall) {
3498     Chain = DAG.getCALLSEQ_END(Chain,
3499                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3500                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3501                                                      true),
3502                                InFlag, dl);
3503     InFlag = Chain.getValue(1);
3504   }
3505
3506   // Handle result values, copying them out of physregs into vregs that we
3507   // return.
3508   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3509                          Ins, dl, DAG, InVals);
3510 }
3511
3512 //===----------------------------------------------------------------------===//
3513 //                Fast Calling Convention (tail call) implementation
3514 //===----------------------------------------------------------------------===//
3515
3516 //  Like std call, callee cleans arguments, convention except that ECX is
3517 //  reserved for storing the tail called function address. Only 2 registers are
3518 //  free for argument passing (inreg). Tail call optimization is performed
3519 //  provided:
3520 //                * tailcallopt is enabled
3521 //                * caller/callee are fastcc
3522 //  On X86_64 architecture with GOT-style position independent code only local
3523 //  (within module) calls are supported at the moment.
3524 //  To keep the stack aligned according to platform abi the function
3525 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3526 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3527 //  If a tail called function callee has more arguments than the caller the
3528 //  caller needs to make sure that there is room to move the RETADDR to. This is
3529 //  achieved by reserving an area the size of the argument delta right after the
3530 //  original RETADDR, but before the saved framepointer or the spilled registers
3531 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3532 //  stack layout:
3533 //    arg1
3534 //    arg2
3535 //    RETADDR
3536 //    [ new RETADDR
3537 //      move area ]
3538 //    (possible EBP)
3539 //    ESI
3540 //    EDI
3541 //    local1 ..
3542
3543 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3544 /// requirement.
3545 unsigned
3546 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3547                                                SelectionDAG& DAG) const {
3548   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3549   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3550   unsigned StackAlignment = TFI.getStackAlignment();
3551   uint64_t AlignMask = StackAlignment - 1;
3552   int64_t Offset = StackSize;
3553   unsigned SlotSize = RegInfo->getSlotSize();
3554   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3555     // Number smaller than 12 so just add the difference.
3556     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3557   } else {
3558     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3559     Offset = ((~AlignMask) & Offset) + StackAlignment +
3560       (StackAlignment-SlotSize);
3561   }
3562   return Offset;
3563 }
3564
3565 /// Return true if the given stack call argument is already available in the
3566 /// same position (relatively) of the caller's incoming argument stack.
3567 static
3568 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3569                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3570                          const X86InstrInfo *TII) {
3571   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3572   int FI = INT_MAX;
3573   if (Arg.getOpcode() == ISD::CopyFromReg) {
3574     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3575     if (!TargetRegisterInfo::isVirtualRegister(VR))
3576       return false;
3577     MachineInstr *Def = MRI->getVRegDef(VR);
3578     if (!Def)
3579       return false;
3580     if (!Flags.isByVal()) {
3581       if (!TII->isLoadFromStackSlot(Def, FI))
3582         return false;
3583     } else {
3584       unsigned Opcode = Def->getOpcode();
3585       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3586            Opcode == X86::LEA64_32r) &&
3587           Def->getOperand(1).isFI()) {
3588         FI = Def->getOperand(1).getIndex();
3589         Bytes = Flags.getByValSize();
3590       } else
3591         return false;
3592     }
3593   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3594     if (Flags.isByVal())
3595       // ByVal argument is passed in as a pointer but it's now being
3596       // dereferenced. e.g.
3597       // define @foo(%struct.X* %A) {
3598       //   tail call @bar(%struct.X* byval %A)
3599       // }
3600       return false;
3601     SDValue Ptr = Ld->getBasePtr();
3602     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3603     if (!FINode)
3604       return false;
3605     FI = FINode->getIndex();
3606   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3607     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3608     FI = FINode->getIndex();
3609     Bytes = Flags.getByValSize();
3610   } else
3611     return false;
3612
3613   assert(FI != INT_MAX);
3614   if (!MFI->isFixedObjectIndex(FI))
3615     return false;
3616   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3617 }
3618
3619 /// Check whether the call is eligible for tail call optimization. Targets
3620 /// that want to do tail call optimization should implement this function.
3621 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3622     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3623     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3624     const SmallVectorImpl<ISD::OutputArg> &Outs,
3625     const SmallVectorImpl<SDValue> &OutVals,
3626     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3627   if (!mayTailCallThisCC(CalleeCC))
3628     return false;
3629
3630   // If -tailcallopt is specified, make fastcc functions tail-callable.
3631   MachineFunction &MF = DAG.getMachineFunction();
3632   const Function *CallerF = MF.getFunction();
3633
3634   // If the function return type is x86_fp80 and the callee return type is not,
3635   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3636   // perform a tailcall optimization here.
3637   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3638     return false;
3639
3640   CallingConv::ID CallerCC = CallerF->getCallingConv();
3641   bool CCMatch = CallerCC == CalleeCC;
3642   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3643   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3644
3645   // Win64 functions have extra shadow space for argument homing. Don't do the
3646   // sibcall if the caller and callee have mismatched expectations for this
3647   // space.
3648   if (IsCalleeWin64 != IsCallerWin64)
3649     return false;
3650
3651   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3652     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3653       return true;
3654     return false;
3655   }
3656
3657   // Look for obvious safe cases to perform tail call optimization that do not
3658   // require ABI changes. This is what gcc calls sibcall.
3659
3660   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3661   // emit a special epilogue.
3662   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3663   if (RegInfo->needsStackRealignment(MF))
3664     return false;
3665
3666   // Also avoid sibcall optimization if either caller or callee uses struct
3667   // return semantics.
3668   if (isCalleeStructRet || isCallerStructRet)
3669     return false;
3670
3671   // Do not sibcall optimize vararg calls unless all arguments are passed via
3672   // registers.
3673   if (isVarArg && !Outs.empty()) {
3674     // Optimizing for varargs on Win64 is unlikely to be safe without
3675     // additional testing.
3676     if (IsCalleeWin64 || IsCallerWin64)
3677       return false;
3678
3679     SmallVector<CCValAssign, 16> ArgLocs;
3680     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3681                    *DAG.getContext());
3682
3683     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3684     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3685       if (!ArgLocs[i].isRegLoc())
3686         return false;
3687   }
3688
3689   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3690   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3691   // this into a sibcall.
3692   bool Unused = false;
3693   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3694     if (!Ins[i].Used) {
3695       Unused = true;
3696       break;
3697     }
3698   }
3699   if (Unused) {
3700     SmallVector<CCValAssign, 16> RVLocs;
3701     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3702                    *DAG.getContext());
3703     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3704     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3705       CCValAssign &VA = RVLocs[i];
3706       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3707         return false;
3708     }
3709   }
3710
3711   // If the calling conventions do not match, then we'd better make sure the
3712   // results are returned in the same way as what the caller expects.
3713   if (!CCMatch) {
3714     SmallVector<CCValAssign, 16> RVLocs1;
3715     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3716                     *DAG.getContext());
3717     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3718
3719     SmallVector<CCValAssign, 16> RVLocs2;
3720     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3721                     *DAG.getContext());
3722     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3723
3724     if (RVLocs1.size() != RVLocs2.size())
3725       return false;
3726     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3727       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3728         return false;
3729       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3730         return false;
3731       if (RVLocs1[i].isRegLoc()) {
3732         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3733           return false;
3734       } else {
3735         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3736           return false;
3737       }
3738     }
3739   }
3740
3741   unsigned StackArgsSize = 0;
3742
3743   // If the callee takes no arguments then go on to check the results of the
3744   // call.
3745   if (!Outs.empty()) {
3746     // Check if stack adjustment is needed. For now, do not do this if any
3747     // argument is passed on the stack.
3748     SmallVector<CCValAssign, 16> ArgLocs;
3749     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3750                    *DAG.getContext());
3751
3752     // Allocate shadow area for Win64
3753     if (IsCalleeWin64)
3754       CCInfo.AllocateStack(32, 8);
3755
3756     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3757     StackArgsSize = CCInfo.getNextStackOffset();
3758
3759     if (CCInfo.getNextStackOffset()) {
3760       // Check if the arguments are already laid out in the right way as
3761       // the caller's fixed stack objects.
3762       MachineFrameInfo *MFI = MF.getFrameInfo();
3763       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3764       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3765       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3766         CCValAssign &VA = ArgLocs[i];
3767         SDValue Arg = OutVals[i];
3768         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3769         if (VA.getLocInfo() == CCValAssign::Indirect)
3770           return false;
3771         if (!VA.isRegLoc()) {
3772           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3773                                    MFI, MRI, TII))
3774             return false;
3775         }
3776       }
3777     }
3778
3779     // If the tailcall address may be in a register, then make sure it's
3780     // possible to register allocate for it. In 32-bit, the call address can
3781     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3782     // callee-saved registers are restored. These happen to be the same
3783     // registers used to pass 'inreg' arguments so watch out for those.
3784     if (!Subtarget->is64Bit() &&
3785         ((!isa<GlobalAddressSDNode>(Callee) &&
3786           !isa<ExternalSymbolSDNode>(Callee)) ||
3787          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3788       unsigned NumInRegs = 0;
3789       // In PIC we need an extra register to formulate the address computation
3790       // for the callee.
3791       unsigned MaxInRegs =
3792         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3793
3794       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3795         CCValAssign &VA = ArgLocs[i];
3796         if (!VA.isRegLoc())
3797           continue;
3798         unsigned Reg = VA.getLocReg();
3799         switch (Reg) {
3800         default: break;
3801         case X86::EAX: case X86::EDX: case X86::ECX:
3802           if (++NumInRegs == MaxInRegs)
3803             return false;
3804           break;
3805         }
3806       }
3807     }
3808   }
3809
3810   bool CalleeWillPop =
3811       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3812                        MF.getTarget().Options.GuaranteedTailCallOpt);
3813
3814   if (unsigned BytesToPop =
3815           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3816     // If we have bytes to pop, the callee must pop them.
3817     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3818     if (!CalleePopMatches)
3819       return false;
3820   } else if (CalleeWillPop && StackArgsSize > 0) {
3821     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3822     return false;
3823   }
3824
3825   return true;
3826 }
3827
3828 FastISel *
3829 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3830                                   const TargetLibraryInfo *libInfo) const {
3831   return X86::createFastISel(funcInfo, libInfo);
3832 }
3833
3834 //===----------------------------------------------------------------------===//
3835 //                           Other Lowering Hooks
3836 //===----------------------------------------------------------------------===//
3837
3838 static bool MayFoldLoad(SDValue Op) {
3839   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3840 }
3841
3842 static bool MayFoldIntoStore(SDValue Op) {
3843   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3844 }
3845
3846 static bool isTargetShuffle(unsigned Opcode) {
3847   switch(Opcode) {
3848   default: return false;
3849   case X86ISD::BLENDI:
3850   case X86ISD::PSHUFB:
3851   case X86ISD::PSHUFD:
3852   case X86ISD::PSHUFHW:
3853   case X86ISD::PSHUFLW:
3854   case X86ISD::SHUFP:
3855   case X86ISD::PALIGNR:
3856   case X86ISD::MOVLHPS:
3857   case X86ISD::MOVLHPD:
3858   case X86ISD::MOVHLPS:
3859   case X86ISD::MOVLPS:
3860   case X86ISD::MOVLPD:
3861   case X86ISD::MOVSHDUP:
3862   case X86ISD::MOVSLDUP:
3863   case X86ISD::MOVDDUP:
3864   case X86ISD::MOVSS:
3865   case X86ISD::MOVSD:
3866   case X86ISD::UNPCKL:
3867   case X86ISD::UNPCKH:
3868   case X86ISD::VPERMILPI:
3869   case X86ISD::VPERM2X128:
3870   case X86ISD::VPERMI:
3871   case X86ISD::VPERMV:
3872   case X86ISD::VPERMV3:
3873     return true;
3874   }
3875 }
3876
3877 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3878                                     SDValue V1, unsigned TargetMask,
3879                                     SelectionDAG &DAG) {
3880   switch(Opc) {
3881   default: llvm_unreachable("Unknown x86 shuffle node");
3882   case X86ISD::PSHUFD:
3883   case X86ISD::PSHUFHW:
3884   case X86ISD::PSHUFLW:
3885   case X86ISD::VPERMILPI:
3886   case X86ISD::VPERMI:
3887     return DAG.getNode(Opc, dl, VT, V1,
3888                        DAG.getConstant(TargetMask, dl, MVT::i8));
3889   }
3890 }
3891
3892 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3893                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3894   switch(Opc) {
3895   default: llvm_unreachable("Unknown x86 shuffle node");
3896   case X86ISD::MOVLHPS:
3897   case X86ISD::MOVLHPD:
3898   case X86ISD::MOVHLPS:
3899   case X86ISD::MOVLPS:
3900   case X86ISD::MOVLPD:
3901   case X86ISD::MOVSS:
3902   case X86ISD::MOVSD:
3903   case X86ISD::UNPCKL:
3904   case X86ISD::UNPCKH:
3905     return DAG.getNode(Opc, dl, VT, V1, V2);
3906   }
3907 }
3908
3909 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3910   MachineFunction &MF = DAG.getMachineFunction();
3911   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3912   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3913   int ReturnAddrIndex = FuncInfo->getRAIndex();
3914
3915   if (ReturnAddrIndex == 0) {
3916     // Set up a frame object for the return address.
3917     unsigned SlotSize = RegInfo->getSlotSize();
3918     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3919                                                            -(int64_t)SlotSize,
3920                                                            false);
3921     FuncInfo->setRAIndex(ReturnAddrIndex);
3922   }
3923
3924   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3925 }
3926
3927 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3928                                        bool hasSymbolicDisplacement) {
3929   // Offset should fit into 32 bit immediate field.
3930   if (!isInt<32>(Offset))
3931     return false;
3932
3933   // If we don't have a symbolic displacement - we don't have any extra
3934   // restrictions.
3935   if (!hasSymbolicDisplacement)
3936     return true;
3937
3938   // FIXME: Some tweaks might be needed for medium code model.
3939   if (M != CodeModel::Small && M != CodeModel::Kernel)
3940     return false;
3941
3942   // For small code model we assume that latest object is 16MB before end of 31
3943   // bits boundary. We may also accept pretty large negative constants knowing
3944   // that all objects are in the positive half of address space.
3945   if (M == CodeModel::Small && Offset < 16*1024*1024)
3946     return true;
3947
3948   // For kernel code model we know that all object resist in the negative half
3949   // of 32bits address space. We may not accept negative offsets, since they may
3950   // be just off and we may accept pretty large positive ones.
3951   if (M == CodeModel::Kernel && Offset >= 0)
3952     return true;
3953
3954   return false;
3955 }
3956
3957 /// Determines whether the callee is required to pop its own arguments.
3958 /// Callee pop is necessary to support tail calls.
3959 bool X86::isCalleePop(CallingConv::ID CallingConv,
3960                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3961   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3962   // can guarantee TCO.
3963   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3964     return true;
3965
3966   switch (CallingConv) {
3967   default:
3968     return false;
3969   case CallingConv::X86_StdCall:
3970   case CallingConv::X86_FastCall:
3971   case CallingConv::X86_ThisCall:
3972   case CallingConv::X86_VectorCall:
3973     return !is64Bit;
3974   }
3975 }
3976
3977 /// \brief Return true if the condition is an unsigned comparison operation.
3978 static bool isX86CCUnsigned(unsigned X86CC) {
3979   switch (X86CC) {
3980   default: llvm_unreachable("Invalid integer condition!");
3981   case X86::COND_E:     return true;
3982   case X86::COND_G:     return false;
3983   case X86::COND_GE:    return false;
3984   case X86::COND_L:     return false;
3985   case X86::COND_LE:    return false;
3986   case X86::COND_NE:    return true;
3987   case X86::COND_B:     return true;
3988   case X86::COND_A:     return true;
3989   case X86::COND_BE:    return true;
3990   case X86::COND_AE:    return true;
3991   }
3992 }
3993
3994 static X86::CondCode TranslateIntegerX86CC(ISD::CondCode SetCCOpcode) {
3995   switch (SetCCOpcode) {
3996   default: llvm_unreachable("Invalid integer condition!");
3997   case ISD::SETEQ:  return X86::COND_E;
3998   case ISD::SETGT:  return X86::COND_G;
3999   case ISD::SETGE:  return X86::COND_GE;
4000   case ISD::SETLT:  return X86::COND_L;
4001   case ISD::SETLE:  return X86::COND_LE;
4002   case ISD::SETNE:  return X86::COND_NE;
4003   case ISD::SETULT: return X86::COND_B;
4004   case ISD::SETUGT: return X86::COND_A;
4005   case ISD::SETULE: return X86::COND_BE;
4006   case ISD::SETUGE: return X86::COND_AE;
4007   }
4008 }
4009
4010 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
4011 /// condition code, returning the condition code and the LHS/RHS of the
4012 /// comparison to make.
4013 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
4014                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
4015   if (!isFP) {
4016     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
4017       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
4018         // X > -1   -> X == 0, jump !sign.
4019         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4020         return X86::COND_NS;
4021       }
4022       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
4023         // X < 0   -> X == 0, jump on sign.
4024         return X86::COND_S;
4025       }
4026       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
4027         // X < 1   -> X <= 0
4028         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4029         return X86::COND_LE;
4030       }
4031     }
4032
4033     return TranslateIntegerX86CC(SetCCOpcode);
4034   }
4035
4036   // First determine if it is required or is profitable to flip the operands.
4037
4038   // If LHS is a foldable load, but RHS is not, flip the condition.
4039   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4040       !ISD::isNON_EXTLoad(RHS.getNode())) {
4041     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4042     std::swap(LHS, RHS);
4043   }
4044
4045   switch (SetCCOpcode) {
4046   default: break;
4047   case ISD::SETOLT:
4048   case ISD::SETOLE:
4049   case ISD::SETUGT:
4050   case ISD::SETUGE:
4051     std::swap(LHS, RHS);
4052     break;
4053   }
4054
4055   // On a floating point condition, the flags are set as follows:
4056   // ZF  PF  CF   op
4057   //  0 | 0 | 0 | X > Y
4058   //  0 | 0 | 1 | X < Y
4059   //  1 | 0 | 0 | X == Y
4060   //  1 | 1 | 1 | unordered
4061   switch (SetCCOpcode) {
4062   default: llvm_unreachable("Condcode should be pre-legalized away");
4063   case ISD::SETUEQ:
4064   case ISD::SETEQ:   return X86::COND_E;
4065   case ISD::SETOLT:              // flipped
4066   case ISD::SETOGT:
4067   case ISD::SETGT:   return X86::COND_A;
4068   case ISD::SETOLE:              // flipped
4069   case ISD::SETOGE:
4070   case ISD::SETGE:   return X86::COND_AE;
4071   case ISD::SETUGT:              // flipped
4072   case ISD::SETULT:
4073   case ISD::SETLT:   return X86::COND_B;
4074   case ISD::SETUGE:              // flipped
4075   case ISD::SETULE:
4076   case ISD::SETLE:   return X86::COND_BE;
4077   case ISD::SETONE:
4078   case ISD::SETNE:   return X86::COND_NE;
4079   case ISD::SETUO:   return X86::COND_P;
4080   case ISD::SETO:    return X86::COND_NP;
4081   case ISD::SETOEQ:
4082   case ISD::SETUNE:  return X86::COND_INVALID;
4083   }
4084 }
4085
4086 /// Is there a floating point cmov for the specific X86 condition code?
4087 /// Current x86 isa includes the following FP cmov instructions:
4088 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4089 static bool hasFPCMov(unsigned X86CC) {
4090   switch (X86CC) {
4091   default:
4092     return false;
4093   case X86::COND_B:
4094   case X86::COND_BE:
4095   case X86::COND_E:
4096   case X86::COND_P:
4097   case X86::COND_A:
4098   case X86::COND_AE:
4099   case X86::COND_NE:
4100   case X86::COND_NP:
4101     return true;
4102   }
4103 }
4104
4105 /// Returns true if the target can instruction select the
4106 /// specified FP immediate natively. If false, the legalizer will
4107 /// materialize the FP immediate as a load from a constant pool.
4108 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4109   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4110     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4111       return true;
4112   }
4113   return false;
4114 }
4115
4116 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4117                                               ISD::LoadExtType ExtTy,
4118                                               EVT NewVT) const {
4119   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4120   // relocation target a movq or addq instruction: don't let the load shrink.
4121   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4122   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4123     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4124       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4125   return true;
4126 }
4127
4128 /// \brief Returns true if it is beneficial to convert a load of a constant
4129 /// to just the constant itself.
4130 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4131                                                           Type *Ty) const {
4132   assert(Ty->isIntegerTy());
4133
4134   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4135   if (BitSize == 0 || BitSize > 64)
4136     return false;
4137   return true;
4138 }
4139
4140 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4141                                                 unsigned Index) const {
4142   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4143     return false;
4144
4145   return (Index == 0 || Index == ResVT.getVectorNumElements());
4146 }
4147
4148 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4149   // Speculate cttz only if we can directly use TZCNT.
4150   return Subtarget->hasBMI();
4151 }
4152
4153 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4154   // Speculate ctlz only if we can directly use LZCNT.
4155   return Subtarget->hasLZCNT();
4156 }
4157
4158 /// Return true if every element in Mask, beginning
4159 /// from position Pos and ending in Pos+Size is undef.
4160 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4161   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4162     if (0 <= Mask[i])
4163       return false;
4164   return true;
4165 }
4166
4167 /// Return true if Val is undef or if its value falls within the
4168 /// specified range (L, H].
4169 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4170   return (Val < 0) || (Val >= Low && Val < Hi);
4171 }
4172
4173 /// Val is either less than zero (undef) or equal to the specified value.
4174 static bool isUndefOrEqual(int Val, int CmpVal) {
4175   return (Val < 0 || Val == CmpVal);
4176 }
4177
4178 /// Return true if every element in Mask, beginning
4179 /// from position Pos and ending in Pos+Size, falls within the specified
4180 /// sequential range (Low, Low+Size]. or is undef.
4181 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4182                                        unsigned Pos, unsigned Size, int Low) {
4183   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4184     if (!isUndefOrEqual(Mask[i], Low))
4185       return false;
4186   return true;
4187 }
4188
4189 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4190 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4191 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4192   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4193   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4194     return false;
4195
4196   // The index should be aligned on a vecWidth-bit boundary.
4197   uint64_t Index =
4198     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4199
4200   MVT VT = N->getSimpleValueType(0);
4201   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4202   bool Result = (Index * ElSize) % vecWidth == 0;
4203
4204   return Result;
4205 }
4206
4207 /// Return true if the specified INSERT_SUBVECTOR
4208 /// operand specifies a subvector insert that is suitable for input to
4209 /// insertion of 128 or 256-bit subvectors
4210 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4211   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4212   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4213     return false;
4214   // The index should be aligned on a vecWidth-bit boundary.
4215   uint64_t Index =
4216     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4217
4218   MVT VT = N->getSimpleValueType(0);
4219   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4220   bool Result = (Index * ElSize) % vecWidth == 0;
4221
4222   return Result;
4223 }
4224
4225 bool X86::isVINSERT128Index(SDNode *N) {
4226   return isVINSERTIndex(N, 128);
4227 }
4228
4229 bool X86::isVINSERT256Index(SDNode *N) {
4230   return isVINSERTIndex(N, 256);
4231 }
4232
4233 bool X86::isVEXTRACT128Index(SDNode *N) {
4234   return isVEXTRACTIndex(N, 128);
4235 }
4236
4237 bool X86::isVEXTRACT256Index(SDNode *N) {
4238   return isVEXTRACTIndex(N, 256);
4239 }
4240
4241 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4242   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4243   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4244          "Illegal extract subvector for VEXTRACT");
4245
4246   uint64_t Index =
4247     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4248
4249   MVT VecVT = N->getOperand(0).getSimpleValueType();
4250   MVT ElVT = VecVT.getVectorElementType();
4251
4252   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4253   return Index / NumElemsPerChunk;
4254 }
4255
4256 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4257   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4258   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4259          "Illegal insert subvector for VINSERT");
4260
4261   uint64_t Index =
4262     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4263
4264   MVT VecVT = N->getSimpleValueType(0);
4265   MVT ElVT = VecVT.getVectorElementType();
4266
4267   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4268   return Index / NumElemsPerChunk;
4269 }
4270
4271 /// Return the appropriate immediate to extract the specified
4272 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4273 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4274   return getExtractVEXTRACTImmediate(N, 128);
4275 }
4276
4277 /// Return the appropriate immediate to extract the specified
4278 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4279 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4280   return getExtractVEXTRACTImmediate(N, 256);
4281 }
4282
4283 /// Return the appropriate immediate to insert at the specified
4284 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4285 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4286   return getInsertVINSERTImmediate(N, 128);
4287 }
4288
4289 /// Return the appropriate immediate to insert at the specified
4290 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4291 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4292   return getInsertVINSERTImmediate(N, 256);
4293 }
4294
4295 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4296 bool X86::isZeroNode(SDValue Elt) {
4297   return isNullConstant(Elt) || isNullFPConstant(Elt);
4298 }
4299
4300 // Build a vector of constants
4301 // Use an UNDEF node if MaskElt == -1.
4302 // Spilt 64-bit constants in the 32-bit mode.
4303 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4304                               SelectionDAG &DAG,
4305                               SDLoc dl, bool IsMask = false) {
4306
4307   SmallVector<SDValue, 32>  Ops;
4308   bool Split = false;
4309
4310   MVT ConstVecVT = VT;
4311   unsigned NumElts = VT.getVectorNumElements();
4312   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4313   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4314     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4315     Split = true;
4316   }
4317
4318   MVT EltVT = ConstVecVT.getVectorElementType();
4319   for (unsigned i = 0; i < NumElts; ++i) {
4320     bool IsUndef = Values[i] < 0 && IsMask;
4321     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4322       DAG.getConstant(Values[i], dl, EltVT);
4323     Ops.push_back(OpNode);
4324     if (Split)
4325       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4326                     DAG.getConstant(0, dl, EltVT));
4327   }
4328   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4329   if (Split)
4330     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4331   return ConstsNode;
4332 }
4333
4334 /// Returns a vector of specified type with all zero elements.
4335 static SDValue getZeroVector(MVT VT, const X86Subtarget *Subtarget,
4336                              SelectionDAG &DAG, SDLoc dl) {
4337   assert(VT.isVector() && "Expected a vector type");
4338
4339   // Always build SSE zero vectors as <4 x i32> bitcasted
4340   // to their dest type. This ensures they get CSE'd.
4341   SDValue Vec;
4342   if (VT.is128BitVector()) {  // SSE
4343     if (Subtarget->hasSSE2()) {  // SSE2
4344       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4345       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4346     } else { // SSE1
4347       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4348       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4349     }
4350   } else if (VT.is256BitVector()) { // AVX
4351     if (Subtarget->hasInt256()) { // AVX2
4352       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4353       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4354       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4355     } else {
4356       // 256-bit logic and arithmetic instructions in AVX are all
4357       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4358       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4359       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4360       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4361     }
4362   } else if (VT.is512BitVector()) { // AVX-512
4363       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4364       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4365                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4366       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4367   } else if (VT.getVectorElementType() == MVT::i1) {
4368
4369     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4370             && "Unexpected vector type");
4371     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4372             && "Unexpected vector type");
4373     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4374     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4375     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4376   } else
4377     llvm_unreachable("Unexpected vector type");
4378
4379   return DAG.getBitcast(VT, Vec);
4380 }
4381
4382 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4383                                 SelectionDAG &DAG, SDLoc dl,
4384                                 unsigned vectorWidth) {
4385   assert((vectorWidth == 128 || vectorWidth == 256) &&
4386          "Unsupported vector width");
4387   EVT VT = Vec.getValueType();
4388   EVT ElVT = VT.getVectorElementType();
4389   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4390   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4391                                   VT.getVectorNumElements()/Factor);
4392
4393   // Extract from UNDEF is UNDEF.
4394   if (Vec.getOpcode() == ISD::UNDEF)
4395     return DAG.getUNDEF(ResultVT);
4396
4397   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4398   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4399   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4400
4401   // This is the index of the first element of the vectorWidth-bit chunk
4402   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4403   IdxVal &= ~(ElemsPerChunk - 1);
4404
4405   // If the input is a buildvector just emit a smaller one.
4406   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4407     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4408                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4409
4410   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4411   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4412 }
4413
4414 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4415 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4416 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4417 /// instructions or a simple subregister reference. Idx is an index in the
4418 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4419 /// lowering EXTRACT_VECTOR_ELT operations easier.
4420 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4421                                    SelectionDAG &DAG, SDLoc dl) {
4422   assert((Vec.getValueType().is256BitVector() ||
4423           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4424   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4425 }
4426
4427 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4428 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4429                                    SelectionDAG &DAG, SDLoc dl) {
4430   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4431   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4432 }
4433
4434 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4435                                unsigned IdxVal, SelectionDAG &DAG,
4436                                SDLoc dl, unsigned vectorWidth) {
4437   assert((vectorWidth == 128 || vectorWidth == 256) &&
4438          "Unsupported vector width");
4439   // Inserting UNDEF is Result
4440   if (Vec.getOpcode() == ISD::UNDEF)
4441     return Result;
4442   EVT VT = Vec.getValueType();
4443   EVT ElVT = VT.getVectorElementType();
4444   EVT ResultVT = Result.getValueType();
4445
4446   // Insert the relevant vectorWidth bits.
4447   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4448   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4449
4450   // This is the index of the first element of the vectorWidth-bit chunk
4451   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4452   IdxVal &= ~(ElemsPerChunk - 1);
4453
4454   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4455   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4456 }
4457
4458 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4459 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4460 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4461 /// simple superregister reference.  Idx is an index in the 128 bits
4462 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4463 /// lowering INSERT_VECTOR_ELT operations easier.
4464 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4465                                   SelectionDAG &DAG, SDLoc dl) {
4466   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4467
4468   // For insertion into the zero index (low half) of a 256-bit vector, it is
4469   // more efficient to generate a blend with immediate instead of an insert*128.
4470   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4471   // extend the subvector to the size of the result vector. Make sure that
4472   // we are not recursing on that node by checking for undef here.
4473   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4474       Result.getOpcode() != ISD::UNDEF) {
4475     EVT ResultVT = Result.getValueType();
4476     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4477     SDValue Undef = DAG.getUNDEF(ResultVT);
4478     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4479                                  Vec, ZeroIndex);
4480
4481     // The blend instruction, and therefore its mask, depend on the data type.
4482     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4483     if (ScalarType.isFloatingPoint()) {
4484       // Choose either vblendps (float) or vblendpd (double).
4485       unsigned ScalarSize = ScalarType.getSizeInBits();
4486       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4487       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4488       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4489       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4490     }
4491
4492     const X86Subtarget &Subtarget =
4493     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4494
4495     // AVX2 is needed for 256-bit integer blend support.
4496     // Integers must be cast to 32-bit because there is only vpblendd;
4497     // vpblendw can't be used for this because it has a handicapped mask.
4498
4499     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4500     // is still more efficient than using the wrong domain vinsertf128 that
4501     // will be created by InsertSubVector().
4502     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4503
4504     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4505     Vec256 = DAG.getBitcast(CastVT, Vec256);
4506     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4507     return DAG.getBitcast(ResultVT, Vec256);
4508   }
4509
4510   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4511 }
4512
4513 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4514                                   SelectionDAG &DAG, SDLoc dl) {
4515   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4516   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4517 }
4518
4519 /// Insert i1-subvector to i1-vector.
4520 static SDValue Insert1BitVector(SDValue Op, SelectionDAG &DAG) {
4521
4522   SDLoc dl(Op);
4523   SDValue Vec = Op.getOperand(0);
4524   SDValue SubVec = Op.getOperand(1);
4525   SDValue Idx = Op.getOperand(2);
4526
4527   if (!isa<ConstantSDNode>(Idx))
4528     return SDValue();
4529
4530   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
4531   if (IdxVal == 0  && Vec.isUndef()) // the operation is legal
4532     return Op;
4533
4534   MVT OpVT = Op.getSimpleValueType();
4535   MVT SubVecVT = SubVec.getSimpleValueType();
4536   unsigned NumElems = OpVT.getVectorNumElements();
4537   unsigned SubVecNumElems = SubVecVT.getVectorNumElements();
4538
4539   assert(IdxVal + SubVecNumElems <= NumElems &&
4540          IdxVal % SubVecVT.getSizeInBits() == 0 &&
4541          "Unexpected index value in INSERT_SUBVECTOR");
4542
4543   // There are 3 possible cases:
4544   // 1. Subvector should be inserted in the lower part (IdxVal == 0)
4545   // 2. Subvector should be inserted in the upper part
4546   //    (IdxVal + SubVecNumElems == NumElems)
4547   // 3. Subvector should be inserted in the middle (for example v2i1
4548   //    to v16i1, index 2)
4549
4550   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
4551   SDValue Undef = DAG.getUNDEF(OpVT);
4552   SDValue WideSubVec =
4553     DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef, SubVec, ZeroIdx);
4554   if (Vec.isUndef())
4555     return DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4556       DAG.getConstant(IdxVal, dl, MVT::i8));
4557
4558   if (ISD::isBuildVectorAllZeros(Vec.getNode())) {
4559     unsigned ShiftLeft = NumElems - SubVecNumElems;
4560     unsigned ShiftRight = NumElems - SubVecNumElems - IdxVal;
4561     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4562       DAG.getConstant(ShiftLeft, dl, MVT::i8));
4563     return ShiftRight ? DAG.getNode(X86ISD::VSRLI, dl, OpVT, WideSubVec,
4564       DAG.getConstant(ShiftRight, dl, MVT::i8)) : WideSubVec;
4565   }
4566
4567   if (IdxVal == 0) {
4568     // Zero lower bits of the Vec
4569     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4570     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4571     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4572     // Merge them together
4573     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4574   }
4575
4576   // Simple case when we put subvector in the upper part
4577   if (IdxVal + SubVecNumElems == NumElems) {
4578     // Zero upper bits of the Vec
4579     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec,
4580                         DAG.getConstant(IdxVal, dl, MVT::i8));
4581     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4582     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4583     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4584     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4585   }
4586   // Subvector should be inserted in the middle - use shuffle
4587   SmallVector<int, 64> Mask;
4588   for (unsigned i = 0; i < NumElems; ++i)
4589     Mask.push_back(i >= IdxVal && i < IdxVal + SubVecNumElems ?
4590                     i : i + NumElems);
4591   return DAG.getVectorShuffle(OpVT, dl, WideSubVec, Vec, Mask);
4592 }
4593
4594 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4595 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4596 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4597 /// large BUILD_VECTORS.
4598 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4599                                    unsigned NumElems, SelectionDAG &DAG,
4600                                    SDLoc dl) {
4601   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4602   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4603 }
4604
4605 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4606                                    unsigned NumElems, SelectionDAG &DAG,
4607                                    SDLoc dl) {
4608   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4609   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4610 }
4611
4612 /// Returns a vector of specified type with all bits set.
4613 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4614 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4615 /// Then bitcast to their original type, ensuring they get CSE'd.
4616 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4617                              SelectionDAG &DAG, SDLoc dl) {
4618   assert(VT.isVector() && "Expected a vector type");
4619
4620   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4621   SDValue Vec;
4622   if (VT.is512BitVector()) {
4623     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4624                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4625     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4626   } else if (VT.is256BitVector()) {
4627     if (Subtarget->hasInt256()) { // AVX2
4628       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4629       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4630     } else { // AVX
4631       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4632       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4633     }
4634   } else if (VT.is128BitVector()) {
4635     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4636   } else
4637     llvm_unreachable("Unexpected vector type");
4638
4639   return DAG.getBitcast(VT, Vec);
4640 }
4641
4642 /// Returns a vector_shuffle node for an unpackl operation.
4643 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4644                           SDValue V2) {
4645   unsigned NumElems = VT.getVectorNumElements();
4646   SmallVector<int, 8> Mask;
4647   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4648     Mask.push_back(i);
4649     Mask.push_back(i + NumElems);
4650   }
4651   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4652 }
4653
4654 /// Returns a vector_shuffle node for an unpackh operation.
4655 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4656                           SDValue V2) {
4657   unsigned NumElems = VT.getVectorNumElements();
4658   SmallVector<int, 8> Mask;
4659   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4660     Mask.push_back(i + Half);
4661     Mask.push_back(i + NumElems + Half);
4662   }
4663   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4664 }
4665
4666 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4667 /// This produces a shuffle where the low element of V2 is swizzled into the
4668 /// zero/undef vector, landing at element Idx.
4669 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4670 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4671                                            bool IsZero,
4672                                            const X86Subtarget *Subtarget,
4673                                            SelectionDAG &DAG) {
4674   MVT VT = V2.getSimpleValueType();
4675   SDValue V1 = IsZero
4676     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4677   unsigned NumElems = VT.getVectorNumElements();
4678   SmallVector<int, 16> MaskVec;
4679   for (unsigned i = 0; i != NumElems; ++i)
4680     // If this is the insertion idx, put the low elt of V2 here.
4681     MaskVec.push_back(i == Idx ? NumElems : i);
4682   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4683 }
4684
4685 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4686 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4687 /// uses one source. Note that this will set IsUnary for shuffles which use a
4688 /// single input multiple times, and in those cases it will
4689 /// adjust the mask to only have indices within that single input.
4690 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4691 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4692                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4693   unsigned NumElems = VT.getVectorNumElements();
4694   SDValue ImmN;
4695
4696   IsUnary = false;
4697   bool IsFakeUnary = false;
4698   switch(N->getOpcode()) {
4699   case X86ISD::BLENDI:
4700     ImmN = N->getOperand(N->getNumOperands()-1);
4701     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4702     break;
4703   case X86ISD::SHUFP:
4704     ImmN = N->getOperand(N->getNumOperands()-1);
4705     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4706     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4707     break;
4708   case X86ISD::UNPCKH:
4709     DecodeUNPCKHMask(VT, Mask);
4710     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4711     break;
4712   case X86ISD::UNPCKL:
4713     DecodeUNPCKLMask(VT, Mask);
4714     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4715     break;
4716   case X86ISD::MOVHLPS:
4717     DecodeMOVHLPSMask(NumElems, Mask);
4718     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4719     break;
4720   case X86ISD::MOVLHPS:
4721     DecodeMOVLHPSMask(NumElems, Mask);
4722     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4723     break;
4724   case X86ISD::PALIGNR:
4725     ImmN = N->getOperand(N->getNumOperands()-1);
4726     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4727     break;
4728   case X86ISD::PSHUFD:
4729   case X86ISD::VPERMILPI:
4730     ImmN = N->getOperand(N->getNumOperands()-1);
4731     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4732     IsUnary = true;
4733     break;
4734   case X86ISD::PSHUFHW:
4735     ImmN = N->getOperand(N->getNumOperands()-1);
4736     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4737     IsUnary = true;
4738     break;
4739   case X86ISD::PSHUFLW:
4740     ImmN = N->getOperand(N->getNumOperands()-1);
4741     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4742     IsUnary = true;
4743     break;
4744   case X86ISD::PSHUFB: {
4745     IsUnary = true;
4746     SDValue MaskNode = N->getOperand(1);
4747     while (MaskNode->getOpcode() == ISD::BITCAST)
4748       MaskNode = MaskNode->getOperand(0);
4749
4750     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4751       // If we have a build-vector, then things are easy.
4752       MVT VT = MaskNode.getSimpleValueType();
4753       assert(VT.isVector() &&
4754              "Can't produce a non-vector with a build_vector!");
4755       if (!VT.isInteger())
4756         return false;
4757
4758       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4759
4760       SmallVector<uint64_t, 32> RawMask;
4761       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4762         SDValue Op = MaskNode->getOperand(i);
4763         if (Op->getOpcode() == ISD::UNDEF) {
4764           RawMask.push_back((uint64_t)SM_SentinelUndef);
4765           continue;
4766         }
4767         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4768         if (!CN)
4769           return false;
4770         APInt MaskElement = CN->getAPIntValue();
4771
4772         // We now have to decode the element which could be any integer size and
4773         // extract each byte of it.
4774         for (int j = 0; j < NumBytesPerElement; ++j) {
4775           // Note that this is x86 and so always little endian: the low byte is
4776           // the first byte of the mask.
4777           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4778           MaskElement = MaskElement.lshr(8);
4779         }
4780       }
4781       DecodePSHUFBMask(RawMask, Mask);
4782       break;
4783     }
4784
4785     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4786     if (!MaskLoad)
4787       return false;
4788
4789     SDValue Ptr = MaskLoad->getBasePtr();
4790     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4791         Ptr->getOpcode() == X86ISD::WrapperRIP)
4792       Ptr = Ptr->getOperand(0);
4793
4794     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4795     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4796       return false;
4797
4798     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4799       DecodePSHUFBMask(C, Mask);
4800       if (Mask.empty())
4801         return false;
4802       break;
4803     }
4804
4805     return false;
4806   }
4807   case X86ISD::VPERMI:
4808     ImmN = N->getOperand(N->getNumOperands()-1);
4809     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4810     IsUnary = true;
4811     break;
4812   case X86ISD::MOVSS:
4813   case X86ISD::MOVSD:
4814     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4815     break;
4816   case X86ISD::VPERM2X128:
4817     ImmN = N->getOperand(N->getNumOperands()-1);
4818     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4819     if (Mask.empty()) return false;
4820     // Mask only contains negative index if an element is zero.
4821     if (std::any_of(Mask.begin(), Mask.end(),
4822                     [](int M){ return M == SM_SentinelZero; }))
4823       return false;
4824     break;
4825   case X86ISD::MOVSLDUP:
4826     DecodeMOVSLDUPMask(VT, Mask);
4827     IsUnary = true;
4828     break;
4829   case X86ISD::MOVSHDUP:
4830     DecodeMOVSHDUPMask(VT, Mask);
4831     IsUnary = true;
4832     break;
4833   case X86ISD::MOVDDUP:
4834     DecodeMOVDDUPMask(VT, Mask);
4835     IsUnary = true;
4836     break;
4837   case X86ISD::MOVLHPD:
4838   case X86ISD::MOVLPD:
4839   case X86ISD::MOVLPS:
4840     // Not yet implemented
4841     return false;
4842   case X86ISD::VPERMV: {
4843     IsUnary = true;
4844     SDValue MaskNode = N->getOperand(0);
4845     while (MaskNode->getOpcode() == ISD::BITCAST)
4846       MaskNode = MaskNode->getOperand(0);
4847
4848     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4849     SmallVector<uint64_t, 32> RawMask;
4850     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4851       // If we have a build-vector, then things are easy.
4852       assert(MaskNode.getSimpleValueType().isInteger() &&
4853              MaskNode.getSimpleValueType().getVectorNumElements() ==
4854              VT.getVectorNumElements());
4855
4856       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4857         SDValue Op = MaskNode->getOperand(i);
4858         if (Op->getOpcode() == ISD::UNDEF)
4859           RawMask.push_back((uint64_t)SM_SentinelUndef);
4860         else if (isa<ConstantSDNode>(Op)) {
4861           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4862           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4863         } else
4864           return false;
4865       }
4866       DecodeVPERMVMask(RawMask, Mask);
4867       break;
4868     }
4869     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4870       unsigned NumEltsInMask = MaskNode->getNumOperands();
4871       MaskNode = MaskNode->getOperand(0);
4872       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4873       if (CN) {
4874         APInt MaskEltValue = CN->getAPIntValue();
4875         for (unsigned i = 0; i < NumEltsInMask; ++i)
4876           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4877         DecodeVPERMVMask(RawMask, Mask);
4878         break;
4879       }
4880       // It may be a scalar load
4881     }
4882
4883     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4884     if (!MaskLoad)
4885       return false;
4886
4887     SDValue Ptr = MaskLoad->getBasePtr();
4888     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4889         Ptr->getOpcode() == X86ISD::WrapperRIP)
4890       Ptr = Ptr->getOperand(0);
4891
4892     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4893     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4894       return false;
4895
4896     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4897     if (C) {
4898       DecodeVPERMVMask(C, VT, Mask);
4899       if (Mask.empty())
4900         return false;
4901       break;
4902     }
4903     return false;
4904   }
4905   case X86ISD::VPERMV3: {
4906     IsUnary = false;
4907     SDValue MaskNode = N->getOperand(1);
4908     while (MaskNode->getOpcode() == ISD::BITCAST)
4909       MaskNode = MaskNode->getOperand(1);
4910
4911     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4912       // If we have a build-vector, then things are easy.
4913       assert(MaskNode.getSimpleValueType().isInteger() &&
4914              MaskNode.getSimpleValueType().getVectorNumElements() ==
4915              VT.getVectorNumElements());
4916
4917       SmallVector<uint64_t, 32> RawMask;
4918       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4919
4920       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4921         SDValue Op = MaskNode->getOperand(i);
4922         if (Op->getOpcode() == ISD::UNDEF)
4923           RawMask.push_back((uint64_t)SM_SentinelUndef);
4924         else {
4925           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4926           if (!CN)
4927             return false;
4928           APInt MaskElement = CN->getAPIntValue();
4929           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4930         }
4931       }
4932       DecodeVPERMV3Mask(RawMask, Mask);
4933       break;
4934     }
4935
4936     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4937     if (!MaskLoad)
4938       return false;
4939
4940     SDValue Ptr = MaskLoad->getBasePtr();
4941     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4942         Ptr->getOpcode() == X86ISD::WrapperRIP)
4943       Ptr = Ptr->getOperand(0);
4944
4945     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4946     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4947       return false;
4948
4949     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4950     if (C) {
4951       DecodeVPERMV3Mask(C, VT, Mask);
4952       if (Mask.empty())
4953         return false;
4954       break;
4955     }
4956     return false;
4957   }
4958   default: llvm_unreachable("unknown target shuffle node");
4959   }
4960
4961   // If we have a fake unary shuffle, the shuffle mask is spread across two
4962   // inputs that are actually the same node. Re-map the mask to always point
4963   // into the first input.
4964   if (IsFakeUnary)
4965     for (int &M : Mask)
4966       if (M >= (int)Mask.size())
4967         M -= Mask.size();
4968
4969   return true;
4970 }
4971
4972 /// Returns the scalar element that will make up the ith
4973 /// element of the result of the vector shuffle.
4974 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4975                                    unsigned Depth) {
4976   if (Depth == 6)
4977     return SDValue();  // Limit search depth.
4978
4979   SDValue V = SDValue(N, 0);
4980   EVT VT = V.getValueType();
4981   unsigned Opcode = V.getOpcode();
4982
4983   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4984   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4985     int Elt = SV->getMaskElt(Index);
4986
4987     if (Elt < 0)
4988       return DAG.getUNDEF(VT.getVectorElementType());
4989
4990     unsigned NumElems = VT.getVectorNumElements();
4991     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4992                                          : SV->getOperand(1);
4993     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4994   }
4995
4996   // Recurse into target specific vector shuffles to find scalars.
4997   if (isTargetShuffle(Opcode)) {
4998     MVT ShufVT = V.getSimpleValueType();
4999     unsigned NumElems = ShufVT.getVectorNumElements();
5000     SmallVector<int, 16> ShuffleMask;
5001     bool IsUnary;
5002
5003     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
5004       return SDValue();
5005
5006     int Elt = ShuffleMask[Index];
5007     if (Elt < 0)
5008       return DAG.getUNDEF(ShufVT.getVectorElementType());
5009
5010     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
5011                                          : N->getOperand(1);
5012     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
5013                                Depth+1);
5014   }
5015
5016   // Actual nodes that may contain scalar elements
5017   if (Opcode == ISD::BITCAST) {
5018     V = V.getOperand(0);
5019     EVT SrcVT = V.getValueType();
5020     unsigned NumElems = VT.getVectorNumElements();
5021
5022     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
5023       return SDValue();
5024   }
5025
5026   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5027     return (Index == 0) ? V.getOperand(0)
5028                         : DAG.getUNDEF(VT.getVectorElementType());
5029
5030   if (V.getOpcode() == ISD::BUILD_VECTOR)
5031     return V.getOperand(Index);
5032
5033   return SDValue();
5034 }
5035
5036 /// Custom lower build_vector of v16i8.
5037 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
5038                                        unsigned NumNonZero, unsigned NumZero,
5039                                        SelectionDAG &DAG,
5040                                        const X86Subtarget* Subtarget,
5041                                        const TargetLowering &TLI) {
5042   if (NumNonZero > 8)
5043     return SDValue();
5044
5045   SDLoc dl(Op);
5046   SDValue V;
5047   bool First = true;
5048
5049   // SSE4.1 - use PINSRB to insert each byte directly.
5050   if (Subtarget->hasSSE41()) {
5051     for (unsigned i = 0; i < 16; ++i) {
5052       bool isNonZero = (NonZeros & (1 << i)) != 0;
5053       if (isNonZero) {
5054         if (First) {
5055           if (NumZero)
5056             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
5057           else
5058             V = DAG.getUNDEF(MVT::v16i8);
5059           First = false;
5060         }
5061         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5062                         MVT::v16i8, V, Op.getOperand(i),
5063                         DAG.getIntPtrConstant(i, dl));
5064       }
5065     }
5066
5067     return V;
5068   }
5069
5070   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
5071   for (unsigned i = 0; i < 16; ++i) {
5072     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5073     if (ThisIsNonZero && First) {
5074       if (NumZero)
5075         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5076       else
5077         V = DAG.getUNDEF(MVT::v8i16);
5078       First = false;
5079     }
5080
5081     if ((i & 1) != 0) {
5082       SDValue ThisElt, LastElt;
5083       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5084       if (LastIsNonZero) {
5085         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5086                               MVT::i16, Op.getOperand(i-1));
5087       }
5088       if (ThisIsNonZero) {
5089         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5090         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5091                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5092         if (LastIsNonZero)
5093           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5094       } else
5095         ThisElt = LastElt;
5096
5097       if (ThisElt.getNode())
5098         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5099                         DAG.getIntPtrConstant(i/2, dl));
5100     }
5101   }
5102
5103   return DAG.getBitcast(MVT::v16i8, V);
5104 }
5105
5106 /// Custom lower build_vector of v8i16.
5107 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5108                                      unsigned NumNonZero, unsigned NumZero,
5109                                      SelectionDAG &DAG,
5110                                      const X86Subtarget* Subtarget,
5111                                      const TargetLowering &TLI) {
5112   if (NumNonZero > 4)
5113     return SDValue();
5114
5115   SDLoc dl(Op);
5116   SDValue V;
5117   bool First = true;
5118   for (unsigned i = 0; i < 8; ++i) {
5119     bool isNonZero = (NonZeros & (1 << i)) != 0;
5120     if (isNonZero) {
5121       if (First) {
5122         if (NumZero)
5123           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5124         else
5125           V = DAG.getUNDEF(MVT::v8i16);
5126         First = false;
5127       }
5128       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5129                       MVT::v8i16, V, Op.getOperand(i),
5130                       DAG.getIntPtrConstant(i, dl));
5131     }
5132   }
5133
5134   return V;
5135 }
5136
5137 /// Custom lower build_vector of v4i32 or v4f32.
5138 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5139                                      const X86Subtarget *Subtarget,
5140                                      const TargetLowering &TLI) {
5141   // Find all zeroable elements.
5142   std::bitset<4> Zeroable;
5143   for (int i=0; i < 4; ++i) {
5144     SDValue Elt = Op->getOperand(i);
5145     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5146   }
5147   assert(Zeroable.size() - Zeroable.count() > 1 &&
5148          "We expect at least two non-zero elements!");
5149
5150   // We only know how to deal with build_vector nodes where elements are either
5151   // zeroable or extract_vector_elt with constant index.
5152   SDValue FirstNonZero;
5153   unsigned FirstNonZeroIdx;
5154   for (unsigned i=0; i < 4; ++i) {
5155     if (Zeroable[i])
5156       continue;
5157     SDValue Elt = Op->getOperand(i);
5158     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5159         !isa<ConstantSDNode>(Elt.getOperand(1)))
5160       return SDValue();
5161     // Make sure that this node is extracting from a 128-bit vector.
5162     MVT VT = Elt.getOperand(0).getSimpleValueType();
5163     if (!VT.is128BitVector())
5164       return SDValue();
5165     if (!FirstNonZero.getNode()) {
5166       FirstNonZero = Elt;
5167       FirstNonZeroIdx = i;
5168     }
5169   }
5170
5171   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5172   SDValue V1 = FirstNonZero.getOperand(0);
5173   MVT VT = V1.getSimpleValueType();
5174
5175   // See if this build_vector can be lowered as a blend with zero.
5176   SDValue Elt;
5177   unsigned EltMaskIdx, EltIdx;
5178   int Mask[4];
5179   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5180     if (Zeroable[EltIdx]) {
5181       // The zero vector will be on the right hand side.
5182       Mask[EltIdx] = EltIdx+4;
5183       continue;
5184     }
5185
5186     Elt = Op->getOperand(EltIdx);
5187     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5188     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5189     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5190       break;
5191     Mask[EltIdx] = EltIdx;
5192   }
5193
5194   if (EltIdx == 4) {
5195     // Let the shuffle legalizer deal with blend operations.
5196     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5197     if (V1.getSimpleValueType() != VT)
5198       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5199     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5200   }
5201
5202   // See if we can lower this build_vector to a INSERTPS.
5203   if (!Subtarget->hasSSE41())
5204     return SDValue();
5205
5206   SDValue V2 = Elt.getOperand(0);
5207   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5208     V1 = SDValue();
5209
5210   bool CanFold = true;
5211   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5212     if (Zeroable[i])
5213       continue;
5214
5215     SDValue Current = Op->getOperand(i);
5216     SDValue SrcVector = Current->getOperand(0);
5217     if (!V1.getNode())
5218       V1 = SrcVector;
5219     CanFold = SrcVector == V1 &&
5220       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5221   }
5222
5223   if (!CanFold)
5224     return SDValue();
5225
5226   assert(V1.getNode() && "Expected at least two non-zero elements!");
5227   if (V1.getSimpleValueType() != MVT::v4f32)
5228     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5229   if (V2.getSimpleValueType() != MVT::v4f32)
5230     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5231
5232   // Ok, we can emit an INSERTPS instruction.
5233   unsigned ZMask = Zeroable.to_ulong();
5234
5235   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5236   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5237   SDLoc DL(Op);
5238   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5239                                DAG.getIntPtrConstant(InsertPSMask, DL));
5240   return DAG.getBitcast(VT, Result);
5241 }
5242
5243 /// Return a vector logical shift node.
5244 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5245                          unsigned NumBits, SelectionDAG &DAG,
5246                          const TargetLowering &TLI, SDLoc dl) {
5247   assert(VT.is128BitVector() && "Unknown type for VShift");
5248   MVT ShVT = MVT::v2i64;
5249   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5250   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5251   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5252   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5253   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5254   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5255 }
5256
5257 static SDValue
5258 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5259
5260   // Check if the scalar load can be widened into a vector load. And if
5261   // the address is "base + cst" see if the cst can be "absorbed" into
5262   // the shuffle mask.
5263   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5264     SDValue Ptr = LD->getBasePtr();
5265     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5266       return SDValue();
5267     EVT PVT = LD->getValueType(0);
5268     if (PVT != MVT::i32 && PVT != MVT::f32)
5269       return SDValue();
5270
5271     int FI = -1;
5272     int64_t Offset = 0;
5273     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5274       FI = FINode->getIndex();
5275       Offset = 0;
5276     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5277                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5278       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5279       Offset = Ptr.getConstantOperandVal(1);
5280       Ptr = Ptr.getOperand(0);
5281     } else {
5282       return SDValue();
5283     }
5284
5285     // FIXME: 256-bit vector instructions don't require a strict alignment,
5286     // improve this code to support it better.
5287     unsigned RequiredAlign = VT.getSizeInBits()/8;
5288     SDValue Chain = LD->getChain();
5289     // Make sure the stack object alignment is at least 16 or 32.
5290     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5291     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5292       if (MFI->isFixedObjectIndex(FI)) {
5293         // Can't change the alignment. FIXME: It's possible to compute
5294         // the exact stack offset and reference FI + adjust offset instead.
5295         // If someone *really* cares about this. That's the way to implement it.
5296         return SDValue();
5297       } else {
5298         MFI->setObjectAlignment(FI, RequiredAlign);
5299       }
5300     }
5301
5302     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5303     // Ptr + (Offset & ~15).
5304     if (Offset < 0)
5305       return SDValue();
5306     if ((Offset % RequiredAlign) & 3)
5307       return SDValue();
5308     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5309     if (StartOffset) {
5310       SDLoc DL(Ptr);
5311       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5312                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5313     }
5314
5315     int EltNo = (Offset - StartOffset) >> 2;
5316     unsigned NumElems = VT.getVectorNumElements();
5317
5318     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5319     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5320                              LD->getPointerInfo().getWithOffset(StartOffset),
5321                              false, false, false, 0);
5322
5323     SmallVector<int, 8> Mask(NumElems, EltNo);
5324
5325     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5326   }
5327
5328   return SDValue();
5329 }
5330
5331 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5332 /// elements can be replaced by a single large load which has the same value as
5333 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5334 ///
5335 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5336 ///
5337 /// FIXME: we'd also like to handle the case where the last elements are zero
5338 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5339 /// There's even a handy isZeroNode for that purpose.
5340 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5341                                         SDLoc &DL, SelectionDAG &DAG,
5342                                         bool isAfterLegalize) {
5343   unsigned NumElems = Elts.size();
5344
5345   LoadSDNode *LDBase = nullptr;
5346   unsigned LastLoadedElt = -1U;
5347
5348   // For each element in the initializer, see if we've found a load or an undef.
5349   // If we don't find an initial load element, or later load elements are
5350   // non-consecutive, bail out.
5351   for (unsigned i = 0; i < NumElems; ++i) {
5352     SDValue Elt = Elts[i];
5353     // Look through a bitcast.
5354     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5355       Elt = Elt.getOperand(0);
5356     if (!Elt.getNode() ||
5357         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5358       return SDValue();
5359     if (!LDBase) {
5360       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5361         return SDValue();
5362       LDBase = cast<LoadSDNode>(Elt.getNode());
5363       LastLoadedElt = i;
5364       continue;
5365     }
5366     if (Elt.getOpcode() == ISD::UNDEF)
5367       continue;
5368
5369     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5370     EVT LdVT = Elt.getValueType();
5371     // Each loaded element must be the correct fractional portion of the
5372     // requested vector load.
5373     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5374       return SDValue();
5375     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5376       return SDValue();
5377     LastLoadedElt = i;
5378   }
5379
5380   // If we have found an entire vector of loads and undefs, then return a large
5381   // load of the entire vector width starting at the base pointer.  If we found
5382   // consecutive loads for the low half, generate a vzext_load node.
5383   if (LastLoadedElt == NumElems - 1) {
5384     assert(LDBase && "Did not find base load for merging consecutive loads");
5385     EVT EltVT = LDBase->getValueType(0);
5386     // Ensure that the input vector size for the merged loads matches the
5387     // cumulative size of the input elements.
5388     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5389       return SDValue();
5390
5391     if (isAfterLegalize &&
5392         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5393       return SDValue();
5394
5395     SDValue NewLd = SDValue();
5396
5397     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5398                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5399                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5400                         LDBase->getAlignment());
5401
5402     if (LDBase->hasAnyUseOfValue(1)) {
5403       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5404                                      SDValue(LDBase, 1),
5405                                      SDValue(NewLd.getNode(), 1));
5406       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5407       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5408                              SDValue(NewLd.getNode(), 1));
5409     }
5410
5411     return NewLd;
5412   }
5413
5414   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5415   //of a v4i32 / v4f32. It's probably worth generalizing.
5416   EVT EltVT = VT.getVectorElementType();
5417   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5418       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5419     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5420     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5421     SDValue ResNode =
5422         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5423                                 LDBase->getPointerInfo(),
5424                                 LDBase->getAlignment(),
5425                                 false/*isVolatile*/, true/*ReadMem*/,
5426                                 false/*WriteMem*/);
5427
5428     // Make sure the newly-created LOAD is in the same position as LDBase in
5429     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5430     // update uses of LDBase's output chain to use the TokenFactor.
5431     if (LDBase->hasAnyUseOfValue(1)) {
5432       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5433                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5434       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5435       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5436                              SDValue(ResNode.getNode(), 1));
5437     }
5438
5439     return DAG.getBitcast(VT, ResNode);
5440   }
5441   return SDValue();
5442 }
5443
5444 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5445 /// to generate a splat value for the following cases:
5446 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5447 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5448 /// a scalar load, or a constant.
5449 /// The VBROADCAST node is returned when a pattern is found,
5450 /// or SDValue() otherwise.
5451 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5452                                     SelectionDAG &DAG) {
5453   // VBROADCAST requires AVX.
5454   // TODO: Splats could be generated for non-AVX CPUs using SSE
5455   // instructions, but there's less potential gain for only 128-bit vectors.
5456   if (!Subtarget->hasAVX())
5457     return SDValue();
5458
5459   MVT VT = Op.getSimpleValueType();
5460   SDLoc dl(Op);
5461
5462   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5463          "Unsupported vector type for broadcast.");
5464
5465   SDValue Ld;
5466   bool ConstSplatVal;
5467
5468   switch (Op.getOpcode()) {
5469     default:
5470       // Unknown pattern found.
5471       return SDValue();
5472
5473     case ISD::BUILD_VECTOR: {
5474       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5475       BitVector UndefElements;
5476       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5477
5478       // We need a splat of a single value to use broadcast, and it doesn't
5479       // make any sense if the value is only in one element of the vector.
5480       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5481         return SDValue();
5482
5483       Ld = Splat;
5484       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5485                        Ld.getOpcode() == ISD::ConstantFP);
5486
5487       // Make sure that all of the users of a non-constant load are from the
5488       // BUILD_VECTOR node.
5489       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5490         return SDValue();
5491       break;
5492     }
5493
5494     case ISD::VECTOR_SHUFFLE: {
5495       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5496
5497       // Shuffles must have a splat mask where the first element is
5498       // broadcasted.
5499       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5500         return SDValue();
5501
5502       SDValue Sc = Op.getOperand(0);
5503       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5504           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5505
5506         if (!Subtarget->hasInt256())
5507           return SDValue();
5508
5509         // Use the register form of the broadcast instruction available on AVX2.
5510         if (VT.getSizeInBits() >= 256)
5511           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5512         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5513       }
5514
5515       Ld = Sc.getOperand(0);
5516       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5517                        Ld.getOpcode() == ISD::ConstantFP);
5518
5519       // The scalar_to_vector node and the suspected
5520       // load node must have exactly one user.
5521       // Constants may have multiple users.
5522
5523       // AVX-512 has register version of the broadcast
5524       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5525         Ld.getValueType().getSizeInBits() >= 32;
5526       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5527           !hasRegVer))
5528         return SDValue();
5529       break;
5530     }
5531   }
5532
5533   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5534   bool IsGE256 = (VT.getSizeInBits() >= 256);
5535
5536   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5537   // instruction to save 8 or more bytes of constant pool data.
5538   // TODO: If multiple splats are generated to load the same constant,
5539   // it may be detrimental to overall size. There needs to be a way to detect
5540   // that condition to know if this is truly a size win.
5541   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5542
5543   // Handle broadcasting a single constant scalar from the constant pool
5544   // into a vector.
5545   // On Sandybridge (no AVX2), it is still better to load a constant vector
5546   // from the constant pool and not to broadcast it from a scalar.
5547   // But override that restriction when optimizing for size.
5548   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5549   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5550     EVT CVT = Ld.getValueType();
5551     assert(!CVT.isVector() && "Must not broadcast a vector type");
5552
5553     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5554     // For size optimization, also splat v2f64 and v2i64, and for size opt
5555     // with AVX2, also splat i8 and i16.
5556     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5557     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5558         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5559       const Constant *C = nullptr;
5560       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5561         C = CI->getConstantIntValue();
5562       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5563         C = CF->getConstantFPValue();
5564
5565       assert(C && "Invalid constant type");
5566
5567       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5568       SDValue CP =
5569           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5570       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5571       Ld = DAG.getLoad(
5572           CVT, dl, DAG.getEntryNode(), CP,
5573           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5574           false, false, Alignment);
5575
5576       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5577     }
5578   }
5579
5580   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5581
5582   // Handle AVX2 in-register broadcasts.
5583   if (!IsLoad && Subtarget->hasInt256() &&
5584       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5585     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5586
5587   // The scalar source must be a normal load.
5588   if (!IsLoad)
5589     return SDValue();
5590
5591   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5592       (Subtarget->hasVLX() && ScalarSize == 64))
5593     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5594
5595   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5596   // double since there is no vbroadcastsd xmm
5597   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5598     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5599       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5600   }
5601
5602   // Unsupported broadcast.
5603   return SDValue();
5604 }
5605
5606 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5607 /// underlying vector and index.
5608 ///
5609 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5610 /// index.
5611 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5612                                          SDValue ExtIdx) {
5613   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5614   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5615     return Idx;
5616
5617   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5618   // lowered this:
5619   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5620   // to:
5621   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5622   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5623   //                           undef)
5624   //                       Constant<0>)
5625   // In this case the vector is the extract_subvector expression and the index
5626   // is 2, as specified by the shuffle.
5627   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5628   SDValue ShuffleVec = SVOp->getOperand(0);
5629   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5630   assert(ShuffleVecVT.getVectorElementType() ==
5631          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5632
5633   int ShuffleIdx = SVOp->getMaskElt(Idx);
5634   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5635     ExtractedFromVec = ShuffleVec;
5636     return ShuffleIdx;
5637   }
5638   return Idx;
5639 }
5640
5641 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5642   MVT VT = Op.getSimpleValueType();
5643
5644   // Skip if insert_vec_elt is not supported.
5645   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5646   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5647     return SDValue();
5648
5649   SDLoc DL(Op);
5650   unsigned NumElems = Op.getNumOperands();
5651
5652   SDValue VecIn1;
5653   SDValue VecIn2;
5654   SmallVector<unsigned, 4> InsertIndices;
5655   SmallVector<int, 8> Mask(NumElems, -1);
5656
5657   for (unsigned i = 0; i != NumElems; ++i) {
5658     unsigned Opc = Op.getOperand(i).getOpcode();
5659
5660     if (Opc == ISD::UNDEF)
5661       continue;
5662
5663     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5664       // Quit if more than 1 elements need inserting.
5665       if (InsertIndices.size() > 1)
5666         return SDValue();
5667
5668       InsertIndices.push_back(i);
5669       continue;
5670     }
5671
5672     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5673     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5674     // Quit if non-constant index.
5675     if (!isa<ConstantSDNode>(ExtIdx))
5676       return SDValue();
5677     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5678
5679     // Quit if extracted from vector of different type.
5680     if (ExtractedFromVec.getValueType() != VT)
5681       return SDValue();
5682
5683     if (!VecIn1.getNode())
5684       VecIn1 = ExtractedFromVec;
5685     else if (VecIn1 != ExtractedFromVec) {
5686       if (!VecIn2.getNode())
5687         VecIn2 = ExtractedFromVec;
5688       else if (VecIn2 != ExtractedFromVec)
5689         // Quit if more than 2 vectors to shuffle
5690         return SDValue();
5691     }
5692
5693     if (ExtractedFromVec == VecIn1)
5694       Mask[i] = Idx;
5695     else if (ExtractedFromVec == VecIn2)
5696       Mask[i] = Idx + NumElems;
5697   }
5698
5699   if (!VecIn1.getNode())
5700     return SDValue();
5701
5702   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5703   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5704   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5705     unsigned Idx = InsertIndices[i];
5706     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5707                      DAG.getIntPtrConstant(Idx, DL));
5708   }
5709
5710   return NV;
5711 }
5712
5713 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5714   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5715          Op.getScalarValueSizeInBits() == 1 &&
5716          "Can not convert non-constant vector");
5717   uint64_t Immediate = 0;
5718   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5719     SDValue In = Op.getOperand(idx);
5720     if (In.getOpcode() != ISD::UNDEF)
5721       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5722   }
5723   SDLoc dl(Op);
5724   MVT VT =
5725    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5726   return DAG.getConstant(Immediate, dl, VT);
5727 }
5728 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5729 SDValue
5730 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5731
5732   MVT VT = Op.getSimpleValueType();
5733   assert((VT.getVectorElementType() == MVT::i1) &&
5734          "Unexpected type in LowerBUILD_VECTORvXi1!");
5735
5736   SDLoc dl(Op);
5737   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5738     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5739     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5740     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5741   }
5742
5743   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5744     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5745     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5746     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5747   }
5748
5749   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5750     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5751     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5752       return DAG.getBitcast(VT, Imm);
5753     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5754     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5755                         DAG.getIntPtrConstant(0, dl));
5756   }
5757
5758   // Vector has one or more non-const elements
5759   uint64_t Immediate = 0;
5760   SmallVector<unsigned, 16> NonConstIdx;
5761   bool IsSplat = true;
5762   bool HasConstElts = false;
5763   int SplatIdx = -1;
5764   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5765     SDValue In = Op.getOperand(idx);
5766     if (In.getOpcode() == ISD::UNDEF)
5767       continue;
5768     if (!isa<ConstantSDNode>(In))
5769       NonConstIdx.push_back(idx);
5770     else {
5771       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5772       HasConstElts = true;
5773     }
5774     if (SplatIdx == -1)
5775       SplatIdx = idx;
5776     else if (In != Op.getOperand(SplatIdx))
5777       IsSplat = false;
5778   }
5779
5780   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5781   if (IsSplat)
5782     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5783                        DAG.getConstant(1, dl, VT),
5784                        DAG.getConstant(0, dl, VT));
5785
5786   // insert elements one by one
5787   SDValue DstVec;
5788   SDValue Imm;
5789   if (Immediate) {
5790     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5791     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5792   }
5793   else if (HasConstElts)
5794     Imm = DAG.getConstant(0, dl, VT);
5795   else
5796     Imm = DAG.getUNDEF(VT);
5797   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5798     DstVec = DAG.getBitcast(VT, Imm);
5799   else {
5800     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5801     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5802                          DAG.getIntPtrConstant(0, dl));
5803   }
5804
5805   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5806     unsigned InsertIdx = NonConstIdx[i];
5807     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5808                          Op.getOperand(InsertIdx),
5809                          DAG.getIntPtrConstant(InsertIdx, dl));
5810   }
5811   return DstVec;
5812 }
5813
5814 /// \brief Return true if \p N implements a horizontal binop and return the
5815 /// operands for the horizontal binop into V0 and V1.
5816 ///
5817 /// This is a helper function of LowerToHorizontalOp().
5818 /// This function checks that the build_vector \p N in input implements a
5819 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5820 /// operation to match.
5821 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5822 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5823 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5824 /// arithmetic sub.
5825 ///
5826 /// This function only analyzes elements of \p N whose indices are
5827 /// in range [BaseIdx, LastIdx).
5828 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5829                               SelectionDAG &DAG,
5830                               unsigned BaseIdx, unsigned LastIdx,
5831                               SDValue &V0, SDValue &V1) {
5832   EVT VT = N->getValueType(0);
5833
5834   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5835   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5836          "Invalid Vector in input!");
5837
5838   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5839   bool CanFold = true;
5840   unsigned ExpectedVExtractIdx = BaseIdx;
5841   unsigned NumElts = LastIdx - BaseIdx;
5842   V0 = DAG.getUNDEF(VT);
5843   V1 = DAG.getUNDEF(VT);
5844
5845   // Check if N implements a horizontal binop.
5846   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5847     SDValue Op = N->getOperand(i + BaseIdx);
5848
5849     // Skip UNDEFs.
5850     if (Op->getOpcode() == ISD::UNDEF) {
5851       // Update the expected vector extract index.
5852       if (i * 2 == NumElts)
5853         ExpectedVExtractIdx = BaseIdx;
5854       ExpectedVExtractIdx += 2;
5855       continue;
5856     }
5857
5858     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5859
5860     if (!CanFold)
5861       break;
5862
5863     SDValue Op0 = Op.getOperand(0);
5864     SDValue Op1 = Op.getOperand(1);
5865
5866     // Try to match the following pattern:
5867     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5868     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5869         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5870         Op0.getOperand(0) == Op1.getOperand(0) &&
5871         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5872         isa<ConstantSDNode>(Op1.getOperand(1)));
5873     if (!CanFold)
5874       break;
5875
5876     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5877     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5878
5879     if (i * 2 < NumElts) {
5880       if (V0.getOpcode() == ISD::UNDEF) {
5881         V0 = Op0.getOperand(0);
5882         if (V0.getValueType() != VT)
5883           return false;
5884       }
5885     } else {
5886       if (V1.getOpcode() == ISD::UNDEF) {
5887         V1 = Op0.getOperand(0);
5888         if (V1.getValueType() != VT)
5889           return false;
5890       }
5891       if (i * 2 == NumElts)
5892         ExpectedVExtractIdx = BaseIdx;
5893     }
5894
5895     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5896     if (I0 == ExpectedVExtractIdx)
5897       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5898     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5899       // Try to match the following dag sequence:
5900       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5901       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5902     } else
5903       CanFold = false;
5904
5905     ExpectedVExtractIdx += 2;
5906   }
5907
5908   return CanFold;
5909 }
5910
5911 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5912 /// a concat_vector.
5913 ///
5914 /// This is a helper function of LowerToHorizontalOp().
5915 /// This function expects two 256-bit vectors called V0 and V1.
5916 /// At first, each vector is split into two separate 128-bit vectors.
5917 /// Then, the resulting 128-bit vectors are used to implement two
5918 /// horizontal binary operations.
5919 ///
5920 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5921 ///
5922 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5923 /// the two new horizontal binop.
5924 /// When Mode is set, the first horizontal binop dag node would take as input
5925 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5926 /// horizontal binop dag node would take as input the lower 128-bit of V1
5927 /// and the upper 128-bit of V1.
5928 ///   Example:
5929 ///     HADD V0_LO, V0_HI
5930 ///     HADD V1_LO, V1_HI
5931 ///
5932 /// Otherwise, the first horizontal binop dag node takes as input the lower
5933 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5934 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5935 ///   Example:
5936 ///     HADD V0_LO, V1_LO
5937 ///     HADD V0_HI, V1_HI
5938 ///
5939 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5940 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5941 /// the upper 128-bits of the result.
5942 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5943                                      SDLoc DL, SelectionDAG &DAG,
5944                                      unsigned X86Opcode, bool Mode,
5945                                      bool isUndefLO, bool isUndefHI) {
5946   EVT VT = V0.getValueType();
5947   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5948          "Invalid nodes in input!");
5949
5950   unsigned NumElts = VT.getVectorNumElements();
5951   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5952   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5953   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5954   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5955   EVT NewVT = V0_LO.getValueType();
5956
5957   SDValue LO = DAG.getUNDEF(NewVT);
5958   SDValue HI = DAG.getUNDEF(NewVT);
5959
5960   if (Mode) {
5961     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5962     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5963       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5964     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5965       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5966   } else {
5967     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5968     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5969                        V1_LO->getOpcode() != ISD::UNDEF))
5970       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5971
5972     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5973                        V1_HI->getOpcode() != ISD::UNDEF))
5974       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5975   }
5976
5977   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5978 }
5979
5980 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5981 /// node.
5982 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5983                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5984   MVT VT = BV->getSimpleValueType(0);
5985   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5986       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5987     return SDValue();
5988
5989   SDLoc DL(BV);
5990   unsigned NumElts = VT.getVectorNumElements();
5991   SDValue InVec0 = DAG.getUNDEF(VT);
5992   SDValue InVec1 = DAG.getUNDEF(VT);
5993
5994   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5995           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5996
5997   // Odd-numbered elements in the input build vector are obtained from
5998   // adding two integer/float elements.
5999   // Even-numbered elements in the input build vector are obtained from
6000   // subtracting two integer/float elements.
6001   unsigned ExpectedOpcode = ISD::FSUB;
6002   unsigned NextExpectedOpcode = ISD::FADD;
6003   bool AddFound = false;
6004   bool SubFound = false;
6005
6006   for (unsigned i = 0, e = NumElts; i != e; ++i) {
6007     SDValue Op = BV->getOperand(i);
6008
6009     // Skip 'undef' values.
6010     unsigned Opcode = Op.getOpcode();
6011     if (Opcode == ISD::UNDEF) {
6012       std::swap(ExpectedOpcode, NextExpectedOpcode);
6013       continue;
6014     }
6015
6016     // Early exit if we found an unexpected opcode.
6017     if (Opcode != ExpectedOpcode)
6018       return SDValue();
6019
6020     SDValue Op0 = Op.getOperand(0);
6021     SDValue Op1 = Op.getOperand(1);
6022
6023     // Try to match the following pattern:
6024     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
6025     // Early exit if we cannot match that sequence.
6026     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6027         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6028         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
6029         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
6030         Op0.getOperand(1) != Op1.getOperand(1))
6031       return SDValue();
6032
6033     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6034     if (I0 != i)
6035       return SDValue();
6036
6037     // We found a valid add/sub node. Update the information accordingly.
6038     if (i & 1)
6039       AddFound = true;
6040     else
6041       SubFound = true;
6042
6043     // Update InVec0 and InVec1.
6044     if (InVec0.getOpcode() == ISD::UNDEF) {
6045       InVec0 = Op0.getOperand(0);
6046       if (InVec0.getSimpleValueType() != VT)
6047         return SDValue();
6048     }
6049     if (InVec1.getOpcode() == ISD::UNDEF) {
6050       InVec1 = Op1.getOperand(0);
6051       if (InVec1.getSimpleValueType() != VT)
6052         return SDValue();
6053     }
6054
6055     // Make sure that operands in input to each add/sub node always
6056     // come from a same pair of vectors.
6057     if (InVec0 != Op0.getOperand(0)) {
6058       if (ExpectedOpcode == ISD::FSUB)
6059         return SDValue();
6060
6061       // FADD is commutable. Try to commute the operands
6062       // and then test again.
6063       std::swap(Op0, Op1);
6064       if (InVec0 != Op0.getOperand(0))
6065         return SDValue();
6066     }
6067
6068     if (InVec1 != Op1.getOperand(0))
6069       return SDValue();
6070
6071     // Update the pair of expected opcodes.
6072     std::swap(ExpectedOpcode, NextExpectedOpcode);
6073   }
6074
6075   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6076   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6077       InVec1.getOpcode() != ISD::UNDEF)
6078     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6079
6080   return SDValue();
6081 }
6082
6083 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
6084 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
6085                                    const X86Subtarget *Subtarget,
6086                                    SelectionDAG &DAG) {
6087   MVT VT = BV->getSimpleValueType(0);
6088   unsigned NumElts = VT.getVectorNumElements();
6089   unsigned NumUndefsLO = 0;
6090   unsigned NumUndefsHI = 0;
6091   unsigned Half = NumElts/2;
6092
6093   // Count the number of UNDEF operands in the build_vector in input.
6094   for (unsigned i = 0, e = Half; i != e; ++i)
6095     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6096       NumUndefsLO++;
6097
6098   for (unsigned i = Half, e = NumElts; i != e; ++i)
6099     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6100       NumUndefsHI++;
6101
6102   // Early exit if this is either a build_vector of all UNDEFs or all the
6103   // operands but one are UNDEF.
6104   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6105     return SDValue();
6106
6107   SDLoc DL(BV);
6108   SDValue InVec0, InVec1;
6109   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6110     // Try to match an SSE3 float HADD/HSUB.
6111     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6112       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6113
6114     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6115       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6116   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6117     // Try to match an SSSE3 integer HADD/HSUB.
6118     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6119       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6120
6121     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6122       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6123   }
6124
6125   if (!Subtarget->hasAVX())
6126     return SDValue();
6127
6128   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6129     // Try to match an AVX horizontal add/sub of packed single/double
6130     // precision floating point values from 256-bit vectors.
6131     SDValue InVec2, InVec3;
6132     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6133         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6134         ((InVec0.getOpcode() == ISD::UNDEF ||
6135           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6136         ((InVec1.getOpcode() == ISD::UNDEF ||
6137           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6138       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6139
6140     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6141         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6142         ((InVec0.getOpcode() == ISD::UNDEF ||
6143           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6144         ((InVec1.getOpcode() == ISD::UNDEF ||
6145           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6146       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6147   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6148     // Try to match an AVX2 horizontal add/sub of signed integers.
6149     SDValue InVec2, InVec3;
6150     unsigned X86Opcode;
6151     bool CanFold = true;
6152
6153     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6154         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6155         ((InVec0.getOpcode() == ISD::UNDEF ||
6156           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6157         ((InVec1.getOpcode() == ISD::UNDEF ||
6158           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6159       X86Opcode = X86ISD::HADD;
6160     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6161         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6162         ((InVec0.getOpcode() == ISD::UNDEF ||
6163           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6164         ((InVec1.getOpcode() == ISD::UNDEF ||
6165           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6166       X86Opcode = X86ISD::HSUB;
6167     else
6168       CanFold = false;
6169
6170     if (CanFold) {
6171       // Fold this build_vector into a single horizontal add/sub.
6172       // Do this only if the target has AVX2.
6173       if (Subtarget->hasAVX2())
6174         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6175
6176       // Do not try to expand this build_vector into a pair of horizontal
6177       // add/sub if we can emit a pair of scalar add/sub.
6178       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6179         return SDValue();
6180
6181       // Convert this build_vector into a pair of horizontal binop followed by
6182       // a concat vector.
6183       bool isUndefLO = NumUndefsLO == Half;
6184       bool isUndefHI = NumUndefsHI == Half;
6185       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6186                                    isUndefLO, isUndefHI);
6187     }
6188   }
6189
6190   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6191        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6192     unsigned X86Opcode;
6193     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6194       X86Opcode = X86ISD::HADD;
6195     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6196       X86Opcode = X86ISD::HSUB;
6197     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6198       X86Opcode = X86ISD::FHADD;
6199     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6200       X86Opcode = X86ISD::FHSUB;
6201     else
6202       return SDValue();
6203
6204     // Don't try to expand this build_vector into a pair of horizontal add/sub
6205     // if we can simply emit a pair of scalar add/sub.
6206     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6207       return SDValue();
6208
6209     // Convert this build_vector into two horizontal add/sub followed by
6210     // a concat vector.
6211     bool isUndefLO = NumUndefsLO == Half;
6212     bool isUndefHI = NumUndefsHI == Half;
6213     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6214                                  isUndefLO, isUndefHI);
6215   }
6216
6217   return SDValue();
6218 }
6219
6220 SDValue
6221 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6222   SDLoc dl(Op);
6223
6224   MVT VT = Op.getSimpleValueType();
6225   MVT ExtVT = VT.getVectorElementType();
6226   unsigned NumElems = Op.getNumOperands();
6227
6228   // Generate vectors for predicate vectors.
6229   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6230     return LowerBUILD_VECTORvXi1(Op, DAG);
6231
6232   // Vectors containing all zeros can be matched by pxor and xorps later
6233   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6234     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6235     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6236     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6237       return Op;
6238
6239     return getZeroVector(VT, Subtarget, DAG, dl);
6240   }
6241
6242   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6243   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6244   // vpcmpeqd on 256-bit vectors.
6245   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6246     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6247       return Op;
6248
6249     if (!VT.is512BitVector())
6250       return getOnesVector(VT, Subtarget, DAG, dl);
6251   }
6252
6253   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6254   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6255     return AddSub;
6256   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6257     return HorizontalOp;
6258   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6259     return Broadcast;
6260
6261   unsigned EVTBits = ExtVT.getSizeInBits();
6262
6263   unsigned NumZero  = 0;
6264   unsigned NumNonZero = 0;
6265   uint64_t NonZeros = 0;
6266   bool IsAllConstants = true;
6267   SmallSet<SDValue, 8> Values;
6268   for (unsigned i = 0; i < NumElems; ++i) {
6269     SDValue Elt = Op.getOperand(i);
6270     if (Elt.getOpcode() == ISD::UNDEF)
6271       continue;
6272     Values.insert(Elt);
6273     if (Elt.getOpcode() != ISD::Constant &&
6274         Elt.getOpcode() != ISD::ConstantFP)
6275       IsAllConstants = false;
6276     if (X86::isZeroNode(Elt))
6277       NumZero++;
6278     else {
6279       assert(i < sizeof(NonZeros) * 8); // Make sure the shift is within range.
6280       NonZeros |= ((uint64_t)1 << i);
6281       NumNonZero++;
6282     }
6283   }
6284
6285   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6286   if (NumNonZero == 0)
6287     return DAG.getUNDEF(VT);
6288
6289   // Special case for single non-zero, non-undef, element.
6290   if (NumNonZero == 1) {
6291     unsigned Idx = countTrailingZeros(NonZeros);
6292     SDValue Item = Op.getOperand(Idx);
6293
6294     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6295     // the value are obviously zero, truncate the value to i32 and do the
6296     // insertion that way.  Only do this if the value is non-constant or if the
6297     // value is a constant being inserted into element 0.  It is cheaper to do
6298     // a constant pool load than it is to do a movd + shuffle.
6299     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6300         (!IsAllConstants || Idx == 0)) {
6301       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6302         // Handle SSE only.
6303         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6304         MVT VecVT = MVT::v4i32;
6305
6306         // Truncate the value (which may itself be a constant) to i32, and
6307         // convert it to a vector with movd (S2V+shuffle to zero extend).
6308         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6309         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6310         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6311                                       Item, Idx * 2, true, Subtarget, DAG));
6312       }
6313     }
6314
6315     // If we have a constant or non-constant insertion into the low element of
6316     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6317     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6318     // depending on what the source datatype is.
6319     if (Idx == 0) {
6320       if (NumZero == 0)
6321         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6322
6323       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6324           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6325         if (VT.is512BitVector()) {
6326           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6327           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6328                              Item, DAG.getIntPtrConstant(0, dl));
6329         }
6330         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6331                "Expected an SSE value type!");
6332         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6333         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6334         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6335       }
6336
6337       // We can't directly insert an i8 or i16 into a vector, so zero extend
6338       // it to i32 first.
6339       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6340         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6341         if (VT.is256BitVector()) {
6342           if (Subtarget->hasAVX()) {
6343             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6344             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6345           } else {
6346             // Without AVX, we need to extend to a 128-bit vector and then
6347             // insert into the 256-bit vector.
6348             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6349             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6350             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6351           }
6352         } else {
6353           assert(VT.is128BitVector() && "Expected an SSE value type!");
6354           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6355           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6356         }
6357         return DAG.getBitcast(VT, Item);
6358       }
6359     }
6360
6361     // Is it a vector logical left shift?
6362     if (NumElems == 2 && Idx == 1 &&
6363         X86::isZeroNode(Op.getOperand(0)) &&
6364         !X86::isZeroNode(Op.getOperand(1))) {
6365       unsigned NumBits = VT.getSizeInBits();
6366       return getVShift(true, VT,
6367                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6368                                    VT, Op.getOperand(1)),
6369                        NumBits/2, DAG, *this, dl);
6370     }
6371
6372     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6373       return SDValue();
6374
6375     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6376     // is a non-constant being inserted into an element other than the low one,
6377     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6378     // movd/movss) to move this into the low element, then shuffle it into
6379     // place.
6380     if (EVTBits == 32) {
6381       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6382       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6383     }
6384   }
6385
6386   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6387   if (Values.size() == 1) {
6388     if (EVTBits == 32) {
6389       // Instead of a shuffle like this:
6390       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6391       // Check if it's possible to issue this instead.
6392       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6393       unsigned Idx = countTrailingZeros(NonZeros);
6394       SDValue Item = Op.getOperand(Idx);
6395       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6396         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6397     }
6398     return SDValue();
6399   }
6400
6401   // A vector full of immediates; various special cases are already
6402   // handled, so this is best done with a single constant-pool load.
6403   if (IsAllConstants)
6404     return SDValue();
6405
6406   // For AVX-length vectors, see if we can use a vector load to get all of the
6407   // elements, otherwise build the individual 128-bit pieces and use
6408   // shuffles to put them in place.
6409   if (VT.is256BitVector() || VT.is512BitVector()) {
6410     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6411
6412     // Check for a build vector of consecutive loads.
6413     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6414       return LD;
6415
6416     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6417
6418     // Build both the lower and upper subvector.
6419     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6420                                 makeArrayRef(&V[0], NumElems/2));
6421     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6422                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6423
6424     // Recreate the wider vector with the lower and upper part.
6425     if (VT.is256BitVector())
6426       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6427     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6428   }
6429
6430   // Let legalizer expand 2-wide build_vectors.
6431   if (EVTBits == 64) {
6432     if (NumNonZero == 1) {
6433       // One half is zero or undef.
6434       unsigned Idx = countTrailingZeros(NonZeros);
6435       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6436                                Op.getOperand(Idx));
6437       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6438     }
6439     return SDValue();
6440   }
6441
6442   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6443   if (EVTBits == 8 && NumElems == 16)
6444     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros, NumNonZero, NumZero,
6445                                           DAG, Subtarget, *this))
6446       return V;
6447
6448   if (EVTBits == 16 && NumElems == 8)
6449     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros, NumNonZero, NumZero,
6450                                           DAG, Subtarget, *this))
6451       return V;
6452
6453   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6454   if (EVTBits == 32 && NumElems == 4)
6455     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6456       return V;
6457
6458   // If element VT is == 32 bits, turn it into a number of shuffles.
6459   SmallVector<SDValue, 8> V(NumElems);
6460   if (NumElems == 4 && NumZero > 0) {
6461     for (unsigned i = 0; i < 4; ++i) {
6462       bool isZero = !(NonZeros & (1ULL << i));
6463       if (isZero)
6464         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6465       else
6466         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6467     }
6468
6469     for (unsigned i = 0; i < 2; ++i) {
6470       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6471         default: break;
6472         case 0:
6473           V[i] = V[i*2];  // Must be a zero vector.
6474           break;
6475         case 1:
6476           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6477           break;
6478         case 2:
6479           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6480           break;
6481         case 3:
6482           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6483           break;
6484       }
6485     }
6486
6487     bool Reverse1 = (NonZeros & 0x3) == 2;
6488     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6489     int MaskVec[] = {
6490       Reverse1 ? 1 : 0,
6491       Reverse1 ? 0 : 1,
6492       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6493       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6494     };
6495     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6496   }
6497
6498   if (Values.size() > 1 && VT.is128BitVector()) {
6499     // Check for a build vector of consecutive loads.
6500     for (unsigned i = 0; i < NumElems; ++i)
6501       V[i] = Op.getOperand(i);
6502
6503     // Check for elements which are consecutive loads.
6504     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6505       return LD;
6506
6507     // Check for a build vector from mostly shuffle plus few inserting.
6508     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6509       return Sh;
6510
6511     // For SSE 4.1, use insertps to put the high elements into the low element.
6512     if (Subtarget->hasSSE41()) {
6513       SDValue Result;
6514       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6515         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6516       else
6517         Result = DAG.getUNDEF(VT);
6518
6519       for (unsigned i = 1; i < NumElems; ++i) {
6520         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6521         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6522                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6523       }
6524       return Result;
6525     }
6526
6527     // Otherwise, expand into a number of unpckl*, start by extending each of
6528     // our (non-undef) elements to the full vector width with the element in the
6529     // bottom slot of the vector (which generates no code for SSE).
6530     for (unsigned i = 0; i < NumElems; ++i) {
6531       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6532         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6533       else
6534         V[i] = DAG.getUNDEF(VT);
6535     }
6536
6537     // Next, we iteratively mix elements, e.g. for v4f32:
6538     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6539     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6540     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6541     unsigned EltStride = NumElems >> 1;
6542     while (EltStride != 0) {
6543       for (unsigned i = 0; i < EltStride; ++i) {
6544         // If V[i+EltStride] is undef and this is the first round of mixing,
6545         // then it is safe to just drop this shuffle: V[i] is already in the
6546         // right place, the one element (since it's the first round) being
6547         // inserted as undef can be dropped.  This isn't safe for successive
6548         // rounds because they will permute elements within both vectors.
6549         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6550             EltStride == NumElems/2)
6551           continue;
6552
6553         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6554       }
6555       EltStride >>= 1;
6556     }
6557     return V[0];
6558   }
6559   return SDValue();
6560 }
6561
6562 // 256-bit AVX can use the vinsertf128 instruction
6563 // to create 256-bit vectors from two other 128-bit ones.
6564 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6565   SDLoc dl(Op);
6566   MVT ResVT = Op.getSimpleValueType();
6567
6568   assert((ResVT.is256BitVector() ||
6569           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6570
6571   SDValue V1 = Op.getOperand(0);
6572   SDValue V2 = Op.getOperand(1);
6573   unsigned NumElems = ResVT.getVectorNumElements();
6574   if (ResVT.is256BitVector())
6575     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6576
6577   if (Op.getNumOperands() == 4) {
6578     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6579                                   ResVT.getVectorNumElements()/2);
6580     SDValue V3 = Op.getOperand(2);
6581     SDValue V4 = Op.getOperand(3);
6582     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6583       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6584   }
6585   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6586 }
6587
6588 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6589                                        const X86Subtarget *Subtarget,
6590                                        SelectionDAG & DAG) {
6591   SDLoc dl(Op);
6592   MVT ResVT = Op.getSimpleValueType();
6593   unsigned NumOfOperands = Op.getNumOperands();
6594
6595   assert(isPowerOf2_32(NumOfOperands) &&
6596          "Unexpected number of operands in CONCAT_VECTORS");
6597
6598   SDValue Undef = DAG.getUNDEF(ResVT);
6599   if (NumOfOperands > 2) {
6600     // Specialize the cases when all, or all but one, of the operands are undef.
6601     unsigned NumOfDefinedOps = 0;
6602     unsigned OpIdx = 0;
6603     for (unsigned i = 0; i < NumOfOperands; i++)
6604       if (!Op.getOperand(i).isUndef()) {
6605         NumOfDefinedOps++;
6606         OpIdx = i;
6607       }
6608     if (NumOfDefinedOps == 0)
6609       return Undef;
6610     if (NumOfDefinedOps == 1) {
6611       unsigned SubVecNumElts =
6612         Op.getOperand(OpIdx).getValueType().getVectorNumElements();
6613       SDValue IdxVal = DAG.getIntPtrConstant(SubVecNumElts * OpIdx, dl);
6614       return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef,
6615                          Op.getOperand(OpIdx), IdxVal);
6616     }
6617
6618     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6619                                   ResVT.getVectorNumElements()/2);
6620     SmallVector<SDValue, 2> Ops;
6621     for (unsigned i = 0; i < NumOfOperands/2; i++)
6622       Ops.push_back(Op.getOperand(i));
6623     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6624     Ops.clear();
6625     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6626       Ops.push_back(Op.getOperand(i));
6627     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6628     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6629   }
6630
6631   // 2 operands
6632   SDValue V1 = Op.getOperand(0);
6633   SDValue V2 = Op.getOperand(1);
6634   unsigned NumElems = ResVT.getVectorNumElements();
6635   assert(V1.getValueType() == V2.getValueType() &&
6636          V1.getValueType().getVectorNumElements() == NumElems/2 &&
6637          "Unexpected operands in CONCAT_VECTORS");
6638
6639   if (ResVT.getSizeInBits() >= 16)
6640     return Op; // The operation is legal with KUNPCK
6641
6642   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6643   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6644   SDValue ZeroVec = getZeroVector(ResVT, Subtarget, DAG, dl);
6645   if (IsZeroV1 && IsZeroV2)
6646     return ZeroVec;
6647
6648   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6649   if (V2.isUndef())
6650     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6651   if (IsZeroV2)
6652     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V1, ZeroIdx);
6653
6654   SDValue IdxVal = DAG.getIntPtrConstant(NumElems/2, dl);
6655   if (V1.isUndef())
6656     V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, IdxVal);
6657
6658   if (IsZeroV1)
6659     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V2, IdxVal);
6660
6661   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6662   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, V1, V2, IdxVal);
6663 }
6664
6665 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6666                                    const X86Subtarget *Subtarget,
6667                                    SelectionDAG &DAG) {
6668   MVT VT = Op.getSimpleValueType();
6669   if (VT.getVectorElementType() == MVT::i1)
6670     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6671
6672   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6673          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6674           Op.getNumOperands() == 4)));
6675
6676   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6677   // from two other 128-bit ones.
6678
6679   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6680   return LowerAVXCONCAT_VECTORS(Op, DAG);
6681 }
6682
6683 //===----------------------------------------------------------------------===//
6684 // Vector shuffle lowering
6685 //
6686 // This is an experimental code path for lowering vector shuffles on x86. It is
6687 // designed to handle arbitrary vector shuffles and blends, gracefully
6688 // degrading performance as necessary. It works hard to recognize idiomatic
6689 // shuffles and lower them to optimal instruction patterns without leaving
6690 // a framework that allows reasonably efficient handling of all vector shuffle
6691 // patterns.
6692 //===----------------------------------------------------------------------===//
6693
6694 /// \brief Tiny helper function to identify a no-op mask.
6695 ///
6696 /// This is a somewhat boring predicate function. It checks whether the mask
6697 /// array input, which is assumed to be a single-input shuffle mask of the kind
6698 /// used by the X86 shuffle instructions (not a fully general
6699 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6700 /// in-place shuffle are 'no-op's.
6701 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6702   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6703     if (Mask[i] != -1 && Mask[i] != i)
6704       return false;
6705   return true;
6706 }
6707
6708 /// \brief Helper function to classify a mask as a single-input mask.
6709 ///
6710 /// This isn't a generic single-input test because in the vector shuffle
6711 /// lowering we canonicalize single inputs to be the first input operand. This
6712 /// means we can more quickly test for a single input by only checking whether
6713 /// an input from the second operand exists. We also assume that the size of
6714 /// mask corresponds to the size of the input vectors which isn't true in the
6715 /// fully general case.
6716 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6717   for (int M : Mask)
6718     if (M >= (int)Mask.size())
6719       return false;
6720   return true;
6721 }
6722
6723 /// \brief Test whether there are elements crossing 128-bit lanes in this
6724 /// shuffle mask.
6725 ///
6726 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6727 /// and we routinely test for these.
6728 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6729   int LaneSize = 128 / VT.getScalarSizeInBits();
6730   int Size = Mask.size();
6731   for (int i = 0; i < Size; ++i)
6732     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6733       return true;
6734   return false;
6735 }
6736
6737 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6738 ///
6739 /// This checks a shuffle mask to see if it is performing the same
6740 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6741 /// that it is also not lane-crossing. It may however involve a blend from the
6742 /// same lane of a second vector.
6743 ///
6744 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6745 /// non-trivial to compute in the face of undef lanes. The representation is
6746 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6747 /// entries from both V1 and V2 inputs to the wider mask.
6748 static bool
6749 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6750                                 SmallVectorImpl<int> &RepeatedMask) {
6751   int LaneSize = 128 / VT.getScalarSizeInBits();
6752   RepeatedMask.resize(LaneSize, -1);
6753   int Size = Mask.size();
6754   for (int i = 0; i < Size; ++i) {
6755     if (Mask[i] < 0)
6756       continue;
6757     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6758       // This entry crosses lanes, so there is no way to model this shuffle.
6759       return false;
6760
6761     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6762     if (RepeatedMask[i % LaneSize] == -1)
6763       // This is the first non-undef entry in this slot of a 128-bit lane.
6764       RepeatedMask[i % LaneSize] =
6765           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6766     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6767       // Found a mismatch with the repeated mask.
6768       return false;
6769   }
6770   return true;
6771 }
6772
6773 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6774 /// arguments.
6775 ///
6776 /// This is a fast way to test a shuffle mask against a fixed pattern:
6777 ///
6778 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6779 ///
6780 /// It returns true if the mask is exactly as wide as the argument list, and
6781 /// each element of the mask is either -1 (signifying undef) or the value given
6782 /// in the argument.
6783 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6784                                 ArrayRef<int> ExpectedMask) {
6785   if (Mask.size() != ExpectedMask.size())
6786     return false;
6787
6788   int Size = Mask.size();
6789
6790   // If the values are build vectors, we can look through them to find
6791   // equivalent inputs that make the shuffles equivalent.
6792   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6793   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6794
6795   for (int i = 0; i < Size; ++i)
6796     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6797       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6798       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6799       if (!MaskBV || !ExpectedBV ||
6800           MaskBV->getOperand(Mask[i] % Size) !=
6801               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6802         return false;
6803     }
6804
6805   return true;
6806 }
6807
6808 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6809 ///
6810 /// This helper function produces an 8-bit shuffle immediate corresponding to
6811 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6812 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6813 /// example.
6814 ///
6815 /// NB: We rely heavily on "undef" masks preserving the input lane.
6816 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6817                                           SelectionDAG &DAG) {
6818   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6819   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6820   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6821   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6822   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6823
6824   unsigned Imm = 0;
6825   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6826   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6827   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6828   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6829   return DAG.getConstant(Imm, DL, MVT::i8);
6830 }
6831
6832 /// \brief Compute whether each element of a shuffle is zeroable.
6833 ///
6834 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6835 /// Either it is an undef element in the shuffle mask, the element of the input
6836 /// referenced is undef, or the element of the input referenced is known to be
6837 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6838 /// as many lanes with this technique as possible to simplify the remaining
6839 /// shuffle.
6840 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6841                                                      SDValue V1, SDValue V2) {
6842   SmallBitVector Zeroable(Mask.size(), false);
6843
6844   while (V1.getOpcode() == ISD::BITCAST)
6845     V1 = V1->getOperand(0);
6846   while (V2.getOpcode() == ISD::BITCAST)
6847     V2 = V2->getOperand(0);
6848
6849   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6850   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6851
6852   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6853     int M = Mask[i];
6854     // Handle the easy cases.
6855     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6856       Zeroable[i] = true;
6857       continue;
6858     }
6859
6860     // If this is an index into a build_vector node (which has the same number
6861     // of elements), dig out the input value and use it.
6862     SDValue V = M < Size ? V1 : V2;
6863     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6864       continue;
6865
6866     SDValue Input = V.getOperand(M % Size);
6867     // The UNDEF opcode check really should be dead code here, but not quite
6868     // worth asserting on (it isn't invalid, just unexpected).
6869     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6870       Zeroable[i] = true;
6871   }
6872
6873   return Zeroable;
6874 }
6875
6876 // X86 has dedicated unpack instructions that can handle specific blend
6877 // operations: UNPCKH and UNPCKL.
6878 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6879                                            SDValue V1, SDValue V2,
6880                                            SelectionDAG &DAG) {
6881   int NumElts = VT.getVectorNumElements();
6882   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6883   SmallVector<int, 8> Unpckl;
6884   SmallVector<int, 8> Unpckh;
6885
6886   for (int i = 0; i < NumElts; ++i) {
6887     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6888     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6889     int HiPos = LoPos + NumEltsInLane / 2;
6890     Unpckl.push_back(LoPos);
6891     Unpckh.push_back(HiPos);
6892   }
6893
6894   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6895     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6896   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6897     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6898
6899   // Commute and try again.
6900   ShuffleVectorSDNode::commuteMask(Unpckl);
6901   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6902     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6903
6904   ShuffleVectorSDNode::commuteMask(Unpckh);
6905   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6906     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6907
6908   return SDValue();
6909 }
6910
6911 /// \brief Try to emit a bitmask instruction for a shuffle.
6912 ///
6913 /// This handles cases where we can model a blend exactly as a bitmask due to
6914 /// one of the inputs being zeroable.
6915 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6916                                            SDValue V2, ArrayRef<int> Mask,
6917                                            SelectionDAG &DAG) {
6918   MVT EltVT = VT.getVectorElementType();
6919   int NumEltBits = EltVT.getSizeInBits();
6920   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6921   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6922   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6923                                     IntEltVT);
6924   if (EltVT.isFloatingPoint()) {
6925     Zero = DAG.getBitcast(EltVT, Zero);
6926     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6927   }
6928   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6929   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6930   SDValue V;
6931   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6932     if (Zeroable[i])
6933       continue;
6934     if (Mask[i] % Size != i)
6935       return SDValue(); // Not a blend.
6936     if (!V)
6937       V = Mask[i] < Size ? V1 : V2;
6938     else if (V != (Mask[i] < Size ? V1 : V2))
6939       return SDValue(); // Can only let one input through the mask.
6940
6941     VMaskOps[i] = AllOnes;
6942   }
6943   if (!V)
6944     return SDValue(); // No non-zeroable elements!
6945
6946   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6947   V = DAG.getNode(VT.isFloatingPoint()
6948                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6949                   DL, VT, V, VMask);
6950   return V;
6951 }
6952
6953 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6954 ///
6955 /// This is used as a fallback approach when first class blend instructions are
6956 /// unavailable. Currently it is only suitable for integer vectors, but could
6957 /// be generalized for floating point vectors if desirable.
6958 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6959                                             SDValue V2, ArrayRef<int> Mask,
6960                                             SelectionDAG &DAG) {
6961   assert(VT.isInteger() && "Only supports integer vector types!");
6962   MVT EltVT = VT.getVectorElementType();
6963   int NumEltBits = EltVT.getSizeInBits();
6964   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6965   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6966                                     EltVT);
6967   SmallVector<SDValue, 16> MaskOps;
6968   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6969     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6970       return SDValue(); // Shuffled input!
6971     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6972   }
6973
6974   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6975   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6976   // We have to cast V2 around.
6977   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6978   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6979                                       DAG.getBitcast(MaskVT, V1Mask),
6980                                       DAG.getBitcast(MaskVT, V2)));
6981   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6982 }
6983
6984 /// \brief Try to emit a blend instruction for a shuffle.
6985 ///
6986 /// This doesn't do any checks for the availability of instructions for blending
6987 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6988 /// be matched in the backend with the type given. What it does check for is
6989 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6990 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6991                                          SDValue V2, ArrayRef<int> Original,
6992                                          const X86Subtarget *Subtarget,
6993                                          SelectionDAG &DAG) {
6994   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6995   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6996   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6997   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6998   bool ForceV1Zero = false, ForceV2Zero = false;
6999
7000   // Attempt to generate the binary blend mask. If an input is zero then
7001   // we can use any lane.
7002   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
7003   unsigned BlendMask = 0;
7004   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7005     int M = Mask[i];
7006     if (M < 0)
7007       continue;
7008     if (M == i)
7009       continue;
7010     if (M == i + Size) {
7011       BlendMask |= 1u << i;
7012       continue;
7013     }
7014     if (Zeroable[i]) {
7015       if (V1IsZero) {
7016         ForceV1Zero = true;
7017         Mask[i] = i;
7018         continue;
7019       }
7020       if (V2IsZero) {
7021         ForceV2Zero = true;
7022         BlendMask |= 1u << i;
7023         Mask[i] = i + Size;
7024         continue;
7025       }
7026     }
7027     return SDValue(); // Shuffled input!
7028   }
7029
7030   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
7031   if (ForceV1Zero)
7032     V1 = getZeroVector(VT, Subtarget, DAG, DL);
7033   if (ForceV2Zero)
7034     V2 = getZeroVector(VT, Subtarget, DAG, DL);
7035
7036   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
7037     unsigned ScaledMask = 0;
7038     for (int i = 0; i != Size; ++i)
7039       if (BlendMask & (1u << i))
7040         for (int j = 0; j != Scale; ++j)
7041           ScaledMask |= 1u << (i * Scale + j);
7042     return ScaledMask;
7043   };
7044
7045   switch (VT.SimpleTy) {
7046   case MVT::v2f64:
7047   case MVT::v4f32:
7048   case MVT::v4f64:
7049   case MVT::v8f32:
7050     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
7051                        DAG.getConstant(BlendMask, DL, MVT::i8));
7052
7053   case MVT::v4i64:
7054   case MVT::v8i32:
7055     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7056     // FALLTHROUGH
7057   case MVT::v2i64:
7058   case MVT::v4i32:
7059     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
7060     // that instruction.
7061     if (Subtarget->hasAVX2()) {
7062       // Scale the blend by the number of 32-bit dwords per element.
7063       int Scale =  VT.getScalarSizeInBits() / 32;
7064       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7065       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
7066       V1 = DAG.getBitcast(BlendVT, V1);
7067       V2 = DAG.getBitcast(BlendVT, V2);
7068       return DAG.getBitcast(
7069           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
7070                           DAG.getConstant(BlendMask, DL, MVT::i8)));
7071     }
7072     // FALLTHROUGH
7073   case MVT::v8i16: {
7074     // For integer shuffles we need to expand the mask and cast the inputs to
7075     // v8i16s prior to blending.
7076     int Scale = 8 / VT.getVectorNumElements();
7077     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7078     V1 = DAG.getBitcast(MVT::v8i16, V1);
7079     V2 = DAG.getBitcast(MVT::v8i16, V2);
7080     return DAG.getBitcast(VT,
7081                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
7082                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
7083   }
7084
7085   case MVT::v16i16: {
7086     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7087     SmallVector<int, 8> RepeatedMask;
7088     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
7089       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
7090       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
7091       BlendMask = 0;
7092       for (int i = 0; i < 8; ++i)
7093         if (RepeatedMask[i] >= 16)
7094           BlendMask |= 1u << i;
7095       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
7096                          DAG.getConstant(BlendMask, DL, MVT::i8));
7097     }
7098   }
7099     // FALLTHROUGH
7100   case MVT::v16i8:
7101   case MVT::v32i8: {
7102     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
7103            "256-bit byte-blends require AVX2 support!");
7104
7105     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
7106     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
7107       return Masked;
7108
7109     // Scale the blend by the number of bytes per element.
7110     int Scale = VT.getScalarSizeInBits() / 8;
7111
7112     // This form of blend is always done on bytes. Compute the byte vector
7113     // type.
7114     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
7115
7116     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
7117     // mix of LLVM's code generator and the x86 backend. We tell the code
7118     // generator that boolean values in the elements of an x86 vector register
7119     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
7120     // mapping a select to operand #1, and 'false' mapping to operand #2. The
7121     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7122     // of the element (the remaining are ignored) and 0 in that high bit would
7123     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7124     // the LLVM model for boolean values in vector elements gets the relevant
7125     // bit set, it is set backwards and over constrained relative to x86's
7126     // actual model.
7127     SmallVector<SDValue, 32> VSELECTMask;
7128     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7129       for (int j = 0; j < Scale; ++j)
7130         VSELECTMask.push_back(
7131             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7132                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7133                                           MVT::i8));
7134
7135     V1 = DAG.getBitcast(BlendVT, V1);
7136     V2 = DAG.getBitcast(BlendVT, V2);
7137     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7138                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7139                                                       BlendVT, VSELECTMask),
7140                                           V1, V2));
7141   }
7142
7143   default:
7144     llvm_unreachable("Not a supported integer vector type!");
7145   }
7146 }
7147
7148 /// \brief Try to lower as a blend of elements from two inputs followed by
7149 /// a single-input permutation.
7150 ///
7151 /// This matches the pattern where we can blend elements from two inputs and
7152 /// then reduce the shuffle to a single-input permutation.
7153 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7154                                                    SDValue V2,
7155                                                    ArrayRef<int> Mask,
7156                                                    SelectionDAG &DAG) {
7157   // We build up the blend mask while checking whether a blend is a viable way
7158   // to reduce the shuffle.
7159   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7160   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7161
7162   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7163     if (Mask[i] < 0)
7164       continue;
7165
7166     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7167
7168     if (BlendMask[Mask[i] % Size] == -1)
7169       BlendMask[Mask[i] % Size] = Mask[i];
7170     else if (BlendMask[Mask[i] % Size] != Mask[i])
7171       return SDValue(); // Can't blend in the needed input!
7172
7173     PermuteMask[i] = Mask[i] % Size;
7174   }
7175
7176   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7177   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7178 }
7179
7180 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7181 /// blends and permutes.
7182 ///
7183 /// This matches the extremely common pattern for handling combined
7184 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7185 /// operations. It will try to pick the best arrangement of shuffles and
7186 /// blends.
7187 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7188                                                           SDValue V1,
7189                                                           SDValue V2,
7190                                                           ArrayRef<int> Mask,
7191                                                           SelectionDAG &DAG) {
7192   // Shuffle the input elements into the desired positions in V1 and V2 and
7193   // blend them together.
7194   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7195   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7196   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7197   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7198     if (Mask[i] >= 0 && Mask[i] < Size) {
7199       V1Mask[i] = Mask[i];
7200       BlendMask[i] = i;
7201     } else if (Mask[i] >= Size) {
7202       V2Mask[i] = Mask[i] - Size;
7203       BlendMask[i] = i + Size;
7204     }
7205
7206   // Try to lower with the simpler initial blend strategy unless one of the
7207   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7208   // shuffle may be able to fold with a load or other benefit. However, when
7209   // we'll have to do 2x as many shuffles in order to achieve this, blending
7210   // first is a better strategy.
7211   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7212     if (SDValue BlendPerm =
7213             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7214       return BlendPerm;
7215
7216   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7217   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7218   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7219 }
7220
7221 /// \brief Try to lower a vector shuffle as a byte rotation.
7222 ///
7223 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7224 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7225 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7226 /// try to generically lower a vector shuffle through such an pattern. It
7227 /// does not check for the profitability of lowering either as PALIGNR or
7228 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7229 /// This matches shuffle vectors that look like:
7230 ///
7231 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7232 ///
7233 /// Essentially it concatenates V1 and V2, shifts right by some number of
7234 /// elements, and takes the low elements as the result. Note that while this is
7235 /// specified as a *right shift* because x86 is little-endian, it is a *left
7236 /// rotate* of the vector lanes.
7237 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7238                                               SDValue V2,
7239                                               ArrayRef<int> Mask,
7240                                               const X86Subtarget *Subtarget,
7241                                               SelectionDAG &DAG) {
7242   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7243
7244   int NumElts = Mask.size();
7245   int NumLanes = VT.getSizeInBits() / 128;
7246   int NumLaneElts = NumElts / NumLanes;
7247
7248   // We need to detect various ways of spelling a rotation:
7249   //   [11, 12, 13, 14, 15,  0,  1,  2]
7250   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7251   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7252   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7253   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7254   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7255   int Rotation = 0;
7256   SDValue Lo, Hi;
7257   for (int l = 0; l < NumElts; l += NumLaneElts) {
7258     for (int i = 0; i < NumLaneElts; ++i) {
7259       if (Mask[l + i] == -1)
7260         continue;
7261       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7262
7263       // Get the mod-Size index and lane correct it.
7264       int LaneIdx = (Mask[l + i] % NumElts) - l;
7265       // Make sure it was in this lane.
7266       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7267         return SDValue();
7268
7269       // Determine where a rotated vector would have started.
7270       int StartIdx = i - LaneIdx;
7271       if (StartIdx == 0)
7272         // The identity rotation isn't interesting, stop.
7273         return SDValue();
7274
7275       // If we found the tail of a vector the rotation must be the missing
7276       // front. If we found the head of a vector, it must be how much of the
7277       // head.
7278       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7279
7280       if (Rotation == 0)
7281         Rotation = CandidateRotation;
7282       else if (Rotation != CandidateRotation)
7283         // The rotations don't match, so we can't match this mask.
7284         return SDValue();
7285
7286       // Compute which value this mask is pointing at.
7287       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7288
7289       // Compute which of the two target values this index should be assigned
7290       // to. This reflects whether the high elements are remaining or the low
7291       // elements are remaining.
7292       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7293
7294       // Either set up this value if we've not encountered it before, or check
7295       // that it remains consistent.
7296       if (!TargetV)
7297         TargetV = MaskV;
7298       else if (TargetV != MaskV)
7299         // This may be a rotation, but it pulls from the inputs in some
7300         // unsupported interleaving.
7301         return SDValue();
7302     }
7303   }
7304
7305   // Check that we successfully analyzed the mask, and normalize the results.
7306   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7307   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7308   if (!Lo)
7309     Lo = Hi;
7310   else if (!Hi)
7311     Hi = Lo;
7312
7313   // The actual rotate instruction rotates bytes, so we need to scale the
7314   // rotation based on how many bytes are in the vector lane.
7315   int Scale = 16 / NumLaneElts;
7316
7317   // SSSE3 targets can use the palignr instruction.
7318   if (Subtarget->hasSSSE3()) {
7319     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7320     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7321     Lo = DAG.getBitcast(AlignVT, Lo);
7322     Hi = DAG.getBitcast(AlignVT, Hi);
7323
7324     return DAG.getBitcast(
7325         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7326                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7327   }
7328
7329   assert(VT.is128BitVector() &&
7330          "Rotate-based lowering only supports 128-bit lowering!");
7331   assert(Mask.size() <= 16 &&
7332          "Can shuffle at most 16 bytes in a 128-bit vector!");
7333
7334   // Default SSE2 implementation
7335   int LoByteShift = 16 - Rotation * Scale;
7336   int HiByteShift = Rotation * Scale;
7337
7338   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7339   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7340   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7341
7342   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7343                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7344   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7345                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7346   return DAG.getBitcast(VT,
7347                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7348 }
7349
7350 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7351 ///
7352 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7353 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7354 /// matches elements from one of the input vectors shuffled to the left or
7355 /// right with zeroable elements 'shifted in'. It handles both the strictly
7356 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7357 /// quad word lane.
7358 ///
7359 /// PSHL : (little-endian) left bit shift.
7360 /// [ zz, 0, zz,  2 ]
7361 /// [ -1, 4, zz, -1 ]
7362 /// PSRL : (little-endian) right bit shift.
7363 /// [  1, zz,  3, zz]
7364 /// [ -1, -1,  7, zz]
7365 /// PSLLDQ : (little-endian) left byte shift
7366 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7367 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7368 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7369 /// PSRLDQ : (little-endian) right byte shift
7370 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7371 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7372 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7373 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7374                                          SDValue V2, ArrayRef<int> Mask,
7375                                          SelectionDAG &DAG) {
7376   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7377
7378   int Size = Mask.size();
7379   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7380
7381   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7382     for (int i = 0; i < Size; i += Scale)
7383       for (int j = 0; j < Shift; ++j)
7384         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7385           return false;
7386
7387     return true;
7388   };
7389
7390   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7391     for (int i = 0; i != Size; i += Scale) {
7392       unsigned Pos = Left ? i + Shift : i;
7393       unsigned Low = Left ? i : i + Shift;
7394       unsigned Len = Scale - Shift;
7395       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7396                                       Low + (V == V1 ? 0 : Size)))
7397         return SDValue();
7398     }
7399
7400     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7401     bool ByteShift = ShiftEltBits > 64;
7402     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7403                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7404     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7405
7406     // Normalize the scale for byte shifts to still produce an i64 element
7407     // type.
7408     Scale = ByteShift ? Scale / 2 : Scale;
7409
7410     // We need to round trip through the appropriate type for the shift.
7411     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7412     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7413     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7414            "Illegal integer vector type");
7415     V = DAG.getBitcast(ShiftVT, V);
7416
7417     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7418                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7419     return DAG.getBitcast(VT, V);
7420   };
7421
7422   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7423   // keep doubling the size of the integer elements up to that. We can
7424   // then shift the elements of the integer vector by whole multiples of
7425   // their width within the elements of the larger integer vector. Test each
7426   // multiple to see if we can find a match with the moved element indices
7427   // and that the shifted in elements are all zeroable.
7428   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7429     for (int Shift = 1; Shift != Scale; ++Shift)
7430       for (bool Left : {true, false})
7431         if (CheckZeros(Shift, Scale, Left))
7432           for (SDValue V : {V1, V2})
7433             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7434               return Match;
7435
7436   // no match
7437   return SDValue();
7438 }
7439
7440 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7441 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7442                                            SDValue V2, ArrayRef<int> Mask,
7443                                            SelectionDAG &DAG) {
7444   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7445   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7446
7447   int Size = Mask.size();
7448   int HalfSize = Size / 2;
7449   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7450
7451   // Upper half must be undefined.
7452   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7453     return SDValue();
7454
7455   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7456   // Remainder of lower half result is zero and upper half is all undef.
7457   auto LowerAsEXTRQ = [&]() {
7458     // Determine the extraction length from the part of the
7459     // lower half that isn't zeroable.
7460     int Len = HalfSize;
7461     for (; Len > 0; --Len)
7462       if (!Zeroable[Len - 1])
7463         break;
7464     assert(Len > 0 && "Zeroable shuffle mask");
7465
7466     // Attempt to match first Len sequential elements from the lower half.
7467     SDValue Src;
7468     int Idx = -1;
7469     for (int i = 0; i != Len; ++i) {
7470       int M = Mask[i];
7471       if (M < 0)
7472         continue;
7473       SDValue &V = (M < Size ? V1 : V2);
7474       M = M % Size;
7475
7476       // The extracted elements must start at a valid index and all mask
7477       // elements must be in the lower half.
7478       if (i > M || M >= HalfSize)
7479         return SDValue();
7480
7481       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7482         Src = V;
7483         Idx = M - i;
7484         continue;
7485       }
7486       return SDValue();
7487     }
7488
7489     if (Idx < 0)
7490       return SDValue();
7491
7492     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7493     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7494     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7495     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7496                        DAG.getConstant(BitLen, DL, MVT::i8),
7497                        DAG.getConstant(BitIdx, DL, MVT::i8));
7498   };
7499
7500   if (SDValue ExtrQ = LowerAsEXTRQ())
7501     return ExtrQ;
7502
7503   // INSERTQ: Extract lowest Len elements from lower half of second source and
7504   // insert over first source, starting at Idx.
7505   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7506   auto LowerAsInsertQ = [&]() {
7507     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7508       SDValue Base;
7509
7510       // Attempt to match first source from mask before insertion point.
7511       if (isUndefInRange(Mask, 0, Idx)) {
7512         /* EMPTY */
7513       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7514         Base = V1;
7515       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7516         Base = V2;
7517       } else {
7518         continue;
7519       }
7520
7521       // Extend the extraction length looking to match both the insertion of
7522       // the second source and the remaining elements of the first.
7523       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7524         SDValue Insert;
7525         int Len = Hi - Idx;
7526
7527         // Match insertion.
7528         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7529           Insert = V1;
7530         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7531           Insert = V2;
7532         } else {
7533           continue;
7534         }
7535
7536         // Match the remaining elements of the lower half.
7537         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7538           /* EMPTY */
7539         } else if ((!Base || (Base == V1)) &&
7540                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7541           Base = V1;
7542         } else if ((!Base || (Base == V2)) &&
7543                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7544                                               Size + Hi)) {
7545           Base = V2;
7546         } else {
7547           continue;
7548         }
7549
7550         // We may not have a base (first source) - this can safely be undefined.
7551         if (!Base)
7552           Base = DAG.getUNDEF(VT);
7553
7554         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7555         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7556         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7557                            DAG.getConstant(BitLen, DL, MVT::i8),
7558                            DAG.getConstant(BitIdx, DL, MVT::i8));
7559       }
7560     }
7561
7562     return SDValue();
7563   };
7564
7565   if (SDValue InsertQ = LowerAsInsertQ())
7566     return InsertQ;
7567
7568   return SDValue();
7569 }
7570
7571 /// \brief Lower a vector shuffle as a zero or any extension.
7572 ///
7573 /// Given a specific number of elements, element bit width, and extension
7574 /// stride, produce either a zero or any extension based on the available
7575 /// features of the subtarget. The extended elements are consecutive and
7576 /// begin and can start from an offseted element index in the input; to
7577 /// avoid excess shuffling the offset must either being in the bottom lane
7578 /// or at the start of a higher lane. All extended elements must be from
7579 /// the same lane.
7580 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7581     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7582     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7583   assert(Scale > 1 && "Need a scale to extend.");
7584   int EltBits = VT.getScalarSizeInBits();
7585   int NumElements = VT.getVectorNumElements();
7586   int NumEltsPerLane = 128 / EltBits;
7587   int OffsetLane = Offset / NumEltsPerLane;
7588   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7589          "Only 8, 16, and 32 bit elements can be extended.");
7590   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7591   assert(0 <= Offset && "Extension offset must be positive.");
7592   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7593          "Extension offset must be in the first lane or start an upper lane.");
7594
7595   // Check that an index is in same lane as the base offset.
7596   auto SafeOffset = [&](int Idx) {
7597     return OffsetLane == (Idx / NumEltsPerLane);
7598   };
7599
7600   // Shift along an input so that the offset base moves to the first element.
7601   auto ShuffleOffset = [&](SDValue V) {
7602     if (!Offset)
7603       return V;
7604
7605     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7606     for (int i = 0; i * Scale < NumElements; ++i) {
7607       int SrcIdx = i + Offset;
7608       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7609     }
7610     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7611   };
7612
7613   // Found a valid zext mask! Try various lowering strategies based on the
7614   // input type and available ISA extensions.
7615   if (Subtarget->hasSSE41()) {
7616     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7617     // PUNPCK will catch this in a later shuffle match.
7618     if (Offset && Scale == 2 && VT.is128BitVector())
7619       return SDValue();
7620     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7621                                  NumElements / Scale);
7622     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7623     return DAG.getBitcast(VT, InputV);
7624   }
7625
7626   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7627
7628   // For any extends we can cheat for larger element sizes and use shuffle
7629   // instructions that can fold with a load and/or copy.
7630   if (AnyExt && EltBits == 32) {
7631     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7632                          -1};
7633     return DAG.getBitcast(
7634         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7635                         DAG.getBitcast(MVT::v4i32, InputV),
7636                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7637   }
7638   if (AnyExt && EltBits == 16 && Scale > 2) {
7639     int PSHUFDMask[4] = {Offset / 2, -1,
7640                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7641     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7642                          DAG.getBitcast(MVT::v4i32, InputV),
7643                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7644     int PSHUFWMask[4] = {1, -1, -1, -1};
7645     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7646     return DAG.getBitcast(
7647         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7648                         DAG.getBitcast(MVT::v8i16, InputV),
7649                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7650   }
7651
7652   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7653   // to 64-bits.
7654   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7655     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7656     assert(VT.is128BitVector() && "Unexpected vector width!");
7657
7658     int LoIdx = Offset * EltBits;
7659     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7660                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7661                                          DAG.getConstant(EltBits, DL, MVT::i8),
7662                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7663
7664     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7665         !SafeOffset(Offset + 1))
7666       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7667
7668     int HiIdx = (Offset + 1) * EltBits;
7669     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7670                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7671                                          DAG.getConstant(EltBits, DL, MVT::i8),
7672                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7673     return DAG.getNode(ISD::BITCAST, DL, VT,
7674                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7675   }
7676
7677   // If this would require more than 2 unpack instructions to expand, use
7678   // pshufb when available. We can only use more than 2 unpack instructions
7679   // when zero extending i8 elements which also makes it easier to use pshufb.
7680   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7681     assert(NumElements == 16 && "Unexpected byte vector width!");
7682     SDValue PSHUFBMask[16];
7683     for (int i = 0; i < 16; ++i) {
7684       int Idx = Offset + (i / Scale);
7685       PSHUFBMask[i] = DAG.getConstant(
7686           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7687     }
7688     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7689     return DAG.getBitcast(VT,
7690                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7691                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7692                                                   MVT::v16i8, PSHUFBMask)));
7693   }
7694
7695   // If we are extending from an offset, ensure we start on a boundary that
7696   // we can unpack from.
7697   int AlignToUnpack = Offset % (NumElements / Scale);
7698   if (AlignToUnpack) {
7699     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7700     for (int i = AlignToUnpack; i < NumElements; ++i)
7701       ShMask[i - AlignToUnpack] = i;
7702     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7703     Offset -= AlignToUnpack;
7704   }
7705
7706   // Otherwise emit a sequence of unpacks.
7707   do {
7708     unsigned UnpackLoHi = X86ISD::UNPCKL;
7709     if (Offset >= (NumElements / 2)) {
7710       UnpackLoHi = X86ISD::UNPCKH;
7711       Offset -= (NumElements / 2);
7712     }
7713
7714     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7715     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7716                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7717     InputV = DAG.getBitcast(InputVT, InputV);
7718     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7719     Scale /= 2;
7720     EltBits *= 2;
7721     NumElements /= 2;
7722   } while (Scale > 1);
7723   return DAG.getBitcast(VT, InputV);
7724 }
7725
7726 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7727 ///
7728 /// This routine will try to do everything in its power to cleverly lower
7729 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7730 /// check for the profitability of this lowering,  it tries to aggressively
7731 /// match this pattern. It will use all of the micro-architectural details it
7732 /// can to emit an efficient lowering. It handles both blends with all-zero
7733 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7734 /// masking out later).
7735 ///
7736 /// The reason we have dedicated lowering for zext-style shuffles is that they
7737 /// are both incredibly common and often quite performance sensitive.
7738 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7739     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7740     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7741   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7742
7743   int Bits = VT.getSizeInBits();
7744   int NumLanes = Bits / 128;
7745   int NumElements = VT.getVectorNumElements();
7746   int NumEltsPerLane = NumElements / NumLanes;
7747   assert(VT.getScalarSizeInBits() <= 32 &&
7748          "Exceeds 32-bit integer zero extension limit");
7749   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7750
7751   // Define a helper function to check a particular ext-scale and lower to it if
7752   // valid.
7753   auto Lower = [&](int Scale) -> SDValue {
7754     SDValue InputV;
7755     bool AnyExt = true;
7756     int Offset = 0;
7757     int Matches = 0;
7758     for (int i = 0; i < NumElements; ++i) {
7759       int M = Mask[i];
7760       if (M == -1)
7761         continue; // Valid anywhere but doesn't tell us anything.
7762       if (i % Scale != 0) {
7763         // Each of the extended elements need to be zeroable.
7764         if (!Zeroable[i])
7765           return SDValue();
7766
7767         // We no longer are in the anyext case.
7768         AnyExt = false;
7769         continue;
7770       }
7771
7772       // Each of the base elements needs to be consecutive indices into the
7773       // same input vector.
7774       SDValue V = M < NumElements ? V1 : V2;
7775       M = M % NumElements;
7776       if (!InputV) {
7777         InputV = V;
7778         Offset = M - (i / Scale);
7779       } else if (InputV != V)
7780         return SDValue(); // Flip-flopping inputs.
7781
7782       // Offset must start in the lowest 128-bit lane or at the start of an
7783       // upper lane.
7784       // FIXME: Is it ever worth allowing a negative base offset?
7785       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7786             (Offset % NumEltsPerLane) == 0))
7787         return SDValue();
7788
7789       // If we are offsetting, all referenced entries must come from the same
7790       // lane.
7791       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7792         return SDValue();
7793
7794       if ((M % NumElements) != (Offset + (i / Scale)))
7795         return SDValue(); // Non-consecutive strided elements.
7796       Matches++;
7797     }
7798
7799     // If we fail to find an input, we have a zero-shuffle which should always
7800     // have already been handled.
7801     // FIXME: Maybe handle this here in case during blending we end up with one?
7802     if (!InputV)
7803       return SDValue();
7804
7805     // If we are offsetting, don't extend if we only match a single input, we
7806     // can always do better by using a basic PSHUF or PUNPCK.
7807     if (Offset != 0 && Matches < 2)
7808       return SDValue();
7809
7810     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7811         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7812   };
7813
7814   // The widest scale possible for extending is to a 64-bit integer.
7815   assert(Bits % 64 == 0 &&
7816          "The number of bits in a vector must be divisible by 64 on x86!");
7817   int NumExtElements = Bits / 64;
7818
7819   // Each iteration, try extending the elements half as much, but into twice as
7820   // many elements.
7821   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7822     assert(NumElements % NumExtElements == 0 &&
7823            "The input vector size must be divisible by the extended size.");
7824     if (SDValue V = Lower(NumElements / NumExtElements))
7825       return V;
7826   }
7827
7828   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7829   if (Bits != 128)
7830     return SDValue();
7831
7832   // Returns one of the source operands if the shuffle can be reduced to a
7833   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7834   auto CanZExtLowHalf = [&]() {
7835     for (int i = NumElements / 2; i != NumElements; ++i)
7836       if (!Zeroable[i])
7837         return SDValue();
7838     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7839       return V1;
7840     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7841       return V2;
7842     return SDValue();
7843   };
7844
7845   if (SDValue V = CanZExtLowHalf()) {
7846     V = DAG.getBitcast(MVT::v2i64, V);
7847     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7848     return DAG.getBitcast(VT, V);
7849   }
7850
7851   // No viable ext lowering found.
7852   return SDValue();
7853 }
7854
7855 /// \brief Try to get a scalar value for a specific element of a vector.
7856 ///
7857 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7858 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7859                                               SelectionDAG &DAG) {
7860   MVT VT = V.getSimpleValueType();
7861   MVT EltVT = VT.getVectorElementType();
7862   while (V.getOpcode() == ISD::BITCAST)
7863     V = V.getOperand(0);
7864   // If the bitcasts shift the element size, we can't extract an equivalent
7865   // element from it.
7866   MVT NewVT = V.getSimpleValueType();
7867   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7868     return SDValue();
7869
7870   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7871       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7872     // Ensure the scalar operand is the same size as the destination.
7873     // FIXME: Add support for scalar truncation where possible.
7874     SDValue S = V.getOperand(Idx);
7875     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7876       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7877   }
7878
7879   return SDValue();
7880 }
7881
7882 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7883 ///
7884 /// This is particularly important because the set of instructions varies
7885 /// significantly based on whether the operand is a load or not.
7886 static bool isShuffleFoldableLoad(SDValue V) {
7887   while (V.getOpcode() == ISD::BITCAST)
7888     V = V.getOperand(0);
7889
7890   return ISD::isNON_EXTLoad(V.getNode());
7891 }
7892
7893 /// \brief Try to lower insertion of a single element into a zero vector.
7894 ///
7895 /// This is a common pattern that we have especially efficient patterns to lower
7896 /// across all subtarget feature sets.
7897 static SDValue lowerVectorShuffleAsElementInsertion(
7898     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7899     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7900   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7901   MVT ExtVT = VT;
7902   MVT EltVT = VT.getVectorElementType();
7903
7904   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7905                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7906                 Mask.begin();
7907   bool IsV1Zeroable = true;
7908   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7909     if (i != V2Index && !Zeroable[i]) {
7910       IsV1Zeroable = false;
7911       break;
7912     }
7913
7914   // Check for a single input from a SCALAR_TO_VECTOR node.
7915   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7916   // all the smarts here sunk into that routine. However, the current
7917   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7918   // vector shuffle lowering is dead.
7919   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7920                                                DAG);
7921   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7922     // We need to zext the scalar if it is smaller than an i32.
7923     V2S = DAG.getBitcast(EltVT, V2S);
7924     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7925       // Using zext to expand a narrow element won't work for non-zero
7926       // insertions.
7927       if (!IsV1Zeroable)
7928         return SDValue();
7929
7930       // Zero-extend directly to i32.
7931       ExtVT = MVT::v4i32;
7932       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7933     }
7934     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7935   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7936              EltVT == MVT::i16) {
7937     // Either not inserting from the low element of the input or the input
7938     // element size is too small to use VZEXT_MOVL to clear the high bits.
7939     return SDValue();
7940   }
7941
7942   if (!IsV1Zeroable) {
7943     // If V1 can't be treated as a zero vector we have fewer options to lower
7944     // this. We can't support integer vectors or non-zero targets cheaply, and
7945     // the V1 elements can't be permuted in any way.
7946     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7947     if (!VT.isFloatingPoint() || V2Index != 0)
7948       return SDValue();
7949     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7950     V1Mask[V2Index] = -1;
7951     if (!isNoopShuffleMask(V1Mask))
7952       return SDValue();
7953     // This is essentially a special case blend operation, but if we have
7954     // general purpose blend operations, they are always faster. Bail and let
7955     // the rest of the lowering handle these as blends.
7956     if (Subtarget->hasSSE41())
7957       return SDValue();
7958
7959     // Otherwise, use MOVSD or MOVSS.
7960     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7961            "Only two types of floating point element types to handle!");
7962     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7963                        ExtVT, V1, V2);
7964   }
7965
7966   // This lowering only works for the low element with floating point vectors.
7967   if (VT.isFloatingPoint() && V2Index != 0)
7968     return SDValue();
7969
7970   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7971   if (ExtVT != VT)
7972     V2 = DAG.getBitcast(VT, V2);
7973
7974   if (V2Index != 0) {
7975     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7976     // the desired position. Otherwise it is more efficient to do a vector
7977     // shift left. We know that we can do a vector shift left because all
7978     // the inputs are zero.
7979     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7980       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7981       V2Shuffle[V2Index] = 0;
7982       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7983     } else {
7984       V2 = DAG.getBitcast(MVT::v2i64, V2);
7985       V2 = DAG.getNode(
7986           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7987           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7988                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7989                               DAG.getDataLayout(), VT)));
7990       V2 = DAG.getBitcast(VT, V2);
7991     }
7992   }
7993   return V2;
7994 }
7995
7996 /// \brief Try to lower broadcast of a single - truncated - integer element,
7997 /// coming from a scalar_to_vector/build_vector node \p V0 with larger elements.
7998 ///
7999 /// This assumes we have AVX2.
8000 static SDValue lowerVectorShuffleAsTruncBroadcast(SDLoc DL, MVT VT, SDValue V0,
8001                                                   int BroadcastIdx,
8002                                                   const X86Subtarget *Subtarget,
8003                                                   SelectionDAG &DAG) {
8004   assert(Subtarget->hasAVX2() &&
8005          "We can only lower integer broadcasts with AVX2!");
8006
8007   EVT EltVT = VT.getVectorElementType();
8008   EVT V0VT = V0.getValueType();
8009
8010   assert(VT.isInteger() && "Unexpected non-integer trunc broadcast!");
8011   assert(V0VT.isVector() && "Unexpected non-vector vector-sized value!");
8012
8013   EVT V0EltVT = V0VT.getVectorElementType();
8014   if (!V0EltVT.isInteger())
8015     return SDValue();
8016
8017   const unsigned EltSize = EltVT.getSizeInBits();
8018   const unsigned V0EltSize = V0EltVT.getSizeInBits();
8019
8020   // This is only a truncation if the original element type is larger.
8021   if (V0EltSize <= EltSize)
8022     return SDValue();
8023
8024   assert(((V0EltSize % EltSize) == 0) &&
8025          "Scalar type sizes must all be powers of 2 on x86!");
8026
8027   const unsigned V0Opc = V0.getOpcode();
8028   const unsigned Scale = V0EltSize / EltSize;
8029   const unsigned V0BroadcastIdx = BroadcastIdx / Scale;
8030
8031   if ((V0Opc != ISD::SCALAR_TO_VECTOR || V0BroadcastIdx != 0) &&
8032       V0Opc != ISD::BUILD_VECTOR)
8033     return SDValue();
8034
8035   SDValue Scalar = V0.getOperand(V0BroadcastIdx);
8036
8037   // If we're extracting non-least-significant bits, shift so we can truncate.
8038   // Hopefully, we can fold away the trunc/srl/load into the broadcast.
8039   // Even if we can't (and !isShuffleFoldableLoad(Scalar)), prefer
8040   // vpbroadcast+vmovd+shr to vpshufb(m)+vmovd.
8041   if (const int OffsetIdx = BroadcastIdx % Scale)
8042     Scalar = DAG.getNode(ISD::SRL, DL, Scalar.getValueType(), Scalar,
8043             DAG.getConstant(OffsetIdx * EltSize, DL, Scalar.getValueType()));
8044
8045   return DAG.getNode(X86ISD::VBROADCAST, DL, VT,
8046                      DAG.getNode(ISD::TRUNCATE, DL, EltVT, Scalar));
8047 }
8048
8049 /// \brief Try to lower broadcast of a single element.
8050 ///
8051 /// For convenience, this code also bundles all of the subtarget feature set
8052 /// filtering. While a little annoying to re-dispatch on type here, there isn't
8053 /// a convenient way to factor it out.
8054 /// FIXME: This is very similar to LowerVectorBroadcast - can we merge them?
8055 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
8056                                              ArrayRef<int> Mask,
8057                                              const X86Subtarget *Subtarget,
8058                                              SelectionDAG &DAG) {
8059   if (!Subtarget->hasAVX())
8060     return SDValue();
8061   if (VT.isInteger() && !Subtarget->hasAVX2())
8062     return SDValue();
8063
8064   // Check that the mask is a broadcast.
8065   int BroadcastIdx = -1;
8066   for (int M : Mask)
8067     if (M >= 0 && BroadcastIdx == -1)
8068       BroadcastIdx = M;
8069     else if (M >= 0 && M != BroadcastIdx)
8070       return SDValue();
8071
8072   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
8073                                             "a sorted mask where the broadcast "
8074                                             "comes from V1.");
8075
8076   // Go up the chain of (vector) values to find a scalar load that we can
8077   // combine with the broadcast.
8078   for (;;) {
8079     switch (V.getOpcode()) {
8080     case ISD::CONCAT_VECTORS: {
8081       int OperandSize = Mask.size() / V.getNumOperands();
8082       V = V.getOperand(BroadcastIdx / OperandSize);
8083       BroadcastIdx %= OperandSize;
8084       continue;
8085     }
8086
8087     case ISD::INSERT_SUBVECTOR: {
8088       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
8089       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
8090       if (!ConstantIdx)
8091         break;
8092
8093       int BeginIdx = (int)ConstantIdx->getZExtValue();
8094       int EndIdx =
8095           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
8096       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
8097         BroadcastIdx -= BeginIdx;
8098         V = VInner;
8099       } else {
8100         V = VOuter;
8101       }
8102       continue;
8103     }
8104     }
8105     break;
8106   }
8107
8108   // Check if this is a broadcast of a scalar. We special case lowering
8109   // for scalars so that we can more effectively fold with loads.
8110   // First, look through bitcast: if the original value has a larger element
8111   // type than the shuffle, the broadcast element is in essence truncated.
8112   // Make that explicit to ease folding.
8113   if (V.getOpcode() == ISD::BITCAST && VT.isInteger())
8114     if (SDValue TruncBroadcast = lowerVectorShuffleAsTruncBroadcast(
8115             DL, VT, V.getOperand(0), BroadcastIdx, Subtarget, DAG))
8116       return TruncBroadcast;
8117
8118   // Also check the simpler case, where we can directly reuse the scalar.
8119   if (V.getOpcode() == ISD::BUILD_VECTOR ||
8120       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
8121     V = V.getOperand(BroadcastIdx);
8122
8123     // If the scalar isn't a load, we can't broadcast from it in AVX1.
8124     // Only AVX2 has register broadcasts.
8125     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
8126       return SDValue();
8127   } else if (MayFoldLoad(V) && !cast<LoadSDNode>(V)->isVolatile()) {
8128     // If we are broadcasting a load that is only used by the shuffle
8129     // then we can reduce the vector load to the broadcasted scalar load.
8130     LoadSDNode *Ld = cast<LoadSDNode>(V);
8131     SDValue BaseAddr = Ld->getOperand(1);
8132     EVT AddrVT = BaseAddr.getValueType();
8133     EVT SVT = VT.getScalarType();
8134     unsigned Offset = BroadcastIdx * SVT.getStoreSize();
8135     SDValue NewAddr = DAG.getNode(
8136         ISD::ADD, DL, AddrVT, BaseAddr,
8137         DAG.getConstant(Offset, DL, AddrVT));
8138     V = DAG.getLoad(SVT, DL, Ld->getChain(), NewAddr,
8139                     DAG.getMachineFunction().getMachineMemOperand(
8140                         Ld->getMemOperand(), Offset, SVT.getStoreSize()));
8141   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
8142     // We can't broadcast from a vector register without AVX2, and we can only
8143     // broadcast from the zero-element of a vector register.
8144     return SDValue();
8145   }
8146
8147   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
8148 }
8149
8150 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8151 // INSERTPS when the V1 elements are already in the correct locations
8152 // because otherwise we can just always use two SHUFPS instructions which
8153 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8154 // perform INSERTPS if a single V1 element is out of place and all V2
8155 // elements are zeroable.
8156 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8157                                             ArrayRef<int> Mask,
8158                                             SelectionDAG &DAG) {
8159   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8160   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8161   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8162   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8163
8164   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8165
8166   unsigned ZMask = 0;
8167   int V1DstIndex = -1;
8168   int V2DstIndex = -1;
8169   bool V1UsedInPlace = false;
8170
8171   for (int i = 0; i < 4; ++i) {
8172     // Synthesize a zero mask from the zeroable elements (includes undefs).
8173     if (Zeroable[i]) {
8174       ZMask |= 1 << i;
8175       continue;
8176     }
8177
8178     // Flag if we use any V1 inputs in place.
8179     if (i == Mask[i]) {
8180       V1UsedInPlace = true;
8181       continue;
8182     }
8183
8184     // We can only insert a single non-zeroable element.
8185     if (V1DstIndex != -1 || V2DstIndex != -1)
8186       return SDValue();
8187
8188     if (Mask[i] < 4) {
8189       // V1 input out of place for insertion.
8190       V1DstIndex = i;
8191     } else {
8192       // V2 input for insertion.
8193       V2DstIndex = i;
8194     }
8195   }
8196
8197   // Don't bother if we have no (non-zeroable) element for insertion.
8198   if (V1DstIndex == -1 && V2DstIndex == -1)
8199     return SDValue();
8200
8201   // Determine element insertion src/dst indices. The src index is from the
8202   // start of the inserted vector, not the start of the concatenated vector.
8203   unsigned V2SrcIndex = 0;
8204   if (V1DstIndex != -1) {
8205     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8206     // and don't use the original V2 at all.
8207     V2SrcIndex = Mask[V1DstIndex];
8208     V2DstIndex = V1DstIndex;
8209     V2 = V1;
8210   } else {
8211     V2SrcIndex = Mask[V2DstIndex] - 4;
8212   }
8213
8214   // If no V1 inputs are used in place, then the result is created only from
8215   // the zero mask and the V2 insertion - so remove V1 dependency.
8216   if (!V1UsedInPlace)
8217     V1 = DAG.getUNDEF(MVT::v4f32);
8218
8219   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8220   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8221
8222   // Insert the V2 element into the desired position.
8223   SDLoc DL(Op);
8224   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8225                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8226 }
8227
8228 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8229 /// UNPCK instruction.
8230 ///
8231 /// This specifically targets cases where we end up with alternating between
8232 /// the two inputs, and so can permute them into something that feeds a single
8233 /// UNPCK instruction. Note that this routine only targets integer vectors
8234 /// because for floating point vectors we have a generalized SHUFPS lowering
8235 /// strategy that handles everything that doesn't *exactly* match an unpack,
8236 /// making this clever lowering unnecessary.
8237 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8238                                                     SDValue V1, SDValue V2,
8239                                                     ArrayRef<int> Mask,
8240                                                     SelectionDAG &DAG) {
8241   assert(!VT.isFloatingPoint() &&
8242          "This routine only supports integer vectors.");
8243   assert(!isSingleInputShuffleMask(Mask) &&
8244          "This routine should only be used when blending two inputs.");
8245   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8246
8247   int Size = Mask.size();
8248
8249   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8250     return M >= 0 && M % Size < Size / 2;
8251   });
8252   int NumHiInputs = std::count_if(
8253       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8254
8255   bool UnpackLo = NumLoInputs >= NumHiInputs;
8256
8257   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8258     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8259     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8260
8261     for (int i = 0; i < Size; ++i) {
8262       if (Mask[i] < 0)
8263         continue;
8264
8265       // Each element of the unpack contains Scale elements from this mask.
8266       int UnpackIdx = i / Scale;
8267
8268       // We only handle the case where V1 feeds the first slots of the unpack.
8269       // We rely on canonicalization to ensure this is the case.
8270       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8271         return SDValue();
8272
8273       // Setup the mask for this input. The indexing is tricky as we have to
8274       // handle the unpack stride.
8275       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8276       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8277           Mask[i] % Size;
8278     }
8279
8280     // If we will have to shuffle both inputs to use the unpack, check whether
8281     // we can just unpack first and shuffle the result. If so, skip this unpack.
8282     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8283         !isNoopShuffleMask(V2Mask))
8284       return SDValue();
8285
8286     // Shuffle the inputs into place.
8287     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8288     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8289
8290     // Cast the inputs to the type we will use to unpack them.
8291     V1 = DAG.getBitcast(UnpackVT, V1);
8292     V2 = DAG.getBitcast(UnpackVT, V2);
8293
8294     // Unpack the inputs and cast the result back to the desired type.
8295     return DAG.getBitcast(
8296         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8297                         UnpackVT, V1, V2));
8298   };
8299
8300   // We try each unpack from the largest to the smallest to try and find one
8301   // that fits this mask.
8302   int OrigNumElements = VT.getVectorNumElements();
8303   int OrigScalarSize = VT.getScalarSizeInBits();
8304   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8305     int Scale = ScalarSize / OrigScalarSize;
8306     int NumElements = OrigNumElements / Scale;
8307     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8308     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8309       return Unpack;
8310   }
8311
8312   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8313   // initial unpack.
8314   if (NumLoInputs == 0 || NumHiInputs == 0) {
8315     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8316            "We have to have *some* inputs!");
8317     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8318
8319     // FIXME: We could consider the total complexity of the permute of each
8320     // possible unpacking. Or at the least we should consider how many
8321     // half-crossings are created.
8322     // FIXME: We could consider commuting the unpacks.
8323
8324     SmallVector<int, 32> PermMask;
8325     PermMask.assign(Size, -1);
8326     for (int i = 0; i < Size; ++i) {
8327       if (Mask[i] < 0)
8328         continue;
8329
8330       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8331
8332       PermMask[i] =
8333           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8334     }
8335     return DAG.getVectorShuffle(
8336         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8337                             DL, VT, V1, V2),
8338         DAG.getUNDEF(VT), PermMask);
8339   }
8340
8341   return SDValue();
8342 }
8343
8344 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8345 ///
8346 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8347 /// support for floating point shuffles but not integer shuffles. These
8348 /// instructions will incur a domain crossing penalty on some chips though so
8349 /// it is better to avoid lowering through this for integer vectors where
8350 /// possible.
8351 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8352                                        const X86Subtarget *Subtarget,
8353                                        SelectionDAG &DAG) {
8354   SDLoc DL(Op);
8355   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8356   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8357   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8358   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8359   ArrayRef<int> Mask = SVOp->getMask();
8360   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8361
8362   if (isSingleInputShuffleMask(Mask)) {
8363     // Use low duplicate instructions for masks that match their pattern.
8364     if (Subtarget->hasSSE3())
8365       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8366         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8367
8368     // Straight shuffle of a single input vector. Simulate this by using the
8369     // single input as both of the "inputs" to this instruction..
8370     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8371
8372     if (Subtarget->hasAVX()) {
8373       // If we have AVX, we can use VPERMILPS which will allow folding a load
8374       // into the shuffle.
8375       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8376                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8377     }
8378
8379     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8380                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8381   }
8382   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8383   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8384
8385   // If we have a single input, insert that into V1 if we can do so cheaply.
8386   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8387     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8388             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8389       return Insertion;
8390     // Try inverting the insertion since for v2 masks it is easy to do and we
8391     // can't reliably sort the mask one way or the other.
8392     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8393                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8394     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8395             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8396       return Insertion;
8397   }
8398
8399   // Try to use one of the special instruction patterns to handle two common
8400   // blend patterns if a zero-blend above didn't work.
8401   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8402       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8403     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8404       // We can either use a special instruction to load over the low double or
8405       // to move just the low double.
8406       return DAG.getNode(
8407           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8408           DL, MVT::v2f64, V2,
8409           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8410
8411   if (Subtarget->hasSSE41())
8412     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8413                                                   Subtarget, DAG))
8414       return Blend;
8415
8416   // Use dedicated unpack instructions for masks that match their pattern.
8417   if (SDValue V =
8418           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8419     return V;
8420
8421   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8422   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8423                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8424 }
8425
8426 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8427 ///
8428 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8429 /// the integer unit to minimize domain crossing penalties. However, for blends
8430 /// it falls back to the floating point shuffle operation with appropriate bit
8431 /// casting.
8432 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8433                                        const X86Subtarget *Subtarget,
8434                                        SelectionDAG &DAG) {
8435   SDLoc DL(Op);
8436   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8437   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8438   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8439   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8440   ArrayRef<int> Mask = SVOp->getMask();
8441   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8442
8443   if (isSingleInputShuffleMask(Mask)) {
8444     // Check for being able to broadcast a single element.
8445     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8446                                                           Mask, Subtarget, DAG))
8447       return Broadcast;
8448
8449     // Straight shuffle of a single input vector. For everything from SSE2
8450     // onward this has a single fast instruction with no scary immediates.
8451     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8452     V1 = DAG.getBitcast(MVT::v4i32, V1);
8453     int WidenedMask[4] = {
8454         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8455         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8456     return DAG.getBitcast(
8457         MVT::v2i64,
8458         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8459                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8460   }
8461   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8462   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8463   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8464   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8465
8466   // If we have a blend of two PACKUS operations an the blend aligns with the
8467   // low and half halves, we can just merge the PACKUS operations. This is
8468   // particularly important as it lets us merge shuffles that this routine itself
8469   // creates.
8470   auto GetPackNode = [](SDValue V) {
8471     while (V.getOpcode() == ISD::BITCAST)
8472       V = V.getOperand(0);
8473
8474     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8475   };
8476   if (SDValue V1Pack = GetPackNode(V1))
8477     if (SDValue V2Pack = GetPackNode(V2))
8478       return DAG.getBitcast(MVT::v2i64,
8479                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8480                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8481                                                      : V1Pack.getOperand(1),
8482                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8483                                                      : V2Pack.getOperand(1)));
8484
8485   // Try to use shift instructions.
8486   if (SDValue Shift =
8487           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8488     return Shift;
8489
8490   // When loading a scalar and then shuffling it into a vector we can often do
8491   // the insertion cheaply.
8492   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8493           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8494     return Insertion;
8495   // Try inverting the insertion since for v2 masks it is easy to do and we
8496   // can't reliably sort the mask one way or the other.
8497   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8498   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8499           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8500     return Insertion;
8501
8502   // We have different paths for blend lowering, but they all must use the
8503   // *exact* same predicate.
8504   bool IsBlendSupported = Subtarget->hasSSE41();
8505   if (IsBlendSupported)
8506     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8507                                                   Subtarget, DAG))
8508       return Blend;
8509
8510   // Use dedicated unpack instructions for masks that match their pattern.
8511   if (SDValue V =
8512           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8513     return V;
8514
8515   // Try to use byte rotation instructions.
8516   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8517   if (Subtarget->hasSSSE3())
8518     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8519             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8520       return Rotate;
8521
8522   // If we have direct support for blends, we should lower by decomposing into
8523   // a permute. That will be faster than the domain cross.
8524   if (IsBlendSupported)
8525     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8526                                                       Mask, DAG);
8527
8528   // We implement this with SHUFPD which is pretty lame because it will likely
8529   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8530   // However, all the alternatives are still more cycles and newer chips don't
8531   // have this problem. It would be really nice if x86 had better shuffles here.
8532   V1 = DAG.getBitcast(MVT::v2f64, V1);
8533   V2 = DAG.getBitcast(MVT::v2f64, V2);
8534   return DAG.getBitcast(MVT::v2i64,
8535                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8536 }
8537
8538 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8539 ///
8540 /// This is used to disable more specialized lowerings when the shufps lowering
8541 /// will happen to be efficient.
8542 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8543   // This routine only handles 128-bit shufps.
8544   assert(Mask.size() == 4 && "Unsupported mask size!");
8545
8546   // To lower with a single SHUFPS we need to have the low half and high half
8547   // each requiring a single input.
8548   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8549     return false;
8550   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8551     return false;
8552
8553   return true;
8554 }
8555
8556 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8557 ///
8558 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8559 /// It makes no assumptions about whether this is the *best* lowering, it simply
8560 /// uses it.
8561 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8562                                             ArrayRef<int> Mask, SDValue V1,
8563                                             SDValue V2, SelectionDAG &DAG) {
8564   SDValue LowV = V1, HighV = V2;
8565   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8566
8567   int NumV2Elements =
8568       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8569
8570   if (NumV2Elements == 1) {
8571     int V2Index =
8572         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8573         Mask.begin();
8574
8575     // Compute the index adjacent to V2Index and in the same half by toggling
8576     // the low bit.
8577     int V2AdjIndex = V2Index ^ 1;
8578
8579     if (Mask[V2AdjIndex] == -1) {
8580       // Handles all the cases where we have a single V2 element and an undef.
8581       // This will only ever happen in the high lanes because we commute the
8582       // vector otherwise.
8583       if (V2Index < 2)
8584         std::swap(LowV, HighV);
8585       NewMask[V2Index] -= 4;
8586     } else {
8587       // Handle the case where the V2 element ends up adjacent to a V1 element.
8588       // To make this work, blend them together as the first step.
8589       int V1Index = V2AdjIndex;
8590       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8591       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8592                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8593
8594       // Now proceed to reconstruct the final blend as we have the necessary
8595       // high or low half formed.
8596       if (V2Index < 2) {
8597         LowV = V2;
8598         HighV = V1;
8599       } else {
8600         HighV = V2;
8601       }
8602       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8603       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8604     }
8605   } else if (NumV2Elements == 2) {
8606     if (Mask[0] < 4 && Mask[1] < 4) {
8607       // Handle the easy case where we have V1 in the low lanes and V2 in the
8608       // high lanes.
8609       NewMask[2] -= 4;
8610       NewMask[3] -= 4;
8611     } else if (Mask[2] < 4 && Mask[3] < 4) {
8612       // We also handle the reversed case because this utility may get called
8613       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8614       // arrange things in the right direction.
8615       NewMask[0] -= 4;
8616       NewMask[1] -= 4;
8617       HighV = V1;
8618       LowV = V2;
8619     } else {
8620       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8621       // trying to place elements directly, just blend them and set up the final
8622       // shuffle to place them.
8623
8624       // The first two blend mask elements are for V1, the second two are for
8625       // V2.
8626       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8627                           Mask[2] < 4 ? Mask[2] : Mask[3],
8628                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8629                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8630       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8631                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8632
8633       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8634       // a blend.
8635       LowV = HighV = V1;
8636       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8637       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8638       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8639       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8640     }
8641   }
8642   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8643                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8644 }
8645
8646 /// \brief Lower 4-lane 32-bit floating point shuffles.
8647 ///
8648 /// Uses instructions exclusively from the floating point unit to minimize
8649 /// domain crossing penalties, as these are sufficient to implement all v4f32
8650 /// shuffles.
8651 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8652                                        const X86Subtarget *Subtarget,
8653                                        SelectionDAG &DAG) {
8654   SDLoc DL(Op);
8655   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8656   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8657   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8658   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8659   ArrayRef<int> Mask = SVOp->getMask();
8660   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8661
8662   int NumV2Elements =
8663       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8664
8665   if (NumV2Elements == 0) {
8666     // Check for being able to broadcast a single element.
8667     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8668                                                           Mask, Subtarget, DAG))
8669       return Broadcast;
8670
8671     // Use even/odd duplicate instructions for masks that match their pattern.
8672     if (Subtarget->hasSSE3()) {
8673       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8674         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8675       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8676         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8677     }
8678
8679     if (Subtarget->hasAVX()) {
8680       // If we have AVX, we can use VPERMILPS which will allow folding a load
8681       // into the shuffle.
8682       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8683                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8684     }
8685
8686     // Otherwise, use a straight shuffle of a single input vector. We pass the
8687     // input vector to both operands to simulate this with a SHUFPS.
8688     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8689                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8690   }
8691
8692   // There are special ways we can lower some single-element blends. However, we
8693   // have custom ways we can lower more complex single-element blends below that
8694   // we defer to if both this and BLENDPS fail to match, so restrict this to
8695   // when the V2 input is targeting element 0 of the mask -- that is the fast
8696   // case here.
8697   if (NumV2Elements == 1 && Mask[0] >= 4)
8698     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8699                                                          Mask, Subtarget, DAG))
8700       return V;
8701
8702   if (Subtarget->hasSSE41()) {
8703     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8704                                                   Subtarget, DAG))
8705       return Blend;
8706
8707     // Use INSERTPS if we can complete the shuffle efficiently.
8708     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8709       return V;
8710
8711     if (!isSingleSHUFPSMask(Mask))
8712       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8713               DL, MVT::v4f32, V1, V2, Mask, DAG))
8714         return BlendPerm;
8715   }
8716
8717   // Use dedicated unpack instructions for masks that match their pattern.
8718   if (SDValue V =
8719           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8720     return V;
8721
8722   // Otherwise fall back to a SHUFPS lowering strategy.
8723   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8724 }
8725
8726 /// \brief Lower 4-lane i32 vector shuffles.
8727 ///
8728 /// We try to handle these with integer-domain shuffles where we can, but for
8729 /// blends we use the floating point domain blend instructions.
8730 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8731                                        const X86Subtarget *Subtarget,
8732                                        SelectionDAG &DAG) {
8733   SDLoc DL(Op);
8734   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8735   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8736   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8737   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8738   ArrayRef<int> Mask = SVOp->getMask();
8739   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8740
8741   // Whenever we can lower this as a zext, that instruction is strictly faster
8742   // than any alternative. It also allows us to fold memory operands into the
8743   // shuffle in many cases.
8744   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8745                                                          Mask, Subtarget, DAG))
8746     return ZExt;
8747
8748   int NumV2Elements =
8749       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8750
8751   if (NumV2Elements == 0) {
8752     // Check for being able to broadcast a single element.
8753     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8754                                                           Mask, Subtarget, DAG))
8755       return Broadcast;
8756
8757     // Straight shuffle of a single input vector. For everything from SSE2
8758     // onward this has a single fast instruction with no scary immediates.
8759     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8760     // but we aren't actually going to use the UNPCK instruction because doing
8761     // so prevents folding a load into this instruction or making a copy.
8762     const int UnpackLoMask[] = {0, 0, 1, 1};
8763     const int UnpackHiMask[] = {2, 2, 3, 3};
8764     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8765       Mask = UnpackLoMask;
8766     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8767       Mask = UnpackHiMask;
8768
8769     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8770                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8771   }
8772
8773   // Try to use shift instructions.
8774   if (SDValue Shift =
8775           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8776     return Shift;
8777
8778   // There are special ways we can lower some single-element blends.
8779   if (NumV2Elements == 1)
8780     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8781                                                          Mask, Subtarget, DAG))
8782       return V;
8783
8784   // We have different paths for blend lowering, but they all must use the
8785   // *exact* same predicate.
8786   bool IsBlendSupported = Subtarget->hasSSE41();
8787   if (IsBlendSupported)
8788     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8789                                                   Subtarget, DAG))
8790       return Blend;
8791
8792   if (SDValue Masked =
8793           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8794     return Masked;
8795
8796   // Use dedicated unpack instructions for masks that match their pattern.
8797   if (SDValue V =
8798           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8799     return V;
8800
8801   // Try to use byte rotation instructions.
8802   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8803   if (Subtarget->hasSSSE3())
8804     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8805             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8806       return Rotate;
8807
8808   // If we have direct support for blends, we should lower by decomposing into
8809   // a permute. That will be faster than the domain cross.
8810   if (IsBlendSupported)
8811     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8812                                                       Mask, DAG);
8813
8814   // Try to lower by permuting the inputs into an unpack instruction.
8815   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8816                                                             V2, Mask, DAG))
8817     return Unpack;
8818
8819   // We implement this with SHUFPS because it can blend from two vectors.
8820   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8821   // up the inputs, bypassing domain shift penalties that we would encur if we
8822   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8823   // relevant.
8824   return DAG.getBitcast(
8825       MVT::v4i32,
8826       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8827                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8828 }
8829
8830 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8831 /// shuffle lowering, and the most complex part.
8832 ///
8833 /// The lowering strategy is to try to form pairs of input lanes which are
8834 /// targeted at the same half of the final vector, and then use a dword shuffle
8835 /// to place them onto the right half, and finally unpack the paired lanes into
8836 /// their final position.
8837 ///
8838 /// The exact breakdown of how to form these dword pairs and align them on the
8839 /// correct sides is really tricky. See the comments within the function for
8840 /// more of the details.
8841 ///
8842 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8843 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8844 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8845 /// vector, form the analogous 128-bit 8-element Mask.
8846 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8847     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8848     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8849   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8850   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8851
8852   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8853   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8854   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8855
8856   SmallVector<int, 4> LoInputs;
8857   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8858                [](int M) { return M >= 0; });
8859   std::sort(LoInputs.begin(), LoInputs.end());
8860   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8861   SmallVector<int, 4> HiInputs;
8862   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8863                [](int M) { return M >= 0; });
8864   std::sort(HiInputs.begin(), HiInputs.end());
8865   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8866   int NumLToL =
8867       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8868   int NumHToL = LoInputs.size() - NumLToL;
8869   int NumLToH =
8870       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8871   int NumHToH = HiInputs.size() - NumLToH;
8872   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8873   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8874   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8875   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8876
8877   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8878   // such inputs we can swap two of the dwords across the half mark and end up
8879   // with <=2 inputs to each half in each half. Once there, we can fall through
8880   // to the generic code below. For example:
8881   //
8882   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8883   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8884   //
8885   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8886   // and an existing 2-into-2 on the other half. In this case we may have to
8887   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8888   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8889   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8890   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8891   // half than the one we target for fixing) will be fixed when we re-enter this
8892   // path. We will also combine away any sequence of PSHUFD instructions that
8893   // result into a single instruction. Here is an example of the tricky case:
8894   //
8895   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8896   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8897   //
8898   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8899   //
8900   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8901   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8902   //
8903   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8904   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8905   //
8906   // The result is fine to be handled by the generic logic.
8907   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8908                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8909                           int AOffset, int BOffset) {
8910     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8911            "Must call this with A having 3 or 1 inputs from the A half.");
8912     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8913            "Must call this with B having 1 or 3 inputs from the B half.");
8914     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8915            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8916
8917     bool ThreeAInputs = AToAInputs.size() == 3;
8918
8919     // Compute the index of dword with only one word among the three inputs in
8920     // a half by taking the sum of the half with three inputs and subtracting
8921     // the sum of the actual three inputs. The difference is the remaining
8922     // slot.
8923     int ADWord, BDWord;
8924     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8925     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8926     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8927     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8928     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8929     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8930     int TripleNonInputIdx =
8931         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8932     TripleDWord = TripleNonInputIdx / 2;
8933
8934     // We use xor with one to compute the adjacent DWord to whichever one the
8935     // OneInput is in.
8936     OneInputDWord = (OneInput / 2) ^ 1;
8937
8938     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8939     // and BToA inputs. If there is also such a problem with the BToB and AToB
8940     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8941     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8942     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8943     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8944       // Compute how many inputs will be flipped by swapping these DWords. We
8945       // need
8946       // to balance this to ensure we don't form a 3-1 shuffle in the other
8947       // half.
8948       int NumFlippedAToBInputs =
8949           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8950           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8951       int NumFlippedBToBInputs =
8952           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8953           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8954       if ((NumFlippedAToBInputs == 1 &&
8955            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8956           (NumFlippedBToBInputs == 1 &&
8957            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8958         // We choose whether to fix the A half or B half based on whether that
8959         // half has zero flipped inputs. At zero, we may not be able to fix it
8960         // with that half. We also bias towards fixing the B half because that
8961         // will more commonly be the high half, and we have to bias one way.
8962         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8963                                                        ArrayRef<int> Inputs) {
8964           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8965           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8966                                          PinnedIdx ^ 1) != Inputs.end();
8967           // Determine whether the free index is in the flipped dword or the
8968           // unflipped dword based on where the pinned index is. We use this bit
8969           // in an xor to conditionally select the adjacent dword.
8970           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8971           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8972                                              FixFreeIdx) != Inputs.end();
8973           if (IsFixIdxInput == IsFixFreeIdxInput)
8974             FixFreeIdx += 1;
8975           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8976                                         FixFreeIdx) != Inputs.end();
8977           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8978                  "We need to be changing the number of flipped inputs!");
8979           int PSHUFHalfMask[] = {0, 1, 2, 3};
8980           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8981           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8982                           MVT::v8i16, V,
8983                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8984
8985           for (int &M : Mask)
8986             if (M != -1 && M == FixIdx)
8987               M = FixFreeIdx;
8988             else if (M != -1 && M == FixFreeIdx)
8989               M = FixIdx;
8990         };
8991         if (NumFlippedBToBInputs != 0) {
8992           int BPinnedIdx =
8993               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8994           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8995         } else {
8996           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8997           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8998           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8999         }
9000       }
9001     }
9002
9003     int PSHUFDMask[] = {0, 1, 2, 3};
9004     PSHUFDMask[ADWord] = BDWord;
9005     PSHUFDMask[BDWord] = ADWord;
9006     V = DAG.getBitcast(
9007         VT,
9008         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9009                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9010
9011     // Adjust the mask to match the new locations of A and B.
9012     for (int &M : Mask)
9013       if (M != -1 && M/2 == ADWord)
9014         M = 2 * BDWord + M % 2;
9015       else if (M != -1 && M/2 == BDWord)
9016         M = 2 * ADWord + M % 2;
9017
9018     // Recurse back into this routine to re-compute state now that this isn't
9019     // a 3 and 1 problem.
9020     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
9021                                                      DAG);
9022   };
9023   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
9024     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
9025   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
9026     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
9027
9028   // At this point there are at most two inputs to the low and high halves from
9029   // each half. That means the inputs can always be grouped into dwords and
9030   // those dwords can then be moved to the correct half with a dword shuffle.
9031   // We use at most one low and one high word shuffle to collect these paired
9032   // inputs into dwords, and finally a dword shuffle to place them.
9033   int PSHUFLMask[4] = {-1, -1, -1, -1};
9034   int PSHUFHMask[4] = {-1, -1, -1, -1};
9035   int PSHUFDMask[4] = {-1, -1, -1, -1};
9036
9037   // First fix the masks for all the inputs that are staying in their
9038   // original halves. This will then dictate the targets of the cross-half
9039   // shuffles.
9040   auto fixInPlaceInputs =
9041       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
9042                     MutableArrayRef<int> SourceHalfMask,
9043                     MutableArrayRef<int> HalfMask, int HalfOffset) {
9044     if (InPlaceInputs.empty())
9045       return;
9046     if (InPlaceInputs.size() == 1) {
9047       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9048           InPlaceInputs[0] - HalfOffset;
9049       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
9050       return;
9051     }
9052     if (IncomingInputs.empty()) {
9053       // Just fix all of the in place inputs.
9054       for (int Input : InPlaceInputs) {
9055         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
9056         PSHUFDMask[Input / 2] = Input / 2;
9057       }
9058       return;
9059     }
9060
9061     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
9062     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9063         InPlaceInputs[0] - HalfOffset;
9064     // Put the second input next to the first so that they are packed into
9065     // a dword. We find the adjacent index by toggling the low bit.
9066     int AdjIndex = InPlaceInputs[0] ^ 1;
9067     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
9068     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
9069     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
9070   };
9071   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
9072   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
9073
9074   // Now gather the cross-half inputs and place them into a free dword of
9075   // their target half.
9076   // FIXME: This operation could almost certainly be simplified dramatically to
9077   // look more like the 3-1 fixing operation.
9078   auto moveInputsToRightHalf = [&PSHUFDMask](
9079       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
9080       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
9081       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
9082       int DestOffset) {
9083     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
9084       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
9085     };
9086     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
9087                                                int Word) {
9088       int LowWord = Word & ~1;
9089       int HighWord = Word | 1;
9090       return isWordClobbered(SourceHalfMask, LowWord) ||
9091              isWordClobbered(SourceHalfMask, HighWord);
9092     };
9093
9094     if (IncomingInputs.empty())
9095       return;
9096
9097     if (ExistingInputs.empty()) {
9098       // Map any dwords with inputs from them into the right half.
9099       for (int Input : IncomingInputs) {
9100         // If the source half mask maps over the inputs, turn those into
9101         // swaps and use the swapped lane.
9102         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
9103           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
9104             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
9105                 Input - SourceOffset;
9106             // We have to swap the uses in our half mask in one sweep.
9107             for (int &M : HalfMask)
9108               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
9109                 M = Input;
9110               else if (M == Input)
9111                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9112           } else {
9113             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
9114                        Input - SourceOffset &&
9115                    "Previous placement doesn't match!");
9116           }
9117           // Note that this correctly re-maps both when we do a swap and when
9118           // we observe the other side of the swap above. We rely on that to
9119           // avoid swapping the members of the input list directly.
9120           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9121         }
9122
9123         // Map the input's dword into the correct half.
9124         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
9125           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
9126         else
9127           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
9128                      Input / 2 &&
9129                  "Previous placement doesn't match!");
9130       }
9131
9132       // And just directly shift any other-half mask elements to be same-half
9133       // as we will have mirrored the dword containing the element into the
9134       // same position within that half.
9135       for (int &M : HalfMask)
9136         if (M >= SourceOffset && M < SourceOffset + 4) {
9137           M = M - SourceOffset + DestOffset;
9138           assert(M >= 0 && "This should never wrap below zero!");
9139         }
9140       return;
9141     }
9142
9143     // Ensure we have the input in a viable dword of its current half. This
9144     // is particularly tricky because the original position may be clobbered
9145     // by inputs being moved and *staying* in that half.
9146     if (IncomingInputs.size() == 1) {
9147       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9148         int InputFixed = std::find(std::begin(SourceHalfMask),
9149                                    std::end(SourceHalfMask), -1) -
9150                          std::begin(SourceHalfMask) + SourceOffset;
9151         SourceHalfMask[InputFixed - SourceOffset] =
9152             IncomingInputs[0] - SourceOffset;
9153         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
9154                      InputFixed);
9155         IncomingInputs[0] = InputFixed;
9156       }
9157     } else if (IncomingInputs.size() == 2) {
9158       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
9159           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9160         // We have two non-adjacent or clobbered inputs we need to extract from
9161         // the source half. To do this, we need to map them into some adjacent
9162         // dword slot in the source mask.
9163         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9164                               IncomingInputs[1] - SourceOffset};
9165
9166         // If there is a free slot in the source half mask adjacent to one of
9167         // the inputs, place the other input in it. We use (Index XOR 1) to
9168         // compute an adjacent index.
9169         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9170             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9171           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9172           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9173           InputsFixed[1] = InputsFixed[0] ^ 1;
9174         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9175                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9176           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9177           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9178           InputsFixed[0] = InputsFixed[1] ^ 1;
9179         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9180                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9181           // The two inputs are in the same DWord but it is clobbered and the
9182           // adjacent DWord isn't used at all. Move both inputs to the free
9183           // slot.
9184           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9185           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9186           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9187           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9188         } else {
9189           // The only way we hit this point is if there is no clobbering
9190           // (because there are no off-half inputs to this half) and there is no
9191           // free slot adjacent to one of the inputs. In this case, we have to
9192           // swap an input with a non-input.
9193           for (int i = 0; i < 4; ++i)
9194             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9195                    "We can't handle any clobbers here!");
9196           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9197                  "Cannot have adjacent inputs here!");
9198
9199           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9200           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9201
9202           // We also have to update the final source mask in this case because
9203           // it may need to undo the above swap.
9204           for (int &M : FinalSourceHalfMask)
9205             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9206               M = InputsFixed[1] + SourceOffset;
9207             else if (M == InputsFixed[1] + SourceOffset)
9208               M = (InputsFixed[0] ^ 1) + SourceOffset;
9209
9210           InputsFixed[1] = InputsFixed[0] ^ 1;
9211         }
9212
9213         // Point everything at the fixed inputs.
9214         for (int &M : HalfMask)
9215           if (M == IncomingInputs[0])
9216             M = InputsFixed[0] + SourceOffset;
9217           else if (M == IncomingInputs[1])
9218             M = InputsFixed[1] + SourceOffset;
9219
9220         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9221         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9222       }
9223     } else {
9224       llvm_unreachable("Unhandled input size!");
9225     }
9226
9227     // Now hoist the DWord down to the right half.
9228     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9229     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9230     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9231     for (int &M : HalfMask)
9232       for (int Input : IncomingInputs)
9233         if (M == Input)
9234           M = FreeDWord * 2 + Input % 2;
9235   };
9236   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9237                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9238   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9239                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9240
9241   // Now enact all the shuffles we've computed to move the inputs into their
9242   // target half.
9243   if (!isNoopShuffleMask(PSHUFLMask))
9244     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9245                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9246   if (!isNoopShuffleMask(PSHUFHMask))
9247     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9248                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9249   if (!isNoopShuffleMask(PSHUFDMask))
9250     V = DAG.getBitcast(
9251         VT,
9252         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9253                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9254
9255   // At this point, each half should contain all its inputs, and we can then
9256   // just shuffle them into their final position.
9257   assert(std::count_if(LoMask.begin(), LoMask.end(),
9258                        [](int M) { return M >= 4; }) == 0 &&
9259          "Failed to lift all the high half inputs to the low mask!");
9260   assert(std::count_if(HiMask.begin(), HiMask.end(),
9261                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9262          "Failed to lift all the low half inputs to the high mask!");
9263
9264   // Do a half shuffle for the low mask.
9265   if (!isNoopShuffleMask(LoMask))
9266     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9267                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9268
9269   // Do a half shuffle with the high mask after shifting its values down.
9270   for (int &M : HiMask)
9271     if (M >= 0)
9272       M -= 4;
9273   if (!isNoopShuffleMask(HiMask))
9274     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9275                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9276
9277   return V;
9278 }
9279
9280 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9281 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9282                                           SDValue V2, ArrayRef<int> Mask,
9283                                           SelectionDAG &DAG, bool &V1InUse,
9284                                           bool &V2InUse) {
9285   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9286   SDValue V1Mask[16];
9287   SDValue V2Mask[16];
9288   V1InUse = false;
9289   V2InUse = false;
9290
9291   int Size = Mask.size();
9292   int Scale = 16 / Size;
9293   for (int i = 0; i < 16; ++i) {
9294     if (Mask[i / Scale] == -1) {
9295       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9296     } else {
9297       const int ZeroMask = 0x80;
9298       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9299                                           : ZeroMask;
9300       int V2Idx = Mask[i / Scale] < Size
9301                       ? ZeroMask
9302                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9303       if (Zeroable[i / Scale])
9304         V1Idx = V2Idx = ZeroMask;
9305       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9306       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9307       V1InUse |= (ZeroMask != V1Idx);
9308       V2InUse |= (ZeroMask != V2Idx);
9309     }
9310   }
9311
9312   if (V1InUse)
9313     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9314                      DAG.getBitcast(MVT::v16i8, V1),
9315                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9316   if (V2InUse)
9317     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9318                      DAG.getBitcast(MVT::v16i8, V2),
9319                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9320
9321   // If we need shuffled inputs from both, blend the two.
9322   SDValue V;
9323   if (V1InUse && V2InUse)
9324     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9325   else
9326     V = V1InUse ? V1 : V2;
9327
9328   // Cast the result back to the correct type.
9329   return DAG.getBitcast(VT, V);
9330 }
9331
9332 /// \brief Generic lowering of 8-lane i16 shuffles.
9333 ///
9334 /// This handles both single-input shuffles and combined shuffle/blends with
9335 /// two inputs. The single input shuffles are immediately delegated to
9336 /// a dedicated lowering routine.
9337 ///
9338 /// The blends are lowered in one of three fundamental ways. If there are few
9339 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9340 /// of the input is significantly cheaper when lowered as an interleaving of
9341 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9342 /// halves of the inputs separately (making them have relatively few inputs)
9343 /// and then concatenate them.
9344 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9345                                        const X86Subtarget *Subtarget,
9346                                        SelectionDAG &DAG) {
9347   SDLoc DL(Op);
9348   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9349   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9350   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9351   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9352   ArrayRef<int> OrigMask = SVOp->getMask();
9353   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9354                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9355   MutableArrayRef<int> Mask(MaskStorage);
9356
9357   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9358
9359   // Whenever we can lower this as a zext, that instruction is strictly faster
9360   // than any alternative.
9361   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9362           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9363     return ZExt;
9364
9365   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9366   (void)isV1;
9367   auto isV2 = [](int M) { return M >= 8; };
9368
9369   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9370
9371   if (NumV2Inputs == 0) {
9372     // Check for being able to broadcast a single element.
9373     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9374                                                           Mask, Subtarget, DAG))
9375       return Broadcast;
9376
9377     // Try to use shift instructions.
9378     if (SDValue Shift =
9379             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9380       return Shift;
9381
9382     // Use dedicated unpack instructions for masks that match their pattern.
9383     if (SDValue V =
9384             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9385       return V;
9386
9387     // Try to use byte rotation instructions.
9388     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9389                                                         Mask, Subtarget, DAG))
9390       return Rotate;
9391
9392     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9393                                                      Subtarget, DAG);
9394   }
9395
9396   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9397          "All single-input shuffles should be canonicalized to be V1-input "
9398          "shuffles.");
9399
9400   // Try to use shift instructions.
9401   if (SDValue Shift =
9402           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9403     return Shift;
9404
9405   // See if we can use SSE4A Extraction / Insertion.
9406   if (Subtarget->hasSSE4A())
9407     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9408       return V;
9409
9410   // There are special ways we can lower some single-element blends.
9411   if (NumV2Inputs == 1)
9412     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9413                                                          Mask, Subtarget, DAG))
9414       return V;
9415
9416   // We have different paths for blend lowering, but they all must use the
9417   // *exact* same predicate.
9418   bool IsBlendSupported = Subtarget->hasSSE41();
9419   if (IsBlendSupported)
9420     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9421                                                   Subtarget, DAG))
9422       return Blend;
9423
9424   if (SDValue Masked =
9425           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9426     return Masked;
9427
9428   // Use dedicated unpack instructions for masks that match their pattern.
9429   if (SDValue V =
9430           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9431     return V;
9432
9433   // Try to use byte rotation instructions.
9434   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9435           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9436     return Rotate;
9437
9438   if (SDValue BitBlend =
9439           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9440     return BitBlend;
9441
9442   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9443                                                             V2, Mask, DAG))
9444     return Unpack;
9445
9446   // If we can't directly blend but can use PSHUFB, that will be better as it
9447   // can both shuffle and set up the inefficient blend.
9448   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9449     bool V1InUse, V2InUse;
9450     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9451                                       V1InUse, V2InUse);
9452   }
9453
9454   // We can always bit-blend if we have to so the fallback strategy is to
9455   // decompose into single-input permutes and blends.
9456   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9457                                                       Mask, DAG);
9458 }
9459
9460 /// \brief Check whether a compaction lowering can be done by dropping even
9461 /// elements and compute how many times even elements must be dropped.
9462 ///
9463 /// This handles shuffles which take every Nth element where N is a power of
9464 /// two. Example shuffle masks:
9465 ///
9466 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9467 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9468 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9469 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9470 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9471 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9472 ///
9473 /// Any of these lanes can of course be undef.
9474 ///
9475 /// This routine only supports N <= 3.
9476 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9477 /// for larger N.
9478 ///
9479 /// \returns N above, or the number of times even elements must be dropped if
9480 /// there is such a number. Otherwise returns zero.
9481 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9482   // Figure out whether we're looping over two inputs or just one.
9483   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9484
9485   // The modulus for the shuffle vector entries is based on whether this is
9486   // a single input or not.
9487   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9488   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9489          "We should only be called with masks with a power-of-2 size!");
9490
9491   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9492
9493   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9494   // and 2^3 simultaneously. This is because we may have ambiguity with
9495   // partially undef inputs.
9496   bool ViableForN[3] = {true, true, true};
9497
9498   for (int i = 0, e = Mask.size(); i < e; ++i) {
9499     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9500     // want.
9501     if (Mask[i] == -1)
9502       continue;
9503
9504     bool IsAnyViable = false;
9505     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9506       if (ViableForN[j]) {
9507         uint64_t N = j + 1;
9508
9509         // The shuffle mask must be equal to (i * 2^N) % M.
9510         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9511           IsAnyViable = true;
9512         else
9513           ViableForN[j] = false;
9514       }
9515     // Early exit if we exhaust the possible powers of two.
9516     if (!IsAnyViable)
9517       break;
9518   }
9519
9520   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9521     if (ViableForN[j])
9522       return j + 1;
9523
9524   // Return 0 as there is no viable power of two.
9525   return 0;
9526 }
9527
9528 /// \brief Generic lowering of v16i8 shuffles.
9529 ///
9530 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9531 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9532 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9533 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9534 /// back together.
9535 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9536                                        const X86Subtarget *Subtarget,
9537                                        SelectionDAG &DAG) {
9538   SDLoc DL(Op);
9539   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9540   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9541   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9542   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9543   ArrayRef<int> Mask = SVOp->getMask();
9544   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9545
9546   // Try to use shift instructions.
9547   if (SDValue Shift =
9548           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9549     return Shift;
9550
9551   // Try to use byte rotation instructions.
9552   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9553           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9554     return Rotate;
9555
9556   // Try to use a zext lowering.
9557   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9558           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9559     return ZExt;
9560
9561   // See if we can use SSE4A Extraction / Insertion.
9562   if (Subtarget->hasSSE4A())
9563     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9564       return V;
9565
9566   int NumV2Elements =
9567       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9568
9569   // For single-input shuffles, there are some nicer lowering tricks we can use.
9570   if (NumV2Elements == 0) {
9571     // Check for being able to broadcast a single element.
9572     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9573                                                           Mask, Subtarget, DAG))
9574       return Broadcast;
9575
9576     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9577     // Notably, this handles splat and partial-splat shuffles more efficiently.
9578     // However, it only makes sense if the pre-duplication shuffle simplifies
9579     // things significantly. Currently, this means we need to be able to
9580     // express the pre-duplication shuffle as an i16 shuffle.
9581     //
9582     // FIXME: We should check for other patterns which can be widened into an
9583     // i16 shuffle as well.
9584     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9585       for (int i = 0; i < 16; i += 2)
9586         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9587           return false;
9588
9589       return true;
9590     };
9591     auto tryToWidenViaDuplication = [&]() -> SDValue {
9592       if (!canWidenViaDuplication(Mask))
9593         return SDValue();
9594       SmallVector<int, 4> LoInputs;
9595       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9596                    [](int M) { return M >= 0 && M < 8; });
9597       std::sort(LoInputs.begin(), LoInputs.end());
9598       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9599                      LoInputs.end());
9600       SmallVector<int, 4> HiInputs;
9601       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9602                    [](int M) { return M >= 8; });
9603       std::sort(HiInputs.begin(), HiInputs.end());
9604       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9605                      HiInputs.end());
9606
9607       bool TargetLo = LoInputs.size() >= HiInputs.size();
9608       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9609       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9610
9611       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9612       SmallDenseMap<int, int, 8> LaneMap;
9613       for (int I : InPlaceInputs) {
9614         PreDupI16Shuffle[I/2] = I/2;
9615         LaneMap[I] = I;
9616       }
9617       int j = TargetLo ? 0 : 4, je = j + 4;
9618       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9619         // Check if j is already a shuffle of this input. This happens when
9620         // there are two adjacent bytes after we move the low one.
9621         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9622           // If we haven't yet mapped the input, search for a slot into which
9623           // we can map it.
9624           while (j < je && PreDupI16Shuffle[j] != -1)
9625             ++j;
9626
9627           if (j == je)
9628             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9629             return SDValue();
9630
9631           // Map this input with the i16 shuffle.
9632           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9633         }
9634
9635         // Update the lane map based on the mapping we ended up with.
9636         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9637       }
9638       V1 = DAG.getBitcast(
9639           MVT::v16i8,
9640           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9641                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9642
9643       // Unpack the bytes to form the i16s that will be shuffled into place.
9644       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9645                        MVT::v16i8, V1, V1);
9646
9647       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9648       for (int i = 0; i < 16; ++i)
9649         if (Mask[i] != -1) {
9650           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9651           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9652           if (PostDupI16Shuffle[i / 2] == -1)
9653             PostDupI16Shuffle[i / 2] = MappedMask;
9654           else
9655             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9656                    "Conflicting entrties in the original shuffle!");
9657         }
9658       return DAG.getBitcast(
9659           MVT::v16i8,
9660           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9661                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9662     };
9663     if (SDValue V = tryToWidenViaDuplication())
9664       return V;
9665   }
9666
9667   if (SDValue Masked =
9668           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9669     return Masked;
9670
9671   // Use dedicated unpack instructions for masks that match their pattern.
9672   if (SDValue V =
9673           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9674     return V;
9675
9676   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9677   // with PSHUFB. It is important to do this before we attempt to generate any
9678   // blends but after all of the single-input lowerings. If the single input
9679   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9680   // want to preserve that and we can DAG combine any longer sequences into
9681   // a PSHUFB in the end. But once we start blending from multiple inputs,
9682   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9683   // and there are *very* few patterns that would actually be faster than the
9684   // PSHUFB approach because of its ability to zero lanes.
9685   //
9686   // FIXME: The only exceptions to the above are blends which are exact
9687   // interleavings with direct instructions supporting them. We currently don't
9688   // handle those well here.
9689   if (Subtarget->hasSSSE3()) {
9690     bool V1InUse = false;
9691     bool V2InUse = false;
9692
9693     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9694                                                 DAG, V1InUse, V2InUse);
9695
9696     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9697     // do so. This avoids using them to handle blends-with-zero which is
9698     // important as a single pshufb is significantly faster for that.
9699     if (V1InUse && V2InUse) {
9700       if (Subtarget->hasSSE41())
9701         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9702                                                       Mask, Subtarget, DAG))
9703           return Blend;
9704
9705       // We can use an unpack to do the blending rather than an or in some
9706       // cases. Even though the or may be (very minorly) more efficient, we
9707       // preference this lowering because there are common cases where part of
9708       // the complexity of the shuffles goes away when we do the final blend as
9709       // an unpack.
9710       // FIXME: It might be worth trying to detect if the unpack-feeding
9711       // shuffles will both be pshufb, in which case we shouldn't bother with
9712       // this.
9713       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9714               DL, MVT::v16i8, V1, V2, Mask, DAG))
9715         return Unpack;
9716     }
9717
9718     return PSHUFB;
9719   }
9720
9721   // There are special ways we can lower some single-element blends.
9722   if (NumV2Elements == 1)
9723     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9724                                                          Mask, Subtarget, DAG))
9725       return V;
9726
9727   if (SDValue BitBlend =
9728           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9729     return BitBlend;
9730
9731   // Check whether a compaction lowering can be done. This handles shuffles
9732   // which take every Nth element for some even N. See the helper function for
9733   // details.
9734   //
9735   // We special case these as they can be particularly efficiently handled with
9736   // the PACKUSB instruction on x86 and they show up in common patterns of
9737   // rearranging bytes to truncate wide elements.
9738   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9739     // NumEvenDrops is the power of two stride of the elements. Another way of
9740     // thinking about it is that we need to drop the even elements this many
9741     // times to get the original input.
9742     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9743
9744     // First we need to zero all the dropped bytes.
9745     assert(NumEvenDrops <= 3 &&
9746            "No support for dropping even elements more than 3 times.");
9747     // We use the mask type to pick which bytes are preserved based on how many
9748     // elements are dropped.
9749     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9750     SDValue ByteClearMask = DAG.getBitcast(
9751         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9752     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9753     if (!IsSingleInput)
9754       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9755
9756     // Now pack things back together.
9757     V1 = DAG.getBitcast(MVT::v8i16, V1);
9758     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9759     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9760     for (int i = 1; i < NumEvenDrops; ++i) {
9761       Result = DAG.getBitcast(MVT::v8i16, Result);
9762       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9763     }
9764
9765     return Result;
9766   }
9767
9768   // Handle multi-input cases by blending single-input shuffles.
9769   if (NumV2Elements > 0)
9770     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9771                                                       Mask, DAG);
9772
9773   // The fallback path for single-input shuffles widens this into two v8i16
9774   // vectors with unpacks, shuffles those, and then pulls them back together
9775   // with a pack.
9776   SDValue V = V1;
9777
9778   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9779   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9780   for (int i = 0; i < 16; ++i)
9781     if (Mask[i] >= 0)
9782       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9783
9784   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9785
9786   SDValue VLoHalf, VHiHalf;
9787   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9788   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9789   // i16s.
9790   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9791                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9792       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9793                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9794     // Use a mask to drop the high bytes.
9795     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9796     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9797                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9798
9799     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9800     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9801
9802     // Squash the masks to point directly into VLoHalf.
9803     for (int &M : LoBlendMask)
9804       if (M >= 0)
9805         M /= 2;
9806     for (int &M : HiBlendMask)
9807       if (M >= 0)
9808         M /= 2;
9809   } else {
9810     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9811     // VHiHalf so that we can blend them as i16s.
9812     VLoHalf = DAG.getBitcast(
9813         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9814     VHiHalf = DAG.getBitcast(
9815         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9816   }
9817
9818   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9819   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9820
9821   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9822 }
9823
9824 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9825 ///
9826 /// This routine breaks down the specific type of 128-bit shuffle and
9827 /// dispatches to the lowering routines accordingly.
9828 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9829                                         MVT VT, const X86Subtarget *Subtarget,
9830                                         SelectionDAG &DAG) {
9831   switch (VT.SimpleTy) {
9832   case MVT::v2i64:
9833     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9834   case MVT::v2f64:
9835     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9836   case MVT::v4i32:
9837     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9838   case MVT::v4f32:
9839     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9840   case MVT::v8i16:
9841     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9842   case MVT::v16i8:
9843     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9844
9845   default:
9846     llvm_unreachable("Unimplemented!");
9847   }
9848 }
9849
9850 /// \brief Helper function to test whether a shuffle mask could be
9851 /// simplified by widening the elements being shuffled.
9852 ///
9853 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9854 /// leaves it in an unspecified state.
9855 ///
9856 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9857 /// shuffle masks. The latter have the special property of a '-2' representing
9858 /// a zero-ed lane of a vector.
9859 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9860                                     SmallVectorImpl<int> &WidenedMask) {
9861   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9862     // If both elements are undef, its trivial.
9863     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9864       WidenedMask.push_back(SM_SentinelUndef);
9865       continue;
9866     }
9867
9868     // Check for an undef mask and a mask value properly aligned to fit with
9869     // a pair of values. If we find such a case, use the non-undef mask's value.
9870     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9871       WidenedMask.push_back(Mask[i + 1] / 2);
9872       continue;
9873     }
9874     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9875       WidenedMask.push_back(Mask[i] / 2);
9876       continue;
9877     }
9878
9879     // When zeroing, we need to spread the zeroing across both lanes to widen.
9880     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9881       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9882           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9883         WidenedMask.push_back(SM_SentinelZero);
9884         continue;
9885       }
9886       return false;
9887     }
9888
9889     // Finally check if the two mask values are adjacent and aligned with
9890     // a pair.
9891     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9892       WidenedMask.push_back(Mask[i] / 2);
9893       continue;
9894     }
9895
9896     // Otherwise we can't safely widen the elements used in this shuffle.
9897     return false;
9898   }
9899   assert(WidenedMask.size() == Mask.size() / 2 &&
9900          "Incorrect size of mask after widening the elements!");
9901
9902   return true;
9903 }
9904
9905 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9906 ///
9907 /// This routine just extracts two subvectors, shuffles them independently, and
9908 /// then concatenates them back together. This should work effectively with all
9909 /// AVX vector shuffle types.
9910 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9911                                           SDValue V2, ArrayRef<int> Mask,
9912                                           SelectionDAG &DAG) {
9913   assert(VT.getSizeInBits() >= 256 &&
9914          "Only for 256-bit or wider vector shuffles!");
9915   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9916   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9917
9918   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9919   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9920
9921   int NumElements = VT.getVectorNumElements();
9922   int SplitNumElements = NumElements / 2;
9923   MVT ScalarVT = VT.getVectorElementType();
9924   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9925
9926   // Rather than splitting build-vectors, just build two narrower build
9927   // vectors. This helps shuffling with splats and zeros.
9928   auto SplitVector = [&](SDValue V) {
9929     while (V.getOpcode() == ISD::BITCAST)
9930       V = V->getOperand(0);
9931
9932     MVT OrigVT = V.getSimpleValueType();
9933     int OrigNumElements = OrigVT.getVectorNumElements();
9934     int OrigSplitNumElements = OrigNumElements / 2;
9935     MVT OrigScalarVT = OrigVT.getVectorElementType();
9936     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9937
9938     SDValue LoV, HiV;
9939
9940     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9941     if (!BV) {
9942       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9943                         DAG.getIntPtrConstant(0, DL));
9944       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9945                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9946     } else {
9947
9948       SmallVector<SDValue, 16> LoOps, HiOps;
9949       for (int i = 0; i < OrigSplitNumElements; ++i) {
9950         LoOps.push_back(BV->getOperand(i));
9951         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9952       }
9953       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9954       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9955     }
9956     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9957                           DAG.getBitcast(SplitVT, HiV));
9958   };
9959
9960   SDValue LoV1, HiV1, LoV2, HiV2;
9961   std::tie(LoV1, HiV1) = SplitVector(V1);
9962   std::tie(LoV2, HiV2) = SplitVector(V2);
9963
9964   // Now create two 4-way blends of these half-width vectors.
9965   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9966     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9967     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9968     for (int i = 0; i < SplitNumElements; ++i) {
9969       int M = HalfMask[i];
9970       if (M >= NumElements) {
9971         if (M >= NumElements + SplitNumElements)
9972           UseHiV2 = true;
9973         else
9974           UseLoV2 = true;
9975         V2BlendMask.push_back(M - NumElements);
9976         V1BlendMask.push_back(-1);
9977         BlendMask.push_back(SplitNumElements + i);
9978       } else if (M >= 0) {
9979         if (M >= SplitNumElements)
9980           UseHiV1 = true;
9981         else
9982           UseLoV1 = true;
9983         V2BlendMask.push_back(-1);
9984         V1BlendMask.push_back(M);
9985         BlendMask.push_back(i);
9986       } else {
9987         V2BlendMask.push_back(-1);
9988         V1BlendMask.push_back(-1);
9989         BlendMask.push_back(-1);
9990       }
9991     }
9992
9993     // Because the lowering happens after all combining takes place, we need to
9994     // manually combine these blend masks as much as possible so that we create
9995     // a minimal number of high-level vector shuffle nodes.
9996
9997     // First try just blending the halves of V1 or V2.
9998     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9999       return DAG.getUNDEF(SplitVT);
10000     if (!UseLoV2 && !UseHiV2)
10001       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
10002     if (!UseLoV1 && !UseHiV1)
10003       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
10004
10005     SDValue V1Blend, V2Blend;
10006     if (UseLoV1 && UseHiV1) {
10007       V1Blend =
10008         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
10009     } else {
10010       // We only use half of V1 so map the usage down into the final blend mask.
10011       V1Blend = UseLoV1 ? LoV1 : HiV1;
10012       for (int i = 0; i < SplitNumElements; ++i)
10013         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
10014           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
10015     }
10016     if (UseLoV2 && UseHiV2) {
10017       V2Blend =
10018         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
10019     } else {
10020       // We only use half of V2 so map the usage down into the final blend mask.
10021       V2Blend = UseLoV2 ? LoV2 : HiV2;
10022       for (int i = 0; i < SplitNumElements; ++i)
10023         if (BlendMask[i] >= SplitNumElements)
10024           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
10025     }
10026     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
10027   };
10028   SDValue Lo = HalfBlend(LoMask);
10029   SDValue Hi = HalfBlend(HiMask);
10030   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
10031 }
10032
10033 /// \brief Either split a vector in halves or decompose the shuffles and the
10034 /// blend.
10035 ///
10036 /// This is provided as a good fallback for many lowerings of non-single-input
10037 /// shuffles with more than one 128-bit lane. In those cases, we want to select
10038 /// between splitting the shuffle into 128-bit components and stitching those
10039 /// back together vs. extracting the single-input shuffles and blending those
10040 /// results.
10041 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
10042                                                 SDValue V2, ArrayRef<int> Mask,
10043                                                 SelectionDAG &DAG) {
10044   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
10045                                             "lower single-input shuffles as it "
10046                                             "could then recurse on itself.");
10047   int Size = Mask.size();
10048
10049   // If this can be modeled as a broadcast of two elements followed by a blend,
10050   // prefer that lowering. This is especially important because broadcasts can
10051   // often fold with memory operands.
10052   auto DoBothBroadcast = [&] {
10053     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
10054     for (int M : Mask)
10055       if (M >= Size) {
10056         if (V2BroadcastIdx == -1)
10057           V2BroadcastIdx = M - Size;
10058         else if (M - Size != V2BroadcastIdx)
10059           return false;
10060       } else if (M >= 0) {
10061         if (V1BroadcastIdx == -1)
10062           V1BroadcastIdx = M;
10063         else if (M != V1BroadcastIdx)
10064           return false;
10065       }
10066     return true;
10067   };
10068   if (DoBothBroadcast())
10069     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
10070                                                       DAG);
10071
10072   // If the inputs all stem from a single 128-bit lane of each input, then we
10073   // split them rather than blending because the split will decompose to
10074   // unusually few instructions.
10075   int LaneCount = VT.getSizeInBits() / 128;
10076   int LaneSize = Size / LaneCount;
10077   SmallBitVector LaneInputs[2];
10078   LaneInputs[0].resize(LaneCount, false);
10079   LaneInputs[1].resize(LaneCount, false);
10080   for (int i = 0; i < Size; ++i)
10081     if (Mask[i] >= 0)
10082       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
10083   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
10084     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10085
10086   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
10087   // that the decomposed single-input shuffles don't end up here.
10088   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10089 }
10090
10091 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
10092 /// a permutation and blend of those lanes.
10093 ///
10094 /// This essentially blends the out-of-lane inputs to each lane into the lane
10095 /// from a permuted copy of the vector. This lowering strategy results in four
10096 /// instructions in the worst case for a single-input cross lane shuffle which
10097 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
10098 /// of. Special cases for each particular shuffle pattern should be handled
10099 /// prior to trying this lowering.
10100 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
10101                                                        SDValue V1, SDValue V2,
10102                                                        ArrayRef<int> Mask,
10103                                                        SelectionDAG &DAG) {
10104   // FIXME: This should probably be generalized for 512-bit vectors as well.
10105   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
10106   int LaneSize = Mask.size() / 2;
10107
10108   // If there are only inputs from one 128-bit lane, splitting will in fact be
10109   // less expensive. The flags track whether the given lane contains an element
10110   // that crosses to another lane.
10111   bool LaneCrossing[2] = {false, false};
10112   for (int i = 0, Size = Mask.size(); i < Size; ++i)
10113     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
10114       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
10115   if (!LaneCrossing[0] || !LaneCrossing[1])
10116     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10117
10118   if (isSingleInputShuffleMask(Mask)) {
10119     SmallVector<int, 32> FlippedBlendMask;
10120     for (int i = 0, Size = Mask.size(); i < Size; ++i)
10121       FlippedBlendMask.push_back(
10122           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
10123                                   ? Mask[i]
10124                                   : Mask[i] % LaneSize +
10125                                         (i / LaneSize) * LaneSize + Size));
10126
10127     // Flip the vector, and blend the results which should now be in-lane. The
10128     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
10129     // 5 for the high source. The value 3 selects the high half of source 2 and
10130     // the value 2 selects the low half of source 2. We only use source 2 to
10131     // allow folding it into a memory operand.
10132     unsigned PERMMask = 3 | 2 << 4;
10133     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
10134                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
10135     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
10136   }
10137
10138   // This now reduces to two single-input shuffles of V1 and V2 which at worst
10139   // will be handled by the above logic and a blend of the results, much like
10140   // other patterns in AVX.
10141   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10142 }
10143
10144 /// \brief Handle lowering 2-lane 128-bit shuffles.
10145 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
10146                                         SDValue V2, ArrayRef<int> Mask,
10147                                         const X86Subtarget *Subtarget,
10148                                         SelectionDAG &DAG) {
10149   // TODO: If minimizing size and one of the inputs is a zero vector and the
10150   // the zero vector has only one use, we could use a VPERM2X128 to save the
10151   // instruction bytes needed to explicitly generate the zero vector.
10152
10153   // Blends are faster and handle all the non-lane-crossing cases.
10154   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10155                                                 Subtarget, DAG))
10156     return Blend;
10157
10158   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10159   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10160
10161   // If either input operand is a zero vector, use VPERM2X128 because its mask
10162   // allows us to replace the zero input with an implicit zero.
10163   if (!IsV1Zero && !IsV2Zero) {
10164     // Check for patterns which can be matched with a single insert of a 128-bit
10165     // subvector.
10166     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10167     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10168       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10169                                    VT.getVectorNumElements() / 2);
10170       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10171                                 DAG.getIntPtrConstant(0, DL));
10172       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10173                                 OnlyUsesV1 ? V1 : V2,
10174                                 DAG.getIntPtrConstant(0, DL));
10175       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10176     }
10177   }
10178
10179   // Otherwise form a 128-bit permutation. After accounting for undefs,
10180   // convert the 64-bit shuffle mask selection values into 128-bit
10181   // selection bits by dividing the indexes by 2 and shifting into positions
10182   // defined by a vperm2*128 instruction's immediate control byte.
10183
10184   // The immediate permute control byte looks like this:
10185   //    [1:0] - select 128 bits from sources for low half of destination
10186   //    [2]   - ignore
10187   //    [3]   - zero low half of destination
10188   //    [5:4] - select 128 bits from sources for high half of destination
10189   //    [6]   - ignore
10190   //    [7]   - zero high half of destination
10191
10192   int MaskLO = Mask[0];
10193   if (MaskLO == SM_SentinelUndef)
10194     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10195
10196   int MaskHI = Mask[2];
10197   if (MaskHI == SM_SentinelUndef)
10198     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10199
10200   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10201
10202   // If either input is a zero vector, replace it with an undef input.
10203   // Shuffle mask values <  4 are selecting elements of V1.
10204   // Shuffle mask values >= 4 are selecting elements of V2.
10205   // Adjust each half of the permute mask by clearing the half that was
10206   // selecting the zero vector and setting the zero mask bit.
10207   if (IsV1Zero) {
10208     V1 = DAG.getUNDEF(VT);
10209     if (MaskLO < 4)
10210       PermMask = (PermMask & 0xf0) | 0x08;
10211     if (MaskHI < 4)
10212       PermMask = (PermMask & 0x0f) | 0x80;
10213   }
10214   if (IsV2Zero) {
10215     V2 = DAG.getUNDEF(VT);
10216     if (MaskLO >= 4)
10217       PermMask = (PermMask & 0xf0) | 0x08;
10218     if (MaskHI >= 4)
10219       PermMask = (PermMask & 0x0f) | 0x80;
10220   }
10221
10222   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10223                      DAG.getConstant(PermMask, DL, MVT::i8));
10224 }
10225
10226 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10227 /// shuffling each lane.
10228 ///
10229 /// This will only succeed when the result of fixing the 128-bit lanes results
10230 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10231 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10232 /// the lane crosses early and then use simpler shuffles within each lane.
10233 ///
10234 /// FIXME: It might be worthwhile at some point to support this without
10235 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10236 /// in x86 only floating point has interesting non-repeating shuffles, and even
10237 /// those are still *marginally* more expensive.
10238 static SDValue lowerVectorShuffleByMerging128BitLanes(
10239     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10240     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10241   assert(!isSingleInputShuffleMask(Mask) &&
10242          "This is only useful with multiple inputs.");
10243
10244   int Size = Mask.size();
10245   int LaneSize = 128 / VT.getScalarSizeInBits();
10246   int NumLanes = Size / LaneSize;
10247   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10248
10249   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10250   // check whether the in-128-bit lane shuffles share a repeating pattern.
10251   SmallVector<int, 4> Lanes;
10252   Lanes.resize(NumLanes, -1);
10253   SmallVector<int, 4> InLaneMask;
10254   InLaneMask.resize(LaneSize, -1);
10255   for (int i = 0; i < Size; ++i) {
10256     if (Mask[i] < 0)
10257       continue;
10258
10259     int j = i / LaneSize;
10260
10261     if (Lanes[j] < 0) {
10262       // First entry we've seen for this lane.
10263       Lanes[j] = Mask[i] / LaneSize;
10264     } else if (Lanes[j] != Mask[i] / LaneSize) {
10265       // This doesn't match the lane selected previously!
10266       return SDValue();
10267     }
10268
10269     // Check that within each lane we have a consistent shuffle mask.
10270     int k = i % LaneSize;
10271     if (InLaneMask[k] < 0) {
10272       InLaneMask[k] = Mask[i] % LaneSize;
10273     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10274       // This doesn't fit a repeating in-lane mask.
10275       return SDValue();
10276     }
10277   }
10278
10279   // First shuffle the lanes into place.
10280   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10281                                 VT.getSizeInBits() / 64);
10282   SmallVector<int, 8> LaneMask;
10283   LaneMask.resize(NumLanes * 2, -1);
10284   for (int i = 0; i < NumLanes; ++i)
10285     if (Lanes[i] >= 0) {
10286       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10287       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10288     }
10289
10290   V1 = DAG.getBitcast(LaneVT, V1);
10291   V2 = DAG.getBitcast(LaneVT, V2);
10292   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10293
10294   // Cast it back to the type we actually want.
10295   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10296
10297   // Now do a simple shuffle that isn't lane crossing.
10298   SmallVector<int, 8> NewMask;
10299   NewMask.resize(Size, -1);
10300   for (int i = 0; i < Size; ++i)
10301     if (Mask[i] >= 0)
10302       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10303   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10304          "Must not introduce lane crosses at this point!");
10305
10306   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10307 }
10308
10309 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10310 /// given mask.
10311 ///
10312 /// This returns true if the elements from a particular input are already in the
10313 /// slot required by the given mask and require no permutation.
10314 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10315   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10316   int Size = Mask.size();
10317   for (int i = 0; i < Size; ++i)
10318     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10319       return false;
10320
10321   return true;
10322 }
10323
10324 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10325                                             ArrayRef<int> Mask, SDValue V1,
10326                                             SDValue V2, SelectionDAG &DAG) {
10327
10328   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10329   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10330   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10331   int NumElts = VT.getVectorNumElements();
10332   bool ShufpdMask = true;
10333   bool CommutableMask = true;
10334   unsigned Immediate = 0;
10335   for (int i = 0; i < NumElts; ++i) {
10336     if (Mask[i] < 0)
10337       continue;
10338     int Val = (i & 6) + NumElts * (i & 1);
10339     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10340     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10341       ShufpdMask = false;
10342     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10343       CommutableMask = false;
10344     Immediate |= (Mask[i] % 2) << i;
10345   }
10346   if (ShufpdMask)
10347     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10348                        DAG.getConstant(Immediate, DL, MVT::i8));
10349   if (CommutableMask)
10350     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10351                        DAG.getConstant(Immediate, DL, MVT::i8));
10352   return SDValue();
10353 }
10354
10355 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10356 ///
10357 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10358 /// isn't available.
10359 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10360                                        const X86Subtarget *Subtarget,
10361                                        SelectionDAG &DAG) {
10362   SDLoc DL(Op);
10363   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10364   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10365   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10366   ArrayRef<int> Mask = SVOp->getMask();
10367   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10368
10369   SmallVector<int, 4> WidenedMask;
10370   if (canWidenShuffleElements(Mask, WidenedMask))
10371     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10372                                     DAG);
10373
10374   if (isSingleInputShuffleMask(Mask)) {
10375     // Check for being able to broadcast a single element.
10376     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10377                                                           Mask, Subtarget, DAG))
10378       return Broadcast;
10379
10380     // Use low duplicate instructions for masks that match their pattern.
10381     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10382       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10383
10384     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10385       // Non-half-crossing single input shuffles can be lowerid with an
10386       // interleaved permutation.
10387       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10388                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10389       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10390                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10391     }
10392
10393     // With AVX2 we have direct support for this permutation.
10394     if (Subtarget->hasAVX2())
10395       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10396                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10397
10398     // Otherwise, fall back.
10399     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10400                                                    DAG);
10401   }
10402
10403   // Use dedicated unpack instructions for masks that match their pattern.
10404   if (SDValue V =
10405           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10406     return V;
10407
10408   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10409                                                 Subtarget, DAG))
10410     return Blend;
10411
10412   // Check if the blend happens to exactly fit that of SHUFPD.
10413   if (SDValue Op =
10414       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10415     return Op;
10416
10417   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10418   // shuffle. However, if we have AVX2 and either inputs are already in place,
10419   // we will be able to shuffle even across lanes the other input in a single
10420   // instruction so skip this pattern.
10421   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10422                                  isShuffleMaskInputInPlace(1, Mask))))
10423     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10424             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10425       return Result;
10426
10427   // If we have AVX2 then we always want to lower with a blend because an v4 we
10428   // can fully permute the elements.
10429   if (Subtarget->hasAVX2())
10430     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10431                                                       Mask, DAG);
10432
10433   // Otherwise fall back on generic lowering.
10434   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10435 }
10436
10437 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10438 ///
10439 /// This routine is only called when we have AVX2 and thus a reasonable
10440 /// instruction set for v4i64 shuffling..
10441 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10442                                        const X86Subtarget *Subtarget,
10443                                        SelectionDAG &DAG) {
10444   SDLoc DL(Op);
10445   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10446   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10447   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10448   ArrayRef<int> Mask = SVOp->getMask();
10449   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10450   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10451
10452   SmallVector<int, 4> WidenedMask;
10453   if (canWidenShuffleElements(Mask, WidenedMask))
10454     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10455                                     DAG);
10456
10457   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10458                                                 Subtarget, DAG))
10459     return Blend;
10460
10461   // Check for being able to broadcast a single element.
10462   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10463                                                         Mask, Subtarget, DAG))
10464     return Broadcast;
10465
10466   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10467   // use lower latency instructions that will operate on both 128-bit lanes.
10468   SmallVector<int, 2> RepeatedMask;
10469   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10470     if (isSingleInputShuffleMask(Mask)) {
10471       int PSHUFDMask[] = {-1, -1, -1, -1};
10472       for (int i = 0; i < 2; ++i)
10473         if (RepeatedMask[i] >= 0) {
10474           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10475           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10476         }
10477       return DAG.getBitcast(
10478           MVT::v4i64,
10479           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10480                       DAG.getBitcast(MVT::v8i32, V1),
10481                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10482     }
10483   }
10484
10485   // AVX2 provides a direct instruction for permuting a single input across
10486   // lanes.
10487   if (isSingleInputShuffleMask(Mask))
10488     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10489                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10490
10491   // Try to use shift instructions.
10492   if (SDValue Shift =
10493           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10494     return Shift;
10495
10496   // Use dedicated unpack instructions for masks that match their pattern.
10497   if (SDValue V =
10498           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10499     return V;
10500
10501   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10502   // shuffle. However, if we have AVX2 and either inputs are already in place,
10503   // we will be able to shuffle even across lanes the other input in a single
10504   // instruction so skip this pattern.
10505   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10506                                  isShuffleMaskInputInPlace(1, Mask))))
10507     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10508             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10509       return Result;
10510
10511   // Otherwise fall back on generic blend lowering.
10512   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10513                                                     Mask, DAG);
10514 }
10515
10516 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10517 ///
10518 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10519 /// isn't available.
10520 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10521                                        const X86Subtarget *Subtarget,
10522                                        SelectionDAG &DAG) {
10523   SDLoc DL(Op);
10524   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10525   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10526   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10527   ArrayRef<int> Mask = SVOp->getMask();
10528   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10529
10530   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10531                                                 Subtarget, DAG))
10532     return Blend;
10533
10534   // Check for being able to broadcast a single element.
10535   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10536                                                         Mask, Subtarget, DAG))
10537     return Broadcast;
10538
10539   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10540   // options to efficiently lower the shuffle.
10541   SmallVector<int, 4> RepeatedMask;
10542   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10543     assert(RepeatedMask.size() == 4 &&
10544            "Repeated masks must be half the mask width!");
10545
10546     // Use even/odd duplicate instructions for masks that match their pattern.
10547     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10548       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10549     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10550       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10551
10552     if (isSingleInputShuffleMask(Mask))
10553       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10554                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10555
10556     // Use dedicated unpack instructions for masks that match their pattern.
10557     if (SDValue V =
10558             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10559       return V;
10560
10561     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10562     // have already handled any direct blends. We also need to squash the
10563     // repeated mask into a simulated v4f32 mask.
10564     for (int i = 0; i < 4; ++i)
10565       if (RepeatedMask[i] >= 8)
10566         RepeatedMask[i] -= 4;
10567     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10568   }
10569
10570   // If we have a single input shuffle with different shuffle patterns in the
10571   // two 128-bit lanes use the variable mask to VPERMILPS.
10572   if (isSingleInputShuffleMask(Mask)) {
10573     SDValue VPermMask[8];
10574     for (int i = 0; i < 8; ++i)
10575       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10576                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10577     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10578       return DAG.getNode(
10579           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10580           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10581
10582     if (Subtarget->hasAVX2())
10583       return DAG.getNode(
10584           X86ISD::VPERMV, DL, MVT::v8f32,
10585           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10586
10587     // Otherwise, fall back.
10588     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10589                                                    DAG);
10590   }
10591
10592   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10593   // shuffle.
10594   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10595           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10596     return Result;
10597
10598   // If we have AVX2 then we always want to lower with a blend because at v8 we
10599   // can fully permute the elements.
10600   if (Subtarget->hasAVX2())
10601     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10602                                                       Mask, DAG);
10603
10604   // Otherwise fall back on generic lowering.
10605   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10606 }
10607
10608 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10609 ///
10610 /// This routine is only called when we have AVX2 and thus a reasonable
10611 /// instruction set for v8i32 shuffling..
10612 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10613                                        const X86Subtarget *Subtarget,
10614                                        SelectionDAG &DAG) {
10615   SDLoc DL(Op);
10616   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10617   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10618   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10619   ArrayRef<int> Mask = SVOp->getMask();
10620   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10621   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10622
10623   // Whenever we can lower this as a zext, that instruction is strictly faster
10624   // than any alternative. It also allows us to fold memory operands into the
10625   // shuffle in many cases.
10626   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10627                                                          Mask, Subtarget, DAG))
10628     return ZExt;
10629
10630   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10631                                                 Subtarget, DAG))
10632     return Blend;
10633
10634   // Check for being able to broadcast a single element.
10635   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10636                                                         Mask, Subtarget, DAG))
10637     return Broadcast;
10638
10639   // If the shuffle mask is repeated in each 128-bit lane we can use more
10640   // efficient instructions that mirror the shuffles across the two 128-bit
10641   // lanes.
10642   SmallVector<int, 4> RepeatedMask;
10643   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10644     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10645     if (isSingleInputShuffleMask(Mask))
10646       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10647                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10648
10649     // Use dedicated unpack instructions for masks that match their pattern.
10650     if (SDValue V =
10651             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10652       return V;
10653   }
10654
10655   // Try to use shift instructions.
10656   if (SDValue Shift =
10657           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10658     return Shift;
10659
10660   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10661           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10662     return Rotate;
10663
10664   // If the shuffle patterns aren't repeated but it is a single input, directly
10665   // generate a cross-lane VPERMD instruction.
10666   if (isSingleInputShuffleMask(Mask)) {
10667     SDValue VPermMask[8];
10668     for (int i = 0; i < 8; ++i)
10669       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10670                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10671     return DAG.getNode(
10672         X86ISD::VPERMV, DL, MVT::v8i32,
10673         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10674   }
10675
10676   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10677   // shuffle.
10678   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10679           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10680     return Result;
10681
10682   // Otherwise fall back on generic blend lowering.
10683   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10684                                                     Mask, DAG);
10685 }
10686
10687 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10688 ///
10689 /// This routine is only called when we have AVX2 and thus a reasonable
10690 /// instruction set for v16i16 shuffling..
10691 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10692                                         const X86Subtarget *Subtarget,
10693                                         SelectionDAG &DAG) {
10694   SDLoc DL(Op);
10695   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10696   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10697   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10698   ArrayRef<int> Mask = SVOp->getMask();
10699   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10700   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10701
10702   // Whenever we can lower this as a zext, that instruction is strictly faster
10703   // than any alternative. It also allows us to fold memory operands into the
10704   // shuffle in many cases.
10705   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10706                                                          Mask, Subtarget, DAG))
10707     return ZExt;
10708
10709   // Check for being able to broadcast a single element.
10710   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10711                                                         Mask, Subtarget, DAG))
10712     return Broadcast;
10713
10714   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10715                                                 Subtarget, DAG))
10716     return Blend;
10717
10718   // Use dedicated unpack instructions for masks that match their pattern.
10719   if (SDValue V =
10720           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10721     return V;
10722
10723   // Try to use shift instructions.
10724   if (SDValue Shift =
10725           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10726     return Shift;
10727
10728   // Try to use byte rotation instructions.
10729   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10730           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10731     return Rotate;
10732
10733   if (isSingleInputShuffleMask(Mask)) {
10734     // There are no generalized cross-lane shuffle operations available on i16
10735     // element types.
10736     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10737       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10738                                                      Mask, DAG);
10739
10740     SmallVector<int, 8> RepeatedMask;
10741     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10742       // As this is a single-input shuffle, the repeated mask should be
10743       // a strictly valid v8i16 mask that we can pass through to the v8i16
10744       // lowering to handle even the v16 case.
10745       return lowerV8I16GeneralSingleInputVectorShuffle(
10746           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10747     }
10748
10749     SDValue PSHUFBMask[32];
10750     for (int i = 0; i < 16; ++i) {
10751       if (Mask[i] == -1) {
10752         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10753         continue;
10754       }
10755
10756       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10757       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10758       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10759       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10760     }
10761     return DAG.getBitcast(MVT::v16i16,
10762                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10763                                       DAG.getBitcast(MVT::v32i8, V1),
10764                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10765                                                   MVT::v32i8, PSHUFBMask)));
10766   }
10767
10768   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10769   // shuffle.
10770   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10771           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10772     return Result;
10773
10774   // Otherwise fall back on generic lowering.
10775   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10776 }
10777
10778 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10779 ///
10780 /// This routine is only called when we have AVX2 and thus a reasonable
10781 /// instruction set for v32i8 shuffling..
10782 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10783                                        const X86Subtarget *Subtarget,
10784                                        SelectionDAG &DAG) {
10785   SDLoc DL(Op);
10786   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10787   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10788   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10789   ArrayRef<int> Mask = SVOp->getMask();
10790   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10791   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10792
10793   // Whenever we can lower this as a zext, that instruction is strictly faster
10794   // than any alternative. It also allows us to fold memory operands into the
10795   // shuffle in many cases.
10796   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10797                                                          Mask, Subtarget, DAG))
10798     return ZExt;
10799
10800   // Check for being able to broadcast a single element.
10801   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10802                                                         Mask, Subtarget, DAG))
10803     return Broadcast;
10804
10805   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10806                                                 Subtarget, DAG))
10807     return Blend;
10808
10809   // Use dedicated unpack instructions for masks that match their pattern.
10810   if (SDValue V =
10811           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10812     return V;
10813
10814   // Try to use shift instructions.
10815   if (SDValue Shift =
10816           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10817     return Shift;
10818
10819   // Try to use byte rotation instructions.
10820   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10821           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10822     return Rotate;
10823
10824   if (isSingleInputShuffleMask(Mask)) {
10825     // There are no generalized cross-lane shuffle operations available on i8
10826     // element types.
10827     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10828       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10829                                                      Mask, DAG);
10830
10831     SDValue PSHUFBMask[32];
10832     for (int i = 0; i < 32; ++i)
10833       PSHUFBMask[i] =
10834           Mask[i] < 0
10835               ? DAG.getUNDEF(MVT::i8)
10836               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10837                                 MVT::i8);
10838
10839     return DAG.getNode(
10840         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10841         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10842   }
10843
10844   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10845   // shuffle.
10846   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10847           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10848     return Result;
10849
10850   // Otherwise fall back on generic lowering.
10851   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10852 }
10853
10854 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10855 ///
10856 /// This routine either breaks down the specific type of a 256-bit x86 vector
10857 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10858 /// together based on the available instructions.
10859 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10860                                         MVT VT, const X86Subtarget *Subtarget,
10861                                         SelectionDAG &DAG) {
10862   SDLoc DL(Op);
10863   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10864   ArrayRef<int> Mask = SVOp->getMask();
10865
10866   // If we have a single input to the zero element, insert that into V1 if we
10867   // can do so cheaply.
10868   int NumElts = VT.getVectorNumElements();
10869   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10870     return M >= NumElts;
10871   });
10872
10873   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10874     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10875                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10876       return Insertion;
10877
10878   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10879   // can check for those subtargets here and avoid much of the subtarget
10880   // querying in the per-vector-type lowering routines. With AVX1 we have
10881   // essentially *zero* ability to manipulate a 256-bit vector with integer
10882   // types. Since we'll use floating point types there eventually, just
10883   // immediately cast everything to a float and operate entirely in that domain.
10884   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10885     int ElementBits = VT.getScalarSizeInBits();
10886     if (ElementBits < 32)
10887       // No floating point type available, decompose into 128-bit vectors.
10888       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10889
10890     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10891                                 VT.getVectorNumElements());
10892     V1 = DAG.getBitcast(FpVT, V1);
10893     V2 = DAG.getBitcast(FpVT, V2);
10894     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10895   }
10896
10897   switch (VT.SimpleTy) {
10898   case MVT::v4f64:
10899     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10900   case MVT::v4i64:
10901     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10902   case MVT::v8f32:
10903     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10904   case MVT::v8i32:
10905     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10906   case MVT::v16i16:
10907     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10908   case MVT::v32i8:
10909     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10910
10911   default:
10912     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10913   }
10914 }
10915
10916 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10917 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10918                                         ArrayRef<int> Mask,
10919                                         SDValue V1, SDValue V2,
10920                                         SelectionDAG &DAG) {
10921   assert(VT.getScalarSizeInBits() == 64 &&
10922          "Unexpected element type size for 128bit shuffle.");
10923
10924   // To handle 256 bit vector requires VLX and most probably
10925   // function lowerV2X128VectorShuffle() is better solution.
10926   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
10927
10928   SmallVector<int, 4> WidenedMask;
10929   if (!canWidenShuffleElements(Mask, WidenedMask))
10930     return SDValue();
10931
10932   // Form a 128-bit permutation.
10933   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10934   // bits defined by a vshuf64x2 instruction's immediate control byte.
10935   unsigned PermMask = 0, Imm = 0;
10936   unsigned ControlBitsNum = WidenedMask.size() / 2;
10937
10938   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10939     if (WidenedMask[i] == SM_SentinelZero)
10940       return SDValue();
10941
10942     // Use first element in place of undef mask.
10943     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10944     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10945   }
10946
10947   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10948                      DAG.getConstant(PermMask, DL, MVT::i8));
10949 }
10950
10951 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10952                                            ArrayRef<int> Mask, SDValue V1,
10953                                            SDValue V2, SelectionDAG &DAG) {
10954
10955   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10956
10957   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10958   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10959
10960   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10961   if (isSingleInputShuffleMask(Mask))
10962     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10963
10964   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10965 }
10966
10967 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10968 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10969                                        const X86Subtarget *Subtarget,
10970                                        SelectionDAG &DAG) {
10971   SDLoc DL(Op);
10972   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10973   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10974   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10975   ArrayRef<int> Mask = SVOp->getMask();
10976   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10977
10978   if (SDValue Shuf128 =
10979           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10980     return Shuf128;
10981
10982   if (SDValue Unpck =
10983           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10984     return Unpck;
10985
10986   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10987 }
10988
10989 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10990 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10991                                         const X86Subtarget *Subtarget,
10992                                         SelectionDAG &DAG) {
10993   SDLoc DL(Op);
10994   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10995   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10996   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10997   ArrayRef<int> Mask = SVOp->getMask();
10998   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10999
11000   if (SDValue Unpck =
11001           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
11002     return Unpck;
11003
11004   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
11005 }
11006
11007 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
11008 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11009                                        const X86Subtarget *Subtarget,
11010                                        SelectionDAG &DAG) {
11011   SDLoc DL(Op);
11012   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
11013   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
11014   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11015   ArrayRef<int> Mask = SVOp->getMask();
11016   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
11017
11018   if (SDValue Shuf128 =
11019           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
11020     return Shuf128;
11021
11022   if (SDValue Unpck =
11023           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
11024     return Unpck;
11025
11026   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
11027 }
11028
11029 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
11030 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11031                                         const X86Subtarget *Subtarget,
11032                                         SelectionDAG &DAG) {
11033   SDLoc DL(Op);
11034   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11035   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11036   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11037   ArrayRef<int> Mask = SVOp->getMask();
11038   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
11039
11040   if (SDValue Unpck =
11041           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
11042     return Unpck;
11043
11044   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
11045 }
11046
11047 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
11048 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11049                                         const X86Subtarget *Subtarget,
11050                                         SelectionDAG &DAG) {
11051   SDLoc DL(Op);
11052   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11053   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11054   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11055   ArrayRef<int> Mask = SVOp->getMask();
11056   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
11057   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
11058
11059   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
11060 }
11061
11062 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
11063 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11064                                        const X86Subtarget *Subtarget,
11065                                        SelectionDAG &DAG) {
11066   SDLoc DL(Op);
11067   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11068   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11069   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11070   ArrayRef<int> Mask = SVOp->getMask();
11071   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
11072   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
11073
11074   // FIXME: Implement direct support for this type!
11075   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
11076 }
11077
11078 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
11079 ///
11080 /// This routine either breaks down the specific type of a 512-bit x86 vector
11081 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
11082 /// together based on the available instructions.
11083 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11084                                         MVT VT, const X86Subtarget *Subtarget,
11085                                         SelectionDAG &DAG) {
11086   SDLoc DL(Op);
11087   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11088   ArrayRef<int> Mask = SVOp->getMask();
11089   assert(Subtarget->hasAVX512() &&
11090          "Cannot lower 512-bit vectors w/ basic ISA!");
11091
11092   // Check for being able to broadcast a single element.
11093   if (SDValue Broadcast =
11094           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
11095     return Broadcast;
11096
11097   // Dispatch to each element type for lowering. If we don't have supprot for
11098   // specific element type shuffles at 512 bits, immediately split them and
11099   // lower them. Each lowering routine of a given type is allowed to assume that
11100   // the requisite ISA extensions for that element type are available.
11101   switch (VT.SimpleTy) {
11102   case MVT::v8f64:
11103     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11104   case MVT::v16f32:
11105     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11106   case MVT::v8i64:
11107     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11108   case MVT::v16i32:
11109     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11110   case MVT::v32i16:
11111     if (Subtarget->hasBWI())
11112       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
11113     break;
11114   case MVT::v64i8:
11115     if (Subtarget->hasBWI())
11116       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
11117     break;
11118
11119   default:
11120     llvm_unreachable("Not a valid 512-bit x86 vector type!");
11121   }
11122
11123   // Otherwise fall back on splitting.
11124   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11125 }
11126
11127 // Lower vXi1 vector shuffles.
11128 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
11129 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
11130 // vector, shuffle and then truncate it back.
11131 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11132                                       MVT VT, const X86Subtarget *Subtarget,
11133                                       SelectionDAG &DAG) {
11134   SDLoc DL(Op);
11135   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11136   ArrayRef<int> Mask = SVOp->getMask();
11137   assert(Subtarget->hasAVX512() &&
11138          "Cannot lower 512-bit vectors w/o basic ISA!");
11139   MVT ExtVT;
11140   switch (VT.SimpleTy) {
11141   default:
11142     llvm_unreachable("Expected a vector of i1 elements");
11143   case MVT::v2i1:
11144     ExtVT = MVT::v2i64;
11145     break;
11146   case MVT::v4i1:
11147     ExtVT = MVT::v4i32;
11148     break;
11149   case MVT::v8i1:
11150     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11151     break;
11152   case MVT::v16i1:
11153     ExtVT = MVT::v16i32;
11154     break;
11155   case MVT::v32i1:
11156     ExtVT = MVT::v32i16;
11157     break;
11158   case MVT::v64i1:
11159     ExtVT = MVT::v64i8;
11160     break;
11161   }
11162
11163   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11164     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11165   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11166     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11167   else
11168     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11169
11170   if (V2.isUndef())
11171     V2 = DAG.getUNDEF(ExtVT);
11172   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11173     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11174   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11175     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11176   else
11177     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11178   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11179                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11180 }
11181 /// \brief Top-level lowering for x86 vector shuffles.
11182 ///
11183 /// This handles decomposition, canonicalization, and lowering of all x86
11184 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11185 /// above in helper routines. The canonicalization attempts to widen shuffles
11186 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11187 /// s.t. only one of the two inputs needs to be tested, etc.
11188 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11189                                   SelectionDAG &DAG) {
11190   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11191   ArrayRef<int> Mask = SVOp->getMask();
11192   SDValue V1 = Op.getOperand(0);
11193   SDValue V2 = Op.getOperand(1);
11194   MVT VT = Op.getSimpleValueType();
11195   int NumElements = VT.getVectorNumElements();
11196   SDLoc dl(Op);
11197   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11198
11199   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11200          "Can't lower MMX shuffles");
11201
11202   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11203   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11204   if (V1IsUndef && V2IsUndef)
11205     return DAG.getUNDEF(VT);
11206
11207   // When we create a shuffle node we put the UNDEF node to second operand,
11208   // but in some cases the first operand may be transformed to UNDEF.
11209   // In this case we should just commute the node.
11210   if (V1IsUndef)
11211     return DAG.getCommutedVectorShuffle(*SVOp);
11212
11213   // Check for non-undef masks pointing at an undef vector and make the masks
11214   // undef as well. This makes it easier to match the shuffle based solely on
11215   // the mask.
11216   if (V2IsUndef)
11217     for (int M : Mask)
11218       if (M >= NumElements) {
11219         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11220         for (int &M : NewMask)
11221           if (M >= NumElements)
11222             M = -1;
11223         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11224       }
11225
11226   // We actually see shuffles that are entirely re-arrangements of a set of
11227   // zero inputs. This mostly happens while decomposing complex shuffles into
11228   // simple ones. Directly lower these as a buildvector of zeros.
11229   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11230   if (Zeroable.all())
11231     return getZeroVector(VT, Subtarget, DAG, dl);
11232
11233   // Try to collapse shuffles into using a vector type with fewer elements but
11234   // wider element types. We cap this to not form integers or floating point
11235   // elements wider than 64 bits, but it might be interesting to form i128
11236   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11237   SmallVector<int, 16> WidenedMask;
11238   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11239       canWidenShuffleElements(Mask, WidenedMask)) {
11240     MVT NewEltVT = VT.isFloatingPoint()
11241                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11242                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11243     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11244     // Make sure that the new vector type is legal. For example, v2f64 isn't
11245     // legal on SSE1.
11246     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11247       V1 = DAG.getBitcast(NewVT, V1);
11248       V2 = DAG.getBitcast(NewVT, V2);
11249       return DAG.getBitcast(
11250           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11251     }
11252   }
11253
11254   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11255   for (int M : SVOp->getMask())
11256     if (M < 0)
11257       ++NumUndefElements;
11258     else if (M < NumElements)
11259       ++NumV1Elements;
11260     else
11261       ++NumV2Elements;
11262
11263   // Commute the shuffle as needed such that more elements come from V1 than
11264   // V2. This allows us to match the shuffle pattern strictly on how many
11265   // elements come from V1 without handling the symmetric cases.
11266   if (NumV2Elements > NumV1Elements)
11267     return DAG.getCommutedVectorShuffle(*SVOp);
11268
11269   // When the number of V1 and V2 elements are the same, try to minimize the
11270   // number of uses of V2 in the low half of the vector. When that is tied,
11271   // ensure that the sum of indices for V1 is equal to or lower than the sum
11272   // indices for V2. When those are equal, try to ensure that the number of odd
11273   // indices for V1 is lower than the number of odd indices for V2.
11274   if (NumV1Elements == NumV2Elements) {
11275     int LowV1Elements = 0, LowV2Elements = 0;
11276     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11277       if (M >= NumElements)
11278         ++LowV2Elements;
11279       else if (M >= 0)
11280         ++LowV1Elements;
11281     if (LowV2Elements > LowV1Elements) {
11282       return DAG.getCommutedVectorShuffle(*SVOp);
11283     } else if (LowV2Elements == LowV1Elements) {
11284       int SumV1Indices = 0, SumV2Indices = 0;
11285       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11286         if (SVOp->getMask()[i] >= NumElements)
11287           SumV2Indices += i;
11288         else if (SVOp->getMask()[i] >= 0)
11289           SumV1Indices += i;
11290       if (SumV2Indices < SumV1Indices) {
11291         return DAG.getCommutedVectorShuffle(*SVOp);
11292       } else if (SumV2Indices == SumV1Indices) {
11293         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11294         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11295           if (SVOp->getMask()[i] >= NumElements)
11296             NumV2OddIndices += i % 2;
11297           else if (SVOp->getMask()[i] >= 0)
11298             NumV1OddIndices += i % 2;
11299         if (NumV2OddIndices < NumV1OddIndices)
11300           return DAG.getCommutedVectorShuffle(*SVOp);
11301       }
11302     }
11303   }
11304
11305   // For each vector width, delegate to a specialized lowering routine.
11306   if (VT.is128BitVector())
11307     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11308
11309   if (VT.is256BitVector())
11310     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11311
11312   if (VT.is512BitVector())
11313     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11314
11315   if (Is1BitVector)
11316     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11317   llvm_unreachable("Unimplemented!");
11318 }
11319
11320 // This function assumes its argument is a BUILD_VECTOR of constants or
11321 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11322 // true.
11323 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11324                                     unsigned &MaskValue) {
11325   MaskValue = 0;
11326   unsigned NumElems = BuildVector->getNumOperands();
11327
11328   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11329   // We don't handle the >2 lanes case right now.
11330   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11331   if (NumLanes > 2)
11332     return false;
11333
11334   unsigned NumElemsInLane = NumElems / NumLanes;
11335
11336   // Blend for v16i16 should be symmetric for the both lanes.
11337   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11338     SDValue EltCond = BuildVector->getOperand(i);
11339     SDValue SndLaneEltCond =
11340         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11341
11342     int Lane1Cond = -1, Lane2Cond = -1;
11343     if (isa<ConstantSDNode>(EltCond))
11344       Lane1Cond = !isNullConstant(EltCond);
11345     if (isa<ConstantSDNode>(SndLaneEltCond))
11346       Lane2Cond = !isNullConstant(SndLaneEltCond);
11347
11348     unsigned LaneMask = 0;
11349     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11350       // Lane1Cond != 0, means we want the first argument.
11351       // Lane1Cond == 0, means we want the second argument.
11352       // The encoding of this argument is 0 for the first argument, 1
11353       // for the second. Therefore, invert the condition.
11354       LaneMask = !Lane1Cond << i;
11355     else if (Lane1Cond < 0)
11356       LaneMask = !Lane2Cond << i;
11357     else
11358       return false;
11359
11360     MaskValue |= LaneMask;
11361     if (NumLanes == 2)
11362       MaskValue |= LaneMask << NumElemsInLane;
11363   }
11364   return true;
11365 }
11366
11367 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11368 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11369                                            const X86Subtarget *Subtarget,
11370                                            SelectionDAG &DAG) {
11371   SDValue Cond = Op.getOperand(0);
11372   SDValue LHS = Op.getOperand(1);
11373   SDValue RHS = Op.getOperand(2);
11374   SDLoc dl(Op);
11375   MVT VT = Op.getSimpleValueType();
11376
11377   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11378     return SDValue();
11379   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11380
11381   // Only non-legal VSELECTs reach this lowering, convert those into generic
11382   // shuffles and re-use the shuffle lowering path for blends.
11383   SmallVector<int, 32> Mask;
11384   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11385     SDValue CondElt = CondBV->getOperand(i);
11386     Mask.push_back(
11387         isa<ConstantSDNode>(CondElt) ? i + (isNullConstant(CondElt) ? Size : 0)
11388                                      : -1);
11389   }
11390   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11391 }
11392
11393 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11394   // A vselect where all conditions and data are constants can be optimized into
11395   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11396   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11397       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11398       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11399     return SDValue();
11400
11401   // Try to lower this to a blend-style vector shuffle. This can handle all
11402   // constant condition cases.
11403   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11404     return BlendOp;
11405
11406   // Variable blends are only legal from SSE4.1 onward.
11407   if (!Subtarget->hasSSE41())
11408     return SDValue();
11409
11410   // Only some types will be legal on some subtargets. If we can emit a legal
11411   // VSELECT-matching blend, return Op, and but if we need to expand, return
11412   // a null value.
11413   switch (Op.getSimpleValueType().SimpleTy) {
11414   default:
11415     // Most of the vector types have blends past SSE4.1.
11416     return Op;
11417
11418   case MVT::v32i8:
11419     // The byte blends for AVX vectors were introduced only in AVX2.
11420     if (Subtarget->hasAVX2())
11421       return Op;
11422
11423     return SDValue();
11424
11425   case MVT::v8i16:
11426   case MVT::v16i16:
11427     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11428     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11429       return Op;
11430
11431     // FIXME: We should custom lower this by fixing the condition and using i8
11432     // blends.
11433     return SDValue();
11434   }
11435 }
11436
11437 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11438   MVT VT = Op.getSimpleValueType();
11439   SDLoc dl(Op);
11440
11441   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11442     return SDValue();
11443
11444   if (VT.getSizeInBits() == 8) {
11445     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11446                                   Op.getOperand(0), Op.getOperand(1));
11447     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11448                                   DAG.getValueType(VT));
11449     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11450   }
11451
11452   if (VT.getSizeInBits() == 16) {
11453     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11454     if (isNullConstant(Op.getOperand(1)))
11455       return DAG.getNode(
11456           ISD::TRUNCATE, dl, MVT::i16,
11457           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11458                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11459                       Op.getOperand(1)));
11460     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11461                                   Op.getOperand(0), Op.getOperand(1));
11462     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11463                                   DAG.getValueType(VT));
11464     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11465   }
11466
11467   if (VT == MVT::f32) {
11468     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11469     // the result back to FR32 register. It's only worth matching if the
11470     // result has a single use which is a store or a bitcast to i32.  And in
11471     // the case of a store, it's not worth it if the index is a constant 0,
11472     // because a MOVSSmr can be used instead, which is smaller and faster.
11473     if (!Op.hasOneUse())
11474       return SDValue();
11475     SDNode *User = *Op.getNode()->use_begin();
11476     if ((User->getOpcode() != ISD::STORE ||
11477          isNullConstant(Op.getOperand(1))) &&
11478         (User->getOpcode() != ISD::BITCAST ||
11479          User->getValueType(0) != MVT::i32))
11480       return SDValue();
11481     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11482                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11483                                   Op.getOperand(1));
11484     return DAG.getBitcast(MVT::f32, Extract);
11485   }
11486
11487   if (VT == MVT::i32 || VT == MVT::i64) {
11488     // ExtractPS/pextrq works with constant index.
11489     if (isa<ConstantSDNode>(Op.getOperand(1)))
11490       return Op;
11491   }
11492   return SDValue();
11493 }
11494
11495 /// Extract one bit from mask vector, like v16i1 or v8i1.
11496 /// AVX-512 feature.
11497 SDValue
11498 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11499   SDValue Vec = Op.getOperand(0);
11500   SDLoc dl(Vec);
11501   MVT VecVT = Vec.getSimpleValueType();
11502   SDValue Idx = Op.getOperand(1);
11503   MVT EltVT = Op.getSimpleValueType();
11504
11505   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11506   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11507          "Unexpected vector type in ExtractBitFromMaskVector");
11508
11509   // variable index can't be handled in mask registers,
11510   // extend vector to VR512
11511   if (!isa<ConstantSDNode>(Idx)) {
11512     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11513     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11514     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11515                               ExtVT.getVectorElementType(), Ext, Idx);
11516     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11517   }
11518
11519   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11520   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11521   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11522     rc = getRegClassFor(MVT::v16i1);
11523   unsigned MaxSift = rc->getSize()*8 - 1;
11524   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11525                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11526   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11527                     DAG.getConstant(MaxSift, dl, MVT::i8));
11528   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11529                        DAG.getIntPtrConstant(0, dl));
11530 }
11531
11532 SDValue
11533 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11534                                            SelectionDAG &DAG) const {
11535   SDLoc dl(Op);
11536   SDValue Vec = Op.getOperand(0);
11537   MVT VecVT = Vec.getSimpleValueType();
11538   SDValue Idx = Op.getOperand(1);
11539
11540   if (Op.getSimpleValueType() == MVT::i1)
11541     return ExtractBitFromMaskVector(Op, DAG);
11542
11543   if (!isa<ConstantSDNode>(Idx)) {
11544     if (VecVT.is512BitVector() ||
11545         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11546          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11547
11548       MVT MaskEltVT =
11549         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11550       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11551                                     MaskEltVT.getSizeInBits());
11552
11553       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11554       auto PtrVT = getPointerTy(DAG.getDataLayout());
11555       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11556                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11557                                  DAG.getConstant(0, dl, PtrVT));
11558       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11559       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11560                          DAG.getConstant(0, dl, PtrVT));
11561     }
11562     return SDValue();
11563   }
11564
11565   // If this is a 256-bit vector result, first extract the 128-bit vector and
11566   // then extract the element from the 128-bit vector.
11567   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11568
11569     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11570     // Get the 128-bit vector.
11571     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11572     MVT EltVT = VecVT.getVectorElementType();
11573
11574     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11575     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11576
11577     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11578     // this can be done with a mask.
11579     IdxVal &= ElemsPerChunk - 1;
11580     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11581                        DAG.getConstant(IdxVal, dl, MVT::i32));
11582   }
11583
11584   assert(VecVT.is128BitVector() && "Unexpected vector length");
11585
11586   if (Subtarget->hasSSE41())
11587     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11588       return Res;
11589
11590   MVT VT = Op.getSimpleValueType();
11591   // TODO: handle v16i8.
11592   if (VT.getSizeInBits() == 16) {
11593     SDValue Vec = Op.getOperand(0);
11594     if (isNullConstant(Op.getOperand(1)))
11595       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11596                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11597                                      DAG.getBitcast(MVT::v4i32, Vec),
11598                                      Op.getOperand(1)));
11599     // Transform it so it match pextrw which produces a 32-bit result.
11600     MVT EltVT = MVT::i32;
11601     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11602                                   Op.getOperand(0), Op.getOperand(1));
11603     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11604                                   DAG.getValueType(VT));
11605     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11606   }
11607
11608   if (VT.getSizeInBits() == 32) {
11609     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11610     if (Idx == 0)
11611       return Op;
11612
11613     // SHUFPS the element to the lowest double word, then movss.
11614     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11615     MVT VVT = Op.getOperand(0).getSimpleValueType();
11616     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11617                                        DAG.getUNDEF(VVT), Mask);
11618     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11619                        DAG.getIntPtrConstant(0, dl));
11620   }
11621
11622   if (VT.getSizeInBits() == 64) {
11623     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11624     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11625     //        to match extract_elt for f64.
11626     if (isNullConstant(Op.getOperand(1)))
11627       return Op;
11628
11629     // UNPCKHPD the element to the lowest double word, then movsd.
11630     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11631     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11632     int Mask[2] = { 1, -1 };
11633     MVT VVT = Op.getOperand(0).getSimpleValueType();
11634     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11635                                        DAG.getUNDEF(VVT), Mask);
11636     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11637                        DAG.getIntPtrConstant(0, dl));
11638   }
11639
11640   return SDValue();
11641 }
11642
11643 /// Insert one bit to mask vector, like v16i1 or v8i1.
11644 /// AVX-512 feature.
11645 SDValue
11646 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11647   SDLoc dl(Op);
11648   SDValue Vec = Op.getOperand(0);
11649   SDValue Elt = Op.getOperand(1);
11650   SDValue Idx = Op.getOperand(2);
11651   MVT VecVT = Vec.getSimpleValueType();
11652
11653   if (!isa<ConstantSDNode>(Idx)) {
11654     // Non constant index. Extend source and destination,
11655     // insert element and then truncate the result.
11656     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11657     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11658     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11659       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11660       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11661     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11662   }
11663
11664   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11665   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11666   if (IdxVal)
11667     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11668                            DAG.getConstant(IdxVal, dl, MVT::i8));
11669   if (Vec.getOpcode() == ISD::UNDEF)
11670     return EltInVec;
11671   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11672 }
11673
11674 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11675                                                   SelectionDAG &DAG) const {
11676   MVT VT = Op.getSimpleValueType();
11677   MVT EltVT = VT.getVectorElementType();
11678
11679   if (EltVT == MVT::i1)
11680     return InsertBitToMaskVector(Op, DAG);
11681
11682   SDLoc dl(Op);
11683   SDValue N0 = Op.getOperand(0);
11684   SDValue N1 = Op.getOperand(1);
11685   SDValue N2 = Op.getOperand(2);
11686   if (!isa<ConstantSDNode>(N2))
11687     return SDValue();
11688   auto *N2C = cast<ConstantSDNode>(N2);
11689   unsigned IdxVal = N2C->getZExtValue();
11690
11691   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11692   // into that, and then insert the subvector back into the result.
11693   if (VT.is256BitVector() || VT.is512BitVector()) {
11694     // With a 256-bit vector, we can insert into the zero element efficiently
11695     // using a blend if we have AVX or AVX2 and the right data type.
11696     if (VT.is256BitVector() && IdxVal == 0) {
11697       // TODO: It is worthwhile to cast integer to floating point and back
11698       // and incur a domain crossing penalty if that's what we'll end up
11699       // doing anyway after extracting to a 128-bit vector.
11700       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11701           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11702         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11703         N2 = DAG.getIntPtrConstant(1, dl);
11704         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11705       }
11706     }
11707
11708     // Get the desired 128-bit vector chunk.
11709     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11710
11711     // Insert the element into the desired chunk.
11712     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11713     assert(isPowerOf2_32(NumEltsIn128));
11714     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11715     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11716
11717     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11718                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11719
11720     // Insert the changed part back into the bigger vector
11721     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11722   }
11723   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11724
11725   if (Subtarget->hasSSE41()) {
11726     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11727       unsigned Opc;
11728       if (VT == MVT::v8i16) {
11729         Opc = X86ISD::PINSRW;
11730       } else {
11731         assert(VT == MVT::v16i8);
11732         Opc = X86ISD::PINSRB;
11733       }
11734
11735       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11736       // argument.
11737       if (N1.getValueType() != MVT::i32)
11738         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11739       if (N2.getValueType() != MVT::i32)
11740         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11741       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11742     }
11743
11744     if (EltVT == MVT::f32) {
11745       // Bits [7:6] of the constant are the source select. This will always be
11746       //   zero here. The DAG Combiner may combine an extract_elt index into
11747       //   these bits. For example (insert (extract, 3), 2) could be matched by
11748       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11749       // Bits [5:4] of the constant are the destination select. This is the
11750       //   value of the incoming immediate.
11751       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11752       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11753
11754       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11755       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11756         // If this is an insertion of 32-bits into the low 32-bits of
11757         // a vector, we prefer to generate a blend with immediate rather
11758         // than an insertps. Blends are simpler operations in hardware and so
11759         // will always have equal or better performance than insertps.
11760         // But if optimizing for size and there's a load folding opportunity,
11761         // generate insertps because blendps does not have a 32-bit memory
11762         // operand form.
11763         N2 = DAG.getIntPtrConstant(1, dl);
11764         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11765         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11766       }
11767       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11768       // Create this as a scalar to vector..
11769       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11770       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11771     }
11772
11773     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11774       // PINSR* works with constant index.
11775       return Op;
11776     }
11777   }
11778
11779   if (EltVT == MVT::i8)
11780     return SDValue();
11781
11782   if (EltVT.getSizeInBits() == 16) {
11783     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11784     // as its second argument.
11785     if (N1.getValueType() != MVT::i32)
11786       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11787     if (N2.getValueType() != MVT::i32)
11788       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11789     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11790   }
11791   return SDValue();
11792 }
11793
11794 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11795   SDLoc dl(Op);
11796   MVT OpVT = Op.getSimpleValueType();
11797
11798   // If this is a 256-bit vector result, first insert into a 128-bit
11799   // vector and then insert into the 256-bit vector.
11800   if (!OpVT.is128BitVector()) {
11801     // Insert into a 128-bit vector.
11802     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11803     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11804                                  OpVT.getVectorNumElements() / SizeFactor);
11805
11806     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11807
11808     // Insert the 128-bit vector.
11809     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11810   }
11811
11812   if (OpVT == MVT::v1i64 &&
11813       Op.getOperand(0).getValueType() == MVT::i64)
11814     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11815
11816   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11817   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11818   return DAG.getBitcast(
11819       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11820 }
11821
11822 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11823 // a simple subregister reference or explicit instructions to grab
11824 // upper bits of a vector.
11825 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11826                                       SelectionDAG &DAG) {
11827   SDLoc dl(Op);
11828   SDValue In =  Op.getOperand(0);
11829   SDValue Idx = Op.getOperand(1);
11830   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11831   MVT ResVT   = Op.getSimpleValueType();
11832   MVT InVT    = In.getSimpleValueType();
11833
11834   if (Subtarget->hasFp256()) {
11835     if (ResVT.is128BitVector() &&
11836         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11837         isa<ConstantSDNode>(Idx)) {
11838       return Extract128BitVector(In, IdxVal, DAG, dl);
11839     }
11840     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11841         isa<ConstantSDNode>(Idx)) {
11842       return Extract256BitVector(In, IdxVal, DAG, dl);
11843     }
11844   }
11845   return SDValue();
11846 }
11847
11848 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11849 // simple superregister reference or explicit instructions to insert
11850 // the upper bits of a vector.
11851 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11852                                      SelectionDAG &DAG) {
11853   if (!Subtarget->hasAVX())
11854     return SDValue();
11855
11856   SDLoc dl(Op);
11857   SDValue Vec = Op.getOperand(0);
11858   SDValue SubVec = Op.getOperand(1);
11859   SDValue Idx = Op.getOperand(2);
11860
11861   if (!isa<ConstantSDNode>(Idx))
11862     return SDValue();
11863
11864   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11865   MVT OpVT = Op.getSimpleValueType();
11866   MVT SubVecVT = SubVec.getSimpleValueType();
11867
11868   // Fold two 16-byte subvector loads into one 32-byte load:
11869   // (insert_subvector (insert_subvector undef, (load addr), 0),
11870   //                   (load addr + 16), Elts/2)
11871   // --> load32 addr
11872   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11873       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11874       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11875     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11876     if (Idx2 && Idx2->getZExtValue() == 0) {
11877       SDValue SubVec2 = Vec.getOperand(1);
11878       // If needed, look through a bitcast to get to the load.
11879       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11880         SubVec2 = SubVec2.getOperand(0);
11881
11882       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11883         bool Fast;
11884         unsigned Alignment = FirstLd->getAlignment();
11885         unsigned AS = FirstLd->getAddressSpace();
11886         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11887         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11888                                     OpVT, AS, Alignment, &Fast) && Fast) {
11889           SDValue Ops[] = { SubVec2, SubVec };
11890           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11891             return Ld;
11892         }
11893       }
11894     }
11895   }
11896
11897   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11898       SubVecVT.is128BitVector())
11899     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11900
11901   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11902     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11903
11904   if (OpVT.getVectorElementType() == MVT::i1)
11905     return Insert1BitVector(Op, DAG);
11906
11907   return SDValue();
11908 }
11909
11910 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11911 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11912 // one of the above mentioned nodes. It has to be wrapped because otherwise
11913 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11914 // be used to form addressing mode. These wrapped nodes will be selected
11915 // into MOV32ri.
11916 SDValue
11917 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11918   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11919
11920   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11921   // global base reg.
11922   unsigned char OpFlag = 0;
11923   unsigned WrapperKind = X86ISD::Wrapper;
11924   CodeModel::Model M = DAG.getTarget().getCodeModel();
11925
11926   if (Subtarget->isPICStyleRIPRel() &&
11927       (M == CodeModel::Small || M == CodeModel::Kernel))
11928     WrapperKind = X86ISD::WrapperRIP;
11929   else if (Subtarget->isPICStyleGOT())
11930     OpFlag = X86II::MO_GOTOFF;
11931   else if (Subtarget->isPICStyleStubPIC())
11932     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11933
11934   auto PtrVT = getPointerTy(DAG.getDataLayout());
11935   SDValue Result = DAG.getTargetConstantPool(
11936       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11937   SDLoc DL(CP);
11938   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11939   // With PIC, the address is actually $g + Offset.
11940   if (OpFlag) {
11941     Result =
11942         DAG.getNode(ISD::ADD, DL, PtrVT,
11943                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11944   }
11945
11946   return Result;
11947 }
11948
11949 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11950   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11951
11952   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11953   // global base reg.
11954   unsigned char OpFlag = 0;
11955   unsigned WrapperKind = X86ISD::Wrapper;
11956   CodeModel::Model M = DAG.getTarget().getCodeModel();
11957
11958   if (Subtarget->isPICStyleRIPRel() &&
11959       (M == CodeModel::Small || M == CodeModel::Kernel))
11960     WrapperKind = X86ISD::WrapperRIP;
11961   else if (Subtarget->isPICStyleGOT())
11962     OpFlag = X86II::MO_GOTOFF;
11963   else if (Subtarget->isPICStyleStubPIC())
11964     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11965
11966   auto PtrVT = getPointerTy(DAG.getDataLayout());
11967   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11968   SDLoc DL(JT);
11969   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11970
11971   // With PIC, the address is actually $g + Offset.
11972   if (OpFlag)
11973     Result =
11974         DAG.getNode(ISD::ADD, DL, PtrVT,
11975                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11976
11977   return Result;
11978 }
11979
11980 SDValue
11981 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11982   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11983
11984   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11985   // global base reg.
11986   unsigned char OpFlag = 0;
11987   unsigned WrapperKind = X86ISD::Wrapper;
11988   CodeModel::Model M = DAG.getTarget().getCodeModel();
11989
11990   if (Subtarget->isPICStyleRIPRel() &&
11991       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11992     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11993       OpFlag = X86II::MO_GOTPCREL;
11994     WrapperKind = X86ISD::WrapperRIP;
11995   } else if (Subtarget->isPICStyleGOT()) {
11996     OpFlag = X86II::MO_GOT;
11997   } else if (Subtarget->isPICStyleStubPIC()) {
11998     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11999   } else if (Subtarget->isPICStyleStubNoDynamic()) {
12000     OpFlag = X86II::MO_DARWIN_NONLAZY;
12001   }
12002
12003   auto PtrVT = getPointerTy(DAG.getDataLayout());
12004   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
12005
12006   SDLoc DL(Op);
12007   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12008
12009   // With PIC, the address is actually $g + Offset.
12010   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
12011       !Subtarget->is64Bit()) {
12012     Result =
12013         DAG.getNode(ISD::ADD, DL, PtrVT,
12014                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
12015   }
12016
12017   // For symbols that require a load from a stub to get the address, emit the
12018   // load.
12019   if (isGlobalStubReference(OpFlag))
12020     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
12021                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12022                          false, false, false, 0);
12023
12024   return Result;
12025 }
12026
12027 SDValue
12028 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
12029   // Create the TargetBlockAddressAddress node.
12030   unsigned char OpFlags =
12031     Subtarget->ClassifyBlockAddressReference();
12032   CodeModel::Model M = DAG.getTarget().getCodeModel();
12033   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
12034   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
12035   SDLoc dl(Op);
12036   auto PtrVT = getPointerTy(DAG.getDataLayout());
12037   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
12038
12039   if (Subtarget->isPICStyleRIPRel() &&
12040       (M == CodeModel::Small || M == CodeModel::Kernel))
12041     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12042   else
12043     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12044
12045   // With PIC, the address is actually $g + Offset.
12046   if (isGlobalRelativeToPICBase(OpFlags)) {
12047     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12048                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12049   }
12050
12051   return Result;
12052 }
12053
12054 SDValue
12055 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
12056                                       int64_t Offset, SelectionDAG &DAG) const {
12057   // Create the TargetGlobalAddress node, folding in the constant
12058   // offset if it is legal.
12059   unsigned char OpFlags =
12060       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
12061   CodeModel::Model M = DAG.getTarget().getCodeModel();
12062   auto PtrVT = getPointerTy(DAG.getDataLayout());
12063   SDValue Result;
12064   if (OpFlags == X86II::MO_NO_FLAG &&
12065       X86::isOffsetSuitableForCodeModel(Offset, M)) {
12066     // A direct static reference to a global.
12067     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
12068     Offset = 0;
12069   } else {
12070     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
12071   }
12072
12073   if (Subtarget->isPICStyleRIPRel() &&
12074       (M == CodeModel::Small || M == CodeModel::Kernel))
12075     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12076   else
12077     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12078
12079   // With PIC, the address is actually $g + Offset.
12080   if (isGlobalRelativeToPICBase(OpFlags)) {
12081     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12082                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12083   }
12084
12085   // For globals that require a load from a stub to get the address, emit the
12086   // load.
12087   if (isGlobalStubReference(OpFlags))
12088     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
12089                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12090                          false, false, false, 0);
12091
12092   // If there was a non-zero offset that we didn't fold, create an explicit
12093   // addition for it.
12094   if (Offset != 0)
12095     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
12096                          DAG.getConstant(Offset, dl, PtrVT));
12097
12098   return Result;
12099 }
12100
12101 SDValue
12102 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
12103   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12104   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12105   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12106 }
12107
12108 static SDValue
12109 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12110            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12111            unsigned char OperandFlags, bool LocalDynamic = false) {
12112   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12113   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12114   SDLoc dl(GA);
12115   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12116                                            GA->getValueType(0),
12117                                            GA->getOffset(),
12118                                            OperandFlags);
12119
12120   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12121                                            : X86ISD::TLSADDR;
12122
12123   if (InFlag) {
12124     SDValue Ops[] = { Chain,  TGA, *InFlag };
12125     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12126   } else {
12127     SDValue Ops[]  = { Chain, TGA };
12128     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12129   }
12130
12131   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12132   MFI->setAdjustsStack(true);
12133   MFI->setHasCalls(true);
12134
12135   SDValue Flag = Chain.getValue(1);
12136   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12137 }
12138
12139 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12140 static SDValue
12141 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12142                                 const EVT PtrVT) {
12143   SDValue InFlag;
12144   SDLoc dl(GA);  // ? function entry point might be better
12145   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12146                                    DAG.getNode(X86ISD::GlobalBaseReg,
12147                                                SDLoc(), PtrVT), InFlag);
12148   InFlag = Chain.getValue(1);
12149
12150   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12151 }
12152
12153 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12154 static SDValue
12155 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12156                                 const EVT PtrVT) {
12157   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12158                     X86::RAX, X86II::MO_TLSGD);
12159 }
12160
12161 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12162                                            SelectionDAG &DAG,
12163                                            const EVT PtrVT,
12164                                            bool is64Bit) {
12165   SDLoc dl(GA);
12166
12167   // Get the start address of the TLS block for this module.
12168   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12169       .getInfo<X86MachineFunctionInfo>();
12170   MFI->incNumLocalDynamicTLSAccesses();
12171
12172   SDValue Base;
12173   if (is64Bit) {
12174     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12175                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12176   } else {
12177     SDValue InFlag;
12178     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12179         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12180     InFlag = Chain.getValue(1);
12181     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12182                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12183   }
12184
12185   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12186   // of Base.
12187
12188   // Build x@dtpoff.
12189   unsigned char OperandFlags = X86II::MO_DTPOFF;
12190   unsigned WrapperKind = X86ISD::Wrapper;
12191   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12192                                            GA->getValueType(0),
12193                                            GA->getOffset(), OperandFlags);
12194   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12195
12196   // Add x@dtpoff with the base.
12197   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12198 }
12199
12200 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12201 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12202                                    const EVT PtrVT, TLSModel::Model model,
12203                                    bool is64Bit, bool isPIC) {
12204   SDLoc dl(GA);
12205
12206   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12207   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12208                                                          is64Bit ? 257 : 256));
12209
12210   SDValue ThreadPointer =
12211       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12212                   MachinePointerInfo(Ptr), false, false, false, 0);
12213
12214   unsigned char OperandFlags = 0;
12215   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12216   // initialexec.
12217   unsigned WrapperKind = X86ISD::Wrapper;
12218   if (model == TLSModel::LocalExec) {
12219     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12220   } else if (model == TLSModel::InitialExec) {
12221     if (is64Bit) {
12222       OperandFlags = X86II::MO_GOTTPOFF;
12223       WrapperKind = X86ISD::WrapperRIP;
12224     } else {
12225       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12226     }
12227   } else {
12228     llvm_unreachable("Unexpected model");
12229   }
12230
12231   // emit "addl x@ntpoff,%eax" (local exec)
12232   // or "addl x@indntpoff,%eax" (initial exec)
12233   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12234   SDValue TGA =
12235       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12236                                  GA->getOffset(), OperandFlags);
12237   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12238
12239   if (model == TLSModel::InitialExec) {
12240     if (isPIC && !is64Bit) {
12241       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12242                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12243                            Offset);
12244     }
12245
12246     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12247                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12248                          false, false, false, 0);
12249   }
12250
12251   // The address of the thread local variable is the add of the thread
12252   // pointer with the offset of the variable.
12253   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12254 }
12255
12256 SDValue
12257 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12258
12259   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12260   const GlobalValue *GV = GA->getGlobal();
12261   auto PtrVT = getPointerTy(DAG.getDataLayout());
12262
12263   if (Subtarget->isTargetELF()) {
12264     if (DAG.getTarget().Options.EmulatedTLS)
12265       return LowerToTLSEmulatedModel(GA, DAG);
12266     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12267     switch (model) {
12268       case TLSModel::GeneralDynamic:
12269         if (Subtarget->is64Bit())
12270           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12271         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12272       case TLSModel::LocalDynamic:
12273         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12274                                            Subtarget->is64Bit());
12275       case TLSModel::InitialExec:
12276       case TLSModel::LocalExec:
12277         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12278                                    DAG.getTarget().getRelocationModel() ==
12279                                        Reloc::PIC_);
12280     }
12281     llvm_unreachable("Unknown TLS model.");
12282   }
12283
12284   if (Subtarget->isTargetDarwin()) {
12285     // Darwin only has one model of TLS.  Lower to that.
12286     unsigned char OpFlag = 0;
12287     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12288                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12289
12290     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12291     // global base reg.
12292     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12293                  !Subtarget->is64Bit();
12294     if (PIC32)
12295       OpFlag = X86II::MO_TLVP_PIC_BASE;
12296     else
12297       OpFlag = X86II::MO_TLVP;
12298     SDLoc DL(Op);
12299     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12300                                                 GA->getValueType(0),
12301                                                 GA->getOffset(), OpFlag);
12302     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12303
12304     // With PIC32, the address is actually $g + Offset.
12305     if (PIC32)
12306       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12307                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12308                            Offset);
12309
12310     // Lowering the machine isd will make sure everything is in the right
12311     // location.
12312     SDValue Chain = DAG.getEntryNode();
12313     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12314     SDValue Args[] = { Chain, Offset };
12315     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12316
12317     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12318     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12319     MFI->setAdjustsStack(true);
12320
12321     // And our return value (tls address) is in the standard call return value
12322     // location.
12323     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12324     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12325   }
12326
12327   if (Subtarget->isTargetKnownWindowsMSVC() ||
12328       Subtarget->isTargetWindowsGNU()) {
12329     // Just use the implicit TLS architecture
12330     // Need to generate someting similar to:
12331     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12332     //                                  ; from TEB
12333     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12334     //   mov     rcx, qword [rdx+rcx*8]
12335     //   mov     eax, .tls$:tlsvar
12336     //   [rax+rcx] contains the address
12337     // Windows 64bit: gs:0x58
12338     // Windows 32bit: fs:__tls_array
12339
12340     SDLoc dl(GA);
12341     SDValue Chain = DAG.getEntryNode();
12342
12343     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12344     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12345     // use its literal value of 0x2C.
12346     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12347                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12348                                                              256)
12349                                         : Type::getInt32PtrTy(*DAG.getContext(),
12350                                                               257));
12351
12352     SDValue TlsArray = Subtarget->is64Bit()
12353                            ? DAG.getIntPtrConstant(0x58, dl)
12354                            : (Subtarget->isTargetWindowsGNU()
12355                                   ? DAG.getIntPtrConstant(0x2C, dl)
12356                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12357
12358     SDValue ThreadPointer =
12359         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12360                     false, false, 0);
12361
12362     SDValue res;
12363     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12364       res = ThreadPointer;
12365     } else {
12366       // Load the _tls_index variable
12367       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12368       if (Subtarget->is64Bit())
12369         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12370                              MachinePointerInfo(), MVT::i32, false, false,
12371                              false, 0);
12372       else
12373         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12374                           false, false, 0);
12375
12376       auto &DL = DAG.getDataLayout();
12377       SDValue Scale =
12378           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12379       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12380
12381       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12382     }
12383
12384     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12385                       false, 0);
12386
12387     // Get the offset of start of .tls section
12388     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12389                                              GA->getValueType(0),
12390                                              GA->getOffset(), X86II::MO_SECREL);
12391     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12392
12393     // The address of the thread local variable is the add of the thread
12394     // pointer with the offset of the variable.
12395     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12396   }
12397
12398   llvm_unreachable("TLS not implemented for this target.");
12399 }
12400
12401 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12402 /// and take a 2 x i32 value to shift plus a shift amount.
12403 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12404   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12405   MVT VT = Op.getSimpleValueType();
12406   unsigned VTBits = VT.getSizeInBits();
12407   SDLoc dl(Op);
12408   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12409   SDValue ShOpLo = Op.getOperand(0);
12410   SDValue ShOpHi = Op.getOperand(1);
12411   SDValue ShAmt  = Op.getOperand(2);
12412   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12413   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12414   // during isel.
12415   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12416                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12417   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12418                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12419                        : DAG.getConstant(0, dl, VT);
12420
12421   SDValue Tmp2, Tmp3;
12422   if (Op.getOpcode() == ISD::SHL_PARTS) {
12423     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12424     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12425   } else {
12426     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12427     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12428   }
12429
12430   // If the shift amount is larger or equal than the width of a part we can't
12431   // rely on the results of shld/shrd. Insert a test and select the appropriate
12432   // values for large shift amounts.
12433   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12434                                 DAG.getConstant(VTBits, dl, MVT::i8));
12435   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12436                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12437
12438   SDValue Hi, Lo;
12439   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12440   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12441   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12442
12443   if (Op.getOpcode() == ISD::SHL_PARTS) {
12444     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12445     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12446   } else {
12447     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12448     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12449   }
12450
12451   SDValue Ops[2] = { Lo, Hi };
12452   return DAG.getMergeValues(Ops, dl);
12453 }
12454
12455 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12456                                            SelectionDAG &DAG) const {
12457   SDValue Src = Op.getOperand(0);
12458   MVT SrcVT = Src.getSimpleValueType();
12459   MVT VT = Op.getSimpleValueType();
12460   SDLoc dl(Op);
12461
12462   if (SrcVT.isVector()) {
12463     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12464       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12465                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12466                          DAG.getUNDEF(SrcVT)));
12467     }
12468     if (SrcVT.getVectorElementType() == MVT::i1) {
12469       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12470       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12471                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12472     }
12473     return SDValue();
12474   }
12475
12476   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12477          "Unknown SINT_TO_FP to lower!");
12478
12479   // These are really Legal; return the operand so the caller accepts it as
12480   // Legal.
12481   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12482     return Op;
12483   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12484       Subtarget->is64Bit()) {
12485     return Op;
12486   }
12487
12488   unsigned Size = SrcVT.getSizeInBits()/8;
12489   MachineFunction &MF = DAG.getMachineFunction();
12490   auto PtrVT = getPointerTy(MF.getDataLayout());
12491   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12492   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12493   SDValue Chain = DAG.getStore(
12494       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12495       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12496       false, 0);
12497   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12498 }
12499
12500 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12501                                      SDValue StackSlot,
12502                                      SelectionDAG &DAG) const {
12503   // Build the FILD
12504   SDLoc DL(Op);
12505   SDVTList Tys;
12506   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12507   if (useSSE)
12508     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12509   else
12510     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12511
12512   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12513
12514   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12515   MachineMemOperand *MMO;
12516   if (FI) {
12517     int SSFI = FI->getIndex();
12518     MMO = DAG.getMachineFunction().getMachineMemOperand(
12519         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12520         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12521   } else {
12522     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12523     StackSlot = StackSlot.getOperand(1);
12524   }
12525   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12526   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12527                                            X86ISD::FILD, DL,
12528                                            Tys, Ops, SrcVT, MMO);
12529
12530   if (useSSE) {
12531     Chain = Result.getValue(1);
12532     SDValue InFlag = Result.getValue(2);
12533
12534     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12535     // shouldn't be necessary except that RFP cannot be live across
12536     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12537     MachineFunction &MF = DAG.getMachineFunction();
12538     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12539     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12540     auto PtrVT = getPointerTy(MF.getDataLayout());
12541     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12542     Tys = DAG.getVTList(MVT::Other);
12543     SDValue Ops[] = {
12544       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12545     };
12546     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12547         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12548         MachineMemOperand::MOStore, SSFISize, SSFISize);
12549
12550     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12551                                     Ops, Op.getValueType(), MMO);
12552     Result = DAG.getLoad(
12553         Op.getValueType(), DL, Chain, StackSlot,
12554         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12555         false, false, false, 0);
12556   }
12557
12558   return Result;
12559 }
12560
12561 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12562 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12563                                                SelectionDAG &DAG) const {
12564   // This algorithm is not obvious. Here it is what we're trying to output:
12565   /*
12566      movq       %rax,  %xmm0
12567      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12568      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12569      #ifdef __SSE3__
12570        haddpd   %xmm0, %xmm0
12571      #else
12572        pshufd   $0x4e, %xmm0, %xmm1
12573        addpd    %xmm1, %xmm0
12574      #endif
12575   */
12576
12577   SDLoc dl(Op);
12578   LLVMContext *Context = DAG.getContext();
12579
12580   // Build some magic constants.
12581   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12582   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12583   auto PtrVT = getPointerTy(DAG.getDataLayout());
12584   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12585
12586   SmallVector<Constant*,2> CV1;
12587   CV1.push_back(
12588     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12589                                       APInt(64, 0x4330000000000000ULL))));
12590   CV1.push_back(
12591     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12592                                       APInt(64, 0x4530000000000000ULL))));
12593   Constant *C1 = ConstantVector::get(CV1);
12594   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12595
12596   // Load the 64-bit value into an XMM register.
12597   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12598                             Op.getOperand(0));
12599   SDValue CLod0 =
12600       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12601                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12602                   false, false, false, 16);
12603   SDValue Unpck1 =
12604       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12605
12606   SDValue CLod1 =
12607       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12608                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12609                   false, false, false, 16);
12610   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12611   // TODO: Are there any fast-math-flags to propagate here?
12612   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12613   SDValue Result;
12614
12615   if (Subtarget->hasSSE3()) {
12616     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12617     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12618   } else {
12619     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12620     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12621                                            S2F, 0x4E, DAG);
12622     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12623                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12624   }
12625
12626   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12627                      DAG.getIntPtrConstant(0, dl));
12628 }
12629
12630 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12631 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12632                                                SelectionDAG &DAG) const {
12633   SDLoc dl(Op);
12634   // FP constant to bias correct the final result.
12635   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12636                                    MVT::f64);
12637
12638   // Load the 32-bit value into an XMM register.
12639   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12640                              Op.getOperand(0));
12641
12642   // Zero out the upper parts of the register.
12643   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12644
12645   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12646                      DAG.getBitcast(MVT::v2f64, Load),
12647                      DAG.getIntPtrConstant(0, dl));
12648
12649   // Or the load with the bias.
12650   SDValue Or = DAG.getNode(
12651       ISD::OR, dl, MVT::v2i64,
12652       DAG.getBitcast(MVT::v2i64,
12653                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12654       DAG.getBitcast(MVT::v2i64,
12655                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12656   Or =
12657       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12658                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12659
12660   // Subtract the bias.
12661   // TODO: Are there any fast-math-flags to propagate here?
12662   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12663
12664   // Handle final rounding.
12665   MVT DestVT = Op.getSimpleValueType();
12666
12667   if (DestVT.bitsLT(MVT::f64))
12668     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12669                        DAG.getIntPtrConstant(0, dl));
12670   if (DestVT.bitsGT(MVT::f64))
12671     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12672
12673   // Handle final rounding.
12674   return Sub;
12675 }
12676
12677 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12678                                      const X86Subtarget &Subtarget) {
12679   // The algorithm is the following:
12680   // #ifdef __SSE4_1__
12681   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12682   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12683   //                                 (uint4) 0x53000000, 0xaa);
12684   // #else
12685   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12686   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12687   // #endif
12688   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12689   //     return (float4) lo + fhi;
12690
12691   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12692   // reassociate the two FADDs, and if we do that, the algorithm fails
12693   // spectacularly (PR24512).
12694   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12695   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12696   // there's also the MachineCombiner reassociations happening on Machine IR.
12697   if (DAG.getTarget().Options.UnsafeFPMath)
12698     return SDValue();
12699
12700   SDLoc DL(Op);
12701   SDValue V = Op->getOperand(0);
12702   MVT VecIntVT = V.getSimpleValueType();
12703   bool Is128 = VecIntVT == MVT::v4i32;
12704   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12705   // If we convert to something else than the supported type, e.g., to v4f64,
12706   // abort early.
12707   if (VecFloatVT != Op->getSimpleValueType(0))
12708     return SDValue();
12709
12710   unsigned NumElts = VecIntVT.getVectorNumElements();
12711   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12712          "Unsupported custom type");
12713   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12714
12715   // In the #idef/#else code, we have in common:
12716   // - The vector of constants:
12717   // -- 0x4b000000
12718   // -- 0x53000000
12719   // - A shift:
12720   // -- v >> 16
12721
12722   // Create the splat vector for 0x4b000000.
12723   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12724   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12725                            CstLow, CstLow, CstLow, CstLow};
12726   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12727                                   makeArrayRef(&CstLowArray[0], NumElts));
12728   // Create the splat vector for 0x53000000.
12729   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12730   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12731                             CstHigh, CstHigh, CstHigh, CstHigh};
12732   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12733                                    makeArrayRef(&CstHighArray[0], NumElts));
12734
12735   // Create the right shift.
12736   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12737   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12738                              CstShift, CstShift, CstShift, CstShift};
12739   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12740                                     makeArrayRef(&CstShiftArray[0], NumElts));
12741   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12742
12743   SDValue Low, High;
12744   if (Subtarget.hasSSE41()) {
12745     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12746     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12747     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12748     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12749     // Low will be bitcasted right away, so do not bother bitcasting back to its
12750     // original type.
12751     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12752                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12753     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12754     //                                 (uint4) 0x53000000, 0xaa);
12755     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12756     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12757     // High will be bitcasted right away, so do not bother bitcasting back to
12758     // its original type.
12759     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12760                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12761   } else {
12762     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12763     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12764                                      CstMask, CstMask, CstMask);
12765     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12766     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12767     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12768
12769     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12770     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12771   }
12772
12773   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12774   SDValue CstFAdd = DAG.getConstantFP(
12775       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12776   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12777                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12778   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12779                                    makeArrayRef(&CstFAddArray[0], NumElts));
12780
12781   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12782   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12783   // TODO: Are there any fast-math-flags to propagate here?
12784   SDValue FHigh =
12785       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12786   //     return (float4) lo + fhi;
12787   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12788   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12789 }
12790
12791 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12792                                                SelectionDAG &DAG) const {
12793   SDValue N0 = Op.getOperand(0);
12794   MVT SVT = N0.getSimpleValueType();
12795   SDLoc dl(Op);
12796
12797   switch (SVT.SimpleTy) {
12798   default:
12799     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12800   case MVT::v4i8:
12801   case MVT::v4i16:
12802   case MVT::v8i8:
12803   case MVT::v8i16: {
12804     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12805     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12806                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12807   }
12808   case MVT::v4i32:
12809   case MVT::v8i32:
12810     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12811   case MVT::v16i8:
12812   case MVT::v16i16:
12813     assert(Subtarget->hasAVX512());
12814     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12815                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12816   }
12817 }
12818
12819 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12820                                            SelectionDAG &DAG) const {
12821   SDValue N0 = Op.getOperand(0);
12822   SDLoc dl(Op);
12823   auto PtrVT = getPointerTy(DAG.getDataLayout());
12824
12825   if (Op.getSimpleValueType().isVector())
12826     return lowerUINT_TO_FP_vec(Op, DAG);
12827
12828   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12829   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12830   // the optimization here.
12831   if (DAG.SignBitIsZero(N0))
12832     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12833
12834   MVT SrcVT = N0.getSimpleValueType();
12835   MVT DstVT = Op.getSimpleValueType();
12836
12837   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12838       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12839     // Conversions from unsigned i32 to f32/f64 are legal,
12840     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12841     return Op;
12842   }
12843
12844   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12845     return LowerUINT_TO_FP_i64(Op, DAG);
12846   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12847     return LowerUINT_TO_FP_i32(Op, DAG);
12848   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12849     return SDValue();
12850
12851   // Make a 64-bit buffer, and use it to build an FILD.
12852   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12853   if (SrcVT == MVT::i32) {
12854     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12855     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12856     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12857                                   StackSlot, MachinePointerInfo(),
12858                                   false, false, 0);
12859     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12860                                   OffsetSlot, MachinePointerInfo(),
12861                                   false, false, 0);
12862     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12863     return Fild;
12864   }
12865
12866   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12867   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12868                                StackSlot, MachinePointerInfo(),
12869                                false, false, 0);
12870   // For i64 source, we need to add the appropriate power of 2 if the input
12871   // was negative.  This is the same as the optimization in
12872   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12873   // we must be careful to do the computation in x87 extended precision, not
12874   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12875   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12876   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12877       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12878       MachineMemOperand::MOLoad, 8, 8);
12879
12880   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12881   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12882   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12883                                          MVT::i64, MMO);
12884
12885   APInt FF(32, 0x5F800000ULL);
12886
12887   // Check whether the sign bit is set.
12888   SDValue SignSet = DAG.getSetCC(
12889       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12890       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12891
12892   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12893   SDValue FudgePtr = DAG.getConstantPool(
12894       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12895
12896   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12897   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12898   SDValue Four = DAG.getIntPtrConstant(4, dl);
12899   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12900                                Zero, Four);
12901   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12902
12903   // Load the value out, extending it from f32 to f80.
12904   // FIXME: Avoid the extend by constructing the right constant pool?
12905   SDValue Fudge = DAG.getExtLoad(
12906       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12907       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12908       false, false, false, 4);
12909   // Extend everything to 80 bits to force it to be done on x87.
12910   // TODO: Are there any fast-math-flags to propagate here?
12911   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12912   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12913                      DAG.getIntPtrConstant(0, dl));
12914 }
12915
12916 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12917 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12918 // just return an <SDValue(), SDValue()> pair.
12919 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12920 // to i16, i32 or i64, and we lower it to a legal sequence.
12921 // If lowered to the final integer result we return a <result, SDValue()> pair.
12922 // Otherwise we lower it to a sequence ending with a FIST, return a
12923 // <FIST, StackSlot> pair, and the caller is responsible for loading
12924 // the final integer result from StackSlot.
12925 std::pair<SDValue,SDValue>
12926 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12927                                    bool IsSigned, bool IsReplace) const {
12928   SDLoc DL(Op);
12929
12930   EVT DstTy = Op.getValueType();
12931   EVT TheVT = Op.getOperand(0).getValueType();
12932   auto PtrVT = getPointerTy(DAG.getDataLayout());
12933
12934   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12935     // f16 must be promoted before using the lowering in this routine.
12936     // fp128 does not use this lowering.
12937     return std::make_pair(SDValue(), SDValue());
12938   }
12939
12940   // If using FIST to compute an unsigned i64, we'll need some fixup
12941   // to handle values above the maximum signed i64.  A FIST is always
12942   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12943   bool UnsignedFixup = !IsSigned &&
12944                        DstTy == MVT::i64 &&
12945                        (!Subtarget->is64Bit() ||
12946                         !isScalarFPTypeInSSEReg(TheVT));
12947
12948   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12949     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12950     // The low 32 bits of the fist result will have the correct uint32 result.
12951     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12952     DstTy = MVT::i64;
12953   }
12954
12955   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12956          DstTy.getSimpleVT() >= MVT::i16 &&
12957          "Unknown FP_TO_INT to lower!");
12958
12959   // These are really Legal.
12960   if (DstTy == MVT::i32 &&
12961       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12962     return std::make_pair(SDValue(), SDValue());
12963   if (Subtarget->is64Bit() &&
12964       DstTy == MVT::i64 &&
12965       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12966     return std::make_pair(SDValue(), SDValue());
12967
12968   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12969   // stack slot.
12970   MachineFunction &MF = DAG.getMachineFunction();
12971   unsigned MemSize = DstTy.getSizeInBits()/8;
12972   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12973   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12974
12975   unsigned Opc;
12976   switch (DstTy.getSimpleVT().SimpleTy) {
12977   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12978   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12979   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12980   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12981   }
12982
12983   SDValue Chain = DAG.getEntryNode();
12984   SDValue Value = Op.getOperand(0);
12985   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12986
12987   if (UnsignedFixup) {
12988     //
12989     // Conversion to unsigned i64 is implemented with a select,
12990     // depending on whether the source value fits in the range
12991     // of a signed i64.  Let Thresh be the FP equivalent of
12992     // 0x8000000000000000ULL.
12993     //
12994     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12995     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12996     //  Fist-to-mem64 FistSrc
12997     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12998     //  to XOR'ing the high 32 bits with Adjust.
12999     //
13000     // Being a power of 2, Thresh is exactly representable in all FP formats.
13001     // For X87 we'd like to use the smallest FP type for this constant, but
13002     // for DAG type consistency we have to match the FP operand type.
13003
13004     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
13005     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
13006     bool LosesInfo = false;
13007     if (TheVT == MVT::f64)
13008       // The rounding mode is irrelevant as the conversion should be exact.
13009       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
13010                               &LosesInfo);
13011     else if (TheVT == MVT::f80)
13012       Status = Thresh.convert(APFloat::x87DoubleExtended,
13013                               APFloat::rmNearestTiesToEven, &LosesInfo);
13014
13015     assert(Status == APFloat::opOK && !LosesInfo &&
13016            "FP conversion should have been exact");
13017
13018     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
13019
13020     SDValue Cmp = DAG.getSetCC(DL,
13021                                getSetCCResultType(DAG.getDataLayout(),
13022                                                   *DAG.getContext(), TheVT),
13023                                Value, ThreshVal, ISD::SETLT);
13024     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
13025                            DAG.getConstant(0, DL, MVT::i32),
13026                            DAG.getConstant(0x80000000, DL, MVT::i32));
13027     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
13028     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
13029                                               *DAG.getContext(), TheVT),
13030                        Value, ThreshVal, ISD::SETLT);
13031     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
13032   }
13033
13034   // FIXME This causes a redundant load/store if the SSE-class value is already
13035   // in memory, such as if it is on the callstack.
13036   if (isScalarFPTypeInSSEReg(TheVT)) {
13037     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
13038     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
13039                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
13040                          false, 0);
13041     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
13042     SDValue Ops[] = {
13043       Chain, StackSlot, DAG.getValueType(TheVT)
13044     };
13045
13046     MachineMemOperand *MMO =
13047         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13048                                 MachineMemOperand::MOLoad, MemSize, MemSize);
13049     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
13050     Chain = Value.getValue(1);
13051     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
13052     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
13053   }
13054
13055   MachineMemOperand *MMO =
13056       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13057                               MachineMemOperand::MOStore, MemSize, MemSize);
13058
13059   if (UnsignedFixup) {
13060
13061     // Insert the FIST, load its result as two i32's,
13062     // and XOR the high i32 with Adjust.
13063
13064     SDValue FistOps[] = { Chain, Value, StackSlot };
13065     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13066                                            FistOps, DstTy, MMO);
13067
13068     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
13069                                 MachinePointerInfo(),
13070                                 false, false, false, 0);
13071     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
13072                                    DAG.getConstant(4, DL, PtrVT));
13073
13074     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
13075                                  MachinePointerInfo(),
13076                                  false, false, false, 0);
13077     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
13078
13079     if (Subtarget->is64Bit()) {
13080       // Join High32 and Low32 into a 64-bit result.
13081       // (High32 << 32) | Low32
13082       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
13083       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
13084       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
13085                            DAG.getConstant(32, DL, MVT::i8));
13086       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
13087       return std::make_pair(Result, SDValue());
13088     }
13089
13090     SDValue ResultOps[] = { Low32, High32 };
13091
13092     SDValue pair = IsReplace
13093       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
13094       : DAG.getMergeValues(ResultOps, DL);
13095     return std::make_pair(pair, SDValue());
13096   } else {
13097     // Build the FP_TO_INT*_IN_MEM
13098     SDValue Ops[] = { Chain, Value, StackSlot };
13099     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13100                                            Ops, DstTy, MMO);
13101     return std::make_pair(FIST, StackSlot);
13102   }
13103 }
13104
13105 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13106                               const X86Subtarget *Subtarget) {
13107   MVT VT = Op->getSimpleValueType(0);
13108   SDValue In = Op->getOperand(0);
13109   MVT InVT = In.getSimpleValueType();
13110   SDLoc dl(Op);
13111
13112   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13113     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13114
13115   // Optimize vectors in AVX mode:
13116   //
13117   //   v8i16 -> v8i32
13118   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13119   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13120   //   Concat upper and lower parts.
13121   //
13122   //   v4i32 -> v4i64
13123   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13124   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13125   //   Concat upper and lower parts.
13126   //
13127
13128   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13129       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13130       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13131     return SDValue();
13132
13133   if (Subtarget->hasInt256())
13134     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13135
13136   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13137   SDValue Undef = DAG.getUNDEF(InVT);
13138   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13139   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13140   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13141
13142   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13143                              VT.getVectorNumElements()/2);
13144
13145   OpLo = DAG.getBitcast(HVT, OpLo);
13146   OpHi = DAG.getBitcast(HVT, OpHi);
13147
13148   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13149 }
13150
13151 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13152                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13153   MVT VT = Op->getSimpleValueType(0);
13154   SDValue In = Op->getOperand(0);
13155   MVT InVT = In.getSimpleValueType();
13156   SDLoc DL(Op);
13157   unsigned int NumElts = VT.getVectorNumElements();
13158   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13159     return SDValue();
13160
13161   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13162     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13163
13164   assert(InVT.getVectorElementType() == MVT::i1);
13165   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13166   SDValue One =
13167    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13168   SDValue Zero =
13169    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13170
13171   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13172   if (VT.is512BitVector())
13173     return V;
13174   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13175 }
13176
13177 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13178                                SelectionDAG &DAG) {
13179   if (Subtarget->hasFp256())
13180     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13181       return Res;
13182
13183   return SDValue();
13184 }
13185
13186 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13187                                 SelectionDAG &DAG) {
13188   SDLoc DL(Op);
13189   MVT VT = Op.getSimpleValueType();
13190   SDValue In = Op.getOperand(0);
13191   MVT SVT = In.getSimpleValueType();
13192
13193   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13194     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13195
13196   if (Subtarget->hasFp256())
13197     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13198       return Res;
13199
13200   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13201          VT.getVectorNumElements() != SVT.getVectorNumElements());
13202   return SDValue();
13203 }
13204
13205 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13206   SDLoc DL(Op);
13207   MVT VT = Op.getSimpleValueType();
13208   SDValue In = Op.getOperand(0);
13209   MVT InVT = In.getSimpleValueType();
13210
13211   if (VT == MVT::i1) {
13212     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13213            "Invalid scalar TRUNCATE operation");
13214     if (InVT.getSizeInBits() >= 32)
13215       return SDValue();
13216     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13217     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13218   }
13219   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13220          "Invalid TRUNCATE operation");
13221
13222   // move vector to mask - truncate solution for SKX
13223   if (VT.getVectorElementType() == MVT::i1) {
13224     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13225         Subtarget->hasBWI())
13226       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13227     if ((InVT.is256BitVector() || InVT.is128BitVector())
13228         && InVT.getScalarSizeInBits() <= 16 &&
13229         Subtarget->hasBWI() && Subtarget->hasVLX())
13230       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13231     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13232         Subtarget->hasDQI())
13233       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13234     if ((InVT.is256BitVector() || InVT.is128BitVector())
13235         && InVT.getScalarSizeInBits() >= 32 &&
13236         Subtarget->hasDQI() && Subtarget->hasVLX())
13237       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13238   }
13239
13240   if (VT.getVectorElementType() == MVT::i1) {
13241     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13242     unsigned NumElts = InVT.getVectorNumElements();
13243     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13244     if (InVT.getSizeInBits() < 512) {
13245       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13246       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13247       InVT = ExtVT;
13248     }
13249
13250     SDValue OneV =
13251      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13252     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13253     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13254   }
13255
13256   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13257   if (Subtarget->hasAVX512()) {
13258     // word to byte only under BWI
13259     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13260       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13261                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13262     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13263   }
13264   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13265     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13266     if (Subtarget->hasInt256()) {
13267       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13268       In = DAG.getBitcast(MVT::v8i32, In);
13269       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13270                                 ShufMask);
13271       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13272                          DAG.getIntPtrConstant(0, DL));
13273     }
13274
13275     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13276                                DAG.getIntPtrConstant(0, DL));
13277     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13278                                DAG.getIntPtrConstant(2, DL));
13279     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13280     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13281     static const int ShufMask[] = {0, 2, 4, 6};
13282     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13283   }
13284
13285   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13286     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13287     if (Subtarget->hasInt256()) {
13288       In = DAG.getBitcast(MVT::v32i8, In);
13289
13290       SmallVector<SDValue,32> pshufbMask;
13291       for (unsigned i = 0; i < 2; ++i) {
13292         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13293         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13294         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13295         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13296         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13297         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13298         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13299         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13300         for (unsigned j = 0; j < 8; ++j)
13301           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13302       }
13303       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13304       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13305       In = DAG.getBitcast(MVT::v4i64, In);
13306
13307       static const int ShufMask[] = {0,  2,  -1,  -1};
13308       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13309                                 &ShufMask[0]);
13310       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13311                        DAG.getIntPtrConstant(0, DL));
13312       return DAG.getBitcast(VT, In);
13313     }
13314
13315     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13316                                DAG.getIntPtrConstant(0, DL));
13317
13318     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13319                                DAG.getIntPtrConstant(4, DL));
13320
13321     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13322     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13323
13324     // The PSHUFB mask:
13325     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13326                                    -1, -1, -1, -1, -1, -1, -1, -1};
13327
13328     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13329     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13330     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13331
13332     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13333     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13334
13335     // The MOVLHPS Mask:
13336     static const int ShufMask2[] = {0, 1, 4, 5};
13337     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13338     return DAG.getBitcast(MVT::v8i16, res);
13339   }
13340
13341   // Handle truncation of V256 to V128 using shuffles.
13342   if (!VT.is128BitVector() || !InVT.is256BitVector())
13343     return SDValue();
13344
13345   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13346
13347   unsigned NumElems = VT.getVectorNumElements();
13348   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13349
13350   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13351   // Prepare truncation shuffle mask
13352   for (unsigned i = 0; i != NumElems; ++i)
13353     MaskVec[i] = i * 2;
13354   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13355                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13356   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13357                      DAG.getIntPtrConstant(0, DL));
13358 }
13359
13360 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13361                                            SelectionDAG &DAG) const {
13362   assert(!Op.getSimpleValueType().isVector());
13363
13364   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13365     /*IsSigned=*/ true, /*IsReplace=*/ false);
13366   SDValue FIST = Vals.first, StackSlot = Vals.second;
13367   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13368   if (!FIST.getNode())
13369     return Op;
13370
13371   if (StackSlot.getNode())
13372     // Load the result.
13373     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13374                        FIST, StackSlot, MachinePointerInfo(),
13375                        false, false, false, 0);
13376
13377   // The node is the result.
13378   return FIST;
13379 }
13380
13381 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13382                                            SelectionDAG &DAG) const {
13383   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13384     /*IsSigned=*/ false, /*IsReplace=*/ false);
13385   SDValue FIST = Vals.first, StackSlot = Vals.second;
13386   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13387   if (!FIST.getNode())
13388     return Op;
13389
13390   if (StackSlot.getNode())
13391     // Load the result.
13392     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13393                        FIST, StackSlot, MachinePointerInfo(),
13394                        false, false, false, 0);
13395
13396   // The node is the result.
13397   return FIST;
13398 }
13399
13400 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13401   SDLoc DL(Op);
13402   MVT VT = Op.getSimpleValueType();
13403   SDValue In = Op.getOperand(0);
13404   MVT SVT = In.getSimpleValueType();
13405
13406   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13407
13408   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13409                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13410                                  In, DAG.getUNDEF(SVT)));
13411 }
13412
13413 /// The only differences between FABS and FNEG are the mask and the logic op.
13414 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13415 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13416   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13417          "Wrong opcode for lowering FABS or FNEG.");
13418
13419   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13420
13421   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13422   // into an FNABS. We'll lower the FABS after that if it is still in use.
13423   if (IsFABS)
13424     for (SDNode *User : Op->uses())
13425       if (User->getOpcode() == ISD::FNEG)
13426         return Op;
13427
13428   SDLoc dl(Op);
13429   MVT VT = Op.getSimpleValueType();
13430
13431   bool IsF128 = (VT == MVT::f128);
13432
13433   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13434   // decide if we should generate a 16-byte constant mask when we only need 4 or
13435   // 8 bytes for the scalar case.
13436
13437   MVT LogicVT;
13438   MVT EltVT;
13439   unsigned NumElts;
13440
13441   if (VT.isVector()) {
13442     LogicVT = VT;
13443     EltVT = VT.getVectorElementType();
13444     NumElts = VT.getVectorNumElements();
13445   } else if (IsF128) {
13446     // SSE instructions are used for optimized f128 logical operations.
13447     LogicVT = MVT::f128;
13448     EltVT = VT;
13449     NumElts = 1;
13450   } else {
13451     // There are no scalar bitwise logical SSE/AVX instructions, so we
13452     // generate a 16-byte vector constant and logic op even for the scalar case.
13453     // Using a 16-byte mask allows folding the load of the mask with
13454     // the logic op, so it can save (~4 bytes) on code size.
13455     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13456     EltVT = VT;
13457     NumElts = (VT == MVT::f64) ? 2 : 4;
13458   }
13459
13460   unsigned EltBits = EltVT.getSizeInBits();
13461   LLVMContext *Context = DAG.getContext();
13462   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13463   APInt MaskElt =
13464     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13465   Constant *C = ConstantInt::get(*Context, MaskElt);
13466   C = ConstantVector::getSplat(NumElts, C);
13467   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13468   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13469   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13470   SDValue Mask =
13471       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13472                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13473                   false, false, false, Alignment);
13474
13475   SDValue Op0 = Op.getOperand(0);
13476   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13477   unsigned LogicOp =
13478     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13479   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13480
13481   if (VT.isVector() || IsF128)
13482     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13483
13484   // For the scalar case extend to a 128-bit vector, perform the logic op,
13485   // and extract the scalar result back out.
13486   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13487   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13488   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13489                      DAG.getIntPtrConstant(0, dl));
13490 }
13491
13492 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13493   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13494   LLVMContext *Context = DAG.getContext();
13495   SDValue Op0 = Op.getOperand(0);
13496   SDValue Op1 = Op.getOperand(1);
13497   SDLoc dl(Op);
13498   MVT VT = Op.getSimpleValueType();
13499   MVT SrcVT = Op1.getSimpleValueType();
13500   bool IsF128 = (VT == MVT::f128);
13501
13502   // If second operand is smaller, extend it first.
13503   if (SrcVT.bitsLT(VT)) {
13504     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13505     SrcVT = VT;
13506   }
13507   // And if it is bigger, shrink it first.
13508   if (SrcVT.bitsGT(VT)) {
13509     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13510     SrcVT = VT;
13511   }
13512
13513   // At this point the operands and the result should have the same
13514   // type, and that won't be f80 since that is not custom lowered.
13515   assert((VT == MVT::f64 || VT == MVT::f32 || IsF128) &&
13516          "Unexpected type in LowerFCOPYSIGN");
13517
13518   const fltSemantics &Sem =
13519       VT == MVT::f64 ? APFloat::IEEEdouble :
13520           (IsF128 ? APFloat::IEEEquad : APFloat::IEEEsingle);
13521   const unsigned SizeInBits = VT.getSizeInBits();
13522
13523   SmallVector<Constant *, 4> CV(
13524       VT == MVT::f64 ? 2 : (IsF128 ? 1 : 4),
13525       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13526
13527   // First, clear all bits but the sign bit from the second operand (sign).
13528   CV[0] = ConstantFP::get(*Context,
13529                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13530   Constant *C = ConstantVector::get(CV);
13531   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13532   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13533
13534   // Perform all logic operations as 16-byte vectors because there are no
13535   // scalar FP logic instructions in SSE. This allows load folding of the
13536   // constants into the logic instructions.
13537   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : (IsF128 ? MVT::f128 : MVT::v4f32);
13538   SDValue Mask1 =
13539       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13540                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13541                   false, false, false, 16);
13542   if (!IsF128)
13543     Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13544   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13545
13546   // Next, clear the sign bit from the first operand (magnitude).
13547   // If it's a constant, we can clear it here.
13548   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13549     APFloat APF = Op0CN->getValueAPF();
13550     // If the magnitude is a positive zero, the sign bit alone is enough.
13551     if (APF.isPosZero())
13552       return IsF128 ? SignBit :
13553           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13554                       DAG.getIntPtrConstant(0, dl));
13555     APF.clearSign();
13556     CV[0] = ConstantFP::get(*Context, APF);
13557   } else {
13558     CV[0] = ConstantFP::get(
13559         *Context,
13560         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13561   }
13562   C = ConstantVector::get(CV);
13563   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13564   SDValue Val =
13565       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13566                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13567                   false, false, false, 16);
13568   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13569   if (!isa<ConstantFPSDNode>(Op0)) {
13570     if (!IsF128)
13571       Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13572     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13573   }
13574   // OR the magnitude value with the sign bit.
13575   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13576   return IsF128 ? Val :
13577       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13578                   DAG.getIntPtrConstant(0, dl));
13579 }
13580
13581 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13582   SDValue N0 = Op.getOperand(0);
13583   SDLoc dl(Op);
13584   MVT VT = Op.getSimpleValueType();
13585
13586   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13587   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13588                                   DAG.getConstant(1, dl, VT));
13589   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13590 }
13591
13592 // Check whether an OR'd tree is PTEST-able.
13593 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13594                                       SelectionDAG &DAG) {
13595   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13596
13597   if (!Subtarget->hasSSE41())
13598     return SDValue();
13599
13600   if (!Op->hasOneUse())
13601     return SDValue();
13602
13603   SDNode *N = Op.getNode();
13604   SDLoc DL(N);
13605
13606   SmallVector<SDValue, 8> Opnds;
13607   DenseMap<SDValue, unsigned> VecInMap;
13608   SmallVector<SDValue, 8> VecIns;
13609   EVT VT = MVT::Other;
13610
13611   // Recognize a special case where a vector is casted into wide integer to
13612   // test all 0s.
13613   Opnds.push_back(N->getOperand(0));
13614   Opnds.push_back(N->getOperand(1));
13615
13616   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13617     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13618     // BFS traverse all OR'd operands.
13619     if (I->getOpcode() == ISD::OR) {
13620       Opnds.push_back(I->getOperand(0));
13621       Opnds.push_back(I->getOperand(1));
13622       // Re-evaluate the number of nodes to be traversed.
13623       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13624       continue;
13625     }
13626
13627     // Quit if a non-EXTRACT_VECTOR_ELT
13628     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13629       return SDValue();
13630
13631     // Quit if without a constant index.
13632     SDValue Idx = I->getOperand(1);
13633     if (!isa<ConstantSDNode>(Idx))
13634       return SDValue();
13635
13636     SDValue ExtractedFromVec = I->getOperand(0);
13637     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13638     if (M == VecInMap.end()) {
13639       VT = ExtractedFromVec.getValueType();
13640       // Quit if not 128/256-bit vector.
13641       if (!VT.is128BitVector() && !VT.is256BitVector())
13642         return SDValue();
13643       // Quit if not the same type.
13644       if (VecInMap.begin() != VecInMap.end() &&
13645           VT != VecInMap.begin()->first.getValueType())
13646         return SDValue();
13647       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13648       VecIns.push_back(ExtractedFromVec);
13649     }
13650     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13651   }
13652
13653   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13654          "Not extracted from 128-/256-bit vector.");
13655
13656   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13657
13658   for (DenseMap<SDValue, unsigned>::const_iterator
13659         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13660     // Quit if not all elements are used.
13661     if (I->second != FullMask)
13662       return SDValue();
13663   }
13664
13665   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13666
13667   // Cast all vectors into TestVT for PTEST.
13668   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13669     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13670
13671   // If more than one full vectors are evaluated, OR them first before PTEST.
13672   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13673     // Each iteration will OR 2 nodes and append the result until there is only
13674     // 1 node left, i.e. the final OR'd value of all vectors.
13675     SDValue LHS = VecIns[Slot];
13676     SDValue RHS = VecIns[Slot + 1];
13677     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13678   }
13679
13680   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13681                      VecIns.back(), VecIns.back());
13682 }
13683
13684 /// \brief return true if \c Op has a use that doesn't just read flags.
13685 static bool hasNonFlagsUse(SDValue Op) {
13686   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13687        ++UI) {
13688     SDNode *User = *UI;
13689     unsigned UOpNo = UI.getOperandNo();
13690     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13691       // Look pass truncate.
13692       UOpNo = User->use_begin().getOperandNo();
13693       User = *User->use_begin();
13694     }
13695
13696     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13697         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13698       return true;
13699   }
13700   return false;
13701 }
13702
13703 /// Emit nodes that will be selected as "test Op0,Op0", or something
13704 /// equivalent.
13705 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13706                                     SelectionDAG &DAG) const {
13707   if (Op.getValueType() == MVT::i1) {
13708     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13709     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13710                        DAG.getConstant(0, dl, MVT::i8));
13711   }
13712   // CF and OF aren't always set the way we want. Determine which
13713   // of these we need.
13714   bool NeedCF = false;
13715   bool NeedOF = false;
13716   switch (X86CC) {
13717   default: break;
13718   case X86::COND_A: case X86::COND_AE:
13719   case X86::COND_B: case X86::COND_BE:
13720     NeedCF = true;
13721     break;
13722   case X86::COND_G: case X86::COND_GE:
13723   case X86::COND_L: case X86::COND_LE:
13724   case X86::COND_O: case X86::COND_NO: {
13725     // Check if we really need to set the
13726     // Overflow flag. If NoSignedWrap is present
13727     // that is not actually needed.
13728     switch (Op->getOpcode()) {
13729     case ISD::ADD:
13730     case ISD::SUB:
13731     case ISD::MUL:
13732     case ISD::SHL: {
13733       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13734       if (BinNode->Flags.hasNoSignedWrap())
13735         break;
13736     }
13737     default:
13738       NeedOF = true;
13739       break;
13740     }
13741     break;
13742   }
13743   }
13744   // See if we can use the EFLAGS value from the operand instead of
13745   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13746   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13747   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13748     // Emit a CMP with 0, which is the TEST pattern.
13749     //if (Op.getValueType() == MVT::i1)
13750     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13751     //                     DAG.getConstant(0, MVT::i1));
13752     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13753                        DAG.getConstant(0, dl, Op.getValueType()));
13754   }
13755   unsigned Opcode = 0;
13756   unsigned NumOperands = 0;
13757
13758   // Truncate operations may prevent the merge of the SETCC instruction
13759   // and the arithmetic instruction before it. Attempt to truncate the operands
13760   // of the arithmetic instruction and use a reduced bit-width instruction.
13761   bool NeedTruncation = false;
13762   SDValue ArithOp = Op;
13763   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13764     SDValue Arith = Op->getOperand(0);
13765     // Both the trunc and the arithmetic op need to have one user each.
13766     if (Arith->hasOneUse())
13767       switch (Arith.getOpcode()) {
13768         default: break;
13769         case ISD::ADD:
13770         case ISD::SUB:
13771         case ISD::AND:
13772         case ISD::OR:
13773         case ISD::XOR: {
13774           NeedTruncation = true;
13775           ArithOp = Arith;
13776         }
13777       }
13778   }
13779
13780   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13781   // which may be the result of a CAST.  We use the variable 'Op', which is the
13782   // non-casted variable when we check for possible users.
13783   switch (ArithOp.getOpcode()) {
13784   case ISD::ADD:
13785     // Due to an isel shortcoming, be conservative if this add is likely to be
13786     // selected as part of a load-modify-store instruction. When the root node
13787     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13788     // uses of other nodes in the match, such as the ADD in this case. This
13789     // leads to the ADD being left around and reselected, with the result being
13790     // two adds in the output.  Alas, even if none our users are stores, that
13791     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13792     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13793     // climbing the DAG back to the root, and it doesn't seem to be worth the
13794     // effort.
13795     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13796          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13797       if (UI->getOpcode() != ISD::CopyToReg &&
13798           UI->getOpcode() != ISD::SETCC &&
13799           UI->getOpcode() != ISD::STORE)
13800         goto default_case;
13801
13802     if (ConstantSDNode *C =
13803         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13804       // An add of one will be selected as an INC.
13805       if (C->isOne() && !Subtarget->slowIncDec()) {
13806         Opcode = X86ISD::INC;
13807         NumOperands = 1;
13808         break;
13809       }
13810
13811       // An add of negative one (subtract of one) will be selected as a DEC.
13812       if (C->isAllOnesValue() && !Subtarget->slowIncDec()) {
13813         Opcode = X86ISD::DEC;
13814         NumOperands = 1;
13815         break;
13816       }
13817     }
13818
13819     // Otherwise use a regular EFLAGS-setting add.
13820     Opcode = X86ISD::ADD;
13821     NumOperands = 2;
13822     break;
13823   case ISD::SHL:
13824   case ISD::SRL:
13825     // If we have a constant logical shift that's only used in a comparison
13826     // against zero turn it into an equivalent AND. This allows turning it into
13827     // a TEST instruction later.
13828     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13829         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13830       EVT VT = Op.getValueType();
13831       unsigned BitWidth = VT.getSizeInBits();
13832       unsigned ShAmt = Op->getConstantOperandVal(1);
13833       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13834         break;
13835       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13836                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13837                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13838       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13839         break;
13840       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13841                                 DAG.getConstant(Mask, dl, VT));
13842       DAG.ReplaceAllUsesWith(Op, New);
13843       Op = New;
13844     }
13845     break;
13846
13847   case ISD::AND:
13848     // If the primary and result isn't used, don't bother using X86ISD::AND,
13849     // because a TEST instruction will be better.
13850     if (!hasNonFlagsUse(Op))
13851       break;
13852     // FALL THROUGH
13853   case ISD::SUB:
13854   case ISD::OR:
13855   case ISD::XOR:
13856     // Due to the ISEL shortcoming noted above, be conservative if this op is
13857     // likely to be selected as part of a load-modify-store instruction.
13858     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13859            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13860       if (UI->getOpcode() == ISD::STORE)
13861         goto default_case;
13862
13863     // Otherwise use a regular EFLAGS-setting instruction.
13864     switch (ArithOp.getOpcode()) {
13865     default: llvm_unreachable("unexpected operator!");
13866     case ISD::SUB: Opcode = X86ISD::SUB; break;
13867     case ISD::XOR: Opcode = X86ISD::XOR; break;
13868     case ISD::AND: Opcode = X86ISD::AND; break;
13869     case ISD::OR: {
13870       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13871         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13872         if (EFLAGS.getNode())
13873           return EFLAGS;
13874       }
13875       Opcode = X86ISD::OR;
13876       break;
13877     }
13878     }
13879
13880     NumOperands = 2;
13881     break;
13882   case X86ISD::ADD:
13883   case X86ISD::SUB:
13884   case X86ISD::INC:
13885   case X86ISD::DEC:
13886   case X86ISD::OR:
13887   case X86ISD::XOR:
13888   case X86ISD::AND:
13889     return SDValue(Op.getNode(), 1);
13890   default:
13891   default_case:
13892     break;
13893   }
13894
13895   // If we found that truncation is beneficial, perform the truncation and
13896   // update 'Op'.
13897   if (NeedTruncation) {
13898     EVT VT = Op.getValueType();
13899     SDValue WideVal = Op->getOperand(0);
13900     EVT WideVT = WideVal.getValueType();
13901     unsigned ConvertedOp = 0;
13902     // Use a target machine opcode to prevent further DAGCombine
13903     // optimizations that may separate the arithmetic operations
13904     // from the setcc node.
13905     switch (WideVal.getOpcode()) {
13906       default: break;
13907       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13908       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13909       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13910       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13911       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13912     }
13913
13914     if (ConvertedOp) {
13915       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13916       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13917         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13918         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13919         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13920       }
13921     }
13922   }
13923
13924   if (Opcode == 0)
13925     // Emit a CMP with 0, which is the TEST pattern.
13926     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13927                        DAG.getConstant(0, dl, Op.getValueType()));
13928
13929   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13930   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13931
13932   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13933   DAG.ReplaceAllUsesWith(Op, New);
13934   return SDValue(New.getNode(), 1);
13935 }
13936
13937 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13938 /// equivalent.
13939 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13940                                    SDLoc dl, SelectionDAG &DAG) const {
13941   if (isNullConstant(Op1))
13942     return EmitTest(Op0, X86CC, dl, DAG);
13943
13944   assert(!(isa<ConstantSDNode>(Op1) && Op0.getValueType() == MVT::i1) &&
13945          "Unexpected comparison operation for MVT::i1 operands");
13946
13947   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13948        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13949     // Do the comparison at i32 if it's smaller, besides the Atom case.
13950     // This avoids subregister aliasing issues. Keep the smaller reference
13951     // if we're optimizing for size, however, as that'll allow better folding
13952     // of memory operations.
13953     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13954         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13955         !Subtarget->isAtom()) {
13956       unsigned ExtendOp =
13957           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13958       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13959       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13960     }
13961     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13962     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13963     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13964                               Op0, Op1);
13965     return SDValue(Sub.getNode(), 1);
13966   }
13967   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13968 }
13969
13970 /// Convert a comparison if required by the subtarget.
13971 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13972                                                  SelectionDAG &DAG) const {
13973   // If the subtarget does not support the FUCOMI instruction, floating-point
13974   // comparisons have to be converted.
13975   if (Subtarget->hasCMov() ||
13976       Cmp.getOpcode() != X86ISD::CMP ||
13977       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13978       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13979     return Cmp;
13980
13981   // The instruction selector will select an FUCOM instruction instead of
13982   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13983   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13984   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13985   SDLoc dl(Cmp);
13986   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13987   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13988   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13989                             DAG.getConstant(8, dl, MVT::i8));
13990   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13991
13992   // Some 64-bit targets lack SAHF support, but they do support FCOMI.
13993   assert(Subtarget->hasLAHFSAHF() && "Target doesn't support SAHF or FCOMI?");
13994   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13995 }
13996
13997 /// The minimum architected relative accuracy is 2^-12. We need one
13998 /// Newton-Raphson step to have a good float result (24 bits of precision).
13999 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
14000                                             DAGCombinerInfo &DCI,
14001                                             unsigned &RefinementSteps,
14002                                             bool &UseOneConstNR) const {
14003   EVT VT = Op.getValueType();
14004   const char *RecipOp;
14005
14006   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
14007   // TODO: Add support for AVX512 (v16f32).
14008   // It is likely not profitable to do this for f64 because a double-precision
14009   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
14010   // instructions: convert to single, rsqrtss, convert back to double, refine
14011   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
14012   // along with FMA, this could be a throughput win.
14013   if (VT == MVT::f32 && Subtarget->hasSSE1())
14014     RecipOp = "sqrtf";
14015   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
14016            (VT == MVT::v8f32 && Subtarget->hasAVX()))
14017     RecipOp = "vec-sqrtf";
14018   else
14019     return SDValue();
14020
14021   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
14022   if (!Recips.isEnabled(RecipOp))
14023     return SDValue();
14024
14025   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14026   UseOneConstNR = false;
14027   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
14028 }
14029
14030 /// The minimum architected relative accuracy is 2^-12. We need one
14031 /// Newton-Raphson step to have a good float result (24 bits of precision).
14032 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
14033                                             DAGCombinerInfo &DCI,
14034                                             unsigned &RefinementSteps) const {
14035   EVT VT = Op.getValueType();
14036   const char *RecipOp;
14037
14038   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
14039   // TODO: Add support for AVX512 (v16f32).
14040   // It is likely not profitable to do this for f64 because a double-precision
14041   // reciprocal estimate with refinement on x86 prior to FMA requires
14042   // 15 instructions: convert to single, rcpss, convert back to double, refine
14043   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
14044   // along with FMA, this could be a throughput win.
14045   if (VT == MVT::f32 && Subtarget->hasSSE1())
14046     RecipOp = "divf";
14047   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
14048            (VT == MVT::v8f32 && Subtarget->hasAVX()))
14049     RecipOp = "vec-divf";
14050   else
14051     return SDValue();
14052
14053   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
14054   if (!Recips.isEnabled(RecipOp))
14055     return SDValue();
14056
14057   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14058   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
14059 }
14060
14061 /// If we have at least two divisions that use the same divisor, convert to
14062 /// multplication by a reciprocal. This may need to be adjusted for a given
14063 /// CPU if a division's cost is not at least twice the cost of a multiplication.
14064 /// This is because we still need one division to calculate the reciprocal and
14065 /// then we need two multiplies by that reciprocal as replacements for the
14066 /// original divisions.
14067 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
14068   return 2;
14069 }
14070
14071 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
14072 /// if it's possible.
14073 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
14074                                      SDLoc dl, SelectionDAG &DAG) const {
14075   SDValue Op0 = And.getOperand(0);
14076   SDValue Op1 = And.getOperand(1);
14077   if (Op0.getOpcode() == ISD::TRUNCATE)
14078     Op0 = Op0.getOperand(0);
14079   if (Op1.getOpcode() == ISD::TRUNCATE)
14080     Op1 = Op1.getOperand(0);
14081
14082   SDValue LHS, RHS;
14083   if (Op1.getOpcode() == ISD::SHL)
14084     std::swap(Op0, Op1);
14085   if (Op0.getOpcode() == ISD::SHL) {
14086     if (isOneConstant(Op0.getOperand(0))) {
14087         // If we looked past a truncate, check that it's only truncating away
14088         // known zeros.
14089         unsigned BitWidth = Op0.getValueSizeInBits();
14090         unsigned AndBitWidth = And.getValueSizeInBits();
14091         if (BitWidth > AndBitWidth) {
14092           APInt Zeros, Ones;
14093           DAG.computeKnownBits(Op0, Zeros, Ones);
14094           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
14095             return SDValue();
14096         }
14097         LHS = Op1;
14098         RHS = Op0.getOperand(1);
14099       }
14100   } else if (Op1.getOpcode() == ISD::Constant) {
14101     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
14102     uint64_t AndRHSVal = AndRHS->getZExtValue();
14103     SDValue AndLHS = Op0;
14104
14105     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
14106       LHS = AndLHS.getOperand(0);
14107       RHS = AndLHS.getOperand(1);
14108     }
14109
14110     // Use BT if the immediate can't be encoded in a TEST instruction.
14111     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
14112       LHS = AndLHS;
14113       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14114     }
14115   }
14116
14117   if (LHS.getNode()) {
14118     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14119     // instruction.  Since the shift amount is in-range-or-undefined, we know
14120     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14121     // the encoding for the i16 version is larger than the i32 version.
14122     // Also promote i16 to i32 for performance / code size reason.
14123     if (LHS.getValueType() == MVT::i8 ||
14124         LHS.getValueType() == MVT::i16)
14125       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14126
14127     // If the operand types disagree, extend the shift amount to match.  Since
14128     // BT ignores high bits (like shifts) we can use anyextend.
14129     if (LHS.getValueType() != RHS.getValueType())
14130       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14131
14132     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14133     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14134     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14135                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14136   }
14137
14138   return SDValue();
14139 }
14140
14141 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14142 /// mask CMPs.
14143 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14144                               SDValue &Op1) {
14145   unsigned SSECC;
14146   bool Swap = false;
14147
14148   // SSE Condition code mapping:
14149   //  0 - EQ
14150   //  1 - LT
14151   //  2 - LE
14152   //  3 - UNORD
14153   //  4 - NEQ
14154   //  5 - NLT
14155   //  6 - NLE
14156   //  7 - ORD
14157   switch (SetCCOpcode) {
14158   default: llvm_unreachable("Unexpected SETCC condition");
14159   case ISD::SETOEQ:
14160   case ISD::SETEQ:  SSECC = 0; break;
14161   case ISD::SETOGT:
14162   case ISD::SETGT:  Swap = true; // Fallthrough
14163   case ISD::SETLT:
14164   case ISD::SETOLT: SSECC = 1; break;
14165   case ISD::SETOGE:
14166   case ISD::SETGE:  Swap = true; // Fallthrough
14167   case ISD::SETLE:
14168   case ISD::SETOLE: SSECC = 2; break;
14169   case ISD::SETUO:  SSECC = 3; break;
14170   case ISD::SETUNE:
14171   case ISD::SETNE:  SSECC = 4; break;
14172   case ISD::SETULE: Swap = true; // Fallthrough
14173   case ISD::SETUGE: SSECC = 5; break;
14174   case ISD::SETULT: Swap = true; // Fallthrough
14175   case ISD::SETUGT: SSECC = 6; break;
14176   case ISD::SETO:   SSECC = 7; break;
14177   case ISD::SETUEQ:
14178   case ISD::SETONE: SSECC = 8; break;
14179   }
14180   if (Swap)
14181     std::swap(Op0, Op1);
14182
14183   return SSECC;
14184 }
14185
14186 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14187 // ones, and then concatenate the result back.
14188 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14189   MVT VT = Op.getSimpleValueType();
14190
14191   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14192          "Unsupported value type for operation");
14193
14194   unsigned NumElems = VT.getVectorNumElements();
14195   SDLoc dl(Op);
14196   SDValue CC = Op.getOperand(2);
14197
14198   // Extract the LHS vectors
14199   SDValue LHS = Op.getOperand(0);
14200   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14201   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14202
14203   // Extract the RHS vectors
14204   SDValue RHS = Op.getOperand(1);
14205   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14206   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14207
14208   // Issue the operation on the smaller types and concatenate the result back
14209   MVT EltVT = VT.getVectorElementType();
14210   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14211   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14212                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14213                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14214 }
14215
14216 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14217   SDValue Op0 = Op.getOperand(0);
14218   SDValue Op1 = Op.getOperand(1);
14219   SDValue CC = Op.getOperand(2);
14220   MVT VT = Op.getSimpleValueType();
14221   SDLoc dl(Op);
14222
14223   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14224          "Unexpected type for boolean compare operation");
14225   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14226   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14227                                DAG.getConstant(-1, dl, VT));
14228   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14229                                DAG.getConstant(-1, dl, VT));
14230   switch (SetCCOpcode) {
14231   default: llvm_unreachable("Unexpected SETCC condition");
14232   case ISD::SETEQ:
14233     // (x == y) -> ~(x ^ y)
14234     return DAG.getNode(ISD::XOR, dl, VT,
14235                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14236                        DAG.getConstant(-1, dl, VT));
14237   case ISD::SETNE:
14238     // (x != y) -> (x ^ y)
14239     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14240   case ISD::SETUGT:
14241   case ISD::SETGT:
14242     // (x > y) -> (x & ~y)
14243     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14244   case ISD::SETULT:
14245   case ISD::SETLT:
14246     // (x < y) -> (~x & y)
14247     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14248   case ISD::SETULE:
14249   case ISD::SETLE:
14250     // (x <= y) -> (~x | y)
14251     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14252   case ISD::SETUGE:
14253   case ISD::SETGE:
14254     // (x >=y) -> (x | ~y)
14255     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14256   }
14257 }
14258
14259 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14260                                      const X86Subtarget *Subtarget) {
14261   SDValue Op0 = Op.getOperand(0);
14262   SDValue Op1 = Op.getOperand(1);
14263   SDValue CC = Op.getOperand(2);
14264   MVT VT = Op.getSimpleValueType();
14265   SDLoc dl(Op);
14266
14267   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14268          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14269          "Cannot set masked compare for this operation");
14270
14271   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14272   unsigned  Opc = 0;
14273   bool Unsigned = false;
14274   bool Swap = false;
14275   unsigned SSECC;
14276   switch (SetCCOpcode) {
14277   default: llvm_unreachable("Unexpected SETCC condition");
14278   case ISD::SETNE:  SSECC = 4; break;
14279   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14280   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14281   case ISD::SETLT:  Swap = true; //fall-through
14282   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14283   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14284   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14285   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14286   case ISD::SETULE: Unsigned = true; //fall-through
14287   case ISD::SETLE:  SSECC = 2; break;
14288   }
14289
14290   if (Swap)
14291     std::swap(Op0, Op1);
14292   if (Opc)
14293     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14294   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14295   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14296                      DAG.getConstant(SSECC, dl, MVT::i8));
14297 }
14298
14299 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14300 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14301 /// return an empty value.
14302 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14303 {
14304   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14305   if (!BV)
14306     return SDValue();
14307
14308   MVT VT = Op1.getSimpleValueType();
14309   MVT EVT = VT.getVectorElementType();
14310   unsigned n = VT.getVectorNumElements();
14311   SmallVector<SDValue, 8> ULTOp1;
14312
14313   for (unsigned i = 0; i < n; ++i) {
14314     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14315     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14316       return SDValue();
14317
14318     // Avoid underflow.
14319     APInt Val = Elt->getAPIntValue();
14320     if (Val == 0)
14321       return SDValue();
14322
14323     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14324   }
14325
14326   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14327 }
14328
14329 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14330                            SelectionDAG &DAG) {
14331   SDValue Op0 = Op.getOperand(0);
14332   SDValue Op1 = Op.getOperand(1);
14333   SDValue CC = Op.getOperand(2);
14334   MVT VT = Op.getSimpleValueType();
14335   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14336   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14337   SDLoc dl(Op);
14338
14339   if (isFP) {
14340 #ifndef NDEBUG
14341     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14342     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14343 #endif
14344
14345     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14346     unsigned Opc = X86ISD::CMPP;
14347     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14348       assert(VT.getVectorNumElements() <= 16);
14349       Opc = X86ISD::CMPM;
14350     }
14351     // In the two special cases we can't handle, emit two comparisons.
14352     if (SSECC == 8) {
14353       unsigned CC0, CC1;
14354       unsigned CombineOpc;
14355       if (SetCCOpcode == ISD::SETUEQ) {
14356         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14357       } else {
14358         assert(SetCCOpcode == ISD::SETONE);
14359         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14360       }
14361
14362       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14363                                  DAG.getConstant(CC0, dl, MVT::i8));
14364       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14365                                  DAG.getConstant(CC1, dl, MVT::i8));
14366       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14367     }
14368     // Handle all other FP comparisons here.
14369     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14370                        DAG.getConstant(SSECC, dl, MVT::i8));
14371   }
14372
14373   MVT VTOp0 = Op0.getSimpleValueType();
14374   assert(VTOp0 == Op1.getSimpleValueType() &&
14375          "Expected operands with same type!");
14376   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14377          "Invalid number of packed elements for source and destination!");
14378
14379   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14380     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14381     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14382     // legalizer firstly checks if the first operand in input to the setcc has
14383     // a legal type. If so, then it promotes the return type to that same type.
14384     // Otherwise, the return type is promoted to the 'next legal type' which,
14385     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14386     //
14387     // We reach this code only if the following two conditions are met:
14388     // 1. Both return type and operand type have been promoted to wider types
14389     //    by the type legalizer.
14390     // 2. The original operand type has been promoted to a 256-bit vector.
14391     //
14392     // Note that condition 2. only applies for AVX targets.
14393     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14394     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14395   }
14396
14397   // The non-AVX512 code below works under the assumption that source and
14398   // destination types are the same.
14399   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14400          "Value types for source and destination must be the same!");
14401
14402   // Break 256-bit integer vector compare into smaller ones.
14403   if (VT.is256BitVector() && !Subtarget->hasInt256())
14404     return Lower256IntVSETCC(Op, DAG);
14405
14406   MVT OpVT = Op1.getSimpleValueType();
14407   if (OpVT.getVectorElementType() == MVT::i1)
14408     return LowerBoolVSETCC_AVX512(Op, DAG);
14409
14410   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14411   if (Subtarget->hasAVX512()) {
14412     if (Op1.getSimpleValueType().is512BitVector() ||
14413         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14414         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14415       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14416
14417     // In AVX-512 architecture setcc returns mask with i1 elements,
14418     // But there is no compare instruction for i8 and i16 elements in KNL.
14419     // We are not talking about 512-bit operands in this case, these
14420     // types are illegal.
14421     if (MaskResult &&
14422         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14423          OpVT.getVectorElementType().getSizeInBits() >= 8))
14424       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14425                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14426   }
14427
14428   // Lower using XOP integer comparisons.
14429   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14430        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14431     // Translate compare code to XOP PCOM compare mode.
14432     unsigned CmpMode = 0;
14433     switch (SetCCOpcode) {
14434     default: llvm_unreachable("Unexpected SETCC condition");
14435     case ISD::SETULT:
14436     case ISD::SETLT: CmpMode = 0x00; break;
14437     case ISD::SETULE:
14438     case ISD::SETLE: CmpMode = 0x01; break;
14439     case ISD::SETUGT:
14440     case ISD::SETGT: CmpMode = 0x02; break;
14441     case ISD::SETUGE:
14442     case ISD::SETGE: CmpMode = 0x03; break;
14443     case ISD::SETEQ: CmpMode = 0x04; break;
14444     case ISD::SETNE: CmpMode = 0x05; break;
14445     }
14446
14447     // Are we comparing unsigned or signed integers?
14448     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14449       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14450
14451     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14452                        DAG.getConstant(CmpMode, dl, MVT::i8));
14453   }
14454
14455   // We are handling one of the integer comparisons here.  Since SSE only has
14456   // GT and EQ comparisons for integer, swapping operands and multiple
14457   // operations may be required for some comparisons.
14458   unsigned Opc;
14459   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14460   bool Subus = false;
14461
14462   switch (SetCCOpcode) {
14463   default: llvm_unreachable("Unexpected SETCC condition");
14464   case ISD::SETNE:  Invert = true;
14465   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14466   case ISD::SETLT:  Swap = true;
14467   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14468   case ISD::SETGE:  Swap = true;
14469   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14470                     Invert = true; break;
14471   case ISD::SETULT: Swap = true;
14472   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14473                     FlipSigns = true; break;
14474   case ISD::SETUGE: Swap = true;
14475   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14476                     FlipSigns = true; Invert = true; break;
14477   }
14478
14479   // Special case: Use min/max operations for SETULE/SETUGE
14480   MVT VET = VT.getVectorElementType();
14481   bool hasMinMax =
14482        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14483     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14484
14485   if (hasMinMax) {
14486     switch (SetCCOpcode) {
14487     default: break;
14488     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14489     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14490     }
14491
14492     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14493   }
14494
14495   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14496   if (!MinMax && hasSubus) {
14497     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14498     // Op0 u<= Op1:
14499     //   t = psubus Op0, Op1
14500     //   pcmpeq t, <0..0>
14501     switch (SetCCOpcode) {
14502     default: break;
14503     case ISD::SETULT: {
14504       // If the comparison is against a constant we can turn this into a
14505       // setule.  With psubus, setule does not require a swap.  This is
14506       // beneficial because the constant in the register is no longer
14507       // destructed as the destination so it can be hoisted out of a loop.
14508       // Only do this pre-AVX since vpcmp* is no longer destructive.
14509       if (Subtarget->hasAVX())
14510         break;
14511       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14512       if (ULEOp1.getNode()) {
14513         Op1 = ULEOp1;
14514         Subus = true; Invert = false; Swap = false;
14515       }
14516       break;
14517     }
14518     // Psubus is better than flip-sign because it requires no inversion.
14519     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14520     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14521     }
14522
14523     if (Subus) {
14524       Opc = X86ISD::SUBUS;
14525       FlipSigns = false;
14526     }
14527   }
14528
14529   if (Swap)
14530     std::swap(Op0, Op1);
14531
14532   // Check that the operation in question is available (most are plain SSE2,
14533   // but PCMPGTQ and PCMPEQQ have different requirements).
14534   if (VT == MVT::v2i64) {
14535     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14536       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14537
14538       // First cast everything to the right type.
14539       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14540       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14541
14542       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14543       // bits of the inputs before performing those operations. The lower
14544       // compare is always unsigned.
14545       SDValue SB;
14546       if (FlipSigns) {
14547         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14548       } else {
14549         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14550         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14551         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14552                          Sign, Zero, Sign, Zero);
14553       }
14554       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14555       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14556
14557       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14558       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14559       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14560
14561       // Create masks for only the low parts/high parts of the 64 bit integers.
14562       static const int MaskHi[] = { 1, 1, 3, 3 };
14563       static const int MaskLo[] = { 0, 0, 2, 2 };
14564       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14565       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14566       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14567
14568       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14569       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14570
14571       if (Invert)
14572         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14573
14574       return DAG.getBitcast(VT, Result);
14575     }
14576
14577     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14578       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14579       // pcmpeqd + pshufd + pand.
14580       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14581
14582       // First cast everything to the right type.
14583       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14584       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14585
14586       // Do the compare.
14587       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14588
14589       // Make sure the lower and upper halves are both all-ones.
14590       static const int Mask[] = { 1, 0, 3, 2 };
14591       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14592       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14593
14594       if (Invert)
14595         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14596
14597       return DAG.getBitcast(VT, Result);
14598     }
14599   }
14600
14601   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14602   // bits of the inputs before performing those operations.
14603   if (FlipSigns) {
14604     MVT EltVT = VT.getVectorElementType();
14605     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14606                                  VT);
14607     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14608     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14609   }
14610
14611   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14612
14613   // If the logical-not of the result is required, perform that now.
14614   if (Invert)
14615     Result = DAG.getNOT(dl, Result, VT);
14616
14617   if (MinMax)
14618     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14619
14620   if (Subus)
14621     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14622                          getZeroVector(VT, Subtarget, DAG, dl));
14623
14624   return Result;
14625 }
14626
14627 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14628
14629   MVT VT = Op.getSimpleValueType();
14630
14631   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14632
14633   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14634          && "SetCC type must be 8-bit or 1-bit integer");
14635   SDValue Op0 = Op.getOperand(0);
14636   SDValue Op1 = Op.getOperand(1);
14637   SDLoc dl(Op);
14638   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14639
14640   // Optimize to BT if possible.
14641   // Lower (X & (1 << N)) == 0 to BT(X, N).
14642   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14643   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14644   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14645       isNullConstant(Op1) &&
14646       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14647     if (SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG)) {
14648       if (VT == MVT::i1)
14649         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14650       return NewSetCC;
14651     }
14652   }
14653
14654   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14655   // these.
14656   if ((isOneConstant(Op1) || isNullConstant(Op1)) &&
14657       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14658
14659     // If the input is a setcc, then reuse the input setcc or use a new one with
14660     // the inverted condition.
14661     if (Op0.getOpcode() == X86ISD::SETCC) {
14662       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14663       bool Invert = (CC == ISD::SETNE) ^ isNullConstant(Op1);
14664       if (!Invert)
14665         return Op0;
14666
14667       CCode = X86::GetOppositeBranchCondition(CCode);
14668       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14669                                   DAG.getConstant(CCode, dl, MVT::i8),
14670                                   Op0.getOperand(1));
14671       if (VT == MVT::i1)
14672         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14673       return SetCC;
14674     }
14675   }
14676   if ((Op0.getValueType() == MVT::i1) && isOneConstant(Op1) &&
14677       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14678
14679     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14680     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14681   }
14682
14683   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14684   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14685   if (X86CC == X86::COND_INVALID)
14686     return SDValue();
14687
14688   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14689   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14690   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14691                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14692   if (VT == MVT::i1)
14693     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14694   return SetCC;
14695 }
14696
14697 SDValue X86TargetLowering::LowerSETCCE(SDValue Op, SelectionDAG &DAG) const {
14698   SDValue LHS = Op.getOperand(0);
14699   SDValue RHS = Op.getOperand(1);
14700   SDValue Carry = Op.getOperand(2);
14701   SDValue Cond = Op.getOperand(3);
14702   SDLoc DL(Op);
14703
14704   assert(LHS.getSimpleValueType().isInteger() && "SETCCE is integer only.");
14705   X86::CondCode CC = TranslateIntegerX86CC(cast<CondCodeSDNode>(Cond)->get());
14706
14707   assert(Carry.getOpcode() != ISD::CARRY_FALSE);
14708   SDVTList VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14709   SDValue Cmp = DAG.getNode(X86ISD::SBB, DL, VTs, LHS, RHS, Carry);
14710   return DAG.getNode(X86ISD::SETCC, DL, Op.getValueType(),
14711                      DAG.getConstant(CC, DL, MVT::i8), Cmp.getValue(1));
14712 }
14713
14714 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14715 static bool isX86LogicalCmp(SDValue Op) {
14716   unsigned Opc = Op.getNode()->getOpcode();
14717   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14718       Opc == X86ISD::SAHF)
14719     return true;
14720   if (Op.getResNo() == 1 &&
14721       (Opc == X86ISD::ADD ||
14722        Opc == X86ISD::SUB ||
14723        Opc == X86ISD::ADC ||
14724        Opc == X86ISD::SBB ||
14725        Opc == X86ISD::SMUL ||
14726        Opc == X86ISD::UMUL ||
14727        Opc == X86ISD::INC ||
14728        Opc == X86ISD::DEC ||
14729        Opc == X86ISD::OR ||
14730        Opc == X86ISD::XOR ||
14731        Opc == X86ISD::AND))
14732     return true;
14733
14734   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14735     return true;
14736
14737   return false;
14738 }
14739
14740 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14741   if (V.getOpcode() != ISD::TRUNCATE)
14742     return false;
14743
14744   SDValue VOp0 = V.getOperand(0);
14745   unsigned InBits = VOp0.getValueSizeInBits();
14746   unsigned Bits = V.getValueSizeInBits();
14747   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14748 }
14749
14750 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14751   bool addTest = true;
14752   SDValue Cond  = Op.getOperand(0);
14753   SDValue Op1 = Op.getOperand(1);
14754   SDValue Op2 = Op.getOperand(2);
14755   SDLoc DL(Op);
14756   MVT VT = Op1.getSimpleValueType();
14757   SDValue CC;
14758
14759   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14760   // are available or VBLENDV if AVX is available.
14761   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14762   if (Cond.getOpcode() == ISD::SETCC &&
14763       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14764        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14765       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14766     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14767     int SSECC = translateX86FSETCC(
14768         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14769
14770     if (SSECC != 8) {
14771       if (Subtarget->hasAVX512()) {
14772         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14773                                   DAG.getConstant(SSECC, DL, MVT::i8));
14774         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14775       }
14776
14777       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14778                                 DAG.getConstant(SSECC, DL, MVT::i8));
14779
14780       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14781       // of 3 logic instructions for size savings and potentially speed.
14782       // Unfortunately, there is no scalar form of VBLENDV.
14783
14784       // If either operand is a constant, don't try this. We can expect to
14785       // optimize away at least one of the logic instructions later in that
14786       // case, so that sequence would be faster than a variable blend.
14787
14788       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14789       // uses XMM0 as the selection register. That may need just as many
14790       // instructions as the AND/ANDN/OR sequence due to register moves, so
14791       // don't bother.
14792
14793       if (Subtarget->hasAVX() &&
14794           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14795
14796         // Convert to vectors, do a VSELECT, and convert back to scalar.
14797         // All of the conversions should be optimized away.
14798
14799         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14800         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14801         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14802         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14803
14804         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14805         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14806
14807         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14808
14809         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14810                            VSel, DAG.getIntPtrConstant(0, DL));
14811       }
14812       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14813       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14814       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14815     }
14816   }
14817
14818   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
14819     SDValue Op1Scalar;
14820     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14821       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14822     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14823       Op1Scalar = Op1.getOperand(0);
14824     SDValue Op2Scalar;
14825     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14826       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14827     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14828       Op2Scalar = Op2.getOperand(0);
14829     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14830       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14831                                       Op1Scalar.getValueType(),
14832                                       Cond, Op1Scalar, Op2Scalar);
14833       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14834         return DAG.getBitcast(VT, newSelect);
14835       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14836       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14837                          DAG.getIntPtrConstant(0, DL));
14838     }
14839   }
14840
14841   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14842     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14843     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14844                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14845     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14846                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14847     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14848                                     Cond, Op1, Op2);
14849     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14850   }
14851
14852   if (Cond.getOpcode() == ISD::SETCC) {
14853     SDValue NewCond = LowerSETCC(Cond, DAG);
14854     if (NewCond.getNode())
14855       Cond = NewCond;
14856   }
14857
14858   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14859   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14860   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14861   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14862   if (Cond.getOpcode() == X86ISD::SETCC &&
14863       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14864       isNullConstant(Cond.getOperand(1).getOperand(1))) {
14865     SDValue Cmp = Cond.getOperand(1);
14866
14867     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14868
14869     if ((isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
14870         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14871       SDValue Y = isAllOnesConstant(Op2) ? Op1 : Op2;
14872
14873       SDValue CmpOp0 = Cmp.getOperand(0);
14874       // Apply further optimizations for special cases
14875       // (select (x != 0), -1, 0) -> neg & sbb
14876       // (select (x == 0), 0, -1) -> neg & sbb
14877       if (isNullConstant(Y) &&
14878             (isAllOnesConstant(Op1) == (CondCode == X86::COND_NE))) {
14879           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14880           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14881                                     DAG.getConstant(0, DL,
14882                                                     CmpOp0.getValueType()),
14883                                     CmpOp0);
14884           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14885                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14886                                     SDValue(Neg.getNode(), 1));
14887           return Res;
14888         }
14889
14890       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14891                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14892       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14893
14894       SDValue Res =   // Res = 0 or -1.
14895         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14896                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14897
14898       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_E))
14899         Res = DAG.getNOT(DL, Res, Res.getValueType());
14900
14901       if (!isNullConstant(Op2))
14902         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14903       return Res;
14904     }
14905   }
14906
14907   // Look past (and (setcc_carry (cmp ...)), 1).
14908   if (Cond.getOpcode() == ISD::AND &&
14909       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
14910       isOneConstant(Cond.getOperand(1)))
14911     Cond = Cond.getOperand(0);
14912
14913   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14914   // setting operand in place of the X86ISD::SETCC.
14915   unsigned CondOpcode = Cond.getOpcode();
14916   if (CondOpcode == X86ISD::SETCC ||
14917       CondOpcode == X86ISD::SETCC_CARRY) {
14918     CC = Cond.getOperand(0);
14919
14920     SDValue Cmp = Cond.getOperand(1);
14921     unsigned Opc = Cmp.getOpcode();
14922     MVT VT = Op.getSimpleValueType();
14923
14924     bool IllegalFPCMov = false;
14925     if (VT.isFloatingPoint() && !VT.isVector() &&
14926         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14927       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14928
14929     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14930         Opc == X86ISD::BT) { // FIXME
14931       Cond = Cmp;
14932       addTest = false;
14933     }
14934   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14935              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14936              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14937               Cond.getOperand(0).getValueType() != MVT::i8)) {
14938     SDValue LHS = Cond.getOperand(0);
14939     SDValue RHS = Cond.getOperand(1);
14940     unsigned X86Opcode;
14941     unsigned X86Cond;
14942     SDVTList VTs;
14943     switch (CondOpcode) {
14944     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14945     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14946     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14947     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14948     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14949     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14950     default: llvm_unreachable("unexpected overflowing operator");
14951     }
14952     if (CondOpcode == ISD::UMULO)
14953       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14954                           MVT::i32);
14955     else
14956       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14957
14958     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14959
14960     if (CondOpcode == ISD::UMULO)
14961       Cond = X86Op.getValue(2);
14962     else
14963       Cond = X86Op.getValue(1);
14964
14965     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14966     addTest = false;
14967   }
14968
14969   if (addTest) {
14970     // Look past the truncate if the high bits are known zero.
14971     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14972       Cond = Cond.getOperand(0);
14973
14974     // We know the result of AND is compared against zero. Try to match
14975     // it to BT.
14976     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14977       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG)) {
14978         CC = NewSetCC.getOperand(0);
14979         Cond = NewSetCC.getOperand(1);
14980         addTest = false;
14981       }
14982     }
14983   }
14984
14985   if (addTest) {
14986     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14987     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14988   }
14989
14990   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14991   // a <  b ?  0 : -1 -> RES = setcc_carry
14992   // a >= b ? -1 :  0 -> RES = setcc_carry
14993   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14994   if (Cond.getOpcode() == X86ISD::SUB) {
14995     Cond = ConvertCmpIfNecessary(Cond, DAG);
14996     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14997
14998     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14999         (isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
15000         (isNullConstant(Op1) || isNullConstant(Op2))) {
15001       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15002                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
15003                                 Cond);
15004       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_B))
15005         return DAG.getNOT(DL, Res, Res.getValueType());
15006       return Res;
15007     }
15008   }
15009
15010   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
15011   // widen the cmov and push the truncate through. This avoids introducing a new
15012   // branch during isel and doesn't add any extensions.
15013   if (Op.getValueType() == MVT::i8 &&
15014       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
15015     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
15016     if (T1.getValueType() == T2.getValueType() &&
15017         // Blacklist CopyFromReg to avoid partial register stalls.
15018         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
15019       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
15020       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
15021       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
15022     }
15023   }
15024
15025   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
15026   // condition is true.
15027   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
15028   SDValue Ops[] = { Op2, Op1, CC, Cond };
15029   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
15030 }
15031
15032 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
15033                                        const X86Subtarget *Subtarget,
15034                                        SelectionDAG &DAG) {
15035   MVT VT = Op->getSimpleValueType(0);
15036   SDValue In = Op->getOperand(0);
15037   MVT InVT = In.getSimpleValueType();
15038   MVT VTElt = VT.getVectorElementType();
15039   MVT InVTElt = InVT.getVectorElementType();
15040   SDLoc dl(Op);
15041
15042   // SKX processor
15043   if ((InVTElt == MVT::i1) &&
15044       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
15045         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
15046
15047        ((Subtarget->hasBWI() && VT.is512BitVector() &&
15048         VTElt.getSizeInBits() <= 16)) ||
15049
15050        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
15051         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
15052
15053        ((Subtarget->hasDQI() && VT.is512BitVector() &&
15054         VTElt.getSizeInBits() >= 32))))
15055     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15056
15057   unsigned int NumElts = VT.getVectorNumElements();
15058
15059   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
15060     return SDValue();
15061
15062   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
15063     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
15064       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
15065     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15066   }
15067
15068   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
15069   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
15070   SDValue NegOne =
15071    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
15072                    ExtVT);
15073   SDValue Zero =
15074    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
15075
15076   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
15077   if (VT.is512BitVector())
15078     return V;
15079   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
15080 }
15081
15082 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
15083                                              const X86Subtarget *Subtarget,
15084                                              SelectionDAG &DAG) {
15085   SDValue In = Op->getOperand(0);
15086   MVT VT = Op->getSimpleValueType(0);
15087   MVT InVT = In.getSimpleValueType();
15088   assert(VT.getSizeInBits() == InVT.getSizeInBits());
15089
15090   MVT InSVT = InVT.getVectorElementType();
15091   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
15092
15093   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
15094     return SDValue();
15095   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
15096     return SDValue();
15097
15098   SDLoc dl(Op);
15099
15100   // SSE41 targets can use the pmovsx* instructions directly.
15101   if (Subtarget->hasSSE41())
15102     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15103
15104   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
15105   SDValue Curr = In;
15106   MVT CurrVT = InVT;
15107
15108   // As SRAI is only available on i16/i32 types, we expand only up to i32
15109   // and handle i64 separately.
15110   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
15111     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
15112     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
15113     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
15114     Curr = DAG.getBitcast(CurrVT, Curr);
15115   }
15116
15117   SDValue SignExt = Curr;
15118   if (CurrVT != InVT) {
15119     unsigned SignExtShift =
15120         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
15121     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15122                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15123   }
15124
15125   if (CurrVT == VT)
15126     return SignExt;
15127
15128   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15129     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15130                                DAG.getConstant(31, dl, MVT::i8));
15131     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15132     return DAG.getBitcast(VT, Ext);
15133   }
15134
15135   return SDValue();
15136 }
15137
15138 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15139                                 SelectionDAG &DAG) {
15140   MVT VT = Op->getSimpleValueType(0);
15141   SDValue In = Op->getOperand(0);
15142   MVT InVT = In.getSimpleValueType();
15143   SDLoc dl(Op);
15144
15145   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15146     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15147
15148   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15149       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15150       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15151     return SDValue();
15152
15153   if (Subtarget->hasInt256())
15154     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15155
15156   // Optimize vectors in AVX mode
15157   // Sign extend  v8i16 to v8i32 and
15158   //              v4i32 to v4i64
15159   //
15160   // Divide input vector into two parts
15161   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15162   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15163   // concat the vectors to original VT
15164
15165   unsigned NumElems = InVT.getVectorNumElements();
15166   SDValue Undef = DAG.getUNDEF(InVT);
15167
15168   SmallVector<int,8> ShufMask1(NumElems, -1);
15169   for (unsigned i = 0; i != NumElems/2; ++i)
15170     ShufMask1[i] = i;
15171
15172   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15173
15174   SmallVector<int,8> ShufMask2(NumElems, -1);
15175   for (unsigned i = 0; i != NumElems/2; ++i)
15176     ShufMask2[i] = i + NumElems/2;
15177
15178   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15179
15180   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15181                                 VT.getVectorNumElements()/2);
15182
15183   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15184   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15185
15186   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15187 }
15188
15189 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15190 // may emit an illegal shuffle but the expansion is still better than scalar
15191 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15192 // we'll emit a shuffle and a arithmetic shift.
15193 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15194 // TODO: It is possible to support ZExt by zeroing the undef values during
15195 // the shuffle phase or after the shuffle.
15196 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15197                                  SelectionDAG &DAG) {
15198   MVT RegVT = Op.getSimpleValueType();
15199   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15200   assert(RegVT.isInteger() &&
15201          "We only custom lower integer vector sext loads.");
15202
15203   // Nothing useful we can do without SSE2 shuffles.
15204   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15205
15206   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15207   SDLoc dl(Ld);
15208   EVT MemVT = Ld->getMemoryVT();
15209   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15210   unsigned RegSz = RegVT.getSizeInBits();
15211
15212   ISD::LoadExtType Ext = Ld->getExtensionType();
15213
15214   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15215          && "Only anyext and sext are currently implemented.");
15216   assert(MemVT != RegVT && "Cannot extend to the same type");
15217   assert(MemVT.isVector() && "Must load a vector from memory");
15218
15219   unsigned NumElems = RegVT.getVectorNumElements();
15220   unsigned MemSz = MemVT.getSizeInBits();
15221   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15222
15223   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15224     // The only way in which we have a legal 256-bit vector result but not the
15225     // integer 256-bit operations needed to directly lower a sextload is if we
15226     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15227     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15228     // correctly legalized. We do this late to allow the canonical form of
15229     // sextload to persist throughout the rest of the DAG combiner -- it wants
15230     // to fold together any extensions it can, and so will fuse a sign_extend
15231     // of an sextload into a sextload targeting a wider value.
15232     SDValue Load;
15233     if (MemSz == 128) {
15234       // Just switch this to a normal load.
15235       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15236                                        "it must be a legal 128-bit vector "
15237                                        "type!");
15238       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15239                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15240                   Ld->isInvariant(), Ld->getAlignment());
15241     } else {
15242       assert(MemSz < 128 &&
15243              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15244       // Do an sext load to a 128-bit vector type. We want to use the same
15245       // number of elements, but elements half as wide. This will end up being
15246       // recursively lowered by this routine, but will succeed as we definitely
15247       // have all the necessary features if we're using AVX1.
15248       EVT HalfEltVT =
15249           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15250       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15251       Load =
15252           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15253                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15254                          Ld->isNonTemporal(), Ld->isInvariant(),
15255                          Ld->getAlignment());
15256     }
15257
15258     // Replace chain users with the new chain.
15259     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15260     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15261
15262     // Finally, do a normal sign-extend to the desired register.
15263     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15264   }
15265
15266   // All sizes must be a power of two.
15267   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15268          "Non-power-of-two elements are not custom lowered!");
15269
15270   // Attempt to load the original value using scalar loads.
15271   // Find the largest scalar type that divides the total loaded size.
15272   MVT SclrLoadTy = MVT::i8;
15273   for (MVT Tp : MVT::integer_valuetypes()) {
15274     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15275       SclrLoadTy = Tp;
15276     }
15277   }
15278
15279   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15280   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15281       (64 <= MemSz))
15282     SclrLoadTy = MVT::f64;
15283
15284   // Calculate the number of scalar loads that we need to perform
15285   // in order to load our vector from memory.
15286   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15287
15288   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15289          "Can only lower sext loads with a single scalar load!");
15290
15291   unsigned loadRegZize = RegSz;
15292   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15293     loadRegZize = 128;
15294
15295   // Represent our vector as a sequence of elements which are the
15296   // largest scalar that we can load.
15297   EVT LoadUnitVecVT = EVT::getVectorVT(
15298       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15299
15300   // Represent the data using the same element type that is stored in
15301   // memory. In practice, we ''widen'' MemVT.
15302   EVT WideVecVT =
15303       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15304                        loadRegZize / MemVT.getScalarSizeInBits());
15305
15306   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15307          "Invalid vector type");
15308
15309   // We can't shuffle using an illegal type.
15310   assert(TLI.isTypeLegal(WideVecVT) &&
15311          "We only lower types that form legal widened vector types");
15312
15313   SmallVector<SDValue, 8> Chains;
15314   SDValue Ptr = Ld->getBasePtr();
15315   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15316                                       TLI.getPointerTy(DAG.getDataLayout()));
15317   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15318
15319   for (unsigned i = 0; i < NumLoads; ++i) {
15320     // Perform a single load.
15321     SDValue ScalarLoad =
15322         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15323                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15324                     Ld->getAlignment());
15325     Chains.push_back(ScalarLoad.getValue(1));
15326     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15327     // another round of DAGCombining.
15328     if (i == 0)
15329       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15330     else
15331       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15332                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15333
15334     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15335   }
15336
15337   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15338
15339   // Bitcast the loaded value to a vector of the original element type, in
15340   // the size of the target vector type.
15341   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15342   unsigned SizeRatio = RegSz / MemSz;
15343
15344   if (Ext == ISD::SEXTLOAD) {
15345     // If we have SSE4.1, we can directly emit a VSEXT node.
15346     if (Subtarget->hasSSE41()) {
15347       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15348       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15349       return Sext;
15350     }
15351
15352     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15353     // lanes.
15354     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15355            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15356
15357     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15358     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15359     return Shuff;
15360   }
15361
15362   // Redistribute the loaded elements into the different locations.
15363   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15364   for (unsigned i = 0; i != NumElems; ++i)
15365     ShuffleVec[i * SizeRatio] = i;
15366
15367   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15368                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15369
15370   // Bitcast to the requested type.
15371   Shuff = DAG.getBitcast(RegVT, Shuff);
15372   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15373   return Shuff;
15374 }
15375
15376 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15377 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15378 // from the AND / OR.
15379 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15380   Opc = Op.getOpcode();
15381   if (Opc != ISD::OR && Opc != ISD::AND)
15382     return false;
15383   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15384           Op.getOperand(0).hasOneUse() &&
15385           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15386           Op.getOperand(1).hasOneUse());
15387 }
15388
15389 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15390 // 1 and that the SETCC node has a single use.
15391 static bool isXor1OfSetCC(SDValue Op) {
15392   if (Op.getOpcode() != ISD::XOR)
15393     return false;
15394   if (isOneConstant(Op.getOperand(1)))
15395     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15396            Op.getOperand(0).hasOneUse();
15397   return false;
15398 }
15399
15400 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15401   bool addTest = true;
15402   SDValue Chain = Op.getOperand(0);
15403   SDValue Cond  = Op.getOperand(1);
15404   SDValue Dest  = Op.getOperand(2);
15405   SDLoc dl(Op);
15406   SDValue CC;
15407   bool Inverted = false;
15408
15409   if (Cond.getOpcode() == ISD::SETCC) {
15410     // Check for setcc([su]{add,sub,mul}o == 0).
15411     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15412         isNullConstant(Cond.getOperand(1)) &&
15413         Cond.getOperand(0).getResNo() == 1 &&
15414         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15415          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15416          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15417          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15418          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15419          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15420       Inverted = true;
15421       Cond = Cond.getOperand(0);
15422     } else {
15423       SDValue NewCond = LowerSETCC(Cond, DAG);
15424       if (NewCond.getNode())
15425         Cond = NewCond;
15426     }
15427   }
15428 #if 0
15429   // FIXME: LowerXALUO doesn't handle these!!
15430   else if (Cond.getOpcode() == X86ISD::ADD  ||
15431            Cond.getOpcode() == X86ISD::SUB  ||
15432            Cond.getOpcode() == X86ISD::SMUL ||
15433            Cond.getOpcode() == X86ISD::UMUL)
15434     Cond = LowerXALUO(Cond, DAG);
15435 #endif
15436
15437   // Look pass (and (setcc_carry (cmp ...)), 1).
15438   if (Cond.getOpcode() == ISD::AND &&
15439       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
15440       isOneConstant(Cond.getOperand(1)))
15441     Cond = Cond.getOperand(0);
15442
15443   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15444   // setting operand in place of the X86ISD::SETCC.
15445   unsigned CondOpcode = Cond.getOpcode();
15446   if (CondOpcode == X86ISD::SETCC ||
15447       CondOpcode == X86ISD::SETCC_CARRY) {
15448     CC = Cond.getOperand(0);
15449
15450     SDValue Cmp = Cond.getOperand(1);
15451     unsigned Opc = Cmp.getOpcode();
15452     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15453     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15454       Cond = Cmp;
15455       addTest = false;
15456     } else {
15457       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15458       default: break;
15459       case X86::COND_O:
15460       case X86::COND_B:
15461         // These can only come from an arithmetic instruction with overflow,
15462         // e.g. SADDO, UADDO.
15463         Cond = Cond.getNode()->getOperand(1);
15464         addTest = false;
15465         break;
15466       }
15467     }
15468   }
15469   CondOpcode = Cond.getOpcode();
15470   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15471       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15472       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15473        Cond.getOperand(0).getValueType() != MVT::i8)) {
15474     SDValue LHS = Cond.getOperand(0);
15475     SDValue RHS = Cond.getOperand(1);
15476     unsigned X86Opcode;
15477     unsigned X86Cond;
15478     SDVTList VTs;
15479     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15480     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15481     // X86ISD::INC).
15482     switch (CondOpcode) {
15483     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15484     case ISD::SADDO:
15485       if (isOneConstant(RHS)) {
15486           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15487           break;
15488         }
15489       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15490     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15491     case ISD::SSUBO:
15492       if (isOneConstant(RHS)) {
15493           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15494           break;
15495         }
15496       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15497     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15498     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15499     default: llvm_unreachable("unexpected overflowing operator");
15500     }
15501     if (Inverted)
15502       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15503     if (CondOpcode == ISD::UMULO)
15504       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15505                           MVT::i32);
15506     else
15507       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15508
15509     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15510
15511     if (CondOpcode == ISD::UMULO)
15512       Cond = X86Op.getValue(2);
15513     else
15514       Cond = X86Op.getValue(1);
15515
15516     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15517     addTest = false;
15518   } else {
15519     unsigned CondOpc;
15520     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15521       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15522       if (CondOpc == ISD::OR) {
15523         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15524         // two branches instead of an explicit OR instruction with a
15525         // separate test.
15526         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15527             isX86LogicalCmp(Cmp)) {
15528           CC = Cond.getOperand(0).getOperand(0);
15529           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15530                               Chain, Dest, CC, Cmp);
15531           CC = Cond.getOperand(1).getOperand(0);
15532           Cond = Cmp;
15533           addTest = false;
15534         }
15535       } else { // ISD::AND
15536         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15537         // two branches instead of an explicit AND instruction with a
15538         // separate test. However, we only do this if this block doesn't
15539         // have a fall-through edge, because this requires an explicit
15540         // jmp when the condition is false.
15541         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15542             isX86LogicalCmp(Cmp) &&
15543             Op.getNode()->hasOneUse()) {
15544           X86::CondCode CCode =
15545             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15546           CCode = X86::GetOppositeBranchCondition(CCode);
15547           CC = DAG.getConstant(CCode, dl, MVT::i8);
15548           SDNode *User = *Op.getNode()->use_begin();
15549           // Look for an unconditional branch following this conditional branch.
15550           // We need this because we need to reverse the successors in order
15551           // to implement FCMP_OEQ.
15552           if (User->getOpcode() == ISD::BR) {
15553             SDValue FalseBB = User->getOperand(1);
15554             SDNode *NewBR =
15555               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15556             assert(NewBR == User);
15557             (void)NewBR;
15558             Dest = FalseBB;
15559
15560             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15561                                 Chain, Dest, CC, Cmp);
15562             X86::CondCode CCode =
15563               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15564             CCode = X86::GetOppositeBranchCondition(CCode);
15565             CC = DAG.getConstant(CCode, dl, MVT::i8);
15566             Cond = Cmp;
15567             addTest = false;
15568           }
15569         }
15570       }
15571     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15572       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15573       // It should be transformed during dag combiner except when the condition
15574       // is set by a arithmetics with overflow node.
15575       X86::CondCode CCode =
15576         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15577       CCode = X86::GetOppositeBranchCondition(CCode);
15578       CC = DAG.getConstant(CCode, dl, MVT::i8);
15579       Cond = Cond.getOperand(0).getOperand(1);
15580       addTest = false;
15581     } else if (Cond.getOpcode() == ISD::SETCC &&
15582                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15583       // For FCMP_OEQ, we can emit
15584       // two branches instead of an explicit AND instruction with a
15585       // separate test. However, we only do this if this block doesn't
15586       // have a fall-through edge, because this requires an explicit
15587       // jmp when the condition is false.
15588       if (Op.getNode()->hasOneUse()) {
15589         SDNode *User = *Op.getNode()->use_begin();
15590         // Look for an unconditional branch following this conditional branch.
15591         // We need this because we need to reverse the successors in order
15592         // to implement FCMP_OEQ.
15593         if (User->getOpcode() == ISD::BR) {
15594           SDValue FalseBB = User->getOperand(1);
15595           SDNode *NewBR =
15596             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15597           assert(NewBR == User);
15598           (void)NewBR;
15599           Dest = FalseBB;
15600
15601           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15602                                     Cond.getOperand(0), Cond.getOperand(1));
15603           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15604           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15605           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15606                               Chain, Dest, CC, Cmp);
15607           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15608           Cond = Cmp;
15609           addTest = false;
15610         }
15611       }
15612     } else if (Cond.getOpcode() == ISD::SETCC &&
15613                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15614       // For FCMP_UNE, we can emit
15615       // two branches instead of an explicit AND instruction with a
15616       // separate test. However, we only do this if this block doesn't
15617       // have a fall-through edge, because this requires an explicit
15618       // jmp when the condition is false.
15619       if (Op.getNode()->hasOneUse()) {
15620         SDNode *User = *Op.getNode()->use_begin();
15621         // Look for an unconditional branch following this conditional branch.
15622         // We need this because we need to reverse the successors in order
15623         // to implement FCMP_UNE.
15624         if (User->getOpcode() == ISD::BR) {
15625           SDValue FalseBB = User->getOperand(1);
15626           SDNode *NewBR =
15627             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15628           assert(NewBR == User);
15629           (void)NewBR;
15630
15631           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15632                                     Cond.getOperand(0), Cond.getOperand(1));
15633           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15634           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15635           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15636                               Chain, Dest, CC, Cmp);
15637           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15638           Cond = Cmp;
15639           addTest = false;
15640           Dest = FalseBB;
15641         }
15642       }
15643     }
15644   }
15645
15646   if (addTest) {
15647     // Look pass the truncate if the high bits are known zero.
15648     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15649         Cond = Cond.getOperand(0);
15650
15651     // We know the result of AND is compared against zero. Try to match
15652     // it to BT.
15653     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15654       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG)) {
15655         CC = NewSetCC.getOperand(0);
15656         Cond = NewSetCC.getOperand(1);
15657         addTest = false;
15658       }
15659     }
15660   }
15661
15662   if (addTest) {
15663     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15664     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15665     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15666   }
15667   Cond = ConvertCmpIfNecessary(Cond, DAG);
15668   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15669                      Chain, Dest, CC, Cond);
15670 }
15671
15672 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15673 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15674 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15675 // that the guard pages used by the OS virtual memory manager are allocated in
15676 // correct sequence.
15677 SDValue
15678 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15679                                            SelectionDAG &DAG) const {
15680   MachineFunction &MF = DAG.getMachineFunction();
15681   bool SplitStack = MF.shouldSplitStack();
15682   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15683                SplitStack;
15684   SDLoc dl(Op);
15685
15686   // Get the inputs.
15687   SDNode *Node = Op.getNode();
15688   SDValue Chain = Op.getOperand(0);
15689   SDValue Size  = Op.getOperand(1);
15690   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15691   EVT VT = Node->getValueType(0);
15692
15693   // Chain the dynamic stack allocation so that it doesn't modify the stack
15694   // pointer when other instructions are using the stack.
15695   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true), dl);
15696
15697   bool Is64Bit = Subtarget->is64Bit();
15698   MVT SPTy = getPointerTy(DAG.getDataLayout());
15699
15700   SDValue Result;
15701   if (!Lower) {
15702     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15703     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15704     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15705                     " not tell us which reg is the stack pointer!");
15706     EVT VT = Node->getValueType(0);
15707     SDValue Tmp3 = Node->getOperand(2);
15708
15709     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15710     Chain = SP.getValue(1);
15711     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15712     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15713     unsigned StackAlign = TFI.getStackAlignment();
15714     Result = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15715     if (Align > StackAlign)
15716       Result = DAG.getNode(ISD::AND, dl, VT, Result,
15717                          DAG.getConstant(-(uint64_t)Align, dl, VT));
15718     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Result); // Output chain
15719   } else if (SplitStack) {
15720     MachineRegisterInfo &MRI = MF.getRegInfo();
15721
15722     if (Is64Bit) {
15723       // The 64 bit implementation of segmented stacks needs to clobber both r10
15724       // r11. This makes it impossible to use it along with nested parameters.
15725       const Function *F = MF.getFunction();
15726
15727       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15728            I != E; ++I)
15729         if (I->hasNestAttr())
15730           report_fatal_error("Cannot use segmented stacks with functions that "
15731                              "have nested arguments.");
15732     }
15733
15734     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15735     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15736     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15737     Result = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15738                                 DAG.getRegister(Vreg, SPTy));
15739   } else {
15740     SDValue Flag;
15741     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15742
15743     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15744     Flag = Chain.getValue(1);
15745     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15746
15747     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15748
15749     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15750     unsigned SPReg = RegInfo->getStackRegister();
15751     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15752     Chain = SP.getValue(1);
15753
15754     if (Align) {
15755       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15756                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15757       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15758     }
15759
15760     Result = SP;
15761   }
15762
15763   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15764                              DAG.getIntPtrConstant(0, dl, true), SDValue(), dl);
15765
15766   SDValue Ops[2] = {Result, Chain};
15767   return DAG.getMergeValues(Ops, dl);
15768 }
15769
15770 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15771   MachineFunction &MF = DAG.getMachineFunction();
15772   auto PtrVT = getPointerTy(MF.getDataLayout());
15773   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15774
15775   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15776   SDLoc DL(Op);
15777
15778   if (!Subtarget->is64Bit() ||
15779       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15780     // vastart just stores the address of the VarArgsFrameIndex slot into the
15781     // memory location argument.
15782     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15783     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15784                         MachinePointerInfo(SV), false, false, 0);
15785   }
15786
15787   // __va_list_tag:
15788   //   gp_offset         (0 - 6 * 8)
15789   //   fp_offset         (48 - 48 + 8 * 16)
15790   //   overflow_arg_area (point to parameters coming in memory).
15791   //   reg_save_area
15792   SmallVector<SDValue, 8> MemOps;
15793   SDValue FIN = Op.getOperand(1);
15794   // Store gp_offset
15795   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15796                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15797                                                DL, MVT::i32),
15798                                FIN, MachinePointerInfo(SV), false, false, 0);
15799   MemOps.push_back(Store);
15800
15801   // Store fp_offset
15802   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15803   Store = DAG.getStore(Op.getOperand(0), DL,
15804                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15805                                        MVT::i32),
15806                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15807   MemOps.push_back(Store);
15808
15809   // Store ptr to overflow_arg_area
15810   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15811   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15812   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15813                        MachinePointerInfo(SV, 8),
15814                        false, false, 0);
15815   MemOps.push_back(Store);
15816
15817   // Store ptr to reg_save_area.
15818   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15819       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15820   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15821   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15822       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15823   MemOps.push_back(Store);
15824   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15825 }
15826
15827 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15828   assert(Subtarget->is64Bit() &&
15829          "LowerVAARG only handles 64-bit va_arg!");
15830   assert(Op.getNode()->getNumOperands() == 4);
15831
15832   MachineFunction &MF = DAG.getMachineFunction();
15833   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15834     // The Win64 ABI uses char* instead of a structure.
15835     return DAG.expandVAArg(Op.getNode());
15836
15837   SDValue Chain = Op.getOperand(0);
15838   SDValue SrcPtr = Op.getOperand(1);
15839   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15840   unsigned Align = Op.getConstantOperandVal(3);
15841   SDLoc dl(Op);
15842
15843   EVT ArgVT = Op.getNode()->getValueType(0);
15844   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15845   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15846   uint8_t ArgMode;
15847
15848   // Decide which area this value should be read from.
15849   // TODO: Implement the AMD64 ABI in its entirety. This simple
15850   // selection mechanism works only for the basic types.
15851   if (ArgVT == MVT::f80) {
15852     llvm_unreachable("va_arg for f80 not yet implemented");
15853   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15854     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15855   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15856     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15857   } else {
15858     llvm_unreachable("Unhandled argument type in LowerVAARG");
15859   }
15860
15861   if (ArgMode == 2) {
15862     // Sanity Check: Make sure using fp_offset makes sense.
15863     assert(!Subtarget->useSoftFloat() &&
15864            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15865            Subtarget->hasSSE1());
15866   }
15867
15868   // Insert VAARG_64 node into the DAG
15869   // VAARG_64 returns two values: Variable Argument Address, Chain
15870   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15871                        DAG.getConstant(ArgMode, dl, MVT::i8),
15872                        DAG.getConstant(Align, dl, MVT::i32)};
15873   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15874   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15875                                           VTs, InstOps, MVT::i64,
15876                                           MachinePointerInfo(SV),
15877                                           /*Align=*/0,
15878                                           /*Volatile=*/false,
15879                                           /*ReadMem=*/true,
15880                                           /*WriteMem=*/true);
15881   Chain = VAARG.getValue(1);
15882
15883   // Load the next argument and return it
15884   return DAG.getLoad(ArgVT, dl,
15885                      Chain,
15886                      VAARG,
15887                      MachinePointerInfo(),
15888                      false, false, false, 0);
15889 }
15890
15891 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15892                            SelectionDAG &DAG) {
15893   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15894   // where a va_list is still an i8*.
15895   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15896   if (Subtarget->isCallingConvWin64(
15897         DAG.getMachineFunction().getFunction()->getCallingConv()))
15898     // Probably a Win64 va_copy.
15899     return DAG.expandVACopy(Op.getNode());
15900
15901   SDValue Chain = Op.getOperand(0);
15902   SDValue DstPtr = Op.getOperand(1);
15903   SDValue SrcPtr = Op.getOperand(2);
15904   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15905   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15906   SDLoc DL(Op);
15907
15908   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15909                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15910                        false, false,
15911                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15912 }
15913
15914 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15915 // amount is a constant. Takes immediate version of shift as input.
15916 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15917                                           SDValue SrcOp, uint64_t ShiftAmt,
15918                                           SelectionDAG &DAG) {
15919   MVT ElementType = VT.getVectorElementType();
15920
15921   // Fold this packed shift into its first operand if ShiftAmt is 0.
15922   if (ShiftAmt == 0)
15923     return SrcOp;
15924
15925   // Check for ShiftAmt >= element width
15926   if (ShiftAmt >= ElementType.getSizeInBits()) {
15927     if (Opc == X86ISD::VSRAI)
15928       ShiftAmt = ElementType.getSizeInBits() - 1;
15929     else
15930       return DAG.getConstant(0, dl, VT);
15931   }
15932
15933   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15934          && "Unknown target vector shift-by-constant node");
15935
15936   // Fold this packed vector shift into a build vector if SrcOp is a
15937   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15938   if (VT == SrcOp.getSimpleValueType() &&
15939       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15940     SmallVector<SDValue, 8> Elts;
15941     unsigned NumElts = SrcOp->getNumOperands();
15942     ConstantSDNode *ND;
15943
15944     switch(Opc) {
15945     default: llvm_unreachable(nullptr);
15946     case X86ISD::VSHLI:
15947       for (unsigned i=0; i!=NumElts; ++i) {
15948         SDValue CurrentOp = SrcOp->getOperand(i);
15949         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15950           Elts.push_back(CurrentOp);
15951           continue;
15952         }
15953         ND = cast<ConstantSDNode>(CurrentOp);
15954         const APInt &C = ND->getAPIntValue();
15955         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15956       }
15957       break;
15958     case X86ISD::VSRLI:
15959       for (unsigned i=0; i!=NumElts; ++i) {
15960         SDValue CurrentOp = SrcOp->getOperand(i);
15961         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15962           Elts.push_back(CurrentOp);
15963           continue;
15964         }
15965         ND = cast<ConstantSDNode>(CurrentOp);
15966         const APInt &C = ND->getAPIntValue();
15967         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15968       }
15969       break;
15970     case X86ISD::VSRAI:
15971       for (unsigned i=0; i!=NumElts; ++i) {
15972         SDValue CurrentOp = SrcOp->getOperand(i);
15973         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15974           Elts.push_back(CurrentOp);
15975           continue;
15976         }
15977         ND = cast<ConstantSDNode>(CurrentOp);
15978         const APInt &C = ND->getAPIntValue();
15979         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15980       }
15981       break;
15982     }
15983
15984     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15985   }
15986
15987   return DAG.getNode(Opc, dl, VT, SrcOp,
15988                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15989 }
15990
15991 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15992 // may or may not be a constant. Takes immediate version of shift as input.
15993 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15994                                    SDValue SrcOp, SDValue ShAmt,
15995                                    SelectionDAG &DAG) {
15996   MVT SVT = ShAmt.getSimpleValueType();
15997   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15998
15999   // Catch shift-by-constant.
16000   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
16001     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
16002                                       CShAmt->getZExtValue(), DAG);
16003
16004   // Change opcode to non-immediate version
16005   switch (Opc) {
16006     default: llvm_unreachable("Unknown target vector shift node");
16007     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
16008     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
16009     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
16010   }
16011
16012   const X86Subtarget &Subtarget =
16013       static_cast<const X86Subtarget &>(DAG.getSubtarget());
16014   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
16015       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
16016     // Let the shuffle legalizer expand this shift amount node.
16017     SDValue Op0 = ShAmt.getOperand(0);
16018     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
16019     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
16020   } else {
16021     // Need to build a vector containing shift amount.
16022     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
16023     SmallVector<SDValue, 4> ShOps;
16024     ShOps.push_back(ShAmt);
16025     if (SVT == MVT::i32) {
16026       ShOps.push_back(DAG.getConstant(0, dl, SVT));
16027       ShOps.push_back(DAG.getUNDEF(SVT));
16028     }
16029     ShOps.push_back(DAG.getUNDEF(SVT));
16030
16031     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
16032     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
16033   }
16034
16035   // The return type has to be a 128-bit type with the same element
16036   // type as the input type.
16037   MVT EltVT = VT.getVectorElementType();
16038   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
16039
16040   ShAmt = DAG.getBitcast(ShVT, ShAmt);
16041   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
16042 }
16043
16044 /// \brief Return Mask with the necessary casting or extending
16045 /// for \p Mask according to \p MaskVT when lowering masking intrinsics
16046 static SDValue getMaskNode(SDValue Mask, MVT MaskVT,
16047                            const X86Subtarget *Subtarget,
16048                            SelectionDAG &DAG, SDLoc dl) {
16049
16050   if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
16051     // Mask should be extended
16052     Mask = DAG.getNode(ISD::ANY_EXTEND, dl,
16053                        MVT::getIntegerVT(MaskVT.getSizeInBits()), Mask);
16054   }
16055
16056   if (Mask.getSimpleValueType() == MVT::i64 && Subtarget->is32Bit()) {
16057     if (MaskVT == MVT::v64i1) {
16058       assert(Subtarget->hasBWI() && "Expected AVX512BW target!");
16059       // In case 32bit mode, bitcast i64 is illegal, extend/split it.
16060       SDValue Lo, Hi;
16061       Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16062                           DAG.getConstant(0, dl, MVT::i32));
16063       Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16064                           DAG.getConstant(1, dl, MVT::i32));
16065
16066       Lo = DAG.getBitcast(MVT::v32i1, Lo);
16067       Hi = DAG.getBitcast(MVT::v32i1, Hi);
16068
16069       return DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v64i1, Lo, Hi);
16070     } else {
16071       // MaskVT require < 64bit. Truncate mask (should succeed in any case),
16072       // and bitcast.
16073       MVT TruncVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
16074       return DAG.getBitcast(MaskVT,
16075                             DAG.getNode(ISD::TRUNCATE, dl, TruncVT, Mask));
16076     }
16077
16078   } else {
16079     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16080                                      Mask.getSimpleValueType().getSizeInBits());
16081     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16082     // are extracted by EXTRACT_SUBVECTOR.
16083     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16084                        DAG.getBitcast(BitcastVT, Mask),
16085                        DAG.getIntPtrConstant(0, dl));
16086   }
16087 }
16088
16089 /// \brief Return (and \p Op, \p Mask) for compare instructions or
16090 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
16091 /// necessary casting or extending for \p Mask when lowering masking intrinsics
16092 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
16093                   SDValue PreservedSrc,
16094                   const X86Subtarget *Subtarget,
16095                   SelectionDAG &DAG) {
16096   MVT VT = Op.getSimpleValueType();
16097   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16098   unsigned OpcodeSelect = ISD::VSELECT;
16099   SDLoc dl(Op);
16100
16101   if (isAllOnesConstant(Mask))
16102     return Op;
16103
16104   SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16105
16106   switch (Op.getOpcode()) {
16107   default: break;
16108   case X86ISD::PCMPEQM:
16109   case X86ISD::PCMPGTM:
16110   case X86ISD::CMPM:
16111   case X86ISD::CMPMU:
16112     return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
16113   case X86ISD::VFPCLASS:
16114     case X86ISD::VFPCLASSS:
16115     return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
16116   case X86ISD::VTRUNC:
16117   case X86ISD::VTRUNCS:
16118   case X86ISD::VTRUNCUS:
16119     // We can't use ISD::VSELECT here because it is not always "Legal"
16120     // for the destination type. For example vpmovqb require only AVX512
16121     // and vselect that can operate on byte element type require BWI
16122     OpcodeSelect = X86ISD::SELECT;
16123     break;
16124   }
16125   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16126     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16127   return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
16128 }
16129
16130 /// \brief Creates an SDNode for a predicated scalar operation.
16131 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16132 /// The mask is coming as MVT::i8 and it should be truncated
16133 /// to MVT::i1 while lowering masking intrinsics.
16134 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16135 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16136 /// for a scalar instruction.
16137 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16138                                     SDValue PreservedSrc,
16139                                     const X86Subtarget *Subtarget,
16140                                     SelectionDAG &DAG) {
16141   if (isAllOnesConstant(Mask))
16142     return Op;
16143
16144   MVT VT = Op.getSimpleValueType();
16145   SDLoc dl(Op);
16146   // The mask should be of type MVT::i1
16147   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16148
16149   if (Op.getOpcode() == X86ISD::FSETCC)
16150     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16151   if (Op.getOpcode() == X86ISD::VFPCLASS ||
16152       Op.getOpcode() == X86ISD::VFPCLASSS)
16153     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16154
16155   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16156     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16157   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16158 }
16159
16160 static int getSEHRegistrationNodeSize(const Function *Fn) {
16161   if (!Fn->hasPersonalityFn())
16162     report_fatal_error(
16163         "querying registration node size for function without personality");
16164   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16165   // WinEHStatePass for the full struct definition.
16166   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16167   case EHPersonality::MSVC_X86SEH: return 24;
16168   case EHPersonality::MSVC_CXX: return 16;
16169   default: break;
16170   }
16171   report_fatal_error("can only recover FP for MSVC EH personality functions");
16172 }
16173
16174 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
16175 /// function or when returning to a parent frame after catching an exception, we
16176 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16177 /// Here's the math:
16178 ///   RegNodeBase = EntryEBP - RegNodeSize
16179 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
16180 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16181 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16182 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16183                                    SDValue EntryEBP) {
16184   MachineFunction &MF = DAG.getMachineFunction();
16185   SDLoc dl;
16186
16187   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16188   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16189
16190   // It's possible that the parent function no longer has a personality function
16191   // if the exceptional code was optimized away, in which case we just return
16192   // the incoming EBP.
16193   if (!Fn->hasPersonalityFn())
16194     return EntryEBP;
16195
16196   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16197
16198   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16199   // registration.
16200   MCSymbol *OffsetSym =
16201       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16202           GlobalValue::getRealLinkageName(Fn->getName()));
16203   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16204   SDValue RegNodeFrameOffset =
16205       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16206
16207   // RegNodeBase = EntryEBP - RegNodeSize
16208   // ParentFP = RegNodeBase - RegNodeFrameOffset
16209   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16210                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16211   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16212 }
16213
16214 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16215                                        SelectionDAG &DAG) {
16216   SDLoc dl(Op);
16217   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16218   MVT VT = Op.getSimpleValueType();
16219   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16220   if (IntrData) {
16221     switch(IntrData->Type) {
16222     case INTR_TYPE_1OP:
16223       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16224     case INTR_TYPE_2OP:
16225       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16226         Op.getOperand(2));
16227     case INTR_TYPE_2OP_IMM8:
16228       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16229                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16230     case INTR_TYPE_3OP:
16231       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16232         Op.getOperand(2), Op.getOperand(3));
16233     case INTR_TYPE_4OP:
16234       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16235         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16236     case INTR_TYPE_1OP_MASK_RM: {
16237       SDValue Src = Op.getOperand(1);
16238       SDValue PassThru = Op.getOperand(2);
16239       SDValue Mask = Op.getOperand(3);
16240       SDValue RoundingMode;
16241       // We allways add rounding mode to the Node.
16242       // If the rounding mode is not specified, we add the
16243       // "current direction" mode.
16244       if (Op.getNumOperands() == 4)
16245         RoundingMode =
16246           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16247       else
16248         RoundingMode = Op.getOperand(4);
16249       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16250       if (IntrWithRoundingModeOpcode != 0)
16251         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16252             X86::STATIC_ROUNDING::CUR_DIRECTION)
16253           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16254                                       dl, Op.getValueType(), Src, RoundingMode),
16255                                       Mask, PassThru, Subtarget, DAG);
16256       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16257                                               RoundingMode),
16258                                   Mask, PassThru, Subtarget, DAG);
16259     }
16260     case INTR_TYPE_1OP_MASK: {
16261       SDValue Src = Op.getOperand(1);
16262       SDValue PassThru = Op.getOperand(2);
16263       SDValue Mask = Op.getOperand(3);
16264       // We add rounding mode to the Node when
16265       //   - RM Opcode is specified and
16266       //   - RM is not "current direction".
16267       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16268       if (IntrWithRoundingModeOpcode != 0) {
16269         SDValue Rnd = Op.getOperand(4);
16270         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16271         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16272           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16273                                       dl, Op.getValueType(),
16274                                       Src, Rnd),
16275                                       Mask, PassThru, Subtarget, DAG);
16276         }
16277       }
16278       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16279                                   Mask, PassThru, Subtarget, DAG);
16280     }
16281     case INTR_TYPE_SCALAR_MASK: {
16282       SDValue Src1 = Op.getOperand(1);
16283       SDValue Src2 = Op.getOperand(2);
16284       SDValue passThru = Op.getOperand(3);
16285       SDValue Mask = Op.getOperand(4);
16286       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16287                                   Mask, passThru, Subtarget, DAG);
16288     }
16289     case INTR_TYPE_SCALAR_MASK_RM: {
16290       SDValue Src1 = Op.getOperand(1);
16291       SDValue Src2 = Op.getOperand(2);
16292       SDValue Src0 = Op.getOperand(3);
16293       SDValue Mask = Op.getOperand(4);
16294       // There are 2 kinds of intrinsics in this group:
16295       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16296       // (2) With rounding mode and sae - 7 operands.
16297       if (Op.getNumOperands() == 6) {
16298         SDValue Sae  = Op.getOperand(5);
16299         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16300         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16301                                                 Sae),
16302                                     Mask, Src0, Subtarget, DAG);
16303       }
16304       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16305       SDValue RoundingMode  = Op.getOperand(5);
16306       SDValue Sae  = Op.getOperand(6);
16307       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16308                                               RoundingMode, Sae),
16309                                   Mask, Src0, Subtarget, DAG);
16310     }
16311     case INTR_TYPE_2OP_MASK:
16312     case INTR_TYPE_2OP_IMM8_MASK: {
16313       SDValue Src1 = Op.getOperand(1);
16314       SDValue Src2 = Op.getOperand(2);
16315       SDValue PassThru = Op.getOperand(3);
16316       SDValue Mask = Op.getOperand(4);
16317
16318       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16319         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16320
16321       // We specify 2 possible opcodes for intrinsics with rounding modes.
16322       // First, we check if the intrinsic may have non-default rounding mode,
16323       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16324       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16325       if (IntrWithRoundingModeOpcode != 0) {
16326         SDValue Rnd = Op.getOperand(5);
16327         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16328         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16329           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16330                                       dl, Op.getValueType(),
16331                                       Src1, Src2, Rnd),
16332                                       Mask, PassThru, Subtarget, DAG);
16333         }
16334       }
16335       // TODO: Intrinsics should have fast-math-flags to propagate.
16336       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16337                                   Mask, PassThru, Subtarget, DAG);
16338     }
16339     case INTR_TYPE_2OP_MASK_RM: {
16340       SDValue Src1 = Op.getOperand(1);
16341       SDValue Src2 = Op.getOperand(2);
16342       SDValue PassThru = Op.getOperand(3);
16343       SDValue Mask = Op.getOperand(4);
16344       // We specify 2 possible modes for intrinsics, with/without rounding
16345       // modes.
16346       // First, we check if the intrinsic have rounding mode (6 operands),
16347       // if not, we set rounding mode to "current".
16348       SDValue Rnd;
16349       if (Op.getNumOperands() == 6)
16350         Rnd = Op.getOperand(5);
16351       else
16352         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16353       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16354                                               Src1, Src2, Rnd),
16355                                   Mask, PassThru, Subtarget, DAG);
16356     }
16357     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16358       SDValue Src1 = Op.getOperand(1);
16359       SDValue Src2 = Op.getOperand(2);
16360       SDValue Src3 = Op.getOperand(3);
16361       SDValue PassThru = Op.getOperand(4);
16362       SDValue Mask = Op.getOperand(5);
16363       SDValue Sae  = Op.getOperand(6);
16364
16365       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16366                                               Src2, Src3, Sae),
16367                                   Mask, PassThru, Subtarget, DAG);
16368     }
16369     case INTR_TYPE_3OP_MASK_RM: {
16370       SDValue Src1 = Op.getOperand(1);
16371       SDValue Src2 = Op.getOperand(2);
16372       SDValue Imm = Op.getOperand(3);
16373       SDValue PassThru = Op.getOperand(4);
16374       SDValue Mask = Op.getOperand(5);
16375       // We specify 2 possible modes for intrinsics, with/without rounding
16376       // modes.
16377       // First, we check if the intrinsic have rounding mode (7 operands),
16378       // if not, we set rounding mode to "current".
16379       SDValue Rnd;
16380       if (Op.getNumOperands() == 7)
16381         Rnd = Op.getOperand(6);
16382       else
16383         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16384       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16385         Src1, Src2, Imm, Rnd),
16386         Mask, PassThru, Subtarget, DAG);
16387     }
16388     case INTR_TYPE_3OP_IMM8_MASK:
16389     case INTR_TYPE_3OP_MASK:
16390     case INSERT_SUBVEC: {
16391       SDValue Src1 = Op.getOperand(1);
16392       SDValue Src2 = Op.getOperand(2);
16393       SDValue Src3 = Op.getOperand(3);
16394       SDValue PassThru = Op.getOperand(4);
16395       SDValue Mask = Op.getOperand(5);
16396
16397       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16398         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16399       else if (IntrData->Type == INSERT_SUBVEC) {
16400         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16401         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16402         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16403         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16404         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16405       }
16406
16407       // We specify 2 possible opcodes for intrinsics with rounding modes.
16408       // First, we check if the intrinsic may have non-default rounding mode,
16409       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16410       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16411       if (IntrWithRoundingModeOpcode != 0) {
16412         SDValue Rnd = Op.getOperand(6);
16413         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16414         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16415           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16416                                       dl, Op.getValueType(),
16417                                       Src1, Src2, Src3, Rnd),
16418                                       Mask, PassThru, Subtarget, DAG);
16419         }
16420       }
16421       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16422                                               Src1, Src2, Src3),
16423                                   Mask, PassThru, Subtarget, DAG);
16424     }
16425     case VPERM_3OP_MASKZ:
16426     case VPERM_3OP_MASK:{
16427       // Src2 is the PassThru
16428       SDValue Src1 = Op.getOperand(1);
16429       SDValue Src2 = Op.getOperand(2);
16430       SDValue Src3 = Op.getOperand(3);
16431       SDValue Mask = Op.getOperand(4);
16432       MVT VT = Op.getSimpleValueType();
16433       SDValue PassThru = SDValue();
16434
16435       // set PassThru element
16436       if (IntrData->Type == VPERM_3OP_MASKZ)
16437         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16438       else
16439         PassThru = DAG.getBitcast(VT, Src2);
16440
16441       // Swap Src1 and Src2 in the node creation
16442       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16443                                               dl, Op.getValueType(),
16444                                               Src2, Src1, Src3),
16445                                   Mask, PassThru, Subtarget, DAG);
16446     }
16447     case FMA_OP_MASK3:
16448     case FMA_OP_MASKZ:
16449     case FMA_OP_MASK: {
16450       SDValue Src1 = Op.getOperand(1);
16451       SDValue Src2 = Op.getOperand(2);
16452       SDValue Src3 = Op.getOperand(3);
16453       SDValue Mask = Op.getOperand(4);
16454       MVT VT = Op.getSimpleValueType();
16455       SDValue PassThru = SDValue();
16456
16457       // set PassThru element
16458       if (IntrData->Type == FMA_OP_MASKZ)
16459         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16460       else if (IntrData->Type == FMA_OP_MASK3)
16461         PassThru = Src3;
16462       else
16463         PassThru = Src1;
16464
16465       // We specify 2 possible opcodes for intrinsics with rounding modes.
16466       // First, we check if the intrinsic may have non-default rounding mode,
16467       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16468       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16469       if (IntrWithRoundingModeOpcode != 0) {
16470         SDValue Rnd = Op.getOperand(5);
16471         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16472             X86::STATIC_ROUNDING::CUR_DIRECTION)
16473           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16474                                                   dl, Op.getValueType(),
16475                                                   Src1, Src2, Src3, Rnd),
16476                                       Mask, PassThru, Subtarget, DAG);
16477       }
16478       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16479                                               dl, Op.getValueType(),
16480                                               Src1, Src2, Src3),
16481                                   Mask, PassThru, Subtarget, DAG);
16482     }
16483     case TERLOG_OP_MASK:
16484     case TERLOG_OP_MASKZ: {
16485       SDValue Src1 = Op.getOperand(1);
16486       SDValue Src2 = Op.getOperand(2);
16487       SDValue Src3 = Op.getOperand(3);
16488       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16489       SDValue Mask = Op.getOperand(5);
16490       MVT VT = Op.getSimpleValueType();
16491       SDValue PassThru = Src1;
16492       // Set PassThru element.
16493       if (IntrData->Type == TERLOG_OP_MASKZ)
16494         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16495
16496       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16497                                               Src1, Src2, Src3, Src4),
16498                                   Mask, PassThru, Subtarget, DAG);
16499     }
16500     case FPCLASS: {
16501       // FPclass intrinsics with mask
16502        SDValue Src1 = Op.getOperand(1);
16503        MVT VT = Src1.getSimpleValueType();
16504        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16505        SDValue Imm = Op.getOperand(2);
16506        SDValue Mask = Op.getOperand(3);
16507        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16508                                      Mask.getSimpleValueType().getSizeInBits());
16509        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16510        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16511                                                  DAG.getTargetConstant(0, dl, MaskVT),
16512                                                  Subtarget, DAG);
16513        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16514                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16515                                  DAG.getIntPtrConstant(0, dl));
16516        return DAG.getBitcast(Op.getValueType(), Res);
16517     }
16518     case FPCLASSS: {
16519       SDValue Src1 = Op.getOperand(1);
16520       SDValue Imm = Op.getOperand(2);
16521       SDValue Mask = Op.getOperand(3);
16522       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16523       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16524         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16525       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16526     }
16527     case CMP_MASK:
16528     case CMP_MASK_CC: {
16529       // Comparison intrinsics with masks.
16530       // Example of transformation:
16531       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16532       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16533       // (i8 (bitcast
16534       //   (v8i1 (insert_subvector undef,
16535       //           (v2i1 (and (PCMPEQM %a, %b),
16536       //                      (extract_subvector
16537       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16538       MVT VT = Op.getOperand(1).getSimpleValueType();
16539       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16540       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16541       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16542                                        Mask.getSimpleValueType().getSizeInBits());
16543       SDValue Cmp;
16544       if (IntrData->Type == CMP_MASK_CC) {
16545         SDValue CC = Op.getOperand(3);
16546         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16547         // We specify 2 possible opcodes for intrinsics with rounding modes.
16548         // First, we check if the intrinsic may have non-default rounding mode,
16549         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16550         if (IntrData->Opc1 != 0) {
16551           SDValue Rnd = Op.getOperand(5);
16552           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16553               X86::STATIC_ROUNDING::CUR_DIRECTION)
16554             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16555                               Op.getOperand(2), CC, Rnd);
16556         }
16557         //default rounding mode
16558         if(!Cmp.getNode())
16559             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16560                               Op.getOperand(2), CC);
16561
16562       } else {
16563         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16564         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16565                           Op.getOperand(2));
16566       }
16567       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16568                                              DAG.getTargetConstant(0, dl,
16569                                                                    MaskVT),
16570                                              Subtarget, DAG);
16571       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16572                                 DAG.getUNDEF(BitcastVT), CmpMask,
16573                                 DAG.getIntPtrConstant(0, dl));
16574       return DAG.getBitcast(Op.getValueType(), Res);
16575     }
16576     case CMP_MASK_SCALAR_CC: {
16577       SDValue Src1 = Op.getOperand(1);
16578       SDValue Src2 = Op.getOperand(2);
16579       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16580       SDValue Mask = Op.getOperand(4);
16581
16582       SDValue Cmp;
16583       if (IntrData->Opc1 != 0) {
16584         SDValue Rnd = Op.getOperand(5);
16585         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16586             X86::STATIC_ROUNDING::CUR_DIRECTION)
16587           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16588       }
16589       //default rounding mode
16590       if(!Cmp.getNode())
16591         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16592
16593       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16594                                              DAG.getTargetConstant(0, dl,
16595                                                                    MVT::i1),
16596                                              Subtarget, DAG);
16597
16598       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16599                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16600                          DAG.getValueType(MVT::i1));
16601     }
16602     case COMI: { // Comparison intrinsics
16603       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16604       SDValue LHS = Op.getOperand(1);
16605       SDValue RHS = Op.getOperand(2);
16606       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16607       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16608       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16609       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16610                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16611       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16612     }
16613     case COMI_RM: { // Comparison intrinsics with Sae
16614       SDValue LHS = Op.getOperand(1);
16615       SDValue RHS = Op.getOperand(2);
16616       SDValue CC = Op.getOperand(3);
16617       SDValue Sae = Op.getOperand(4);
16618       auto ComiType = TranslateX86ConstCondToX86CC(CC);
16619       // choose between ordered and unordered (comi/ucomi)
16620       unsigned comiOp = std::get<0>(ComiType) ? IntrData->Opc0 : IntrData->Opc1;
16621       SDValue Cond;
16622       if (cast<ConstantSDNode>(Sae)->getZExtValue() !=
16623                                            X86::STATIC_ROUNDING::CUR_DIRECTION)
16624         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS, Sae);
16625       else
16626         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS);
16627       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16628         DAG.getConstant(std::get<1>(ComiType), dl, MVT::i8), Cond);
16629       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16630     }
16631     case VSHIFT:
16632       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16633                                  Op.getOperand(1), Op.getOperand(2), DAG);
16634     case VSHIFT_MASK:
16635       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16636                                                       Op.getSimpleValueType(),
16637                                                       Op.getOperand(1),
16638                                                       Op.getOperand(2), DAG),
16639                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16640                                   DAG);
16641     case COMPRESS_EXPAND_IN_REG: {
16642       SDValue Mask = Op.getOperand(3);
16643       SDValue DataToCompress = Op.getOperand(1);
16644       SDValue PassThru = Op.getOperand(2);
16645       if (isAllOnesConstant(Mask)) // return data as is
16646         return Op.getOperand(1);
16647
16648       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16649                                               DataToCompress),
16650                                   Mask, PassThru, Subtarget, DAG);
16651     }
16652     case BROADCASTM: {
16653       SDValue Mask = Op.getOperand(1);
16654       MVT MaskVT = MVT::getVectorVT(MVT::i1, Mask.getSimpleValueType().getSizeInBits());
16655       Mask = DAG.getBitcast(MaskVT, Mask);
16656       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Mask);
16657     }
16658     case BLEND: {
16659       SDValue Mask = Op.getOperand(3);
16660       MVT VT = Op.getSimpleValueType();
16661       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16662       SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16663       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16664                          Op.getOperand(2));
16665     }
16666     case KUNPCK: {
16667       MVT VT = Op.getSimpleValueType();
16668       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getSizeInBits()/2);
16669
16670       SDValue Src1 = getMaskNode(Op.getOperand(1), MaskVT, Subtarget, DAG, dl);
16671       SDValue Src2 = getMaskNode(Op.getOperand(2), MaskVT, Subtarget, DAG, dl);
16672       // Arguments should be swapped.
16673       SDValue Res = DAG.getNode(IntrData->Opc0, dl,
16674                                 MVT::getVectorVT(MVT::i1, VT.getSizeInBits()),
16675                                 Src2, Src1);
16676       return DAG.getBitcast(VT, Res);
16677     }
16678     default:
16679       break;
16680     }
16681   }
16682
16683   switch (IntNo) {
16684   default: return SDValue();    // Don't custom lower most intrinsics.
16685
16686   case Intrinsic::x86_avx2_permd:
16687   case Intrinsic::x86_avx2_permps:
16688     // Operands intentionally swapped. Mask is last operand to intrinsic,
16689     // but second operand for node/instruction.
16690     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16691                        Op.getOperand(2), Op.getOperand(1));
16692
16693   // ptest and testp intrinsics. The intrinsic these come from are designed to
16694   // return an integer value, not just an instruction so lower it to the ptest
16695   // or testp pattern and a setcc for the result.
16696   case Intrinsic::x86_sse41_ptestz:
16697   case Intrinsic::x86_sse41_ptestc:
16698   case Intrinsic::x86_sse41_ptestnzc:
16699   case Intrinsic::x86_avx_ptestz_256:
16700   case Intrinsic::x86_avx_ptestc_256:
16701   case Intrinsic::x86_avx_ptestnzc_256:
16702   case Intrinsic::x86_avx_vtestz_ps:
16703   case Intrinsic::x86_avx_vtestc_ps:
16704   case Intrinsic::x86_avx_vtestnzc_ps:
16705   case Intrinsic::x86_avx_vtestz_pd:
16706   case Intrinsic::x86_avx_vtestc_pd:
16707   case Intrinsic::x86_avx_vtestnzc_pd:
16708   case Intrinsic::x86_avx_vtestz_ps_256:
16709   case Intrinsic::x86_avx_vtestc_ps_256:
16710   case Intrinsic::x86_avx_vtestnzc_ps_256:
16711   case Intrinsic::x86_avx_vtestz_pd_256:
16712   case Intrinsic::x86_avx_vtestc_pd_256:
16713   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16714     bool IsTestPacked = false;
16715     unsigned X86CC;
16716     switch (IntNo) {
16717     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16718     case Intrinsic::x86_avx_vtestz_ps:
16719     case Intrinsic::x86_avx_vtestz_pd:
16720     case Intrinsic::x86_avx_vtestz_ps_256:
16721     case Intrinsic::x86_avx_vtestz_pd_256:
16722       IsTestPacked = true; // Fallthrough
16723     case Intrinsic::x86_sse41_ptestz:
16724     case Intrinsic::x86_avx_ptestz_256:
16725       // ZF = 1
16726       X86CC = X86::COND_E;
16727       break;
16728     case Intrinsic::x86_avx_vtestc_ps:
16729     case Intrinsic::x86_avx_vtestc_pd:
16730     case Intrinsic::x86_avx_vtestc_ps_256:
16731     case Intrinsic::x86_avx_vtestc_pd_256:
16732       IsTestPacked = true; // Fallthrough
16733     case Intrinsic::x86_sse41_ptestc:
16734     case Intrinsic::x86_avx_ptestc_256:
16735       // CF = 1
16736       X86CC = X86::COND_B;
16737       break;
16738     case Intrinsic::x86_avx_vtestnzc_ps:
16739     case Intrinsic::x86_avx_vtestnzc_pd:
16740     case Intrinsic::x86_avx_vtestnzc_ps_256:
16741     case Intrinsic::x86_avx_vtestnzc_pd_256:
16742       IsTestPacked = true; // Fallthrough
16743     case Intrinsic::x86_sse41_ptestnzc:
16744     case Intrinsic::x86_avx_ptestnzc_256:
16745       // ZF and CF = 0
16746       X86CC = X86::COND_A;
16747       break;
16748     }
16749
16750     SDValue LHS = Op.getOperand(1);
16751     SDValue RHS = Op.getOperand(2);
16752     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16753     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16754     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16755     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16756     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16757   }
16758   case Intrinsic::x86_avx512_kortestz_w:
16759   case Intrinsic::x86_avx512_kortestc_w: {
16760     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16761     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16762     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16763     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16764     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16765     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16766     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16767   }
16768
16769   case Intrinsic::x86_sse42_pcmpistria128:
16770   case Intrinsic::x86_sse42_pcmpestria128:
16771   case Intrinsic::x86_sse42_pcmpistric128:
16772   case Intrinsic::x86_sse42_pcmpestric128:
16773   case Intrinsic::x86_sse42_pcmpistrio128:
16774   case Intrinsic::x86_sse42_pcmpestrio128:
16775   case Intrinsic::x86_sse42_pcmpistris128:
16776   case Intrinsic::x86_sse42_pcmpestris128:
16777   case Intrinsic::x86_sse42_pcmpistriz128:
16778   case Intrinsic::x86_sse42_pcmpestriz128: {
16779     unsigned Opcode;
16780     unsigned X86CC;
16781     switch (IntNo) {
16782     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16783     case Intrinsic::x86_sse42_pcmpistria128:
16784       Opcode = X86ISD::PCMPISTRI;
16785       X86CC = X86::COND_A;
16786       break;
16787     case Intrinsic::x86_sse42_pcmpestria128:
16788       Opcode = X86ISD::PCMPESTRI;
16789       X86CC = X86::COND_A;
16790       break;
16791     case Intrinsic::x86_sse42_pcmpistric128:
16792       Opcode = X86ISD::PCMPISTRI;
16793       X86CC = X86::COND_B;
16794       break;
16795     case Intrinsic::x86_sse42_pcmpestric128:
16796       Opcode = X86ISD::PCMPESTRI;
16797       X86CC = X86::COND_B;
16798       break;
16799     case Intrinsic::x86_sse42_pcmpistrio128:
16800       Opcode = X86ISD::PCMPISTRI;
16801       X86CC = X86::COND_O;
16802       break;
16803     case Intrinsic::x86_sse42_pcmpestrio128:
16804       Opcode = X86ISD::PCMPESTRI;
16805       X86CC = X86::COND_O;
16806       break;
16807     case Intrinsic::x86_sse42_pcmpistris128:
16808       Opcode = X86ISD::PCMPISTRI;
16809       X86CC = X86::COND_S;
16810       break;
16811     case Intrinsic::x86_sse42_pcmpestris128:
16812       Opcode = X86ISD::PCMPESTRI;
16813       X86CC = X86::COND_S;
16814       break;
16815     case Intrinsic::x86_sse42_pcmpistriz128:
16816       Opcode = X86ISD::PCMPISTRI;
16817       X86CC = X86::COND_E;
16818       break;
16819     case Intrinsic::x86_sse42_pcmpestriz128:
16820       Opcode = X86ISD::PCMPESTRI;
16821       X86CC = X86::COND_E;
16822       break;
16823     }
16824     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16825     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16826     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16827     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16828                                 DAG.getConstant(X86CC, dl, MVT::i8),
16829                                 SDValue(PCMP.getNode(), 1));
16830     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16831   }
16832
16833   case Intrinsic::x86_sse42_pcmpistri128:
16834   case Intrinsic::x86_sse42_pcmpestri128: {
16835     unsigned Opcode;
16836     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16837       Opcode = X86ISD::PCMPISTRI;
16838     else
16839       Opcode = X86ISD::PCMPESTRI;
16840
16841     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16842     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16843     return DAG.getNode(Opcode, dl, VTs, NewOps);
16844   }
16845
16846   case Intrinsic::x86_seh_lsda: {
16847     // Compute the symbol for the LSDA. We know it'll get emitted later.
16848     MachineFunction &MF = DAG.getMachineFunction();
16849     SDValue Op1 = Op.getOperand(1);
16850     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16851     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16852         GlobalValue::getRealLinkageName(Fn->getName()));
16853
16854     // Generate a simple absolute symbol reference. This intrinsic is only
16855     // supported on 32-bit Windows, which isn't PIC.
16856     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16857     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16858   }
16859
16860   case Intrinsic::x86_seh_recoverfp: {
16861     SDValue FnOp = Op.getOperand(1);
16862     SDValue IncomingFPOp = Op.getOperand(2);
16863     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16864     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16865     if (!Fn)
16866       report_fatal_error(
16867           "llvm.x86.seh.recoverfp must take a function as the first argument");
16868     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16869   }
16870
16871   case Intrinsic::localaddress: {
16872     // Returns one of the stack, base, or frame pointer registers, depending on
16873     // which is used to reference local variables.
16874     MachineFunction &MF = DAG.getMachineFunction();
16875     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16876     unsigned Reg;
16877     if (RegInfo->hasBasePointer(MF))
16878       Reg = RegInfo->getBaseRegister();
16879     else // This function handles the SP or FP case.
16880       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16881     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16882   }
16883   }
16884 }
16885
16886 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16887                               SDValue Src, SDValue Mask, SDValue Base,
16888                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16889                               const X86Subtarget * Subtarget) {
16890   SDLoc dl(Op);
16891   auto *C = cast<ConstantSDNode>(ScaleOp);
16892   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16893   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16894                              Index.getSimpleValueType().getVectorNumElements());
16895   SDValue MaskInReg;
16896   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16897   if (MaskC)
16898     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16899   else {
16900     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16901                                      Mask.getSimpleValueType().getSizeInBits());
16902
16903     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16904     // are extracted by EXTRACT_SUBVECTOR.
16905     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16906                             DAG.getBitcast(BitcastVT, Mask),
16907                             DAG.getIntPtrConstant(0, dl));
16908   }
16909   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16910   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16911   SDValue Segment = DAG.getRegister(0, MVT::i32);
16912   if (Src.getOpcode() == ISD::UNDEF)
16913     Src = getZeroVector(Op.getSimpleValueType(), Subtarget, DAG, dl);
16914   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16915   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16916   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16917   return DAG.getMergeValues(RetOps, dl);
16918 }
16919
16920 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16921                                SDValue Src, SDValue Mask, SDValue Base,
16922                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16923   SDLoc dl(Op);
16924   auto *C = cast<ConstantSDNode>(ScaleOp);
16925   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16926   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16927   SDValue Segment = DAG.getRegister(0, MVT::i32);
16928   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16929                              Index.getSimpleValueType().getVectorNumElements());
16930   SDValue MaskInReg;
16931   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16932   if (MaskC)
16933     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16934   else {
16935     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16936                                      Mask.getSimpleValueType().getSizeInBits());
16937
16938     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16939     // are extracted by EXTRACT_SUBVECTOR.
16940     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16941                             DAG.getBitcast(BitcastVT, Mask),
16942                             DAG.getIntPtrConstant(0, dl));
16943   }
16944   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16945   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16946   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16947   return SDValue(Res, 1);
16948 }
16949
16950 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16951                                SDValue Mask, SDValue Base, SDValue Index,
16952                                SDValue ScaleOp, SDValue Chain) {
16953   SDLoc dl(Op);
16954   auto *C = cast<ConstantSDNode>(ScaleOp);
16955   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16956   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16957   SDValue Segment = DAG.getRegister(0, MVT::i32);
16958   MVT MaskVT =
16959     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16960   SDValue MaskInReg;
16961   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16962   if (MaskC)
16963     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16964   else
16965     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16966   //SDVTList VTs = DAG.getVTList(MVT::Other);
16967   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16968   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16969   return SDValue(Res, 0);
16970 }
16971
16972 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16973 // read performance monitor counters (x86_rdpmc).
16974 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16975                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16976                               SmallVectorImpl<SDValue> &Results) {
16977   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16978   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16979   SDValue LO, HI;
16980
16981   // The ECX register is used to select the index of the performance counter
16982   // to read.
16983   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16984                                    N->getOperand(2));
16985   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16986
16987   // Reads the content of a 64-bit performance counter and returns it in the
16988   // registers EDX:EAX.
16989   if (Subtarget->is64Bit()) {
16990     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16991     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16992                             LO.getValue(2));
16993   } else {
16994     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16995     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16996                             LO.getValue(2));
16997   }
16998   Chain = HI.getValue(1);
16999
17000   if (Subtarget->is64Bit()) {
17001     // The EAX register is loaded with the low-order 32 bits. The EDX register
17002     // is loaded with the supported high-order bits of the counter.
17003     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17004                               DAG.getConstant(32, DL, MVT::i8));
17005     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17006     Results.push_back(Chain);
17007     return;
17008   }
17009
17010   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17011   SDValue Ops[] = { LO, HI };
17012   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17013   Results.push_back(Pair);
17014   Results.push_back(Chain);
17015 }
17016
17017 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
17018 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
17019 // also used to custom lower READCYCLECOUNTER nodes.
17020 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
17021                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
17022                               SmallVectorImpl<SDValue> &Results) {
17023   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17024   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
17025   SDValue LO, HI;
17026
17027   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
17028   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
17029   // and the EAX register is loaded with the low-order 32 bits.
17030   if (Subtarget->is64Bit()) {
17031     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
17032     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17033                             LO.getValue(2));
17034   } else {
17035     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17036     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17037                             LO.getValue(2));
17038   }
17039   SDValue Chain = HI.getValue(1);
17040
17041   if (Opcode == X86ISD::RDTSCP_DAG) {
17042     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
17043
17044     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
17045     // the ECX register. Add 'ecx' explicitly to the chain.
17046     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
17047                                      HI.getValue(2));
17048     // Explicitly store the content of ECX at the location passed in input
17049     // to the 'rdtscp' intrinsic.
17050     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
17051                          MachinePointerInfo(), false, false, 0);
17052   }
17053
17054   if (Subtarget->is64Bit()) {
17055     // The EDX register is loaded with the high-order 32 bits of the MSR, and
17056     // the EAX register is loaded with the low-order 32 bits.
17057     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17058                               DAG.getConstant(32, DL, MVT::i8));
17059     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17060     Results.push_back(Chain);
17061     return;
17062   }
17063
17064   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17065   SDValue Ops[] = { LO, HI };
17066   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17067   Results.push_back(Pair);
17068   Results.push_back(Chain);
17069 }
17070
17071 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
17072                                      SelectionDAG &DAG) {
17073   SmallVector<SDValue, 2> Results;
17074   SDLoc DL(Op);
17075   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
17076                           Results);
17077   return DAG.getMergeValues(Results, DL);
17078 }
17079
17080 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
17081                                     SelectionDAG &DAG) {
17082   MachineFunction &MF = DAG.getMachineFunction();
17083   const Function *Fn = MF.getFunction();
17084   SDLoc dl(Op);
17085   SDValue Chain = Op.getOperand(0);
17086
17087   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
17088          "using llvm.x86.seh.restoreframe requires a frame pointer");
17089
17090   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17091   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
17092
17093   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17094   unsigned FrameReg =
17095       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17096   unsigned SPReg = RegInfo->getStackRegister();
17097   unsigned SlotSize = RegInfo->getSlotSize();
17098
17099   // Get incoming EBP.
17100   SDValue IncomingEBP =
17101       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
17102
17103   // SP is saved in the first field of every registration node, so load
17104   // [EBP-RegNodeSize] into SP.
17105   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
17106   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
17107                                DAG.getConstant(-RegNodeSize, dl, VT));
17108   SDValue NewSP =
17109       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
17110                   false, VT.getScalarSizeInBits() / 8);
17111   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
17112
17113   if (!RegInfo->needsStackRealignment(MF)) {
17114     // Adjust EBP to point back to the original frame position.
17115     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
17116     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
17117   } else {
17118     assert(RegInfo->hasBasePointer(MF) &&
17119            "functions with Win32 EH must use frame or base pointer register");
17120
17121     // Reload the base pointer (ESI) with the adjusted incoming EBP.
17122     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
17123     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
17124
17125     // Reload the spilled EBP value, now that the stack and base pointers are
17126     // set up.
17127     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
17128     X86FI->setHasSEHFramePtrSave(true);
17129     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
17130     X86FI->setSEHFramePtrSaveIndex(FI);
17131     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
17132                                 MachinePointerInfo(), false, false, false,
17133                                 VT.getScalarSizeInBits() / 8);
17134     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
17135   }
17136
17137   return Chain;
17138 }
17139
17140 static SDValue MarkEHRegistrationNode(SDValue Op, SelectionDAG &DAG) {
17141   MachineFunction &MF = DAG.getMachineFunction();
17142   SDValue Chain = Op.getOperand(0);
17143   SDValue RegNode = Op.getOperand(2);
17144   WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo();
17145   if (!EHInfo)
17146     report_fatal_error("EH registrations only live in functions using WinEH");
17147
17148   // Cast the operand to an alloca, and remember the frame index.
17149   auto *FINode = dyn_cast<FrameIndexSDNode>(RegNode);
17150   if (!FINode)
17151     report_fatal_error("llvm.x86.seh.ehregnode expects a static alloca");
17152   EHInfo->EHRegNodeFrameIndex = FINode->getIndex();
17153
17154   // Return the chain operand without making any DAG nodes.
17155   return Chain;
17156 }
17157
17158 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
17159 /// return truncate Store/MaskedStore Node
17160 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
17161                                                SelectionDAG &DAG,
17162                                                MVT ElementType) {
17163   SDLoc dl(Op);
17164   SDValue Mask = Op.getOperand(4);
17165   SDValue DataToTruncate = Op.getOperand(3);
17166   SDValue Addr = Op.getOperand(2);
17167   SDValue Chain = Op.getOperand(0);
17168
17169   MVT VT  = DataToTruncate.getSimpleValueType();
17170   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
17171
17172   if (isAllOnesConstant(Mask)) // return just a truncate store
17173     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
17174                              MachinePointerInfo(), SVT, false, false,
17175                              SVT.getScalarSizeInBits()/8);
17176
17177   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
17178   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17179                                    Mask.getSimpleValueType().getSizeInBits());
17180   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17181   // are extracted by EXTRACT_SUBVECTOR.
17182   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17183                               DAG.getBitcast(BitcastVT, Mask),
17184                               DAG.getIntPtrConstant(0, dl));
17185
17186   MachineMemOperand *MMO = DAG.getMachineFunction().
17187     getMachineMemOperand(MachinePointerInfo(),
17188                          MachineMemOperand::MOStore, SVT.getStoreSize(),
17189                          SVT.getScalarSizeInBits()/8);
17190
17191   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
17192                             VMask, SVT, MMO, true);
17193 }
17194
17195 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17196                                       SelectionDAG &DAG) {
17197   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17198
17199   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17200   if (!IntrData) {
17201     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
17202       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
17203     else if (IntNo == llvm::Intrinsic::x86_seh_ehregnode)
17204       return MarkEHRegistrationNode(Op, DAG);
17205     return SDValue();
17206   }
17207
17208   SDLoc dl(Op);
17209   switch(IntrData->Type) {
17210   default: llvm_unreachable("Unknown Intrinsic Type");
17211   case RDSEED:
17212   case RDRAND: {
17213     // Emit the node with the right value type.
17214     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17215     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17216
17217     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17218     // Otherwise return the value from Rand, which is always 0, casted to i32.
17219     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17220                       DAG.getConstant(1, dl, Op->getValueType(1)),
17221                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17222                       SDValue(Result.getNode(), 1) };
17223     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17224                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17225                                   Ops);
17226
17227     // Return { result, isValid, chain }.
17228     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17229                        SDValue(Result.getNode(), 2));
17230   }
17231   case GATHER: {
17232   //gather(v1, mask, index, base, scale);
17233     SDValue Chain = Op.getOperand(0);
17234     SDValue Src   = Op.getOperand(2);
17235     SDValue Base  = Op.getOperand(3);
17236     SDValue Index = Op.getOperand(4);
17237     SDValue Mask  = Op.getOperand(5);
17238     SDValue Scale = Op.getOperand(6);
17239     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17240                          Chain, Subtarget);
17241   }
17242   case SCATTER: {
17243   //scatter(base, mask, index, v1, scale);
17244     SDValue Chain = Op.getOperand(0);
17245     SDValue Base  = Op.getOperand(2);
17246     SDValue Mask  = Op.getOperand(3);
17247     SDValue Index = Op.getOperand(4);
17248     SDValue Src   = Op.getOperand(5);
17249     SDValue Scale = Op.getOperand(6);
17250     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17251                           Scale, Chain);
17252   }
17253   case PREFETCH: {
17254     SDValue Hint = Op.getOperand(6);
17255     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17256     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17257     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17258     SDValue Chain = Op.getOperand(0);
17259     SDValue Mask  = Op.getOperand(2);
17260     SDValue Index = Op.getOperand(3);
17261     SDValue Base  = Op.getOperand(4);
17262     SDValue Scale = Op.getOperand(5);
17263     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17264   }
17265   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17266   case RDTSC: {
17267     SmallVector<SDValue, 2> Results;
17268     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17269                             Results);
17270     return DAG.getMergeValues(Results, dl);
17271   }
17272   // Read Performance Monitoring Counters.
17273   case RDPMC: {
17274     SmallVector<SDValue, 2> Results;
17275     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17276     return DAG.getMergeValues(Results, dl);
17277   }
17278   // XTEST intrinsics.
17279   case XTEST: {
17280     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17281     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17282     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17283                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17284                                 InTrans);
17285     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17286     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17287                        Ret, SDValue(InTrans.getNode(), 1));
17288   }
17289   // ADC/ADCX/SBB
17290   case ADX: {
17291     SmallVector<SDValue, 2> Results;
17292     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17293     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17294     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17295                                 DAG.getConstant(-1, dl, MVT::i8));
17296     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17297                               Op.getOperand(4), GenCF.getValue(1));
17298     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17299                                  Op.getOperand(5), MachinePointerInfo(),
17300                                  false, false, 0);
17301     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17302                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17303                                 Res.getValue(1));
17304     Results.push_back(SetCC);
17305     Results.push_back(Store);
17306     return DAG.getMergeValues(Results, dl);
17307   }
17308   case COMPRESS_TO_MEM: {
17309     SDLoc dl(Op);
17310     SDValue Mask = Op.getOperand(4);
17311     SDValue DataToCompress = Op.getOperand(3);
17312     SDValue Addr = Op.getOperand(2);
17313     SDValue Chain = Op.getOperand(0);
17314
17315     MVT VT = DataToCompress.getSimpleValueType();
17316     if (isAllOnesConstant(Mask)) // return just a store
17317       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17318                           MachinePointerInfo(), false, false,
17319                           VT.getScalarSizeInBits()/8);
17320
17321     SDValue Compressed =
17322       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17323                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17324     return DAG.getStore(Chain, dl, Compressed, Addr,
17325                         MachinePointerInfo(), false, false,
17326                         VT.getScalarSizeInBits()/8);
17327   }
17328   case TRUNCATE_TO_MEM_VI8:
17329     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17330   case TRUNCATE_TO_MEM_VI16:
17331     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17332   case TRUNCATE_TO_MEM_VI32:
17333     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17334   case EXPAND_FROM_MEM: {
17335     SDLoc dl(Op);
17336     SDValue Mask = Op.getOperand(4);
17337     SDValue PassThru = Op.getOperand(3);
17338     SDValue Addr = Op.getOperand(2);
17339     SDValue Chain = Op.getOperand(0);
17340     MVT VT = Op.getSimpleValueType();
17341
17342     if (isAllOnesConstant(Mask)) // return just a load
17343       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17344                          false, VT.getScalarSizeInBits()/8);
17345
17346     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17347                                        false, false, false,
17348                                        VT.getScalarSizeInBits()/8);
17349
17350     SDValue Results[] = {
17351       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17352                            Mask, PassThru, Subtarget, DAG), Chain};
17353     return DAG.getMergeValues(Results, dl);
17354   }
17355   }
17356 }
17357
17358 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17359                                            SelectionDAG &DAG) const {
17360   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17361   MFI->setReturnAddressIsTaken(true);
17362
17363   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17364     return SDValue();
17365
17366   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17367   SDLoc dl(Op);
17368   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17369
17370   if (Depth > 0) {
17371     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17372     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17373     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17374     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17375                        DAG.getNode(ISD::ADD, dl, PtrVT,
17376                                    FrameAddr, Offset),
17377                        MachinePointerInfo(), false, false, false, 0);
17378   }
17379
17380   // Just load the return address.
17381   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17382   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17383                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17384 }
17385
17386 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17387   MachineFunction &MF = DAG.getMachineFunction();
17388   MachineFrameInfo *MFI = MF.getFrameInfo();
17389   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17390   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17391   EVT VT = Op.getValueType();
17392
17393   MFI->setFrameAddressIsTaken(true);
17394
17395   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17396     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17397     // is not possible to crawl up the stack without looking at the unwind codes
17398     // simultaneously.
17399     int FrameAddrIndex = FuncInfo->getFAIndex();
17400     if (!FrameAddrIndex) {
17401       // Set up a frame object for the return address.
17402       unsigned SlotSize = RegInfo->getSlotSize();
17403       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17404           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17405       FuncInfo->setFAIndex(FrameAddrIndex);
17406     }
17407     return DAG.getFrameIndex(FrameAddrIndex, VT);
17408   }
17409
17410   unsigned FrameReg =
17411       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17412   SDLoc dl(Op);  // FIXME probably not meaningful
17413   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17414   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17415           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17416          "Invalid Frame Register!");
17417   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17418   while (Depth--)
17419     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17420                             MachinePointerInfo(),
17421                             false, false, false, 0);
17422   return FrameAddr;
17423 }
17424
17425 // FIXME? Maybe this could be a TableGen attribute on some registers and
17426 // this table could be generated automatically from RegInfo.
17427 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17428                                               SelectionDAG &DAG) const {
17429   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17430   const MachineFunction &MF = DAG.getMachineFunction();
17431
17432   unsigned Reg = StringSwitch<unsigned>(RegName)
17433                        .Case("esp", X86::ESP)
17434                        .Case("rsp", X86::RSP)
17435                        .Case("ebp", X86::EBP)
17436                        .Case("rbp", X86::RBP)
17437                        .Default(0);
17438
17439   if (Reg == X86::EBP || Reg == X86::RBP) {
17440     if (!TFI.hasFP(MF))
17441       report_fatal_error("register " + StringRef(RegName) +
17442                          " is allocatable: function has no frame pointer");
17443 #ifndef NDEBUG
17444     else {
17445       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17446       unsigned FrameReg =
17447           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17448       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17449              "Invalid Frame Register!");
17450     }
17451 #endif
17452   }
17453
17454   if (Reg)
17455     return Reg;
17456
17457   report_fatal_error("Invalid register name global variable");
17458 }
17459
17460 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17461                                                      SelectionDAG &DAG) const {
17462   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17463   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17464 }
17465
17466 unsigned X86TargetLowering::getExceptionPointerRegister(
17467     const Constant *PersonalityFn) const {
17468   if (classifyEHPersonality(PersonalityFn) == EHPersonality::CoreCLR)
17469     return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17470
17471   return Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX;
17472 }
17473
17474 unsigned X86TargetLowering::getExceptionSelectorRegister(
17475     const Constant *PersonalityFn) const {
17476   // Funclet personalities don't use selectors (the runtime does the selection).
17477   assert(!isFuncletEHPersonality(classifyEHPersonality(PersonalityFn)));
17478   return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17479 }
17480
17481 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17482   SDValue Chain     = Op.getOperand(0);
17483   SDValue Offset    = Op.getOperand(1);
17484   SDValue Handler   = Op.getOperand(2);
17485   SDLoc dl      (Op);
17486
17487   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17488   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17489   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17490   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17491           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17492          "Invalid Frame Register!");
17493   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17494   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17495
17496   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17497                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17498                                                        dl));
17499   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17500   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17501                        false, false, 0);
17502   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17503
17504   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17505                      DAG.getRegister(StoreAddrReg, PtrVT));
17506 }
17507
17508 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17509                                                SelectionDAG &DAG) const {
17510   SDLoc DL(Op);
17511   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17512                      DAG.getVTList(MVT::i32, MVT::Other),
17513                      Op.getOperand(0), Op.getOperand(1));
17514 }
17515
17516 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17517                                                 SelectionDAG &DAG) const {
17518   SDLoc DL(Op);
17519   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17520                      Op.getOperand(0), Op.getOperand(1));
17521 }
17522
17523 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17524   return Op.getOperand(0);
17525 }
17526
17527 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17528                                                 SelectionDAG &DAG) const {
17529   SDValue Root = Op.getOperand(0);
17530   SDValue Trmp = Op.getOperand(1); // trampoline
17531   SDValue FPtr = Op.getOperand(2); // nested function
17532   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17533   SDLoc dl (Op);
17534
17535   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17536   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17537
17538   if (Subtarget->is64Bit()) {
17539     SDValue OutChains[6];
17540
17541     // Large code-model.
17542     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17543     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17544
17545     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17546     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17547
17548     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17549
17550     // Load the pointer to the nested function into R11.
17551     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17552     SDValue Addr = Trmp;
17553     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17554                                 Addr, MachinePointerInfo(TrmpAddr),
17555                                 false, false, 0);
17556
17557     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17558                        DAG.getConstant(2, dl, MVT::i64));
17559     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17560                                 MachinePointerInfo(TrmpAddr, 2),
17561                                 false, false, 2);
17562
17563     // Load the 'nest' parameter value into R10.
17564     // R10 is specified in X86CallingConv.td
17565     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17566     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17567                        DAG.getConstant(10, dl, MVT::i64));
17568     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17569                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17570                                 false, false, 0);
17571
17572     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17573                        DAG.getConstant(12, dl, MVT::i64));
17574     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17575                                 MachinePointerInfo(TrmpAddr, 12),
17576                                 false, false, 2);
17577
17578     // Jump to the nested function.
17579     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17580     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17581                        DAG.getConstant(20, dl, MVT::i64));
17582     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17583                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17584                                 false, false, 0);
17585
17586     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17587     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17588                        DAG.getConstant(22, dl, MVT::i64));
17589     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17590                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17591                                 false, false, 0);
17592
17593     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17594   } else {
17595     const Function *Func =
17596       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17597     CallingConv::ID CC = Func->getCallingConv();
17598     unsigned NestReg;
17599
17600     switch (CC) {
17601     default:
17602       llvm_unreachable("Unsupported calling convention");
17603     case CallingConv::C:
17604     case CallingConv::X86_StdCall: {
17605       // Pass 'nest' parameter in ECX.
17606       // Must be kept in sync with X86CallingConv.td
17607       NestReg = X86::ECX;
17608
17609       // Check that ECX wasn't needed by an 'inreg' parameter.
17610       FunctionType *FTy = Func->getFunctionType();
17611       const AttributeSet &Attrs = Func->getAttributes();
17612
17613       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17614         unsigned InRegCount = 0;
17615         unsigned Idx = 1;
17616
17617         for (FunctionType::param_iterator I = FTy->param_begin(),
17618              E = FTy->param_end(); I != E; ++I, ++Idx)
17619           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17620             auto &DL = DAG.getDataLayout();
17621             // FIXME: should only count parameters that are lowered to integers.
17622             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17623           }
17624
17625         if (InRegCount > 2) {
17626           report_fatal_error("Nest register in use - reduce number of inreg"
17627                              " parameters!");
17628         }
17629       }
17630       break;
17631     }
17632     case CallingConv::X86_FastCall:
17633     case CallingConv::X86_ThisCall:
17634     case CallingConv::Fast:
17635       // Pass 'nest' parameter in EAX.
17636       // Must be kept in sync with X86CallingConv.td
17637       NestReg = X86::EAX;
17638       break;
17639     }
17640
17641     SDValue OutChains[4];
17642     SDValue Addr, Disp;
17643
17644     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17645                        DAG.getConstant(10, dl, MVT::i32));
17646     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17647
17648     // This is storing the opcode for MOV32ri.
17649     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17650     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17651     OutChains[0] = DAG.getStore(Root, dl,
17652                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17653                                 Trmp, MachinePointerInfo(TrmpAddr),
17654                                 false, false, 0);
17655
17656     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17657                        DAG.getConstant(1, dl, MVT::i32));
17658     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17659                                 MachinePointerInfo(TrmpAddr, 1),
17660                                 false, false, 1);
17661
17662     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17663     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17664                        DAG.getConstant(5, dl, MVT::i32));
17665     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17666                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17667                                 false, false, 1);
17668
17669     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17670                        DAG.getConstant(6, dl, MVT::i32));
17671     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17672                                 MachinePointerInfo(TrmpAddr, 6),
17673                                 false, false, 1);
17674
17675     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17676   }
17677 }
17678
17679 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17680                                             SelectionDAG &DAG) const {
17681   /*
17682    The rounding mode is in bits 11:10 of FPSR, and has the following
17683    settings:
17684      00 Round to nearest
17685      01 Round to -inf
17686      10 Round to +inf
17687      11 Round to 0
17688
17689   FLT_ROUNDS, on the other hand, expects the following:
17690     -1 Undefined
17691      0 Round to 0
17692      1 Round to nearest
17693      2 Round to +inf
17694      3 Round to -inf
17695
17696   To perform the conversion, we do:
17697     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17698   */
17699
17700   MachineFunction &MF = DAG.getMachineFunction();
17701   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17702   unsigned StackAlignment = TFI.getStackAlignment();
17703   MVT VT = Op.getSimpleValueType();
17704   SDLoc DL(Op);
17705
17706   // Save FP Control Word to stack slot
17707   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17708   SDValue StackSlot =
17709       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17710
17711   MachineMemOperand *MMO =
17712       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17713                               MachineMemOperand::MOStore, 2, 2);
17714
17715   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17716   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17717                                           DAG.getVTList(MVT::Other),
17718                                           Ops, MVT::i16, MMO);
17719
17720   // Load FP Control Word from stack slot
17721   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17722                             MachinePointerInfo(), false, false, false, 0);
17723
17724   // Transform as necessary
17725   SDValue CWD1 =
17726     DAG.getNode(ISD::SRL, DL, MVT::i16,
17727                 DAG.getNode(ISD::AND, DL, MVT::i16,
17728                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17729                 DAG.getConstant(11, DL, MVT::i8));
17730   SDValue CWD2 =
17731     DAG.getNode(ISD::SRL, DL, MVT::i16,
17732                 DAG.getNode(ISD::AND, DL, MVT::i16,
17733                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17734                 DAG.getConstant(9, DL, MVT::i8));
17735
17736   SDValue RetVal =
17737     DAG.getNode(ISD::AND, DL, MVT::i16,
17738                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17739                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17740                             DAG.getConstant(1, DL, MVT::i16)),
17741                 DAG.getConstant(3, DL, MVT::i16));
17742
17743   return DAG.getNode((VT.getSizeInBits() < 16 ?
17744                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17745 }
17746
17747 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17748 //
17749 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17750 //    to 512-bit vector.
17751 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17752 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17753 //    split the vector, perform operation on it's Lo a Hi part and
17754 //    concatenate the results.
17755 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17756   SDLoc dl(Op);
17757   MVT VT = Op.getSimpleValueType();
17758   MVT EltVT = VT.getVectorElementType();
17759   unsigned NumElems = VT.getVectorNumElements();
17760
17761   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17762     // Extend to 512 bit vector.
17763     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17764               "Unsupported value type for operation");
17765
17766     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17767     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17768                                  DAG.getUNDEF(NewVT),
17769                                  Op.getOperand(0),
17770                                  DAG.getIntPtrConstant(0, dl));
17771     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17772
17773     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17774                        DAG.getIntPtrConstant(0, dl));
17775   }
17776
17777   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17778           "Unsupported element type");
17779
17780   if (16 < NumElems) {
17781     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17782     SDValue Lo, Hi;
17783     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17784     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17785
17786     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17787     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17788
17789     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17790   }
17791
17792   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17793
17794   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17795           "Unsupported value type for operation");
17796
17797   // Use native supported vector instruction vplzcntd.
17798   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17799   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17800   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17801   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17802
17803   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17804 }
17805
17806 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17807                          SelectionDAG &DAG) {
17808   MVT VT = Op.getSimpleValueType();
17809   MVT OpVT = VT;
17810   unsigned NumBits = VT.getSizeInBits();
17811   SDLoc dl(Op);
17812
17813   if (VT.isVector() && Subtarget->hasAVX512())
17814     return LowerVectorCTLZ_AVX512(Op, DAG);
17815
17816   Op = Op.getOperand(0);
17817   if (VT == MVT::i8) {
17818     // Zero extend to i32 since there is not an i8 bsr.
17819     OpVT = MVT::i32;
17820     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17821   }
17822
17823   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17824   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17825   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17826
17827   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17828   SDValue Ops[] = {
17829     Op,
17830     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17831     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17832     Op.getValue(1)
17833   };
17834   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17835
17836   // Finally xor with NumBits-1.
17837   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17838                    DAG.getConstant(NumBits - 1, dl, OpVT));
17839
17840   if (VT == MVT::i8)
17841     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17842   return Op;
17843 }
17844
17845 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17846                                     SelectionDAG &DAG) {
17847   MVT VT = Op.getSimpleValueType();
17848   EVT OpVT = VT;
17849   unsigned NumBits = VT.getSizeInBits();
17850   SDLoc dl(Op);
17851
17852   if (VT.isVector() && Subtarget->hasAVX512())
17853     return LowerVectorCTLZ_AVX512(Op, DAG);
17854
17855   Op = Op.getOperand(0);
17856   if (VT == MVT::i8) {
17857     // Zero extend to i32 since there is not an i8 bsr.
17858     OpVT = MVT::i32;
17859     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17860   }
17861
17862   // Issue a bsr (scan bits in reverse).
17863   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17864   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17865
17866   // And xor with NumBits-1.
17867   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17868                    DAG.getConstant(NumBits - 1, dl, OpVT));
17869
17870   if (VT == MVT::i8)
17871     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17872   return Op;
17873 }
17874
17875 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17876   MVT VT = Op.getSimpleValueType();
17877   unsigned NumBits = VT.getScalarSizeInBits();
17878   SDLoc dl(Op);
17879
17880   if (VT.isVector()) {
17881     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17882
17883     SDValue N0 = Op.getOperand(0);
17884     SDValue Zero = DAG.getConstant(0, dl, VT);
17885
17886     // lsb(x) = (x & -x)
17887     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17888                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17889
17890     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17891     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17892         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17893       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17894       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17895                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17896     }
17897
17898     // cttz(x) = ctpop(lsb - 1)
17899     SDValue One = DAG.getConstant(1, dl, VT);
17900     return DAG.getNode(ISD::CTPOP, dl, VT,
17901                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17902   }
17903
17904   assert(Op.getOpcode() == ISD::CTTZ &&
17905          "Only scalar CTTZ requires custom lowering");
17906
17907   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17908   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17909   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17910
17911   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17912   SDValue Ops[] = {
17913     Op,
17914     DAG.getConstant(NumBits, dl, VT),
17915     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17916     Op.getValue(1)
17917   };
17918   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17919 }
17920
17921 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17922 // ones, and then concatenate the result back.
17923 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17924   MVT VT = Op.getSimpleValueType();
17925
17926   assert(VT.is256BitVector() && VT.isInteger() &&
17927          "Unsupported value type for operation");
17928
17929   unsigned NumElems = VT.getVectorNumElements();
17930   SDLoc dl(Op);
17931
17932   // Extract the LHS vectors
17933   SDValue LHS = Op.getOperand(0);
17934   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17935   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17936
17937   // Extract the RHS vectors
17938   SDValue RHS = Op.getOperand(1);
17939   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17940   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17941
17942   MVT EltVT = VT.getVectorElementType();
17943   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17944
17945   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17946                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17947                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17948 }
17949
17950 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17951   if (Op.getValueType() == MVT::i1)
17952     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17953                        Op.getOperand(0), Op.getOperand(1));
17954   assert(Op.getSimpleValueType().is256BitVector() &&
17955          Op.getSimpleValueType().isInteger() &&
17956          "Only handle AVX 256-bit vector integer operation");
17957   return Lower256IntArith(Op, DAG);
17958 }
17959
17960 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17961   if (Op.getValueType() == MVT::i1)
17962     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17963                        Op.getOperand(0), Op.getOperand(1));
17964   assert(Op.getSimpleValueType().is256BitVector() &&
17965          Op.getSimpleValueType().isInteger() &&
17966          "Only handle AVX 256-bit vector integer operation");
17967   return Lower256IntArith(Op, DAG);
17968 }
17969
17970 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17971   assert(Op.getSimpleValueType().is256BitVector() &&
17972          Op.getSimpleValueType().isInteger() &&
17973          "Only handle AVX 256-bit vector integer operation");
17974   return Lower256IntArith(Op, DAG);
17975 }
17976
17977 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17978                         SelectionDAG &DAG) {
17979   SDLoc dl(Op);
17980   MVT VT = Op.getSimpleValueType();
17981
17982   if (VT == MVT::i1)
17983     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17984
17985   // Decompose 256-bit ops into smaller 128-bit ops.
17986   if (VT.is256BitVector() && !Subtarget->hasInt256())
17987     return Lower256IntArith(Op, DAG);
17988
17989   SDValue A = Op.getOperand(0);
17990   SDValue B = Op.getOperand(1);
17991
17992   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17993   // pairs, multiply and truncate.
17994   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17995     if (Subtarget->hasInt256()) {
17996       if (VT == MVT::v32i8) {
17997         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17998         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17999         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
18000         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
18001         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
18002         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
18003         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
18004         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
18005                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
18006                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
18007       }
18008
18009       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
18010       return DAG.getNode(
18011           ISD::TRUNCATE, dl, VT,
18012           DAG.getNode(ISD::MUL, dl, ExVT,
18013                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
18014                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
18015     }
18016
18017     assert(VT == MVT::v16i8 &&
18018            "Pre-AVX2 support only supports v16i8 multiplication");
18019     MVT ExVT = MVT::v8i16;
18020
18021     // Extract the lo parts and sign extend to i16
18022     SDValue ALo, BLo;
18023     if (Subtarget->hasSSE41()) {
18024       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
18025       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
18026     } else {
18027       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
18028                               -1, 4, -1, 5, -1, 6, -1, 7};
18029       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18030       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18031       ALo = DAG.getBitcast(ExVT, ALo);
18032       BLo = DAG.getBitcast(ExVT, BLo);
18033       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
18034       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
18035     }
18036
18037     // Extract the hi parts and sign extend to i16
18038     SDValue AHi, BHi;
18039     if (Subtarget->hasSSE41()) {
18040       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
18041                               -1, -1, -1, -1, -1, -1, -1, -1};
18042       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18043       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18044       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
18045       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
18046     } else {
18047       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
18048                               -1, 12, -1, 13, -1, 14, -1, 15};
18049       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18050       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18051       AHi = DAG.getBitcast(ExVT, AHi);
18052       BHi = DAG.getBitcast(ExVT, BHi);
18053       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
18054       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
18055     }
18056
18057     // Multiply, mask the lower 8bits of the lo/hi results and pack
18058     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
18059     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
18060     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
18061     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
18062     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18063   }
18064
18065   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
18066   if (VT == MVT::v4i32) {
18067     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
18068            "Should not custom lower when pmuldq is available!");
18069
18070     // Extract the odd parts.
18071     static const int UnpackMask[] = { 1, -1, 3, -1 };
18072     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
18073     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
18074
18075     // Multiply the even parts.
18076     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
18077     // Now multiply odd parts.
18078     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
18079
18080     Evens = DAG.getBitcast(VT, Evens);
18081     Odds = DAG.getBitcast(VT, Odds);
18082
18083     // Merge the two vectors back together with a shuffle. This expands into 2
18084     // shuffles.
18085     static const int ShufMask[] = { 0, 4, 2, 6 };
18086     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
18087   }
18088
18089   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
18090          "Only know how to lower V2I64/V4I64/V8I64 multiply");
18091
18092   //  Ahi = psrlqi(a, 32);
18093   //  Bhi = psrlqi(b, 32);
18094   //
18095   //  AloBlo = pmuludq(a, b);
18096   //  AloBhi = pmuludq(a, Bhi);
18097   //  AhiBlo = pmuludq(Ahi, b);
18098
18099   //  AloBhi = psllqi(AloBhi, 32);
18100   //  AhiBlo = psllqi(AhiBlo, 32);
18101   //  return AloBlo + AloBhi + AhiBlo;
18102
18103   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
18104   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
18105
18106   SDValue AhiBlo = Ahi;
18107   SDValue AloBhi = Bhi;
18108   // Bit cast to 32-bit vectors for MULUDQ
18109   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
18110                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
18111   A = DAG.getBitcast(MulVT, A);
18112   B = DAG.getBitcast(MulVT, B);
18113   Ahi = DAG.getBitcast(MulVT, Ahi);
18114   Bhi = DAG.getBitcast(MulVT, Bhi);
18115
18116   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
18117   // After shifting right const values the result may be all-zero.
18118   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
18119     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
18120     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
18121   }
18122   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
18123     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
18124     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
18125   }
18126
18127   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
18128   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
18129 }
18130
18131 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
18132   assert(Subtarget->isTargetWin64() && "Unexpected target");
18133   EVT VT = Op.getValueType();
18134   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
18135          "Unexpected return type for lowering");
18136
18137   RTLIB::Libcall LC;
18138   bool isSigned;
18139   switch (Op->getOpcode()) {
18140   default: llvm_unreachable("Unexpected request for libcall!");
18141   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
18142   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
18143   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
18144   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
18145   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
18146   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
18147   }
18148
18149   SDLoc dl(Op);
18150   SDValue InChain = DAG.getEntryNode();
18151
18152   TargetLowering::ArgListTy Args;
18153   TargetLowering::ArgListEntry Entry;
18154   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
18155     EVT ArgVT = Op->getOperand(i).getValueType();
18156     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
18157            "Unexpected argument type for lowering");
18158     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
18159     Entry.Node = StackPtr;
18160     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
18161                            false, false, 16);
18162     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
18163     Entry.Ty = PointerType::get(ArgTy,0);
18164     Entry.isSExt = false;
18165     Entry.isZExt = false;
18166     Args.push_back(Entry);
18167   }
18168
18169   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
18170                                          getPointerTy(DAG.getDataLayout()));
18171
18172   TargetLowering::CallLoweringInfo CLI(DAG);
18173   CLI.setDebugLoc(dl).setChain(InChain)
18174     .setCallee(getLibcallCallingConv(LC),
18175                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
18176                Callee, std::move(Args), 0)
18177     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
18178
18179   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
18180   return DAG.getBitcast(VT, CallInfo.first);
18181 }
18182
18183 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
18184                              SelectionDAG &DAG) {
18185   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18186   MVT VT = Op0.getSimpleValueType();
18187   SDLoc dl(Op);
18188
18189   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18190          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18191
18192   // PMULxD operations multiply each even value (starting at 0) of LHS with
18193   // the related value of RHS and produce a widen result.
18194   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18195   // => <2 x i64> <ae|cg>
18196   //
18197   // In other word, to have all the results, we need to perform two PMULxD:
18198   // 1. one with the even values.
18199   // 2. one with the odd values.
18200   // To achieve #2, with need to place the odd values at an even position.
18201   //
18202   // Place the odd value at an even position (basically, shift all values 1
18203   // step to the left):
18204   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18205   // <a|b|c|d> => <b|undef|d|undef>
18206   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18207   // <e|f|g|h> => <f|undef|h|undef>
18208   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18209
18210   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18211   // ints.
18212   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18213   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18214   unsigned Opcode =
18215       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18216   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18217   // => <2 x i64> <ae|cg>
18218   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18219   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18220   // => <2 x i64> <bf|dh>
18221   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18222
18223   // Shuffle it back into the right order.
18224   SDValue Highs, Lows;
18225   if (VT == MVT::v8i32) {
18226     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18227     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18228     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18229     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18230   } else {
18231     const int HighMask[] = {1, 5, 3, 7};
18232     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18233     const int LowMask[] = {0, 4, 2, 6};
18234     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18235   }
18236
18237   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18238   // unsigned multiply.
18239   if (IsSigned && !Subtarget->hasSSE41()) {
18240     SDValue ShAmt = DAG.getConstant(
18241         31, dl,
18242         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18243     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18244                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18245     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18246                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18247
18248     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18249     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18250   }
18251
18252   // The first result of MUL_LOHI is actually the low value, followed by the
18253   // high value.
18254   SDValue Ops[] = {Lows, Highs};
18255   return DAG.getMergeValues(Ops, dl);
18256 }
18257
18258 // Return true if the required (according to Opcode) shift-imm form is natively
18259 // supported by the Subtarget
18260 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18261                                         unsigned Opcode) {
18262   if (VT.getScalarSizeInBits() < 16)
18263     return false;
18264
18265   if (VT.is512BitVector() &&
18266       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18267     return true;
18268
18269   bool LShift = VT.is128BitVector() ||
18270     (VT.is256BitVector() && Subtarget->hasInt256());
18271
18272   bool AShift = LShift && (Subtarget->hasVLX() ||
18273     (VT != MVT::v2i64 && VT != MVT::v4i64));
18274   return (Opcode == ISD::SRA) ? AShift : LShift;
18275 }
18276
18277 // The shift amount is a variable, but it is the same for all vector lanes.
18278 // These instructions are defined together with shift-immediate.
18279 static
18280 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18281                                       unsigned Opcode) {
18282   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18283 }
18284
18285 // Return true if the required (according to Opcode) variable-shift form is
18286 // natively supported by the Subtarget
18287 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18288                                     unsigned Opcode) {
18289
18290   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18291     return false;
18292
18293   // vXi16 supported only on AVX-512, BWI
18294   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18295     return false;
18296
18297   if (VT.is512BitVector() || Subtarget->hasVLX())
18298     return true;
18299
18300   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18301   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18302   return (Opcode == ISD::SRA) ? AShift : LShift;
18303 }
18304
18305 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18306                                          const X86Subtarget *Subtarget) {
18307   MVT VT = Op.getSimpleValueType();
18308   SDLoc dl(Op);
18309   SDValue R = Op.getOperand(0);
18310   SDValue Amt = Op.getOperand(1);
18311
18312   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18313     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18314
18315   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18316     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18317     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18318     SDValue Ex = DAG.getBitcast(ExVT, R);
18319
18320     if (ShiftAmt >= 32) {
18321       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18322       SDValue Upper =
18323           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18324       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18325                                                  ShiftAmt - 32, DAG);
18326       if (VT == MVT::v2i64)
18327         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18328       if (VT == MVT::v4i64)
18329         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18330                                   {9, 1, 11, 3, 13, 5, 15, 7});
18331     } else {
18332       // SRA upper i32, SHL whole i64 and select lower i32.
18333       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18334                                                  ShiftAmt, DAG);
18335       SDValue Lower =
18336           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18337       Lower = DAG.getBitcast(ExVT, Lower);
18338       if (VT == MVT::v2i64)
18339         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18340       if (VT == MVT::v4i64)
18341         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18342                                   {8, 1, 10, 3, 12, 5, 14, 7});
18343     }
18344     return DAG.getBitcast(VT, Ex);
18345   };
18346
18347   // Optimize shl/srl/sra with constant shift amount.
18348   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18349     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18350       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18351
18352       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18353         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18354
18355       // i64 SRA needs to be performed as partial shifts.
18356       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18357           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18358         return ArithmeticShiftRight64(ShiftAmt);
18359
18360       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18361         unsigned NumElts = VT.getVectorNumElements();
18362         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18363
18364         // Simple i8 add case
18365         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18366           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18367
18368         // ashr(R, 7)  === cmp_slt(R, 0)
18369         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18370           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18371           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18372         }
18373
18374         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18375         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18376           return SDValue();
18377
18378         if (Op.getOpcode() == ISD::SHL) {
18379           // Make a large shift.
18380           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18381                                                    R, ShiftAmt, DAG);
18382           SHL = DAG.getBitcast(VT, SHL);
18383           // Zero out the rightmost bits.
18384           SmallVector<SDValue, 32> V(
18385               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18386           return DAG.getNode(ISD::AND, dl, VT, SHL,
18387                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18388         }
18389         if (Op.getOpcode() == ISD::SRL) {
18390           // Make a large shift.
18391           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18392                                                    R, ShiftAmt, DAG);
18393           SRL = DAG.getBitcast(VT, SRL);
18394           // Zero out the leftmost bits.
18395           SmallVector<SDValue, 32> V(
18396               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18397           return DAG.getNode(ISD::AND, dl, VT, SRL,
18398                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18399         }
18400         if (Op.getOpcode() == ISD::SRA) {
18401           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18402           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18403           SmallVector<SDValue, 32> V(NumElts,
18404                                      DAG.getConstant(128 >> ShiftAmt, dl,
18405                                                      MVT::i8));
18406           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18407           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18408           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18409           return Res;
18410         }
18411         llvm_unreachable("Unknown shift opcode.");
18412       }
18413     }
18414   }
18415
18416   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18417   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18418       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18419
18420     // Peek through any splat that was introduced for i64 shift vectorization.
18421     int SplatIndex = -1;
18422     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18423       if (SVN->isSplat()) {
18424         SplatIndex = SVN->getSplatIndex();
18425         Amt = Amt.getOperand(0);
18426         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18427                "Splat shuffle referencing second operand");
18428       }
18429
18430     if (Amt.getOpcode() != ISD::BITCAST ||
18431         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18432       return SDValue();
18433
18434     Amt = Amt.getOperand(0);
18435     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18436                      VT.getVectorNumElements();
18437     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18438     uint64_t ShiftAmt = 0;
18439     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18440     for (unsigned i = 0; i != Ratio; ++i) {
18441       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18442       if (!C)
18443         return SDValue();
18444       // 6 == Log2(64)
18445       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18446     }
18447
18448     // Check remaining shift amounts (if not a splat).
18449     if (SplatIndex < 0) {
18450       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18451         uint64_t ShAmt = 0;
18452         for (unsigned j = 0; j != Ratio; ++j) {
18453           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18454           if (!C)
18455             return SDValue();
18456           // 6 == Log2(64)
18457           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18458         }
18459         if (ShAmt != ShiftAmt)
18460           return SDValue();
18461       }
18462     }
18463
18464     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18465       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18466
18467     if (Op.getOpcode() == ISD::SRA)
18468       return ArithmeticShiftRight64(ShiftAmt);
18469   }
18470
18471   return SDValue();
18472 }
18473
18474 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18475                                         const X86Subtarget* Subtarget) {
18476   MVT VT = Op.getSimpleValueType();
18477   SDLoc dl(Op);
18478   SDValue R = Op.getOperand(0);
18479   SDValue Amt = Op.getOperand(1);
18480
18481   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18482     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18483
18484   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18485     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18486
18487   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18488     SDValue BaseShAmt;
18489     MVT EltVT = VT.getVectorElementType();
18490
18491     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18492       // Check if this build_vector node is doing a splat.
18493       // If so, then set BaseShAmt equal to the splat value.
18494       BaseShAmt = BV->getSplatValue();
18495       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18496         BaseShAmt = SDValue();
18497     } else {
18498       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18499         Amt = Amt.getOperand(0);
18500
18501       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18502       if (SVN && SVN->isSplat()) {
18503         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18504         SDValue InVec = Amt.getOperand(0);
18505         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18506           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18507                  "Unexpected shuffle index found!");
18508           BaseShAmt = InVec.getOperand(SplatIdx);
18509         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18510            if (ConstantSDNode *C =
18511                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18512              if (C->getZExtValue() == SplatIdx)
18513                BaseShAmt = InVec.getOperand(1);
18514            }
18515         }
18516
18517         if (!BaseShAmt)
18518           // Avoid introducing an extract element from a shuffle.
18519           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18520                                   DAG.getIntPtrConstant(SplatIdx, dl));
18521       }
18522     }
18523
18524     if (BaseShAmt.getNode()) {
18525       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18526       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18527         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18528       else if (EltVT.bitsLT(MVT::i32))
18529         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18530
18531       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18532     }
18533   }
18534
18535   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18536   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18537       Amt.getOpcode() == ISD::BITCAST &&
18538       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18539     Amt = Amt.getOperand(0);
18540     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18541                      VT.getVectorNumElements();
18542     std::vector<SDValue> Vals(Ratio);
18543     for (unsigned i = 0; i != Ratio; ++i)
18544       Vals[i] = Amt.getOperand(i);
18545     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18546       for (unsigned j = 0; j != Ratio; ++j)
18547         if (Vals[j] != Amt.getOperand(i + j))
18548           return SDValue();
18549     }
18550
18551     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18552       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18553   }
18554   return SDValue();
18555 }
18556
18557 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18558                           SelectionDAG &DAG) {
18559   MVT VT = Op.getSimpleValueType();
18560   SDLoc dl(Op);
18561   SDValue R = Op.getOperand(0);
18562   SDValue Amt = Op.getOperand(1);
18563
18564   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18565   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18566
18567   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18568     return V;
18569
18570   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18571     return V;
18572
18573   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18574     return Op;
18575
18576   // XOP has 128-bit variable logical/arithmetic shifts.
18577   // +ve/-ve Amt = shift left/right.
18578   if (Subtarget->hasXOP() &&
18579       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18580        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18581     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18582       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18583       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18584     }
18585     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18586       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18587     if (Op.getOpcode() == ISD::SRA)
18588       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18589   }
18590
18591   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18592   // shifts per-lane and then shuffle the partial results back together.
18593   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18594     // Splat the shift amounts so the scalar shifts above will catch it.
18595     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18596     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18597     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18598     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18599     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18600   }
18601
18602   // i64 vector arithmetic shift can be emulated with the transform:
18603   // M = lshr(SIGN_BIT, Amt)
18604   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18605   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18606       Op.getOpcode() == ISD::SRA) {
18607     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18608     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18609     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18610     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18611     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18612     return R;
18613   }
18614
18615   // If possible, lower this packed shift into a vector multiply instead of
18616   // expanding it into a sequence of scalar shifts.
18617   // Do this only if the vector shift count is a constant build_vector.
18618   if (Op.getOpcode() == ISD::SHL &&
18619       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18620        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18621       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18622     SmallVector<SDValue, 8> Elts;
18623     MVT SVT = VT.getVectorElementType();
18624     unsigned SVTBits = SVT.getSizeInBits();
18625     APInt One(SVTBits, 1);
18626     unsigned NumElems = VT.getVectorNumElements();
18627
18628     for (unsigned i=0; i !=NumElems; ++i) {
18629       SDValue Op = Amt->getOperand(i);
18630       if (Op->getOpcode() == ISD::UNDEF) {
18631         Elts.push_back(Op);
18632         continue;
18633       }
18634
18635       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18636       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18637       uint64_t ShAmt = C.getZExtValue();
18638       if (ShAmt >= SVTBits) {
18639         Elts.push_back(DAG.getUNDEF(SVT));
18640         continue;
18641       }
18642       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18643     }
18644     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18645     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18646   }
18647
18648   // Lower SHL with variable shift amount.
18649   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18650     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18651
18652     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18653                      DAG.getConstant(0x3f800000U, dl, VT));
18654     Op = DAG.getBitcast(MVT::v4f32, Op);
18655     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18656     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18657   }
18658
18659   // If possible, lower this shift as a sequence of two shifts by
18660   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18661   // Example:
18662   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18663   //
18664   // Could be rewritten as:
18665   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18666   //
18667   // The advantage is that the two shifts from the example would be
18668   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18669   // the vector shift into four scalar shifts plus four pairs of vector
18670   // insert/extract.
18671   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18672       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18673     unsigned TargetOpcode = X86ISD::MOVSS;
18674     bool CanBeSimplified;
18675     // The splat value for the first packed shift (the 'X' from the example).
18676     SDValue Amt1 = Amt->getOperand(0);
18677     // The splat value for the second packed shift (the 'Y' from the example).
18678     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18679                                         Amt->getOperand(2);
18680
18681     // See if it is possible to replace this node with a sequence of
18682     // two shifts followed by a MOVSS/MOVSD
18683     if (VT == MVT::v4i32) {
18684       // Check if it is legal to use a MOVSS.
18685       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18686                         Amt2 == Amt->getOperand(3);
18687       if (!CanBeSimplified) {
18688         // Otherwise, check if we can still simplify this node using a MOVSD.
18689         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18690                           Amt->getOperand(2) == Amt->getOperand(3);
18691         TargetOpcode = X86ISD::MOVSD;
18692         Amt2 = Amt->getOperand(2);
18693       }
18694     } else {
18695       // Do similar checks for the case where the machine value type
18696       // is MVT::v8i16.
18697       CanBeSimplified = Amt1 == Amt->getOperand(1);
18698       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18699         CanBeSimplified = Amt2 == Amt->getOperand(i);
18700
18701       if (!CanBeSimplified) {
18702         TargetOpcode = X86ISD::MOVSD;
18703         CanBeSimplified = true;
18704         Amt2 = Amt->getOperand(4);
18705         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18706           CanBeSimplified = Amt1 == Amt->getOperand(i);
18707         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18708           CanBeSimplified = Amt2 == Amt->getOperand(j);
18709       }
18710     }
18711
18712     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18713         isa<ConstantSDNode>(Amt2)) {
18714       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18715       MVT CastVT = MVT::v4i32;
18716       SDValue Splat1 =
18717         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18718       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18719       SDValue Splat2 =
18720         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18721       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18722       if (TargetOpcode == X86ISD::MOVSD)
18723         CastVT = MVT::v2i64;
18724       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18725       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18726       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18727                                             BitCast1, DAG);
18728       return DAG.getBitcast(VT, Result);
18729     }
18730   }
18731
18732   // v4i32 Non Uniform Shifts.
18733   // If the shift amount is constant we can shift each lane using the SSE2
18734   // immediate shifts, else we need to zero-extend each lane to the lower i64
18735   // and shift using the SSE2 variable shifts.
18736   // The separate results can then be blended together.
18737   if (VT == MVT::v4i32) {
18738     unsigned Opc = Op.getOpcode();
18739     SDValue Amt0, Amt1, Amt2, Amt3;
18740     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18741       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18742       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18743       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18744       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18745     } else {
18746       // ISD::SHL is handled above but we include it here for completeness.
18747       switch (Opc) {
18748       default:
18749         llvm_unreachable("Unknown target vector shift node");
18750       case ISD::SHL:
18751         Opc = X86ISD::VSHL;
18752         break;
18753       case ISD::SRL:
18754         Opc = X86ISD::VSRL;
18755         break;
18756       case ISD::SRA:
18757         Opc = X86ISD::VSRA;
18758         break;
18759       }
18760       // The SSE2 shifts use the lower i64 as the same shift amount for
18761       // all lanes and the upper i64 is ignored. These shuffle masks
18762       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18763       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18764       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18765       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18766       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18767       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18768     }
18769
18770     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18771     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18772     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18773     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18774     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18775     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18776     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18777   }
18778
18779   if (VT == MVT::v16i8 ||
18780       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18781     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18782     unsigned ShiftOpcode = Op->getOpcode();
18783
18784     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18785       // On SSE41 targets we make use of the fact that VSELECT lowers
18786       // to PBLENDVB which selects bytes based just on the sign bit.
18787       if (Subtarget->hasSSE41()) {
18788         V0 = DAG.getBitcast(VT, V0);
18789         V1 = DAG.getBitcast(VT, V1);
18790         Sel = DAG.getBitcast(VT, Sel);
18791         return DAG.getBitcast(SelVT,
18792                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18793       }
18794       // On pre-SSE41 targets we test for the sign bit by comparing to
18795       // zero - a negative value will set all bits of the lanes to true
18796       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18797       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18798       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18799       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18800     };
18801
18802     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18803     // We can safely do this using i16 shifts as we're only interested in
18804     // the 3 lower bits of each byte.
18805     Amt = DAG.getBitcast(ExtVT, Amt);
18806     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18807     Amt = DAG.getBitcast(VT, Amt);
18808
18809     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18810       // r = VSELECT(r, shift(r, 4), a);
18811       SDValue M =
18812           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18813       R = SignBitSelect(VT, Amt, M, R);
18814
18815       // a += a
18816       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18817
18818       // r = VSELECT(r, shift(r, 2), a);
18819       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18820       R = SignBitSelect(VT, Amt, M, R);
18821
18822       // a += a
18823       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18824
18825       // return VSELECT(r, shift(r, 1), a);
18826       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18827       R = SignBitSelect(VT, Amt, M, R);
18828       return R;
18829     }
18830
18831     if (Op->getOpcode() == ISD::SRA) {
18832       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18833       // so we can correctly sign extend. We don't care what happens to the
18834       // lower byte.
18835       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18836       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18837       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18838       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18839       ALo = DAG.getBitcast(ExtVT, ALo);
18840       AHi = DAG.getBitcast(ExtVT, AHi);
18841       RLo = DAG.getBitcast(ExtVT, RLo);
18842       RHi = DAG.getBitcast(ExtVT, RHi);
18843
18844       // r = VSELECT(r, shift(r, 4), a);
18845       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18846                                 DAG.getConstant(4, dl, ExtVT));
18847       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18848                                 DAG.getConstant(4, dl, ExtVT));
18849       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18850       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18851
18852       // a += a
18853       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18854       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18855
18856       // r = VSELECT(r, shift(r, 2), a);
18857       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18858                         DAG.getConstant(2, dl, ExtVT));
18859       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18860                         DAG.getConstant(2, dl, ExtVT));
18861       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18862       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18863
18864       // a += a
18865       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18866       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18867
18868       // r = VSELECT(r, shift(r, 1), a);
18869       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18870                         DAG.getConstant(1, dl, ExtVT));
18871       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18872                         DAG.getConstant(1, dl, ExtVT));
18873       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18874       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18875
18876       // Logical shift the result back to the lower byte, leaving a zero upper
18877       // byte
18878       // meaning that we can safely pack with PACKUSWB.
18879       RLo =
18880           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18881       RHi =
18882           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18883       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18884     }
18885   }
18886
18887   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18888   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18889   // solution better.
18890   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18891     MVT ExtVT = MVT::v8i32;
18892     unsigned ExtOpc =
18893         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18894     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18895     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18896     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18897                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18898   }
18899
18900   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18901     MVT ExtVT = MVT::v8i32;
18902     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18903     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18904     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18905     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18906     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18907     ALo = DAG.getBitcast(ExtVT, ALo);
18908     AHi = DAG.getBitcast(ExtVT, AHi);
18909     RLo = DAG.getBitcast(ExtVT, RLo);
18910     RHi = DAG.getBitcast(ExtVT, RHi);
18911     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18912     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18913     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18914     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18915     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18916   }
18917
18918   if (VT == MVT::v8i16) {
18919     unsigned ShiftOpcode = Op->getOpcode();
18920
18921     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18922       // On SSE41 targets we make use of the fact that VSELECT lowers
18923       // to PBLENDVB which selects bytes based just on the sign bit.
18924       if (Subtarget->hasSSE41()) {
18925         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18926         V0 = DAG.getBitcast(ExtVT, V0);
18927         V1 = DAG.getBitcast(ExtVT, V1);
18928         Sel = DAG.getBitcast(ExtVT, Sel);
18929         return DAG.getBitcast(
18930             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18931       }
18932       // On pre-SSE41 targets we splat the sign bit - a negative value will
18933       // set all bits of the lanes to true and VSELECT uses that in
18934       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18935       SDValue C =
18936           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18937       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18938     };
18939
18940     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18941     if (Subtarget->hasSSE41()) {
18942       // On SSE41 targets we need to replicate the shift mask in both
18943       // bytes for PBLENDVB.
18944       Amt = DAG.getNode(
18945           ISD::OR, dl, VT,
18946           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18947           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18948     } else {
18949       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18950     }
18951
18952     // r = VSELECT(r, shift(r, 8), a);
18953     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18954     R = SignBitSelect(Amt, M, R);
18955
18956     // a += a
18957     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18958
18959     // r = VSELECT(r, shift(r, 4), a);
18960     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18961     R = SignBitSelect(Amt, M, R);
18962
18963     // a += a
18964     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18965
18966     // r = VSELECT(r, shift(r, 2), a);
18967     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18968     R = SignBitSelect(Amt, M, R);
18969
18970     // a += a
18971     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18972
18973     // return VSELECT(r, shift(r, 1), a);
18974     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18975     R = SignBitSelect(Amt, M, R);
18976     return R;
18977   }
18978
18979   // Decompose 256-bit shifts into smaller 128-bit shifts.
18980   if (VT.is256BitVector()) {
18981     unsigned NumElems = VT.getVectorNumElements();
18982     MVT EltVT = VT.getVectorElementType();
18983     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18984
18985     // Extract the two vectors
18986     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18987     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18988
18989     // Recreate the shift amount vectors
18990     SDValue Amt1, Amt2;
18991     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18992       // Constant shift amount
18993       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18994       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18995       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18996
18997       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18998       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18999     } else {
19000       // Variable shift amount
19001       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
19002       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
19003     }
19004
19005     // Issue new vector shifts for the smaller types
19006     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
19007     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
19008
19009     // Concatenate the result back
19010     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
19011   }
19012
19013   return SDValue();
19014 }
19015
19016 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
19017                            SelectionDAG &DAG) {
19018   MVT VT = Op.getSimpleValueType();
19019   SDLoc DL(Op);
19020   SDValue R = Op.getOperand(0);
19021   SDValue Amt = Op.getOperand(1);
19022
19023   assert(VT.isVector() && "Custom lowering only for vector rotates!");
19024   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
19025   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
19026
19027   // XOP has 128-bit vector variable + immediate rotates.
19028   // +ve/-ve Amt = rotate left/right.
19029
19030   // Split 256-bit integers.
19031   if (VT.is256BitVector())
19032     return Lower256IntArith(Op, DAG);
19033
19034   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
19035
19036   // Attempt to rotate by immediate.
19037   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
19038     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
19039       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
19040       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
19041       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
19042                          DAG.getConstant(RotateAmt, DL, MVT::i8));
19043     }
19044   }
19045
19046   // Use general rotate by variable (per-element).
19047   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
19048 }
19049
19050 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
19051   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
19052   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
19053   // looks for this combo and may remove the "setcc" instruction if the "setcc"
19054   // has only one use.
19055   SDNode *N = Op.getNode();
19056   SDValue LHS = N->getOperand(0);
19057   SDValue RHS = N->getOperand(1);
19058   unsigned BaseOp = 0;
19059   unsigned Cond = 0;
19060   SDLoc DL(Op);
19061   switch (Op.getOpcode()) {
19062   default: llvm_unreachable("Unknown ovf instruction!");
19063   case ISD::SADDO:
19064     // A subtract of one will be selected as a INC. Note that INC doesn't
19065     // set CF, so we can't do this for UADDO.
19066     if (isOneConstant(RHS)) {
19067         BaseOp = X86ISD::INC;
19068         Cond = X86::COND_O;
19069         break;
19070       }
19071     BaseOp = X86ISD::ADD;
19072     Cond = X86::COND_O;
19073     break;
19074   case ISD::UADDO:
19075     BaseOp = X86ISD::ADD;
19076     Cond = X86::COND_B;
19077     break;
19078   case ISD::SSUBO:
19079     // A subtract of one will be selected as a DEC. Note that DEC doesn't
19080     // set CF, so we can't do this for USUBO.
19081     if (isOneConstant(RHS)) {
19082         BaseOp = X86ISD::DEC;
19083         Cond = X86::COND_O;
19084         break;
19085       }
19086     BaseOp = X86ISD::SUB;
19087     Cond = X86::COND_O;
19088     break;
19089   case ISD::USUBO:
19090     BaseOp = X86ISD::SUB;
19091     Cond = X86::COND_B;
19092     break;
19093   case ISD::SMULO:
19094     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
19095     Cond = X86::COND_O;
19096     break;
19097   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
19098     if (N->getValueType(0) == MVT::i8) {
19099       BaseOp = X86ISD::UMUL8;
19100       Cond = X86::COND_O;
19101       break;
19102     }
19103     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
19104                                  MVT::i32);
19105     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
19106
19107     SDValue SetCC =
19108       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
19109                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
19110                   SDValue(Sum.getNode(), 2));
19111
19112     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19113   }
19114   }
19115
19116   // Also sets EFLAGS.
19117   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
19118   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
19119
19120   SDValue SetCC =
19121     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
19122                 DAG.getConstant(Cond, DL, MVT::i32),
19123                 SDValue(Sum.getNode(), 1));
19124
19125   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19126 }
19127
19128 /// Returns true if the operand type is exactly twice the native width, and
19129 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
19130 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
19131 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
19132 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
19133   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
19134
19135   if (OpWidth == 64)
19136     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
19137   else if (OpWidth == 128)
19138     return Subtarget->hasCmpxchg16b();
19139   else
19140     return false;
19141 }
19142
19143 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
19144   return needsCmpXchgNb(SI->getValueOperand()->getType());
19145 }
19146
19147 // Note: this turns large loads into lock cmpxchg8b/16b.
19148 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
19149 TargetLowering::AtomicExpansionKind
19150 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
19151   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
19152   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
19153                                                : AtomicExpansionKind::None;
19154 }
19155
19156 TargetLowering::AtomicExpansionKind
19157 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
19158   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19159   Type *MemType = AI->getType();
19160
19161   // If the operand is too big, we must see if cmpxchg8/16b is available
19162   // and default to library calls otherwise.
19163   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
19164     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
19165                                    : AtomicExpansionKind::None;
19166   }
19167
19168   AtomicRMWInst::BinOp Op = AI->getOperation();
19169   switch (Op) {
19170   default:
19171     llvm_unreachable("Unknown atomic operation");
19172   case AtomicRMWInst::Xchg:
19173   case AtomicRMWInst::Add:
19174   case AtomicRMWInst::Sub:
19175     // It's better to use xadd, xsub or xchg for these in all cases.
19176     return AtomicExpansionKind::None;
19177   case AtomicRMWInst::Or:
19178   case AtomicRMWInst::And:
19179   case AtomicRMWInst::Xor:
19180     // If the atomicrmw's result isn't actually used, we can just add a "lock"
19181     // prefix to a normal instruction for these operations.
19182     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
19183                             : AtomicExpansionKind::None;
19184   case AtomicRMWInst::Nand:
19185   case AtomicRMWInst::Max:
19186   case AtomicRMWInst::Min:
19187   case AtomicRMWInst::UMax:
19188   case AtomicRMWInst::UMin:
19189     // These always require a non-trivial set of data operations on x86. We must
19190     // use a cmpxchg loop.
19191     return AtomicExpansionKind::CmpXChg;
19192   }
19193 }
19194
19195 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19196   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19197   // no-sse2). There isn't any reason to disable it if the target processor
19198   // supports it.
19199   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19200 }
19201
19202 LoadInst *
19203 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19204   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19205   Type *MemType = AI->getType();
19206   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19207   // there is no benefit in turning such RMWs into loads, and it is actually
19208   // harmful as it introduces a mfence.
19209   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19210     return nullptr;
19211
19212   auto Builder = IRBuilder<>(AI);
19213   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19214   auto SynchScope = AI->getSynchScope();
19215   // We must restrict the ordering to avoid generating loads with Release or
19216   // ReleaseAcquire orderings.
19217   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19218   auto Ptr = AI->getPointerOperand();
19219
19220   // Before the load we need a fence. Here is an example lifted from
19221   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19222   // is required:
19223   // Thread 0:
19224   //   x.store(1, relaxed);
19225   //   r1 = y.fetch_add(0, release);
19226   // Thread 1:
19227   //   y.fetch_add(42, acquire);
19228   //   r2 = x.load(relaxed);
19229   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19230   // lowered to just a load without a fence. A mfence flushes the store buffer,
19231   // making the optimization clearly correct.
19232   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19233   // otherwise, we might be able to be more aggressive on relaxed idempotent
19234   // rmw. In practice, they do not look useful, so we don't try to be
19235   // especially clever.
19236   if (SynchScope == SingleThread)
19237     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19238     // the IR level, so we must wrap it in an intrinsic.
19239     return nullptr;
19240
19241   if (!hasMFENCE(*Subtarget))
19242     // FIXME: it might make sense to use a locked operation here but on a
19243     // different cache-line to prevent cache-line bouncing. In practice it
19244     // is probably a small win, and x86 processors without mfence are rare
19245     // enough that we do not bother.
19246     return nullptr;
19247
19248   Function *MFence =
19249       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19250   Builder.CreateCall(MFence, {});
19251
19252   // Finally we can emit the atomic load.
19253   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19254           AI->getType()->getPrimitiveSizeInBits());
19255   Loaded->setAtomic(Order, SynchScope);
19256   AI->replaceAllUsesWith(Loaded);
19257   AI->eraseFromParent();
19258   return Loaded;
19259 }
19260
19261 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19262                                  SelectionDAG &DAG) {
19263   SDLoc dl(Op);
19264   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19265     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19266   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19267     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19268
19269   // The only fence that needs an instruction is a sequentially-consistent
19270   // cross-thread fence.
19271   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19272     if (hasMFENCE(*Subtarget))
19273       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19274
19275     SDValue Chain = Op.getOperand(0);
19276     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19277     SDValue Ops[] = {
19278       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19279       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19280       DAG.getRegister(0, MVT::i32),            // Index
19281       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19282       DAG.getRegister(0, MVT::i32),            // Segment.
19283       Zero,
19284       Chain
19285     };
19286     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19287     return SDValue(Res, 0);
19288   }
19289
19290   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19291   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19292 }
19293
19294 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19295                              SelectionDAG &DAG) {
19296   MVT T = Op.getSimpleValueType();
19297   SDLoc DL(Op);
19298   unsigned Reg = 0;
19299   unsigned size = 0;
19300   switch(T.SimpleTy) {
19301   default: llvm_unreachable("Invalid value type!");
19302   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19303   case MVT::i16: Reg = X86::AX;  size = 2; break;
19304   case MVT::i32: Reg = X86::EAX; size = 4; break;
19305   case MVT::i64:
19306     assert(Subtarget->is64Bit() && "Node not type legal!");
19307     Reg = X86::RAX; size = 8;
19308     break;
19309   }
19310   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19311                                   Op.getOperand(2), SDValue());
19312   SDValue Ops[] = { cpIn.getValue(0),
19313                     Op.getOperand(1),
19314                     Op.getOperand(3),
19315                     DAG.getTargetConstant(size, DL, MVT::i8),
19316                     cpIn.getValue(1) };
19317   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19318   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19319   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19320                                            Ops, T, MMO);
19321
19322   SDValue cpOut =
19323     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19324   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19325                                       MVT::i32, cpOut.getValue(2));
19326   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19327                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19328                                 EFLAGS);
19329
19330   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19331   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19332   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19333   return SDValue();
19334 }
19335
19336 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19337                             SelectionDAG &DAG) {
19338   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19339   MVT DstVT = Op.getSimpleValueType();
19340
19341   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19342     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19343     if (DstVT != MVT::f64)
19344       // This conversion needs to be expanded.
19345       return SDValue();
19346
19347     SDValue InVec = Op->getOperand(0);
19348     SDLoc dl(Op);
19349     unsigned NumElts = SrcVT.getVectorNumElements();
19350     MVT SVT = SrcVT.getVectorElementType();
19351
19352     // Widen the vector in input in the case of MVT::v2i32.
19353     // Example: from MVT::v2i32 to MVT::v4i32.
19354     SmallVector<SDValue, 16> Elts;
19355     for (unsigned i = 0, e = NumElts; i != e; ++i)
19356       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19357                                  DAG.getIntPtrConstant(i, dl)));
19358
19359     // Explicitly mark the extra elements as Undef.
19360     Elts.append(NumElts, DAG.getUNDEF(SVT));
19361
19362     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19363     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19364     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19365     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19366                        DAG.getIntPtrConstant(0, dl));
19367   }
19368
19369   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19370          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19371   assert((DstVT == MVT::i64 ||
19372           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19373          "Unexpected custom BITCAST");
19374   // i64 <=> MMX conversions are Legal.
19375   if (SrcVT==MVT::i64 && DstVT.isVector())
19376     return Op;
19377   if (DstVT==MVT::i64 && SrcVT.isVector())
19378     return Op;
19379   // MMX <=> MMX conversions are Legal.
19380   if (SrcVT.isVector() && DstVT.isVector())
19381     return Op;
19382   // All other conversions need to be expanded.
19383   return SDValue();
19384 }
19385
19386 /// Compute the horizontal sum of bytes in V for the elements of VT.
19387 ///
19388 /// Requires V to be a byte vector and VT to be an integer vector type with
19389 /// wider elements than V's type. The width of the elements of VT determines
19390 /// how many bytes of V are summed horizontally to produce each element of the
19391 /// result.
19392 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19393                                       const X86Subtarget *Subtarget,
19394                                       SelectionDAG &DAG) {
19395   SDLoc DL(V);
19396   MVT ByteVecVT = V.getSimpleValueType();
19397   MVT EltVT = VT.getVectorElementType();
19398   int NumElts = VT.getVectorNumElements();
19399   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19400          "Expected value to have byte element type.");
19401   assert(EltVT != MVT::i8 &&
19402          "Horizontal byte sum only makes sense for wider elements!");
19403   unsigned VecSize = VT.getSizeInBits();
19404   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19405
19406   // PSADBW instruction horizontally add all bytes and leave the result in i64
19407   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19408   if (EltVT == MVT::i64) {
19409     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19410     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19411     V = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT, V, Zeros);
19412     return DAG.getBitcast(VT, V);
19413   }
19414
19415   if (EltVT == MVT::i32) {
19416     // We unpack the low half and high half into i32s interleaved with zeros so
19417     // that we can use PSADBW to horizontally sum them. The most useful part of
19418     // this is that it lines up the results of two PSADBW instructions to be
19419     // two v2i64 vectors which concatenated are the 4 population counts. We can
19420     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19421     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19422     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19423     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19424
19425     // Do the horizontal sums into two v2i64s.
19426     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19427     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19428     Low = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19429                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19430     High = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19431                        DAG.getBitcast(ByteVecVT, High), Zeros);
19432
19433     // Merge them together.
19434     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19435     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19436                     DAG.getBitcast(ShortVecVT, Low),
19437                     DAG.getBitcast(ShortVecVT, High));
19438
19439     return DAG.getBitcast(VT, V);
19440   }
19441
19442   // The only element type left is i16.
19443   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19444
19445   // To obtain pop count for each i16 element starting from the pop count for
19446   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19447   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19448   // directly supported.
19449   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19450   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19451   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19452   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19453                   DAG.getBitcast(ByteVecVT, V));
19454   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19455 }
19456
19457 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19458                                         const X86Subtarget *Subtarget,
19459                                         SelectionDAG &DAG) {
19460   MVT VT = Op.getSimpleValueType();
19461   MVT EltVT = VT.getVectorElementType();
19462   unsigned VecSize = VT.getSizeInBits();
19463
19464   // Implement a lookup table in register by using an algorithm based on:
19465   // http://wm.ite.pl/articles/sse-popcount.html
19466   //
19467   // The general idea is that every lower byte nibble in the input vector is an
19468   // index into a in-register pre-computed pop count table. We then split up the
19469   // input vector in two new ones: (1) a vector with only the shifted-right
19470   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19471   // masked out higher ones) for each byte. PSHUB is used separately with both
19472   // to index the in-register table. Next, both are added and the result is a
19473   // i8 vector where each element contains the pop count for input byte.
19474   //
19475   // To obtain the pop count for elements != i8, we follow up with the same
19476   // approach and use additional tricks as described below.
19477   //
19478   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19479                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19480                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19481                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19482
19483   int NumByteElts = VecSize / 8;
19484   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19485   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19486   SmallVector<SDValue, 16> LUTVec;
19487   for (int i = 0; i < NumByteElts; ++i)
19488     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19489   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19490   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19491                                   DAG.getConstant(0x0F, DL, MVT::i8));
19492   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19493
19494   // High nibbles
19495   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19496   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19497   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19498
19499   // Low nibbles
19500   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19501
19502   // The input vector is used as the shuffle mask that index elements into the
19503   // LUT. After counting low and high nibbles, add the vector to obtain the
19504   // final pop count per i8 element.
19505   SDValue HighPopCnt =
19506       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19507   SDValue LowPopCnt =
19508       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19509   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19510
19511   if (EltVT == MVT::i8)
19512     return PopCnt;
19513
19514   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19515 }
19516
19517 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19518                                        const X86Subtarget *Subtarget,
19519                                        SelectionDAG &DAG) {
19520   MVT VT = Op.getSimpleValueType();
19521   assert(VT.is128BitVector() &&
19522          "Only 128-bit vector bitmath lowering supported.");
19523
19524   int VecSize = VT.getSizeInBits();
19525   MVT EltVT = VT.getVectorElementType();
19526   int Len = EltVT.getSizeInBits();
19527
19528   // This is the vectorized version of the "best" algorithm from
19529   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19530   // with a minor tweak to use a series of adds + shifts instead of vector
19531   // multiplications. Implemented for all integer vector types. We only use
19532   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19533   // much faster, even faster than using native popcnt instructions.
19534
19535   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19536     MVT VT = V.getSimpleValueType();
19537     SmallVector<SDValue, 32> Shifters(
19538         VT.getVectorNumElements(),
19539         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19540     return DAG.getNode(OpCode, DL, VT, V,
19541                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19542   };
19543   auto GetMask = [&](SDValue V, APInt Mask) {
19544     MVT VT = V.getSimpleValueType();
19545     SmallVector<SDValue, 32> Masks(
19546         VT.getVectorNumElements(),
19547         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19548     return DAG.getNode(ISD::AND, DL, VT, V,
19549                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19550   };
19551
19552   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19553   // x86, so set the SRL type to have elements at least i16 wide. This is
19554   // correct because all of our SRLs are followed immediately by a mask anyways
19555   // that handles any bits that sneak into the high bits of the byte elements.
19556   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19557
19558   SDValue V = Op;
19559
19560   // v = v - ((v >> 1) & 0x55555555...)
19561   SDValue Srl =
19562       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19563   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19564   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19565
19566   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19567   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19568   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19569   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19570   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19571
19572   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19573   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19574   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19575   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19576
19577   // At this point, V contains the byte-wise population count, and we are
19578   // merely doing a horizontal sum if necessary to get the wider element
19579   // counts.
19580   if (EltVT == MVT::i8)
19581     return V;
19582
19583   return LowerHorizontalByteSum(
19584       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19585       DAG);
19586 }
19587
19588 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19589                                 SelectionDAG &DAG) {
19590   MVT VT = Op.getSimpleValueType();
19591   // FIXME: Need to add AVX-512 support here!
19592   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19593          "Unknown CTPOP type to handle");
19594   SDLoc DL(Op.getNode());
19595   SDValue Op0 = Op.getOperand(0);
19596
19597   if (!Subtarget->hasSSSE3()) {
19598     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19599     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19600     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19601   }
19602
19603   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19604     unsigned NumElems = VT.getVectorNumElements();
19605
19606     // Extract each 128-bit vector, compute pop count and concat the result.
19607     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19608     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19609
19610     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19611                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19612                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19613   }
19614
19615   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19616 }
19617
19618 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19619                           SelectionDAG &DAG) {
19620   assert(Op.getSimpleValueType().isVector() &&
19621          "We only do custom lowering for vector population count.");
19622   return LowerVectorCTPOP(Op, Subtarget, DAG);
19623 }
19624
19625 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19626   SDNode *Node = Op.getNode();
19627   SDLoc dl(Node);
19628   EVT T = Node->getValueType(0);
19629   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19630                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19631   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19632                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19633                        Node->getOperand(0),
19634                        Node->getOperand(1), negOp,
19635                        cast<AtomicSDNode>(Node)->getMemOperand(),
19636                        cast<AtomicSDNode>(Node)->getOrdering(),
19637                        cast<AtomicSDNode>(Node)->getSynchScope());
19638 }
19639
19640 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19641   SDNode *Node = Op.getNode();
19642   SDLoc dl(Node);
19643   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19644
19645   // Convert seq_cst store -> xchg
19646   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19647   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19648   //        (The only way to get a 16-byte store is cmpxchg16b)
19649   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19650   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19651       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19652     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19653                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19654                                  Node->getOperand(0),
19655                                  Node->getOperand(1), Node->getOperand(2),
19656                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19657                                  cast<AtomicSDNode>(Node)->getOrdering(),
19658                                  cast<AtomicSDNode>(Node)->getSynchScope());
19659     return Swap.getValue(1);
19660   }
19661   // Other atomic stores have a simple pattern.
19662   return Op;
19663 }
19664
19665 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19666   MVT VT = Op.getNode()->getSimpleValueType(0);
19667
19668   // Let legalize expand this if it isn't a legal type yet.
19669   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19670     return SDValue();
19671
19672   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19673
19674   unsigned Opc;
19675   bool ExtraOp = false;
19676   switch (Op.getOpcode()) {
19677   default: llvm_unreachable("Invalid code");
19678   case ISD::ADDC: Opc = X86ISD::ADD; break;
19679   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19680   case ISD::SUBC: Opc = X86ISD::SUB; break;
19681   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19682   }
19683
19684   if (!ExtraOp)
19685     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19686                        Op.getOperand(1));
19687   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19688                      Op.getOperand(1), Op.getOperand(2));
19689 }
19690
19691 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19692                             SelectionDAG &DAG) {
19693   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19694
19695   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19696   // which returns the values as { float, float } (in XMM0) or
19697   // { double, double } (which is returned in XMM0, XMM1).
19698   SDLoc dl(Op);
19699   SDValue Arg = Op.getOperand(0);
19700   EVT ArgVT = Arg.getValueType();
19701   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19702
19703   TargetLowering::ArgListTy Args;
19704   TargetLowering::ArgListEntry Entry;
19705
19706   Entry.Node = Arg;
19707   Entry.Ty = ArgTy;
19708   Entry.isSExt = false;
19709   Entry.isZExt = false;
19710   Args.push_back(Entry);
19711
19712   bool isF64 = ArgVT == MVT::f64;
19713   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19714   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19715   // the results are returned via SRet in memory.
19716   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19717   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19718   SDValue Callee =
19719       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19720
19721   Type *RetTy = isF64
19722     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19723     : (Type*)VectorType::get(ArgTy, 4);
19724
19725   TargetLowering::CallLoweringInfo CLI(DAG);
19726   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19727     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19728
19729   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19730
19731   if (isF64)
19732     // Returned in xmm0 and xmm1.
19733     return CallResult.first;
19734
19735   // Returned in bits 0:31 and 32:64 xmm0.
19736   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19737                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19738   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19739                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19740   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19741   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19742 }
19743
19744 /// Widen a vector input to a vector of NVT.  The
19745 /// input vector must have the same element type as NVT.
19746 static SDValue ExtendToType(SDValue InOp, MVT NVT, SelectionDAG &DAG,
19747                             bool FillWithZeroes = false) {
19748   // Check if InOp already has the right width.
19749   MVT InVT = InOp.getSimpleValueType();
19750   if (InVT == NVT)
19751     return InOp;
19752
19753   if (InOp.isUndef())
19754     return DAG.getUNDEF(NVT);
19755
19756   assert(InVT.getVectorElementType() == NVT.getVectorElementType() &&
19757          "input and widen element type must match");
19758
19759   unsigned InNumElts = InVT.getVectorNumElements();
19760   unsigned WidenNumElts = NVT.getVectorNumElements();
19761   assert(WidenNumElts > InNumElts && WidenNumElts % InNumElts == 0 &&
19762          "Unexpected request for vector widening");
19763
19764   EVT EltVT = NVT.getVectorElementType();
19765
19766   SDLoc dl(InOp);
19767   if (InOp.getOpcode() == ISD::CONCAT_VECTORS &&
19768       InOp.getNumOperands() == 2) {
19769     SDValue N1 = InOp.getOperand(1);
19770     if ((ISD::isBuildVectorAllZeros(N1.getNode()) && FillWithZeroes) ||
19771         N1.isUndef()) {
19772       InOp = InOp.getOperand(0);
19773       InVT = InOp.getSimpleValueType();
19774       InNumElts = InVT.getVectorNumElements();
19775     }
19776   }
19777   if (ISD::isBuildVectorOfConstantSDNodes(InOp.getNode()) ||
19778       ISD::isBuildVectorOfConstantFPSDNodes(InOp.getNode())) {
19779     SmallVector<SDValue, 16> Ops;
19780     for (unsigned i = 0; i < InNumElts; ++i)
19781       Ops.push_back(InOp.getOperand(i));
19782
19783     SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, EltVT) :
19784       DAG.getUNDEF(EltVT);
19785     for (unsigned i = 0; i < WidenNumElts - InNumElts; ++i)
19786       Ops.push_back(FillVal);
19787     return DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Ops);
19788   }
19789   SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, NVT) :
19790     DAG.getUNDEF(NVT);
19791   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NVT, FillVal,
19792                      InOp, DAG.getIntPtrConstant(0, dl));
19793 }
19794
19795 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19796                              SelectionDAG &DAG) {
19797   assert(Subtarget->hasAVX512() &&
19798          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19799
19800   // X86 scatter kills mask register, so its type should be added to
19801   // the list of return values.
19802   // If the "scatter" has 2 return values, it is already handled.
19803   if (Op.getNode()->getNumValues() == 2)
19804     return Op;
19805
19806   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19807   SDValue Src = N->getValue();
19808   MVT VT = Src.getSimpleValueType();
19809   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19810   SDLoc dl(Op);
19811
19812   SDValue NewScatter;
19813   SDValue Index = N->getIndex();
19814   SDValue Mask = N->getMask();
19815   SDValue Chain = N->getChain();
19816   SDValue BasePtr = N->getBasePtr();
19817   MVT MemVT = N->getMemoryVT().getSimpleVT();
19818   MVT IndexVT = Index.getSimpleValueType();
19819   MVT MaskVT = Mask.getSimpleValueType();
19820
19821   if (MemVT.getScalarSizeInBits() < VT.getScalarSizeInBits()) {
19822     // The v2i32 value was promoted to v2i64.
19823     // Now we "redo" the type legalizer's work and widen the original
19824     // v2i32 value to v4i32. The original v2i32 is retrieved from v2i64
19825     // with a shuffle.
19826     assert((MemVT == MVT::v2i32 && VT == MVT::v2i64) &&
19827            "Unexpected memory type");
19828     int ShuffleMask[] = {0, 2, -1, -1};
19829     Src = DAG.getVectorShuffle(MVT::v4i32, dl, DAG.getBitcast(MVT::v4i32, Src),
19830                                DAG.getUNDEF(MVT::v4i32), ShuffleMask);
19831     // Now we have 4 elements instead of 2.
19832     // Expand the index.
19833     MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), 4);
19834     Index = ExtendToType(Index, NewIndexVT, DAG);
19835
19836     // Expand the mask with zeroes
19837     // Mask may be <2 x i64> or <2 x i1> at this moment
19838     assert((MaskVT == MVT::v2i1 || MaskVT == MVT::v2i64) &&
19839            "Unexpected mask type");
19840     MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), 4);
19841     Mask = ExtendToType(Mask, ExtMaskVT, DAG, true);
19842     VT = MVT::v4i32;
19843   }
19844
19845   unsigned NumElts = VT.getVectorNumElements();
19846   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19847       !Index.getSimpleValueType().is512BitVector()) {
19848     // AVX512F supports only 512-bit vectors. Or data or index should
19849     // be 512 bit wide. If now the both index and data are 256-bit, but
19850     // the vector contains 8 elements, we just sign-extend the index
19851     if (IndexVT == MVT::v8i32)
19852       // Just extend index
19853       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19854     else {
19855       // The minimal number of elts in scatter is 8
19856       NumElts = 8;
19857       // Index
19858       MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), NumElts);
19859       // Use original index here, do not modify the index twice
19860       Index = ExtendToType(N->getIndex(), NewIndexVT, DAG);
19861       if (IndexVT.getScalarType() == MVT::i32)
19862         Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19863
19864       // Mask
19865       // At this point we have promoted mask operand
19866       assert(MaskVT.getScalarSizeInBits() >= 32 && "unexpected mask type");
19867       MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), NumElts);
19868       // Use the original mask here, do not modify the mask twice
19869       Mask = ExtendToType(N->getMask(), ExtMaskVT, DAG, true);
19870
19871       // The value that should be stored
19872       MVT NewVT = MVT::getVectorVT(VT.getScalarType(), NumElts);
19873       Src = ExtendToType(Src, NewVT, DAG);
19874     }
19875   }
19876   // If the mask is "wide" at this point - truncate it to i1 vector
19877   MVT BitMaskVT = MVT::getVectorVT(MVT::i1, NumElts);
19878   Mask = DAG.getNode(ISD::TRUNCATE, dl, BitMaskVT, Mask);
19879
19880   // The mask is killed by scatter, add it to the values
19881   SDVTList VTs = DAG.getVTList(BitMaskVT, MVT::Other);
19882   SDValue Ops[] = {Chain, Src, Mask, BasePtr, Index};
19883   NewScatter = DAG.getMaskedScatter(VTs, N->getMemoryVT(), dl, Ops,
19884                                     N->getMemOperand());
19885   DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19886   return SDValue(NewScatter.getNode(), 0);
19887 }
19888
19889 static SDValue LowerMLOAD(SDValue Op, const X86Subtarget *Subtarget,
19890                           SelectionDAG &DAG) {
19891
19892   MaskedLoadSDNode *N = cast<MaskedLoadSDNode>(Op.getNode());
19893   MVT VT = Op.getSimpleValueType();
19894   SDValue Mask = N->getMask();
19895   SDLoc dl(Op);
19896
19897   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
19898       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
19899     // This operation is legal for targets with VLX, but without
19900     // VLX the vector should be widened to 512 bit
19901     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
19902     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
19903     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
19904     SDValue Src0 = N->getSrc0();
19905     Src0 = ExtendToType(Src0, WideDataVT, DAG);
19906     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
19907     SDValue NewLoad = DAG.getMaskedLoad(WideDataVT, dl, N->getChain(),
19908                                         N->getBasePtr(), Mask, Src0,
19909                                         N->getMemoryVT(), N->getMemOperand(),
19910                                         N->getExtensionType());
19911
19912     SDValue Exract = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
19913                                  NewLoad.getValue(0),
19914                                  DAG.getIntPtrConstant(0, dl));
19915     SDValue RetOps[] = {Exract, NewLoad.getValue(1)};
19916     return DAG.getMergeValues(RetOps, dl);
19917   }
19918   return Op;
19919 }
19920
19921 static SDValue LowerMSTORE(SDValue Op, const X86Subtarget *Subtarget,
19922                            SelectionDAG &DAG) {
19923   MaskedStoreSDNode *N = cast<MaskedStoreSDNode>(Op.getNode());
19924   SDValue DataToStore = N->getValue();
19925   MVT VT = DataToStore.getSimpleValueType();
19926   SDValue Mask = N->getMask();
19927   SDLoc dl(Op);
19928
19929   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
19930       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
19931     // This operation is legal for targets with VLX, but without
19932     // VLX the vector should be widened to 512 bit
19933     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
19934     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
19935     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
19936     DataToStore = ExtendToType(DataToStore, WideDataVT, DAG);
19937     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
19938     return DAG.getMaskedStore(N->getChain(), dl, DataToStore, N->getBasePtr(),
19939                               Mask, N->getMemoryVT(), N->getMemOperand(),
19940                               N->isTruncatingStore());
19941   }
19942   return Op;
19943 }
19944
19945 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19946                             SelectionDAG &DAG) {
19947   assert(Subtarget->hasAVX512() &&
19948          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19949
19950   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19951   SDLoc dl(Op);
19952   MVT VT = Op.getSimpleValueType();
19953   SDValue Index = N->getIndex();
19954   SDValue Mask = N->getMask();
19955   SDValue Src0 = N->getValue();
19956   MVT IndexVT = Index.getSimpleValueType();
19957   MVT MaskVT = Mask.getSimpleValueType();
19958
19959   unsigned NumElts = VT.getVectorNumElements();
19960   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19961
19962   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19963       !Index.getSimpleValueType().is512BitVector()) {
19964     // AVX512F supports only 512-bit vectors. Or data or index should
19965     // be 512 bit wide. If now the both index and data are 256-bit, but
19966     // the vector contains 8 elements, we just sign-extend the index
19967     if (NumElts == 8) {
19968       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19969       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19970                         N->getOperand(3), Index };
19971       DAG.UpdateNodeOperands(N, Ops);
19972       return Op;
19973     }
19974
19975     // Minimal number of elements in Gather
19976     NumElts = 8;
19977     // Index
19978     MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), NumElts);
19979     Index = ExtendToType(Index, NewIndexVT, DAG);
19980     if (IndexVT.getScalarType() == MVT::i32)
19981       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19982
19983     // Mask
19984     MVT MaskBitVT = MVT::getVectorVT(MVT::i1, NumElts);
19985     // At this point we have promoted mask operand
19986     assert(MaskVT.getScalarSizeInBits() >= 32 && "unexpected mask type");
19987     MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), NumElts);
19988     Mask = ExtendToType(Mask, ExtMaskVT, DAG, true);
19989     Mask = DAG.getNode(ISD::TRUNCATE, dl, MaskBitVT, Mask);
19990
19991     // The pass-thru value
19992     MVT NewVT = MVT::getVectorVT(VT.getScalarType(), NumElts);
19993     Src0 = ExtendToType(Src0, NewVT, DAG);
19994
19995     SDValue Ops[] = { N->getChain(), Src0, Mask, N->getBasePtr(), Index };
19996     SDValue NewGather = DAG.getMaskedGather(DAG.getVTList(NewVT, MVT::Other),
19997                                             N->getMemoryVT(), dl, Ops,
19998                                             N->getMemOperand());
19999     SDValue Exract = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
20000                                  NewGather.getValue(0),
20001                                  DAG.getIntPtrConstant(0, dl));
20002     SDValue RetOps[] = {Exract, NewGather.getValue(1)};
20003     return DAG.getMergeValues(RetOps, dl);
20004   }
20005   return Op;
20006 }
20007
20008 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
20009                                                     SelectionDAG &DAG) const {
20010   // TODO: Eventually, the lowering of these nodes should be informed by or
20011   // deferred to the GC strategy for the function in which they appear. For
20012   // now, however, they must be lowered to something. Since they are logically
20013   // no-ops in the case of a null GC strategy (or a GC strategy which does not
20014   // require special handling for these nodes), lower them as literal NOOPs for
20015   // the time being.
20016   SmallVector<SDValue, 2> Ops;
20017
20018   Ops.push_back(Op.getOperand(0));
20019   if (Op->getGluedNode())
20020     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
20021
20022   SDLoc OpDL(Op);
20023   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
20024   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
20025
20026   return NOOP;
20027 }
20028
20029 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
20030                                                   SelectionDAG &DAG) const {
20031   // TODO: Eventually, the lowering of these nodes should be informed by or
20032   // deferred to the GC strategy for the function in which they appear. For
20033   // now, however, they must be lowered to something. Since they are logically
20034   // no-ops in the case of a null GC strategy (or a GC strategy which does not
20035   // require special handling for these nodes), lower them as literal NOOPs for
20036   // the time being.
20037   SmallVector<SDValue, 2> Ops;
20038
20039   Ops.push_back(Op.getOperand(0));
20040   if (Op->getGluedNode())
20041     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
20042
20043   SDLoc OpDL(Op);
20044   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
20045   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
20046
20047   return NOOP;
20048 }
20049
20050 /// LowerOperation - Provide custom lowering hooks for some operations.
20051 ///
20052 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
20053   switch (Op.getOpcode()) {
20054   default: llvm_unreachable("Should not custom lower this!");
20055   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
20056   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
20057     return LowerCMP_SWAP(Op, Subtarget, DAG);
20058   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
20059   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
20060   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
20061   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
20062   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
20063   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
20064   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
20065   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
20066   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
20067   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
20068   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
20069   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
20070   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
20071   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
20072   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
20073   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
20074   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
20075   case ISD::SHL_PARTS:
20076   case ISD::SRA_PARTS:
20077   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
20078   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
20079   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
20080   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
20081   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
20082   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
20083   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
20084   case ISD::SIGN_EXTEND_VECTOR_INREG:
20085     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
20086   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
20087   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
20088   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
20089   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
20090   case ISD::FABS:
20091   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
20092   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
20093   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
20094   case ISD::SETCC:              return LowerSETCC(Op, DAG);
20095   case ISD::SETCCE:             return LowerSETCCE(Op, DAG);
20096   case ISD::SELECT:             return LowerSELECT(Op, DAG);
20097   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
20098   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
20099   case ISD::VASTART:            return LowerVASTART(Op, DAG);
20100   case ISD::VAARG:              return LowerVAARG(Op, DAG);
20101   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
20102   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
20103   case ISD::INTRINSIC_VOID:
20104   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
20105   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
20106   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
20107   case ISD::FRAME_TO_ARGS_OFFSET:
20108                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
20109   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
20110   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
20111   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
20112   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
20113   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
20114   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
20115   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
20116   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
20117   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
20118   case ISD::CTTZ:
20119   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
20120   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
20121   case ISD::UMUL_LOHI:
20122   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
20123   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
20124   case ISD::SRA:
20125   case ISD::SRL:
20126   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
20127   case ISD::SADDO:
20128   case ISD::UADDO:
20129   case ISD::SSUBO:
20130   case ISD::USUBO:
20131   case ISD::SMULO:
20132   case ISD::UMULO:              return LowerXALUO(Op, DAG);
20133   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
20134   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
20135   case ISD::ADDC:
20136   case ISD::ADDE:
20137   case ISD::SUBC:
20138   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
20139   case ISD::ADD:                return LowerADD(Op, DAG);
20140   case ISD::SUB:                return LowerSUB(Op, DAG);
20141   case ISD::SMAX:
20142   case ISD::SMIN:
20143   case ISD::UMAX:
20144   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
20145   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
20146   case ISD::MLOAD:              return LowerMLOAD(Op, Subtarget, DAG);
20147   case ISD::MSTORE:             return LowerMSTORE(Op, Subtarget, DAG);
20148   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
20149   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
20150   case ISD::GC_TRANSITION_START:
20151                                 return LowerGC_TRANSITION_START(Op, DAG);
20152   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
20153   }
20154 }
20155
20156 /// ReplaceNodeResults - Replace a node with an illegal result type
20157 /// with a new node built out of custom code.
20158 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
20159                                            SmallVectorImpl<SDValue>&Results,
20160                                            SelectionDAG &DAG) const {
20161   SDLoc dl(N);
20162   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20163   switch (N->getOpcode()) {
20164   default:
20165     llvm_unreachable("Do not know how to custom type legalize this operation!");
20166   case X86ISD::AVG: {
20167     // Legalize types for X86ISD::AVG by expanding vectors.
20168     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20169
20170     auto InVT = N->getValueType(0);
20171     auto InVTSize = InVT.getSizeInBits();
20172     const unsigned RegSize =
20173         (InVTSize > 128) ? ((InVTSize > 256) ? 512 : 256) : 128;
20174     assert((!Subtarget->hasAVX512() || RegSize < 512) &&
20175            "512-bit vector requires AVX512");
20176     assert((!Subtarget->hasAVX2() || RegSize < 256) &&
20177            "256-bit vector requires AVX2");
20178
20179     auto ElemVT = InVT.getVectorElementType();
20180     auto RegVT = EVT::getVectorVT(*DAG.getContext(), ElemVT,
20181                                   RegSize / ElemVT.getSizeInBits());
20182     assert(RegSize % InVT.getSizeInBits() == 0);
20183     unsigned NumConcat = RegSize / InVT.getSizeInBits();
20184
20185     SmallVector<SDValue, 16> Ops(NumConcat, DAG.getUNDEF(InVT));
20186     Ops[0] = N->getOperand(0);
20187     SDValue InVec0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20188     Ops[0] = N->getOperand(1);
20189     SDValue InVec1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20190
20191     SDValue Res = DAG.getNode(X86ISD::AVG, dl, RegVT, InVec0, InVec1);
20192     Results.push_back(DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, InVT, Res,
20193                                   DAG.getIntPtrConstant(0, dl)));
20194     return;
20195   }
20196   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
20197   case X86ISD::FMINC:
20198   case X86ISD::FMIN:
20199   case X86ISD::FMAXC:
20200   case X86ISD::FMAX: {
20201     EVT VT = N->getValueType(0);
20202     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
20203     SDValue UNDEF = DAG.getUNDEF(VT);
20204     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20205                               N->getOperand(0), UNDEF);
20206     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20207                               N->getOperand(1), UNDEF);
20208     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
20209     return;
20210   }
20211   case ISD::SIGN_EXTEND_INREG:
20212   case ISD::ADDC:
20213   case ISD::ADDE:
20214   case ISD::SUBC:
20215   case ISD::SUBE:
20216     // We don't want to expand or promote these.
20217     return;
20218   case ISD::SDIV:
20219   case ISD::UDIV:
20220   case ISD::SREM:
20221   case ISD::UREM:
20222   case ISD::SDIVREM:
20223   case ISD::UDIVREM: {
20224     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
20225     Results.push_back(V);
20226     return;
20227   }
20228   case ISD::FP_TO_SINT:
20229   case ISD::FP_TO_UINT: {
20230     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
20231
20232     std::pair<SDValue,SDValue> Vals =
20233         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
20234     SDValue FIST = Vals.first, StackSlot = Vals.second;
20235     if (FIST.getNode()) {
20236       EVT VT = N->getValueType(0);
20237       // Return a load from the stack slot.
20238       if (StackSlot.getNode())
20239         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
20240                                       MachinePointerInfo(),
20241                                       false, false, false, 0));
20242       else
20243         Results.push_back(FIST);
20244     }
20245     return;
20246   }
20247   case ISD::UINT_TO_FP: {
20248     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20249     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
20250         N->getValueType(0) != MVT::v2f32)
20251       return;
20252     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
20253                                  N->getOperand(0));
20254     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
20255                                      MVT::f64);
20256     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
20257     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
20258                              DAG.getBitcast(MVT::v2i64, VBias));
20259     Or = DAG.getBitcast(MVT::v2f64, Or);
20260     // TODO: Are there any fast-math-flags to propagate here?
20261     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
20262     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
20263     return;
20264   }
20265   case ISD::FP_ROUND: {
20266     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
20267         return;
20268     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
20269     Results.push_back(V);
20270     return;
20271   }
20272   case ISD::FP_EXTEND: {
20273     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
20274     // No other ValueType for FP_EXTEND should reach this point.
20275     assert(N->getValueType(0) == MVT::v2f32 &&
20276            "Do not know how to legalize this Node");
20277     return;
20278   }
20279   case ISD::INTRINSIC_W_CHAIN: {
20280     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
20281     switch (IntNo) {
20282     default : llvm_unreachable("Do not know how to custom type "
20283                                "legalize this intrinsic operation!");
20284     case Intrinsic::x86_rdtsc:
20285       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20286                                      Results);
20287     case Intrinsic::x86_rdtscp:
20288       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
20289                                      Results);
20290     case Intrinsic::x86_rdpmc:
20291       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
20292     }
20293   }
20294   case ISD::INTRINSIC_WO_CHAIN: {
20295     if (SDValue V = LowerINTRINSIC_WO_CHAIN(SDValue(N, 0), Subtarget, DAG))
20296       Results.push_back(V);
20297     return;
20298   }
20299   case ISD::READCYCLECOUNTER: {
20300     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20301                                    Results);
20302   }
20303   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
20304     EVT T = N->getValueType(0);
20305     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
20306     bool Regs64bit = T == MVT::i128;
20307     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
20308     SDValue cpInL, cpInH;
20309     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20310                         DAG.getConstant(0, dl, HalfT));
20311     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20312                         DAG.getConstant(1, dl, HalfT));
20313     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
20314                              Regs64bit ? X86::RAX : X86::EAX,
20315                              cpInL, SDValue());
20316     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
20317                              Regs64bit ? X86::RDX : X86::EDX,
20318                              cpInH, cpInL.getValue(1));
20319     SDValue swapInL, swapInH;
20320     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20321                           DAG.getConstant(0, dl, HalfT));
20322     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20323                           DAG.getConstant(1, dl, HalfT));
20324     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
20325                                Regs64bit ? X86::RBX : X86::EBX,
20326                                swapInL, cpInH.getValue(1));
20327     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
20328                                Regs64bit ? X86::RCX : X86::ECX,
20329                                swapInH, swapInL.getValue(1));
20330     SDValue Ops[] = { swapInH.getValue(0),
20331                       N->getOperand(1),
20332                       swapInH.getValue(1) };
20333     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
20334     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
20335     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
20336                                   X86ISD::LCMPXCHG8_DAG;
20337     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
20338     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
20339                                         Regs64bit ? X86::RAX : X86::EAX,
20340                                         HalfT, Result.getValue(1));
20341     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
20342                                         Regs64bit ? X86::RDX : X86::EDX,
20343                                         HalfT, cpOutL.getValue(2));
20344     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
20345
20346     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
20347                                         MVT::i32, cpOutH.getValue(2));
20348     SDValue Success =
20349         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
20350                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
20351     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
20352
20353     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
20354     Results.push_back(Success);
20355     Results.push_back(EFLAGS.getValue(1));
20356     return;
20357   }
20358   case ISD::ATOMIC_SWAP:
20359   case ISD::ATOMIC_LOAD_ADD:
20360   case ISD::ATOMIC_LOAD_SUB:
20361   case ISD::ATOMIC_LOAD_AND:
20362   case ISD::ATOMIC_LOAD_OR:
20363   case ISD::ATOMIC_LOAD_XOR:
20364   case ISD::ATOMIC_LOAD_NAND:
20365   case ISD::ATOMIC_LOAD_MIN:
20366   case ISD::ATOMIC_LOAD_MAX:
20367   case ISD::ATOMIC_LOAD_UMIN:
20368   case ISD::ATOMIC_LOAD_UMAX:
20369   case ISD::ATOMIC_LOAD: {
20370     // Delegate to generic TypeLegalization. Situations we can really handle
20371     // should have already been dealt with by AtomicExpandPass.cpp.
20372     break;
20373   }
20374   case ISD::BITCAST: {
20375     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20376     EVT DstVT = N->getValueType(0);
20377     EVT SrcVT = N->getOperand(0)->getValueType(0);
20378
20379     if (SrcVT != MVT::f64 ||
20380         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
20381       return;
20382
20383     unsigned NumElts = DstVT.getVectorNumElements();
20384     EVT SVT = DstVT.getVectorElementType();
20385     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
20386     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
20387                                    MVT::v2f64, N->getOperand(0));
20388     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
20389
20390     if (ExperimentalVectorWideningLegalization) {
20391       // If we are legalizing vectors by widening, we already have the desired
20392       // legal vector type, just return it.
20393       Results.push_back(ToVecInt);
20394       return;
20395     }
20396
20397     SmallVector<SDValue, 8> Elts;
20398     for (unsigned i = 0, e = NumElts; i != e; ++i)
20399       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
20400                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
20401
20402     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
20403   }
20404   }
20405 }
20406
20407 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
20408   switch ((X86ISD::NodeType)Opcode) {
20409   case X86ISD::FIRST_NUMBER:       break;
20410   case X86ISD::BSF:                return "X86ISD::BSF";
20411   case X86ISD::BSR:                return "X86ISD::BSR";
20412   case X86ISD::SHLD:               return "X86ISD::SHLD";
20413   case X86ISD::SHRD:               return "X86ISD::SHRD";
20414   case X86ISD::FAND:               return "X86ISD::FAND";
20415   case X86ISD::FANDN:              return "X86ISD::FANDN";
20416   case X86ISD::FOR:                return "X86ISD::FOR";
20417   case X86ISD::FXOR:               return "X86ISD::FXOR";
20418   case X86ISD::FILD:               return "X86ISD::FILD";
20419   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
20420   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
20421   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
20422   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
20423   case X86ISD::FLD:                return "X86ISD::FLD";
20424   case X86ISD::FST:                return "X86ISD::FST";
20425   case X86ISD::CALL:               return "X86ISD::CALL";
20426   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
20427   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
20428   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
20429   case X86ISD::BT:                 return "X86ISD::BT";
20430   case X86ISD::CMP:                return "X86ISD::CMP";
20431   case X86ISD::COMI:               return "X86ISD::COMI";
20432   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
20433   case X86ISD::CMPM:               return "X86ISD::CMPM";
20434   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
20435   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
20436   case X86ISD::SETCC:              return "X86ISD::SETCC";
20437   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
20438   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
20439   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
20440   case X86ISD::CMOV:               return "X86ISD::CMOV";
20441   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
20442   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
20443   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
20444   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
20445   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
20446   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
20447   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
20448   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
20449   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
20450   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
20451   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
20452   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20453   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20454   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20455   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20456   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20457   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20458   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20459   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20460   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20461   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20462   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20463   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20464   case X86ISD::HADD:               return "X86ISD::HADD";
20465   case X86ISD::HSUB:               return "X86ISD::HSUB";
20466   case X86ISD::FHADD:              return "X86ISD::FHADD";
20467   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20468   case X86ISD::ABS:                return "X86ISD::ABS";
20469   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20470   case X86ISD::FMAX:               return "X86ISD::FMAX";
20471   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20472   case X86ISD::FMIN:               return "X86ISD::FMIN";
20473   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20474   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20475   case X86ISD::FMINC:              return "X86ISD::FMINC";
20476   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20477   case X86ISD::FRCP:               return "X86ISD::FRCP";
20478   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20479   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20480   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20481   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20482   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20483   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20484   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20485   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20486   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20487   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20488   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20489   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20490   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20491   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20492   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20493   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20494   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20495   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20496   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20497   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20498   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20499   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20500   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20501   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20502   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20503   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20504   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20505   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20506   case X86ISD::VSHL:               return "X86ISD::VSHL";
20507   case X86ISD::VSRL:               return "X86ISD::VSRL";
20508   case X86ISD::VSRA:               return "X86ISD::VSRA";
20509   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20510   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20511   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20512   case X86ISD::CMPP:               return "X86ISD::CMPP";
20513   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20514   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20515   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20516   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20517   case X86ISD::ADD:                return "X86ISD::ADD";
20518   case X86ISD::SUB:                return "X86ISD::SUB";
20519   case X86ISD::ADC:                return "X86ISD::ADC";
20520   case X86ISD::SBB:                return "X86ISD::SBB";
20521   case X86ISD::SMUL:               return "X86ISD::SMUL";
20522   case X86ISD::UMUL:               return "X86ISD::UMUL";
20523   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20524   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20525   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20526   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20527   case X86ISD::INC:                return "X86ISD::INC";
20528   case X86ISD::DEC:                return "X86ISD::DEC";
20529   case X86ISD::OR:                 return "X86ISD::OR";
20530   case X86ISD::XOR:                return "X86ISD::XOR";
20531   case X86ISD::AND:                return "X86ISD::AND";
20532   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20533   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20534   case X86ISD::PTEST:              return "X86ISD::PTEST";
20535   case X86ISD::TESTP:              return "X86ISD::TESTP";
20536   case X86ISD::TESTM:              return "X86ISD::TESTM";
20537   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20538   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20539   case X86ISD::KTEST:              return "X86ISD::KTEST";
20540   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20541   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20542   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20543   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20544   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20545   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20546   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20547   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20548   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20549   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20550   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20551   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20552   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20553   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20554   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20555   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20556   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20557   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20558   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20559   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20560   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20561   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20562   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
20563   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20564   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20565   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20566   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20567   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20568   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20569   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20570   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20571   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20572   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20573   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20574   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20575   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20576   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20577   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20578   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20579   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20580   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20581   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20582   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20583   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20584   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20585   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20586   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20587   case X86ISD::SAHF:               return "X86ISD::SAHF";
20588   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20589   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20590   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20591   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20592   case X86ISD::VPROT:              return "X86ISD::VPROT";
20593   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20594   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20595   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20596   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20597   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20598   case X86ISD::FMADD:              return "X86ISD::FMADD";
20599   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20600   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20601   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20602   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20603   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20604   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20605   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20606   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20607   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20608   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20609   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20610   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20611   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20612   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20613   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20614   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20615   case X86ISD::XTEST:              return "X86ISD::XTEST";
20616   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20617   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20618   case X86ISD::SELECT:             return "X86ISD::SELECT";
20619   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20620   case X86ISD::RCP28:              return "X86ISD::RCP28";
20621   case X86ISD::EXP2:               return "X86ISD::EXP2";
20622   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20623   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20624   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20625   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20626   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20627   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20628   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20629   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20630   case X86ISD::ADDS:               return "X86ISD::ADDS";
20631   case X86ISD::SUBS:               return "X86ISD::SUBS";
20632   case X86ISD::AVG:                return "X86ISD::AVG";
20633   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20634   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20635   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20636   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20637   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20638   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20639   case X86ISD::VFPCLASSS:          return "X86ISD::VFPCLASSS";
20640   }
20641   return nullptr;
20642 }
20643
20644 // isLegalAddressingMode - Return true if the addressing mode represented
20645 // by AM is legal for this target, for a load/store of the specified type.
20646 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20647                                               const AddrMode &AM, Type *Ty,
20648                                               unsigned AS) const {
20649   // X86 supports extremely general addressing modes.
20650   CodeModel::Model M = getTargetMachine().getCodeModel();
20651   Reloc::Model R = getTargetMachine().getRelocationModel();
20652
20653   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20654   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20655     return false;
20656
20657   if (AM.BaseGV) {
20658     unsigned GVFlags =
20659       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20660
20661     // If a reference to this global requires an extra load, we can't fold it.
20662     if (isGlobalStubReference(GVFlags))
20663       return false;
20664
20665     // If BaseGV requires a register for the PIC base, we cannot also have a
20666     // BaseReg specified.
20667     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20668       return false;
20669
20670     // If lower 4G is not available, then we must use rip-relative addressing.
20671     if ((M != CodeModel::Small || R != Reloc::Static) &&
20672         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20673       return false;
20674   }
20675
20676   switch (AM.Scale) {
20677   case 0:
20678   case 1:
20679   case 2:
20680   case 4:
20681   case 8:
20682     // These scales always work.
20683     break;
20684   case 3:
20685   case 5:
20686   case 9:
20687     // These scales are formed with basereg+scalereg.  Only accept if there is
20688     // no basereg yet.
20689     if (AM.HasBaseReg)
20690       return false;
20691     break;
20692   default:  // Other stuff never works.
20693     return false;
20694   }
20695
20696   return true;
20697 }
20698
20699 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20700   unsigned Bits = Ty->getScalarSizeInBits();
20701
20702   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20703   // particularly cheaper than those without.
20704   if (Bits == 8)
20705     return false;
20706
20707   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20708   // variable shifts just as cheap as scalar ones.
20709   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20710     return false;
20711
20712   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20713   // fully general vector.
20714   return true;
20715 }
20716
20717 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20718   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20719     return false;
20720   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20721   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20722   return NumBits1 > NumBits2;
20723 }
20724
20725 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20726   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20727     return false;
20728
20729   if (!isTypeLegal(EVT::getEVT(Ty1)))
20730     return false;
20731
20732   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20733
20734   // Assuming the caller doesn't have a zeroext or signext return parameter,
20735   // truncation all the way down to i1 is valid.
20736   return true;
20737 }
20738
20739 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20740   return isInt<32>(Imm);
20741 }
20742
20743 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20744   // Can also use sub to handle negated immediates.
20745   return isInt<32>(Imm);
20746 }
20747
20748 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20749   if (!VT1.isInteger() || !VT2.isInteger())
20750     return false;
20751   unsigned NumBits1 = VT1.getSizeInBits();
20752   unsigned NumBits2 = VT2.getSizeInBits();
20753   return NumBits1 > NumBits2;
20754 }
20755
20756 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20757   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20758   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20759 }
20760
20761 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20762   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20763   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20764 }
20765
20766 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20767   EVT VT1 = Val.getValueType();
20768   if (isZExtFree(VT1, VT2))
20769     return true;
20770
20771   if (Val.getOpcode() != ISD::LOAD)
20772     return false;
20773
20774   if (!VT1.isSimple() || !VT1.isInteger() ||
20775       !VT2.isSimple() || !VT2.isInteger())
20776     return false;
20777
20778   switch (VT1.getSimpleVT().SimpleTy) {
20779   default: break;
20780   case MVT::i8:
20781   case MVT::i16:
20782   case MVT::i32:
20783     // X86 has 8, 16, and 32-bit zero-extending loads.
20784     return true;
20785   }
20786
20787   return false;
20788 }
20789
20790 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20791
20792 bool
20793 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20794   if (!Subtarget->hasAnyFMA())
20795     return false;
20796
20797   VT = VT.getScalarType();
20798
20799   if (!VT.isSimple())
20800     return false;
20801
20802   switch (VT.getSimpleVT().SimpleTy) {
20803   case MVT::f32:
20804   case MVT::f64:
20805     return true;
20806   default:
20807     break;
20808   }
20809
20810   return false;
20811 }
20812
20813 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20814   // i16 instructions are longer (0x66 prefix) and potentially slower.
20815   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20816 }
20817
20818 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20819 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20820 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20821 /// are assumed to be legal.
20822 bool
20823 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20824                                       EVT VT) const {
20825   if (!VT.isSimple())
20826     return false;
20827
20828   // Not for i1 vectors
20829   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20830     return false;
20831
20832   // Very little shuffling can be done for 64-bit vectors right now.
20833   if (VT.getSimpleVT().getSizeInBits() == 64)
20834     return false;
20835
20836   // We only care that the types being shuffled are legal. The lowering can
20837   // handle any possible shuffle mask that results.
20838   return isTypeLegal(VT.getSimpleVT());
20839 }
20840
20841 bool
20842 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20843                                           EVT VT) const {
20844   // Just delegate to the generic legality, clear masks aren't special.
20845   return isShuffleMaskLegal(Mask, VT);
20846 }
20847
20848 //===----------------------------------------------------------------------===//
20849 //                           X86 Scheduler Hooks
20850 //===----------------------------------------------------------------------===//
20851
20852 /// Utility function to emit xbegin specifying the start of an RTM region.
20853 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20854                                      const TargetInstrInfo *TII) {
20855   DebugLoc DL = MI->getDebugLoc();
20856
20857   const BasicBlock *BB = MBB->getBasicBlock();
20858   MachineFunction::iterator I = ++MBB->getIterator();
20859
20860   // For the v = xbegin(), we generate
20861   //
20862   // thisMBB:
20863   //  xbegin sinkMBB
20864   //
20865   // mainMBB:
20866   //  eax = -1
20867   //
20868   // sinkMBB:
20869   //  v = eax
20870
20871   MachineBasicBlock *thisMBB = MBB;
20872   MachineFunction *MF = MBB->getParent();
20873   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20874   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20875   MF->insert(I, mainMBB);
20876   MF->insert(I, sinkMBB);
20877
20878   // Transfer the remainder of BB and its successor edges to sinkMBB.
20879   sinkMBB->splice(sinkMBB->begin(), MBB,
20880                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20881   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20882
20883   // thisMBB:
20884   //  xbegin sinkMBB
20885   //  # fallthrough to mainMBB
20886   //  # abortion to sinkMBB
20887   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20888   thisMBB->addSuccessor(mainMBB);
20889   thisMBB->addSuccessor(sinkMBB);
20890
20891   // mainMBB:
20892   //  EAX = -1
20893   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20894   mainMBB->addSuccessor(sinkMBB);
20895
20896   // sinkMBB:
20897   // EAX is live into the sinkMBB
20898   sinkMBB->addLiveIn(X86::EAX);
20899   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20900           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20901     .addReg(X86::EAX);
20902
20903   MI->eraseFromParent();
20904   return sinkMBB;
20905 }
20906
20907 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20908 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20909 // in the .td file.
20910 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20911                                        const TargetInstrInfo *TII) {
20912   unsigned Opc;
20913   switch (MI->getOpcode()) {
20914   default: llvm_unreachable("illegal opcode!");
20915   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20916   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20917   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20918   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20919   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20920   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20921   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20922   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20923   }
20924
20925   DebugLoc dl = MI->getDebugLoc();
20926   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20927
20928   unsigned NumArgs = MI->getNumOperands();
20929   for (unsigned i = 1; i < NumArgs; ++i) {
20930     MachineOperand &Op = MI->getOperand(i);
20931     if (!(Op.isReg() && Op.isImplicit()))
20932       MIB.addOperand(Op);
20933   }
20934   if (MI->hasOneMemOperand())
20935     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20936
20937   BuildMI(*BB, MI, dl,
20938     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20939     .addReg(X86::XMM0);
20940
20941   MI->eraseFromParent();
20942   return BB;
20943 }
20944
20945 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20946 // defs in an instruction pattern
20947 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20948                                        const TargetInstrInfo *TII) {
20949   unsigned Opc;
20950   switch (MI->getOpcode()) {
20951   default: llvm_unreachable("illegal opcode!");
20952   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20953   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20954   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20955   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20956   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20957   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20958   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20959   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20960   }
20961
20962   DebugLoc dl = MI->getDebugLoc();
20963   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20964
20965   unsigned NumArgs = MI->getNumOperands(); // remove the results
20966   for (unsigned i = 1; i < NumArgs; ++i) {
20967     MachineOperand &Op = MI->getOperand(i);
20968     if (!(Op.isReg() && Op.isImplicit()))
20969       MIB.addOperand(Op);
20970   }
20971   if (MI->hasOneMemOperand())
20972     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20973
20974   BuildMI(*BB, MI, dl,
20975     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20976     .addReg(X86::ECX);
20977
20978   MI->eraseFromParent();
20979   return BB;
20980 }
20981
20982 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20983                                       const X86Subtarget *Subtarget) {
20984   DebugLoc dl = MI->getDebugLoc();
20985   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20986   // Address into RAX/EAX, other two args into ECX, EDX.
20987   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20988   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20989   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20990   for (int i = 0; i < X86::AddrNumOperands; ++i)
20991     MIB.addOperand(MI->getOperand(i));
20992
20993   unsigned ValOps = X86::AddrNumOperands;
20994   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20995     .addReg(MI->getOperand(ValOps).getReg());
20996   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20997     .addReg(MI->getOperand(ValOps+1).getReg());
20998
20999   // The instruction doesn't actually take any operands though.
21000   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
21001
21002   MI->eraseFromParent(); // The pseudo is gone now.
21003   return BB;
21004 }
21005
21006 MachineBasicBlock *
21007 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
21008                                                  MachineBasicBlock *MBB) const {
21009   // Emit va_arg instruction on X86-64.
21010
21011   // Operands to this pseudo-instruction:
21012   // 0  ) Output        : destination address (reg)
21013   // 1-5) Input         : va_list address (addr, i64mem)
21014   // 6  ) ArgSize       : Size (in bytes) of vararg type
21015   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
21016   // 8  ) Align         : Alignment of type
21017   // 9  ) EFLAGS (implicit-def)
21018
21019   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
21020   static_assert(X86::AddrNumOperands == 5,
21021                 "VAARG_64 assumes 5 address operands");
21022
21023   unsigned DestReg = MI->getOperand(0).getReg();
21024   MachineOperand &Base = MI->getOperand(1);
21025   MachineOperand &Scale = MI->getOperand(2);
21026   MachineOperand &Index = MI->getOperand(3);
21027   MachineOperand &Disp = MI->getOperand(4);
21028   MachineOperand &Segment = MI->getOperand(5);
21029   unsigned ArgSize = MI->getOperand(6).getImm();
21030   unsigned ArgMode = MI->getOperand(7).getImm();
21031   unsigned Align = MI->getOperand(8).getImm();
21032
21033   // Memory Reference
21034   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
21035   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21036   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21037
21038   // Machine Information
21039   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21040   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
21041   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
21042   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
21043   DebugLoc DL = MI->getDebugLoc();
21044
21045   // struct va_list {
21046   //   i32   gp_offset
21047   //   i32   fp_offset
21048   //   i64   overflow_area (address)
21049   //   i64   reg_save_area (address)
21050   // }
21051   // sizeof(va_list) = 24
21052   // alignment(va_list) = 8
21053
21054   unsigned TotalNumIntRegs = 6;
21055   unsigned TotalNumXMMRegs = 8;
21056   bool UseGPOffset = (ArgMode == 1);
21057   bool UseFPOffset = (ArgMode == 2);
21058   unsigned MaxOffset = TotalNumIntRegs * 8 +
21059                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
21060
21061   /* Align ArgSize to a multiple of 8 */
21062   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
21063   bool NeedsAlign = (Align > 8);
21064
21065   MachineBasicBlock *thisMBB = MBB;
21066   MachineBasicBlock *overflowMBB;
21067   MachineBasicBlock *offsetMBB;
21068   MachineBasicBlock *endMBB;
21069
21070   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
21071   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
21072   unsigned OffsetReg = 0;
21073
21074   if (!UseGPOffset && !UseFPOffset) {
21075     // If we only pull from the overflow region, we don't create a branch.
21076     // We don't need to alter control flow.
21077     OffsetDestReg = 0; // unused
21078     OverflowDestReg = DestReg;
21079
21080     offsetMBB = nullptr;
21081     overflowMBB = thisMBB;
21082     endMBB = thisMBB;
21083   } else {
21084     // First emit code to check if gp_offset (or fp_offset) is below the bound.
21085     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
21086     // If not, pull from overflow_area. (branch to overflowMBB)
21087     //
21088     //       thisMBB
21089     //         |     .
21090     //         |        .
21091     //     offsetMBB   overflowMBB
21092     //         |        .
21093     //         |     .
21094     //        endMBB
21095
21096     // Registers for the PHI in endMBB
21097     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
21098     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
21099
21100     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
21101     MachineFunction *MF = MBB->getParent();
21102     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21103     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21104     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21105
21106     MachineFunction::iterator MBBIter = ++MBB->getIterator();
21107
21108     // Insert the new basic blocks
21109     MF->insert(MBBIter, offsetMBB);
21110     MF->insert(MBBIter, overflowMBB);
21111     MF->insert(MBBIter, endMBB);
21112
21113     // Transfer the remainder of MBB and its successor edges to endMBB.
21114     endMBB->splice(endMBB->begin(), thisMBB,
21115                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
21116     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
21117
21118     // Make offsetMBB and overflowMBB successors of thisMBB
21119     thisMBB->addSuccessor(offsetMBB);
21120     thisMBB->addSuccessor(overflowMBB);
21121
21122     // endMBB is a successor of both offsetMBB and overflowMBB
21123     offsetMBB->addSuccessor(endMBB);
21124     overflowMBB->addSuccessor(endMBB);
21125
21126     // Load the offset value into a register
21127     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
21128     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
21129       .addOperand(Base)
21130       .addOperand(Scale)
21131       .addOperand(Index)
21132       .addDisp(Disp, UseFPOffset ? 4 : 0)
21133       .addOperand(Segment)
21134       .setMemRefs(MMOBegin, MMOEnd);
21135
21136     // Check if there is enough room left to pull this argument.
21137     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
21138       .addReg(OffsetReg)
21139       .addImm(MaxOffset + 8 - ArgSizeA8);
21140
21141     // Branch to "overflowMBB" if offset >= max
21142     // Fall through to "offsetMBB" otherwise
21143     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
21144       .addMBB(overflowMBB);
21145   }
21146
21147   // In offsetMBB, emit code to use the reg_save_area.
21148   if (offsetMBB) {
21149     assert(OffsetReg != 0);
21150
21151     // Read the reg_save_area address.
21152     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
21153     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
21154       .addOperand(Base)
21155       .addOperand(Scale)
21156       .addOperand(Index)
21157       .addDisp(Disp, 16)
21158       .addOperand(Segment)
21159       .setMemRefs(MMOBegin, MMOEnd);
21160
21161     // Zero-extend the offset
21162     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
21163       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
21164         .addImm(0)
21165         .addReg(OffsetReg)
21166         .addImm(X86::sub_32bit);
21167
21168     // Add the offset to the reg_save_area to get the final address.
21169     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
21170       .addReg(OffsetReg64)
21171       .addReg(RegSaveReg);
21172
21173     // Compute the offset for the next argument
21174     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
21175     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
21176       .addReg(OffsetReg)
21177       .addImm(UseFPOffset ? 16 : 8);
21178
21179     // Store it back into the va_list.
21180     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
21181       .addOperand(Base)
21182       .addOperand(Scale)
21183       .addOperand(Index)
21184       .addDisp(Disp, UseFPOffset ? 4 : 0)
21185       .addOperand(Segment)
21186       .addReg(NextOffsetReg)
21187       .setMemRefs(MMOBegin, MMOEnd);
21188
21189     // Jump to endMBB
21190     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
21191       .addMBB(endMBB);
21192   }
21193
21194   //
21195   // Emit code to use overflow area
21196   //
21197
21198   // Load the overflow_area address into a register.
21199   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
21200   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
21201     .addOperand(Base)
21202     .addOperand(Scale)
21203     .addOperand(Index)
21204     .addDisp(Disp, 8)
21205     .addOperand(Segment)
21206     .setMemRefs(MMOBegin, MMOEnd);
21207
21208   // If we need to align it, do so. Otherwise, just copy the address
21209   // to OverflowDestReg.
21210   if (NeedsAlign) {
21211     // Align the overflow address
21212     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
21213     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
21214
21215     // aligned_addr = (addr + (align-1)) & ~(align-1)
21216     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
21217       .addReg(OverflowAddrReg)
21218       .addImm(Align-1);
21219
21220     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
21221       .addReg(TmpReg)
21222       .addImm(~(uint64_t)(Align-1));
21223   } else {
21224     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
21225       .addReg(OverflowAddrReg);
21226   }
21227
21228   // Compute the next overflow address after this argument.
21229   // (the overflow address should be kept 8-byte aligned)
21230   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
21231   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
21232     .addReg(OverflowDestReg)
21233     .addImm(ArgSizeA8);
21234
21235   // Store the new overflow address.
21236   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
21237     .addOperand(Base)
21238     .addOperand(Scale)
21239     .addOperand(Index)
21240     .addDisp(Disp, 8)
21241     .addOperand(Segment)
21242     .addReg(NextAddrReg)
21243     .setMemRefs(MMOBegin, MMOEnd);
21244
21245   // If we branched, emit the PHI to the front of endMBB.
21246   if (offsetMBB) {
21247     BuildMI(*endMBB, endMBB->begin(), DL,
21248             TII->get(X86::PHI), DestReg)
21249       .addReg(OffsetDestReg).addMBB(offsetMBB)
21250       .addReg(OverflowDestReg).addMBB(overflowMBB);
21251   }
21252
21253   // Erase the pseudo instruction
21254   MI->eraseFromParent();
21255
21256   return endMBB;
21257 }
21258
21259 MachineBasicBlock *
21260 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
21261                                                  MachineInstr *MI,
21262                                                  MachineBasicBlock *MBB) const {
21263   // Emit code to save XMM registers to the stack. The ABI says that the
21264   // number of registers to save is given in %al, so it's theoretically
21265   // possible to do an indirect jump trick to avoid saving all of them,
21266   // however this code takes a simpler approach and just executes all
21267   // of the stores if %al is non-zero. It's less code, and it's probably
21268   // easier on the hardware branch predictor, and stores aren't all that
21269   // expensive anyway.
21270
21271   // Create the new basic blocks. One block contains all the XMM stores,
21272   // and one block is the final destination regardless of whether any
21273   // stores were performed.
21274   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
21275   MachineFunction *F = MBB->getParent();
21276   MachineFunction::iterator MBBIter = ++MBB->getIterator();
21277   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
21278   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
21279   F->insert(MBBIter, XMMSaveMBB);
21280   F->insert(MBBIter, EndMBB);
21281
21282   // Transfer the remainder of MBB and its successor edges to EndMBB.
21283   EndMBB->splice(EndMBB->begin(), MBB,
21284                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21285   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
21286
21287   // The original block will now fall through to the XMM save block.
21288   MBB->addSuccessor(XMMSaveMBB);
21289   // The XMMSaveMBB will fall through to the end block.
21290   XMMSaveMBB->addSuccessor(EndMBB);
21291
21292   // Now add the instructions.
21293   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21294   DebugLoc DL = MI->getDebugLoc();
21295
21296   unsigned CountReg = MI->getOperand(0).getReg();
21297   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
21298   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
21299
21300   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
21301     // If %al is 0, branch around the XMM save block.
21302     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
21303     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
21304     MBB->addSuccessor(EndMBB);
21305   }
21306
21307   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
21308   // that was just emitted, but clearly shouldn't be "saved".
21309   assert((MI->getNumOperands() <= 3 ||
21310           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
21311           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
21312          && "Expected last argument to be EFLAGS");
21313   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
21314   // In the XMM save block, save all the XMM argument registers.
21315   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
21316     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
21317     MachineMemOperand *MMO = F->getMachineMemOperand(
21318         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
21319         MachineMemOperand::MOStore,
21320         /*Size=*/16, /*Align=*/16);
21321     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
21322       .addFrameIndex(RegSaveFrameIndex)
21323       .addImm(/*Scale=*/1)
21324       .addReg(/*IndexReg=*/0)
21325       .addImm(/*Disp=*/Offset)
21326       .addReg(/*Segment=*/0)
21327       .addReg(MI->getOperand(i).getReg())
21328       .addMemOperand(MMO);
21329   }
21330
21331   MI->eraseFromParent();   // The pseudo instruction is gone now.
21332
21333   return EndMBB;
21334 }
21335
21336 // The EFLAGS operand of SelectItr might be missing a kill marker
21337 // because there were multiple uses of EFLAGS, and ISel didn't know
21338 // which to mark. Figure out whether SelectItr should have had a
21339 // kill marker, and set it if it should. Returns the correct kill
21340 // marker value.
21341 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
21342                                      MachineBasicBlock* BB,
21343                                      const TargetRegisterInfo* TRI) {
21344   // Scan forward through BB for a use/def of EFLAGS.
21345   MachineBasicBlock::iterator miI(std::next(SelectItr));
21346   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
21347     const MachineInstr& mi = *miI;
21348     if (mi.readsRegister(X86::EFLAGS))
21349       return false;
21350     if (mi.definesRegister(X86::EFLAGS))
21351       break; // Should have kill-flag - update below.
21352   }
21353
21354   // If we hit the end of the block, check whether EFLAGS is live into a
21355   // successor.
21356   if (miI == BB->end()) {
21357     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
21358                                           sEnd = BB->succ_end();
21359          sItr != sEnd; ++sItr) {
21360       MachineBasicBlock* succ = *sItr;
21361       if (succ->isLiveIn(X86::EFLAGS))
21362         return false;
21363     }
21364   }
21365
21366   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
21367   // out. SelectMI should have a kill flag on EFLAGS.
21368   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
21369   return true;
21370 }
21371
21372 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
21373 // together with other CMOV pseudo-opcodes into a single basic-block with
21374 // conditional jump around it.
21375 static bool isCMOVPseudo(MachineInstr *MI) {
21376   switch (MI->getOpcode()) {
21377   case X86::CMOV_FR32:
21378   case X86::CMOV_FR64:
21379   case X86::CMOV_GR8:
21380   case X86::CMOV_GR16:
21381   case X86::CMOV_GR32:
21382   case X86::CMOV_RFP32:
21383   case X86::CMOV_RFP64:
21384   case X86::CMOV_RFP80:
21385   case X86::CMOV_V2F64:
21386   case X86::CMOV_V2I64:
21387   case X86::CMOV_V4F32:
21388   case X86::CMOV_V4F64:
21389   case X86::CMOV_V4I64:
21390   case X86::CMOV_V16F32:
21391   case X86::CMOV_V8F32:
21392   case X86::CMOV_V8F64:
21393   case X86::CMOV_V8I64:
21394   case X86::CMOV_V8I1:
21395   case X86::CMOV_V16I1:
21396   case X86::CMOV_V32I1:
21397   case X86::CMOV_V64I1:
21398     return true;
21399
21400   default:
21401     return false;
21402   }
21403 }
21404
21405 MachineBasicBlock *
21406 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
21407                                      MachineBasicBlock *BB) const {
21408   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21409   DebugLoc DL = MI->getDebugLoc();
21410
21411   // To "insert" a SELECT_CC instruction, we actually have to insert the
21412   // diamond control-flow pattern.  The incoming instruction knows the
21413   // destination vreg to set, the condition code register to branch on, the
21414   // true/false values to select between, and a branch opcode to use.
21415   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21416   MachineFunction::iterator It = ++BB->getIterator();
21417
21418   //  thisMBB:
21419   //  ...
21420   //   TrueVal = ...
21421   //   cmpTY ccX, r1, r2
21422   //   bCC copy1MBB
21423   //   fallthrough --> copy0MBB
21424   MachineBasicBlock *thisMBB = BB;
21425   MachineFunction *F = BB->getParent();
21426
21427   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
21428   // as described above, by inserting a BB, and then making a PHI at the join
21429   // point to select the true and false operands of the CMOV in the PHI.
21430   //
21431   // The code also handles two different cases of multiple CMOV opcodes
21432   // in a row.
21433   //
21434   // Case 1:
21435   // In this case, there are multiple CMOVs in a row, all which are based on
21436   // the same condition setting (or the exact opposite condition setting).
21437   // In this case we can lower all the CMOVs using a single inserted BB, and
21438   // then make a number of PHIs at the join point to model the CMOVs. The only
21439   // trickiness here, is that in a case like:
21440   //
21441   // t2 = CMOV cond1 t1, f1
21442   // t3 = CMOV cond1 t2, f2
21443   //
21444   // when rewriting this into PHIs, we have to perform some renaming on the
21445   // temps since you cannot have a PHI operand refer to a PHI result earlier
21446   // in the same block.  The "simple" but wrong lowering would be:
21447   //
21448   // t2 = PHI t1(BB1), f1(BB2)
21449   // t3 = PHI t2(BB1), f2(BB2)
21450   //
21451   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
21452   // renaming is to note that on the path through BB1, t2 is really just a
21453   // copy of t1, and do that renaming, properly generating:
21454   //
21455   // t2 = PHI t1(BB1), f1(BB2)
21456   // t3 = PHI t1(BB1), f2(BB2)
21457   //
21458   // Case 2, we lower cascaded CMOVs such as
21459   //
21460   //   (CMOV (CMOV F, T, cc1), T, cc2)
21461   //
21462   // to two successives branches.  For that, we look for another CMOV as the
21463   // following instruction.
21464   //
21465   // Without this, we would add a PHI between the two jumps, which ends up
21466   // creating a few copies all around. For instance, for
21467   //
21468   //    (sitofp (zext (fcmp une)))
21469   //
21470   // we would generate:
21471   //
21472   //         ucomiss %xmm1, %xmm0
21473   //         movss  <1.0f>, %xmm0
21474   //         movaps  %xmm0, %xmm1
21475   //         jne     .LBB5_2
21476   //         xorps   %xmm1, %xmm1
21477   // .LBB5_2:
21478   //         jp      .LBB5_4
21479   //         movaps  %xmm1, %xmm0
21480   // .LBB5_4:
21481   //         retq
21482   //
21483   // because this custom-inserter would have generated:
21484   //
21485   //   A
21486   //   | \
21487   //   |  B
21488   //   | /
21489   //   C
21490   //   | \
21491   //   |  D
21492   //   | /
21493   //   E
21494   //
21495   // A: X = ...; Y = ...
21496   // B: empty
21497   // C: Z = PHI [X, A], [Y, B]
21498   // D: empty
21499   // E: PHI [X, C], [Z, D]
21500   //
21501   // If we lower both CMOVs in a single step, we can instead generate:
21502   //
21503   //   A
21504   //   | \
21505   //   |  C
21506   //   | /|
21507   //   |/ |
21508   //   |  |
21509   //   |  D
21510   //   | /
21511   //   E
21512   //
21513   // A: X = ...; Y = ...
21514   // D: empty
21515   // E: PHI [X, A], [X, C], [Y, D]
21516   //
21517   // Which, in our sitofp/fcmp example, gives us something like:
21518   //
21519   //         ucomiss %xmm1, %xmm0
21520   //         movss  <1.0f>, %xmm0
21521   //         jne     .LBB5_4
21522   //         jp      .LBB5_4
21523   //         xorps   %xmm0, %xmm0
21524   // .LBB5_4:
21525   //         retq
21526   //
21527   MachineInstr *CascadedCMOV = nullptr;
21528   MachineInstr *LastCMOV = MI;
21529   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21530   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21531   MachineBasicBlock::iterator NextMIIt =
21532       std::next(MachineBasicBlock::iterator(MI));
21533
21534   // Check for case 1, where there are multiple CMOVs with the same condition
21535   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21536   // number of jumps the most.
21537
21538   if (isCMOVPseudo(MI)) {
21539     // See if we have a string of CMOVS with the same condition.
21540     while (NextMIIt != BB->end() &&
21541            isCMOVPseudo(NextMIIt) &&
21542            (NextMIIt->getOperand(3).getImm() == CC ||
21543             NextMIIt->getOperand(3).getImm() == OppCC)) {
21544       LastCMOV = &*NextMIIt;
21545       ++NextMIIt;
21546     }
21547   }
21548
21549   // This checks for case 2, but only do this if we didn't already find
21550   // case 1, as indicated by LastCMOV == MI.
21551   if (LastCMOV == MI &&
21552       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21553       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21554       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21555     CascadedCMOV = &*NextMIIt;
21556   }
21557
21558   MachineBasicBlock *jcc1MBB = nullptr;
21559
21560   // If we have a cascaded CMOV, we lower it to two successive branches to
21561   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21562   if (CascadedCMOV) {
21563     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21564     F->insert(It, jcc1MBB);
21565     jcc1MBB->addLiveIn(X86::EFLAGS);
21566   }
21567
21568   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21569   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21570   F->insert(It, copy0MBB);
21571   F->insert(It, sinkMBB);
21572
21573   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21574   // live into the sink and copy blocks.
21575   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21576
21577   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21578   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21579       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21580     copy0MBB->addLiveIn(X86::EFLAGS);
21581     sinkMBB->addLiveIn(X86::EFLAGS);
21582   }
21583
21584   // Transfer the remainder of BB and its successor edges to sinkMBB.
21585   sinkMBB->splice(sinkMBB->begin(), BB,
21586                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21587   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21588
21589   // Add the true and fallthrough blocks as its successors.
21590   if (CascadedCMOV) {
21591     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21592     BB->addSuccessor(jcc1MBB);
21593
21594     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21595     // jump to the sinkMBB.
21596     jcc1MBB->addSuccessor(copy0MBB);
21597     jcc1MBB->addSuccessor(sinkMBB);
21598   } else {
21599     BB->addSuccessor(copy0MBB);
21600   }
21601
21602   // The true block target of the first (or only) branch is always sinkMBB.
21603   BB->addSuccessor(sinkMBB);
21604
21605   // Create the conditional branch instruction.
21606   unsigned Opc = X86::GetCondBranchFromCond(CC);
21607   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21608
21609   if (CascadedCMOV) {
21610     unsigned Opc2 = X86::GetCondBranchFromCond(
21611         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21612     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21613   }
21614
21615   //  copy0MBB:
21616   //   %FalseValue = ...
21617   //   # fallthrough to sinkMBB
21618   copy0MBB->addSuccessor(sinkMBB);
21619
21620   //  sinkMBB:
21621   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21622   //  ...
21623   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21624   MachineBasicBlock::iterator MIItEnd =
21625     std::next(MachineBasicBlock::iterator(LastCMOV));
21626   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21627   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21628   MachineInstrBuilder MIB;
21629
21630   // As we are creating the PHIs, we have to be careful if there is more than
21631   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21632   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21633   // That also means that PHI construction must work forward from earlier to
21634   // later, and that the code must maintain a mapping from earlier PHI's
21635   // destination registers, and the registers that went into the PHI.
21636
21637   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21638     unsigned DestReg = MIIt->getOperand(0).getReg();
21639     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21640     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21641
21642     // If this CMOV we are generating is the opposite condition from
21643     // the jump we generated, then we have to swap the operands for the
21644     // PHI that is going to be generated.
21645     if (MIIt->getOperand(3).getImm() == OppCC)
21646         std::swap(Op1Reg, Op2Reg);
21647
21648     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21649       Op1Reg = RegRewriteTable[Op1Reg].first;
21650
21651     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21652       Op2Reg = RegRewriteTable[Op2Reg].second;
21653
21654     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21655                   TII->get(X86::PHI), DestReg)
21656           .addReg(Op1Reg).addMBB(copy0MBB)
21657           .addReg(Op2Reg).addMBB(thisMBB);
21658
21659     // Add this PHI to the rewrite table.
21660     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21661   }
21662
21663   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21664   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21665   if (CascadedCMOV) {
21666     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21667     // Copy the PHI result to the register defined by the second CMOV.
21668     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21669             DL, TII->get(TargetOpcode::COPY),
21670             CascadedCMOV->getOperand(0).getReg())
21671         .addReg(MI->getOperand(0).getReg());
21672     CascadedCMOV->eraseFromParent();
21673   }
21674
21675   // Now remove the CMOV(s).
21676   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21677     (MIIt++)->eraseFromParent();
21678
21679   return sinkMBB;
21680 }
21681
21682 MachineBasicBlock *
21683 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21684                                        MachineBasicBlock *BB) const {
21685   // Combine the following atomic floating-point modification pattern:
21686   //   a.store(reg OP a.load(acquire), release)
21687   // Transform them into:
21688   //   OPss (%gpr), %xmm
21689   //   movss %xmm, (%gpr)
21690   // Or sd equivalent for 64-bit operations.
21691   unsigned MOp, FOp;
21692   switch (MI->getOpcode()) {
21693   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21694   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21695   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21696   }
21697   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21698   DebugLoc DL = MI->getDebugLoc();
21699   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21700   MachineOperand MSrc = MI->getOperand(0);
21701   unsigned VSrc = MI->getOperand(5).getReg();
21702   const MachineOperand &Disp = MI->getOperand(3);
21703   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21704   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21705   if (hasDisp && MSrc.isReg())
21706     MSrc.setIsKill(false);
21707   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21708                                 .addOperand(/*Base=*/MSrc)
21709                                 .addImm(/*Scale=*/1)
21710                                 .addReg(/*Index=*/0)
21711                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21712                                 .addReg(0);
21713   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21714                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21715                           .addReg(VSrc)
21716                           .addOperand(/*Base=*/MSrc)
21717                           .addImm(/*Scale=*/1)
21718                           .addReg(/*Index=*/0)
21719                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21720                           .addReg(/*Segment=*/0);
21721   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21722   MI->eraseFromParent(); // The pseudo instruction is gone now.
21723   return BB;
21724 }
21725
21726 MachineBasicBlock *
21727 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21728                                         MachineBasicBlock *BB) const {
21729   MachineFunction *MF = BB->getParent();
21730   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21731   DebugLoc DL = MI->getDebugLoc();
21732   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21733
21734   assert(MF->shouldSplitStack());
21735
21736   const bool Is64Bit = Subtarget->is64Bit();
21737   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21738
21739   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21740   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21741
21742   // BB:
21743   //  ... [Till the alloca]
21744   // If stacklet is not large enough, jump to mallocMBB
21745   //
21746   // bumpMBB:
21747   //  Allocate by subtracting from RSP
21748   //  Jump to continueMBB
21749   //
21750   // mallocMBB:
21751   //  Allocate by call to runtime
21752   //
21753   // continueMBB:
21754   //  ...
21755   //  [rest of original BB]
21756   //
21757
21758   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21759   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21760   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21761
21762   MachineRegisterInfo &MRI = MF->getRegInfo();
21763   const TargetRegisterClass *AddrRegClass =
21764       getRegClassFor(getPointerTy(MF->getDataLayout()));
21765
21766   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21767     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21768     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21769     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21770     sizeVReg = MI->getOperand(1).getReg(),
21771     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21772
21773   MachineFunction::iterator MBBIter = ++BB->getIterator();
21774
21775   MF->insert(MBBIter, bumpMBB);
21776   MF->insert(MBBIter, mallocMBB);
21777   MF->insert(MBBIter, continueMBB);
21778
21779   continueMBB->splice(continueMBB->begin(), BB,
21780                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21781   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21782
21783   // Add code to the main basic block to check if the stack limit has been hit,
21784   // and if so, jump to mallocMBB otherwise to bumpMBB.
21785   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21786   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21787     .addReg(tmpSPVReg).addReg(sizeVReg);
21788   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21789     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21790     .addReg(SPLimitVReg);
21791   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21792
21793   // bumpMBB simply decreases the stack pointer, since we know the current
21794   // stacklet has enough space.
21795   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21796     .addReg(SPLimitVReg);
21797   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21798     .addReg(SPLimitVReg);
21799   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21800
21801   // Calls into a routine in libgcc to allocate more space from the heap.
21802   const uint32_t *RegMask =
21803       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21804   if (IsLP64) {
21805     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21806       .addReg(sizeVReg);
21807     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21808       .addExternalSymbol("__morestack_allocate_stack_space")
21809       .addRegMask(RegMask)
21810       .addReg(X86::RDI, RegState::Implicit)
21811       .addReg(X86::RAX, RegState::ImplicitDefine);
21812   } else if (Is64Bit) {
21813     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21814       .addReg(sizeVReg);
21815     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21816       .addExternalSymbol("__morestack_allocate_stack_space")
21817       .addRegMask(RegMask)
21818       .addReg(X86::EDI, RegState::Implicit)
21819       .addReg(X86::EAX, RegState::ImplicitDefine);
21820   } else {
21821     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21822       .addImm(12);
21823     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21824     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21825       .addExternalSymbol("__morestack_allocate_stack_space")
21826       .addRegMask(RegMask)
21827       .addReg(X86::EAX, RegState::ImplicitDefine);
21828   }
21829
21830   if (!Is64Bit)
21831     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21832       .addImm(16);
21833
21834   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21835     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21836   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21837
21838   // Set up the CFG correctly.
21839   BB->addSuccessor(bumpMBB);
21840   BB->addSuccessor(mallocMBB);
21841   mallocMBB->addSuccessor(continueMBB);
21842   bumpMBB->addSuccessor(continueMBB);
21843
21844   // Take care of the PHI nodes.
21845   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21846           MI->getOperand(0).getReg())
21847     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21848     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21849
21850   // Delete the original pseudo instruction.
21851   MI->eraseFromParent();
21852
21853   // And we're done.
21854   return continueMBB;
21855 }
21856
21857 MachineBasicBlock *
21858 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21859                                         MachineBasicBlock *BB) const {
21860   assert(!Subtarget->isTargetMachO());
21861   DebugLoc DL = MI->getDebugLoc();
21862   MachineInstr *ResumeMI = Subtarget->getFrameLowering()->emitStackProbe(
21863       *BB->getParent(), *BB, MI, DL, false);
21864   MachineBasicBlock *ResumeBB = ResumeMI->getParent();
21865   MI->eraseFromParent(); // The pseudo instruction is gone now.
21866   return ResumeBB;
21867 }
21868
21869 MachineBasicBlock *
21870 X86TargetLowering::EmitLoweredCatchRet(MachineInstr *MI,
21871                                        MachineBasicBlock *BB) const {
21872   MachineFunction *MF = BB->getParent();
21873   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21874   MachineBasicBlock *TargetMBB = MI->getOperand(0).getMBB();
21875   DebugLoc DL = MI->getDebugLoc();
21876
21877   assert(!isAsynchronousEHPersonality(
21878              classifyEHPersonality(MF->getFunction()->getPersonalityFn())) &&
21879          "SEH does not use catchret!");
21880
21881   // Only 32-bit EH needs to worry about manually restoring stack pointers.
21882   if (!Subtarget->is32Bit())
21883     return BB;
21884
21885   // C++ EH creates a new target block to hold the restore code, and wires up
21886   // the new block to the return destination with a normal JMP_4.
21887   MachineBasicBlock *RestoreMBB =
21888       MF->CreateMachineBasicBlock(BB->getBasicBlock());
21889   assert(BB->succ_size() == 1);
21890   MF->insert(std::next(BB->getIterator()), RestoreMBB);
21891   RestoreMBB->transferSuccessorsAndUpdatePHIs(BB);
21892   BB->addSuccessor(RestoreMBB);
21893   MI->getOperand(0).setMBB(RestoreMBB);
21894
21895   auto RestoreMBBI = RestoreMBB->begin();
21896   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::EH_RESTORE));
21897   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
21898   return BB;
21899 }
21900
21901 MachineBasicBlock *
21902 X86TargetLowering::EmitLoweredCatchPad(MachineInstr *MI,
21903                                        MachineBasicBlock *BB) const {
21904   MachineFunction *MF = BB->getParent();
21905   const Constant *PerFn = MF->getFunction()->getPersonalityFn();
21906   bool IsSEH = isAsynchronousEHPersonality(classifyEHPersonality(PerFn));
21907   // Only 32-bit SEH requires special handling for catchpad.
21908   if (IsSEH && Subtarget->is32Bit()) {
21909     const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21910     DebugLoc DL = MI->getDebugLoc();
21911     BuildMI(*BB, MI, DL, TII.get(X86::EH_RESTORE));
21912   }
21913   MI->eraseFromParent();
21914   return BB;
21915 }
21916
21917 MachineBasicBlock *
21918 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21919                                       MachineBasicBlock *BB) const {
21920   // This is pretty easy.  We're taking the value that we received from
21921   // our load from the relocation, sticking it in either RDI (x86-64)
21922   // or EAX and doing an indirect call.  The return value will then
21923   // be in the normal return register.
21924   MachineFunction *F = BB->getParent();
21925   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21926   DebugLoc DL = MI->getDebugLoc();
21927
21928   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21929   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21930
21931   // Get a register mask for the lowered call.
21932   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21933   // proper register mask.
21934   const uint32_t *RegMask =
21935       Subtarget->is64Bit() ?
21936       Subtarget->getRegisterInfo()->getDarwinTLSCallPreservedMask() :
21937       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21938   if (Subtarget->is64Bit()) {
21939     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21940                                       TII->get(X86::MOV64rm), X86::RDI)
21941     .addReg(X86::RIP)
21942     .addImm(0).addReg(0)
21943     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21944                       MI->getOperand(3).getTargetFlags())
21945     .addReg(0);
21946     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21947     addDirectMem(MIB, X86::RDI);
21948     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21949   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21950     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21951                                       TII->get(X86::MOV32rm), X86::EAX)
21952     .addReg(0)
21953     .addImm(0).addReg(0)
21954     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21955                       MI->getOperand(3).getTargetFlags())
21956     .addReg(0);
21957     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21958     addDirectMem(MIB, X86::EAX);
21959     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21960   } else {
21961     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21962                                       TII->get(X86::MOV32rm), X86::EAX)
21963     .addReg(TII->getGlobalBaseReg(F))
21964     .addImm(0).addReg(0)
21965     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21966                       MI->getOperand(3).getTargetFlags())
21967     .addReg(0);
21968     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21969     addDirectMem(MIB, X86::EAX);
21970     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21971   }
21972
21973   MI->eraseFromParent(); // The pseudo instruction is gone now.
21974   return BB;
21975 }
21976
21977 MachineBasicBlock *
21978 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21979                                     MachineBasicBlock *MBB) const {
21980   DebugLoc DL = MI->getDebugLoc();
21981   MachineFunction *MF = MBB->getParent();
21982   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21983   MachineRegisterInfo &MRI = MF->getRegInfo();
21984
21985   const BasicBlock *BB = MBB->getBasicBlock();
21986   MachineFunction::iterator I = ++MBB->getIterator();
21987
21988   // Memory Reference
21989   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21990   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21991
21992   unsigned DstReg;
21993   unsigned MemOpndSlot = 0;
21994
21995   unsigned CurOp = 0;
21996
21997   DstReg = MI->getOperand(CurOp++).getReg();
21998   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21999   assert(RC->hasType(MVT::i32) && "Invalid destination!");
22000   unsigned mainDstReg = MRI.createVirtualRegister(RC);
22001   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
22002
22003   MemOpndSlot = CurOp;
22004
22005   MVT PVT = getPointerTy(MF->getDataLayout());
22006   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
22007          "Invalid Pointer Size!");
22008
22009   // For v = setjmp(buf), we generate
22010   //
22011   // thisMBB:
22012   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
22013   //  SjLjSetup restoreMBB
22014   //
22015   // mainMBB:
22016   //  v_main = 0
22017   //
22018   // sinkMBB:
22019   //  v = phi(main, restore)
22020   //
22021   // restoreMBB:
22022   //  if base pointer being used, load it from frame
22023   //  v_restore = 1
22024
22025   MachineBasicBlock *thisMBB = MBB;
22026   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
22027   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
22028   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
22029   MF->insert(I, mainMBB);
22030   MF->insert(I, sinkMBB);
22031   MF->push_back(restoreMBB);
22032   restoreMBB->setHasAddressTaken();
22033
22034   MachineInstrBuilder MIB;
22035
22036   // Transfer the remainder of BB and its successor edges to sinkMBB.
22037   sinkMBB->splice(sinkMBB->begin(), MBB,
22038                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
22039   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
22040
22041   // thisMBB:
22042   unsigned PtrStoreOpc = 0;
22043   unsigned LabelReg = 0;
22044   const int64_t LabelOffset = 1 * PVT.getStoreSize();
22045   Reloc::Model RM = MF->getTarget().getRelocationModel();
22046   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
22047                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
22048
22049   // Prepare IP either in reg or imm.
22050   if (!UseImmLabel) {
22051     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
22052     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
22053     LabelReg = MRI.createVirtualRegister(PtrRC);
22054     if (Subtarget->is64Bit()) {
22055       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
22056               .addReg(X86::RIP)
22057               .addImm(0)
22058               .addReg(0)
22059               .addMBB(restoreMBB)
22060               .addReg(0);
22061     } else {
22062       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
22063       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
22064               .addReg(XII->getGlobalBaseReg(MF))
22065               .addImm(0)
22066               .addReg(0)
22067               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
22068               .addReg(0);
22069     }
22070   } else
22071     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
22072   // Store IP
22073   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
22074   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22075     if (i == X86::AddrDisp)
22076       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
22077     else
22078       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
22079   }
22080   if (!UseImmLabel)
22081     MIB.addReg(LabelReg);
22082   else
22083     MIB.addMBB(restoreMBB);
22084   MIB.setMemRefs(MMOBegin, MMOEnd);
22085   // Setup
22086   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
22087           .addMBB(restoreMBB);
22088
22089   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
22090   MIB.addRegMask(RegInfo->getNoPreservedMask());
22091   thisMBB->addSuccessor(mainMBB);
22092   thisMBB->addSuccessor(restoreMBB);
22093
22094   // mainMBB:
22095   //  EAX = 0
22096   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
22097   mainMBB->addSuccessor(sinkMBB);
22098
22099   // sinkMBB:
22100   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
22101           TII->get(X86::PHI), DstReg)
22102     .addReg(mainDstReg).addMBB(mainMBB)
22103     .addReg(restoreDstReg).addMBB(restoreMBB);
22104
22105   // restoreMBB:
22106   if (RegInfo->hasBasePointer(*MF)) {
22107     const bool Uses64BitFramePtr =
22108         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
22109     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
22110     X86FI->setRestoreBasePointer(MF);
22111     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
22112     unsigned BasePtr = RegInfo->getBaseRegister();
22113     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
22114     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
22115                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
22116       .setMIFlag(MachineInstr::FrameSetup);
22117   }
22118   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
22119   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
22120   restoreMBB->addSuccessor(sinkMBB);
22121
22122   MI->eraseFromParent();
22123   return sinkMBB;
22124 }
22125
22126 MachineBasicBlock *
22127 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
22128                                      MachineBasicBlock *MBB) const {
22129   DebugLoc DL = MI->getDebugLoc();
22130   MachineFunction *MF = MBB->getParent();
22131   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22132   MachineRegisterInfo &MRI = MF->getRegInfo();
22133
22134   // Memory Reference
22135   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
22136   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
22137
22138   MVT PVT = getPointerTy(MF->getDataLayout());
22139   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
22140          "Invalid Pointer Size!");
22141
22142   const TargetRegisterClass *RC =
22143     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
22144   unsigned Tmp = MRI.createVirtualRegister(RC);
22145   // Since FP is only updated here but NOT referenced, it's treated as GPR.
22146   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
22147   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
22148   unsigned SP = RegInfo->getStackRegister();
22149
22150   MachineInstrBuilder MIB;
22151
22152   const int64_t LabelOffset = 1 * PVT.getStoreSize();
22153   const int64_t SPOffset = 2 * PVT.getStoreSize();
22154
22155   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
22156   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
22157
22158   // Reload FP
22159   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
22160   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
22161     MIB.addOperand(MI->getOperand(i));
22162   MIB.setMemRefs(MMOBegin, MMOEnd);
22163   // Reload IP
22164   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
22165   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22166     if (i == X86::AddrDisp)
22167       MIB.addDisp(MI->getOperand(i), LabelOffset);
22168     else
22169       MIB.addOperand(MI->getOperand(i));
22170   }
22171   MIB.setMemRefs(MMOBegin, MMOEnd);
22172   // Reload SP
22173   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
22174   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22175     if (i == X86::AddrDisp)
22176       MIB.addDisp(MI->getOperand(i), SPOffset);
22177     else
22178       MIB.addOperand(MI->getOperand(i));
22179   }
22180   MIB.setMemRefs(MMOBegin, MMOEnd);
22181   // Jump
22182   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
22183
22184   MI->eraseFromParent();
22185   return MBB;
22186 }
22187
22188 // Replace 213-type (isel default) FMA3 instructions with 231-type for
22189 // accumulator loops. Writing back to the accumulator allows the coalescer
22190 // to remove extra copies in the loop.
22191 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
22192 MachineBasicBlock *
22193 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
22194                                  MachineBasicBlock *MBB) const {
22195   MachineOperand &AddendOp = MI->getOperand(3);
22196
22197   // Bail out early if the addend isn't a register - we can't switch these.
22198   if (!AddendOp.isReg())
22199     return MBB;
22200
22201   MachineFunction &MF = *MBB->getParent();
22202   MachineRegisterInfo &MRI = MF.getRegInfo();
22203
22204   // Check whether the addend is defined by a PHI:
22205   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
22206   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
22207   if (!AddendDef.isPHI())
22208     return MBB;
22209
22210   // Look for the following pattern:
22211   // loop:
22212   //   %addend = phi [%entry, 0], [%loop, %result]
22213   //   ...
22214   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
22215
22216   // Replace with:
22217   //   loop:
22218   //   %addend = phi [%entry, 0], [%loop, %result]
22219   //   ...
22220   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
22221
22222   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
22223     assert(AddendDef.getOperand(i).isReg());
22224     MachineOperand PHISrcOp = AddendDef.getOperand(i);
22225     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
22226     if (&PHISrcInst == MI) {
22227       // Found a matching instruction.
22228       unsigned NewFMAOpc = 0;
22229       switch (MI->getOpcode()) {
22230         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
22231         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
22232         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
22233         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
22234         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
22235         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
22236         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
22237         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
22238         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
22239         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
22240         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
22241         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
22242         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
22243         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
22244         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
22245         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
22246         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
22247         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
22248         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
22249         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
22250
22251         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
22252         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
22253         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
22254         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
22255         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
22256         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
22257         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
22258         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
22259         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
22260         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
22261         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
22262         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
22263         default: llvm_unreachable("Unrecognized FMA variant.");
22264       }
22265
22266       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
22267       MachineInstrBuilder MIB =
22268         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
22269         .addOperand(MI->getOperand(0))
22270         .addOperand(MI->getOperand(3))
22271         .addOperand(MI->getOperand(2))
22272         .addOperand(MI->getOperand(1));
22273       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
22274       MI->eraseFromParent();
22275     }
22276   }
22277
22278   return MBB;
22279 }
22280
22281 MachineBasicBlock *
22282 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
22283                                                MachineBasicBlock *BB) const {
22284   switch (MI->getOpcode()) {
22285   default: llvm_unreachable("Unexpected instr type to insert");
22286   case X86::TAILJMPd64:
22287   case X86::TAILJMPr64:
22288   case X86::TAILJMPm64:
22289   case X86::TAILJMPd64_REX:
22290   case X86::TAILJMPr64_REX:
22291   case X86::TAILJMPm64_REX:
22292     llvm_unreachable("TAILJMP64 would not be touched here.");
22293   case X86::TCRETURNdi64:
22294   case X86::TCRETURNri64:
22295   case X86::TCRETURNmi64:
22296     return BB;
22297   case X86::WIN_ALLOCA:
22298     return EmitLoweredWinAlloca(MI, BB);
22299   case X86::CATCHRET:
22300     return EmitLoweredCatchRet(MI, BB);
22301   case X86::CATCHPAD:
22302     return EmitLoweredCatchPad(MI, BB);
22303   case X86::SEG_ALLOCA_32:
22304   case X86::SEG_ALLOCA_64:
22305     return EmitLoweredSegAlloca(MI, BB);
22306   case X86::TLSCall_32:
22307   case X86::TLSCall_64:
22308     return EmitLoweredTLSCall(MI, BB);
22309   case X86::CMOV_FR32:
22310   case X86::CMOV_FR64:
22311   case X86::CMOV_FR128:
22312   case X86::CMOV_GR8:
22313   case X86::CMOV_GR16:
22314   case X86::CMOV_GR32:
22315   case X86::CMOV_RFP32:
22316   case X86::CMOV_RFP64:
22317   case X86::CMOV_RFP80:
22318   case X86::CMOV_V2F64:
22319   case X86::CMOV_V2I64:
22320   case X86::CMOV_V4F32:
22321   case X86::CMOV_V4F64:
22322   case X86::CMOV_V4I64:
22323   case X86::CMOV_V16F32:
22324   case X86::CMOV_V8F32:
22325   case X86::CMOV_V8F64:
22326   case X86::CMOV_V8I64:
22327   case X86::CMOV_V8I1:
22328   case X86::CMOV_V16I1:
22329   case X86::CMOV_V32I1:
22330   case X86::CMOV_V64I1:
22331     return EmitLoweredSelect(MI, BB);
22332
22333   case X86::RELEASE_FADD32mr:
22334   case X86::RELEASE_FADD64mr:
22335     return EmitLoweredAtomicFP(MI, BB);
22336
22337   case X86::FP32_TO_INT16_IN_MEM:
22338   case X86::FP32_TO_INT32_IN_MEM:
22339   case X86::FP32_TO_INT64_IN_MEM:
22340   case X86::FP64_TO_INT16_IN_MEM:
22341   case X86::FP64_TO_INT32_IN_MEM:
22342   case X86::FP64_TO_INT64_IN_MEM:
22343   case X86::FP80_TO_INT16_IN_MEM:
22344   case X86::FP80_TO_INT32_IN_MEM:
22345   case X86::FP80_TO_INT64_IN_MEM: {
22346     MachineFunction *F = BB->getParent();
22347     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22348     DebugLoc DL = MI->getDebugLoc();
22349
22350     // Change the floating point control register to use "round towards zero"
22351     // mode when truncating to an integer value.
22352     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
22353     addFrameReference(BuildMI(*BB, MI, DL,
22354                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
22355
22356     // Load the old value of the high byte of the control word...
22357     unsigned OldCW =
22358       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
22359     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
22360                       CWFrameIdx);
22361
22362     // Set the high part to be round to zero...
22363     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
22364       .addImm(0xC7F);
22365
22366     // Reload the modified control word now...
22367     addFrameReference(BuildMI(*BB, MI, DL,
22368                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22369
22370     // Restore the memory image of control word to original value
22371     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
22372       .addReg(OldCW);
22373
22374     // Get the X86 opcode to use.
22375     unsigned Opc;
22376     switch (MI->getOpcode()) {
22377     default: llvm_unreachable("illegal opcode!");
22378     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
22379     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
22380     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
22381     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
22382     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
22383     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
22384     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
22385     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
22386     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
22387     }
22388
22389     X86AddressMode AM;
22390     MachineOperand &Op = MI->getOperand(0);
22391     if (Op.isReg()) {
22392       AM.BaseType = X86AddressMode::RegBase;
22393       AM.Base.Reg = Op.getReg();
22394     } else {
22395       AM.BaseType = X86AddressMode::FrameIndexBase;
22396       AM.Base.FrameIndex = Op.getIndex();
22397     }
22398     Op = MI->getOperand(1);
22399     if (Op.isImm())
22400       AM.Scale = Op.getImm();
22401     Op = MI->getOperand(2);
22402     if (Op.isImm())
22403       AM.IndexReg = Op.getImm();
22404     Op = MI->getOperand(3);
22405     if (Op.isGlobal()) {
22406       AM.GV = Op.getGlobal();
22407     } else {
22408       AM.Disp = Op.getImm();
22409     }
22410     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
22411                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
22412
22413     // Reload the original control word now.
22414     addFrameReference(BuildMI(*BB, MI, DL,
22415                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22416
22417     MI->eraseFromParent();   // The pseudo instruction is gone now.
22418     return BB;
22419   }
22420     // String/text processing lowering.
22421   case X86::PCMPISTRM128REG:
22422   case X86::VPCMPISTRM128REG:
22423   case X86::PCMPISTRM128MEM:
22424   case X86::VPCMPISTRM128MEM:
22425   case X86::PCMPESTRM128REG:
22426   case X86::VPCMPESTRM128REG:
22427   case X86::PCMPESTRM128MEM:
22428   case X86::VPCMPESTRM128MEM:
22429     assert(Subtarget->hasSSE42() &&
22430            "Target must have SSE4.2 or AVX features enabled");
22431     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
22432
22433   // String/text processing lowering.
22434   case X86::PCMPISTRIREG:
22435   case X86::VPCMPISTRIREG:
22436   case X86::PCMPISTRIMEM:
22437   case X86::VPCMPISTRIMEM:
22438   case X86::PCMPESTRIREG:
22439   case X86::VPCMPESTRIREG:
22440   case X86::PCMPESTRIMEM:
22441   case X86::VPCMPESTRIMEM:
22442     assert(Subtarget->hasSSE42() &&
22443            "Target must have SSE4.2 or AVX features enabled");
22444     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
22445
22446   // Thread synchronization.
22447   case X86::MONITOR:
22448     return EmitMonitor(MI, BB, Subtarget);
22449
22450   // xbegin
22451   case X86::XBEGIN:
22452     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
22453
22454   case X86::VASTART_SAVE_XMM_REGS:
22455     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
22456
22457   case X86::VAARG_64:
22458     return EmitVAARG64WithCustomInserter(MI, BB);
22459
22460   case X86::EH_SjLj_SetJmp32:
22461   case X86::EH_SjLj_SetJmp64:
22462     return emitEHSjLjSetJmp(MI, BB);
22463
22464   case X86::EH_SjLj_LongJmp32:
22465   case X86::EH_SjLj_LongJmp64:
22466     return emitEHSjLjLongJmp(MI, BB);
22467
22468   case TargetOpcode::STATEPOINT:
22469     // As an implementation detail, STATEPOINT shares the STACKMAP format at
22470     // this point in the process.  We diverge later.
22471     return emitPatchPoint(MI, BB);
22472
22473   case TargetOpcode::STACKMAP:
22474   case TargetOpcode::PATCHPOINT:
22475     return emitPatchPoint(MI, BB);
22476
22477   case X86::VFMADDPDr213r:
22478   case X86::VFMADDPSr213r:
22479   case X86::VFMADDSDr213r:
22480   case X86::VFMADDSSr213r:
22481   case X86::VFMSUBPDr213r:
22482   case X86::VFMSUBPSr213r:
22483   case X86::VFMSUBSDr213r:
22484   case X86::VFMSUBSSr213r:
22485   case X86::VFNMADDPDr213r:
22486   case X86::VFNMADDPSr213r:
22487   case X86::VFNMADDSDr213r:
22488   case X86::VFNMADDSSr213r:
22489   case X86::VFNMSUBPDr213r:
22490   case X86::VFNMSUBPSr213r:
22491   case X86::VFNMSUBSDr213r:
22492   case X86::VFNMSUBSSr213r:
22493   case X86::VFMADDSUBPDr213r:
22494   case X86::VFMADDSUBPSr213r:
22495   case X86::VFMSUBADDPDr213r:
22496   case X86::VFMSUBADDPSr213r:
22497   case X86::VFMADDPDr213rY:
22498   case X86::VFMADDPSr213rY:
22499   case X86::VFMSUBPDr213rY:
22500   case X86::VFMSUBPSr213rY:
22501   case X86::VFNMADDPDr213rY:
22502   case X86::VFNMADDPSr213rY:
22503   case X86::VFNMSUBPDr213rY:
22504   case X86::VFNMSUBPSr213rY:
22505   case X86::VFMADDSUBPDr213rY:
22506   case X86::VFMADDSUBPSr213rY:
22507   case X86::VFMSUBADDPDr213rY:
22508   case X86::VFMSUBADDPSr213rY:
22509     return emitFMA3Instr(MI, BB);
22510   }
22511 }
22512
22513 //===----------------------------------------------------------------------===//
22514 //                           X86 Optimization Hooks
22515 //===----------------------------------------------------------------------===//
22516
22517 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22518                                                       APInt &KnownZero,
22519                                                       APInt &KnownOne,
22520                                                       const SelectionDAG &DAG,
22521                                                       unsigned Depth) const {
22522   unsigned BitWidth = KnownZero.getBitWidth();
22523   unsigned Opc = Op.getOpcode();
22524   assert((Opc >= ISD::BUILTIN_OP_END ||
22525           Opc == ISD::INTRINSIC_WO_CHAIN ||
22526           Opc == ISD::INTRINSIC_W_CHAIN ||
22527           Opc == ISD::INTRINSIC_VOID) &&
22528          "Should use MaskedValueIsZero if you don't know whether Op"
22529          " is a target node!");
22530
22531   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22532   switch (Opc) {
22533   default: break;
22534   case X86ISD::ADD:
22535   case X86ISD::SUB:
22536   case X86ISD::ADC:
22537   case X86ISD::SBB:
22538   case X86ISD::SMUL:
22539   case X86ISD::UMUL:
22540   case X86ISD::INC:
22541   case X86ISD::DEC:
22542   case X86ISD::OR:
22543   case X86ISD::XOR:
22544   case X86ISD::AND:
22545     // These nodes' second result is a boolean.
22546     if (Op.getResNo() == 0)
22547       break;
22548     // Fallthrough
22549   case X86ISD::SETCC:
22550     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22551     break;
22552   case ISD::INTRINSIC_WO_CHAIN: {
22553     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22554     unsigned NumLoBits = 0;
22555     switch (IntId) {
22556     default: break;
22557     case Intrinsic::x86_sse_movmsk_ps:
22558     case Intrinsic::x86_avx_movmsk_ps_256:
22559     case Intrinsic::x86_sse2_movmsk_pd:
22560     case Intrinsic::x86_avx_movmsk_pd_256:
22561     case Intrinsic::x86_mmx_pmovmskb:
22562     case Intrinsic::x86_sse2_pmovmskb_128:
22563     case Intrinsic::x86_avx2_pmovmskb: {
22564       // High bits of movmskp{s|d}, pmovmskb are known zero.
22565       switch (IntId) {
22566         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22567         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22568         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22569         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22570         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22571         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22572         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22573         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22574       }
22575       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22576       break;
22577     }
22578     }
22579     break;
22580   }
22581   }
22582 }
22583
22584 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22585   SDValue Op,
22586   const SelectionDAG &,
22587   unsigned Depth) const {
22588   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22589   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22590     return Op.getValueType().getScalarSizeInBits();
22591
22592   // Fallback case.
22593   return 1;
22594 }
22595
22596 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22597 /// node is a GlobalAddress + offset.
22598 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22599                                        const GlobalValue* &GA,
22600                                        int64_t &Offset) const {
22601   if (N->getOpcode() == X86ISD::Wrapper) {
22602     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22603       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22604       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22605       return true;
22606     }
22607   }
22608   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22609 }
22610
22611 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22612 /// same as extracting the high 128-bit part of 256-bit vector and then
22613 /// inserting the result into the low part of a new 256-bit vector
22614 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22615   EVT VT = SVOp->getValueType(0);
22616   unsigned NumElems = VT.getVectorNumElements();
22617
22618   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22619   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22620     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22621         SVOp->getMaskElt(j) >= 0)
22622       return false;
22623
22624   return true;
22625 }
22626
22627 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22628 /// same as extracting the low 128-bit part of 256-bit vector and then
22629 /// inserting the result into the high part of a new 256-bit vector
22630 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22631   EVT VT = SVOp->getValueType(0);
22632   unsigned NumElems = VT.getVectorNumElements();
22633
22634   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22635   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22636     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22637         SVOp->getMaskElt(j) >= 0)
22638       return false;
22639
22640   return true;
22641 }
22642
22643 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22644 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22645                                         TargetLowering::DAGCombinerInfo &DCI,
22646                                         const X86Subtarget* Subtarget) {
22647   SDLoc dl(N);
22648   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22649   SDValue V1 = SVOp->getOperand(0);
22650   SDValue V2 = SVOp->getOperand(1);
22651   MVT VT = SVOp->getSimpleValueType(0);
22652   unsigned NumElems = VT.getVectorNumElements();
22653
22654   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22655       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22656     //
22657     //                   0,0,0,...
22658     //                      |
22659     //    V      UNDEF    BUILD_VECTOR    UNDEF
22660     //     \      /           \           /
22661     //  CONCAT_VECTOR         CONCAT_VECTOR
22662     //         \                  /
22663     //          \                /
22664     //          RESULT: V + zero extended
22665     //
22666     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22667         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22668         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22669       return SDValue();
22670
22671     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22672       return SDValue();
22673
22674     // To match the shuffle mask, the first half of the mask should
22675     // be exactly the first vector, and all the rest a splat with the
22676     // first element of the second one.
22677     for (unsigned i = 0; i != NumElems/2; ++i)
22678       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22679           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22680         return SDValue();
22681
22682     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22683     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22684       if (Ld->hasNUsesOfValue(1, 0)) {
22685         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22686         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22687         SDValue ResNode =
22688           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22689                                   Ld->getMemoryVT(),
22690                                   Ld->getPointerInfo(),
22691                                   Ld->getAlignment(),
22692                                   false/*isVolatile*/, true/*ReadMem*/,
22693                                   false/*WriteMem*/);
22694
22695         // Make sure the newly-created LOAD is in the same position as Ld in
22696         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22697         // and update uses of Ld's output chain to use the TokenFactor.
22698         if (Ld->hasAnyUseOfValue(1)) {
22699           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22700                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22701           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22702           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22703                                  SDValue(ResNode.getNode(), 1));
22704         }
22705
22706         return DAG.getBitcast(VT, ResNode);
22707       }
22708     }
22709
22710     // Emit a zeroed vector and insert the desired subvector on its
22711     // first half.
22712     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22713     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22714     return DCI.CombineTo(N, InsV);
22715   }
22716
22717   //===--------------------------------------------------------------------===//
22718   // Combine some shuffles into subvector extracts and inserts:
22719   //
22720
22721   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22722   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22723     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22724     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22725     return DCI.CombineTo(N, InsV);
22726   }
22727
22728   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22729   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22730     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22731     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22732     return DCI.CombineTo(N, InsV);
22733   }
22734
22735   return SDValue();
22736 }
22737
22738 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22739 /// possible.
22740 ///
22741 /// This is the leaf of the recursive combinine below. When we have found some
22742 /// chain of single-use x86 shuffle instructions and accumulated the combined
22743 /// shuffle mask represented by them, this will try to pattern match that mask
22744 /// into either a single instruction if there is a special purpose instruction
22745 /// for this operation, or into a PSHUFB instruction which is a fully general
22746 /// instruction but should only be used to replace chains over a certain depth.
22747 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22748                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22749                                    TargetLowering::DAGCombinerInfo &DCI,
22750                                    const X86Subtarget *Subtarget) {
22751   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22752
22753   // Find the operand that enters the chain. Note that multiple uses are OK
22754   // here, we're not going to remove the operand we find.
22755   SDValue Input = Op.getOperand(0);
22756   while (Input.getOpcode() == ISD::BITCAST)
22757     Input = Input.getOperand(0);
22758
22759   MVT VT = Input.getSimpleValueType();
22760   MVT RootVT = Root.getSimpleValueType();
22761   SDLoc DL(Root);
22762
22763   if (Mask.size() == 1) {
22764     int Index = Mask[0];
22765     assert((Index >= 0 || Index == SM_SentinelUndef ||
22766             Index == SM_SentinelZero) &&
22767            "Invalid shuffle index found!");
22768
22769     // We may end up with an accumulated mask of size 1 as a result of
22770     // widening of shuffle operands (see function canWidenShuffleElements).
22771     // If the only shuffle index is equal to SM_SentinelZero then propagate
22772     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22773     // mask, and therefore the entire chain of shuffles can be folded away.
22774     if (Index == SM_SentinelZero)
22775       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22776     else
22777       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22778                     /*AddTo*/ true);
22779     return true;
22780   }
22781
22782   // Use the float domain if the operand type is a floating point type.
22783   bool FloatDomain = VT.isFloatingPoint();
22784
22785   // For floating point shuffles, we don't have free copies in the shuffle
22786   // instructions or the ability to load as part of the instruction, so
22787   // canonicalize their shuffles to UNPCK or MOV variants.
22788   //
22789   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22790   // vectors because it can have a load folded into it that UNPCK cannot. This
22791   // doesn't preclude something switching to the shorter encoding post-RA.
22792   //
22793   // FIXME: Should teach these routines about AVX vector widths.
22794   if (FloatDomain && VT.is128BitVector()) {
22795     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22796       bool Lo = Mask.equals({0, 0});
22797       unsigned Shuffle;
22798       MVT ShuffleVT;
22799       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22800       // is no slower than UNPCKLPD but has the option to fold the input operand
22801       // into even an unaligned memory load.
22802       if (Lo && Subtarget->hasSSE3()) {
22803         Shuffle = X86ISD::MOVDDUP;
22804         ShuffleVT = MVT::v2f64;
22805       } else {
22806         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22807         // than the UNPCK variants.
22808         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22809         ShuffleVT = MVT::v4f32;
22810       }
22811       if (Depth == 1 && Root->getOpcode() == Shuffle)
22812         return false; // Nothing to do!
22813       Op = DAG.getBitcast(ShuffleVT, Input);
22814       DCI.AddToWorklist(Op.getNode());
22815       if (Shuffle == X86ISD::MOVDDUP)
22816         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22817       else
22818         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22819       DCI.AddToWorklist(Op.getNode());
22820       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22821                     /*AddTo*/ true);
22822       return true;
22823     }
22824     if (Subtarget->hasSSE3() &&
22825         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22826       bool Lo = Mask.equals({0, 0, 2, 2});
22827       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22828       MVT ShuffleVT = MVT::v4f32;
22829       if (Depth == 1 && Root->getOpcode() == Shuffle)
22830         return false; // Nothing to do!
22831       Op = DAG.getBitcast(ShuffleVT, Input);
22832       DCI.AddToWorklist(Op.getNode());
22833       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22834       DCI.AddToWorklist(Op.getNode());
22835       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22836                     /*AddTo*/ true);
22837       return true;
22838     }
22839     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22840       bool Lo = Mask.equals({0, 0, 1, 1});
22841       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22842       MVT ShuffleVT = MVT::v4f32;
22843       if (Depth == 1 && Root->getOpcode() == Shuffle)
22844         return false; // Nothing to do!
22845       Op = DAG.getBitcast(ShuffleVT, Input);
22846       DCI.AddToWorklist(Op.getNode());
22847       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22848       DCI.AddToWorklist(Op.getNode());
22849       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22850                     /*AddTo*/ true);
22851       return true;
22852     }
22853   }
22854
22855   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22856   // variants as none of these have single-instruction variants that are
22857   // superior to the UNPCK formulation.
22858   if (!FloatDomain && VT.is128BitVector() &&
22859       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22860        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22861        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22862        Mask.equals(
22863            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22864     bool Lo = Mask[0] == 0;
22865     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22866     if (Depth == 1 && Root->getOpcode() == Shuffle)
22867       return false; // Nothing to do!
22868     MVT ShuffleVT;
22869     switch (Mask.size()) {
22870     case 8:
22871       ShuffleVT = MVT::v8i16;
22872       break;
22873     case 16:
22874       ShuffleVT = MVT::v16i8;
22875       break;
22876     default:
22877       llvm_unreachable("Impossible mask size!");
22878     };
22879     Op = DAG.getBitcast(ShuffleVT, Input);
22880     DCI.AddToWorklist(Op.getNode());
22881     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22882     DCI.AddToWorklist(Op.getNode());
22883     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22884                   /*AddTo*/ true);
22885     return true;
22886   }
22887
22888   // Don't try to re-form single instruction chains under any circumstances now
22889   // that we've done encoding canonicalization for them.
22890   if (Depth < 2)
22891     return false;
22892
22893   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22894   // can replace them with a single PSHUFB instruction profitably. Intel's
22895   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22896   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22897   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22898     SmallVector<SDValue, 16> PSHUFBMask;
22899     int NumBytes = VT.getSizeInBits() / 8;
22900     int Ratio = NumBytes / Mask.size();
22901     for (int i = 0; i < NumBytes; ++i) {
22902       if (Mask[i / Ratio] == SM_SentinelUndef) {
22903         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22904         continue;
22905       }
22906       int M = Mask[i / Ratio] != SM_SentinelZero
22907                   ? Ratio * Mask[i / Ratio] + i % Ratio
22908                   : 255;
22909       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22910     }
22911     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22912     Op = DAG.getBitcast(ByteVT, Input);
22913     DCI.AddToWorklist(Op.getNode());
22914     SDValue PSHUFBMaskOp =
22915         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22916     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22917     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22918     DCI.AddToWorklist(Op.getNode());
22919     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22920                   /*AddTo*/ true);
22921     return true;
22922   }
22923
22924   // Failed to find any combines.
22925   return false;
22926 }
22927
22928 /// \brief Fully generic combining of x86 shuffle instructions.
22929 ///
22930 /// This should be the last combine run over the x86 shuffle instructions. Once
22931 /// they have been fully optimized, this will recursively consider all chains
22932 /// of single-use shuffle instructions, build a generic model of the cumulative
22933 /// shuffle operation, and check for simpler instructions which implement this
22934 /// operation. We use this primarily for two purposes:
22935 ///
22936 /// 1) Collapse generic shuffles to specialized single instructions when
22937 ///    equivalent. In most cases, this is just an encoding size win, but
22938 ///    sometimes we will collapse multiple generic shuffles into a single
22939 ///    special-purpose shuffle.
22940 /// 2) Look for sequences of shuffle instructions with 3 or more total
22941 ///    instructions, and replace them with the slightly more expensive SSSE3
22942 ///    PSHUFB instruction if available. We do this as the last combining step
22943 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22944 ///    a suitable short sequence of other instructions. The PHUFB will either
22945 ///    use a register or have to read from memory and so is slightly (but only
22946 ///    slightly) more expensive than the other shuffle instructions.
22947 ///
22948 /// Because this is inherently a quadratic operation (for each shuffle in
22949 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22950 /// This should never be an issue in practice as the shuffle lowering doesn't
22951 /// produce sequences of more than 8 instructions.
22952 ///
22953 /// FIXME: We will currently miss some cases where the redundant shuffling
22954 /// would simplify under the threshold for PSHUFB formation because of
22955 /// combine-ordering. To fix this, we should do the redundant instruction
22956 /// combining in this recursive walk.
22957 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22958                                           ArrayRef<int> RootMask,
22959                                           int Depth, bool HasPSHUFB,
22960                                           SelectionDAG &DAG,
22961                                           TargetLowering::DAGCombinerInfo &DCI,
22962                                           const X86Subtarget *Subtarget) {
22963   // Bound the depth of our recursive combine because this is ultimately
22964   // quadratic in nature.
22965   if (Depth > 8)
22966     return false;
22967
22968   // Directly rip through bitcasts to find the underlying operand.
22969   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22970     Op = Op.getOperand(0);
22971
22972   MVT VT = Op.getSimpleValueType();
22973   if (!VT.isVector())
22974     return false; // Bail if we hit a non-vector.
22975
22976   assert(Root.getSimpleValueType().isVector() &&
22977          "Shuffles operate on vector types!");
22978   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22979          "Can only combine shuffles of the same vector register size.");
22980
22981   if (!isTargetShuffle(Op.getOpcode()))
22982     return false;
22983   SmallVector<int, 16> OpMask;
22984   bool IsUnary;
22985   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22986   // We only can combine unary shuffles which we can decode the mask for.
22987   if (!HaveMask || !IsUnary)
22988     return false;
22989
22990   assert(VT.getVectorNumElements() == OpMask.size() &&
22991          "Different mask size from vector size!");
22992   assert(((RootMask.size() > OpMask.size() &&
22993            RootMask.size() % OpMask.size() == 0) ||
22994           (OpMask.size() > RootMask.size() &&
22995            OpMask.size() % RootMask.size() == 0) ||
22996           OpMask.size() == RootMask.size()) &&
22997          "The smaller number of elements must divide the larger.");
22998   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22999   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
23000   assert(((RootRatio == 1 && OpRatio == 1) ||
23001           (RootRatio == 1) != (OpRatio == 1)) &&
23002          "Must not have a ratio for both incoming and op masks!");
23003
23004   SmallVector<int, 16> Mask;
23005   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
23006
23007   // Merge this shuffle operation's mask into our accumulated mask. Note that
23008   // this shuffle's mask will be the first applied to the input, followed by the
23009   // root mask to get us all the way to the root value arrangement. The reason
23010   // for this order is that we are recursing up the operation chain.
23011   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
23012     int RootIdx = i / RootRatio;
23013     if (RootMask[RootIdx] < 0) {
23014       // This is a zero or undef lane, we're done.
23015       Mask.push_back(RootMask[RootIdx]);
23016       continue;
23017     }
23018
23019     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
23020     int OpIdx = RootMaskedIdx / OpRatio;
23021     if (OpMask[OpIdx] < 0) {
23022       // The incoming lanes are zero or undef, it doesn't matter which ones we
23023       // are using.
23024       Mask.push_back(OpMask[OpIdx]);
23025       continue;
23026     }
23027
23028     // Ok, we have non-zero lanes, map them through.
23029     Mask.push_back(OpMask[OpIdx] * OpRatio +
23030                    RootMaskedIdx % OpRatio);
23031   }
23032
23033   // See if we can recurse into the operand to combine more things.
23034   switch (Op.getOpcode()) {
23035   case X86ISD::PSHUFB:
23036     HasPSHUFB = true;
23037   case X86ISD::PSHUFD:
23038   case X86ISD::PSHUFHW:
23039   case X86ISD::PSHUFLW:
23040     if (Op.getOperand(0).hasOneUse() &&
23041         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
23042                                       HasPSHUFB, DAG, DCI, Subtarget))
23043       return true;
23044     break;
23045
23046   case X86ISD::UNPCKL:
23047   case X86ISD::UNPCKH:
23048     assert(Op.getOperand(0) == Op.getOperand(1) &&
23049            "We only combine unary shuffles!");
23050     // We can't check for single use, we have to check that this shuffle is the
23051     // only user.
23052     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
23053         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
23054                                       HasPSHUFB, DAG, DCI, Subtarget))
23055       return true;
23056     break;
23057   }
23058
23059   // Minor canonicalization of the accumulated shuffle mask to make it easier
23060   // to match below. All this does is detect masks with squential pairs of
23061   // elements, and shrink them to the half-width mask. It does this in a loop
23062   // so it will reduce the size of the mask to the minimal width mask which
23063   // performs an equivalent shuffle.
23064   SmallVector<int, 16> WidenedMask;
23065   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
23066     Mask = std::move(WidenedMask);
23067     WidenedMask.clear();
23068   }
23069
23070   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
23071                                 Subtarget);
23072 }
23073
23074 /// \brief Get the PSHUF-style mask from PSHUF node.
23075 ///
23076 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
23077 /// PSHUF-style masks that can be reused with such instructions.
23078 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
23079   MVT VT = N.getSimpleValueType();
23080   SmallVector<int, 4> Mask;
23081   bool IsUnary;
23082   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
23083   (void)HaveMask;
23084   assert(HaveMask);
23085
23086   // If we have more than 128-bits, only the low 128-bits of shuffle mask
23087   // matter. Check that the upper masks are repeats and remove them.
23088   if (VT.getSizeInBits() > 128) {
23089     int LaneElts = 128 / VT.getScalarSizeInBits();
23090 #ifndef NDEBUG
23091     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
23092       for (int j = 0; j < LaneElts; ++j)
23093         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
23094                "Mask doesn't repeat in high 128-bit lanes!");
23095 #endif
23096     Mask.resize(LaneElts);
23097   }
23098
23099   switch (N.getOpcode()) {
23100   case X86ISD::PSHUFD:
23101     return Mask;
23102   case X86ISD::PSHUFLW:
23103     Mask.resize(4);
23104     return Mask;
23105   case X86ISD::PSHUFHW:
23106     Mask.erase(Mask.begin(), Mask.begin() + 4);
23107     for (int &M : Mask)
23108       M -= 4;
23109     return Mask;
23110   default:
23111     llvm_unreachable("No valid shuffle instruction found!");
23112   }
23113 }
23114
23115 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
23116 ///
23117 /// We walk up the chain and look for a combinable shuffle, skipping over
23118 /// shuffles that we could hoist this shuffle's transformation past without
23119 /// altering anything.
23120 static SDValue
23121 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
23122                              SelectionDAG &DAG,
23123                              TargetLowering::DAGCombinerInfo &DCI) {
23124   assert(N.getOpcode() == X86ISD::PSHUFD &&
23125          "Called with something other than an x86 128-bit half shuffle!");
23126   SDLoc DL(N);
23127
23128   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
23129   // of the shuffles in the chain so that we can form a fresh chain to replace
23130   // this one.
23131   SmallVector<SDValue, 8> Chain;
23132   SDValue V = N.getOperand(0);
23133   for (; V.hasOneUse(); V = V.getOperand(0)) {
23134     switch (V.getOpcode()) {
23135     default:
23136       return SDValue(); // Nothing combined!
23137
23138     case ISD::BITCAST:
23139       // Skip bitcasts as we always know the type for the target specific
23140       // instructions.
23141       continue;
23142
23143     case X86ISD::PSHUFD:
23144       // Found another dword shuffle.
23145       break;
23146
23147     case X86ISD::PSHUFLW:
23148       // Check that the low words (being shuffled) are the identity in the
23149       // dword shuffle, and the high words are self-contained.
23150       if (Mask[0] != 0 || Mask[1] != 1 ||
23151           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
23152         return SDValue();
23153
23154       Chain.push_back(V);
23155       continue;
23156
23157     case X86ISD::PSHUFHW:
23158       // Check that the high words (being shuffled) are the identity in the
23159       // dword shuffle, and the low words are self-contained.
23160       if (Mask[2] != 2 || Mask[3] != 3 ||
23161           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
23162         return SDValue();
23163
23164       Chain.push_back(V);
23165       continue;
23166
23167     case X86ISD::UNPCKL:
23168     case X86ISD::UNPCKH:
23169       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
23170       // shuffle into a preceding word shuffle.
23171       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
23172           V.getSimpleValueType().getVectorElementType() != MVT::i16)
23173         return SDValue();
23174
23175       // Search for a half-shuffle which we can combine with.
23176       unsigned CombineOp =
23177           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
23178       if (V.getOperand(0) != V.getOperand(1) ||
23179           !V->isOnlyUserOf(V.getOperand(0).getNode()))
23180         return SDValue();
23181       Chain.push_back(V);
23182       V = V.getOperand(0);
23183       do {
23184         switch (V.getOpcode()) {
23185         default:
23186           return SDValue(); // Nothing to combine.
23187
23188         case X86ISD::PSHUFLW:
23189         case X86ISD::PSHUFHW:
23190           if (V.getOpcode() == CombineOp)
23191             break;
23192
23193           Chain.push_back(V);
23194
23195           // Fallthrough!
23196         case ISD::BITCAST:
23197           V = V.getOperand(0);
23198           continue;
23199         }
23200         break;
23201       } while (V.hasOneUse());
23202       break;
23203     }
23204     // Break out of the loop if we break out of the switch.
23205     break;
23206   }
23207
23208   if (!V.hasOneUse())
23209     // We fell out of the loop without finding a viable combining instruction.
23210     return SDValue();
23211
23212   // Merge this node's mask and our incoming mask.
23213   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23214   for (int &M : Mask)
23215     M = VMask[M];
23216   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
23217                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23218
23219   // Rebuild the chain around this new shuffle.
23220   while (!Chain.empty()) {
23221     SDValue W = Chain.pop_back_val();
23222
23223     if (V.getValueType() != W.getOperand(0).getValueType())
23224       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
23225
23226     switch (W.getOpcode()) {
23227     default:
23228       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
23229
23230     case X86ISD::UNPCKL:
23231     case X86ISD::UNPCKH:
23232       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
23233       break;
23234
23235     case X86ISD::PSHUFD:
23236     case X86ISD::PSHUFLW:
23237     case X86ISD::PSHUFHW:
23238       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
23239       break;
23240     }
23241   }
23242   if (V.getValueType() != N.getValueType())
23243     V = DAG.getBitcast(N.getValueType(), V);
23244
23245   // Return the new chain to replace N.
23246   return V;
23247 }
23248
23249 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
23250 /// pshufhw.
23251 ///
23252 /// We walk up the chain, skipping shuffles of the other half and looking
23253 /// through shuffles which switch halves trying to find a shuffle of the same
23254 /// pair of dwords.
23255 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
23256                                         SelectionDAG &DAG,
23257                                         TargetLowering::DAGCombinerInfo &DCI) {
23258   assert(
23259       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
23260       "Called with something other than an x86 128-bit half shuffle!");
23261   SDLoc DL(N);
23262   unsigned CombineOpcode = N.getOpcode();
23263
23264   // Walk up a single-use chain looking for a combinable shuffle.
23265   SDValue V = N.getOperand(0);
23266   for (; V.hasOneUse(); V = V.getOperand(0)) {
23267     switch (V.getOpcode()) {
23268     default:
23269       return false; // Nothing combined!
23270
23271     case ISD::BITCAST:
23272       // Skip bitcasts as we always know the type for the target specific
23273       // instructions.
23274       continue;
23275
23276     case X86ISD::PSHUFLW:
23277     case X86ISD::PSHUFHW:
23278       if (V.getOpcode() == CombineOpcode)
23279         break;
23280
23281       // Other-half shuffles are no-ops.
23282       continue;
23283     }
23284     // Break out of the loop if we break out of the switch.
23285     break;
23286   }
23287
23288   if (!V.hasOneUse())
23289     // We fell out of the loop without finding a viable combining instruction.
23290     return false;
23291
23292   // Combine away the bottom node as its shuffle will be accumulated into
23293   // a preceding shuffle.
23294   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23295
23296   // Record the old value.
23297   SDValue Old = V;
23298
23299   // Merge this node's mask and our incoming mask (adjusted to account for all
23300   // the pshufd instructions encountered).
23301   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23302   for (int &M : Mask)
23303     M = VMask[M];
23304   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
23305                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23306
23307   // Check that the shuffles didn't cancel each other out. If not, we need to
23308   // combine to the new one.
23309   if (Old != V)
23310     // Replace the combinable shuffle with the combined one, updating all users
23311     // so that we re-evaluate the chain here.
23312     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
23313
23314   return true;
23315 }
23316
23317 /// \brief Try to combine x86 target specific shuffles.
23318 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
23319                                            TargetLowering::DAGCombinerInfo &DCI,
23320                                            const X86Subtarget *Subtarget) {
23321   SDLoc DL(N);
23322   MVT VT = N.getSimpleValueType();
23323   SmallVector<int, 4> Mask;
23324
23325   switch (N.getOpcode()) {
23326   case X86ISD::PSHUFD:
23327   case X86ISD::PSHUFLW:
23328   case X86ISD::PSHUFHW:
23329     Mask = getPSHUFShuffleMask(N);
23330     assert(Mask.size() == 4);
23331     break;
23332   case X86ISD::UNPCKL: {
23333     // Combine X86ISD::UNPCKL and ISD::VECTOR_SHUFFLE into X86ISD::UNPCKH, in
23334     // which X86ISD::UNPCKL has a ISD::UNDEF operand, and ISD::VECTOR_SHUFFLE
23335     // moves upper half elements into the lower half part. For example:
23336     //
23337     // t2: v16i8 = vector_shuffle<8,9,10,11,12,13,14,15,u,u,u,u,u,u,u,u> t1,
23338     //     undef:v16i8
23339     // t3: v16i8 = X86ISD::UNPCKL undef:v16i8, t2
23340     //
23341     // will be combined to:
23342     //
23343     // t3: v16i8 = X86ISD::UNPCKH undef:v16i8, t1
23344
23345     // This is only for 128-bit vectors. From SSE4.1 onward this combine may not
23346     // happen due to advanced instructions.
23347     if (!VT.is128BitVector())
23348       return SDValue();
23349
23350     auto Op0 = N.getOperand(0);
23351     auto Op1 = N.getOperand(1);
23352     if (Op0.getOpcode() == ISD::UNDEF &&
23353         Op1.getNode()->getOpcode() == ISD::VECTOR_SHUFFLE) {
23354       ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op1.getNode())->getMask();
23355
23356       unsigned NumElts = VT.getVectorNumElements();
23357       SmallVector<int, 8> ExpectedMask(NumElts, -1);
23358       std::iota(ExpectedMask.begin(), ExpectedMask.begin() + NumElts / 2,
23359                 NumElts / 2);
23360
23361       auto ShufOp = Op1.getOperand(0);
23362       if (isShuffleEquivalent(Op1, ShufOp, Mask, ExpectedMask))
23363         return DAG.getNode(X86ISD::UNPCKH, DL, VT, N.getOperand(0), ShufOp);
23364     }
23365     return SDValue();
23366   }
23367   default:
23368     return SDValue();
23369   }
23370
23371   // Nuke no-op shuffles that show up after combining.
23372   if (isNoopShuffleMask(Mask))
23373     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23374
23375   // Look for simplifications involving one or two shuffle instructions.
23376   SDValue V = N.getOperand(0);
23377   switch (N.getOpcode()) {
23378   default:
23379     break;
23380   case X86ISD::PSHUFLW:
23381   case X86ISD::PSHUFHW:
23382     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
23383
23384     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
23385       return SDValue(); // We combined away this shuffle, so we're done.
23386
23387     // See if this reduces to a PSHUFD which is no more expensive and can
23388     // combine with more operations. Note that it has to at least flip the
23389     // dwords as otherwise it would have been removed as a no-op.
23390     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
23391       int DMask[] = {0, 1, 2, 3};
23392       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
23393       DMask[DOffset + 0] = DOffset + 1;
23394       DMask[DOffset + 1] = DOffset + 0;
23395       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
23396       V = DAG.getBitcast(DVT, V);
23397       DCI.AddToWorklist(V.getNode());
23398       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
23399                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
23400       DCI.AddToWorklist(V.getNode());
23401       return DAG.getBitcast(VT, V);
23402     }
23403
23404     // Look for shuffle patterns which can be implemented as a single unpack.
23405     // FIXME: This doesn't handle the location of the PSHUFD generically, and
23406     // only works when we have a PSHUFD followed by two half-shuffles.
23407     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
23408         (V.getOpcode() == X86ISD::PSHUFLW ||
23409          V.getOpcode() == X86ISD::PSHUFHW) &&
23410         V.getOpcode() != N.getOpcode() &&
23411         V.hasOneUse()) {
23412       SDValue D = V.getOperand(0);
23413       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
23414         D = D.getOperand(0);
23415       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
23416         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23417         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
23418         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23419         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23420         int WordMask[8];
23421         for (int i = 0; i < 4; ++i) {
23422           WordMask[i + NOffset] = Mask[i] + NOffset;
23423           WordMask[i + VOffset] = VMask[i] + VOffset;
23424         }
23425         // Map the word mask through the DWord mask.
23426         int MappedMask[8];
23427         for (int i = 0; i < 8; ++i)
23428           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
23429         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
23430             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
23431           // We can replace all three shuffles with an unpack.
23432           V = DAG.getBitcast(VT, D.getOperand(0));
23433           DCI.AddToWorklist(V.getNode());
23434           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
23435                                                 : X86ISD::UNPCKH,
23436                              DL, VT, V, V);
23437         }
23438       }
23439     }
23440
23441     break;
23442
23443   case X86ISD::PSHUFD:
23444     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
23445       return NewN;
23446
23447     break;
23448   }
23449
23450   return SDValue();
23451 }
23452
23453 /// \brief Try to combine a shuffle into a target-specific add-sub node.
23454 ///
23455 /// We combine this directly on the abstract vector shuffle nodes so it is
23456 /// easier to generically match. We also insert dummy vector shuffle nodes for
23457 /// the operands which explicitly discard the lanes which are unused by this
23458 /// operation to try to flow through the rest of the combiner the fact that
23459 /// they're unused.
23460 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
23461   SDLoc DL(N);
23462   EVT VT = N->getValueType(0);
23463
23464   // We only handle target-independent shuffles.
23465   // FIXME: It would be easy and harmless to use the target shuffle mask
23466   // extraction tool to support more.
23467   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
23468     return SDValue();
23469
23470   auto *SVN = cast<ShuffleVectorSDNode>(N);
23471   SmallVector<int, 8> Mask;
23472   for (int M : SVN->getMask())
23473     Mask.push_back(M);
23474
23475   SDValue V1 = N->getOperand(0);
23476   SDValue V2 = N->getOperand(1);
23477
23478   // We require the first shuffle operand to be the FSUB node, and the second to
23479   // be the FADD node.
23480   if (V1.getOpcode() == ISD::FADD && V2.getOpcode() == ISD::FSUB) {
23481     ShuffleVectorSDNode::commuteMask(Mask);
23482     std::swap(V1, V2);
23483   } else if (V1.getOpcode() != ISD::FSUB || V2.getOpcode() != ISD::FADD)
23484     return SDValue();
23485
23486   // If there are other uses of these operations we can't fold them.
23487   if (!V1->hasOneUse() || !V2->hasOneUse())
23488     return SDValue();
23489
23490   // Ensure that both operations have the same operands. Note that we can
23491   // commute the FADD operands.
23492   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
23493   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
23494       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
23495     return SDValue();
23496
23497   // We're looking for blends between FADD and FSUB nodes. We insist on these
23498   // nodes being lined up in a specific expected pattern.
23499   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
23500         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
23501         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
23502     return SDValue();
23503
23504   // Only specific types are legal at this point, assert so we notice if and
23505   // when these change.
23506   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
23507           VT == MVT::v4f64) &&
23508          "Unknown vector type encountered!");
23509
23510   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
23511 }
23512
23513 /// PerformShuffleCombine - Performs several different shuffle combines.
23514 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
23515                                      TargetLowering::DAGCombinerInfo &DCI,
23516                                      const X86Subtarget *Subtarget) {
23517   SDLoc dl(N);
23518   SDValue N0 = N->getOperand(0);
23519   SDValue N1 = N->getOperand(1);
23520   EVT VT = N->getValueType(0);
23521
23522   // Don't create instructions with illegal types after legalize types has run.
23523   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23524   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
23525     return SDValue();
23526
23527   // If we have legalized the vector types, look for blends of FADD and FSUB
23528   // nodes that we can fuse into an ADDSUB node.
23529   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
23530     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
23531       return AddSub;
23532
23533   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23534   if (TLI.isTypeLegal(VT) && Subtarget->hasFp256() && VT.is256BitVector() &&
23535       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23536     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23537
23538   // During Type Legalization, when promoting illegal vector types,
23539   // the backend might introduce new shuffle dag nodes and bitcasts.
23540   //
23541   // This code performs the following transformation:
23542   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23543   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23544   //
23545   // We do this only if both the bitcast and the BINOP dag nodes have
23546   // one use. Also, perform this transformation only if the new binary
23547   // operation is legal. This is to avoid introducing dag nodes that
23548   // potentially need to be further expanded (or custom lowered) into a
23549   // less optimal sequence of dag nodes.
23550   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23551       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23552       N0.getOpcode() == ISD::BITCAST) {
23553     SDValue BC0 = N0.getOperand(0);
23554     EVT SVT = BC0.getValueType();
23555     unsigned Opcode = BC0.getOpcode();
23556     unsigned NumElts = VT.getVectorNumElements();
23557
23558     if (BC0.hasOneUse() && SVT.isVector() &&
23559         SVT.getVectorNumElements() * 2 == NumElts &&
23560         TLI.isOperationLegal(Opcode, VT)) {
23561       bool CanFold = false;
23562       switch (Opcode) {
23563       default : break;
23564       case ISD::ADD :
23565       case ISD::FADD :
23566       case ISD::SUB :
23567       case ISD::FSUB :
23568       case ISD::MUL :
23569       case ISD::FMUL :
23570         CanFold = true;
23571       }
23572
23573       unsigned SVTNumElts = SVT.getVectorNumElements();
23574       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23575       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23576         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23577       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23578         CanFold = SVOp->getMaskElt(i) < 0;
23579
23580       if (CanFold) {
23581         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23582         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23583         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23584         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23585       }
23586     }
23587   }
23588
23589   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23590   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23591   // consecutive, non-overlapping, and in the right order.
23592   SmallVector<SDValue, 16> Elts;
23593   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23594     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23595
23596   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23597     return LD;
23598
23599   if (isTargetShuffle(N->getOpcode())) {
23600     SDValue Shuffle =
23601         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23602     if (Shuffle.getNode())
23603       return Shuffle;
23604
23605     // Try recursively combining arbitrary sequences of x86 shuffle
23606     // instructions into higher-order shuffles. We do this after combining
23607     // specific PSHUF instruction sequences into their minimal form so that we
23608     // can evaluate how many specialized shuffle instructions are involved in
23609     // a particular chain.
23610     SmallVector<int, 1> NonceMask; // Just a placeholder.
23611     NonceMask.push_back(0);
23612     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23613                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23614                                       DCI, Subtarget))
23615       return SDValue(); // This routine will use CombineTo to replace N.
23616   }
23617
23618   return SDValue();
23619 }
23620
23621 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23622 /// specific shuffle of a load can be folded into a single element load.
23623 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23624 /// shuffles have been custom lowered so we need to handle those here.
23625 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23626                                          TargetLowering::DAGCombinerInfo &DCI) {
23627   if (DCI.isBeforeLegalizeOps())
23628     return SDValue();
23629
23630   SDValue InVec = N->getOperand(0);
23631   SDValue EltNo = N->getOperand(1);
23632
23633   if (!isa<ConstantSDNode>(EltNo))
23634     return SDValue();
23635
23636   EVT OriginalVT = InVec.getValueType();
23637
23638   if (InVec.getOpcode() == ISD::BITCAST) {
23639     // Don't duplicate a load with other uses.
23640     if (!InVec.hasOneUse())
23641       return SDValue();
23642     EVT BCVT = InVec.getOperand(0).getValueType();
23643     if (!BCVT.isVector() ||
23644         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23645       return SDValue();
23646     InVec = InVec.getOperand(0);
23647   }
23648
23649   EVT CurrentVT = InVec.getValueType();
23650
23651   if (!isTargetShuffle(InVec.getOpcode()))
23652     return SDValue();
23653
23654   // Don't duplicate a load with other uses.
23655   if (!InVec.hasOneUse())
23656     return SDValue();
23657
23658   SmallVector<int, 16> ShuffleMask;
23659   bool UnaryShuffle;
23660   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23661                             ShuffleMask, UnaryShuffle))
23662     return SDValue();
23663
23664   // Select the input vector, guarding against out of range extract vector.
23665   unsigned NumElems = CurrentVT.getVectorNumElements();
23666   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23667   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23668   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23669                                          : InVec.getOperand(1);
23670
23671   // If inputs to shuffle are the same for both ops, then allow 2 uses
23672   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23673                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23674
23675   if (LdNode.getOpcode() == ISD::BITCAST) {
23676     // Don't duplicate a load with other uses.
23677     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23678       return SDValue();
23679
23680     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23681     LdNode = LdNode.getOperand(0);
23682   }
23683
23684   if (!ISD::isNormalLoad(LdNode.getNode()))
23685     return SDValue();
23686
23687   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23688
23689   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23690     return SDValue();
23691
23692   EVT EltVT = N->getValueType(0);
23693   // If there's a bitcast before the shuffle, check if the load type and
23694   // alignment is valid.
23695   unsigned Align = LN0->getAlignment();
23696   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23697   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23698       EltVT.getTypeForEVT(*DAG.getContext()));
23699
23700   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23701     return SDValue();
23702
23703   // All checks match so transform back to vector_shuffle so that DAG combiner
23704   // can finish the job
23705   SDLoc dl(N);
23706
23707   // Create shuffle node taking into account the case that its a unary shuffle
23708   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23709                                    : InVec.getOperand(1);
23710   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23711                                  InVec.getOperand(0), Shuffle,
23712                                  &ShuffleMask[0]);
23713   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23714   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23715                      EltNo);
23716 }
23717
23718 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23719                                      const X86Subtarget *Subtarget) {
23720   SDValue N0 = N->getOperand(0);
23721   EVT VT = N->getValueType(0);
23722
23723   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23724   // special and don't usually play with other vector types, it's better to
23725   // handle them early to be sure we emit efficient code by avoiding
23726   // store-load conversions.
23727   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23728       N0.getValueType() == MVT::v2i32 &&
23729       isNullConstant(N0.getOperand(1))) {
23730     SDValue N00 = N0->getOperand(0);
23731     if (N00.getValueType() == MVT::i32)
23732       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23733   }
23734
23735   // Convert a bitcasted integer logic operation that has one bitcasted
23736   // floating-point operand and one constant operand into a floating-point
23737   // logic operation. This may create a load of the constant, but that is
23738   // cheaper than materializing the constant in an integer register and
23739   // transferring it to an SSE register or transferring the SSE operand to
23740   // integer register and back.
23741   unsigned FPOpcode;
23742   switch (N0.getOpcode()) {
23743     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23744     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23745     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23746     default: return SDValue();
23747   }
23748   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23749        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23750       isa<ConstantSDNode>(N0.getOperand(1)) &&
23751       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23752       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23753     SDValue N000 = N0.getOperand(0).getOperand(0);
23754     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23755     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23756   }
23757
23758   return SDValue();
23759 }
23760
23761 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23762 /// generation and convert it from being a bunch of shuffles and extracts
23763 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23764 /// storing the value and loading scalars back, while for x64 we should
23765 /// use 64-bit extracts and shifts.
23766 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23767                                          TargetLowering::DAGCombinerInfo &DCI) {
23768   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23769     return NewOp;
23770
23771   SDValue InputVector = N->getOperand(0);
23772   SDLoc dl(InputVector);
23773   // Detect mmx to i32 conversion through a v2i32 elt extract.
23774   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23775       N->getValueType(0) == MVT::i32 &&
23776       InputVector.getValueType() == MVT::v2i32) {
23777
23778     // The bitcast source is a direct mmx result.
23779     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23780     if (MMXSrc.getValueType() == MVT::x86mmx)
23781       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23782                          N->getValueType(0),
23783                          InputVector.getNode()->getOperand(0));
23784
23785     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23786     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23787         MMXSrc.getValueType() == MVT::i64) {
23788       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23789       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23790           MMXSrcOp.getValueType() == MVT::v1i64 &&
23791           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23792         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23793                            N->getValueType(0), MMXSrcOp.getOperand(0));
23794     }
23795   }
23796
23797   EVT VT = N->getValueType(0);
23798
23799   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23800       InputVector.getOpcode() == ISD::BITCAST &&
23801       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23802     uint64_t ExtractedElt =
23803         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23804     uint64_t InputValue =
23805         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23806     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23807     return DAG.getConstant(Res, dl, MVT::i1);
23808   }
23809   // Only operate on vectors of 4 elements, where the alternative shuffling
23810   // gets to be more expensive.
23811   if (InputVector.getValueType() != MVT::v4i32)
23812     return SDValue();
23813
23814   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23815   // single use which is a sign-extend or zero-extend, and all elements are
23816   // used.
23817   SmallVector<SDNode *, 4> Uses;
23818   unsigned ExtractedElements = 0;
23819   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23820        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23821     if (UI.getUse().getResNo() != InputVector.getResNo())
23822       return SDValue();
23823
23824     SDNode *Extract = *UI;
23825     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23826       return SDValue();
23827
23828     if (Extract->getValueType(0) != MVT::i32)
23829       return SDValue();
23830     if (!Extract->hasOneUse())
23831       return SDValue();
23832     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23833         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23834       return SDValue();
23835     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23836       return SDValue();
23837
23838     // Record which element was extracted.
23839     ExtractedElements |=
23840       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23841
23842     Uses.push_back(Extract);
23843   }
23844
23845   // If not all the elements were used, this may not be worthwhile.
23846   if (ExtractedElements != 15)
23847     return SDValue();
23848
23849   // Ok, we've now decided to do the transformation.
23850   // If 64-bit shifts are legal, use the extract-shift sequence,
23851   // otherwise bounce the vector off the cache.
23852   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23853   SDValue Vals[4];
23854
23855   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23856     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23857     auto &DL = DAG.getDataLayout();
23858     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23859     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23860       DAG.getConstant(0, dl, VecIdxTy));
23861     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23862       DAG.getConstant(1, dl, VecIdxTy));
23863
23864     SDValue ShAmt = DAG.getConstant(
23865         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23866     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23867     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23868       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23869     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23870     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23871       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23872   } else {
23873     // Store the value to a temporary stack slot.
23874     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23875     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23876       MachinePointerInfo(), false, false, 0);
23877
23878     EVT ElementType = InputVector.getValueType().getVectorElementType();
23879     unsigned EltSize = ElementType.getSizeInBits() / 8;
23880
23881     // Replace each use (extract) with a load of the appropriate element.
23882     for (unsigned i = 0; i < 4; ++i) {
23883       uint64_t Offset = EltSize * i;
23884       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23885       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23886
23887       SDValue ScalarAddr =
23888           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23889
23890       // Load the scalar.
23891       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23892                             ScalarAddr, MachinePointerInfo(),
23893                             false, false, false, 0);
23894
23895     }
23896   }
23897
23898   // Replace the extracts
23899   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23900     UE = Uses.end(); UI != UE; ++UI) {
23901     SDNode *Extract = *UI;
23902
23903     SDValue Idx = Extract->getOperand(1);
23904     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23905     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23906   }
23907
23908   // The replacement was made in place; don't return anything.
23909   return SDValue();
23910 }
23911
23912 static SDValue
23913 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23914                                       const X86Subtarget *Subtarget) {
23915   SDLoc dl(N);
23916   SDValue Cond = N->getOperand(0);
23917   SDValue LHS = N->getOperand(1);
23918   SDValue RHS = N->getOperand(2);
23919
23920   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23921     SDValue CondSrc = Cond->getOperand(0);
23922     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23923       Cond = CondSrc->getOperand(0);
23924   }
23925
23926   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23927     return SDValue();
23928
23929   // A vselect where all conditions and data are constants can be optimized into
23930   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23931   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23932       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23933     return SDValue();
23934
23935   unsigned MaskValue = 0;
23936   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23937     return SDValue();
23938
23939   MVT VT = N->getSimpleValueType(0);
23940   unsigned NumElems = VT.getVectorNumElements();
23941   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23942   for (unsigned i = 0; i < NumElems; ++i) {
23943     // Be sure we emit undef where we can.
23944     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23945       ShuffleMask[i] = -1;
23946     else
23947       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23948   }
23949
23950   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23951   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23952     return SDValue();
23953   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23954 }
23955
23956 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23957 /// nodes.
23958 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23959                                     TargetLowering::DAGCombinerInfo &DCI,
23960                                     const X86Subtarget *Subtarget) {
23961   SDLoc DL(N);
23962   SDValue Cond = N->getOperand(0);
23963   // Get the LHS/RHS of the select.
23964   SDValue LHS = N->getOperand(1);
23965   SDValue RHS = N->getOperand(2);
23966   EVT VT = LHS.getValueType();
23967   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23968
23969   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23970   // instructions match the semantics of the common C idiom x<y?x:y but not
23971   // x<=y?x:y, because of how they handle negative zero (which can be
23972   // ignored in unsafe-math mode).
23973   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23974   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23975       VT != MVT::f80 && VT != MVT::f128 &&
23976       (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23977       (Subtarget->hasSSE2() ||
23978        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23979     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23980
23981     unsigned Opcode = 0;
23982     // Check for x CC y ? x : y.
23983     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23984         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23985       switch (CC) {
23986       default: break;
23987       case ISD::SETULT:
23988         // Converting this to a min would handle NaNs incorrectly, and swapping
23989         // the operands would cause it to handle comparisons between positive
23990         // and negative zero incorrectly.
23991         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23992           if (!DAG.getTarget().Options.UnsafeFPMath &&
23993               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23994             break;
23995           std::swap(LHS, RHS);
23996         }
23997         Opcode = X86ISD::FMIN;
23998         break;
23999       case ISD::SETOLE:
24000         // Converting this to a min would handle comparisons between positive
24001         // and negative zero incorrectly.
24002         if (!DAG.getTarget().Options.UnsafeFPMath &&
24003             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
24004           break;
24005         Opcode = X86ISD::FMIN;
24006         break;
24007       case ISD::SETULE:
24008         // Converting this to a min would handle both negative zeros and NaNs
24009         // incorrectly, but we can swap the operands to fix both.
24010         std::swap(LHS, RHS);
24011       case ISD::SETOLT:
24012       case ISD::SETLT:
24013       case ISD::SETLE:
24014         Opcode = X86ISD::FMIN;
24015         break;
24016
24017       case ISD::SETOGE:
24018         // Converting this to a max would handle comparisons between positive
24019         // and negative zero incorrectly.
24020         if (!DAG.getTarget().Options.UnsafeFPMath &&
24021             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
24022           break;
24023         Opcode = X86ISD::FMAX;
24024         break;
24025       case ISD::SETUGT:
24026         // Converting this to a max would handle NaNs incorrectly, and swapping
24027         // the operands would cause it to handle comparisons between positive
24028         // and negative zero incorrectly.
24029         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
24030           if (!DAG.getTarget().Options.UnsafeFPMath &&
24031               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
24032             break;
24033           std::swap(LHS, RHS);
24034         }
24035         Opcode = X86ISD::FMAX;
24036         break;
24037       case ISD::SETUGE:
24038         // Converting this to a max would handle both negative zeros and NaNs
24039         // incorrectly, but we can swap the operands to fix both.
24040         std::swap(LHS, RHS);
24041       case ISD::SETOGT:
24042       case ISD::SETGT:
24043       case ISD::SETGE:
24044         Opcode = X86ISD::FMAX;
24045         break;
24046       }
24047     // Check for x CC y ? y : x -- a min/max with reversed arms.
24048     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
24049                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
24050       switch (CC) {
24051       default: break;
24052       case ISD::SETOGE:
24053         // Converting this to a min would handle comparisons between positive
24054         // and negative zero incorrectly, and swapping the operands would
24055         // cause it to handle NaNs incorrectly.
24056         if (!DAG.getTarget().Options.UnsafeFPMath &&
24057             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
24058           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24059             break;
24060           std::swap(LHS, RHS);
24061         }
24062         Opcode = X86ISD::FMIN;
24063         break;
24064       case ISD::SETUGT:
24065         // Converting this to a min would handle NaNs incorrectly.
24066         if (!DAG.getTarget().Options.UnsafeFPMath &&
24067             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
24068           break;
24069         Opcode = X86ISD::FMIN;
24070         break;
24071       case ISD::SETUGE:
24072         // Converting this to a min would handle both negative zeros and NaNs
24073         // incorrectly, but we can swap the operands to fix both.
24074         std::swap(LHS, RHS);
24075       case ISD::SETOGT:
24076       case ISD::SETGT:
24077       case ISD::SETGE:
24078         Opcode = X86ISD::FMIN;
24079         break;
24080
24081       case ISD::SETULT:
24082         // Converting this to a max would handle NaNs incorrectly.
24083         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24084           break;
24085         Opcode = X86ISD::FMAX;
24086         break;
24087       case ISD::SETOLE:
24088         // Converting this to a max would handle comparisons between positive
24089         // and negative zero incorrectly, and swapping the operands would
24090         // cause it to handle NaNs incorrectly.
24091         if (!DAG.getTarget().Options.UnsafeFPMath &&
24092             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
24093           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24094             break;
24095           std::swap(LHS, RHS);
24096         }
24097         Opcode = X86ISD::FMAX;
24098         break;
24099       case ISD::SETULE:
24100         // Converting this to a max would handle both negative zeros and NaNs
24101         // incorrectly, but we can swap the operands to fix both.
24102         std::swap(LHS, RHS);
24103       case ISD::SETOLT:
24104       case ISD::SETLT:
24105       case ISD::SETLE:
24106         Opcode = X86ISD::FMAX;
24107         break;
24108       }
24109     }
24110
24111     if (Opcode)
24112       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
24113   }
24114
24115   EVT CondVT = Cond.getValueType();
24116   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
24117       CondVT.getVectorElementType() == MVT::i1) {
24118     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
24119     // lowering on KNL. In this case we convert it to
24120     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
24121     // The same situation for all 128 and 256-bit vectors of i8 and i16.
24122     // Since SKX these selects have a proper lowering.
24123     EVT OpVT = LHS.getValueType();
24124     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
24125         (OpVT.getVectorElementType() == MVT::i8 ||
24126          OpVT.getVectorElementType() == MVT::i16) &&
24127         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
24128       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
24129       DCI.AddToWorklist(Cond.getNode());
24130       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
24131     }
24132   }
24133   // If this is a select between two integer constants, try to do some
24134   // optimizations.
24135   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
24136     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
24137       // Don't do this for crazy integer types.
24138       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
24139         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
24140         // so that TrueC (the true value) is larger than FalseC.
24141         bool NeedsCondInvert = false;
24142
24143         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
24144             // Efficiently invertible.
24145             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
24146              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
24147               isa<ConstantSDNode>(Cond.getOperand(1))))) {
24148           NeedsCondInvert = true;
24149           std::swap(TrueC, FalseC);
24150         }
24151
24152         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
24153         if (FalseC->getAPIntValue() == 0 &&
24154             TrueC->getAPIntValue().isPowerOf2()) {
24155           if (NeedsCondInvert) // Invert the condition if needed.
24156             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24157                                DAG.getConstant(1, DL, Cond.getValueType()));
24158
24159           // Zero extend the condition if needed.
24160           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
24161
24162           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24163           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
24164                              DAG.getConstant(ShAmt, DL, MVT::i8));
24165         }
24166
24167         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
24168         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24169           if (NeedsCondInvert) // Invert the condition if needed.
24170             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24171                                DAG.getConstant(1, DL, Cond.getValueType()));
24172
24173           // Zero extend the condition if needed.
24174           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24175                              FalseC->getValueType(0), Cond);
24176           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24177                              SDValue(FalseC, 0));
24178         }
24179
24180         // Optimize cases that will turn into an LEA instruction.  This requires
24181         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24182         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24183           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24184           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24185
24186           bool isFastMultiplier = false;
24187           if (Diff < 10) {
24188             switch ((unsigned char)Diff) {
24189               default: break;
24190               case 1:  // result = add base, cond
24191               case 2:  // result = lea base(    , cond*2)
24192               case 3:  // result = lea base(cond, cond*2)
24193               case 4:  // result = lea base(    , cond*4)
24194               case 5:  // result = lea base(cond, cond*4)
24195               case 8:  // result = lea base(    , cond*8)
24196               case 9:  // result = lea base(cond, cond*8)
24197                 isFastMultiplier = true;
24198                 break;
24199             }
24200           }
24201
24202           if (isFastMultiplier) {
24203             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24204             if (NeedsCondInvert) // Invert the condition if needed.
24205               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24206                                  DAG.getConstant(1, DL, Cond.getValueType()));
24207
24208             // Zero extend the condition if needed.
24209             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24210                                Cond);
24211             // Scale the condition by the difference.
24212             if (Diff != 1)
24213               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24214                                  DAG.getConstant(Diff, DL,
24215                                                  Cond.getValueType()));
24216
24217             // Add the base if non-zero.
24218             if (FalseC->getAPIntValue() != 0)
24219               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24220                                  SDValue(FalseC, 0));
24221             return Cond;
24222           }
24223         }
24224       }
24225   }
24226
24227   // Canonicalize max and min:
24228   // (x > y) ? x : y -> (x >= y) ? x : y
24229   // (x < y) ? x : y -> (x <= y) ? x : y
24230   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
24231   // the need for an extra compare
24232   // against zero. e.g.
24233   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
24234   // subl   %esi, %edi
24235   // testl  %edi, %edi
24236   // movl   $0, %eax
24237   // cmovgl %edi, %eax
24238   // =>
24239   // xorl   %eax, %eax
24240   // subl   %esi, $edi
24241   // cmovsl %eax, %edi
24242   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
24243       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
24244       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
24245     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24246     switch (CC) {
24247     default: break;
24248     case ISD::SETLT:
24249     case ISD::SETGT: {
24250       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
24251       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
24252                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
24253       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
24254     }
24255     }
24256   }
24257
24258   // Early exit check
24259   if (!TLI.isTypeLegal(VT))
24260     return SDValue();
24261
24262   // Match VSELECTs into subs with unsigned saturation.
24263   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
24264       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
24265       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
24266        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
24267     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24268
24269     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
24270     // left side invert the predicate to simplify logic below.
24271     SDValue Other;
24272     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
24273       Other = RHS;
24274       CC = ISD::getSetCCInverse(CC, true);
24275     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
24276       Other = LHS;
24277     }
24278
24279     if (Other.getNode() && Other->getNumOperands() == 2 &&
24280         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
24281       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
24282       SDValue CondRHS = Cond->getOperand(1);
24283
24284       // Look for a general sub with unsigned saturation first.
24285       // x >= y ? x-y : 0 --> subus x, y
24286       // x >  y ? x-y : 0 --> subus x, y
24287       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
24288           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
24289         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
24290
24291       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
24292         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
24293           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
24294             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
24295               // If the RHS is a constant we have to reverse the const
24296               // canonicalization.
24297               // x > C-1 ? x+-C : 0 --> subus x, C
24298               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
24299                   CondRHSConst->getAPIntValue() ==
24300                       (-OpRHSConst->getAPIntValue() - 1))
24301                 return DAG.getNode(
24302                     X86ISD::SUBUS, DL, VT, OpLHS,
24303                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
24304
24305           // Another special case: If C was a sign bit, the sub has been
24306           // canonicalized into a xor.
24307           // FIXME: Would it be better to use computeKnownBits to determine
24308           //        whether it's safe to decanonicalize the xor?
24309           // x s< 0 ? x^C : 0 --> subus x, C
24310           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
24311               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
24312               OpRHSConst->getAPIntValue().isSignBit())
24313             // Note that we have to rebuild the RHS constant here to ensure we
24314             // don't rely on particular values of undef lanes.
24315             return DAG.getNode(
24316                 X86ISD::SUBUS, DL, VT, OpLHS,
24317                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
24318         }
24319     }
24320   }
24321
24322   // Simplify vector selection if condition value type matches vselect
24323   // operand type
24324   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
24325     assert(Cond.getValueType().isVector() &&
24326            "vector select expects a vector selector!");
24327
24328     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
24329     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
24330
24331     // Try invert the condition if true value is not all 1s and false value
24332     // is not all 0s.
24333     if (!TValIsAllOnes && !FValIsAllZeros &&
24334         // Check if the selector will be produced by CMPP*/PCMP*
24335         Cond.getOpcode() == ISD::SETCC &&
24336         // Check if SETCC has already been promoted
24337         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
24338             CondVT) {
24339       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
24340       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
24341
24342       if (TValIsAllZeros || FValIsAllOnes) {
24343         SDValue CC = Cond.getOperand(2);
24344         ISD::CondCode NewCC =
24345           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
24346                                Cond.getOperand(0).getValueType().isInteger());
24347         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
24348         std::swap(LHS, RHS);
24349         TValIsAllOnes = FValIsAllOnes;
24350         FValIsAllZeros = TValIsAllZeros;
24351       }
24352     }
24353
24354     if (TValIsAllOnes || FValIsAllZeros) {
24355       SDValue Ret;
24356
24357       if (TValIsAllOnes && FValIsAllZeros)
24358         Ret = Cond;
24359       else if (TValIsAllOnes)
24360         Ret =
24361             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
24362       else if (FValIsAllZeros)
24363         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
24364                           DAG.getBitcast(CondVT, LHS));
24365
24366       return DAG.getBitcast(VT, Ret);
24367     }
24368   }
24369
24370   // We should generate an X86ISD::BLENDI from a vselect if its argument
24371   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
24372   // constants. This specific pattern gets generated when we split a
24373   // selector for a 512 bit vector in a machine without AVX512 (but with
24374   // 256-bit vectors), during legalization:
24375   //
24376   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
24377   //
24378   // Iff we find this pattern and the build_vectors are built from
24379   // constants, we translate the vselect into a shuffle_vector that we
24380   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
24381   if ((N->getOpcode() == ISD::VSELECT ||
24382        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
24383       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
24384     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
24385     if (Shuffle.getNode())
24386       return Shuffle;
24387   }
24388
24389   // If this is a *dynamic* select (non-constant condition) and we can match
24390   // this node with one of the variable blend instructions, restructure the
24391   // condition so that the blends can use the high bit of each element and use
24392   // SimplifyDemandedBits to simplify the condition operand.
24393   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
24394       !DCI.isBeforeLegalize() &&
24395       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
24396     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
24397
24398     // Don't optimize vector selects that map to mask-registers.
24399     if (BitWidth == 1)
24400       return SDValue();
24401
24402     // We can only handle the cases where VSELECT is directly legal on the
24403     // subtarget. We custom lower VSELECT nodes with constant conditions and
24404     // this makes it hard to see whether a dynamic VSELECT will correctly
24405     // lower, so we both check the operation's status and explicitly handle the
24406     // cases where a *dynamic* blend will fail even though a constant-condition
24407     // blend could be custom lowered.
24408     // FIXME: We should find a better way to handle this class of problems.
24409     // Potentially, we should combine constant-condition vselect nodes
24410     // pre-legalization into shuffles and not mark as many types as custom
24411     // lowered.
24412     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
24413       return SDValue();
24414     // FIXME: We don't support i16-element blends currently. We could and
24415     // should support them by making *all* the bits in the condition be set
24416     // rather than just the high bit and using an i8-element blend.
24417     if (VT.getVectorElementType() == MVT::i16)
24418       return SDValue();
24419     // Dynamic blending was only available from SSE4.1 onward.
24420     if (VT.is128BitVector() && !Subtarget->hasSSE41())
24421       return SDValue();
24422     // Byte blends are only available in AVX2
24423     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
24424       return SDValue();
24425
24426     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
24427     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
24428
24429     APInt KnownZero, KnownOne;
24430     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
24431                                           DCI.isBeforeLegalizeOps());
24432     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
24433         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
24434                                  TLO)) {
24435       // If we changed the computation somewhere in the DAG, this change
24436       // will affect all users of Cond.
24437       // Make sure it is fine and update all the nodes so that we do not
24438       // use the generic VSELECT anymore. Otherwise, we may perform
24439       // wrong optimizations as we messed up with the actual expectation
24440       // for the vector boolean values.
24441       if (Cond != TLO.Old) {
24442         // Check all uses of that condition operand to check whether it will be
24443         // consumed by non-BLEND instructions, which may depend on all bits are
24444         // set properly.
24445         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24446              I != E; ++I)
24447           if (I->getOpcode() != ISD::VSELECT)
24448             // TODO: Add other opcodes eventually lowered into BLEND.
24449             return SDValue();
24450
24451         // Update all the users of the condition, before committing the change,
24452         // so that the VSELECT optimizations that expect the correct vector
24453         // boolean value will not be triggered.
24454         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24455              I != E; ++I)
24456           DAG.ReplaceAllUsesOfValueWith(
24457               SDValue(*I, 0),
24458               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
24459                           Cond, I->getOperand(1), I->getOperand(2)));
24460         DCI.CommitTargetLoweringOpt(TLO);
24461         return SDValue();
24462       }
24463       // At this point, only Cond is changed. Change the condition
24464       // just for N to keep the opportunity to optimize all other
24465       // users their own way.
24466       DAG.ReplaceAllUsesOfValueWith(
24467           SDValue(N, 0),
24468           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
24469                       TLO.New, N->getOperand(1), N->getOperand(2)));
24470       return SDValue();
24471     }
24472   }
24473
24474   return SDValue();
24475 }
24476
24477 // Check whether a boolean test is testing a boolean value generated by
24478 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
24479 // code.
24480 //
24481 // Simplify the following patterns:
24482 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
24483 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
24484 // to (Op EFLAGS Cond)
24485 //
24486 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
24487 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
24488 // to (Op EFLAGS !Cond)
24489 //
24490 // where Op could be BRCOND or CMOV.
24491 //
24492 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
24493   // Quit if not CMP and SUB with its value result used.
24494   if (Cmp.getOpcode() != X86ISD::CMP &&
24495       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
24496       return SDValue();
24497
24498   // Quit if not used as a boolean value.
24499   if (CC != X86::COND_E && CC != X86::COND_NE)
24500     return SDValue();
24501
24502   // Check CMP operands. One of them should be 0 or 1 and the other should be
24503   // an SetCC or extended from it.
24504   SDValue Op1 = Cmp.getOperand(0);
24505   SDValue Op2 = Cmp.getOperand(1);
24506
24507   SDValue SetCC;
24508   const ConstantSDNode* C = nullptr;
24509   bool needOppositeCond = (CC == X86::COND_E);
24510   bool checkAgainstTrue = false; // Is it a comparison against 1?
24511
24512   if ((C = dyn_cast<ConstantSDNode>(Op1)))
24513     SetCC = Op2;
24514   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
24515     SetCC = Op1;
24516   else // Quit if all operands are not constants.
24517     return SDValue();
24518
24519   if (C->getZExtValue() == 1) {
24520     needOppositeCond = !needOppositeCond;
24521     checkAgainstTrue = true;
24522   } else if (C->getZExtValue() != 0)
24523     // Quit if the constant is neither 0 or 1.
24524     return SDValue();
24525
24526   bool truncatedToBoolWithAnd = false;
24527   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
24528   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
24529          SetCC.getOpcode() == ISD::TRUNCATE ||
24530          SetCC.getOpcode() == ISD::AND) {
24531     if (SetCC.getOpcode() == ISD::AND) {
24532       int OpIdx = -1;
24533       if (isOneConstant(SetCC.getOperand(0)))
24534         OpIdx = 1;
24535       if (isOneConstant(SetCC.getOperand(1)))
24536         OpIdx = 0;
24537       if (OpIdx == -1)
24538         break;
24539       SetCC = SetCC.getOperand(OpIdx);
24540       truncatedToBoolWithAnd = true;
24541     } else
24542       SetCC = SetCC.getOperand(0);
24543   }
24544
24545   switch (SetCC.getOpcode()) {
24546   case X86ISD::SETCC_CARRY:
24547     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24548     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24549     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24550     // truncated to i1 using 'and'.
24551     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24552       break;
24553     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24554            "Invalid use of SETCC_CARRY!");
24555     // FALL THROUGH
24556   case X86ISD::SETCC:
24557     // Set the condition code or opposite one if necessary.
24558     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24559     if (needOppositeCond)
24560       CC = X86::GetOppositeBranchCondition(CC);
24561     return SetCC.getOperand(1);
24562   case X86ISD::CMOV: {
24563     // Check whether false/true value has canonical one, i.e. 0 or 1.
24564     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24565     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24566     // Quit if true value is not a constant.
24567     if (!TVal)
24568       return SDValue();
24569     // Quit if false value is not a constant.
24570     if (!FVal) {
24571       SDValue Op = SetCC.getOperand(0);
24572       // Skip 'zext' or 'trunc' node.
24573       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24574           Op.getOpcode() == ISD::TRUNCATE)
24575         Op = Op.getOperand(0);
24576       // A special case for rdrand/rdseed, where 0 is set if false cond is
24577       // found.
24578       if ((Op.getOpcode() != X86ISD::RDRAND &&
24579            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24580         return SDValue();
24581     }
24582     // Quit if false value is not the constant 0 or 1.
24583     bool FValIsFalse = true;
24584     if (FVal && FVal->getZExtValue() != 0) {
24585       if (FVal->getZExtValue() != 1)
24586         return SDValue();
24587       // If FVal is 1, opposite cond is needed.
24588       needOppositeCond = !needOppositeCond;
24589       FValIsFalse = false;
24590     }
24591     // Quit if TVal is not the constant opposite of FVal.
24592     if (FValIsFalse && TVal->getZExtValue() != 1)
24593       return SDValue();
24594     if (!FValIsFalse && TVal->getZExtValue() != 0)
24595       return SDValue();
24596     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24597     if (needOppositeCond)
24598       CC = X86::GetOppositeBranchCondition(CC);
24599     return SetCC.getOperand(3);
24600   }
24601   }
24602
24603   return SDValue();
24604 }
24605
24606 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24607 /// Match:
24608 ///   (X86or (X86setcc) (X86setcc))
24609 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24610 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24611                                            X86::CondCode &CC1, SDValue &Flags,
24612                                            bool &isAnd) {
24613   if (Cond->getOpcode() == X86ISD::CMP) {
24614     if (!isNullConstant(Cond->getOperand(1)))
24615       return false;
24616
24617     Cond = Cond->getOperand(0);
24618   }
24619
24620   isAnd = false;
24621
24622   SDValue SetCC0, SetCC1;
24623   switch (Cond->getOpcode()) {
24624   default: return false;
24625   case ISD::AND:
24626   case X86ISD::AND:
24627     isAnd = true;
24628     // fallthru
24629   case ISD::OR:
24630   case X86ISD::OR:
24631     SetCC0 = Cond->getOperand(0);
24632     SetCC1 = Cond->getOperand(1);
24633     break;
24634   };
24635
24636   // Make sure we have SETCC nodes, using the same flags value.
24637   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24638       SetCC1.getOpcode() != X86ISD::SETCC ||
24639       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24640     return false;
24641
24642   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24643   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24644   Flags = SetCC0->getOperand(1);
24645   return true;
24646 }
24647
24648 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24649 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24650                                   TargetLowering::DAGCombinerInfo &DCI,
24651                                   const X86Subtarget *Subtarget) {
24652   SDLoc DL(N);
24653
24654   // If the flag operand isn't dead, don't touch this CMOV.
24655   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24656     return SDValue();
24657
24658   SDValue FalseOp = N->getOperand(0);
24659   SDValue TrueOp = N->getOperand(1);
24660   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24661   SDValue Cond = N->getOperand(3);
24662
24663   if (CC == X86::COND_E || CC == X86::COND_NE) {
24664     switch (Cond.getOpcode()) {
24665     default: break;
24666     case X86ISD::BSR:
24667     case X86ISD::BSF:
24668       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24669       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24670         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24671     }
24672   }
24673
24674   SDValue Flags;
24675
24676   Flags = checkBoolTestSetCCCombine(Cond, CC);
24677   if (Flags.getNode() &&
24678       // Extra check as FCMOV only supports a subset of X86 cond.
24679       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24680     SDValue Ops[] = { FalseOp, TrueOp,
24681                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24682     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24683   }
24684
24685   // If this is a select between two integer constants, try to do some
24686   // optimizations.  Note that the operands are ordered the opposite of SELECT
24687   // operands.
24688   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24689     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24690       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24691       // larger than FalseC (the false value).
24692       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24693         CC = X86::GetOppositeBranchCondition(CC);
24694         std::swap(TrueC, FalseC);
24695         std::swap(TrueOp, FalseOp);
24696       }
24697
24698       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24699       // This is efficient for any integer data type (including i8/i16) and
24700       // shift amount.
24701       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24702         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24703                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24704
24705         // Zero extend the condition if needed.
24706         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24707
24708         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24709         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24710                            DAG.getConstant(ShAmt, DL, MVT::i8));
24711         if (N->getNumValues() == 2)  // Dead flag value?
24712           return DCI.CombineTo(N, Cond, SDValue());
24713         return Cond;
24714       }
24715
24716       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24717       // for any integer data type, including i8/i16.
24718       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24719         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24720                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24721
24722         // Zero extend the condition if needed.
24723         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24724                            FalseC->getValueType(0), Cond);
24725         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24726                            SDValue(FalseC, 0));
24727
24728         if (N->getNumValues() == 2)  // Dead flag value?
24729           return DCI.CombineTo(N, Cond, SDValue());
24730         return Cond;
24731       }
24732
24733       // Optimize cases that will turn into an LEA instruction.  This requires
24734       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24735       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24736         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24737         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24738
24739         bool isFastMultiplier = false;
24740         if (Diff < 10) {
24741           switch ((unsigned char)Diff) {
24742           default: break;
24743           case 1:  // result = add base, cond
24744           case 2:  // result = lea base(    , cond*2)
24745           case 3:  // result = lea base(cond, cond*2)
24746           case 4:  // result = lea base(    , cond*4)
24747           case 5:  // result = lea base(cond, cond*4)
24748           case 8:  // result = lea base(    , cond*8)
24749           case 9:  // result = lea base(cond, cond*8)
24750             isFastMultiplier = true;
24751             break;
24752           }
24753         }
24754
24755         if (isFastMultiplier) {
24756           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24757           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24758                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24759           // Zero extend the condition if needed.
24760           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24761                              Cond);
24762           // Scale the condition by the difference.
24763           if (Diff != 1)
24764             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24765                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24766
24767           // Add the base if non-zero.
24768           if (FalseC->getAPIntValue() != 0)
24769             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24770                                SDValue(FalseC, 0));
24771           if (N->getNumValues() == 2)  // Dead flag value?
24772             return DCI.CombineTo(N, Cond, SDValue());
24773           return Cond;
24774         }
24775       }
24776     }
24777   }
24778
24779   // Handle these cases:
24780   //   (select (x != c), e, c) -> select (x != c), e, x),
24781   //   (select (x == c), c, e) -> select (x == c), x, e)
24782   // where the c is an integer constant, and the "select" is the combination
24783   // of CMOV and CMP.
24784   //
24785   // The rationale for this change is that the conditional-move from a constant
24786   // needs two instructions, however, conditional-move from a register needs
24787   // only one instruction.
24788   //
24789   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24790   //  some instruction-combining opportunities. This opt needs to be
24791   //  postponed as late as possible.
24792   //
24793   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24794     // the DCI.xxxx conditions are provided to postpone the optimization as
24795     // late as possible.
24796
24797     ConstantSDNode *CmpAgainst = nullptr;
24798     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24799         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24800         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24801
24802       if (CC == X86::COND_NE &&
24803           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24804         CC = X86::GetOppositeBranchCondition(CC);
24805         std::swap(TrueOp, FalseOp);
24806       }
24807
24808       if (CC == X86::COND_E &&
24809           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24810         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24811                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24812         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24813       }
24814     }
24815   }
24816
24817   // Fold and/or of setcc's to double CMOV:
24818   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24819   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24820   //
24821   // This combine lets us generate:
24822   //   cmovcc1 (jcc1 if we don't have CMOV)
24823   //   cmovcc2 (same)
24824   // instead of:
24825   //   setcc1
24826   //   setcc2
24827   //   and/or
24828   //   cmovne (jne if we don't have CMOV)
24829   // When we can't use the CMOV instruction, it might increase branch
24830   // mispredicts.
24831   // When we can use CMOV, or when there is no mispredict, this improves
24832   // throughput and reduces register pressure.
24833   //
24834   if (CC == X86::COND_NE) {
24835     SDValue Flags;
24836     X86::CondCode CC0, CC1;
24837     bool isAndSetCC;
24838     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24839       if (isAndSetCC) {
24840         std::swap(FalseOp, TrueOp);
24841         CC0 = X86::GetOppositeBranchCondition(CC0);
24842         CC1 = X86::GetOppositeBranchCondition(CC1);
24843       }
24844
24845       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24846         Flags};
24847       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24848       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24849       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24850       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24851       return CMOV;
24852     }
24853   }
24854
24855   return SDValue();
24856 }
24857
24858 /// PerformMulCombine - Optimize a single multiply with constant into two
24859 /// in order to implement it with two cheaper instructions, e.g.
24860 /// LEA + SHL, LEA + LEA.
24861 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24862                                  TargetLowering::DAGCombinerInfo &DCI) {
24863   // An imul is usually smaller than the alternative sequence.
24864   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24865     return SDValue();
24866
24867   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24868     return SDValue();
24869
24870   EVT VT = N->getValueType(0);
24871   if (VT != MVT::i64 && VT != MVT::i32)
24872     return SDValue();
24873
24874   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24875   if (!C)
24876     return SDValue();
24877   uint64_t MulAmt = C->getZExtValue();
24878   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24879     return SDValue();
24880
24881   uint64_t MulAmt1 = 0;
24882   uint64_t MulAmt2 = 0;
24883   if ((MulAmt % 9) == 0) {
24884     MulAmt1 = 9;
24885     MulAmt2 = MulAmt / 9;
24886   } else if ((MulAmt % 5) == 0) {
24887     MulAmt1 = 5;
24888     MulAmt2 = MulAmt / 5;
24889   } else if ((MulAmt % 3) == 0) {
24890     MulAmt1 = 3;
24891     MulAmt2 = MulAmt / 3;
24892   }
24893
24894   SDLoc DL(N);
24895   SDValue NewMul;
24896   if (MulAmt2 &&
24897       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24898
24899     if (isPowerOf2_64(MulAmt2) &&
24900         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24901       // If second multiplifer is pow2, issue it first. We want the multiply by
24902       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24903       // is an add.
24904       std::swap(MulAmt1, MulAmt2);
24905
24906     if (isPowerOf2_64(MulAmt1))
24907       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24908                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24909     else
24910       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24911                            DAG.getConstant(MulAmt1, DL, VT));
24912
24913     if (isPowerOf2_64(MulAmt2))
24914       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24915                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24916     else
24917       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24918                            DAG.getConstant(MulAmt2, DL, VT));
24919   }
24920
24921   if (!NewMul) {
24922     assert(MulAmt != 0 && MulAmt != (VT == MVT::i64 ? UINT64_MAX : UINT32_MAX)
24923            && "Both cases that could cause potential overflows should have "
24924               "already been handled.");
24925     if (isPowerOf2_64(MulAmt - 1))
24926       // (mul x, 2^N + 1) => (add (shl x, N), x)
24927       NewMul = DAG.getNode(ISD::ADD, DL, VT, N->getOperand(0),
24928                                 DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24929                                 DAG.getConstant(Log2_64(MulAmt - 1), DL,
24930                                 MVT::i8)));
24931
24932     else if (isPowerOf2_64(MulAmt + 1))
24933       // (mul x, 2^N - 1) => (sub (shl x, N), x)
24934       NewMul = DAG.getNode(ISD::SUB, DL, VT, DAG.getNode(ISD::SHL, DL, VT,
24935                                 N->getOperand(0),
24936                                 DAG.getConstant(Log2_64(MulAmt + 1),
24937                                 DL, MVT::i8)), N->getOperand(0));
24938   }
24939
24940   if (NewMul)
24941     // Do not add new nodes to DAG combiner worklist.
24942     DCI.CombineTo(N, NewMul, false);
24943
24944   return SDValue();
24945 }
24946
24947 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24948   SDValue N0 = N->getOperand(0);
24949   SDValue N1 = N->getOperand(1);
24950   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24951   EVT VT = N0.getValueType();
24952
24953   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24954   // since the result of setcc_c is all zero's or all ones.
24955   if (VT.isInteger() && !VT.isVector() &&
24956       N1C && N0.getOpcode() == ISD::AND &&
24957       N0.getOperand(1).getOpcode() == ISD::Constant) {
24958     SDValue N00 = N0.getOperand(0);
24959     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24960     APInt ShAmt = N1C->getAPIntValue();
24961     Mask = Mask.shl(ShAmt);
24962     bool MaskOK = false;
24963     // We can handle cases concerning bit-widening nodes containing setcc_c if
24964     // we carefully interrogate the mask to make sure we are semantics
24965     // preserving.
24966     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24967     // of the underlying setcc_c operation if the setcc_c was zero extended.
24968     // Consider the following example:
24969     //   zext(setcc_c)                 -> i32 0x0000FFFF
24970     //   c1                            -> i32 0x0000FFFF
24971     //   c2                            -> i32 0x00000001
24972     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24973     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24974     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24975       MaskOK = true;
24976     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24977                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24978       MaskOK = true;
24979     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24980                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24981                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24982       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24983     }
24984     if (MaskOK && Mask != 0) {
24985       SDLoc DL(N);
24986       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24987     }
24988   }
24989
24990   // Hardware support for vector shifts is sparse which makes us scalarize the
24991   // vector operations in many cases. Also, on sandybridge ADD is faster than
24992   // shl.
24993   // (shl V, 1) -> add V,V
24994   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24995     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24996       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24997       // We shift all of the values by one. In many cases we do not have
24998       // hardware support for this operation. This is better expressed as an ADD
24999       // of two values.
25000       if (N1SplatC->getAPIntValue() == 1)
25001         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
25002     }
25003
25004   return SDValue();
25005 }
25006
25007 /// \brief Returns a vector of 0s if the node in input is a vector logical
25008 /// shift by a constant amount which is known to be bigger than or equal
25009 /// to the vector element size in bits.
25010 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
25011                                       const X86Subtarget *Subtarget) {
25012   EVT VT = N->getValueType(0);
25013
25014   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
25015       (!Subtarget->hasInt256() ||
25016        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
25017     return SDValue();
25018
25019   SDValue Amt = N->getOperand(1);
25020   SDLoc DL(N);
25021   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
25022     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
25023       APInt ShiftAmt = AmtSplat->getAPIntValue();
25024       unsigned MaxAmount =
25025         VT.getSimpleVT().getVectorElementType().getSizeInBits();
25026
25027       // SSE2/AVX2 logical shifts always return a vector of 0s
25028       // if the shift amount is bigger than or equal to
25029       // the element size. The constant shift amount will be
25030       // encoded as a 8-bit immediate.
25031       if (ShiftAmt.trunc(8).uge(MaxAmount))
25032         return getZeroVector(VT.getSimpleVT(), Subtarget, DAG, DL);
25033     }
25034
25035   return SDValue();
25036 }
25037
25038 /// PerformShiftCombine - Combine shifts.
25039 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
25040                                    TargetLowering::DAGCombinerInfo &DCI,
25041                                    const X86Subtarget *Subtarget) {
25042   if (N->getOpcode() == ISD::SHL)
25043     if (SDValue V = PerformSHLCombine(N, DAG))
25044       return V;
25045
25046   // Try to fold this logical shift into a zero vector.
25047   if (N->getOpcode() != ISD::SRA)
25048     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
25049       return V;
25050
25051   return SDValue();
25052 }
25053
25054 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
25055 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
25056 // and friends.  Likewise for OR -> CMPNEQSS.
25057 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
25058                             TargetLowering::DAGCombinerInfo &DCI,
25059                             const X86Subtarget *Subtarget) {
25060   unsigned opcode;
25061
25062   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
25063   // we're requiring SSE2 for both.
25064   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
25065     SDValue N0 = N->getOperand(0);
25066     SDValue N1 = N->getOperand(1);
25067     SDValue CMP0 = N0->getOperand(1);
25068     SDValue CMP1 = N1->getOperand(1);
25069     SDLoc DL(N);
25070
25071     // The SETCCs should both refer to the same CMP.
25072     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
25073       return SDValue();
25074
25075     SDValue CMP00 = CMP0->getOperand(0);
25076     SDValue CMP01 = CMP0->getOperand(1);
25077     EVT     VT    = CMP00.getValueType();
25078
25079     if (VT == MVT::f32 || VT == MVT::f64) {
25080       bool ExpectingFlags = false;
25081       // Check for any users that want flags:
25082       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
25083            !ExpectingFlags && UI != UE; ++UI)
25084         switch (UI->getOpcode()) {
25085         default:
25086         case ISD::BR_CC:
25087         case ISD::BRCOND:
25088         case ISD::SELECT:
25089           ExpectingFlags = true;
25090           break;
25091         case ISD::CopyToReg:
25092         case ISD::SIGN_EXTEND:
25093         case ISD::ZERO_EXTEND:
25094         case ISD::ANY_EXTEND:
25095           break;
25096         }
25097
25098       if (!ExpectingFlags) {
25099         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
25100         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
25101
25102         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
25103           X86::CondCode tmp = cc0;
25104           cc0 = cc1;
25105           cc1 = tmp;
25106         }
25107
25108         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
25109             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
25110           // FIXME: need symbolic constants for these magic numbers.
25111           // See X86ATTInstPrinter.cpp:printSSECC().
25112           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
25113           if (Subtarget->hasAVX512()) {
25114             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
25115                                          CMP01,
25116                                          DAG.getConstant(x86cc, DL, MVT::i8));
25117             if (N->getValueType(0) != MVT::i1)
25118               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
25119                                  FSetCC);
25120             return FSetCC;
25121           }
25122           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
25123                                               CMP00.getValueType(), CMP00, CMP01,
25124                                               DAG.getConstant(x86cc, DL,
25125                                                               MVT::i8));
25126
25127           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
25128           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
25129
25130           if (is64BitFP && !Subtarget->is64Bit()) {
25131             // On a 32-bit target, we cannot bitcast the 64-bit float to a
25132             // 64-bit integer, since that's not a legal type. Since
25133             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
25134             // bits, but can do this little dance to extract the lowest 32 bits
25135             // and work with those going forward.
25136             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
25137                                            OnesOrZeroesF);
25138             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
25139             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
25140                                         Vector32, DAG.getIntPtrConstant(0, DL));
25141             IntVT = MVT::i32;
25142           }
25143
25144           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
25145           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
25146                                       DAG.getConstant(1, DL, IntVT));
25147           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
25148                                               ANDed);
25149           return OneBitOfTruth;
25150         }
25151       }
25152     }
25153   }
25154   return SDValue();
25155 }
25156
25157 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
25158 /// so it can be folded inside ANDNP.
25159 static bool CanFoldXORWithAllOnes(const SDNode *N) {
25160   EVT VT = N->getValueType(0);
25161
25162   // Match direct AllOnes for 128 and 256-bit vectors
25163   if (ISD::isBuildVectorAllOnes(N))
25164     return true;
25165
25166   // Look through a bit convert.
25167   if (N->getOpcode() == ISD::BITCAST)
25168     N = N->getOperand(0).getNode();
25169
25170   // Sometimes the operand may come from a insert_subvector building a 256-bit
25171   // allones vector
25172   if (VT.is256BitVector() &&
25173       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
25174     SDValue V1 = N->getOperand(0);
25175     SDValue V2 = N->getOperand(1);
25176
25177     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
25178         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
25179         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
25180         ISD::isBuildVectorAllOnes(V2.getNode()))
25181       return true;
25182   }
25183
25184   return false;
25185 }
25186
25187 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
25188 // register. In most cases we actually compare or select YMM-sized registers
25189 // and mixing the two types creates horrible code. This method optimizes
25190 // some of the transition sequences.
25191 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
25192                                  TargetLowering::DAGCombinerInfo &DCI,
25193                                  const X86Subtarget *Subtarget) {
25194   EVT VT = N->getValueType(0);
25195   if (!VT.is256BitVector())
25196     return SDValue();
25197
25198   assert((N->getOpcode() == ISD::ANY_EXTEND ||
25199           N->getOpcode() == ISD::ZERO_EXTEND ||
25200           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
25201
25202   SDValue Narrow = N->getOperand(0);
25203   EVT NarrowVT = Narrow->getValueType(0);
25204   if (!NarrowVT.is128BitVector())
25205     return SDValue();
25206
25207   if (Narrow->getOpcode() != ISD::XOR &&
25208       Narrow->getOpcode() != ISD::AND &&
25209       Narrow->getOpcode() != ISD::OR)
25210     return SDValue();
25211
25212   SDValue N0  = Narrow->getOperand(0);
25213   SDValue N1  = Narrow->getOperand(1);
25214   SDLoc DL(Narrow);
25215
25216   // The Left side has to be a trunc.
25217   if (N0.getOpcode() != ISD::TRUNCATE)
25218     return SDValue();
25219
25220   // The type of the truncated inputs.
25221   EVT WideVT = N0->getOperand(0)->getValueType(0);
25222   if (WideVT != VT)
25223     return SDValue();
25224
25225   // The right side has to be a 'trunc' or a constant vector.
25226   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
25227   ConstantSDNode *RHSConstSplat = nullptr;
25228   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
25229     RHSConstSplat = RHSBV->getConstantSplatNode();
25230   if (!RHSTrunc && !RHSConstSplat)
25231     return SDValue();
25232
25233   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25234
25235   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
25236     return SDValue();
25237
25238   // Set N0 and N1 to hold the inputs to the new wide operation.
25239   N0 = N0->getOperand(0);
25240   if (RHSConstSplat) {
25241     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
25242                      SDValue(RHSConstSplat, 0));
25243     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
25244     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
25245   } else if (RHSTrunc) {
25246     N1 = N1->getOperand(0);
25247   }
25248
25249   // Generate the wide operation.
25250   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
25251   unsigned Opcode = N->getOpcode();
25252   switch (Opcode) {
25253   case ISD::ANY_EXTEND:
25254     return Op;
25255   case ISD::ZERO_EXTEND: {
25256     unsigned InBits = NarrowVT.getScalarSizeInBits();
25257     APInt Mask = APInt::getAllOnesValue(InBits);
25258     Mask = Mask.zext(VT.getScalarSizeInBits());
25259     return DAG.getNode(ISD::AND, DL, VT,
25260                        Op, DAG.getConstant(Mask, DL, VT));
25261   }
25262   case ISD::SIGN_EXTEND:
25263     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
25264                        Op, DAG.getValueType(NarrowVT));
25265   default:
25266     llvm_unreachable("Unexpected opcode");
25267   }
25268 }
25269
25270 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
25271                                  TargetLowering::DAGCombinerInfo &DCI,
25272                                  const X86Subtarget *Subtarget) {
25273   SDValue N0 = N->getOperand(0);
25274   SDValue N1 = N->getOperand(1);
25275   SDLoc DL(N);
25276
25277   // A vector zext_in_reg may be represented as a shuffle,
25278   // feeding into a bitcast (this represents anyext) feeding into
25279   // an and with a mask.
25280   // We'd like to try to combine that into a shuffle with zero
25281   // plus a bitcast, removing the and.
25282   if (N0.getOpcode() != ISD::BITCAST ||
25283       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
25284     return SDValue();
25285
25286   // The other side of the AND should be a splat of 2^C, where C
25287   // is the number of bits in the source type.
25288   if (N1.getOpcode() == ISD::BITCAST)
25289     N1 = N1.getOperand(0);
25290   if (N1.getOpcode() != ISD::BUILD_VECTOR)
25291     return SDValue();
25292   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
25293
25294   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
25295   EVT SrcType = Shuffle->getValueType(0);
25296
25297   // We expect a single-source shuffle
25298   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
25299     return SDValue();
25300
25301   unsigned SrcSize = SrcType.getScalarSizeInBits();
25302
25303   APInt SplatValue, SplatUndef;
25304   unsigned SplatBitSize;
25305   bool HasAnyUndefs;
25306   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
25307                                 SplatBitSize, HasAnyUndefs))
25308     return SDValue();
25309
25310   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
25311   // Make sure the splat matches the mask we expect
25312   if (SplatBitSize > ResSize ||
25313       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
25314     return SDValue();
25315
25316   // Make sure the input and output size make sense
25317   if (SrcSize >= ResSize || ResSize % SrcSize)
25318     return SDValue();
25319
25320   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
25321   // The number of u's between each two values depends on the ratio between
25322   // the source and dest type.
25323   unsigned ZextRatio = ResSize / SrcSize;
25324   bool IsZext = true;
25325   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
25326     if (i % ZextRatio) {
25327       if (Shuffle->getMaskElt(i) > 0) {
25328         // Expected undef
25329         IsZext = false;
25330         break;
25331       }
25332     } else {
25333       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
25334         // Expected element number
25335         IsZext = false;
25336         break;
25337       }
25338     }
25339   }
25340
25341   if (!IsZext)
25342     return SDValue();
25343
25344   // Ok, perform the transformation - replace the shuffle with
25345   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
25346   // (instead of undef) where the k elements come from the zero vector.
25347   SmallVector<int, 8> Mask;
25348   unsigned NumElems = SrcType.getVectorNumElements();
25349   for (unsigned i = 0; i < NumElems; ++i)
25350     if (i % ZextRatio)
25351       Mask.push_back(NumElems);
25352     else
25353       Mask.push_back(i / ZextRatio);
25354
25355   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
25356     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
25357   return DAG.getBitcast(N0.getValueType(), NewShuffle);
25358 }
25359
25360 /// If both input operands of a logic op are being cast from floating point
25361 /// types, try to convert this into a floating point logic node to avoid
25362 /// unnecessary moves from SSE to integer registers.
25363 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
25364                                         const X86Subtarget *Subtarget) {
25365   unsigned FPOpcode = ISD::DELETED_NODE;
25366   if (N->getOpcode() == ISD::AND)
25367     FPOpcode = X86ISD::FAND;
25368   else if (N->getOpcode() == ISD::OR)
25369     FPOpcode = X86ISD::FOR;
25370   else if (N->getOpcode() == ISD::XOR)
25371     FPOpcode = X86ISD::FXOR;
25372
25373   assert(FPOpcode != ISD::DELETED_NODE &&
25374          "Unexpected input node for FP logic conversion");
25375
25376   EVT VT = N->getValueType(0);
25377   SDValue N0 = N->getOperand(0);
25378   SDValue N1 = N->getOperand(1);
25379   SDLoc DL(N);
25380   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
25381       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
25382        (Subtarget->hasSSE2() && VT == MVT::i64))) {
25383     SDValue N00 = N0.getOperand(0);
25384     SDValue N10 = N1.getOperand(0);
25385     EVT N00Type = N00.getValueType();
25386     EVT N10Type = N10.getValueType();
25387     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
25388       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
25389       return DAG.getBitcast(VT, FPLogic);
25390     }
25391   }
25392   return SDValue();
25393 }
25394
25395 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
25396                                  TargetLowering::DAGCombinerInfo &DCI,
25397                                  const X86Subtarget *Subtarget) {
25398   if (DCI.isBeforeLegalizeOps())
25399     return SDValue();
25400
25401   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
25402     return Zext;
25403
25404   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25405     return R;
25406
25407   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25408     return FPLogic;
25409
25410   EVT VT = N->getValueType(0);
25411   SDValue N0 = N->getOperand(0);
25412   SDValue N1 = N->getOperand(1);
25413   SDLoc DL(N);
25414
25415   // Create BEXTR instructions
25416   // BEXTR is ((X >> imm) & (2**size-1))
25417   if (VT == MVT::i32 || VT == MVT::i64) {
25418     // Check for BEXTR.
25419     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
25420         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
25421       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
25422       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25423       if (MaskNode && ShiftNode) {
25424         uint64_t Mask = MaskNode->getZExtValue();
25425         uint64_t Shift = ShiftNode->getZExtValue();
25426         if (isMask_64(Mask)) {
25427           uint64_t MaskSize = countPopulation(Mask);
25428           if (Shift + MaskSize <= VT.getSizeInBits())
25429             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
25430                                DAG.getConstant(Shift | (MaskSize << 8), DL,
25431                                                VT));
25432         }
25433       }
25434     } // BEXTR
25435
25436     return SDValue();
25437   }
25438
25439   // Want to form ANDNP nodes:
25440   // 1) In the hopes of then easily combining them with OR and AND nodes
25441   //    to form PBLEND/PSIGN.
25442   // 2) To match ANDN packed intrinsics
25443   if (VT != MVT::v2i64 && VT != MVT::v4i64)
25444     return SDValue();
25445
25446   // Check LHS for vnot
25447   if (N0.getOpcode() == ISD::XOR &&
25448       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
25449       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
25450     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
25451
25452   // Check RHS for vnot
25453   if (N1.getOpcode() == ISD::XOR &&
25454       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
25455       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
25456     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
25457
25458   return SDValue();
25459 }
25460
25461 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
25462                                 TargetLowering::DAGCombinerInfo &DCI,
25463                                 const X86Subtarget *Subtarget) {
25464   if (DCI.isBeforeLegalizeOps())
25465     return SDValue();
25466
25467   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25468     return R;
25469
25470   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25471     return FPLogic;
25472
25473   SDValue N0 = N->getOperand(0);
25474   SDValue N1 = N->getOperand(1);
25475   EVT VT = N->getValueType(0);
25476
25477   // look for psign/blend
25478   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
25479     if (!Subtarget->hasSSSE3() ||
25480         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
25481       return SDValue();
25482
25483     // Canonicalize pandn to RHS
25484     if (N0.getOpcode() == X86ISD::ANDNP)
25485       std::swap(N0, N1);
25486     // or (and (m, y), (pandn m, x))
25487     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
25488       SDValue Mask = N1.getOperand(0);
25489       SDValue X    = N1.getOperand(1);
25490       SDValue Y;
25491       if (N0.getOperand(0) == Mask)
25492         Y = N0.getOperand(1);
25493       if (N0.getOperand(1) == Mask)
25494         Y = N0.getOperand(0);
25495
25496       // Check to see if the mask appeared in both the AND and ANDNP and
25497       if (!Y.getNode())
25498         return SDValue();
25499
25500       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
25501       // Look through mask bitcast.
25502       if (Mask.getOpcode() == ISD::BITCAST)
25503         Mask = Mask.getOperand(0);
25504       if (X.getOpcode() == ISD::BITCAST)
25505         X = X.getOperand(0);
25506       if (Y.getOpcode() == ISD::BITCAST)
25507         Y = Y.getOperand(0);
25508
25509       EVT MaskVT = Mask.getValueType();
25510
25511       // Validate that the Mask operand is a vector sra node.
25512       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
25513       // there is no psrai.b
25514       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
25515       unsigned SraAmt = ~0;
25516       if (Mask.getOpcode() == ISD::SRA) {
25517         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
25518           if (auto *AmtConst = AmtBV->getConstantSplatNode())
25519             SraAmt = AmtConst->getZExtValue();
25520       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
25521         SDValue SraC = Mask.getOperand(1);
25522         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
25523       }
25524       if ((SraAmt + 1) != EltBits)
25525         return SDValue();
25526
25527       SDLoc DL(N);
25528
25529       // Now we know we at least have a plendvb with the mask val.  See if
25530       // we can form a psignb/w/d.
25531       // psign = x.type == y.type == mask.type && y = sub(0, x);
25532       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
25533           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
25534           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
25535         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
25536                "Unsupported VT for PSIGN");
25537         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
25538         return DAG.getBitcast(VT, Mask);
25539       }
25540       // PBLENDVB only available on SSE 4.1
25541       if (!Subtarget->hasSSE41())
25542         return SDValue();
25543
25544       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
25545
25546       X = DAG.getBitcast(BlendVT, X);
25547       Y = DAG.getBitcast(BlendVT, Y);
25548       Mask = DAG.getBitcast(BlendVT, Mask);
25549       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
25550       return DAG.getBitcast(VT, Mask);
25551     }
25552   }
25553
25554   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
25555     return SDValue();
25556
25557   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
25558   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
25559
25560   // SHLD/SHRD instructions have lower register pressure, but on some
25561   // platforms they have higher latency than the equivalent
25562   // series of shifts/or that would otherwise be generated.
25563   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25564   // have higher latencies and we are not optimizing for size.
25565   if (!OptForSize && Subtarget->isSHLDSlow())
25566     return SDValue();
25567
25568   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25569     std::swap(N0, N1);
25570   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25571     return SDValue();
25572   if (!N0.hasOneUse() || !N1.hasOneUse())
25573     return SDValue();
25574
25575   SDValue ShAmt0 = N0.getOperand(1);
25576   if (ShAmt0.getValueType() != MVT::i8)
25577     return SDValue();
25578   SDValue ShAmt1 = N1.getOperand(1);
25579   if (ShAmt1.getValueType() != MVT::i8)
25580     return SDValue();
25581   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25582     ShAmt0 = ShAmt0.getOperand(0);
25583   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25584     ShAmt1 = ShAmt1.getOperand(0);
25585
25586   SDLoc DL(N);
25587   unsigned Opc = X86ISD::SHLD;
25588   SDValue Op0 = N0.getOperand(0);
25589   SDValue Op1 = N1.getOperand(0);
25590   if (ShAmt0.getOpcode() == ISD::SUB) {
25591     Opc = X86ISD::SHRD;
25592     std::swap(Op0, Op1);
25593     std::swap(ShAmt0, ShAmt1);
25594   }
25595
25596   unsigned Bits = VT.getSizeInBits();
25597   if (ShAmt1.getOpcode() == ISD::SUB) {
25598     SDValue Sum = ShAmt1.getOperand(0);
25599     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25600       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25601       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25602         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25603       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25604         return DAG.getNode(Opc, DL, VT,
25605                            Op0, Op1,
25606                            DAG.getNode(ISD::TRUNCATE, DL,
25607                                        MVT::i8, ShAmt0));
25608     }
25609   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25610     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25611     if (ShAmt0C &&
25612         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25613       return DAG.getNode(Opc, DL, VT,
25614                          N0.getOperand(0), N1.getOperand(0),
25615                          DAG.getNode(ISD::TRUNCATE, DL,
25616                                        MVT::i8, ShAmt0));
25617   }
25618
25619   return SDValue();
25620 }
25621
25622 // Generate NEG and CMOV for integer abs.
25623 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25624   EVT VT = N->getValueType(0);
25625
25626   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25627   // 8-bit integer abs to NEG and CMOV.
25628   if (VT.isInteger() && VT.getSizeInBits() == 8)
25629     return SDValue();
25630
25631   SDValue N0 = N->getOperand(0);
25632   SDValue N1 = N->getOperand(1);
25633   SDLoc DL(N);
25634
25635   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25636   // and change it to SUB and CMOV.
25637   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25638       N0.getOpcode() == ISD::ADD &&
25639       N0.getOperand(1) == N1 &&
25640       N1.getOpcode() == ISD::SRA &&
25641       N1.getOperand(0) == N0.getOperand(0))
25642     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25643       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25644         // Generate SUB & CMOV.
25645         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25646                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25647
25648         SDValue Ops[] = { N0.getOperand(0), Neg,
25649                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25650                           SDValue(Neg.getNode(), 1) };
25651         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25652       }
25653   return SDValue();
25654 }
25655
25656 // Try to turn tests against the signbit in the form of:
25657 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25658 // into:
25659 //   SETGT(X, -1)
25660 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25661   // This is only worth doing if the output type is i8.
25662   if (N->getValueType(0) != MVT::i8)
25663     return SDValue();
25664
25665   SDValue N0 = N->getOperand(0);
25666   SDValue N1 = N->getOperand(1);
25667
25668   // We should be performing an xor against a truncated shift.
25669   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25670     return SDValue();
25671
25672   // Make sure we are performing an xor against one.
25673   if (!isOneConstant(N1))
25674     return SDValue();
25675
25676   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25677   SDValue Shift = N0.getOperand(0);
25678   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25679     return SDValue();
25680
25681   // Make sure we are truncating from one of i16, i32 or i64.
25682   EVT ShiftTy = Shift.getValueType();
25683   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25684     return SDValue();
25685
25686   // Make sure the shift amount extracts the sign bit.
25687   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25688       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25689     return SDValue();
25690
25691   // Create a greater-than comparison against -1.
25692   // N.B. Using SETGE against 0 works but we want a canonical looking
25693   // comparison, using SETGT matches up with what TranslateX86CC.
25694   SDLoc DL(N);
25695   SDValue ShiftOp = Shift.getOperand(0);
25696   EVT ShiftOpTy = ShiftOp.getValueType();
25697   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25698                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25699   return Cond;
25700 }
25701
25702 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25703                                  TargetLowering::DAGCombinerInfo &DCI,
25704                                  const X86Subtarget *Subtarget) {
25705   if (DCI.isBeforeLegalizeOps())
25706     return SDValue();
25707
25708   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25709     return RV;
25710
25711   if (Subtarget->hasCMov())
25712     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25713       return RV;
25714
25715   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25716     return FPLogic;
25717
25718   return SDValue();
25719 }
25720
25721 /// This function detects the AVG pattern between vectors of unsigned i8/i16,
25722 /// which is c = (a + b + 1) / 2, and replace this operation with the efficient
25723 /// X86ISD::AVG instruction.
25724 static SDValue detectAVGPattern(SDValue In, EVT VT, SelectionDAG &DAG,
25725                                 const X86Subtarget *Subtarget, SDLoc DL) {
25726   if (!VT.isVector() || !VT.isSimple())
25727     return SDValue();
25728   EVT InVT = In.getValueType();
25729   unsigned NumElems = VT.getVectorNumElements();
25730
25731   EVT ScalarVT = VT.getVectorElementType();
25732   if (!((ScalarVT == MVT::i8 || ScalarVT == MVT::i16) &&
25733         isPowerOf2_32(NumElems)))
25734     return SDValue();
25735
25736   // InScalarVT is the intermediate type in AVG pattern and it should be greater
25737   // than the original input type (i8/i16).
25738   EVT InScalarVT = InVT.getVectorElementType();
25739   if (InScalarVT.getSizeInBits() <= ScalarVT.getSizeInBits())
25740     return SDValue();
25741
25742   if (Subtarget->hasAVX512()) {
25743     if (VT.getSizeInBits() > 512)
25744       return SDValue();
25745   } else if (Subtarget->hasAVX2()) {
25746     if (VT.getSizeInBits() > 256)
25747       return SDValue();
25748   } else {
25749     if (VT.getSizeInBits() > 128)
25750       return SDValue();
25751   }
25752
25753   // Detect the following pattern:
25754   //
25755   //   %1 = zext <N x i8> %a to <N x i32>
25756   //   %2 = zext <N x i8> %b to <N x i32>
25757   //   %3 = add nuw nsw <N x i32> %1, <i32 1 x N>
25758   //   %4 = add nuw nsw <N x i32> %3, %2
25759   //   %5 = lshr <N x i32> %N, <i32 1 x N>
25760   //   %6 = trunc <N x i32> %5 to <N x i8>
25761   //
25762   // In AVX512, the last instruction can also be a trunc store.
25763
25764   if (In.getOpcode() != ISD::SRL)
25765     return SDValue();
25766
25767   // A lambda checking the given SDValue is a constant vector and each element
25768   // is in the range [Min, Max].
25769   auto IsConstVectorInRange = [](SDValue V, unsigned Min, unsigned Max) {
25770     BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(V);
25771     if (!BV || !BV->isConstant())
25772       return false;
25773     for (unsigned i = 0, e = V.getNumOperands(); i < e; i++) {
25774       ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(i));
25775       if (!C)
25776         return false;
25777       uint64_t Val = C->getZExtValue();
25778       if (Val < Min || Val > Max)
25779         return false;
25780     }
25781     return true;
25782   };
25783
25784   // Check if each element of the vector is left-shifted by one.
25785   auto LHS = In.getOperand(0);
25786   auto RHS = In.getOperand(1);
25787   if (!IsConstVectorInRange(RHS, 1, 1))
25788     return SDValue();
25789   if (LHS.getOpcode() != ISD::ADD)
25790     return SDValue();
25791
25792   // Detect a pattern of a + b + 1 where the order doesn't matter.
25793   SDValue Operands[3];
25794   Operands[0] = LHS.getOperand(0);
25795   Operands[1] = LHS.getOperand(1);
25796
25797   // Take care of the case when one of the operands is a constant vector whose
25798   // element is in the range [1, 256].
25799   if (IsConstVectorInRange(Operands[1], 1, ScalarVT == MVT::i8 ? 256 : 65536) &&
25800       Operands[0].getOpcode() == ISD::ZERO_EXTEND &&
25801       Operands[0].getOperand(0).getValueType() == VT) {
25802     // The pattern is detected. Subtract one from the constant vector, then
25803     // demote it and emit X86ISD::AVG instruction.
25804     SDValue One = DAG.getConstant(1, DL, InScalarVT);
25805     SDValue Ones = DAG.getNode(ISD::BUILD_VECTOR, DL, InVT,
25806                                SmallVector<SDValue, 8>(NumElems, One));
25807     Operands[1] = DAG.getNode(ISD::SUB, DL, InVT, Operands[1], Ones);
25808     Operands[1] = DAG.getNode(ISD::TRUNCATE, DL, VT, Operands[1]);
25809     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
25810                        Operands[1]);
25811   }
25812
25813   if (Operands[0].getOpcode() == ISD::ADD)
25814     std::swap(Operands[0], Operands[1]);
25815   else if (Operands[1].getOpcode() != ISD::ADD)
25816     return SDValue();
25817   Operands[2] = Operands[1].getOperand(0);
25818   Operands[1] = Operands[1].getOperand(1);
25819
25820   // Now we have three operands of two additions. Check that one of them is a
25821   // constant vector with ones, and the other two are promoted from i8/i16.
25822   for (int i = 0; i < 3; ++i) {
25823     if (!IsConstVectorInRange(Operands[i], 1, 1))
25824       continue;
25825     std::swap(Operands[i], Operands[2]);
25826
25827     // Check if Operands[0] and Operands[1] are results of type promotion.
25828     for (int j = 0; j < 2; ++j)
25829       if (Operands[j].getOpcode() != ISD::ZERO_EXTEND ||
25830           Operands[j].getOperand(0).getValueType() != VT)
25831         return SDValue();
25832
25833     // The pattern is detected, emit X86ISD::AVG instruction.
25834     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
25835                        Operands[1].getOperand(0));
25836   }
25837
25838   return SDValue();
25839 }
25840
25841 static SDValue PerformTRUNCATECombine(SDNode *N, SelectionDAG &DAG,
25842                                       const X86Subtarget *Subtarget) {
25843   return detectAVGPattern(N->getOperand(0), N->getValueType(0), DAG, Subtarget,
25844                           SDLoc(N));
25845 }
25846
25847 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25848 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25849                                   TargetLowering::DAGCombinerInfo &DCI,
25850                                   const X86Subtarget *Subtarget) {
25851   LoadSDNode *Ld = cast<LoadSDNode>(N);
25852   EVT RegVT = Ld->getValueType(0);
25853   EVT MemVT = Ld->getMemoryVT();
25854   SDLoc dl(Ld);
25855   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25856
25857   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25858   // into two 16-byte operations.
25859   ISD::LoadExtType Ext = Ld->getExtensionType();
25860   bool Fast;
25861   unsigned AddressSpace = Ld->getAddressSpace();
25862   unsigned Alignment = Ld->getAlignment();
25863   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25864       Ext == ISD::NON_EXTLOAD &&
25865       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25866                              AddressSpace, Alignment, &Fast) && !Fast) {
25867     unsigned NumElems = RegVT.getVectorNumElements();
25868     if (NumElems < 2)
25869       return SDValue();
25870
25871     SDValue Ptr = Ld->getBasePtr();
25872     SDValue Increment =
25873         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25874
25875     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25876                                   NumElems/2);
25877     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25878                                 Ld->getPointerInfo(), Ld->isVolatile(),
25879                                 Ld->isNonTemporal(), Ld->isInvariant(),
25880                                 Alignment);
25881     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25882     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25883                                 Ld->getPointerInfo(), Ld->isVolatile(),
25884                                 Ld->isNonTemporal(), Ld->isInvariant(),
25885                                 std::min(16U, Alignment));
25886     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25887                              Load1.getValue(1),
25888                              Load2.getValue(1));
25889
25890     SDValue NewVec = DAG.getUNDEF(RegVT);
25891     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25892     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25893     return DCI.CombineTo(N, NewVec, TF, true);
25894   }
25895
25896   return SDValue();
25897 }
25898
25899 /// PerformMLOADCombine - Resolve extending loads
25900 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25901                                    TargetLowering::DAGCombinerInfo &DCI,
25902                                    const X86Subtarget *Subtarget) {
25903   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25904   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25905     return SDValue();
25906
25907   EVT VT = Mld->getValueType(0);
25908   unsigned NumElems = VT.getVectorNumElements();
25909   EVT LdVT = Mld->getMemoryVT();
25910   SDLoc dl(Mld);
25911
25912   assert(LdVT != VT && "Cannot extend to the same type");
25913   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25914   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25915   // From, To sizes and ElemCount must be pow of two
25916   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25917     "Unexpected size for extending masked load");
25918
25919   unsigned SizeRatio  = ToSz / FromSz;
25920   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25921
25922   // Create a type on which we perform the shuffle
25923   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25924           LdVT.getScalarType(), NumElems*SizeRatio);
25925   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25926
25927   // Convert Src0 value
25928   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25929   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25930     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25931     for (unsigned i = 0; i != NumElems; ++i)
25932       ShuffleVec[i] = i * SizeRatio;
25933
25934     // Can't shuffle using an illegal type.
25935     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25936            "WideVecVT should be legal");
25937     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25938                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25939   }
25940   // Prepare the new mask
25941   SDValue NewMask;
25942   SDValue Mask = Mld->getMask();
25943   if (Mask.getValueType() == VT) {
25944     // Mask and original value have the same type
25945     NewMask = DAG.getBitcast(WideVecVT, Mask);
25946     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25947     for (unsigned i = 0; i != NumElems; ++i)
25948       ShuffleVec[i] = i * SizeRatio;
25949     for (unsigned i = NumElems; i != NumElems * SizeRatio; ++i)
25950       ShuffleVec[i] = NumElems * SizeRatio;
25951     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25952                                    DAG.getConstant(0, dl, WideVecVT),
25953                                    &ShuffleVec[0]);
25954   }
25955   else {
25956     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25957     unsigned WidenNumElts = NumElems*SizeRatio;
25958     unsigned MaskNumElts = VT.getVectorNumElements();
25959     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25960                                      WidenNumElts);
25961
25962     unsigned NumConcat = WidenNumElts / MaskNumElts;
25963     SmallVector<SDValue, 16> Ops(NumConcat);
25964     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25965     Ops[0] = Mask;
25966     for (unsigned i = 1; i != NumConcat; ++i)
25967       Ops[i] = ZeroVal;
25968
25969     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25970   }
25971
25972   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25973                                      Mld->getBasePtr(), NewMask, WideSrc0,
25974                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25975                                      ISD::NON_EXTLOAD);
25976   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25977   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25978 }
25979 /// PerformMSTORECombine - Resolve truncating stores
25980 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25981                                     const X86Subtarget *Subtarget) {
25982   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25983   if (!Mst->isTruncatingStore())
25984     return SDValue();
25985
25986   EVT VT = Mst->getValue().getValueType();
25987   unsigned NumElems = VT.getVectorNumElements();
25988   EVT StVT = Mst->getMemoryVT();
25989   SDLoc dl(Mst);
25990
25991   assert(StVT != VT && "Cannot truncate to the same type");
25992   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25993   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25994
25995   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25996
25997   // The truncating store is legal in some cases. For example
25998   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25999   // are designated for truncate store.
26000   // In this case we don't need any further transformations.
26001   if (TLI.isTruncStoreLegal(VT, StVT))
26002     return SDValue();
26003
26004   // From, To sizes and ElemCount must be pow of two
26005   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
26006     "Unexpected size for truncating masked store");
26007   // We are going to use the original vector elt for storing.
26008   // Accumulated smaller vector elements must be a multiple of the store size.
26009   assert (((NumElems * FromSz) % ToSz) == 0 &&
26010           "Unexpected ratio for truncating masked store");
26011
26012   unsigned SizeRatio  = FromSz / ToSz;
26013   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
26014
26015   // Create a type on which we perform the shuffle
26016   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26017           StVT.getScalarType(), NumElems*SizeRatio);
26018
26019   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26020
26021   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
26022   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
26023   for (unsigned i = 0; i != NumElems; ++i)
26024     ShuffleVec[i] = i * SizeRatio;
26025
26026   // Can't shuffle using an illegal type.
26027   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
26028          "WideVecVT should be legal");
26029
26030   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
26031                                               DAG.getUNDEF(WideVecVT),
26032                                               &ShuffleVec[0]);
26033
26034   SDValue NewMask;
26035   SDValue Mask = Mst->getMask();
26036   if (Mask.getValueType() == VT) {
26037     // Mask and original value have the same type
26038     NewMask = DAG.getBitcast(WideVecVT, Mask);
26039     for (unsigned i = 0; i != NumElems; ++i)
26040       ShuffleVec[i] = i * SizeRatio;
26041     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
26042       ShuffleVec[i] = NumElems*SizeRatio;
26043     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
26044                                    DAG.getConstant(0, dl, WideVecVT),
26045                                    &ShuffleVec[0]);
26046   }
26047   else {
26048     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
26049     unsigned WidenNumElts = NumElems*SizeRatio;
26050     unsigned MaskNumElts = VT.getVectorNumElements();
26051     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
26052                                      WidenNumElts);
26053
26054     unsigned NumConcat = WidenNumElts / MaskNumElts;
26055     SmallVector<SDValue, 16> Ops(NumConcat);
26056     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
26057     Ops[0] = Mask;
26058     for (unsigned i = 1; i != NumConcat; ++i)
26059       Ops[i] = ZeroVal;
26060
26061     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
26062   }
26063
26064   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal,
26065                             Mst->getBasePtr(), NewMask, StVT,
26066                             Mst->getMemOperand(), false);
26067 }
26068 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
26069 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
26070                                    const X86Subtarget *Subtarget) {
26071   StoreSDNode *St = cast<StoreSDNode>(N);
26072   EVT VT = St->getValue().getValueType();
26073   EVT StVT = St->getMemoryVT();
26074   SDLoc dl(St);
26075   SDValue StoredVal = St->getOperand(1);
26076   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26077
26078   // If we are saving a concatenation of two XMM registers and 32-byte stores
26079   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
26080   bool Fast;
26081   unsigned AddressSpace = St->getAddressSpace();
26082   unsigned Alignment = St->getAlignment();
26083   if (VT.is256BitVector() && StVT == VT &&
26084       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
26085                              AddressSpace, Alignment, &Fast) && !Fast) {
26086     unsigned NumElems = VT.getVectorNumElements();
26087     if (NumElems < 2)
26088       return SDValue();
26089
26090     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
26091     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
26092
26093     SDValue Stride =
26094         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
26095     SDValue Ptr0 = St->getBasePtr();
26096     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
26097
26098     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
26099                                 St->getPointerInfo(), St->isVolatile(),
26100                                 St->isNonTemporal(), Alignment);
26101     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
26102                                 St->getPointerInfo(), St->isVolatile(),
26103                                 St->isNonTemporal(),
26104                                 std::min(16U, Alignment));
26105     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
26106   }
26107
26108   // Optimize trunc store (of multiple scalars) to shuffle and store.
26109   // First, pack all of the elements in one place. Next, store to memory
26110   // in fewer chunks.
26111   if (St->isTruncatingStore() && VT.isVector()) {
26112     // Check if we can detect an AVG pattern from the truncation. If yes,
26113     // replace the trunc store by a normal store with the result of X86ISD::AVG
26114     // instruction.
26115     SDValue Avg =
26116         detectAVGPattern(St->getValue(), St->getMemoryVT(), DAG, Subtarget, dl);
26117     if (Avg.getNode())
26118       return DAG.getStore(St->getChain(), dl, Avg, St->getBasePtr(),
26119                           St->getPointerInfo(), St->isVolatile(),
26120                           St->isNonTemporal(), St->getAlignment());
26121
26122     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26123     unsigned NumElems = VT.getVectorNumElements();
26124     assert(StVT != VT && "Cannot truncate to the same type");
26125     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
26126     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
26127
26128     // The truncating store is legal in some cases. For example
26129     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
26130     // are designated for truncate store.
26131     // In this case we don't need any further transformations.
26132     if (TLI.isTruncStoreLegal(VT, StVT))
26133       return SDValue();
26134
26135     // From, To sizes and ElemCount must be pow of two
26136     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
26137     // We are going to use the original vector elt for storing.
26138     // Accumulated smaller vector elements must be a multiple of the store size.
26139     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
26140
26141     unsigned SizeRatio  = FromSz / ToSz;
26142
26143     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
26144
26145     // Create a type on which we perform the shuffle
26146     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26147             StVT.getScalarType(), NumElems*SizeRatio);
26148
26149     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26150
26151     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
26152     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
26153     for (unsigned i = 0; i != NumElems; ++i)
26154       ShuffleVec[i] = i * SizeRatio;
26155
26156     // Can't shuffle using an illegal type.
26157     if (!TLI.isTypeLegal(WideVecVT))
26158       return SDValue();
26159
26160     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
26161                                          DAG.getUNDEF(WideVecVT),
26162                                          &ShuffleVec[0]);
26163     // At this point all of the data is stored at the bottom of the
26164     // register. We now need to save it to mem.
26165
26166     // Find the largest store unit
26167     MVT StoreType = MVT::i8;
26168     for (MVT Tp : MVT::integer_valuetypes()) {
26169       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
26170         StoreType = Tp;
26171     }
26172
26173     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
26174     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
26175         (64 <= NumElems * ToSz))
26176       StoreType = MVT::f64;
26177
26178     // Bitcast the original vector into a vector of store-size units
26179     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
26180             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
26181     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
26182     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
26183     SmallVector<SDValue, 8> Chains;
26184     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
26185                                         TLI.getPointerTy(DAG.getDataLayout()));
26186     SDValue Ptr = St->getBasePtr();
26187
26188     // Perform one or more big stores into memory.
26189     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
26190       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
26191                                    StoreType, ShuffWide,
26192                                    DAG.getIntPtrConstant(i, dl));
26193       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
26194                                 St->getPointerInfo(), St->isVolatile(),
26195                                 St->isNonTemporal(), St->getAlignment());
26196       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
26197       Chains.push_back(Ch);
26198     }
26199
26200     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
26201   }
26202
26203   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
26204   // the FP state in cases where an emms may be missing.
26205   // A preferable solution to the general problem is to figure out the right
26206   // places to insert EMMS.  This qualifies as a quick hack.
26207
26208   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
26209   if (VT.getSizeInBits() != 64)
26210     return SDValue();
26211
26212   const Function *F = DAG.getMachineFunction().getFunction();
26213   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
26214   bool F64IsLegal =
26215       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
26216   if ((VT.isVector() ||
26217        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
26218       isa<LoadSDNode>(St->getValue()) &&
26219       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
26220       St->getChain().hasOneUse() && !St->isVolatile()) {
26221     SDNode* LdVal = St->getValue().getNode();
26222     LoadSDNode *Ld = nullptr;
26223     int TokenFactorIndex = -1;
26224     SmallVector<SDValue, 8> Ops;
26225     SDNode* ChainVal = St->getChain().getNode();
26226     // Must be a store of a load.  We currently handle two cases:  the load
26227     // is a direct child, and it's under an intervening TokenFactor.  It is
26228     // possible to dig deeper under nested TokenFactors.
26229     if (ChainVal == LdVal)
26230       Ld = cast<LoadSDNode>(St->getChain());
26231     else if (St->getValue().hasOneUse() &&
26232              ChainVal->getOpcode() == ISD::TokenFactor) {
26233       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
26234         if (ChainVal->getOperand(i).getNode() == LdVal) {
26235           TokenFactorIndex = i;
26236           Ld = cast<LoadSDNode>(St->getValue());
26237         } else
26238           Ops.push_back(ChainVal->getOperand(i));
26239       }
26240     }
26241
26242     if (!Ld || !ISD::isNormalLoad(Ld))
26243       return SDValue();
26244
26245     // If this is not the MMX case, i.e. we are just turning i64 load/store
26246     // into f64 load/store, avoid the transformation if there are multiple
26247     // uses of the loaded value.
26248     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
26249       return SDValue();
26250
26251     SDLoc LdDL(Ld);
26252     SDLoc StDL(N);
26253     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
26254     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
26255     // pair instead.
26256     if (Subtarget->is64Bit() || F64IsLegal) {
26257       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
26258       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
26259                                   Ld->getPointerInfo(), Ld->isVolatile(),
26260                                   Ld->isNonTemporal(), Ld->isInvariant(),
26261                                   Ld->getAlignment());
26262       SDValue NewChain = NewLd.getValue(1);
26263       if (TokenFactorIndex != -1) {
26264         Ops.push_back(NewChain);
26265         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26266       }
26267       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
26268                           St->getPointerInfo(),
26269                           St->isVolatile(), St->isNonTemporal(),
26270                           St->getAlignment());
26271     }
26272
26273     // Otherwise, lower to two pairs of 32-bit loads / stores.
26274     SDValue LoAddr = Ld->getBasePtr();
26275     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
26276                                  DAG.getConstant(4, LdDL, MVT::i32));
26277
26278     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
26279                                Ld->getPointerInfo(),
26280                                Ld->isVolatile(), Ld->isNonTemporal(),
26281                                Ld->isInvariant(), Ld->getAlignment());
26282     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
26283                                Ld->getPointerInfo().getWithOffset(4),
26284                                Ld->isVolatile(), Ld->isNonTemporal(),
26285                                Ld->isInvariant(),
26286                                MinAlign(Ld->getAlignment(), 4));
26287
26288     SDValue NewChain = LoLd.getValue(1);
26289     if (TokenFactorIndex != -1) {
26290       Ops.push_back(LoLd);
26291       Ops.push_back(HiLd);
26292       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26293     }
26294
26295     LoAddr = St->getBasePtr();
26296     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
26297                          DAG.getConstant(4, StDL, MVT::i32));
26298
26299     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
26300                                 St->getPointerInfo(),
26301                                 St->isVolatile(), St->isNonTemporal(),
26302                                 St->getAlignment());
26303     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
26304                                 St->getPointerInfo().getWithOffset(4),
26305                                 St->isVolatile(),
26306                                 St->isNonTemporal(),
26307                                 MinAlign(St->getAlignment(), 4));
26308     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
26309   }
26310
26311   // This is similar to the above case, but here we handle a scalar 64-bit
26312   // integer store that is extracted from a vector on a 32-bit target.
26313   // If we have SSE2, then we can treat it like a floating-point double
26314   // to get past legalization. The execution dependencies fixup pass will
26315   // choose the optimal machine instruction for the store if this really is
26316   // an integer or v2f32 rather than an f64.
26317   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
26318       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
26319     SDValue OldExtract = St->getOperand(1);
26320     SDValue ExtOp0 = OldExtract.getOperand(0);
26321     unsigned VecSize = ExtOp0.getValueSizeInBits();
26322     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
26323     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
26324     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
26325                                      BitCast, OldExtract.getOperand(1));
26326     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
26327                         St->getPointerInfo(), St->isVolatile(),
26328                         St->isNonTemporal(), St->getAlignment());
26329   }
26330
26331   return SDValue();
26332 }
26333
26334 /// Return 'true' if this vector operation is "horizontal"
26335 /// and return the operands for the horizontal operation in LHS and RHS.  A
26336 /// horizontal operation performs the binary operation on successive elements
26337 /// of its first operand, then on successive elements of its second operand,
26338 /// returning the resulting values in a vector.  For example, if
26339 ///   A = < float a0, float a1, float a2, float a3 >
26340 /// and
26341 ///   B = < float b0, float b1, float b2, float b3 >
26342 /// then the result of doing a horizontal operation on A and B is
26343 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
26344 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
26345 /// A horizontal-op B, for some already available A and B, and if so then LHS is
26346 /// set to A, RHS to B, and the routine returns 'true'.
26347 /// Note that the binary operation should have the property that if one of the
26348 /// operands is UNDEF then the result is UNDEF.
26349 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
26350   // Look for the following pattern: if
26351   //   A = < float a0, float a1, float a2, float a3 >
26352   //   B = < float b0, float b1, float b2, float b3 >
26353   // and
26354   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
26355   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
26356   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
26357   // which is A horizontal-op B.
26358
26359   // At least one of the operands should be a vector shuffle.
26360   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
26361       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
26362     return false;
26363
26364   MVT VT = LHS.getSimpleValueType();
26365
26366   assert((VT.is128BitVector() || VT.is256BitVector()) &&
26367          "Unsupported vector type for horizontal add/sub");
26368
26369   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
26370   // operate independently on 128-bit lanes.
26371   unsigned NumElts = VT.getVectorNumElements();
26372   unsigned NumLanes = VT.getSizeInBits()/128;
26373   unsigned NumLaneElts = NumElts / NumLanes;
26374   assert((NumLaneElts % 2 == 0) &&
26375          "Vector type should have an even number of elements in each lane");
26376   unsigned HalfLaneElts = NumLaneElts/2;
26377
26378   // View LHS in the form
26379   //   LHS = VECTOR_SHUFFLE A, B, LMask
26380   // If LHS is not a shuffle then pretend it is the shuffle
26381   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
26382   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
26383   // type VT.
26384   SDValue A, B;
26385   SmallVector<int, 16> LMask(NumElts);
26386   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26387     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
26388       A = LHS.getOperand(0);
26389     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
26390       B = LHS.getOperand(1);
26391     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
26392     std::copy(Mask.begin(), Mask.end(), LMask.begin());
26393   } else {
26394     if (LHS.getOpcode() != ISD::UNDEF)
26395       A = LHS;
26396     for (unsigned i = 0; i != NumElts; ++i)
26397       LMask[i] = i;
26398   }
26399
26400   // Likewise, view RHS in the form
26401   //   RHS = VECTOR_SHUFFLE C, D, RMask
26402   SDValue C, D;
26403   SmallVector<int, 16> RMask(NumElts);
26404   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26405     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
26406       C = RHS.getOperand(0);
26407     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
26408       D = RHS.getOperand(1);
26409     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
26410     std::copy(Mask.begin(), Mask.end(), RMask.begin());
26411   } else {
26412     if (RHS.getOpcode() != ISD::UNDEF)
26413       C = RHS;
26414     for (unsigned i = 0; i != NumElts; ++i)
26415       RMask[i] = i;
26416   }
26417
26418   // Check that the shuffles are both shuffling the same vectors.
26419   if (!(A == C && B == D) && !(A == D && B == C))
26420     return false;
26421
26422   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
26423   if (!A.getNode() && !B.getNode())
26424     return false;
26425
26426   // If A and B occur in reverse order in RHS, then "swap" them (which means
26427   // rewriting the mask).
26428   if (A != C)
26429     ShuffleVectorSDNode::commuteMask(RMask);
26430
26431   // At this point LHS and RHS are equivalent to
26432   //   LHS = VECTOR_SHUFFLE A, B, LMask
26433   //   RHS = VECTOR_SHUFFLE A, B, RMask
26434   // Check that the masks correspond to performing a horizontal operation.
26435   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
26436     for (unsigned i = 0; i != NumLaneElts; ++i) {
26437       int LIdx = LMask[i+l], RIdx = RMask[i+l];
26438
26439       // Ignore any UNDEF components.
26440       if (LIdx < 0 || RIdx < 0 ||
26441           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
26442           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
26443         continue;
26444
26445       // Check that successive elements are being operated on.  If not, this is
26446       // not a horizontal operation.
26447       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
26448       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
26449       if (!(LIdx == Index && RIdx == Index + 1) &&
26450           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
26451         return false;
26452     }
26453   }
26454
26455   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
26456   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
26457   return true;
26458 }
26459
26460 /// Do target-specific dag combines on floating point adds.
26461 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
26462                                   const X86Subtarget *Subtarget) {
26463   EVT VT = N->getValueType(0);
26464   SDValue LHS = N->getOperand(0);
26465   SDValue RHS = N->getOperand(1);
26466
26467   // Try to synthesize horizontal adds from adds of shuffles.
26468   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26469        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26470       isHorizontalBinOp(LHS, RHS, true))
26471     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
26472   return SDValue();
26473 }
26474
26475 /// Do target-specific dag combines on floating point subs.
26476 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
26477                                   const X86Subtarget *Subtarget) {
26478   EVT VT = N->getValueType(0);
26479   SDValue LHS = N->getOperand(0);
26480   SDValue RHS = N->getOperand(1);
26481
26482   // Try to synthesize horizontal subs from subs of shuffles.
26483   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26484        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26485       isHorizontalBinOp(LHS, RHS, false))
26486     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
26487   return SDValue();
26488 }
26489
26490 /// Do target-specific dag combines on floating point negations.
26491 static SDValue PerformFNEGCombine(SDNode *N, SelectionDAG &DAG,
26492                                   const X86Subtarget *Subtarget) {
26493   EVT VT = N->getValueType(0);
26494   EVT SVT = VT.getScalarType();
26495   SDValue Arg = N->getOperand(0);
26496   SDLoc DL(N);
26497
26498   // Let legalize expand this if it isn't a legal type yet.
26499   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26500     return SDValue();
26501
26502   // If we're negating a FMUL node on a target with FMA, then we can avoid the
26503   // use of a constant by performing (-0 - A*B) instead.
26504   // FIXME: Check rounding control flags as well once it becomes available.
26505   if (Arg.getOpcode() == ISD::FMUL && (SVT == MVT::f32 || SVT == MVT::f64) &&
26506       Arg->getFlags()->hasNoSignedZeros() && Subtarget->hasAnyFMA()) {
26507     SDValue Zero = DAG.getConstantFP(0.0, DL, VT);
26508     return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26509                        Arg.getOperand(1), Zero);
26510   }
26511
26512   // If we're negating a FMA node, then we can adjust the
26513   // instruction to include the extra negation.
26514   if (Arg.hasOneUse()) {
26515     switch (Arg.getOpcode()) {
26516     case X86ISD::FMADD:
26517       return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26518                          Arg.getOperand(1), Arg.getOperand(2));
26519     case X86ISD::FMSUB:
26520       return DAG.getNode(X86ISD::FNMADD, DL, VT, Arg.getOperand(0),
26521                          Arg.getOperand(1), Arg.getOperand(2));
26522     case X86ISD::FNMADD:
26523       return DAG.getNode(X86ISD::FMSUB, DL, VT, Arg.getOperand(0),
26524                          Arg.getOperand(1), Arg.getOperand(2));
26525     case X86ISD::FNMSUB:
26526       return DAG.getNode(X86ISD::FMADD, DL, VT, Arg.getOperand(0),
26527                          Arg.getOperand(1), Arg.getOperand(2));
26528     }
26529   }
26530   return SDValue();
26531 }
26532
26533 static SDValue lowerX86FPLogicOp(SDNode *N, SelectionDAG &DAG,
26534                               const X86Subtarget *Subtarget) {
26535   EVT VT = N->getValueType(0);
26536   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
26537     // VXORPS, VORPS, VANDPS, VANDNPS are supported only under DQ extention.
26538     // These logic operations may be executed in the integer domain.
26539     SDLoc dl(N);
26540     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
26541     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
26542
26543     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
26544     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
26545     unsigned IntOpcode = 0;
26546     switch (N->getOpcode()) {
26547       default: llvm_unreachable("Unexpected FP logic op");
26548       case X86ISD::FOR: IntOpcode = ISD::OR; break;
26549       case X86ISD::FXOR: IntOpcode = ISD::XOR; break;
26550       case X86ISD::FAND: IntOpcode = ISD::AND; break;
26551       case X86ISD::FANDN: IntOpcode = X86ISD::ANDNP; break;
26552     }
26553     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
26554     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
26555   }
26556   return SDValue();
26557 }
26558 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
26559 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
26560                                  const X86Subtarget *Subtarget) {
26561   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
26562
26563   // F[X]OR(0.0, x) -> x
26564   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26565     if (C->getValueAPF().isPosZero())
26566       return N->getOperand(1);
26567
26568   // F[X]OR(x, 0.0) -> x
26569   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26570     if (C->getValueAPF().isPosZero())
26571       return N->getOperand(0);
26572
26573   return lowerX86FPLogicOp(N, DAG, Subtarget);
26574 }
26575
26576 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
26577 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
26578   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
26579
26580   // Only perform optimizations if UnsafeMath is used.
26581   if (!DAG.getTarget().Options.UnsafeFPMath)
26582     return SDValue();
26583
26584   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
26585   // into FMINC and FMAXC, which are Commutative operations.
26586   unsigned NewOp = 0;
26587   switch (N->getOpcode()) {
26588     default: llvm_unreachable("unknown opcode");
26589     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
26590     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
26591   }
26592
26593   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
26594                      N->getOperand(0), N->getOperand(1));
26595 }
26596
26597 /// Do target-specific dag combines on X86ISD::FAND nodes.
26598 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG,
26599                                   const X86Subtarget *Subtarget) {
26600   // FAND(0.0, x) -> 0.0
26601   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26602     if (C->getValueAPF().isPosZero())
26603       return N->getOperand(0);
26604
26605   // FAND(x, 0.0) -> 0.0
26606   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26607     if (C->getValueAPF().isPosZero())
26608       return N->getOperand(1);
26609
26610   return lowerX86FPLogicOp(N, DAG, Subtarget);
26611 }
26612
26613 /// Do target-specific dag combines on X86ISD::FANDN nodes
26614 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG,
26615                                    const X86Subtarget *Subtarget) {
26616   // FANDN(0.0, x) -> x
26617   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
26618     if (C->getValueAPF().isPosZero())
26619       return N->getOperand(1);
26620
26621   // FANDN(x, 0.0) -> 0.0
26622   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
26623     if (C->getValueAPF().isPosZero())
26624       return N->getOperand(1);
26625
26626   return lowerX86FPLogicOp(N, DAG, Subtarget);
26627 }
26628
26629 static SDValue PerformBTCombine(SDNode *N,
26630                                 SelectionDAG &DAG,
26631                                 TargetLowering::DAGCombinerInfo &DCI) {
26632   // BT ignores high bits in the bit index operand.
26633   SDValue Op1 = N->getOperand(1);
26634   if (Op1.hasOneUse()) {
26635     unsigned BitWidth = Op1.getValueSizeInBits();
26636     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
26637     APInt KnownZero, KnownOne;
26638     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
26639                                           !DCI.isBeforeLegalizeOps());
26640     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26641     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
26642         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
26643       DCI.CommitTargetLoweringOpt(TLO);
26644   }
26645   return SDValue();
26646 }
26647
26648 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
26649   SDValue Op = N->getOperand(0);
26650   if (Op.getOpcode() == ISD::BITCAST)
26651     Op = Op.getOperand(0);
26652   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
26653   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
26654       VT.getVectorElementType().getSizeInBits() ==
26655       OpVT.getVectorElementType().getSizeInBits()) {
26656     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
26657   }
26658   return SDValue();
26659 }
26660
26661 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
26662                                                const X86Subtarget *Subtarget) {
26663   EVT VT = N->getValueType(0);
26664   if (!VT.isVector())
26665     return SDValue();
26666
26667   SDValue N0 = N->getOperand(0);
26668   SDValue N1 = N->getOperand(1);
26669   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
26670   SDLoc dl(N);
26671
26672   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
26673   // both SSE and AVX2 since there is no sign-extended shift right
26674   // operation on a vector with 64-bit elements.
26675   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
26676   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
26677   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
26678       N0.getOpcode() == ISD::SIGN_EXTEND)) {
26679     SDValue N00 = N0.getOperand(0);
26680
26681     // EXTLOAD has a better solution on AVX2,
26682     // it may be replaced with X86ISD::VSEXT node.
26683     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
26684       if (!ISD::isNormalLoad(N00.getNode()))
26685         return SDValue();
26686
26687     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
26688         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
26689                                   N00, N1);
26690       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
26691     }
26692   }
26693   return SDValue();
26694 }
26695
26696 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
26697 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
26698 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
26699 /// eliminate extend, add, and shift instructions.
26700 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
26701                                        const X86Subtarget *Subtarget) {
26702   // TODO: This should be valid for other integer types.
26703   EVT VT = Sext->getValueType(0);
26704   if (VT != MVT::i64)
26705     return SDValue();
26706
26707   // We need an 'add nsw' feeding into the 'sext'.
26708   SDValue Add = Sext->getOperand(0);
26709   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
26710     return SDValue();
26711
26712   // Having a constant operand to the 'add' ensures that we are not increasing
26713   // the instruction count because the constant is extended for free below.
26714   // A constant operand can also become the displacement field of an LEA.
26715   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
26716   if (!AddOp1)
26717     return SDValue();
26718
26719   // Don't make the 'add' bigger if there's no hope of combining it with some
26720   // other 'add' or 'shl' instruction.
26721   // TODO: It may be profitable to generate simpler LEA instructions in place
26722   // of single 'add' instructions, but the cost model for selecting an LEA
26723   // currently has a high threshold.
26724   bool HasLEAPotential = false;
26725   for (auto *User : Sext->uses()) {
26726     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
26727       HasLEAPotential = true;
26728       break;
26729     }
26730   }
26731   if (!HasLEAPotential)
26732     return SDValue();
26733
26734   // Everything looks good, so pull the 'sext' ahead of the 'add'.
26735   int64_t AddConstant = AddOp1->getSExtValue();
26736   SDValue AddOp0 = Add.getOperand(0);
26737   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
26738   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
26739
26740   // The wider add is guaranteed to not wrap because both operands are
26741   // sign-extended.
26742   SDNodeFlags Flags;
26743   Flags.setNoSignedWrap(true);
26744   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
26745 }
26746
26747 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
26748                                   TargetLowering::DAGCombinerInfo &DCI,
26749                                   const X86Subtarget *Subtarget) {
26750   SDValue N0 = N->getOperand(0);
26751   EVT VT = N->getValueType(0);
26752   EVT SVT = VT.getScalarType();
26753   EVT InVT = N0.getValueType();
26754   EVT InSVT = InVT.getScalarType();
26755   SDLoc DL(N);
26756
26757   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
26758   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
26759   // This exposes the sext to the sdivrem lowering, so that it directly extends
26760   // from AH (which we otherwise need to do contortions to access).
26761   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
26762       InVT == MVT::i8 && VT == MVT::i32) {
26763     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26764     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
26765                             N0.getOperand(0), N0.getOperand(1));
26766     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26767     return R.getValue(1);
26768   }
26769
26770   if (!DCI.isBeforeLegalizeOps()) {
26771     if (InVT == MVT::i1) {
26772       SDValue Zero = DAG.getConstant(0, DL, VT);
26773       SDValue AllOnes =
26774         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
26775       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
26776     }
26777     return SDValue();
26778   }
26779
26780   if (VT.isVector() && Subtarget->hasSSE2()) {
26781     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
26782       EVT InVT = N.getValueType();
26783       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
26784                                    Size / InVT.getScalarSizeInBits());
26785       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
26786                                     DAG.getUNDEF(InVT));
26787       Opnds[0] = N;
26788       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
26789     };
26790
26791     // If target-size is less than 128-bits, extend to a type that would extend
26792     // to 128 bits, extend that and extract the original target vector.
26793     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
26794         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26795         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26796       unsigned Scale = 128 / VT.getSizeInBits();
26797       EVT ExVT =
26798           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
26799       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
26800       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
26801       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
26802                          DAG.getIntPtrConstant(0, DL));
26803     }
26804
26805     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
26806     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
26807     if (VT.getSizeInBits() == 128 &&
26808         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26809         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26810       SDValue ExOp = ExtendVecSize(DL, N0, 128);
26811       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
26812     }
26813
26814     // On pre-AVX2 targets, split into 128-bit nodes of
26815     // ISD::SIGN_EXTEND_VECTOR_INREG.
26816     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
26817         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
26818         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
26819       unsigned NumVecs = VT.getSizeInBits() / 128;
26820       unsigned NumSubElts = 128 / SVT.getSizeInBits();
26821       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
26822       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
26823
26824       SmallVector<SDValue, 8> Opnds;
26825       for (unsigned i = 0, Offset = 0; i != NumVecs;
26826            ++i, Offset += NumSubElts) {
26827         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
26828                                      DAG.getIntPtrConstant(Offset, DL));
26829         SrcVec = ExtendVecSize(DL, SrcVec, 128);
26830         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
26831         Opnds.push_back(SrcVec);
26832       }
26833       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26834     }
26835   }
26836
26837   if (Subtarget->hasAVX() && VT.is256BitVector())
26838     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26839       return R;
26840
26841   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26842     return NewAdd;
26843
26844   return SDValue();
26845 }
26846
26847 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26848                                  const X86Subtarget* Subtarget) {
26849   SDLoc dl(N);
26850   EVT VT = N->getValueType(0);
26851
26852   // Let legalize expand this if it isn't a legal type yet.
26853   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26854     return SDValue();
26855
26856   EVT ScalarVT = VT.getScalarType();
26857   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) || !Subtarget->hasAnyFMA())
26858     return SDValue();
26859
26860   SDValue A = N->getOperand(0);
26861   SDValue B = N->getOperand(1);
26862   SDValue C = N->getOperand(2);
26863
26864   bool NegA = (A.getOpcode() == ISD::FNEG);
26865   bool NegB = (B.getOpcode() == ISD::FNEG);
26866   bool NegC = (C.getOpcode() == ISD::FNEG);
26867
26868   // Negative multiplication when NegA xor NegB
26869   bool NegMul = (NegA != NegB);
26870   if (NegA)
26871     A = A.getOperand(0);
26872   if (NegB)
26873     B = B.getOperand(0);
26874   if (NegC)
26875     C = C.getOperand(0);
26876
26877   unsigned Opcode;
26878   if (!NegMul)
26879     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26880   else
26881     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26882
26883   return DAG.getNode(Opcode, dl, VT, A, B, C);
26884 }
26885
26886 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26887                                   TargetLowering::DAGCombinerInfo &DCI,
26888                                   const X86Subtarget *Subtarget) {
26889   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26890   //           (and (i32 x86isd::setcc_carry), 1)
26891   // This eliminates the zext. This transformation is necessary because
26892   // ISD::SETCC is always legalized to i8.
26893   SDLoc dl(N);
26894   SDValue N0 = N->getOperand(0);
26895   EVT VT = N->getValueType(0);
26896
26897   if (N0.getOpcode() == ISD::AND &&
26898       N0.hasOneUse() &&
26899       N0.getOperand(0).hasOneUse()) {
26900     SDValue N00 = N0.getOperand(0);
26901     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26902       if (!isOneConstant(N0.getOperand(1)))
26903         return SDValue();
26904       return DAG.getNode(ISD::AND, dl, VT,
26905                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26906                                      N00.getOperand(0), N00.getOperand(1)),
26907                          DAG.getConstant(1, dl, VT));
26908     }
26909   }
26910
26911   if (N0.getOpcode() == ISD::TRUNCATE &&
26912       N0.hasOneUse() &&
26913       N0.getOperand(0).hasOneUse()) {
26914     SDValue N00 = N0.getOperand(0);
26915     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26916       return DAG.getNode(ISD::AND, dl, VT,
26917                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26918                                      N00.getOperand(0), N00.getOperand(1)),
26919                          DAG.getConstant(1, dl, VT));
26920     }
26921   }
26922
26923   if (VT.is256BitVector())
26924     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26925       return R;
26926
26927   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26928   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26929   // This exposes the zext to the udivrem lowering, so that it directly extends
26930   // from AH (which we otherwise need to do contortions to access).
26931   if (N0.getOpcode() == ISD::UDIVREM &&
26932       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26933       (VT == MVT::i32 || VT == MVT::i64)) {
26934     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26935     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26936                             N0.getOperand(0), N0.getOperand(1));
26937     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26938     return R.getValue(1);
26939   }
26940
26941   return SDValue();
26942 }
26943
26944 // Optimize x == -y --> x+y == 0
26945 //          x != -y --> x+y != 0
26946 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26947                                       const X86Subtarget* Subtarget) {
26948   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26949   SDValue LHS = N->getOperand(0);
26950   SDValue RHS = N->getOperand(1);
26951   EVT VT = N->getValueType(0);
26952   SDLoc DL(N);
26953
26954   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26955     if (isNullConstant(LHS.getOperand(0)) && LHS.hasOneUse()) {
26956       SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26957                                  LHS.getOperand(1));
26958       return DAG.getSetCC(DL, N->getValueType(0), addV,
26959                           DAG.getConstant(0, DL, addV.getValueType()), CC);
26960     }
26961   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26962     if (isNullConstant(RHS.getOperand(0)) && RHS.hasOneUse()) {
26963       SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26964                                  RHS.getOperand(1));
26965       return DAG.getSetCC(DL, N->getValueType(0), addV,
26966                           DAG.getConstant(0, DL, addV.getValueType()), CC);
26967     }
26968
26969   if (VT.getScalarType() == MVT::i1 &&
26970       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26971     bool IsSEXT0 =
26972         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26973         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26974     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26975
26976     if (!IsSEXT0 || !IsVZero1) {
26977       // Swap the operands and update the condition code.
26978       std::swap(LHS, RHS);
26979       CC = ISD::getSetCCSwappedOperands(CC);
26980
26981       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26982                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26983       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26984     }
26985
26986     if (IsSEXT0 && IsVZero1) {
26987       assert(VT == LHS.getOperand(0).getValueType() &&
26988              "Uexpected operand type");
26989       if (CC == ISD::SETGT)
26990         return DAG.getConstant(0, DL, VT);
26991       if (CC == ISD::SETLE)
26992         return DAG.getConstant(1, DL, VT);
26993       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26994         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26995
26996       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26997              "Unexpected condition code!");
26998       return LHS.getOperand(0);
26999     }
27000   }
27001
27002   return SDValue();
27003 }
27004
27005 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
27006   SDValue V0 = N->getOperand(0);
27007   SDValue V1 = N->getOperand(1);
27008   SDLoc DL(N);
27009   EVT VT = N->getValueType(0);
27010
27011   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
27012   // operands and changing the mask to 1. This saves us a bunch of
27013   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
27014   // x86InstrInfo knows how to commute this back after instruction selection
27015   // if it would help register allocation.
27016
27017   // TODO: If optimizing for size or a processor that doesn't suffer from
27018   // partial register update stalls, this should be transformed into a MOVSD
27019   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
27020
27021   if (VT == MVT::v2f64)
27022     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
27023       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
27024         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
27025         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
27026       }
27027
27028   return SDValue();
27029 }
27030
27031 static SDValue PerformGatherScatterCombine(SDNode *N, SelectionDAG &DAG) {
27032   SDLoc DL(N);
27033   // Gather and Scatter instructions use k-registers for masks. The type of
27034   // the masks is v*i1. So the mask will be truncated anyway.
27035   // The SIGN_EXTEND_INREG my be dropped.
27036   SDValue Mask = N->getOperand(2);
27037   if (Mask.getOpcode() == ISD::SIGN_EXTEND_INREG) {
27038     SmallVector<SDValue, 5> NewOps(N->op_begin(), N->op_end());
27039     NewOps[2] = Mask.getOperand(0);
27040     DAG.UpdateNodeOperands(N, NewOps);
27041   }
27042   return SDValue();
27043 }
27044
27045 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
27046 // as "sbb reg,reg", since it can be extended without zext and produces
27047 // an all-ones bit which is more useful than 0/1 in some cases.
27048 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
27049                                MVT VT) {
27050   if (VT == MVT::i8)
27051     return DAG.getNode(ISD::AND, DL, VT,
27052                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
27053                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
27054                                    EFLAGS),
27055                        DAG.getConstant(1, DL, VT));
27056   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
27057   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
27058                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
27059                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
27060                                  EFLAGS));
27061 }
27062
27063 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
27064 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
27065                                    TargetLowering::DAGCombinerInfo &DCI,
27066                                    const X86Subtarget *Subtarget) {
27067   SDLoc DL(N);
27068   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
27069   SDValue EFLAGS = N->getOperand(1);
27070
27071   if (CC == X86::COND_A) {
27072     // Try to convert COND_A into COND_B in an attempt to facilitate
27073     // materializing "setb reg".
27074     //
27075     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
27076     // cannot take an immediate as its first operand.
27077     //
27078     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
27079         EFLAGS.getValueType().isInteger() &&
27080         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
27081       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
27082                                    EFLAGS.getNode()->getVTList(),
27083                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
27084       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
27085       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
27086     }
27087   }
27088
27089   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
27090   // a zext and produces an all-ones bit which is more useful than 0/1 in some
27091   // cases.
27092   if (CC == X86::COND_B)
27093     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
27094
27095   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
27096     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
27097     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
27098   }
27099
27100   return SDValue();
27101 }
27102
27103 // Optimize branch condition evaluation.
27104 //
27105 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
27106                                     TargetLowering::DAGCombinerInfo &DCI,
27107                                     const X86Subtarget *Subtarget) {
27108   SDLoc DL(N);
27109   SDValue Chain = N->getOperand(0);
27110   SDValue Dest = N->getOperand(1);
27111   SDValue EFLAGS = N->getOperand(3);
27112   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
27113
27114   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
27115     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
27116     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
27117                        Flags);
27118   }
27119
27120   return SDValue();
27121 }
27122
27123 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
27124                                                          SelectionDAG &DAG) {
27125   // Take advantage of vector comparisons producing 0 or -1 in each lane to
27126   // optimize away operation when it's from a constant.
27127   //
27128   // The general transformation is:
27129   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
27130   //       AND(VECTOR_CMP(x,y), constant2)
27131   //    constant2 = UNARYOP(constant)
27132
27133   // Early exit if this isn't a vector operation, the operand of the
27134   // unary operation isn't a bitwise AND, or if the sizes of the operations
27135   // aren't the same.
27136   EVT VT = N->getValueType(0);
27137   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
27138       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
27139       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
27140     return SDValue();
27141
27142   // Now check that the other operand of the AND is a constant. We could
27143   // make the transformation for non-constant splats as well, but it's unclear
27144   // that would be a benefit as it would not eliminate any operations, just
27145   // perform one more step in scalar code before moving to the vector unit.
27146   if (BuildVectorSDNode *BV =
27147           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
27148     // Bail out if the vector isn't a constant.
27149     if (!BV->isConstant())
27150       return SDValue();
27151
27152     // Everything checks out. Build up the new and improved node.
27153     SDLoc DL(N);
27154     EVT IntVT = BV->getValueType(0);
27155     // Create a new constant of the appropriate type for the transformed
27156     // DAG.
27157     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
27158     // The AND node needs bitcasts to/from an integer vector type around it.
27159     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
27160     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
27161                                  N->getOperand(0)->getOperand(0), MaskConst);
27162     SDValue Res = DAG.getBitcast(VT, NewAnd);
27163     return Res;
27164   }
27165
27166   return SDValue();
27167 }
27168
27169 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
27170                                         const X86Subtarget *Subtarget) {
27171   SDValue Op0 = N->getOperand(0);
27172   EVT VT = N->getValueType(0);
27173   EVT InVT = Op0.getValueType();
27174   EVT InSVT = InVT.getScalarType();
27175   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
27176
27177   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
27178   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
27179   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
27180     SDLoc dl(N);
27181     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
27182                                  InVT.getVectorNumElements());
27183     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
27184
27185     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
27186       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
27187
27188     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27189   }
27190
27191   return SDValue();
27192 }
27193
27194 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
27195                                         const X86Subtarget *Subtarget) {
27196   // First try to optimize away the conversion entirely when it's
27197   // conditionally from a constant. Vectors only.
27198   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
27199     return Res;
27200
27201   // Now move on to more general possibilities.
27202   SDValue Op0 = N->getOperand(0);
27203   EVT VT = N->getValueType(0);
27204   EVT InVT = Op0.getValueType();
27205   EVT InSVT = InVT.getScalarType();
27206
27207   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
27208   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
27209   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
27210     SDLoc dl(N);
27211     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
27212                                  InVT.getVectorNumElements());
27213     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
27214     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27215   }
27216
27217   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
27218   // a 32-bit target where SSE doesn't support i64->FP operations.
27219   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
27220     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
27221     EVT LdVT = Ld->getValueType(0);
27222
27223     // This transformation is not supported if the result type is f16
27224     if (VT == MVT::f16)
27225       return SDValue();
27226
27227     if (!Ld->isVolatile() && !VT.isVector() &&
27228         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
27229         !Subtarget->is64Bit() && LdVT == MVT::i64) {
27230       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
27231           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
27232       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
27233       return FILDChain;
27234     }
27235   }
27236   return SDValue();
27237 }
27238
27239 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
27240 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
27241                                  X86TargetLowering::DAGCombinerInfo &DCI) {
27242   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
27243   // the result is either zero or one (depending on the input carry bit).
27244   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
27245   if (X86::isZeroNode(N->getOperand(0)) &&
27246       X86::isZeroNode(N->getOperand(1)) &&
27247       // We don't have a good way to replace an EFLAGS use, so only do this when
27248       // dead right now.
27249       SDValue(N, 1).use_empty()) {
27250     SDLoc DL(N);
27251     EVT VT = N->getValueType(0);
27252     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
27253     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
27254                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
27255                                            DAG.getConstant(X86::COND_B, DL,
27256                                                            MVT::i8),
27257                                            N->getOperand(2)),
27258                                DAG.getConstant(1, DL, VT));
27259     return DCI.CombineTo(N, Res1, CarryOut);
27260   }
27261
27262   return SDValue();
27263 }
27264
27265 // fold (add Y, (sete  X, 0)) -> adc  0, Y
27266 //      (add Y, (setne X, 0)) -> sbb -1, Y
27267 //      (sub (sete  X, 0), Y) -> sbb  0, Y
27268 //      (sub (setne X, 0), Y) -> adc -1, Y
27269 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
27270   SDLoc DL(N);
27271
27272   // Look through ZExts.
27273   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
27274   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
27275     return SDValue();
27276
27277   SDValue SetCC = Ext.getOperand(0);
27278   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
27279     return SDValue();
27280
27281   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
27282   if (CC != X86::COND_E && CC != X86::COND_NE)
27283     return SDValue();
27284
27285   SDValue Cmp = SetCC.getOperand(1);
27286   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
27287       !X86::isZeroNode(Cmp.getOperand(1)) ||
27288       !Cmp.getOperand(0).getValueType().isInteger())
27289     return SDValue();
27290
27291   SDValue CmpOp0 = Cmp.getOperand(0);
27292   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
27293                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
27294
27295   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
27296   if (CC == X86::COND_NE)
27297     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
27298                        DL, OtherVal.getValueType(), OtherVal,
27299                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
27300                        NewCmp);
27301   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
27302                      DL, OtherVal.getValueType(), OtherVal,
27303                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
27304 }
27305
27306 /// PerformADDCombine - Do target-specific dag combines on integer adds.
27307 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
27308                                  const X86Subtarget *Subtarget) {
27309   EVT VT = N->getValueType(0);
27310   SDValue Op0 = N->getOperand(0);
27311   SDValue Op1 = N->getOperand(1);
27312
27313   // Try to synthesize horizontal adds from adds of shuffles.
27314   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27315        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27316       isHorizontalBinOp(Op0, Op1, true))
27317     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
27318
27319   return OptimizeConditionalInDecrement(N, DAG);
27320 }
27321
27322 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
27323                                  const X86Subtarget *Subtarget) {
27324   SDValue Op0 = N->getOperand(0);
27325   SDValue Op1 = N->getOperand(1);
27326
27327   // X86 can't encode an immediate LHS of a sub. See if we can push the
27328   // negation into a preceding instruction.
27329   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
27330     // If the RHS of the sub is a XOR with one use and a constant, invert the
27331     // immediate. Then add one to the LHS of the sub so we can turn
27332     // X-Y -> X+~Y+1, saving one register.
27333     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
27334         isa<ConstantSDNode>(Op1.getOperand(1))) {
27335       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
27336       EVT VT = Op0.getValueType();
27337       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
27338                                    Op1.getOperand(0),
27339                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
27340       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
27341                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
27342     }
27343   }
27344
27345   // Try to synthesize horizontal adds from adds of shuffles.
27346   EVT VT = N->getValueType(0);
27347   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27348        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27349       isHorizontalBinOp(Op0, Op1, true))
27350     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
27351
27352   return OptimizeConditionalInDecrement(N, DAG);
27353 }
27354
27355 /// performVZEXTCombine - Performs build vector combines
27356 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
27357                                    TargetLowering::DAGCombinerInfo &DCI,
27358                                    const X86Subtarget *Subtarget) {
27359   SDLoc DL(N);
27360   MVT VT = N->getSimpleValueType(0);
27361   SDValue Op = N->getOperand(0);
27362   MVT OpVT = Op.getSimpleValueType();
27363   MVT OpEltVT = OpVT.getVectorElementType();
27364   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
27365
27366   // (vzext (bitcast (vzext (x)) -> (vzext x)
27367   SDValue V = Op;
27368   while (V.getOpcode() == ISD::BITCAST)
27369     V = V.getOperand(0);
27370
27371   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
27372     MVT InnerVT = V.getSimpleValueType();
27373     MVT InnerEltVT = InnerVT.getVectorElementType();
27374
27375     // If the element sizes match exactly, we can just do one larger vzext. This
27376     // is always an exact type match as vzext operates on integer types.
27377     if (OpEltVT == InnerEltVT) {
27378       assert(OpVT == InnerVT && "Types must match for vzext!");
27379       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
27380     }
27381
27382     // The only other way we can combine them is if only a single element of the
27383     // inner vzext is used in the input to the outer vzext.
27384     if (InnerEltVT.getSizeInBits() < InputBits)
27385       return SDValue();
27386
27387     // In this case, the inner vzext is completely dead because we're going to
27388     // only look at bits inside of the low element. Just do the outer vzext on
27389     // a bitcast of the input to the inner.
27390     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
27391   }
27392
27393   // Check if we can bypass extracting and re-inserting an element of an input
27394   // vector. Essentially:
27395   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
27396   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
27397       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
27398       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
27399     SDValue ExtractedV = V.getOperand(0);
27400     SDValue OrigV = ExtractedV.getOperand(0);
27401     if (isNullConstant(ExtractedV.getOperand(1))) {
27402         MVT OrigVT = OrigV.getSimpleValueType();
27403         // Extract a subvector if necessary...
27404         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
27405           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
27406           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
27407                                     OrigVT.getVectorNumElements() / Ratio);
27408           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
27409                               DAG.getIntPtrConstant(0, DL));
27410         }
27411         Op = DAG.getBitcast(OpVT, OrigV);
27412         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
27413       }
27414   }
27415
27416   return SDValue();
27417 }
27418
27419 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
27420                                              DAGCombinerInfo &DCI) const {
27421   SelectionDAG &DAG = DCI.DAG;
27422   switch (N->getOpcode()) {
27423   default: break;
27424   case ISD::EXTRACT_VECTOR_ELT:
27425     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
27426   case ISD::VSELECT:
27427   case ISD::SELECT:
27428   case X86ISD::SHRUNKBLEND:
27429     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
27430   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
27431   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
27432   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
27433   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
27434   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
27435   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
27436   case ISD::SHL:
27437   case ISD::SRA:
27438   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
27439   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
27440   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
27441   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
27442   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
27443   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
27444   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
27445   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
27446   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
27447   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
27448   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
27449   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
27450   case ISD::FNEG:           return PerformFNEGCombine(N, DAG, Subtarget);
27451   case ISD::TRUNCATE:       return PerformTRUNCATECombine(N, DAG, Subtarget);
27452   case X86ISD::FXOR:
27453   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
27454   case X86ISD::FMIN:
27455   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
27456   case X86ISD::FAND:        return PerformFANDCombine(N, DAG, Subtarget);
27457   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG, Subtarget);
27458   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
27459   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
27460   case ISD::ANY_EXTEND:
27461   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
27462   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
27463   case ISD::SIGN_EXTEND_INREG:
27464     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
27465   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
27466   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
27467   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
27468   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
27469   case X86ISD::SHUFP:       // Handle all target specific shuffles
27470   case X86ISD::PALIGNR:
27471   case X86ISD::UNPCKH:
27472   case X86ISD::UNPCKL:
27473   case X86ISD::MOVHLPS:
27474   case X86ISD::MOVLHPS:
27475   case X86ISD::PSHUFB:
27476   case X86ISD::PSHUFD:
27477   case X86ISD::PSHUFHW:
27478   case X86ISD::PSHUFLW:
27479   case X86ISD::MOVSS:
27480   case X86ISD::MOVSD:
27481   case X86ISD::VPERMILPI:
27482   case X86ISD::VPERM2X128:
27483   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
27484   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
27485   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
27486   case ISD::MGATHER:
27487   case ISD::MSCATTER:       return PerformGatherScatterCombine(N, DAG);
27488   }
27489
27490   return SDValue();
27491 }
27492
27493 /// isTypeDesirableForOp - Return true if the target has native support for
27494 /// the specified value type and it is 'desirable' to use the type for the
27495 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
27496 /// instruction encodings are longer and some i16 instructions are slow.
27497 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
27498   if (!isTypeLegal(VT))
27499     return false;
27500   if (VT != MVT::i16)
27501     return true;
27502
27503   switch (Opc) {
27504   default:
27505     return true;
27506   case ISD::LOAD:
27507   case ISD::SIGN_EXTEND:
27508   case ISD::ZERO_EXTEND:
27509   case ISD::ANY_EXTEND:
27510   case ISD::SHL:
27511   case ISD::SRL:
27512   case ISD::SUB:
27513   case ISD::ADD:
27514   case ISD::MUL:
27515   case ISD::AND:
27516   case ISD::OR:
27517   case ISD::XOR:
27518     return false;
27519   }
27520 }
27521
27522 /// IsDesirableToPromoteOp - This method query the target whether it is
27523 /// beneficial for dag combiner to promote the specified node. If true, it
27524 /// should return the desired promotion type by reference.
27525 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
27526   EVT VT = Op.getValueType();
27527   if (VT != MVT::i16)
27528     return false;
27529
27530   bool Promote = false;
27531   bool Commute = false;
27532   switch (Op.getOpcode()) {
27533   default: break;
27534   case ISD::LOAD: {
27535     LoadSDNode *LD = cast<LoadSDNode>(Op);
27536     // If the non-extending load has a single use and it's not live out, then it
27537     // might be folded.
27538     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
27539                                                      Op.hasOneUse()*/) {
27540       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
27541              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
27542         // The only case where we'd want to promote LOAD (rather then it being
27543         // promoted as an operand is when it's only use is liveout.
27544         if (UI->getOpcode() != ISD::CopyToReg)
27545           return false;
27546       }
27547     }
27548     Promote = true;
27549     break;
27550   }
27551   case ISD::SIGN_EXTEND:
27552   case ISD::ZERO_EXTEND:
27553   case ISD::ANY_EXTEND:
27554     Promote = true;
27555     break;
27556   case ISD::SHL:
27557   case ISD::SRL: {
27558     SDValue N0 = Op.getOperand(0);
27559     // Look out for (store (shl (load), x)).
27560     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
27561       return false;
27562     Promote = true;
27563     break;
27564   }
27565   case ISD::ADD:
27566   case ISD::MUL:
27567   case ISD::AND:
27568   case ISD::OR:
27569   case ISD::XOR:
27570     Commute = true;
27571     // fallthrough
27572   case ISD::SUB: {
27573     SDValue N0 = Op.getOperand(0);
27574     SDValue N1 = Op.getOperand(1);
27575     if (!Commute && MayFoldLoad(N1))
27576       return false;
27577     // Avoid disabling potential load folding opportunities.
27578     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
27579       return false;
27580     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
27581       return false;
27582     Promote = true;
27583   }
27584   }
27585
27586   PVT = MVT::i32;
27587   return Promote;
27588 }
27589
27590 //===----------------------------------------------------------------------===//
27591 //                           X86 Inline Assembly Support
27592 //===----------------------------------------------------------------------===//
27593
27594 // Helper to match a string separated by whitespace.
27595 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
27596   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
27597
27598   for (StringRef Piece : Pieces) {
27599     if (!S.startswith(Piece)) // Check if the piece matches.
27600       return false;
27601
27602     S = S.substr(Piece.size());
27603     StringRef::size_type Pos = S.find_first_not_of(" \t");
27604     if (Pos == 0) // We matched a prefix.
27605       return false;
27606
27607     S = S.substr(Pos);
27608   }
27609
27610   return S.empty();
27611 }
27612
27613 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
27614
27615   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
27616     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
27617         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
27618         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
27619
27620       if (AsmPieces.size() == 3)
27621         return true;
27622       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
27623         return true;
27624     }
27625   }
27626   return false;
27627 }
27628
27629 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
27630   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
27631
27632   std::string AsmStr = IA->getAsmString();
27633
27634   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
27635   if (!Ty || Ty->getBitWidth() % 16 != 0)
27636     return false;
27637
27638   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
27639   SmallVector<StringRef, 4> AsmPieces;
27640   SplitString(AsmStr, AsmPieces, ";\n");
27641
27642   switch (AsmPieces.size()) {
27643   default: return false;
27644   case 1:
27645     // FIXME: this should verify that we are targeting a 486 or better.  If not,
27646     // we will turn this bswap into something that will be lowered to logical
27647     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
27648     // lower so don't worry about this.
27649     // bswap $0
27650     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
27651         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
27652         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
27653         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
27654         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
27655         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
27656       // No need to check constraints, nothing other than the equivalent of
27657       // "=r,0" would be valid here.
27658       return IntrinsicLowering::LowerToByteSwap(CI);
27659     }
27660
27661     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
27662     if (CI->getType()->isIntegerTy(16) &&
27663         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27664         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
27665          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
27666       AsmPieces.clear();
27667       StringRef ConstraintsStr = IA->getConstraintString();
27668       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27669       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27670       if (clobbersFlagRegisters(AsmPieces))
27671         return IntrinsicLowering::LowerToByteSwap(CI);
27672     }
27673     break;
27674   case 3:
27675     if (CI->getType()->isIntegerTy(32) &&
27676         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
27677         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
27678         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
27679         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
27680       AsmPieces.clear();
27681       StringRef ConstraintsStr = IA->getConstraintString();
27682       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
27683       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
27684       if (clobbersFlagRegisters(AsmPieces))
27685         return IntrinsicLowering::LowerToByteSwap(CI);
27686     }
27687
27688     if (CI->getType()->isIntegerTy(64)) {
27689       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
27690       if (Constraints.size() >= 2 &&
27691           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
27692           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
27693         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
27694         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
27695             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
27696             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
27697           return IntrinsicLowering::LowerToByteSwap(CI);
27698       }
27699     }
27700     break;
27701   }
27702   return false;
27703 }
27704
27705 /// getConstraintType - Given a constraint letter, return the type of
27706 /// constraint it is for this target.
27707 X86TargetLowering::ConstraintType
27708 X86TargetLowering::getConstraintType(StringRef Constraint) const {
27709   if (Constraint.size() == 1) {
27710     switch (Constraint[0]) {
27711     case 'R':
27712     case 'q':
27713     case 'Q':
27714     case 'f':
27715     case 't':
27716     case 'u':
27717     case 'y':
27718     case 'x':
27719     case 'Y':
27720     case 'l':
27721       return C_RegisterClass;
27722     case 'a':
27723     case 'b':
27724     case 'c':
27725     case 'd':
27726     case 'S':
27727     case 'D':
27728     case 'A':
27729       return C_Register;
27730     case 'I':
27731     case 'J':
27732     case 'K':
27733     case 'L':
27734     case 'M':
27735     case 'N':
27736     case 'G':
27737     case 'C':
27738     case 'e':
27739     case 'Z':
27740       return C_Other;
27741     default:
27742       break;
27743     }
27744   }
27745   return TargetLowering::getConstraintType(Constraint);
27746 }
27747
27748 /// Examine constraint type and operand type and determine a weight value.
27749 /// This object must already have been set up with the operand type
27750 /// and the current alternative constraint selected.
27751 TargetLowering::ConstraintWeight
27752   X86TargetLowering::getSingleConstraintMatchWeight(
27753     AsmOperandInfo &info, const char *constraint) const {
27754   ConstraintWeight weight = CW_Invalid;
27755   Value *CallOperandVal = info.CallOperandVal;
27756     // If we don't have a value, we can't do a match,
27757     // but allow it at the lowest weight.
27758   if (!CallOperandVal)
27759     return CW_Default;
27760   Type *type = CallOperandVal->getType();
27761   // Look at the constraint type.
27762   switch (*constraint) {
27763   default:
27764     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
27765   case 'R':
27766   case 'q':
27767   case 'Q':
27768   case 'a':
27769   case 'b':
27770   case 'c':
27771   case 'd':
27772   case 'S':
27773   case 'D':
27774   case 'A':
27775     if (CallOperandVal->getType()->isIntegerTy())
27776       weight = CW_SpecificReg;
27777     break;
27778   case 'f':
27779   case 't':
27780   case 'u':
27781     if (type->isFloatingPointTy())
27782       weight = CW_SpecificReg;
27783     break;
27784   case 'y':
27785     if (type->isX86_MMXTy() && Subtarget->hasMMX())
27786       weight = CW_SpecificReg;
27787     break;
27788   case 'x':
27789   case 'Y':
27790     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
27791         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
27792       weight = CW_Register;
27793     break;
27794   case 'I':
27795     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27796       if (C->getZExtValue() <= 31)
27797         weight = CW_Constant;
27798     }
27799     break;
27800   case 'J':
27801     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27802       if (C->getZExtValue() <= 63)
27803         weight = CW_Constant;
27804     }
27805     break;
27806   case 'K':
27807     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27808       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27809         weight = CW_Constant;
27810     }
27811     break;
27812   case 'L':
27813     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27814       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27815         weight = CW_Constant;
27816     }
27817     break;
27818   case 'M':
27819     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27820       if (C->getZExtValue() <= 3)
27821         weight = CW_Constant;
27822     }
27823     break;
27824   case 'N':
27825     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27826       if (C->getZExtValue() <= 0xff)
27827         weight = CW_Constant;
27828     }
27829     break;
27830   case 'G':
27831   case 'C':
27832     if (isa<ConstantFP>(CallOperandVal)) {
27833       weight = CW_Constant;
27834     }
27835     break;
27836   case 'e':
27837     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27838       if ((C->getSExtValue() >= -0x80000000LL) &&
27839           (C->getSExtValue() <= 0x7fffffffLL))
27840         weight = CW_Constant;
27841     }
27842     break;
27843   case 'Z':
27844     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27845       if (C->getZExtValue() <= 0xffffffff)
27846         weight = CW_Constant;
27847     }
27848     break;
27849   }
27850   return weight;
27851 }
27852
27853 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27854 /// with another that has more specific requirements based on the type of the
27855 /// corresponding operand.
27856 const char *X86TargetLowering::
27857 LowerXConstraint(EVT ConstraintVT) const {
27858   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27859   // 'f' like normal targets.
27860   if (ConstraintVT.isFloatingPoint()) {
27861     if (Subtarget->hasSSE2())
27862       return "Y";
27863     if (Subtarget->hasSSE1())
27864       return "x";
27865   }
27866
27867   return TargetLowering::LowerXConstraint(ConstraintVT);
27868 }
27869
27870 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27871 /// vector.  If it is invalid, don't add anything to Ops.
27872 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27873                                                      std::string &Constraint,
27874                                                      std::vector<SDValue>&Ops,
27875                                                      SelectionDAG &DAG) const {
27876   SDValue Result;
27877
27878   // Only support length 1 constraints for now.
27879   if (Constraint.length() > 1) return;
27880
27881   char ConstraintLetter = Constraint[0];
27882   switch (ConstraintLetter) {
27883   default: break;
27884   case 'I':
27885     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27886       if (C->getZExtValue() <= 31) {
27887         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27888                                        Op.getValueType());
27889         break;
27890       }
27891     }
27892     return;
27893   case 'J':
27894     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27895       if (C->getZExtValue() <= 63) {
27896         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27897                                        Op.getValueType());
27898         break;
27899       }
27900     }
27901     return;
27902   case 'K':
27903     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27904       if (isInt<8>(C->getSExtValue())) {
27905         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27906                                        Op.getValueType());
27907         break;
27908       }
27909     }
27910     return;
27911   case 'L':
27912     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27913       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27914           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27915         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27916                                        Op.getValueType());
27917         break;
27918       }
27919     }
27920     return;
27921   case 'M':
27922     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27923       if (C->getZExtValue() <= 3) {
27924         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27925                                        Op.getValueType());
27926         break;
27927       }
27928     }
27929     return;
27930   case 'N':
27931     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27932       if (C->getZExtValue() <= 255) {
27933         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27934                                        Op.getValueType());
27935         break;
27936       }
27937     }
27938     return;
27939   case 'O':
27940     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27941       if (C->getZExtValue() <= 127) {
27942         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27943                                        Op.getValueType());
27944         break;
27945       }
27946     }
27947     return;
27948   case 'e': {
27949     // 32-bit signed value
27950     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27951       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27952                                            C->getSExtValue())) {
27953         // Widen to 64 bits here to get it sign extended.
27954         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27955         break;
27956       }
27957     // FIXME gcc accepts some relocatable values here too, but only in certain
27958     // memory models; it's complicated.
27959     }
27960     return;
27961   }
27962   case 'Z': {
27963     // 32-bit unsigned value
27964     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27965       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27966                                            C->getZExtValue())) {
27967         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27968                                        Op.getValueType());
27969         break;
27970       }
27971     }
27972     // FIXME gcc accepts some relocatable values here too, but only in certain
27973     // memory models; it's complicated.
27974     return;
27975   }
27976   case 'i': {
27977     // Literal immediates are always ok.
27978     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27979       // Widen to 64 bits here to get it sign extended.
27980       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27981       break;
27982     }
27983
27984     // In any sort of PIC mode addresses need to be computed at runtime by
27985     // adding in a register or some sort of table lookup.  These can't
27986     // be used as immediates.
27987     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27988       return;
27989
27990     // If we are in non-pic codegen mode, we allow the address of a global (with
27991     // an optional displacement) to be used with 'i'.
27992     GlobalAddressSDNode *GA = nullptr;
27993     int64_t Offset = 0;
27994
27995     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27996     while (1) {
27997       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27998         Offset += GA->getOffset();
27999         break;
28000       } else if (Op.getOpcode() == ISD::ADD) {
28001         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
28002           Offset += C->getZExtValue();
28003           Op = Op.getOperand(0);
28004           continue;
28005         }
28006       } else if (Op.getOpcode() == ISD::SUB) {
28007         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
28008           Offset += -C->getZExtValue();
28009           Op = Op.getOperand(0);
28010           continue;
28011         }
28012       }
28013
28014       // Otherwise, this isn't something we can handle, reject it.
28015       return;
28016     }
28017
28018     const GlobalValue *GV = GA->getGlobal();
28019     // If we require an extra load to get this address, as in PIC mode, we
28020     // can't accept it.
28021     if (isGlobalStubReference(
28022             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
28023       return;
28024
28025     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
28026                                         GA->getValueType(0), Offset);
28027     break;
28028   }
28029   }
28030
28031   if (Result.getNode()) {
28032     Ops.push_back(Result);
28033     return;
28034   }
28035   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
28036 }
28037
28038 std::pair<unsigned, const TargetRegisterClass *>
28039 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
28040                                                 StringRef Constraint,
28041                                                 MVT VT) const {
28042   // First, see if this is a constraint that directly corresponds to an LLVM
28043   // register class.
28044   if (Constraint.size() == 1) {
28045     // GCC Constraint Letters
28046     switch (Constraint[0]) {
28047     default: break;
28048       // TODO: Slight differences here in allocation order and leaving
28049       // RIP in the class. Do they matter any more here than they do
28050       // in the normal allocation?
28051     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
28052       if (Subtarget->is64Bit()) {
28053         if (VT == MVT::i32 || VT == MVT::f32)
28054           return std::make_pair(0U, &X86::GR32RegClass);
28055         if (VT == MVT::i16)
28056           return std::make_pair(0U, &X86::GR16RegClass);
28057         if (VT == MVT::i8 || VT == MVT::i1)
28058           return std::make_pair(0U, &X86::GR8RegClass);
28059         if (VT == MVT::i64 || VT == MVT::f64)
28060           return std::make_pair(0U, &X86::GR64RegClass);
28061         break;
28062       }
28063       // 32-bit fallthrough
28064     case 'Q':   // Q_REGS
28065       if (VT == MVT::i32 || VT == MVT::f32)
28066         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
28067       if (VT == MVT::i16)
28068         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
28069       if (VT == MVT::i8 || VT == MVT::i1)
28070         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
28071       if (VT == MVT::i64)
28072         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
28073       break;
28074     case 'r':   // GENERAL_REGS
28075     case 'l':   // INDEX_REGS
28076       if (VT == MVT::i8 || VT == MVT::i1)
28077         return std::make_pair(0U, &X86::GR8RegClass);
28078       if (VT == MVT::i16)
28079         return std::make_pair(0U, &X86::GR16RegClass);
28080       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
28081         return std::make_pair(0U, &X86::GR32RegClass);
28082       return std::make_pair(0U, &X86::GR64RegClass);
28083     case 'R':   // LEGACY_REGS
28084       if (VT == MVT::i8 || VT == MVT::i1)
28085         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
28086       if (VT == MVT::i16)
28087         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
28088       if (VT == MVT::i32 || !Subtarget->is64Bit())
28089         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
28090       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
28091     case 'f':  // FP Stack registers.
28092       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
28093       // value to the correct fpstack register class.
28094       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
28095         return std::make_pair(0U, &X86::RFP32RegClass);
28096       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
28097         return std::make_pair(0U, &X86::RFP64RegClass);
28098       return std::make_pair(0U, &X86::RFP80RegClass);
28099     case 'y':   // MMX_REGS if MMX allowed.
28100       if (!Subtarget->hasMMX()) break;
28101       return std::make_pair(0U, &X86::VR64RegClass);
28102     case 'Y':   // SSE_REGS if SSE2 allowed
28103       if (!Subtarget->hasSSE2()) break;
28104       // FALL THROUGH.
28105     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
28106       if (!Subtarget->hasSSE1()) break;
28107
28108       switch (VT.SimpleTy) {
28109       default: break;
28110       // Scalar SSE types.
28111       case MVT::f32:
28112       case MVT::i32:
28113         return std::make_pair(0U, &X86::FR32RegClass);
28114       case MVT::f64:
28115       case MVT::i64:
28116         return std::make_pair(0U, &X86::FR64RegClass);
28117       // TODO: Handle f128 and i128 in FR128RegClass after it is tested well.
28118       // Vector types.
28119       case MVT::v16i8:
28120       case MVT::v8i16:
28121       case MVT::v4i32:
28122       case MVT::v2i64:
28123       case MVT::v4f32:
28124       case MVT::v2f64:
28125         return std::make_pair(0U, &X86::VR128RegClass);
28126       // AVX types.
28127       case MVT::v32i8:
28128       case MVT::v16i16:
28129       case MVT::v8i32:
28130       case MVT::v4i64:
28131       case MVT::v8f32:
28132       case MVT::v4f64:
28133         return std::make_pair(0U, &X86::VR256RegClass);
28134       case MVT::v8f64:
28135       case MVT::v16f32:
28136       case MVT::v16i32:
28137       case MVT::v8i64:
28138         return std::make_pair(0U, &X86::VR512RegClass);
28139       }
28140       break;
28141     }
28142   }
28143
28144   // Use the default implementation in TargetLowering to convert the register
28145   // constraint into a member of a register class.
28146   std::pair<unsigned, const TargetRegisterClass*> Res;
28147   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
28148
28149   // Not found as a standard register?
28150   if (!Res.second) {
28151     // Map st(0) -> st(7) -> ST0
28152     if (Constraint.size() == 7 && Constraint[0] == '{' &&
28153         tolower(Constraint[1]) == 's' &&
28154         tolower(Constraint[2]) == 't' &&
28155         Constraint[3] == '(' &&
28156         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
28157         Constraint[5] == ')' &&
28158         Constraint[6] == '}') {
28159
28160       Res.first = X86::FP0+Constraint[4]-'0';
28161       Res.second = &X86::RFP80RegClass;
28162       return Res;
28163     }
28164
28165     // GCC allows "st(0)" to be called just plain "st".
28166     if (StringRef("{st}").equals_lower(Constraint)) {
28167       Res.first = X86::FP0;
28168       Res.second = &X86::RFP80RegClass;
28169       return Res;
28170     }
28171
28172     // flags -> EFLAGS
28173     if (StringRef("{flags}").equals_lower(Constraint)) {
28174       Res.first = X86::EFLAGS;
28175       Res.second = &X86::CCRRegClass;
28176       return Res;
28177     }
28178
28179     // 'A' means EAX + EDX.
28180     if (Constraint == "A") {
28181       Res.first = X86::EAX;
28182       Res.second = &X86::GR32_ADRegClass;
28183       return Res;
28184     }
28185     return Res;
28186   }
28187
28188   // Otherwise, check to see if this is a register class of the wrong value
28189   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
28190   // turn into {ax},{dx}.
28191   // MVT::Other is used to specify clobber names.
28192   if (Res.second->hasType(VT) || VT == MVT::Other)
28193     return Res;   // Correct type already, nothing to do.
28194
28195   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
28196   // return "eax". This should even work for things like getting 64bit integer
28197   // registers when given an f64 type.
28198   const TargetRegisterClass *Class = Res.second;
28199   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
28200       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
28201     unsigned Size = VT.getSizeInBits();
28202     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
28203                                   : Size == 16 ? MVT::i16
28204                                   : Size == 32 ? MVT::i32
28205                                   : Size == 64 ? MVT::i64
28206                                   : MVT::Other;
28207     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
28208     if (DestReg > 0) {
28209       Res.first = DestReg;
28210       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
28211                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
28212                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
28213                  : &X86::GR64RegClass;
28214       assert(Res.second->contains(Res.first) && "Register in register class");
28215     } else {
28216       // No register found/type mismatch.
28217       Res.first = 0;
28218       Res.second = nullptr;
28219     }
28220   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
28221              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
28222              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
28223              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
28224              Class == &X86::VR512RegClass) {
28225     // Handle references to XMM physical registers that got mapped into the
28226     // wrong class.  This can happen with constraints like {xmm0} where the
28227     // target independent register mapper will just pick the first match it can
28228     // find, ignoring the required type.
28229
28230     // TODO: Handle f128 and i128 in FR128RegClass after it is tested well.
28231     if (VT == MVT::f32 || VT == MVT::i32)
28232       Res.second = &X86::FR32RegClass;
28233     else if (VT == MVT::f64 || VT == MVT::i64)
28234       Res.second = &X86::FR64RegClass;
28235     else if (X86::VR128RegClass.hasType(VT))
28236       Res.second = &X86::VR128RegClass;
28237     else if (X86::VR256RegClass.hasType(VT))
28238       Res.second = &X86::VR256RegClass;
28239     else if (X86::VR512RegClass.hasType(VT))
28240       Res.second = &X86::VR512RegClass;
28241     else {
28242       // Type mismatch and not a clobber: Return an error;
28243       Res.first = 0;
28244       Res.second = nullptr;
28245     }
28246   }
28247
28248   return Res;
28249 }
28250
28251 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
28252                                             const AddrMode &AM, Type *Ty,
28253                                             unsigned AS) const {
28254   // Scaling factors are not free at all.
28255   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
28256   // will take 2 allocations in the out of order engine instead of 1
28257   // for plain addressing mode, i.e. inst (reg1).
28258   // E.g.,
28259   // vaddps (%rsi,%drx), %ymm0, %ymm1
28260   // Requires two allocations (one for the load, one for the computation)
28261   // whereas:
28262   // vaddps (%rsi), %ymm0, %ymm1
28263   // Requires just 1 allocation, i.e., freeing allocations for other operations
28264   // and having less micro operations to execute.
28265   //
28266   // For some X86 architectures, this is even worse because for instance for
28267   // stores, the complex addressing mode forces the instruction to use the
28268   // "load" ports instead of the dedicated "store" port.
28269   // E.g., on Haswell:
28270   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
28271   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
28272   if (isLegalAddressingMode(DL, AM, Ty, AS))
28273     // Scale represents reg2 * scale, thus account for 1
28274     // as soon as we use a second register.
28275     return AM.Scale != 0;
28276   return -1;
28277 }
28278
28279 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
28280   // Integer division on x86 is expensive. However, when aggressively optimizing
28281   // for code size, we prefer to use a div instruction, as it is usually smaller
28282   // than the alternative sequence.
28283   // The exception to this is vector division. Since x86 doesn't have vector
28284   // integer division, leaving the division as-is is a loss even in terms of
28285   // size, because it will have to be scalarized, while the alternative code
28286   // sequence can be performed in vector form.
28287   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
28288                                    Attribute::MinSize);
28289   return OptSize && !VT.isVector();
28290 }
28291
28292 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
28293        TargetLowering::ArgListTy& Args) const {
28294   // The MCU psABI requires some arguments to be passed in-register.
28295   // For regular calls, the inreg arguments are marked by the front-end.
28296   // However, for compiler generated library calls, we have to patch this
28297   // up here.
28298   if (!Subtarget->isTargetMCU() || !Args.size())
28299     return;
28300
28301   unsigned FreeRegs = 3;
28302   for (auto &Arg : Args) {
28303     // For library functions, we do not expect any fancy types.
28304     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
28305     unsigned SizeInRegs = (Size + 31) / 32;
28306     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
28307       continue;
28308
28309     Arg.isInReg = true;
28310     FreeRegs -= SizeInRegs;
28311     if (!FreeRegs)
28312       break;
28313   }
28314 }