lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/ADT/VectorExtras.h"
  26 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/SSARegMap.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/StringExtras.h"
  36 using namespace llvm;
  37
  38 // FIXME: temporary.
  39 static cl::opt<bool> EnableFastCC("enable-x86-fastcc", cl::Hidden,
  40                                   cl::desc("Enable fastcc on X86"));
  41 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  42   : TargetLowering(TM) {
  43   Subtarget = &TM.getSubtarget<X86Subtarget>();
  44   X86ScalarSSE = Subtarget->hasSSE2();
  45   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  46
  47   // Set up the TargetLowering object.
  48
  49   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  50   setShiftAmountType(MVT::i8);
  51   setSetCCResultType(MVT::i8);
  52   setSetCCResultContents(ZeroOrOneSetCCResult);
  53   setSchedulingPreference(SchedulingForRegPressure);
  54   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  55   setStackPointerRegisterToSaveRestore(X86StackPtr);
  56
  57   if (!Subtarget->isTargetDarwin())
  58     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  59     setUseUnderscoreSetJmpLongJmp(true);
  60
  61   // Add legal addressing mode scale values.
  62   addLegalAddressScale(8);
  63   addLegalAddressScale(4);
  64   addLegalAddressScale(2);
  65   // Enter the ones which require both scale + index last. These are more
  66   // expensive.
  67   addLegalAddressScale(9);
  68   addLegalAddressScale(5);
  69   addLegalAddressScale(3);
  70
  71   // Set up the register classes.
  72   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  73   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  74   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  75   if (Subtarget->is64Bit())
  76     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  77
  78   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  79
  80   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  81   // operation.
  82   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  83   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  84   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  85
  86   if (Subtarget->is64Bit()) {
  87     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  88     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  89   } else {
  90     if (X86ScalarSSE)
  91       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
  92       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
  93     else
  94       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
  95   }
  96
  97   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
  98   // this operation.
  99   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 100   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 101   // SSE has no i16 to fp conversion, only i32
 102   if (X86ScalarSSE)
 103     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 104   else {
 105     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 106     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 107   }
 108
 109   if (!Subtarget->is64Bit()) {
 110     // Custom lower SINT_TO_FP and FP_TO_SINT from/to i64 in 32-bit mode.
 111     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 112     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 113   }
 114
 115   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 116   // this operation.
 117   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 118   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 119
 120   if (X86ScalarSSE) {
 121     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 122   } else {
 123     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 124     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 125   }
 126
 127   // Handle FP_TO_UINT by promoting the destination to a larger signed
 128   // conversion.
 129   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 130   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 131   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 132
 133   if (Subtarget->is64Bit()) {
 134     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 135     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 136   } else {
 137     if (X86ScalarSSE && !Subtarget->hasSSE3())
 138       // Expand FP_TO_UINT into a select.
 139       // FIXME: We would like to use a Custom expander here eventually to do
 140       // the optimal thing for SSE vs. the default expansion in the legalizer.
 141       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 142     else
 143       // With SSE3 we can use fisttpll to convert to a signed i64.
 144       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 145   }
 146
 147   setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 148   setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 149
 150   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 151   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 152   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 153   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 154   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 155   if (Subtarget->is64Bit())
 156     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Expand);
 157   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Expand);
 158   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Expand);
 159   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 160   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 161   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 162
 163   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 164   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 165   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 166   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 167   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 168   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 169   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 170   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 171   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 172   if (Subtarget->is64Bit()) {
 173     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 174     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 175     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 176   }
 177
 178   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 179   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 180
 181   // These should be promoted to a larger select which is supported.
 182   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 183   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 184   // X86 wants to expand cmov itself.
 185   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 186   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 187   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 188   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 189   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 190   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 191   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 192   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 193   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 194   if (Subtarget->is64Bit()) {
 195     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 196     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 197   }
 198   // X86 ret instruction may pop stack.
 199   setOperationAction(ISD::RET             , MVT::Other, Custom);
 200   // Darwin ABI issue.
 201   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 202   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 203   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 204   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 205   if (Subtarget->is64Bit()) {
 206     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 207     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 208     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 209     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 210   }
 211   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 212   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 213   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 214   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 215   // X86 wants to expand memset / memcpy itself.
 216   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 217   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 218
 219   // We don't have line number support yet.
 220   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 221   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 222   // FIXME - use subtarget debug flags
 223   if (!Subtarget->isTargetDarwin() &&
 224       !Subtarget->isTargetELF() &&
 225       !Subtarget->isTargetCygwin())
 226     setOperationAction(ISD::DEBUG_LABEL, MVT::Other, Expand);
 227
 228   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 229   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 230
 231   // Use the default implementation.
 232   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 233   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 234   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 235   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 236   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 237   if (Subtarget->is64Bit())
 238     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 239   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 240
 241   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 242   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 243
 244   if (X86ScalarSSE) {
 245     // Set up the FP register classes.
 246     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 247     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 248
 249     // Use ANDPD to simulate FABS.
 250     setOperationAction(ISD::FABS , MVT::f64, Custom);
 251     setOperationAction(ISD::FABS , MVT::f32, Custom);
 252
 253     // Use XORP to simulate FNEG.
 254     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 255     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 256
 257     // We don't support sin/cos/fmod
 258     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 259     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 260     setOperationAction(ISD::FREM , MVT::f64, Expand);
 261     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 262     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 263     setOperationAction(ISD::FREM , MVT::f32, Expand);
 264
 265     // Expand FP immediates into loads from the stack, except for the special
 266     // cases we handle.
 267     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 268     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 269     addLegalFPImmediate(+0.0); // xorps / xorpd
 270   } else {
 271     // Set up the FP register classes.
 272     addRegisterClass(MVT::f64, X86::RFPRegisterClass);
 273
 274     setOperationAction(ISD::UNDEF, MVT::f64, Expand);
 275
 276     if (!UnsafeFPMath) {
 277       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 278       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 279     }
 280
 281     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 282     addLegalFPImmediate(+0.0); // FLD0
 283     addLegalFPImmediate(+1.0); // FLD1
 284     addLegalFPImmediate(-0.0); // FLD0/FCHS
 285     addLegalFPImmediate(-1.0); // FLD1/FCHS
 286   }
 287
 288   // First set operation action for all vector types to expand. Then we
 289   // will selectively turn on ones that can be effectively codegen'd.
 290   for (unsigned VT = (unsigned)MVT::Vector + 1;
 291        VT != (unsigned)MVT::LAST_VALUETYPE; VT++) {
 292     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 293     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 294     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 295     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 296     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 297     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 298     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 299     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 300     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 301     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 302     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 303     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 304     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 305     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 306     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 307   }
 308
 309   if (Subtarget->hasMMX()) {
 310     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 311     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 312     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 313
 314     // FIXME: add MMX packed arithmetics
 315     setOperationAction(ISD::BUILD_VECTOR,     MVT::v8i8,  Expand);
 316     setOperationAction(ISD::BUILD_VECTOR,     MVT::v4i16, Expand);
 317     setOperationAction(ISD::BUILD_VECTOR,     MVT::v2i32, Expand);
 318   }
 319
 320   if (Subtarget->hasSSE1()) {
 321     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 322
 323     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 324     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 325     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 326     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 327     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 328     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 329     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 330     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 331     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 332   }
 333
 334   if (Subtarget->hasSSE2()) {
 335     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 336     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 337     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 338     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 339     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 340
 341     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 342     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 343     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 344     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 345     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 346     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 347     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 348     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 349     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 350     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 351     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 352
 353     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 354     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 355     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 356     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 357     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 358     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 359
 360     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 361     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 362       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 363       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 364       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 365     }
 366     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 367     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 368     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 369     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 370     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 371     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 372
 373     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 374     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 375       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 376       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 377       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 378       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 379       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 380       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 381       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 382       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 383       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 384       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 385     }
 386
 387     // Custom lower v2i64 and v2f64 selects.
 388     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 389     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 390     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 391     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 392   }
 393
 394   // We want to custom lower some of our intrinsics.
 395   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 396
 397   // We have target-specific dag combine patterns for the following nodes:
 398   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 399   setTargetDAGCombine(ISD::SELECT);
 400
 401   computeRegisterProperties();
 402
 403   // FIXME: These should be based on subtarget info. Plus, the values should
 404   // be smaller when we are in optimizing for size mode.
 405   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 406   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 407   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 408   allowUnalignedMemoryAccesses = true; // x86 supports it!
 409 }
 410
 411 //===----------------------------------------------------------------------===//
 412 //                    C Calling Convention implementation
 413 //===----------------------------------------------------------------------===//
 414
 415 /// AddLiveIn - This helper function adds the specified physical register to the
 416 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 417 /// register for it.
 418 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 419                           TargetRegisterClass *RC) {
 420   assert(RC->contains(PReg) && "Not the correct regclass!");
 421   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 422   MF.addLiveIn(PReg, VReg);
 423   return VReg;
 424 }
 425
 426 /// HowToPassCCCArgument - Returns how an formal argument of the specified type
 427 /// should be passed. If it is through stack, returns the size of the stack
 428 /// slot; if it is through XMM register, returns the number of XMM registers
 429 /// are needed.
 430 static void
 431 HowToPassCCCArgument(MVT::ValueType ObjectVT, unsigned NumXMMRegs,
 432                      unsigned &ObjSize, unsigned &ObjXMMRegs) {
 433   ObjXMMRegs = 0;
 434
 435   switch (ObjectVT) {
 436   default: assert(0 && "Unhandled argument type!");
 437   case MVT::i8:  ObjSize = 1; break;
 438   case MVT::i16: ObjSize = 2; break;
 439   case MVT::i32: ObjSize = 4; break;
 440   case MVT::i64: ObjSize = 8; break;
 441   case MVT::f32: ObjSize = 4; break;
 442   case MVT::f64: ObjSize = 8; break;
 443   case MVT::v16i8:
 444   case MVT::v8i16:
 445   case MVT::v4i32:
 446   case MVT::v2i64:
 447   case MVT::v4f32:
 448   case MVT::v2f64:
 449     if (NumXMMRegs < 4)
 450       ObjXMMRegs = 1;
 451     else
 452       ObjSize = 16;
 453     break;
 454   }
 455 }
 456
 457 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG) {
 458   unsigned NumArgs = Op.Val->getNumValues() - 1;
 459   MachineFunction &MF = DAG.getMachineFunction();
 460   MachineFrameInfo *MFI = MF.getFrameInfo();
 461   SDOperand Root = Op.getOperand(0);
 462   std::vector<SDOperand> ArgValues;
 463
 464   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
 465   // the stack frame looks like this:
 466   //
 467   // [ESP] -- return address
 468   // [ESP + 4] -- first argument (leftmost lexically)
 469   // [ESP + 8] -- second argument, if first argument is <= 4 bytes in size
 470   //    ...
 471   //
 472   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 473   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
 474   static const unsigned XMMArgRegs[] = {
 475     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 476   };
 477   for (unsigned i = 0; i < NumArgs; ++i) {
 478     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
 479     unsigned ArgIncrement = 4;
 480     unsigned ObjSize = 0;
 481     unsigned ObjXMMRegs = 0;
 482     HowToPassCCCArgument(ObjectVT, NumXMMRegs, ObjSize, ObjXMMRegs);
 483     if (ObjSize > 4)
 484       ArgIncrement = ObjSize;
 485
 486     SDOperand ArgValue;
 487     if (ObjXMMRegs) {
 488       // Passed in a XMM register.
 489       unsigned Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
 490                                X86::VR128RegisterClass);
 491       ArgValue= DAG.getCopyFromReg(Root, Reg, ObjectVT);
 492       ArgValues.push_back(ArgValue);
 493       NumXMMRegs += ObjXMMRegs;
 494     } else {
 495       // XMM arguments have to be aligned on 16-byte boundary.
 496       if (ObjSize == 16)
 497         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 498       // Create the frame index object for this incoming parameter...
 499       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 500       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 501       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
 502       ArgValues.push_back(ArgValue);
 503       ArgOffset += ArgIncrement;   // Move on to the next argument...
 504     }
 505   }
 506
 507   ArgValues.push_back(Root);
 508
 509   // If the function takes variable number of arguments, make a frame index for
 510   // the start of the first vararg value... for expansion of llvm.va_start.
 511   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 512   if (isVarArg)
 513     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 514   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 515   ReturnAddrIndex = 0;            // No return address slot generated yet.
 516   BytesToPopOnReturn = 0;         // Callee pops nothing.
 517   BytesCallerReserves = ArgOffset;
 518
 519   // If this is a struct return on Darwin/X86, the callee pops the hidden struct
 520   // pointer.
 521   if (MF.getFunction()->getCallingConv() == CallingConv::CSRet &&
 522       Subtarget->isTargetDarwin())
 523     BytesToPopOnReturn = 4;
 524
 525   // Return the new list of results.
 526   std::vector<MVT::ValueType> RetVTs(Op.Val->value_begin(),
 527                                      Op.Val->value_end());
 528   return DAG.getNode(ISD::MERGE_VALUES, RetVTs, &ArgValues[0],ArgValues.size());
 529 }
 530
 531
 532 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG) {
 533   SDOperand Chain     = Op.getOperand(0);
 534   unsigned CallingConv= cast<ConstantSDNode>(Op.getOperand(1))->getValue();
 535   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
 536   SDOperand Callee    = Op.getOperand(4);
 537   MVT::ValueType RetVT= Op.Val->getValueType(0);
 538   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
 539
 540   // Keep track of the number of XMM regs passed so far.
 541   unsigned NumXMMRegs = 0;
 542   static const unsigned XMMArgRegs[] = {
 543     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 544   };
 545
 546   // Count how many bytes are to be pushed on the stack.
 547   unsigned NumBytes = 0;
 548   for (unsigned i = 0; i != NumOps; ++i) {
 549     SDOperand Arg = Op.getOperand(5+2*i);
 550
 551     switch (Arg.getValueType()) {
 552     default: assert(0 && "Unexpected ValueType for argument!");
 553     case MVT::i8:
 554     case MVT::i16:
 555     case MVT::i32:
 556     case MVT::f32:
 557       NumBytes += 4;
 558       break;
 559     case MVT::i64:
 560     case MVT::f64:
 561       NumBytes += 8;
 562       break;
 563     case MVT::v16i8:
 564     case MVT::v8i16:
 565     case MVT::v4i32:
 566     case MVT::v2i64:
 567     case MVT::v4f32:
 568     case MVT::v2f64:
 569       if (NumXMMRegs < 4)
 570         ++NumXMMRegs;
 571       else {
 572         // XMM arguments have to be aligned on 16-byte boundary.
 573         NumBytes = ((NumBytes + 15) / 16) * 16;
 574         NumBytes += 16;
 575       }
 576       break;
 577     }
 578   }
 579
 580   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 581
 582   // Arguments go on the stack in reverse order, as specified by the ABI.
 583   unsigned ArgOffset = 0;
 584   NumXMMRegs = 0;
 585   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
 586   std::vector<SDOperand> MemOpChains;
 587   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
 588   for (unsigned i = 0; i != NumOps; ++i) {
 589     SDOperand Arg = Op.getOperand(5+2*i);
 590
 591     switch (Arg.getValueType()) {
 592     default: assert(0 && "Unexpected ValueType for argument!");
 593     case MVT::i8:
 594     case MVT::i16: {
 595       // Promote the integer to 32 bits.  If the input type is signed use a
 596       // sign extend, otherwise use a zero extend.
 597       unsigned ExtOp =
 598         dyn_cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue() ?
 599         ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 600       Arg = DAG.getNode(ExtOp, MVT::i32, Arg);
 601     }
 602     // Fallthrough
 603
 604     case MVT::i32:
 605     case MVT::f32: {
 606       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 607       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
 608       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 609       ArgOffset += 4;
 610       break;
 611     }
 612     case MVT::i64:
 613     case MVT::f64: {
 614       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 615       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
 616       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 617       ArgOffset += 8;
 618       break;
 619     }
 620     case MVT::v16i8:
 621     case MVT::v8i16:
 622     case MVT::v4i32:
 623     case MVT::v2i64:
 624     case MVT::v4f32:
 625     case MVT::v2f64:
 626       if (NumXMMRegs < 4) {
 627         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
 628         NumXMMRegs++;
 629       } else {
 630         // XMM arguments have to be aligned on 16-byte boundary.
 631         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 632         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 633         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
 634         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 635         ArgOffset += 16;
 636       }
 637     }
 638   }
 639
 640   if (!MemOpChains.empty())
 641     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 642                         &MemOpChains[0], MemOpChains.size());
 643
 644   // Build a sequence of copy-to-reg nodes chained together with token chain
 645   // and flag operands which copy the outgoing args into registers.
 646   SDOperand InFlag;
 647   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 648     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 649                              InFlag);
 650     InFlag = Chain.getValue(1);
 651   }
 652
 653   // If the callee is a GlobalAddress node (quite common, every direct call is)
 654   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 655   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 656     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
 657   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
 658     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
 659
 660   std::vector<MVT::ValueType> NodeTys;
 661   NodeTys.push_back(MVT::Other);   // Returns a chain
 662   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 663   std::vector<SDOperand> Ops;
 664   Ops.push_back(Chain);
 665   Ops.push_back(Callee);
 666
 667   // Add argument registers to the end of the list so that they are known live
 668   // into the call.
 669   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 670     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 671                                   RegsToPass[i].second.getValueType()));
 672
 673   if (InFlag.Val)
 674     Ops.push_back(InFlag);
 675
 676   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
 677                       NodeTys, &Ops[0], Ops.size());
 678   InFlag = Chain.getValue(1);
 679
 680   // Create the CALLSEQ_END node.
 681   unsigned NumBytesForCalleeToPush = 0;
 682
 683   // If this is is a call to a struct-return function on Darwin/X86, the callee
 684   // pops the hidden struct pointer, so we have to push it back.
 685   if (CallingConv == CallingConv::CSRet && Subtarget->isTargetDarwin())
 686     NumBytesForCalleeToPush = 4;
 687
 688   NodeTys.clear();
 689   NodeTys.push_back(MVT::Other);   // Returns a chain
 690   if (RetVT != MVT::Other)
 691     NodeTys.push_back(MVT::Flag);  // Returns a flag for retval copy to use.
 692   Ops.clear();
 693   Ops.push_back(Chain);
 694   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
 695   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
 696   Ops.push_back(InFlag);
 697   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
 698   if (RetVT != MVT::Other)
 699     InFlag = Chain.getValue(1);
 700
 701   std::vector<SDOperand> ResultVals;
 702   NodeTys.clear();
 703   switch (RetVT) {
 704   default: assert(0 && "Unknown value type to return!");
 705   case MVT::Other: break;
 706   case MVT::i8:
 707     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
 708     ResultVals.push_back(Chain.getValue(0));
 709     NodeTys.push_back(MVT::i8);
 710     break;
 711   case MVT::i16:
 712     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
 713     ResultVals.push_back(Chain.getValue(0));
 714     NodeTys.push_back(MVT::i16);
 715     break;
 716   case MVT::i32:
 717     if (Op.Val->getValueType(1) == MVT::i32) {
 718       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
 719       ResultVals.push_back(Chain.getValue(0));
 720       Chain = DAG.getCopyFromReg(Chain, X86::EDX, MVT::i32,
 721                                  Chain.getValue(2)).getValue(1);
 722       ResultVals.push_back(Chain.getValue(0));
 723       NodeTys.push_back(MVT::i32);
 724     } else {
 725       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
 726       ResultVals.push_back(Chain.getValue(0));
 727     }
 728     NodeTys.push_back(MVT::i32);
 729     break;
 730   case MVT::v16i8:
 731   case MVT::v8i16:
 732   case MVT::v4i32:
 733   case MVT::v2i64:
 734   case MVT::v4f32:
 735   case MVT::v2f64:
 736     Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
 737     ResultVals.push_back(Chain.getValue(0));
 738     NodeTys.push_back(RetVT);
 739     break;
 740   case MVT::f32:
 741   case MVT::f64: {
 742     std::vector<MVT::ValueType> Tys;
 743     Tys.push_back(MVT::f64);
 744     Tys.push_back(MVT::Other);
 745     Tys.push_back(MVT::Flag);
 746     std::vector<SDOperand> Ops;
 747     Ops.push_back(Chain);
 748     Ops.push_back(InFlag);
 749     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys,
 750                                    &Ops[0], Ops.size());
 751     Chain  = RetVal.getValue(1);
 752     InFlag = RetVal.getValue(2);
 753     if (X86ScalarSSE) {
 754       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 755       // shouldn't be necessary except that RFP cannot be live across
 756       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 757       MachineFunction &MF = DAG.getMachineFunction();
 758       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 759       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 760       Tys.clear();
 761       Tys.push_back(MVT::Other);
 762       Ops.clear();
 763       Ops.push_back(Chain);
 764       Ops.push_back(RetVal);
 765       Ops.push_back(StackSlot);
 766       Ops.push_back(DAG.getValueType(RetVT));
 767       Ops.push_back(InFlag);
 768       Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
 769       RetVal = DAG.getLoad(RetVT, Chain, StackSlot, NULL, 0);
 770       Chain = RetVal.getValue(1);
 771     }
 772
 773     if (RetVT == MVT::f32 && !X86ScalarSSE)
 774       // FIXME: we would really like to remember that this FP_ROUND
 775       // operation is okay to eliminate if we allow excess FP precision.
 776       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
 777     ResultVals.push_back(RetVal);
 778     NodeTys.push_back(RetVT);
 779     break;
 780   }
 781   }
 782
 783   // If the function returns void, just return the chain.
 784   if (ResultVals.empty())
 785     return Chain;
 786
 787   // Otherwise, merge everything together with a MERGE_VALUES node.
 788   NodeTys.push_back(MVT::Other);
 789   ResultVals.push_back(Chain);
 790   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
 791                               &ResultVals[0], ResultVals.size());
 792   return Res.getValue(Op.ResNo);
 793 }
 794
 795
 796 //===----------------------------------------------------------------------===//
 797 //                 X86-64 C Calling Convention implementation
 798 //===----------------------------------------------------------------------===//
 799
 800 /// HowToPassX86_64CCCArgument - Returns how an formal argument of the specified
 801 /// type should be passed. If it is through stack, returns the size of the stack
 802 /// slot; if it is through integer or XMM register, returns the number of
 803 /// integer or XMM registers are needed.
 804 static void
 805 HowToPassX86_64CCCArgument(MVT::ValueType ObjectVT,
 806                            unsigned NumIntRegs, unsigned NumXMMRegs,
 807                            unsigned &ObjSize, unsigned &ObjIntRegs,
 808                            unsigned &ObjXMMRegs) {
 809   ObjSize = 0;
 810   ObjIntRegs = 0;
 811   ObjXMMRegs = 0;
 812
 813   switch (ObjectVT) {
 814   default: assert(0 && "Unhandled argument type!");
 815   case MVT::i8:
 816   case MVT::i16:
 817   case MVT::i32:
 818   case MVT::i64:
 819     if (NumIntRegs < 6)
 820       ObjIntRegs = 1;
 821     else {
 822       switch (ObjectVT) {
 823       default: break;
 824       case MVT::i8:  ObjSize = 1; break;
 825       case MVT::i16: ObjSize = 2; break;
 826       case MVT::i32: ObjSize = 4; break;
 827       case MVT::i64: ObjSize = 8; break;
 828       }
 829     }
 830     break;
 831   case MVT::f32:
 832   case MVT::f64:
 833   case MVT::v16i8:
 834   case MVT::v8i16:
 835   case MVT::v4i32:
 836   case MVT::v2i64:
 837   case MVT::v4f32:
 838   case MVT::v2f64:
 839     if (NumXMMRegs < 8)
 840       ObjXMMRegs = 1;
 841     else {
 842       switch (ObjectVT) {
 843       default: break;
 844       case MVT::f32:  ObjSize = 4; break;
 845       case MVT::f64:  ObjSize = 8; break;
 846       case MVT::v16i8:
 847       case MVT::v8i16:
 848       case MVT::v4i32:
 849       case MVT::v2i64:
 850       case MVT::v4f32:
 851       case MVT::v2f64: ObjSize = 16; break;
 852     }
 853     break;
 854   }
 855   }
 856 }
 857
 858 SDOperand
 859 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
 860   unsigned NumArgs = Op.Val->getNumValues() - 1;
 861   MachineFunction &MF = DAG.getMachineFunction();
 862   MachineFrameInfo *MFI = MF.getFrameInfo();
 863   SDOperand Root = Op.getOperand(0);
 864   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 865   std::vector<SDOperand> ArgValues;
 866
 867   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
 868   // the stack frame looks like this:
 869   //
 870   // [RSP] -- return address
 871   // [RSP + 8] -- first nonreg argument (leftmost lexically)
 872   // [RSP +16] -- second nonreg argument, if 1st argument is <= 8 bytes in size
 873   //    ...
 874   //
 875   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 876   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
 877   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
 878
 879   static const unsigned GPR8ArgRegs[] = {
 880     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
 881   };
 882   static const unsigned GPR16ArgRegs[] = {
 883     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
 884   };
 885   static const unsigned GPR32ArgRegs[] = {
 886     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
 887   };
 888   static const unsigned GPR64ArgRegs[] = {
 889     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
 890   };
 891   static const unsigned XMMArgRegs[] = {
 892     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
 893     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
 894   };
 895
 896   for (unsigned i = 0; i < NumArgs; ++i) {
 897     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
 898     unsigned ArgIncrement = 8;
 899     unsigned ObjSize = 0;
 900     unsigned ObjIntRegs = 0;
 901     unsigned ObjXMMRegs = 0;
 902
 903     // FIXME: __int128 and long double support?
 904     HowToPassX86_64CCCArgument(ObjectVT, NumIntRegs, NumXMMRegs,
 905                                ObjSize, ObjIntRegs, ObjXMMRegs);
 906     if (ObjSize > 8)
 907       ArgIncrement = ObjSize;
 908
 909     unsigned Reg = 0;
 910     SDOperand ArgValue;
 911     if (ObjIntRegs || ObjXMMRegs) {
 912       switch (ObjectVT) {
 913       default: assert(0 && "Unhandled argument type!");
 914       case MVT::i8:
 915       case MVT::i16:
 916       case MVT::i32:
 917       case MVT::i64: {
 918         TargetRegisterClass *RC = NULL;
 919         switch (ObjectVT) {
 920         default: break;
 921         case MVT::i8:
 922           RC = X86::GR8RegisterClass;
 923           Reg = GPR8ArgRegs[NumIntRegs];
 924           break;
 925         case MVT::i16:
 926           RC = X86::GR16RegisterClass;
 927           Reg = GPR16ArgRegs[NumIntRegs];
 928           break;
 929         case MVT::i32:
 930           RC = X86::GR32RegisterClass;
 931           Reg = GPR32ArgRegs[NumIntRegs];
 932           break;
 933         case MVT::i64:
 934           RC = X86::GR64RegisterClass;
 935           Reg = GPR64ArgRegs[NumIntRegs];
 936           break;
 937         }
 938         Reg = AddLiveIn(MF, Reg, RC);
 939         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 940         break;
 941       }
 942       case MVT::f32:
 943       case MVT::f64:
 944       case MVT::v16i8:
 945       case MVT::v8i16:
 946       case MVT::v4i32:
 947       case MVT::v2i64:
 948       case MVT::v4f32:
 949       case MVT::v2f64: {
 950         TargetRegisterClass *RC= (ObjectVT == MVT::f32) ?
 951           X86::FR32RegisterClass : ((ObjectVT == MVT::f64) ?
 952                               X86::FR64RegisterClass : X86::VR128RegisterClass);
 953         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], RC);
 954         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 955         break;
 956       }
 957       }
 958       NumIntRegs += ObjIntRegs;
 959       NumXMMRegs += ObjXMMRegs;
 960     } else if (ObjSize) {
 961       // XMM arguments have to be aligned on 16-byte boundary.
 962       if (ObjSize == 16)
 963         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 964       // Create the SelectionDAG nodes corresponding to a load from this
 965       // parameter.
 966       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 967       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 968       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
 969       ArgOffset += ArgIncrement;   // Move on to the next argument.
 970     }
 971
 972     ArgValues.push_back(ArgValue);
 973   }
 974
 975   // If the function takes variable number of arguments, make a frame index for
 976   // the start of the first vararg value... for expansion of llvm.va_start.
 977   if (isVarArg) {
 978     // For X86-64, if there are vararg parameters that are passed via
 979     // registers, then we must store them to their spots on the stack so they
 980     // may be loaded by deferencing the result of va_next.
 981     VarArgsGPOffset = NumIntRegs * 8;
 982     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
 983     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 984     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
 985
 986     // Store the integer parameter registers.
 987     std::vector<SDOperand> MemOps;
 988     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
 989     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
 990                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
 991     for (; NumIntRegs != 6; ++NumIntRegs) {
 992       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
 993                                 X86::GR64RegisterClass);
 994       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
 995       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
 996       MemOps.push_back(Store);
 997       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
 998                         DAG.getConstant(8, getPointerTy()));
 999     }
1000
1001     // Now store the XMM (fp + vector) parameter registers.
1002     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1003                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1004     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1005       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1006                                 X86::VR128RegisterClass);
1007       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1008       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1009       MemOps.push_back(Store);
1010       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1011                         DAG.getConstant(16, getPointerTy()));
1012     }
1013     if (!MemOps.empty())
1014         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1015                            &MemOps[0], MemOps.size());
1016   }
1017
1018   ArgValues.push_back(Root);
1019
1020   ReturnAddrIndex = 0;     // No return address slot generated yet.
1021   BytesToPopOnReturn = 0;  // Callee pops nothing.
1022   BytesCallerReserves = ArgOffset;
1023
1024   // Return the new list of results.
1025   std::vector<MVT::ValueType> RetVTs(Op.Val->value_begin(),
1026                                      Op.Val->value_end());
1027   return DAG.getNode(ISD::MERGE_VALUES, RetVTs, &ArgValues[0],ArgValues.size());
1028 }
1029
1030 SDOperand
1031 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG) {
1032   SDOperand Chain     = Op.getOperand(0);
1033   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1034   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1035   SDOperand Callee    = Op.getOperand(4);
1036   MVT::ValueType RetVT= Op.Val->getValueType(0);
1037   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1038
1039   // Count how many bytes are to be pushed on the stack.
1040   unsigned NumBytes = 0;
1041   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
1042   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1043
1044   static const unsigned GPR8ArgRegs[] = {
1045     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
1046   };
1047   static const unsigned GPR16ArgRegs[] = {
1048     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
1049   };
1050   static const unsigned GPR32ArgRegs[] = {
1051     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1052   };
1053   static const unsigned GPR64ArgRegs[] = {
1054     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1055   };
1056   static const unsigned XMMArgRegs[] = {
1057     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1058     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1059   };
1060
1061   for (unsigned i = 0; i != NumOps; ++i) {
1062     SDOperand Arg = Op.getOperand(5+2*i);
1063     MVT::ValueType ArgVT = Arg.getValueType();
1064
1065     switch (ArgVT) {
1066     default: assert(0 && "Unknown value type!");
1067     case MVT::i8:
1068     case MVT::i16:
1069     case MVT::i32:
1070     case MVT::i64:
1071       if (NumIntRegs < 6)
1072         ++NumIntRegs;
1073       else
1074         NumBytes += 8;
1075       break;
1076     case MVT::f32:
1077     case MVT::f64:
1078     case MVT::v16i8:
1079     case MVT::v8i16:
1080     case MVT::v4i32:
1081     case MVT::v2i64:
1082     case MVT::v4f32:
1083     case MVT::v2f64:
1084       if (NumXMMRegs < 8)
1085         NumXMMRegs++;
1086       else if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1087         NumBytes += 8;
1088       else {
1089         // XMM arguments have to be aligned on 16-byte boundary.
1090         NumBytes = ((NumBytes + 15) / 16) * 16;
1091         NumBytes += 16;
1092       }
1093       break;
1094     }
1095   }
1096
1097   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1098
1099   // Arguments go on the stack in reverse order, as specified by the ABI.
1100   unsigned ArgOffset = 0;
1101   NumIntRegs = 0;
1102   NumXMMRegs = 0;
1103   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1104   std::vector<SDOperand> MemOpChains;
1105   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1106   for (unsigned i = 0; i != NumOps; ++i) {
1107     SDOperand Arg = Op.getOperand(5+2*i);
1108     MVT::ValueType ArgVT = Arg.getValueType();
1109
1110     switch (ArgVT) {
1111     default: assert(0 && "Unexpected ValueType for argument!");
1112     case MVT::i8:
1113     case MVT::i16:
1114     case MVT::i32:
1115     case MVT::i64:
1116       if (NumIntRegs < 6) {
1117         unsigned Reg = 0;
1118         switch (ArgVT) {
1119         default: break;
1120         case MVT::i8:  Reg = GPR8ArgRegs[NumIntRegs];  break;
1121         case MVT::i16: Reg = GPR16ArgRegs[NumIntRegs]; break;
1122         case MVT::i32: Reg = GPR32ArgRegs[NumIntRegs]; break;
1123         case MVT::i64: Reg = GPR64ArgRegs[NumIntRegs]; break;
1124         }
1125         RegsToPass.push_back(std::make_pair(Reg, Arg));
1126         ++NumIntRegs;
1127       } else {
1128         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1129         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1130         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1131         ArgOffset += 8;
1132       }
1133       break;
1134     case MVT::f32:
1135     case MVT::f64:
1136     case MVT::v16i8:
1137     case MVT::v8i16:
1138     case MVT::v4i32:
1139     case MVT::v2i64:
1140     case MVT::v4f32:
1141     case MVT::v2f64:
1142       if (NumXMMRegs < 8) {
1143         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1144         NumXMMRegs++;
1145       } else {
1146         if (ArgVT != MVT::f32 && ArgVT != MVT::f64) {
1147           // XMM arguments have to be aligned on 16-byte boundary.
1148           ArgOffset = ((ArgOffset + 15) / 16) * 16;
1149         }
1150         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1151         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1152         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1153         if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1154           ArgOffset += 8;
1155         else
1156           ArgOffset += 16;
1157       }
1158     }
1159   }
1160
1161   if (!MemOpChains.empty())
1162     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1163                         &MemOpChains[0], MemOpChains.size());
1164
1165   // Build a sequence of copy-to-reg nodes chained together with token chain
1166   // and flag operands which copy the outgoing args into registers.
1167   SDOperand InFlag;
1168   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1169     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1170                              InFlag);
1171     InFlag = Chain.getValue(1);
1172   }
1173
1174   if (isVarArg) {
1175     // From AMD64 ABI document:
1176     // For calls that may call functions that use varargs or stdargs
1177     // (prototype-less calls or calls to functions containing ellipsis (...) in
1178     // the declaration) %al is used as hidden argument to specify the number
1179     // of SSE registers used. The contents of %al do not need to match exactly
1180     // the number of registers, but must be an ubound on the number of SSE
1181     // registers used and is in the range 0 - 8 inclusive.
1182     Chain = DAG.getCopyToReg(Chain, X86::AL,
1183                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1184     InFlag = Chain.getValue(1);
1185   }
1186
1187   // If the callee is a GlobalAddress node (quite common, every direct call is)
1188   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1189   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1190     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1191   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1192     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1193
1194   std::vector<MVT::ValueType> NodeTys;
1195   NodeTys.push_back(MVT::Other);   // Returns a chain
1196   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1197   std::vector<SDOperand> Ops;
1198   Ops.push_back(Chain);
1199   Ops.push_back(Callee);
1200
1201   // Add argument registers to the end of the list so that they are known live
1202   // into the call.
1203   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1204     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1205                                   RegsToPass[i].second.getValueType()));
1206
1207   if (InFlag.Val)
1208     Ops.push_back(InFlag);
1209
1210   // FIXME: Do not generate X86ISD::TAILCALL for now.
1211   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1212                       NodeTys, &Ops[0], Ops.size());
1213   InFlag = Chain.getValue(1);
1214
1215   NodeTys.clear();
1216   NodeTys.push_back(MVT::Other);   // Returns a chain
1217   if (RetVT != MVT::Other)
1218     NodeTys.push_back(MVT::Flag);  // Returns a flag for retval copy to use.
1219   Ops.clear();
1220   Ops.push_back(Chain);
1221   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1222   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1223   Ops.push_back(InFlag);
1224   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1225   if (RetVT != MVT::Other)
1226     InFlag = Chain.getValue(1);
1227
1228   std::vector<SDOperand> ResultVals;
1229   NodeTys.clear();
1230   switch (RetVT) {
1231   default: assert(0 && "Unknown value type to return!");
1232   case MVT::Other: break;
1233   case MVT::i8:
1234     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
1235     ResultVals.push_back(Chain.getValue(0));
1236     NodeTys.push_back(MVT::i8);
1237     break;
1238   case MVT::i16:
1239     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
1240     ResultVals.push_back(Chain.getValue(0));
1241     NodeTys.push_back(MVT::i16);
1242     break;
1243   case MVT::i32:
1244     Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1245     ResultVals.push_back(Chain.getValue(0));
1246     NodeTys.push_back(MVT::i32);
1247     break;
1248   case MVT::i64:
1249     if (Op.Val->getValueType(1) == MVT::i64) {
1250       // FIXME: __int128 support?
1251       Chain = DAG.getCopyFromReg(Chain, X86::RAX, MVT::i64, InFlag).getValue(1);
1252       ResultVals.push_back(Chain.getValue(0));
1253       Chain = DAG.getCopyFromReg(Chain, X86::RDX, MVT::i64,
1254                                  Chain.getValue(2)).getValue(1);
1255       ResultVals.push_back(Chain.getValue(0));
1256       NodeTys.push_back(MVT::i64);
1257     } else {
1258       Chain = DAG.getCopyFromReg(Chain, X86::RAX, MVT::i64, InFlag).getValue(1);
1259       ResultVals.push_back(Chain.getValue(0));
1260     }
1261     NodeTys.push_back(MVT::i64);
1262     break;
1263   case MVT::f32:
1264   case MVT::f64:
1265   case MVT::v16i8:
1266   case MVT::v8i16:
1267   case MVT::v4i32:
1268   case MVT::v2i64:
1269   case MVT::v4f32:
1270   case MVT::v2f64:
1271     // FIXME: long double support?
1272     Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
1273     ResultVals.push_back(Chain.getValue(0));
1274     NodeTys.push_back(RetVT);
1275     break;
1276   }
1277
1278   // If the function returns void, just return the chain.
1279   if (ResultVals.empty())
1280     return Chain;
1281
1282   // Otherwise, merge everything together with a MERGE_VALUES node.
1283   NodeTys.push_back(MVT::Other);
1284   ResultVals.push_back(Chain);
1285   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1286                               &ResultVals[0], ResultVals.size());
1287   return Res.getValue(Op.ResNo);
1288 }
1289
1290 //===----------------------------------------------------------------------===//
1291 //                    Fast Calling Convention implementation
1292 //===----------------------------------------------------------------------===//
1293 //
1294 // The X86 'fast' calling convention passes up to two integer arguments in
1295 // registers (an appropriate portion of EAX/EDX), passes arguments in C order,
1296 // and requires that the callee pop its arguments off the stack (allowing proper
1297 // tail calls), and has the same return value conventions as C calling convs.
1298 //
1299 // This calling convention always arranges for the callee pop value to be 8n+4
1300 // bytes, which is needed for tail recursion elimination and stack alignment
1301 // reasons.
1302 //
1303 // Note that this can be enhanced in the future to pass fp vals in registers
1304 // (when we have a global fp allocator) and do other tricks.
1305 //
1306
1307 /// HowToPassFastCCArgument - Returns how an formal argument of the specified
1308 /// type should be passed. If it is through stack, returns the size of the stack
1309 /// slot; if it is through integer or XMM register, returns the number of
1310 /// integer or XMM registers are needed.
1311 static void
1312 HowToPassFastCCArgument(MVT::ValueType ObjectVT,
1313                         unsigned NumIntRegs, unsigned NumXMMRegs,
1314                         unsigned &ObjSize, unsigned &ObjIntRegs,
1315                         unsigned &ObjXMMRegs) {
1316   ObjSize = 0;
1317   ObjIntRegs = 0;
1318   ObjXMMRegs = 0;
1319
1320   switch (ObjectVT) {
1321   default: assert(0 && "Unhandled argument type!");
1322   case MVT::i8:
1323 #if FASTCC_NUM_INT_ARGS_INREGS > 0
1324     if (NumIntRegs < FASTCC_NUM_INT_ARGS_INREGS)
1325       ObjIntRegs = 1;
1326     else
1327 #endif
1328       ObjSize = 1;
1329     break;
1330   case MVT::i16:
1331 #if FASTCC_NUM_INT_ARGS_INREGS > 0
1332     if (NumIntRegs < FASTCC_NUM_INT_ARGS_INREGS)
1333       ObjIntRegs = 1;
1334     else
1335 #endif
1336       ObjSize = 2;
1337     break;
1338   case MVT::i32:
1339 #if FASTCC_NUM_INT_ARGS_INREGS > 0
1340     if (NumIntRegs < FASTCC_NUM_INT_ARGS_INREGS)
1341       ObjIntRegs = 1;
1342     else
1343 #endif
1344       ObjSize = 4;
1345     break;
1346   case MVT::i64:
1347 #if FASTCC_NUM_INT_ARGS_INREGS > 0
1348     if (NumIntRegs+2 <= FASTCC_NUM_INT_ARGS_INREGS) {
1349       ObjIntRegs = 2;
1350     } else if (NumIntRegs+1 <= FASTCC_NUM_INT_ARGS_INREGS) {
1351       ObjIntRegs = 1;
1352       ObjSize = 4;
1353     } else
1354 #endif
1355       ObjSize = 8;
1356   case MVT::f32:
1357     ObjSize = 4;
1358     break;
1359   case MVT::f64:
1360     ObjSize = 8;
1361     break;
1362   case MVT::v16i8:
1363   case MVT::v8i16:
1364   case MVT::v4i32:
1365   case MVT::v2i64:
1366   case MVT::v4f32:
1367   case MVT::v2f64:
1368     if (NumXMMRegs < 4)
1369       ObjXMMRegs = 1;
1370     else
1371       ObjSize = 16;
1372     break;
1373   }
1374 }
1375
1376 SDOperand
1377 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG) {
1378   unsigned NumArgs = Op.Val->getNumValues()-1;
1379   MachineFunction &MF = DAG.getMachineFunction();
1380   MachineFrameInfo *MFI = MF.getFrameInfo();
1381   SDOperand Root = Op.getOperand(0);
1382   std::vector<SDOperand> ArgValues;
1383
1384   // Add DAG nodes to load the arguments...  On entry to a function the stack
1385   // frame looks like this:
1386   //
1387   // [ESP] -- return address
1388   // [ESP + 4] -- first nonreg argument (leftmost lexically)
1389   // [ESP + 8] -- second nonreg argument, if 1st argument is <= 4 bytes in size
1390   //    ...
1391   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1392
1393   // Keep track of the number of integer regs passed so far.  This can be either
1394   // 0 (neither EAX or EDX used), 1 (EAX is used) or 2 (EAX and EDX are both
1395   // used).
1396   unsigned NumIntRegs = 0;
1397   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1398
1399   static const unsigned XMMArgRegs[] = {
1400     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1401   };
1402
1403   for (unsigned i = 0; i < NumArgs; ++i) {
1404     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1405     unsigned ArgIncrement = 4;
1406     unsigned ObjSize = 0;
1407     unsigned ObjIntRegs = 0;
1408     unsigned ObjXMMRegs = 0;
1409
1410     HowToPassFastCCArgument(ObjectVT, NumIntRegs, NumXMMRegs,
1411                             ObjSize, ObjIntRegs, ObjXMMRegs);
1412     if (ObjSize > 4)
1413       ArgIncrement = ObjSize;
1414
1415     unsigned Reg = 0;
1416     SDOperand ArgValue;
1417     if (ObjIntRegs || ObjXMMRegs) {
1418       switch (ObjectVT) {
1419       default: assert(0 && "Unhandled argument type!");
1420       case MVT::i8:
1421         Reg = AddLiveIn(MF, NumIntRegs ? X86::DL : X86::AL,
1422                         X86::GR8RegisterClass);
1423         ArgValue = DAG.getCopyFromReg(Root, Reg, MVT::i8);
1424         break;
1425       case MVT::i16:
1426         Reg = AddLiveIn(MF, NumIntRegs ? X86::DX : X86::AX,
1427                         X86::GR16RegisterClass);
1428         ArgValue = DAG.getCopyFromReg(Root, Reg, MVT::i16);
1429         break;
1430       case MVT::i32:
1431         Reg = AddLiveIn(MF, NumIntRegs ? X86::EDX : X86::EAX,
1432                         X86::GR32RegisterClass);
1433         ArgValue = DAG.getCopyFromReg(Root, Reg, MVT::i32);
1434         break;
1435       case MVT::i64:
1436         Reg = AddLiveIn(MF, NumIntRegs ? X86::EDX : X86::EAX,
1437                         X86::GR32RegisterClass);
1438         ArgValue = DAG.getCopyFromReg(Root, Reg, MVT::i32);
1439         if (ObjIntRegs == 2) {
1440           Reg = AddLiveIn(MF, X86::EDX, X86::GR32RegisterClass);
1441           SDOperand ArgValue2 = DAG.getCopyFromReg(Root, Reg, MVT::i32);
1442           ArgValue= DAG.getNode(ISD::BUILD_PAIR, MVT::i64, ArgValue, ArgValue2);
1443         }
1444         break;
1445       case MVT::v16i8:
1446       case MVT::v8i16:
1447       case MVT::v4i32:
1448       case MVT::v2i64:
1449       case MVT::v4f32:
1450       case MVT::v2f64:
1451         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
1452         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1453         break;
1454       }
1455       NumIntRegs += ObjIntRegs;
1456       NumXMMRegs += ObjXMMRegs;
1457     }
1458
1459     if (ObjSize) {
1460       // XMM arguments have to be aligned on 16-byte boundary.
1461       if (ObjSize == 16)
1462         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1463       // Create the SelectionDAG nodes corresponding to a load from this
1464       // parameter.
1465       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1466       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1467       if (ObjectVT == MVT::i64 && ObjIntRegs) {
1468         SDOperand ArgValue2 = DAG.getLoad(Op.Val->getValueType(i), Root, FIN,
1469                                           NULL, 0);
1470         ArgValue = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, ArgValue, ArgValue2);
1471       } else
1472         ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1473       ArgOffset += ArgIncrement;   // Move on to the next argument.
1474     }
1475
1476     ArgValues.push_back(ArgValue);
1477   }
1478
1479   ArgValues.push_back(Root);
1480
1481   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1482   // arguments and the arguments after the retaddr has been pushed are aligned.
1483   if ((ArgOffset & 7) == 0)
1484     ArgOffset += 4;
1485
1486   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1487   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1488   ReturnAddrIndex = 0;             // No return address slot generated yet.
1489   BytesToPopOnReturn = ArgOffset;  // Callee pops all stack arguments.
1490   BytesCallerReserves = 0;
1491
1492   // Finally, inform the code generator which regs we return values in.
1493   switch (getValueType(MF.getFunction()->getReturnType())) {
1494   default: assert(0 && "Unknown type!");
1495   case MVT::isVoid: break;
1496   case MVT::i1:
1497   case MVT::i8:
1498   case MVT::i16:
1499   case MVT::i32:
1500     MF.addLiveOut(X86::EAX);
1501     break;
1502   case MVT::i64:
1503     MF.addLiveOut(X86::EAX);
1504     MF.addLiveOut(X86::EDX);
1505     break;
1506   case MVT::f32:
1507   case MVT::f64:
1508     MF.addLiveOut(X86::ST0);
1509     break;
1510   case MVT::v16i8:
1511   case MVT::v8i16:
1512   case MVT::v4i32:
1513   case MVT::v2i64:
1514   case MVT::v4f32:
1515   case MVT::v2f64:
1516     MF.addLiveOut(X86::XMM0);
1517     break;
1518   }
1519
1520   // Return the new list of results.
1521   std::vector<MVT::ValueType> RetVTs(Op.Val->value_begin(),
1522                                      Op.Val->value_end());
1523   return DAG.getNode(ISD::MERGE_VALUES, RetVTs, &ArgValues[0],ArgValues.size());
1524 }
1525
1526 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1527                                                bool isFastCall) {
1528   SDOperand Chain     = Op.getOperand(0);
1529   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1530   SDOperand Callee    = Op.getOperand(4);
1531   MVT::ValueType RetVT= Op.Val->getValueType(0);
1532   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1533
1534   // Count how many bytes are to be pushed on the stack.
1535   unsigned NumBytes = 0;
1536
1537   // Keep track of the number of integer regs passed so far.  This can be either
1538   // 0 (neither EAX or EDX used), 1 (EAX is used) or 2 (EAX and EDX are both
1539   // used).
1540   unsigned NumIntRegs = 0;
1541   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1542
1543   static const unsigned GPRArgRegs[][2] = {
1544     { X86::AL,  X86::DL },
1545     { X86::AX,  X86::DX },
1546     { X86::EAX, X86::EDX }
1547   };
1548 #if 0
1549   static const unsigned FastCallGPRArgRegs[][2] = {
1550     { X86::CL,  X86::DL },
1551     { X86::CX,  X86::DX },
1552     { X86::ECX, X86::EDX }
1553   };
1554 #endif
1555   static const unsigned XMMArgRegs[] = {
1556     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1557   };
1558
1559   for (unsigned i = 0; i != NumOps; ++i) {
1560     SDOperand Arg = Op.getOperand(5+2*i);
1561
1562     switch (Arg.getValueType()) {
1563     default: assert(0 && "Unknown value type!");
1564     case MVT::i8:
1565     case MVT::i16:
1566     case MVT::i32: {
1567      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1568      if (NumIntRegs < MaxNumIntRegs) {
1569        ++NumIntRegs;
1570        break;
1571      }
1572      } // Fall through
1573     case MVT::f32:
1574       NumBytes += 4;
1575       break;
1576     case MVT::f64:
1577       NumBytes += 8;
1578       break;
1579     case MVT::v16i8:
1580     case MVT::v8i16:
1581     case MVT::v4i32:
1582     case MVT::v2i64:
1583     case MVT::v4f32:
1584     case MVT::v2f64:
1585      if (isFastCall) {
1586       assert(0 && "Unknown value type!");
1587      } else {
1588        if (NumXMMRegs < 4)
1589          NumXMMRegs++;
1590        else {
1591          // XMM arguments have to be aligned on 16-byte boundary.
1592          NumBytes = ((NumBytes + 15) / 16) * 16;
1593          NumBytes += 16;
1594        }
1595      }
1596      break;
1597     }
1598   }
1599
1600   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1601   // arguments and the arguments after the retaddr has been pushed are aligned.
1602   if ((NumBytes & 7) == 0)
1603     NumBytes += 4;
1604
1605   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1606
1607   // Arguments go on the stack in reverse order, as specified by the ABI.
1608   unsigned ArgOffset = 0;
1609   NumIntRegs = 0;
1610   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1611   std::vector<SDOperand> MemOpChains;
1612   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1613   for (unsigned i = 0; i != NumOps; ++i) {
1614     SDOperand Arg = Op.getOperand(5+2*i);
1615
1616     switch (Arg.getValueType()) {
1617     default: assert(0 && "Unexpected ValueType for argument!");
1618     case MVT::i8:
1619     case MVT::i16:
1620     case MVT::i32: {
1621      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1622      if (NumIntRegs < MaxNumIntRegs) {
1623        RegsToPass.push_back(
1624          std::make_pair(GPRArgRegs[Arg.getValueType()-MVT::i8][NumIntRegs],
1625                         Arg));
1626        ++NumIntRegs;
1627        break;
1628      }
1629      } // Fall through
1630     case MVT::f32: {
1631       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1632       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1633       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1634       ArgOffset += 4;
1635       break;
1636     }
1637     case MVT::f64: {
1638       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1639       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1640       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1641       ArgOffset += 8;
1642       break;
1643     }
1644     case MVT::v16i8:
1645     case MVT::v8i16:
1646     case MVT::v4i32:
1647     case MVT::v2i64:
1648     case MVT::v4f32:
1649     case MVT::v2f64:
1650      if (isFastCall) {
1651        assert(0 && "Unexpected ValueType for argument!");
1652      } else {
1653        if (NumXMMRegs < 4) {
1654          RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1655          NumXMMRegs++;
1656        } else {
1657          // XMM arguments have to be aligned on 16-byte boundary.
1658          ArgOffset = ((ArgOffset + 15) / 16) * 16;
1659          SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1660          PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1661          MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1662          ArgOffset += 16;
1663        }
1664      }
1665      break;
1666     }
1667   }
1668
1669   if (!MemOpChains.empty())
1670     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1671                         &MemOpChains[0], MemOpChains.size());
1672
1673   // Build a sequence of copy-to-reg nodes chained together with token chain
1674   // and flag operands which copy the outgoing args into registers.
1675   SDOperand InFlag;
1676   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1677     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1678                              InFlag);
1679     InFlag = Chain.getValue(1);
1680   }
1681
1682   // If the callee is a GlobalAddress node (quite common, every direct call is)
1683   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1684   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1685     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1686   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1687     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1688
1689   std::vector<MVT::ValueType> NodeTys;
1690   NodeTys.push_back(MVT::Other);   // Returns a chain
1691   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1692   std::vector<SDOperand> Ops;
1693   Ops.push_back(Chain);
1694   Ops.push_back(Callee);
1695
1696   // Add argument registers to the end of the list so that they are known live
1697   // into the call.
1698   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1699     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1700                                   RegsToPass[i].second.getValueType()));
1701
1702   if (InFlag.Val)
1703     Ops.push_back(InFlag);
1704
1705   // FIXME: Do not generate X86ISD::TAILCALL for now.
1706   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1707                       NodeTys, &Ops[0], Ops.size());
1708   InFlag = Chain.getValue(1);
1709
1710   NodeTys.clear();
1711   NodeTys.push_back(MVT::Other);   // Returns a chain
1712   if (RetVT != MVT::Other)
1713     NodeTys.push_back(MVT::Flag);  // Returns a flag for retval copy to use.
1714   Ops.clear();
1715   Ops.push_back(Chain);
1716   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1717   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1718   Ops.push_back(InFlag);
1719   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1720   if (RetVT != MVT::Other)
1721     InFlag = Chain.getValue(1);
1722
1723   std::vector<SDOperand> ResultVals;
1724   NodeTys.clear();
1725   switch (RetVT) {
1726   default: assert(0 && "Unknown value type to return!");
1727   case MVT::Other: break;
1728   case MVT::i8:
1729     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
1730     ResultVals.push_back(Chain.getValue(0));
1731     NodeTys.push_back(MVT::i8);
1732     break;
1733   case MVT::i16:
1734     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
1735     ResultVals.push_back(Chain.getValue(0));
1736     NodeTys.push_back(MVT::i16);
1737     break;
1738   case MVT::i32:
1739     if (Op.Val->getValueType(1) == MVT::i32) {
1740       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1741       ResultVals.push_back(Chain.getValue(0));
1742       Chain = DAG.getCopyFromReg(Chain, X86::EDX, MVT::i32,
1743                                  Chain.getValue(2)).getValue(1);
1744       ResultVals.push_back(Chain.getValue(0));
1745       NodeTys.push_back(MVT::i32);
1746     } else {
1747       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1748       ResultVals.push_back(Chain.getValue(0));
1749     }
1750     NodeTys.push_back(MVT::i32);
1751     break;
1752   case MVT::v16i8:
1753   case MVT::v8i16:
1754   case MVT::v4i32:
1755   case MVT::v2i64:
1756   case MVT::v4f32:
1757   case MVT::v2f64:
1758    if (isFastCall) {
1759      assert(0 && "Unknown value type to return!");
1760    } else {
1761      Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
1762      ResultVals.push_back(Chain.getValue(0));
1763      NodeTys.push_back(RetVT);
1764    }
1765    break;
1766   case MVT::f32:
1767   case MVT::f64: {
1768     std::vector<MVT::ValueType> Tys;
1769     Tys.push_back(MVT::f64);
1770     Tys.push_back(MVT::Other);
1771     Tys.push_back(MVT::Flag);
1772     std::vector<SDOperand> Ops;
1773     Ops.push_back(Chain);
1774     Ops.push_back(InFlag);
1775     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys,
1776                                    &Ops[0], Ops.size());
1777     Chain  = RetVal.getValue(1);
1778     InFlag = RetVal.getValue(2);
1779     if (X86ScalarSSE) {
1780       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
1781       // shouldn't be necessary except that RFP cannot be live across
1782       // multiple blocks. When stackifier is fixed, they can be uncoupled.
1783       MachineFunction &MF = DAG.getMachineFunction();
1784       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
1785       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
1786       Tys.clear();
1787       Tys.push_back(MVT::Other);
1788       Ops.clear();
1789       Ops.push_back(Chain);
1790       Ops.push_back(RetVal);
1791       Ops.push_back(StackSlot);
1792       Ops.push_back(DAG.getValueType(RetVT));
1793       Ops.push_back(InFlag);
1794       Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
1795       RetVal = DAG.getLoad(RetVT, Chain, StackSlot, NULL, 0);
1796       Chain = RetVal.getValue(1);
1797     }
1798
1799     if (RetVT == MVT::f32 && !X86ScalarSSE)
1800       // FIXME: we would really like to remember that this FP_ROUND
1801       // operation is okay to eliminate if we allow excess FP precision.
1802       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
1803     ResultVals.push_back(RetVal);
1804     NodeTys.push_back(RetVT);
1805     break;
1806   }
1807   }
1808
1809
1810   // If the function returns void, just return the chain.
1811   if (ResultVals.empty())
1812     return Chain;
1813
1814   // Otherwise, merge everything together with a MERGE_VALUES node.
1815   NodeTys.push_back(MVT::Other);
1816   ResultVals.push_back(Chain);
1817   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1818                               &ResultVals[0], ResultVals.size());
1819   return Res.getValue(Op.ResNo);
1820 }
1821
1822 //===----------------------------------------------------------------------===//
1823 //                  StdCall Calling Convention implementation
1824 //===----------------------------------------------------------------------===//
1825 //  StdCall calling convention seems to be standard for many Windows' API
1826 //  routines and around. It differs from C calling convention just a little:
1827 //  callee should clean up the stack, not caller. Symbols should be also
1828 //  decorated in some fancy way :) It doesn't support any vector arguments.
1829
1830 /// HowToPassStdCallCCArgument - Returns how an formal argument of the specified
1831 /// type should be passed. Returns the size of the stack slot
1832 static void
1833 HowToPassStdCallCCArgument(MVT::ValueType ObjectVT, unsigned &ObjSize) {
1834   switch (ObjectVT) {
1835   default: assert(0 && "Unhandled argument type!");
1836   case MVT::i8:  ObjSize = 1; break;
1837   case MVT::i16: ObjSize = 2; break;
1838   case MVT::i32: ObjSize = 4; break;
1839   case MVT::i64: ObjSize = 8; break;
1840   case MVT::f32: ObjSize = 4; break;
1841   case MVT::f64: ObjSize = 8; break;
1842   }
1843 }
1844
1845 SDOperand X86TargetLowering::LowerStdCallCCArguments(SDOperand Op,
1846                                                      SelectionDAG &DAG) {
1847   unsigned NumArgs = Op.Val->getNumValues() - 1;
1848   MachineFunction &MF = DAG.getMachineFunction();
1849   MachineFrameInfo *MFI = MF.getFrameInfo();
1850   SDOperand Root = Op.getOperand(0);
1851   std::vector<SDOperand> ArgValues;
1852
1853   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
1854   // the stack frame looks like this:
1855   //
1856   // [ESP] -- return address
1857   // [ESP + 4] -- first argument (leftmost lexically)
1858   // [ESP + 8] -- second argument, if first argument is <= 4 bytes in size
1859   //    ...
1860   //
1861   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1862   for (unsigned i = 0; i < NumArgs; ++i) {
1863     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1864     unsigned ArgIncrement = 4;
1865     unsigned ObjSize = 0;
1866     HowToPassStdCallCCArgument(ObjectVT, ObjSize);
1867     if (ObjSize > 4)
1868       ArgIncrement = ObjSize;
1869
1870     SDOperand ArgValue;
1871     // Create the frame index object for this incoming parameter...
1872     int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1873     SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1874     ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1875     ArgValues.push_back(ArgValue);
1876     ArgOffset += ArgIncrement;   // Move on to the next argument...
1877   }
1878
1879   ArgValues.push_back(Root);
1880
1881   // If the function takes variable number of arguments, make a frame index for
1882   // the start of the first vararg value... for expansion of llvm.va_start.
1883   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1884   if (isVarArg) {
1885     BytesToPopOnReturn = 0;         // Callee pops nothing.
1886     BytesCallerReserves = ArgOffset;
1887     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
1888   } else {
1889     BytesToPopOnReturn = ArgOffset; // Callee pops everything..
1890     BytesCallerReserves = 0;
1891   }
1892   RegSaveFrameIndex = 0xAAAAAAA;    // X86-64 only.
1893   ReturnAddrIndex = 0;              // No return address slot generated yet.
1894
1895   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
1896
1897   // Return the new list of results.
1898   std::vector<MVT::ValueType> RetVTs(Op.Val->value_begin(),
1899                                      Op.Val->value_end());
1900   return DAG.getNode(ISD::MERGE_VALUES, RetVTs, &ArgValues[0],ArgValues.size());
1901 }
1902
1903
1904 SDOperand X86TargetLowering::LowerStdCallCCCallTo(SDOperand Op,
1905                                                   SelectionDAG &DAG) {
1906   SDOperand Chain     = Op.getOperand(0);
1907   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1908   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1909   SDOperand Callee    = Op.getOperand(4);
1910   MVT::ValueType RetVT= Op.Val->getValueType(0);
1911   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1912
1913   // Count how many bytes are to be pushed on the stack.
1914   unsigned NumBytes = 0;
1915   for (unsigned i = 0; i != NumOps; ++i) {
1916     SDOperand Arg = Op.getOperand(5+2*i);
1917
1918     switch (Arg.getValueType()) {
1919     default: assert(0 && "Unexpected ValueType for argument!");
1920     case MVT::i8:
1921     case MVT::i16:
1922     case MVT::i32:
1923     case MVT::f32:
1924       NumBytes += 4;
1925       break;
1926     case MVT::i64:
1927     case MVT::f64:
1928       NumBytes += 8;
1929       break;
1930     }
1931   }
1932
1933   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1934
1935   // Arguments go on the stack in reverse order, as specified by the ABI.
1936   unsigned ArgOffset = 0;
1937   std::vector<SDOperand> MemOpChains;
1938   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1939   for (unsigned i = 0; i != NumOps; ++i) {
1940     SDOperand Arg = Op.getOperand(5+2*i);
1941
1942     switch (Arg.getValueType()) {
1943     default: assert(0 && "Unexpected ValueType for argument!");
1944     case MVT::i8:
1945     case MVT::i16: {
1946       // Promote the integer to 32 bits.  If the input type is signed use a
1947       // sign extend, otherwise use a zero extend.
1948       unsigned ExtOp =
1949         dyn_cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue() ?
1950         ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1951       Arg = DAG.getNode(ExtOp, MVT::i32, Arg);
1952     }
1953     // Fallthrough
1954
1955     case MVT::i32:
1956     case MVT::f32: {
1957       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1958       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1959       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1960       ArgOffset += 4;
1961       break;
1962     }
1963     case MVT::i64:
1964     case MVT::f64: {
1965       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1966       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1967       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1968       ArgOffset += 8;
1969       break;
1970     }
1971     }
1972   }
1973
1974   if (!MemOpChains.empty())
1975     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1976                         &MemOpChains[0], MemOpChains.size());
1977
1978   // If the callee is a GlobalAddress node (quite common, every direct call is)
1979   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1980   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1981     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1982   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1983     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1984
1985   std::vector<MVT::ValueType> NodeTys;
1986   NodeTys.push_back(MVT::Other);   // Returns a chain
1987   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1988   std::vector<SDOperand> Ops;
1989   Ops.push_back(Chain);
1990   Ops.push_back(Callee);
1991
1992   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1993                       NodeTys, &Ops[0], Ops.size());
1994   SDOperand InFlag = Chain.getValue(1);
1995
1996   // Create the CALLSEQ_END node.
1997   unsigned NumBytesForCalleeToPush;
1998
1999   if (isVarArg) {
2000     NumBytesForCalleeToPush = 0;
2001   } else {
2002     NumBytesForCalleeToPush = NumBytes;
2003   }
2004
2005   NodeTys.clear();
2006   NodeTys.push_back(MVT::Other);   // Returns a chain
2007   if (RetVT != MVT::Other)
2008     NodeTys.push_back(MVT::Flag);  // Returns a flag for retval copy to use.
2009   Ops.clear();
2010   Ops.push_back(Chain);
2011   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
2012   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
2013   Ops.push_back(InFlag);
2014   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
2015   if (RetVT != MVT::Other)
2016     InFlag = Chain.getValue(1);
2017
2018   std::vector<SDOperand> ResultVals;
2019   NodeTys.clear();
2020   switch (RetVT) {
2021   default: assert(0 && "Unknown value type to return!");
2022   case MVT::Other: break;
2023   case MVT::i8:
2024     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
2025     ResultVals.push_back(Chain.getValue(0));
2026     NodeTys.push_back(MVT::i8);
2027     break;
2028   case MVT::i16:
2029     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
2030     ResultVals.push_back(Chain.getValue(0));
2031     NodeTys.push_back(MVT::i16);
2032     break;
2033   case MVT::i32:
2034     if (Op.Val->getValueType(1) == MVT::i32) {
2035       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
2036       ResultVals.push_back(Chain.getValue(0));
2037       Chain = DAG.getCopyFromReg(Chain, X86::EDX, MVT::i32,
2038                                  Chain.getValue(2)).getValue(1);
2039       ResultVals.push_back(Chain.getValue(0));
2040       NodeTys.push_back(MVT::i32);
2041     } else {
2042       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
2043       ResultVals.push_back(Chain.getValue(0));
2044     }
2045     NodeTys.push_back(MVT::i32);
2046     break;
2047   case MVT::f32:
2048   case MVT::f64: {
2049     std::vector<MVT::ValueType> Tys;
2050     Tys.push_back(MVT::f64);
2051     Tys.push_back(MVT::Other);
2052     Tys.push_back(MVT::Flag);
2053     std::vector<SDOperand> Ops;
2054     Ops.push_back(Chain);
2055     Ops.push_back(InFlag);
2056     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys,
2057                                    &Ops[0], Ops.size());
2058     Chain  = RetVal.getValue(1);
2059     InFlag = RetVal.getValue(2);
2060     if (X86ScalarSSE) {
2061       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
2062       // shouldn't be necessary except that RFP cannot be live across
2063       // multiple blocks. When stackifier is fixed, they can be uncoupled.
2064       MachineFunction &MF = DAG.getMachineFunction();
2065       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2066       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
2067       Tys.clear();
2068       Tys.push_back(MVT::Other);
2069       Ops.clear();
2070       Ops.push_back(Chain);
2071       Ops.push_back(RetVal);
2072       Ops.push_back(StackSlot);
2073       Ops.push_back(DAG.getValueType(RetVT));
2074       Ops.push_back(InFlag);
2075       Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
2076       RetVal = DAG.getLoad(RetVT, Chain, StackSlot, NULL, 0);
2077       Chain = RetVal.getValue(1);
2078     }
2079
2080     if (RetVT == MVT::f32 && !X86ScalarSSE)
2081       // FIXME: we would really like to remember that this FP_ROUND
2082       // operation is okay to eliminate if we allow excess FP precision.
2083       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
2084     ResultVals.push_back(RetVal);
2085     NodeTys.push_back(RetVT);
2086     break;
2087   }
2088   }
2089
2090   // If the function returns void, just return the chain.
2091   if (ResultVals.empty())
2092     return Chain;
2093
2094   // Otherwise, merge everything together with a MERGE_VALUES node.
2095   NodeTys.push_back(MVT::Other);
2096   ResultVals.push_back(Chain);
2097   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
2098                               &ResultVals[0], ResultVals.size());
2099   return Res.getValue(Op.ResNo);
2100 }
2101
2102 //===----------------------------------------------------------------------===//
2103 //                  FastCall Calling Convention implementation
2104 //===----------------------------------------------------------------------===//
2105 //
2106 // The X86 'fastcall' calling convention passes up to two integer arguments in
2107 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
2108 // and requires that the callee pop its arguments off the stack (allowing proper
2109 // tail calls), and has the same return value conventions as C calling convs.
2110 //
2111 // This calling convention always arranges for the callee pop value to be 8n+4
2112 // bytes, which is needed for tail recursion elimination and stack alignment
2113 // reasons.
2114 //
2115
2116 /// HowToPassFastCallCCArgument - Returns how an formal argument of the
2117 /// specified type should be passed. If it is through stack, returns the size of
2118 /// the stack slot; if it is through integer register, returns the number of
2119 /// integer registers are needed.
2120 static void
2121 HowToPassFastCallCCArgument(MVT::ValueType ObjectVT,
2122                             unsigned NumIntRegs,
2123                             unsigned &ObjSize,
2124                             unsigned &ObjIntRegs)
2125 {
2126   ObjSize = 0;
2127   ObjIntRegs = 0;
2128
2129   switch (ObjectVT) {
2130   default: assert(0 && "Unhandled argument type!");
2131   case MVT::i8:
2132    if (NumIntRegs < 2)
2133      ObjIntRegs = 1;
2134    else
2135      ObjSize = 1;
2136    break;
2137   case MVT::i16:
2138    if (NumIntRegs < 2)
2139      ObjIntRegs = 1;
2140    else
2141      ObjSize = 2;
2142    break;
2143   case MVT::i32:
2144    if (NumIntRegs < 2)
2145      ObjIntRegs = 1;
2146    else
2147      ObjSize = 4;
2148     break;
2149   case MVT::i64:
2150    if (NumIntRegs+2 <= 2) {
2151      ObjIntRegs = 2;
2152    } else if (NumIntRegs+1 <= 2) {
2153      ObjIntRegs = 1;
2154      ObjSize = 4;
2155    } else
2156      ObjSize = 8;
2157    case MVT::f32:
2158     ObjSize = 4;
2159     break;
2160    case MVT::f64:
2161     ObjSize = 8;
2162     break;
2163   }
2164 }
2165
2166 SDOperand
2167 X86TargetLowering::LowerFastCallCCArguments(SDOperand Op, SelectionDAG &DAG) {
2168   unsigned NumArgs = Op.Val->getNumValues()-1;
2169   MachineFunction &MF = DAG.getMachineFunction();
2170   MachineFrameInfo *MFI = MF.getFrameInfo();
2171   SDOperand Root = Op.getOperand(0);
2172   std::vector<SDOperand> ArgValues;
2173
2174   // Add DAG nodes to load the arguments...  On entry to a function the stack
2175   // frame looks like this:
2176   //
2177   // [ESP] -- return address
2178   // [ESP + 4] -- first nonreg argument (leftmost lexically)
2179   // [ESP + 8] -- second nonreg argument, if 1st argument is <= 4 bytes in size
2180   //    ...
2181   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
2182
2183   // Keep track of the number of integer regs passed so far.  This can be either
2184   // 0 (neither ECX or EDX used), 1 (ECX is used) or 2 (ECX and EDX are both
2185   // used).
2186   unsigned NumIntRegs = 0;
2187
2188   for (unsigned i = 0; i < NumArgs; ++i) {
2189     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
2190     unsigned ArgIncrement = 4;
2191     unsigned ObjSize = 0;
2192     unsigned ObjIntRegs = 0;
2193
2194     HowToPassFastCallCCArgument(ObjectVT, NumIntRegs, ObjSize, ObjIntRegs);
2195     if (ObjSize > 4)
2196       ArgIncrement = ObjSize;
2197
2198     unsigned Reg = 0;
2199     SDOperand ArgValue;
2200     if (ObjIntRegs) {
2201       switch (ObjectVT) {
2202       default: assert(0 && "Unhandled argument type!");
2203       case MVT::i8:
2204         Reg = AddLiveIn(MF, NumIntRegs ? X86::DL : X86::CL,
2205                         X86::GR8RegisterClass);
2206         ArgValue = DAG.getCopyFromReg(Root, Reg, MVT::i8);
2207         break;
2208       case MVT::i16:
2209         Reg = AddLiveIn(MF, NumIntRegs ? X86::DX : X86::CX,
2210                         X86::GR16RegisterClass);
2211         ArgValue = DAG.getCopyFromReg(Root, Reg, MVT::i16);
2212         break;
2213       case MVT::i32:
2214         Reg = AddLiveIn(MF, NumIntRegs ? X86::EDX : X86::ECX,
2215                         X86::GR32RegisterClass);
2216         ArgValue = DAG.getCopyFromReg(Root, Reg, MVT::i32);
2217         break;
2218       case MVT::i64:
2219         Reg = AddLiveIn(MF, NumIntRegs ? X86::EDX : X86::ECX,
2220                         X86::GR32RegisterClass);
2221         ArgValue = DAG.getCopyFromReg(Root, Reg, MVT::i32);
2222         if (ObjIntRegs == 2) {
2223           Reg = AddLiveIn(MF, X86::EDX, X86::GR32RegisterClass);
2224           SDOperand ArgValue2 = DAG.getCopyFromReg(Root, Reg, MVT::i32);
2225           ArgValue= DAG.getNode(ISD::BUILD_PAIR, MVT::i64, ArgValue, ArgValue2);
2226         }
2227         break;
2228       }
2229
2230       NumIntRegs += ObjIntRegs;
2231     }
2232
2233     if (ObjSize) {
2234       // Create the SelectionDAG nodes corresponding to a load from this
2235       // parameter.
2236       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
2237       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
2238       if (ObjectVT == MVT::i64 && ObjIntRegs) {
2239         SDOperand ArgValue2 = DAG.getLoad(Op.Val->getValueType(i), Root, FIN,
2240                                           NULL, 0);
2241         ArgValue = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, ArgValue, ArgValue2);
2242       } else
2243         ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
2244       ArgOffset += ArgIncrement;   // Move on to the next argument.
2245     }
2246
2247     ArgValues.push_back(ArgValue);
2248   }
2249
2250   ArgValues.push_back(Root);
2251
2252   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
2253   // arguments and the arguments after the retaddr has been pushed are aligned.
2254   if ((ArgOffset & 7) == 0)
2255     ArgOffset += 4;
2256
2257   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
2258   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
2259   ReturnAddrIndex = 0;             // No return address slot generated yet.
2260   BytesToPopOnReturn = ArgOffset;  // Callee pops all stack arguments.
2261   BytesCallerReserves = 0;
2262
2263   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
2264
2265   // Finally, inform the code generator which regs we return values in.
2266   switch (getValueType(MF.getFunction()->getReturnType())) {
2267   default: assert(0 && "Unknown type!");
2268   case MVT::isVoid: break;
2269   case MVT::i1:
2270   case MVT::i8:
2271   case MVT::i16:
2272   case MVT::i32:
2273     MF.addLiveOut(X86::ECX);
2274     break;
2275   case MVT::i64:
2276     MF.addLiveOut(X86::ECX);
2277     MF.addLiveOut(X86::EDX);
2278     break;
2279   case MVT::f32:
2280   case MVT::f64:
2281     MF.addLiveOut(X86::ST0);
2282     break;
2283   }
2284
2285   // Return the new list of results.
2286   std::vector<MVT::ValueType> RetVTs(Op.Val->value_begin(),
2287                                      Op.Val->value_end());
2288   return DAG.getNode(ISD::MERGE_VALUES, RetVTs, &ArgValues[0],ArgValues.size());
2289 }
2290
2291 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2292   if (ReturnAddrIndex == 0) {
2293     // Set up a frame object for the return address.
2294     MachineFunction &MF = DAG.getMachineFunction();
2295     if (Subtarget->is64Bit())
2296       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
2297     else
2298       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
2299   }
2300
2301   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2302 }
2303
2304
2305
2306 std::pair<SDOperand, SDOperand> X86TargetLowering::
2307 LowerFrameReturnAddress(bool isFrameAddress, SDOperand Chain, unsigned Depth,
2308                         SelectionDAG &DAG) {
2309   SDOperand Result;
2310   if (Depth)        // Depths > 0 not supported yet!
2311     Result = DAG.getConstant(0, getPointerTy());
2312   else {
2313     SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
2314     if (!isFrameAddress)
2315       // Just load the return address
2316       Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI,
2317                            NULL, 0);
2318     else
2319       Result = DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
2320                            DAG.getConstant(4, getPointerTy()));
2321   }
2322   return std::make_pair(Result, Chain);
2323 }
2324
2325 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
2326 /// specific condition code. It returns a false if it cannot do a direct
2327 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
2328 /// needed.
2329 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2330                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
2331                            SelectionDAG &DAG) {
2332   X86CC = X86::COND_INVALID;
2333   if (!isFP) {
2334     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2335       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2336         // X > -1   -> X == 0, jump !sign.
2337         RHS = DAG.getConstant(0, RHS.getValueType());
2338         X86CC = X86::COND_NS;
2339         return true;
2340       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2341         // X < 0   -> X == 0, jump on sign.
2342         X86CC = X86::COND_S;
2343         return true;
2344       }
2345     }
2346
2347     switch (SetCCOpcode) {
2348     default: break;
2349     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
2350     case ISD::SETGT:  X86CC = X86::COND_G;  break;
2351     case ISD::SETGE:  X86CC = X86::COND_GE; break;
2352     case ISD::SETLT:  X86CC = X86::COND_L;  break;
2353     case ISD::SETLE:  X86CC = X86::COND_LE; break;
2354     case ISD::SETNE:  X86CC = X86::COND_NE; break;
2355     case ISD::SETULT: X86CC = X86::COND_B;  break;
2356     case ISD::SETUGT: X86CC = X86::COND_A;  break;
2357     case ISD::SETULE: X86CC = X86::COND_BE; break;
2358     case ISD::SETUGE: X86CC = X86::COND_AE; break;
2359     }
2360   } else {
2361     // On a floating point condition, the flags are set as follows:
2362     // ZF  PF  CF   op
2363     //  0 | 0 | 0 | X > Y
2364     //  0 | 0 | 1 | X < Y
2365     //  1 | 0 | 0 | X == Y
2366     //  1 | 1 | 1 | unordered
2367     bool Flip = false;
2368     switch (SetCCOpcode) {
2369     default: break;
2370     case ISD::SETUEQ:
2371     case ISD::SETEQ: X86CC = X86::COND_E;  break;
2372     case ISD::SETOLT: Flip = true; // Fallthrough
2373     case ISD::SETOGT:
2374     case ISD::SETGT: X86CC = X86::COND_A;  break;
2375     case ISD::SETOLE: Flip = true; // Fallthrough
2376     case ISD::SETOGE:
2377     case ISD::SETGE: X86CC = X86::COND_AE; break;
2378     case ISD::SETUGT: Flip = true; // Fallthrough
2379     case ISD::SETULT:
2380     case ISD::SETLT: X86CC = X86::COND_B;  break;
2381     case ISD::SETUGE: Flip = true; // Fallthrough
2382     case ISD::SETULE:
2383     case ISD::SETLE: X86CC = X86::COND_BE; break;
2384     case ISD::SETONE:
2385     case ISD::SETNE: X86CC = X86::COND_NE; break;
2386     case ISD::SETUO: X86CC = X86::COND_P;  break;
2387     case ISD::SETO:  X86CC = X86::COND_NP; break;
2388     }
2389     if (Flip)
2390       std::swap(LHS, RHS);
2391   }
2392
2393   return X86CC != X86::COND_INVALID;
2394 }
2395
2396 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2397 /// code. Current x86 isa includes the following FP cmov instructions:
2398 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2399 static bool hasFPCMov(unsigned X86CC) {
2400   switch (X86CC) {
2401   default:
2402     return false;
2403   case X86::COND_B:
2404   case X86::COND_BE:
2405   case X86::COND_E:
2406   case X86::COND_P:
2407   case X86::COND_A:
2408   case X86::COND_AE:
2409   case X86::COND_NE:
2410   case X86::COND_NP:
2411     return true;
2412   }
2413 }
2414
2415 /// DarwinGVRequiresExtraLoad - true if accessing the GV requires an extra
2416 /// load. For Darwin, external and weak symbols are indirect, loading the value
2417 /// at address GV rather then the value of GV itself. This means that the
2418 /// GlobalAddress must be in the base or index register of the address, not the
2419 /// GV offset field.
2420 static bool DarwinGVRequiresExtraLoad(GlobalValue *GV) {
2421   return (GV->hasWeakLinkage() || GV->hasLinkOnceLinkage() ||
2422           (GV->isExternal() && !GV->hasNotBeenReadFromBytecode()));
2423 }
2424
2425 /// WindowsGVRequiresExtraLoad - true if accessing the GV requires an extra
2426 /// load. For Windows, dllimported symbols are indirect, loading the value at
2427 /// address GV rather then the value of GV itself. This means that the
2428 /// GlobalAddress must be in the base or index register of the address, not the
2429 /// GV offset field.
2430 static bool WindowsGVRequiresExtraLoad(GlobalValue *GV) {
2431   return (GV->hasDLLImportLinkage());
2432 }
2433
2434 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2435 /// true if Op is undef or if its value falls within the specified range (L, H].
2436 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
2437   if (Op.getOpcode() == ISD::UNDEF)
2438     return true;
2439
2440   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
2441   return (Val >= Low && Val < Hi);
2442 }
2443
2444 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2445 /// true if Op is undef or if its value equal to the specified value.
2446 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
2447   if (Op.getOpcode() == ISD::UNDEF)
2448     return true;
2449   return cast<ConstantSDNode>(Op)->getValue() == Val;
2450 }
2451
2452 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2453 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2454 bool X86::isPSHUFDMask(SDNode *N) {
2455   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2456
2457   if (N->getNumOperands() != 4)
2458     return false;
2459
2460   // Check if the value doesn't reference the second vector.
2461   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2462     SDOperand Arg = N->getOperand(i);
2463     if (Arg.getOpcode() == ISD::UNDEF) continue;
2464     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2465     if (cast<ConstantSDNode>(Arg)->getValue() >= 4)
2466       return false;
2467   }
2468
2469   return true;
2470 }
2471
2472 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2473 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2474 bool X86::isPSHUFHWMask(SDNode *N) {
2475   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2476
2477   if (N->getNumOperands() != 8)
2478     return false;
2479
2480   // Lower quadword copied in order.
2481   for (unsigned i = 0; i != 4; ++i) {
2482     SDOperand Arg = N->getOperand(i);
2483     if (Arg.getOpcode() == ISD::UNDEF) continue;
2484     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2485     if (cast<ConstantSDNode>(Arg)->getValue() != i)
2486       return false;
2487   }
2488
2489   // Upper quadword shuffled.
2490   for (unsigned i = 4; i != 8; ++i) {
2491     SDOperand Arg = N->getOperand(i);
2492     if (Arg.getOpcode() == ISD::UNDEF) continue;
2493     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2494     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2495     if (Val < 4 || Val > 7)
2496       return false;
2497   }
2498
2499   return true;
2500 }
2501
2502 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2503 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2504 bool X86::isPSHUFLWMask(SDNode *N) {
2505   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2506
2507   if (N->getNumOperands() != 8)
2508     return false;
2509
2510   // Upper quadword copied in order.
2511   for (unsigned i = 4; i != 8; ++i)
2512     if (!isUndefOrEqual(N->getOperand(i), i))
2513       return false;
2514
2515   // Lower quadword shuffled.
2516   for (unsigned i = 0; i != 4; ++i)
2517     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2518       return false;
2519
2520   return true;
2521 }
2522
2523 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2524 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2525 static bool isSHUFPMask(std::vector<SDOperand> &N) {
2526   unsigned NumElems = N.size();
2527   if (NumElems != 2 && NumElems != 4) return false;
2528
2529   unsigned Half = NumElems / 2;
2530   for (unsigned i = 0; i < Half; ++i)
2531     if (!isUndefOrInRange(N[i], 0, NumElems))
2532       return false;
2533   for (unsigned i = Half; i < NumElems; ++i)
2534     if (!isUndefOrInRange(N[i], NumElems, NumElems*2))
2535       return false;
2536
2537   return true;
2538 }
2539
2540 bool X86::isSHUFPMask(SDNode *N) {
2541   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2542   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2543   return ::isSHUFPMask(Ops);
2544 }
2545
2546 /// isCommutedSHUFP - Returns true if the shuffle mask is except
2547 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2548 /// half elements to come from vector 1 (which would equal the dest.) and
2549 /// the upper half to come from vector 2.
2550 static bool isCommutedSHUFP(std::vector<SDOperand> &Ops) {
2551   unsigned NumElems = Ops.size();
2552   if (NumElems != 2 && NumElems != 4) return false;
2553
2554   unsigned Half = NumElems / 2;
2555   for (unsigned i = 0; i < Half; ++i)
2556     if (!isUndefOrInRange(Ops[i], NumElems, NumElems*2))
2557       return false;
2558   for (unsigned i = Half; i < NumElems; ++i)
2559     if (!isUndefOrInRange(Ops[i], 0, NumElems))
2560       return false;
2561   return true;
2562 }
2563
2564 static bool isCommutedSHUFP(SDNode *N) {
2565   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2566   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2567   return isCommutedSHUFP(Ops);
2568 }
2569
2570 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2571 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2572 bool X86::isMOVHLPSMask(SDNode *N) {
2573   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2574
2575   if (N->getNumOperands() != 4)
2576     return false;
2577
2578   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2579   return isUndefOrEqual(N->getOperand(0), 6) &&
2580          isUndefOrEqual(N->getOperand(1), 7) &&
2581          isUndefOrEqual(N->getOperand(2), 2) &&
2582          isUndefOrEqual(N->getOperand(3), 3);
2583 }
2584
2585 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2586 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2587 bool X86::isMOVLPMask(SDNode *N) {
2588   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2589
2590   unsigned NumElems = N->getNumOperands();
2591   if (NumElems != 2 && NumElems != 4)
2592     return false;
2593
2594   for (unsigned i = 0; i < NumElems/2; ++i)
2595     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2596       return false;
2597
2598   for (unsigned i = NumElems/2; i < NumElems; ++i)
2599     if (!isUndefOrEqual(N->getOperand(i), i))
2600       return false;
2601
2602   return true;
2603 }
2604
2605 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2606 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2607 /// and MOVLHPS.
2608 bool X86::isMOVHPMask(SDNode *N) {
2609   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2610
2611   unsigned NumElems = N->getNumOperands();
2612   if (NumElems != 2 && NumElems != 4)
2613     return false;
2614
2615   for (unsigned i = 0; i < NumElems/2; ++i)
2616     if (!isUndefOrEqual(N->getOperand(i), i))
2617       return false;
2618
2619   for (unsigned i = 0; i < NumElems/2; ++i) {
2620     SDOperand Arg = N->getOperand(i + NumElems/2);
2621     if (!isUndefOrEqual(Arg, i + NumElems))
2622       return false;
2623   }
2624
2625   return true;
2626 }
2627
2628 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2629 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2630 bool static isUNPCKLMask(std::vector<SDOperand> &N, bool V2IsSplat = false) {
2631   unsigned NumElems = N.size();
2632   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2633     return false;
2634
2635   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2636     SDOperand BitI  = N[i];
2637     SDOperand BitI1 = N[i+1];
2638     if (!isUndefOrEqual(BitI, j))
2639       return false;
2640     if (V2IsSplat) {
2641       if (isUndefOrEqual(BitI1, NumElems))
2642         return false;
2643     } else {
2644       if (!isUndefOrEqual(BitI1, j + NumElems))
2645         return false;
2646     }
2647   }
2648
2649   return true;
2650 }
2651
2652 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2653   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2654   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2655   return ::isUNPCKLMask(Ops, V2IsSplat);
2656 }
2657
2658 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2659 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2660 bool static isUNPCKHMask(std::vector<SDOperand> &N, bool V2IsSplat = false) {
2661   unsigned NumElems = N.size();
2662   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2663     return false;
2664
2665   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2666     SDOperand BitI  = N[i];
2667     SDOperand BitI1 = N[i+1];
2668     if (!isUndefOrEqual(BitI, j + NumElems/2))
2669       return false;
2670     if (V2IsSplat) {
2671       if (isUndefOrEqual(BitI1, NumElems))
2672         return false;
2673     } else {
2674       if (!isUndefOrEqual(BitI1, j + NumElems/2 + NumElems))
2675         return false;
2676     }
2677   }
2678
2679   return true;
2680 }
2681
2682 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2683   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2684   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2685   return ::isUNPCKHMask(Ops, V2IsSplat);
2686 }
2687
2688 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2689 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2690 /// <0, 0, 1, 1>
2691 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2692   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2693
2694   unsigned NumElems = N->getNumOperands();
2695   if (NumElems != 4 && NumElems != 8 && NumElems != 16)
2696     return false;
2697
2698   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2699     SDOperand BitI  = N->getOperand(i);
2700     SDOperand BitI1 = N->getOperand(i+1);
2701
2702     if (!isUndefOrEqual(BitI, j))
2703       return false;
2704     if (!isUndefOrEqual(BitI1, j))
2705       return false;
2706   }
2707
2708   return true;
2709 }
2710
2711 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2712 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2713 /// MOVSD, and MOVD, i.e. setting the lowest element.
2714 static bool isMOVLMask(std::vector<SDOperand> &N) {
2715   unsigned NumElems = N.size();
2716   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2717     return false;
2718
2719   if (!isUndefOrEqual(N[0], NumElems))
2720     return false;
2721
2722   for (unsigned i = 1; i < NumElems; ++i) {
2723     SDOperand Arg = N[i];
2724     if (!isUndefOrEqual(Arg, i))
2725       return false;
2726   }
2727
2728   return true;
2729 }
2730
2731 bool X86::isMOVLMask(SDNode *N) {
2732   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2733   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2734   return ::isMOVLMask(Ops);
2735 }
2736
2737 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2738 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2739 /// element of vector 2 and the other elements to come from vector 1 in order.
2740 static bool isCommutedMOVL(std::vector<SDOperand> &Ops, bool V2IsSplat = false,
2741                            bool V2IsUndef = false) {
2742   unsigned NumElems = Ops.size();
2743   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2744     return false;
2745
2746   if (!isUndefOrEqual(Ops[0], 0))
2747     return false;
2748
2749   for (unsigned i = 1; i < NumElems; ++i) {
2750     SDOperand Arg = Ops[i];
2751     if (!(isUndefOrEqual(Arg, i+NumElems) ||
2752           (V2IsUndef && isUndefOrInRange(Arg, NumElems, NumElems*2)) ||
2753           (V2IsSplat && isUndefOrEqual(Arg, NumElems))))
2754       return false;
2755   }
2756
2757   return true;
2758 }
2759
2760 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2761                            bool V2IsUndef = false) {
2762   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2763   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2764   return isCommutedMOVL(Ops, V2IsSplat, V2IsUndef);
2765 }
2766
2767 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2768 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2769 bool X86::isMOVSHDUPMask(SDNode *N) {
2770   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2771
2772   if (N->getNumOperands() != 4)
2773     return false;
2774
2775   // Expect 1, 1, 3, 3
2776   for (unsigned i = 0; i < 2; ++i) {
2777     SDOperand Arg = N->getOperand(i);
2778     if (Arg.getOpcode() == ISD::UNDEF) continue;
2779     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2780     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2781     if (Val != 1) return false;
2782   }
2783
2784   bool HasHi = false;
2785   for (unsigned i = 2; i < 4; ++i) {
2786     SDOperand Arg = N->getOperand(i);
2787     if (Arg.getOpcode() == ISD::UNDEF) continue;
2788     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2789     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2790     if (Val != 3) return false;
2791     HasHi = true;
2792   }
2793
2794   // Don't use movshdup if it can be done with a shufps.
2795   return HasHi;
2796 }
2797
2798 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2799 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2800 bool X86::isMOVSLDUPMask(SDNode *N) {
2801   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2802
2803   if (N->getNumOperands() != 4)
2804     return false;
2805
2806   // Expect 0, 0, 2, 2
2807   for (unsigned i = 0; i < 2; ++i) {
2808     SDOperand Arg = N->getOperand(i);
2809     if (Arg.getOpcode() == ISD::UNDEF) continue;
2810     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2811     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2812     if (Val != 0) return false;
2813   }
2814
2815   bool HasHi = false;
2816   for (unsigned i = 2; i < 4; ++i) {
2817     SDOperand Arg = N->getOperand(i);
2818     if (Arg.getOpcode() == ISD::UNDEF) continue;
2819     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2820     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2821     if (Val != 2) return false;
2822     HasHi = true;
2823   }
2824
2825   // Don't use movshdup if it can be done with a shufps.
2826   return HasHi;
2827 }
2828
2829 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2830 /// a splat of a single element.
2831 static bool isSplatMask(SDNode *N) {
2832   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2833
2834   // This is a splat operation if each element of the permute is the same, and
2835   // if the value doesn't reference the second vector.
2836   unsigned NumElems = N->getNumOperands();
2837   SDOperand ElementBase;
2838   unsigned i = 0;
2839   for (; i != NumElems; ++i) {
2840     SDOperand Elt = N->getOperand(i);
2841     if (isa<ConstantSDNode>(Elt)) {
2842       ElementBase = Elt;
2843       break;
2844     }
2845   }
2846
2847   if (!ElementBase.Val)
2848     return false;
2849
2850   for (; i != NumElems; ++i) {
2851     SDOperand Arg = N->getOperand(i);
2852     if (Arg.getOpcode() == ISD::UNDEF) continue;
2853     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2854     if (Arg != ElementBase) return false;
2855   }
2856
2857   // Make sure it is a splat of the first vector operand.
2858   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2859 }
2860
2861 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2862 /// a splat of a single element and it's a 2 or 4 element mask.
2863 bool X86::isSplatMask(SDNode *N) {
2864   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2865
2866   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2867   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2868     return false;
2869   return ::isSplatMask(N);
2870 }
2871
2872 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2873 /// specifies a splat of zero element.
2874 bool X86::isSplatLoMask(SDNode *N) {
2875   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2876
2877   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2878     if (!isUndefOrEqual(N->getOperand(i), 0))
2879       return false;
2880   return true;
2881 }
2882
2883 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2884 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2885 /// instructions.
2886 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2887   unsigned NumOperands = N->getNumOperands();
2888   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2889   unsigned Mask = 0;
2890   for (unsigned i = 0; i < NumOperands; ++i) {
2891     unsigned Val = 0;
2892     SDOperand Arg = N->getOperand(NumOperands-i-1);
2893     if (Arg.getOpcode() != ISD::UNDEF)
2894       Val = cast<ConstantSDNode>(Arg)->getValue();
2895     if (Val >= NumOperands) Val -= NumOperands;
2896     Mask |= Val;
2897     if (i != NumOperands - 1)
2898       Mask <<= Shift;
2899   }
2900
2901   return Mask;
2902 }
2903
2904 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2905 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2906 /// instructions.
2907 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2908   unsigned Mask = 0;
2909   // 8 nodes, but we only care about the last 4.
2910   for (unsigned i = 7; i >= 4; --i) {
2911     unsigned Val = 0;
2912     SDOperand Arg = N->getOperand(i);
2913     if (Arg.getOpcode() != ISD::UNDEF)
2914       Val = cast<ConstantSDNode>(Arg)->getValue();
2915     Mask |= (Val - 4);
2916     if (i != 4)
2917       Mask <<= 2;
2918   }
2919
2920   return Mask;
2921 }
2922
2923 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2924 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2925 /// instructions.
2926 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2927   unsigned Mask = 0;
2928   // 8 nodes, but we only care about the first 4.
2929   for (int i = 3; i >= 0; --i) {
2930     unsigned Val = 0;
2931     SDOperand Arg = N->getOperand(i);
2932     if (Arg.getOpcode() != ISD::UNDEF)
2933       Val = cast<ConstantSDNode>(Arg)->getValue();
2934     Mask |= Val;
2935     if (i != 0)
2936       Mask <<= 2;
2937   }
2938
2939   return Mask;
2940 }
2941
2942 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2943 /// specifies a 8 element shuffle that can be broken into a pair of
2944 /// PSHUFHW and PSHUFLW.
2945 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2946   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2947
2948   if (N->getNumOperands() != 8)
2949     return false;
2950
2951   // Lower quadword shuffled.
2952   for (unsigned i = 0; i != 4; ++i) {
2953     SDOperand Arg = N->getOperand(i);
2954     if (Arg.getOpcode() == ISD::UNDEF) continue;
2955     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2956     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2957     if (Val > 4)
2958       return false;
2959   }
2960
2961   // Upper quadword shuffled.
2962   for (unsigned i = 4; i != 8; ++i) {
2963     SDOperand Arg = N->getOperand(i);
2964     if (Arg.getOpcode() == ISD::UNDEF) continue;
2965     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2966     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2967     if (Val < 4 || Val > 7)
2968       return false;
2969   }
2970
2971   return true;
2972 }
2973
2974 /// CommuteVectorShuffle - Swap vector_shuffle operandsas well as
2975 /// values in ther permute mask.
2976 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2977                                       SDOperand &V2, SDOperand &Mask,
2978                                       SelectionDAG &DAG) {
2979   MVT::ValueType VT = Op.getValueType();
2980   MVT::ValueType MaskVT = Mask.getValueType();
2981   MVT::ValueType EltVT = MVT::getVectorBaseType(MaskVT);
2982   unsigned NumElems = Mask.getNumOperands();
2983   std::vector<SDOperand> MaskVec;
2984
2985   for (unsigned i = 0; i != NumElems; ++i) {
2986     SDOperand Arg = Mask.getOperand(i);
2987     if (Arg.getOpcode() == ISD::UNDEF) {
2988       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2989       continue;
2990     }
2991     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2992     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2993     if (Val < NumElems)
2994       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2995     else
2996       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2997   }
2998
2999   std::swap(V1, V2);
3000   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
3001   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3002 }
3003
3004 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3005 /// match movhlps. The lower half elements should come from upper half of
3006 /// V1 (and in order), and the upper half elements should come from the upper
3007 /// half of V2 (and in order).
3008 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
3009   unsigned NumElems = Mask->getNumOperands();
3010   if (NumElems != 4)
3011     return false;
3012   for (unsigned i = 0, e = 2; i != e; ++i)
3013     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
3014       return false;
3015   for (unsigned i = 2; i != 4; ++i)
3016     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
3017       return false;
3018   return true;
3019 }
3020
3021 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3022 /// is promoted to a vector.
3023 static inline bool isScalarLoadToVector(SDNode *N) {
3024   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
3025     N = N->getOperand(0).Val;
3026     return ISD::isNON_EXTLoad(N);
3027   }
3028   return false;
3029 }
3030
3031 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3032 /// match movlp{s|d}. The lower half elements should come from lower half of
3033 /// V1 (and in order), and the upper half elements should come from the upper
3034 /// half of V2 (and in order). And since V1 will become the source of the
3035 /// MOVLP, it must be either a vector load or a scalar load to vector.
3036 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
3037   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3038     return false;
3039   // Is V2 is a vector load, don't do this transformation. We will try to use
3040   // load folding shufps op.
3041   if (ISD::isNON_EXTLoad(V2))
3042     return false;
3043
3044   unsigned NumElems = Mask->getNumOperands();
3045   if (NumElems != 2 && NumElems != 4)
3046     return false;
3047   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3048     if (!isUndefOrEqual(Mask->getOperand(i), i))
3049       return false;
3050   for (unsigned i = NumElems/2; i != NumElems; ++i)
3051     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
3052       return false;
3053   return true;
3054 }
3055
3056 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3057 /// all the same.
3058 static bool isSplatVector(SDNode *N) {
3059   if (N->getOpcode() != ISD::BUILD_VECTOR)
3060     return false;
3061
3062   SDOperand SplatValue = N->getOperand(0);
3063   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3064     if (N->getOperand(i) != SplatValue)
3065       return false;
3066   return true;
3067 }
3068
3069 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3070 /// to an undef.
3071 static bool isUndefShuffle(SDNode *N) {
3072   if (N->getOpcode() != ISD::BUILD_VECTOR)
3073     return false;
3074
3075   SDOperand V1 = N->getOperand(0);
3076   SDOperand V2 = N->getOperand(1);
3077   SDOperand Mask = N->getOperand(2);
3078   unsigned NumElems = Mask.getNumOperands();
3079   for (unsigned i = 0; i != NumElems; ++i) {
3080     SDOperand Arg = Mask.getOperand(i);
3081     if (Arg.getOpcode() != ISD::UNDEF) {
3082       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
3083       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
3084         return false;
3085       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
3086         return false;
3087     }
3088   }
3089   return true;
3090 }
3091
3092 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3093 /// that point to V2 points to its first element.
3094 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
3095   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
3096
3097   bool Changed = false;
3098   std::vector<SDOperand> MaskVec;
3099   unsigned NumElems = Mask.getNumOperands();
3100   for (unsigned i = 0; i != NumElems; ++i) {
3101     SDOperand Arg = Mask.getOperand(i);
3102     if (Arg.getOpcode() != ISD::UNDEF) {
3103       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
3104       if (Val > NumElems) {
3105         Arg = DAG.getConstant(NumElems, Arg.getValueType());
3106         Changed = true;
3107       }
3108     }
3109     MaskVec.push_back(Arg);
3110   }
3111
3112   if (Changed)
3113     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
3114                        &MaskVec[0], MaskVec.size());
3115   return Mask;
3116 }
3117
3118 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3119 /// operation of specified width.
3120 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
3121   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3122   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3123
3124   std::vector<SDOperand> MaskVec;
3125   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
3126   for (unsigned i = 1; i != NumElems; ++i)
3127     MaskVec.push_back(DAG.getConstant(i, BaseVT));
3128   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
3129 }
3130
3131 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
3132 /// of specified width.
3133 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
3134   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3135   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3136   std::vector<SDOperand> MaskVec;
3137   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3138     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
3139     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
3140   }
3141   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
3142 }
3143
3144 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
3145 /// of specified width.
3146 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
3147   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3148   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3149   unsigned Half = NumElems/2;
3150   std::vector<SDOperand> MaskVec;
3151   for (unsigned i = 0; i != Half; ++i) {
3152     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
3153     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
3154   }
3155   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
3156 }
3157
3158 /// getZeroVector - Returns a vector of specified type with all zero elements.
3159 ///
3160 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
3161   assert(MVT::isVector(VT) && "Expected a vector type");
3162   unsigned NumElems = getVectorNumElements(VT);
3163   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
3164   bool isFP = MVT::isFloatingPoint(EVT);
3165   SDOperand Zero = isFP ? DAG.getConstantFP(0.0, EVT) : DAG.getConstant(0, EVT);
3166   std::vector<SDOperand> ZeroVec(NumElems, Zero);
3167   return DAG.getNode(ISD::BUILD_VECTOR, VT, &ZeroVec[0], ZeroVec.size());
3168 }
3169
3170 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
3171 ///
3172 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
3173   SDOperand V1 = Op.getOperand(0);
3174   SDOperand Mask = Op.getOperand(2);
3175   MVT::ValueType VT = Op.getValueType();
3176   unsigned NumElems = Mask.getNumOperands();
3177   Mask = getUnpacklMask(NumElems, DAG);
3178   while (NumElems != 4) {
3179     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
3180     NumElems >>= 1;
3181   }
3182   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
3183
3184   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3185   Mask = getZeroVector(MaskVT, DAG);
3186   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
3187                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
3188   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
3189 }
3190
3191 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3192 /// constant +0.0.
3193 static inline bool isZeroNode(SDOperand Elt) {
3194   return ((isa<ConstantSDNode>(Elt) &&
3195            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
3196           (isa<ConstantFPSDNode>(Elt) &&
3197            cast<ConstantFPSDNode>(Elt)->isExactlyValue(0.0)));
3198 }
3199
3200 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3201 /// vector and zero or undef vector.
3202 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
3203                                              unsigned NumElems, unsigned Idx,
3204                                              bool isZero, SelectionDAG &DAG) {
3205   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
3206   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3207   MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
3208   SDOperand Zero = DAG.getConstant(0, EVT);
3209   std::vector<SDOperand> MaskVec(NumElems, Zero);
3210   MaskVec[Idx] = DAG.getConstant(NumElems, EVT);
3211   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3212                                &MaskVec[0], MaskVec.size());
3213   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3214 }
3215
3216 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3217 ///
3218 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
3219                                        unsigned NumNonZero, unsigned NumZero,
3220                                        SelectionDAG &DAG, TargetLowering &TLI) {
3221   if (NumNonZero > 8)
3222     return SDOperand();
3223
3224   SDOperand V(0, 0);
3225   bool First = true;
3226   for (unsigned i = 0; i < 16; ++i) {
3227     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3228     if (ThisIsNonZero && First) {
3229       if (NumZero)
3230         V = getZeroVector(MVT::v8i16, DAG);
3231       else
3232         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3233       First = false;
3234     }
3235
3236     if ((i & 1) != 0) {
3237       SDOperand ThisElt(0, 0), LastElt(0, 0);
3238       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3239       if (LastIsNonZero) {
3240         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
3241       }
3242       if (ThisIsNonZero) {
3243         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
3244         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
3245                               ThisElt, DAG.getConstant(8, MVT::i8));
3246         if (LastIsNonZero)
3247           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
3248       } else
3249         ThisElt = LastElt;
3250
3251       if (ThisElt.Val)
3252         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
3253                         DAG.getConstant(i/2, TLI.getPointerTy()));
3254     }
3255   }
3256
3257   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
3258 }
3259
3260 /// LowerBuildVectorv16i8 - Custom lower build_vector of v8i16.
3261 ///
3262 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
3263                                        unsigned NumNonZero, unsigned NumZero,
3264                                        SelectionDAG &DAG, TargetLowering &TLI) {
3265   if (NumNonZero > 4)
3266     return SDOperand();
3267
3268   SDOperand V(0, 0);
3269   bool First = true;
3270   for (unsigned i = 0; i < 8; ++i) {
3271     bool isNonZero = (NonZeros & (1 << i)) != 0;
3272     if (isNonZero) {
3273       if (First) {
3274         if (NumZero)
3275           V = getZeroVector(MVT::v8i16, DAG);
3276         else
3277           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3278         First = false;
3279       }
3280       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
3281                       DAG.getConstant(i, TLI.getPointerTy()));
3282     }
3283   }
3284
3285   return V;
3286 }
3287
3288 SDOperand
3289 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3290   // All zero's are handled with pxor.
3291   if (ISD::isBuildVectorAllZeros(Op.Val))
3292     return Op;
3293
3294   // All one's are handled with pcmpeqd.
3295   if (ISD::isBuildVectorAllOnes(Op.Val))
3296     return Op;
3297
3298   MVT::ValueType VT = Op.getValueType();
3299   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
3300   unsigned EVTBits = MVT::getSizeInBits(EVT);
3301
3302   unsigned NumElems = Op.getNumOperands();
3303   unsigned NumZero  = 0;
3304   unsigned NumNonZero = 0;
3305   unsigned NonZeros = 0;
3306   std::set<SDOperand> Values;
3307   for (unsigned i = 0; i < NumElems; ++i) {
3308     SDOperand Elt = Op.getOperand(i);
3309     if (Elt.getOpcode() != ISD::UNDEF) {
3310       Values.insert(Elt);
3311       if (isZeroNode(Elt))
3312         NumZero++;
3313       else {
3314         NonZeros |= (1 << i);
3315         NumNonZero++;
3316       }
3317     }
3318   }
3319
3320   if (NumNonZero == 0)
3321     // Must be a mix of zero and undef. Return a zero vector.
3322     return getZeroVector(VT, DAG);
3323
3324   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3325   if (Values.size() == 1)
3326     return SDOperand();
3327
3328   // Special case for single non-zero element.
3329   if (NumNonZero == 1) {
3330     unsigned Idx = CountTrailingZeros_32(NonZeros);
3331     SDOperand Item = Op.getOperand(Idx);
3332     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3333     if (Idx == 0)
3334       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3335       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
3336                                          NumZero > 0, DAG);
3337
3338     if (EVTBits == 32) {
3339       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3340       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
3341                                          DAG);
3342       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3343       MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
3344       std::vector<SDOperand> MaskVec;
3345       for (unsigned i = 0; i < NumElems; i++)
3346         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3347       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3348                                    &MaskVec[0], MaskVec.size());
3349       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
3350                          DAG.getNode(ISD::UNDEF, VT), Mask);
3351     }
3352   }
3353
3354   // Let legalizer expand 2-wide build_vector's.
3355   if (EVTBits == 64)
3356     return SDOperand();
3357
3358   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3359   if (EVTBits == 8) {
3360     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3361                                         *this);
3362     if (V.Val) return V;
3363   }
3364
3365   if (EVTBits == 16) {
3366     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3367                                         *this);
3368     if (V.Val) return V;
3369   }
3370
3371   // If element VT is == 32 bits, turn it into a number of shuffles.
3372   std::vector<SDOperand> V(NumElems);
3373   if (NumElems == 4 && NumZero > 0) {
3374     for (unsigned i = 0; i < 4; ++i) {
3375       bool isZero = !(NonZeros & (1 << i));
3376       if (isZero)
3377         V[i] = getZeroVector(VT, DAG);
3378       else
3379         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3380     }
3381
3382     for (unsigned i = 0; i < 2; ++i) {
3383       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3384         default: break;
3385         case 0:
3386           V[i] = V[i*2];  // Must be a zero vector.
3387           break;
3388         case 1:
3389           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
3390                              getMOVLMask(NumElems, DAG));
3391           break;
3392         case 2:
3393           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3394                              getMOVLMask(NumElems, DAG));
3395           break;
3396         case 3:
3397           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3398                              getUnpacklMask(NumElems, DAG));
3399           break;
3400       }
3401     }
3402
3403     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
3404     // clears the upper bits.
3405     // FIXME: we can do the same for v4f32 case when we know both parts of
3406     // the lower half come from scalar_to_vector (loadf32). We should do
3407     // that in post legalizer dag combiner with target specific hooks.
3408     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
3409       return V[0];
3410     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3411     MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
3412     std::vector<SDOperand> MaskVec;
3413     bool Reverse = (NonZeros & 0x3) == 2;
3414     for (unsigned i = 0; i < 2; ++i)
3415       if (Reverse)
3416         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3417       else
3418         MaskVec.push_back(DAG.getConstant(i, EVT));
3419     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3420     for (unsigned i = 0; i < 2; ++i)
3421       if (Reverse)
3422         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3423       else
3424         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3425     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3426                                      &MaskVec[0], MaskVec.size());
3427     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3428   }
3429
3430   if (Values.size() > 2) {
3431     // Expand into a number of unpckl*.
3432     // e.g. for v4f32
3433     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3434     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3435     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3436     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
3437     for (unsigned i = 0; i < NumElems; ++i)
3438       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3439     NumElems >>= 1;
3440     while (NumElems != 0) {
3441       for (unsigned i = 0; i < NumElems; ++i)
3442         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3443                            UnpckMask);
3444       NumElems >>= 1;
3445     }
3446     return V[0];
3447   }
3448
3449   return SDOperand();
3450 }
3451
3452 SDOperand
3453 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
3454   SDOperand V1 = Op.getOperand(0);
3455   SDOperand V2 = Op.getOperand(1);
3456   SDOperand PermMask = Op.getOperand(2);
3457   MVT::ValueType VT = Op.getValueType();
3458   unsigned NumElems = PermMask.getNumOperands();
3459   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3460   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3461   bool V1IsSplat = false;
3462   bool V2IsSplat = false;
3463
3464   if (isUndefShuffle(Op.Val))
3465     return DAG.getNode(ISD::UNDEF, VT);
3466
3467   if (isSplatMask(PermMask.Val)) {
3468     if (NumElems <= 4) return Op;
3469     // Promote it to a v4i32 splat.
3470     return PromoteSplat(Op, DAG);
3471   }
3472
3473   if (X86::isMOVLMask(PermMask.Val))
3474     return (V1IsUndef) ? V2 : Op;
3475
3476   if (X86::isMOVSHDUPMask(PermMask.Val) ||
3477       X86::isMOVSLDUPMask(PermMask.Val) ||
3478       X86::isMOVHLPSMask(PermMask.Val) ||
3479       X86::isMOVHPMask(PermMask.Val) ||
3480       X86::isMOVLPMask(PermMask.Val))
3481     return Op;
3482
3483   if (ShouldXformToMOVHLPS(PermMask.Val) ||
3484       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
3485     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3486
3487   bool Commuted = false;
3488   V1IsSplat = isSplatVector(V1.Val);
3489   V2IsSplat = isSplatVector(V2.Val);
3490   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
3491     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3492     std::swap(V1IsSplat, V2IsSplat);
3493     std::swap(V1IsUndef, V2IsUndef);
3494     Commuted = true;
3495   }
3496
3497   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
3498     if (V2IsUndef) return V1;
3499     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3500     if (V2IsSplat) {
3501       // V2 is a splat, so the mask may be malformed. That is, it may point
3502       // to any V2 element. The instruction selectior won't like this. Get
3503       // a corrected mask and commute to form a proper MOVS{S|D}.
3504       SDOperand NewMask = getMOVLMask(NumElems, DAG);
3505       if (NewMask.Val != PermMask.Val)
3506         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3507     }
3508     return Op;
3509   }
3510
3511   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3512       X86::isUNPCKLMask(PermMask.Val) ||
3513       X86::isUNPCKHMask(PermMask.Val))
3514     return Op;
3515
3516   if (V2IsSplat) {
3517     // Normalize mask so all entries that point to V2 points to its first
3518     // element then try to match unpck{h|l} again. If match, return a
3519     // new vector_shuffle with the corrected mask.
3520     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3521     if (NewMask.Val != PermMask.Val) {
3522       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3523         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3524         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3525       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3526         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3527         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3528       }
3529     }
3530   }
3531
3532   // Normalize the node to match x86 shuffle ops if needed
3533   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3534       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3535
3536   if (Commuted) {
3537     // Commute is back and try unpck* again.
3538     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3539     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3540         X86::isUNPCKLMask(PermMask.Val) ||
3541         X86::isUNPCKHMask(PermMask.Val))
3542       return Op;
3543   }
3544
3545   // If VT is integer, try PSHUF* first, then SHUFP*.
3546   if (MVT::isInteger(VT)) {
3547     if (X86::isPSHUFDMask(PermMask.Val) ||
3548         X86::isPSHUFHWMask(PermMask.Val) ||
3549         X86::isPSHUFLWMask(PermMask.Val)) {
3550       if (V2.getOpcode() != ISD::UNDEF)
3551         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3552                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3553       return Op;
3554     }
3555
3556     if (X86::isSHUFPMask(PermMask.Val))
3557       return Op;
3558
3559     // Handle v8i16 shuffle high / low shuffle node pair.
3560     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3561       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3562       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3563       std::vector<SDOperand> MaskVec;
3564       for (unsigned i = 0; i != 4; ++i)
3565         MaskVec.push_back(PermMask.getOperand(i));
3566       for (unsigned i = 4; i != 8; ++i)
3567         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3568       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3569                                    &MaskVec[0], MaskVec.size());
3570       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3571       MaskVec.clear();
3572       for (unsigned i = 0; i != 4; ++i)
3573         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3574       for (unsigned i = 4; i != 8; ++i)
3575         MaskVec.push_back(PermMask.getOperand(i));
3576       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3577       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3578     }
3579   } else {
3580     // Floating point cases in the other order.
3581     if (X86::isSHUFPMask(PermMask.Val))
3582       return Op;
3583     if (X86::isPSHUFDMask(PermMask.Val) ||
3584         X86::isPSHUFHWMask(PermMask.Val) ||
3585         X86::isPSHUFLWMask(PermMask.Val)) {
3586       if (V2.getOpcode() != ISD::UNDEF)
3587         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3588                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3589       return Op;
3590     }
3591   }
3592
3593   if (NumElems == 4) {
3594     MVT::ValueType MaskVT = PermMask.getValueType();
3595     MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
3596     std::vector<std::pair<int, int> > Locs;
3597     Locs.reserve(NumElems);
3598     std::vector<SDOperand> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3599     std::vector<SDOperand> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3600     unsigned NumHi = 0;
3601     unsigned NumLo = 0;
3602     // If no more than two elements come from either vector. This can be
3603     // implemented with two shuffles. First shuffle gather the elements.
3604     // The second shuffle, which takes the first shuffle as both of its
3605     // vector operands, put the elements into the right order.
3606     for (unsigned i = 0; i != NumElems; ++i) {
3607       SDOperand Elt = PermMask.getOperand(i);
3608       if (Elt.getOpcode() == ISD::UNDEF) {
3609         Locs[i] = std::make_pair(-1, -1);
3610       } else {
3611         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3612         if (Val < NumElems) {
3613           Locs[i] = std::make_pair(0, NumLo);
3614           Mask1[NumLo] = Elt;
3615           NumLo++;
3616         } else {
3617           Locs[i] = std::make_pair(1, NumHi);
3618           if (2+NumHi < NumElems)
3619             Mask1[2+NumHi] = Elt;
3620           NumHi++;
3621         }
3622       }
3623     }
3624     if (NumLo <= 2 && NumHi <= 2) {
3625       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3626                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3627                                    &Mask1[0], Mask1.size()));
3628       for (unsigned i = 0; i != NumElems; ++i) {
3629         if (Locs[i].first == -1)
3630           continue;
3631         else {
3632           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3633           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3634           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3635         }
3636       }
3637
3638       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3639                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3640                                      &Mask2[0], Mask2.size()));
3641     }
3642
3643     // Break it into (shuffle shuffle_hi, shuffle_lo).
3644     Locs.clear();
3645     std::vector<SDOperand> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3646     std::vector<SDOperand> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3647     std::vector<SDOperand> *MaskPtr = &LoMask;
3648     unsigned MaskIdx = 0;
3649     unsigned LoIdx = 0;
3650     unsigned HiIdx = NumElems/2;
3651     for (unsigned i = 0; i != NumElems; ++i) {
3652       if (i == NumElems/2) {
3653         MaskPtr = &HiMask;
3654         MaskIdx = 1;
3655         LoIdx = 0;
3656         HiIdx = NumElems/2;
3657       }
3658       SDOperand Elt = PermMask.getOperand(i);
3659       if (Elt.getOpcode() == ISD::UNDEF) {
3660         Locs[i] = std::make_pair(-1, -1);
3661       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3662         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3663         (*MaskPtr)[LoIdx] = Elt;
3664         LoIdx++;
3665       } else {
3666         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3667         (*MaskPtr)[HiIdx] = Elt;
3668         HiIdx++;
3669       }
3670     }
3671
3672     SDOperand LoShuffle =
3673       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3674                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3675                               &LoMask[0], LoMask.size()));
3676     SDOperand HiShuffle =
3677       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3678                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3679                               &HiMask[0], HiMask.size()));
3680     std::vector<SDOperand> MaskOps;
3681     for (unsigned i = 0; i != NumElems; ++i) {
3682       if (Locs[i].first == -1) {
3683         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3684       } else {
3685         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3686         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3687       }
3688     }
3689     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3690                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3691                                    &MaskOps[0], MaskOps.size()));
3692   }
3693
3694   return SDOperand();
3695 }
3696
3697 SDOperand
3698 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3699   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3700     return SDOperand();
3701
3702   MVT::ValueType VT = Op.getValueType();
3703   // TODO: handle v16i8.
3704   if (MVT::getSizeInBits(VT) == 16) {
3705     // Transform it so it match pextrw which produces a 32-bit result.
3706     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3707     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3708                                     Op.getOperand(0), Op.getOperand(1));
3709     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3710                                     DAG.getValueType(VT));
3711     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3712   } else if (MVT::getSizeInBits(VT) == 32) {
3713     SDOperand Vec = Op.getOperand(0);
3714     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3715     if (Idx == 0)
3716       return Op;
3717     // SHUFPS the element to the lowest double word, then movss.
3718     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3719     std::vector<SDOperand> IdxVec;
3720     IdxVec.push_back(DAG.getConstant(Idx, MVT::getVectorBaseType(MaskVT)));
3721     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3722     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3723     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3724     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3725                                  &IdxVec[0], IdxVec.size());
3726     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3727                       Vec, Vec, Mask);
3728     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3729                        DAG.getConstant(0, getPointerTy()));
3730   } else if (MVT::getSizeInBits(VT) == 64) {
3731     SDOperand Vec = Op.getOperand(0);
3732     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3733     if (Idx == 0)
3734       return Op;
3735
3736     // UNPCKHPD the element to the lowest double word, then movsd.
3737     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3738     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3739     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3740     std::vector<SDOperand> IdxVec;
3741     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorBaseType(MaskVT)));
3742     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3743     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3744                                  &IdxVec[0], IdxVec.size());
3745     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3746                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3747     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3748                        DAG.getConstant(0, getPointerTy()));
3749   }
3750
3751   return SDOperand();
3752 }
3753
3754 SDOperand
3755 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3756   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3757   // as its second argument.
3758   MVT::ValueType VT = Op.getValueType();
3759   MVT::ValueType BaseVT = MVT::getVectorBaseType(VT);
3760   SDOperand N0 = Op.getOperand(0);
3761   SDOperand N1 = Op.getOperand(1);
3762   SDOperand N2 = Op.getOperand(2);
3763   if (MVT::getSizeInBits(BaseVT) == 16) {
3764     if (N1.getValueType() != MVT::i32)
3765       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3766     if (N2.getValueType() != MVT::i32)
3767       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(), MVT::i32);
3768     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3769   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3770     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3771     if (Idx == 0) {
3772       // Use a movss.
3773       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3774       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3775       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3776       std::vector<SDOperand> MaskVec;
3777       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3778       for (unsigned i = 1; i <= 3; ++i)
3779         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3780       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3781                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3782                                      &MaskVec[0], MaskVec.size()));
3783     } else {
3784       // Use two pinsrw instructions to insert a 32 bit value.
3785       Idx <<= 1;
3786       if (MVT::isFloatingPoint(N1.getValueType())) {
3787         if (ISD::isNON_EXTLoad(N1.Val)) {
3788           // Just load directly from f32mem to GR32.
3789           LoadSDNode *LD = cast<LoadSDNode>(N1);
3790           N1 = DAG.getLoad(MVT::i32, LD->getChain(), LD->getBasePtr(),
3791                            LD->getSrcValue(), LD->getSrcValueOffset());
3792         } else {
3793           N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3794           N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3795           N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3796                            DAG.getConstant(0, getPointerTy()));
3797         }
3798       }
3799       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3800       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3801                        DAG.getConstant(Idx, getPointerTy()));
3802       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3803       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3804                        DAG.getConstant(Idx+1, getPointerTy()));
3805       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3806     }
3807   }
3808
3809   return SDOperand();
3810 }
3811
3812 SDOperand
3813 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3814   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3815   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3816 }
3817
3818 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3819 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3820 // one of the above mentioned nodes. It has to be wrapped because otherwise
3821 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3822 // be used to form addressing mode. These wrapped nodes will be selected
3823 // into MOV32ri.
3824 SDOperand
3825 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3826   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3827   SDOperand Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(),
3828                                  DAG.getTargetConstantPool(CP->getConstVal(),
3829                                                            getPointerTy(),
3830                                                            CP->getAlignment()));
3831   if (Subtarget->isTargetDarwin()) {
3832     // With PIC, the address is actually $g + Offset.
3833     if (!Subtarget->is64Bit() &&
3834         getTargetMachine().getRelocationModel() == Reloc::PIC_)
3835       Result = DAG.getNode(ISD::ADD, getPointerTy(),
3836                     DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()), Result);
3837   }
3838
3839   return Result;
3840 }
3841
3842 SDOperand
3843 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3844   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3845   SDOperand Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(),
3846                                  DAG.getTargetGlobalAddress(GV,
3847                                                             getPointerTy()));
3848   if (Subtarget->isTargetDarwin()) {
3849     // With PIC, the address is actually $g + Offset.
3850     if (!Subtarget->is64Bit() &&
3851         getTargetMachine().getRelocationModel() == Reloc::PIC_)
3852       Result = DAG.getNode(ISD::ADD, getPointerTy(),
3853                            DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3854                            Result);
3855
3856     // For Darwin, external and weak symbols are indirect, so we want to load
3857     // the value at address GV, not the value of GV itself. This means that
3858     // the GlobalAddress must be in the base or index register of the address,
3859     // not the GV offset field.
3860     if (getTargetMachine().getRelocationModel() != Reloc::Static &&
3861         DarwinGVRequiresExtraLoad(GV))
3862       Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3863   } else if (Subtarget->isTargetCygwin() || Subtarget->isTargetWindows()) {
3864     // FIXME: What about PIC?
3865     if (WindowsGVRequiresExtraLoad(GV))
3866       Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3867   }
3868
3869
3870   return Result;
3871 }
3872
3873 SDOperand
3874 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3875   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3876   SDOperand Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(),
3877                                  DAG.getTargetExternalSymbol(Sym,
3878                                                              getPointerTy()));
3879   if (Subtarget->isTargetDarwin()) {
3880     // With PIC, the address is actually $g + Offset.
3881     if (!Subtarget->is64Bit() &&
3882         getTargetMachine().getRelocationModel() == Reloc::PIC_)
3883       Result = DAG.getNode(ISD::ADD, getPointerTy(),
3884                            DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3885                            Result);
3886   }
3887
3888   return Result;
3889 }
3890
3891 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3892     assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3893            "Not an i64 shift!");
3894     bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3895     SDOperand ShOpLo = Op.getOperand(0);
3896     SDOperand ShOpHi = Op.getOperand(1);
3897     SDOperand ShAmt  = Op.getOperand(2);
3898     SDOperand Tmp1 = isSRA ?
3899       DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3900       DAG.getConstant(0, MVT::i32);
3901
3902     SDOperand Tmp2, Tmp3;
3903     if (Op.getOpcode() == ISD::SHL_PARTS) {
3904       Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3905       Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3906     } else {
3907       Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3908       Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3909     }
3910
3911     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3912     SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3913                                     DAG.getConstant(32, MVT::i8));
3914     SDOperand COps[]={DAG.getEntryNode(), AndNode, DAG.getConstant(0, MVT::i8)};
3915     SDOperand InFlag = DAG.getNode(X86ISD::CMP, VTs, 2, COps, 3).getValue(1);
3916
3917     SDOperand Hi, Lo;
3918     SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3919
3920     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3921     SmallVector<SDOperand, 4> Ops;
3922     if (Op.getOpcode() == ISD::SHL_PARTS) {
3923       Ops.push_back(Tmp2);
3924       Ops.push_back(Tmp3);
3925       Ops.push_back(CC);
3926       Ops.push_back(InFlag);
3927       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3928       InFlag = Hi.getValue(1);
3929
3930       Ops.clear();
3931       Ops.push_back(Tmp3);
3932       Ops.push_back(Tmp1);
3933       Ops.push_back(CC);
3934       Ops.push_back(InFlag);
3935       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3936     } else {
3937       Ops.push_back(Tmp2);
3938       Ops.push_back(Tmp3);
3939       Ops.push_back(CC);
3940       Ops.push_back(InFlag);
3941       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3942       InFlag = Lo.getValue(1);
3943
3944       Ops.clear();
3945       Ops.push_back(Tmp3);
3946       Ops.push_back(Tmp1);
3947       Ops.push_back(CC);
3948       Ops.push_back(InFlag);
3949       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3950     }
3951
3952     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3953     Ops.clear();
3954     Ops.push_back(Lo);
3955     Ops.push_back(Hi);
3956     return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3957 }
3958
3959 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3960   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3961          Op.getOperand(0).getValueType() >= MVT::i16 &&
3962          "Unknown SINT_TO_FP to lower!");
3963
3964   SDOperand Result;
3965   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3966   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3967   MachineFunction &MF = DAG.getMachineFunction();
3968   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3969   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3970   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3971                                  StackSlot, NULL, 0);
3972
3973   // Build the FILD
3974   std::vector<MVT::ValueType> Tys;
3975   Tys.push_back(MVT::f64);
3976   Tys.push_back(MVT::Other);
3977   if (X86ScalarSSE) Tys.push_back(MVT::Flag);
3978   std::vector<SDOperand> Ops;
3979   Ops.push_back(Chain);
3980   Ops.push_back(StackSlot);
3981   Ops.push_back(DAG.getValueType(SrcVT));
3982   Result = DAG.getNode(X86ScalarSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3983                        Tys, &Ops[0], Ops.size());
3984
3985   if (X86ScalarSSE) {
3986     Chain = Result.getValue(1);
3987     SDOperand InFlag = Result.getValue(2);
3988
3989     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3990     // shouldn't be necessary except that RFP cannot be live across
3991     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3992     MachineFunction &MF = DAG.getMachineFunction();
3993     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3994     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3995     std::vector<MVT::ValueType> Tys;
3996     Tys.push_back(MVT::Other);
3997     std::vector<SDOperand> Ops;
3998     Ops.push_back(Chain);
3999     Ops.push_back(Result);
4000     Ops.push_back(StackSlot);
4001     Ops.push_back(DAG.getValueType(Op.getValueType()));
4002     Ops.push_back(InFlag);
4003     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
4004     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
4005   }
4006
4007   return Result;
4008 }
4009
4010 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
4011   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
4012          "Unknown FP_TO_SINT to lower!");
4013   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
4014   // stack slot.
4015   MachineFunction &MF = DAG.getMachineFunction();
4016   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
4017   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4018   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4019
4020   unsigned Opc;
4021   switch (Op.getValueType()) {
4022     default: assert(0 && "Invalid FP_TO_SINT to lower!");
4023     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
4024     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
4025     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
4026   }
4027
4028   SDOperand Chain = DAG.getEntryNode();
4029   SDOperand Value = Op.getOperand(0);
4030   if (X86ScalarSSE) {
4031     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
4032     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
4033     std::vector<MVT::ValueType> Tys;
4034     Tys.push_back(MVT::f64);
4035     Tys.push_back(MVT::Other);
4036     std::vector<SDOperand> Ops;
4037     Ops.push_back(Chain);
4038     Ops.push_back(StackSlot);
4039     Ops.push_back(DAG.getValueType(Op.getOperand(0).getValueType()));
4040     Value = DAG.getNode(X86ISD::FLD, Tys, &Ops[0], Ops.size());
4041     Chain = Value.getValue(1);
4042     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4043     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4044   }
4045
4046   // Build the FP_TO_INT*_IN_MEM
4047   std::vector<SDOperand> Ops;
4048   Ops.push_back(Chain);
4049   Ops.push_back(Value);
4050   Ops.push_back(StackSlot);
4051   SDOperand FIST = DAG.getNode(Opc, MVT::Other, &Ops[0], Ops.size());
4052
4053   // Load the result.
4054   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
4055 }
4056
4057 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
4058   MVT::ValueType VT = Op.getValueType();
4059   const Type *OpNTy =  MVT::getTypeForValueType(VT);
4060   std::vector<Constant*> CV;
4061   if (VT == MVT::f64) {
4062     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(~(1ULL << 63))));
4063     CV.push_back(ConstantFP::get(OpNTy, 0.0));
4064   } else {
4065     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(~(1U << 31))));
4066     CV.push_back(ConstantFP::get(OpNTy, 0.0));
4067     CV.push_back(ConstantFP::get(OpNTy, 0.0));
4068     CV.push_back(ConstantFP::get(OpNTy, 0.0));
4069   }
4070   Constant *CS = ConstantStruct::get(CV);
4071   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
4072   std::vector<MVT::ValueType> Tys;
4073   Tys.push_back(VT);
4074   Tys.push_back(MVT::Other);
4075   SmallVector<SDOperand, 3> Ops;
4076   Ops.push_back(DAG.getEntryNode());
4077   Ops.push_back(CPIdx);
4078   Ops.push_back(DAG.getSrcValue(NULL));
4079   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
4080   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
4081 }
4082
4083 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
4084   MVT::ValueType VT = Op.getValueType();
4085   const Type *OpNTy =  MVT::getTypeForValueType(VT);
4086   std::vector<Constant*> CV;
4087   if (VT == MVT::f64) {
4088     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(1ULL << 63)));
4089     CV.push_back(ConstantFP::get(OpNTy, 0.0));
4090   } else {
4091     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(1U << 31)));
4092     CV.push_back(ConstantFP::get(OpNTy, 0.0));
4093     CV.push_back(ConstantFP::get(OpNTy, 0.0));
4094     CV.push_back(ConstantFP::get(OpNTy, 0.0));
4095   }
4096   Constant *CS = ConstantStruct::get(CV);
4097   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
4098   std::vector<MVT::ValueType> Tys;
4099   Tys.push_back(VT);
4100   Tys.push_back(MVT::Other);
4101   SmallVector<SDOperand, 3> Ops;
4102   Ops.push_back(DAG.getEntryNode());
4103   Ops.push_back(CPIdx);
4104   Ops.push_back(DAG.getSrcValue(NULL));
4105   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
4106   return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
4107 }
4108
4109 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG,
4110                                         SDOperand Chain) {
4111   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
4112   SDOperand Cond;
4113   SDOperand Op0 = Op.getOperand(0);
4114   SDOperand Op1 = Op.getOperand(1);
4115   SDOperand CC = Op.getOperand(2);
4116   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4117   const MVT::ValueType *VTs1 = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4118   const MVT::ValueType *VTs2 = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
4119   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
4120   unsigned X86CC;
4121
4122   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
4123                      Op0, Op1, DAG)) {
4124     SDOperand Ops1[] = { Chain, Op0, Op1 };
4125     Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, Ops1, 3).getValue(1);
4126     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
4127     return DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
4128   }
4129
4130   assert(isFP && "Illegal integer SetCC!");
4131
4132   SDOperand COps[] = { Chain, Op0, Op1 };
4133   Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, COps, 3).getValue(1);
4134
4135   switch (SetCCOpcode) {
4136   default: assert(false && "Illegal floating point SetCC!");
4137   case ISD::SETOEQ: {  // !PF & ZF
4138     SDOperand Ops1[] = { DAG.getConstant(X86::COND_NP, MVT::i8), Cond };
4139     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
4140     SDOperand Ops2[] = { DAG.getConstant(X86::COND_E, MVT::i8),
4141                          Tmp1.getValue(1) };
4142     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
4143     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
4144   }
4145   case ISD::SETUNE: {  // PF | !ZF
4146     SDOperand Ops1[] = { DAG.getConstant(X86::COND_P, MVT::i8), Cond };
4147     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
4148     SDOperand Ops2[] = { DAG.getConstant(X86::COND_NE, MVT::i8),
4149                          Tmp1.getValue(1) };
4150     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
4151     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
4152   }
4153   }
4154 }
4155
4156 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
4157   bool addTest = true;
4158   SDOperand Chain = DAG.getEntryNode();
4159   SDOperand Cond  = Op.getOperand(0);
4160   SDOperand CC;
4161   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4162
4163   if (Cond.getOpcode() == ISD::SETCC)
4164     Cond = LowerSETCC(Cond, DAG, Chain);
4165
4166   if (Cond.getOpcode() == X86ISD::SETCC) {
4167     CC = Cond.getOperand(0);
4168
4169     // If condition flag is set by a X86ISD::CMP, then make a copy of it
4170     // (since flag operand cannot be shared). Use it as the condition setting
4171     // operand in place of the X86ISD::SETCC.
4172     // If the X86ISD::SETCC has more than one use, then perhaps it's better
4173     // to use a test instead of duplicating the X86ISD::CMP (for register
4174     // pressure reason)?
4175     SDOperand Cmp = Cond.getOperand(1);
4176     unsigned Opc = Cmp.getOpcode();
4177     bool IllegalFPCMov = !X86ScalarSSE &&
4178       MVT::isFloatingPoint(Op.getValueType()) &&
4179       !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4180     if ((Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) &&
4181         !IllegalFPCMov) {
4182       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
4183       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
4184       addTest = false;
4185     }
4186   }
4187
4188   if (addTest) {
4189     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4190     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
4191     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
4192   }
4193
4194   VTs = DAG.getNodeValueTypes(Op.getValueType(), MVT::Flag);
4195   SmallVector<SDOperand, 4> Ops;
4196   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
4197   // condition is true.
4198   Ops.push_back(Op.getOperand(2));
4199   Ops.push_back(Op.getOperand(1));
4200   Ops.push_back(CC);
4201   Ops.push_back(Cond.getValue(1));
4202   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
4203 }
4204
4205 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
4206   bool addTest = true;
4207   SDOperand Chain = Op.getOperand(0);
4208   SDOperand Cond  = Op.getOperand(1);
4209   SDOperand Dest  = Op.getOperand(2);
4210   SDOperand CC;
4211   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4212
4213   if (Cond.getOpcode() == ISD::SETCC)
4214     Cond = LowerSETCC(Cond, DAG, Chain);
4215
4216   if (Cond.getOpcode() == X86ISD::SETCC) {
4217     CC = Cond.getOperand(0);
4218
4219     // If condition flag is set by a X86ISD::CMP, then make a copy of it
4220     // (since flag operand cannot be shared). Use it as the condition setting
4221     // operand in place of the X86ISD::SETCC.
4222     // If the X86ISD::SETCC has more than one use, then perhaps it's better
4223     // to use a test instead of duplicating the X86ISD::CMP (for register
4224     // pressure reason)?
4225     SDOperand Cmp = Cond.getOperand(1);
4226     unsigned Opc = Cmp.getOpcode();
4227     if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) {
4228       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
4229       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
4230       addTest = false;
4231     }
4232   }
4233
4234   if (addTest) {
4235     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4236     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
4237     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
4238   }
4239   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
4240                      Cond, Op.getOperand(2), CC, Cond.getValue(1));
4241 }
4242
4243 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
4244   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4245   SDOperand Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(),
4246                                  DAG.getTargetJumpTable(JT->getIndex(),
4247                                                         getPointerTy()));
4248   if (Subtarget->isTargetDarwin()) {
4249     // With PIC, the address is actually $g + Offset.
4250     if (!Subtarget->is64Bit() &&
4251         getTargetMachine().getRelocationModel() == Reloc::PIC_)
4252       Result = DAG.getNode(ISD::ADD, getPointerTy(),
4253                            DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4254                            Result);
4255   }
4256
4257   return Result;
4258 }
4259
4260 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
4261   unsigned CallingConv= cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4262
4263   if (Subtarget->is64Bit())
4264     return LowerX86_64CCCCallTo(Op, DAG);
4265   else
4266     switch (CallingConv) {
4267     default:
4268       assert(0 && "Unsupported calling convention");
4269     case CallingConv::Fast:
4270       if (EnableFastCC) {
4271         return LowerFastCCCallTo(Op, DAG, false);
4272       }
4273       // Falls through
4274     case CallingConv::C:
4275     case CallingConv::CSRet:
4276       return LowerCCCCallTo(Op, DAG);
4277     case CallingConv::X86_StdCall:
4278       return LowerStdCallCCCallTo(Op, DAG);
4279     case CallingConv::X86_FastCall:
4280       return LowerFastCCCallTo(Op, DAG, true);
4281     }
4282 }
4283
4284 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
4285   SDOperand Copy;
4286
4287   switch(Op.getNumOperands()) {
4288     default:
4289       assert(0 && "Do not know how to return this many arguments!");
4290       abort();
4291     case 1:    // ret void.
4292       return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Op.getOperand(0),
4293                         DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
4294     case 3: {
4295       MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
4296
4297       if (MVT::isVector(ArgVT) ||
4298           (Subtarget->is64Bit() && MVT::isFloatingPoint(ArgVT))) {
4299         // Integer or FP vector result -> XMM0.
4300         if (DAG.getMachineFunction().liveout_empty())
4301           DAG.getMachineFunction().addLiveOut(X86::XMM0);
4302         Copy = DAG.getCopyToReg(Op.getOperand(0), X86::XMM0, Op.getOperand(1),
4303                                 SDOperand());
4304       } else if (MVT::isInteger(ArgVT)) {
4305         // Integer result -> EAX / RAX.
4306         // The C calling convention guarantees the return value has been
4307         // promoted to at least MVT::i32. The X86-64 ABI doesn't require the
4308         // value to be promoted MVT::i64. So we don't have to extend it to
4309         // 64-bit. Return the value in EAX, but mark RAX as liveout.
4310         unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
4311         if (DAG.getMachineFunction().liveout_empty())
4312           DAG.getMachineFunction().addLiveOut(Reg);
4313
4314         Reg = (ArgVT == MVT::i64) ? X86::RAX : X86::EAX;
4315         Copy = DAG.getCopyToReg(Op.getOperand(0), Reg, Op.getOperand(1),
4316                                 SDOperand());
4317       } else if (!X86ScalarSSE) {
4318         // FP return with fp-stack value.
4319         if (DAG.getMachineFunction().liveout_empty())
4320           DAG.getMachineFunction().addLiveOut(X86::ST0);
4321
4322         std::vector<MVT::ValueType> Tys;
4323         Tys.push_back(MVT::Other);
4324         Tys.push_back(MVT::Flag);
4325         std::vector<SDOperand> Ops;
4326         Ops.push_back(Op.getOperand(0));
4327         Ops.push_back(Op.getOperand(1));
4328         Copy = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, &Ops[0], Ops.size());
4329       } else {
4330         // FP return with ScalarSSE (return on fp-stack).
4331         if (DAG.getMachineFunction().liveout_empty())
4332           DAG.getMachineFunction().addLiveOut(X86::ST0);
4333
4334         SDOperand MemLoc;
4335         SDOperand Chain = Op.getOperand(0);
4336         SDOperand Value = Op.getOperand(1);
4337
4338         if (ISD::isNON_EXTLoad(Value.Val) &&
4339             (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
4340           Chain  = Value.getOperand(0);
4341           MemLoc = Value.getOperand(1);
4342         } else {
4343           // Spill the value to memory and reload it into top of stack.
4344           unsigned Size = MVT::getSizeInBits(ArgVT)/8;
4345           MachineFunction &MF = DAG.getMachineFunction();
4346           int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4347           MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
4348           Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
4349         }
4350         std::vector<MVT::ValueType> Tys;
4351         Tys.push_back(MVT::f64);
4352         Tys.push_back(MVT::Other);
4353         std::vector<SDOperand> Ops;
4354         Ops.push_back(Chain);
4355         Ops.push_back(MemLoc);
4356         Ops.push_back(DAG.getValueType(ArgVT));
4357         Copy = DAG.getNode(X86ISD::FLD, Tys, &Ops[0], Ops.size());
4358         Tys.clear();
4359         Tys.push_back(MVT::Other);
4360         Tys.push_back(MVT::Flag);
4361         Ops.clear();
4362         Ops.push_back(Copy.getValue(1));
4363         Ops.push_back(Copy);
4364         Copy = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, &Ops[0], Ops.size());
4365       }
4366       break;
4367     }
4368     case 5: {
4369       unsigned Reg1 = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
4370       unsigned Reg2 = Subtarget->is64Bit() ? X86::RDX : X86::EDX;
4371       if (DAG.getMachineFunction().liveout_empty()) {
4372         DAG.getMachineFunction().addLiveOut(Reg1);
4373         DAG.getMachineFunction().addLiveOut(Reg2);
4374       }
4375
4376       Copy = DAG.getCopyToReg(Op.getOperand(0), Reg2, Op.getOperand(3),
4377                               SDOperand());
4378       Copy = DAG.getCopyToReg(Copy, Reg1, Op.getOperand(1), Copy.getValue(1));
4379       break;
4380     }
4381   }
4382   return DAG.getNode(X86ISD::RET_FLAG, MVT::Other,
4383                      Copy, DAG.getConstant(getBytesToPopOnReturn(), MVT::i16),
4384                      Copy.getValue(1));
4385 }
4386
4387 SDOperand
4388 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
4389   MachineFunction &MF = DAG.getMachineFunction();
4390   const Function* Fn = MF.getFunction();
4391   if (Fn->hasExternalLinkage() &&
4392       Subtarget->isTargetCygwin() &&
4393       Fn->getName() == "main")
4394     MF.getInfo<X86FunctionInfo>()->setForceFramePointer(true);
4395
4396   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4397   if (Subtarget->is64Bit())
4398     return LowerX86_64CCCArguments(Op, DAG);
4399   else
4400     switch(CC) {
4401     default:
4402       assert(0 && "Unsupported calling convention");
4403     case CallingConv::Fast:
4404       if (EnableFastCC) {
4405         return LowerFastCCArguments(Op, DAG);
4406       }
4407       // Falls through
4408     case CallingConv::C:
4409     case CallingConv::CSRet:
4410       return LowerCCCArguments(Op, DAG);
4411     case CallingConv::X86_StdCall:
4412       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(StdCall);
4413       return LowerStdCallCCArguments(Op, DAG);
4414     case CallingConv::X86_FastCall:
4415       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(FastCall);
4416       return LowerFastCallCCArguments(Op, DAG);
4417     }
4418 }
4419
4420 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
4421   SDOperand InFlag(0, 0);
4422   SDOperand Chain = Op.getOperand(0);
4423   unsigned Align =
4424     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4425   if (Align == 0) Align = 1;
4426
4427   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4428   // If not DWORD aligned, call memset if size is less than the threshold.
4429   // It knows how to align to the right boundary first.
4430   if ((Align & 3) != 0 ||
4431       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4432     MVT::ValueType IntPtr = getPointerTy();
4433     const Type *IntPtrTy = getTargetData()->getIntPtrType();
4434     std::vector<std::pair<SDOperand, const Type*> > Args;
4435     Args.push_back(std::make_pair(Op.getOperand(1), IntPtrTy));
4436     // Extend the ubyte argument to be an int value for the call.
4437     SDOperand Val = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
4438     Args.push_back(std::make_pair(Val, IntPtrTy));
4439     Args.push_back(std::make_pair(Op.getOperand(3), IntPtrTy));
4440     std::pair<SDOperand,SDOperand> CallResult =
4441       LowerCallTo(Chain, Type::VoidTy, false, CallingConv::C, false,
4442                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
4443     return CallResult.second;
4444   }
4445
4446   MVT::ValueType AVT;
4447   SDOperand Count;
4448   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
4449   unsigned BytesLeft = 0;
4450   bool TwoRepStos = false;
4451   if (ValC) {
4452     unsigned ValReg;
4453     uint64_t Val = ValC->getValue() & 255;
4454
4455     // If the value is a constant, then we can potentially use larger sets.
4456     switch (Align & 3) {
4457       case 2:   // WORD aligned
4458         AVT = MVT::i16;
4459         ValReg = X86::AX;
4460         Val = (Val << 8) | Val;
4461         break;
4462       case 0:  // DWORD aligned
4463         AVT = MVT::i32;
4464         ValReg = X86::EAX;
4465         Val = (Val << 8)  | Val;
4466         Val = (Val << 16) | Val;
4467         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
4468           AVT = MVT::i64;
4469           ValReg = X86::RAX;
4470           Val = (Val << 32) | Val;
4471         }
4472         break;
4473       default:  // Byte aligned
4474         AVT = MVT::i8;
4475         ValReg = X86::AL;
4476         Count = Op.getOperand(3);
4477         break;
4478     }
4479
4480     if (AVT > MVT::i8) {
4481       if (I) {
4482         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4483         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4484         BytesLeft = I->getValue() % UBytes;
4485       } else {
4486         assert(AVT >= MVT::i32 &&
4487                "Do not use rep;stos if not at least DWORD aligned");
4488         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4489                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4490         TwoRepStos = true;
4491       }
4492     }
4493
4494     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
4495                               InFlag);
4496     InFlag = Chain.getValue(1);
4497   } else {
4498     AVT = MVT::i8;
4499     Count  = Op.getOperand(3);
4500     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
4501     InFlag = Chain.getValue(1);
4502   }
4503
4504   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4505                             Count, InFlag);
4506   InFlag = Chain.getValue(1);
4507   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4508                             Op.getOperand(1), InFlag);
4509   InFlag = Chain.getValue(1);
4510
4511   std::vector<MVT::ValueType> Tys;
4512   Tys.push_back(MVT::Other);
4513   Tys.push_back(MVT::Flag);
4514   std::vector<SDOperand> Ops;
4515   Ops.push_back(Chain);
4516   Ops.push_back(DAG.getValueType(AVT));
4517   Ops.push_back(InFlag);
4518   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4519
4520   if (TwoRepStos) {
4521     InFlag = Chain.getValue(1);
4522     Count = Op.getOperand(3);
4523     MVT::ValueType CVT = Count.getValueType();
4524     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4525                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4526     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4527                               Left, InFlag);
4528     InFlag = Chain.getValue(1);
4529     Tys.clear();
4530     Tys.push_back(MVT::Other);
4531     Tys.push_back(MVT::Flag);
4532     Ops.clear();
4533     Ops.push_back(Chain);
4534     Ops.push_back(DAG.getValueType(MVT::i8));
4535     Ops.push_back(InFlag);
4536     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4537   } else if (BytesLeft) {
4538     // Issue stores for the last 1 - 7 bytes.
4539     SDOperand Value;
4540     unsigned Val = ValC->getValue() & 255;
4541     unsigned Offset = I->getValue() - BytesLeft;
4542     SDOperand DstAddr = Op.getOperand(1);
4543     MVT::ValueType AddrVT = DstAddr.getValueType();
4544     if (BytesLeft >= 4) {
4545       Val = (Val << 8)  | Val;
4546       Val = (Val << 16) | Val;
4547       Value = DAG.getConstant(Val, MVT::i32);
4548       Chain = DAG.getStore(Chain, Value,
4549                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4550                                        DAG.getConstant(Offset, AddrVT)),
4551                            NULL, 0);
4552       BytesLeft -= 4;
4553       Offset += 4;
4554     }
4555     if (BytesLeft >= 2) {
4556       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
4557       Chain = DAG.getStore(Chain, Value,
4558                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4559                                        DAG.getConstant(Offset, AddrVT)),
4560                            NULL, 0);
4561       BytesLeft -= 2;
4562       Offset += 2;
4563     }
4564     if (BytesLeft == 1) {
4565       Value = DAG.getConstant(Val, MVT::i8);
4566       Chain = DAG.getStore(Chain, Value,
4567                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4568                                        DAG.getConstant(Offset, AddrVT)),
4569                            NULL, 0);
4570     }
4571   }
4572
4573   return Chain;
4574 }
4575
4576 SDOperand X86TargetLowering::LowerMEMCPY(SDOperand Op, SelectionDAG &DAG) {
4577   SDOperand Chain = Op.getOperand(0);
4578   unsigned Align =
4579     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4580   if (Align == 0) Align = 1;
4581
4582   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4583   // If not DWORD aligned, call memcpy if size is less than the threshold.
4584   // It knows how to align to the right boundary first.
4585   if ((Align & 3) != 0 ||
4586       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4587     MVT::ValueType IntPtr = getPointerTy();
4588     const Type *IntPtrTy = getTargetData()->getIntPtrType();
4589     std::vector<std::pair<SDOperand, const Type*> > Args;
4590     Args.push_back(std::make_pair(Op.getOperand(1), IntPtrTy));
4591     Args.push_back(std::make_pair(Op.getOperand(2), IntPtrTy));
4592     Args.push_back(std::make_pair(Op.getOperand(3), IntPtrTy));
4593     std::pair<SDOperand,SDOperand> CallResult =
4594       LowerCallTo(Chain, Type::VoidTy, false, CallingConv::C, false,
4595                   DAG.getExternalSymbol("memcpy", IntPtr), Args, DAG);
4596     return CallResult.second;
4597   }
4598
4599   MVT::ValueType AVT;
4600   SDOperand Count;
4601   unsigned BytesLeft = 0;
4602   bool TwoRepMovs = false;
4603   switch (Align & 3) {
4604     case 2:   // WORD aligned
4605       AVT = MVT::i16;
4606       break;
4607     case 0:  // DWORD aligned
4608       AVT = MVT::i32;
4609       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4610         AVT = MVT::i64;
4611       break;
4612     default:  // Byte aligned
4613       AVT = MVT::i8;
4614       Count = Op.getOperand(3);
4615       break;
4616   }
4617
4618   if (AVT > MVT::i8) {
4619     if (I) {
4620       unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4621       Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4622       BytesLeft = I->getValue() % UBytes;
4623     } else {
4624       assert(AVT >= MVT::i32 &&
4625              "Do not use rep;movs if not at least DWORD aligned");
4626       Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4627                           Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4628       TwoRepMovs = true;
4629     }
4630   }
4631
4632   SDOperand InFlag(0, 0);
4633   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4634                             Count, InFlag);
4635   InFlag = Chain.getValue(1);
4636   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4637                             Op.getOperand(1), InFlag);
4638   InFlag = Chain.getValue(1);
4639   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4640                             Op.getOperand(2), InFlag);
4641   InFlag = Chain.getValue(1);
4642
4643   std::vector<MVT::ValueType> Tys;
4644   Tys.push_back(MVT::Other);
4645   Tys.push_back(MVT::Flag);
4646   std::vector<SDOperand> Ops;
4647   Ops.push_back(Chain);
4648   Ops.push_back(DAG.getValueType(AVT));
4649   Ops.push_back(InFlag);
4650   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4651
4652   if (TwoRepMovs) {
4653     InFlag = Chain.getValue(1);
4654     Count = Op.getOperand(3);
4655     MVT::ValueType CVT = Count.getValueType();
4656     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4657                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4658     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4659                               Left, InFlag);
4660     InFlag = Chain.getValue(1);
4661     Tys.clear();
4662     Tys.push_back(MVT::Other);
4663     Tys.push_back(MVT::Flag);
4664     Ops.clear();
4665     Ops.push_back(Chain);
4666     Ops.push_back(DAG.getValueType(MVT::i8));
4667     Ops.push_back(InFlag);
4668     Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4669   } else if (BytesLeft) {
4670     // Issue loads and stores for the last 1 - 7 bytes.
4671     unsigned Offset = I->getValue() - BytesLeft;
4672     SDOperand DstAddr = Op.getOperand(1);
4673     MVT::ValueType DstVT = DstAddr.getValueType();
4674     SDOperand SrcAddr = Op.getOperand(2);
4675     MVT::ValueType SrcVT = SrcAddr.getValueType();
4676     SDOperand Value;
4677     if (BytesLeft >= 4) {
4678       Value = DAG.getLoad(MVT::i32, Chain,
4679                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4680                                       DAG.getConstant(Offset, SrcVT)),
4681                           NULL, 0);
4682       Chain = Value.getValue(1);
4683       Chain = DAG.getStore(Chain, Value,
4684                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4685                                        DAG.getConstant(Offset, DstVT)),
4686                            NULL, 0);
4687       BytesLeft -= 4;
4688       Offset += 4;
4689     }
4690     if (BytesLeft >= 2) {
4691       Value = DAG.getLoad(MVT::i16, Chain,
4692                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4693                                       DAG.getConstant(Offset, SrcVT)),
4694                           NULL, 0);
4695       Chain = Value.getValue(1);
4696       Chain = DAG.getStore(Chain, Value,
4697                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4698                                        DAG.getConstant(Offset, DstVT)),
4699                            NULL, 0);
4700       BytesLeft -= 2;
4701       Offset += 2;
4702     }
4703
4704     if (BytesLeft == 1) {
4705       Value = DAG.getLoad(MVT::i8, Chain,
4706                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4707                                       DAG.getConstant(Offset, SrcVT)),
4708                           NULL, 0);
4709       Chain = Value.getValue(1);
4710       Chain = DAG.getStore(Chain, Value,
4711                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4712                                        DAG.getConstant(Offset, DstVT)),
4713                            NULL, 0);
4714     }
4715   }
4716
4717   return Chain;
4718 }
4719
4720 SDOperand
4721 X86TargetLowering::LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG) {
4722   std::vector<MVT::ValueType> Tys;
4723   Tys.push_back(MVT::Other);
4724   Tys.push_back(MVT::Flag);
4725   std::vector<SDOperand> Ops;
4726   Ops.push_back(Op.getOperand(0));
4727   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &Ops[0], Ops.size());
4728   Ops.clear();
4729   Ops.push_back(DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1)));
4730   Ops.push_back(DAG.getCopyFromReg(Ops[0].getValue(1), X86::EDX,
4731                                    MVT::i32, Ops[0].getValue(2)));
4732   Ops.push_back(Ops[1].getValue(1));
4733   Tys[0] = Tys[1] = MVT::i32;
4734   Tys.push_back(MVT::Other);
4735   return DAG.getNode(ISD::MERGE_VALUES, Tys, &Ops[0], Ops.size());
4736 }
4737
4738 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4739   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4740
4741   if (!Subtarget->is64Bit()) {
4742     // vastart just stores the address of the VarArgsFrameIndex slot into the
4743     // memory location argument.
4744     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4745     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4746                         SV->getOffset());
4747   }
4748
4749   // __va_list_tag:
4750   //   gp_offset         (0 - 6 * 8)
4751   //   fp_offset         (48 - 48 + 8 * 16)
4752   //   overflow_arg_area (point to parameters coming in memory).
4753   //   reg_save_area
4754   std::vector<SDOperand> MemOps;
4755   SDOperand FIN = Op.getOperand(1);
4756   // Store gp_offset
4757   SDOperand Store = DAG.getStore(Op.getOperand(0),
4758                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4759                                  FIN, SV->getValue(), SV->getOffset());
4760   MemOps.push_back(Store);
4761
4762   // Store fp_offset
4763   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4764                     DAG.getConstant(4, getPointerTy()));
4765   Store = DAG.getStore(Op.getOperand(0),
4766                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4767                        FIN, SV->getValue(), SV->getOffset());
4768   MemOps.push_back(Store);
4769
4770   // Store ptr to overflow_arg_area
4771   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4772                     DAG.getConstant(4, getPointerTy()));
4773   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4774   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4775                        SV->getOffset());
4776   MemOps.push_back(Store);
4777
4778   // Store ptr to reg_save_area.
4779   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4780                     DAG.getConstant(8, getPointerTy()));
4781   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4782   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4783                        SV->getOffset());
4784   MemOps.push_back(Store);
4785   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4786 }
4787
4788 SDOperand
4789 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4790   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4791   switch (IntNo) {
4792   default: return SDOperand();    // Don't custom lower most intrinsics.
4793     // Comparison intrinsics.
4794   case Intrinsic::x86_sse_comieq_ss:
4795   case Intrinsic::x86_sse_comilt_ss:
4796   case Intrinsic::x86_sse_comile_ss:
4797   case Intrinsic::x86_sse_comigt_ss:
4798   case Intrinsic::x86_sse_comige_ss:
4799   case Intrinsic::x86_sse_comineq_ss:
4800   case Intrinsic::x86_sse_ucomieq_ss:
4801   case Intrinsic::x86_sse_ucomilt_ss:
4802   case Intrinsic::x86_sse_ucomile_ss:
4803   case Intrinsic::x86_sse_ucomigt_ss:
4804   case Intrinsic::x86_sse_ucomige_ss:
4805   case Intrinsic::x86_sse_ucomineq_ss:
4806   case Intrinsic::x86_sse2_comieq_sd:
4807   case Intrinsic::x86_sse2_comilt_sd:
4808   case Intrinsic::x86_sse2_comile_sd:
4809   case Intrinsic::x86_sse2_comigt_sd:
4810   case Intrinsic::x86_sse2_comige_sd:
4811   case Intrinsic::x86_sse2_comineq_sd:
4812   case Intrinsic::x86_sse2_ucomieq_sd:
4813   case Intrinsic::x86_sse2_ucomilt_sd:
4814   case Intrinsic::x86_sse2_ucomile_sd:
4815   case Intrinsic::x86_sse2_ucomigt_sd:
4816   case Intrinsic::x86_sse2_ucomige_sd:
4817   case Intrinsic::x86_sse2_ucomineq_sd: {
4818     unsigned Opc = 0;
4819     ISD::CondCode CC = ISD::SETCC_INVALID;
4820     switch (IntNo) {
4821     default: break;
4822     case Intrinsic::x86_sse_comieq_ss:
4823     case Intrinsic::x86_sse2_comieq_sd:
4824       Opc = X86ISD::COMI;
4825       CC = ISD::SETEQ;
4826       break;
4827     case Intrinsic::x86_sse_comilt_ss:
4828     case Intrinsic::x86_sse2_comilt_sd:
4829       Opc = X86ISD::COMI;
4830       CC = ISD::SETLT;
4831       break;
4832     case Intrinsic::x86_sse_comile_ss:
4833     case Intrinsic::x86_sse2_comile_sd:
4834       Opc = X86ISD::COMI;
4835       CC = ISD::SETLE;
4836       break;
4837     case Intrinsic::x86_sse_comigt_ss:
4838     case Intrinsic::x86_sse2_comigt_sd:
4839       Opc = X86ISD::COMI;
4840       CC = ISD::SETGT;
4841       break;
4842     case Intrinsic::x86_sse_comige_ss:
4843     case Intrinsic::x86_sse2_comige_sd:
4844       Opc = X86ISD::COMI;
4845       CC = ISD::SETGE;
4846       break;
4847     case Intrinsic::x86_sse_comineq_ss:
4848     case Intrinsic::x86_sse2_comineq_sd:
4849       Opc = X86ISD::COMI;
4850       CC = ISD::SETNE;
4851       break;
4852     case Intrinsic::x86_sse_ucomieq_ss:
4853     case Intrinsic::x86_sse2_ucomieq_sd:
4854       Opc = X86ISD::UCOMI;
4855       CC = ISD::SETEQ;
4856       break;
4857     case Intrinsic::x86_sse_ucomilt_ss:
4858     case Intrinsic::x86_sse2_ucomilt_sd:
4859       Opc = X86ISD::UCOMI;
4860       CC = ISD::SETLT;
4861       break;
4862     case Intrinsic::x86_sse_ucomile_ss:
4863     case Intrinsic::x86_sse2_ucomile_sd:
4864       Opc = X86ISD::UCOMI;
4865       CC = ISD::SETLE;
4866       break;
4867     case Intrinsic::x86_sse_ucomigt_ss:
4868     case Intrinsic::x86_sse2_ucomigt_sd:
4869       Opc = X86ISD::UCOMI;
4870       CC = ISD::SETGT;
4871       break;
4872     case Intrinsic::x86_sse_ucomige_ss:
4873     case Intrinsic::x86_sse2_ucomige_sd:
4874       Opc = X86ISD::UCOMI;
4875       CC = ISD::SETGE;
4876       break;
4877     case Intrinsic::x86_sse_ucomineq_ss:
4878     case Intrinsic::x86_sse2_ucomineq_sd:
4879       Opc = X86ISD::UCOMI;
4880       CC = ISD::SETNE;
4881       break;
4882     }
4883
4884     unsigned X86CC;
4885     SDOperand LHS = Op.getOperand(1);
4886     SDOperand RHS = Op.getOperand(2);
4887     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4888
4889     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4890     SDOperand Ops1[] = { DAG.getEntryNode(), LHS, RHS };
4891     SDOperand Cond = DAG.getNode(Opc, VTs, 2, Ops1, 3);
4892     VTs = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
4893     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
4894     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, VTs, 2, Ops2, 2);
4895     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4896   }
4897   }
4898 }
4899
4900 /// LowerOperation - Provide custom lowering hooks for some operations.
4901 ///
4902 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4903   switch (Op.getOpcode()) {
4904   default: assert(0 && "Should not custom lower this!");
4905   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4906   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4907   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4908   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
4909   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4910   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4911   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4912   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
4913   case ISD::SHL_PARTS:
4914   case ISD::SRA_PARTS:
4915   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
4916   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4917   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
4918   case ISD::FABS:               return LowerFABS(Op, DAG);
4919   case ISD::FNEG:               return LowerFNEG(Op, DAG);
4920   case ISD::SETCC:              return LowerSETCC(Op, DAG, DAG.getEntryNode());
4921   case ISD::SELECT:             return LowerSELECT(Op, DAG);
4922   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
4923   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4924   case ISD::CALL:               return LowerCALL(Op, DAG);
4925   case ISD::RET:                return LowerRET(Op, DAG);
4926   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
4927   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
4928   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
4929   case ISD::READCYCLECOUNTER:   return LowerREADCYCLCECOUNTER(Op, DAG);
4930   case ISD::VASTART:            return LowerVASTART(Op, DAG);
4931   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4932   }
4933 }
4934
4935 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
4936   switch (Opcode) {
4937   default: return NULL;
4938   case X86ISD::SHLD:               return "X86ISD::SHLD";
4939   case X86ISD::SHRD:               return "X86ISD::SHRD";
4940   case X86ISD::FAND:               return "X86ISD::FAND";
4941   case X86ISD::FXOR:               return "X86ISD::FXOR";
4942   case X86ISD::FILD:               return "X86ISD::FILD";
4943   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
4944   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
4945   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
4946   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
4947   case X86ISD::FLD:                return "X86ISD::FLD";
4948   case X86ISD::FST:                return "X86ISD::FST";
4949   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
4950   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
4951   case X86ISD::CALL:               return "X86ISD::CALL";
4952   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
4953   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
4954   case X86ISD::CMP:                return "X86ISD::CMP";
4955   case X86ISD::COMI:               return "X86ISD::COMI";
4956   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
4957   case X86ISD::SETCC:              return "X86ISD::SETCC";
4958   case X86ISD::CMOV:               return "X86ISD::CMOV";
4959   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
4960   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
4961   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
4962   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
4963   case X86ISD::LOAD_PACK:          return "X86ISD::LOAD_PACK";
4964   case X86ISD::LOAD_UA:            return "X86ISD::LOAD_UA";
4965   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
4966   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
4967   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
4968   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
4969   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
4970   }
4971 }
4972
4973 /// isLegalAddressImmediate - Return true if the integer value or
4974 /// GlobalValue can be used as the offset of the target addressing mode.
4975 bool X86TargetLowering::isLegalAddressImmediate(int64_t V) const {
4976   // X86 allows a sign-extended 32-bit immediate field.
4977   return (V > -(1LL << 32) && V < (1LL << 32)-1);
4978 }
4979
4980 bool X86TargetLowering::isLegalAddressImmediate(GlobalValue *GV) const {
4981   // GV is 64-bit but displacement field is 32-bit unless we are in small code
4982   // model. Mac OS X happens to support only small PIC code model.
4983   // FIXME: better support for other OS's.
4984   if (Subtarget->is64Bit() && !Subtarget->isTargetDarwin())
4985     return false;
4986   if (Subtarget->isTargetDarwin()) {
4987     Reloc::Model RModel = getTargetMachine().getRelocationModel();
4988     if (RModel == Reloc::Static)
4989       return true;
4990     else if (RModel == Reloc::DynamicNoPIC)
4991       return !DarwinGVRequiresExtraLoad(GV);
4992     else
4993       return false;
4994   } else
4995     return true;
4996 }
4997
4998 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4999 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5000 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5001 /// are assumed to be legal.
5002 bool
5003 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
5004   // Only do shuffles on 128-bit vector types for now.
5005   if (MVT::getSizeInBits(VT) == 64) return false;
5006   return (Mask.Val->getNumOperands() <= 4 ||
5007           isSplatMask(Mask.Val)  ||
5008           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
5009           X86::isUNPCKLMask(Mask.Val) ||
5010           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
5011           X86::isUNPCKHMask(Mask.Val));
5012 }
5013
5014 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
5015                                                MVT::ValueType EVT,
5016                                                SelectionDAG &DAG) const {
5017   unsigned NumElts = BVOps.size();
5018   // Only do shuffles on 128-bit vector types for now.
5019   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
5020   if (NumElts == 2) return true;
5021   if (NumElts == 4) {
5022     return (isMOVLMask(BVOps)  || isCommutedMOVL(BVOps, true) ||
5023             isSHUFPMask(BVOps) || isCommutedSHUFP(BVOps));
5024   }
5025   return false;
5026 }
5027
5028 //===----------------------------------------------------------------------===//
5029 //                           X86 Scheduler Hooks
5030 //===----------------------------------------------------------------------===//
5031
5032 MachineBasicBlock *
5033 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
5034                                            MachineBasicBlock *BB) {
5035   switch (MI->getOpcode()) {
5036   default: assert(false && "Unexpected instr type to insert");
5037   case X86::CMOV_FR32:
5038   case X86::CMOV_FR64:
5039   case X86::CMOV_V4F32:
5040   case X86::CMOV_V2F64:
5041   case X86::CMOV_V2I64: {
5042     // To "insert" a SELECT_CC instruction, we actually have to insert the
5043     // diamond control-flow pattern.  The incoming instruction knows the
5044     // destination vreg to set, the condition code register to branch on, the
5045     // true/false values to select between, and a branch opcode to use.
5046     const BasicBlock *LLVM_BB = BB->getBasicBlock();
5047     ilist<MachineBasicBlock>::iterator It = BB;
5048     ++It;
5049
5050     //  thisMBB:
5051     //  ...
5052     //   TrueVal = ...
5053     //   cmpTY ccX, r1, r2
5054     //   bCC copy1MBB
5055     //   fallthrough --> copy0MBB
5056     MachineBasicBlock *thisMBB = BB;
5057     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
5058     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
5059     unsigned Opc =
5060       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
5061     BuildMI(BB, Opc, 1).addMBB(sinkMBB);
5062     MachineFunction *F = BB->getParent();
5063     F->getBasicBlockList().insert(It, copy0MBB);
5064     F->getBasicBlockList().insert(It, sinkMBB);
5065     // Update machine-CFG edges by first adding all successors of the current
5066     // block to the new block which will contain the Phi node for the select.
5067     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
5068         e = BB->succ_end(); i != e; ++i)
5069       sinkMBB->addSuccessor(*i);
5070     // Next, remove all successors of the current block, and add the true
5071     // and fallthrough blocks as its successors.
5072     while(!BB->succ_empty())
5073       BB->removeSuccessor(BB->succ_begin());
5074     BB->addSuccessor(copy0MBB);
5075     BB->addSuccessor(sinkMBB);
5076
5077     //  copy0MBB:
5078     //   %FalseValue = ...
5079     //   # fallthrough to sinkMBB
5080     BB = copy0MBB;
5081
5082     // Update machine-CFG edges
5083     BB->addSuccessor(sinkMBB);
5084
5085     //  sinkMBB:
5086     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5087     //  ...
5088     BB = sinkMBB;
5089     BuildMI(BB, X86::PHI, 4, MI->getOperand(0).getReg())
5090       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
5091       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5092
5093     delete MI;   // The pseudo instruction is gone now.
5094     return BB;
5095   }
5096
5097   case X86::FP_TO_INT16_IN_MEM:
5098   case X86::FP_TO_INT32_IN_MEM:
5099   case X86::FP_TO_INT64_IN_MEM: {
5100     // Change the floating point control register to use "round towards zero"
5101     // mode when truncating to an integer value.
5102     MachineFunction *F = BB->getParent();
5103     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
5104     addFrameReference(BuildMI(BB, X86::FNSTCW16m, 4), CWFrameIdx);
5105
5106     // Load the old value of the high byte of the control word...
5107     unsigned OldCW =
5108       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
5109     addFrameReference(BuildMI(BB, X86::MOV16rm, 4, OldCW), CWFrameIdx);
5110
5111     // Set the high part to be round to zero...
5112     addFrameReference(BuildMI(BB, X86::MOV16mi, 5), CWFrameIdx).addImm(0xC7F);
5113
5114     // Reload the modified control word now...
5115     addFrameReference(BuildMI(BB, X86::FLDCW16m, 4), CWFrameIdx);
5116
5117     // Restore the memory image of control word to original value
5118     addFrameReference(BuildMI(BB, X86::MOV16mr, 5), CWFrameIdx).addReg(OldCW);
5119
5120     // Get the X86 opcode to use.
5121     unsigned Opc;
5122     switch (MI->getOpcode()) {
5123     default: assert(0 && "illegal opcode!");
5124     case X86::FP_TO_INT16_IN_MEM: Opc = X86::FpIST16m; break;
5125     case X86::FP_TO_INT32_IN_MEM: Opc = X86::FpIST32m; break;
5126     case X86::FP_TO_INT64_IN_MEM: Opc = X86::FpIST64m; break;
5127     }
5128
5129     X86AddressMode AM;
5130     MachineOperand &Op = MI->getOperand(0);
5131     if (Op.isRegister()) {
5132       AM.BaseType = X86AddressMode::RegBase;
5133       AM.Base.Reg = Op.getReg();
5134     } else {
5135       AM.BaseType = X86AddressMode::FrameIndexBase;
5136       AM.Base.FrameIndex = Op.getFrameIndex();
5137     }
5138     Op = MI->getOperand(1);
5139     if (Op.isImmediate())
5140       AM.Scale = Op.getImm();
5141     Op = MI->getOperand(2);
5142     if (Op.isImmediate())
5143       AM.IndexReg = Op.getImm();
5144     Op = MI->getOperand(3);
5145     if (Op.isGlobalAddress()) {
5146       AM.GV = Op.getGlobal();
5147     } else {
5148       AM.Disp = Op.getImm();
5149     }
5150     addFullAddress(BuildMI(BB, Opc, 5), AM).addReg(MI->getOperand(4).getReg());
5151
5152     // Reload the original control word now.
5153     addFrameReference(BuildMI(BB, X86::FLDCW16m, 4), CWFrameIdx);
5154
5155     delete MI;   // The pseudo instruction is gone now.
5156     return BB;
5157   }
5158   }
5159 }
5160
5161 //===----------------------------------------------------------------------===//
5162 //                           X86 Optimization Hooks
5163 //===----------------------------------------------------------------------===//
5164
5165 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
5166                                                        uint64_t Mask,
5167                                                        uint64_t &KnownZero,
5168                                                        uint64_t &KnownOne,
5169                                                        unsigned Depth) const {
5170   unsigned Opc = Op.getOpcode();
5171   assert((Opc >= ISD::BUILTIN_OP_END ||
5172           Opc == ISD::INTRINSIC_WO_CHAIN ||
5173           Opc == ISD::INTRINSIC_W_CHAIN ||
5174           Opc == ISD::INTRINSIC_VOID) &&
5175          "Should use MaskedValueIsZero if you don't know whether Op"
5176          " is a target node!");
5177
5178   KnownZero = KnownOne = 0;   // Don't know anything.
5179   switch (Opc) {
5180   default: break;
5181   case X86ISD::SETCC:
5182     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
5183     break;
5184   }
5185 }
5186
5187 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
5188 /// element of the result of the vector shuffle.
5189 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
5190   MVT::ValueType VT = N->getValueType(0);
5191   SDOperand PermMask = N->getOperand(2);
5192   unsigned NumElems = PermMask.getNumOperands();
5193   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
5194   i %= NumElems;
5195   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5196     return (i == 0)
5197       ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
5198   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
5199     SDOperand Idx = PermMask.getOperand(i);
5200     if (Idx.getOpcode() == ISD::UNDEF)
5201       return DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
5202     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
5203   }
5204   return SDOperand();
5205 }
5206
5207 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
5208 /// node is a GlobalAddress + an offset.
5209 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
5210   if (N->getOpcode() == X86ISD::Wrapper) {
5211     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
5212       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
5213       return true;
5214     }
5215   } else if (N->getOpcode() == ISD::ADD) {
5216     SDOperand N1 = N->getOperand(0);
5217     SDOperand N2 = N->getOperand(1);
5218     if (isGAPlusOffset(N1.Val, GA, Offset)) {
5219       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
5220       if (V) {
5221         Offset += V->getSignExtended();
5222         return true;
5223       }
5224     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
5225       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
5226       if (V) {
5227         Offset += V->getSignExtended();
5228         return true;
5229       }
5230     }
5231   }
5232   return false;
5233 }
5234
5235 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
5236 /// + Dist * Size.
5237 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
5238                               MachineFrameInfo *MFI) {
5239   if (N->getOperand(0).Val != Base->getOperand(0).Val)
5240     return false;
5241
5242   SDOperand Loc = N->getOperand(1);
5243   SDOperand BaseLoc = Base->getOperand(1);
5244   if (Loc.getOpcode() == ISD::FrameIndex) {
5245     if (BaseLoc.getOpcode() != ISD::FrameIndex)
5246       return false;
5247     int FI  = dyn_cast<FrameIndexSDNode>(Loc)->getIndex();
5248     int BFI = dyn_cast<FrameIndexSDNode>(BaseLoc)->getIndex();
5249     int FS  = MFI->getObjectSize(FI);
5250     int BFS = MFI->getObjectSize(BFI);
5251     if (FS != BFS || FS != Size) return false;
5252     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
5253   } else {
5254     GlobalValue *GV1 = NULL;
5255     GlobalValue *GV2 = NULL;
5256     int64_t Offset1 = 0;
5257     int64_t Offset2 = 0;
5258     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
5259     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
5260     if (isGA1 && isGA2 && GV1 == GV2)
5261       return Offset1 == (Offset2 + Dist*Size);
5262   }
5263
5264   return false;
5265 }
5266
5267 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
5268                               const X86Subtarget *Subtarget) {
5269   GlobalValue *GV;
5270   int64_t Offset;
5271   if (isGAPlusOffset(Base, GV, Offset))
5272     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
5273   else {
5274     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
5275     int BFI = dyn_cast<FrameIndexSDNode>(Base)->getIndex();
5276     if (BFI < 0)
5277       // Fixed objects do not specify alignment, however the offsets are known.
5278       return ((Subtarget->getStackAlignment() % 16) == 0 &&
5279               (MFI->getObjectOffset(BFI) % 16) == 0);
5280     else
5281       return MFI->getObjectAlignment(BFI) >= 16;
5282   }
5283   return false;
5284 }
5285
5286
5287 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
5288 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
5289 /// if the load addresses are consecutive, non-overlapping, and in the right
5290 /// order.
5291 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
5292                                        const X86Subtarget *Subtarget) {
5293   MachineFunction &MF = DAG.getMachineFunction();
5294   MachineFrameInfo *MFI = MF.getFrameInfo();
5295   MVT::ValueType VT = N->getValueType(0);
5296   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
5297   SDOperand PermMask = N->getOperand(2);
5298   int NumElems = (int)PermMask.getNumOperands();
5299   SDNode *Base = NULL;
5300   for (int i = 0; i < NumElems; ++i) {
5301     SDOperand Idx = PermMask.getOperand(i);
5302     if (Idx.getOpcode() == ISD::UNDEF) {
5303       if (!Base) return SDOperand();
5304     } else {
5305       SDOperand Arg =
5306         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
5307       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
5308         return SDOperand();
5309       if (!Base)
5310         Base = Arg.Val;
5311       else if (!isConsecutiveLoad(Arg.Val, Base,
5312                                   i, MVT::getSizeInBits(EVT)/8,MFI))
5313         return SDOperand();
5314     }
5315   }
5316
5317   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
5318   if (isAlign16) {
5319     LoadSDNode *LD = cast<LoadSDNode>(Base);
5320     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5321                        LD->getSrcValueOffset());
5322   } else {
5323     // Just use movups, it's shorter.
5324     std::vector<MVT::ValueType> Tys;
5325     Tys.push_back(MVT::v4f32);
5326     Tys.push_back(MVT::Other);
5327     SmallVector<SDOperand, 3> Ops;
5328     Ops.push_back(Base->getOperand(0));
5329     Ops.push_back(Base->getOperand(1));
5330     Ops.push_back(Base->getOperand(2));
5331     return DAG.getNode(ISD::BIT_CONVERT, VT,
5332                        DAG.getNode(X86ISD::LOAD_UA, Tys, &Ops[0], Ops.size()));
5333   }
5334 }
5335
5336 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
5337 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
5338                                       const X86Subtarget *Subtarget) {
5339   SDOperand Cond = N->getOperand(0);
5340
5341   // If we have SSE[12] support, try to form min/max nodes.
5342   if (Subtarget->hasSSE2() &&
5343       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
5344     if (Cond.getOpcode() == ISD::SETCC) {
5345       // Get the LHS/RHS of the select.
5346       SDOperand LHS = N->getOperand(1);
5347       SDOperand RHS = N->getOperand(2);
5348       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
5349
5350       unsigned IntNo = 0;
5351       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
5352         switch (CC) {
5353         default: break;
5354         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
5355         case ISD::SETULE:
5356         case ISD::SETLE:
5357           if (!UnsafeFPMath) break;
5358           // FALL THROUGH.
5359         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
5360         case ISD::SETLT:
5361           IntNo = LHS.getValueType() == MVT::f32 ? Intrinsic::x86_sse_min_ss :
5362                                                    Intrinsic::x86_sse2_min_sd;
5363           break;
5364
5365         case ISD::SETOGT: // (X > Y) ? X : Y -> max
5366         case ISD::SETUGT:
5367         case ISD::SETGT:
5368           if (!UnsafeFPMath) break;
5369           // FALL THROUGH.
5370         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
5371         case ISD::SETGE:
5372           IntNo = LHS.getValueType() == MVT::f32 ? Intrinsic::x86_sse_max_ss :
5373                                                    Intrinsic::x86_sse2_max_sd;
5374           break;
5375         }
5376       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
5377         switch (CC) {
5378         default: break;
5379         case ISD::SETOGT: // (X > Y) ? Y : X -> min
5380         case ISD::SETUGT:
5381         case ISD::SETGT:
5382           if (!UnsafeFPMath) break;
5383           // FALL THROUGH.
5384         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
5385         case ISD::SETGE:
5386           IntNo = LHS.getValueType() == MVT::f32 ? Intrinsic::x86_sse_min_ss :
5387                                                    Intrinsic::x86_sse2_min_sd;
5388           break;
5389
5390         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
5391         case ISD::SETULE:
5392         case ISD::SETLE:
5393           if (!UnsafeFPMath) break;
5394           // FALL THROUGH.
5395         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
5396         case ISD::SETLT:
5397           IntNo = LHS.getValueType() == MVT::f32 ? Intrinsic::x86_sse_max_ss :
5398                                                    Intrinsic::x86_sse2_max_sd;
5399           break;
5400         }
5401       }
5402
5403       // minss/maxss take a v4f32 operand.
5404       if (IntNo) {
5405         if (LHS.getValueType() == MVT::f32) {
5406           LHS = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, LHS);
5407           RHS = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, RHS);
5408         } else {
5409           LHS = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, LHS);
5410           RHS = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, RHS);
5411         }
5412
5413         MVT::ValueType PtrTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5414         SDOperand IntNoN = DAG.getConstant(IntNo, PtrTy);
5415
5416         SDOperand Val = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, LHS.getValueType(),
5417                                     IntNoN, LHS, RHS);
5418         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, N->getValueType(0), Val,
5419                            DAG.getConstant(0, PtrTy));
5420       }
5421     }
5422
5423   }
5424
5425   return SDOperand();
5426 }
5427
5428
5429 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
5430                                                DAGCombinerInfo &DCI) const {
5431   SelectionDAG &DAG = DCI.DAG;
5432   switch (N->getOpcode()) {
5433   default: break;
5434   case ISD::VECTOR_SHUFFLE:
5435     return PerformShuffleCombine(N, DAG, Subtarget);
5436   case ISD::SELECT:
5437     return PerformSELECTCombine(N, DAG, Subtarget);
5438   }
5439
5440   return SDOperand();
5441 }
5442
5443 //===----------------------------------------------------------------------===//
5444 //                           X86 Inline Assembly Support
5445 //===----------------------------------------------------------------------===//
5446
5447 /// getConstraintType - Given a constraint letter, return the type of
5448 /// constraint it is for this target.
5449 X86TargetLowering::ConstraintType
5450 X86TargetLowering::getConstraintType(char ConstraintLetter) const {
5451   switch (ConstraintLetter) {
5452   case 'A':
5453   case 'r':
5454   case 'R':
5455   case 'l':
5456   case 'q':
5457   case 'Q':
5458   case 'x':
5459   case 'Y':
5460     return C_RegisterClass;
5461   default: return TargetLowering::getConstraintType(ConstraintLetter);
5462   }
5463 }
5464
5465 /// isOperandValidForConstraint - Return the specified operand (possibly
5466 /// modified) if the specified SDOperand is valid for the specified target
5467 /// constraint letter, otherwise return null.
5468 SDOperand X86TargetLowering::
5469 isOperandValidForConstraint(SDOperand Op, char Constraint, SelectionDAG &DAG) {
5470   switch (Constraint) {
5471   default: break;
5472   case 'i':
5473     // Literal immediates are always ok.
5474     if (isa<ConstantSDNode>(Op)) return Op;
5475
5476     // If we are in non-pic codegen mode, we allow the address of a global to
5477     // be used with 'i'.
5478     if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op)) {
5479       if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
5480         return SDOperand(0, 0);
5481
5482       if (GA->getOpcode() != ISD::TargetGlobalAddress)
5483         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5484                                         GA->getOffset());
5485       return Op;
5486     }
5487
5488     // Otherwise, not valid for this mode.
5489     return SDOperand(0, 0);
5490   }
5491   return TargetLowering::isOperandValidForConstraint(Op, Constraint, DAG);
5492 }
5493
5494
5495 std::vector<unsigned> X86TargetLowering::
5496 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5497                                   MVT::ValueType VT) const {
5498   if (Constraint.size() == 1) {
5499     // FIXME: not handling fp-stack yet!
5500     // FIXME: not handling MMX registers yet ('y' constraint).
5501     switch (Constraint[0]) {      // GCC X86 Constraint Letters
5502     default: break;  // Unknown constraint letter
5503     case 'A':   // EAX/EDX
5504       if (VT == MVT::i32 || VT == MVT::i64)
5505         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
5506       break;
5507     case 'r':   // GENERAL_REGS
5508     case 'R':   // LEGACY_REGS
5509       if (VT == MVT::i32)
5510         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5511                                      X86::ESI, X86::EDI, X86::EBP, X86::ESP, 0);
5512       else if (VT == MVT::i16)
5513         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5514                                      X86::SI, X86::DI, X86::BP, X86::SP, 0);
5515       else if (VT == MVT::i8)
5516         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5517       break;
5518     case 'l':   // INDEX_REGS
5519       if (VT == MVT::i32)
5520         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5521                                      X86::ESI, X86::EDI, X86::EBP, 0);
5522       else if (VT == MVT::i16)
5523         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5524                                      X86::SI, X86::DI, X86::BP, 0);
5525       else if (VT == MVT::i8)
5526         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5527       break;
5528     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
5529     case 'Q':   // Q_REGS
5530       if (VT == MVT::i32)
5531         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
5532       else if (VT == MVT::i16)
5533         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
5534       else if (VT == MVT::i8)
5535         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5536         break;
5537     case 'x':   // SSE_REGS if SSE1 allowed
5538       if (Subtarget->hasSSE1())
5539         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5540                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5541                                      0);
5542       return std::vector<unsigned>();
5543     case 'Y':   // SSE_REGS if SSE2 allowed
5544       if (Subtarget->hasSSE2())
5545         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5546                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5547                                      0);
5548       return std::vector<unsigned>();
5549     }
5550   }
5551
5552   return std::vector<unsigned>();
5553 }
5554
5555 std::pair<unsigned, const TargetRegisterClass*>
5556 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5557                                                 MVT::ValueType VT) const {
5558   // Use the default implementation in TargetLowering to convert the register
5559   // constraint into a member of a register class.
5560   std::pair<unsigned, const TargetRegisterClass*> Res;
5561   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5562
5563   // Not found as a standard register?
5564   if (Res.second == 0) {
5565     // GCC calls "st(0)" just plain "st".
5566     if (StringsEqualNoCase("{st}", Constraint)) {
5567       Res.first = X86::ST0;
5568       Res.second = X86::RSTRegisterClass;
5569     }
5570
5571     return Res;
5572   }
5573
5574   // Otherwise, check to see if this is a register class of the wrong value
5575   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5576   // turn into {ax},{dx}.
5577   if (Res.second->hasType(VT))
5578     return Res;   // Correct type already, nothing to do.
5579
5580   // All of the single-register GCC register classes map their values onto
5581   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5582   // really want an 8-bit or 32-bit register, map to the appropriate register
5583   // class and return the appropriate register.
5584   if (Res.second != X86::GR16RegisterClass)
5585     return Res;
5586
5587   if (VT == MVT::i8) {
5588     unsigned DestReg = 0;
5589     switch (Res.first) {
5590     default: break;
5591     case X86::AX: DestReg = X86::AL; break;
5592     case X86::DX: DestReg = X86::DL; break;
5593     case X86::CX: DestReg = X86::CL; break;
5594     case X86::BX: DestReg = X86::BL; break;
5595     }
5596     if (DestReg) {
5597       Res.first = DestReg;
5598       Res.second = Res.second = X86::GR8RegisterClass;
5599     }
5600   } else if (VT == MVT::i32) {
5601     unsigned DestReg = 0;
5602     switch (Res.first) {
5603     default: break;
5604     case X86::AX: DestReg = X86::EAX; break;
5605     case X86::DX: DestReg = X86::EDX; break;
5606     case X86::CX: DestReg = X86::ECX; break;
5607     case X86::BX: DestReg = X86::EBX; break;
5608     case X86::SI: DestReg = X86::ESI; break;
5609     case X86::DI: DestReg = X86::EDI; break;
5610     case X86::BP: DestReg = X86::EBP; break;
5611     case X86::SP: DestReg = X86::ESP; break;
5612     }
5613     if (DestReg) {
5614       Res.first = DestReg;
5615       Res.second = Res.second = X86::GR32RegisterClass;
5616     }
5617   } else if (VT == MVT::i64) {
5618     unsigned DestReg = 0;
5619     switch (Res.first) {
5620     default: break;
5621     case X86::AX: DestReg = X86::RAX; break;
5622     case X86::DX: DestReg = X86::RDX; break;
5623     case X86::CX: DestReg = X86::RCX; break;
5624     case X86::BX: DestReg = X86::RBX; break;
5625     case X86::SI: DestReg = X86::RSI; break;
5626     case X86::DI: DestReg = X86::RDI; break;
5627     case X86::BP: DestReg = X86::RBP; break;
5628     case X86::SP: DestReg = X86::RSP; break;
5629     }
5630     if (DestReg) {
5631       Res.first = DestReg;
5632       Res.second = Res.second = X86::GR64RegisterClass;
5633     }
5634   }
5635
5636   return Res;
5637 }
5638