lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  81                                      const X86Subtarget &STI)
  82     : TargetLowering(TM), Subtarget(&STI) {
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   TD = getDataLayout();
  86
  87   // Set up the TargetLowering object.
  88   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  89
  90   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  91   setBooleanContents(ZeroOrOneBooleanContent);
  92   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  93   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  94
  95   // For 64-bit, since we have so many registers, use the ILP scheduler.
  96   // For 32-bit, use the register pressure specific scheduling.
  97   // For Atom, always use ILP scheduling.
  98   if (Subtarget->isAtom())
  99     setSchedulingPreference(Sched::ILP);
 100   else if (Subtarget->is64Bit())
 101     setSchedulingPreference(Sched::ILP);
 102   else
 103     setSchedulingPreference(Sched::RegPressure);
 104   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 105   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 106
 107   // Bypass expensive divides on Atom when compiling with O2.
 108   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 109     if (Subtarget->hasSlowDivide32())
 110       addBypassSlowDiv(32, 8);
 111     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 112       addBypassSlowDiv(64, 16);
 113   }
 114
 115   if (Subtarget->isTargetKnownWindowsMSVC()) {
 116     // Setup Windows compiler runtime calls.
 117     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 118     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 119     setLibcallName(RTLIB::SREM_I64, "_allrem");
 120     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 121     setLibcallName(RTLIB::MUL_I64, "_allmul");
 122     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 123     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 124     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 125     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 126     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 127
 128     // The _ftol2 runtime function has an unusual calling conv, which
 129     // is modeled by a special pseudo-instruction.
 130     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 131     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 132     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 133     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 134   }
 135
 136   if (Subtarget->isTargetDarwin()) {
 137     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 138     setUseUnderscoreSetJmp(false);
 139     setUseUnderscoreLongJmp(false);
 140   } else if (Subtarget->isTargetWindowsGNU()) {
 141     // MS runtime is weird: it exports _setjmp, but longjmp!
 142     setUseUnderscoreSetJmp(true);
 143     setUseUnderscoreLongJmp(false);
 144   } else {
 145     setUseUnderscoreSetJmp(true);
 146     setUseUnderscoreLongJmp(true);
 147   }
 148
 149   // Set up the register classes.
 150   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 151   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 152   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 153   if (Subtarget->is64Bit())
 154     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 155
 156   for (MVT VT : MVT::integer_valuetypes())
 157     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 158
 159   // We don't accept any truncstore of integer registers.
 160   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 161   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 162   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 163   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 164   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 165   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 166
 167   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 168
 169   // SETOEQ and SETUNE require checking two conditions.
 170   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 171   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 172   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 173   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 174   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 175   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 176
 177   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 178   // operation.
 179   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 180   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 181   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 182
 183   if (Subtarget->is64Bit()) {
 184     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 185     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 186   } else if (!Subtarget->useSoftFloat()) {
 187     // We have an algorithm for SSE2->double, and we turn this into a
 188     // 64-bit FILD followed by conditional FADD for other targets.
 189     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 190     // We have an algorithm for SSE2, and we turn this into a 64-bit
 191     // FILD for other targets.
 192     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 193   }
 194
 195   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 196   // this operation.
 197   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 198   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 199
 200   if (!Subtarget->useSoftFloat()) {
 201     // SSE has no i16 to fp conversion, only i32
 202     if (X86ScalarSSEf32) {
 203       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 204       // f32 and f64 cases are Legal, f80 case is not
 205       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 206     } else {
 207       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 208       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 209     }
 210   } else {
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 212     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 213   }
 214
 215   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 216   // are Legal, f80 is custom lowered.
 217   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 218   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 219
 220   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 221   // this operation.
 222   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 224
 225   if (X86ScalarSSEf32) {
 226     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 227     // f32 and f64 cases are Legal, f80 case is not
 228     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 229   } else {
 230     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 231     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 232   }
 233
 234   // Handle FP_TO_UINT by promoting the destination to a larger signed
 235   // conversion.
 236   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 237   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 238   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 239
 240   if (Subtarget->is64Bit()) {
 241     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 242     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 243   } else if (!Subtarget->useSoftFloat()) {
 244     // Since AVX is a superset of SSE3, only check for SSE here.
 245     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 246       // Expand FP_TO_UINT into a select.
 247       // FIXME: We would like to use a Custom expander here eventually to do
 248       // the optimal thing for SSE vs. the default expansion in the legalizer.
 249       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 250     else
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254   }
 255
 256   if (isTargetFTOL()) {
 257     // Use the _ftol2 runtime function, which has a pseudo-instruction
 258     // to handle its weird calling convention.
 259     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 260   }
 261
 262   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 263   if (!X86ScalarSSEf64) {
 264     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 265     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 266     if (Subtarget->is64Bit()) {
 267       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 268       // Without SSE, i64->f64 goes through memory.
 269       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 270     }
 271   }
 272
 273   // Scalar integer divide and remainder are lowered to use operations that
 274   // produce two results, to match the available instructions. This exposes
 275   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 276   // into a single instruction.
 277   //
 278   // Scalar integer multiply-high is also lowered to use two-result
 279   // operations, to match the available instructions. However, plain multiply
 280   // (low) operations are left as Legal, as there are single-result
 281   // instructions for this in x86. Using the two-result multiply instructions
 282   // when both high and low results are needed must be arranged by dagcombine.
 283   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 284     MVT VT = IntVTs[i];
 285     setOperationAction(ISD::MULHS, VT, Expand);
 286     setOperationAction(ISD::MULHU, VT, Expand);
 287     setOperationAction(ISD::SDIV, VT, Expand);
 288     setOperationAction(ISD::UDIV, VT, Expand);
 289     setOperationAction(ISD::SREM, VT, Expand);
 290     setOperationAction(ISD::UREM, VT, Expand);
 291
 292     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 293     setOperationAction(ISD::ADDC, VT, Custom);
 294     setOperationAction(ISD::ADDE, VT, Custom);
 295     setOperationAction(ISD::SUBC, VT, Custom);
 296     setOperationAction(ISD::SUBE, VT, Custom);
 297   }
 298
 299   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 300   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 301   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 304   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 305   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 306   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 307   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 312   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 313   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 314   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 315   if (Subtarget->is64Bit())
 316     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 317   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 318   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 319   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 320   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->is64Bit()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 502     // TargetInfo::X86_64ABIBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 515
 516   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 517   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 518   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 519
 520   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 521     // f32 and f64 use SSE.
 522     // Set up the FP register classes.
 523     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 524     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 525
 526     // Use ANDPD to simulate FABS.
 527     setOperationAction(ISD::FABS , MVT::f64, Custom);
 528     setOperationAction(ISD::FABS , MVT::f32, Custom);
 529
 530     // Use XORP to simulate FNEG.
 531     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 532     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 533
 534     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 536     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 537
 538     // Lower this to FGETSIGNx86 plus an AND.
 539     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 540     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 541
 542     // We don't support sin/cos/fmod
 543     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 544     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 545     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 546     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 547     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 548     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 549
 550     // Expand FP immediates into loads from the stack, except for the special
 551     // cases we handle.
 552     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 553     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 554   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 555     // Use SSE for f32, x87 for f64.
 556     // Set up the FP register classes.
 557     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 558     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 559
 560     // Use ANDPS to simulate FABS.
 561     setOperationAction(ISD::FABS , MVT::f32, Custom);
 562
 563     // Use XORP to simulate FNEG.
 564     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 565
 566     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 567
 568     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 571
 572     // We don't support sin/cos/fmod
 573     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 574     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 575     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!TM.Options.UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 586       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 587       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 588     }
 589   } else if (!Subtarget->useSoftFloat()) {
 590     // f32 and f64 in x87.
 591     // Set up the FP register classes.
 592     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 593     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 594
 595     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 596     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 598     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 599
 600     if (!TM.Options.UnsafeFPMath) {
 601       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 602       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 604       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 606       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 607     }
 608     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 612     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 616   }
 617
 618   // We don't support FMA.
 619   setOperationAction(ISD::FMA, MVT::f64, Expand);
 620   setOperationAction(ISD::FMA, MVT::f32, Expand);
 621
 622   // Long double always uses X87.
 623   if (!Subtarget->useSoftFloat()) {
 624     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 625     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 626     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 627     {
 628       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 629       addLegalFPImmediate(TmpFlt);  // FLD0
 630       TmpFlt.changeSign();
 631       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 632
 633       bool ignored;
 634       APFloat TmpFlt2(+1.0);
 635       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 636                       &ignored);
 637       addLegalFPImmediate(TmpFlt2);  // FLD1
 638       TmpFlt2.changeSign();
 639       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 640     }
 641
 642     if (!TM.Options.UnsafeFPMath) {
 643       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 644       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 645       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 646     }
 647
 648     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 649     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 650     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 651     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 652     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 653     setOperationAction(ISD::FMA, MVT::f80, Expand);
 654   }
 655
 656   // Always use a library call for pow.
 657   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 659   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 660
 661   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 663   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 665   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 666   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 667   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 668
 669   // First set operation action for all vector types to either promote
 670   // (for widening) or expand (for scalarization). Then we will selectively
 671   // turn on ones that can be effectively codegen'd.
 672   for (MVT VT : MVT::vector_valuetypes()) {
 673     setOperationAction(ISD::ADD , VT, Expand);
 674     setOperationAction(ISD::SUB , VT, Expand);
 675     setOperationAction(ISD::FADD, VT, Expand);
 676     setOperationAction(ISD::FNEG, VT, Expand);
 677     setOperationAction(ISD::FSUB, VT, Expand);
 678     setOperationAction(ISD::MUL , VT, Expand);
 679     setOperationAction(ISD::FMUL, VT, Expand);
 680     setOperationAction(ISD::SDIV, VT, Expand);
 681     setOperationAction(ISD::UDIV, VT, Expand);
 682     setOperationAction(ISD::FDIV, VT, Expand);
 683     setOperationAction(ISD::SREM, VT, Expand);
 684     setOperationAction(ISD::UREM, VT, Expand);
 685     setOperationAction(ISD::LOAD, VT, Expand);
 686     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 687     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 688     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 689     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 691     setOperationAction(ISD::FABS, VT, Expand);
 692     setOperationAction(ISD::FSIN, VT, Expand);
 693     setOperationAction(ISD::FSINCOS, VT, Expand);
 694     setOperationAction(ISD::FCOS, VT, Expand);
 695     setOperationAction(ISD::FSINCOS, VT, Expand);
 696     setOperationAction(ISD::FREM, VT, Expand);
 697     setOperationAction(ISD::FMA,  VT, Expand);
 698     setOperationAction(ISD::FPOWI, VT, Expand);
 699     setOperationAction(ISD::FSQRT, VT, Expand);
 700     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 701     setOperationAction(ISD::FFLOOR, VT, Expand);
 702     setOperationAction(ISD::FCEIL, VT, Expand);
 703     setOperationAction(ISD::FTRUNC, VT, Expand);
 704     setOperationAction(ISD::FRINT, VT, Expand);
 705     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 706     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 707     setOperationAction(ISD::MULHS, VT, Expand);
 708     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 709     setOperationAction(ISD::MULHU, VT, Expand);
 710     setOperationAction(ISD::SDIVREM, VT, Expand);
 711     setOperationAction(ISD::UDIVREM, VT, Expand);
 712     setOperationAction(ISD::FPOW, VT, Expand);
 713     setOperationAction(ISD::CTPOP, VT, Expand);
 714     setOperationAction(ISD::CTTZ, VT, Expand);
 715     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 716     setOperationAction(ISD::CTLZ, VT, Expand);
 717     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 718     setOperationAction(ISD::SHL, VT, Expand);
 719     setOperationAction(ISD::SRA, VT, Expand);
 720     setOperationAction(ISD::SRL, VT, Expand);
 721     setOperationAction(ISD::ROTL, VT, Expand);
 722     setOperationAction(ISD::ROTR, VT, Expand);
 723     setOperationAction(ISD::BSWAP, VT, Expand);
 724     setOperationAction(ISD::SETCC, VT, Expand);
 725     setOperationAction(ISD::FLOG, VT, Expand);
 726     setOperationAction(ISD::FLOG2, VT, Expand);
 727     setOperationAction(ISD::FLOG10, VT, Expand);
 728     setOperationAction(ISD::FEXP, VT, Expand);
 729     setOperationAction(ISD::FEXP2, VT, Expand);
 730     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 731     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 732     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 734     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 735     setOperationAction(ISD::TRUNCATE, VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 738     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 739     setOperationAction(ISD::VSELECT, VT, Expand);
 740     setOperationAction(ISD::SELECT_CC, VT, Expand);
 741     for (MVT InnerVT : MVT::vector_valuetypes()) {
 742       setTruncStoreAction(InnerVT, VT, Expand);
 743
 744       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 745       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 746
 747       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 748       // types, we have to deal with them whether we ask for Expansion or not.
 749       // Setting Expand causes its own optimisation problems though, so leave
 750       // them legal.
 751       if (VT.getVectorElementType() == MVT::i1)
 752         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 753
 754       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 755       // split/scalarized right now.
 756       if (VT.getVectorElementType() == MVT::f16)
 757         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 758     }
 759   }
 760
 761   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 762   // with -msoft-float, disable use of MMX as well.
 763   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 764     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 765     // No operations on x86mmx supported, everything uses intrinsics.
 766   }
 767
 768   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 769   // into smaller operations.
 770   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 771     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 772     setOperationAction(ISD::AND,                MMXTy,      Expand);
 773     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 774     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 775     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 776     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 777     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 778   }
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780
 781   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 782     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 783
 784     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 789     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 791     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 792     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 793     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 794     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 796     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 797     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 798   }
 799
 800   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 801     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 802
 803     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 804     // registers cannot be used even for integer operations.
 805     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 808     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 809
 810     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 814     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 816     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 817     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 819     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 833
 834     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 835     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 838
 839     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 844
 845     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 846     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 849
 850     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 851     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 852       MVT VT = (MVT::SimpleValueType)i;
 853       // Do not attempt to custom lower non-power-of-2 vectors
 854       if (!isPowerOf2_32(VT.getVectorNumElements()))
 855         continue;
 856       // Do not attempt to custom lower non-128-bit vectors
 857       if (!VT.is128BitVector())
 858         continue;
 859       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 860       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 861       setOperationAction(ISD::VSELECT,            VT, Custom);
 862       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 863     }
 864
 865     // We support custom legalizing of sext and anyext loads for specific
 866     // memory vector types which we can load as a scalar (or sequence of
 867     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 868     // loads these must work with a single scalar load.
 869     for (MVT VT : MVT::integer_vector_valuetypes()) {
 870       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 871       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 872       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 873       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 874       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 875       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 879     }
 880
 881     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 882     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 883     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 884     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 885     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 886     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 887     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 888     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 889
 890     if (Subtarget->is64Bit()) {
 891       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 892       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 893     }
 894
 895     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 896     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 897       MVT VT = (MVT::SimpleValueType)i;
 898
 899       // Do not attempt to promote non-128-bit vectors
 900       if (!VT.is128BitVector())
 901         continue;
 902
 903       setOperationAction(ISD::AND,    VT, Promote);
 904       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 905       setOperationAction(ISD::OR,     VT, Promote);
 906       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 907       setOperationAction(ISD::XOR,    VT, Promote);
 908       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 909       setOperationAction(ISD::LOAD,   VT, Promote);
 910       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 911       setOperationAction(ISD::SELECT, VT, Promote);
 912       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 913     }
 914
 915     // Custom lower v2i64 and v2f64 selects.
 916     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 917     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 918     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 919     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 920
 921     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 922     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 923
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 925     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 926     // As there is no 64-bit GPR available, we need build a special custom
 927     // sequence to convert from v2i32 to v2f32.
 928     if (!Subtarget->is64Bit())
 929       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 930
 931     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 932     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 933
 934     for (MVT VT : MVT::fp_vector_valuetypes())
 935       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 936
 937     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 939     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 940   }
 941
 942   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 943     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 944       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 945       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 946       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 947       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 948       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 949     }
 950
 951     // FIXME: Do we need to handle scalar-to-vector here?
 952     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 953
 954     // We directly match byte blends in the backend as they match the VSELECT
 955     // condition form.
 956     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 957
 958     // SSE41 brings specific instructions for doing vector sign extend even in
 959     // cases where we don't have SRA.
 960     for (MVT VT : MVT::integer_vector_valuetypes()) {
 961       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 962       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 963       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 964     }
 965
 966     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 967     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 968     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 969     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 970     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 971     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 972     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 973
 974     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 975     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 976     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 977     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 978     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 979     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 980
 981     // i8 and i16 vectors are custom because the source register and source
 982     // source memory operand types are not the same width.  f32 vectors are
 983     // custom since the immediate controlling the insert encodes additional
 984     // information.
 985     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 986     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 987     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 988     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 989
 990     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 991     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 992     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 993     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 994
 995     // FIXME: these should be Legal, but that's only for the case where
 996     // the index is constant.  For now custom expand to deal with that.
 997     if (Subtarget->is64Bit()) {
 998       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 999       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1000     }
1001   }
1002
1003   if (Subtarget->hasSSE2()) {
1004     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1005     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1006     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1007
1008     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1009     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1010
1011     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1012     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1013
1014     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1015     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1016
1017     // In the customized shift lowering, the legal cases in AVX2 will be
1018     // recognized.
1019     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1020     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1021
1022     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1023     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1024
1025     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1026   }
1027
1028   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1029     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1030     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1031     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1032     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1033     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1034     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1035
1036     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1037     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1038     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1039
1040     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1041     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1042     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1043     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1044     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1045     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1046     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1047     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1048     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1049     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1050     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1051     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1052
1053     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1054     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1055     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1056     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1057     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1058     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1059     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1060     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1061     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1062     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1063     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1064     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1065
1066     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1067     // even though v8i16 is a legal type.
1068     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1069     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1070     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1071
1072     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1073     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1074     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1075
1076     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1077     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1078
1079     for (MVT VT : MVT::fp_vector_valuetypes())
1080       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1081
1082     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1083     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1084
1085     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1086     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1087
1088     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1089     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1090
1091     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1092     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1093     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1094     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1095
1096     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1097     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1098     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1099
1100     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1101     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1102     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1103     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1104     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1105     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1106     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1107     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1108     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1109     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1110     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1111     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1112
1113     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1114     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1115     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1116     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1117
1118     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1119       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1120       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1121       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1122       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1123       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1124       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1125     }
1126
1127     if (Subtarget->hasInt256()) {
1128       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1129       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1130       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1131       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1132
1133       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1134       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1135       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1136       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1137
1138       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1139       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1140       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1141       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1142
1143       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1144       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1145       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1146       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1147
1148       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1149       // when we have a 256bit-wide blend with immediate.
1150       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1151
1152       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1153       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1154       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1155       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1156       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1157       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1158       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1159
1160       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1161       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1162       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1163       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1164       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1165       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1166     } else {
1167       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1169       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1170       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1174       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1175       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1176
1177       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1178       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1179       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1180       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1181     }
1182
1183     // In the customized shift lowering, the legal cases in AVX2 will be
1184     // recognized.
1185     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1186     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1187
1188     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1189     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1190
1191     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1192
1193     // Custom lower several nodes for 256-bit types.
1194     for (MVT VT : MVT::vector_valuetypes()) {
1195       if (VT.getScalarSizeInBits() >= 32) {
1196         setOperationAction(ISD::MLOAD,  VT, Legal);
1197         setOperationAction(ISD::MSTORE, VT, Legal);
1198       }
1199       // Extract subvector is special because the value type
1200       // (result) is 128-bit but the source is 256-bit wide.
1201       if (VT.is128BitVector()) {
1202         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1203       }
1204       // Do not attempt to custom lower other non-256-bit vectors
1205       if (!VT.is256BitVector())
1206         continue;
1207
1208       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1209       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1210       setOperationAction(ISD::VSELECT,            VT, Custom);
1211       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1212       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1213       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1214       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1215       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1216     }
1217
1218     if (Subtarget->hasInt256())
1219       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1220
1221
1222     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1223     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1224       MVT VT = (MVT::SimpleValueType)i;
1225
1226       // Do not attempt to promote non-256-bit vectors
1227       if (!VT.is256BitVector())
1228         continue;
1229
1230       setOperationAction(ISD::AND,    VT, Promote);
1231       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1232       setOperationAction(ISD::OR,     VT, Promote);
1233       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1234       setOperationAction(ISD::XOR,    VT, Promote);
1235       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1236       setOperationAction(ISD::LOAD,   VT, Promote);
1237       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1238       setOperationAction(ISD::SELECT, VT, Promote);
1239       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1240     }
1241   }
1242
1243   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1244     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1245     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1246     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1247     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1248
1249     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1250     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1251     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1252
1253     for (MVT VT : MVT::fp_vector_valuetypes())
1254       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1255
1256     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1257     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1258     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1259     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1260     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1261     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1262     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1263     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1264     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1265     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1266     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1267     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1268
1269     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1270     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1271     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1272     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1273     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1274     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1275     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1276     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1277     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1278     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1279     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1280     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1281     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1282
1283     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1284     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1285     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1286     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1287     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1288     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1289
1290     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1291     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1292     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1293     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1294     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1295     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1296     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1297     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1298
1299     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1300     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1301     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1302     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1303     if (Subtarget->is64Bit()) {
1304       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1305       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1306       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1307       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1308     }
1309     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1310     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1311     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1312     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1313     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1314     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1315     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1316     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1317     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1318     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1319     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1320     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1321     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1322     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1323     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1324     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1325
1326     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1327     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1328     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1329     if (Subtarget->hasDQI()) {
1330       setOperationAction(ISD::TRUNCATE,           MVT::v2i1, Custom);
1331       setOperationAction(ISD::TRUNCATE,           MVT::v4i1, Custom);
1332     }
1333     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1334     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1335     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1336     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1337     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1338     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1339     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1340     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1341     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1342     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1343     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1344     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1345     if (Subtarget->hasDQI()) {
1346       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1347       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1348     }
1349     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1350     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1351     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1352     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1353     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1354     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1355     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1356     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1357     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1358     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1359
1360     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1361     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1362     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1363     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1364     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1365
1366     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1367     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1368
1369     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1370
1371     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1372     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1374     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1375     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1376     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1377     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1378     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1379     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1380     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1381     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1382
1383     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1384     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1385
1386     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1387     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1388
1389     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1390
1391     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1392     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1393
1394     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1395     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1396
1397     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1398     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1399
1400     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1401     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1402     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1403     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1404     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1405     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1406
1407     if (Subtarget->hasCDI()) {
1408       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1409       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1410     }
1411     if (Subtarget->hasDQI()) {
1412       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1413       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1414       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1415     }
1416     // Custom lower several nodes.
1417     for (MVT VT : MVT::vector_valuetypes()) {
1418       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1419       if (EltSize == 1) {
1420         setOperationAction(ISD::AND, VT, Legal);
1421         setOperationAction(ISD::OR,  VT, Legal);
1422         setOperationAction(ISD::XOR,  VT, Legal);
1423       }
1424       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1425         setOperationAction(ISD::MGATHER,  VT, Custom);
1426         setOperationAction(ISD::MSCATTER, VT, Custom);
1427       }
1428       // Extract subvector is special because the value type
1429       // (result) is 256/128-bit but the source is 512-bit wide.
1430       if (VT.is128BitVector() || VT.is256BitVector()) {
1431         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1432       }
1433       if (VT.getVectorElementType() == MVT::i1)
1434         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1435
1436       // Do not attempt to custom lower other non-512-bit vectors
1437       if (!VT.is512BitVector())
1438         continue;
1439
1440       if (EltSize >= 32) {
1441         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1442         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1443         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1444         setOperationAction(ISD::VSELECT,             VT, Legal);
1445         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1446         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1447         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1448         setOperationAction(ISD::MLOAD,               VT, Legal);
1449         setOperationAction(ISD::MSTORE,              VT, Legal);
1450       }
1451     }
1452     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1453       MVT VT = (MVT::SimpleValueType)i;
1454
1455       // Do not attempt to promote non-512-bit vectors.
1456       if (!VT.is512BitVector())
1457         continue;
1458
1459       setOperationAction(ISD::SELECT, VT, Promote);
1460       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1461     }
1462   }// has  AVX-512
1463
1464   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1465     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1466     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1467
1468     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1469     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1470
1471     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1472     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1473     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1474     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1475     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1476     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1477     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1478     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1479     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1480     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1481     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1482     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1483     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1484     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1485     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1486     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1487     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1488     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1489     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1490     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1491     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1492     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1493     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1494     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1495     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1496     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1497     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1498
1499     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1500       const MVT VT = (MVT::SimpleValueType)i;
1501
1502       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1503
1504       // Do not attempt to promote non-512-bit vectors.
1505       if (!VT.is512BitVector())
1506         continue;
1507
1508       if (EltSize < 32) {
1509         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1510         setOperationAction(ISD::VSELECT,             VT, Legal);
1511       }
1512     }
1513   }
1514
1515   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1516     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1517     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1518
1519     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1520     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1521     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1522     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1523     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1524     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1525     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1526     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1527     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1528     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1529
1530     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1531     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1532     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1533     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1534     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1535     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1536     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1537     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1538   }
1539
1540   // We want to custom lower some of our intrinsics.
1541   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1542   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1543   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1544   if (!Subtarget->is64Bit())
1545     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1546
1547   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1548   // handle type legalization for these operations here.
1549   //
1550   // FIXME: We really should do custom legalization for addition and
1551   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1552   // than generic legalization for 64-bit multiplication-with-overflow, though.
1553   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1554     // Add/Sub/Mul with overflow operations are custom lowered.
1555     MVT VT = IntVTs[i];
1556     setOperationAction(ISD::SADDO, VT, Custom);
1557     setOperationAction(ISD::UADDO, VT, Custom);
1558     setOperationAction(ISD::SSUBO, VT, Custom);
1559     setOperationAction(ISD::USUBO, VT, Custom);
1560     setOperationAction(ISD::SMULO, VT, Custom);
1561     setOperationAction(ISD::UMULO, VT, Custom);
1562   }
1563
1564
1565   if (!Subtarget->is64Bit()) {
1566     // These libcalls are not available in 32-bit.
1567     setLibcallName(RTLIB::SHL_I128, nullptr);
1568     setLibcallName(RTLIB::SRL_I128, nullptr);
1569     setLibcallName(RTLIB::SRA_I128, nullptr);
1570   }
1571
1572   // Combine sin / cos into one node or libcall if possible.
1573   if (Subtarget->hasSinCos()) {
1574     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1575     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1576     if (Subtarget->isTargetDarwin()) {
1577       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1578       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1579       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1580       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1581     }
1582   }
1583
1584   if (Subtarget->isTargetWin64()) {
1585     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1586     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1587     setOperationAction(ISD::SREM, MVT::i128, Custom);
1588     setOperationAction(ISD::UREM, MVT::i128, Custom);
1589     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1590     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1591   }
1592
1593   // We have target-specific dag combine patterns for the following nodes:
1594   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1595   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1596   setTargetDAGCombine(ISD::BITCAST);
1597   setTargetDAGCombine(ISD::VSELECT);
1598   setTargetDAGCombine(ISD::SELECT);
1599   setTargetDAGCombine(ISD::SHL);
1600   setTargetDAGCombine(ISD::SRA);
1601   setTargetDAGCombine(ISD::SRL);
1602   setTargetDAGCombine(ISD::OR);
1603   setTargetDAGCombine(ISD::AND);
1604   setTargetDAGCombine(ISD::ADD);
1605   setTargetDAGCombine(ISD::FADD);
1606   setTargetDAGCombine(ISD::FSUB);
1607   setTargetDAGCombine(ISD::FMA);
1608   setTargetDAGCombine(ISD::SUB);
1609   setTargetDAGCombine(ISD::LOAD);
1610   setTargetDAGCombine(ISD::MLOAD);
1611   setTargetDAGCombine(ISD::STORE);
1612   setTargetDAGCombine(ISD::MSTORE);
1613   setTargetDAGCombine(ISD::ZERO_EXTEND);
1614   setTargetDAGCombine(ISD::ANY_EXTEND);
1615   setTargetDAGCombine(ISD::SIGN_EXTEND);
1616   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1617   setTargetDAGCombine(ISD::SINT_TO_FP);
1618   setTargetDAGCombine(ISD::SETCC);
1619   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1620   setTargetDAGCombine(ISD::BUILD_VECTOR);
1621   setTargetDAGCombine(ISD::MUL);
1622   setTargetDAGCombine(ISD::XOR);
1623
1624   computeRegisterProperties(Subtarget->getRegisterInfo());
1625
1626   // On Darwin, -Os means optimize for size without hurting performance,
1627   // do not reduce the limit.
1628   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1629   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1630   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1631   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1632   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1633   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1634   setPrefLoopAlignment(4); // 2^4 bytes.
1635
1636   // Predictable cmov don't hurt on atom because it's in-order.
1637   PredictableSelectIsExpensive = !Subtarget->isAtom();
1638   EnableExtLdPromotion = true;
1639   setPrefFunctionAlignment(4); // 2^4 bytes.
1640
1641   verifyIntrinsicTables();
1642 }
1643
1644 // This has so far only been implemented for 64-bit MachO.
1645 bool X86TargetLowering::useLoadStackGuardNode() const {
1646   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1647 }
1648
1649 TargetLoweringBase::LegalizeTypeAction
1650 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1651   if (ExperimentalVectorWideningLegalization &&
1652       VT.getVectorNumElements() != 1 &&
1653       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1654     return TypeWidenVector;
1655
1656   return TargetLoweringBase::getPreferredVectorAction(VT);
1657 }
1658
1659 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1660   if (!VT.isVector())
1661     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1662
1663   const unsigned NumElts = VT.getVectorNumElements();
1664   const EVT EltVT = VT.getVectorElementType();
1665   if (VT.is512BitVector()) {
1666     if (Subtarget->hasAVX512())
1667       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1668           EltVT == MVT::f32 || EltVT == MVT::f64)
1669         switch(NumElts) {
1670         case  8: return MVT::v8i1;
1671         case 16: return MVT::v16i1;
1672       }
1673     if (Subtarget->hasBWI())
1674       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1675         switch(NumElts) {
1676         case 32: return MVT::v32i1;
1677         case 64: return MVT::v64i1;
1678       }
1679   }
1680
1681   if (VT.is256BitVector() || VT.is128BitVector()) {
1682     if (Subtarget->hasVLX())
1683       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1684           EltVT == MVT::f32 || EltVT == MVT::f64)
1685         switch(NumElts) {
1686         case 2: return MVT::v2i1;
1687         case 4: return MVT::v4i1;
1688         case 8: return MVT::v8i1;
1689       }
1690     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1691       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1692         switch(NumElts) {
1693         case  8: return MVT::v8i1;
1694         case 16: return MVT::v16i1;
1695         case 32: return MVT::v32i1;
1696       }
1697   }
1698
1699   return VT.changeVectorElementTypeToInteger();
1700 }
1701
1702 /// Helper for getByValTypeAlignment to determine
1703 /// the desired ByVal argument alignment.
1704 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1705   if (MaxAlign == 16)
1706     return;
1707   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1708     if (VTy->getBitWidth() == 128)
1709       MaxAlign = 16;
1710   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1711     unsigned EltAlign = 0;
1712     getMaxByValAlign(ATy->getElementType(), EltAlign);
1713     if (EltAlign > MaxAlign)
1714       MaxAlign = EltAlign;
1715   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1716     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1717       unsigned EltAlign = 0;
1718       getMaxByValAlign(STy->getElementType(i), EltAlign);
1719       if (EltAlign > MaxAlign)
1720         MaxAlign = EltAlign;
1721       if (MaxAlign == 16)
1722         break;
1723     }
1724   }
1725 }
1726
1727 /// Return the desired alignment for ByVal aggregate
1728 /// function arguments in the caller parameter area. For X86, aggregates
1729 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1730 /// are at 4-byte boundaries.
1731 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1732   if (Subtarget->is64Bit()) {
1733     // Max of 8 and alignment of type.
1734     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1735     if (TyAlign > 8)
1736       return TyAlign;
1737     return 8;
1738   }
1739
1740   unsigned Align = 4;
1741   if (Subtarget->hasSSE1())
1742     getMaxByValAlign(Ty, Align);
1743   return Align;
1744 }
1745
1746 /// Returns the target specific optimal type for load
1747 /// and store operations as a result of memset, memcpy, and memmove
1748 /// lowering. If DstAlign is zero that means it's safe to destination
1749 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1750 /// means there isn't a need to check it against alignment requirement,
1751 /// probably because the source does not need to be loaded. If 'IsMemset' is
1752 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1753 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1754 /// source is constant so it does not need to be loaded.
1755 /// It returns EVT::Other if the type should be determined using generic
1756 /// target-independent logic.
1757 EVT
1758 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1759                                        unsigned DstAlign, unsigned SrcAlign,
1760                                        bool IsMemset, bool ZeroMemset,
1761                                        bool MemcpyStrSrc,
1762                                        MachineFunction &MF) const {
1763   const Function *F = MF.getFunction();
1764   if ((!IsMemset || ZeroMemset) &&
1765       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1766     if (Size >= 16 &&
1767         (Subtarget->isUnalignedMemAccessFast() ||
1768          ((DstAlign == 0 || DstAlign >= 16) &&
1769           (SrcAlign == 0 || SrcAlign >= 16)))) {
1770       if (Size >= 32) {
1771         if (Subtarget->hasInt256())
1772           return MVT::v8i32;
1773         if (Subtarget->hasFp256())
1774           return MVT::v8f32;
1775       }
1776       if (Subtarget->hasSSE2())
1777         return MVT::v4i32;
1778       if (Subtarget->hasSSE1())
1779         return MVT::v4f32;
1780     } else if (!MemcpyStrSrc && Size >= 8 &&
1781                !Subtarget->is64Bit() &&
1782                Subtarget->hasSSE2()) {
1783       // Do not use f64 to lower memcpy if source is string constant. It's
1784       // better to use i32 to avoid the loads.
1785       return MVT::f64;
1786     }
1787   }
1788   if (Subtarget->is64Bit() && Size >= 8)
1789     return MVT::i64;
1790   return MVT::i32;
1791 }
1792
1793 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1794   if (VT == MVT::f32)
1795     return X86ScalarSSEf32;
1796   else if (VT == MVT::f64)
1797     return X86ScalarSSEf64;
1798   return true;
1799 }
1800
1801 bool
1802 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1803                                                   unsigned,
1804                                                   unsigned,
1805                                                   bool *Fast) const {
1806   if (Fast)
1807     *Fast = Subtarget->isUnalignedMemAccessFast();
1808   return true;
1809 }
1810
1811 /// Return the entry encoding for a jump table in the
1812 /// current function.  The returned value is a member of the
1813 /// MachineJumpTableInfo::JTEntryKind enum.
1814 unsigned X86TargetLowering::getJumpTableEncoding() const {
1815   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1816   // symbol.
1817   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1818       Subtarget->isPICStyleGOT())
1819     return MachineJumpTableInfo::EK_Custom32;
1820
1821   // Otherwise, use the normal jump table encoding heuristics.
1822   return TargetLowering::getJumpTableEncoding();
1823 }
1824
1825 bool X86TargetLowering::useSoftFloat() const {
1826   return Subtarget->useSoftFloat();
1827 }
1828
1829 const MCExpr *
1830 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1831                                              const MachineBasicBlock *MBB,
1832                                              unsigned uid,MCContext &Ctx) const{
1833   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1834          Subtarget->isPICStyleGOT());
1835   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1836   // entries.
1837   return MCSymbolRefExpr::create(MBB->getSymbol(),
1838                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1839 }
1840
1841 /// Returns relocation base for the given PIC jumptable.
1842 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1843                                                     SelectionDAG &DAG) const {
1844   if (!Subtarget->is64Bit())
1845     // This doesn't have SDLoc associated with it, but is not really the
1846     // same as a Register.
1847     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1848   return Table;
1849 }
1850
1851 /// This returns the relocation base for the given PIC jumptable,
1852 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1853 const MCExpr *X86TargetLowering::
1854 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1855                              MCContext &Ctx) const {
1856   // X86-64 uses RIP relative addressing based on the jump table label.
1857   if (Subtarget->isPICStyleRIPRel())
1858     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1859
1860   // Otherwise, the reference is relative to the PIC base.
1861   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
1862 }
1863
1864 std::pair<const TargetRegisterClass *, uint8_t>
1865 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1866                                            MVT VT) const {
1867   const TargetRegisterClass *RRC = nullptr;
1868   uint8_t Cost = 1;
1869   switch (VT.SimpleTy) {
1870   default:
1871     return TargetLowering::findRepresentativeClass(TRI, VT);
1872   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1873     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1874     break;
1875   case MVT::x86mmx:
1876     RRC = &X86::VR64RegClass;
1877     break;
1878   case MVT::f32: case MVT::f64:
1879   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1880   case MVT::v4f32: case MVT::v2f64:
1881   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1882   case MVT::v4f64:
1883     RRC = &X86::VR128RegClass;
1884     break;
1885   }
1886   return std::make_pair(RRC, Cost);
1887 }
1888
1889 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1890                                                unsigned &Offset) const {
1891   if (!Subtarget->isTargetLinux())
1892     return false;
1893
1894   if (Subtarget->is64Bit()) {
1895     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1896     Offset = 0x28;
1897     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1898       AddressSpace = 256;
1899     else
1900       AddressSpace = 257;
1901   } else {
1902     // %gs:0x14 on i386
1903     Offset = 0x14;
1904     AddressSpace = 256;
1905   }
1906   return true;
1907 }
1908
1909 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1910                                             unsigned DestAS) const {
1911   assert(SrcAS != DestAS && "Expected different address spaces!");
1912
1913   return SrcAS < 256 && DestAS < 256;
1914 }
1915
1916 //===----------------------------------------------------------------------===//
1917 //               Return Value Calling Convention Implementation
1918 //===----------------------------------------------------------------------===//
1919
1920 #include "X86GenCallingConv.inc"
1921
1922 bool
1923 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1924                                   MachineFunction &MF, bool isVarArg,
1925                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1926                         LLVMContext &Context) const {
1927   SmallVector<CCValAssign, 16> RVLocs;
1928   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1929   return CCInfo.CheckReturn(Outs, RetCC_X86);
1930 }
1931
1932 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
1933   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
1934   return ScratchRegs;
1935 }
1936
1937 SDValue
1938 X86TargetLowering::LowerReturn(SDValue Chain,
1939                                CallingConv::ID CallConv, bool isVarArg,
1940                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1941                                const SmallVectorImpl<SDValue> &OutVals,
1942                                SDLoc dl, SelectionDAG &DAG) const {
1943   MachineFunction &MF = DAG.getMachineFunction();
1944   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1945
1946   SmallVector<CCValAssign, 16> RVLocs;
1947   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
1948   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1949
1950   SDValue Flag;
1951   SmallVector<SDValue, 6> RetOps;
1952   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1953   // Operand #1 = Bytes To Pop
1954   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
1955                    MVT::i16));
1956
1957   // Copy the result values into the output registers.
1958   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1959     CCValAssign &VA = RVLocs[i];
1960     assert(VA.isRegLoc() && "Can only return in registers!");
1961     SDValue ValToCopy = OutVals[i];
1962     EVT ValVT = ValToCopy.getValueType();
1963
1964     // Promote values to the appropriate types.
1965     if (VA.getLocInfo() == CCValAssign::SExt)
1966       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1967     else if (VA.getLocInfo() == CCValAssign::ZExt)
1968       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
1969     else if (VA.getLocInfo() == CCValAssign::AExt) {
1970       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
1971         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1972       else
1973         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
1974     }
1975     else if (VA.getLocInfo() == CCValAssign::BCvt)
1976       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
1977
1978     assert(VA.getLocInfo() != CCValAssign::FPExt &&
1979            "Unexpected FP-extend for return value.");
1980
1981     // If this is x86-64, and we disabled SSE, we can't return FP values,
1982     // or SSE or MMX vectors.
1983     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1984          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1985           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1986       report_fatal_error("SSE register return with SSE disabled");
1987     }
1988     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1989     // llvm-gcc has never done it right and no one has noticed, so this
1990     // should be OK for now.
1991     if (ValVT == MVT::f64 &&
1992         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1993       report_fatal_error("SSE2 register return with SSE2 disabled");
1994
1995     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1996     // the RET instruction and handled by the FP Stackifier.
1997     if (VA.getLocReg() == X86::FP0 ||
1998         VA.getLocReg() == X86::FP1) {
1999       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2000       // change the value to the FP stack register class.
2001       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2002         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2003       RetOps.push_back(ValToCopy);
2004       // Don't emit a copytoreg.
2005       continue;
2006     }
2007
2008     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2009     // which is returned in RAX / RDX.
2010     if (Subtarget->is64Bit()) {
2011       if (ValVT == MVT::x86mmx) {
2012         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2013           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2014           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2015                                   ValToCopy);
2016           // If we don't have SSE2 available, convert to v4f32 so the generated
2017           // register is legal.
2018           if (!Subtarget->hasSSE2())
2019             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2020         }
2021       }
2022     }
2023
2024     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2025     Flag = Chain.getValue(1);
2026     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2027   }
2028
2029   // All x86 ABIs require that for returning structs by value we copy
2030   // the sret argument into %rax/%eax (depending on ABI) for the return.
2031   // We saved the argument into a virtual register in the entry block,
2032   // so now we copy the value out and into %rax/%eax.
2033   //
2034   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2035   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2036   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2037   // either case FuncInfo->setSRetReturnReg() will have been called.
2038   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2039     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
2040
2041     unsigned RetValReg
2042         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2043           X86::RAX : X86::EAX;
2044     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2045     Flag = Chain.getValue(1);
2046
2047     // RAX/EAX now acts like a return value.
2048     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
2049   }
2050
2051   RetOps[0] = Chain;  // Update chain.
2052
2053   // Add the flag if we have it.
2054   if (Flag.getNode())
2055     RetOps.push_back(Flag);
2056
2057   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2058 }
2059
2060 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2061   if (N->getNumValues() != 1)
2062     return false;
2063   if (!N->hasNUsesOfValue(1, 0))
2064     return false;
2065
2066   SDValue TCChain = Chain;
2067   SDNode *Copy = *N->use_begin();
2068   if (Copy->getOpcode() == ISD::CopyToReg) {
2069     // If the copy has a glue operand, we conservatively assume it isn't safe to
2070     // perform a tail call.
2071     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2072       return false;
2073     TCChain = Copy->getOperand(0);
2074   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2075     return false;
2076
2077   bool HasRet = false;
2078   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2079        UI != UE; ++UI) {
2080     if (UI->getOpcode() != X86ISD::RET_FLAG)
2081       return false;
2082     // If we are returning more than one value, we can definitely
2083     // not make a tail call see PR19530
2084     if (UI->getNumOperands() > 4)
2085       return false;
2086     if (UI->getNumOperands() == 4 &&
2087         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2088       return false;
2089     HasRet = true;
2090   }
2091
2092   if (!HasRet)
2093     return false;
2094
2095   Chain = TCChain;
2096   return true;
2097 }
2098
2099 EVT
2100 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2101                                             ISD::NodeType ExtendKind) const {
2102   MVT ReturnMVT;
2103   // TODO: Is this also valid on 32-bit?
2104   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2105     ReturnMVT = MVT::i8;
2106   else
2107     ReturnMVT = MVT::i32;
2108
2109   EVT MinVT = getRegisterType(Context, ReturnMVT);
2110   return VT.bitsLT(MinVT) ? MinVT : VT;
2111 }
2112
2113 /// Lower the result values of a call into the
2114 /// appropriate copies out of appropriate physical registers.
2115 ///
2116 SDValue
2117 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2118                                    CallingConv::ID CallConv, bool isVarArg,
2119                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2120                                    SDLoc dl, SelectionDAG &DAG,
2121                                    SmallVectorImpl<SDValue> &InVals) const {
2122
2123   // Assign locations to each value returned by this call.
2124   SmallVector<CCValAssign, 16> RVLocs;
2125   bool Is64Bit = Subtarget->is64Bit();
2126   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2127                  *DAG.getContext());
2128   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2129
2130   // Copy all of the result registers out of their specified physreg.
2131   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2132     CCValAssign &VA = RVLocs[i];
2133     EVT CopyVT = VA.getLocVT();
2134
2135     // If this is x86-64, and we disabled SSE, we can't return FP values
2136     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2137         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2138       report_fatal_error("SSE register return with SSE disabled");
2139     }
2140
2141     // If we prefer to use the value in xmm registers, copy it out as f80 and
2142     // use a truncate to move it from fp stack reg to xmm reg.
2143     bool RoundAfterCopy = false;
2144     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2145         isScalarFPTypeInSSEReg(VA.getValVT())) {
2146       CopyVT = MVT::f80;
2147       RoundAfterCopy = (CopyVT != VA.getLocVT());
2148     }
2149
2150     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2151                                CopyVT, InFlag).getValue(1);
2152     SDValue Val = Chain.getValue(0);
2153
2154     if (RoundAfterCopy)
2155       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2156                         // This truncation won't change the value.
2157                         DAG.getIntPtrConstant(1, dl));
2158
2159     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2160       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2161
2162     InFlag = Chain.getValue(2);
2163     InVals.push_back(Val);
2164   }
2165
2166   return Chain;
2167 }
2168
2169 //===----------------------------------------------------------------------===//
2170 //                C & StdCall & Fast Calling Convention implementation
2171 //===----------------------------------------------------------------------===//
2172 //  StdCall calling convention seems to be standard for many Windows' API
2173 //  routines and around. It differs from C calling convention just a little:
2174 //  callee should clean up the stack, not caller. Symbols should be also
2175 //  decorated in some fancy way :) It doesn't support any vector arguments.
2176 //  For info on fast calling convention see Fast Calling Convention (tail call)
2177 //  implementation LowerX86_32FastCCCallTo.
2178
2179 /// CallIsStructReturn - Determines whether a call uses struct return
2180 /// semantics.
2181 enum StructReturnType {
2182   NotStructReturn,
2183   RegStructReturn,
2184   StackStructReturn
2185 };
2186 static StructReturnType
2187 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2188   if (Outs.empty())
2189     return NotStructReturn;
2190
2191   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2192   if (!Flags.isSRet())
2193     return NotStructReturn;
2194   if (Flags.isInReg())
2195     return RegStructReturn;
2196   return StackStructReturn;
2197 }
2198
2199 /// Determines whether a function uses struct return semantics.
2200 static StructReturnType
2201 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2202   if (Ins.empty())
2203     return NotStructReturn;
2204
2205   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2206   if (!Flags.isSRet())
2207     return NotStructReturn;
2208   if (Flags.isInReg())
2209     return RegStructReturn;
2210   return StackStructReturn;
2211 }
2212
2213 /// Make a copy of an aggregate at address specified by "Src" to address
2214 /// "Dst" with size and alignment information specified by the specific
2215 /// parameter attribute. The copy will be passed as a byval function parameter.
2216 static SDValue
2217 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2218                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2219                           SDLoc dl) {
2220   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2221
2222   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2223                        /*isVolatile*/false, /*AlwaysInline=*/true,
2224                        /*isTailCall*/false,
2225                        MachinePointerInfo(), MachinePointerInfo());
2226 }
2227
2228 /// Return true if the calling convention is one that
2229 /// supports tail call optimization.
2230 static bool IsTailCallConvention(CallingConv::ID CC) {
2231   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2232           CC == CallingConv::HiPE);
2233 }
2234
2235 /// \brief Return true if the calling convention is a C calling convention.
2236 static bool IsCCallConvention(CallingConv::ID CC) {
2237   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2238           CC == CallingConv::X86_64_SysV);
2239 }
2240
2241 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2242   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2243     return false;
2244
2245   CallSite CS(CI);
2246   CallingConv::ID CalleeCC = CS.getCallingConv();
2247   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2248     return false;
2249
2250   return true;
2251 }
2252
2253 /// Return true if the function is being made into
2254 /// a tailcall target by changing its ABI.
2255 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2256                                    bool GuaranteedTailCallOpt) {
2257   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2258 }
2259
2260 SDValue
2261 X86TargetLowering::LowerMemArgument(SDValue Chain,
2262                                     CallingConv::ID CallConv,
2263                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2264                                     SDLoc dl, SelectionDAG &DAG,
2265                                     const CCValAssign &VA,
2266                                     MachineFrameInfo *MFI,
2267                                     unsigned i) const {
2268   // Create the nodes corresponding to a load from this parameter slot.
2269   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2270   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2271       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2272   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2273   EVT ValVT;
2274
2275   // If value is passed by pointer we have address passed instead of the value
2276   // itself.
2277   bool ExtendedInMem = VA.isExtInLoc() &&
2278     VA.getValVT().getScalarType() == MVT::i1;
2279
2280   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2281     ValVT = VA.getLocVT();
2282   else
2283     ValVT = VA.getValVT();
2284
2285   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2286   // changed with more analysis.
2287   // In case of tail call optimization mark all arguments mutable. Since they
2288   // could be overwritten by lowering of arguments in case of a tail call.
2289   if (Flags.isByVal()) {
2290     unsigned Bytes = Flags.getByValSize();
2291     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2292     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2293     return DAG.getFrameIndex(FI, getPointerTy());
2294   } else {
2295     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2296                                     VA.getLocMemOffset(), isImmutable);
2297     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2298     SDValue Val =  DAG.getLoad(ValVT, dl, Chain, FIN,
2299                                MachinePointerInfo::getFixedStack(FI),
2300                                false, false, false, 0);
2301     return ExtendedInMem ?
2302       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2303   }
2304 }
2305
2306 // FIXME: Get this from tablegen.
2307 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2308                                                 const X86Subtarget *Subtarget) {
2309   assert(Subtarget->is64Bit());
2310
2311   if (Subtarget->isCallingConvWin64(CallConv)) {
2312     static const MCPhysReg GPR64ArgRegsWin64[] = {
2313       X86::RCX, X86::RDX, X86::R8,  X86::R9
2314     };
2315     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2316   }
2317
2318   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2319     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2320   };
2321   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2322 }
2323
2324 // FIXME: Get this from tablegen.
2325 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2326                                                 CallingConv::ID CallConv,
2327                                                 const X86Subtarget *Subtarget) {
2328   assert(Subtarget->is64Bit());
2329   if (Subtarget->isCallingConvWin64(CallConv)) {
2330     // The XMM registers which might contain var arg parameters are shadowed
2331     // in their paired GPR.  So we only need to save the GPR to their home
2332     // slots.
2333     // TODO: __vectorcall will change this.
2334     return None;
2335   }
2336
2337   const Function *Fn = MF.getFunction();
2338   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2339   bool isSoftFloat = Subtarget->useSoftFloat();
2340   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2341          "SSE register cannot be used when SSE is disabled!");
2342   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2343     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2344     // registers.
2345     return None;
2346
2347   static const MCPhysReg XMMArgRegs64Bit[] = {
2348     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2349     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2350   };
2351   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2352 }
2353
2354 SDValue
2355 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2356                                         CallingConv::ID CallConv,
2357                                         bool isVarArg,
2358                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2359                                         SDLoc dl,
2360                                         SelectionDAG &DAG,
2361                                         SmallVectorImpl<SDValue> &InVals)
2362                                           const {
2363   MachineFunction &MF = DAG.getMachineFunction();
2364   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2365   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2366
2367   const Function* Fn = MF.getFunction();
2368   if (Fn->hasExternalLinkage() &&
2369       Subtarget->isTargetCygMing() &&
2370       Fn->getName() == "main")
2371     FuncInfo->setForceFramePointer(true);
2372
2373   MachineFrameInfo *MFI = MF.getFrameInfo();
2374   bool Is64Bit = Subtarget->is64Bit();
2375   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2376
2377   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2378          "Var args not supported with calling convention fastcc, ghc or hipe");
2379
2380   // Assign locations to all of the incoming arguments.
2381   SmallVector<CCValAssign, 16> ArgLocs;
2382   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2383
2384   // Allocate shadow area for Win64
2385   if (IsWin64)
2386     CCInfo.AllocateStack(32, 8);
2387
2388   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2389
2390   unsigned LastVal = ~0U;
2391   SDValue ArgValue;
2392   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2393     CCValAssign &VA = ArgLocs[i];
2394     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2395     // places.
2396     assert(VA.getValNo() != LastVal &&
2397            "Don't support value assigned to multiple locs yet");
2398     (void)LastVal;
2399     LastVal = VA.getValNo();
2400
2401     if (VA.isRegLoc()) {
2402       EVT RegVT = VA.getLocVT();
2403       const TargetRegisterClass *RC;
2404       if (RegVT == MVT::i32)
2405         RC = &X86::GR32RegClass;
2406       else if (Is64Bit && RegVT == MVT::i64)
2407         RC = &X86::GR64RegClass;
2408       else if (RegVT == MVT::f32)
2409         RC = &X86::FR32RegClass;
2410       else if (RegVT == MVT::f64)
2411         RC = &X86::FR64RegClass;
2412       else if (RegVT.is512BitVector())
2413         RC = &X86::VR512RegClass;
2414       else if (RegVT.is256BitVector())
2415         RC = &X86::VR256RegClass;
2416       else if (RegVT.is128BitVector())
2417         RC = &X86::VR128RegClass;
2418       else if (RegVT == MVT::x86mmx)
2419         RC = &X86::VR64RegClass;
2420       else if (RegVT == MVT::i1)
2421         RC = &X86::VK1RegClass;
2422       else if (RegVT == MVT::v8i1)
2423         RC = &X86::VK8RegClass;
2424       else if (RegVT == MVT::v16i1)
2425         RC = &X86::VK16RegClass;
2426       else if (RegVT == MVT::v32i1)
2427         RC = &X86::VK32RegClass;
2428       else if (RegVT == MVT::v64i1)
2429         RC = &X86::VK64RegClass;
2430       else
2431         llvm_unreachable("Unknown argument type!");
2432
2433       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2434       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2435
2436       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2437       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2438       // right size.
2439       if (VA.getLocInfo() == CCValAssign::SExt)
2440         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2441                                DAG.getValueType(VA.getValVT()));
2442       else if (VA.getLocInfo() == CCValAssign::ZExt)
2443         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2444                                DAG.getValueType(VA.getValVT()));
2445       else if (VA.getLocInfo() == CCValAssign::BCvt)
2446         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2447
2448       if (VA.isExtInLoc()) {
2449         // Handle MMX values passed in XMM regs.
2450         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2451           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2452         else
2453           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2454       }
2455     } else {
2456       assert(VA.isMemLoc());
2457       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2458     }
2459
2460     // If value is passed via pointer - do a load.
2461     if (VA.getLocInfo() == CCValAssign::Indirect)
2462       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2463                              MachinePointerInfo(), false, false, false, 0);
2464
2465     InVals.push_back(ArgValue);
2466   }
2467
2468   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2469     // All x86 ABIs require that for returning structs by value we copy the
2470     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2471     // the argument into a virtual register so that we can access it from the
2472     // return points.
2473     if (Ins[i].Flags.isSRet()) {
2474       unsigned Reg = FuncInfo->getSRetReturnReg();
2475       if (!Reg) {
2476         MVT PtrTy = getPointerTy();
2477         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2478         FuncInfo->setSRetReturnReg(Reg);
2479       }
2480       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2481       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2482       break;
2483     }
2484   }
2485
2486   unsigned StackSize = CCInfo.getNextStackOffset();
2487   // Align stack specially for tail calls.
2488   if (FuncIsMadeTailCallSafe(CallConv,
2489                              MF.getTarget().Options.GuaranteedTailCallOpt))
2490     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2491
2492   // If the function takes variable number of arguments, make a frame index for
2493   // the start of the first vararg value... for expansion of llvm.va_start. We
2494   // can skip this if there are no va_start calls.
2495   if (MFI->hasVAStart() &&
2496       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2497                    CallConv != CallingConv::X86_ThisCall))) {
2498     FuncInfo->setVarArgsFrameIndex(
2499         MFI->CreateFixedObject(1, StackSize, true));
2500   }
2501
2502   MachineModuleInfo &MMI = MF.getMMI();
2503   const Function *WinEHParent = nullptr;
2504   if (IsWin64 && MMI.hasWinEHFuncInfo(Fn))
2505     WinEHParent = MMI.getWinEHParent(Fn);
2506   bool IsWinEHOutlined = WinEHParent && WinEHParent != Fn;
2507   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2508
2509   // Figure out if XMM registers are in use.
2510   assert(!(Subtarget->useSoftFloat() &&
2511            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2512          "SSE register cannot be used when SSE is disabled!");
2513
2514   // 64-bit calling conventions support varargs and register parameters, so we
2515   // have to do extra work to spill them in the prologue.
2516   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2517     // Find the first unallocated argument registers.
2518     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2519     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2520     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2521     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2522     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2523            "SSE register cannot be used when SSE is disabled!");
2524
2525     // Gather all the live in physical registers.
2526     SmallVector<SDValue, 6> LiveGPRs;
2527     SmallVector<SDValue, 8> LiveXMMRegs;
2528     SDValue ALVal;
2529     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2530       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2531       LiveGPRs.push_back(
2532           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2533     }
2534     if (!ArgXMMs.empty()) {
2535       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2536       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2537       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2538         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2539         LiveXMMRegs.push_back(
2540             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2541       }
2542     }
2543
2544     if (IsWin64) {
2545       // Get to the caller-allocated home save location.  Add 8 to account
2546       // for the return address.
2547       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2548       FuncInfo->setRegSaveFrameIndex(
2549           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2550       // Fixup to set vararg frame on shadow area (4 x i64).
2551       if (NumIntRegs < 4)
2552         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2553     } else {
2554       // For X86-64, if there are vararg parameters that are passed via
2555       // registers, then we must store them to their spots on the stack so
2556       // they may be loaded by deferencing the result of va_next.
2557       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2558       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2559       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2560           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2561     }
2562
2563     // Store the integer parameter registers.
2564     SmallVector<SDValue, 8> MemOps;
2565     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2566                                       getPointerTy());
2567     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2568     for (SDValue Val : LiveGPRs) {
2569       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2570                                 DAG.getIntPtrConstant(Offset, dl));
2571       SDValue Store =
2572         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2573                      MachinePointerInfo::getFixedStack(
2574                        FuncInfo->getRegSaveFrameIndex(), Offset),
2575                      false, false, 0);
2576       MemOps.push_back(Store);
2577       Offset += 8;
2578     }
2579
2580     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2581       // Now store the XMM (fp + vector) parameter registers.
2582       SmallVector<SDValue, 12> SaveXMMOps;
2583       SaveXMMOps.push_back(Chain);
2584       SaveXMMOps.push_back(ALVal);
2585       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2586                              FuncInfo->getRegSaveFrameIndex(), dl));
2587       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2588                              FuncInfo->getVarArgsFPOffset(), dl));
2589       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2590                         LiveXMMRegs.end());
2591       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2592                                    MVT::Other, SaveXMMOps));
2593     }
2594
2595     if (!MemOps.empty())
2596       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2597   } else if (IsWinEHOutlined) {
2598     // Get to the caller-allocated home save location.  Add 8 to account
2599     // for the return address.
2600     int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2601     FuncInfo->setRegSaveFrameIndex(MFI->CreateFixedObject(
2602         /*Size=*/1, /*SPOffset=*/HomeOffset + 8, /*Immutable=*/false));
2603
2604     MMI.getWinEHFuncInfo(Fn)
2605         .CatchHandlerParentFrameObjIdx[const_cast<Function *>(Fn)] =
2606         FuncInfo->getRegSaveFrameIndex();
2607
2608     // Store the second integer parameter (rdx) into rsp+16 relative to the
2609     // stack pointer at the entry of the function.
2610     SDValue RSFIN =
2611         DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), getPointerTy());
2612     unsigned GPR = MF.addLiveIn(X86::RDX, &X86::GR64RegClass);
2613     SDValue Val = DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64);
2614     Chain = DAG.getStore(
2615         Val.getValue(1), dl, Val, RSFIN,
2616         MachinePointerInfo::getFixedStack(FuncInfo->getRegSaveFrameIndex()),
2617         /*isVolatile=*/true, /*isNonTemporal=*/false, /*Alignment=*/0);
2618   }
2619
2620   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2621     // Find the largest legal vector type.
2622     MVT VecVT = MVT::Other;
2623     // FIXME: Only some x86_32 calling conventions support AVX512.
2624     if (Subtarget->hasAVX512() &&
2625         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2626                      CallConv == CallingConv::Intel_OCL_BI)))
2627       VecVT = MVT::v16f32;
2628     else if (Subtarget->hasAVX())
2629       VecVT = MVT::v8f32;
2630     else if (Subtarget->hasSSE2())
2631       VecVT = MVT::v4f32;
2632
2633     // We forward some GPRs and some vector types.
2634     SmallVector<MVT, 2> RegParmTypes;
2635     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2636     RegParmTypes.push_back(IntVT);
2637     if (VecVT != MVT::Other)
2638       RegParmTypes.push_back(VecVT);
2639
2640     // Compute the set of forwarded registers. The rest are scratch.
2641     SmallVectorImpl<ForwardedRegister> &Forwards =
2642         FuncInfo->getForwardedMustTailRegParms();
2643     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2644
2645     // Conservatively forward AL on x86_64, since it might be used for varargs.
2646     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2647       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2648       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2649     }
2650
2651     // Copy all forwards from physical to virtual registers.
2652     for (ForwardedRegister &F : Forwards) {
2653       // FIXME: Can we use a less constrained schedule?
2654       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2655       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2656       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2657     }
2658   }
2659
2660   // Some CCs need callee pop.
2661   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2662                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2663     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2664   } else {
2665     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2666     // If this is an sret function, the return should pop the hidden pointer.
2667     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2668         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2669         argsAreStructReturn(Ins) == StackStructReturn)
2670       FuncInfo->setBytesToPopOnReturn(4);
2671   }
2672
2673   if (!Is64Bit) {
2674     // RegSaveFrameIndex is X86-64 only.
2675     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2676     if (CallConv == CallingConv::X86_FastCall ||
2677         CallConv == CallingConv::X86_ThisCall)
2678       // fastcc functions can't have varargs.
2679       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2680   }
2681
2682   FuncInfo->setArgumentStackSize(StackSize);
2683
2684   if (IsWinEHParent) {
2685     int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2686     SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2687     MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2688     SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2689     Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2690                          MachinePointerInfo::getFixedStack(UnwindHelpFI),
2691                          /*isVolatile=*/true,
2692                          /*isNonTemporal=*/false, /*Alignment=*/0);
2693   }
2694
2695   return Chain;
2696 }
2697
2698 SDValue
2699 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2700                                     SDValue StackPtr, SDValue Arg,
2701                                     SDLoc dl, SelectionDAG &DAG,
2702                                     const CCValAssign &VA,
2703                                     ISD::ArgFlagsTy Flags) const {
2704   unsigned LocMemOffset = VA.getLocMemOffset();
2705   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2706   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2707   if (Flags.isByVal())
2708     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2709
2710   return DAG.getStore(Chain, dl, Arg, PtrOff,
2711                       MachinePointerInfo::getStack(LocMemOffset),
2712                       false, false, 0);
2713 }
2714
2715 /// Emit a load of return address if tail call
2716 /// optimization is performed and it is required.
2717 SDValue
2718 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2719                                            SDValue &OutRetAddr, SDValue Chain,
2720                                            bool IsTailCall, bool Is64Bit,
2721                                            int FPDiff, SDLoc dl) const {
2722   // Adjust the Return address stack slot.
2723   EVT VT = getPointerTy();
2724   OutRetAddr = getReturnAddressFrameIndex(DAG);
2725
2726   // Load the "old" Return address.
2727   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2728                            false, false, false, 0);
2729   return SDValue(OutRetAddr.getNode(), 1);
2730 }
2731
2732 /// Emit a store of the return address if tail call
2733 /// optimization is performed and it is required (FPDiff!=0).
2734 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2735                                         SDValue Chain, SDValue RetAddrFrIdx,
2736                                         EVT PtrVT, unsigned SlotSize,
2737                                         int FPDiff, SDLoc dl) {
2738   // Store the return address to the appropriate stack slot.
2739   if (!FPDiff) return Chain;
2740   // Calculate the new stack slot for the return address.
2741   int NewReturnAddrFI =
2742     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2743                                          false);
2744   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2745   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2746                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2747                        false, false, 0);
2748   return Chain;
2749 }
2750
2751 SDValue
2752 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2753                              SmallVectorImpl<SDValue> &InVals) const {
2754   SelectionDAG &DAG                     = CLI.DAG;
2755   SDLoc &dl                             = CLI.DL;
2756   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2757   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2758   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2759   SDValue Chain                         = CLI.Chain;
2760   SDValue Callee                        = CLI.Callee;
2761   CallingConv::ID CallConv              = CLI.CallConv;
2762   bool &isTailCall                      = CLI.IsTailCall;
2763   bool isVarArg                         = CLI.IsVarArg;
2764
2765   MachineFunction &MF = DAG.getMachineFunction();
2766   bool Is64Bit        = Subtarget->is64Bit();
2767   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2768   StructReturnType SR = callIsStructReturn(Outs);
2769   bool IsSibcall      = false;
2770   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2771
2772   if (MF.getTarget().Options.DisableTailCalls)
2773     isTailCall = false;
2774
2775   if (Subtarget->isPICStyleGOT() &&
2776       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2777     // If we are using a GOT, disable tail calls to external symbols with
2778     // default visibility. Tail calling such a symbol requires using a GOT
2779     // relocation, which forces early binding of the symbol. This breaks code
2780     // that require lazy function symbol resolution. Using musttail or
2781     // GuaranteedTailCallOpt will override this.
2782     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2783     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
2784                G->getGlobal()->hasDefaultVisibility()))
2785       isTailCall = false;
2786   }
2787
2788   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2789   if (IsMustTail) {
2790     // Force this to be a tail call.  The verifier rules are enough to ensure
2791     // that we can lower this successfully without moving the return address
2792     // around.
2793     isTailCall = true;
2794   } else if (isTailCall) {
2795     // Check if it's really possible to do a tail call.
2796     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2797                     isVarArg, SR != NotStructReturn,
2798                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2799                     Outs, OutVals, Ins, DAG);
2800
2801     // Sibcalls are automatically detected tailcalls which do not require
2802     // ABI changes.
2803     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2804       IsSibcall = true;
2805
2806     if (isTailCall)
2807       ++NumTailCalls;
2808   }
2809
2810   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2811          "Var args not supported with calling convention fastcc, ghc or hipe");
2812
2813   // Analyze operands of the call, assigning locations to each operand.
2814   SmallVector<CCValAssign, 16> ArgLocs;
2815   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2816
2817   // Allocate shadow area for Win64
2818   if (IsWin64)
2819     CCInfo.AllocateStack(32, 8);
2820
2821   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2822
2823   // Get a count of how many bytes are to be pushed on the stack.
2824   unsigned NumBytes = CCInfo.getNextStackOffset();
2825   if (IsSibcall)
2826     // This is a sibcall. The memory operands are available in caller's
2827     // own caller's stack.
2828     NumBytes = 0;
2829   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2830            IsTailCallConvention(CallConv))
2831     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2832
2833   int FPDiff = 0;
2834   if (isTailCall && !IsSibcall && !IsMustTail) {
2835     // Lower arguments at fp - stackoffset + fpdiff.
2836     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2837
2838     FPDiff = NumBytesCallerPushed - NumBytes;
2839
2840     // Set the delta of movement of the returnaddr stackslot.
2841     // But only set if delta is greater than previous delta.
2842     if (FPDiff < X86Info->getTCReturnAddrDelta())
2843       X86Info->setTCReturnAddrDelta(FPDiff);
2844   }
2845
2846   unsigned NumBytesToPush = NumBytes;
2847   unsigned NumBytesToPop = NumBytes;
2848
2849   // If we have an inalloca argument, all stack space has already been allocated
2850   // for us and be right at the top of the stack.  We don't support multiple
2851   // arguments passed in memory when using inalloca.
2852   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2853     NumBytesToPush = 0;
2854     if (!ArgLocs.back().isMemLoc())
2855       report_fatal_error("cannot use inalloca attribute on a register "
2856                          "parameter");
2857     if (ArgLocs.back().getLocMemOffset() != 0)
2858       report_fatal_error("any parameter with the inalloca attribute must be "
2859                          "the only memory argument");
2860   }
2861
2862   if (!IsSibcall)
2863     Chain = DAG.getCALLSEQ_START(
2864         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
2865
2866   SDValue RetAddrFrIdx;
2867   // Load return address for tail calls.
2868   if (isTailCall && FPDiff)
2869     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2870                                     Is64Bit, FPDiff, dl);
2871
2872   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2873   SmallVector<SDValue, 8> MemOpChains;
2874   SDValue StackPtr;
2875
2876   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2877   // of tail call optimization arguments are handle later.
2878   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2879   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2880     // Skip inalloca arguments, they have already been written.
2881     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2882     if (Flags.isInAlloca())
2883       continue;
2884
2885     CCValAssign &VA = ArgLocs[i];
2886     EVT RegVT = VA.getLocVT();
2887     SDValue Arg = OutVals[i];
2888     bool isByVal = Flags.isByVal();
2889
2890     // Promote the value if needed.
2891     switch (VA.getLocInfo()) {
2892     default: llvm_unreachable("Unknown loc info!");
2893     case CCValAssign::Full: break;
2894     case CCValAssign::SExt:
2895       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2896       break;
2897     case CCValAssign::ZExt:
2898       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2899       break;
2900     case CCValAssign::AExt:
2901       if (Arg.getValueType().isVector() &&
2902           Arg.getValueType().getScalarType() == MVT::i1)
2903         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2904       else if (RegVT.is128BitVector()) {
2905         // Special case: passing MMX values in XMM registers.
2906         Arg = DAG.getBitcast(MVT::i64, Arg);
2907         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2908         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2909       } else
2910         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2911       break;
2912     case CCValAssign::BCvt:
2913       Arg = DAG.getBitcast(RegVT, Arg);
2914       break;
2915     case CCValAssign::Indirect: {
2916       // Store the argument.
2917       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2918       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2919       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2920                            MachinePointerInfo::getFixedStack(FI),
2921                            false, false, 0);
2922       Arg = SpillSlot;
2923       break;
2924     }
2925     }
2926
2927     if (VA.isRegLoc()) {
2928       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2929       if (isVarArg && IsWin64) {
2930         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2931         // shadow reg if callee is a varargs function.
2932         unsigned ShadowReg = 0;
2933         switch (VA.getLocReg()) {
2934         case X86::XMM0: ShadowReg = X86::RCX; break;
2935         case X86::XMM1: ShadowReg = X86::RDX; break;
2936         case X86::XMM2: ShadowReg = X86::R8; break;
2937         case X86::XMM3: ShadowReg = X86::R9; break;
2938         }
2939         if (ShadowReg)
2940           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2941       }
2942     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2943       assert(VA.isMemLoc());
2944       if (!StackPtr.getNode())
2945         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2946                                       getPointerTy());
2947       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2948                                              dl, DAG, VA, Flags));
2949     }
2950   }
2951
2952   if (!MemOpChains.empty())
2953     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2954
2955   if (Subtarget->isPICStyleGOT()) {
2956     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2957     // GOT pointer.
2958     if (!isTailCall) {
2959       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2960                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2961     } else {
2962       // If we are tail calling and generating PIC/GOT style code load the
2963       // address of the callee into ECX. The value in ecx is used as target of
2964       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2965       // for tail calls on PIC/GOT architectures. Normally we would just put the
2966       // address of GOT into ebx and then call target@PLT. But for tail calls
2967       // ebx would be restored (since ebx is callee saved) before jumping to the
2968       // target@PLT.
2969
2970       // Note: The actual moving to ECX is done further down.
2971       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2972       if (G && !G->getGlobal()->hasLocalLinkage() &&
2973           G->getGlobal()->hasDefaultVisibility())
2974         Callee = LowerGlobalAddress(Callee, DAG);
2975       else if (isa<ExternalSymbolSDNode>(Callee))
2976         Callee = LowerExternalSymbol(Callee, DAG);
2977     }
2978   }
2979
2980   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2981     // From AMD64 ABI document:
2982     // For calls that may call functions that use varargs or stdargs
2983     // (prototype-less calls or calls to functions containing ellipsis (...) in
2984     // the declaration) %al is used as hidden argument to specify the number
2985     // of SSE registers used. The contents of %al do not need to match exactly
2986     // the number of registers, but must be an ubound on the number of SSE
2987     // registers used and is in the range 0 - 8 inclusive.
2988
2989     // Count the number of XMM registers allocated.
2990     static const MCPhysReg XMMArgRegs[] = {
2991       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2992       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2993     };
2994     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2995     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2996            && "SSE registers cannot be used when SSE is disabled");
2997
2998     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
2999                                         DAG.getConstant(NumXMMRegs, dl,
3000                                                         MVT::i8)));
3001   }
3002
3003   if (isVarArg && IsMustTail) {
3004     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3005     for (const auto &F : Forwards) {
3006       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3007       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3008     }
3009   }
3010
3011   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3012   // don't need this because the eligibility check rejects calls that require
3013   // shuffling arguments passed in memory.
3014   if (!IsSibcall && isTailCall) {
3015     // Force all the incoming stack arguments to be loaded from the stack
3016     // before any new outgoing arguments are stored to the stack, because the
3017     // outgoing stack slots may alias the incoming argument stack slots, and
3018     // the alias isn't otherwise explicit. This is slightly more conservative
3019     // than necessary, because it means that each store effectively depends
3020     // on every argument instead of just those arguments it would clobber.
3021     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3022
3023     SmallVector<SDValue, 8> MemOpChains2;
3024     SDValue FIN;
3025     int FI = 0;
3026     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3027       CCValAssign &VA = ArgLocs[i];
3028       if (VA.isRegLoc())
3029         continue;
3030       assert(VA.isMemLoc());
3031       SDValue Arg = OutVals[i];
3032       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3033       // Skip inalloca arguments.  They don't require any work.
3034       if (Flags.isInAlloca())
3035         continue;
3036       // Create frame index.
3037       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3038       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3039       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3040       FIN = DAG.getFrameIndex(FI, getPointerTy());
3041
3042       if (Flags.isByVal()) {
3043         // Copy relative to framepointer.
3044         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3045         if (!StackPtr.getNode())
3046           StackPtr = DAG.getCopyFromReg(Chain, dl,
3047                                         RegInfo->getStackRegister(),
3048                                         getPointerTy());
3049         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
3050
3051         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3052                                                          ArgChain,
3053                                                          Flags, DAG, dl));
3054       } else {
3055         // Store relative to framepointer.
3056         MemOpChains2.push_back(
3057           DAG.getStore(ArgChain, dl, Arg, FIN,
3058                        MachinePointerInfo::getFixedStack(FI),
3059                        false, false, 0));
3060       }
3061     }
3062
3063     if (!MemOpChains2.empty())
3064       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3065
3066     // Store the return address to the appropriate stack slot.
3067     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3068                                      getPointerTy(), RegInfo->getSlotSize(),
3069                                      FPDiff, dl);
3070   }
3071
3072   // Build a sequence of copy-to-reg nodes chained together with token chain
3073   // and flag operands which copy the outgoing args into registers.
3074   SDValue InFlag;
3075   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3076     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3077                              RegsToPass[i].second, InFlag);
3078     InFlag = Chain.getValue(1);
3079   }
3080
3081   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3082     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3083     // In the 64-bit large code model, we have to make all calls
3084     // through a register, since the call instruction's 32-bit
3085     // pc-relative offset may not be large enough to hold the whole
3086     // address.
3087   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3088     // If the callee is a GlobalAddress node (quite common, every direct call
3089     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3090     // it.
3091     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3092
3093     // We should use extra load for direct calls to dllimported functions in
3094     // non-JIT mode.
3095     const GlobalValue *GV = G->getGlobal();
3096     if (!GV->hasDLLImportStorageClass()) {
3097       unsigned char OpFlags = 0;
3098       bool ExtraLoad = false;
3099       unsigned WrapperKind = ISD::DELETED_NODE;
3100
3101       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3102       // external symbols most go through the PLT in PIC mode.  If the symbol
3103       // has hidden or protected visibility, or if it is static or local, then
3104       // we don't need to use the PLT - we can directly call it.
3105       if (Subtarget->isTargetELF() &&
3106           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3107           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3108         OpFlags = X86II::MO_PLT;
3109       } else if (Subtarget->isPICStyleStubAny() &&
3110                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3111                  (!Subtarget->getTargetTriple().isMacOSX() ||
3112                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3113         // PC-relative references to external symbols should go through $stub,
3114         // unless we're building with the leopard linker or later, which
3115         // automatically synthesizes these stubs.
3116         OpFlags = X86II::MO_DARWIN_STUB;
3117       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3118                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3119         // If the function is marked as non-lazy, generate an indirect call
3120         // which loads from the GOT directly. This avoids runtime overhead
3121         // at the cost of eager binding (and one extra byte of encoding).
3122         OpFlags = X86II::MO_GOTPCREL;
3123         WrapperKind = X86ISD::WrapperRIP;
3124         ExtraLoad = true;
3125       }
3126
3127       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3128                                           G->getOffset(), OpFlags);
3129
3130       // Add a wrapper if needed.
3131       if (WrapperKind != ISD::DELETED_NODE)
3132         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3133       // Add extra indirection if needed.
3134       if (ExtraLoad)
3135         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3136                              MachinePointerInfo::getGOT(),
3137                              false, false, false, 0);
3138     }
3139   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3140     unsigned char OpFlags = 0;
3141
3142     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3143     // external symbols should go through the PLT.
3144     if (Subtarget->isTargetELF() &&
3145         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3146       OpFlags = X86II::MO_PLT;
3147     } else if (Subtarget->isPICStyleStubAny() &&
3148                (!Subtarget->getTargetTriple().isMacOSX() ||
3149                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3150       // PC-relative references to external symbols should go through $stub,
3151       // unless we're building with the leopard linker or later, which
3152       // automatically synthesizes these stubs.
3153       OpFlags = X86II::MO_DARWIN_STUB;
3154     }
3155
3156     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3157                                          OpFlags);
3158   } else if (Subtarget->isTarget64BitILP32() &&
3159              Callee->getValueType(0) == MVT::i32) {
3160     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3161     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3162   }
3163
3164   // Returns a chain & a flag for retval copy to use.
3165   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3166   SmallVector<SDValue, 8> Ops;
3167
3168   if (!IsSibcall && isTailCall) {
3169     Chain = DAG.getCALLSEQ_END(Chain,
3170                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3171                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3172     InFlag = Chain.getValue(1);
3173   }
3174
3175   Ops.push_back(Chain);
3176   Ops.push_back(Callee);
3177
3178   if (isTailCall)
3179     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3180
3181   // Add argument registers to the end of the list so that they are known live
3182   // into the call.
3183   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3184     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3185                                   RegsToPass[i].second.getValueType()));
3186
3187   // Add a register mask operand representing the call-preserved registers.
3188   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3189   const uint32_t *Mask = TRI->getCallPreservedMask(MF, CallConv);
3190   assert(Mask && "Missing call preserved mask for calling convention");
3191   Ops.push_back(DAG.getRegisterMask(Mask));
3192
3193   if (InFlag.getNode())
3194     Ops.push_back(InFlag);
3195
3196   if (isTailCall) {
3197     // We used to do:
3198     //// If this is the first return lowered for this function, add the regs
3199     //// to the liveout set for the function.
3200     // This isn't right, although it's probably harmless on x86; liveouts
3201     // should be computed from returns not tail calls.  Consider a void
3202     // function making a tail call to a function returning int.
3203     MF.getFrameInfo()->setHasTailCall();
3204     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3205   }
3206
3207   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3208   InFlag = Chain.getValue(1);
3209
3210   // Create the CALLSEQ_END node.
3211   unsigned NumBytesForCalleeToPop;
3212   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3213                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3214     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3215   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3216            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3217            SR == StackStructReturn)
3218     // If this is a call to a struct-return function, the callee
3219     // pops the hidden struct pointer, so we have to push it back.
3220     // This is common for Darwin/X86, Linux & Mingw32 targets.
3221     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3222     NumBytesForCalleeToPop = 4;
3223   else
3224     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3225
3226   // Returns a flag for retval copy to use.
3227   if (!IsSibcall) {
3228     Chain = DAG.getCALLSEQ_END(Chain,
3229                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3230                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3231                                                      true),
3232                                InFlag, dl);
3233     InFlag = Chain.getValue(1);
3234   }
3235
3236   // Handle result values, copying them out of physregs into vregs that we
3237   // return.
3238   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3239                          Ins, dl, DAG, InVals);
3240 }
3241
3242 //===----------------------------------------------------------------------===//
3243 //                Fast Calling Convention (tail call) implementation
3244 //===----------------------------------------------------------------------===//
3245
3246 //  Like std call, callee cleans arguments, convention except that ECX is
3247 //  reserved for storing the tail called function address. Only 2 registers are
3248 //  free for argument passing (inreg). Tail call optimization is performed
3249 //  provided:
3250 //                * tailcallopt is enabled
3251 //                * caller/callee are fastcc
3252 //  On X86_64 architecture with GOT-style position independent code only local
3253 //  (within module) calls are supported at the moment.
3254 //  To keep the stack aligned according to platform abi the function
3255 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3256 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3257 //  If a tail called function callee has more arguments than the caller the
3258 //  caller needs to make sure that there is room to move the RETADDR to. This is
3259 //  achieved by reserving an area the size of the argument delta right after the
3260 //  original RETADDR, but before the saved framepointer or the spilled registers
3261 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3262 //  stack layout:
3263 //    arg1
3264 //    arg2
3265 //    RETADDR
3266 //    [ new RETADDR
3267 //      move area ]
3268 //    (possible EBP)
3269 //    ESI
3270 //    EDI
3271 //    local1 ..
3272
3273 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3274 /// for a 16 byte align requirement.
3275 unsigned
3276 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3277                                                SelectionDAG& DAG) const {
3278   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3279   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3280   unsigned StackAlignment = TFI.getStackAlignment();
3281   uint64_t AlignMask = StackAlignment - 1;
3282   int64_t Offset = StackSize;
3283   unsigned SlotSize = RegInfo->getSlotSize();
3284   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3285     // Number smaller than 12 so just add the difference.
3286     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3287   } else {
3288     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3289     Offset = ((~AlignMask) & Offset) + StackAlignment +
3290       (StackAlignment-SlotSize);
3291   }
3292   return Offset;
3293 }
3294
3295 /// MatchingStackOffset - Return true if the given stack call argument is
3296 /// already available in the same position (relatively) of the caller's
3297 /// incoming argument stack.
3298 static
3299 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3300                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3301                          const X86InstrInfo *TII) {
3302   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3303   int FI = INT_MAX;
3304   if (Arg.getOpcode() == ISD::CopyFromReg) {
3305     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3306     if (!TargetRegisterInfo::isVirtualRegister(VR))
3307       return false;
3308     MachineInstr *Def = MRI->getVRegDef(VR);
3309     if (!Def)
3310       return false;
3311     if (!Flags.isByVal()) {
3312       if (!TII->isLoadFromStackSlot(Def, FI))
3313         return false;
3314     } else {
3315       unsigned Opcode = Def->getOpcode();
3316       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3317            Opcode == X86::LEA64_32r) &&
3318           Def->getOperand(1).isFI()) {
3319         FI = Def->getOperand(1).getIndex();
3320         Bytes = Flags.getByValSize();
3321       } else
3322         return false;
3323     }
3324   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3325     if (Flags.isByVal())
3326       // ByVal argument is passed in as a pointer but it's now being
3327       // dereferenced. e.g.
3328       // define @foo(%struct.X* %A) {
3329       //   tail call @bar(%struct.X* byval %A)
3330       // }
3331       return false;
3332     SDValue Ptr = Ld->getBasePtr();
3333     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3334     if (!FINode)
3335       return false;
3336     FI = FINode->getIndex();
3337   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3338     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3339     FI = FINode->getIndex();
3340     Bytes = Flags.getByValSize();
3341   } else
3342     return false;
3343
3344   assert(FI != INT_MAX);
3345   if (!MFI->isFixedObjectIndex(FI))
3346     return false;
3347   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3348 }
3349
3350 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3351 /// for tail call optimization. Targets which want to do tail call
3352 /// optimization should implement this function.
3353 bool
3354 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3355                                                      CallingConv::ID CalleeCC,
3356                                                      bool isVarArg,
3357                                                      bool isCalleeStructRet,
3358                                                      bool isCallerStructRet,
3359                                                      Type *RetTy,
3360                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3361                                     const SmallVectorImpl<SDValue> &OutVals,
3362                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3363                                                      SelectionDAG &DAG) const {
3364   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3365     return false;
3366
3367   // If -tailcallopt is specified, make fastcc functions tail-callable.
3368   const MachineFunction &MF = DAG.getMachineFunction();
3369   const Function *CallerF = MF.getFunction();
3370
3371   // If the function return type is x86_fp80 and the callee return type is not,
3372   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3373   // perform a tailcall optimization here.
3374   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3375     return false;
3376
3377   CallingConv::ID CallerCC = CallerF->getCallingConv();
3378   bool CCMatch = CallerCC == CalleeCC;
3379   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3380   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3381
3382   // Win64 functions have extra shadow space for argument homing. Don't do the
3383   // sibcall if the caller and callee have mismatched expectations for this
3384   // space.
3385   if (IsCalleeWin64 != IsCallerWin64)
3386     return false;
3387
3388   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3389     if (IsTailCallConvention(CalleeCC) && CCMatch)
3390       return true;
3391     return false;
3392   }
3393
3394   // Look for obvious safe cases to perform tail call optimization that do not
3395   // require ABI changes. This is what gcc calls sibcall.
3396
3397   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3398   // emit a special epilogue.
3399   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3400   if (RegInfo->needsStackRealignment(MF))
3401     return false;
3402
3403   // Also avoid sibcall optimization if either caller or callee uses struct
3404   // return semantics.
3405   if (isCalleeStructRet || isCallerStructRet)
3406     return false;
3407
3408   // An stdcall/thiscall caller is expected to clean up its arguments; the
3409   // callee isn't going to do that.
3410   // FIXME: this is more restrictive than needed. We could produce a tailcall
3411   // when the stack adjustment matches. For example, with a thiscall that takes
3412   // only one argument.
3413   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3414                    CallerCC == CallingConv::X86_ThisCall))
3415     return false;
3416
3417   // Do not sibcall optimize vararg calls unless all arguments are passed via
3418   // registers.
3419   if (isVarArg && !Outs.empty()) {
3420
3421     // Optimizing for varargs on Win64 is unlikely to be safe without
3422     // additional testing.
3423     if (IsCalleeWin64 || IsCallerWin64)
3424       return false;
3425
3426     SmallVector<CCValAssign, 16> ArgLocs;
3427     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3428                    *DAG.getContext());
3429
3430     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3431     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3432       if (!ArgLocs[i].isRegLoc())
3433         return false;
3434   }
3435
3436   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3437   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3438   // this into a sibcall.
3439   bool Unused = false;
3440   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3441     if (!Ins[i].Used) {
3442       Unused = true;
3443       break;
3444     }
3445   }
3446   if (Unused) {
3447     SmallVector<CCValAssign, 16> RVLocs;
3448     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3449                    *DAG.getContext());
3450     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3451     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3452       CCValAssign &VA = RVLocs[i];
3453       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3454         return false;
3455     }
3456   }
3457
3458   // If the calling conventions do not match, then we'd better make sure the
3459   // results are returned in the same way as what the caller expects.
3460   if (!CCMatch) {
3461     SmallVector<CCValAssign, 16> RVLocs1;
3462     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3463                     *DAG.getContext());
3464     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3465
3466     SmallVector<CCValAssign, 16> RVLocs2;
3467     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3468                     *DAG.getContext());
3469     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3470
3471     if (RVLocs1.size() != RVLocs2.size())
3472       return false;
3473     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3474       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3475         return false;
3476       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3477         return false;
3478       if (RVLocs1[i].isRegLoc()) {
3479         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3480           return false;
3481       } else {
3482         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3483           return false;
3484       }
3485     }
3486   }
3487
3488   // If the callee takes no arguments then go on to check the results of the
3489   // call.
3490   if (!Outs.empty()) {
3491     // Check if stack adjustment is needed. For now, do not do this if any
3492     // argument is passed on the stack.
3493     SmallVector<CCValAssign, 16> ArgLocs;
3494     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3495                    *DAG.getContext());
3496
3497     // Allocate shadow area for Win64
3498     if (IsCalleeWin64)
3499       CCInfo.AllocateStack(32, 8);
3500
3501     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3502     if (CCInfo.getNextStackOffset()) {
3503       MachineFunction &MF = DAG.getMachineFunction();
3504       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3505         return false;
3506
3507       // Check if the arguments are already laid out in the right way as
3508       // the caller's fixed stack objects.
3509       MachineFrameInfo *MFI = MF.getFrameInfo();
3510       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3511       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3512       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3513         CCValAssign &VA = ArgLocs[i];
3514         SDValue Arg = OutVals[i];
3515         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3516         if (VA.getLocInfo() == CCValAssign::Indirect)
3517           return false;
3518         if (!VA.isRegLoc()) {
3519           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3520                                    MFI, MRI, TII))
3521             return false;
3522         }
3523       }
3524     }
3525
3526     // If the tailcall address may be in a register, then make sure it's
3527     // possible to register allocate for it. In 32-bit, the call address can
3528     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3529     // callee-saved registers are restored. These happen to be the same
3530     // registers used to pass 'inreg' arguments so watch out for those.
3531     if (!Subtarget->is64Bit() &&
3532         ((!isa<GlobalAddressSDNode>(Callee) &&
3533           !isa<ExternalSymbolSDNode>(Callee)) ||
3534          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3535       unsigned NumInRegs = 0;
3536       // In PIC we need an extra register to formulate the address computation
3537       // for the callee.
3538       unsigned MaxInRegs =
3539         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3540
3541       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3542         CCValAssign &VA = ArgLocs[i];
3543         if (!VA.isRegLoc())
3544           continue;
3545         unsigned Reg = VA.getLocReg();
3546         switch (Reg) {
3547         default: break;
3548         case X86::EAX: case X86::EDX: case X86::ECX:
3549           if (++NumInRegs == MaxInRegs)
3550             return false;
3551           break;
3552         }
3553       }
3554     }
3555   }
3556
3557   return true;
3558 }
3559
3560 FastISel *
3561 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3562                                   const TargetLibraryInfo *libInfo) const {
3563   return X86::createFastISel(funcInfo, libInfo);
3564 }
3565
3566 //===----------------------------------------------------------------------===//
3567 //                           Other Lowering Hooks
3568 //===----------------------------------------------------------------------===//
3569
3570 static bool MayFoldLoad(SDValue Op) {
3571   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3572 }
3573
3574 static bool MayFoldIntoStore(SDValue Op) {
3575   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3576 }
3577
3578 static bool isTargetShuffle(unsigned Opcode) {
3579   switch(Opcode) {
3580   default: return false;
3581   case X86ISD::BLENDI:
3582   case X86ISD::PSHUFB:
3583   case X86ISD::PSHUFD:
3584   case X86ISD::PSHUFHW:
3585   case X86ISD::PSHUFLW:
3586   case X86ISD::SHUFP:
3587   case X86ISD::PALIGNR:
3588   case X86ISD::MOVLHPS:
3589   case X86ISD::MOVLHPD:
3590   case X86ISD::MOVHLPS:
3591   case X86ISD::MOVLPS:
3592   case X86ISD::MOVLPD:
3593   case X86ISD::MOVSHDUP:
3594   case X86ISD::MOVSLDUP:
3595   case X86ISD::MOVDDUP:
3596   case X86ISD::MOVSS:
3597   case X86ISD::MOVSD:
3598   case X86ISD::UNPCKL:
3599   case X86ISD::UNPCKH:
3600   case X86ISD::VPERMILPI:
3601   case X86ISD::VPERM2X128:
3602   case X86ISD::VPERMI:
3603     return true;
3604   }
3605 }
3606
3607 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3608                                     SDValue V1, unsigned TargetMask,
3609                                     SelectionDAG &DAG) {
3610   switch(Opc) {
3611   default: llvm_unreachable("Unknown x86 shuffle node");
3612   case X86ISD::PSHUFD:
3613   case X86ISD::PSHUFHW:
3614   case X86ISD::PSHUFLW:
3615   case X86ISD::VPERMILPI:
3616   case X86ISD::VPERMI:
3617     return DAG.getNode(Opc, dl, VT, V1,
3618                        DAG.getConstant(TargetMask, dl, MVT::i8));
3619   }
3620 }
3621
3622 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3623                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3624   switch(Opc) {
3625   default: llvm_unreachable("Unknown x86 shuffle node");
3626   case X86ISD::MOVLHPS:
3627   case X86ISD::MOVLHPD:
3628   case X86ISD::MOVHLPS:
3629   case X86ISD::MOVLPS:
3630   case X86ISD::MOVLPD:
3631   case X86ISD::MOVSS:
3632   case X86ISD::MOVSD:
3633   case X86ISD::UNPCKL:
3634   case X86ISD::UNPCKH:
3635     return DAG.getNode(Opc, dl, VT, V1, V2);
3636   }
3637 }
3638
3639 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3640   MachineFunction &MF = DAG.getMachineFunction();
3641   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3642   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3643   int ReturnAddrIndex = FuncInfo->getRAIndex();
3644
3645   if (ReturnAddrIndex == 0) {
3646     // Set up a frame object for the return address.
3647     unsigned SlotSize = RegInfo->getSlotSize();
3648     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3649                                                            -(int64_t)SlotSize,
3650                                                            false);
3651     FuncInfo->setRAIndex(ReturnAddrIndex);
3652   }
3653
3654   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3655 }
3656
3657 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3658                                        bool hasSymbolicDisplacement) {
3659   // Offset should fit into 32 bit immediate field.
3660   if (!isInt<32>(Offset))
3661     return false;
3662
3663   // If we don't have a symbolic displacement - we don't have any extra
3664   // restrictions.
3665   if (!hasSymbolicDisplacement)
3666     return true;
3667
3668   // FIXME: Some tweaks might be needed for medium code model.
3669   if (M != CodeModel::Small && M != CodeModel::Kernel)
3670     return false;
3671
3672   // For small code model we assume that latest object is 16MB before end of 31
3673   // bits boundary. We may also accept pretty large negative constants knowing
3674   // that all objects are in the positive half of address space.
3675   if (M == CodeModel::Small && Offset < 16*1024*1024)
3676     return true;
3677
3678   // For kernel code model we know that all object resist in the negative half
3679   // of 32bits address space. We may not accept negative offsets, since they may
3680   // be just off and we may accept pretty large positive ones.
3681   if (M == CodeModel::Kernel && Offset >= 0)
3682     return true;
3683
3684   return false;
3685 }
3686
3687 /// isCalleePop - Determines whether the callee is required to pop its
3688 /// own arguments. Callee pop is necessary to support tail calls.
3689 bool X86::isCalleePop(CallingConv::ID CallingConv,
3690                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3691   switch (CallingConv) {
3692   default:
3693     return false;
3694   case CallingConv::X86_StdCall:
3695   case CallingConv::X86_FastCall:
3696   case CallingConv::X86_ThisCall:
3697     return !is64Bit;
3698   case CallingConv::Fast:
3699   case CallingConv::GHC:
3700   case CallingConv::HiPE:
3701     if (IsVarArg)
3702       return false;
3703     return TailCallOpt;
3704   }
3705 }
3706
3707 /// \brief Return true if the condition is an unsigned comparison operation.
3708 static bool isX86CCUnsigned(unsigned X86CC) {
3709   switch (X86CC) {
3710   default: llvm_unreachable("Invalid integer condition!");
3711   case X86::COND_E:     return true;
3712   case X86::COND_G:     return false;
3713   case X86::COND_GE:    return false;
3714   case X86::COND_L:     return false;
3715   case X86::COND_LE:    return false;
3716   case X86::COND_NE:    return true;
3717   case X86::COND_B:     return true;
3718   case X86::COND_A:     return true;
3719   case X86::COND_BE:    return true;
3720   case X86::COND_AE:    return true;
3721   }
3722   llvm_unreachable("covered switch fell through?!");
3723 }
3724
3725 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3726 /// specific condition code, returning the condition code and the LHS/RHS of the
3727 /// comparison to make.
3728 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3729                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3730   if (!isFP) {
3731     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3732       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3733         // X > -1   -> X == 0, jump !sign.
3734         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3735         return X86::COND_NS;
3736       }
3737       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3738         // X < 0   -> X == 0, jump on sign.
3739         return X86::COND_S;
3740       }
3741       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3742         // X < 1   -> X <= 0
3743         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3744         return X86::COND_LE;
3745       }
3746     }
3747
3748     switch (SetCCOpcode) {
3749     default: llvm_unreachable("Invalid integer condition!");
3750     case ISD::SETEQ:  return X86::COND_E;
3751     case ISD::SETGT:  return X86::COND_G;
3752     case ISD::SETGE:  return X86::COND_GE;
3753     case ISD::SETLT:  return X86::COND_L;
3754     case ISD::SETLE:  return X86::COND_LE;
3755     case ISD::SETNE:  return X86::COND_NE;
3756     case ISD::SETULT: return X86::COND_B;
3757     case ISD::SETUGT: return X86::COND_A;
3758     case ISD::SETULE: return X86::COND_BE;
3759     case ISD::SETUGE: return X86::COND_AE;
3760     }
3761   }
3762
3763   // First determine if it is required or is profitable to flip the operands.
3764
3765   // If LHS is a foldable load, but RHS is not, flip the condition.
3766   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3767       !ISD::isNON_EXTLoad(RHS.getNode())) {
3768     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3769     std::swap(LHS, RHS);
3770   }
3771
3772   switch (SetCCOpcode) {
3773   default: break;
3774   case ISD::SETOLT:
3775   case ISD::SETOLE:
3776   case ISD::SETUGT:
3777   case ISD::SETUGE:
3778     std::swap(LHS, RHS);
3779     break;
3780   }
3781
3782   // On a floating point condition, the flags are set as follows:
3783   // ZF  PF  CF   op
3784   //  0 | 0 | 0 | X > Y
3785   //  0 | 0 | 1 | X < Y
3786   //  1 | 0 | 0 | X == Y
3787   //  1 | 1 | 1 | unordered
3788   switch (SetCCOpcode) {
3789   default: llvm_unreachable("Condcode should be pre-legalized away");
3790   case ISD::SETUEQ:
3791   case ISD::SETEQ:   return X86::COND_E;
3792   case ISD::SETOLT:              // flipped
3793   case ISD::SETOGT:
3794   case ISD::SETGT:   return X86::COND_A;
3795   case ISD::SETOLE:              // flipped
3796   case ISD::SETOGE:
3797   case ISD::SETGE:   return X86::COND_AE;
3798   case ISD::SETUGT:              // flipped
3799   case ISD::SETULT:
3800   case ISD::SETLT:   return X86::COND_B;
3801   case ISD::SETUGE:              // flipped
3802   case ISD::SETULE:
3803   case ISD::SETLE:   return X86::COND_BE;
3804   case ISD::SETONE:
3805   case ISD::SETNE:   return X86::COND_NE;
3806   case ISD::SETUO:   return X86::COND_P;
3807   case ISD::SETO:    return X86::COND_NP;
3808   case ISD::SETOEQ:
3809   case ISD::SETUNE:  return X86::COND_INVALID;
3810   }
3811 }
3812
3813 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3814 /// code. Current x86 isa includes the following FP cmov instructions:
3815 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3816 static bool hasFPCMov(unsigned X86CC) {
3817   switch (X86CC) {
3818   default:
3819     return false;
3820   case X86::COND_B:
3821   case X86::COND_BE:
3822   case X86::COND_E:
3823   case X86::COND_P:
3824   case X86::COND_A:
3825   case X86::COND_AE:
3826   case X86::COND_NE:
3827   case X86::COND_NP:
3828     return true;
3829   }
3830 }
3831
3832 /// isFPImmLegal - Returns true if the target can instruction select the
3833 /// specified FP immediate natively. If false, the legalizer will
3834 /// materialize the FP immediate as a load from a constant pool.
3835 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3836   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3837     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3838       return true;
3839   }
3840   return false;
3841 }
3842
3843 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3844                                               ISD::LoadExtType ExtTy,
3845                                               EVT NewVT) const {
3846   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3847   // relocation target a movq or addq instruction: don't let the load shrink.
3848   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3849   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3850     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3851       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3852   return true;
3853 }
3854
3855 /// \brief Returns true if it is beneficial to convert a load of a constant
3856 /// to just the constant itself.
3857 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3858                                                           Type *Ty) const {
3859   assert(Ty->isIntegerTy());
3860
3861   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3862   if (BitSize == 0 || BitSize > 64)
3863     return false;
3864   return true;
3865 }
3866
3867 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3868                                                 unsigned Index) const {
3869   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3870     return false;
3871
3872   return (Index == 0 || Index == ResVT.getVectorNumElements());
3873 }
3874
3875 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3876   // Speculate cttz only if we can directly use TZCNT.
3877   return Subtarget->hasBMI();
3878 }
3879
3880 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3881   // Speculate ctlz only if we can directly use LZCNT.
3882   return Subtarget->hasLZCNT();
3883 }
3884
3885 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3886 /// the specified range (L, H].
3887 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3888   return (Val < 0) || (Val >= Low && Val < Hi);
3889 }
3890
3891 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3892 /// specified value.
3893 static bool isUndefOrEqual(int Val, int CmpVal) {
3894   return (Val < 0 || Val == CmpVal);
3895 }
3896
3897 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3898 /// from position Pos and ending in Pos+Size, falls within the specified
3899 /// sequential range (Low, Low+Size]. or is undef.
3900 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3901                                        unsigned Pos, unsigned Size, int Low) {
3902   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3903     if (!isUndefOrEqual(Mask[i], Low))
3904       return false;
3905   return true;
3906 }
3907
3908 /// isVEXTRACTIndex - Return true if the specified
3909 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3910 /// suitable for instruction that extract 128 or 256 bit vectors
3911 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3912   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3913   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3914     return false;
3915
3916   // The index should be aligned on a vecWidth-bit boundary.
3917   uint64_t Index =
3918     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3919
3920   MVT VT = N->getSimpleValueType(0);
3921   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3922   bool Result = (Index * ElSize) % vecWidth == 0;
3923
3924   return Result;
3925 }
3926
3927 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3928 /// operand specifies a subvector insert that is suitable for input to
3929 /// insertion of 128 or 256-bit subvectors
3930 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3931   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3932   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3933     return false;
3934   // The index should be aligned on a vecWidth-bit boundary.
3935   uint64_t Index =
3936     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3937
3938   MVT VT = N->getSimpleValueType(0);
3939   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3940   bool Result = (Index * ElSize) % vecWidth == 0;
3941
3942   return Result;
3943 }
3944
3945 bool X86::isVINSERT128Index(SDNode *N) {
3946   return isVINSERTIndex(N, 128);
3947 }
3948
3949 bool X86::isVINSERT256Index(SDNode *N) {
3950   return isVINSERTIndex(N, 256);
3951 }
3952
3953 bool X86::isVEXTRACT128Index(SDNode *N) {
3954   return isVEXTRACTIndex(N, 128);
3955 }
3956
3957 bool X86::isVEXTRACT256Index(SDNode *N) {
3958   return isVEXTRACTIndex(N, 256);
3959 }
3960
3961 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3962   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3963   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3964     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3965
3966   uint64_t Index =
3967     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3968
3969   MVT VecVT = N->getOperand(0).getSimpleValueType();
3970   MVT ElVT = VecVT.getVectorElementType();
3971
3972   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3973   return Index / NumElemsPerChunk;
3974 }
3975
3976 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3977   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3978   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3979     llvm_unreachable("Illegal insert subvector for VINSERT");
3980
3981   uint64_t Index =
3982     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3983
3984   MVT VecVT = N->getSimpleValueType(0);
3985   MVT ElVT = VecVT.getVectorElementType();
3986
3987   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3988   return Index / NumElemsPerChunk;
3989 }
3990
3991 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
3992 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3993 /// and VINSERTI128 instructions.
3994 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
3995   return getExtractVEXTRACTImmediate(N, 128);
3996 }
3997
3998 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
3999 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4000 /// and VINSERTI64x4 instructions.
4001 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4002   return getExtractVEXTRACTImmediate(N, 256);
4003 }
4004
4005 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4006 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4007 /// and VINSERTI128 instructions.
4008 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4009   return getInsertVINSERTImmediate(N, 128);
4010 }
4011
4012 /// getInsertVINSERT256Immediate - Return the appropriate immediate
4013 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
4014 /// and VINSERTI64x4 instructions.
4015 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4016   return getInsertVINSERTImmediate(N, 256);
4017 }
4018
4019 /// isZero - Returns true if Elt is a constant integer zero
4020 static bool isZero(SDValue V) {
4021   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4022   return C && C->isNullValue();
4023 }
4024
4025 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4026 /// constant +0.0.
4027 bool X86::isZeroNode(SDValue Elt) {
4028   if (isZero(Elt))
4029     return true;
4030   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4031     return CFP->getValueAPF().isPosZero();
4032   return false;
4033 }
4034
4035 /// getZeroVector - Returns a vector of specified type with all zero elements.
4036 ///
4037 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4038                              SelectionDAG &DAG, SDLoc dl) {
4039   assert(VT.isVector() && "Expected a vector type");
4040
4041   // Always build SSE zero vectors as <4 x i32> bitcasted
4042   // to their dest type. This ensures they get CSE'd.
4043   SDValue Vec;
4044   if (VT.is128BitVector()) {  // SSE
4045     if (Subtarget->hasSSE2()) {  // SSE2
4046       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4047       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4048     } else { // SSE1
4049       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4050       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4051     }
4052   } else if (VT.is256BitVector()) { // AVX
4053     if (Subtarget->hasInt256()) { // AVX2
4054       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4055       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4056       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4057     } else {
4058       // 256-bit logic and arithmetic instructions in AVX are all
4059       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4060       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4061       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4062       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4063     }
4064   } else if (VT.is512BitVector()) { // AVX-512
4065       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4066       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4067                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4068       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4069   } else if (VT.getScalarType() == MVT::i1) {
4070
4071     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4072             && "Unexpected vector type");
4073     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4074             && "Unexpected vector type");
4075     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4076     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4077     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4078   } else
4079     llvm_unreachable("Unexpected vector type");
4080
4081   return DAG.getBitcast(VT, Vec);
4082 }
4083
4084 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4085                                 SelectionDAG &DAG, SDLoc dl,
4086                                 unsigned vectorWidth) {
4087   assert((vectorWidth == 128 || vectorWidth == 256) &&
4088          "Unsupported vector width");
4089   EVT VT = Vec.getValueType();
4090   EVT ElVT = VT.getVectorElementType();
4091   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4092   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4093                                   VT.getVectorNumElements()/Factor);
4094
4095   // Extract from UNDEF is UNDEF.
4096   if (Vec.getOpcode() == ISD::UNDEF)
4097     return DAG.getUNDEF(ResultVT);
4098
4099   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4100   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4101
4102   // This is the index of the first element of the vectorWidth-bit chunk
4103   // we want.
4104   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4105                                * ElemsPerChunk);
4106
4107   // If the input is a buildvector just emit a smaller one.
4108   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4109     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4110                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4111                                     ElemsPerChunk));
4112
4113   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4114   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4115 }
4116
4117 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4118 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4119 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4120 /// instructions or a simple subregister reference. Idx is an index in the
4121 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4122 /// lowering EXTRACT_VECTOR_ELT operations easier.
4123 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4124                                    SelectionDAG &DAG, SDLoc dl) {
4125   assert((Vec.getValueType().is256BitVector() ||
4126           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4127   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4128 }
4129
4130 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4131 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4132                                    SelectionDAG &DAG, SDLoc dl) {
4133   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4134   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4135 }
4136
4137 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4138                                unsigned IdxVal, SelectionDAG &DAG,
4139                                SDLoc dl, unsigned vectorWidth) {
4140   assert((vectorWidth == 128 || vectorWidth == 256) &&
4141          "Unsupported vector width");
4142   // Inserting UNDEF is Result
4143   if (Vec.getOpcode() == ISD::UNDEF)
4144     return Result;
4145   EVT VT = Vec.getValueType();
4146   EVT ElVT = VT.getVectorElementType();
4147   EVT ResultVT = Result.getValueType();
4148
4149   // Insert the relevant vectorWidth bits.
4150   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4151
4152   // This is the index of the first element of the vectorWidth-bit chunk
4153   // we want.
4154   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4155                                * ElemsPerChunk);
4156
4157   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4158   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4159 }
4160
4161 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4162 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4163 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4164 /// simple superregister reference.  Idx is an index in the 128 bits
4165 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4166 /// lowering INSERT_VECTOR_ELT operations easier.
4167 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4168                                   SelectionDAG &DAG, SDLoc dl) {
4169   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4170
4171   // For insertion into the zero index (low half) of a 256-bit vector, it is
4172   // more efficient to generate a blend with immediate instead of an insert*128.
4173   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4174   // extend the subvector to the size of the result vector. Make sure that
4175   // we are not recursing on that node by checking for undef here.
4176   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4177       Result.getOpcode() != ISD::UNDEF) {
4178     EVT ResultVT = Result.getValueType();
4179     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4180     SDValue Undef = DAG.getUNDEF(ResultVT);
4181     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4182                                  Vec, ZeroIndex);
4183
4184     // The blend instruction, and therefore its mask, depend on the data type.
4185     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4186     if (ScalarType.isFloatingPoint()) {
4187       // Choose either vblendps (float) or vblendpd (double).
4188       unsigned ScalarSize = ScalarType.getSizeInBits();
4189       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4190       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4191       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4192       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4193     }
4194
4195     const X86Subtarget &Subtarget =
4196     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4197
4198     // AVX2 is needed for 256-bit integer blend support.
4199     // Integers must be cast to 32-bit because there is only vpblendd;
4200     // vpblendw can't be used for this because it has a handicapped mask.
4201
4202     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4203     // is still more efficient than using the wrong domain vinsertf128 that
4204     // will be created by InsertSubVector().
4205     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4206
4207     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4208     Vec256 = DAG.getBitcast(CastVT, Vec256);
4209     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4210     return DAG.getBitcast(ResultVT, Vec256);
4211   }
4212
4213   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4214 }
4215
4216 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4217                                   SelectionDAG &DAG, SDLoc dl) {
4218   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4219   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4220 }
4221
4222 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4223 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4224 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4225 /// large BUILD_VECTORS.
4226 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4227                                    unsigned NumElems, SelectionDAG &DAG,
4228                                    SDLoc dl) {
4229   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4230   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4231 }
4232
4233 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4234                                    unsigned NumElems, SelectionDAG &DAG,
4235                                    SDLoc dl) {
4236   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4237   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4238 }
4239
4240 /// getOnesVector - Returns a vector of specified type with all bits set.
4241 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4242 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4243 /// Then bitcast to their original type, ensuring they get CSE'd.
4244 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4245                              SDLoc dl) {
4246   assert(VT.isVector() && "Expected a vector type");
4247
4248   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4249   SDValue Vec;
4250   if (VT.is256BitVector()) {
4251     if (HasInt256) { // AVX2
4252       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4253       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4254     } else { // AVX
4255       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4256       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4257     }
4258   } else if (VT.is128BitVector()) {
4259     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4260   } else
4261     llvm_unreachable("Unexpected vector type");
4262
4263   return DAG.getBitcast(VT, Vec);
4264 }
4265
4266 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4267 /// operation of specified width.
4268 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4269                        SDValue V2) {
4270   unsigned NumElems = VT.getVectorNumElements();
4271   SmallVector<int, 8> Mask;
4272   Mask.push_back(NumElems);
4273   for (unsigned i = 1; i != NumElems; ++i)
4274     Mask.push_back(i);
4275   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4276 }
4277
4278 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4279 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4280                           SDValue V2) {
4281   unsigned NumElems = VT.getVectorNumElements();
4282   SmallVector<int, 8> Mask;
4283   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4284     Mask.push_back(i);
4285     Mask.push_back(i + NumElems);
4286   }
4287   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4288 }
4289
4290 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4291 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4292                           SDValue V2) {
4293   unsigned NumElems = VT.getVectorNumElements();
4294   SmallVector<int, 8> Mask;
4295   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4296     Mask.push_back(i + Half);
4297     Mask.push_back(i + NumElems + Half);
4298   }
4299   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4300 }
4301
4302 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4303 /// vector of zero or undef vector.  This produces a shuffle where the low
4304 /// element of V2 is swizzled into the zero/undef vector, landing at element
4305 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4306 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4307                                            bool IsZero,
4308                                            const X86Subtarget *Subtarget,
4309                                            SelectionDAG &DAG) {
4310   MVT VT = V2.getSimpleValueType();
4311   SDValue V1 = IsZero
4312     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4313   unsigned NumElems = VT.getVectorNumElements();
4314   SmallVector<int, 16> MaskVec;
4315   for (unsigned i = 0; i != NumElems; ++i)
4316     // If this is the insertion idx, put the low elt of V2 here.
4317     MaskVec.push_back(i == Idx ? NumElems : i);
4318   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4319 }
4320
4321 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4322 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4323 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4324 /// shuffles which use a single input multiple times, and in those cases it will
4325 /// adjust the mask to only have indices within that single input.
4326 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4327                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4328   unsigned NumElems = VT.getVectorNumElements();
4329   SDValue ImmN;
4330
4331   IsUnary = false;
4332   bool IsFakeUnary = false;
4333   switch(N->getOpcode()) {
4334   case X86ISD::BLENDI:
4335     ImmN = N->getOperand(N->getNumOperands()-1);
4336     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4337     break;
4338   case X86ISD::SHUFP:
4339     ImmN = N->getOperand(N->getNumOperands()-1);
4340     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4341     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4342     break;
4343   case X86ISD::UNPCKH:
4344     DecodeUNPCKHMask(VT, Mask);
4345     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4346     break;
4347   case X86ISD::UNPCKL:
4348     DecodeUNPCKLMask(VT, Mask);
4349     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4350     break;
4351   case X86ISD::MOVHLPS:
4352     DecodeMOVHLPSMask(NumElems, Mask);
4353     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4354     break;
4355   case X86ISD::MOVLHPS:
4356     DecodeMOVLHPSMask(NumElems, Mask);
4357     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4358     break;
4359   case X86ISD::PALIGNR:
4360     ImmN = N->getOperand(N->getNumOperands()-1);
4361     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4362     break;
4363   case X86ISD::PSHUFD:
4364   case X86ISD::VPERMILPI:
4365     ImmN = N->getOperand(N->getNumOperands()-1);
4366     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4367     IsUnary = true;
4368     break;
4369   case X86ISD::PSHUFHW:
4370     ImmN = N->getOperand(N->getNumOperands()-1);
4371     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4372     IsUnary = true;
4373     break;
4374   case X86ISD::PSHUFLW:
4375     ImmN = N->getOperand(N->getNumOperands()-1);
4376     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4377     IsUnary = true;
4378     break;
4379   case X86ISD::PSHUFB: {
4380     IsUnary = true;
4381     SDValue MaskNode = N->getOperand(1);
4382     while (MaskNode->getOpcode() == ISD::BITCAST)
4383       MaskNode = MaskNode->getOperand(0);
4384
4385     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4386       // If we have a build-vector, then things are easy.
4387       EVT VT = MaskNode.getValueType();
4388       assert(VT.isVector() &&
4389              "Can't produce a non-vector with a build_vector!");
4390       if (!VT.isInteger())
4391         return false;
4392
4393       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4394
4395       SmallVector<uint64_t, 32> RawMask;
4396       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4397         SDValue Op = MaskNode->getOperand(i);
4398         if (Op->getOpcode() == ISD::UNDEF) {
4399           RawMask.push_back((uint64_t)SM_SentinelUndef);
4400           continue;
4401         }
4402         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4403         if (!CN)
4404           return false;
4405         APInt MaskElement = CN->getAPIntValue();
4406
4407         // We now have to decode the element which could be any integer size and
4408         // extract each byte of it.
4409         for (int j = 0; j < NumBytesPerElement; ++j) {
4410           // Note that this is x86 and so always little endian: the low byte is
4411           // the first byte of the mask.
4412           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4413           MaskElement = MaskElement.lshr(8);
4414         }
4415       }
4416       DecodePSHUFBMask(RawMask, Mask);
4417       break;
4418     }
4419
4420     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4421     if (!MaskLoad)
4422       return false;
4423
4424     SDValue Ptr = MaskLoad->getBasePtr();
4425     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4426         Ptr->getOpcode() == X86ISD::WrapperRIP)
4427       Ptr = Ptr->getOperand(0);
4428
4429     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4430     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4431       return false;
4432
4433     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4434       DecodePSHUFBMask(C, Mask);
4435       if (Mask.empty())
4436         return false;
4437       break;
4438     }
4439
4440     return false;
4441   }
4442   case X86ISD::VPERMI:
4443     ImmN = N->getOperand(N->getNumOperands()-1);
4444     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4445     IsUnary = true;
4446     break;
4447   case X86ISD::MOVSS:
4448   case X86ISD::MOVSD:
4449     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4450     break;
4451   case X86ISD::VPERM2X128:
4452     ImmN = N->getOperand(N->getNumOperands()-1);
4453     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4454     if (Mask.empty()) return false;
4455     break;
4456   case X86ISD::MOVSLDUP:
4457     DecodeMOVSLDUPMask(VT, Mask);
4458     IsUnary = true;
4459     break;
4460   case X86ISD::MOVSHDUP:
4461     DecodeMOVSHDUPMask(VT, Mask);
4462     IsUnary = true;
4463     break;
4464   case X86ISD::MOVDDUP:
4465     DecodeMOVDDUPMask(VT, Mask);
4466     IsUnary = true;
4467     break;
4468   case X86ISD::MOVLHPD:
4469   case X86ISD::MOVLPD:
4470   case X86ISD::MOVLPS:
4471     // Not yet implemented
4472     return false;
4473   default: llvm_unreachable("unknown target shuffle node");
4474   }
4475
4476   // If we have a fake unary shuffle, the shuffle mask is spread across two
4477   // inputs that are actually the same node. Re-map the mask to always point
4478   // into the first input.
4479   if (IsFakeUnary)
4480     for (int &M : Mask)
4481       if (M >= (int)Mask.size())
4482         M -= Mask.size();
4483
4484   return true;
4485 }
4486
4487 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4488 /// element of the result of the vector shuffle.
4489 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4490                                    unsigned Depth) {
4491   if (Depth == 6)
4492     return SDValue();  // Limit search depth.
4493
4494   SDValue V = SDValue(N, 0);
4495   EVT VT = V.getValueType();
4496   unsigned Opcode = V.getOpcode();
4497
4498   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4499   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4500     int Elt = SV->getMaskElt(Index);
4501
4502     if (Elt < 0)
4503       return DAG.getUNDEF(VT.getVectorElementType());
4504
4505     unsigned NumElems = VT.getVectorNumElements();
4506     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4507                                          : SV->getOperand(1);
4508     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4509   }
4510
4511   // Recurse into target specific vector shuffles to find scalars.
4512   if (isTargetShuffle(Opcode)) {
4513     MVT ShufVT = V.getSimpleValueType();
4514     unsigned NumElems = ShufVT.getVectorNumElements();
4515     SmallVector<int, 16> ShuffleMask;
4516     bool IsUnary;
4517
4518     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4519       return SDValue();
4520
4521     int Elt = ShuffleMask[Index];
4522     if (Elt < 0)
4523       return DAG.getUNDEF(ShufVT.getVectorElementType());
4524
4525     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4526                                          : N->getOperand(1);
4527     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4528                                Depth+1);
4529   }
4530
4531   // Actual nodes that may contain scalar elements
4532   if (Opcode == ISD::BITCAST) {
4533     V = V.getOperand(0);
4534     EVT SrcVT = V.getValueType();
4535     unsigned NumElems = VT.getVectorNumElements();
4536
4537     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4538       return SDValue();
4539   }
4540
4541   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4542     return (Index == 0) ? V.getOperand(0)
4543                         : DAG.getUNDEF(VT.getVectorElementType());
4544
4545   if (V.getOpcode() == ISD::BUILD_VECTOR)
4546     return V.getOperand(Index);
4547
4548   return SDValue();
4549 }
4550
4551 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4552 ///
4553 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4554                                        unsigned NumNonZero, unsigned NumZero,
4555                                        SelectionDAG &DAG,
4556                                        const X86Subtarget* Subtarget,
4557                                        const TargetLowering &TLI) {
4558   if (NumNonZero > 8)
4559     return SDValue();
4560
4561   SDLoc dl(Op);
4562   SDValue V;
4563   bool First = true;
4564
4565   // SSE4.1 - use PINSRB to insert each byte directly.
4566   if (Subtarget->hasSSE41()) {
4567     for (unsigned i = 0; i < 16; ++i) {
4568       bool isNonZero = (NonZeros & (1 << i)) != 0;
4569       if (isNonZero) {
4570         if (First) {
4571           if (NumZero)
4572             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4573           else
4574             V = DAG.getUNDEF(MVT::v16i8);
4575           First = false;
4576         }
4577         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4578                         MVT::v16i8, V, Op.getOperand(i),
4579                         DAG.getIntPtrConstant(i, dl));
4580       }
4581     }
4582
4583     return V;
4584   }
4585
4586   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4587   for (unsigned i = 0; i < 16; ++i) {
4588     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4589     if (ThisIsNonZero && First) {
4590       if (NumZero)
4591         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4592       else
4593         V = DAG.getUNDEF(MVT::v8i16);
4594       First = false;
4595     }
4596
4597     if ((i & 1) != 0) {
4598       SDValue ThisElt, LastElt;
4599       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4600       if (LastIsNonZero) {
4601         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4602                               MVT::i16, Op.getOperand(i-1));
4603       }
4604       if (ThisIsNonZero) {
4605         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4606         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4607                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4608         if (LastIsNonZero)
4609           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4610       } else
4611         ThisElt = LastElt;
4612
4613       if (ThisElt.getNode())
4614         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4615                         DAG.getIntPtrConstant(i/2, dl));
4616     }
4617   }
4618
4619   return DAG.getBitcast(MVT::v16i8, V);
4620 }
4621
4622 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4623 ///
4624 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4625                                      unsigned NumNonZero, unsigned NumZero,
4626                                      SelectionDAG &DAG,
4627                                      const X86Subtarget* Subtarget,
4628                                      const TargetLowering &TLI) {
4629   if (NumNonZero > 4)
4630     return SDValue();
4631
4632   SDLoc dl(Op);
4633   SDValue V;
4634   bool First = true;
4635   for (unsigned i = 0; i < 8; ++i) {
4636     bool isNonZero = (NonZeros & (1 << i)) != 0;
4637     if (isNonZero) {
4638       if (First) {
4639         if (NumZero)
4640           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4641         else
4642           V = DAG.getUNDEF(MVT::v8i16);
4643         First = false;
4644       }
4645       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4646                       MVT::v8i16, V, Op.getOperand(i),
4647                       DAG.getIntPtrConstant(i, dl));
4648     }
4649   }
4650
4651   return V;
4652 }
4653
4654 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4655 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4656                                      const X86Subtarget *Subtarget,
4657                                      const TargetLowering &TLI) {
4658   // Find all zeroable elements.
4659   std::bitset<4> Zeroable;
4660   for (int i=0; i < 4; ++i) {
4661     SDValue Elt = Op->getOperand(i);
4662     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4663   }
4664   assert(Zeroable.size() - Zeroable.count() > 1 &&
4665          "We expect at least two non-zero elements!");
4666
4667   // We only know how to deal with build_vector nodes where elements are either
4668   // zeroable or extract_vector_elt with constant index.
4669   SDValue FirstNonZero;
4670   unsigned FirstNonZeroIdx;
4671   for (unsigned i=0; i < 4; ++i) {
4672     if (Zeroable[i])
4673       continue;
4674     SDValue Elt = Op->getOperand(i);
4675     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4676         !isa<ConstantSDNode>(Elt.getOperand(1)))
4677       return SDValue();
4678     // Make sure that this node is extracting from a 128-bit vector.
4679     MVT VT = Elt.getOperand(0).getSimpleValueType();
4680     if (!VT.is128BitVector())
4681       return SDValue();
4682     if (!FirstNonZero.getNode()) {
4683       FirstNonZero = Elt;
4684       FirstNonZeroIdx = i;
4685     }
4686   }
4687
4688   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4689   SDValue V1 = FirstNonZero.getOperand(0);
4690   MVT VT = V1.getSimpleValueType();
4691
4692   // See if this build_vector can be lowered as a blend with zero.
4693   SDValue Elt;
4694   unsigned EltMaskIdx, EltIdx;
4695   int Mask[4];
4696   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4697     if (Zeroable[EltIdx]) {
4698       // The zero vector will be on the right hand side.
4699       Mask[EltIdx] = EltIdx+4;
4700       continue;
4701     }
4702
4703     Elt = Op->getOperand(EltIdx);
4704     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4705     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4706     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4707       break;
4708     Mask[EltIdx] = EltIdx;
4709   }
4710
4711   if (EltIdx == 4) {
4712     // Let the shuffle legalizer deal with blend operations.
4713     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4714     if (V1.getSimpleValueType() != VT)
4715       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4716     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4717   }
4718
4719   // See if we can lower this build_vector to a INSERTPS.
4720   if (!Subtarget->hasSSE41())
4721     return SDValue();
4722
4723   SDValue V2 = Elt.getOperand(0);
4724   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4725     V1 = SDValue();
4726
4727   bool CanFold = true;
4728   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4729     if (Zeroable[i])
4730       continue;
4731
4732     SDValue Current = Op->getOperand(i);
4733     SDValue SrcVector = Current->getOperand(0);
4734     if (!V1.getNode())
4735       V1 = SrcVector;
4736     CanFold = SrcVector == V1 &&
4737       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4738   }
4739
4740   if (!CanFold)
4741     return SDValue();
4742
4743   assert(V1.getNode() && "Expected at least two non-zero elements!");
4744   if (V1.getSimpleValueType() != MVT::v4f32)
4745     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4746   if (V2.getSimpleValueType() != MVT::v4f32)
4747     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4748
4749   // Ok, we can emit an INSERTPS instruction.
4750   unsigned ZMask = Zeroable.to_ulong();
4751
4752   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4753   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4754   SDLoc DL(Op);
4755   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
4756                                DAG.getIntPtrConstant(InsertPSMask, DL));
4757   return DAG.getBitcast(VT, Result);
4758 }
4759
4760 /// Return a vector logical shift node.
4761 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4762                          unsigned NumBits, SelectionDAG &DAG,
4763                          const TargetLowering &TLI, SDLoc dl) {
4764   assert(VT.is128BitVector() && "Unknown type for VShift");
4765   MVT ShVT = MVT::v2i64;
4766   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4767   SrcOp = DAG.getBitcast(ShVT, SrcOp);
4768   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4769   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4770   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
4771   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4772 }
4773
4774 static SDValue
4775 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4776
4777   // Check if the scalar load can be widened into a vector load. And if
4778   // the address is "base + cst" see if the cst can be "absorbed" into
4779   // the shuffle mask.
4780   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4781     SDValue Ptr = LD->getBasePtr();
4782     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4783       return SDValue();
4784     EVT PVT = LD->getValueType(0);
4785     if (PVT != MVT::i32 && PVT != MVT::f32)
4786       return SDValue();
4787
4788     int FI = -1;
4789     int64_t Offset = 0;
4790     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4791       FI = FINode->getIndex();
4792       Offset = 0;
4793     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4794                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4795       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4796       Offset = Ptr.getConstantOperandVal(1);
4797       Ptr = Ptr.getOperand(0);
4798     } else {
4799       return SDValue();
4800     }
4801
4802     // FIXME: 256-bit vector instructions don't require a strict alignment,
4803     // improve this code to support it better.
4804     unsigned RequiredAlign = VT.getSizeInBits()/8;
4805     SDValue Chain = LD->getChain();
4806     // Make sure the stack object alignment is at least 16 or 32.
4807     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4808     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4809       if (MFI->isFixedObjectIndex(FI)) {
4810         // Can't change the alignment. FIXME: It's possible to compute
4811         // the exact stack offset and reference FI + adjust offset instead.
4812         // If someone *really* cares about this. That's the way to implement it.
4813         return SDValue();
4814       } else {
4815         MFI->setObjectAlignment(FI, RequiredAlign);
4816       }
4817     }
4818
4819     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4820     // Ptr + (Offset & ~15).
4821     if (Offset < 0)
4822       return SDValue();
4823     if ((Offset % RequiredAlign) & 3)
4824       return SDValue();
4825     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4826     if (StartOffset) {
4827       SDLoc DL(Ptr);
4828       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4829                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
4830     }
4831
4832     int EltNo = (Offset - StartOffset) >> 2;
4833     unsigned NumElems = VT.getVectorNumElements();
4834
4835     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4836     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4837                              LD->getPointerInfo().getWithOffset(StartOffset),
4838                              false, false, false, 0);
4839
4840     SmallVector<int, 8> Mask(NumElems, EltNo);
4841
4842     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4843   }
4844
4845   return SDValue();
4846 }
4847
4848 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4849 /// elements can be replaced by a single large load which has the same value as
4850 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4851 ///
4852 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4853 ///
4854 /// FIXME: we'd also like to handle the case where the last elements are zero
4855 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4856 /// There's even a handy isZeroNode for that purpose.
4857 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4858                                         SDLoc &DL, SelectionDAG &DAG,
4859                                         bool isAfterLegalize) {
4860   unsigned NumElems = Elts.size();
4861
4862   LoadSDNode *LDBase = nullptr;
4863   unsigned LastLoadedElt = -1U;
4864
4865   // For each element in the initializer, see if we've found a load or an undef.
4866   // If we don't find an initial load element, or later load elements are
4867   // non-consecutive, bail out.
4868   for (unsigned i = 0; i < NumElems; ++i) {
4869     SDValue Elt = Elts[i];
4870     // Look through a bitcast.
4871     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4872       Elt = Elt.getOperand(0);
4873     if (!Elt.getNode() ||
4874         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4875       return SDValue();
4876     if (!LDBase) {
4877       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4878         return SDValue();
4879       LDBase = cast<LoadSDNode>(Elt.getNode());
4880       LastLoadedElt = i;
4881       continue;
4882     }
4883     if (Elt.getOpcode() == ISD::UNDEF)
4884       continue;
4885
4886     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4887     EVT LdVT = Elt.getValueType();
4888     // Each loaded element must be the correct fractional portion of the
4889     // requested vector load.
4890     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4891       return SDValue();
4892     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4893       return SDValue();
4894     LastLoadedElt = i;
4895   }
4896
4897   // If we have found an entire vector of loads and undefs, then return a large
4898   // load of the entire vector width starting at the base pointer.  If we found
4899   // consecutive loads for the low half, generate a vzext_load node.
4900   if (LastLoadedElt == NumElems - 1) {
4901     assert(LDBase && "Did not find base load for merging consecutive loads");
4902     EVT EltVT = LDBase->getValueType(0);
4903     // Ensure that the input vector size for the merged loads matches the
4904     // cumulative size of the input elements.
4905     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4906       return SDValue();
4907
4908     if (isAfterLegalize &&
4909         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4910       return SDValue();
4911
4912     SDValue NewLd = SDValue();
4913
4914     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4915                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4916                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4917                         LDBase->getAlignment());
4918
4919     if (LDBase->hasAnyUseOfValue(1)) {
4920       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4921                                      SDValue(LDBase, 1),
4922                                      SDValue(NewLd.getNode(), 1));
4923       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4924       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4925                              SDValue(NewLd.getNode(), 1));
4926     }
4927
4928     return NewLd;
4929   }
4930
4931   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4932   //of a v4i32 / v4f32. It's probably worth generalizing.
4933   EVT EltVT = VT.getVectorElementType();
4934   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4935       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4936     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4937     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4938     SDValue ResNode =
4939         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4940                                 LDBase->getPointerInfo(),
4941                                 LDBase->getAlignment(),
4942                                 false/*isVolatile*/, true/*ReadMem*/,
4943                                 false/*WriteMem*/);
4944
4945     // Make sure the newly-created LOAD is in the same position as LDBase in
4946     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4947     // update uses of LDBase's output chain to use the TokenFactor.
4948     if (LDBase->hasAnyUseOfValue(1)) {
4949       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4950                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4951       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4952       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4953                              SDValue(ResNode.getNode(), 1));
4954     }
4955
4956     return DAG.getBitcast(VT, ResNode);
4957   }
4958   return SDValue();
4959 }
4960
4961 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4962 /// to generate a splat value for the following cases:
4963 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4964 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4965 /// a scalar load, or a constant.
4966 /// The VBROADCAST node is returned when a pattern is found,
4967 /// or SDValue() otherwise.
4968 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4969                                     SelectionDAG &DAG) {
4970   // VBROADCAST requires AVX.
4971   // TODO: Splats could be generated for non-AVX CPUs using SSE
4972   // instructions, but there's less potential gain for only 128-bit vectors.
4973   if (!Subtarget->hasAVX())
4974     return SDValue();
4975
4976   MVT VT = Op.getSimpleValueType();
4977   SDLoc dl(Op);
4978
4979   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4980          "Unsupported vector type for broadcast.");
4981
4982   SDValue Ld;
4983   bool ConstSplatVal;
4984
4985   switch (Op.getOpcode()) {
4986     default:
4987       // Unknown pattern found.
4988       return SDValue();
4989
4990     case ISD::BUILD_VECTOR: {
4991       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4992       BitVector UndefElements;
4993       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4994
4995       // We need a splat of a single value to use broadcast, and it doesn't
4996       // make any sense if the value is only in one element of the vector.
4997       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4998         return SDValue();
4999
5000       Ld = Splat;
5001       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5002                        Ld.getOpcode() == ISD::ConstantFP);
5003
5004       // Make sure that all of the users of a non-constant load are from the
5005       // BUILD_VECTOR node.
5006       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5007         return SDValue();
5008       break;
5009     }
5010
5011     case ISD::VECTOR_SHUFFLE: {
5012       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5013
5014       // Shuffles must have a splat mask where the first element is
5015       // broadcasted.
5016       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5017         return SDValue();
5018
5019       SDValue Sc = Op.getOperand(0);
5020       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5021           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5022
5023         if (!Subtarget->hasInt256())
5024           return SDValue();
5025
5026         // Use the register form of the broadcast instruction available on AVX2.
5027         if (VT.getSizeInBits() >= 256)
5028           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5029         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5030       }
5031
5032       Ld = Sc.getOperand(0);
5033       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5034                        Ld.getOpcode() == ISD::ConstantFP);
5035
5036       // The scalar_to_vector node and the suspected
5037       // load node must have exactly one user.
5038       // Constants may have multiple users.
5039
5040       // AVX-512 has register version of the broadcast
5041       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5042         Ld.getValueType().getSizeInBits() >= 32;
5043       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5044           !hasRegVer))
5045         return SDValue();
5046       break;
5047     }
5048   }
5049
5050   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5051   bool IsGE256 = (VT.getSizeInBits() >= 256);
5052
5053   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5054   // instruction to save 8 or more bytes of constant pool data.
5055   // TODO: If multiple splats are generated to load the same constant,
5056   // it may be detrimental to overall size. There needs to be a way to detect
5057   // that condition to know if this is truly a size win.
5058   const Function *F = DAG.getMachineFunction().getFunction();
5059   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
5060
5061   // Handle broadcasting a single constant scalar from the constant pool
5062   // into a vector.
5063   // On Sandybridge (no AVX2), it is still better to load a constant vector
5064   // from the constant pool and not to broadcast it from a scalar.
5065   // But override that restriction when optimizing for size.
5066   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5067   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5068     EVT CVT = Ld.getValueType();
5069     assert(!CVT.isVector() && "Must not broadcast a vector type");
5070
5071     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5072     // For size optimization, also splat v2f64 and v2i64, and for size opt
5073     // with AVX2, also splat i8 and i16.
5074     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5075     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5076         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5077       const Constant *C = nullptr;
5078       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5079         C = CI->getConstantIntValue();
5080       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5081         C = CF->getConstantFPValue();
5082
5083       assert(C && "Invalid constant type");
5084
5085       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5086       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
5087       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5088       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5089                        MachinePointerInfo::getConstantPool(),
5090                        false, false, false, Alignment);
5091
5092       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5093     }
5094   }
5095
5096   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5097
5098   // Handle AVX2 in-register broadcasts.
5099   if (!IsLoad && Subtarget->hasInt256() &&
5100       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5101     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5102
5103   // The scalar source must be a normal load.
5104   if (!IsLoad)
5105     return SDValue();
5106
5107   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5108       (Subtarget->hasVLX() && ScalarSize == 64))
5109     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5110
5111   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5112   // double since there is no vbroadcastsd xmm
5113   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5114     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5115       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5116   }
5117
5118   // Unsupported broadcast.
5119   return SDValue();
5120 }
5121
5122 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5123 /// underlying vector and index.
5124 ///
5125 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5126 /// index.
5127 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5128                                          SDValue ExtIdx) {
5129   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5130   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5131     return Idx;
5132
5133   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5134   // lowered this:
5135   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5136   // to:
5137   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5138   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5139   //                           undef)
5140   //                       Constant<0>)
5141   // In this case the vector is the extract_subvector expression and the index
5142   // is 2, as specified by the shuffle.
5143   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5144   SDValue ShuffleVec = SVOp->getOperand(0);
5145   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5146   assert(ShuffleVecVT.getVectorElementType() ==
5147          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5148
5149   int ShuffleIdx = SVOp->getMaskElt(Idx);
5150   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5151     ExtractedFromVec = ShuffleVec;
5152     return ShuffleIdx;
5153   }
5154   return Idx;
5155 }
5156
5157 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5158   MVT VT = Op.getSimpleValueType();
5159
5160   // Skip if insert_vec_elt is not supported.
5161   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5162   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5163     return SDValue();
5164
5165   SDLoc DL(Op);
5166   unsigned NumElems = Op.getNumOperands();
5167
5168   SDValue VecIn1;
5169   SDValue VecIn2;
5170   SmallVector<unsigned, 4> InsertIndices;
5171   SmallVector<int, 8> Mask(NumElems, -1);
5172
5173   for (unsigned i = 0; i != NumElems; ++i) {
5174     unsigned Opc = Op.getOperand(i).getOpcode();
5175
5176     if (Opc == ISD::UNDEF)
5177       continue;
5178
5179     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5180       // Quit if more than 1 elements need inserting.
5181       if (InsertIndices.size() > 1)
5182         return SDValue();
5183
5184       InsertIndices.push_back(i);
5185       continue;
5186     }
5187
5188     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5189     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5190     // Quit if non-constant index.
5191     if (!isa<ConstantSDNode>(ExtIdx))
5192       return SDValue();
5193     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5194
5195     // Quit if extracted from vector of different type.
5196     if (ExtractedFromVec.getValueType() != VT)
5197       return SDValue();
5198
5199     if (!VecIn1.getNode())
5200       VecIn1 = ExtractedFromVec;
5201     else if (VecIn1 != ExtractedFromVec) {
5202       if (!VecIn2.getNode())
5203         VecIn2 = ExtractedFromVec;
5204       else if (VecIn2 != ExtractedFromVec)
5205         // Quit if more than 2 vectors to shuffle
5206         return SDValue();
5207     }
5208
5209     if (ExtractedFromVec == VecIn1)
5210       Mask[i] = Idx;
5211     else if (ExtractedFromVec == VecIn2)
5212       Mask[i] = Idx + NumElems;
5213   }
5214
5215   if (!VecIn1.getNode())
5216     return SDValue();
5217
5218   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5219   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5220   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5221     unsigned Idx = InsertIndices[i];
5222     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5223                      DAG.getIntPtrConstant(Idx, DL));
5224   }
5225
5226   return NV;
5227 }
5228
5229 static SDValue ConvertI1VectorToInterger(SDValue Op, SelectionDAG &DAG) {
5230   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5231          Op.getScalarValueSizeInBits() == 1 &&
5232          "Can not convert non-constant vector");
5233   uint64_t Immediate = 0;
5234   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5235     SDValue In = Op.getOperand(idx);
5236     if (In.getOpcode() != ISD::UNDEF)
5237       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5238   }
5239   SDLoc dl(Op);
5240   MVT VT =
5241    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5242   return DAG.getConstant(Immediate, dl, VT);
5243 }
5244 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5245 SDValue
5246 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5247
5248   MVT VT = Op.getSimpleValueType();
5249   assert((VT.getVectorElementType() == MVT::i1) &&
5250          "Unexpected type in LowerBUILD_VECTORvXi1!");
5251
5252   SDLoc dl(Op);
5253   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5254     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5255     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5256     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5257   }
5258
5259   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5260     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5261     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5262     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5263   }
5264
5265   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5266     SDValue Imm = ConvertI1VectorToInterger(Op, DAG);
5267     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5268       return DAG.getBitcast(VT, Imm);
5269     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5270     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5271                         DAG.getIntPtrConstant(0, dl));
5272   }
5273
5274   // Vector has one or more non-const elements
5275   uint64_t Immediate = 0;
5276   SmallVector<unsigned, 16> NonConstIdx;
5277   bool IsSplat = true;
5278   bool HasConstElts = false;
5279   int SplatIdx = -1;
5280   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5281     SDValue In = Op.getOperand(idx);
5282     if (In.getOpcode() == ISD::UNDEF)
5283       continue;
5284     if (!isa<ConstantSDNode>(In))
5285       NonConstIdx.push_back(idx);
5286     else {
5287       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5288       HasConstElts = true;
5289     }
5290     if (SplatIdx == -1)
5291       SplatIdx = idx;
5292     else if (In != Op.getOperand(SplatIdx))
5293       IsSplat = false;
5294   }
5295
5296   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5297   if (IsSplat)
5298     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5299                        DAG.getConstant(1, dl, VT),
5300                        DAG.getConstant(0, dl, VT));
5301
5302   // insert elements one by one
5303   SDValue DstVec;
5304   SDValue Imm;
5305   if (Immediate) {
5306     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5307     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5308   }
5309   else if (HasConstElts)
5310     Imm = DAG.getConstant(0, dl, VT);
5311   else
5312     Imm = DAG.getUNDEF(VT);
5313   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5314     DstVec = DAG.getBitcast(VT, Imm);
5315   else {
5316     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5317     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5318                          DAG.getIntPtrConstant(0, dl));
5319   }
5320
5321   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5322     unsigned InsertIdx = NonConstIdx[i];
5323     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5324                          Op.getOperand(InsertIdx),
5325                          DAG.getIntPtrConstant(InsertIdx, dl));
5326   }
5327   return DstVec;
5328 }
5329
5330 /// \brief Return true if \p N implements a horizontal binop and return the
5331 /// operands for the horizontal binop into V0 and V1.
5332 ///
5333 /// This is a helper function of LowerToHorizontalOp().
5334 /// This function checks that the build_vector \p N in input implements a
5335 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5336 /// operation to match.
5337 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5338 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5339 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5340 /// arithmetic sub.
5341 ///
5342 /// This function only analyzes elements of \p N whose indices are
5343 /// in range [BaseIdx, LastIdx).
5344 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5345                               SelectionDAG &DAG,
5346                               unsigned BaseIdx, unsigned LastIdx,
5347                               SDValue &V0, SDValue &V1) {
5348   EVT VT = N->getValueType(0);
5349
5350   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5351   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5352          "Invalid Vector in input!");
5353
5354   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5355   bool CanFold = true;
5356   unsigned ExpectedVExtractIdx = BaseIdx;
5357   unsigned NumElts = LastIdx - BaseIdx;
5358   V0 = DAG.getUNDEF(VT);
5359   V1 = DAG.getUNDEF(VT);
5360
5361   // Check if N implements a horizontal binop.
5362   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5363     SDValue Op = N->getOperand(i + BaseIdx);
5364
5365     // Skip UNDEFs.
5366     if (Op->getOpcode() == ISD::UNDEF) {
5367       // Update the expected vector extract index.
5368       if (i * 2 == NumElts)
5369         ExpectedVExtractIdx = BaseIdx;
5370       ExpectedVExtractIdx += 2;
5371       continue;
5372     }
5373
5374     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5375
5376     if (!CanFold)
5377       break;
5378
5379     SDValue Op0 = Op.getOperand(0);
5380     SDValue Op1 = Op.getOperand(1);
5381
5382     // Try to match the following pattern:
5383     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5384     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5385         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5386         Op0.getOperand(0) == Op1.getOperand(0) &&
5387         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5388         isa<ConstantSDNode>(Op1.getOperand(1)));
5389     if (!CanFold)
5390       break;
5391
5392     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5393     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5394
5395     if (i * 2 < NumElts) {
5396       if (V0.getOpcode() == ISD::UNDEF) {
5397         V0 = Op0.getOperand(0);
5398         if (V0.getValueType() != VT)
5399           return false;
5400       }
5401     } else {
5402       if (V1.getOpcode() == ISD::UNDEF) {
5403         V1 = Op0.getOperand(0);
5404         if (V1.getValueType() != VT)
5405           return false;
5406       }
5407       if (i * 2 == NumElts)
5408         ExpectedVExtractIdx = BaseIdx;
5409     }
5410
5411     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5412     if (I0 == ExpectedVExtractIdx)
5413       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5414     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5415       // Try to match the following dag sequence:
5416       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5417       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5418     } else
5419       CanFold = false;
5420
5421     ExpectedVExtractIdx += 2;
5422   }
5423
5424   return CanFold;
5425 }
5426
5427 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5428 /// a concat_vector.
5429 ///
5430 /// This is a helper function of LowerToHorizontalOp().
5431 /// This function expects two 256-bit vectors called V0 and V1.
5432 /// At first, each vector is split into two separate 128-bit vectors.
5433 /// Then, the resulting 128-bit vectors are used to implement two
5434 /// horizontal binary operations.
5435 ///
5436 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5437 ///
5438 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5439 /// the two new horizontal binop.
5440 /// When Mode is set, the first horizontal binop dag node would take as input
5441 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5442 /// horizontal binop dag node would take as input the lower 128-bit of V1
5443 /// and the upper 128-bit of V1.
5444 ///   Example:
5445 ///     HADD V0_LO, V0_HI
5446 ///     HADD V1_LO, V1_HI
5447 ///
5448 /// Otherwise, the first horizontal binop dag node takes as input the lower
5449 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5450 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5451 ///   Example:
5452 ///     HADD V0_LO, V1_LO
5453 ///     HADD V0_HI, V1_HI
5454 ///
5455 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5456 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5457 /// the upper 128-bits of the result.
5458 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5459                                      SDLoc DL, SelectionDAG &DAG,
5460                                      unsigned X86Opcode, bool Mode,
5461                                      bool isUndefLO, bool isUndefHI) {
5462   EVT VT = V0.getValueType();
5463   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5464          "Invalid nodes in input!");
5465
5466   unsigned NumElts = VT.getVectorNumElements();
5467   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5468   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5469   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5470   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5471   EVT NewVT = V0_LO.getValueType();
5472
5473   SDValue LO = DAG.getUNDEF(NewVT);
5474   SDValue HI = DAG.getUNDEF(NewVT);
5475
5476   if (Mode) {
5477     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5478     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5479       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5480     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5481       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5482   } else {
5483     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5484     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5485                        V1_LO->getOpcode() != ISD::UNDEF))
5486       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5487
5488     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5489                        V1_HI->getOpcode() != ISD::UNDEF))
5490       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5491   }
5492
5493   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5494 }
5495
5496 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5497 /// node.
5498 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5499                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5500   EVT VT = BV->getValueType(0);
5501   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5502       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5503     return SDValue();
5504
5505   SDLoc DL(BV);
5506   unsigned NumElts = VT.getVectorNumElements();
5507   SDValue InVec0 = DAG.getUNDEF(VT);
5508   SDValue InVec1 = DAG.getUNDEF(VT);
5509
5510   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5511           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5512
5513   // Odd-numbered elements in the input build vector are obtained from
5514   // adding two integer/float elements.
5515   // Even-numbered elements in the input build vector are obtained from
5516   // subtracting two integer/float elements.
5517   unsigned ExpectedOpcode = ISD::FSUB;
5518   unsigned NextExpectedOpcode = ISD::FADD;
5519   bool AddFound = false;
5520   bool SubFound = false;
5521
5522   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5523     SDValue Op = BV->getOperand(i);
5524
5525     // Skip 'undef' values.
5526     unsigned Opcode = Op.getOpcode();
5527     if (Opcode == ISD::UNDEF) {
5528       std::swap(ExpectedOpcode, NextExpectedOpcode);
5529       continue;
5530     }
5531
5532     // Early exit if we found an unexpected opcode.
5533     if (Opcode != ExpectedOpcode)
5534       return SDValue();
5535
5536     SDValue Op0 = Op.getOperand(0);
5537     SDValue Op1 = Op.getOperand(1);
5538
5539     // Try to match the following pattern:
5540     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5541     // Early exit if we cannot match that sequence.
5542     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5543         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5544         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5545         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5546         Op0.getOperand(1) != Op1.getOperand(1))
5547       return SDValue();
5548
5549     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5550     if (I0 != i)
5551       return SDValue();
5552
5553     // We found a valid add/sub node. Update the information accordingly.
5554     if (i & 1)
5555       AddFound = true;
5556     else
5557       SubFound = true;
5558
5559     // Update InVec0 and InVec1.
5560     if (InVec0.getOpcode() == ISD::UNDEF) {
5561       InVec0 = Op0.getOperand(0);
5562       if (InVec0.getValueType() != VT)
5563         return SDValue();
5564     }
5565     if (InVec1.getOpcode() == ISD::UNDEF) {
5566       InVec1 = Op1.getOperand(0);
5567       if (InVec1.getValueType() != VT)
5568         return SDValue();
5569     }
5570
5571     // Make sure that operands in input to each add/sub node always
5572     // come from a same pair of vectors.
5573     if (InVec0 != Op0.getOperand(0)) {
5574       if (ExpectedOpcode == ISD::FSUB)
5575         return SDValue();
5576
5577       // FADD is commutable. Try to commute the operands
5578       // and then test again.
5579       std::swap(Op0, Op1);
5580       if (InVec0 != Op0.getOperand(0))
5581         return SDValue();
5582     }
5583
5584     if (InVec1 != Op1.getOperand(0))
5585       return SDValue();
5586
5587     // Update the pair of expected opcodes.
5588     std::swap(ExpectedOpcode, NextExpectedOpcode);
5589   }
5590
5591   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5592   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5593       InVec1.getOpcode() != ISD::UNDEF)
5594     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5595
5596   return SDValue();
5597 }
5598
5599 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5600 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5601                                    const X86Subtarget *Subtarget,
5602                                    SelectionDAG &DAG) {
5603   EVT VT = BV->getValueType(0);
5604   unsigned NumElts = VT.getVectorNumElements();
5605   unsigned NumUndefsLO = 0;
5606   unsigned NumUndefsHI = 0;
5607   unsigned Half = NumElts/2;
5608
5609   // Count the number of UNDEF operands in the build_vector in input.
5610   for (unsigned i = 0, e = Half; i != e; ++i)
5611     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5612       NumUndefsLO++;
5613
5614   for (unsigned i = Half, e = NumElts; i != e; ++i)
5615     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5616       NumUndefsHI++;
5617
5618   // Early exit if this is either a build_vector of all UNDEFs or all the
5619   // operands but one are UNDEF.
5620   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5621     return SDValue();
5622
5623   SDLoc DL(BV);
5624   SDValue InVec0, InVec1;
5625   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5626     // Try to match an SSE3 float HADD/HSUB.
5627     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5628       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5629
5630     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5631       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5632   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5633     // Try to match an SSSE3 integer HADD/HSUB.
5634     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5635       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5636
5637     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5638       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5639   }
5640
5641   if (!Subtarget->hasAVX())
5642     return SDValue();
5643
5644   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5645     // Try to match an AVX horizontal add/sub of packed single/double
5646     // precision floating point values from 256-bit vectors.
5647     SDValue InVec2, InVec3;
5648     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5649         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5650         ((InVec0.getOpcode() == ISD::UNDEF ||
5651           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5652         ((InVec1.getOpcode() == ISD::UNDEF ||
5653           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5654       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5655
5656     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5657         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5658         ((InVec0.getOpcode() == ISD::UNDEF ||
5659           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5660         ((InVec1.getOpcode() == ISD::UNDEF ||
5661           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5662       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5663   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5664     // Try to match an AVX2 horizontal add/sub of signed integers.
5665     SDValue InVec2, InVec3;
5666     unsigned X86Opcode;
5667     bool CanFold = true;
5668
5669     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5670         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5671         ((InVec0.getOpcode() == ISD::UNDEF ||
5672           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5673         ((InVec1.getOpcode() == ISD::UNDEF ||
5674           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5675       X86Opcode = X86ISD::HADD;
5676     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5677         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5678         ((InVec0.getOpcode() == ISD::UNDEF ||
5679           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5680         ((InVec1.getOpcode() == ISD::UNDEF ||
5681           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5682       X86Opcode = X86ISD::HSUB;
5683     else
5684       CanFold = false;
5685
5686     if (CanFold) {
5687       // Fold this build_vector into a single horizontal add/sub.
5688       // Do this only if the target has AVX2.
5689       if (Subtarget->hasAVX2())
5690         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5691
5692       // Do not try to expand this build_vector into a pair of horizontal
5693       // add/sub if we can emit a pair of scalar add/sub.
5694       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5695         return SDValue();
5696
5697       // Convert this build_vector into a pair of horizontal binop followed by
5698       // a concat vector.
5699       bool isUndefLO = NumUndefsLO == Half;
5700       bool isUndefHI = NumUndefsHI == Half;
5701       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5702                                    isUndefLO, isUndefHI);
5703     }
5704   }
5705
5706   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5707        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5708     unsigned X86Opcode;
5709     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5710       X86Opcode = X86ISD::HADD;
5711     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5712       X86Opcode = X86ISD::HSUB;
5713     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5714       X86Opcode = X86ISD::FHADD;
5715     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5716       X86Opcode = X86ISD::FHSUB;
5717     else
5718       return SDValue();
5719
5720     // Don't try to expand this build_vector into a pair of horizontal add/sub
5721     // if we can simply emit a pair of scalar add/sub.
5722     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5723       return SDValue();
5724
5725     // Convert this build_vector into two horizontal add/sub followed by
5726     // a concat vector.
5727     bool isUndefLO = NumUndefsLO == Half;
5728     bool isUndefHI = NumUndefsHI == Half;
5729     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5730                                  isUndefLO, isUndefHI);
5731   }
5732
5733   return SDValue();
5734 }
5735
5736 SDValue
5737 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5738   SDLoc dl(Op);
5739
5740   MVT VT = Op.getSimpleValueType();
5741   MVT ExtVT = VT.getVectorElementType();
5742   unsigned NumElems = Op.getNumOperands();
5743
5744   // Generate vectors for predicate vectors.
5745   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5746     return LowerBUILD_VECTORvXi1(Op, DAG);
5747
5748   // Vectors containing all zeros can be matched by pxor and xorps later
5749   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5750     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5751     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5752     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5753       return Op;
5754
5755     return getZeroVector(VT, Subtarget, DAG, dl);
5756   }
5757
5758   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5759   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5760   // vpcmpeqd on 256-bit vectors.
5761   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5762     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5763       return Op;
5764
5765     if (!VT.is512BitVector())
5766       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5767   }
5768
5769   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
5770   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
5771     return AddSub;
5772   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
5773     return HorizontalOp;
5774   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
5775     return Broadcast;
5776
5777   unsigned EVTBits = ExtVT.getSizeInBits();
5778
5779   unsigned NumZero  = 0;
5780   unsigned NumNonZero = 0;
5781   unsigned NonZeros = 0;
5782   bool IsAllConstants = true;
5783   SmallSet<SDValue, 8> Values;
5784   for (unsigned i = 0; i < NumElems; ++i) {
5785     SDValue Elt = Op.getOperand(i);
5786     if (Elt.getOpcode() == ISD::UNDEF)
5787       continue;
5788     Values.insert(Elt);
5789     if (Elt.getOpcode() != ISD::Constant &&
5790         Elt.getOpcode() != ISD::ConstantFP)
5791       IsAllConstants = false;
5792     if (X86::isZeroNode(Elt))
5793       NumZero++;
5794     else {
5795       NonZeros |= (1 << i);
5796       NumNonZero++;
5797     }
5798   }
5799
5800   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5801   if (NumNonZero == 0)
5802     return DAG.getUNDEF(VT);
5803
5804   // Special case for single non-zero, non-undef, element.
5805   if (NumNonZero == 1) {
5806     unsigned Idx = countTrailingZeros(NonZeros);
5807     SDValue Item = Op.getOperand(Idx);
5808
5809     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5810     // the value are obviously zero, truncate the value to i32 and do the
5811     // insertion that way.  Only do this if the value is non-constant or if the
5812     // value is a constant being inserted into element 0.  It is cheaper to do
5813     // a constant pool load than it is to do a movd + shuffle.
5814     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5815         (!IsAllConstants || Idx == 0)) {
5816       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5817         // Handle SSE only.
5818         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5819         EVT VecVT = MVT::v4i32;
5820
5821         // Truncate the value (which may itself be a constant) to i32, and
5822         // convert it to a vector with movd (S2V+shuffle to zero extend).
5823         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5824         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5825         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
5826                                       Item, Idx * 2, true, Subtarget, DAG));
5827       }
5828     }
5829
5830     // If we have a constant or non-constant insertion into the low element of
5831     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5832     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5833     // depending on what the source datatype is.
5834     if (Idx == 0) {
5835       if (NumZero == 0)
5836         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5837
5838       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5839           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5840         if (VT.is512BitVector()) {
5841           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5842           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5843                              Item, DAG.getIntPtrConstant(0, dl));
5844         }
5845         assert((VT.is128BitVector() || VT.is256BitVector()) &&
5846                "Expected an SSE value type!");
5847         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5848         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5849         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5850       }
5851
5852       // We can't directly insert an i8 or i16 into a vector, so zero extend
5853       // it to i32 first.
5854       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5855         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5856         if (VT.is256BitVector()) {
5857           if (Subtarget->hasAVX()) {
5858             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
5859             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5860           } else {
5861             // Without AVX, we need to extend to a 128-bit vector and then
5862             // insert into the 256-bit vector.
5863             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5864             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5865             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5866           }
5867         } else {
5868           assert(VT.is128BitVector() && "Expected an SSE value type!");
5869           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5870           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5871         }
5872         return DAG.getBitcast(VT, Item);
5873       }
5874     }
5875
5876     // Is it a vector logical left shift?
5877     if (NumElems == 2 && Idx == 1 &&
5878         X86::isZeroNode(Op.getOperand(0)) &&
5879         !X86::isZeroNode(Op.getOperand(1))) {
5880       unsigned NumBits = VT.getSizeInBits();
5881       return getVShift(true, VT,
5882                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5883                                    VT, Op.getOperand(1)),
5884                        NumBits/2, DAG, *this, dl);
5885     }
5886
5887     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5888       return SDValue();
5889
5890     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5891     // is a non-constant being inserted into an element other than the low one,
5892     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5893     // movd/movss) to move this into the low element, then shuffle it into
5894     // place.
5895     if (EVTBits == 32) {
5896       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5897       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5898     }
5899   }
5900
5901   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5902   if (Values.size() == 1) {
5903     if (EVTBits == 32) {
5904       // Instead of a shuffle like this:
5905       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5906       // Check if it's possible to issue this instead.
5907       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5908       unsigned Idx = countTrailingZeros(NonZeros);
5909       SDValue Item = Op.getOperand(Idx);
5910       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5911         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5912     }
5913     return SDValue();
5914   }
5915
5916   // A vector full of immediates; various special cases are already
5917   // handled, so this is best done with a single constant-pool load.
5918   if (IsAllConstants)
5919     return SDValue();
5920
5921   // For AVX-length vectors, see if we can use a vector load to get all of the
5922   // elements, otherwise build the individual 128-bit pieces and use
5923   // shuffles to put them in place.
5924   if (VT.is256BitVector() || VT.is512BitVector()) {
5925     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5926
5927     // Check for a build vector of consecutive loads.
5928     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5929       return LD;
5930
5931     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5932
5933     // Build both the lower and upper subvector.
5934     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5935                                 makeArrayRef(&V[0], NumElems/2));
5936     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5937                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5938
5939     // Recreate the wider vector with the lower and upper part.
5940     if (VT.is256BitVector())
5941       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5942     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5943   }
5944
5945   // Let legalizer expand 2-wide build_vectors.
5946   if (EVTBits == 64) {
5947     if (NumNonZero == 1) {
5948       // One half is zero or undef.
5949       unsigned Idx = countTrailingZeros(NonZeros);
5950       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5951                                  Op.getOperand(Idx));
5952       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5953     }
5954     return SDValue();
5955   }
5956
5957   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5958   if (EVTBits == 8 && NumElems == 16)
5959     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5960                                         Subtarget, *this))
5961       return V;
5962
5963   if (EVTBits == 16 && NumElems == 8)
5964     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5965                                       Subtarget, *this))
5966       return V;
5967
5968   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5969   if (EVTBits == 32 && NumElems == 4)
5970     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
5971       return V;
5972
5973   // If element VT is == 32 bits, turn it into a number of shuffles.
5974   SmallVector<SDValue, 8> V(NumElems);
5975   if (NumElems == 4 && NumZero > 0) {
5976     for (unsigned i = 0; i < 4; ++i) {
5977       bool isZero = !(NonZeros & (1 << i));
5978       if (isZero)
5979         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5980       else
5981         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5982     }
5983
5984     for (unsigned i = 0; i < 2; ++i) {
5985       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5986         default: break;
5987         case 0:
5988           V[i] = V[i*2];  // Must be a zero vector.
5989           break;
5990         case 1:
5991           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5992           break;
5993         case 2:
5994           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5995           break;
5996         case 3:
5997           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5998           break;
5999       }
6000     }
6001
6002     bool Reverse1 = (NonZeros & 0x3) == 2;
6003     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6004     int MaskVec[] = {
6005       Reverse1 ? 1 : 0,
6006       Reverse1 ? 0 : 1,
6007       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6008       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6009     };
6010     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6011   }
6012
6013   if (Values.size() > 1 && VT.is128BitVector()) {
6014     // Check for a build vector of consecutive loads.
6015     for (unsigned i = 0; i < NumElems; ++i)
6016       V[i] = Op.getOperand(i);
6017
6018     // Check for elements which are consecutive loads.
6019     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6020       return LD;
6021
6022     // Check for a build vector from mostly shuffle plus few inserting.
6023     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6024       return Sh;
6025
6026     // For SSE 4.1, use insertps to put the high elements into the low element.
6027     if (Subtarget->hasSSE41()) {
6028       SDValue Result;
6029       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6030         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6031       else
6032         Result = DAG.getUNDEF(VT);
6033
6034       for (unsigned i = 1; i < NumElems; ++i) {
6035         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6036         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6037                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6038       }
6039       return Result;
6040     }
6041
6042     // Otherwise, expand into a number of unpckl*, start by extending each of
6043     // our (non-undef) elements to the full vector width with the element in the
6044     // bottom slot of the vector (which generates no code for SSE).
6045     for (unsigned i = 0; i < NumElems; ++i) {
6046       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6047         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6048       else
6049         V[i] = DAG.getUNDEF(VT);
6050     }
6051
6052     // Next, we iteratively mix elements, e.g. for v4f32:
6053     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6054     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6055     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6056     unsigned EltStride = NumElems >> 1;
6057     while (EltStride != 0) {
6058       for (unsigned i = 0; i < EltStride; ++i) {
6059         // If V[i+EltStride] is undef and this is the first round of mixing,
6060         // then it is safe to just drop this shuffle: V[i] is already in the
6061         // right place, the one element (since it's the first round) being
6062         // inserted as undef can be dropped.  This isn't safe for successive
6063         // rounds because they will permute elements within both vectors.
6064         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6065             EltStride == NumElems/2)
6066           continue;
6067
6068         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6069       }
6070       EltStride >>= 1;
6071     }
6072     return V[0];
6073   }
6074   return SDValue();
6075 }
6076
6077 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
6078 // to create 256-bit vectors from two other 128-bit ones.
6079 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6080   SDLoc dl(Op);
6081   MVT ResVT = Op.getSimpleValueType();
6082
6083   assert((ResVT.is256BitVector() ||
6084           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6085
6086   SDValue V1 = Op.getOperand(0);
6087   SDValue V2 = Op.getOperand(1);
6088   unsigned NumElems = ResVT.getVectorNumElements();
6089   if (ResVT.is256BitVector())
6090     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6091
6092   if (Op.getNumOperands() == 4) {
6093     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6094                                 ResVT.getVectorNumElements()/2);
6095     SDValue V3 = Op.getOperand(2);
6096     SDValue V4 = Op.getOperand(3);
6097     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6098       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6099   }
6100   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6101 }
6102
6103 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6104                                        const X86Subtarget *Subtarget,
6105                                        SelectionDAG & DAG) {
6106   SDLoc dl(Op);
6107   MVT ResVT = Op.getSimpleValueType();
6108   unsigned NumOfOperands = Op.getNumOperands();
6109
6110   assert(isPowerOf2_32(NumOfOperands) &&
6111          "Unexpected number of operands in CONCAT_VECTORS");
6112
6113   if (NumOfOperands > 2) {
6114     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6115                                   ResVT.getVectorNumElements()/2);
6116     SmallVector<SDValue, 2> Ops;
6117     for (unsigned i = 0; i < NumOfOperands/2; i++)
6118       Ops.push_back(Op.getOperand(i));
6119     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6120     Ops.clear();
6121     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6122       Ops.push_back(Op.getOperand(i));
6123     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6124     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6125   }
6126
6127   SDValue V1 = Op.getOperand(0);
6128   SDValue V2 = Op.getOperand(1);
6129   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6130   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6131
6132   if (IsZeroV1 && IsZeroV2)
6133     return getZeroVector(ResVT, Subtarget, DAG, dl);
6134
6135   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6136   SDValue Undef = DAG.getUNDEF(ResVT);
6137   unsigned NumElems = ResVT.getVectorNumElements();
6138   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6139
6140   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6141   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6142   if (IsZeroV1)
6143     return V2;
6144
6145   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6146   // Zero the upper bits of V1
6147   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6148   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6149   if (IsZeroV2)
6150     return V1;
6151   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6152 }
6153
6154 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6155                                    const X86Subtarget *Subtarget,
6156                                    SelectionDAG &DAG) {
6157   MVT VT = Op.getSimpleValueType();
6158   if (VT.getVectorElementType() == MVT::i1)
6159     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6160
6161   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6162          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6163           Op.getNumOperands() == 4)));
6164
6165   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6166   // from two other 128-bit ones.
6167
6168   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6169   return LowerAVXCONCAT_VECTORS(Op, DAG);
6170 }
6171
6172
6173 //===----------------------------------------------------------------------===//
6174 // Vector shuffle lowering
6175 //
6176 // This is an experimental code path for lowering vector shuffles on x86. It is
6177 // designed to handle arbitrary vector shuffles and blends, gracefully
6178 // degrading performance as necessary. It works hard to recognize idiomatic
6179 // shuffles and lower them to optimal instruction patterns without leaving
6180 // a framework that allows reasonably efficient handling of all vector shuffle
6181 // patterns.
6182 //===----------------------------------------------------------------------===//
6183
6184 /// \brief Tiny helper function to identify a no-op mask.
6185 ///
6186 /// This is a somewhat boring predicate function. It checks whether the mask
6187 /// array input, which is assumed to be a single-input shuffle mask of the kind
6188 /// used by the X86 shuffle instructions (not a fully general
6189 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6190 /// in-place shuffle are 'no-op's.
6191 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6192   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6193     if (Mask[i] != -1 && Mask[i] != i)
6194       return false;
6195   return true;
6196 }
6197
6198 /// \brief Helper function to classify a mask as a single-input mask.
6199 ///
6200 /// This isn't a generic single-input test because in the vector shuffle
6201 /// lowering we canonicalize single inputs to be the first input operand. This
6202 /// means we can more quickly test for a single input by only checking whether
6203 /// an input from the second operand exists. We also assume that the size of
6204 /// mask corresponds to the size of the input vectors which isn't true in the
6205 /// fully general case.
6206 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6207   for (int M : Mask)
6208     if (M >= (int)Mask.size())
6209       return false;
6210   return true;
6211 }
6212
6213 /// \brief Test whether there are elements crossing 128-bit lanes in this
6214 /// shuffle mask.
6215 ///
6216 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6217 /// and we routinely test for these.
6218 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6219   int LaneSize = 128 / VT.getScalarSizeInBits();
6220   int Size = Mask.size();
6221   for (int i = 0; i < Size; ++i)
6222     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6223       return true;
6224   return false;
6225 }
6226
6227 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6228 ///
6229 /// This checks a shuffle mask to see if it is performing the same
6230 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6231 /// that it is also not lane-crossing. It may however involve a blend from the
6232 /// same lane of a second vector.
6233 ///
6234 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6235 /// non-trivial to compute in the face of undef lanes. The representation is
6236 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6237 /// entries from both V1 and V2 inputs to the wider mask.
6238 static bool
6239 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6240                                 SmallVectorImpl<int> &RepeatedMask) {
6241   int LaneSize = 128 / VT.getScalarSizeInBits();
6242   RepeatedMask.resize(LaneSize, -1);
6243   int Size = Mask.size();
6244   for (int i = 0; i < Size; ++i) {
6245     if (Mask[i] < 0)
6246       continue;
6247     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6248       // This entry crosses lanes, so there is no way to model this shuffle.
6249       return false;
6250
6251     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6252     if (RepeatedMask[i % LaneSize] == -1)
6253       // This is the first non-undef entry in this slot of a 128-bit lane.
6254       RepeatedMask[i % LaneSize] =
6255           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6256     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6257       // Found a mismatch with the repeated mask.
6258       return false;
6259   }
6260   return true;
6261 }
6262
6263 /// \brief Test whether a shuffle mask is equivalent within each 256-bit lane.
6264 ///
6265 /// This checks a shuffle mask to see if it is performing the same
6266 /// 256-bit lane-relative shuffle in each 256-bit lane. This trivially implies
6267 /// that it is also not lane-crossing. It may however involve a blend from the
6268 /// same lane of a second vector.
6269 ///
6270 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6271 /// non-trivial to compute in the face of undef lanes. The representation is
6272 /// *not* suitable for use with existing 256-bit shuffles as it will contain
6273 /// entries from both V1 and V2 inputs to the wider mask.
6274 static bool
6275 is256BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6276                                 SmallVectorImpl<int> &RepeatedMask) {
6277   int LaneSize = 256 / VT.getScalarSizeInBits();
6278   RepeatedMask.resize(LaneSize, -1);
6279   int Size = Mask.size();
6280   for (int i = 0; i < Size; ++i) {
6281     if (Mask[i] < 0)
6282       continue;
6283     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6284       // This entry crosses lanes, so there is no way to model this shuffle.
6285       return false;
6286
6287     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6288     if (RepeatedMask[i % LaneSize] == -1)
6289       // This is the first non-undef entry in this slot of a 256-bit lane.
6290       RepeatedMask[i % LaneSize] =
6291           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6292     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6293       // Found a mismatch with the repeated mask.
6294       return false;
6295   }
6296   return true;
6297 }
6298
6299 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6300 /// arguments.
6301 ///
6302 /// This is a fast way to test a shuffle mask against a fixed pattern:
6303 ///
6304 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6305 ///
6306 /// It returns true if the mask is exactly as wide as the argument list, and
6307 /// each element of the mask is either -1 (signifying undef) or the value given
6308 /// in the argument.
6309 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6310                                 ArrayRef<int> ExpectedMask) {
6311   if (Mask.size() != ExpectedMask.size())
6312     return false;
6313
6314   int Size = Mask.size();
6315
6316   // If the values are build vectors, we can look through them to find
6317   // equivalent inputs that make the shuffles equivalent.
6318   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6319   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6320
6321   for (int i = 0; i < Size; ++i)
6322     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6323       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6324       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6325       if (!MaskBV || !ExpectedBV ||
6326           MaskBV->getOperand(Mask[i] % Size) !=
6327               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6328         return false;
6329     }
6330
6331   return true;
6332 }
6333
6334 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6335 ///
6336 /// This helper function produces an 8-bit shuffle immediate corresponding to
6337 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6338 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6339 /// example.
6340 ///
6341 /// NB: We rely heavily on "undef" masks preserving the input lane.
6342 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6343                                           SelectionDAG &DAG) {
6344   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6345   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6346   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6347   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6348   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6349
6350   unsigned Imm = 0;
6351   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6352   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6353   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6354   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6355   return DAG.getConstant(Imm, DL, MVT::i8);
6356 }
6357
6358 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6359 ///
6360 /// This is used as a fallback approach when first class blend instructions are
6361 /// unavailable. Currently it is only suitable for integer vectors, but could
6362 /// be generalized for floating point vectors if desirable.
6363 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6364                                             SDValue V2, ArrayRef<int> Mask,
6365                                             SelectionDAG &DAG) {
6366   assert(VT.isInteger() && "Only supports integer vector types!");
6367   MVT EltVT = VT.getScalarType();
6368   int NumEltBits = EltVT.getSizeInBits();
6369   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6370   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6371                                     EltVT);
6372   SmallVector<SDValue, 16> MaskOps;
6373   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6374     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6375       return SDValue(); // Shuffled input!
6376     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6377   }
6378
6379   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6380   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6381   // We have to cast V2 around.
6382   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6383   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6384                                       DAG.getBitcast(MaskVT, V1Mask),
6385                                       DAG.getBitcast(MaskVT, V2)));
6386   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6387 }
6388
6389 /// \brief Try to emit a blend instruction for a shuffle.
6390 ///
6391 /// This doesn't do any checks for the availability of instructions for blending
6392 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6393 /// be matched in the backend with the type given. What it does check for is
6394 /// that the shuffle mask is in fact a blend.
6395 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6396                                          SDValue V2, ArrayRef<int> Mask,
6397                                          const X86Subtarget *Subtarget,
6398                                          SelectionDAG &DAG) {
6399   unsigned BlendMask = 0;
6400   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6401     if (Mask[i] >= Size) {
6402       if (Mask[i] != i + Size)
6403         return SDValue(); // Shuffled V2 input!
6404       BlendMask |= 1u << i;
6405       continue;
6406     }
6407     if (Mask[i] >= 0 && Mask[i] != i)
6408       return SDValue(); // Shuffled V1 input!
6409   }
6410   switch (VT.SimpleTy) {
6411   case MVT::v2f64:
6412   case MVT::v4f32:
6413   case MVT::v4f64:
6414   case MVT::v8f32:
6415     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6416                        DAG.getConstant(BlendMask, DL, MVT::i8));
6417
6418   case MVT::v4i64:
6419   case MVT::v8i32:
6420     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6421     // FALLTHROUGH
6422   case MVT::v2i64:
6423   case MVT::v4i32:
6424     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6425     // that instruction.
6426     if (Subtarget->hasAVX2()) {
6427       // Scale the blend by the number of 32-bit dwords per element.
6428       int Scale =  VT.getScalarSizeInBits() / 32;
6429       BlendMask = 0;
6430       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6431         if (Mask[i] >= Size)
6432           for (int j = 0; j < Scale; ++j)
6433             BlendMask |= 1u << (i * Scale + j);
6434
6435       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6436       V1 = DAG.getBitcast(BlendVT, V1);
6437       V2 = DAG.getBitcast(BlendVT, V2);
6438       return DAG.getBitcast(
6439           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6440                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6441     }
6442     // FALLTHROUGH
6443   case MVT::v8i16: {
6444     // For integer shuffles we need to expand the mask and cast the inputs to
6445     // v8i16s prior to blending.
6446     int Scale = 8 / VT.getVectorNumElements();
6447     BlendMask = 0;
6448     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6449       if (Mask[i] >= Size)
6450         for (int j = 0; j < Scale; ++j)
6451           BlendMask |= 1u << (i * Scale + j);
6452
6453     V1 = DAG.getBitcast(MVT::v8i16, V1);
6454     V2 = DAG.getBitcast(MVT::v8i16, V2);
6455     return DAG.getBitcast(VT,
6456                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6457                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6458   }
6459
6460   case MVT::v16i16: {
6461     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6462     SmallVector<int, 8> RepeatedMask;
6463     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6464       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6465       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6466       BlendMask = 0;
6467       for (int i = 0; i < 8; ++i)
6468         if (RepeatedMask[i] >= 16)
6469           BlendMask |= 1u << i;
6470       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6471                          DAG.getConstant(BlendMask, DL, MVT::i8));
6472     }
6473   }
6474     // FALLTHROUGH
6475   case MVT::v16i8:
6476   case MVT::v32i8: {
6477     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6478            "256-bit byte-blends require AVX2 support!");
6479
6480     // Scale the blend by the number of bytes per element.
6481     int Scale = VT.getScalarSizeInBits() / 8;
6482
6483     // This form of blend is always done on bytes. Compute the byte vector
6484     // type.
6485     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6486
6487     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6488     // mix of LLVM's code generator and the x86 backend. We tell the code
6489     // generator that boolean values in the elements of an x86 vector register
6490     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6491     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6492     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6493     // of the element (the remaining are ignored) and 0 in that high bit would
6494     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6495     // the LLVM model for boolean values in vector elements gets the relevant
6496     // bit set, it is set backwards and over constrained relative to x86's
6497     // actual model.
6498     SmallVector<SDValue, 32> VSELECTMask;
6499     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6500       for (int j = 0; j < Scale; ++j)
6501         VSELECTMask.push_back(
6502             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6503                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6504                                           MVT::i8));
6505
6506     V1 = DAG.getBitcast(BlendVT, V1);
6507     V2 = DAG.getBitcast(BlendVT, V2);
6508     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6509                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6510                                                       BlendVT, VSELECTMask),
6511                                           V1, V2));
6512   }
6513
6514   default:
6515     llvm_unreachable("Not a supported integer vector type!");
6516   }
6517 }
6518
6519 /// \brief Try to lower as a blend of elements from two inputs followed by
6520 /// a single-input permutation.
6521 ///
6522 /// This matches the pattern where we can blend elements from two inputs and
6523 /// then reduce the shuffle to a single-input permutation.
6524 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6525                                                    SDValue V2,
6526                                                    ArrayRef<int> Mask,
6527                                                    SelectionDAG &DAG) {
6528   // We build up the blend mask while checking whether a blend is a viable way
6529   // to reduce the shuffle.
6530   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6531   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6532
6533   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6534     if (Mask[i] < 0)
6535       continue;
6536
6537     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6538
6539     if (BlendMask[Mask[i] % Size] == -1)
6540       BlendMask[Mask[i] % Size] = Mask[i];
6541     else if (BlendMask[Mask[i] % Size] != Mask[i])
6542       return SDValue(); // Can't blend in the needed input!
6543
6544     PermuteMask[i] = Mask[i] % Size;
6545   }
6546
6547   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6548   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6549 }
6550
6551 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6552 /// blends and permutes.
6553 ///
6554 /// This matches the extremely common pattern for handling combined
6555 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6556 /// operations. It will try to pick the best arrangement of shuffles and
6557 /// blends.
6558 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6559                                                           SDValue V1,
6560                                                           SDValue V2,
6561                                                           ArrayRef<int> Mask,
6562                                                           SelectionDAG &DAG) {
6563   // Shuffle the input elements into the desired positions in V1 and V2 and
6564   // blend them together.
6565   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6566   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6567   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6568   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6569     if (Mask[i] >= 0 && Mask[i] < Size) {
6570       V1Mask[i] = Mask[i];
6571       BlendMask[i] = i;
6572     } else if (Mask[i] >= Size) {
6573       V2Mask[i] = Mask[i] - Size;
6574       BlendMask[i] = i + Size;
6575     }
6576
6577   // Try to lower with the simpler initial blend strategy unless one of the
6578   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6579   // shuffle may be able to fold with a load or other benefit. However, when
6580   // we'll have to do 2x as many shuffles in order to achieve this, blending
6581   // first is a better strategy.
6582   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6583     if (SDValue BlendPerm =
6584             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6585       return BlendPerm;
6586
6587   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6588   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6589   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6590 }
6591
6592 /// \brief Try to lower a vector shuffle as a byte rotation.
6593 ///
6594 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6595 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6596 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6597 /// try to generically lower a vector shuffle through such an pattern. It
6598 /// does not check for the profitability of lowering either as PALIGNR or
6599 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6600 /// This matches shuffle vectors that look like:
6601 ///
6602 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6603 ///
6604 /// Essentially it concatenates V1 and V2, shifts right by some number of
6605 /// elements, and takes the low elements as the result. Note that while this is
6606 /// specified as a *right shift* because x86 is little-endian, it is a *left
6607 /// rotate* of the vector lanes.
6608 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6609                                               SDValue V2,
6610                                               ArrayRef<int> Mask,
6611                                               const X86Subtarget *Subtarget,
6612                                               SelectionDAG &DAG) {
6613   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6614
6615   int NumElts = Mask.size();
6616   int NumLanes = VT.getSizeInBits() / 128;
6617   int NumLaneElts = NumElts / NumLanes;
6618
6619   // We need to detect various ways of spelling a rotation:
6620   //   [11, 12, 13, 14, 15,  0,  1,  2]
6621   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6622   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6623   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6624   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6625   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6626   int Rotation = 0;
6627   SDValue Lo, Hi;
6628   for (int l = 0; l < NumElts; l += NumLaneElts) {
6629     for (int i = 0; i < NumLaneElts; ++i) {
6630       if (Mask[l + i] == -1)
6631         continue;
6632       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6633
6634       // Get the mod-Size index and lane correct it.
6635       int LaneIdx = (Mask[l + i] % NumElts) - l;
6636       // Make sure it was in this lane.
6637       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6638         return SDValue();
6639
6640       // Determine where a rotated vector would have started.
6641       int StartIdx = i - LaneIdx;
6642       if (StartIdx == 0)
6643         // The identity rotation isn't interesting, stop.
6644         return SDValue();
6645
6646       // If we found the tail of a vector the rotation must be the missing
6647       // front. If we found the head of a vector, it must be how much of the
6648       // head.
6649       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6650
6651       if (Rotation == 0)
6652         Rotation = CandidateRotation;
6653       else if (Rotation != CandidateRotation)
6654         // The rotations don't match, so we can't match this mask.
6655         return SDValue();
6656
6657       // Compute which value this mask is pointing at.
6658       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6659
6660       // Compute which of the two target values this index should be assigned
6661       // to. This reflects whether the high elements are remaining or the low
6662       // elements are remaining.
6663       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6664
6665       // Either set up this value if we've not encountered it before, or check
6666       // that it remains consistent.
6667       if (!TargetV)
6668         TargetV = MaskV;
6669       else if (TargetV != MaskV)
6670         // This may be a rotation, but it pulls from the inputs in some
6671         // unsupported interleaving.
6672         return SDValue();
6673     }
6674   }
6675
6676   // Check that we successfully analyzed the mask, and normalize the results.
6677   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6678   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6679   if (!Lo)
6680     Lo = Hi;
6681   else if (!Hi)
6682     Hi = Lo;
6683
6684   // The actual rotate instruction rotates bytes, so we need to scale the
6685   // rotation based on how many bytes are in the vector lane.
6686   int Scale = 16 / NumLaneElts;
6687
6688   // SSSE3 targets can use the palignr instruction.
6689   if (Subtarget->hasSSSE3()) {
6690     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6691     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6692     Lo = DAG.getBitcast(AlignVT, Lo);
6693     Hi = DAG.getBitcast(AlignVT, Hi);
6694
6695     return DAG.getBitcast(
6696         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6697                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
6698   }
6699
6700   assert(VT.getSizeInBits() == 128 &&
6701          "Rotate-based lowering only supports 128-bit lowering!");
6702   assert(Mask.size() <= 16 &&
6703          "Can shuffle at most 16 bytes in a 128-bit vector!");
6704
6705   // Default SSE2 implementation
6706   int LoByteShift = 16 - Rotation * Scale;
6707   int HiByteShift = Rotation * Scale;
6708
6709   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6710   Lo = DAG.getBitcast(MVT::v2i64, Lo);
6711   Hi = DAG.getBitcast(MVT::v2i64, Hi);
6712
6713   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6714                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
6715   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6716                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
6717   return DAG.getBitcast(VT,
6718                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6719 }
6720
6721 /// \brief Compute whether each element of a shuffle is zeroable.
6722 ///
6723 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6724 /// Either it is an undef element in the shuffle mask, the element of the input
6725 /// referenced is undef, or the element of the input referenced is known to be
6726 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6727 /// as many lanes with this technique as possible to simplify the remaining
6728 /// shuffle.
6729 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6730                                                      SDValue V1, SDValue V2) {
6731   SmallBitVector Zeroable(Mask.size(), false);
6732
6733   while (V1.getOpcode() == ISD::BITCAST)
6734     V1 = V1->getOperand(0);
6735   while (V2.getOpcode() == ISD::BITCAST)
6736     V2 = V2->getOperand(0);
6737
6738   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6739   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6740
6741   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6742     int M = Mask[i];
6743     // Handle the easy cases.
6744     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6745       Zeroable[i] = true;
6746       continue;
6747     }
6748
6749     // If this is an index into a build_vector node (which has the same number
6750     // of elements), dig out the input value and use it.
6751     SDValue V = M < Size ? V1 : V2;
6752     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6753       continue;
6754
6755     SDValue Input = V.getOperand(M % Size);
6756     // The UNDEF opcode check really should be dead code here, but not quite
6757     // worth asserting on (it isn't invalid, just unexpected).
6758     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6759       Zeroable[i] = true;
6760   }
6761
6762   return Zeroable;
6763 }
6764
6765 /// \brief Try to emit a bitmask instruction for a shuffle.
6766 ///
6767 /// This handles cases where we can model a blend exactly as a bitmask due to
6768 /// one of the inputs being zeroable.
6769 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6770                                            SDValue V2, ArrayRef<int> Mask,
6771                                            SelectionDAG &DAG) {
6772   MVT EltVT = VT.getScalarType();
6773   int NumEltBits = EltVT.getSizeInBits();
6774   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6775   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6776   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6777                                     IntEltVT);
6778   if (EltVT.isFloatingPoint()) {
6779     Zero = DAG.getBitcast(EltVT, Zero);
6780     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6781   }
6782   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6783   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6784   SDValue V;
6785   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6786     if (Zeroable[i])
6787       continue;
6788     if (Mask[i] % Size != i)
6789       return SDValue(); // Not a blend.
6790     if (!V)
6791       V = Mask[i] < Size ? V1 : V2;
6792     else if (V != (Mask[i] < Size ? V1 : V2))
6793       return SDValue(); // Can only let one input through the mask.
6794
6795     VMaskOps[i] = AllOnes;
6796   }
6797   if (!V)
6798     return SDValue(); // No non-zeroable elements!
6799
6800   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6801   V = DAG.getNode(VT.isFloatingPoint()
6802                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6803                   DL, VT, V, VMask);
6804   return V;
6805 }
6806
6807 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6808 ///
6809 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6810 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6811 /// matches elements from one of the input vectors shuffled to the left or
6812 /// right with zeroable elements 'shifted in'. It handles both the strictly
6813 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6814 /// quad word lane.
6815 ///
6816 /// PSHL : (little-endian) left bit shift.
6817 /// [ zz, 0, zz,  2 ]
6818 /// [ -1, 4, zz, -1 ]
6819 /// PSRL : (little-endian) right bit shift.
6820 /// [  1, zz,  3, zz]
6821 /// [ -1, -1,  7, zz]
6822 /// PSLLDQ : (little-endian) left byte shift
6823 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6824 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6825 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6826 /// PSRLDQ : (little-endian) right byte shift
6827 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6828 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6829 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6830 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6831                                          SDValue V2, ArrayRef<int> Mask,
6832                                          SelectionDAG &DAG) {
6833   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6834
6835   int Size = Mask.size();
6836   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6837
6838   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6839     for (int i = 0; i < Size; i += Scale)
6840       for (int j = 0; j < Shift; ++j)
6841         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6842           return false;
6843
6844     return true;
6845   };
6846
6847   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6848     for (int i = 0; i != Size; i += Scale) {
6849       unsigned Pos = Left ? i + Shift : i;
6850       unsigned Low = Left ? i : i + Shift;
6851       unsigned Len = Scale - Shift;
6852       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6853                                       Low + (V == V1 ? 0 : Size)))
6854         return SDValue();
6855     }
6856
6857     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6858     bool ByteShift = ShiftEltBits > 64;
6859     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6860                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6861     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6862
6863     // Normalize the scale for byte shifts to still produce an i64 element
6864     // type.
6865     Scale = ByteShift ? Scale / 2 : Scale;
6866
6867     // We need to round trip through the appropriate type for the shift.
6868     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6869     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6870     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6871            "Illegal integer vector type");
6872     V = DAG.getBitcast(ShiftVT, V);
6873
6874     V = DAG.getNode(OpCode, DL, ShiftVT, V,
6875                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
6876     return DAG.getBitcast(VT, V);
6877   };
6878
6879   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6880   // keep doubling the size of the integer elements up to that. We can
6881   // then shift the elements of the integer vector by whole multiples of
6882   // their width within the elements of the larger integer vector. Test each
6883   // multiple to see if we can find a match with the moved element indices
6884   // and that the shifted in elements are all zeroable.
6885   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6886     for (int Shift = 1; Shift != Scale; ++Shift)
6887       for (bool Left : {true, false})
6888         if (CheckZeros(Shift, Scale, Left))
6889           for (SDValue V : {V1, V2})
6890             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6891               return Match;
6892
6893   // no match
6894   return SDValue();
6895 }
6896
6897 /// \brief Lower a vector shuffle as a zero or any extension.
6898 ///
6899 /// Given a specific number of elements, element bit width, and extension
6900 /// stride, produce either a zero or any extension based on the available
6901 /// features of the subtarget.
6902 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6903     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6904     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6905   assert(Scale > 1 && "Need a scale to extend.");
6906   int NumElements = VT.getVectorNumElements();
6907   int EltBits = VT.getScalarSizeInBits();
6908   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6909          "Only 8, 16, and 32 bit elements can be extended.");
6910   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6911
6912   // Found a valid zext mask! Try various lowering strategies based on the
6913   // input type and available ISA extensions.
6914   if (Subtarget->hasSSE41()) {
6915     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6916                                  NumElements / Scale);
6917     return DAG.getBitcast(VT, DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6918   }
6919
6920   // For any extends we can cheat for larger element sizes and use shuffle
6921   // instructions that can fold with a load and/or copy.
6922   if (AnyExt && EltBits == 32) {
6923     int PSHUFDMask[4] = {0, -1, 1, -1};
6924     return DAG.getBitcast(
6925         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6926                         DAG.getBitcast(MVT::v4i32, InputV),
6927                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
6928   }
6929   if (AnyExt && EltBits == 16 && Scale > 2) {
6930     int PSHUFDMask[4] = {0, -1, 0, -1};
6931     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6932                          DAG.getBitcast(MVT::v4i32, InputV),
6933                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
6934     int PSHUFHWMask[4] = {1, -1, -1, -1};
6935     return DAG.getBitcast(
6936         VT, DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6937                         DAG.getBitcast(MVT::v8i16, InputV),
6938                         getV4X86ShuffleImm8ForMask(PSHUFHWMask, DL, DAG)));
6939   }
6940
6941   // If this would require more than 2 unpack instructions to expand, use
6942   // pshufb when available. We can only use more than 2 unpack instructions
6943   // when zero extending i8 elements which also makes it easier to use pshufb.
6944   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6945     assert(NumElements == 16 && "Unexpected byte vector width!");
6946     SDValue PSHUFBMask[16];
6947     for (int i = 0; i < 16; ++i)
6948       PSHUFBMask[i] =
6949           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, DL, MVT::i8);
6950     InputV = DAG.getBitcast(MVT::v16i8, InputV);
6951     return DAG.getBitcast(VT,
6952                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6953                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
6954                                                   MVT::v16i8, PSHUFBMask)));
6955   }
6956
6957   // Otherwise emit a sequence of unpacks.
6958   do {
6959     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6960     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6961                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6962     InputV = DAG.getBitcast(InputVT, InputV);
6963     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6964     Scale /= 2;
6965     EltBits *= 2;
6966     NumElements /= 2;
6967   } while (Scale > 1);
6968   return DAG.getBitcast(VT, InputV);
6969 }
6970
6971 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6972 ///
6973 /// This routine will try to do everything in its power to cleverly lower
6974 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6975 /// check for the profitability of this lowering,  it tries to aggressively
6976 /// match this pattern. It will use all of the micro-architectural details it
6977 /// can to emit an efficient lowering. It handles both blends with all-zero
6978 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6979 /// masking out later).
6980 ///
6981 /// The reason we have dedicated lowering for zext-style shuffles is that they
6982 /// are both incredibly common and often quite performance sensitive.
6983 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6984     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6985     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6986   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6987
6988   int Bits = VT.getSizeInBits();
6989   int NumElements = VT.getVectorNumElements();
6990   assert(VT.getScalarSizeInBits() <= 32 &&
6991          "Exceeds 32-bit integer zero extension limit");
6992   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6993
6994   // Define a helper function to check a particular ext-scale and lower to it if
6995   // valid.
6996   auto Lower = [&](int Scale) -> SDValue {
6997     SDValue InputV;
6998     bool AnyExt = true;
6999     for (int i = 0; i < NumElements; ++i) {
7000       if (Mask[i] == -1)
7001         continue; // Valid anywhere but doesn't tell us anything.
7002       if (i % Scale != 0) {
7003         // Each of the extended elements need to be zeroable.
7004         if (!Zeroable[i])
7005           return SDValue();
7006
7007         // We no longer are in the anyext case.
7008         AnyExt = false;
7009         continue;
7010       }
7011
7012       // Each of the base elements needs to be consecutive indices into the
7013       // same input vector.
7014       SDValue V = Mask[i] < NumElements ? V1 : V2;
7015       if (!InputV)
7016         InputV = V;
7017       else if (InputV != V)
7018         return SDValue(); // Flip-flopping inputs.
7019
7020       if (Mask[i] % NumElements != i / Scale)
7021         return SDValue(); // Non-consecutive strided elements.
7022     }
7023
7024     // If we fail to find an input, we have a zero-shuffle which should always
7025     // have already been handled.
7026     // FIXME: Maybe handle this here in case during blending we end up with one?
7027     if (!InputV)
7028       return SDValue();
7029
7030     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7031         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
7032   };
7033
7034   // The widest scale possible for extending is to a 64-bit integer.
7035   assert(Bits % 64 == 0 &&
7036          "The number of bits in a vector must be divisible by 64 on x86!");
7037   int NumExtElements = Bits / 64;
7038
7039   // Each iteration, try extending the elements half as much, but into twice as
7040   // many elements.
7041   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7042     assert(NumElements % NumExtElements == 0 &&
7043            "The input vector size must be divisible by the extended size.");
7044     if (SDValue V = Lower(NumElements / NumExtElements))
7045       return V;
7046   }
7047
7048   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7049   if (Bits != 128)
7050     return SDValue();
7051
7052   // Returns one of the source operands if the shuffle can be reduced to a
7053   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7054   auto CanZExtLowHalf = [&]() {
7055     for (int i = NumElements / 2; i != NumElements; ++i)
7056       if (!Zeroable[i])
7057         return SDValue();
7058     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7059       return V1;
7060     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7061       return V2;
7062     return SDValue();
7063   };
7064
7065   if (SDValue V = CanZExtLowHalf()) {
7066     V = DAG.getBitcast(MVT::v2i64, V);
7067     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7068     return DAG.getBitcast(VT, V);
7069   }
7070
7071   // No viable ext lowering found.
7072   return SDValue();
7073 }
7074
7075 /// \brief Try to get a scalar value for a specific element of a vector.
7076 ///
7077 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7078 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7079                                               SelectionDAG &DAG) {
7080   MVT VT = V.getSimpleValueType();
7081   MVT EltVT = VT.getVectorElementType();
7082   while (V.getOpcode() == ISD::BITCAST)
7083     V = V.getOperand(0);
7084   // If the bitcasts shift the element size, we can't extract an equivalent
7085   // element from it.
7086   MVT NewVT = V.getSimpleValueType();
7087   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7088     return SDValue();
7089
7090   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7091       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7092     // Ensure the scalar operand is the same size as the destination.
7093     // FIXME: Add support for scalar truncation where possible.
7094     SDValue S = V.getOperand(Idx);
7095     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7096       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7097   }
7098
7099   return SDValue();
7100 }
7101
7102 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7103 ///
7104 /// This is particularly important because the set of instructions varies
7105 /// significantly based on whether the operand is a load or not.
7106 static bool isShuffleFoldableLoad(SDValue V) {
7107   while (V.getOpcode() == ISD::BITCAST)
7108     V = V.getOperand(0);
7109
7110   return ISD::isNON_EXTLoad(V.getNode());
7111 }
7112
7113 /// \brief Try to lower insertion of a single element into a zero vector.
7114 ///
7115 /// This is a common pattern that we have especially efficient patterns to lower
7116 /// across all subtarget feature sets.
7117 static SDValue lowerVectorShuffleAsElementInsertion(
7118     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7119     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7120   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7121   MVT ExtVT = VT;
7122   MVT EltVT = VT.getVectorElementType();
7123
7124   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7125                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7126                 Mask.begin();
7127   bool IsV1Zeroable = true;
7128   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7129     if (i != V2Index && !Zeroable[i]) {
7130       IsV1Zeroable = false;
7131       break;
7132     }
7133
7134   // Check for a single input from a SCALAR_TO_VECTOR node.
7135   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7136   // all the smarts here sunk into that routine. However, the current
7137   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7138   // vector shuffle lowering is dead.
7139   if (SDValue V2S = getScalarValueForVectorElement(
7140           V2, Mask[V2Index] - Mask.size(), DAG)) {
7141     // We need to zext the scalar if it is smaller than an i32.
7142     V2S = DAG.getBitcast(EltVT, V2S);
7143     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7144       // Using zext to expand a narrow element won't work for non-zero
7145       // insertions.
7146       if (!IsV1Zeroable)
7147         return SDValue();
7148
7149       // Zero-extend directly to i32.
7150       ExtVT = MVT::v4i32;
7151       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7152     }
7153     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7154   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7155              EltVT == MVT::i16) {
7156     // Either not inserting from the low element of the input or the input
7157     // element size is too small to use VZEXT_MOVL to clear the high bits.
7158     return SDValue();
7159   }
7160
7161   if (!IsV1Zeroable) {
7162     // If V1 can't be treated as a zero vector we have fewer options to lower
7163     // this. We can't support integer vectors or non-zero targets cheaply, and
7164     // the V1 elements can't be permuted in any way.
7165     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7166     if (!VT.isFloatingPoint() || V2Index != 0)
7167       return SDValue();
7168     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7169     V1Mask[V2Index] = -1;
7170     if (!isNoopShuffleMask(V1Mask))
7171       return SDValue();
7172     // This is essentially a special case blend operation, but if we have
7173     // general purpose blend operations, they are always faster. Bail and let
7174     // the rest of the lowering handle these as blends.
7175     if (Subtarget->hasSSE41())
7176       return SDValue();
7177
7178     // Otherwise, use MOVSD or MOVSS.
7179     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7180            "Only two types of floating point element types to handle!");
7181     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7182                        ExtVT, V1, V2);
7183   }
7184
7185   // This lowering only works for the low element with floating point vectors.
7186   if (VT.isFloatingPoint() && V2Index != 0)
7187     return SDValue();
7188
7189   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7190   if (ExtVT != VT)
7191     V2 = DAG.getBitcast(VT, V2);
7192
7193   if (V2Index != 0) {
7194     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7195     // the desired position. Otherwise it is more efficient to do a vector
7196     // shift left. We know that we can do a vector shift left because all
7197     // the inputs are zero.
7198     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7199       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7200       V2Shuffle[V2Index] = 0;
7201       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7202     } else {
7203       V2 = DAG.getBitcast(MVT::v2i64, V2);
7204       V2 = DAG.getNode(
7205           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7206           DAG.getConstant(
7207               V2Index * EltVT.getSizeInBits()/8, DL,
7208               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
7209       V2 = DAG.getBitcast(VT, V2);
7210     }
7211   }
7212   return V2;
7213 }
7214
7215 /// \brief Try to lower broadcast of a single element.
7216 ///
7217 /// For convenience, this code also bundles all of the subtarget feature set
7218 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7219 /// a convenient way to factor it out.
7220 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7221                                              ArrayRef<int> Mask,
7222                                              const X86Subtarget *Subtarget,
7223                                              SelectionDAG &DAG) {
7224   if (!Subtarget->hasAVX())
7225     return SDValue();
7226   if (VT.isInteger() && !Subtarget->hasAVX2())
7227     return SDValue();
7228
7229   // Check that the mask is a broadcast.
7230   int BroadcastIdx = -1;
7231   for (int M : Mask)
7232     if (M >= 0 && BroadcastIdx == -1)
7233       BroadcastIdx = M;
7234     else if (M >= 0 && M != BroadcastIdx)
7235       return SDValue();
7236
7237   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7238                                             "a sorted mask where the broadcast "
7239                                             "comes from V1.");
7240
7241   // Go up the chain of (vector) values to find a scalar load that we can
7242   // combine with the broadcast.
7243   for (;;) {
7244     switch (V.getOpcode()) {
7245     case ISD::CONCAT_VECTORS: {
7246       int OperandSize = Mask.size() / V.getNumOperands();
7247       V = V.getOperand(BroadcastIdx / OperandSize);
7248       BroadcastIdx %= OperandSize;
7249       continue;
7250     }
7251
7252     case ISD::INSERT_SUBVECTOR: {
7253       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7254       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7255       if (!ConstantIdx)
7256         break;
7257
7258       int BeginIdx = (int)ConstantIdx->getZExtValue();
7259       int EndIdx =
7260           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7261       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7262         BroadcastIdx -= BeginIdx;
7263         V = VInner;
7264       } else {
7265         V = VOuter;
7266       }
7267       continue;
7268     }
7269     }
7270     break;
7271   }
7272
7273   // Check if this is a broadcast of a scalar. We special case lowering
7274   // for scalars so that we can more effectively fold with loads.
7275   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7276       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7277     V = V.getOperand(BroadcastIdx);
7278
7279     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7280     // Only AVX2 has register broadcasts.
7281     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7282       return SDValue();
7283   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7284     // We can't broadcast from a vector register without AVX2, and we can only
7285     // broadcast from the zero-element of a vector register.
7286     return SDValue();
7287   }
7288
7289   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7290 }
7291
7292 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7293 // INSERTPS when the V1 elements are already in the correct locations
7294 // because otherwise we can just always use two SHUFPS instructions which
7295 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7296 // perform INSERTPS if a single V1 element is out of place and all V2
7297 // elements are zeroable.
7298 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7299                                             ArrayRef<int> Mask,
7300                                             SelectionDAG &DAG) {
7301   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7302   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7303   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7304   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7305
7306   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7307
7308   unsigned ZMask = 0;
7309   int V1DstIndex = -1;
7310   int V2DstIndex = -1;
7311   bool V1UsedInPlace = false;
7312
7313   for (int i = 0; i < 4; ++i) {
7314     // Synthesize a zero mask from the zeroable elements (includes undefs).
7315     if (Zeroable[i]) {
7316       ZMask |= 1 << i;
7317       continue;
7318     }
7319
7320     // Flag if we use any V1 inputs in place.
7321     if (i == Mask[i]) {
7322       V1UsedInPlace = true;
7323       continue;
7324     }
7325
7326     // We can only insert a single non-zeroable element.
7327     if (V1DstIndex != -1 || V2DstIndex != -1)
7328       return SDValue();
7329
7330     if (Mask[i] < 4) {
7331       // V1 input out of place for insertion.
7332       V1DstIndex = i;
7333     } else {
7334       // V2 input for insertion.
7335       V2DstIndex = i;
7336     }
7337   }
7338
7339   // Don't bother if we have no (non-zeroable) element for insertion.
7340   if (V1DstIndex == -1 && V2DstIndex == -1)
7341     return SDValue();
7342
7343   // Determine element insertion src/dst indices. The src index is from the
7344   // start of the inserted vector, not the start of the concatenated vector.
7345   unsigned V2SrcIndex = 0;
7346   if (V1DstIndex != -1) {
7347     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7348     // and don't use the original V2 at all.
7349     V2SrcIndex = Mask[V1DstIndex];
7350     V2DstIndex = V1DstIndex;
7351     V2 = V1;
7352   } else {
7353     V2SrcIndex = Mask[V2DstIndex] - 4;
7354   }
7355
7356   // If no V1 inputs are used in place, then the result is created only from
7357   // the zero mask and the V2 insertion - so remove V1 dependency.
7358   if (!V1UsedInPlace)
7359     V1 = DAG.getUNDEF(MVT::v4f32);
7360
7361   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7362   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7363
7364   // Insert the V2 element into the desired position.
7365   SDLoc DL(Op);
7366   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7367                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7368 }
7369
7370 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7371 /// UNPCK instruction.
7372 ///
7373 /// This specifically targets cases where we end up with alternating between
7374 /// the two inputs, and so can permute them into something that feeds a single
7375 /// UNPCK instruction. Note that this routine only targets integer vectors
7376 /// because for floating point vectors we have a generalized SHUFPS lowering
7377 /// strategy that handles everything that doesn't *exactly* match an unpack,
7378 /// making this clever lowering unnecessary.
7379 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7380                                           SDValue V2, ArrayRef<int> Mask,
7381                                           SelectionDAG &DAG) {
7382   assert(!VT.isFloatingPoint() &&
7383          "This routine only supports integer vectors.");
7384   assert(!isSingleInputShuffleMask(Mask) &&
7385          "This routine should only be used when blending two inputs.");
7386   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7387
7388   int Size = Mask.size();
7389
7390   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7391     return M >= 0 && M % Size < Size / 2;
7392   });
7393   int NumHiInputs = std::count_if(
7394       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7395
7396   bool UnpackLo = NumLoInputs >= NumHiInputs;
7397
7398   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7399     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7400     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7401
7402     for (int i = 0; i < Size; ++i) {
7403       if (Mask[i] < 0)
7404         continue;
7405
7406       // Each element of the unpack contains Scale elements from this mask.
7407       int UnpackIdx = i / Scale;
7408
7409       // We only handle the case where V1 feeds the first slots of the unpack.
7410       // We rely on canonicalization to ensure this is the case.
7411       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7412         return SDValue();
7413
7414       // Setup the mask for this input. The indexing is tricky as we have to
7415       // handle the unpack stride.
7416       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7417       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7418           Mask[i] % Size;
7419     }
7420
7421     // If we will have to shuffle both inputs to use the unpack, check whether
7422     // we can just unpack first and shuffle the result. If so, skip this unpack.
7423     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7424         !isNoopShuffleMask(V2Mask))
7425       return SDValue();
7426
7427     // Shuffle the inputs into place.
7428     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7429     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7430
7431     // Cast the inputs to the type we will use to unpack them.
7432     V1 = DAG.getBitcast(UnpackVT, V1);
7433     V2 = DAG.getBitcast(UnpackVT, V2);
7434
7435     // Unpack the inputs and cast the result back to the desired type.
7436     return DAG.getBitcast(
7437         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
7438                         UnpackVT, V1, V2));
7439   };
7440
7441   // We try each unpack from the largest to the smallest to try and find one
7442   // that fits this mask.
7443   int OrigNumElements = VT.getVectorNumElements();
7444   int OrigScalarSize = VT.getScalarSizeInBits();
7445   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7446     int Scale = ScalarSize / OrigScalarSize;
7447     int NumElements = OrigNumElements / Scale;
7448     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7449     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7450       return Unpack;
7451   }
7452
7453   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7454   // initial unpack.
7455   if (NumLoInputs == 0 || NumHiInputs == 0) {
7456     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7457            "We have to have *some* inputs!");
7458     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7459
7460     // FIXME: We could consider the total complexity of the permute of each
7461     // possible unpacking. Or at the least we should consider how many
7462     // half-crossings are created.
7463     // FIXME: We could consider commuting the unpacks.
7464
7465     SmallVector<int, 32> PermMask;
7466     PermMask.assign(Size, -1);
7467     for (int i = 0; i < Size; ++i) {
7468       if (Mask[i] < 0)
7469         continue;
7470
7471       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7472
7473       PermMask[i] =
7474           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7475     }
7476     return DAG.getVectorShuffle(
7477         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7478                             DL, VT, V1, V2),
7479         DAG.getUNDEF(VT), PermMask);
7480   }
7481
7482   return SDValue();
7483 }
7484
7485 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7486 ///
7487 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7488 /// support for floating point shuffles but not integer shuffles. These
7489 /// instructions will incur a domain crossing penalty on some chips though so
7490 /// it is better to avoid lowering through this for integer vectors where
7491 /// possible.
7492 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7493                                        const X86Subtarget *Subtarget,
7494                                        SelectionDAG &DAG) {
7495   SDLoc DL(Op);
7496   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7497   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7498   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7499   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7500   ArrayRef<int> Mask = SVOp->getMask();
7501   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7502
7503   if (isSingleInputShuffleMask(Mask)) {
7504     // Use low duplicate instructions for masks that match their pattern.
7505     if (Subtarget->hasSSE3())
7506       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7507         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7508
7509     // Straight shuffle of a single input vector. Simulate this by using the
7510     // single input as both of the "inputs" to this instruction..
7511     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7512
7513     if (Subtarget->hasAVX()) {
7514       // If we have AVX, we can use VPERMILPS which will allow folding a load
7515       // into the shuffle.
7516       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7517                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7518     }
7519
7520     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
7521                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7522   }
7523   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7524   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7525
7526   // If we have a single input, insert that into V1 if we can do so cheaply.
7527   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7528     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7529             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7530       return Insertion;
7531     // Try inverting the insertion since for v2 masks it is easy to do and we
7532     // can't reliably sort the mask one way or the other.
7533     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7534                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7535     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7536             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7537       return Insertion;
7538   }
7539
7540   // Try to use one of the special instruction patterns to handle two common
7541   // blend patterns if a zero-blend above didn't work.
7542   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7543       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7544     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7545       // We can either use a special instruction to load over the low double or
7546       // to move just the low double.
7547       return DAG.getNode(
7548           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7549           DL, MVT::v2f64, V2,
7550           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7551
7552   if (Subtarget->hasSSE41())
7553     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7554                                                   Subtarget, DAG))
7555       return Blend;
7556
7557   // Use dedicated unpack instructions for masks that match their pattern.
7558   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7559     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7560   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7561     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7562
7563   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7564   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
7565                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7566 }
7567
7568 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7569 ///
7570 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7571 /// the integer unit to minimize domain crossing penalties. However, for blends
7572 /// it falls back to the floating point shuffle operation with appropriate bit
7573 /// casting.
7574 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7575                                        const X86Subtarget *Subtarget,
7576                                        SelectionDAG &DAG) {
7577   SDLoc DL(Op);
7578   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7579   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7580   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7581   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7582   ArrayRef<int> Mask = SVOp->getMask();
7583   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7584
7585   if (isSingleInputShuffleMask(Mask)) {
7586     // Check for being able to broadcast a single element.
7587     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7588                                                           Mask, Subtarget, DAG))
7589       return Broadcast;
7590
7591     // Straight shuffle of a single input vector. For everything from SSE2
7592     // onward this has a single fast instruction with no scary immediates.
7593     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7594     V1 = DAG.getBitcast(MVT::v4i32, V1);
7595     int WidenedMask[4] = {
7596         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7597         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7598     return DAG.getBitcast(
7599         MVT::v2i64,
7600         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7601                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
7602   }
7603   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7604   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7605   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7606   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7607
7608   // If we have a blend of two PACKUS operations an the blend aligns with the
7609   // low and half halves, we can just merge the PACKUS operations. This is
7610   // particularly important as it lets us merge shuffles that this routine itself
7611   // creates.
7612   auto GetPackNode = [](SDValue V) {
7613     while (V.getOpcode() == ISD::BITCAST)
7614       V = V.getOperand(0);
7615
7616     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7617   };
7618   if (SDValue V1Pack = GetPackNode(V1))
7619     if (SDValue V2Pack = GetPackNode(V2))
7620       return DAG.getBitcast(MVT::v2i64,
7621                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7622                                         Mask[0] == 0 ? V1Pack.getOperand(0)
7623                                                      : V1Pack.getOperand(1),
7624                                         Mask[1] == 2 ? V2Pack.getOperand(0)
7625                                                      : V2Pack.getOperand(1)));
7626
7627   // Try to use shift instructions.
7628   if (SDValue Shift =
7629           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7630     return Shift;
7631
7632   // When loading a scalar and then shuffling it into a vector we can often do
7633   // the insertion cheaply.
7634   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7635           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7636     return Insertion;
7637   // Try inverting the insertion since for v2 masks it is easy to do and we
7638   // can't reliably sort the mask one way or the other.
7639   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7640   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7641           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7642     return Insertion;
7643
7644   // We have different paths for blend lowering, but they all must use the
7645   // *exact* same predicate.
7646   bool IsBlendSupported = Subtarget->hasSSE41();
7647   if (IsBlendSupported)
7648     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7649                                                   Subtarget, DAG))
7650       return Blend;
7651
7652   // Use dedicated unpack instructions for masks that match their pattern.
7653   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7654     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7655   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7656     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7657
7658   // Try to use byte rotation instructions.
7659   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7660   if (Subtarget->hasSSSE3())
7661     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7662             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7663       return Rotate;
7664
7665   // If we have direct support for blends, we should lower by decomposing into
7666   // a permute. That will be faster than the domain cross.
7667   if (IsBlendSupported)
7668     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7669                                                       Mask, DAG);
7670
7671   // We implement this with SHUFPD which is pretty lame because it will likely
7672   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7673   // However, all the alternatives are still more cycles and newer chips don't
7674   // have this problem. It would be really nice if x86 had better shuffles here.
7675   V1 = DAG.getBitcast(MVT::v2f64, V1);
7676   V2 = DAG.getBitcast(MVT::v2f64, V2);
7677   return DAG.getBitcast(MVT::v2i64,
7678                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7679 }
7680
7681 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7682 ///
7683 /// This is used to disable more specialized lowerings when the shufps lowering
7684 /// will happen to be efficient.
7685 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7686   // This routine only handles 128-bit shufps.
7687   assert(Mask.size() == 4 && "Unsupported mask size!");
7688
7689   // To lower with a single SHUFPS we need to have the low half and high half
7690   // each requiring a single input.
7691   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7692     return false;
7693   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7694     return false;
7695
7696   return true;
7697 }
7698
7699 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7700 ///
7701 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7702 /// It makes no assumptions about whether this is the *best* lowering, it simply
7703 /// uses it.
7704 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7705                                             ArrayRef<int> Mask, SDValue V1,
7706                                             SDValue V2, SelectionDAG &DAG) {
7707   SDValue LowV = V1, HighV = V2;
7708   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7709
7710   int NumV2Elements =
7711       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7712
7713   if (NumV2Elements == 1) {
7714     int V2Index =
7715         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7716         Mask.begin();
7717
7718     // Compute the index adjacent to V2Index and in the same half by toggling
7719     // the low bit.
7720     int V2AdjIndex = V2Index ^ 1;
7721
7722     if (Mask[V2AdjIndex] == -1) {
7723       // Handles all the cases where we have a single V2 element and an undef.
7724       // This will only ever happen in the high lanes because we commute the
7725       // vector otherwise.
7726       if (V2Index < 2)
7727         std::swap(LowV, HighV);
7728       NewMask[V2Index] -= 4;
7729     } else {
7730       // Handle the case where the V2 element ends up adjacent to a V1 element.
7731       // To make this work, blend them together as the first step.
7732       int V1Index = V2AdjIndex;
7733       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7734       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7735                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7736
7737       // Now proceed to reconstruct the final blend as we have the necessary
7738       // high or low half formed.
7739       if (V2Index < 2) {
7740         LowV = V2;
7741         HighV = V1;
7742       } else {
7743         HighV = V2;
7744       }
7745       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7746       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7747     }
7748   } else if (NumV2Elements == 2) {
7749     if (Mask[0] < 4 && Mask[1] < 4) {
7750       // Handle the easy case where we have V1 in the low lanes and V2 in the
7751       // high lanes.
7752       NewMask[2] -= 4;
7753       NewMask[3] -= 4;
7754     } else if (Mask[2] < 4 && Mask[3] < 4) {
7755       // We also handle the reversed case because this utility may get called
7756       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7757       // arrange things in the right direction.
7758       NewMask[0] -= 4;
7759       NewMask[1] -= 4;
7760       HighV = V1;
7761       LowV = V2;
7762     } else {
7763       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7764       // trying to place elements directly, just blend them and set up the final
7765       // shuffle to place them.
7766
7767       // The first two blend mask elements are for V1, the second two are for
7768       // V2.
7769       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7770                           Mask[2] < 4 ? Mask[2] : Mask[3],
7771                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7772                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7773       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7774                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7775
7776       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7777       // a blend.
7778       LowV = HighV = V1;
7779       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7780       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7781       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7782       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7783     }
7784   }
7785   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7786                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
7787 }
7788
7789 /// \brief Lower 4-lane 32-bit floating point shuffles.
7790 ///
7791 /// Uses instructions exclusively from the floating point unit to minimize
7792 /// domain crossing penalties, as these are sufficient to implement all v4f32
7793 /// shuffles.
7794 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7795                                        const X86Subtarget *Subtarget,
7796                                        SelectionDAG &DAG) {
7797   SDLoc DL(Op);
7798   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7799   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7800   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7801   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7802   ArrayRef<int> Mask = SVOp->getMask();
7803   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7804
7805   int NumV2Elements =
7806       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7807
7808   if (NumV2Elements == 0) {
7809     // Check for being able to broadcast a single element.
7810     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7811                                                           Mask, Subtarget, DAG))
7812       return Broadcast;
7813
7814     // Use even/odd duplicate instructions for masks that match their pattern.
7815     if (Subtarget->hasSSE3()) {
7816       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7817         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7818       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7819         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7820     }
7821
7822     if (Subtarget->hasAVX()) {
7823       // If we have AVX, we can use VPERMILPS which will allow folding a load
7824       // into the shuffle.
7825       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7826                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7827     }
7828
7829     // Otherwise, use a straight shuffle of a single input vector. We pass the
7830     // input vector to both operands to simulate this with a SHUFPS.
7831     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7832                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7833   }
7834
7835   // There are special ways we can lower some single-element blends. However, we
7836   // have custom ways we can lower more complex single-element blends below that
7837   // we defer to if both this and BLENDPS fail to match, so restrict this to
7838   // when the V2 input is targeting element 0 of the mask -- that is the fast
7839   // case here.
7840   if (NumV2Elements == 1 && Mask[0] >= 4)
7841     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7842                                                          Mask, Subtarget, DAG))
7843       return V;
7844
7845   if (Subtarget->hasSSE41()) {
7846     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7847                                                   Subtarget, DAG))
7848       return Blend;
7849
7850     // Use INSERTPS if we can complete the shuffle efficiently.
7851     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7852       return V;
7853
7854     if (!isSingleSHUFPSMask(Mask))
7855       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7856               DL, MVT::v4f32, V1, V2, Mask, DAG))
7857         return BlendPerm;
7858   }
7859
7860   // Use dedicated unpack instructions for masks that match their pattern.
7861   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7862     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7863   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7864     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7865   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7866     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7867   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7868     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7869
7870   // Otherwise fall back to a SHUFPS lowering strategy.
7871   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7872 }
7873
7874 /// \brief Lower 4-lane i32 vector shuffles.
7875 ///
7876 /// We try to handle these with integer-domain shuffles where we can, but for
7877 /// blends we use the floating point domain blend instructions.
7878 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7879                                        const X86Subtarget *Subtarget,
7880                                        SelectionDAG &DAG) {
7881   SDLoc DL(Op);
7882   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7883   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7884   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7885   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7886   ArrayRef<int> Mask = SVOp->getMask();
7887   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7888
7889   // Whenever we can lower this as a zext, that instruction is strictly faster
7890   // than any alternative. It also allows us to fold memory operands into the
7891   // shuffle in many cases.
7892   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7893                                                          Mask, Subtarget, DAG))
7894     return ZExt;
7895
7896   int NumV2Elements =
7897       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7898
7899   if (NumV2Elements == 0) {
7900     // Check for being able to broadcast a single element.
7901     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7902                                                           Mask, Subtarget, DAG))
7903       return Broadcast;
7904
7905     // Straight shuffle of a single input vector. For everything from SSE2
7906     // onward this has a single fast instruction with no scary immediates.
7907     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7908     // but we aren't actually going to use the UNPCK instruction because doing
7909     // so prevents folding a load into this instruction or making a copy.
7910     const int UnpackLoMask[] = {0, 0, 1, 1};
7911     const int UnpackHiMask[] = {2, 2, 3, 3};
7912     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7913       Mask = UnpackLoMask;
7914     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7915       Mask = UnpackHiMask;
7916
7917     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7918                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7919   }
7920
7921   // Try to use shift instructions.
7922   if (SDValue Shift =
7923           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7924     return Shift;
7925
7926   // There are special ways we can lower some single-element blends.
7927   if (NumV2Elements == 1)
7928     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7929                                                          Mask, Subtarget, DAG))
7930       return V;
7931
7932   // We have different paths for blend lowering, but they all must use the
7933   // *exact* same predicate.
7934   bool IsBlendSupported = Subtarget->hasSSE41();
7935   if (IsBlendSupported)
7936     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7937                                                   Subtarget, DAG))
7938       return Blend;
7939
7940   if (SDValue Masked =
7941           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7942     return Masked;
7943
7944   // Use dedicated unpack instructions for masks that match their pattern.
7945   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7946     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7947   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7948     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7949   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7950     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7951   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7952     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7953
7954   // Try to use byte rotation instructions.
7955   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7956   if (Subtarget->hasSSSE3())
7957     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7958             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7959       return Rotate;
7960
7961   // If we have direct support for blends, we should lower by decomposing into
7962   // a permute. That will be faster than the domain cross.
7963   if (IsBlendSupported)
7964     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7965                                                       Mask, DAG);
7966
7967   // Try to lower by permuting the inputs into an unpack instruction.
7968   if (SDValue Unpack =
7969           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7970     return Unpack;
7971
7972   // We implement this with SHUFPS because it can blend from two vectors.
7973   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7974   // up the inputs, bypassing domain shift penalties that we would encur if we
7975   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7976   // relevant.
7977   return DAG.getBitcast(
7978       MVT::v4i32,
7979       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
7980                            DAG.getBitcast(MVT::v4f32, V2), Mask));
7981 }
7982
7983 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7984 /// shuffle lowering, and the most complex part.
7985 ///
7986 /// The lowering strategy is to try to form pairs of input lanes which are
7987 /// targeted at the same half of the final vector, and then use a dword shuffle
7988 /// to place them onto the right half, and finally unpack the paired lanes into
7989 /// their final position.
7990 ///
7991 /// The exact breakdown of how to form these dword pairs and align them on the
7992 /// correct sides is really tricky. See the comments within the function for
7993 /// more of the details.
7994 ///
7995 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
7996 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
7997 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
7998 /// vector, form the analogous 128-bit 8-element Mask.
7999 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8000     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8001     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8002   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8003   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8004
8005   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8006   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8007   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8008
8009   SmallVector<int, 4> LoInputs;
8010   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8011                [](int M) { return M >= 0; });
8012   std::sort(LoInputs.begin(), LoInputs.end());
8013   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8014   SmallVector<int, 4> HiInputs;
8015   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8016                [](int M) { return M >= 0; });
8017   std::sort(HiInputs.begin(), HiInputs.end());
8018   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8019   int NumLToL =
8020       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8021   int NumHToL = LoInputs.size() - NumLToL;
8022   int NumLToH =
8023       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8024   int NumHToH = HiInputs.size() - NumLToH;
8025   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8026   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8027   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8028   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8029
8030   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8031   // such inputs we can swap two of the dwords across the half mark and end up
8032   // with <=2 inputs to each half in each half. Once there, we can fall through
8033   // to the generic code below. For example:
8034   //
8035   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8036   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8037   //
8038   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8039   // and an existing 2-into-2 on the other half. In this case we may have to
8040   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8041   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8042   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8043   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8044   // half than the one we target for fixing) will be fixed when we re-enter this
8045   // path. We will also combine away any sequence of PSHUFD instructions that
8046   // result into a single instruction. Here is an example of the tricky case:
8047   //
8048   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8049   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8050   //
8051   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8052   //
8053   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8054   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8055   //
8056   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8057   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8058   //
8059   // The result is fine to be handled by the generic logic.
8060   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8061                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8062                           int AOffset, int BOffset) {
8063     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8064            "Must call this with A having 3 or 1 inputs from the A half.");
8065     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8066            "Must call this with B having 1 or 3 inputs from the B half.");
8067     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8068            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8069
8070     // Compute the index of dword with only one word among the three inputs in
8071     // a half by taking the sum of the half with three inputs and subtracting
8072     // the sum of the actual three inputs. The difference is the remaining
8073     // slot.
8074     int ADWord, BDWord;
8075     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
8076     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
8077     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
8078     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
8079     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
8080     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8081     int TripleNonInputIdx =
8082         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8083     TripleDWord = TripleNonInputIdx / 2;
8084
8085     // We use xor with one to compute the adjacent DWord to whichever one the
8086     // OneInput is in.
8087     OneInputDWord = (OneInput / 2) ^ 1;
8088
8089     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8090     // and BToA inputs. If there is also such a problem with the BToB and AToB
8091     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8092     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8093     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8094     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8095       // Compute how many inputs will be flipped by swapping these DWords. We
8096       // need
8097       // to balance this to ensure we don't form a 3-1 shuffle in the other
8098       // half.
8099       int NumFlippedAToBInputs =
8100           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8101           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8102       int NumFlippedBToBInputs =
8103           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8104           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8105       if ((NumFlippedAToBInputs == 1 &&
8106            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8107           (NumFlippedBToBInputs == 1 &&
8108            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8109         // We choose whether to fix the A half or B half based on whether that
8110         // half has zero flipped inputs. At zero, we may not be able to fix it
8111         // with that half. We also bias towards fixing the B half because that
8112         // will more commonly be the high half, and we have to bias one way.
8113         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8114                                                        ArrayRef<int> Inputs) {
8115           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8116           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8117                                          PinnedIdx ^ 1) != Inputs.end();
8118           // Determine whether the free index is in the flipped dword or the
8119           // unflipped dword based on where the pinned index is. We use this bit
8120           // in an xor to conditionally select the adjacent dword.
8121           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8122           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8123                                              FixFreeIdx) != Inputs.end();
8124           if (IsFixIdxInput == IsFixFreeIdxInput)
8125             FixFreeIdx += 1;
8126           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8127                                         FixFreeIdx) != Inputs.end();
8128           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8129                  "We need to be changing the number of flipped inputs!");
8130           int PSHUFHalfMask[] = {0, 1, 2, 3};
8131           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8132           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8133                           MVT::v8i16, V,
8134                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8135
8136           for (int &M : Mask)
8137             if (M != -1 && M == FixIdx)
8138               M = FixFreeIdx;
8139             else if (M != -1 && M == FixFreeIdx)
8140               M = FixIdx;
8141         };
8142         if (NumFlippedBToBInputs != 0) {
8143           int BPinnedIdx =
8144               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8145           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8146         } else {
8147           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8148           int APinnedIdx =
8149               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8150           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8151         }
8152       }
8153     }
8154
8155     int PSHUFDMask[] = {0, 1, 2, 3};
8156     PSHUFDMask[ADWord] = BDWord;
8157     PSHUFDMask[BDWord] = ADWord;
8158     V = DAG.getBitcast(
8159         VT,
8160         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8161                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8162
8163     // Adjust the mask to match the new locations of A and B.
8164     for (int &M : Mask)
8165       if (M != -1 && M/2 == ADWord)
8166         M = 2 * BDWord + M % 2;
8167       else if (M != -1 && M/2 == BDWord)
8168         M = 2 * ADWord + M % 2;
8169
8170     // Recurse back into this routine to re-compute state now that this isn't
8171     // a 3 and 1 problem.
8172     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8173                                                      DAG);
8174   };
8175   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8176     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8177   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8178     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8179
8180   // At this point there are at most two inputs to the low and high halves from
8181   // each half. That means the inputs can always be grouped into dwords and
8182   // those dwords can then be moved to the correct half with a dword shuffle.
8183   // We use at most one low and one high word shuffle to collect these paired
8184   // inputs into dwords, and finally a dword shuffle to place them.
8185   int PSHUFLMask[4] = {-1, -1, -1, -1};
8186   int PSHUFHMask[4] = {-1, -1, -1, -1};
8187   int PSHUFDMask[4] = {-1, -1, -1, -1};
8188
8189   // First fix the masks for all the inputs that are staying in their
8190   // original halves. This will then dictate the targets of the cross-half
8191   // shuffles.
8192   auto fixInPlaceInputs =
8193       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8194                     MutableArrayRef<int> SourceHalfMask,
8195                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8196     if (InPlaceInputs.empty())
8197       return;
8198     if (InPlaceInputs.size() == 1) {
8199       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8200           InPlaceInputs[0] - HalfOffset;
8201       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8202       return;
8203     }
8204     if (IncomingInputs.empty()) {
8205       // Just fix all of the in place inputs.
8206       for (int Input : InPlaceInputs) {
8207         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8208         PSHUFDMask[Input / 2] = Input / 2;
8209       }
8210       return;
8211     }
8212
8213     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8214     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8215         InPlaceInputs[0] - HalfOffset;
8216     // Put the second input next to the first so that they are packed into
8217     // a dword. We find the adjacent index by toggling the low bit.
8218     int AdjIndex = InPlaceInputs[0] ^ 1;
8219     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8220     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8221     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8222   };
8223   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8224   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8225
8226   // Now gather the cross-half inputs and place them into a free dword of
8227   // their target half.
8228   // FIXME: This operation could almost certainly be simplified dramatically to
8229   // look more like the 3-1 fixing operation.
8230   auto moveInputsToRightHalf = [&PSHUFDMask](
8231       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8232       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8233       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8234       int DestOffset) {
8235     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8236       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8237     };
8238     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8239                                                int Word) {
8240       int LowWord = Word & ~1;
8241       int HighWord = Word | 1;
8242       return isWordClobbered(SourceHalfMask, LowWord) ||
8243              isWordClobbered(SourceHalfMask, HighWord);
8244     };
8245
8246     if (IncomingInputs.empty())
8247       return;
8248
8249     if (ExistingInputs.empty()) {
8250       // Map any dwords with inputs from them into the right half.
8251       for (int Input : IncomingInputs) {
8252         // If the source half mask maps over the inputs, turn those into
8253         // swaps and use the swapped lane.
8254         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8255           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8256             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8257                 Input - SourceOffset;
8258             // We have to swap the uses in our half mask in one sweep.
8259             for (int &M : HalfMask)
8260               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8261                 M = Input;
8262               else if (M == Input)
8263                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8264           } else {
8265             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8266                        Input - SourceOffset &&
8267                    "Previous placement doesn't match!");
8268           }
8269           // Note that this correctly re-maps both when we do a swap and when
8270           // we observe the other side of the swap above. We rely on that to
8271           // avoid swapping the members of the input list directly.
8272           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8273         }
8274
8275         // Map the input's dword into the correct half.
8276         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8277           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8278         else
8279           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8280                      Input / 2 &&
8281                  "Previous placement doesn't match!");
8282       }
8283
8284       // And just directly shift any other-half mask elements to be same-half
8285       // as we will have mirrored the dword containing the element into the
8286       // same position within that half.
8287       for (int &M : HalfMask)
8288         if (M >= SourceOffset && M < SourceOffset + 4) {
8289           M = M - SourceOffset + DestOffset;
8290           assert(M >= 0 && "This should never wrap below zero!");
8291         }
8292       return;
8293     }
8294
8295     // Ensure we have the input in a viable dword of its current half. This
8296     // is particularly tricky because the original position may be clobbered
8297     // by inputs being moved and *staying* in that half.
8298     if (IncomingInputs.size() == 1) {
8299       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8300         int InputFixed = std::find(std::begin(SourceHalfMask),
8301                                    std::end(SourceHalfMask), -1) -
8302                          std::begin(SourceHalfMask) + SourceOffset;
8303         SourceHalfMask[InputFixed - SourceOffset] =
8304             IncomingInputs[0] - SourceOffset;
8305         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8306                      InputFixed);
8307         IncomingInputs[0] = InputFixed;
8308       }
8309     } else if (IncomingInputs.size() == 2) {
8310       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8311           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8312         // We have two non-adjacent or clobbered inputs we need to extract from
8313         // the source half. To do this, we need to map them into some adjacent
8314         // dword slot in the source mask.
8315         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8316                               IncomingInputs[1] - SourceOffset};
8317
8318         // If there is a free slot in the source half mask adjacent to one of
8319         // the inputs, place the other input in it. We use (Index XOR 1) to
8320         // compute an adjacent index.
8321         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8322             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8323           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8324           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8325           InputsFixed[1] = InputsFixed[0] ^ 1;
8326         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8327                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8328           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8329           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8330           InputsFixed[0] = InputsFixed[1] ^ 1;
8331         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8332                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8333           // The two inputs are in the same DWord but it is clobbered and the
8334           // adjacent DWord isn't used at all. Move both inputs to the free
8335           // slot.
8336           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8337           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8338           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8339           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8340         } else {
8341           // The only way we hit this point is if there is no clobbering
8342           // (because there are no off-half inputs to this half) and there is no
8343           // free slot adjacent to one of the inputs. In this case, we have to
8344           // swap an input with a non-input.
8345           for (int i = 0; i < 4; ++i)
8346             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8347                    "We can't handle any clobbers here!");
8348           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8349                  "Cannot have adjacent inputs here!");
8350
8351           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8352           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8353
8354           // We also have to update the final source mask in this case because
8355           // it may need to undo the above swap.
8356           for (int &M : FinalSourceHalfMask)
8357             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8358               M = InputsFixed[1] + SourceOffset;
8359             else if (M == InputsFixed[1] + SourceOffset)
8360               M = (InputsFixed[0] ^ 1) + SourceOffset;
8361
8362           InputsFixed[1] = InputsFixed[0] ^ 1;
8363         }
8364
8365         // Point everything at the fixed inputs.
8366         for (int &M : HalfMask)
8367           if (M == IncomingInputs[0])
8368             M = InputsFixed[0] + SourceOffset;
8369           else if (M == IncomingInputs[1])
8370             M = InputsFixed[1] + SourceOffset;
8371
8372         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8373         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8374       }
8375     } else {
8376       llvm_unreachable("Unhandled input size!");
8377     }
8378
8379     // Now hoist the DWord down to the right half.
8380     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8381     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8382     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8383     for (int &M : HalfMask)
8384       for (int Input : IncomingInputs)
8385         if (M == Input)
8386           M = FreeDWord * 2 + Input % 2;
8387   };
8388   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8389                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8390   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8391                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8392
8393   // Now enact all the shuffles we've computed to move the inputs into their
8394   // target half.
8395   if (!isNoopShuffleMask(PSHUFLMask))
8396     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8397                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8398   if (!isNoopShuffleMask(PSHUFHMask))
8399     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8400                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8401   if (!isNoopShuffleMask(PSHUFDMask))
8402     V = DAG.getBitcast(
8403         VT,
8404         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8405                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8406
8407   // At this point, each half should contain all its inputs, and we can then
8408   // just shuffle them into their final position.
8409   assert(std::count_if(LoMask.begin(), LoMask.end(),
8410                        [](int M) { return M >= 4; }) == 0 &&
8411          "Failed to lift all the high half inputs to the low mask!");
8412   assert(std::count_if(HiMask.begin(), HiMask.end(),
8413                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8414          "Failed to lift all the low half inputs to the high mask!");
8415
8416   // Do a half shuffle for the low mask.
8417   if (!isNoopShuffleMask(LoMask))
8418     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8419                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
8420
8421   // Do a half shuffle with the high mask after shifting its values down.
8422   for (int &M : HiMask)
8423     if (M >= 0)
8424       M -= 4;
8425   if (!isNoopShuffleMask(HiMask))
8426     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8427                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
8428
8429   return V;
8430 }
8431
8432 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8433 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8434                                           SDValue V2, ArrayRef<int> Mask,
8435                                           SelectionDAG &DAG, bool &V1InUse,
8436                                           bool &V2InUse) {
8437   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8438   SDValue V1Mask[16];
8439   SDValue V2Mask[16];
8440   V1InUse = false;
8441   V2InUse = false;
8442
8443   int Size = Mask.size();
8444   int Scale = 16 / Size;
8445   for (int i = 0; i < 16; ++i) {
8446     if (Mask[i / Scale] == -1) {
8447       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8448     } else {
8449       const int ZeroMask = 0x80;
8450       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8451                                           : ZeroMask;
8452       int V2Idx = Mask[i / Scale] < Size
8453                       ? ZeroMask
8454                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8455       if (Zeroable[i / Scale])
8456         V1Idx = V2Idx = ZeroMask;
8457       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
8458       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
8459       V1InUse |= (ZeroMask != V1Idx);
8460       V2InUse |= (ZeroMask != V2Idx);
8461     }
8462   }
8463
8464   if (V1InUse)
8465     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8466                      DAG.getBitcast(MVT::v16i8, V1),
8467                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8468   if (V2InUse)
8469     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8470                      DAG.getBitcast(MVT::v16i8, V2),
8471                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8472
8473   // If we need shuffled inputs from both, blend the two.
8474   SDValue V;
8475   if (V1InUse && V2InUse)
8476     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8477   else
8478     V = V1InUse ? V1 : V2;
8479
8480   // Cast the result back to the correct type.
8481   return DAG.getBitcast(VT, V);
8482 }
8483
8484 /// \brief Generic lowering of 8-lane i16 shuffles.
8485 ///
8486 /// This handles both single-input shuffles and combined shuffle/blends with
8487 /// two inputs. The single input shuffles are immediately delegated to
8488 /// a dedicated lowering routine.
8489 ///
8490 /// The blends are lowered in one of three fundamental ways. If there are few
8491 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8492 /// of the input is significantly cheaper when lowered as an interleaving of
8493 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8494 /// halves of the inputs separately (making them have relatively few inputs)
8495 /// and then concatenate them.
8496 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8497                                        const X86Subtarget *Subtarget,
8498                                        SelectionDAG &DAG) {
8499   SDLoc DL(Op);
8500   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8501   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8502   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8503   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8504   ArrayRef<int> OrigMask = SVOp->getMask();
8505   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8506                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8507   MutableArrayRef<int> Mask(MaskStorage);
8508
8509   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8510
8511   // Whenever we can lower this as a zext, that instruction is strictly faster
8512   // than any alternative.
8513   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8514           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8515     return ZExt;
8516
8517   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8518   (void)isV1;
8519   auto isV2 = [](int M) { return M >= 8; };
8520
8521   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8522
8523   if (NumV2Inputs == 0) {
8524     // Check for being able to broadcast a single element.
8525     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8526                                                           Mask, Subtarget, DAG))
8527       return Broadcast;
8528
8529     // Try to use shift instructions.
8530     if (SDValue Shift =
8531             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8532       return Shift;
8533
8534     // Use dedicated unpack instructions for masks that match their pattern.
8535     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8536       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8537     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8538       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8539
8540     // Try to use byte rotation instructions.
8541     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8542                                                         Mask, Subtarget, DAG))
8543       return Rotate;
8544
8545     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
8546                                                      Subtarget, DAG);
8547   }
8548
8549   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8550          "All single-input shuffles should be canonicalized to be V1-input "
8551          "shuffles.");
8552
8553   // Try to use shift instructions.
8554   if (SDValue Shift =
8555           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8556     return Shift;
8557
8558   // There are special ways we can lower some single-element blends.
8559   if (NumV2Inputs == 1)
8560     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8561                                                          Mask, Subtarget, DAG))
8562       return V;
8563
8564   // We have different paths for blend lowering, but they all must use the
8565   // *exact* same predicate.
8566   bool IsBlendSupported = Subtarget->hasSSE41();
8567   if (IsBlendSupported)
8568     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8569                                                   Subtarget, DAG))
8570       return Blend;
8571
8572   if (SDValue Masked =
8573           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8574     return Masked;
8575
8576   // Use dedicated unpack instructions for masks that match their pattern.
8577   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8578     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8579   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8580     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8581
8582   // Try to use byte rotation instructions.
8583   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8584           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8585     return Rotate;
8586
8587   if (SDValue BitBlend =
8588           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8589     return BitBlend;
8590
8591   if (SDValue Unpack =
8592           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8593     return Unpack;
8594
8595   // If we can't directly blend but can use PSHUFB, that will be better as it
8596   // can both shuffle and set up the inefficient blend.
8597   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8598     bool V1InUse, V2InUse;
8599     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8600                                       V1InUse, V2InUse);
8601   }
8602
8603   // We can always bit-blend if we have to so the fallback strategy is to
8604   // decompose into single-input permutes and blends.
8605   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8606                                                       Mask, DAG);
8607 }
8608
8609 /// \brief Check whether a compaction lowering can be done by dropping even
8610 /// elements and compute how many times even elements must be dropped.
8611 ///
8612 /// This handles shuffles which take every Nth element where N is a power of
8613 /// two. Example shuffle masks:
8614 ///
8615 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8616 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8617 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8618 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8619 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8620 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8621 ///
8622 /// Any of these lanes can of course be undef.
8623 ///
8624 /// This routine only supports N <= 3.
8625 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8626 /// for larger N.
8627 ///
8628 /// \returns N above, or the number of times even elements must be dropped if
8629 /// there is such a number. Otherwise returns zero.
8630 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8631   // Figure out whether we're looping over two inputs or just one.
8632   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8633
8634   // The modulus for the shuffle vector entries is based on whether this is
8635   // a single input or not.
8636   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8637   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8638          "We should only be called with masks with a power-of-2 size!");
8639
8640   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8641
8642   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8643   // and 2^3 simultaneously. This is because we may have ambiguity with
8644   // partially undef inputs.
8645   bool ViableForN[3] = {true, true, true};
8646
8647   for (int i = 0, e = Mask.size(); i < e; ++i) {
8648     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8649     // want.
8650     if (Mask[i] == -1)
8651       continue;
8652
8653     bool IsAnyViable = false;
8654     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8655       if (ViableForN[j]) {
8656         uint64_t N = j + 1;
8657
8658         // The shuffle mask must be equal to (i * 2^N) % M.
8659         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8660           IsAnyViable = true;
8661         else
8662           ViableForN[j] = false;
8663       }
8664     // Early exit if we exhaust the possible powers of two.
8665     if (!IsAnyViable)
8666       break;
8667   }
8668
8669   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8670     if (ViableForN[j])
8671       return j + 1;
8672
8673   // Return 0 as there is no viable power of two.
8674   return 0;
8675 }
8676
8677 /// \brief Generic lowering of v16i8 shuffles.
8678 ///
8679 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8680 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8681 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8682 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8683 /// back together.
8684 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8685                                        const X86Subtarget *Subtarget,
8686                                        SelectionDAG &DAG) {
8687   SDLoc DL(Op);
8688   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8689   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8690   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8691   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8692   ArrayRef<int> Mask = SVOp->getMask();
8693   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8694
8695   // Try to use shift instructions.
8696   if (SDValue Shift =
8697           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8698     return Shift;
8699
8700   // Try to use byte rotation instructions.
8701   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8702           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8703     return Rotate;
8704
8705   // Try to use a zext lowering.
8706   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8707           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8708     return ZExt;
8709
8710   int NumV2Elements =
8711       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8712
8713   // For single-input shuffles, there are some nicer lowering tricks we can use.
8714   if (NumV2Elements == 0) {
8715     // Check for being able to broadcast a single element.
8716     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8717                                                           Mask, Subtarget, DAG))
8718       return Broadcast;
8719
8720     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8721     // Notably, this handles splat and partial-splat shuffles more efficiently.
8722     // However, it only makes sense if the pre-duplication shuffle simplifies
8723     // things significantly. Currently, this means we need to be able to
8724     // express the pre-duplication shuffle as an i16 shuffle.
8725     //
8726     // FIXME: We should check for other patterns which can be widened into an
8727     // i16 shuffle as well.
8728     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8729       for (int i = 0; i < 16; i += 2)
8730         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8731           return false;
8732
8733       return true;
8734     };
8735     auto tryToWidenViaDuplication = [&]() -> SDValue {
8736       if (!canWidenViaDuplication(Mask))
8737         return SDValue();
8738       SmallVector<int, 4> LoInputs;
8739       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8740                    [](int M) { return M >= 0 && M < 8; });
8741       std::sort(LoInputs.begin(), LoInputs.end());
8742       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8743                      LoInputs.end());
8744       SmallVector<int, 4> HiInputs;
8745       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8746                    [](int M) { return M >= 8; });
8747       std::sort(HiInputs.begin(), HiInputs.end());
8748       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8749                      HiInputs.end());
8750
8751       bool TargetLo = LoInputs.size() >= HiInputs.size();
8752       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8753       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8754
8755       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8756       SmallDenseMap<int, int, 8> LaneMap;
8757       for (int I : InPlaceInputs) {
8758         PreDupI16Shuffle[I/2] = I/2;
8759         LaneMap[I] = I;
8760       }
8761       int j = TargetLo ? 0 : 4, je = j + 4;
8762       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8763         // Check if j is already a shuffle of this input. This happens when
8764         // there are two adjacent bytes after we move the low one.
8765         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8766           // If we haven't yet mapped the input, search for a slot into which
8767           // we can map it.
8768           while (j < je && PreDupI16Shuffle[j] != -1)
8769             ++j;
8770
8771           if (j == je)
8772             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8773             return SDValue();
8774
8775           // Map this input with the i16 shuffle.
8776           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8777         }
8778
8779         // Update the lane map based on the mapping we ended up with.
8780         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8781       }
8782       V1 = DAG.getBitcast(
8783           MVT::v16i8,
8784           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8785                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8786
8787       // Unpack the bytes to form the i16s that will be shuffled into place.
8788       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8789                        MVT::v16i8, V1, V1);
8790
8791       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8792       for (int i = 0; i < 16; ++i)
8793         if (Mask[i] != -1) {
8794           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8795           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8796           if (PostDupI16Shuffle[i / 2] == -1)
8797             PostDupI16Shuffle[i / 2] = MappedMask;
8798           else
8799             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8800                    "Conflicting entrties in the original shuffle!");
8801         }
8802       return DAG.getBitcast(
8803           MVT::v16i8,
8804           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8805                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8806     };
8807     if (SDValue V = tryToWidenViaDuplication())
8808       return V;
8809   }
8810
8811   // Use dedicated unpack instructions for masks that match their pattern.
8812   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8813                                          0, 16, 1, 17, 2, 18, 3, 19,
8814                                          // High half.
8815                                          4, 20, 5, 21, 6, 22, 7, 23}))
8816     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8817   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8818                                          8, 24, 9, 25, 10, 26, 11, 27,
8819                                          // High half.
8820                                          12, 28, 13, 29, 14, 30, 15, 31}))
8821     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8822
8823   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8824   // with PSHUFB. It is important to do this before we attempt to generate any
8825   // blends but after all of the single-input lowerings. If the single input
8826   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8827   // want to preserve that and we can DAG combine any longer sequences into
8828   // a PSHUFB in the end. But once we start blending from multiple inputs,
8829   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8830   // and there are *very* few patterns that would actually be faster than the
8831   // PSHUFB approach because of its ability to zero lanes.
8832   //
8833   // FIXME: The only exceptions to the above are blends which are exact
8834   // interleavings with direct instructions supporting them. We currently don't
8835   // handle those well here.
8836   if (Subtarget->hasSSSE3()) {
8837     bool V1InUse = false;
8838     bool V2InUse = false;
8839
8840     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8841                                                 DAG, V1InUse, V2InUse);
8842
8843     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8844     // do so. This avoids using them to handle blends-with-zero which is
8845     // important as a single pshufb is significantly faster for that.
8846     if (V1InUse && V2InUse) {
8847       if (Subtarget->hasSSE41())
8848         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8849                                                       Mask, Subtarget, DAG))
8850           return Blend;
8851
8852       // We can use an unpack to do the blending rather than an or in some
8853       // cases. Even though the or may be (very minorly) more efficient, we
8854       // preference this lowering because there are common cases where part of
8855       // the complexity of the shuffles goes away when we do the final blend as
8856       // an unpack.
8857       // FIXME: It might be worth trying to detect if the unpack-feeding
8858       // shuffles will both be pshufb, in which case we shouldn't bother with
8859       // this.
8860       if (SDValue Unpack =
8861               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8862         return Unpack;
8863     }
8864
8865     return PSHUFB;
8866   }
8867
8868   // There are special ways we can lower some single-element blends.
8869   if (NumV2Elements == 1)
8870     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8871                                                          Mask, Subtarget, DAG))
8872       return V;
8873
8874   if (SDValue BitBlend =
8875           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8876     return BitBlend;
8877
8878   // Check whether a compaction lowering can be done. This handles shuffles
8879   // which take every Nth element for some even N. See the helper function for
8880   // details.
8881   //
8882   // We special case these as they can be particularly efficiently handled with
8883   // the PACKUSB instruction on x86 and they show up in common patterns of
8884   // rearranging bytes to truncate wide elements.
8885   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8886     // NumEvenDrops is the power of two stride of the elements. Another way of
8887     // thinking about it is that we need to drop the even elements this many
8888     // times to get the original input.
8889     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8890
8891     // First we need to zero all the dropped bytes.
8892     assert(NumEvenDrops <= 3 &&
8893            "No support for dropping even elements more than 3 times.");
8894     // We use the mask type to pick which bytes are preserved based on how many
8895     // elements are dropped.
8896     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8897     SDValue ByteClearMask = DAG.getBitcast(
8898         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
8899     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8900     if (!IsSingleInput)
8901       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8902
8903     // Now pack things back together.
8904     V1 = DAG.getBitcast(MVT::v8i16, V1);
8905     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
8906     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8907     for (int i = 1; i < NumEvenDrops; ++i) {
8908       Result = DAG.getBitcast(MVT::v8i16, Result);
8909       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8910     }
8911
8912     return Result;
8913   }
8914
8915   // Handle multi-input cases by blending single-input shuffles.
8916   if (NumV2Elements > 0)
8917     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8918                                                       Mask, DAG);
8919
8920   // The fallback path for single-input shuffles widens this into two v8i16
8921   // vectors with unpacks, shuffles those, and then pulls them back together
8922   // with a pack.
8923   SDValue V = V1;
8924
8925   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8926   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8927   for (int i = 0; i < 16; ++i)
8928     if (Mask[i] >= 0)
8929       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8930
8931   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8932
8933   SDValue VLoHalf, VHiHalf;
8934   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8935   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8936   // i16s.
8937   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8938                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8939       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8940                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8941     // Use a mask to drop the high bytes.
8942     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
8943     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8944                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
8945
8946     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8947     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8948
8949     // Squash the masks to point directly into VLoHalf.
8950     for (int &M : LoBlendMask)
8951       if (M >= 0)
8952         M /= 2;
8953     for (int &M : HiBlendMask)
8954       if (M >= 0)
8955         M /= 2;
8956   } else {
8957     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8958     // VHiHalf so that we can blend them as i16s.
8959     VLoHalf = DAG.getBitcast(
8960         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8961     VHiHalf = DAG.getBitcast(
8962         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8963   }
8964
8965   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8966   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8967
8968   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8969 }
8970
8971 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8972 ///
8973 /// This routine breaks down the specific type of 128-bit shuffle and
8974 /// dispatches to the lowering routines accordingly.
8975 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8976                                         MVT VT, const X86Subtarget *Subtarget,
8977                                         SelectionDAG &DAG) {
8978   switch (VT.SimpleTy) {
8979   case MVT::v2i64:
8980     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8981   case MVT::v2f64:
8982     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8983   case MVT::v4i32:
8984     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8985   case MVT::v4f32:
8986     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8987   case MVT::v8i16:
8988     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8989   case MVT::v16i8:
8990     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8991
8992   default:
8993     llvm_unreachable("Unimplemented!");
8994   }
8995 }
8996
8997 /// \brief Helper function to test whether a shuffle mask could be
8998 /// simplified by widening the elements being shuffled.
8999 ///
9000 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9001 /// leaves it in an unspecified state.
9002 ///
9003 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9004 /// shuffle masks. The latter have the special property of a '-2' representing
9005 /// a zero-ed lane of a vector.
9006 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9007                                     SmallVectorImpl<int> &WidenedMask) {
9008   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9009     // If both elements are undef, its trivial.
9010     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9011       WidenedMask.push_back(SM_SentinelUndef);
9012       continue;
9013     }
9014
9015     // Check for an undef mask and a mask value properly aligned to fit with
9016     // a pair of values. If we find such a case, use the non-undef mask's value.
9017     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9018       WidenedMask.push_back(Mask[i + 1] / 2);
9019       continue;
9020     }
9021     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9022       WidenedMask.push_back(Mask[i] / 2);
9023       continue;
9024     }
9025
9026     // When zeroing, we need to spread the zeroing across both lanes to widen.
9027     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9028       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9029           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9030         WidenedMask.push_back(SM_SentinelZero);
9031         continue;
9032       }
9033       return false;
9034     }
9035
9036     // Finally check if the two mask values are adjacent and aligned with
9037     // a pair.
9038     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9039       WidenedMask.push_back(Mask[i] / 2);
9040       continue;
9041     }
9042
9043     // Otherwise we can't safely widen the elements used in this shuffle.
9044     return false;
9045   }
9046   assert(WidenedMask.size() == Mask.size() / 2 &&
9047          "Incorrect size of mask after widening the elements!");
9048
9049   return true;
9050 }
9051
9052 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9053 ///
9054 /// This routine just extracts two subvectors, shuffles them independently, and
9055 /// then concatenates them back together. This should work effectively with all
9056 /// AVX vector shuffle types.
9057 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9058                                           SDValue V2, ArrayRef<int> Mask,
9059                                           SelectionDAG &DAG) {
9060   assert(VT.getSizeInBits() >= 256 &&
9061          "Only for 256-bit or wider vector shuffles!");
9062   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9063   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9064
9065   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9066   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9067
9068   int NumElements = VT.getVectorNumElements();
9069   int SplitNumElements = NumElements / 2;
9070   MVT ScalarVT = VT.getScalarType();
9071   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9072
9073   // Rather than splitting build-vectors, just build two narrower build
9074   // vectors. This helps shuffling with splats and zeros.
9075   auto SplitVector = [&](SDValue V) {
9076     while (V.getOpcode() == ISD::BITCAST)
9077       V = V->getOperand(0);
9078
9079     MVT OrigVT = V.getSimpleValueType();
9080     int OrigNumElements = OrigVT.getVectorNumElements();
9081     int OrigSplitNumElements = OrigNumElements / 2;
9082     MVT OrigScalarVT = OrigVT.getScalarType();
9083     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9084
9085     SDValue LoV, HiV;
9086
9087     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9088     if (!BV) {
9089       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9090                         DAG.getIntPtrConstant(0, DL));
9091       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9092                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9093     } else {
9094
9095       SmallVector<SDValue, 16> LoOps, HiOps;
9096       for (int i = 0; i < OrigSplitNumElements; ++i) {
9097         LoOps.push_back(BV->getOperand(i));
9098         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9099       }
9100       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9101       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9102     }
9103     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9104                           DAG.getBitcast(SplitVT, HiV));
9105   };
9106
9107   SDValue LoV1, HiV1, LoV2, HiV2;
9108   std::tie(LoV1, HiV1) = SplitVector(V1);
9109   std::tie(LoV2, HiV2) = SplitVector(V2);
9110
9111   // Now create two 4-way blends of these half-width vectors.
9112   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9113     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9114     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9115     for (int i = 0; i < SplitNumElements; ++i) {
9116       int M = HalfMask[i];
9117       if (M >= NumElements) {
9118         if (M >= NumElements + SplitNumElements)
9119           UseHiV2 = true;
9120         else
9121           UseLoV2 = true;
9122         V2BlendMask.push_back(M - NumElements);
9123         V1BlendMask.push_back(-1);
9124         BlendMask.push_back(SplitNumElements + i);
9125       } else if (M >= 0) {
9126         if (M >= SplitNumElements)
9127           UseHiV1 = true;
9128         else
9129           UseLoV1 = true;
9130         V2BlendMask.push_back(-1);
9131         V1BlendMask.push_back(M);
9132         BlendMask.push_back(i);
9133       } else {
9134         V2BlendMask.push_back(-1);
9135         V1BlendMask.push_back(-1);
9136         BlendMask.push_back(-1);
9137       }
9138     }
9139
9140     // Because the lowering happens after all combining takes place, we need to
9141     // manually combine these blend masks as much as possible so that we create
9142     // a minimal number of high-level vector shuffle nodes.
9143
9144     // First try just blending the halves of V1 or V2.
9145     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9146       return DAG.getUNDEF(SplitVT);
9147     if (!UseLoV2 && !UseHiV2)
9148       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9149     if (!UseLoV1 && !UseHiV1)
9150       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9151
9152     SDValue V1Blend, V2Blend;
9153     if (UseLoV1 && UseHiV1) {
9154       V1Blend =
9155         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9156     } else {
9157       // We only use half of V1 so map the usage down into the final blend mask.
9158       V1Blend = UseLoV1 ? LoV1 : HiV1;
9159       for (int i = 0; i < SplitNumElements; ++i)
9160         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9161           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9162     }
9163     if (UseLoV2 && UseHiV2) {
9164       V2Blend =
9165         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9166     } else {
9167       // We only use half of V2 so map the usage down into the final blend mask.
9168       V2Blend = UseLoV2 ? LoV2 : HiV2;
9169       for (int i = 0; i < SplitNumElements; ++i)
9170         if (BlendMask[i] >= SplitNumElements)
9171           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9172     }
9173     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9174   };
9175   SDValue Lo = HalfBlend(LoMask);
9176   SDValue Hi = HalfBlend(HiMask);
9177   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9178 }
9179
9180 /// \brief Either split a vector in halves or decompose the shuffles and the
9181 /// blend.
9182 ///
9183 /// This is provided as a good fallback for many lowerings of non-single-input
9184 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9185 /// between splitting the shuffle into 128-bit components and stitching those
9186 /// back together vs. extracting the single-input shuffles and blending those
9187 /// results.
9188 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9189                                                 SDValue V2, ArrayRef<int> Mask,
9190                                                 SelectionDAG &DAG) {
9191   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9192                                             "lower single-input shuffles as it "
9193                                             "could then recurse on itself.");
9194   int Size = Mask.size();
9195
9196   // If this can be modeled as a broadcast of two elements followed by a blend,
9197   // prefer that lowering. This is especially important because broadcasts can
9198   // often fold with memory operands.
9199   auto DoBothBroadcast = [&] {
9200     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9201     for (int M : Mask)
9202       if (M >= Size) {
9203         if (V2BroadcastIdx == -1)
9204           V2BroadcastIdx = M - Size;
9205         else if (M - Size != V2BroadcastIdx)
9206           return false;
9207       } else if (M >= 0) {
9208         if (V1BroadcastIdx == -1)
9209           V1BroadcastIdx = M;
9210         else if (M != V1BroadcastIdx)
9211           return false;
9212       }
9213     return true;
9214   };
9215   if (DoBothBroadcast())
9216     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9217                                                       DAG);
9218
9219   // If the inputs all stem from a single 128-bit lane of each input, then we
9220   // split them rather than blending because the split will decompose to
9221   // unusually few instructions.
9222   int LaneCount = VT.getSizeInBits() / 128;
9223   int LaneSize = Size / LaneCount;
9224   SmallBitVector LaneInputs[2];
9225   LaneInputs[0].resize(LaneCount, false);
9226   LaneInputs[1].resize(LaneCount, false);
9227   for (int i = 0; i < Size; ++i)
9228     if (Mask[i] >= 0)
9229       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9230   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9231     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9232
9233   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9234   // that the decomposed single-input shuffles don't end up here.
9235   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9236 }
9237
9238 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9239 /// a permutation and blend of those lanes.
9240 ///
9241 /// This essentially blends the out-of-lane inputs to each lane into the lane
9242 /// from a permuted copy of the vector. This lowering strategy results in four
9243 /// instructions in the worst case for a single-input cross lane shuffle which
9244 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9245 /// of. Special cases for each particular shuffle pattern should be handled
9246 /// prior to trying this lowering.
9247 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9248                                                        SDValue V1, SDValue V2,
9249                                                        ArrayRef<int> Mask,
9250                                                        SelectionDAG &DAG) {
9251   // FIXME: This should probably be generalized for 512-bit vectors as well.
9252   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9253   int LaneSize = Mask.size() / 2;
9254
9255   // If there are only inputs from one 128-bit lane, splitting will in fact be
9256   // less expensive. The flags track whether the given lane contains an element
9257   // that crosses to another lane.
9258   bool LaneCrossing[2] = {false, false};
9259   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9260     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9261       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9262   if (!LaneCrossing[0] || !LaneCrossing[1])
9263     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9264
9265   if (isSingleInputShuffleMask(Mask)) {
9266     SmallVector<int, 32> FlippedBlendMask;
9267     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9268       FlippedBlendMask.push_back(
9269           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9270                                   ? Mask[i]
9271                                   : Mask[i] % LaneSize +
9272                                         (i / LaneSize) * LaneSize + Size));
9273
9274     // Flip the vector, and blend the results which should now be in-lane. The
9275     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9276     // 5 for the high source. The value 3 selects the high half of source 2 and
9277     // the value 2 selects the low half of source 2. We only use source 2 to
9278     // allow folding it into a memory operand.
9279     unsigned PERMMask = 3 | 2 << 4;
9280     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9281                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9282     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9283   }
9284
9285   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9286   // will be handled by the above logic and a blend of the results, much like
9287   // other patterns in AVX.
9288   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9289 }
9290
9291 /// \brief Handle lowering 2-lane 128-bit shuffles.
9292 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9293                                         SDValue V2, ArrayRef<int> Mask,
9294                                         const X86Subtarget *Subtarget,
9295                                         SelectionDAG &DAG) {
9296   // TODO: If minimizing size and one of the inputs is a zero vector and the
9297   // the zero vector has only one use, we could use a VPERM2X128 to save the
9298   // instruction bytes needed to explicitly generate the zero vector.
9299
9300   // Blends are faster and handle all the non-lane-crossing cases.
9301   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9302                                                 Subtarget, DAG))
9303     return Blend;
9304
9305   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9306   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9307
9308   // If either input operand is a zero vector, use VPERM2X128 because its mask
9309   // allows us to replace the zero input with an implicit zero.
9310   if (!IsV1Zero && !IsV2Zero) {
9311     // Check for patterns which can be matched with a single insert of a 128-bit
9312     // subvector.
9313     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9314     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9315       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9316                                    VT.getVectorNumElements() / 2);
9317       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9318                                 DAG.getIntPtrConstant(0, DL));
9319       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9320                                 OnlyUsesV1 ? V1 : V2,
9321                                 DAG.getIntPtrConstant(0, DL));
9322       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9323     }
9324   }
9325
9326   // Otherwise form a 128-bit permutation. After accounting for undefs,
9327   // convert the 64-bit shuffle mask selection values into 128-bit
9328   // selection bits by dividing the indexes by 2 and shifting into positions
9329   // defined by a vperm2*128 instruction's immediate control byte.
9330
9331   // The immediate permute control byte looks like this:
9332   //    [1:0] - select 128 bits from sources for low half of destination
9333   //    [2]   - ignore
9334   //    [3]   - zero low half of destination
9335   //    [5:4] - select 128 bits from sources for high half of destination
9336   //    [6]   - ignore
9337   //    [7]   - zero high half of destination
9338
9339   int MaskLO = Mask[0];
9340   if (MaskLO == SM_SentinelUndef)
9341     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9342
9343   int MaskHI = Mask[2];
9344   if (MaskHI == SM_SentinelUndef)
9345     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9346
9347   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9348
9349   // If either input is a zero vector, replace it with an undef input.
9350   // Shuffle mask values <  4 are selecting elements of V1.
9351   // Shuffle mask values >= 4 are selecting elements of V2.
9352   // Adjust each half of the permute mask by clearing the half that was
9353   // selecting the zero vector and setting the zero mask bit.
9354   if (IsV1Zero) {
9355     V1 = DAG.getUNDEF(VT);
9356     if (MaskLO < 4)
9357       PermMask = (PermMask & 0xf0) | 0x08;
9358     if (MaskHI < 4)
9359       PermMask = (PermMask & 0x0f) | 0x80;
9360   }
9361   if (IsV2Zero) {
9362     V2 = DAG.getUNDEF(VT);
9363     if (MaskLO >= 4)
9364       PermMask = (PermMask & 0xf0) | 0x08;
9365     if (MaskHI >= 4)
9366       PermMask = (PermMask & 0x0f) | 0x80;
9367   }
9368
9369   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9370                      DAG.getConstant(PermMask, DL, MVT::i8));
9371 }
9372
9373 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9374 /// shuffling each lane.
9375 ///
9376 /// This will only succeed when the result of fixing the 128-bit lanes results
9377 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9378 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9379 /// the lane crosses early and then use simpler shuffles within each lane.
9380 ///
9381 /// FIXME: It might be worthwhile at some point to support this without
9382 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9383 /// in x86 only floating point has interesting non-repeating shuffles, and even
9384 /// those are still *marginally* more expensive.
9385 static SDValue lowerVectorShuffleByMerging128BitLanes(
9386     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9387     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9388   assert(!isSingleInputShuffleMask(Mask) &&
9389          "This is only useful with multiple inputs.");
9390
9391   int Size = Mask.size();
9392   int LaneSize = 128 / VT.getScalarSizeInBits();
9393   int NumLanes = Size / LaneSize;
9394   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9395
9396   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9397   // check whether the in-128-bit lane shuffles share a repeating pattern.
9398   SmallVector<int, 4> Lanes;
9399   Lanes.resize(NumLanes, -1);
9400   SmallVector<int, 4> InLaneMask;
9401   InLaneMask.resize(LaneSize, -1);
9402   for (int i = 0; i < Size; ++i) {
9403     if (Mask[i] < 0)
9404       continue;
9405
9406     int j = i / LaneSize;
9407
9408     if (Lanes[j] < 0) {
9409       // First entry we've seen for this lane.
9410       Lanes[j] = Mask[i] / LaneSize;
9411     } else if (Lanes[j] != Mask[i] / LaneSize) {
9412       // This doesn't match the lane selected previously!
9413       return SDValue();
9414     }
9415
9416     // Check that within each lane we have a consistent shuffle mask.
9417     int k = i % LaneSize;
9418     if (InLaneMask[k] < 0) {
9419       InLaneMask[k] = Mask[i] % LaneSize;
9420     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9421       // This doesn't fit a repeating in-lane mask.
9422       return SDValue();
9423     }
9424   }
9425
9426   // First shuffle the lanes into place.
9427   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9428                                 VT.getSizeInBits() / 64);
9429   SmallVector<int, 8> LaneMask;
9430   LaneMask.resize(NumLanes * 2, -1);
9431   for (int i = 0; i < NumLanes; ++i)
9432     if (Lanes[i] >= 0) {
9433       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9434       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9435     }
9436
9437   V1 = DAG.getBitcast(LaneVT, V1);
9438   V2 = DAG.getBitcast(LaneVT, V2);
9439   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9440
9441   // Cast it back to the type we actually want.
9442   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
9443
9444   // Now do a simple shuffle that isn't lane crossing.
9445   SmallVector<int, 8> NewMask;
9446   NewMask.resize(Size, -1);
9447   for (int i = 0; i < Size; ++i)
9448     if (Mask[i] >= 0)
9449       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9450   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9451          "Must not introduce lane crosses at this point!");
9452
9453   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9454 }
9455
9456 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9457 /// given mask.
9458 ///
9459 /// This returns true if the elements from a particular input are already in the
9460 /// slot required by the given mask and require no permutation.
9461 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9462   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9463   int Size = Mask.size();
9464   for (int i = 0; i < Size; ++i)
9465     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9466       return false;
9467
9468   return true;
9469 }
9470
9471 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9472 ///
9473 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9474 /// isn't available.
9475 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9476                                        const X86Subtarget *Subtarget,
9477                                        SelectionDAG &DAG) {
9478   SDLoc DL(Op);
9479   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9480   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9481   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9482   ArrayRef<int> Mask = SVOp->getMask();
9483   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9484
9485   SmallVector<int, 4> WidenedMask;
9486   if (canWidenShuffleElements(Mask, WidenedMask))
9487     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9488                                     DAG);
9489
9490   if (isSingleInputShuffleMask(Mask)) {
9491     // Check for being able to broadcast a single element.
9492     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9493                                                           Mask, Subtarget, DAG))
9494       return Broadcast;
9495
9496     // Use low duplicate instructions for masks that match their pattern.
9497     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9498       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9499
9500     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9501       // Non-half-crossing single input shuffles can be lowerid with an
9502       // interleaved permutation.
9503       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9504                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9505       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9506                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
9507     }
9508
9509     // With AVX2 we have direct support for this permutation.
9510     if (Subtarget->hasAVX2())
9511       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9512                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9513
9514     // Otherwise, fall back.
9515     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9516                                                    DAG);
9517   }
9518
9519   // X86 has dedicated unpack instructions that can handle specific blend
9520   // operations: UNPCKH and UNPCKL.
9521   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9522     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9523   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9524     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9525   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9526     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9527   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9528     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9529
9530   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9531                                                 Subtarget, DAG))
9532     return Blend;
9533
9534   // Check if the blend happens to exactly fit that of SHUFPD.
9535   if ((Mask[0] == -1 || Mask[0] < 2) &&
9536       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9537       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9538       (Mask[3] == -1 || Mask[3] >= 6)) {
9539     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9540                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9541     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9542                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9543   }
9544   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9545       (Mask[1] == -1 || Mask[1] < 2) &&
9546       (Mask[2] == -1 || Mask[2] >= 6) &&
9547       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9548     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9549                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9550     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9551                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9552   }
9553
9554   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9555   // shuffle. However, if we have AVX2 and either inputs are already in place,
9556   // we will be able to shuffle even across lanes the other input in a single
9557   // instruction so skip this pattern.
9558   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9559                                  isShuffleMaskInputInPlace(1, Mask))))
9560     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9561             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9562       return Result;
9563
9564   // If we have AVX2 then we always want to lower with a blend because an v4 we
9565   // can fully permute the elements.
9566   if (Subtarget->hasAVX2())
9567     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9568                                                       Mask, DAG);
9569
9570   // Otherwise fall back on generic lowering.
9571   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9572 }
9573
9574 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9575 ///
9576 /// This routine is only called when we have AVX2 and thus a reasonable
9577 /// instruction set for v4i64 shuffling..
9578 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9579                                        const X86Subtarget *Subtarget,
9580                                        SelectionDAG &DAG) {
9581   SDLoc DL(Op);
9582   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9583   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9584   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9585   ArrayRef<int> Mask = SVOp->getMask();
9586   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9587   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9588
9589   SmallVector<int, 4> WidenedMask;
9590   if (canWidenShuffleElements(Mask, WidenedMask))
9591     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9592                                     DAG);
9593
9594   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9595                                                 Subtarget, DAG))
9596     return Blend;
9597
9598   // Check for being able to broadcast a single element.
9599   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9600                                                         Mask, Subtarget, DAG))
9601     return Broadcast;
9602
9603   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9604   // use lower latency instructions that will operate on both 128-bit lanes.
9605   SmallVector<int, 2> RepeatedMask;
9606   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9607     if (isSingleInputShuffleMask(Mask)) {
9608       int PSHUFDMask[] = {-1, -1, -1, -1};
9609       for (int i = 0; i < 2; ++i)
9610         if (RepeatedMask[i] >= 0) {
9611           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9612           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9613         }
9614       return DAG.getBitcast(
9615           MVT::v4i64,
9616           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9617                       DAG.getBitcast(MVT::v8i32, V1),
9618                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9619     }
9620   }
9621
9622   // AVX2 provides a direct instruction for permuting a single input across
9623   // lanes.
9624   if (isSingleInputShuffleMask(Mask))
9625     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9626                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9627
9628   // Try to use shift instructions.
9629   if (SDValue Shift =
9630           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9631     return Shift;
9632
9633   // Use dedicated unpack instructions for masks that match their pattern.
9634   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9635     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9636   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9637     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9638   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9639     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9640   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9641     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9642
9643   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9644   // shuffle. However, if we have AVX2 and either inputs are already in place,
9645   // we will be able to shuffle even across lanes the other input in a single
9646   // instruction so skip this pattern.
9647   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9648                                  isShuffleMaskInputInPlace(1, Mask))))
9649     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9650             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9651       return Result;
9652
9653   // Otherwise fall back on generic blend lowering.
9654   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9655                                                     Mask, DAG);
9656 }
9657
9658 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9659 ///
9660 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9661 /// isn't available.
9662 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9663                                        const X86Subtarget *Subtarget,
9664                                        SelectionDAG &DAG) {
9665   SDLoc DL(Op);
9666   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9667   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9668   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9669   ArrayRef<int> Mask = SVOp->getMask();
9670   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9671
9672   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9673                                                 Subtarget, DAG))
9674     return Blend;
9675
9676   // Check for being able to broadcast a single element.
9677   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9678                                                         Mask, Subtarget, DAG))
9679     return Broadcast;
9680
9681   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9682   // options to efficiently lower the shuffle.
9683   SmallVector<int, 4> RepeatedMask;
9684   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9685     assert(RepeatedMask.size() == 4 &&
9686            "Repeated masks must be half the mask width!");
9687
9688     // Use even/odd duplicate instructions for masks that match their pattern.
9689     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9690       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9691     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9692       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9693
9694     if (isSingleInputShuffleMask(Mask))
9695       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9696                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9697
9698     // Use dedicated unpack instructions for masks that match their pattern.
9699     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9700       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9701     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9702       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9703     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9704       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9705     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9706       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9707
9708     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9709     // have already handled any direct blends. We also need to squash the
9710     // repeated mask into a simulated v4f32 mask.
9711     for (int i = 0; i < 4; ++i)
9712       if (RepeatedMask[i] >= 8)
9713         RepeatedMask[i] -= 4;
9714     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9715   }
9716
9717   // If we have a single input shuffle with different shuffle patterns in the
9718   // two 128-bit lanes use the variable mask to VPERMILPS.
9719   if (isSingleInputShuffleMask(Mask)) {
9720     SDValue VPermMask[8];
9721     for (int i = 0; i < 8; ++i)
9722       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9723                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9724     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9725       return DAG.getNode(
9726           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9727           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9728
9729     if (Subtarget->hasAVX2())
9730       return DAG.getNode(
9731           X86ISD::VPERMV, DL, MVT::v8f32,
9732           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
9733                                                  MVT::v8i32, VPermMask)),
9734           V1);
9735
9736     // Otherwise, fall back.
9737     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9738                                                    DAG);
9739   }
9740
9741   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9742   // shuffle.
9743   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9744           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9745     return Result;
9746
9747   // If we have AVX2 then we always want to lower with a blend because at v8 we
9748   // can fully permute the elements.
9749   if (Subtarget->hasAVX2())
9750     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9751                                                       Mask, DAG);
9752
9753   // Otherwise fall back on generic lowering.
9754   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9755 }
9756
9757 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9758 ///
9759 /// This routine is only called when we have AVX2 and thus a reasonable
9760 /// instruction set for v8i32 shuffling..
9761 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9762                                        const X86Subtarget *Subtarget,
9763                                        SelectionDAG &DAG) {
9764   SDLoc DL(Op);
9765   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9766   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9767   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9768   ArrayRef<int> Mask = SVOp->getMask();
9769   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9770   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9771
9772   // Whenever we can lower this as a zext, that instruction is strictly faster
9773   // than any alternative. It also allows us to fold memory operands into the
9774   // shuffle in many cases.
9775   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9776                                                          Mask, Subtarget, DAG))
9777     return ZExt;
9778
9779   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9780                                                 Subtarget, DAG))
9781     return Blend;
9782
9783   // Check for being able to broadcast a single element.
9784   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9785                                                         Mask, Subtarget, DAG))
9786     return Broadcast;
9787
9788   // If the shuffle mask is repeated in each 128-bit lane we can use more
9789   // efficient instructions that mirror the shuffles across the two 128-bit
9790   // lanes.
9791   SmallVector<int, 4> RepeatedMask;
9792   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9793     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9794     if (isSingleInputShuffleMask(Mask))
9795       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9796                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9797
9798     // Use dedicated unpack instructions for masks that match their pattern.
9799     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9800       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9801     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9802       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9803     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9804       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9805     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9806       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9807   }
9808
9809   // Try to use shift instructions.
9810   if (SDValue Shift =
9811           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9812     return Shift;
9813
9814   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9815           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9816     return Rotate;
9817
9818   // If the shuffle patterns aren't repeated but it is a single input, directly
9819   // generate a cross-lane VPERMD instruction.
9820   if (isSingleInputShuffleMask(Mask)) {
9821     SDValue VPermMask[8];
9822     for (int i = 0; i < 8; ++i)
9823       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9824                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9825     return DAG.getNode(
9826         X86ISD::VPERMV, DL, MVT::v8i32,
9827         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9828   }
9829
9830   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9831   // shuffle.
9832   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9833           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9834     return Result;
9835
9836   // Otherwise fall back on generic blend lowering.
9837   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9838                                                     Mask, DAG);
9839 }
9840
9841 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9842 ///
9843 /// This routine is only called when we have AVX2 and thus a reasonable
9844 /// instruction set for v16i16 shuffling..
9845 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9846                                         const X86Subtarget *Subtarget,
9847                                         SelectionDAG &DAG) {
9848   SDLoc DL(Op);
9849   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9850   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9851   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9852   ArrayRef<int> Mask = SVOp->getMask();
9853   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9854   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9855
9856   // Whenever we can lower this as a zext, that instruction is strictly faster
9857   // than any alternative. It also allows us to fold memory operands into the
9858   // shuffle in many cases.
9859   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9860                                                          Mask, Subtarget, DAG))
9861     return ZExt;
9862
9863   // Check for being able to broadcast a single element.
9864   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9865                                                         Mask, Subtarget, DAG))
9866     return Broadcast;
9867
9868   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9869                                                 Subtarget, DAG))
9870     return Blend;
9871
9872   // Use dedicated unpack instructions for masks that match their pattern.
9873   if (isShuffleEquivalent(V1, V2, Mask,
9874                           {// First 128-bit lane:
9875                            0, 16, 1, 17, 2, 18, 3, 19,
9876                            // Second 128-bit lane:
9877                            8, 24, 9, 25, 10, 26, 11, 27}))
9878     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9879   if (isShuffleEquivalent(V1, V2, Mask,
9880                           {// First 128-bit lane:
9881                            4, 20, 5, 21, 6, 22, 7, 23,
9882                            // Second 128-bit lane:
9883                            12, 28, 13, 29, 14, 30, 15, 31}))
9884     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9885
9886   // Try to use shift instructions.
9887   if (SDValue Shift =
9888           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9889     return Shift;
9890
9891   // Try to use byte rotation instructions.
9892   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9893           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9894     return Rotate;
9895
9896   if (isSingleInputShuffleMask(Mask)) {
9897     // There are no generalized cross-lane shuffle operations available on i16
9898     // element types.
9899     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9900       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9901                                                      Mask, DAG);
9902
9903     SmallVector<int, 8> RepeatedMask;
9904     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
9905       // As this is a single-input shuffle, the repeated mask should be
9906       // a strictly valid v8i16 mask that we can pass through to the v8i16
9907       // lowering to handle even the v16 case.
9908       return lowerV8I16GeneralSingleInputVectorShuffle(
9909           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
9910     }
9911
9912     SDValue PSHUFBMask[32];
9913     for (int i = 0; i < 16; ++i) {
9914       if (Mask[i] == -1) {
9915         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9916         continue;
9917       }
9918
9919       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9920       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9921       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
9922       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
9923     }
9924     return DAG.getBitcast(MVT::v16i16,
9925                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
9926                                       DAG.getBitcast(MVT::v32i8, V1),
9927                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
9928                                                   MVT::v32i8, PSHUFBMask)));
9929   }
9930
9931   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9932   // shuffle.
9933   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9934           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9935     return Result;
9936
9937   // Otherwise fall back on generic lowering.
9938   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9939 }
9940
9941 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9942 ///
9943 /// This routine is only called when we have AVX2 and thus a reasonable
9944 /// instruction set for v32i8 shuffling..
9945 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9946                                        const X86Subtarget *Subtarget,
9947                                        SelectionDAG &DAG) {
9948   SDLoc DL(Op);
9949   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9950   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9951   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9952   ArrayRef<int> Mask = SVOp->getMask();
9953   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9954   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9955
9956   // Whenever we can lower this as a zext, that instruction is strictly faster
9957   // than any alternative. It also allows us to fold memory operands into the
9958   // shuffle in many cases.
9959   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9960                                                          Mask, Subtarget, DAG))
9961     return ZExt;
9962
9963   // Check for being able to broadcast a single element.
9964   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9965                                                         Mask, Subtarget, DAG))
9966     return Broadcast;
9967
9968   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9969                                                 Subtarget, DAG))
9970     return Blend;
9971
9972   // Use dedicated unpack instructions for masks that match their pattern.
9973   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9974   // 256-bit lanes.
9975   if (isShuffleEquivalent(
9976           V1, V2, Mask,
9977           {// First 128-bit lane:
9978            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9979            // Second 128-bit lane:
9980            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9981     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9982   if (isShuffleEquivalent(
9983           V1, V2, Mask,
9984           {// First 128-bit lane:
9985            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9986            // Second 128-bit lane:
9987            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9988     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9989
9990   // Try to use shift instructions.
9991   if (SDValue Shift =
9992           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9993     return Shift;
9994
9995   // Try to use byte rotation instructions.
9996   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9997           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9998     return Rotate;
9999
10000   if (isSingleInputShuffleMask(Mask)) {
10001     // There are no generalized cross-lane shuffle operations available on i8
10002     // element types.
10003     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10004       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10005                                                      Mask, DAG);
10006
10007     SDValue PSHUFBMask[32];
10008     for (int i = 0; i < 32; ++i)
10009       PSHUFBMask[i] =
10010           Mask[i] < 0
10011               ? DAG.getUNDEF(MVT::i8)
10012               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10013                                 MVT::i8);
10014
10015     return DAG.getNode(
10016         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10017         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10018   }
10019
10020   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10021   // shuffle.
10022   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10023           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10024     return Result;
10025
10026   // Otherwise fall back on generic lowering.
10027   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10028 }
10029
10030 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10031 ///
10032 /// This routine either breaks down the specific type of a 256-bit x86 vector
10033 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10034 /// together based on the available instructions.
10035 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10036                                         MVT VT, const X86Subtarget *Subtarget,
10037                                         SelectionDAG &DAG) {
10038   SDLoc DL(Op);
10039   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10040   ArrayRef<int> Mask = SVOp->getMask();
10041
10042   // If we have a single input to the zero element, insert that into V1 if we
10043   // can do so cheaply.
10044   int NumElts = VT.getVectorNumElements();
10045   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10046     return M >= NumElts;
10047   });
10048
10049   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10050     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10051                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10052       return Insertion;
10053
10054   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
10055   // check for those subtargets here and avoid much of the subtarget querying in
10056   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
10057   // ability to manipulate a 256-bit vector with integer types. Since we'll use
10058   // floating point types there eventually, just immediately cast everything to
10059   // a float and operate entirely in that domain.
10060   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10061     int ElementBits = VT.getScalarSizeInBits();
10062     if (ElementBits < 32)
10063       // No floating point type available, decompose into 128-bit vectors.
10064       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10065
10066     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10067                                 VT.getVectorNumElements());
10068     V1 = DAG.getBitcast(FpVT, V1);
10069     V2 = DAG.getBitcast(FpVT, V2);
10070     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10071   }
10072
10073   switch (VT.SimpleTy) {
10074   case MVT::v4f64:
10075     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10076   case MVT::v4i64:
10077     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10078   case MVT::v8f32:
10079     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10080   case MVT::v8i32:
10081     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10082   case MVT::v16i16:
10083     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10084   case MVT::v32i8:
10085     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10086
10087   default:
10088     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10089   }
10090 }
10091
10092 static SDValue lowerVectorShuffleWithVALIGN(SDLoc DL, MVT VT,
10093                                             ArrayRef<int> Mask, SDValue V1,
10094                                             SDValue V2, SelectionDAG &DAG) {
10095
10096   assert(VT.getScalarSizeInBits() >= 32 && "Unexpected data type for VALIGN");
10097   // VALIGN pattern 2, 3, 4, 5, .. (sequential, shifted right)
10098   int AlignVal = -1;
10099   for (int i = 0; i < (signed)VT.getVectorNumElements(); ++i) {
10100     if (Mask[i] < 0)
10101       continue;
10102     if (Mask[i] < i)
10103       return SDValue();
10104     if (AlignVal == -1)
10105       AlignVal = Mask[i] - i;
10106     else if (Mask[i] - i != AlignVal)
10107       return SDValue();
10108   }
10109   return DAG.getNode(X86ISD::VALIGN, DL, VT, V1, V2,
10110                      DAG.getConstant(AlignVal, DL, MVT::i8));
10111 }
10112
10113 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10114                                            ArrayRef<int> Mask, SDValue V1,
10115                                            SDValue V2, SelectionDAG &DAG) {
10116
10117   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10118
10119   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10120   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10121
10122   SmallVector<SDValue, 32>  VPermMask;
10123   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i)
10124     VPermMask.push_back(Mask[i] < 0 ? DAG.getUNDEF(MaskEltVT) :
10125                         DAG.getConstant(Mask[i], DL,MaskEltVT));
10126   SDValue MaskNode = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskVecVT,
10127                                  VPermMask);
10128   if (isSingleInputShuffleMask(Mask))
10129     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10130
10131   return DAG.getNode(X86ISD::VPERMV3, DL, VT, MaskNode, V1, V2);
10132 }
10133
10134
10135 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10136 static SDValue lowerV8X64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10137                                        const X86Subtarget *Subtarget,
10138                                        SelectionDAG &DAG) {
10139   SDLoc DL(Op);
10140   MVT VT = Op.getSimpleValueType();
10141   assert((V1.getSimpleValueType() == MVT::v8f64 ||
10142           V1.getSimpleValueType() == MVT::v8i64) && "Bad operand type!");
10143   assert((V2.getSimpleValueType() == MVT::v8f64 ||
10144           V2.getSimpleValueType() == MVT::v8i64) && "Bad operand type!");
10145   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10146   ArrayRef<int> Mask = SVOp->getMask();
10147   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10148
10149   // X86 has dedicated unpack instructions that can handle specific blend
10150   // operations: UNPCKH and UNPCKL.
10151   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10152     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
10153   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10154     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
10155
10156   if (SDValue Op = lowerVectorShuffleWithVALIGN(DL, VT, Mask, V1, V2, DAG))
10157     return Op;
10158
10159   // VSHUFPD instruction - mask 0/1, 8/9, 2/3, 10/11, 4/5, 12/13, 6/7, 14/15
10160   bool ShufpdMask = true;
10161   unsigned Immediate = 0;
10162   for (int i = 0; i < 8; ++i) {
10163     if (Mask[i] < 0)
10164       continue;
10165     int Val = (i & 6) + 8 * (i & 1);
10166     if (Mask[i] < Val ||  Mask[i] > Val+1) {
10167       ShufpdMask = false;
10168       break;
10169     }
10170     Immediate |= (Mask[i]%2) << i;
10171   }
10172   if (ShufpdMask)
10173     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10174                        DAG.getConstant(Immediate, DL, MVT::i8));
10175
10176   // PERMILPD instruction - mask 0/1, 0/1, 2/3, 2/3, 4/5, 4/5, 6/7, 6/7
10177   if (isSingleInputShuffleMask(Mask)) {
10178     bool PermilMask = true;
10179     unsigned Immediate = 0;
10180     for (int i = 0; i < 8; ++i) {
10181       if (Mask[i] < 0)
10182         continue;
10183       int Val = (i & 6);
10184       if (Mask[i] < Val ||  Mask[i] > Val+1) {
10185         PermilMask = false;
10186         break;
10187       }
10188       Immediate |= (Mask[i]%2) << i;
10189     }
10190     if (PermilMask)
10191       return DAG.getNode(X86ISD::VPERMILPI, DL, VT, V1,
10192                          DAG.getConstant(Immediate, DL, MVT::i8));
10193
10194     SmallVector<int, 4> RepeatedMask;
10195     if (is256BitLaneRepeatedShuffleMask(VT, Mask, RepeatedMask)) {
10196       unsigned Immediate = 0;
10197       for (int i = 0; i < 4; ++i)
10198         if (RepeatedMask[i] > 0)
10199           Immediate |= (RepeatedMask[i] & 3) << (i*2);
10200       return DAG.getNode(X86ISD::VPERMI, DL, VT, V1,
10201                          DAG.getConstant(Immediate, DL, MVT::i8));
10202     }
10203   }
10204   return lowerVectorShuffleWithPERMV(DL, VT, Mask, V1, V2, DAG);
10205 }
10206
10207 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10208 static SDValue lowerV16X32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10209                                        const X86Subtarget *Subtarget,
10210                                        SelectionDAG &DAG) {
10211   MVT VT = Op.getSimpleValueType();
10212   SDLoc DL(Op);
10213   assert((V1.getSimpleValueType() == MVT::v16i32 ||
10214           V1.getSimpleValueType() == MVT::v16f32) && "Bad operand type!");
10215   assert((V2.getSimpleValueType() == MVT::v16i32 ||
10216           V2.getSimpleValueType() == MVT::v16f32) && "Bad operand type!");
10217   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10218   ArrayRef<int> Mask = SVOp->getMask();
10219   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10220
10221   // Use dedicated unpack instructions for masks that match their pattern.
10222   if (isShuffleEquivalent(V1, V2, Mask,
10223                           {// First 128-bit lane.
10224                            0, 16, 1, 17, 4, 20, 5, 21,
10225                            // Second 128-bit lane.
10226                            8, 24, 9, 25, 12, 28, 13, 29}))
10227     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
10228   if (isShuffleEquivalent(V1, V2, Mask,
10229                           {// First 128-bit lane.
10230                            2, 18, 3, 19, 6, 22, 7, 23,
10231                            // Second 128-bit lane.
10232                            10, 26, 11, 27, 14, 30, 15, 31}))
10233     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
10234
10235   if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6, 8, 8, 10, 10,
10236                                          12, 12, 14, 14}))
10237     return DAG.getNode(X86ISD::MOVSLDUP, DL, VT, V1);
10238   if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7, 9, 9, 11, 11,
10239                                          13, 13, 15, 15}))
10240     return DAG.getNode(X86ISD::MOVSHDUP, DL, VT, V1);
10241
10242   SmallVector<int, 4> RepeatedMask;
10243   if (is128BitLaneRepeatedShuffleMask(VT, Mask, RepeatedMask)) {
10244     if (isSingleInputShuffleMask(Mask)) {
10245       unsigned Opc = VT.isInteger() ? X86ISD::PSHUFD : X86ISD::VPERMILPI;
10246       return DAG.getNode(Opc, DL, VT, V1,
10247                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10248     }
10249
10250     for (int i = 0; i < 4; ++i) {
10251       if (RepeatedMask[i] >= 16)
10252         RepeatedMask[i] -= 12;
10253      }
10254      return lowerVectorShuffleWithSHUFPS(DL, VT, RepeatedMask, V1, V2, DAG);
10255   }
10256
10257   if (SDValue Op = lowerVectorShuffleWithVALIGN(DL, VT, Mask, V1, V2, DAG))
10258     return Op;
10259
10260   return lowerVectorShuffleWithPERMV(DL, VT, Mask, V1, V2, DAG);
10261 }
10262
10263 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10264 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10265                                         const X86Subtarget *Subtarget,
10266                                         SelectionDAG &DAG) {
10267   SDLoc DL(Op);
10268   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10269   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10270   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10271   ArrayRef<int> Mask = SVOp->getMask();
10272   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10273   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10274
10275   // FIXME: Implement direct support for this type!
10276   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10277 }
10278
10279 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10280 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10281                                        const X86Subtarget *Subtarget,
10282                                        SelectionDAG &DAG) {
10283   SDLoc DL(Op);
10284   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10285   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10286   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10287   ArrayRef<int> Mask = SVOp->getMask();
10288   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10289   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10290
10291   // FIXME: Implement direct support for this type!
10292   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10293 }
10294
10295 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10296 ///
10297 /// This routine either breaks down the specific type of a 512-bit x86 vector
10298 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10299 /// together based on the available instructions.
10300 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10301                                         MVT VT, const X86Subtarget *Subtarget,
10302                                         SelectionDAG &DAG) {
10303   SDLoc DL(Op);
10304   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10305   ArrayRef<int> Mask = SVOp->getMask();
10306   assert(Subtarget->hasAVX512() &&
10307          "Cannot lower 512-bit vectors w/ basic ISA!");
10308
10309   // Check for being able to broadcast a single element.
10310   if (SDValue Broadcast =
10311           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10312     return Broadcast;
10313
10314   // Dispatch to each element type for lowering. If we don't have supprot for
10315   // specific element type shuffles at 512 bits, immediately split them and
10316   // lower them. Each lowering routine of a given type is allowed to assume that
10317   // the requisite ISA extensions for that element type are available.
10318   switch (VT.SimpleTy) {
10319   case MVT::v8f64:
10320   case MVT::v8i64:
10321     return lowerV8X64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10322   case MVT::v16f32:
10323   case MVT::v16i32:
10324     return lowerV16X32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10325   case MVT::v32i16:
10326     if (Subtarget->hasBWI())
10327       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10328     break;
10329   case MVT::v64i8:
10330     if (Subtarget->hasBWI())
10331       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10332     break;
10333
10334   default:
10335     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10336   }
10337
10338   // Otherwise fall back on splitting.
10339   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10340 }
10341
10342 /// \brief Top-level lowering for x86 vector shuffles.
10343 ///
10344 /// This handles decomposition, canonicalization, and lowering of all x86
10345 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10346 /// above in helper routines. The canonicalization attempts to widen shuffles
10347 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10348 /// s.t. only one of the two inputs needs to be tested, etc.
10349 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10350                                   SelectionDAG &DAG) {
10351   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10352   ArrayRef<int> Mask = SVOp->getMask();
10353   SDValue V1 = Op.getOperand(0);
10354   SDValue V2 = Op.getOperand(1);
10355   MVT VT = Op.getSimpleValueType();
10356   int NumElements = VT.getVectorNumElements();
10357   SDLoc dl(Op);
10358
10359   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10360
10361   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10362   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10363   if (V1IsUndef && V2IsUndef)
10364     return DAG.getUNDEF(VT);
10365
10366   // When we create a shuffle node we put the UNDEF node to second operand,
10367   // but in some cases the first operand may be transformed to UNDEF.
10368   // In this case we should just commute the node.
10369   if (V1IsUndef)
10370     return DAG.getCommutedVectorShuffle(*SVOp);
10371
10372   // Check for non-undef masks pointing at an undef vector and make the masks
10373   // undef as well. This makes it easier to match the shuffle based solely on
10374   // the mask.
10375   if (V2IsUndef)
10376     for (int M : Mask)
10377       if (M >= NumElements) {
10378         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10379         for (int &M : NewMask)
10380           if (M >= NumElements)
10381             M = -1;
10382         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10383       }
10384
10385   // We actually see shuffles that are entirely re-arrangements of a set of
10386   // zero inputs. This mostly happens while decomposing complex shuffles into
10387   // simple ones. Directly lower these as a buildvector of zeros.
10388   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10389   if (Zeroable.all())
10390     return getZeroVector(VT, Subtarget, DAG, dl);
10391
10392   // Try to collapse shuffles into using a vector type with fewer elements but
10393   // wider element types. We cap this to not form integers or floating point
10394   // elements wider than 64 bits, but it might be interesting to form i128
10395   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10396   SmallVector<int, 16> WidenedMask;
10397   if (VT.getScalarSizeInBits() < 64 &&
10398       canWidenShuffleElements(Mask, WidenedMask)) {
10399     MVT NewEltVT = VT.isFloatingPoint()
10400                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10401                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10402     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10403     // Make sure that the new vector type is legal. For example, v2f64 isn't
10404     // legal on SSE1.
10405     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10406       V1 = DAG.getBitcast(NewVT, V1);
10407       V2 = DAG.getBitcast(NewVT, V2);
10408       return DAG.getBitcast(
10409           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10410     }
10411   }
10412
10413   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10414   for (int M : SVOp->getMask())
10415     if (M < 0)
10416       ++NumUndefElements;
10417     else if (M < NumElements)
10418       ++NumV1Elements;
10419     else
10420       ++NumV2Elements;
10421
10422   // Commute the shuffle as needed such that more elements come from V1 than
10423   // V2. This allows us to match the shuffle pattern strictly on how many
10424   // elements come from V1 without handling the symmetric cases.
10425   if (NumV2Elements > NumV1Elements)
10426     return DAG.getCommutedVectorShuffle(*SVOp);
10427
10428   // When the number of V1 and V2 elements are the same, try to minimize the
10429   // number of uses of V2 in the low half of the vector. When that is tied,
10430   // ensure that the sum of indices for V1 is equal to or lower than the sum
10431   // indices for V2. When those are equal, try to ensure that the number of odd
10432   // indices for V1 is lower than the number of odd indices for V2.
10433   if (NumV1Elements == NumV2Elements) {
10434     int LowV1Elements = 0, LowV2Elements = 0;
10435     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10436       if (M >= NumElements)
10437         ++LowV2Elements;
10438       else if (M >= 0)
10439         ++LowV1Elements;
10440     if (LowV2Elements > LowV1Elements) {
10441       return DAG.getCommutedVectorShuffle(*SVOp);
10442     } else if (LowV2Elements == LowV1Elements) {
10443       int SumV1Indices = 0, SumV2Indices = 0;
10444       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10445         if (SVOp->getMask()[i] >= NumElements)
10446           SumV2Indices += i;
10447         else if (SVOp->getMask()[i] >= 0)
10448           SumV1Indices += i;
10449       if (SumV2Indices < SumV1Indices) {
10450         return DAG.getCommutedVectorShuffle(*SVOp);
10451       } else if (SumV2Indices == SumV1Indices) {
10452         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10453         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10454           if (SVOp->getMask()[i] >= NumElements)
10455             NumV2OddIndices += i % 2;
10456           else if (SVOp->getMask()[i] >= 0)
10457             NumV1OddIndices += i % 2;
10458         if (NumV2OddIndices < NumV1OddIndices)
10459           return DAG.getCommutedVectorShuffle(*SVOp);
10460       }
10461     }
10462   }
10463
10464   // For each vector width, delegate to a specialized lowering routine.
10465   if (VT.getSizeInBits() == 128)
10466     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10467
10468   if (VT.getSizeInBits() == 256)
10469     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10470
10471   // Force AVX-512 vectors to be scalarized for now.
10472   // FIXME: Implement AVX-512 support!
10473   if (VT.getSizeInBits() == 512)
10474     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10475
10476   llvm_unreachable("Unimplemented!");
10477 }
10478
10479 // This function assumes its argument is a BUILD_VECTOR of constants or
10480 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10481 // true.
10482 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10483                                     unsigned &MaskValue) {
10484   MaskValue = 0;
10485   unsigned NumElems = BuildVector->getNumOperands();
10486   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10487   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10488   unsigned NumElemsInLane = NumElems / NumLanes;
10489
10490   // Blend for v16i16 should be symetric for the both lanes.
10491   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10492     SDValue EltCond = BuildVector->getOperand(i);
10493     SDValue SndLaneEltCond =
10494         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10495
10496     int Lane1Cond = -1, Lane2Cond = -1;
10497     if (isa<ConstantSDNode>(EltCond))
10498       Lane1Cond = !isZero(EltCond);
10499     if (isa<ConstantSDNode>(SndLaneEltCond))
10500       Lane2Cond = !isZero(SndLaneEltCond);
10501
10502     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10503       // Lane1Cond != 0, means we want the first argument.
10504       // Lane1Cond == 0, means we want the second argument.
10505       // The encoding of this argument is 0 for the first argument, 1
10506       // for the second. Therefore, invert the condition.
10507       MaskValue |= !Lane1Cond << i;
10508     else if (Lane1Cond < 0)
10509       MaskValue |= !Lane2Cond << i;
10510     else
10511       return false;
10512   }
10513   return true;
10514 }
10515
10516 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10517 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10518                                            const X86Subtarget *Subtarget,
10519                                            SelectionDAG &DAG) {
10520   SDValue Cond = Op.getOperand(0);
10521   SDValue LHS = Op.getOperand(1);
10522   SDValue RHS = Op.getOperand(2);
10523   SDLoc dl(Op);
10524   MVT VT = Op.getSimpleValueType();
10525
10526   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10527     return SDValue();
10528   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10529
10530   // Only non-legal VSELECTs reach this lowering, convert those into generic
10531   // shuffles and re-use the shuffle lowering path for blends.
10532   SmallVector<int, 32> Mask;
10533   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10534     SDValue CondElt = CondBV->getOperand(i);
10535     Mask.push_back(
10536         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10537   }
10538   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10539 }
10540
10541 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10542   // A vselect where all conditions and data are constants can be optimized into
10543   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10544   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10545       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10546       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10547     return SDValue();
10548
10549   // Try to lower this to a blend-style vector shuffle. This can handle all
10550   // constant condition cases.
10551   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
10552     return BlendOp;
10553
10554   // Variable blends are only legal from SSE4.1 onward.
10555   if (!Subtarget->hasSSE41())
10556     return SDValue();
10557
10558   // Only some types will be legal on some subtargets. If we can emit a legal
10559   // VSELECT-matching blend, return Op, and but if we need to expand, return
10560   // a null value.
10561   switch (Op.getSimpleValueType().SimpleTy) {
10562   default:
10563     // Most of the vector types have blends past SSE4.1.
10564     return Op;
10565
10566   case MVT::v32i8:
10567     // The byte blends for AVX vectors were introduced only in AVX2.
10568     if (Subtarget->hasAVX2())
10569       return Op;
10570
10571     return SDValue();
10572
10573   case MVT::v8i16:
10574   case MVT::v16i16:
10575     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
10576     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10577       return Op;
10578
10579     // FIXME: We should custom lower this by fixing the condition and using i8
10580     // blends.
10581     return SDValue();
10582   }
10583 }
10584
10585 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10586   MVT VT = Op.getSimpleValueType();
10587   SDLoc dl(Op);
10588
10589   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10590     return SDValue();
10591
10592   if (VT.getSizeInBits() == 8) {
10593     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10594                                   Op.getOperand(0), Op.getOperand(1));
10595     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10596                                   DAG.getValueType(VT));
10597     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10598   }
10599
10600   if (VT.getSizeInBits() == 16) {
10601     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10602     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10603     if (Idx == 0)
10604       return DAG.getNode(
10605           ISD::TRUNCATE, dl, MVT::i16,
10606           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10607                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10608                       Op.getOperand(1)));
10609     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10610                                   Op.getOperand(0), Op.getOperand(1));
10611     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10612                                   DAG.getValueType(VT));
10613     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10614   }
10615
10616   if (VT == MVT::f32) {
10617     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10618     // the result back to FR32 register. It's only worth matching if the
10619     // result has a single use which is a store or a bitcast to i32.  And in
10620     // the case of a store, it's not worth it if the index is a constant 0,
10621     // because a MOVSSmr can be used instead, which is smaller and faster.
10622     if (!Op.hasOneUse())
10623       return SDValue();
10624     SDNode *User = *Op.getNode()->use_begin();
10625     if ((User->getOpcode() != ISD::STORE ||
10626          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10627           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10628         (User->getOpcode() != ISD::BITCAST ||
10629          User->getValueType(0) != MVT::i32))
10630       return SDValue();
10631     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10632                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10633                                   Op.getOperand(1));
10634     return DAG.getBitcast(MVT::f32, Extract);
10635   }
10636
10637   if (VT == MVT::i32 || VT == MVT::i64) {
10638     // ExtractPS/pextrq works with constant index.
10639     if (isa<ConstantSDNode>(Op.getOperand(1)))
10640       return Op;
10641   }
10642   return SDValue();
10643 }
10644
10645 /// Extract one bit from mask vector, like v16i1 or v8i1.
10646 /// AVX-512 feature.
10647 SDValue
10648 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10649   SDValue Vec = Op.getOperand(0);
10650   SDLoc dl(Vec);
10651   MVT VecVT = Vec.getSimpleValueType();
10652   SDValue Idx = Op.getOperand(1);
10653   MVT EltVT = Op.getSimpleValueType();
10654
10655   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10656   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10657          "Unexpected vector type in ExtractBitFromMaskVector");
10658
10659   // variable index can't be handled in mask registers,
10660   // extend vector to VR512
10661   if (!isa<ConstantSDNode>(Idx)) {
10662     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10663     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10664     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10665                               ExtVT.getVectorElementType(), Ext, Idx);
10666     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10667   }
10668
10669   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10670   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10671   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10672     rc = getRegClassFor(MVT::v16i1);
10673   unsigned MaxSift = rc->getSize()*8 - 1;
10674   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10675                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10676   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10677                     DAG.getConstant(MaxSift, dl, MVT::i8));
10678   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10679                        DAG.getIntPtrConstant(0, dl));
10680 }
10681
10682 SDValue
10683 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10684                                            SelectionDAG &DAG) const {
10685   SDLoc dl(Op);
10686   SDValue Vec = Op.getOperand(0);
10687   MVT VecVT = Vec.getSimpleValueType();
10688   SDValue Idx = Op.getOperand(1);
10689
10690   if (Op.getSimpleValueType() == MVT::i1)
10691     return ExtractBitFromMaskVector(Op, DAG);
10692
10693   if (!isa<ConstantSDNode>(Idx)) {
10694     if (VecVT.is512BitVector() ||
10695         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10696          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10697
10698       MVT MaskEltVT =
10699         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10700       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10701                                     MaskEltVT.getSizeInBits());
10702
10703       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10704       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10705                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10706                                 Idx, DAG.getConstant(0, dl, getPointerTy()));
10707       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10708       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10709                         Perm, DAG.getConstant(0, dl, getPointerTy()));
10710     }
10711     return SDValue();
10712   }
10713
10714   // If this is a 256-bit vector result, first extract the 128-bit vector and
10715   // then extract the element from the 128-bit vector.
10716   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10717
10718     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10719     // Get the 128-bit vector.
10720     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10721     MVT EltVT = VecVT.getVectorElementType();
10722
10723     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10724
10725     //if (IdxVal >= NumElems/2)
10726     //  IdxVal -= NumElems/2;
10727     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10728     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10729                        DAG.getConstant(IdxVal, dl, MVT::i32));
10730   }
10731
10732   assert(VecVT.is128BitVector() && "Unexpected vector length");
10733
10734   if (Subtarget->hasSSE41()) {
10735     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10736     if (Res.getNode())
10737       return Res;
10738   }
10739
10740   MVT VT = Op.getSimpleValueType();
10741   // TODO: handle v16i8.
10742   if (VT.getSizeInBits() == 16) {
10743     SDValue Vec = Op.getOperand(0);
10744     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10745     if (Idx == 0)
10746       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10747                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10748                                      DAG.getBitcast(MVT::v4i32, Vec),
10749                                      Op.getOperand(1)));
10750     // Transform it so it match pextrw which produces a 32-bit result.
10751     MVT EltVT = MVT::i32;
10752     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10753                                   Op.getOperand(0), Op.getOperand(1));
10754     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10755                                   DAG.getValueType(VT));
10756     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10757   }
10758
10759   if (VT.getSizeInBits() == 32) {
10760     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10761     if (Idx == 0)
10762       return Op;
10763
10764     // SHUFPS the element to the lowest double word, then movss.
10765     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10766     MVT VVT = Op.getOperand(0).getSimpleValueType();
10767     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10768                                        DAG.getUNDEF(VVT), Mask);
10769     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10770                        DAG.getIntPtrConstant(0, dl));
10771   }
10772
10773   if (VT.getSizeInBits() == 64) {
10774     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10775     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10776     //        to match extract_elt for f64.
10777     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10778     if (Idx == 0)
10779       return Op;
10780
10781     // UNPCKHPD the element to the lowest double word, then movsd.
10782     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10783     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10784     int Mask[2] = { 1, -1 };
10785     MVT VVT = Op.getOperand(0).getSimpleValueType();
10786     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10787                                        DAG.getUNDEF(VVT), Mask);
10788     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10789                        DAG.getIntPtrConstant(0, dl));
10790   }
10791
10792   return SDValue();
10793 }
10794
10795 /// Insert one bit to mask vector, like v16i1 or v8i1.
10796 /// AVX-512 feature.
10797 SDValue
10798 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10799   SDLoc dl(Op);
10800   SDValue Vec = Op.getOperand(0);
10801   SDValue Elt = Op.getOperand(1);
10802   SDValue Idx = Op.getOperand(2);
10803   MVT VecVT = Vec.getSimpleValueType();
10804
10805   if (!isa<ConstantSDNode>(Idx)) {
10806     // Non constant index. Extend source and destination,
10807     // insert element and then truncate the result.
10808     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10809     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10810     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10811       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10812       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10813     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10814   }
10815
10816   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10817   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10818   if (IdxVal)
10819     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10820                            DAG.getConstant(IdxVal, dl, MVT::i8));
10821   if (Vec.getOpcode() == ISD::UNDEF)
10822     return EltInVec;
10823   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10824 }
10825
10826 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10827                                                   SelectionDAG &DAG) const {
10828   MVT VT = Op.getSimpleValueType();
10829   MVT EltVT = VT.getVectorElementType();
10830
10831   if (EltVT == MVT::i1)
10832     return InsertBitToMaskVector(Op, DAG);
10833
10834   SDLoc dl(Op);
10835   SDValue N0 = Op.getOperand(0);
10836   SDValue N1 = Op.getOperand(1);
10837   SDValue N2 = Op.getOperand(2);
10838   if (!isa<ConstantSDNode>(N2))
10839     return SDValue();
10840   auto *N2C = cast<ConstantSDNode>(N2);
10841   unsigned IdxVal = N2C->getZExtValue();
10842
10843   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10844   // into that, and then insert the subvector back into the result.
10845   if (VT.is256BitVector() || VT.is512BitVector()) {
10846     // With a 256-bit vector, we can insert into the zero element efficiently
10847     // using a blend if we have AVX or AVX2 and the right data type.
10848     if (VT.is256BitVector() && IdxVal == 0) {
10849       // TODO: It is worthwhile to cast integer to floating point and back
10850       // and incur a domain crossing penalty if that's what we'll end up
10851       // doing anyway after extracting to a 128-bit vector.
10852       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
10853           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
10854         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
10855         N2 = DAG.getIntPtrConstant(1, dl);
10856         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
10857       }
10858     }
10859
10860     // Get the desired 128-bit vector chunk.
10861     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10862
10863     // Insert the element into the desired chunk.
10864     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10865     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10866
10867     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10868                     DAG.getConstant(IdxIn128, dl, MVT::i32));
10869
10870     // Insert the changed part back into the bigger vector
10871     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10872   }
10873   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10874
10875   if (Subtarget->hasSSE41()) {
10876     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10877       unsigned Opc;
10878       if (VT == MVT::v8i16) {
10879         Opc = X86ISD::PINSRW;
10880       } else {
10881         assert(VT == MVT::v16i8);
10882         Opc = X86ISD::PINSRB;
10883       }
10884
10885       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10886       // argument.
10887       if (N1.getValueType() != MVT::i32)
10888         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10889       if (N2.getValueType() != MVT::i32)
10890         N2 = DAG.getIntPtrConstant(IdxVal, dl);
10891       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10892     }
10893
10894     if (EltVT == MVT::f32) {
10895       // Bits [7:6] of the constant are the source select. This will always be
10896       //   zero here. The DAG Combiner may combine an extract_elt index into
10897       //   these bits. For example (insert (extract, 3), 2) could be matched by
10898       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
10899       // Bits [5:4] of the constant are the destination select. This is the
10900       //   value of the incoming immediate.
10901       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
10902       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10903
10904       const Function *F = DAG.getMachineFunction().getFunction();
10905       bool MinSize = F->hasFnAttribute(Attribute::MinSize);
10906       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
10907         // If this is an insertion of 32-bits into the low 32-bits of
10908         // a vector, we prefer to generate a blend with immediate rather
10909         // than an insertps. Blends are simpler operations in hardware and so
10910         // will always have equal or better performance than insertps.
10911         // But if optimizing for size and there's a load folding opportunity,
10912         // generate insertps because blendps does not have a 32-bit memory
10913         // operand form.
10914         N2 = DAG.getIntPtrConstant(1, dl);
10915         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10916         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
10917       }
10918       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
10919       // Create this as a scalar to vector..
10920       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10921       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10922     }
10923
10924     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10925       // PINSR* works with constant index.
10926       return Op;
10927     }
10928   }
10929
10930   if (EltVT == MVT::i8)
10931     return SDValue();
10932
10933   if (EltVT.getSizeInBits() == 16) {
10934     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10935     // as its second argument.
10936     if (N1.getValueType() != MVT::i32)
10937       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10938     if (N2.getValueType() != MVT::i32)
10939       N2 = DAG.getIntPtrConstant(IdxVal, dl);
10940     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10941   }
10942   return SDValue();
10943 }
10944
10945 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10946   SDLoc dl(Op);
10947   MVT OpVT = Op.getSimpleValueType();
10948
10949   // If this is a 256-bit vector result, first insert into a 128-bit
10950   // vector and then insert into the 256-bit vector.
10951   if (!OpVT.is128BitVector()) {
10952     // Insert into a 128-bit vector.
10953     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10954     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10955                                  OpVT.getVectorNumElements() / SizeFactor);
10956
10957     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10958
10959     // Insert the 128-bit vector.
10960     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10961   }
10962
10963   if (OpVT == MVT::v1i64 &&
10964       Op.getOperand(0).getValueType() == MVT::i64)
10965     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10966
10967   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10968   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10969   return DAG.getBitcast(
10970       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
10971 }
10972
10973 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10974 // a simple subregister reference or explicit instructions to grab
10975 // upper bits of a vector.
10976 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10977                                       SelectionDAG &DAG) {
10978   SDLoc dl(Op);
10979   SDValue In =  Op.getOperand(0);
10980   SDValue Idx = Op.getOperand(1);
10981   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10982   MVT ResVT   = Op.getSimpleValueType();
10983   MVT InVT    = In.getSimpleValueType();
10984
10985   if (Subtarget->hasFp256()) {
10986     if (ResVT.is128BitVector() &&
10987         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10988         isa<ConstantSDNode>(Idx)) {
10989       return Extract128BitVector(In, IdxVal, DAG, dl);
10990     }
10991     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10992         isa<ConstantSDNode>(Idx)) {
10993       return Extract256BitVector(In, IdxVal, DAG, dl);
10994     }
10995   }
10996   return SDValue();
10997 }
10998
10999 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11000 // simple superregister reference or explicit instructions to insert
11001 // the upper bits of a vector.
11002 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11003                                      SelectionDAG &DAG) {
11004   if (!Subtarget->hasAVX())
11005     return SDValue();
11006
11007   SDLoc dl(Op);
11008   SDValue Vec = Op.getOperand(0);
11009   SDValue SubVec = Op.getOperand(1);
11010   SDValue Idx = Op.getOperand(2);
11011
11012   if (!isa<ConstantSDNode>(Idx))
11013     return SDValue();
11014
11015   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11016   MVT OpVT = Op.getSimpleValueType();
11017   MVT SubVecVT = SubVec.getSimpleValueType();
11018
11019   // Fold two 16-byte subvector loads into one 32-byte load:
11020   // (insert_subvector (insert_subvector undef, (load addr), 0),
11021   //                   (load addr + 16), Elts/2)
11022   // --> load32 addr
11023   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11024       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11025       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
11026       !Subtarget->isUnalignedMem32Slow()) {
11027     SDValue SubVec2 = Vec.getOperand(1);
11028     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
11029       if (Idx2->getZExtValue() == 0) {
11030         SDValue Ops[] = { SubVec2, SubVec };
11031         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
11032         if (LD.getNode())
11033           return LD;
11034       }
11035     }
11036   }
11037
11038   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11039       SubVecVT.is128BitVector())
11040     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11041
11042   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11043     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11044
11045   if (OpVT.getVectorElementType() == MVT::i1) {
11046     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11047       return Op;
11048     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11049     SDValue Undef = DAG.getUNDEF(OpVT);
11050     unsigned NumElems = OpVT.getVectorNumElements();
11051     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11052
11053     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11054       // Zero upper bits of the Vec
11055       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11056       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11057
11058       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11059                                  SubVec, ZeroIdx);
11060       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11061       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11062     }
11063     if (IdxVal == 0) {
11064       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11065                                  SubVec, ZeroIdx);
11066       // Zero upper bits of the Vec2
11067       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11068       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11069       // Zero lower bits of the Vec
11070       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11071       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11072       // Merge them together
11073       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11074     }
11075   }
11076   return SDValue();
11077 }
11078
11079 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11080 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11081 // one of the above mentioned nodes. It has to be wrapped because otherwise
11082 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11083 // be used to form addressing mode. These wrapped nodes will be selected
11084 // into MOV32ri.
11085 SDValue
11086 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11087   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11088
11089   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11090   // global base reg.
11091   unsigned char OpFlag = 0;
11092   unsigned WrapperKind = X86ISD::Wrapper;
11093   CodeModel::Model M = DAG.getTarget().getCodeModel();
11094
11095   if (Subtarget->isPICStyleRIPRel() &&
11096       (M == CodeModel::Small || M == CodeModel::Kernel))
11097     WrapperKind = X86ISD::WrapperRIP;
11098   else if (Subtarget->isPICStyleGOT())
11099     OpFlag = X86II::MO_GOTOFF;
11100   else if (Subtarget->isPICStyleStubPIC())
11101     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11102
11103   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
11104                                              CP->getAlignment(),
11105                                              CP->getOffset(), OpFlag);
11106   SDLoc DL(CP);
11107   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11108   // With PIC, the address is actually $g + Offset.
11109   if (OpFlag) {
11110     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11111                          DAG.getNode(X86ISD::GlobalBaseReg,
11112                                      SDLoc(), getPointerTy()),
11113                          Result);
11114   }
11115
11116   return Result;
11117 }
11118
11119 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11120   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11121
11122   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11123   // global base reg.
11124   unsigned char OpFlag = 0;
11125   unsigned WrapperKind = X86ISD::Wrapper;
11126   CodeModel::Model M = DAG.getTarget().getCodeModel();
11127
11128   if (Subtarget->isPICStyleRIPRel() &&
11129       (M == CodeModel::Small || M == CodeModel::Kernel))
11130     WrapperKind = X86ISD::WrapperRIP;
11131   else if (Subtarget->isPICStyleGOT())
11132     OpFlag = X86II::MO_GOTOFF;
11133   else if (Subtarget->isPICStyleStubPIC())
11134     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11135
11136   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
11137                                           OpFlag);
11138   SDLoc DL(JT);
11139   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11140
11141   // With PIC, the address is actually $g + Offset.
11142   if (OpFlag)
11143     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11144                          DAG.getNode(X86ISD::GlobalBaseReg,
11145                                      SDLoc(), getPointerTy()),
11146                          Result);
11147
11148   return Result;
11149 }
11150
11151 SDValue
11152 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11153   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11154
11155   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11156   // global base reg.
11157   unsigned char OpFlag = 0;
11158   unsigned WrapperKind = X86ISD::Wrapper;
11159   CodeModel::Model M = DAG.getTarget().getCodeModel();
11160
11161   if (Subtarget->isPICStyleRIPRel() &&
11162       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11163     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11164       OpFlag = X86II::MO_GOTPCREL;
11165     WrapperKind = X86ISD::WrapperRIP;
11166   } else if (Subtarget->isPICStyleGOT()) {
11167     OpFlag = X86II::MO_GOT;
11168   } else if (Subtarget->isPICStyleStubPIC()) {
11169     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11170   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11171     OpFlag = X86II::MO_DARWIN_NONLAZY;
11172   }
11173
11174   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
11175
11176   SDLoc DL(Op);
11177   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11178
11179   // With PIC, the address is actually $g + Offset.
11180   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11181       !Subtarget->is64Bit()) {
11182     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11183                          DAG.getNode(X86ISD::GlobalBaseReg,
11184                                      SDLoc(), getPointerTy()),
11185                          Result);
11186   }
11187
11188   // For symbols that require a load from a stub to get the address, emit the
11189   // load.
11190   if (isGlobalStubReference(OpFlag))
11191     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
11192                          MachinePointerInfo::getGOT(), false, false, false, 0);
11193
11194   return Result;
11195 }
11196
11197 SDValue
11198 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11199   // Create the TargetBlockAddressAddress node.
11200   unsigned char OpFlags =
11201     Subtarget->ClassifyBlockAddressReference();
11202   CodeModel::Model M = DAG.getTarget().getCodeModel();
11203   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11204   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11205   SDLoc dl(Op);
11206   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
11207                                              OpFlags);
11208
11209   if (Subtarget->isPICStyleRIPRel() &&
11210       (M == CodeModel::Small || M == CodeModel::Kernel))
11211     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11212   else
11213     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11214
11215   // With PIC, the address is actually $g + Offset.
11216   if (isGlobalRelativeToPICBase(OpFlags)) {
11217     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11218                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11219                          Result);
11220   }
11221
11222   return Result;
11223 }
11224
11225 SDValue
11226 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11227                                       int64_t Offset, SelectionDAG &DAG) const {
11228   // Create the TargetGlobalAddress node, folding in the constant
11229   // offset if it is legal.
11230   unsigned char OpFlags =
11231       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11232   CodeModel::Model M = DAG.getTarget().getCodeModel();
11233   SDValue Result;
11234   if (OpFlags == X86II::MO_NO_FLAG &&
11235       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11236     // A direct static reference to a global.
11237     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
11238     Offset = 0;
11239   } else {
11240     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
11241   }
11242
11243   if (Subtarget->isPICStyleRIPRel() &&
11244       (M == CodeModel::Small || M == CodeModel::Kernel))
11245     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11246   else
11247     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11248
11249   // With PIC, the address is actually $g + Offset.
11250   if (isGlobalRelativeToPICBase(OpFlags)) {
11251     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11252                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11253                          Result);
11254   }
11255
11256   // For globals that require a load from a stub to get the address, emit the
11257   // load.
11258   if (isGlobalStubReference(OpFlags))
11259     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
11260                          MachinePointerInfo::getGOT(), false, false, false, 0);
11261
11262   // If there was a non-zero offset that we didn't fold, create an explicit
11263   // addition for it.
11264   if (Offset != 0)
11265     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
11266                          DAG.getConstant(Offset, dl, getPointerTy()));
11267
11268   return Result;
11269 }
11270
11271 SDValue
11272 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11273   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11274   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11275   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11276 }
11277
11278 static SDValue
11279 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11280            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11281            unsigned char OperandFlags, bool LocalDynamic = false) {
11282   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11283   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11284   SDLoc dl(GA);
11285   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11286                                            GA->getValueType(0),
11287                                            GA->getOffset(),
11288                                            OperandFlags);
11289
11290   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11291                                            : X86ISD::TLSADDR;
11292
11293   if (InFlag) {
11294     SDValue Ops[] = { Chain,  TGA, *InFlag };
11295     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11296   } else {
11297     SDValue Ops[]  = { Chain, TGA };
11298     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11299   }
11300
11301   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11302   MFI->setAdjustsStack(true);
11303   MFI->setHasCalls(true);
11304
11305   SDValue Flag = Chain.getValue(1);
11306   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11307 }
11308
11309 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11310 static SDValue
11311 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11312                                 const EVT PtrVT) {
11313   SDValue InFlag;
11314   SDLoc dl(GA);  // ? function entry point might be better
11315   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11316                                    DAG.getNode(X86ISD::GlobalBaseReg,
11317                                                SDLoc(), PtrVT), InFlag);
11318   InFlag = Chain.getValue(1);
11319
11320   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11321 }
11322
11323 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11324 static SDValue
11325 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11326                                 const EVT PtrVT) {
11327   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11328                     X86::RAX, X86II::MO_TLSGD);
11329 }
11330
11331 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11332                                            SelectionDAG &DAG,
11333                                            const EVT PtrVT,
11334                                            bool is64Bit) {
11335   SDLoc dl(GA);
11336
11337   // Get the start address of the TLS block for this module.
11338   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11339       .getInfo<X86MachineFunctionInfo>();
11340   MFI->incNumLocalDynamicTLSAccesses();
11341
11342   SDValue Base;
11343   if (is64Bit) {
11344     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11345                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11346   } else {
11347     SDValue InFlag;
11348     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11349         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11350     InFlag = Chain.getValue(1);
11351     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11352                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11353   }
11354
11355   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11356   // of Base.
11357
11358   // Build x@dtpoff.
11359   unsigned char OperandFlags = X86II::MO_DTPOFF;
11360   unsigned WrapperKind = X86ISD::Wrapper;
11361   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11362                                            GA->getValueType(0),
11363                                            GA->getOffset(), OperandFlags);
11364   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11365
11366   // Add x@dtpoff with the base.
11367   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11368 }
11369
11370 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11371 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11372                                    const EVT PtrVT, TLSModel::Model model,
11373                                    bool is64Bit, bool isPIC) {
11374   SDLoc dl(GA);
11375
11376   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11377   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11378                                                          is64Bit ? 257 : 256));
11379
11380   SDValue ThreadPointer =
11381       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
11382                   MachinePointerInfo(Ptr), false, false, false, 0);
11383
11384   unsigned char OperandFlags = 0;
11385   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11386   // initialexec.
11387   unsigned WrapperKind = X86ISD::Wrapper;
11388   if (model == TLSModel::LocalExec) {
11389     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11390   } else if (model == TLSModel::InitialExec) {
11391     if (is64Bit) {
11392       OperandFlags = X86II::MO_GOTTPOFF;
11393       WrapperKind = X86ISD::WrapperRIP;
11394     } else {
11395       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
11396     }
11397   } else {
11398     llvm_unreachable("Unexpected model");
11399   }
11400
11401   // emit "addl x@ntpoff,%eax" (local exec)
11402   // or "addl x@indntpoff,%eax" (initial exec)
11403   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
11404   SDValue TGA =
11405       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
11406                                  GA->getOffset(), OperandFlags);
11407   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11408
11409   if (model == TLSModel::InitialExec) {
11410     if (isPIC && !is64Bit) {
11411       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
11412                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11413                            Offset);
11414     }
11415
11416     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
11417                          MachinePointerInfo::getGOT(), false, false, false, 0);
11418   }
11419
11420   // The address of the thread local variable is the add of the thread
11421   // pointer with the offset of the variable.
11422   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
11423 }
11424
11425 SDValue
11426 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
11427
11428   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
11429   const GlobalValue *GV = GA->getGlobal();
11430
11431   if (Subtarget->isTargetELF()) {
11432     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
11433     switch (model) {
11434       case TLSModel::GeneralDynamic:
11435         if (Subtarget->is64Bit())
11436           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
11437         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
11438       case TLSModel::LocalDynamic:
11439         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
11440                                            Subtarget->is64Bit());
11441       case TLSModel::InitialExec:
11442       case TLSModel::LocalExec:
11443         return LowerToTLSExecModel(
11444             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
11445             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
11446     }
11447     llvm_unreachable("Unknown TLS model.");
11448   }
11449
11450   if (Subtarget->isTargetDarwin()) {
11451     // Darwin only has one model of TLS.  Lower to that.
11452     unsigned char OpFlag = 0;
11453     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
11454                            X86ISD::WrapperRIP : X86ISD::Wrapper;
11455
11456     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11457     // global base reg.
11458     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
11459                  !Subtarget->is64Bit();
11460     if (PIC32)
11461       OpFlag = X86II::MO_TLVP_PIC_BASE;
11462     else
11463       OpFlag = X86II::MO_TLVP;
11464     SDLoc DL(Op);
11465     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
11466                                                 GA->getValueType(0),
11467                                                 GA->getOffset(), OpFlag);
11468     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11469
11470     // With PIC32, the address is actually $g + Offset.
11471     if (PIC32)
11472       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11473                            DAG.getNode(X86ISD::GlobalBaseReg,
11474                                        SDLoc(), getPointerTy()),
11475                            Offset);
11476
11477     // Lowering the machine isd will make sure everything is in the right
11478     // location.
11479     SDValue Chain = DAG.getEntryNode();
11480     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11481     SDValue Args[] = { Chain, Offset };
11482     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
11483
11484     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
11485     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11486     MFI->setAdjustsStack(true);
11487
11488     // And our return value (tls address) is in the standard call return value
11489     // location.
11490     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11491     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
11492                               Chain.getValue(1));
11493   }
11494
11495   if (Subtarget->isTargetKnownWindowsMSVC() ||
11496       Subtarget->isTargetWindowsGNU()) {
11497     // Just use the implicit TLS architecture
11498     // Need to generate someting similar to:
11499     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11500     //                                  ; from TEB
11501     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11502     //   mov     rcx, qword [rdx+rcx*8]
11503     //   mov     eax, .tls$:tlsvar
11504     //   [rax+rcx] contains the address
11505     // Windows 64bit: gs:0x58
11506     // Windows 32bit: fs:__tls_array
11507
11508     SDLoc dl(GA);
11509     SDValue Chain = DAG.getEntryNode();
11510
11511     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11512     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11513     // use its literal value of 0x2C.
11514     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11515                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11516                                                              256)
11517                                         : Type::getInt32PtrTy(*DAG.getContext(),
11518                                                               257));
11519
11520     SDValue TlsArray =
11521         Subtarget->is64Bit()
11522             ? DAG.getIntPtrConstant(0x58, dl)
11523             : (Subtarget->isTargetWindowsGNU()
11524                    ? DAG.getIntPtrConstant(0x2C, dl)
11525                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11526
11527     SDValue ThreadPointer =
11528         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11529                     MachinePointerInfo(Ptr), false, false, false, 0);
11530
11531     SDValue res;
11532     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
11533       res = ThreadPointer;
11534     } else {
11535       // Load the _tls_index variable
11536       SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11537       if (Subtarget->is64Bit())
11538         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain, IDX,
11539                              MachinePointerInfo(), MVT::i32, false, false,
11540                              false, 0);
11541       else
11542         IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11543                           false, false, false, 0);
11544
11545       SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()), dl,
11546                                       getPointerTy());
11547       IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11548
11549       res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11550     }
11551
11552     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11553                       false, false, false, 0);
11554
11555     // Get the offset of start of .tls section
11556     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11557                                              GA->getValueType(0),
11558                                              GA->getOffset(), X86II::MO_SECREL);
11559     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11560
11561     // The address of the thread local variable is the add of the thread
11562     // pointer with the offset of the variable.
11563     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11564   }
11565
11566   llvm_unreachable("TLS not implemented for this target.");
11567 }
11568
11569 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11570 /// and take a 2 x i32 value to shift plus a shift amount.
11571 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11572   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11573   MVT VT = Op.getSimpleValueType();
11574   unsigned VTBits = VT.getSizeInBits();
11575   SDLoc dl(Op);
11576   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11577   SDValue ShOpLo = Op.getOperand(0);
11578   SDValue ShOpHi = Op.getOperand(1);
11579   SDValue ShAmt  = Op.getOperand(2);
11580   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11581   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11582   // during isel.
11583   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11584                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
11585   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11586                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
11587                        : DAG.getConstant(0, dl, VT);
11588
11589   SDValue Tmp2, Tmp3;
11590   if (Op.getOpcode() == ISD::SHL_PARTS) {
11591     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11592     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11593   } else {
11594     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11595     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11596   }
11597
11598   // If the shift amount is larger or equal than the width of a part we can't
11599   // rely on the results of shld/shrd. Insert a test and select the appropriate
11600   // values for large shift amounts.
11601   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11602                                 DAG.getConstant(VTBits, dl, MVT::i8));
11603   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11604                              AndNode, DAG.getConstant(0, dl, MVT::i8));
11605
11606   SDValue Hi, Lo;
11607   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
11608   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11609   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11610
11611   if (Op.getOpcode() == ISD::SHL_PARTS) {
11612     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11613     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11614   } else {
11615     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11616     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11617   }
11618
11619   SDValue Ops[2] = { Lo, Hi };
11620   return DAG.getMergeValues(Ops, dl);
11621 }
11622
11623 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11624                                            SelectionDAG &DAG) const {
11625   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11626   SDLoc dl(Op);
11627
11628   if (SrcVT.isVector()) {
11629     if (SrcVT.getVectorElementType() == MVT::i1) {
11630       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11631       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11632                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11633                                      Op.getOperand(0)));
11634     }
11635     return SDValue();
11636   }
11637
11638   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11639          "Unknown SINT_TO_FP to lower!");
11640
11641   // These are really Legal; return the operand so the caller accepts it as
11642   // Legal.
11643   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11644     return Op;
11645   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11646       Subtarget->is64Bit()) {
11647     return Op;
11648   }
11649
11650   unsigned Size = SrcVT.getSizeInBits()/8;
11651   MachineFunction &MF = DAG.getMachineFunction();
11652   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11653   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11654   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11655                                StackSlot,
11656                                MachinePointerInfo::getFixedStack(SSFI),
11657                                false, false, 0);
11658   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11659 }
11660
11661 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11662                                      SDValue StackSlot,
11663                                      SelectionDAG &DAG) const {
11664   // Build the FILD
11665   SDLoc DL(Op);
11666   SDVTList Tys;
11667   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11668   if (useSSE)
11669     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11670   else
11671     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11672
11673   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11674
11675   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11676   MachineMemOperand *MMO;
11677   if (FI) {
11678     int SSFI = FI->getIndex();
11679     MMO =
11680       DAG.getMachineFunction()
11681       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11682                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11683   } else {
11684     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11685     StackSlot = StackSlot.getOperand(1);
11686   }
11687   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11688   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11689                                            X86ISD::FILD, DL,
11690                                            Tys, Ops, SrcVT, MMO);
11691
11692   if (useSSE) {
11693     Chain = Result.getValue(1);
11694     SDValue InFlag = Result.getValue(2);
11695
11696     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11697     // shouldn't be necessary except that RFP cannot be live across
11698     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11699     MachineFunction &MF = DAG.getMachineFunction();
11700     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11701     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11702     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11703     Tys = DAG.getVTList(MVT::Other);
11704     SDValue Ops[] = {
11705       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11706     };
11707     MachineMemOperand *MMO =
11708       DAG.getMachineFunction()
11709       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11710                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11711
11712     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11713                                     Ops, Op.getValueType(), MMO);
11714     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11715                          MachinePointerInfo::getFixedStack(SSFI),
11716                          false, false, false, 0);
11717   }
11718
11719   return Result;
11720 }
11721
11722 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11723 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11724                                                SelectionDAG &DAG) const {
11725   // This algorithm is not obvious. Here it is what we're trying to output:
11726   /*
11727      movq       %rax,  %xmm0
11728      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11729      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11730      #ifdef __SSE3__
11731        haddpd   %xmm0, %xmm0
11732      #else
11733        pshufd   $0x4e, %xmm0, %xmm1
11734        addpd    %xmm1, %xmm0
11735      #endif
11736   */
11737
11738   SDLoc dl(Op);
11739   LLVMContext *Context = DAG.getContext();
11740
11741   // Build some magic constants.
11742   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11743   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11744   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11745
11746   SmallVector<Constant*,2> CV1;
11747   CV1.push_back(
11748     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11749                                       APInt(64, 0x4330000000000000ULL))));
11750   CV1.push_back(
11751     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11752                                       APInt(64, 0x4530000000000000ULL))));
11753   Constant *C1 = ConstantVector::get(CV1);
11754   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11755
11756   // Load the 64-bit value into an XMM register.
11757   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11758                             Op.getOperand(0));
11759   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11760                               MachinePointerInfo::getConstantPool(),
11761                               false, false, false, 16);
11762   SDValue Unpck1 =
11763       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
11764
11765   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11766                               MachinePointerInfo::getConstantPool(),
11767                               false, false, false, 16);
11768   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
11769   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11770   SDValue Result;
11771
11772   if (Subtarget->hasSSE3()) {
11773     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11774     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11775   } else {
11776     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
11777     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11778                                            S2F, 0x4E, DAG);
11779     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11780                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
11781   }
11782
11783   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11784                      DAG.getIntPtrConstant(0, dl));
11785 }
11786
11787 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11788 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11789                                                SelectionDAG &DAG) const {
11790   SDLoc dl(Op);
11791   // FP constant to bias correct the final result.
11792   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
11793                                    MVT::f64);
11794
11795   // Load the 32-bit value into an XMM register.
11796   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11797                              Op.getOperand(0));
11798
11799   // Zero out the upper parts of the register.
11800   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11801
11802   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11803                      DAG.getBitcast(MVT::v2f64, Load),
11804                      DAG.getIntPtrConstant(0, dl));
11805
11806   // Or the load with the bias.
11807   SDValue Or = DAG.getNode(
11808       ISD::OR, dl, MVT::v2i64,
11809       DAG.getBitcast(MVT::v2i64,
11810                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
11811       DAG.getBitcast(MVT::v2i64,
11812                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
11813   Or =
11814       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11815                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
11816
11817   // Subtract the bias.
11818   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11819
11820   // Handle final rounding.
11821   EVT DestVT = Op.getValueType();
11822
11823   if (DestVT.bitsLT(MVT::f64))
11824     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11825                        DAG.getIntPtrConstant(0, dl));
11826   if (DestVT.bitsGT(MVT::f64))
11827     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11828
11829   // Handle final rounding.
11830   return Sub;
11831 }
11832
11833 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11834                                      const X86Subtarget &Subtarget) {
11835   // The algorithm is the following:
11836   // #ifdef __SSE4_1__
11837   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11838   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11839   //                                 (uint4) 0x53000000, 0xaa);
11840   // #else
11841   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11842   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11843   // #endif
11844   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11845   //     return (float4) lo + fhi;
11846
11847   SDLoc DL(Op);
11848   SDValue V = Op->getOperand(0);
11849   EVT VecIntVT = V.getValueType();
11850   bool Is128 = VecIntVT == MVT::v4i32;
11851   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11852   // If we convert to something else than the supported type, e.g., to v4f64,
11853   // abort early.
11854   if (VecFloatVT != Op->getValueType(0))
11855     return SDValue();
11856
11857   unsigned NumElts = VecIntVT.getVectorNumElements();
11858   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11859          "Unsupported custom type");
11860   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11861
11862   // In the #idef/#else code, we have in common:
11863   // - The vector of constants:
11864   // -- 0x4b000000
11865   // -- 0x53000000
11866   // - A shift:
11867   // -- v >> 16
11868
11869   // Create the splat vector for 0x4b000000.
11870   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
11871   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11872                            CstLow, CstLow, CstLow, CstLow};
11873   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11874                                   makeArrayRef(&CstLowArray[0], NumElts));
11875   // Create the splat vector for 0x53000000.
11876   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
11877   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11878                             CstHigh, CstHigh, CstHigh, CstHigh};
11879   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11880                                    makeArrayRef(&CstHighArray[0], NumElts));
11881
11882   // Create the right shift.
11883   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
11884   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11885                              CstShift, CstShift, CstShift, CstShift};
11886   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11887                                     makeArrayRef(&CstShiftArray[0], NumElts));
11888   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11889
11890   SDValue Low, High;
11891   if (Subtarget.hasSSE41()) {
11892     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11893     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11894     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
11895     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
11896     // Low will be bitcasted right away, so do not bother bitcasting back to its
11897     // original type.
11898     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11899                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11900     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11901     //                                 (uint4) 0x53000000, 0xaa);
11902     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
11903     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
11904     // High will be bitcasted right away, so do not bother bitcasting back to
11905     // its original type.
11906     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11907                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11908   } else {
11909     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
11910     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11911                                      CstMask, CstMask, CstMask);
11912     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11913     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11914     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11915
11916     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11917     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11918   }
11919
11920   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11921   SDValue CstFAdd = DAG.getConstantFP(
11922       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
11923   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11924                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11925   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11926                                    makeArrayRef(&CstFAddArray[0], NumElts));
11927
11928   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11929   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
11930   SDValue FHigh =
11931       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11932   //     return (float4) lo + fhi;
11933   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
11934   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11935 }
11936
11937 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11938                                                SelectionDAG &DAG) const {
11939   SDValue N0 = Op.getOperand(0);
11940   MVT SVT = N0.getSimpleValueType();
11941   SDLoc dl(Op);
11942
11943   switch (SVT.SimpleTy) {
11944   default:
11945     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11946   case MVT::v4i8:
11947   case MVT::v4i16:
11948   case MVT::v8i8:
11949   case MVT::v8i16: {
11950     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11951     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11952                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11953   }
11954   case MVT::v4i32:
11955   case MVT::v8i32:
11956     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11957   case MVT::v16i8:
11958   case MVT::v16i16:
11959     if (Subtarget->hasAVX512())
11960       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
11961                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
11962   }
11963   llvm_unreachable(nullptr);
11964 }
11965
11966 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11967                                            SelectionDAG &DAG) const {
11968   SDValue N0 = Op.getOperand(0);
11969   SDLoc dl(Op);
11970
11971   if (Op.getValueType().isVector())
11972     return lowerUINT_TO_FP_vec(Op, DAG);
11973
11974   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11975   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11976   // the optimization here.
11977   if (DAG.SignBitIsZero(N0))
11978     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11979
11980   MVT SrcVT = N0.getSimpleValueType();
11981   MVT DstVT = Op.getSimpleValueType();
11982   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11983     return LowerUINT_TO_FP_i64(Op, DAG);
11984   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11985     return LowerUINT_TO_FP_i32(Op, DAG);
11986   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11987     return SDValue();
11988
11989   // Make a 64-bit buffer, and use it to build an FILD.
11990   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11991   if (SrcVT == MVT::i32) {
11992     SDValue WordOff = DAG.getConstant(4, dl, getPointerTy());
11993     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11994                                      getPointerTy(), StackSlot, WordOff);
11995     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11996                                   StackSlot, MachinePointerInfo(),
11997                                   false, false, 0);
11998     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
11999                                   OffsetSlot, MachinePointerInfo(),
12000                                   false, false, 0);
12001     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12002     return Fild;
12003   }
12004
12005   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12006   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12007                                StackSlot, MachinePointerInfo(),
12008                                false, false, 0);
12009   // For i64 source, we need to add the appropriate power of 2 if the input
12010   // was negative.  This is the same as the optimization in
12011   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12012   // we must be careful to do the computation in x87 extended precision, not
12013   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12014   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12015   MachineMemOperand *MMO =
12016     DAG.getMachineFunction()
12017     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12018                           MachineMemOperand::MOLoad, 8, 8);
12019
12020   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12021   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12022   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12023                                          MVT::i64, MMO);
12024
12025   APInt FF(32, 0x5F800000ULL);
12026
12027   // Check whether the sign bit is set.
12028   SDValue SignSet = DAG.getSetCC(dl,
12029                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
12030                                  Op.getOperand(0),
12031                                  DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12032
12033   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12034   SDValue FudgePtr = DAG.getConstantPool(
12035                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
12036                                          getPointerTy());
12037
12038   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12039   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12040   SDValue Four = DAG.getIntPtrConstant(4, dl);
12041   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12042                                Zero, Four);
12043   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
12044
12045   // Load the value out, extending it from f32 to f80.
12046   // FIXME: Avoid the extend by constructing the right constant pool?
12047   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
12048                                  FudgePtr, MachinePointerInfo::getConstantPool(),
12049                                  MVT::f32, false, false, false, 4);
12050   // Extend everything to 80 bits to force it to be done on x87.
12051   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12052   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12053                      DAG.getIntPtrConstant(0, dl));
12054 }
12055
12056 std::pair<SDValue,SDValue>
12057 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12058                                     bool IsSigned, bool IsReplace) const {
12059   SDLoc DL(Op);
12060
12061   EVT DstTy = Op.getValueType();
12062
12063   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
12064     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12065     DstTy = MVT::i64;
12066   }
12067
12068   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12069          DstTy.getSimpleVT() >= MVT::i16 &&
12070          "Unknown FP_TO_INT to lower!");
12071
12072   // These are really Legal.
12073   if (DstTy == MVT::i32 &&
12074       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12075     return std::make_pair(SDValue(), SDValue());
12076   if (Subtarget->is64Bit() &&
12077       DstTy == MVT::i64 &&
12078       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12079     return std::make_pair(SDValue(), SDValue());
12080
12081   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
12082   // stack slot, or into the FTOL runtime function.
12083   MachineFunction &MF = DAG.getMachineFunction();
12084   unsigned MemSize = DstTy.getSizeInBits()/8;
12085   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12086   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
12087
12088   unsigned Opc;
12089   if (!IsSigned && isIntegerTypeFTOL(DstTy))
12090     Opc = X86ISD::WIN_FTOL;
12091   else
12092     switch (DstTy.getSimpleVT().SimpleTy) {
12093     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12094     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12095     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12096     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12097     }
12098
12099   SDValue Chain = DAG.getEntryNode();
12100   SDValue Value = Op.getOperand(0);
12101   EVT TheVT = Op.getOperand(0).getValueType();
12102   // FIXME This causes a redundant load/store if the SSE-class value is already
12103   // in memory, such as if it is on the callstack.
12104   if (isScalarFPTypeInSSEReg(TheVT)) {
12105     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12106     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12107                          MachinePointerInfo::getFixedStack(SSFI),
12108                          false, false, 0);
12109     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12110     SDValue Ops[] = {
12111       Chain, StackSlot, DAG.getValueType(TheVT)
12112     };
12113
12114     MachineMemOperand *MMO =
12115       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12116                               MachineMemOperand::MOLoad, MemSize, MemSize);
12117     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12118     Chain = Value.getValue(1);
12119     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12120     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
12121   }
12122
12123   MachineMemOperand *MMO =
12124     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12125                             MachineMemOperand::MOStore, MemSize, MemSize);
12126
12127   if (Opc != X86ISD::WIN_FTOL) {
12128     // Build the FP_TO_INT*_IN_MEM
12129     SDValue Ops[] = { Chain, Value, StackSlot };
12130     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12131                                            Ops, DstTy, MMO);
12132     return std::make_pair(FIST, StackSlot);
12133   } else {
12134     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
12135       DAG.getVTList(MVT::Other, MVT::Glue),
12136       Chain, Value);
12137     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
12138       MVT::i32, ftol.getValue(1));
12139     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
12140       MVT::i32, eax.getValue(2));
12141     SDValue Ops[] = { eax, edx };
12142     SDValue pair = IsReplace
12143       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
12144       : DAG.getMergeValues(Ops, DL);
12145     return std::make_pair(pair, SDValue());
12146   }
12147 }
12148
12149 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12150                               const X86Subtarget *Subtarget) {
12151   MVT VT = Op->getSimpleValueType(0);
12152   SDValue In = Op->getOperand(0);
12153   MVT InVT = In.getSimpleValueType();
12154   SDLoc dl(Op);
12155
12156   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12157     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12158
12159   // Optimize vectors in AVX mode:
12160   //
12161   //   v8i16 -> v8i32
12162   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12163   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12164   //   Concat upper and lower parts.
12165   //
12166   //   v4i32 -> v4i64
12167   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12168   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12169   //   Concat upper and lower parts.
12170   //
12171
12172   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12173       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12174       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12175     return SDValue();
12176
12177   if (Subtarget->hasInt256())
12178     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12179
12180   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12181   SDValue Undef = DAG.getUNDEF(InVT);
12182   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12183   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12184   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12185
12186   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12187                              VT.getVectorNumElements()/2);
12188
12189   OpLo = DAG.getBitcast(HVT, OpLo);
12190   OpHi = DAG.getBitcast(HVT, OpHi);
12191
12192   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12193 }
12194
12195 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12196                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12197   MVT VT = Op->getSimpleValueType(0);
12198   SDValue In = Op->getOperand(0);
12199   MVT InVT = In.getSimpleValueType();
12200   SDLoc DL(Op);
12201   unsigned int NumElts = VT.getVectorNumElements();
12202   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12203     return SDValue();
12204
12205   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12206     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12207
12208   assert(InVT.getVectorElementType() == MVT::i1);
12209   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12210   SDValue One =
12211    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12212   SDValue Zero =
12213    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12214
12215   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12216   if (VT.is512BitVector())
12217     return V;
12218   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12219 }
12220
12221 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12222                                SelectionDAG &DAG) {
12223   if (Subtarget->hasFp256()) {
12224     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12225     if (Res.getNode())
12226       return Res;
12227   }
12228
12229   return SDValue();
12230 }
12231
12232 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12233                                 SelectionDAG &DAG) {
12234   SDLoc DL(Op);
12235   MVT VT = Op.getSimpleValueType();
12236   SDValue In = Op.getOperand(0);
12237   MVT SVT = In.getSimpleValueType();
12238
12239   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12240     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
12241
12242   if (Subtarget->hasFp256()) {
12243     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12244     if (Res.getNode())
12245       return Res;
12246   }
12247
12248   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12249          VT.getVectorNumElements() != SVT.getVectorNumElements());
12250   return SDValue();
12251 }
12252
12253 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12254   SDLoc DL(Op);
12255   MVT VT = Op.getSimpleValueType();
12256   SDValue In = Op.getOperand(0);
12257   MVT InVT = In.getSimpleValueType();
12258
12259   if (VT == MVT::i1) {
12260     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12261            "Invalid scalar TRUNCATE operation");
12262     if (InVT.getSizeInBits() >= 32)
12263       return SDValue();
12264     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12265     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12266   }
12267   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12268          "Invalid TRUNCATE operation");
12269
12270   // move vector to mask - truncate solution for SKX
12271   if (VT.getVectorElementType() == MVT::i1) {
12272     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
12273         Subtarget->hasBWI())
12274       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12275     if ((InVT.is256BitVector() || InVT.is128BitVector())
12276         && InVT.getScalarSizeInBits() <= 16 &&
12277         Subtarget->hasBWI() && Subtarget->hasVLX())
12278       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12279     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
12280         Subtarget->hasDQI())
12281       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
12282     if ((InVT.is256BitVector() || InVT.is128BitVector())
12283         && InVT.getScalarSizeInBits() >= 32 &&
12284         Subtarget->hasDQI() && Subtarget->hasVLX())
12285       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
12286   }
12287   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
12288     if (VT.getVectorElementType().getSizeInBits() >=8)
12289       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
12290
12291     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12292     unsigned NumElts = InVT.getVectorNumElements();
12293     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
12294     if (InVT.getSizeInBits() < 512) {
12295       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
12296       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
12297       InVT = ExtVT;
12298     }
12299
12300     SDValue OneV =
12301      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
12302     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
12303     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
12304   }
12305
12306   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
12307     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
12308     if (Subtarget->hasInt256()) {
12309       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
12310       In = DAG.getBitcast(MVT::v8i32, In);
12311       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
12312                                 ShufMask);
12313       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
12314                          DAG.getIntPtrConstant(0, DL));
12315     }
12316
12317     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12318                                DAG.getIntPtrConstant(0, DL));
12319     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12320                                DAG.getIntPtrConstant(2, DL));
12321     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12322     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12323     static const int ShufMask[] = {0, 2, 4, 6};
12324     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
12325   }
12326
12327   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
12328     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
12329     if (Subtarget->hasInt256()) {
12330       In = DAG.getBitcast(MVT::v32i8, In);
12331
12332       SmallVector<SDValue,32> pshufbMask;
12333       for (unsigned i = 0; i < 2; ++i) {
12334         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
12335         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
12336         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
12337         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
12338         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
12339         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
12340         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
12341         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
12342         for (unsigned j = 0; j < 8; ++j)
12343           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
12344       }
12345       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
12346       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
12347       In = DAG.getBitcast(MVT::v4i64, In);
12348
12349       static const int ShufMask[] = {0,  2,  -1,  -1};
12350       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
12351                                 &ShufMask[0]);
12352       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12353                        DAG.getIntPtrConstant(0, DL));
12354       return DAG.getBitcast(VT, In);
12355     }
12356
12357     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12358                                DAG.getIntPtrConstant(0, DL));
12359
12360     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12361                                DAG.getIntPtrConstant(4, DL));
12362
12363     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
12364     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
12365
12366     // The PSHUFB mask:
12367     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
12368                                    -1, -1, -1, -1, -1, -1, -1, -1};
12369
12370     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
12371     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
12372     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
12373
12374     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12375     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12376
12377     // The MOVLHPS Mask:
12378     static const int ShufMask2[] = {0, 1, 4, 5};
12379     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
12380     return DAG.getBitcast(MVT::v8i16, res);
12381   }
12382
12383   // Handle truncation of V256 to V128 using shuffles.
12384   if (!VT.is128BitVector() || !InVT.is256BitVector())
12385     return SDValue();
12386
12387   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
12388
12389   unsigned NumElems = VT.getVectorNumElements();
12390   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
12391
12392   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
12393   // Prepare truncation shuffle mask
12394   for (unsigned i = 0; i != NumElems; ++i)
12395     MaskVec[i] = i * 2;
12396   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
12397                                    DAG.getUNDEF(NVT), &MaskVec[0]);
12398   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
12399                      DAG.getIntPtrConstant(0, DL));
12400 }
12401
12402 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
12403                                            SelectionDAG &DAG) const {
12404   assert(!Op.getSimpleValueType().isVector());
12405
12406   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12407     /*IsSigned=*/ true, /*IsReplace=*/ false);
12408   SDValue FIST = Vals.first, StackSlot = Vals.second;
12409   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
12410   if (!FIST.getNode()) return Op;
12411
12412   if (StackSlot.getNode())
12413     // Load the result.
12414     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12415                        FIST, StackSlot, MachinePointerInfo(),
12416                        false, false, false, 0);
12417
12418   // The node is the result.
12419   return FIST;
12420 }
12421
12422 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
12423                                            SelectionDAG &DAG) const {
12424   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12425     /*IsSigned=*/ false, /*IsReplace=*/ false);
12426   SDValue FIST = Vals.first, StackSlot = Vals.second;
12427   assert(FIST.getNode() && "Unexpected failure");
12428
12429   if (StackSlot.getNode())
12430     // Load the result.
12431     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12432                        FIST, StackSlot, MachinePointerInfo(),
12433                        false, false, false, 0);
12434
12435   // The node is the result.
12436   return FIST;
12437 }
12438
12439 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
12440   SDLoc DL(Op);
12441   MVT VT = Op.getSimpleValueType();
12442   SDValue In = Op.getOperand(0);
12443   MVT SVT = In.getSimpleValueType();
12444
12445   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
12446
12447   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
12448                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
12449                                  In, DAG.getUNDEF(SVT)));
12450 }
12451
12452 /// The only differences between FABS and FNEG are the mask and the logic op.
12453 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
12454 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
12455   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
12456          "Wrong opcode for lowering FABS or FNEG.");
12457
12458   bool IsFABS = (Op.getOpcode() == ISD::FABS);
12459
12460   // If this is a FABS and it has an FNEG user, bail out to fold the combination
12461   // into an FNABS. We'll lower the FABS after that if it is still in use.
12462   if (IsFABS)
12463     for (SDNode *User : Op->uses())
12464       if (User->getOpcode() == ISD::FNEG)
12465         return Op;
12466
12467   SDValue Op0 = Op.getOperand(0);
12468   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
12469
12470   SDLoc dl(Op);
12471   MVT VT = Op.getSimpleValueType();
12472   // Assume scalar op for initialization; update for vector if needed.
12473   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
12474   // generate a 16-byte vector constant and logic op even for the scalar case.
12475   // Using a 16-byte mask allows folding the load of the mask with
12476   // the logic op, so it can save (~4 bytes) on code size.
12477   MVT EltVT = VT;
12478   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
12479   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
12480   // decide if we should generate a 16-byte constant mask when we only need 4 or
12481   // 8 bytes for the scalar case.
12482   if (VT.isVector()) {
12483     EltVT = VT.getVectorElementType();
12484     NumElts = VT.getVectorNumElements();
12485   }
12486
12487   unsigned EltBits = EltVT.getSizeInBits();
12488   LLVMContext *Context = DAG.getContext();
12489   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
12490   APInt MaskElt =
12491     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
12492   Constant *C = ConstantInt::get(*Context, MaskElt);
12493   C = ConstantVector::getSplat(NumElts, C);
12494   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12495   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
12496   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12497   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12498                              MachinePointerInfo::getConstantPool(),
12499                              false, false, false, Alignment);
12500
12501   if (VT.isVector()) {
12502     // For a vector, cast operands to a vector type, perform the logic op,
12503     // and cast the result back to the original value type.
12504     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
12505     SDValue MaskCasted = DAG.getBitcast(VecVT, Mask);
12506     SDValue Operand = IsFNABS ? DAG.getBitcast(VecVT, Op0.getOperand(0))
12507                               : DAG.getBitcast(VecVT, Op0);
12508     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12509     return DAG.getBitcast(VT,
12510                           DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12511   }
12512
12513   // If not vector, then scalar.
12514   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12515   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12516   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12517 }
12518
12519 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12520   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12521   LLVMContext *Context = DAG.getContext();
12522   SDValue Op0 = Op.getOperand(0);
12523   SDValue Op1 = Op.getOperand(1);
12524   SDLoc dl(Op);
12525   MVT VT = Op.getSimpleValueType();
12526   MVT SrcVT = Op1.getSimpleValueType();
12527
12528   // If second operand is smaller, extend it first.
12529   if (SrcVT.bitsLT(VT)) {
12530     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12531     SrcVT = VT;
12532   }
12533   // And if it is bigger, shrink it first.
12534   if (SrcVT.bitsGT(VT)) {
12535     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
12536     SrcVT = VT;
12537   }
12538
12539   // At this point the operands and the result should have the same
12540   // type, and that won't be f80 since that is not custom lowered.
12541
12542   const fltSemantics &Sem =
12543       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12544   const unsigned SizeInBits = VT.getSizeInBits();
12545
12546   SmallVector<Constant *, 4> CV(
12547       VT == MVT::f64 ? 2 : 4,
12548       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12549
12550   // First, clear all bits but the sign bit from the second operand (sign).
12551   CV[0] = ConstantFP::get(*Context,
12552                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12553   Constant *C = ConstantVector::get(CV);
12554   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12555   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12556                               MachinePointerInfo::getConstantPool(),
12557                               false, false, false, 16);
12558   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12559
12560   // Next, clear the sign bit from the first operand (magnitude).
12561   // If it's a constant, we can clear it here.
12562   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12563     APFloat APF = Op0CN->getValueAPF();
12564     // If the magnitude is a positive zero, the sign bit alone is enough.
12565     if (APF.isPosZero())
12566       return SignBit;
12567     APF.clearSign();
12568     CV[0] = ConstantFP::get(*Context, APF);
12569   } else {
12570     CV[0] = ConstantFP::get(
12571         *Context,
12572         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12573   }
12574   C = ConstantVector::get(CV);
12575   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12576   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12577                             MachinePointerInfo::getConstantPool(),
12578                             false, false, false, 16);
12579   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12580   if (!isa<ConstantFPSDNode>(Op0))
12581     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12582
12583   // OR the magnitude value with the sign bit.
12584   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12585 }
12586
12587 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12588   SDValue N0 = Op.getOperand(0);
12589   SDLoc dl(Op);
12590   MVT VT = Op.getSimpleValueType();
12591
12592   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12593   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12594                                   DAG.getConstant(1, dl, VT));
12595   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
12596 }
12597
12598 // Check whether an OR'd tree is PTEST-able.
12599 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12600                                       SelectionDAG &DAG) {
12601   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12602
12603   if (!Subtarget->hasSSE41())
12604     return SDValue();
12605
12606   if (!Op->hasOneUse())
12607     return SDValue();
12608
12609   SDNode *N = Op.getNode();
12610   SDLoc DL(N);
12611
12612   SmallVector<SDValue, 8> Opnds;
12613   DenseMap<SDValue, unsigned> VecInMap;
12614   SmallVector<SDValue, 8> VecIns;
12615   EVT VT = MVT::Other;
12616
12617   // Recognize a special case where a vector is casted into wide integer to
12618   // test all 0s.
12619   Opnds.push_back(N->getOperand(0));
12620   Opnds.push_back(N->getOperand(1));
12621
12622   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12623     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12624     // BFS traverse all OR'd operands.
12625     if (I->getOpcode() == ISD::OR) {
12626       Opnds.push_back(I->getOperand(0));
12627       Opnds.push_back(I->getOperand(1));
12628       // Re-evaluate the number of nodes to be traversed.
12629       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12630       continue;
12631     }
12632
12633     // Quit if a non-EXTRACT_VECTOR_ELT
12634     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12635       return SDValue();
12636
12637     // Quit if without a constant index.
12638     SDValue Idx = I->getOperand(1);
12639     if (!isa<ConstantSDNode>(Idx))
12640       return SDValue();
12641
12642     SDValue ExtractedFromVec = I->getOperand(0);
12643     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12644     if (M == VecInMap.end()) {
12645       VT = ExtractedFromVec.getValueType();
12646       // Quit if not 128/256-bit vector.
12647       if (!VT.is128BitVector() && !VT.is256BitVector())
12648         return SDValue();
12649       // Quit if not the same type.
12650       if (VecInMap.begin() != VecInMap.end() &&
12651           VT != VecInMap.begin()->first.getValueType())
12652         return SDValue();
12653       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12654       VecIns.push_back(ExtractedFromVec);
12655     }
12656     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12657   }
12658
12659   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12660          "Not extracted from 128-/256-bit vector.");
12661
12662   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12663
12664   for (DenseMap<SDValue, unsigned>::const_iterator
12665         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12666     // Quit if not all elements are used.
12667     if (I->second != FullMask)
12668       return SDValue();
12669   }
12670
12671   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12672
12673   // Cast all vectors into TestVT for PTEST.
12674   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12675     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
12676
12677   // If more than one full vectors are evaluated, OR them first before PTEST.
12678   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12679     // Each iteration will OR 2 nodes and append the result until there is only
12680     // 1 node left, i.e. the final OR'd value of all vectors.
12681     SDValue LHS = VecIns[Slot];
12682     SDValue RHS = VecIns[Slot + 1];
12683     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12684   }
12685
12686   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12687                      VecIns.back(), VecIns.back());
12688 }
12689
12690 /// \brief return true if \c Op has a use that doesn't just read flags.
12691 static bool hasNonFlagsUse(SDValue Op) {
12692   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12693        ++UI) {
12694     SDNode *User = *UI;
12695     unsigned UOpNo = UI.getOperandNo();
12696     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12697       // Look pass truncate.
12698       UOpNo = User->use_begin().getOperandNo();
12699       User = *User->use_begin();
12700     }
12701
12702     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12703         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12704       return true;
12705   }
12706   return false;
12707 }
12708
12709 /// Emit nodes that will be selected as "test Op0,Op0", or something
12710 /// equivalent.
12711 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12712                                     SelectionDAG &DAG) const {
12713   if (Op.getValueType() == MVT::i1) {
12714     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12715     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12716                        DAG.getConstant(0, dl, MVT::i8));
12717   }
12718   // CF and OF aren't always set the way we want. Determine which
12719   // of these we need.
12720   bool NeedCF = false;
12721   bool NeedOF = false;
12722   switch (X86CC) {
12723   default: break;
12724   case X86::COND_A: case X86::COND_AE:
12725   case X86::COND_B: case X86::COND_BE:
12726     NeedCF = true;
12727     break;
12728   case X86::COND_G: case X86::COND_GE:
12729   case X86::COND_L: case X86::COND_LE:
12730   case X86::COND_O: case X86::COND_NO: {
12731     // Check if we really need to set the
12732     // Overflow flag. If NoSignedWrap is present
12733     // that is not actually needed.
12734     switch (Op->getOpcode()) {
12735     case ISD::ADD:
12736     case ISD::SUB:
12737     case ISD::MUL:
12738     case ISD::SHL: {
12739       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
12740       if (BinNode->Flags.hasNoSignedWrap())
12741         break;
12742     }
12743     default:
12744       NeedOF = true;
12745       break;
12746     }
12747     break;
12748   }
12749   }
12750   // See if we can use the EFLAGS value from the operand instead of
12751   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12752   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12753   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12754     // Emit a CMP with 0, which is the TEST pattern.
12755     //if (Op.getValueType() == MVT::i1)
12756     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12757     //                     DAG.getConstant(0, MVT::i1));
12758     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12759                        DAG.getConstant(0, dl, Op.getValueType()));
12760   }
12761   unsigned Opcode = 0;
12762   unsigned NumOperands = 0;
12763
12764   // Truncate operations may prevent the merge of the SETCC instruction
12765   // and the arithmetic instruction before it. Attempt to truncate the operands
12766   // of the arithmetic instruction and use a reduced bit-width instruction.
12767   bool NeedTruncation = false;
12768   SDValue ArithOp = Op;
12769   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12770     SDValue Arith = Op->getOperand(0);
12771     // Both the trunc and the arithmetic op need to have one user each.
12772     if (Arith->hasOneUse())
12773       switch (Arith.getOpcode()) {
12774         default: break;
12775         case ISD::ADD:
12776         case ISD::SUB:
12777         case ISD::AND:
12778         case ISD::OR:
12779         case ISD::XOR: {
12780           NeedTruncation = true;
12781           ArithOp = Arith;
12782         }
12783       }
12784   }
12785
12786   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12787   // which may be the result of a CAST.  We use the variable 'Op', which is the
12788   // non-casted variable when we check for possible users.
12789   switch (ArithOp.getOpcode()) {
12790   case ISD::ADD:
12791     // Due to an isel shortcoming, be conservative if this add is likely to be
12792     // selected as part of a load-modify-store instruction. When the root node
12793     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12794     // uses of other nodes in the match, such as the ADD in this case. This
12795     // leads to the ADD being left around and reselected, with the result being
12796     // two adds in the output.  Alas, even if none our users are stores, that
12797     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12798     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12799     // climbing the DAG back to the root, and it doesn't seem to be worth the
12800     // effort.
12801     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12802          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12803       if (UI->getOpcode() != ISD::CopyToReg &&
12804           UI->getOpcode() != ISD::SETCC &&
12805           UI->getOpcode() != ISD::STORE)
12806         goto default_case;
12807
12808     if (ConstantSDNode *C =
12809         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12810       // An add of one will be selected as an INC.
12811       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12812         Opcode = X86ISD::INC;
12813         NumOperands = 1;
12814         break;
12815       }
12816
12817       // An add of negative one (subtract of one) will be selected as a DEC.
12818       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12819         Opcode = X86ISD::DEC;
12820         NumOperands = 1;
12821         break;
12822       }
12823     }
12824
12825     // Otherwise use a regular EFLAGS-setting add.
12826     Opcode = X86ISD::ADD;
12827     NumOperands = 2;
12828     break;
12829   case ISD::SHL:
12830   case ISD::SRL:
12831     // If we have a constant logical shift that's only used in a comparison
12832     // against zero turn it into an equivalent AND. This allows turning it into
12833     // a TEST instruction later.
12834     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12835         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12836       EVT VT = Op.getValueType();
12837       unsigned BitWidth = VT.getSizeInBits();
12838       unsigned ShAmt = Op->getConstantOperandVal(1);
12839       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12840         break;
12841       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12842                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12843                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12844       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12845         break;
12846       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12847                                 DAG.getConstant(Mask, dl, VT));
12848       DAG.ReplaceAllUsesWith(Op, New);
12849       Op = New;
12850     }
12851     break;
12852
12853   case ISD::AND:
12854     // If the primary and result isn't used, don't bother using X86ISD::AND,
12855     // because a TEST instruction will be better.
12856     if (!hasNonFlagsUse(Op))
12857       break;
12858     // FALL THROUGH
12859   case ISD::SUB:
12860   case ISD::OR:
12861   case ISD::XOR:
12862     // Due to the ISEL shortcoming noted above, be conservative if this op is
12863     // likely to be selected as part of a load-modify-store instruction.
12864     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12865            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12866       if (UI->getOpcode() == ISD::STORE)
12867         goto default_case;
12868
12869     // Otherwise use a regular EFLAGS-setting instruction.
12870     switch (ArithOp.getOpcode()) {
12871     default: llvm_unreachable("unexpected operator!");
12872     case ISD::SUB: Opcode = X86ISD::SUB; break;
12873     case ISD::XOR: Opcode = X86ISD::XOR; break;
12874     case ISD::AND: Opcode = X86ISD::AND; break;
12875     case ISD::OR: {
12876       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12877         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12878         if (EFLAGS.getNode())
12879           return EFLAGS;
12880       }
12881       Opcode = X86ISD::OR;
12882       break;
12883     }
12884     }
12885
12886     NumOperands = 2;
12887     break;
12888   case X86ISD::ADD:
12889   case X86ISD::SUB:
12890   case X86ISD::INC:
12891   case X86ISD::DEC:
12892   case X86ISD::OR:
12893   case X86ISD::XOR:
12894   case X86ISD::AND:
12895     return SDValue(Op.getNode(), 1);
12896   default:
12897   default_case:
12898     break;
12899   }
12900
12901   // If we found that truncation is beneficial, perform the truncation and
12902   // update 'Op'.
12903   if (NeedTruncation) {
12904     EVT VT = Op.getValueType();
12905     SDValue WideVal = Op->getOperand(0);
12906     EVT WideVT = WideVal.getValueType();
12907     unsigned ConvertedOp = 0;
12908     // Use a target machine opcode to prevent further DAGCombine
12909     // optimizations that may separate the arithmetic operations
12910     // from the setcc node.
12911     switch (WideVal.getOpcode()) {
12912       default: break;
12913       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12914       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12915       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12916       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12917       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12918     }
12919
12920     if (ConvertedOp) {
12921       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12922       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12923         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12924         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12925         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12926       }
12927     }
12928   }
12929
12930   if (Opcode == 0)
12931     // Emit a CMP with 0, which is the TEST pattern.
12932     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12933                        DAG.getConstant(0, dl, Op.getValueType()));
12934
12935   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12936   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12937
12938   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12939   DAG.ReplaceAllUsesWith(Op, New);
12940   return SDValue(New.getNode(), 1);
12941 }
12942
12943 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12944 /// equivalent.
12945 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12946                                    SDLoc dl, SelectionDAG &DAG) const {
12947   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12948     if (C->getAPIntValue() == 0)
12949       return EmitTest(Op0, X86CC, dl, DAG);
12950
12951      if (Op0.getValueType() == MVT::i1)
12952        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12953   }
12954
12955   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12956        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12957     // Do the comparison at i32 if it's smaller, besides the Atom case.
12958     // This avoids subregister aliasing issues. Keep the smaller reference
12959     // if we're optimizing for size, however, as that'll allow better folding
12960     // of memory operations.
12961     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12962         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12963             Attribute::MinSize) &&
12964         !Subtarget->isAtom()) {
12965       unsigned ExtendOp =
12966           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12967       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12968       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12969     }
12970     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12971     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12972     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12973                               Op0, Op1);
12974     return SDValue(Sub.getNode(), 1);
12975   }
12976   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12977 }
12978
12979 /// Convert a comparison if required by the subtarget.
12980 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12981                                                  SelectionDAG &DAG) const {
12982   // If the subtarget does not support the FUCOMI instruction, floating-point
12983   // comparisons have to be converted.
12984   if (Subtarget->hasCMov() ||
12985       Cmp.getOpcode() != X86ISD::CMP ||
12986       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12987       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12988     return Cmp;
12989
12990   // The instruction selector will select an FUCOM instruction instead of
12991   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12992   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12993   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12994   SDLoc dl(Cmp);
12995   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12996   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12997   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12998                             DAG.getConstant(8, dl, MVT::i8));
12999   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13000   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13001 }
13002
13003 /// The minimum architected relative accuracy is 2^-12. We need one
13004 /// Newton-Raphson step to have a good float result (24 bits of precision).
13005 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13006                                             DAGCombinerInfo &DCI,
13007                                             unsigned &RefinementSteps,
13008                                             bool &UseOneConstNR) const {
13009   // FIXME: We should use instruction latency models to calculate the cost of
13010   // each potential sequence, but this is very hard to do reliably because
13011   // at least Intel's Core* chips have variable timing based on the number of
13012   // significant digits in the divisor and/or sqrt operand.
13013   if (!Subtarget->useSqrtEst())
13014     return SDValue();
13015
13016   EVT VT = Op.getValueType();
13017
13018   // SSE1 has rsqrtss and rsqrtps.
13019   // TODO: Add support for AVX512 (v16f32).
13020   // It is likely not profitable to do this for f64 because a double-precision
13021   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13022   // instructions: convert to single, rsqrtss, convert back to double, refine
13023   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13024   // along with FMA, this could be a throughput win.
13025   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
13026       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
13027     RefinementSteps = 1;
13028     UseOneConstNR = false;
13029     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13030   }
13031   return SDValue();
13032 }
13033
13034 /// The minimum architected relative accuracy is 2^-12. We need one
13035 /// Newton-Raphson step to have a good float result (24 bits of precision).
13036 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13037                                             DAGCombinerInfo &DCI,
13038                                             unsigned &RefinementSteps) const {
13039   // FIXME: We should use instruction latency models to calculate the cost of
13040   // each potential sequence, but this is very hard to do reliably because
13041   // at least Intel's Core* chips have variable timing based on the number of
13042   // significant digits in the divisor.
13043   if (!Subtarget->useReciprocalEst())
13044     return SDValue();
13045
13046   EVT VT = Op.getValueType();
13047
13048   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13049   // TODO: Add support for AVX512 (v16f32).
13050   // It is likely not profitable to do this for f64 because a double-precision
13051   // reciprocal estimate with refinement on x86 prior to FMA requires
13052   // 15 instructions: convert to single, rcpss, convert back to double, refine
13053   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13054   // along with FMA, this could be a throughput win.
13055   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
13056       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
13057     RefinementSteps = ReciprocalEstimateRefinementSteps;
13058     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13059   }
13060   return SDValue();
13061 }
13062
13063 /// If we have at least two divisions that use the same divisor, convert to
13064 /// multplication by a reciprocal. This may need to be adjusted for a given
13065 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13066 /// This is because we still need one division to calculate the reciprocal and
13067 /// then we need two multiplies by that reciprocal as replacements for the
13068 /// original divisions.
13069 bool X86TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
13070   return NumUsers > 1;
13071 }
13072
13073 static bool isAllOnes(SDValue V) {
13074   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13075   return C && C->isAllOnesValue();
13076 }
13077
13078 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13079 /// if it's possible.
13080 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13081                                      SDLoc dl, SelectionDAG &DAG) const {
13082   SDValue Op0 = And.getOperand(0);
13083   SDValue Op1 = And.getOperand(1);
13084   if (Op0.getOpcode() == ISD::TRUNCATE)
13085     Op0 = Op0.getOperand(0);
13086   if (Op1.getOpcode() == ISD::TRUNCATE)
13087     Op1 = Op1.getOperand(0);
13088
13089   SDValue LHS, RHS;
13090   if (Op1.getOpcode() == ISD::SHL)
13091     std::swap(Op0, Op1);
13092   if (Op0.getOpcode() == ISD::SHL) {
13093     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13094       if (And00C->getZExtValue() == 1) {
13095         // If we looked past a truncate, check that it's only truncating away
13096         // known zeros.
13097         unsigned BitWidth = Op0.getValueSizeInBits();
13098         unsigned AndBitWidth = And.getValueSizeInBits();
13099         if (BitWidth > AndBitWidth) {
13100           APInt Zeros, Ones;
13101           DAG.computeKnownBits(Op0, Zeros, Ones);
13102           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13103             return SDValue();
13104         }
13105         LHS = Op1;
13106         RHS = Op0.getOperand(1);
13107       }
13108   } else if (Op1.getOpcode() == ISD::Constant) {
13109     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13110     uint64_t AndRHSVal = AndRHS->getZExtValue();
13111     SDValue AndLHS = Op0;
13112
13113     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13114       LHS = AndLHS.getOperand(0);
13115       RHS = AndLHS.getOperand(1);
13116     }
13117
13118     // Use BT if the immediate can't be encoded in a TEST instruction.
13119     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13120       LHS = AndLHS;
13121       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13122     }
13123   }
13124
13125   if (LHS.getNode()) {
13126     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13127     // instruction.  Since the shift amount is in-range-or-undefined, we know
13128     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13129     // the encoding for the i16 version is larger than the i32 version.
13130     // Also promote i16 to i32 for performance / code size reason.
13131     if (LHS.getValueType() == MVT::i8 ||
13132         LHS.getValueType() == MVT::i16)
13133       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13134
13135     // If the operand types disagree, extend the shift amount to match.  Since
13136     // BT ignores high bits (like shifts) we can use anyextend.
13137     if (LHS.getValueType() != RHS.getValueType())
13138       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13139
13140     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13141     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13142     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13143                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13144   }
13145
13146   return SDValue();
13147 }
13148
13149 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13150 /// mask CMPs.
13151 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13152                               SDValue &Op1) {
13153   unsigned SSECC;
13154   bool Swap = false;
13155
13156   // SSE Condition code mapping:
13157   //  0 - EQ
13158   //  1 - LT
13159   //  2 - LE
13160   //  3 - UNORD
13161   //  4 - NEQ
13162   //  5 - NLT
13163   //  6 - NLE
13164   //  7 - ORD
13165   switch (SetCCOpcode) {
13166   default: llvm_unreachable("Unexpected SETCC condition");
13167   case ISD::SETOEQ:
13168   case ISD::SETEQ:  SSECC = 0; break;
13169   case ISD::SETOGT:
13170   case ISD::SETGT:  Swap = true; // Fallthrough
13171   case ISD::SETLT:
13172   case ISD::SETOLT: SSECC = 1; break;
13173   case ISD::SETOGE:
13174   case ISD::SETGE:  Swap = true; // Fallthrough
13175   case ISD::SETLE:
13176   case ISD::SETOLE: SSECC = 2; break;
13177   case ISD::SETUO:  SSECC = 3; break;
13178   case ISD::SETUNE:
13179   case ISD::SETNE:  SSECC = 4; break;
13180   case ISD::SETULE: Swap = true; // Fallthrough
13181   case ISD::SETUGE: SSECC = 5; break;
13182   case ISD::SETULT: Swap = true; // Fallthrough
13183   case ISD::SETUGT: SSECC = 6; break;
13184   case ISD::SETO:   SSECC = 7; break;
13185   case ISD::SETUEQ:
13186   case ISD::SETONE: SSECC = 8; break;
13187   }
13188   if (Swap)
13189     std::swap(Op0, Op1);
13190
13191   return SSECC;
13192 }
13193
13194 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13195 // ones, and then concatenate the result back.
13196 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13197   MVT VT = Op.getSimpleValueType();
13198
13199   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13200          "Unsupported value type for operation");
13201
13202   unsigned NumElems = VT.getVectorNumElements();
13203   SDLoc dl(Op);
13204   SDValue CC = Op.getOperand(2);
13205
13206   // Extract the LHS vectors
13207   SDValue LHS = Op.getOperand(0);
13208   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13209   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13210
13211   // Extract the RHS vectors
13212   SDValue RHS = Op.getOperand(1);
13213   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13214   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13215
13216   // Issue the operation on the smaller types and concatenate the result back
13217   MVT EltVT = VT.getVectorElementType();
13218   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13219   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13220                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13221                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13222 }
13223
13224 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13225   SDValue Op0 = Op.getOperand(0);
13226   SDValue Op1 = Op.getOperand(1);
13227   SDValue CC = Op.getOperand(2);
13228   MVT VT = Op.getSimpleValueType();
13229   SDLoc dl(Op);
13230
13231   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13232          "Unexpected type for boolean compare operation");
13233   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13234   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13235                                DAG.getConstant(-1, dl, VT));
13236   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13237                                DAG.getConstant(-1, dl, VT));
13238   switch (SetCCOpcode) {
13239   default: llvm_unreachable("Unexpected SETCC condition");
13240   case ISD::SETNE:
13241     // (x != y) -> ~(x ^ y)
13242     return DAG.getNode(ISD::XOR, dl, VT,
13243                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13244                        DAG.getConstant(-1, dl, VT));
13245   case ISD::SETEQ:
13246     // (x == y) -> (x ^ y)
13247     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
13248   case ISD::SETUGT:
13249   case ISD::SETGT:
13250     // (x > y) -> (x & ~y)
13251     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
13252   case ISD::SETULT:
13253   case ISD::SETLT:
13254     // (x < y) -> (~x & y)
13255     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
13256   case ISD::SETULE:
13257   case ISD::SETLE:
13258     // (x <= y) -> (~x | y)
13259     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
13260   case ISD::SETUGE:
13261   case ISD::SETGE:
13262     // (x >=y) -> (x | ~y)
13263     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
13264   }
13265 }
13266
13267 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
13268                                      const X86Subtarget *Subtarget) {
13269   SDValue Op0 = Op.getOperand(0);
13270   SDValue Op1 = Op.getOperand(1);
13271   SDValue CC = Op.getOperand(2);
13272   MVT VT = Op.getSimpleValueType();
13273   SDLoc dl(Op);
13274
13275   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
13276          Op.getValueType().getScalarType() == MVT::i1 &&
13277          "Cannot set masked compare for this operation");
13278
13279   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13280   unsigned  Opc = 0;
13281   bool Unsigned = false;
13282   bool Swap = false;
13283   unsigned SSECC;
13284   switch (SetCCOpcode) {
13285   default: llvm_unreachable("Unexpected SETCC condition");
13286   case ISD::SETNE:  SSECC = 4; break;
13287   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
13288   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
13289   case ISD::SETLT:  Swap = true; //fall-through
13290   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
13291   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
13292   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
13293   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
13294   case ISD::SETULE: Unsigned = true; //fall-through
13295   case ISD::SETLE:  SSECC = 2; break;
13296   }
13297
13298   if (Swap)
13299     std::swap(Op0, Op1);
13300   if (Opc)
13301     return DAG.getNode(Opc, dl, VT, Op0, Op1);
13302   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
13303   return DAG.getNode(Opc, dl, VT, Op0, Op1,
13304                      DAG.getConstant(SSECC, dl, MVT::i8));
13305 }
13306
13307 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
13308 /// operand \p Op1.  If non-trivial (for example because it's not constant)
13309 /// return an empty value.
13310 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
13311 {
13312   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
13313   if (!BV)
13314     return SDValue();
13315
13316   MVT VT = Op1.getSimpleValueType();
13317   MVT EVT = VT.getVectorElementType();
13318   unsigned n = VT.getVectorNumElements();
13319   SmallVector<SDValue, 8> ULTOp1;
13320
13321   for (unsigned i = 0; i < n; ++i) {
13322     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
13323     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
13324       return SDValue();
13325
13326     // Avoid underflow.
13327     APInt Val = Elt->getAPIntValue();
13328     if (Val == 0)
13329       return SDValue();
13330
13331     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
13332   }
13333
13334   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
13335 }
13336
13337 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
13338                            SelectionDAG &DAG) {
13339   SDValue Op0 = Op.getOperand(0);
13340   SDValue Op1 = Op.getOperand(1);
13341   SDValue CC = Op.getOperand(2);
13342   MVT VT = Op.getSimpleValueType();
13343   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13344   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
13345   SDLoc dl(Op);
13346
13347   if (isFP) {
13348 #ifndef NDEBUG
13349     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
13350     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
13351 #endif
13352
13353     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
13354     unsigned Opc = X86ISD::CMPP;
13355     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
13356       assert(VT.getVectorNumElements() <= 16);
13357       Opc = X86ISD::CMPM;
13358     }
13359     // In the two special cases we can't handle, emit two comparisons.
13360     if (SSECC == 8) {
13361       unsigned CC0, CC1;
13362       unsigned CombineOpc;
13363       if (SetCCOpcode == ISD::SETUEQ) {
13364         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
13365       } else {
13366         assert(SetCCOpcode == ISD::SETONE);
13367         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
13368       }
13369
13370       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13371                                  DAG.getConstant(CC0, dl, MVT::i8));
13372       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13373                                  DAG.getConstant(CC1, dl, MVT::i8));
13374       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
13375     }
13376     // Handle all other FP comparisons here.
13377     return DAG.getNode(Opc, dl, VT, Op0, Op1,
13378                        DAG.getConstant(SSECC, dl, MVT::i8));
13379   }
13380
13381   // Break 256-bit integer vector compare into smaller ones.
13382   if (VT.is256BitVector() && !Subtarget->hasInt256())
13383     return Lower256IntVSETCC(Op, DAG);
13384
13385   EVT OpVT = Op1.getValueType();
13386   if (OpVT.getVectorElementType() == MVT::i1)
13387     return LowerBoolVSETCC_AVX512(Op, DAG);
13388
13389   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
13390   if (Subtarget->hasAVX512()) {
13391     if (Op1.getValueType().is512BitVector() ||
13392         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
13393         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
13394       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
13395
13396     // In AVX-512 architecture setcc returns mask with i1 elements,
13397     // But there is no compare instruction for i8 and i16 elements in KNL.
13398     // We are not talking about 512-bit operands in this case, these
13399     // types are illegal.
13400     if (MaskResult &&
13401         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
13402          OpVT.getVectorElementType().getSizeInBits() >= 8))
13403       return DAG.getNode(ISD::TRUNCATE, dl, VT,
13404                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
13405   }
13406
13407   // We are handling one of the integer comparisons here.  Since SSE only has
13408   // GT and EQ comparisons for integer, swapping operands and multiple
13409   // operations may be required for some comparisons.
13410   unsigned Opc;
13411   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
13412   bool Subus = false;
13413
13414   switch (SetCCOpcode) {
13415   default: llvm_unreachable("Unexpected SETCC condition");
13416   case ISD::SETNE:  Invert = true;
13417   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
13418   case ISD::SETLT:  Swap = true;
13419   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
13420   case ISD::SETGE:  Swap = true;
13421   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
13422                     Invert = true; break;
13423   case ISD::SETULT: Swap = true;
13424   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
13425                     FlipSigns = true; break;
13426   case ISD::SETUGE: Swap = true;
13427   case ISD::SETULE: Opc = X86ISD::PCMPGT;
13428                     FlipSigns = true; Invert = true; break;
13429   }
13430
13431   // Special case: Use min/max operations for SETULE/SETUGE
13432   MVT VET = VT.getVectorElementType();
13433   bool hasMinMax =
13434        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
13435     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
13436
13437   if (hasMinMax) {
13438     switch (SetCCOpcode) {
13439     default: break;
13440     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
13441     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
13442     }
13443
13444     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
13445   }
13446
13447   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
13448   if (!MinMax && hasSubus) {
13449     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
13450     // Op0 u<= Op1:
13451     //   t = psubus Op0, Op1
13452     //   pcmpeq t, <0..0>
13453     switch (SetCCOpcode) {
13454     default: break;
13455     case ISD::SETULT: {
13456       // If the comparison is against a constant we can turn this into a
13457       // setule.  With psubus, setule does not require a swap.  This is
13458       // beneficial because the constant in the register is no longer
13459       // destructed as the destination so it can be hoisted out of a loop.
13460       // Only do this pre-AVX since vpcmp* is no longer destructive.
13461       if (Subtarget->hasAVX())
13462         break;
13463       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
13464       if (ULEOp1.getNode()) {
13465         Op1 = ULEOp1;
13466         Subus = true; Invert = false; Swap = false;
13467       }
13468       break;
13469     }
13470     // Psubus is better than flip-sign because it requires no inversion.
13471     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
13472     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
13473     }
13474
13475     if (Subus) {
13476       Opc = X86ISD::SUBUS;
13477       FlipSigns = false;
13478     }
13479   }
13480
13481   if (Swap)
13482     std::swap(Op0, Op1);
13483
13484   // Check that the operation in question is available (most are plain SSE2,
13485   // but PCMPGTQ and PCMPEQQ have different requirements).
13486   if (VT == MVT::v2i64) {
13487     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
13488       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
13489
13490       // First cast everything to the right type.
13491       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13492       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13493
13494       // Since SSE has no unsigned integer comparisons, we need to flip the sign
13495       // bits of the inputs before performing those operations. The lower
13496       // compare is always unsigned.
13497       SDValue SB;
13498       if (FlipSigns) {
13499         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
13500       } else {
13501         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
13502         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
13503         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
13504                          Sign, Zero, Sign, Zero);
13505       }
13506       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
13507       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
13508
13509       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
13510       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
13511       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
13512
13513       // Create masks for only the low parts/high parts of the 64 bit integers.
13514       static const int MaskHi[] = { 1, 1, 3, 3 };
13515       static const int MaskLo[] = { 0, 0, 2, 2 };
13516       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
13517       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
13518       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
13519
13520       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
13521       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
13522
13523       if (Invert)
13524         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13525
13526       return DAG.getBitcast(VT, Result);
13527     }
13528
13529     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
13530       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
13531       // pcmpeqd + pshufd + pand.
13532       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
13533
13534       // First cast everything to the right type.
13535       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13536       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13537
13538       // Do the compare.
13539       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
13540
13541       // Make sure the lower and upper halves are both all-ones.
13542       static const int Mask[] = { 1, 0, 3, 2 };
13543       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
13544       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
13545
13546       if (Invert)
13547         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13548
13549       return DAG.getBitcast(VT, Result);
13550     }
13551   }
13552
13553   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13554   // bits of the inputs before performing those operations.
13555   if (FlipSigns) {
13556     EVT EltVT = VT.getVectorElementType();
13557     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
13558                                  VT);
13559     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13560     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13561   }
13562
13563   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13564
13565   // If the logical-not of the result is required, perform that now.
13566   if (Invert)
13567     Result = DAG.getNOT(dl, Result, VT);
13568
13569   if (MinMax)
13570     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13571
13572   if (Subus)
13573     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13574                          getZeroVector(VT, Subtarget, DAG, dl));
13575
13576   return Result;
13577 }
13578
13579 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13580
13581   MVT VT = Op.getSimpleValueType();
13582
13583   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13584
13585   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13586          && "SetCC type must be 8-bit or 1-bit integer");
13587   SDValue Op0 = Op.getOperand(0);
13588   SDValue Op1 = Op.getOperand(1);
13589   SDLoc dl(Op);
13590   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13591
13592   // Optimize to BT if possible.
13593   // Lower (X & (1 << N)) == 0 to BT(X, N).
13594   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13595   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13596   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13597       Op1.getOpcode() == ISD::Constant &&
13598       cast<ConstantSDNode>(Op1)->isNullValue() &&
13599       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13600     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13601     if (NewSetCC.getNode()) {
13602       if (VT == MVT::i1)
13603         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13604       return NewSetCC;
13605     }
13606   }
13607
13608   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13609   // these.
13610   if (Op1.getOpcode() == ISD::Constant &&
13611       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13612        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13613       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13614
13615     // If the input is a setcc, then reuse the input setcc or use a new one with
13616     // the inverted condition.
13617     if (Op0.getOpcode() == X86ISD::SETCC) {
13618       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13619       bool Invert = (CC == ISD::SETNE) ^
13620         cast<ConstantSDNode>(Op1)->isNullValue();
13621       if (!Invert)
13622         return Op0;
13623
13624       CCode = X86::GetOppositeBranchCondition(CCode);
13625       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13626                                   DAG.getConstant(CCode, dl, MVT::i8),
13627                                   Op0.getOperand(1));
13628       if (VT == MVT::i1)
13629         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13630       return SetCC;
13631     }
13632   }
13633   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13634       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13635       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13636
13637     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13638     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
13639   }
13640
13641   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13642   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
13643   if (X86CC == X86::COND_INVALID)
13644     return SDValue();
13645
13646   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13647   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13648   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13649                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
13650   if (VT == MVT::i1)
13651     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13652   return SetCC;
13653 }
13654
13655 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13656 static bool isX86LogicalCmp(SDValue Op) {
13657   unsigned Opc = Op.getNode()->getOpcode();
13658   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13659       Opc == X86ISD::SAHF)
13660     return true;
13661   if (Op.getResNo() == 1 &&
13662       (Opc == X86ISD::ADD ||
13663        Opc == X86ISD::SUB ||
13664        Opc == X86ISD::ADC ||
13665        Opc == X86ISD::SBB ||
13666        Opc == X86ISD::SMUL ||
13667        Opc == X86ISD::UMUL ||
13668        Opc == X86ISD::INC ||
13669        Opc == X86ISD::DEC ||
13670        Opc == X86ISD::OR ||
13671        Opc == X86ISD::XOR ||
13672        Opc == X86ISD::AND))
13673     return true;
13674
13675   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13676     return true;
13677
13678   return false;
13679 }
13680
13681 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13682   if (V.getOpcode() != ISD::TRUNCATE)
13683     return false;
13684
13685   SDValue VOp0 = V.getOperand(0);
13686   unsigned InBits = VOp0.getValueSizeInBits();
13687   unsigned Bits = V.getValueSizeInBits();
13688   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13689 }
13690
13691 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13692   bool addTest = true;
13693   SDValue Cond  = Op.getOperand(0);
13694   SDValue Op1 = Op.getOperand(1);
13695   SDValue Op2 = Op.getOperand(2);
13696   SDLoc DL(Op);
13697   EVT VT = Op1.getValueType();
13698   SDValue CC;
13699
13700   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13701   // are available or VBLENDV if AVX is available.
13702   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
13703   if (Cond.getOpcode() == ISD::SETCC &&
13704       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13705        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13706       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13707     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13708     int SSECC = translateX86FSETCC(
13709         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13710
13711     if (SSECC != 8) {
13712       if (Subtarget->hasAVX512()) {
13713         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13714                                   DAG.getConstant(SSECC, DL, MVT::i8));
13715         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13716       }
13717
13718       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13719                                 DAG.getConstant(SSECC, DL, MVT::i8));
13720
13721       // If we have AVX, we can use a variable vector select (VBLENDV) instead
13722       // of 3 logic instructions for size savings and potentially speed.
13723       // Unfortunately, there is no scalar form of VBLENDV.
13724
13725       // If either operand is a constant, don't try this. We can expect to
13726       // optimize away at least one of the logic instructions later in that
13727       // case, so that sequence would be faster than a variable blend.
13728
13729       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
13730       // uses XMM0 as the selection register. That may need just as many
13731       // instructions as the AND/ANDN/OR sequence due to register moves, so
13732       // don't bother.
13733
13734       if (Subtarget->hasAVX() &&
13735           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
13736
13737         // Convert to vectors, do a VSELECT, and convert back to scalar.
13738         // All of the conversions should be optimized away.
13739
13740         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
13741         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
13742         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
13743         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
13744
13745         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
13746         VCmp = DAG.getBitcast(VCmpVT, VCmp);
13747
13748         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
13749
13750         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
13751                            VSel, DAG.getIntPtrConstant(0, DL));
13752       }
13753       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13754       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13755       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13756     }
13757   }
13758
13759     if (VT.isVector() && VT.getScalarType() == MVT::i1) {
13760       SDValue Op1Scalar;
13761       if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
13762         Op1Scalar = ConvertI1VectorToInterger(Op1, DAG);
13763       else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
13764         Op1Scalar = Op1.getOperand(0);
13765       SDValue Op2Scalar;
13766       if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
13767         Op2Scalar = ConvertI1VectorToInterger(Op2, DAG);
13768       else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
13769         Op2Scalar = Op2.getOperand(0);
13770       if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
13771         SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
13772                                         Op1Scalar.getValueType(),
13773                                         Cond, Op1Scalar, Op2Scalar);
13774         if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
13775           return DAG.getBitcast(VT, newSelect);
13776         SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
13777         return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
13778                            DAG.getIntPtrConstant(0, DL));
13779     }
13780   }
13781
13782   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
13783     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
13784     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13785                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
13786     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13787                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
13788     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
13789                                     Cond, Op1, Op2);
13790     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
13791   }
13792
13793   if (Cond.getOpcode() == ISD::SETCC) {
13794     SDValue NewCond = LowerSETCC(Cond, DAG);
13795     if (NewCond.getNode())
13796       Cond = NewCond;
13797   }
13798
13799   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13800   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13801   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13802   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13803   if (Cond.getOpcode() == X86ISD::SETCC &&
13804       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13805       isZero(Cond.getOperand(1).getOperand(1))) {
13806     SDValue Cmp = Cond.getOperand(1);
13807
13808     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13809
13810     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13811         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13812       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13813
13814       SDValue CmpOp0 = Cmp.getOperand(0);
13815       // Apply further optimizations for special cases
13816       // (select (x != 0), -1, 0) -> neg & sbb
13817       // (select (x == 0), 0, -1) -> neg & sbb
13818       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13819         if (YC->isNullValue() &&
13820             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13821           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13822           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13823                                     DAG.getConstant(0, DL,
13824                                                     CmpOp0.getValueType()),
13825                                     CmpOp0);
13826           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13827                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
13828                                     SDValue(Neg.getNode(), 1));
13829           return Res;
13830         }
13831
13832       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13833                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
13834       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13835
13836       SDValue Res =   // Res = 0 or -1.
13837         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13838                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
13839
13840       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13841         Res = DAG.getNOT(DL, Res, Res.getValueType());
13842
13843       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13844       if (!N2C || !N2C->isNullValue())
13845         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13846       return Res;
13847     }
13848   }
13849
13850   // Look past (and (setcc_carry (cmp ...)), 1).
13851   if (Cond.getOpcode() == ISD::AND &&
13852       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13853     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13854     if (C && C->getAPIntValue() == 1)
13855       Cond = Cond.getOperand(0);
13856   }
13857
13858   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13859   // setting operand in place of the X86ISD::SETCC.
13860   unsigned CondOpcode = Cond.getOpcode();
13861   if (CondOpcode == X86ISD::SETCC ||
13862       CondOpcode == X86ISD::SETCC_CARRY) {
13863     CC = Cond.getOperand(0);
13864
13865     SDValue Cmp = Cond.getOperand(1);
13866     unsigned Opc = Cmp.getOpcode();
13867     MVT VT = Op.getSimpleValueType();
13868
13869     bool IllegalFPCMov = false;
13870     if (VT.isFloatingPoint() && !VT.isVector() &&
13871         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13872       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13873
13874     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13875         Opc == X86ISD::BT) { // FIXME
13876       Cond = Cmp;
13877       addTest = false;
13878     }
13879   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13880              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13881              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13882               Cond.getOperand(0).getValueType() != MVT::i8)) {
13883     SDValue LHS = Cond.getOperand(0);
13884     SDValue RHS = Cond.getOperand(1);
13885     unsigned X86Opcode;
13886     unsigned X86Cond;
13887     SDVTList VTs;
13888     switch (CondOpcode) {
13889     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13890     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13891     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13892     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13893     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13894     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13895     default: llvm_unreachable("unexpected overflowing operator");
13896     }
13897     if (CondOpcode == ISD::UMULO)
13898       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13899                           MVT::i32);
13900     else
13901       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13902
13903     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13904
13905     if (CondOpcode == ISD::UMULO)
13906       Cond = X86Op.getValue(2);
13907     else
13908       Cond = X86Op.getValue(1);
13909
13910     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
13911     addTest = false;
13912   }
13913
13914   if (addTest) {
13915     // Look pass the truncate if the high bits are known zero.
13916     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13917         Cond = Cond.getOperand(0);
13918
13919     // We know the result of AND is compared against zero. Try to match
13920     // it to BT.
13921     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13922       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13923       if (NewSetCC.getNode()) {
13924         CC = NewSetCC.getOperand(0);
13925         Cond = NewSetCC.getOperand(1);
13926         addTest = false;
13927       }
13928     }
13929   }
13930
13931   if (addTest) {
13932     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
13933     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13934   }
13935
13936   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13937   // a <  b ?  0 : -1 -> RES = setcc_carry
13938   // a >= b ? -1 :  0 -> RES = setcc_carry
13939   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13940   if (Cond.getOpcode() == X86ISD::SUB) {
13941     Cond = ConvertCmpIfNecessary(Cond, DAG);
13942     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13943
13944     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13945         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13946       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13947                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
13948                                 Cond);
13949       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13950         return DAG.getNOT(DL, Res, Res.getValueType());
13951       return Res;
13952     }
13953   }
13954
13955   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13956   // widen the cmov and push the truncate through. This avoids introducing a new
13957   // branch during isel and doesn't add any extensions.
13958   if (Op.getValueType() == MVT::i8 &&
13959       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13960     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13961     if (T1.getValueType() == T2.getValueType() &&
13962         // Blacklist CopyFromReg to avoid partial register stalls.
13963         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13964       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13965       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13966       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13967     }
13968   }
13969
13970   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13971   // condition is true.
13972   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13973   SDValue Ops[] = { Op2, Op1, CC, Cond };
13974   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13975 }
13976
13977 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
13978                                        const X86Subtarget *Subtarget,
13979                                        SelectionDAG &DAG) {
13980   MVT VT = Op->getSimpleValueType(0);
13981   SDValue In = Op->getOperand(0);
13982   MVT InVT = In.getSimpleValueType();
13983   MVT VTElt = VT.getVectorElementType();
13984   MVT InVTElt = InVT.getVectorElementType();
13985   SDLoc dl(Op);
13986
13987   // SKX processor
13988   if ((InVTElt == MVT::i1) &&
13989       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13990         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13991
13992        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13993         VTElt.getSizeInBits() <= 16)) ||
13994
13995        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13996         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13997
13998        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13999         VTElt.getSizeInBits() >= 32))))
14000     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14001
14002   unsigned int NumElts = VT.getVectorNumElements();
14003
14004   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14005     return SDValue();
14006
14007   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14008     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14009       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14010     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14011   }
14012
14013   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14014   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14015   SDValue NegOne =
14016    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14017                    ExtVT);
14018   SDValue Zero =
14019    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14020
14021   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14022   if (VT.is512BitVector())
14023     return V;
14024   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14025 }
14026
14027 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14028                                              const X86Subtarget *Subtarget,
14029                                              SelectionDAG &DAG) {
14030   SDValue In = Op->getOperand(0);
14031   MVT VT = Op->getSimpleValueType(0);
14032   MVT InVT = In.getSimpleValueType();
14033   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14034
14035   MVT InSVT = InVT.getScalarType();
14036   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14037
14038   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14039     return SDValue();
14040   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14041     return SDValue();
14042
14043   SDLoc dl(Op);
14044
14045   // SSE41 targets can use the pmovsx* instructions directly.
14046   if (Subtarget->hasSSE41())
14047     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14048
14049   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14050   SDValue Curr = In;
14051   MVT CurrVT = InVT;
14052
14053   // As SRAI is only available on i16/i32 types, we expand only up to i32
14054   // and handle i64 separately.
14055   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14056     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14057     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14058     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14059     Curr = DAG.getBitcast(CurrVT, Curr);
14060   }
14061
14062   SDValue SignExt = Curr;
14063   if (CurrVT != InVT) {
14064     unsigned SignExtShift =
14065         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14066     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14067                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14068   }
14069
14070   if (CurrVT == VT)
14071     return SignExt;
14072
14073   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14074     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14075                                DAG.getConstant(31, dl, MVT::i8));
14076     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14077     return DAG.getBitcast(VT, Ext);
14078   }
14079
14080   return SDValue();
14081 }
14082
14083 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14084                                 SelectionDAG &DAG) {
14085   MVT VT = Op->getSimpleValueType(0);
14086   SDValue In = Op->getOperand(0);
14087   MVT InVT = In.getSimpleValueType();
14088   SDLoc dl(Op);
14089
14090   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14091     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14092
14093   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14094       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14095       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14096     return SDValue();
14097
14098   if (Subtarget->hasInt256())
14099     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14100
14101   // Optimize vectors in AVX mode
14102   // Sign extend  v8i16 to v8i32 and
14103   //              v4i32 to v4i64
14104   //
14105   // Divide input vector into two parts
14106   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14107   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14108   // concat the vectors to original VT
14109
14110   unsigned NumElems = InVT.getVectorNumElements();
14111   SDValue Undef = DAG.getUNDEF(InVT);
14112
14113   SmallVector<int,8> ShufMask1(NumElems, -1);
14114   for (unsigned i = 0; i != NumElems/2; ++i)
14115     ShufMask1[i] = i;
14116
14117   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14118
14119   SmallVector<int,8> ShufMask2(NumElems, -1);
14120   for (unsigned i = 0; i != NumElems/2; ++i)
14121     ShufMask2[i] = i + NumElems/2;
14122
14123   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14124
14125   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14126                                 VT.getVectorNumElements()/2);
14127
14128   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14129   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14130
14131   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14132 }
14133
14134 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14135 // may emit an illegal shuffle but the expansion is still better than scalar
14136 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14137 // we'll emit a shuffle and a arithmetic shift.
14138 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14139 // TODO: It is possible to support ZExt by zeroing the undef values during
14140 // the shuffle phase or after the shuffle.
14141 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14142                                  SelectionDAG &DAG) {
14143   MVT RegVT = Op.getSimpleValueType();
14144   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14145   assert(RegVT.isInteger() &&
14146          "We only custom lower integer vector sext loads.");
14147
14148   // Nothing useful we can do without SSE2 shuffles.
14149   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14150
14151   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
14152   SDLoc dl(Ld);
14153   EVT MemVT = Ld->getMemoryVT();
14154   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14155   unsigned RegSz = RegVT.getSizeInBits();
14156
14157   ISD::LoadExtType Ext = Ld->getExtensionType();
14158
14159   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
14160          && "Only anyext and sext are currently implemented.");
14161   assert(MemVT != RegVT && "Cannot extend to the same type");
14162   assert(MemVT.isVector() && "Must load a vector from memory");
14163
14164   unsigned NumElems = RegVT.getVectorNumElements();
14165   unsigned MemSz = MemVT.getSizeInBits();
14166   assert(RegSz > MemSz && "Register size must be greater than the mem size");
14167
14168   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
14169     // The only way in which we have a legal 256-bit vector result but not the
14170     // integer 256-bit operations needed to directly lower a sextload is if we
14171     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
14172     // a 128-bit vector and a normal sign_extend to 256-bits that should get
14173     // correctly legalized. We do this late to allow the canonical form of
14174     // sextload to persist throughout the rest of the DAG combiner -- it wants
14175     // to fold together any extensions it can, and so will fuse a sign_extend
14176     // of an sextload into a sextload targeting a wider value.
14177     SDValue Load;
14178     if (MemSz == 128) {
14179       // Just switch this to a normal load.
14180       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
14181                                        "it must be a legal 128-bit vector "
14182                                        "type!");
14183       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
14184                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
14185                   Ld->isInvariant(), Ld->getAlignment());
14186     } else {
14187       assert(MemSz < 128 &&
14188              "Can't extend a type wider than 128 bits to a 256 bit vector!");
14189       // Do an sext load to a 128-bit vector type. We want to use the same
14190       // number of elements, but elements half as wide. This will end up being
14191       // recursively lowered by this routine, but will succeed as we definitely
14192       // have all the necessary features if we're using AVX1.
14193       EVT HalfEltVT =
14194           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
14195       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
14196       Load =
14197           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
14198                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
14199                          Ld->isNonTemporal(), Ld->isInvariant(),
14200                          Ld->getAlignment());
14201     }
14202
14203     // Replace chain users with the new chain.
14204     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
14205     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
14206
14207     // Finally, do a normal sign-extend to the desired register.
14208     return DAG.getSExtOrTrunc(Load, dl, RegVT);
14209   }
14210
14211   // All sizes must be a power of two.
14212   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
14213          "Non-power-of-two elements are not custom lowered!");
14214
14215   // Attempt to load the original value using scalar loads.
14216   // Find the largest scalar type that divides the total loaded size.
14217   MVT SclrLoadTy = MVT::i8;
14218   for (MVT Tp : MVT::integer_valuetypes()) {
14219     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
14220       SclrLoadTy = Tp;
14221     }
14222   }
14223
14224   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
14225   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
14226       (64 <= MemSz))
14227     SclrLoadTy = MVT::f64;
14228
14229   // Calculate the number of scalar loads that we need to perform
14230   // in order to load our vector from memory.
14231   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
14232
14233   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
14234          "Can only lower sext loads with a single scalar load!");
14235
14236   unsigned loadRegZize = RegSz;
14237   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
14238     loadRegZize = 128;
14239
14240   // Represent our vector as a sequence of elements which are the
14241   // largest scalar that we can load.
14242   EVT LoadUnitVecVT = EVT::getVectorVT(
14243       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
14244
14245   // Represent the data using the same element type that is stored in
14246   // memory. In practice, we ''widen'' MemVT.
14247   EVT WideVecVT =
14248       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
14249                        loadRegZize / MemVT.getScalarType().getSizeInBits());
14250
14251   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
14252          "Invalid vector type");
14253
14254   // We can't shuffle using an illegal type.
14255   assert(TLI.isTypeLegal(WideVecVT) &&
14256          "We only lower types that form legal widened vector types");
14257
14258   SmallVector<SDValue, 8> Chains;
14259   SDValue Ptr = Ld->getBasePtr();
14260   SDValue Increment =
14261       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl, TLI.getPointerTy());
14262   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
14263
14264   for (unsigned i = 0; i < NumLoads; ++i) {
14265     // Perform a single load.
14266     SDValue ScalarLoad =
14267         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
14268                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
14269                     Ld->getAlignment());
14270     Chains.push_back(ScalarLoad.getValue(1));
14271     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
14272     // another round of DAGCombining.
14273     if (i == 0)
14274       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
14275     else
14276       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
14277                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
14278
14279     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
14280   }
14281
14282   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
14283
14284   // Bitcast the loaded value to a vector of the original element type, in
14285   // the size of the target vector type.
14286   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
14287   unsigned SizeRatio = RegSz / MemSz;
14288
14289   if (Ext == ISD::SEXTLOAD) {
14290     // If we have SSE4.1, we can directly emit a VSEXT node.
14291     if (Subtarget->hasSSE41()) {
14292       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
14293       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14294       return Sext;
14295     }
14296
14297     // Otherwise we'll shuffle the small elements in the high bits of the
14298     // larger type and perform an arithmetic shift. If the shift is not legal
14299     // it's better to scalarize.
14300     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
14301            "We can't implement a sext load without an arithmetic right shift!");
14302
14303     // Redistribute the loaded elements into the different locations.
14304     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14305     for (unsigned i = 0; i != NumElems; ++i)
14306       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
14307
14308     SDValue Shuff = DAG.getVectorShuffle(
14309         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14310
14311     Shuff = DAG.getBitcast(RegVT, Shuff);
14312
14313     // Build the arithmetic shift.
14314     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
14315                    MemVT.getVectorElementType().getSizeInBits();
14316     Shuff =
14317         DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
14318                     DAG.getConstant(Amt, dl, RegVT));
14319
14320     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14321     return Shuff;
14322   }
14323
14324   // Redistribute the loaded elements into the different locations.
14325   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14326   for (unsigned i = 0; i != NumElems; ++i)
14327     ShuffleVec[i * SizeRatio] = i;
14328
14329   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
14330                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14331
14332   // Bitcast to the requested type.
14333   Shuff = DAG.getBitcast(RegVT, Shuff);
14334   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14335   return Shuff;
14336 }
14337
14338 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
14339 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
14340 // from the AND / OR.
14341 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
14342   Opc = Op.getOpcode();
14343   if (Opc != ISD::OR && Opc != ISD::AND)
14344     return false;
14345   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14346           Op.getOperand(0).hasOneUse() &&
14347           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
14348           Op.getOperand(1).hasOneUse());
14349 }
14350
14351 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
14352 // 1 and that the SETCC node has a single use.
14353 static bool isXor1OfSetCC(SDValue Op) {
14354   if (Op.getOpcode() != ISD::XOR)
14355     return false;
14356   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
14357   if (N1C && N1C->getAPIntValue() == 1) {
14358     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14359       Op.getOperand(0).hasOneUse();
14360   }
14361   return false;
14362 }
14363
14364 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
14365   bool addTest = true;
14366   SDValue Chain = Op.getOperand(0);
14367   SDValue Cond  = Op.getOperand(1);
14368   SDValue Dest  = Op.getOperand(2);
14369   SDLoc dl(Op);
14370   SDValue CC;
14371   bool Inverted = false;
14372
14373   if (Cond.getOpcode() == ISD::SETCC) {
14374     // Check for setcc([su]{add,sub,mul}o == 0).
14375     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
14376         isa<ConstantSDNode>(Cond.getOperand(1)) &&
14377         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
14378         Cond.getOperand(0).getResNo() == 1 &&
14379         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
14380          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
14381          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
14382          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
14383          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
14384          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
14385       Inverted = true;
14386       Cond = Cond.getOperand(0);
14387     } else {
14388       SDValue NewCond = LowerSETCC(Cond, DAG);
14389       if (NewCond.getNode())
14390         Cond = NewCond;
14391     }
14392   }
14393 #if 0
14394   // FIXME: LowerXALUO doesn't handle these!!
14395   else if (Cond.getOpcode() == X86ISD::ADD  ||
14396            Cond.getOpcode() == X86ISD::SUB  ||
14397            Cond.getOpcode() == X86ISD::SMUL ||
14398            Cond.getOpcode() == X86ISD::UMUL)
14399     Cond = LowerXALUO(Cond, DAG);
14400 #endif
14401
14402   // Look pass (and (setcc_carry (cmp ...)), 1).
14403   if (Cond.getOpcode() == ISD::AND &&
14404       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14405     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14406     if (C && C->getAPIntValue() == 1)
14407       Cond = Cond.getOperand(0);
14408   }
14409
14410   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14411   // setting operand in place of the X86ISD::SETCC.
14412   unsigned CondOpcode = Cond.getOpcode();
14413   if (CondOpcode == X86ISD::SETCC ||
14414       CondOpcode == X86ISD::SETCC_CARRY) {
14415     CC = Cond.getOperand(0);
14416
14417     SDValue Cmp = Cond.getOperand(1);
14418     unsigned Opc = Cmp.getOpcode();
14419     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
14420     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
14421       Cond = Cmp;
14422       addTest = false;
14423     } else {
14424       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
14425       default: break;
14426       case X86::COND_O:
14427       case X86::COND_B:
14428         // These can only come from an arithmetic instruction with overflow,
14429         // e.g. SADDO, UADDO.
14430         Cond = Cond.getNode()->getOperand(1);
14431         addTest = false;
14432         break;
14433       }
14434     }
14435   }
14436   CondOpcode = Cond.getOpcode();
14437   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14438       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14439       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14440        Cond.getOperand(0).getValueType() != MVT::i8)) {
14441     SDValue LHS = Cond.getOperand(0);
14442     SDValue RHS = Cond.getOperand(1);
14443     unsigned X86Opcode;
14444     unsigned X86Cond;
14445     SDVTList VTs;
14446     // Keep this in sync with LowerXALUO, otherwise we might create redundant
14447     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
14448     // X86ISD::INC).
14449     switch (CondOpcode) {
14450     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14451     case ISD::SADDO:
14452       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14453         if (C->isOne()) {
14454           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
14455           break;
14456         }
14457       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14458     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14459     case ISD::SSUBO:
14460       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14461         if (C->isOne()) {
14462           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
14463           break;
14464         }
14465       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14466     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14467     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14468     default: llvm_unreachable("unexpected overflowing operator");
14469     }
14470     if (Inverted)
14471       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
14472     if (CondOpcode == ISD::UMULO)
14473       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14474                           MVT::i32);
14475     else
14476       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14477
14478     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
14479
14480     if (CondOpcode == ISD::UMULO)
14481       Cond = X86Op.getValue(2);
14482     else
14483       Cond = X86Op.getValue(1);
14484
14485     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14486     addTest = false;
14487   } else {
14488     unsigned CondOpc;
14489     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
14490       SDValue Cmp = Cond.getOperand(0).getOperand(1);
14491       if (CondOpc == ISD::OR) {
14492         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
14493         // two branches instead of an explicit OR instruction with a
14494         // separate test.
14495         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14496             isX86LogicalCmp(Cmp)) {
14497           CC = Cond.getOperand(0).getOperand(0);
14498           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14499                               Chain, Dest, CC, Cmp);
14500           CC = Cond.getOperand(1).getOperand(0);
14501           Cond = Cmp;
14502           addTest = false;
14503         }
14504       } else { // ISD::AND
14505         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
14506         // two branches instead of an explicit AND instruction with a
14507         // separate test. However, we only do this if this block doesn't
14508         // have a fall-through edge, because this requires an explicit
14509         // jmp when the condition is false.
14510         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14511             isX86LogicalCmp(Cmp) &&
14512             Op.getNode()->hasOneUse()) {
14513           X86::CondCode CCode =
14514             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14515           CCode = X86::GetOppositeBranchCondition(CCode);
14516           CC = DAG.getConstant(CCode, dl, MVT::i8);
14517           SDNode *User = *Op.getNode()->use_begin();
14518           // Look for an unconditional branch following this conditional branch.
14519           // We need this because we need to reverse the successors in order
14520           // to implement FCMP_OEQ.
14521           if (User->getOpcode() == ISD::BR) {
14522             SDValue FalseBB = User->getOperand(1);
14523             SDNode *NewBR =
14524               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14525             assert(NewBR == User);
14526             (void)NewBR;
14527             Dest = FalseBB;
14528
14529             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14530                                 Chain, Dest, CC, Cmp);
14531             X86::CondCode CCode =
14532               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
14533             CCode = X86::GetOppositeBranchCondition(CCode);
14534             CC = DAG.getConstant(CCode, dl, MVT::i8);
14535             Cond = Cmp;
14536             addTest = false;
14537           }
14538         }
14539       }
14540     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
14541       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
14542       // It should be transformed during dag combiner except when the condition
14543       // is set by a arithmetics with overflow node.
14544       X86::CondCode CCode =
14545         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14546       CCode = X86::GetOppositeBranchCondition(CCode);
14547       CC = DAG.getConstant(CCode, dl, MVT::i8);
14548       Cond = Cond.getOperand(0).getOperand(1);
14549       addTest = false;
14550     } else if (Cond.getOpcode() == ISD::SETCC &&
14551                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
14552       // For FCMP_OEQ, we can emit
14553       // two branches instead of an explicit AND instruction with a
14554       // separate test. However, we only do this if this block doesn't
14555       // have a fall-through edge, because this requires an explicit
14556       // jmp when the condition is false.
14557       if (Op.getNode()->hasOneUse()) {
14558         SDNode *User = *Op.getNode()->use_begin();
14559         // Look for an unconditional branch following this conditional branch.
14560         // We need this because we need to reverse the successors in order
14561         // to implement FCMP_OEQ.
14562         if (User->getOpcode() == ISD::BR) {
14563           SDValue FalseBB = User->getOperand(1);
14564           SDNode *NewBR =
14565             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14566           assert(NewBR == User);
14567           (void)NewBR;
14568           Dest = FalseBB;
14569
14570           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14571                                     Cond.getOperand(0), Cond.getOperand(1));
14572           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14573           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14574           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14575                               Chain, Dest, CC, Cmp);
14576           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
14577           Cond = Cmp;
14578           addTest = false;
14579         }
14580       }
14581     } else if (Cond.getOpcode() == ISD::SETCC &&
14582                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
14583       // For FCMP_UNE, we can emit
14584       // two branches instead of an explicit AND instruction with a
14585       // separate test. However, we only do this if this block doesn't
14586       // have a fall-through edge, because this requires an explicit
14587       // jmp when the condition is false.
14588       if (Op.getNode()->hasOneUse()) {
14589         SDNode *User = *Op.getNode()->use_begin();
14590         // Look for an unconditional branch following this conditional branch.
14591         // We need this because we need to reverse the successors in order
14592         // to implement FCMP_UNE.
14593         if (User->getOpcode() == ISD::BR) {
14594           SDValue FalseBB = User->getOperand(1);
14595           SDNode *NewBR =
14596             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14597           assert(NewBR == User);
14598           (void)NewBR;
14599
14600           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14601                                     Cond.getOperand(0), Cond.getOperand(1));
14602           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14603           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14604           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14605                               Chain, Dest, CC, Cmp);
14606           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
14607           Cond = Cmp;
14608           addTest = false;
14609           Dest = FalseBB;
14610         }
14611       }
14612     }
14613   }
14614
14615   if (addTest) {
14616     // Look pass the truncate if the high bits are known zero.
14617     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14618         Cond = Cond.getOperand(0);
14619
14620     // We know the result of AND is compared against zero. Try to match
14621     // it to BT.
14622     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14623       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
14624       if (NewSetCC.getNode()) {
14625         CC = NewSetCC.getOperand(0);
14626         Cond = NewSetCC.getOperand(1);
14627         addTest = false;
14628       }
14629     }
14630   }
14631
14632   if (addTest) {
14633     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
14634     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14635     Cond = EmitTest(Cond, X86Cond, dl, DAG);
14636   }
14637   Cond = ConvertCmpIfNecessary(Cond, DAG);
14638   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14639                      Chain, Dest, CC, Cond);
14640 }
14641
14642 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
14643 // Calls to _alloca are needed to probe the stack when allocating more than 4k
14644 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
14645 // that the guard pages used by the OS virtual memory manager are allocated in
14646 // correct sequence.
14647 SDValue
14648 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
14649                                            SelectionDAG &DAG) const {
14650   MachineFunction &MF = DAG.getMachineFunction();
14651   bool SplitStack = MF.shouldSplitStack();
14652   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
14653                SplitStack;
14654   SDLoc dl(Op);
14655
14656   if (!Lower) {
14657     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14658     SDNode* Node = Op.getNode();
14659
14660     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
14661     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
14662         " not tell us which reg is the stack pointer!");
14663     EVT VT = Node->getValueType(0);
14664     SDValue Tmp1 = SDValue(Node, 0);
14665     SDValue Tmp2 = SDValue(Node, 1);
14666     SDValue Tmp3 = Node->getOperand(2);
14667     SDValue Chain = Tmp1.getOperand(0);
14668
14669     // Chain the dynamic stack allocation so that it doesn't modify the stack
14670     // pointer when other instructions are using the stack.
14671     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
14672         SDLoc(Node));
14673
14674     SDValue Size = Tmp2.getOperand(1);
14675     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
14676     Chain = SP.getValue(1);
14677     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
14678     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14679     unsigned StackAlign = TFI.getStackAlignment();
14680     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14681     if (Align > StackAlign)
14682       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14683           DAG.getConstant(-(uint64_t)Align, dl, VT));
14684     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14685
14686     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
14687         DAG.getIntPtrConstant(0, dl, true), SDValue(),
14688         SDLoc(Node));
14689
14690     SDValue Ops[2] = { Tmp1, Tmp2 };
14691     return DAG.getMergeValues(Ops, dl);
14692   }
14693
14694   // Get the inputs.
14695   SDValue Chain = Op.getOperand(0);
14696   SDValue Size  = Op.getOperand(1);
14697   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14698   EVT VT = Op.getNode()->getValueType(0);
14699
14700   bool Is64Bit = Subtarget->is64Bit();
14701   EVT SPTy = getPointerTy();
14702
14703   if (SplitStack) {
14704     MachineRegisterInfo &MRI = MF.getRegInfo();
14705
14706     if (Is64Bit) {
14707       // The 64 bit implementation of segmented stacks needs to clobber both r10
14708       // r11. This makes it impossible to use it along with nested parameters.
14709       const Function *F = MF.getFunction();
14710
14711       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14712            I != E; ++I)
14713         if (I->hasNestAttr())
14714           report_fatal_error("Cannot use segmented stacks with functions that "
14715                              "have nested arguments.");
14716     }
14717
14718     const TargetRegisterClass *AddrRegClass =
14719       getRegClassFor(getPointerTy());
14720     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14721     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14722     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14723                                 DAG.getRegister(Vreg, SPTy));
14724     SDValue Ops1[2] = { Value, Chain };
14725     return DAG.getMergeValues(Ops1, dl);
14726   } else {
14727     SDValue Flag;
14728     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14729
14730     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14731     Flag = Chain.getValue(1);
14732     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14733
14734     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14735
14736     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14737     unsigned SPReg = RegInfo->getStackRegister();
14738     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14739     Chain = SP.getValue(1);
14740
14741     if (Align) {
14742       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14743                        DAG.getConstant(-(uint64_t)Align, dl, VT));
14744       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14745     }
14746
14747     SDValue Ops1[2] = { SP, Chain };
14748     return DAG.getMergeValues(Ops1, dl);
14749   }
14750 }
14751
14752 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14753   MachineFunction &MF = DAG.getMachineFunction();
14754   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14755
14756   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14757   SDLoc DL(Op);
14758
14759   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14760     // vastart just stores the address of the VarArgsFrameIndex slot into the
14761     // memory location argument.
14762     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14763                                    getPointerTy());
14764     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14765                         MachinePointerInfo(SV), false, false, 0);
14766   }
14767
14768   // __va_list_tag:
14769   //   gp_offset         (0 - 6 * 8)
14770   //   fp_offset         (48 - 48 + 8 * 16)
14771   //   overflow_arg_area (point to parameters coming in memory).
14772   //   reg_save_area
14773   SmallVector<SDValue, 8> MemOps;
14774   SDValue FIN = Op.getOperand(1);
14775   // Store gp_offset
14776   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14777                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14778                                                DL, MVT::i32),
14779                                FIN, MachinePointerInfo(SV), false, false, 0);
14780   MemOps.push_back(Store);
14781
14782   // Store fp_offset
14783   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14784                     FIN, DAG.getIntPtrConstant(4, DL));
14785   Store = DAG.getStore(Op.getOperand(0), DL,
14786                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
14787                                        MVT::i32),
14788                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14789   MemOps.push_back(Store);
14790
14791   // Store ptr to overflow_arg_area
14792   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14793                     FIN, DAG.getIntPtrConstant(4, DL));
14794   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14795                                     getPointerTy());
14796   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14797                        MachinePointerInfo(SV, 8),
14798                        false, false, 0);
14799   MemOps.push_back(Store);
14800
14801   // Store ptr to reg_save_area.
14802   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14803                     FIN, DAG.getIntPtrConstant(8, DL));
14804   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14805                                     getPointerTy());
14806   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14807                        MachinePointerInfo(SV, 16), false, false, 0);
14808   MemOps.push_back(Store);
14809   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14810 }
14811
14812 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14813   assert(Subtarget->is64Bit() &&
14814          "LowerVAARG only handles 64-bit va_arg!");
14815   assert((Subtarget->isTargetLinux() ||
14816           Subtarget->isTargetDarwin()) &&
14817           "Unhandled target in LowerVAARG");
14818   assert(Op.getNode()->getNumOperands() == 4);
14819   SDValue Chain = Op.getOperand(0);
14820   SDValue SrcPtr = Op.getOperand(1);
14821   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14822   unsigned Align = Op.getConstantOperandVal(3);
14823   SDLoc dl(Op);
14824
14825   EVT ArgVT = Op.getNode()->getValueType(0);
14826   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14827   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14828   uint8_t ArgMode;
14829
14830   // Decide which area this value should be read from.
14831   // TODO: Implement the AMD64 ABI in its entirety. This simple
14832   // selection mechanism works only for the basic types.
14833   if (ArgVT == MVT::f80) {
14834     llvm_unreachable("va_arg for f80 not yet implemented");
14835   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14836     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14837   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14838     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14839   } else {
14840     llvm_unreachable("Unhandled argument type in LowerVAARG");
14841   }
14842
14843   if (ArgMode == 2) {
14844     // Sanity Check: Make sure using fp_offset makes sense.
14845     assert(!Subtarget->useSoftFloat() &&
14846            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14847                Attribute::NoImplicitFloat)) &&
14848            Subtarget->hasSSE1());
14849   }
14850
14851   // Insert VAARG_64 node into the DAG
14852   // VAARG_64 returns two values: Variable Argument Address, Chain
14853   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
14854                        DAG.getConstant(ArgMode, dl, MVT::i8),
14855                        DAG.getConstant(Align, dl, MVT::i32)};
14856   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14857   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14858                                           VTs, InstOps, MVT::i64,
14859                                           MachinePointerInfo(SV),
14860                                           /*Align=*/0,
14861                                           /*Volatile=*/false,
14862                                           /*ReadMem=*/true,
14863                                           /*WriteMem=*/true);
14864   Chain = VAARG.getValue(1);
14865
14866   // Load the next argument and return it
14867   return DAG.getLoad(ArgVT, dl,
14868                      Chain,
14869                      VAARG,
14870                      MachinePointerInfo(),
14871                      false, false, false, 0);
14872 }
14873
14874 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14875                            SelectionDAG &DAG) {
14876   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14877   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14878   SDValue Chain = Op.getOperand(0);
14879   SDValue DstPtr = Op.getOperand(1);
14880   SDValue SrcPtr = Op.getOperand(2);
14881   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14882   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14883   SDLoc DL(Op);
14884
14885   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14886                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
14887                        false, false,
14888                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14889 }
14890
14891 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14892 // amount is a constant. Takes immediate version of shift as input.
14893 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14894                                           SDValue SrcOp, uint64_t ShiftAmt,
14895                                           SelectionDAG &DAG) {
14896   MVT ElementType = VT.getVectorElementType();
14897
14898   // Fold this packed shift into its first operand if ShiftAmt is 0.
14899   if (ShiftAmt == 0)
14900     return SrcOp;
14901
14902   // Check for ShiftAmt >= element width
14903   if (ShiftAmt >= ElementType.getSizeInBits()) {
14904     if (Opc == X86ISD::VSRAI)
14905       ShiftAmt = ElementType.getSizeInBits() - 1;
14906     else
14907       return DAG.getConstant(0, dl, VT);
14908   }
14909
14910   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14911          && "Unknown target vector shift-by-constant node");
14912
14913   // Fold this packed vector shift into a build vector if SrcOp is a
14914   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14915   if (VT == SrcOp.getSimpleValueType() &&
14916       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14917     SmallVector<SDValue, 8> Elts;
14918     unsigned NumElts = SrcOp->getNumOperands();
14919     ConstantSDNode *ND;
14920
14921     switch(Opc) {
14922     default: llvm_unreachable(nullptr);
14923     case X86ISD::VSHLI:
14924       for (unsigned i=0; i!=NumElts; ++i) {
14925         SDValue CurrentOp = SrcOp->getOperand(i);
14926         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14927           Elts.push_back(CurrentOp);
14928           continue;
14929         }
14930         ND = cast<ConstantSDNode>(CurrentOp);
14931         const APInt &C = ND->getAPIntValue();
14932         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
14933       }
14934       break;
14935     case X86ISD::VSRLI:
14936       for (unsigned i=0; i!=NumElts; ++i) {
14937         SDValue CurrentOp = SrcOp->getOperand(i);
14938         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14939           Elts.push_back(CurrentOp);
14940           continue;
14941         }
14942         ND = cast<ConstantSDNode>(CurrentOp);
14943         const APInt &C = ND->getAPIntValue();
14944         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
14945       }
14946       break;
14947     case X86ISD::VSRAI:
14948       for (unsigned i=0; i!=NumElts; ++i) {
14949         SDValue CurrentOp = SrcOp->getOperand(i);
14950         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14951           Elts.push_back(CurrentOp);
14952           continue;
14953         }
14954         ND = cast<ConstantSDNode>(CurrentOp);
14955         const APInt &C = ND->getAPIntValue();
14956         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
14957       }
14958       break;
14959     }
14960
14961     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14962   }
14963
14964   return DAG.getNode(Opc, dl, VT, SrcOp,
14965                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
14966 }
14967
14968 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14969 // may or may not be a constant. Takes immediate version of shift as input.
14970 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14971                                    SDValue SrcOp, SDValue ShAmt,
14972                                    SelectionDAG &DAG) {
14973   MVT SVT = ShAmt.getSimpleValueType();
14974   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14975
14976   // Catch shift-by-constant.
14977   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14978     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14979                                       CShAmt->getZExtValue(), DAG);
14980
14981   // Change opcode to non-immediate version
14982   switch (Opc) {
14983     default: llvm_unreachable("Unknown target vector shift node");
14984     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14985     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14986     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14987   }
14988
14989   const X86Subtarget &Subtarget =
14990       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14991   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14992       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14993     // Let the shuffle legalizer expand this shift amount node.
14994     SDValue Op0 = ShAmt.getOperand(0);
14995     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14996     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14997   } else {
14998     // Need to build a vector containing shift amount.
14999     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15000     SmallVector<SDValue, 4> ShOps;
15001     ShOps.push_back(ShAmt);
15002     if (SVT == MVT::i32) {
15003       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15004       ShOps.push_back(DAG.getUNDEF(SVT));
15005     }
15006     ShOps.push_back(DAG.getUNDEF(SVT));
15007
15008     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15009     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15010   }
15011
15012   // The return type has to be a 128-bit type with the same element
15013   // type as the input type.
15014   MVT EltVT = VT.getVectorElementType();
15015   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15016
15017   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15018   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15019 }
15020
15021 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15022 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15023 /// necessary casting for \p Mask when lowering masking intrinsics.
15024 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15025                                     SDValue PreservedSrc,
15026                                     const X86Subtarget *Subtarget,
15027                                     SelectionDAG &DAG) {
15028     EVT VT = Op.getValueType();
15029     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15030                                   MVT::i1, VT.getVectorNumElements());
15031     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15032                                      Mask.getValueType().getSizeInBits());
15033     SDLoc dl(Op);
15034
15035     assert(MaskVT.isSimple() && "invalid mask type");
15036
15037     if (isAllOnes(Mask))
15038       return Op;
15039
15040     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15041     // are extracted by EXTRACT_SUBVECTOR.
15042     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15043                                 DAG.getBitcast(BitcastVT, Mask),
15044                                 DAG.getIntPtrConstant(0, dl));
15045
15046     switch (Op.getOpcode()) {
15047       default: break;
15048       case X86ISD::PCMPEQM:
15049       case X86ISD::PCMPGTM:
15050       case X86ISD::CMPM:
15051       case X86ISD::CMPMU:
15052         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15053     }
15054     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15055       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15056     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
15057 }
15058
15059 /// \brief Creates an SDNode for a predicated scalar operation.
15060 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15061 /// The mask is comming as MVT::i8 and it should be truncated
15062 /// to MVT::i1 while lowering masking intrinsics.
15063 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15064 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
15065 /// a scalar instruction.
15066 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15067                                     SDValue PreservedSrc,
15068                                     const X86Subtarget *Subtarget,
15069                                     SelectionDAG &DAG) {
15070     if (isAllOnes(Mask))
15071       return Op;
15072
15073     EVT VT = Op.getValueType();
15074     SDLoc dl(Op);
15075     // The mask should be of type MVT::i1
15076     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15077
15078     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15079       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15080     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15081 }
15082
15083 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15084                                        SelectionDAG &DAG) {
15085   SDLoc dl(Op);
15086   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15087   EVT VT = Op.getValueType();
15088   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
15089   if (IntrData) {
15090     switch(IntrData->Type) {
15091     case INTR_TYPE_1OP:
15092       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
15093     case INTR_TYPE_2OP:
15094       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15095         Op.getOperand(2));
15096     case INTR_TYPE_3OP:
15097       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15098         Op.getOperand(2), Op.getOperand(3));
15099     case INTR_TYPE_1OP_MASK_RM: {
15100       SDValue Src = Op.getOperand(1);
15101       SDValue Src0 = Op.getOperand(2);
15102       SDValue Mask = Op.getOperand(3);
15103       SDValue RoundingMode = Op.getOperand(4);
15104       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
15105                                               RoundingMode),
15106                                   Mask, Src0, Subtarget, DAG);
15107     }
15108     case INTR_TYPE_SCALAR_MASK_RM: {
15109       SDValue Src1 = Op.getOperand(1);
15110       SDValue Src2 = Op.getOperand(2);
15111       SDValue Src0 = Op.getOperand(3);
15112       SDValue Mask = Op.getOperand(4);
15113       // There are 2 kinds of intrinsics in this group:
15114       // (1) With supress-all-exceptions (sae) or rounding mode- 6 operands
15115       // (2) With rounding mode and sae - 7 operands.
15116       if (Op.getNumOperands() == 6) {
15117         SDValue Sae  = Op.getOperand(5);
15118         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
15119         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
15120                                                 Sae),
15121                                     Mask, Src0, Subtarget, DAG);
15122       }
15123       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
15124       SDValue RoundingMode  = Op.getOperand(5);
15125       SDValue Sae  = Op.getOperand(6);
15126       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
15127                                               RoundingMode, Sae),
15128                                   Mask, Src0, Subtarget, DAG);
15129     }
15130     case INTR_TYPE_2OP_MASK: {
15131       SDValue Src1 = Op.getOperand(1);
15132       SDValue Src2 = Op.getOperand(2);
15133       SDValue PassThru = Op.getOperand(3);
15134       SDValue Mask = Op.getOperand(4);
15135       // We specify 2 possible opcodes for intrinsics with rounding modes.
15136       // First, we check if the intrinsic may have non-default rounding mode,
15137       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15138       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15139       if (IntrWithRoundingModeOpcode != 0) {
15140         SDValue Rnd = Op.getOperand(5);
15141         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
15142         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
15143           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15144                                       dl, Op.getValueType(),
15145                                       Src1, Src2, Rnd),
15146                                       Mask, PassThru, Subtarget, DAG);
15147         }
15148       }
15149       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15150                                               Src1,Src2),
15151                                   Mask, PassThru, Subtarget, DAG);
15152     }
15153     case FMA_OP_MASK: {
15154       SDValue Src1 = Op.getOperand(1);
15155       SDValue Src2 = Op.getOperand(2);
15156       SDValue Src3 = Op.getOperand(3);
15157       SDValue Mask = Op.getOperand(4);
15158       // We specify 2 possible opcodes for intrinsics with rounding modes.
15159       // First, we check if the intrinsic may have non-default rounding mode,
15160       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15161       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15162       if (IntrWithRoundingModeOpcode != 0) {
15163         SDValue Rnd = Op.getOperand(5);
15164         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15165             X86::STATIC_ROUNDING::CUR_DIRECTION)
15166           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15167                                                   dl, Op.getValueType(),
15168                                                   Src1, Src2, Src3, Rnd),
15169                                       Mask, Src1, Subtarget, DAG);
15170       }
15171       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
15172                                               dl, Op.getValueType(),
15173                                               Src1, Src2, Src3),
15174                                   Mask, Src1, Subtarget, DAG);
15175     }
15176     case CMP_MASK:
15177     case CMP_MASK_CC: {
15178       // Comparison intrinsics with masks.
15179       // Example of transformation:
15180       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
15181       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
15182       // (i8 (bitcast
15183       //   (v8i1 (insert_subvector undef,
15184       //           (v2i1 (and (PCMPEQM %a, %b),
15185       //                      (extract_subvector
15186       //                         (v8i1 (bitcast %mask)), 0))), 0))))
15187       EVT VT = Op.getOperand(1).getValueType();
15188       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15189                                     VT.getVectorNumElements());
15190       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
15191       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15192                                        Mask.getValueType().getSizeInBits());
15193       SDValue Cmp;
15194       if (IntrData->Type == CMP_MASK_CC) {
15195         SDValue CC = Op.getOperand(3);
15196         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
15197         // We specify 2 possible opcodes for intrinsics with rounding modes.
15198         // First, we check if the intrinsic may have non-default rounding mode,
15199         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15200         if (IntrData->Opc1 != 0) {
15201           SDValue Rnd = Op.getOperand(5);
15202           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15203               X86::STATIC_ROUNDING::CUR_DIRECTION)
15204             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
15205                               Op.getOperand(2), CC, Rnd);
15206         }
15207         //default rounding mode
15208         if(!Cmp.getNode())
15209             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15210                               Op.getOperand(2), CC);
15211
15212       } else {
15213         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
15214         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15215                           Op.getOperand(2));
15216       }
15217       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
15218                                              DAG.getTargetConstant(0, dl,
15219                                                                    MaskVT),
15220                                              Subtarget, DAG);
15221       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
15222                                 DAG.getUNDEF(BitcastVT), CmpMask,
15223                                 DAG.getIntPtrConstant(0, dl));
15224       return DAG.getBitcast(Op.getValueType(), Res);
15225     }
15226     case COMI: { // Comparison intrinsics
15227       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
15228       SDValue LHS = Op.getOperand(1);
15229       SDValue RHS = Op.getOperand(2);
15230       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
15231       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
15232       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
15233       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15234                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
15235       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15236     }
15237     case VSHIFT:
15238       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
15239                                  Op.getOperand(1), Op.getOperand(2), DAG);
15240     case VSHIFT_MASK:
15241       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
15242                                                       Op.getSimpleValueType(),
15243                                                       Op.getOperand(1),
15244                                                       Op.getOperand(2), DAG),
15245                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
15246                                   DAG);
15247     case COMPRESS_EXPAND_IN_REG: {
15248       SDValue Mask = Op.getOperand(3);
15249       SDValue DataToCompress = Op.getOperand(1);
15250       SDValue PassThru = Op.getOperand(2);
15251       if (isAllOnes(Mask)) // return data as is
15252         return Op.getOperand(1);
15253       EVT VT = Op.getValueType();
15254       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15255                                     VT.getVectorNumElements());
15256       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15257                                        Mask.getValueType().getSizeInBits());
15258       SDLoc dl(Op);
15259       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15260                                   DAG.getBitcast(BitcastVT, Mask),
15261                                   DAG.getIntPtrConstant(0, dl));
15262
15263       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
15264                          PassThru);
15265     }
15266     case BLEND: {
15267       SDValue Mask = Op.getOperand(3);
15268       EVT VT = Op.getValueType();
15269       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15270                                     VT.getVectorNumElements());
15271       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15272                                        Mask.getValueType().getSizeInBits());
15273       SDLoc dl(Op);
15274       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15275                                   DAG.getBitcast(BitcastVT, Mask),
15276                                   DAG.getIntPtrConstant(0, dl));
15277       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
15278                          Op.getOperand(2));
15279     }
15280     default:
15281       break;
15282     }
15283   }
15284
15285   switch (IntNo) {
15286   default: return SDValue();    // Don't custom lower most intrinsics.
15287
15288   case Intrinsic::x86_avx2_permd:
15289   case Intrinsic::x86_avx2_permps:
15290     // Operands intentionally swapped. Mask is last operand to intrinsic,
15291     // but second operand for node/instruction.
15292     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
15293                        Op.getOperand(2), Op.getOperand(1));
15294
15295   case Intrinsic::x86_avx512_mask_valign_q_512:
15296   case Intrinsic::x86_avx512_mask_valign_d_512:
15297     // Vector source operands are swapped.
15298     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
15299                                             Op.getValueType(), Op.getOperand(2),
15300                                             Op.getOperand(1),
15301                                             Op.getOperand(3)),
15302                                 Op.getOperand(5), Op.getOperand(4),
15303                                 Subtarget, DAG);
15304
15305   // ptest and testp intrinsics. The intrinsic these come from are designed to
15306   // return an integer value, not just an instruction so lower it to the ptest
15307   // or testp pattern and a setcc for the result.
15308   case Intrinsic::x86_sse41_ptestz:
15309   case Intrinsic::x86_sse41_ptestc:
15310   case Intrinsic::x86_sse41_ptestnzc:
15311   case Intrinsic::x86_avx_ptestz_256:
15312   case Intrinsic::x86_avx_ptestc_256:
15313   case Intrinsic::x86_avx_ptestnzc_256:
15314   case Intrinsic::x86_avx_vtestz_ps:
15315   case Intrinsic::x86_avx_vtestc_ps:
15316   case Intrinsic::x86_avx_vtestnzc_ps:
15317   case Intrinsic::x86_avx_vtestz_pd:
15318   case Intrinsic::x86_avx_vtestc_pd:
15319   case Intrinsic::x86_avx_vtestnzc_pd:
15320   case Intrinsic::x86_avx_vtestz_ps_256:
15321   case Intrinsic::x86_avx_vtestc_ps_256:
15322   case Intrinsic::x86_avx_vtestnzc_ps_256:
15323   case Intrinsic::x86_avx_vtestz_pd_256:
15324   case Intrinsic::x86_avx_vtestc_pd_256:
15325   case Intrinsic::x86_avx_vtestnzc_pd_256: {
15326     bool IsTestPacked = false;
15327     unsigned X86CC;
15328     switch (IntNo) {
15329     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
15330     case Intrinsic::x86_avx_vtestz_ps:
15331     case Intrinsic::x86_avx_vtestz_pd:
15332     case Intrinsic::x86_avx_vtestz_ps_256:
15333     case Intrinsic::x86_avx_vtestz_pd_256:
15334       IsTestPacked = true; // Fallthrough
15335     case Intrinsic::x86_sse41_ptestz:
15336     case Intrinsic::x86_avx_ptestz_256:
15337       // ZF = 1
15338       X86CC = X86::COND_E;
15339       break;
15340     case Intrinsic::x86_avx_vtestc_ps:
15341     case Intrinsic::x86_avx_vtestc_pd:
15342     case Intrinsic::x86_avx_vtestc_ps_256:
15343     case Intrinsic::x86_avx_vtestc_pd_256:
15344       IsTestPacked = true; // Fallthrough
15345     case Intrinsic::x86_sse41_ptestc:
15346     case Intrinsic::x86_avx_ptestc_256:
15347       // CF = 1
15348       X86CC = X86::COND_B;
15349       break;
15350     case Intrinsic::x86_avx_vtestnzc_ps:
15351     case Intrinsic::x86_avx_vtestnzc_pd:
15352     case Intrinsic::x86_avx_vtestnzc_ps_256:
15353     case Intrinsic::x86_avx_vtestnzc_pd_256:
15354       IsTestPacked = true; // Fallthrough
15355     case Intrinsic::x86_sse41_ptestnzc:
15356     case Intrinsic::x86_avx_ptestnzc_256:
15357       // ZF and CF = 0
15358       X86CC = X86::COND_A;
15359       break;
15360     }
15361
15362     SDValue LHS = Op.getOperand(1);
15363     SDValue RHS = Op.getOperand(2);
15364     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
15365     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
15366     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15367     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
15368     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15369   }
15370   case Intrinsic::x86_avx512_kortestz_w:
15371   case Intrinsic::x86_avx512_kortestc_w: {
15372     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
15373     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
15374     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
15375     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15376     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
15377     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
15378     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15379   }
15380
15381   case Intrinsic::x86_sse42_pcmpistria128:
15382   case Intrinsic::x86_sse42_pcmpestria128:
15383   case Intrinsic::x86_sse42_pcmpistric128:
15384   case Intrinsic::x86_sse42_pcmpestric128:
15385   case Intrinsic::x86_sse42_pcmpistrio128:
15386   case Intrinsic::x86_sse42_pcmpestrio128:
15387   case Intrinsic::x86_sse42_pcmpistris128:
15388   case Intrinsic::x86_sse42_pcmpestris128:
15389   case Intrinsic::x86_sse42_pcmpistriz128:
15390   case Intrinsic::x86_sse42_pcmpestriz128: {
15391     unsigned Opcode;
15392     unsigned X86CC;
15393     switch (IntNo) {
15394     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
15395     case Intrinsic::x86_sse42_pcmpistria128:
15396       Opcode = X86ISD::PCMPISTRI;
15397       X86CC = X86::COND_A;
15398       break;
15399     case Intrinsic::x86_sse42_pcmpestria128:
15400       Opcode = X86ISD::PCMPESTRI;
15401       X86CC = X86::COND_A;
15402       break;
15403     case Intrinsic::x86_sse42_pcmpistric128:
15404       Opcode = X86ISD::PCMPISTRI;
15405       X86CC = X86::COND_B;
15406       break;
15407     case Intrinsic::x86_sse42_pcmpestric128:
15408       Opcode = X86ISD::PCMPESTRI;
15409       X86CC = X86::COND_B;
15410       break;
15411     case Intrinsic::x86_sse42_pcmpistrio128:
15412       Opcode = X86ISD::PCMPISTRI;
15413       X86CC = X86::COND_O;
15414       break;
15415     case Intrinsic::x86_sse42_pcmpestrio128:
15416       Opcode = X86ISD::PCMPESTRI;
15417       X86CC = X86::COND_O;
15418       break;
15419     case Intrinsic::x86_sse42_pcmpistris128:
15420       Opcode = X86ISD::PCMPISTRI;
15421       X86CC = X86::COND_S;
15422       break;
15423     case Intrinsic::x86_sse42_pcmpestris128:
15424       Opcode = X86ISD::PCMPESTRI;
15425       X86CC = X86::COND_S;
15426       break;
15427     case Intrinsic::x86_sse42_pcmpistriz128:
15428       Opcode = X86ISD::PCMPISTRI;
15429       X86CC = X86::COND_E;
15430       break;
15431     case Intrinsic::x86_sse42_pcmpestriz128:
15432       Opcode = X86ISD::PCMPESTRI;
15433       X86CC = X86::COND_E;
15434       break;
15435     }
15436     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15437     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15438     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
15439     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15440                                 DAG.getConstant(X86CC, dl, MVT::i8),
15441                                 SDValue(PCMP.getNode(), 1));
15442     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15443   }
15444
15445   case Intrinsic::x86_sse42_pcmpistri128:
15446   case Intrinsic::x86_sse42_pcmpestri128: {
15447     unsigned Opcode;
15448     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
15449       Opcode = X86ISD::PCMPISTRI;
15450     else
15451       Opcode = X86ISD::PCMPESTRI;
15452
15453     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15454     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15455     return DAG.getNode(Opcode, dl, VTs, NewOps);
15456   }
15457
15458   case Intrinsic::x86_seh_lsda: {
15459     // Compute the symbol for the LSDA. We know it'll get emitted later.
15460     MachineFunction &MF = DAG.getMachineFunction();
15461     SDValue Op1 = Op.getOperand(1);
15462     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
15463     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
15464         GlobalValue::getRealLinkageName(Fn->getName()));
15465     StringRef Name = LSDASym->getName();
15466     assert(Name.data()[Name.size()] == '\0' && "not null terminated");
15467
15468     // Generate a simple absolute symbol reference. This intrinsic is only
15469     // supported on 32-bit Windows, which isn't PIC.
15470     SDValue Result =
15471         DAG.getTargetExternalSymbol(Name.data(), VT, X86II::MO_NOPREFIX);
15472     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
15473   }
15474   }
15475 }
15476
15477 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15478                               SDValue Src, SDValue Mask, SDValue Base,
15479                               SDValue Index, SDValue ScaleOp, SDValue Chain,
15480                               const X86Subtarget * Subtarget) {
15481   SDLoc dl(Op);
15482   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15483   assert(C && "Invalid scale type");
15484   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15485   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15486                              Index.getSimpleValueType().getVectorNumElements());
15487   SDValue MaskInReg;
15488   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15489   if (MaskC)
15490     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15491   else
15492     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15493   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
15494   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15495   SDValue Segment = DAG.getRegister(0, MVT::i32);
15496   if (Src.getOpcode() == ISD::UNDEF)
15497     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
15498   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15499   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15500   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
15501   return DAG.getMergeValues(RetOps, dl);
15502 }
15503
15504 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15505                                SDValue Src, SDValue Mask, SDValue Base,
15506                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
15507   SDLoc dl(Op);
15508   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15509   assert(C && "Invalid scale type");
15510   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15511   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15512   SDValue Segment = DAG.getRegister(0, MVT::i32);
15513   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15514                              Index.getSimpleValueType().getVectorNumElements());
15515   SDValue MaskInReg;
15516   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15517   if (MaskC)
15518     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15519   else
15520     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15521   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
15522   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
15523   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15524   return SDValue(Res, 1);
15525 }
15526
15527 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15528                                SDValue Mask, SDValue Base, SDValue Index,
15529                                SDValue ScaleOp, SDValue Chain) {
15530   SDLoc dl(Op);
15531   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15532   assert(C && "Invalid scale type");
15533   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15534   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15535   SDValue Segment = DAG.getRegister(0, MVT::i32);
15536   EVT MaskVT =
15537     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
15538   SDValue MaskInReg;
15539   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15540   if (MaskC)
15541     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15542   else
15543     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15544   //SDVTList VTs = DAG.getVTList(MVT::Other);
15545   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15546   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
15547   return SDValue(Res, 0);
15548 }
15549
15550 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
15551 // read performance monitor counters (x86_rdpmc).
15552 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
15553                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15554                               SmallVectorImpl<SDValue> &Results) {
15555   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15556   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15557   SDValue LO, HI;
15558
15559   // The ECX register is used to select the index of the performance counter
15560   // to read.
15561   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
15562                                    N->getOperand(2));
15563   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
15564
15565   // Reads the content of a 64-bit performance counter and returns it in the
15566   // registers EDX:EAX.
15567   if (Subtarget->is64Bit()) {
15568     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15569     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15570                             LO.getValue(2));
15571   } else {
15572     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15573     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15574                             LO.getValue(2));
15575   }
15576   Chain = HI.getValue(1);
15577
15578   if (Subtarget->is64Bit()) {
15579     // The EAX register is loaded with the low-order 32 bits. The EDX register
15580     // is loaded with the supported high-order bits of the counter.
15581     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15582                               DAG.getConstant(32, DL, MVT::i8));
15583     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15584     Results.push_back(Chain);
15585     return;
15586   }
15587
15588   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15589   SDValue Ops[] = { LO, HI };
15590   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15591   Results.push_back(Pair);
15592   Results.push_back(Chain);
15593 }
15594
15595 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
15596 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
15597 // also used to custom lower READCYCLECOUNTER nodes.
15598 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
15599                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15600                               SmallVectorImpl<SDValue> &Results) {
15601   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15602   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
15603   SDValue LO, HI;
15604
15605   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
15606   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
15607   // and the EAX register is loaded with the low-order 32 bits.
15608   if (Subtarget->is64Bit()) {
15609     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15610     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15611                             LO.getValue(2));
15612   } else {
15613     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15614     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15615                             LO.getValue(2));
15616   }
15617   SDValue Chain = HI.getValue(1);
15618
15619   if (Opcode == X86ISD::RDTSCP_DAG) {
15620     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15621
15622     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
15623     // the ECX register. Add 'ecx' explicitly to the chain.
15624     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
15625                                      HI.getValue(2));
15626     // Explicitly store the content of ECX at the location passed in input
15627     // to the 'rdtscp' intrinsic.
15628     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
15629                          MachinePointerInfo(), false, false, 0);
15630   }
15631
15632   if (Subtarget->is64Bit()) {
15633     // The EDX register is loaded with the high-order 32 bits of the MSR, and
15634     // the EAX register is loaded with the low-order 32 bits.
15635     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15636                               DAG.getConstant(32, DL, MVT::i8));
15637     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15638     Results.push_back(Chain);
15639     return;
15640   }
15641
15642   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15643   SDValue Ops[] = { LO, HI };
15644   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15645   Results.push_back(Pair);
15646   Results.push_back(Chain);
15647 }
15648
15649 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
15650                                      SelectionDAG &DAG) {
15651   SmallVector<SDValue, 2> Results;
15652   SDLoc DL(Op);
15653   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
15654                           Results);
15655   return DAG.getMergeValues(Results, DL);
15656 }
15657
15658
15659 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15660                                       SelectionDAG &DAG) {
15661   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
15662
15663   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
15664   if (!IntrData)
15665     return SDValue();
15666
15667   SDLoc dl(Op);
15668   switch(IntrData->Type) {
15669   default:
15670     llvm_unreachable("Unknown Intrinsic Type");
15671     break;
15672   case RDSEED:
15673   case RDRAND: {
15674     // Emit the node with the right value type.
15675     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
15676     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15677
15678     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
15679     // Otherwise return the value from Rand, which is always 0, casted to i32.
15680     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
15681                       DAG.getConstant(1, dl, Op->getValueType(1)),
15682                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
15683                       SDValue(Result.getNode(), 1) };
15684     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
15685                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
15686                                   Ops);
15687
15688     // Return { result, isValid, chain }.
15689     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
15690                        SDValue(Result.getNode(), 2));
15691   }
15692   case GATHER: {
15693   //gather(v1, mask, index, base, scale);
15694     SDValue Chain = Op.getOperand(0);
15695     SDValue Src   = Op.getOperand(2);
15696     SDValue Base  = Op.getOperand(3);
15697     SDValue Index = Op.getOperand(4);
15698     SDValue Mask  = Op.getOperand(5);
15699     SDValue Scale = Op.getOperand(6);
15700     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
15701                          Chain, Subtarget);
15702   }
15703   case SCATTER: {
15704   //scatter(base, mask, index, v1, scale);
15705     SDValue Chain = Op.getOperand(0);
15706     SDValue Base  = Op.getOperand(2);
15707     SDValue Mask  = Op.getOperand(3);
15708     SDValue Index = Op.getOperand(4);
15709     SDValue Src   = Op.getOperand(5);
15710     SDValue Scale = Op.getOperand(6);
15711     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
15712                           Scale, Chain);
15713   }
15714   case PREFETCH: {
15715     SDValue Hint = Op.getOperand(6);
15716     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
15717     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
15718     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
15719     SDValue Chain = Op.getOperand(0);
15720     SDValue Mask  = Op.getOperand(2);
15721     SDValue Index = Op.getOperand(3);
15722     SDValue Base  = Op.getOperand(4);
15723     SDValue Scale = Op.getOperand(5);
15724     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
15725   }
15726   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
15727   case RDTSC: {
15728     SmallVector<SDValue, 2> Results;
15729     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
15730                             Results);
15731     return DAG.getMergeValues(Results, dl);
15732   }
15733   // Read Performance Monitoring Counters.
15734   case RDPMC: {
15735     SmallVector<SDValue, 2> Results;
15736     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15737     return DAG.getMergeValues(Results, dl);
15738   }
15739   // XTEST intrinsics.
15740   case XTEST: {
15741     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15742     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15743     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15744                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
15745                                 InTrans);
15746     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15747     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15748                        Ret, SDValue(InTrans.getNode(), 1));
15749   }
15750   // ADC/ADCX/SBB
15751   case ADX: {
15752     SmallVector<SDValue, 2> Results;
15753     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15754     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15755     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15756                                 DAG.getConstant(-1, dl, MVT::i8));
15757     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15758                               Op.getOperand(4), GenCF.getValue(1));
15759     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15760                                  Op.getOperand(5), MachinePointerInfo(),
15761                                  false, false, 0);
15762     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15763                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
15764                                 Res.getValue(1));
15765     Results.push_back(SetCC);
15766     Results.push_back(Store);
15767     return DAG.getMergeValues(Results, dl);
15768   }
15769   case COMPRESS_TO_MEM: {
15770     SDLoc dl(Op);
15771     SDValue Mask = Op.getOperand(4);
15772     SDValue DataToCompress = Op.getOperand(3);
15773     SDValue Addr = Op.getOperand(2);
15774     SDValue Chain = Op.getOperand(0);
15775
15776     EVT VT = DataToCompress.getValueType();
15777     if (isAllOnes(Mask)) // return just a store
15778       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15779                           MachinePointerInfo(), false, false,
15780                           VT.getScalarSizeInBits()/8);
15781
15782     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15783                                   VT.getVectorNumElements());
15784     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15785                                      Mask.getValueType().getSizeInBits());
15786     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15787                                 DAG.getBitcast(BitcastVT, Mask),
15788                                 DAG.getIntPtrConstant(0, dl));
15789
15790     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15791                                       DataToCompress, DAG.getUNDEF(VT));
15792     return DAG.getStore(Chain, dl, Compressed, Addr,
15793                         MachinePointerInfo(), false, false,
15794                         VT.getScalarSizeInBits()/8);
15795   }
15796   case EXPAND_FROM_MEM: {
15797     SDLoc dl(Op);
15798     SDValue Mask = Op.getOperand(4);
15799     SDValue PathThru = Op.getOperand(3);
15800     SDValue Addr = Op.getOperand(2);
15801     SDValue Chain = Op.getOperand(0);
15802     EVT VT = Op.getValueType();
15803
15804     if (isAllOnes(Mask)) // return just a load
15805       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15806                          false, VT.getScalarSizeInBits()/8);
15807     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15808                                   VT.getVectorNumElements());
15809     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15810                                      Mask.getValueType().getSizeInBits());
15811     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15812                                 DAG.getBitcast(BitcastVT, Mask),
15813                                 DAG.getIntPtrConstant(0, dl));
15814
15815     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15816                                        false, false, false,
15817                                        VT.getScalarSizeInBits()/8);
15818
15819     SDValue Results[] = {
15820         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15821         Chain};
15822     return DAG.getMergeValues(Results, dl);
15823   }
15824   }
15825 }
15826
15827 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15828                                            SelectionDAG &DAG) const {
15829   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15830   MFI->setReturnAddressIsTaken(true);
15831
15832   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15833     return SDValue();
15834
15835   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15836   SDLoc dl(Op);
15837   EVT PtrVT = getPointerTy();
15838
15839   if (Depth > 0) {
15840     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15841     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15842     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
15843     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15844                        DAG.getNode(ISD::ADD, dl, PtrVT,
15845                                    FrameAddr, Offset),
15846                        MachinePointerInfo(), false, false, false, 0);
15847   }
15848
15849   // Just load the return address.
15850   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15851   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15852                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15853 }
15854
15855 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15856   MachineFunction &MF = DAG.getMachineFunction();
15857   MachineFrameInfo *MFI = MF.getFrameInfo();
15858   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15859   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15860   EVT VT = Op.getValueType();
15861
15862   MFI->setFrameAddressIsTaken(true);
15863
15864   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15865     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15866     // is not possible to crawl up the stack without looking at the unwind codes
15867     // simultaneously.
15868     int FrameAddrIndex = FuncInfo->getFAIndex();
15869     if (!FrameAddrIndex) {
15870       // Set up a frame object for the return address.
15871       unsigned SlotSize = RegInfo->getSlotSize();
15872       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15873           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
15874       FuncInfo->setFAIndex(FrameAddrIndex);
15875     }
15876     return DAG.getFrameIndex(FrameAddrIndex, VT);
15877   }
15878
15879   unsigned FrameReg =
15880       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15881   SDLoc dl(Op);  // FIXME probably not meaningful
15882   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15883   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15884           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15885          "Invalid Frame Register!");
15886   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15887   while (Depth--)
15888     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15889                             MachinePointerInfo(),
15890                             false, false, false, 0);
15891   return FrameAddr;
15892 }
15893
15894 // FIXME? Maybe this could be a TableGen attribute on some registers and
15895 // this table could be generated automatically from RegInfo.
15896 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15897                                               EVT VT) const {
15898   unsigned Reg = StringSwitch<unsigned>(RegName)
15899                        .Case("esp", X86::ESP)
15900                        .Case("rsp", X86::RSP)
15901                        .Default(0);
15902   if (Reg)
15903     return Reg;
15904   report_fatal_error("Invalid register name global variable");
15905 }
15906
15907 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15908                                                      SelectionDAG &DAG) const {
15909   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15910   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
15911 }
15912
15913 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15914   SDValue Chain     = Op.getOperand(0);
15915   SDValue Offset    = Op.getOperand(1);
15916   SDValue Handler   = Op.getOperand(2);
15917   SDLoc dl      (Op);
15918
15919   EVT PtrVT = getPointerTy();
15920   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15921   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15922   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15923           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15924          "Invalid Frame Register!");
15925   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15926   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15927
15928   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15929                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
15930                                                        dl));
15931   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15932   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15933                        false, false, 0);
15934   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15935
15936   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15937                      DAG.getRegister(StoreAddrReg, PtrVT));
15938 }
15939
15940 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15941                                                SelectionDAG &DAG) const {
15942   SDLoc DL(Op);
15943   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15944                      DAG.getVTList(MVT::i32, MVT::Other),
15945                      Op.getOperand(0), Op.getOperand(1));
15946 }
15947
15948 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15949                                                 SelectionDAG &DAG) const {
15950   SDLoc DL(Op);
15951   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15952                      Op.getOperand(0), Op.getOperand(1));
15953 }
15954
15955 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15956   return Op.getOperand(0);
15957 }
15958
15959 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15960                                                 SelectionDAG &DAG) const {
15961   SDValue Root = Op.getOperand(0);
15962   SDValue Trmp = Op.getOperand(1); // trampoline
15963   SDValue FPtr = Op.getOperand(2); // nested function
15964   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15965   SDLoc dl (Op);
15966
15967   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15968   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15969
15970   if (Subtarget->is64Bit()) {
15971     SDValue OutChains[6];
15972
15973     // Large code-model.
15974     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15975     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15976
15977     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15978     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15979
15980     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15981
15982     // Load the pointer to the nested function into R11.
15983     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15984     SDValue Addr = Trmp;
15985     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15986                                 Addr, MachinePointerInfo(TrmpAddr),
15987                                 false, false, 0);
15988
15989     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15990                        DAG.getConstant(2, dl, MVT::i64));
15991     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15992                                 MachinePointerInfo(TrmpAddr, 2),
15993                                 false, false, 2);
15994
15995     // Load the 'nest' parameter value into R10.
15996     // R10 is specified in X86CallingConv.td
15997     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15998     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15999                        DAG.getConstant(10, dl, MVT::i64));
16000     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
16001                                 Addr, MachinePointerInfo(TrmpAddr, 10),
16002                                 false, false, 0);
16003
16004     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16005                        DAG.getConstant(12, dl, MVT::i64));
16006     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
16007                                 MachinePointerInfo(TrmpAddr, 12),
16008                                 false, false, 2);
16009
16010     // Jump to the nested function.
16011     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
16012     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16013                        DAG.getConstant(20, dl, MVT::i64));
16014     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
16015                                 Addr, MachinePointerInfo(TrmpAddr, 20),
16016                                 false, false, 0);
16017
16018     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
16019     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16020                        DAG.getConstant(22, dl, MVT::i64));
16021     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
16022                                 Addr, MachinePointerInfo(TrmpAddr, 22),
16023                                 false, false, 0);
16024
16025     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16026   } else {
16027     const Function *Func =
16028       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
16029     CallingConv::ID CC = Func->getCallingConv();
16030     unsigned NestReg;
16031
16032     switch (CC) {
16033     default:
16034       llvm_unreachable("Unsupported calling convention");
16035     case CallingConv::C:
16036     case CallingConv::X86_StdCall: {
16037       // Pass 'nest' parameter in ECX.
16038       // Must be kept in sync with X86CallingConv.td
16039       NestReg = X86::ECX;
16040
16041       // Check that ECX wasn't needed by an 'inreg' parameter.
16042       FunctionType *FTy = Func->getFunctionType();
16043       const AttributeSet &Attrs = Func->getAttributes();
16044
16045       if (!Attrs.isEmpty() && !Func->isVarArg()) {
16046         unsigned InRegCount = 0;
16047         unsigned Idx = 1;
16048
16049         for (FunctionType::param_iterator I = FTy->param_begin(),
16050              E = FTy->param_end(); I != E; ++I, ++Idx)
16051           if (Attrs.hasAttribute(Idx, Attribute::InReg))
16052             // FIXME: should only count parameters that are lowered to integers.
16053             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
16054
16055         if (InRegCount > 2) {
16056           report_fatal_error("Nest register in use - reduce number of inreg"
16057                              " parameters!");
16058         }
16059       }
16060       break;
16061     }
16062     case CallingConv::X86_FastCall:
16063     case CallingConv::X86_ThisCall:
16064     case CallingConv::Fast:
16065       // Pass 'nest' parameter in EAX.
16066       // Must be kept in sync with X86CallingConv.td
16067       NestReg = X86::EAX;
16068       break;
16069     }
16070
16071     SDValue OutChains[4];
16072     SDValue Addr, Disp;
16073
16074     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16075                        DAG.getConstant(10, dl, MVT::i32));
16076     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
16077
16078     // This is storing the opcode for MOV32ri.
16079     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
16080     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
16081     OutChains[0] = DAG.getStore(Root, dl,
16082                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
16083                                 Trmp, MachinePointerInfo(TrmpAddr),
16084                                 false, false, 0);
16085
16086     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16087                        DAG.getConstant(1, dl, MVT::i32));
16088     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
16089                                 MachinePointerInfo(TrmpAddr, 1),
16090                                 false, false, 1);
16091
16092     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
16093     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16094                        DAG.getConstant(5, dl, MVT::i32));
16095     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
16096                                 Addr, MachinePointerInfo(TrmpAddr, 5),
16097                                 false, false, 1);
16098
16099     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16100                        DAG.getConstant(6, dl, MVT::i32));
16101     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
16102                                 MachinePointerInfo(TrmpAddr, 6),
16103                                 false, false, 1);
16104
16105     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16106   }
16107 }
16108
16109 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
16110                                             SelectionDAG &DAG) const {
16111   /*
16112    The rounding mode is in bits 11:10 of FPSR, and has the following
16113    settings:
16114      00 Round to nearest
16115      01 Round to -inf
16116      10 Round to +inf
16117      11 Round to 0
16118
16119   FLT_ROUNDS, on the other hand, expects the following:
16120     -1 Undefined
16121      0 Round to 0
16122      1 Round to nearest
16123      2 Round to +inf
16124      3 Round to -inf
16125
16126   To perform the conversion, we do:
16127     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
16128   */
16129
16130   MachineFunction &MF = DAG.getMachineFunction();
16131   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
16132   unsigned StackAlignment = TFI.getStackAlignment();
16133   MVT VT = Op.getSimpleValueType();
16134   SDLoc DL(Op);
16135
16136   // Save FP Control Word to stack slot
16137   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
16138   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
16139
16140   MachineMemOperand *MMO =
16141    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
16142                            MachineMemOperand::MOStore, 2, 2);
16143
16144   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
16145   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
16146                                           DAG.getVTList(MVT::Other),
16147                                           Ops, MVT::i16, MMO);
16148
16149   // Load FP Control Word from stack slot
16150   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
16151                             MachinePointerInfo(), false, false, false, 0);
16152
16153   // Transform as necessary
16154   SDValue CWD1 =
16155     DAG.getNode(ISD::SRL, DL, MVT::i16,
16156                 DAG.getNode(ISD::AND, DL, MVT::i16,
16157                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
16158                 DAG.getConstant(11, DL, MVT::i8));
16159   SDValue CWD2 =
16160     DAG.getNode(ISD::SRL, DL, MVT::i16,
16161                 DAG.getNode(ISD::AND, DL, MVT::i16,
16162                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
16163                 DAG.getConstant(9, DL, MVT::i8));
16164
16165   SDValue RetVal =
16166     DAG.getNode(ISD::AND, DL, MVT::i16,
16167                 DAG.getNode(ISD::ADD, DL, MVT::i16,
16168                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
16169                             DAG.getConstant(1, DL, MVT::i16)),
16170                 DAG.getConstant(3, DL, MVT::i16));
16171
16172   return DAG.getNode((VT.getSizeInBits() < 16 ?
16173                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
16174 }
16175
16176 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
16177   MVT VT = Op.getSimpleValueType();
16178   EVT OpVT = VT;
16179   unsigned NumBits = VT.getSizeInBits();
16180   SDLoc dl(Op);
16181
16182   Op = Op.getOperand(0);
16183   if (VT == MVT::i8) {
16184     // Zero extend to i32 since there is not an i8 bsr.
16185     OpVT = MVT::i32;
16186     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16187   }
16188
16189   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
16190   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16191   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16192
16193   // If src is zero (i.e. bsr sets ZF), returns NumBits.
16194   SDValue Ops[] = {
16195     Op,
16196     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
16197     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16198     Op.getValue(1)
16199   };
16200   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
16201
16202   // Finally xor with NumBits-1.
16203   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16204                    DAG.getConstant(NumBits - 1, dl, OpVT));
16205
16206   if (VT == MVT::i8)
16207     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16208   return Op;
16209 }
16210
16211 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
16212   MVT VT = Op.getSimpleValueType();
16213   EVT OpVT = VT;
16214   unsigned NumBits = VT.getSizeInBits();
16215   SDLoc dl(Op);
16216
16217   Op = Op.getOperand(0);
16218   if (VT == MVT::i8) {
16219     // Zero extend to i32 since there is not an i8 bsr.
16220     OpVT = MVT::i32;
16221     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16222   }
16223
16224   // Issue a bsr (scan bits in reverse).
16225   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16226   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16227
16228   // And xor with NumBits-1.
16229   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16230                    DAG.getConstant(NumBits - 1, dl, OpVT));
16231
16232   if (VT == MVT::i8)
16233     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16234   return Op;
16235 }
16236
16237 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
16238   MVT VT = Op.getSimpleValueType();
16239   unsigned NumBits = VT.getSizeInBits();
16240   SDLoc dl(Op);
16241   Op = Op.getOperand(0);
16242
16243   // Issue a bsf (scan bits forward) which also sets EFLAGS.
16244   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16245   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
16246
16247   // If src is zero (i.e. bsf sets ZF), returns NumBits.
16248   SDValue Ops[] = {
16249     Op,
16250     DAG.getConstant(NumBits, dl, VT),
16251     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16252     Op.getValue(1)
16253   };
16254   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
16255 }
16256
16257 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
16258 // ones, and then concatenate the result back.
16259 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
16260   MVT VT = Op.getSimpleValueType();
16261
16262   assert(VT.is256BitVector() && VT.isInteger() &&
16263          "Unsupported value type for operation");
16264
16265   unsigned NumElems = VT.getVectorNumElements();
16266   SDLoc dl(Op);
16267
16268   // Extract the LHS vectors
16269   SDValue LHS = Op.getOperand(0);
16270   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
16271   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
16272
16273   // Extract the RHS vectors
16274   SDValue RHS = Op.getOperand(1);
16275   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
16276   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
16277
16278   MVT EltVT = VT.getVectorElementType();
16279   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16280
16281   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16282                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
16283                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
16284 }
16285
16286 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
16287   if (Op.getValueType() == MVT::i1)
16288     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16289                        Op.getOperand(0), Op.getOperand(1));
16290   assert(Op.getSimpleValueType().is256BitVector() &&
16291          Op.getSimpleValueType().isInteger() &&
16292          "Only handle AVX 256-bit vector integer operation");
16293   return Lower256IntArith(Op, DAG);
16294 }
16295
16296 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
16297   if (Op.getValueType() == MVT::i1)
16298     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16299                        Op.getOperand(0), Op.getOperand(1));
16300   assert(Op.getSimpleValueType().is256BitVector() &&
16301          Op.getSimpleValueType().isInteger() &&
16302          "Only handle AVX 256-bit vector integer operation");
16303   return Lower256IntArith(Op, DAG);
16304 }
16305
16306 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
16307                         SelectionDAG &DAG) {
16308   SDLoc dl(Op);
16309   MVT VT = Op.getSimpleValueType();
16310
16311   if (VT == MVT::i1)
16312     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
16313
16314   // Decompose 256-bit ops into smaller 128-bit ops.
16315   if (VT.is256BitVector() && !Subtarget->hasInt256())
16316     return Lower256IntArith(Op, DAG);
16317
16318   SDValue A = Op.getOperand(0);
16319   SDValue B = Op.getOperand(1);
16320
16321   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
16322   // pairs, multiply and truncate.
16323   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
16324     if (Subtarget->hasInt256()) {
16325       if (VT == MVT::v32i8) {
16326         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
16327         SDValue Lo = DAG.getIntPtrConstant(0, dl);
16328         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
16329         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
16330         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
16331         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
16332         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
16333         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16334                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
16335                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
16336       }
16337
16338       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
16339       return DAG.getNode(
16340           ISD::TRUNCATE, dl, VT,
16341           DAG.getNode(ISD::MUL, dl, ExVT,
16342                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
16343                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
16344     }
16345
16346     assert(VT == MVT::v16i8 &&
16347            "Pre-AVX2 support only supports v16i8 multiplication");
16348     MVT ExVT = MVT::v8i16;
16349
16350     // Extract the lo parts and sign extend to i16
16351     SDValue ALo, BLo;
16352     if (Subtarget->hasSSE41()) {
16353       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
16354       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
16355     } else {
16356       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
16357                               -1, 4, -1, 5, -1, 6, -1, 7};
16358       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16359       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16360       ALo = DAG.getBitcast(ExVT, ALo);
16361       BLo = DAG.getBitcast(ExVT, BLo);
16362       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
16363       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
16364     }
16365
16366     // Extract the hi parts and sign extend to i16
16367     SDValue AHi, BHi;
16368     if (Subtarget->hasSSE41()) {
16369       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
16370                               -1, -1, -1, -1, -1, -1, -1, -1};
16371       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16372       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16373       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
16374       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
16375     } else {
16376       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
16377                               -1, 12, -1, 13, -1, 14, -1, 15};
16378       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16379       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16380       AHi = DAG.getBitcast(ExVT, AHi);
16381       BHi = DAG.getBitcast(ExVT, BHi);
16382       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
16383       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
16384     }
16385
16386     // Multiply, mask the lower 8bits of the lo/hi results and pack
16387     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
16388     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
16389     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
16390     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
16391     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
16392   }
16393
16394   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
16395   if (VT == MVT::v4i32) {
16396     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
16397            "Should not custom lower when pmuldq is available!");
16398
16399     // Extract the odd parts.
16400     static const int UnpackMask[] = { 1, -1, 3, -1 };
16401     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
16402     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
16403
16404     // Multiply the even parts.
16405     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
16406     // Now multiply odd parts.
16407     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
16408
16409     Evens = DAG.getBitcast(VT, Evens);
16410     Odds = DAG.getBitcast(VT, Odds);
16411
16412     // Merge the two vectors back together with a shuffle. This expands into 2
16413     // shuffles.
16414     static const int ShufMask[] = { 0, 4, 2, 6 };
16415     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
16416   }
16417
16418   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
16419          "Only know how to lower V2I64/V4I64/V8I64 multiply");
16420
16421   //  Ahi = psrlqi(a, 32);
16422   //  Bhi = psrlqi(b, 32);
16423   //
16424   //  AloBlo = pmuludq(a, b);
16425   //  AloBhi = pmuludq(a, Bhi);
16426   //  AhiBlo = pmuludq(Ahi, b);
16427
16428   //  AloBhi = psllqi(AloBhi, 32);
16429   //  AhiBlo = psllqi(AhiBlo, 32);
16430   //  return AloBlo + AloBhi + AhiBlo;
16431
16432   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
16433   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
16434
16435   // Bit cast to 32-bit vectors for MULUDQ
16436   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
16437                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
16438   A = DAG.getBitcast(MulVT, A);
16439   B = DAG.getBitcast(MulVT, B);
16440   Ahi = DAG.getBitcast(MulVT, Ahi);
16441   Bhi = DAG.getBitcast(MulVT, Bhi);
16442
16443   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
16444   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
16445   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
16446
16447   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
16448   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
16449
16450   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
16451   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
16452 }
16453
16454 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
16455   assert(Subtarget->isTargetWin64() && "Unexpected target");
16456   EVT VT = Op.getValueType();
16457   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
16458          "Unexpected return type for lowering");
16459
16460   RTLIB::Libcall LC;
16461   bool isSigned;
16462   switch (Op->getOpcode()) {
16463   default: llvm_unreachable("Unexpected request for libcall!");
16464   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
16465   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
16466   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
16467   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
16468   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
16469   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
16470   }
16471
16472   SDLoc dl(Op);
16473   SDValue InChain = DAG.getEntryNode();
16474
16475   TargetLowering::ArgListTy Args;
16476   TargetLowering::ArgListEntry Entry;
16477   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
16478     EVT ArgVT = Op->getOperand(i).getValueType();
16479     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
16480            "Unexpected argument type for lowering");
16481     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
16482     Entry.Node = StackPtr;
16483     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
16484                            false, false, 16);
16485     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16486     Entry.Ty = PointerType::get(ArgTy,0);
16487     Entry.isSExt = false;
16488     Entry.isZExt = false;
16489     Args.push_back(Entry);
16490   }
16491
16492   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
16493                                          getPointerTy());
16494
16495   TargetLowering::CallLoweringInfo CLI(DAG);
16496   CLI.setDebugLoc(dl).setChain(InChain)
16497     .setCallee(getLibcallCallingConv(LC),
16498                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
16499                Callee, std::move(Args), 0)
16500     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
16501
16502   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
16503   return DAG.getBitcast(VT, CallInfo.first);
16504 }
16505
16506 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
16507                              SelectionDAG &DAG) {
16508   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
16509   EVT VT = Op0.getValueType();
16510   SDLoc dl(Op);
16511
16512   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
16513          (VT == MVT::v8i32 && Subtarget->hasInt256()));
16514
16515   // PMULxD operations multiply each even value (starting at 0) of LHS with
16516   // the related value of RHS and produce a widen result.
16517   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16518   // => <2 x i64> <ae|cg>
16519   //
16520   // In other word, to have all the results, we need to perform two PMULxD:
16521   // 1. one with the even values.
16522   // 2. one with the odd values.
16523   // To achieve #2, with need to place the odd values at an even position.
16524   //
16525   // Place the odd value at an even position (basically, shift all values 1
16526   // step to the left):
16527   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
16528   // <a|b|c|d> => <b|undef|d|undef>
16529   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
16530   // <e|f|g|h> => <f|undef|h|undef>
16531   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
16532
16533   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
16534   // ints.
16535   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
16536   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
16537   unsigned Opcode =
16538       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
16539   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16540   // => <2 x i64> <ae|cg>
16541   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
16542   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
16543   // => <2 x i64> <bf|dh>
16544   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
16545
16546   // Shuffle it back into the right order.
16547   SDValue Highs, Lows;
16548   if (VT == MVT::v8i32) {
16549     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
16550     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16551     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
16552     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16553   } else {
16554     const int HighMask[] = {1, 5, 3, 7};
16555     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16556     const int LowMask[] = {0, 4, 2, 6};
16557     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16558   }
16559
16560   // If we have a signed multiply but no PMULDQ fix up the high parts of a
16561   // unsigned multiply.
16562   if (IsSigned && !Subtarget->hasSSE41()) {
16563     SDValue ShAmt =
16564         DAG.getConstant(31, dl,
16565                         DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
16566     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
16567                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
16568     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
16569                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
16570
16571     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
16572     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
16573   }
16574
16575   // The first result of MUL_LOHI is actually the low value, followed by the
16576   // high value.
16577   SDValue Ops[] = {Lows, Highs};
16578   return DAG.getMergeValues(Ops, dl);
16579 }
16580
16581 // Return true if the requred (according to Opcode) shift-imm form is natively
16582 // supported by the Subtarget
16583 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
16584                                         unsigned Opcode) {
16585   if (VT.getScalarSizeInBits() < 16)
16586     return false;
16587
16588   if (VT.is512BitVector() &&
16589       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
16590     return true;
16591
16592   bool LShift = VT.is128BitVector() ||
16593     (VT.is256BitVector() && Subtarget->hasInt256());
16594
16595   bool AShift = LShift && (Subtarget->hasVLX() ||
16596     (VT != MVT::v2i64 && VT != MVT::v4i64));
16597   return (Opcode == ISD::SRA) ? AShift : LShift;
16598 }
16599
16600 // The shift amount is a variable, but it is the same for all vector lanes.
16601 // These instrcutions are defined together with shift-immediate.
16602 static
16603 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
16604                                       unsigned Opcode) {
16605   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
16606 }
16607
16608 // Return true if the requred (according to Opcode) variable-shift form is
16609 // natively supported by the Subtarget
16610 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
16611                                     unsigned Opcode) {
16612
16613   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
16614     return false;
16615
16616   // vXi16 supported only on AVX-512, BWI
16617   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
16618     return false;
16619
16620   if (VT.is512BitVector() || Subtarget->hasVLX())
16621     return true;
16622
16623   bool LShift = VT.is128BitVector() || VT.is256BitVector();
16624   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
16625   return (Opcode == ISD::SRA) ? AShift : LShift;
16626 }
16627
16628 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
16629                                          const X86Subtarget *Subtarget) {
16630   MVT VT = Op.getSimpleValueType();
16631   SDLoc dl(Op);
16632   SDValue R = Op.getOperand(0);
16633   SDValue Amt = Op.getOperand(1);
16634
16635   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16636     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16637
16638   // Optimize shl/srl/sra with constant shift amount.
16639   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
16640     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
16641       uint64_t ShiftAmt = ShiftConst->getZExtValue();
16642
16643       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
16644         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16645
16646       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
16647         unsigned NumElts = VT.getVectorNumElements();
16648         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
16649
16650         if (Op.getOpcode() == ISD::SHL) {
16651           // Simple i8 add case
16652           if (ShiftAmt == 1)
16653             return DAG.getNode(ISD::ADD, dl, VT, R, R);
16654
16655           // Make a large shift.
16656           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
16657                                                    R, ShiftAmt, DAG);
16658           SHL = DAG.getBitcast(VT, SHL);
16659           // Zero out the rightmost bits.
16660           SmallVector<SDValue, 32> V(
16661               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
16662           return DAG.getNode(ISD::AND, dl, VT, SHL,
16663                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16664         }
16665         if (Op.getOpcode() == ISD::SRL) {
16666           // Make a large shift.
16667           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
16668                                                    R, ShiftAmt, DAG);
16669           SRL = DAG.getBitcast(VT, SRL);
16670           // Zero out the leftmost bits.
16671           SmallVector<SDValue, 32> V(
16672               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
16673           return DAG.getNode(ISD::AND, dl, VT, SRL,
16674                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16675         }
16676         if (Op.getOpcode() == ISD::SRA) {
16677           if (ShiftAmt == 7) {
16678             // R s>> 7  ===  R s< 0
16679             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
16680             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
16681           }
16682
16683           // R s>> a === ((R u>> a) ^ m) - m
16684           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
16685           SmallVector<SDValue, 32> V(NumElts,
16686                                      DAG.getConstant(128 >> ShiftAmt, dl,
16687                                                      MVT::i8));
16688           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
16689           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
16690           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
16691           return Res;
16692         }
16693         llvm_unreachable("Unknown shift opcode.");
16694       }
16695     }
16696   }
16697
16698   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16699   if (!Subtarget->is64Bit() &&
16700       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
16701       Amt.getOpcode() == ISD::BITCAST &&
16702       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16703     Amt = Amt.getOperand(0);
16704     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16705                      VT.getVectorNumElements();
16706     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
16707     uint64_t ShiftAmt = 0;
16708     for (unsigned i = 0; i != Ratio; ++i) {
16709       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
16710       if (!C)
16711         return SDValue();
16712       // 6 == Log2(64)
16713       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
16714     }
16715     // Check remaining shift amounts.
16716     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16717       uint64_t ShAmt = 0;
16718       for (unsigned j = 0; j != Ratio; ++j) {
16719         ConstantSDNode *C =
16720           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
16721         if (!C)
16722           return SDValue();
16723         // 6 == Log2(64)
16724         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
16725       }
16726       if (ShAmt != ShiftAmt)
16727         return SDValue();
16728     }
16729     return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16730   }
16731
16732   return SDValue();
16733 }
16734
16735 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
16736                                         const X86Subtarget* Subtarget) {
16737   MVT VT = Op.getSimpleValueType();
16738   SDLoc dl(Op);
16739   SDValue R = Op.getOperand(0);
16740   SDValue Amt = Op.getOperand(1);
16741
16742   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16743     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16744
16745   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
16746     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
16747
16748   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
16749     SDValue BaseShAmt;
16750     EVT EltVT = VT.getVectorElementType();
16751
16752     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
16753       // Check if this build_vector node is doing a splat.
16754       // If so, then set BaseShAmt equal to the splat value.
16755       BaseShAmt = BV->getSplatValue();
16756       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
16757         BaseShAmt = SDValue();
16758     } else {
16759       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
16760         Amt = Amt.getOperand(0);
16761
16762       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
16763       if (SVN && SVN->isSplat()) {
16764         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
16765         SDValue InVec = Amt.getOperand(0);
16766         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
16767           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
16768                  "Unexpected shuffle index found!");
16769           BaseShAmt = InVec.getOperand(SplatIdx);
16770         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
16771            if (ConstantSDNode *C =
16772                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
16773              if (C->getZExtValue() == SplatIdx)
16774                BaseShAmt = InVec.getOperand(1);
16775            }
16776         }
16777
16778         if (!BaseShAmt)
16779           // Avoid introducing an extract element from a shuffle.
16780           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
16781                                   DAG.getIntPtrConstant(SplatIdx, dl));
16782       }
16783     }
16784
16785     if (BaseShAmt.getNode()) {
16786       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
16787       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
16788         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
16789       else if (EltVT.bitsLT(MVT::i32))
16790         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
16791
16792       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
16793     }
16794   }
16795
16796   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16797   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
16798       Amt.getOpcode() == ISD::BITCAST &&
16799       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16800     Amt = Amt.getOperand(0);
16801     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16802                      VT.getVectorNumElements();
16803     std::vector<SDValue> Vals(Ratio);
16804     for (unsigned i = 0; i != Ratio; ++i)
16805       Vals[i] = Amt.getOperand(i);
16806     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16807       for (unsigned j = 0; j != Ratio; ++j)
16808         if (Vals[j] != Amt.getOperand(i + j))
16809           return SDValue();
16810     }
16811     return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
16812   }
16813   return SDValue();
16814 }
16815
16816 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16817                           SelectionDAG &DAG) {
16818   MVT VT = Op.getSimpleValueType();
16819   SDLoc dl(Op);
16820   SDValue R = Op.getOperand(0);
16821   SDValue Amt = Op.getOperand(1);
16822
16823   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16824   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16825
16826   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
16827     return V;
16828
16829   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
16830       return V;
16831
16832   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
16833     return Op;
16834
16835   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
16836   // shifts per-lane and then shuffle the partial results back together.
16837   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
16838     // Splat the shift amounts so the scalar shifts above will catch it.
16839     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
16840     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
16841     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
16842     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
16843     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
16844   }
16845
16846   // If possible, lower this packed shift into a vector multiply instead of
16847   // expanding it into a sequence of scalar shifts.
16848   // Do this only if the vector shift count is a constant build_vector.
16849   if (Op.getOpcode() == ISD::SHL &&
16850       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16851        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16852       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16853     SmallVector<SDValue, 8> Elts;
16854     EVT SVT = VT.getScalarType();
16855     unsigned SVTBits = SVT.getSizeInBits();
16856     const APInt &One = APInt(SVTBits, 1);
16857     unsigned NumElems = VT.getVectorNumElements();
16858
16859     for (unsigned i=0; i !=NumElems; ++i) {
16860       SDValue Op = Amt->getOperand(i);
16861       if (Op->getOpcode() == ISD::UNDEF) {
16862         Elts.push_back(Op);
16863         continue;
16864       }
16865
16866       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16867       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16868       uint64_t ShAmt = C.getZExtValue();
16869       if (ShAmt >= SVTBits) {
16870         Elts.push_back(DAG.getUNDEF(SVT));
16871         continue;
16872       }
16873       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
16874     }
16875     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16876     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16877   }
16878
16879   // Lower SHL with variable shift amount.
16880   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16881     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
16882
16883     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
16884                      DAG.getConstant(0x3f800000U, dl, VT));
16885     Op = DAG.getBitcast(MVT::v4f32, Op);
16886     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16887     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16888   }
16889
16890   // If possible, lower this shift as a sequence of two shifts by
16891   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16892   // Example:
16893   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16894   //
16895   // Could be rewritten as:
16896   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16897   //
16898   // The advantage is that the two shifts from the example would be
16899   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16900   // the vector shift into four scalar shifts plus four pairs of vector
16901   // insert/extract.
16902   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16903       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16904     unsigned TargetOpcode = X86ISD::MOVSS;
16905     bool CanBeSimplified;
16906     // The splat value for the first packed shift (the 'X' from the example).
16907     SDValue Amt1 = Amt->getOperand(0);
16908     // The splat value for the second packed shift (the 'Y' from the example).
16909     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16910                                         Amt->getOperand(2);
16911
16912     // See if it is possible to replace this node with a sequence of
16913     // two shifts followed by a MOVSS/MOVSD
16914     if (VT == MVT::v4i32) {
16915       // Check if it is legal to use a MOVSS.
16916       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16917                         Amt2 == Amt->getOperand(3);
16918       if (!CanBeSimplified) {
16919         // Otherwise, check if we can still simplify this node using a MOVSD.
16920         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16921                           Amt->getOperand(2) == Amt->getOperand(3);
16922         TargetOpcode = X86ISD::MOVSD;
16923         Amt2 = Amt->getOperand(2);
16924       }
16925     } else {
16926       // Do similar checks for the case where the machine value type
16927       // is MVT::v8i16.
16928       CanBeSimplified = Amt1 == Amt->getOperand(1);
16929       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16930         CanBeSimplified = Amt2 == Amt->getOperand(i);
16931
16932       if (!CanBeSimplified) {
16933         TargetOpcode = X86ISD::MOVSD;
16934         CanBeSimplified = true;
16935         Amt2 = Amt->getOperand(4);
16936         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16937           CanBeSimplified = Amt1 == Amt->getOperand(i);
16938         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16939           CanBeSimplified = Amt2 == Amt->getOperand(j);
16940       }
16941     }
16942
16943     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16944         isa<ConstantSDNode>(Amt2)) {
16945       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16946       EVT CastVT = MVT::v4i32;
16947       SDValue Splat1 =
16948         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
16949       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16950       SDValue Splat2 =
16951         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
16952       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16953       if (TargetOpcode == X86ISD::MOVSD)
16954         CastVT = MVT::v2i64;
16955       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
16956       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
16957       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16958                                             BitCast1, DAG);
16959       return DAG.getBitcast(VT, Result);
16960     }
16961   }
16962
16963   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16964     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
16965     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, dl, VT));
16966
16967     SDValue VSelM = DAG.getConstant(0x80, dl, VT);
16968     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16969     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16970
16971     // r = VSELECT(r, shl(r, 4), a);
16972     SDValue M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(4, dl, VT));
16973     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16974
16975     // a += a
16976     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16977     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16978     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16979
16980     // r = VSELECT(r, shl(r, 2), a);
16981     M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(2, dl, VT));
16982     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16983
16984     // a += a
16985     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16986     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16987     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16988
16989     // return VSELECT(r, r+r, a);
16990     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16991                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16992     return R;
16993   }
16994
16995   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16996   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16997   // solution better.
16998   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16999     MVT ExtVT = MVT::v8i32;
17000     unsigned ExtOpc =
17001         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
17002     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
17003     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
17004     return DAG.getNode(ISD::TRUNCATE, dl, VT,
17005                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
17006   }
17007
17008   if (Subtarget->hasInt256() && VT == MVT::v16i16) {
17009     MVT ExtVT = MVT::v8i32;
17010     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
17011     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
17012     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
17013     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
17014     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
17015     ALo = DAG.getBitcast(ExtVT, ALo);
17016     AHi = DAG.getBitcast(ExtVT, AHi);
17017     RLo = DAG.getBitcast(ExtVT, RLo);
17018     RHi = DAG.getBitcast(ExtVT, RHi);
17019     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
17020     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
17021     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
17022     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
17023     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
17024   }
17025
17026   // Decompose 256-bit shifts into smaller 128-bit shifts.
17027   if (VT.is256BitVector()) {
17028     unsigned NumElems = VT.getVectorNumElements();
17029     MVT EltVT = VT.getVectorElementType();
17030     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17031
17032     // Extract the two vectors
17033     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
17034     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
17035
17036     // Recreate the shift amount vectors
17037     SDValue Amt1, Amt2;
17038     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
17039       // Constant shift amount
17040       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
17041       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
17042       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
17043
17044       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
17045       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
17046     } else {
17047       // Variable shift amount
17048       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
17049       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
17050     }
17051
17052     // Issue new vector shifts for the smaller types
17053     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
17054     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
17055
17056     // Concatenate the result back
17057     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
17058   }
17059
17060   return SDValue();
17061 }
17062
17063 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
17064   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
17065   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
17066   // looks for this combo and may remove the "setcc" instruction if the "setcc"
17067   // has only one use.
17068   SDNode *N = Op.getNode();
17069   SDValue LHS = N->getOperand(0);
17070   SDValue RHS = N->getOperand(1);
17071   unsigned BaseOp = 0;
17072   unsigned Cond = 0;
17073   SDLoc DL(Op);
17074   switch (Op.getOpcode()) {
17075   default: llvm_unreachable("Unknown ovf instruction!");
17076   case ISD::SADDO:
17077     // A subtract of one will be selected as a INC. Note that INC doesn't
17078     // set CF, so we can't do this for UADDO.
17079     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17080       if (C->isOne()) {
17081         BaseOp = X86ISD::INC;
17082         Cond = X86::COND_O;
17083         break;
17084       }
17085     BaseOp = X86ISD::ADD;
17086     Cond = X86::COND_O;
17087     break;
17088   case ISD::UADDO:
17089     BaseOp = X86ISD::ADD;
17090     Cond = X86::COND_B;
17091     break;
17092   case ISD::SSUBO:
17093     // A subtract of one will be selected as a DEC. Note that DEC doesn't
17094     // set CF, so we can't do this for USUBO.
17095     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17096       if (C->isOne()) {
17097         BaseOp = X86ISD::DEC;
17098         Cond = X86::COND_O;
17099         break;
17100       }
17101     BaseOp = X86ISD::SUB;
17102     Cond = X86::COND_O;
17103     break;
17104   case ISD::USUBO:
17105     BaseOp = X86ISD::SUB;
17106     Cond = X86::COND_B;
17107     break;
17108   case ISD::SMULO:
17109     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
17110     Cond = X86::COND_O;
17111     break;
17112   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
17113     if (N->getValueType(0) == MVT::i8) {
17114       BaseOp = X86ISD::UMUL8;
17115       Cond = X86::COND_O;
17116       break;
17117     }
17118     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
17119                                  MVT::i32);
17120     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
17121
17122     SDValue SetCC =
17123       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
17124                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
17125                   SDValue(Sum.getNode(), 2));
17126
17127     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17128   }
17129   }
17130
17131   // Also sets EFLAGS.
17132   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
17133   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
17134
17135   SDValue SetCC =
17136     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
17137                 DAG.getConstant(Cond, DL, MVT::i32),
17138                 SDValue(Sum.getNode(), 1));
17139
17140   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17141 }
17142
17143 /// Returns true if the operand type is exactly twice the native width, and
17144 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
17145 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
17146 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
17147 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
17148   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
17149
17150   if (OpWidth == 64)
17151     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
17152   else if (OpWidth == 128)
17153     return Subtarget->hasCmpxchg16b();
17154   else
17155     return false;
17156 }
17157
17158 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
17159   return needsCmpXchgNb(SI->getValueOperand()->getType());
17160 }
17161
17162 // Note: this turns large loads into lock cmpxchg8b/16b.
17163 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
17164 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
17165   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
17166   return needsCmpXchgNb(PTy->getElementType());
17167 }
17168
17169 TargetLoweringBase::AtomicRMWExpansionKind
17170 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
17171   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17172   const Type *MemType = AI->getType();
17173
17174   // If the operand is too big, we must see if cmpxchg8/16b is available
17175   // and default to library calls otherwise.
17176   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
17177     return needsCmpXchgNb(MemType) ? AtomicRMWExpansionKind::CmpXChg
17178                                    : AtomicRMWExpansionKind::None;
17179   }
17180
17181   AtomicRMWInst::BinOp Op = AI->getOperation();
17182   switch (Op) {
17183   default:
17184     llvm_unreachable("Unknown atomic operation");
17185   case AtomicRMWInst::Xchg:
17186   case AtomicRMWInst::Add:
17187   case AtomicRMWInst::Sub:
17188     // It's better to use xadd, xsub or xchg for these in all cases.
17189     return AtomicRMWExpansionKind::None;
17190   case AtomicRMWInst::Or:
17191   case AtomicRMWInst::And:
17192   case AtomicRMWInst::Xor:
17193     // If the atomicrmw's result isn't actually used, we can just add a "lock"
17194     // prefix to a normal instruction for these operations.
17195     return !AI->use_empty() ? AtomicRMWExpansionKind::CmpXChg
17196                             : AtomicRMWExpansionKind::None;
17197   case AtomicRMWInst::Nand:
17198   case AtomicRMWInst::Max:
17199   case AtomicRMWInst::Min:
17200   case AtomicRMWInst::UMax:
17201   case AtomicRMWInst::UMin:
17202     // These always require a non-trivial set of data operations on x86. We must
17203     // use a cmpxchg loop.
17204     return AtomicRMWExpansionKind::CmpXChg;
17205   }
17206 }
17207
17208 static bool hasMFENCE(const X86Subtarget& Subtarget) {
17209   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
17210   // no-sse2). There isn't any reason to disable it if the target processor
17211   // supports it.
17212   return Subtarget.hasSSE2() || Subtarget.is64Bit();
17213 }
17214
17215 LoadInst *
17216 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
17217   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17218   const Type *MemType = AI->getType();
17219   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
17220   // there is no benefit in turning such RMWs into loads, and it is actually
17221   // harmful as it introduces a mfence.
17222   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
17223     return nullptr;
17224
17225   auto Builder = IRBuilder<>(AI);
17226   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
17227   auto SynchScope = AI->getSynchScope();
17228   // We must restrict the ordering to avoid generating loads with Release or
17229   // ReleaseAcquire orderings.
17230   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
17231   auto Ptr = AI->getPointerOperand();
17232
17233   // Before the load we need a fence. Here is an example lifted from
17234   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
17235   // is required:
17236   // Thread 0:
17237   //   x.store(1, relaxed);
17238   //   r1 = y.fetch_add(0, release);
17239   // Thread 1:
17240   //   y.fetch_add(42, acquire);
17241   //   r2 = x.load(relaxed);
17242   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
17243   // lowered to just a load without a fence. A mfence flushes the store buffer,
17244   // making the optimization clearly correct.
17245   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
17246   // otherwise, we might be able to be more agressive on relaxed idempotent
17247   // rmw. In practice, they do not look useful, so we don't try to be
17248   // especially clever.
17249   if (SynchScope == SingleThread)
17250     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
17251     // the IR level, so we must wrap it in an intrinsic.
17252     return nullptr;
17253
17254   if (!hasMFENCE(*Subtarget))
17255     // FIXME: it might make sense to use a locked operation here but on a
17256     // different cache-line to prevent cache-line bouncing. In practice it
17257     // is probably a small win, and x86 processors without mfence are rare
17258     // enough that we do not bother.
17259     return nullptr;
17260
17261   Function *MFence =
17262       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
17263   Builder.CreateCall(MFence, {});
17264
17265   // Finally we can emit the atomic load.
17266   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
17267           AI->getType()->getPrimitiveSizeInBits());
17268   Loaded->setAtomic(Order, SynchScope);
17269   AI->replaceAllUsesWith(Loaded);
17270   AI->eraseFromParent();
17271   return Loaded;
17272 }
17273
17274 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
17275                                  SelectionDAG &DAG) {
17276   SDLoc dl(Op);
17277   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
17278     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
17279   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
17280     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
17281
17282   // The only fence that needs an instruction is a sequentially-consistent
17283   // cross-thread fence.
17284   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
17285     if (hasMFENCE(*Subtarget))
17286       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
17287
17288     SDValue Chain = Op.getOperand(0);
17289     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
17290     SDValue Ops[] = {
17291       DAG.getRegister(X86::ESP, MVT::i32),     // Base
17292       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
17293       DAG.getRegister(0, MVT::i32),            // Index
17294       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
17295       DAG.getRegister(0, MVT::i32),            // Segment.
17296       Zero,
17297       Chain
17298     };
17299     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
17300     return SDValue(Res, 0);
17301   }
17302
17303   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
17304   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
17305 }
17306
17307 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
17308                              SelectionDAG &DAG) {
17309   MVT T = Op.getSimpleValueType();
17310   SDLoc DL(Op);
17311   unsigned Reg = 0;
17312   unsigned size = 0;
17313   switch(T.SimpleTy) {
17314   default: llvm_unreachable("Invalid value type!");
17315   case MVT::i8:  Reg = X86::AL;  size = 1; break;
17316   case MVT::i16: Reg = X86::AX;  size = 2; break;
17317   case MVT::i32: Reg = X86::EAX; size = 4; break;
17318   case MVT::i64:
17319     assert(Subtarget->is64Bit() && "Node not type legal!");
17320     Reg = X86::RAX; size = 8;
17321     break;
17322   }
17323   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
17324                                   Op.getOperand(2), SDValue());
17325   SDValue Ops[] = { cpIn.getValue(0),
17326                     Op.getOperand(1),
17327                     Op.getOperand(3),
17328                     DAG.getTargetConstant(size, DL, MVT::i8),
17329                     cpIn.getValue(1) };
17330   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17331   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
17332   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
17333                                            Ops, T, MMO);
17334
17335   SDValue cpOut =
17336     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
17337   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
17338                                       MVT::i32, cpOut.getValue(2));
17339   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
17340                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
17341                                 EFLAGS);
17342
17343   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
17344   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
17345   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
17346   return SDValue();
17347 }
17348
17349 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
17350                             SelectionDAG &DAG) {
17351   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
17352   MVT DstVT = Op.getSimpleValueType();
17353
17354   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
17355     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17356     if (DstVT != MVT::f64)
17357       // This conversion needs to be expanded.
17358       return SDValue();
17359
17360     SDValue InVec = Op->getOperand(0);
17361     SDLoc dl(Op);
17362     unsigned NumElts = SrcVT.getVectorNumElements();
17363     EVT SVT = SrcVT.getVectorElementType();
17364
17365     // Widen the vector in input in the case of MVT::v2i32.
17366     // Example: from MVT::v2i32 to MVT::v4i32.
17367     SmallVector<SDValue, 16> Elts;
17368     for (unsigned i = 0, e = NumElts; i != e; ++i)
17369       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
17370                                  DAG.getIntPtrConstant(i, dl)));
17371
17372     // Explicitly mark the extra elements as Undef.
17373     Elts.append(NumElts, DAG.getUNDEF(SVT));
17374
17375     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17376     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
17377     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
17378     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
17379                        DAG.getIntPtrConstant(0, dl));
17380   }
17381
17382   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
17383          Subtarget->hasMMX() && "Unexpected custom BITCAST");
17384   assert((DstVT == MVT::i64 ||
17385           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
17386          "Unexpected custom BITCAST");
17387   // i64 <=> MMX conversions are Legal.
17388   if (SrcVT==MVT::i64 && DstVT.isVector())
17389     return Op;
17390   if (DstVT==MVT::i64 && SrcVT.isVector())
17391     return Op;
17392   // MMX <=> MMX conversions are Legal.
17393   if (SrcVT.isVector() && DstVT.isVector())
17394     return Op;
17395   // All other conversions need to be expanded.
17396   return SDValue();
17397 }
17398
17399 /// Compute the horizontal sum of bytes in V for the elements of VT.
17400 ///
17401 /// Requires V to be a byte vector and VT to be an integer vector type with
17402 /// wider elements than V's type. The width of the elements of VT determines
17403 /// how many bytes of V are summed horizontally to produce each element of the
17404 /// result.
17405 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
17406                                       const X86Subtarget *Subtarget,
17407                                       SelectionDAG &DAG) {
17408   SDLoc DL(V);
17409   MVT ByteVecVT = V.getSimpleValueType();
17410   MVT EltVT = VT.getVectorElementType();
17411   int NumElts = VT.getVectorNumElements();
17412   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
17413          "Expected value to have byte element type.");
17414   assert(EltVT != MVT::i8 &&
17415          "Horizontal byte sum only makes sense for wider elements!");
17416   unsigned VecSize = VT.getSizeInBits();
17417   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
17418
17419   // PSADBW instruction horizontally add all bytes and leave the result in i64
17420   // chunks, thus directly computes the pop count for v2i64 and v4i64.
17421   if (EltVT == MVT::i64) {
17422     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17423     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
17424     return DAG.getBitcast(VT, V);
17425   }
17426
17427   if (EltVT == MVT::i32) {
17428     // We unpack the low half and high half into i32s interleaved with zeros so
17429     // that we can use PSADBW to horizontally sum them. The most useful part of
17430     // this is that it lines up the results of two PSADBW instructions to be
17431     // two v2i64 vectors which concatenated are the 4 population counts. We can
17432     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
17433     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
17434     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
17435     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
17436
17437     // Do the horizontal sums into two v2i64s.
17438     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17439     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17440                       DAG.getBitcast(ByteVecVT, Low), Zeros);
17441     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17442                        DAG.getBitcast(ByteVecVT, High), Zeros);
17443
17444     // Merge them together.
17445     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
17446     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
17447                     DAG.getBitcast(ShortVecVT, Low),
17448                     DAG.getBitcast(ShortVecVT, High));
17449
17450     return DAG.getBitcast(VT, V);
17451   }
17452
17453   // The only element type left is i16.
17454   assert(EltVT == MVT::i16 && "Unknown how to handle type");
17455
17456   // To obtain pop count for each i16 element starting from the pop count for
17457   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
17458   // right by 8. It is important to shift as i16s as i8 vector shift isn't
17459   // directly supported.
17460   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
17461   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
17462   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
17463   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
17464                   DAG.getBitcast(ByteVecVT, V));
17465   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
17466 }
17467
17468 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
17469                                         const X86Subtarget *Subtarget,
17470                                         SelectionDAG &DAG) {
17471   MVT VT = Op.getSimpleValueType();
17472   MVT EltVT = VT.getVectorElementType();
17473   unsigned VecSize = VT.getSizeInBits();
17474
17475   // Implement a lookup table in register by using an algorithm based on:
17476   // http://wm.ite.pl/articles/sse-popcount.html
17477   //
17478   // The general idea is that every lower byte nibble in the input vector is an
17479   // index into a in-register pre-computed pop count table. We then split up the
17480   // input vector in two new ones: (1) a vector with only the shifted-right
17481   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
17482   // masked out higher ones) for each byte. PSHUB is used separately with both
17483   // to index the in-register table. Next, both are added and the result is a
17484   // i8 vector where each element contains the pop count for input byte.
17485   //
17486   // To obtain the pop count for elements != i8, we follow up with the same
17487   // approach and use additional tricks as described below.
17488   //
17489   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
17490                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
17491                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
17492                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
17493
17494   int NumByteElts = VecSize / 8;
17495   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
17496   SDValue In = DAG.getBitcast(ByteVecVT, Op);
17497   SmallVector<SDValue, 16> LUTVec;
17498   for (int i = 0; i < NumByteElts; ++i)
17499     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
17500   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
17501   SmallVector<SDValue, 16> Mask0F(NumByteElts,
17502                                   DAG.getConstant(0x0F, DL, MVT::i8));
17503   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
17504
17505   // High nibbles
17506   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
17507   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
17508   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
17509
17510   // Low nibbles
17511   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
17512
17513   // The input vector is used as the shuffle mask that index elements into the
17514   // LUT. After counting low and high nibbles, add the vector to obtain the
17515   // final pop count per i8 element.
17516   SDValue HighPopCnt =
17517       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
17518   SDValue LowPopCnt =
17519       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
17520   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
17521
17522   if (EltVT == MVT::i8)
17523     return PopCnt;
17524
17525   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
17526 }
17527
17528 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
17529                                        const X86Subtarget *Subtarget,
17530                                        SelectionDAG &DAG) {
17531   MVT VT = Op.getSimpleValueType();
17532   assert(VT.is128BitVector() &&
17533          "Only 128-bit vector bitmath lowering supported.");
17534
17535   int VecSize = VT.getSizeInBits();
17536   MVT EltVT = VT.getVectorElementType();
17537   int Len = EltVT.getSizeInBits();
17538
17539   // This is the vectorized version of the "best" algorithm from
17540   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
17541   // with a minor tweak to use a series of adds + shifts instead of vector
17542   // multiplications. Implemented for all integer vector types. We only use
17543   // this when we don't have SSSE3 which allows a LUT-based lowering that is
17544   // much faster, even faster than using native popcnt instructions.
17545
17546   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
17547     MVT VT = V.getSimpleValueType();
17548     SmallVector<SDValue, 32> Shifters(
17549         VT.getVectorNumElements(),
17550         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
17551     return DAG.getNode(OpCode, DL, VT, V,
17552                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
17553   };
17554   auto GetMask = [&](SDValue V, APInt Mask) {
17555     MVT VT = V.getSimpleValueType();
17556     SmallVector<SDValue, 32> Masks(
17557         VT.getVectorNumElements(),
17558         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
17559     return DAG.getNode(ISD::AND, DL, VT, V,
17560                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
17561   };
17562
17563   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
17564   // x86, so set the SRL type to have elements at least i16 wide. This is
17565   // correct because all of our SRLs are followed immediately by a mask anyways
17566   // that handles any bits that sneak into the high bits of the byte elements.
17567   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
17568
17569   SDValue V = Op;
17570
17571   // v = v - ((v >> 1) & 0x55555555...)
17572   SDValue Srl =
17573       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
17574   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
17575   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
17576
17577   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
17578   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
17579   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
17580   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
17581   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
17582
17583   // v = (v + (v >> 4)) & 0x0F0F0F0F...
17584   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
17585   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
17586   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
17587
17588   // At this point, V contains the byte-wise population count, and we are
17589   // merely doing a horizontal sum if necessary to get the wider element
17590   // counts.
17591   if (EltVT == MVT::i8)
17592     return V;
17593
17594   return LowerHorizontalByteSum(
17595       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
17596       DAG);
17597 }
17598
17599 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17600                                 SelectionDAG &DAG) {
17601   MVT VT = Op.getSimpleValueType();
17602   // FIXME: Need to add AVX-512 support here!
17603   assert((VT.is256BitVector() || VT.is128BitVector()) &&
17604          "Unknown CTPOP type to handle");
17605   SDLoc DL(Op.getNode());
17606   SDValue Op0 = Op.getOperand(0);
17607
17608   if (!Subtarget->hasSSSE3()) {
17609     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
17610     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
17611     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
17612   }
17613
17614   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
17615     unsigned NumElems = VT.getVectorNumElements();
17616
17617     // Extract each 128-bit vector, compute pop count and concat the result.
17618     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
17619     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
17620
17621     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
17622                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
17623                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
17624   }
17625
17626   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
17627 }
17628
17629 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17630                           SelectionDAG &DAG) {
17631   assert(Op.getValueType().isVector() &&
17632          "We only do custom lowering for vector population count.");
17633   return LowerVectorCTPOP(Op, Subtarget, DAG);
17634 }
17635
17636 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
17637   SDNode *Node = Op.getNode();
17638   SDLoc dl(Node);
17639   EVT T = Node->getValueType(0);
17640   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
17641                               DAG.getConstant(0, dl, T), Node->getOperand(2));
17642   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
17643                        cast<AtomicSDNode>(Node)->getMemoryVT(),
17644                        Node->getOperand(0),
17645                        Node->getOperand(1), negOp,
17646                        cast<AtomicSDNode>(Node)->getMemOperand(),
17647                        cast<AtomicSDNode>(Node)->getOrdering(),
17648                        cast<AtomicSDNode>(Node)->getSynchScope());
17649 }
17650
17651 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
17652   SDNode *Node = Op.getNode();
17653   SDLoc dl(Node);
17654   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
17655
17656   // Convert seq_cst store -> xchg
17657   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
17658   // FIXME: On 32-bit, store -> fist or movq would be more efficient
17659   //        (The only way to get a 16-byte store is cmpxchg16b)
17660   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
17661   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
17662       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
17663     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
17664                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
17665                                  Node->getOperand(0),
17666                                  Node->getOperand(1), Node->getOperand(2),
17667                                  cast<AtomicSDNode>(Node)->getMemOperand(),
17668                                  cast<AtomicSDNode>(Node)->getOrdering(),
17669                                  cast<AtomicSDNode>(Node)->getSynchScope());
17670     return Swap.getValue(1);
17671   }
17672   // Other atomic stores have a simple pattern.
17673   return Op;
17674 }
17675
17676 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
17677   EVT VT = Op.getNode()->getSimpleValueType(0);
17678
17679   // Let legalize expand this if it isn't a legal type yet.
17680   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
17681     return SDValue();
17682
17683   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17684
17685   unsigned Opc;
17686   bool ExtraOp = false;
17687   switch (Op.getOpcode()) {
17688   default: llvm_unreachable("Invalid code");
17689   case ISD::ADDC: Opc = X86ISD::ADD; break;
17690   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
17691   case ISD::SUBC: Opc = X86ISD::SUB; break;
17692   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
17693   }
17694
17695   if (!ExtraOp)
17696     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17697                        Op.getOperand(1));
17698   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17699                      Op.getOperand(1), Op.getOperand(2));
17700 }
17701
17702 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
17703                             SelectionDAG &DAG) {
17704   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
17705
17706   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
17707   // which returns the values as { float, float } (in XMM0) or
17708   // { double, double } (which is returned in XMM0, XMM1).
17709   SDLoc dl(Op);
17710   SDValue Arg = Op.getOperand(0);
17711   EVT ArgVT = Arg.getValueType();
17712   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17713
17714   TargetLowering::ArgListTy Args;
17715   TargetLowering::ArgListEntry Entry;
17716
17717   Entry.Node = Arg;
17718   Entry.Ty = ArgTy;
17719   Entry.isSExt = false;
17720   Entry.isZExt = false;
17721   Args.push_back(Entry);
17722
17723   bool isF64 = ArgVT == MVT::f64;
17724   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
17725   // the small struct {f32, f32} is returned in (eax, edx). For f64,
17726   // the results are returned via SRet in memory.
17727   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
17728   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17729   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
17730
17731   Type *RetTy = isF64
17732     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
17733     : (Type*)VectorType::get(ArgTy, 4);
17734
17735   TargetLowering::CallLoweringInfo CLI(DAG);
17736   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
17737     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
17738
17739   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
17740
17741   if (isF64)
17742     // Returned in xmm0 and xmm1.
17743     return CallResult.first;
17744
17745   // Returned in bits 0:31 and 32:64 xmm0.
17746   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17747                                CallResult.first, DAG.getIntPtrConstant(0, dl));
17748   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17749                                CallResult.first, DAG.getIntPtrConstant(1, dl));
17750   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
17751   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
17752 }
17753
17754 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
17755                              SelectionDAG &DAG) {
17756   assert(Subtarget->hasAVX512() &&
17757          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17758
17759   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
17760   EVT VT = N->getValue().getValueType();
17761   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
17762   SDLoc dl(Op);
17763
17764   // X86 scatter kills mask register, so its type should be added to
17765   // the list of return values
17766   if (N->getNumValues() == 1) {
17767     SDValue Index = N->getIndex();
17768     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17769         !Index.getValueType().is512BitVector())
17770       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17771
17772     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
17773     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17774                       N->getOperand(3), Index };
17775
17776     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
17777     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
17778     return SDValue(NewScatter.getNode(), 0);
17779   }
17780   return Op;
17781 }
17782
17783 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
17784                             SelectionDAG &DAG) {
17785   assert(Subtarget->hasAVX512() &&
17786          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17787
17788   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
17789   EVT VT = Op.getValueType();
17790   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
17791   SDLoc dl(Op);
17792
17793   SDValue Index = N->getIndex();
17794   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17795       !Index.getValueType().is512BitVector()) {
17796     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17797     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17798                       N->getOperand(3), Index };
17799     DAG.UpdateNodeOperands(N, Ops);
17800   }
17801   return Op;
17802 }
17803
17804 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
17805                                                     SelectionDAG &DAG) const {
17806   // TODO: Eventually, the lowering of these nodes should be informed by or
17807   // deferred to the GC strategy for the function in which they appear. For
17808   // now, however, they must be lowered to something. Since they are logically
17809   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17810   // require special handling for these nodes), lower them as literal NOOPs for
17811   // the time being.
17812   SmallVector<SDValue, 2> Ops;
17813
17814   Ops.push_back(Op.getOperand(0));
17815   if (Op->getGluedNode())
17816     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17817
17818   SDLoc OpDL(Op);
17819   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17820   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17821
17822   return NOOP;
17823 }
17824
17825 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
17826                                                   SelectionDAG &DAG) const {
17827   // TODO: Eventually, the lowering of these nodes should be informed by or
17828   // deferred to the GC strategy for the function in which they appear. For
17829   // now, however, they must be lowered to something. Since they are logically
17830   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17831   // require special handling for these nodes), lower them as literal NOOPs for
17832   // the time being.
17833   SmallVector<SDValue, 2> Ops;
17834
17835   Ops.push_back(Op.getOperand(0));
17836   if (Op->getGluedNode())
17837     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17838
17839   SDLoc OpDL(Op);
17840   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17841   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17842
17843   return NOOP;
17844 }
17845
17846 /// LowerOperation - Provide custom lowering hooks for some operations.
17847 ///
17848 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
17849   switch (Op.getOpcode()) {
17850   default: llvm_unreachable("Should not custom lower this!");
17851   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
17852   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
17853     return LowerCMP_SWAP(Op, Subtarget, DAG);
17854   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
17855   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
17856   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
17857   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
17858   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
17859   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
17860   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
17861   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
17862   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
17863   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
17864   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
17865   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
17866   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
17867   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
17868   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
17869   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
17870   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
17871   case ISD::SHL_PARTS:
17872   case ISD::SRA_PARTS:
17873   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
17874   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
17875   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
17876   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
17877   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
17878   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
17879   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
17880   case ISD::SIGN_EXTEND_VECTOR_INREG:
17881     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
17882   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
17883   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
17884   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
17885   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
17886   case ISD::FABS:
17887   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
17888   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
17889   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
17890   case ISD::SETCC:              return LowerSETCC(Op, DAG);
17891   case ISD::SELECT:             return LowerSELECT(Op, DAG);
17892   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
17893   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
17894   case ISD::VASTART:            return LowerVASTART(Op, DAG);
17895   case ISD::VAARG:              return LowerVAARG(Op, DAG);
17896   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
17897   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
17898   case ISD::INTRINSIC_VOID:
17899   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
17900   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
17901   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
17902   case ISD::FRAME_TO_ARGS_OFFSET:
17903                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
17904   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
17905   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
17906   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
17907   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
17908   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
17909   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
17910   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
17911   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
17912   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
17913   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
17914   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
17915   case ISD::UMUL_LOHI:
17916   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
17917   case ISD::SRA:
17918   case ISD::SRL:
17919   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
17920   case ISD::SADDO:
17921   case ISD::UADDO:
17922   case ISD::SSUBO:
17923   case ISD::USUBO:
17924   case ISD::SMULO:
17925   case ISD::UMULO:              return LowerXALUO(Op, DAG);
17926   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
17927   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
17928   case ISD::ADDC:
17929   case ISD::ADDE:
17930   case ISD::SUBC:
17931   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
17932   case ISD::ADD:                return LowerADD(Op, DAG);
17933   case ISD::SUB:                return LowerSUB(Op, DAG);
17934   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
17935   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
17936   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
17937   case ISD::GC_TRANSITION_START:
17938                                 return LowerGC_TRANSITION_START(Op, DAG);
17939   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
17940   }
17941 }
17942
17943 /// ReplaceNodeResults - Replace a node with an illegal result type
17944 /// with a new node built out of custom code.
17945 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
17946                                            SmallVectorImpl<SDValue>&Results,
17947                                            SelectionDAG &DAG) const {
17948   SDLoc dl(N);
17949   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17950   switch (N->getOpcode()) {
17951   default:
17952     llvm_unreachable("Do not know how to custom type legalize this operation!");
17953   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
17954   case X86ISD::FMINC:
17955   case X86ISD::FMIN:
17956   case X86ISD::FMAXC:
17957   case X86ISD::FMAX: {
17958     EVT VT = N->getValueType(0);
17959     if (VT != MVT::v2f32)
17960       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
17961     SDValue UNDEF = DAG.getUNDEF(VT);
17962     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17963                               N->getOperand(0), UNDEF);
17964     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17965                               N->getOperand(1), UNDEF);
17966     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
17967     return;
17968   }
17969   case ISD::SIGN_EXTEND_INREG:
17970   case ISD::ADDC:
17971   case ISD::ADDE:
17972   case ISD::SUBC:
17973   case ISD::SUBE:
17974     // We don't want to expand or promote these.
17975     return;
17976   case ISD::SDIV:
17977   case ISD::UDIV:
17978   case ISD::SREM:
17979   case ISD::UREM:
17980   case ISD::SDIVREM:
17981   case ISD::UDIVREM: {
17982     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
17983     Results.push_back(V);
17984     return;
17985   }
17986   case ISD::FP_TO_SINT:
17987     // FP_TO_INT*_IN_MEM is not legal for f16 inputs.  Do not convert
17988     // (FP_TO_SINT (load f16)) to FP_TO_INT*.
17989     if (N->getOperand(0).getValueType() == MVT::f16)
17990       break;
17991     // fallthrough
17992   case ISD::FP_TO_UINT: {
17993     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
17994
17995     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
17996       return;
17997
17998     std::pair<SDValue,SDValue> Vals =
17999         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
18000     SDValue FIST = Vals.first, StackSlot = Vals.second;
18001     if (FIST.getNode()) {
18002       EVT VT = N->getValueType(0);
18003       // Return a load from the stack slot.
18004       if (StackSlot.getNode())
18005         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
18006                                       MachinePointerInfo(),
18007                                       false, false, false, 0));
18008       else
18009         Results.push_back(FIST);
18010     }
18011     return;
18012   }
18013   case ISD::UINT_TO_FP: {
18014     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18015     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
18016         N->getValueType(0) != MVT::v2f32)
18017       return;
18018     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
18019                                  N->getOperand(0));
18020     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
18021                                      MVT::f64);
18022     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
18023     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
18024                              DAG.getBitcast(MVT::v2i64, VBias));
18025     Or = DAG.getBitcast(MVT::v2f64, Or);
18026     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
18027     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
18028     return;
18029   }
18030   case ISD::FP_ROUND: {
18031     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
18032         return;
18033     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
18034     Results.push_back(V);
18035     return;
18036   }
18037   case ISD::FP_EXTEND: {
18038     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
18039     // No other ValueType for FP_EXTEND should reach this point.
18040     assert(N->getValueType(0) == MVT::v2f32 &&
18041            "Do not know how to legalize this Node");
18042     return;
18043   }
18044   case ISD::INTRINSIC_W_CHAIN: {
18045     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
18046     switch (IntNo) {
18047     default : llvm_unreachable("Do not know how to custom type "
18048                                "legalize this intrinsic operation!");
18049     case Intrinsic::x86_rdtsc:
18050       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18051                                      Results);
18052     case Intrinsic::x86_rdtscp:
18053       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
18054                                      Results);
18055     case Intrinsic::x86_rdpmc:
18056       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
18057     }
18058   }
18059   case ISD::READCYCLECOUNTER: {
18060     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18061                                    Results);
18062   }
18063   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
18064     EVT T = N->getValueType(0);
18065     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
18066     bool Regs64bit = T == MVT::i128;
18067     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
18068     SDValue cpInL, cpInH;
18069     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18070                         DAG.getConstant(0, dl, HalfT));
18071     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18072                         DAG.getConstant(1, dl, HalfT));
18073     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
18074                              Regs64bit ? X86::RAX : X86::EAX,
18075                              cpInL, SDValue());
18076     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
18077                              Regs64bit ? X86::RDX : X86::EDX,
18078                              cpInH, cpInL.getValue(1));
18079     SDValue swapInL, swapInH;
18080     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18081                           DAG.getConstant(0, dl, HalfT));
18082     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18083                           DAG.getConstant(1, dl, HalfT));
18084     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
18085                                Regs64bit ? X86::RBX : X86::EBX,
18086                                swapInL, cpInH.getValue(1));
18087     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
18088                                Regs64bit ? X86::RCX : X86::ECX,
18089                                swapInH, swapInL.getValue(1));
18090     SDValue Ops[] = { swapInH.getValue(0),
18091                       N->getOperand(1),
18092                       swapInH.getValue(1) };
18093     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18094     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
18095     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
18096                                   X86ISD::LCMPXCHG8_DAG;
18097     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
18098     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
18099                                         Regs64bit ? X86::RAX : X86::EAX,
18100                                         HalfT, Result.getValue(1));
18101     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
18102                                         Regs64bit ? X86::RDX : X86::EDX,
18103                                         HalfT, cpOutL.getValue(2));
18104     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
18105
18106     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
18107                                         MVT::i32, cpOutH.getValue(2));
18108     SDValue Success =
18109         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
18110                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
18111     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
18112
18113     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
18114     Results.push_back(Success);
18115     Results.push_back(EFLAGS.getValue(1));
18116     return;
18117   }
18118   case ISD::ATOMIC_SWAP:
18119   case ISD::ATOMIC_LOAD_ADD:
18120   case ISD::ATOMIC_LOAD_SUB:
18121   case ISD::ATOMIC_LOAD_AND:
18122   case ISD::ATOMIC_LOAD_OR:
18123   case ISD::ATOMIC_LOAD_XOR:
18124   case ISD::ATOMIC_LOAD_NAND:
18125   case ISD::ATOMIC_LOAD_MIN:
18126   case ISD::ATOMIC_LOAD_MAX:
18127   case ISD::ATOMIC_LOAD_UMIN:
18128   case ISD::ATOMIC_LOAD_UMAX:
18129   case ISD::ATOMIC_LOAD: {
18130     // Delegate to generic TypeLegalization. Situations we can really handle
18131     // should have already been dealt with by AtomicExpandPass.cpp.
18132     break;
18133   }
18134   case ISD::BITCAST: {
18135     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18136     EVT DstVT = N->getValueType(0);
18137     EVT SrcVT = N->getOperand(0)->getValueType(0);
18138
18139     if (SrcVT != MVT::f64 ||
18140         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
18141       return;
18142
18143     unsigned NumElts = DstVT.getVectorNumElements();
18144     EVT SVT = DstVT.getVectorElementType();
18145     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18146     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
18147                                    MVT::v2f64, N->getOperand(0));
18148     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
18149
18150     if (ExperimentalVectorWideningLegalization) {
18151       // If we are legalizing vectors by widening, we already have the desired
18152       // legal vector type, just return it.
18153       Results.push_back(ToVecInt);
18154       return;
18155     }
18156
18157     SmallVector<SDValue, 8> Elts;
18158     for (unsigned i = 0, e = NumElts; i != e; ++i)
18159       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
18160                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
18161
18162     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
18163   }
18164   }
18165 }
18166
18167 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
18168   switch ((X86ISD::NodeType)Opcode) {
18169   case X86ISD::FIRST_NUMBER:       break;
18170   case X86ISD::BSF:                return "X86ISD::BSF";
18171   case X86ISD::BSR:                return "X86ISD::BSR";
18172   case X86ISD::SHLD:               return "X86ISD::SHLD";
18173   case X86ISD::SHRD:               return "X86ISD::SHRD";
18174   case X86ISD::FAND:               return "X86ISD::FAND";
18175   case X86ISD::FANDN:              return "X86ISD::FANDN";
18176   case X86ISD::FOR:                return "X86ISD::FOR";
18177   case X86ISD::FXOR:               return "X86ISD::FXOR";
18178   case X86ISD::FILD:               return "X86ISD::FILD";
18179   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
18180   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
18181   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
18182   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
18183   case X86ISD::FLD:                return "X86ISD::FLD";
18184   case X86ISD::FST:                return "X86ISD::FST";
18185   case X86ISD::CALL:               return "X86ISD::CALL";
18186   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
18187   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
18188   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
18189   case X86ISD::BT:                 return "X86ISD::BT";
18190   case X86ISD::CMP:                return "X86ISD::CMP";
18191   case X86ISD::COMI:               return "X86ISD::COMI";
18192   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
18193   case X86ISD::CMPM:               return "X86ISD::CMPM";
18194   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
18195   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
18196   case X86ISD::SETCC:              return "X86ISD::SETCC";
18197   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
18198   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
18199   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
18200   case X86ISD::CMOV:               return "X86ISD::CMOV";
18201   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
18202   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
18203   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
18204   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
18205   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
18206   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
18207   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
18208   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
18209   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
18210   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
18211   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
18212   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
18213   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
18214   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
18215   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
18216   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
18217   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
18218   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
18219   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
18220   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
18221   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
18222   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
18223   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
18224   case X86ISD::HADD:               return "X86ISD::HADD";
18225   case X86ISD::HSUB:               return "X86ISD::HSUB";
18226   case X86ISD::FHADD:              return "X86ISD::FHADD";
18227   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
18228   case X86ISD::UMAX:               return "X86ISD::UMAX";
18229   case X86ISD::UMIN:               return "X86ISD::UMIN";
18230   case X86ISD::SMAX:               return "X86ISD::SMAX";
18231   case X86ISD::SMIN:               return "X86ISD::SMIN";
18232   case X86ISD::FMAX:               return "X86ISD::FMAX";
18233   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
18234   case X86ISD::FMIN:               return "X86ISD::FMIN";
18235   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
18236   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
18237   case X86ISD::FMINC:              return "X86ISD::FMINC";
18238   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
18239   case X86ISD::FRCP:               return "X86ISD::FRCP";
18240   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
18241   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
18242   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
18243   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
18244   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
18245   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
18246   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
18247   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
18248   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
18249   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
18250   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
18251   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
18252   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
18253   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
18254   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
18255   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
18256   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
18257   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
18258   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
18259   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
18260   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
18261   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
18262   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
18263   case X86ISD::VSHL:               return "X86ISD::VSHL";
18264   case X86ISD::VSRL:               return "X86ISD::VSRL";
18265   case X86ISD::VSRA:               return "X86ISD::VSRA";
18266   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
18267   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
18268   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
18269   case X86ISD::CMPP:               return "X86ISD::CMPP";
18270   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
18271   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
18272   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
18273   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
18274   case X86ISD::ADD:                return "X86ISD::ADD";
18275   case X86ISD::SUB:                return "X86ISD::SUB";
18276   case X86ISD::ADC:                return "X86ISD::ADC";
18277   case X86ISD::SBB:                return "X86ISD::SBB";
18278   case X86ISD::SMUL:               return "X86ISD::SMUL";
18279   case X86ISD::UMUL:               return "X86ISD::UMUL";
18280   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
18281   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
18282   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
18283   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
18284   case X86ISD::INC:                return "X86ISD::INC";
18285   case X86ISD::DEC:                return "X86ISD::DEC";
18286   case X86ISD::OR:                 return "X86ISD::OR";
18287   case X86ISD::XOR:                return "X86ISD::XOR";
18288   case X86ISD::AND:                return "X86ISD::AND";
18289   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
18290   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
18291   case X86ISD::PTEST:              return "X86ISD::PTEST";
18292   case X86ISD::TESTP:              return "X86ISD::TESTP";
18293   case X86ISD::TESTM:              return "X86ISD::TESTM";
18294   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
18295   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
18296   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
18297   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
18298   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
18299   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
18300   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
18301   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
18302   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
18303   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
18304   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
18305   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
18306   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
18307   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
18308   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
18309   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
18310   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
18311   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
18312   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
18313   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
18314   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
18315   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
18316   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
18317   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
18318   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
18319   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
18320   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
18321   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
18322   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
18323   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
18324   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
18325   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
18326   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
18327   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
18328   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
18329   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
18330   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
18331   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
18332   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
18333   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
18334   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
18335   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
18336   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
18337   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
18338   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
18339   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
18340   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
18341   case X86ISD::SAHF:               return "X86ISD::SAHF";
18342   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
18343   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
18344   case X86ISD::FMADD:              return "X86ISD::FMADD";
18345   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
18346   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
18347   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
18348   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
18349   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
18350   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
18351   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
18352   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
18353   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
18354   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
18355   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
18356   case X86ISD::RNDSCALE:           return "X86ISD::RNDSCALE";
18357   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
18358   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
18359   case X86ISD::XTEST:              return "X86ISD::XTEST";
18360   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
18361   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
18362   case X86ISD::SELECT:             return "X86ISD::SELECT";
18363   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
18364   case X86ISD::RCP28:              return "X86ISD::RCP28";
18365   case X86ISD::EXP2:               return "X86ISD::EXP2";
18366   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
18367   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
18368   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
18369   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
18370   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
18371   case X86ISD::ADDS:               return "X86ISD::ADDS";
18372   case X86ISD::SUBS:               return "X86ISD::SUBS";
18373   }
18374   return nullptr;
18375 }
18376
18377 // isLegalAddressingMode - Return true if the addressing mode represented
18378 // by AM is legal for this target, for a load/store of the specified type.
18379 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
18380                                               Type *Ty,
18381                                               unsigned AS) const {
18382   // X86 supports extremely general addressing modes.
18383   CodeModel::Model M = getTargetMachine().getCodeModel();
18384   Reloc::Model R = getTargetMachine().getRelocationModel();
18385
18386   // X86 allows a sign-extended 32-bit immediate field as a displacement.
18387   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
18388     return false;
18389
18390   if (AM.BaseGV) {
18391     unsigned GVFlags =
18392       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
18393
18394     // If a reference to this global requires an extra load, we can't fold it.
18395     if (isGlobalStubReference(GVFlags))
18396       return false;
18397
18398     // If BaseGV requires a register for the PIC base, we cannot also have a
18399     // BaseReg specified.
18400     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
18401       return false;
18402
18403     // If lower 4G is not available, then we must use rip-relative addressing.
18404     if ((M != CodeModel::Small || R != Reloc::Static) &&
18405         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
18406       return false;
18407   }
18408
18409   switch (AM.Scale) {
18410   case 0:
18411   case 1:
18412   case 2:
18413   case 4:
18414   case 8:
18415     // These scales always work.
18416     break;
18417   case 3:
18418   case 5:
18419   case 9:
18420     // These scales are formed with basereg+scalereg.  Only accept if there is
18421     // no basereg yet.
18422     if (AM.HasBaseReg)
18423       return false;
18424     break;
18425   default:  // Other stuff never works.
18426     return false;
18427   }
18428
18429   return true;
18430 }
18431
18432 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
18433   unsigned Bits = Ty->getScalarSizeInBits();
18434
18435   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
18436   // particularly cheaper than those without.
18437   if (Bits == 8)
18438     return false;
18439
18440   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
18441   // variable shifts just as cheap as scalar ones.
18442   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
18443     return false;
18444
18445   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
18446   // fully general vector.
18447   return true;
18448 }
18449
18450 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
18451   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18452     return false;
18453   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
18454   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
18455   return NumBits1 > NumBits2;
18456 }
18457
18458 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
18459   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18460     return false;
18461
18462   if (!isTypeLegal(EVT::getEVT(Ty1)))
18463     return false;
18464
18465   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
18466
18467   // Assuming the caller doesn't have a zeroext or signext return parameter,
18468   // truncation all the way down to i1 is valid.
18469   return true;
18470 }
18471
18472 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
18473   return isInt<32>(Imm);
18474 }
18475
18476 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
18477   // Can also use sub to handle negated immediates.
18478   return isInt<32>(Imm);
18479 }
18480
18481 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
18482   if (!VT1.isInteger() || !VT2.isInteger())
18483     return false;
18484   unsigned NumBits1 = VT1.getSizeInBits();
18485   unsigned NumBits2 = VT2.getSizeInBits();
18486   return NumBits1 > NumBits2;
18487 }
18488
18489 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
18490   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18491   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
18492 }
18493
18494 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
18495   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18496   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
18497 }
18498
18499 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
18500   EVT VT1 = Val.getValueType();
18501   if (isZExtFree(VT1, VT2))
18502     return true;
18503
18504   if (Val.getOpcode() != ISD::LOAD)
18505     return false;
18506
18507   if (!VT1.isSimple() || !VT1.isInteger() ||
18508       !VT2.isSimple() || !VT2.isInteger())
18509     return false;
18510
18511   switch (VT1.getSimpleVT().SimpleTy) {
18512   default: break;
18513   case MVT::i8:
18514   case MVT::i16:
18515   case MVT::i32:
18516     // X86 has 8, 16, and 32-bit zero-extending loads.
18517     return true;
18518   }
18519
18520   return false;
18521 }
18522
18523 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
18524
18525 bool
18526 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
18527   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
18528     return false;
18529
18530   VT = VT.getScalarType();
18531
18532   if (!VT.isSimple())
18533     return false;
18534
18535   switch (VT.getSimpleVT().SimpleTy) {
18536   case MVT::f32:
18537   case MVT::f64:
18538     return true;
18539   default:
18540     break;
18541   }
18542
18543   return false;
18544 }
18545
18546 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
18547   // i16 instructions are longer (0x66 prefix) and potentially slower.
18548   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
18549 }
18550
18551 /// isShuffleMaskLegal - Targets can use this to indicate that they only
18552 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
18553 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
18554 /// are assumed to be legal.
18555 bool
18556 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
18557                                       EVT VT) const {
18558   if (!VT.isSimple())
18559     return false;
18560
18561   // Not for i1 vectors
18562   if (VT.getScalarType() == MVT::i1)
18563     return false;
18564
18565   // Very little shuffling can be done for 64-bit vectors right now.
18566   if (VT.getSizeInBits() == 64)
18567     return false;
18568
18569   // We only care that the types being shuffled are legal. The lowering can
18570   // handle any possible shuffle mask that results.
18571   return isTypeLegal(VT.getSimpleVT());
18572 }
18573
18574 bool
18575 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
18576                                           EVT VT) const {
18577   // Just delegate to the generic legality, clear masks aren't special.
18578   return isShuffleMaskLegal(Mask, VT);
18579 }
18580
18581 //===----------------------------------------------------------------------===//
18582 //                           X86 Scheduler Hooks
18583 //===----------------------------------------------------------------------===//
18584
18585 /// Utility function to emit xbegin specifying the start of an RTM region.
18586 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
18587                                      const TargetInstrInfo *TII) {
18588   DebugLoc DL = MI->getDebugLoc();
18589
18590   const BasicBlock *BB = MBB->getBasicBlock();
18591   MachineFunction::iterator I = MBB;
18592   ++I;
18593
18594   // For the v = xbegin(), we generate
18595   //
18596   // thisMBB:
18597   //  xbegin sinkMBB
18598   //
18599   // mainMBB:
18600   //  eax = -1
18601   //
18602   // sinkMBB:
18603   //  v = eax
18604
18605   MachineBasicBlock *thisMBB = MBB;
18606   MachineFunction *MF = MBB->getParent();
18607   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18608   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18609   MF->insert(I, mainMBB);
18610   MF->insert(I, sinkMBB);
18611
18612   // Transfer the remainder of BB and its successor edges to sinkMBB.
18613   sinkMBB->splice(sinkMBB->begin(), MBB,
18614                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18615   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18616
18617   // thisMBB:
18618   //  xbegin sinkMBB
18619   //  # fallthrough to mainMBB
18620   //  # abortion to sinkMBB
18621   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
18622   thisMBB->addSuccessor(mainMBB);
18623   thisMBB->addSuccessor(sinkMBB);
18624
18625   // mainMBB:
18626   //  EAX = -1
18627   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
18628   mainMBB->addSuccessor(sinkMBB);
18629
18630   // sinkMBB:
18631   // EAX is live into the sinkMBB
18632   sinkMBB->addLiveIn(X86::EAX);
18633   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18634           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18635     .addReg(X86::EAX);
18636
18637   MI->eraseFromParent();
18638   return sinkMBB;
18639 }
18640
18641 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
18642 // or XMM0_V32I8 in AVX all of this code can be replaced with that
18643 // in the .td file.
18644 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
18645                                        const TargetInstrInfo *TII) {
18646   unsigned Opc;
18647   switch (MI->getOpcode()) {
18648   default: llvm_unreachable("illegal opcode!");
18649   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
18650   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
18651   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
18652   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
18653   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
18654   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
18655   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
18656   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
18657   }
18658
18659   DebugLoc dl = MI->getDebugLoc();
18660   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18661
18662   unsigned NumArgs = MI->getNumOperands();
18663   for (unsigned i = 1; i < NumArgs; ++i) {
18664     MachineOperand &Op = MI->getOperand(i);
18665     if (!(Op.isReg() && Op.isImplicit()))
18666       MIB.addOperand(Op);
18667   }
18668   if (MI->hasOneMemOperand())
18669     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18670
18671   BuildMI(*BB, MI, dl,
18672     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18673     .addReg(X86::XMM0);
18674
18675   MI->eraseFromParent();
18676   return BB;
18677 }
18678
18679 // FIXME: Custom handling because TableGen doesn't support multiple implicit
18680 // defs in an instruction pattern
18681 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
18682                                        const TargetInstrInfo *TII) {
18683   unsigned Opc;
18684   switch (MI->getOpcode()) {
18685   default: llvm_unreachable("illegal opcode!");
18686   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
18687   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
18688   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
18689   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
18690   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
18691   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
18692   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
18693   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
18694   }
18695
18696   DebugLoc dl = MI->getDebugLoc();
18697   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18698
18699   unsigned NumArgs = MI->getNumOperands(); // remove the results
18700   for (unsigned i = 1; i < NumArgs; ++i) {
18701     MachineOperand &Op = MI->getOperand(i);
18702     if (!(Op.isReg() && Op.isImplicit()))
18703       MIB.addOperand(Op);
18704   }
18705   if (MI->hasOneMemOperand())
18706     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18707
18708   BuildMI(*BB, MI, dl,
18709     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18710     .addReg(X86::ECX);
18711
18712   MI->eraseFromParent();
18713   return BB;
18714 }
18715
18716 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
18717                                       const X86Subtarget *Subtarget) {
18718   DebugLoc dl = MI->getDebugLoc();
18719   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18720   // Address into RAX/EAX, other two args into ECX, EDX.
18721   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
18722   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
18723   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
18724   for (int i = 0; i < X86::AddrNumOperands; ++i)
18725     MIB.addOperand(MI->getOperand(i));
18726
18727   unsigned ValOps = X86::AddrNumOperands;
18728   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
18729     .addReg(MI->getOperand(ValOps).getReg());
18730   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
18731     .addReg(MI->getOperand(ValOps+1).getReg());
18732
18733   // The instruction doesn't actually take any operands though.
18734   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
18735
18736   MI->eraseFromParent(); // The pseudo is gone now.
18737   return BB;
18738 }
18739
18740 MachineBasicBlock *
18741 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
18742                                                  MachineBasicBlock *MBB) const {
18743   // Emit va_arg instruction on X86-64.
18744
18745   // Operands to this pseudo-instruction:
18746   // 0  ) Output        : destination address (reg)
18747   // 1-5) Input         : va_list address (addr, i64mem)
18748   // 6  ) ArgSize       : Size (in bytes) of vararg type
18749   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
18750   // 8  ) Align         : Alignment of type
18751   // 9  ) EFLAGS (implicit-def)
18752
18753   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
18754   static_assert(X86::AddrNumOperands == 5,
18755                 "VAARG_64 assumes 5 address operands");
18756
18757   unsigned DestReg = MI->getOperand(0).getReg();
18758   MachineOperand &Base = MI->getOperand(1);
18759   MachineOperand &Scale = MI->getOperand(2);
18760   MachineOperand &Index = MI->getOperand(3);
18761   MachineOperand &Disp = MI->getOperand(4);
18762   MachineOperand &Segment = MI->getOperand(5);
18763   unsigned ArgSize = MI->getOperand(6).getImm();
18764   unsigned ArgMode = MI->getOperand(7).getImm();
18765   unsigned Align = MI->getOperand(8).getImm();
18766
18767   // Memory Reference
18768   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
18769   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18770   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18771
18772   // Machine Information
18773   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18774   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
18775   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
18776   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
18777   DebugLoc DL = MI->getDebugLoc();
18778
18779   // struct va_list {
18780   //   i32   gp_offset
18781   //   i32   fp_offset
18782   //   i64   overflow_area (address)
18783   //   i64   reg_save_area (address)
18784   // }
18785   // sizeof(va_list) = 24
18786   // alignment(va_list) = 8
18787
18788   unsigned TotalNumIntRegs = 6;
18789   unsigned TotalNumXMMRegs = 8;
18790   bool UseGPOffset = (ArgMode == 1);
18791   bool UseFPOffset = (ArgMode == 2);
18792   unsigned MaxOffset = TotalNumIntRegs * 8 +
18793                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
18794
18795   /* Align ArgSize to a multiple of 8 */
18796   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
18797   bool NeedsAlign = (Align > 8);
18798
18799   MachineBasicBlock *thisMBB = MBB;
18800   MachineBasicBlock *overflowMBB;
18801   MachineBasicBlock *offsetMBB;
18802   MachineBasicBlock *endMBB;
18803
18804   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
18805   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
18806   unsigned OffsetReg = 0;
18807
18808   if (!UseGPOffset && !UseFPOffset) {
18809     // If we only pull from the overflow region, we don't create a branch.
18810     // We don't need to alter control flow.
18811     OffsetDestReg = 0; // unused
18812     OverflowDestReg = DestReg;
18813
18814     offsetMBB = nullptr;
18815     overflowMBB = thisMBB;
18816     endMBB = thisMBB;
18817   } else {
18818     // First emit code to check if gp_offset (or fp_offset) is below the bound.
18819     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
18820     // If not, pull from overflow_area. (branch to overflowMBB)
18821     //
18822     //       thisMBB
18823     //         |     .
18824     //         |        .
18825     //     offsetMBB   overflowMBB
18826     //         |        .
18827     //         |     .
18828     //        endMBB
18829
18830     // Registers for the PHI in endMBB
18831     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
18832     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
18833
18834     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18835     MachineFunction *MF = MBB->getParent();
18836     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18837     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18838     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18839
18840     MachineFunction::iterator MBBIter = MBB;
18841     ++MBBIter;
18842
18843     // Insert the new basic blocks
18844     MF->insert(MBBIter, offsetMBB);
18845     MF->insert(MBBIter, overflowMBB);
18846     MF->insert(MBBIter, endMBB);
18847
18848     // Transfer the remainder of MBB and its successor edges to endMBB.
18849     endMBB->splice(endMBB->begin(), thisMBB,
18850                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
18851     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
18852
18853     // Make offsetMBB and overflowMBB successors of thisMBB
18854     thisMBB->addSuccessor(offsetMBB);
18855     thisMBB->addSuccessor(overflowMBB);
18856
18857     // endMBB is a successor of both offsetMBB and overflowMBB
18858     offsetMBB->addSuccessor(endMBB);
18859     overflowMBB->addSuccessor(endMBB);
18860
18861     // Load the offset value into a register
18862     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18863     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
18864       .addOperand(Base)
18865       .addOperand(Scale)
18866       .addOperand(Index)
18867       .addDisp(Disp, UseFPOffset ? 4 : 0)
18868       .addOperand(Segment)
18869       .setMemRefs(MMOBegin, MMOEnd);
18870
18871     // Check if there is enough room left to pull this argument.
18872     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
18873       .addReg(OffsetReg)
18874       .addImm(MaxOffset + 8 - ArgSizeA8);
18875
18876     // Branch to "overflowMBB" if offset >= max
18877     // Fall through to "offsetMBB" otherwise
18878     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
18879       .addMBB(overflowMBB);
18880   }
18881
18882   // In offsetMBB, emit code to use the reg_save_area.
18883   if (offsetMBB) {
18884     assert(OffsetReg != 0);
18885
18886     // Read the reg_save_area address.
18887     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
18888     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
18889       .addOperand(Base)
18890       .addOperand(Scale)
18891       .addOperand(Index)
18892       .addDisp(Disp, 16)
18893       .addOperand(Segment)
18894       .setMemRefs(MMOBegin, MMOEnd);
18895
18896     // Zero-extend the offset
18897     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
18898       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
18899         .addImm(0)
18900         .addReg(OffsetReg)
18901         .addImm(X86::sub_32bit);
18902
18903     // Add the offset to the reg_save_area to get the final address.
18904     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
18905       .addReg(OffsetReg64)
18906       .addReg(RegSaveReg);
18907
18908     // Compute the offset for the next argument
18909     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18910     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
18911       .addReg(OffsetReg)
18912       .addImm(UseFPOffset ? 16 : 8);
18913
18914     // Store it back into the va_list.
18915     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
18916       .addOperand(Base)
18917       .addOperand(Scale)
18918       .addOperand(Index)
18919       .addDisp(Disp, UseFPOffset ? 4 : 0)
18920       .addOperand(Segment)
18921       .addReg(NextOffsetReg)
18922       .setMemRefs(MMOBegin, MMOEnd);
18923
18924     // Jump to endMBB
18925     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
18926       .addMBB(endMBB);
18927   }
18928
18929   //
18930   // Emit code to use overflow area
18931   //
18932
18933   // Load the overflow_area address into a register.
18934   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
18935   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
18936     .addOperand(Base)
18937     .addOperand(Scale)
18938     .addOperand(Index)
18939     .addDisp(Disp, 8)
18940     .addOperand(Segment)
18941     .setMemRefs(MMOBegin, MMOEnd);
18942
18943   // If we need to align it, do so. Otherwise, just copy the address
18944   // to OverflowDestReg.
18945   if (NeedsAlign) {
18946     // Align the overflow address
18947     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
18948     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
18949
18950     // aligned_addr = (addr + (align-1)) & ~(align-1)
18951     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
18952       .addReg(OverflowAddrReg)
18953       .addImm(Align-1);
18954
18955     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
18956       .addReg(TmpReg)
18957       .addImm(~(uint64_t)(Align-1));
18958   } else {
18959     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
18960       .addReg(OverflowAddrReg);
18961   }
18962
18963   // Compute the next overflow address after this argument.
18964   // (the overflow address should be kept 8-byte aligned)
18965   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
18966   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
18967     .addReg(OverflowDestReg)
18968     .addImm(ArgSizeA8);
18969
18970   // Store the new overflow address.
18971   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
18972     .addOperand(Base)
18973     .addOperand(Scale)
18974     .addOperand(Index)
18975     .addDisp(Disp, 8)
18976     .addOperand(Segment)
18977     .addReg(NextAddrReg)
18978     .setMemRefs(MMOBegin, MMOEnd);
18979
18980   // If we branched, emit the PHI to the front of endMBB.
18981   if (offsetMBB) {
18982     BuildMI(*endMBB, endMBB->begin(), DL,
18983             TII->get(X86::PHI), DestReg)
18984       .addReg(OffsetDestReg).addMBB(offsetMBB)
18985       .addReg(OverflowDestReg).addMBB(overflowMBB);
18986   }
18987
18988   // Erase the pseudo instruction
18989   MI->eraseFromParent();
18990
18991   return endMBB;
18992 }
18993
18994 MachineBasicBlock *
18995 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
18996                                                  MachineInstr *MI,
18997                                                  MachineBasicBlock *MBB) const {
18998   // Emit code to save XMM registers to the stack. The ABI says that the
18999   // number of registers to save is given in %al, so it's theoretically
19000   // possible to do an indirect jump trick to avoid saving all of them,
19001   // however this code takes a simpler approach and just executes all
19002   // of the stores if %al is non-zero. It's less code, and it's probably
19003   // easier on the hardware branch predictor, and stores aren't all that
19004   // expensive anyway.
19005
19006   // Create the new basic blocks. One block contains all the XMM stores,
19007   // and one block is the final destination regardless of whether any
19008   // stores were performed.
19009   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
19010   MachineFunction *F = MBB->getParent();
19011   MachineFunction::iterator MBBIter = MBB;
19012   ++MBBIter;
19013   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
19014   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
19015   F->insert(MBBIter, XMMSaveMBB);
19016   F->insert(MBBIter, EndMBB);
19017
19018   // Transfer the remainder of MBB and its successor edges to EndMBB.
19019   EndMBB->splice(EndMBB->begin(), MBB,
19020                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19021   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
19022
19023   // The original block will now fall through to the XMM save block.
19024   MBB->addSuccessor(XMMSaveMBB);
19025   // The XMMSaveMBB will fall through to the end block.
19026   XMMSaveMBB->addSuccessor(EndMBB);
19027
19028   // Now add the instructions.
19029   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19030   DebugLoc DL = MI->getDebugLoc();
19031
19032   unsigned CountReg = MI->getOperand(0).getReg();
19033   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
19034   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
19035
19036   if (!Subtarget->isTargetWin64()) {
19037     // If %al is 0, branch around the XMM save block.
19038     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
19039     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
19040     MBB->addSuccessor(EndMBB);
19041   }
19042
19043   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
19044   // that was just emitted, but clearly shouldn't be "saved".
19045   assert((MI->getNumOperands() <= 3 ||
19046           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
19047           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
19048          && "Expected last argument to be EFLAGS");
19049   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
19050   // In the XMM save block, save all the XMM argument registers.
19051   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
19052     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
19053     MachineMemOperand *MMO =
19054       F->getMachineMemOperand(
19055           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
19056         MachineMemOperand::MOStore,
19057         /*Size=*/16, /*Align=*/16);
19058     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
19059       .addFrameIndex(RegSaveFrameIndex)
19060       .addImm(/*Scale=*/1)
19061       .addReg(/*IndexReg=*/0)
19062       .addImm(/*Disp=*/Offset)
19063       .addReg(/*Segment=*/0)
19064       .addReg(MI->getOperand(i).getReg())
19065       .addMemOperand(MMO);
19066   }
19067
19068   MI->eraseFromParent();   // The pseudo instruction is gone now.
19069
19070   return EndMBB;
19071 }
19072
19073 // The EFLAGS operand of SelectItr might be missing a kill marker
19074 // because there were multiple uses of EFLAGS, and ISel didn't know
19075 // which to mark. Figure out whether SelectItr should have had a
19076 // kill marker, and set it if it should. Returns the correct kill
19077 // marker value.
19078 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
19079                                      MachineBasicBlock* BB,
19080                                      const TargetRegisterInfo* TRI) {
19081   // Scan forward through BB for a use/def of EFLAGS.
19082   MachineBasicBlock::iterator miI(std::next(SelectItr));
19083   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
19084     const MachineInstr& mi = *miI;
19085     if (mi.readsRegister(X86::EFLAGS))
19086       return false;
19087     if (mi.definesRegister(X86::EFLAGS))
19088       break; // Should have kill-flag - update below.
19089   }
19090
19091   // If we hit the end of the block, check whether EFLAGS is live into a
19092   // successor.
19093   if (miI == BB->end()) {
19094     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
19095                                           sEnd = BB->succ_end();
19096          sItr != sEnd; ++sItr) {
19097       MachineBasicBlock* succ = *sItr;
19098       if (succ->isLiveIn(X86::EFLAGS))
19099         return false;
19100     }
19101   }
19102
19103   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
19104   // out. SelectMI should have a kill flag on EFLAGS.
19105   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
19106   return true;
19107 }
19108
19109 MachineBasicBlock *
19110 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
19111                                      MachineBasicBlock *BB) const {
19112   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19113   DebugLoc DL = MI->getDebugLoc();
19114
19115   // To "insert" a SELECT_CC instruction, we actually have to insert the
19116   // diamond control-flow pattern.  The incoming instruction knows the
19117   // destination vreg to set, the condition code register to branch on, the
19118   // true/false values to select between, and a branch opcode to use.
19119   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19120   MachineFunction::iterator It = BB;
19121   ++It;
19122
19123   //  thisMBB:
19124   //  ...
19125   //   TrueVal = ...
19126   //   cmpTY ccX, r1, r2
19127   //   bCC copy1MBB
19128   //   fallthrough --> copy0MBB
19129   MachineBasicBlock *thisMBB = BB;
19130   MachineFunction *F = BB->getParent();
19131
19132   // We also lower double CMOVs:
19133   //   (CMOV (CMOV F, T, cc1), T, cc2)
19134   // to two successives branches.  For that, we look for another CMOV as the
19135   // following instruction.
19136   //
19137   // Without this, we would add a PHI between the two jumps, which ends up
19138   // creating a few copies all around. For instance, for
19139   //
19140   //    (sitofp (zext (fcmp une)))
19141   //
19142   // we would generate:
19143   //
19144   //         ucomiss %xmm1, %xmm0
19145   //         movss  <1.0f>, %xmm0
19146   //         movaps  %xmm0, %xmm1
19147   //         jne     .LBB5_2
19148   //         xorps   %xmm1, %xmm1
19149   // .LBB5_2:
19150   //         jp      .LBB5_4
19151   //         movaps  %xmm1, %xmm0
19152   // .LBB5_4:
19153   //         retq
19154   //
19155   // because this custom-inserter would have generated:
19156   //
19157   //   A
19158   //   | \
19159   //   |  B
19160   //   | /
19161   //   C
19162   //   | \
19163   //   |  D
19164   //   | /
19165   //   E
19166   //
19167   // A: X = ...; Y = ...
19168   // B: empty
19169   // C: Z = PHI [X, A], [Y, B]
19170   // D: empty
19171   // E: PHI [X, C], [Z, D]
19172   //
19173   // If we lower both CMOVs in a single step, we can instead generate:
19174   //
19175   //   A
19176   //   | \
19177   //   |  C
19178   //   | /|
19179   //   |/ |
19180   //   |  |
19181   //   |  D
19182   //   | /
19183   //   E
19184   //
19185   // A: X = ...; Y = ...
19186   // D: empty
19187   // E: PHI [X, A], [X, C], [Y, D]
19188   //
19189   // Which, in our sitofp/fcmp example, gives us something like:
19190   //
19191   //         ucomiss %xmm1, %xmm0
19192   //         movss  <1.0f>, %xmm0
19193   //         jne     .LBB5_4
19194   //         jp      .LBB5_4
19195   //         xorps   %xmm0, %xmm0
19196   // .LBB5_4:
19197   //         retq
19198   //
19199   MachineInstr *NextCMOV = nullptr;
19200   MachineBasicBlock::iterator NextMIIt =
19201       std::next(MachineBasicBlock::iterator(MI));
19202   if (NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
19203       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
19204       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg())
19205     NextCMOV = &*NextMIIt;
19206
19207   MachineBasicBlock *jcc1MBB = nullptr;
19208
19209   // If we have a double CMOV, we lower it to two successive branches to
19210   // the same block.  EFLAGS is used by both, so mark it as live in the second.
19211   if (NextCMOV) {
19212     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
19213     F->insert(It, jcc1MBB);
19214     jcc1MBB->addLiveIn(X86::EFLAGS);
19215   }
19216
19217   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
19218   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
19219   F->insert(It, copy0MBB);
19220   F->insert(It, sinkMBB);
19221
19222   // If the EFLAGS register isn't dead in the terminator, then claim that it's
19223   // live into the sink and copy blocks.
19224   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
19225
19226   MachineInstr *LastEFLAGSUser = NextCMOV ? NextCMOV : MI;
19227   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
19228       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
19229     copy0MBB->addLiveIn(X86::EFLAGS);
19230     sinkMBB->addLiveIn(X86::EFLAGS);
19231   }
19232
19233   // Transfer the remainder of BB and its successor edges to sinkMBB.
19234   sinkMBB->splice(sinkMBB->begin(), BB,
19235                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
19236   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
19237
19238   // Add the true and fallthrough blocks as its successors.
19239   if (NextCMOV) {
19240     // The fallthrough block may be jcc1MBB, if we have a double CMOV.
19241     BB->addSuccessor(jcc1MBB);
19242
19243     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
19244     // jump to the sinkMBB.
19245     jcc1MBB->addSuccessor(copy0MBB);
19246     jcc1MBB->addSuccessor(sinkMBB);
19247   } else {
19248     BB->addSuccessor(copy0MBB);
19249   }
19250
19251   // The true block target of the first (or only) branch is always sinkMBB.
19252   BB->addSuccessor(sinkMBB);
19253
19254   // Create the conditional branch instruction.
19255   unsigned Opc =
19256     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
19257   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
19258
19259   if (NextCMOV) {
19260     unsigned Opc2 = X86::GetCondBranchFromCond(
19261         (X86::CondCode)NextCMOV->getOperand(3).getImm());
19262     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
19263   }
19264
19265   //  copy0MBB:
19266   //   %FalseValue = ...
19267   //   # fallthrough to sinkMBB
19268   copy0MBB->addSuccessor(sinkMBB);
19269
19270   //  sinkMBB:
19271   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
19272   //  ...
19273   MachineInstrBuilder MIB =
19274       BuildMI(*sinkMBB, sinkMBB->begin(), DL, TII->get(X86::PHI),
19275               MI->getOperand(0).getReg())
19276           .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
19277           .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
19278
19279   // If we have a double CMOV, the second Jcc provides the same incoming
19280   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
19281   if (NextCMOV) {
19282     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
19283     // Copy the PHI result to the register defined by the second CMOV.
19284     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
19285             DL, TII->get(TargetOpcode::COPY), NextCMOV->getOperand(0).getReg())
19286         .addReg(MI->getOperand(0).getReg());
19287     NextCMOV->eraseFromParent();
19288   }
19289
19290   MI->eraseFromParent();   // The pseudo instruction is gone now.
19291   return sinkMBB;
19292 }
19293
19294 MachineBasicBlock *
19295 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
19296                                         MachineBasicBlock *BB) const {
19297   MachineFunction *MF = BB->getParent();
19298   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19299   DebugLoc DL = MI->getDebugLoc();
19300   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19301
19302   assert(MF->shouldSplitStack());
19303
19304   const bool Is64Bit = Subtarget->is64Bit();
19305   const bool IsLP64 = Subtarget->isTarget64BitLP64();
19306
19307   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
19308   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
19309
19310   // BB:
19311   //  ... [Till the alloca]
19312   // If stacklet is not large enough, jump to mallocMBB
19313   //
19314   // bumpMBB:
19315   //  Allocate by subtracting from RSP
19316   //  Jump to continueMBB
19317   //
19318   // mallocMBB:
19319   //  Allocate by call to runtime
19320   //
19321   // continueMBB:
19322   //  ...
19323   //  [rest of original BB]
19324   //
19325
19326   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19327   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19328   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19329
19330   MachineRegisterInfo &MRI = MF->getRegInfo();
19331   const TargetRegisterClass *AddrRegClass =
19332     getRegClassFor(getPointerTy());
19333
19334   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19335     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19336     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
19337     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
19338     sizeVReg = MI->getOperand(1).getReg(),
19339     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
19340
19341   MachineFunction::iterator MBBIter = BB;
19342   ++MBBIter;
19343
19344   MF->insert(MBBIter, bumpMBB);
19345   MF->insert(MBBIter, mallocMBB);
19346   MF->insert(MBBIter, continueMBB);
19347
19348   continueMBB->splice(continueMBB->begin(), BB,
19349                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
19350   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
19351
19352   // Add code to the main basic block to check if the stack limit has been hit,
19353   // and if so, jump to mallocMBB otherwise to bumpMBB.
19354   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
19355   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
19356     .addReg(tmpSPVReg).addReg(sizeVReg);
19357   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
19358     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
19359     .addReg(SPLimitVReg);
19360   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
19361
19362   // bumpMBB simply decreases the stack pointer, since we know the current
19363   // stacklet has enough space.
19364   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
19365     .addReg(SPLimitVReg);
19366   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
19367     .addReg(SPLimitVReg);
19368   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19369
19370   // Calls into a routine in libgcc to allocate more space from the heap.
19371   const uint32_t *RegMask =
19372       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
19373   if (IsLP64) {
19374     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
19375       .addReg(sizeVReg);
19376     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19377       .addExternalSymbol("__morestack_allocate_stack_space")
19378       .addRegMask(RegMask)
19379       .addReg(X86::RDI, RegState::Implicit)
19380       .addReg(X86::RAX, RegState::ImplicitDefine);
19381   } else if (Is64Bit) {
19382     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
19383       .addReg(sizeVReg);
19384     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19385       .addExternalSymbol("__morestack_allocate_stack_space")
19386       .addRegMask(RegMask)
19387       .addReg(X86::EDI, RegState::Implicit)
19388       .addReg(X86::EAX, RegState::ImplicitDefine);
19389   } else {
19390     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
19391       .addImm(12);
19392     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
19393     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
19394       .addExternalSymbol("__morestack_allocate_stack_space")
19395       .addRegMask(RegMask)
19396       .addReg(X86::EAX, RegState::ImplicitDefine);
19397   }
19398
19399   if (!Is64Bit)
19400     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
19401       .addImm(16);
19402
19403   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
19404     .addReg(IsLP64 ? X86::RAX : X86::EAX);
19405   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19406
19407   // Set up the CFG correctly.
19408   BB->addSuccessor(bumpMBB);
19409   BB->addSuccessor(mallocMBB);
19410   mallocMBB->addSuccessor(continueMBB);
19411   bumpMBB->addSuccessor(continueMBB);
19412
19413   // Take care of the PHI nodes.
19414   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
19415           MI->getOperand(0).getReg())
19416     .addReg(mallocPtrVReg).addMBB(mallocMBB)
19417     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
19418
19419   // Delete the original pseudo instruction.
19420   MI->eraseFromParent();
19421
19422   // And we're done.
19423   return continueMBB;
19424 }
19425
19426 MachineBasicBlock *
19427 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
19428                                         MachineBasicBlock *BB) const {
19429   DebugLoc DL = MI->getDebugLoc();
19430
19431   assert(!Subtarget->isTargetMachO());
19432
19433   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
19434
19435   MI->eraseFromParent();   // The pseudo instruction is gone now.
19436   return BB;
19437 }
19438
19439 MachineBasicBlock *
19440 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
19441                                       MachineBasicBlock *BB) const {
19442   // This is pretty easy.  We're taking the value that we received from
19443   // our load from the relocation, sticking it in either RDI (x86-64)
19444   // or EAX and doing an indirect call.  The return value will then
19445   // be in the normal return register.
19446   MachineFunction *F = BB->getParent();
19447   const X86InstrInfo *TII = Subtarget->getInstrInfo();
19448   DebugLoc DL = MI->getDebugLoc();
19449
19450   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
19451   assert(MI->getOperand(3).isGlobal() && "This should be a global");
19452
19453   // Get a register mask for the lowered call.
19454   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
19455   // proper register mask.
19456   const uint32_t *RegMask =
19457       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
19458   if (Subtarget->is64Bit()) {
19459     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19460                                       TII->get(X86::MOV64rm), X86::RDI)
19461     .addReg(X86::RIP)
19462     .addImm(0).addReg(0)
19463     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19464                       MI->getOperand(3).getTargetFlags())
19465     .addReg(0);
19466     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
19467     addDirectMem(MIB, X86::RDI);
19468     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
19469   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
19470     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19471                                       TII->get(X86::MOV32rm), X86::EAX)
19472     .addReg(0)
19473     .addImm(0).addReg(0)
19474     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19475                       MI->getOperand(3).getTargetFlags())
19476     .addReg(0);
19477     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19478     addDirectMem(MIB, X86::EAX);
19479     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19480   } else {
19481     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19482                                       TII->get(X86::MOV32rm), X86::EAX)
19483     .addReg(TII->getGlobalBaseReg(F))
19484     .addImm(0).addReg(0)
19485     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19486                       MI->getOperand(3).getTargetFlags())
19487     .addReg(0);
19488     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19489     addDirectMem(MIB, X86::EAX);
19490     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19491   }
19492
19493   MI->eraseFromParent(); // The pseudo instruction is gone now.
19494   return BB;
19495 }
19496
19497 MachineBasicBlock *
19498 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
19499                                     MachineBasicBlock *MBB) const {
19500   DebugLoc DL = MI->getDebugLoc();
19501   MachineFunction *MF = MBB->getParent();
19502   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19503   MachineRegisterInfo &MRI = MF->getRegInfo();
19504
19505   const BasicBlock *BB = MBB->getBasicBlock();
19506   MachineFunction::iterator I = MBB;
19507   ++I;
19508
19509   // Memory Reference
19510   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19511   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19512
19513   unsigned DstReg;
19514   unsigned MemOpndSlot = 0;
19515
19516   unsigned CurOp = 0;
19517
19518   DstReg = MI->getOperand(CurOp++).getReg();
19519   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
19520   assert(RC->hasType(MVT::i32) && "Invalid destination!");
19521   unsigned mainDstReg = MRI.createVirtualRegister(RC);
19522   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
19523
19524   MemOpndSlot = CurOp;
19525
19526   MVT PVT = getPointerTy();
19527   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19528          "Invalid Pointer Size!");
19529
19530   // For v = setjmp(buf), we generate
19531   //
19532   // thisMBB:
19533   //  buf[LabelOffset] = restoreMBB
19534   //  SjLjSetup restoreMBB
19535   //
19536   // mainMBB:
19537   //  v_main = 0
19538   //
19539   // sinkMBB:
19540   //  v = phi(main, restore)
19541   //
19542   // restoreMBB:
19543   //  if base pointer being used, load it from frame
19544   //  v_restore = 1
19545
19546   MachineBasicBlock *thisMBB = MBB;
19547   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
19548   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
19549   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
19550   MF->insert(I, mainMBB);
19551   MF->insert(I, sinkMBB);
19552   MF->push_back(restoreMBB);
19553
19554   MachineInstrBuilder MIB;
19555
19556   // Transfer the remainder of BB and its successor edges to sinkMBB.
19557   sinkMBB->splice(sinkMBB->begin(), MBB,
19558                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19559   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
19560
19561   // thisMBB:
19562   unsigned PtrStoreOpc = 0;
19563   unsigned LabelReg = 0;
19564   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19565   Reloc::Model RM = MF->getTarget().getRelocationModel();
19566   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
19567                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
19568
19569   // Prepare IP either in reg or imm.
19570   if (!UseImmLabel) {
19571     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
19572     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
19573     LabelReg = MRI.createVirtualRegister(PtrRC);
19574     if (Subtarget->is64Bit()) {
19575       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
19576               .addReg(X86::RIP)
19577               .addImm(0)
19578               .addReg(0)
19579               .addMBB(restoreMBB)
19580               .addReg(0);
19581     } else {
19582       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
19583       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
19584               .addReg(XII->getGlobalBaseReg(MF))
19585               .addImm(0)
19586               .addReg(0)
19587               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
19588               .addReg(0);
19589     }
19590   } else
19591     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
19592   // Store IP
19593   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
19594   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19595     if (i == X86::AddrDisp)
19596       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
19597     else
19598       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
19599   }
19600   if (!UseImmLabel)
19601     MIB.addReg(LabelReg);
19602   else
19603     MIB.addMBB(restoreMBB);
19604   MIB.setMemRefs(MMOBegin, MMOEnd);
19605   // Setup
19606   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
19607           .addMBB(restoreMBB);
19608
19609   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19610   MIB.addRegMask(RegInfo->getNoPreservedMask());
19611   thisMBB->addSuccessor(mainMBB);
19612   thisMBB->addSuccessor(restoreMBB);
19613
19614   // mainMBB:
19615   //  EAX = 0
19616   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
19617   mainMBB->addSuccessor(sinkMBB);
19618
19619   // sinkMBB:
19620   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
19621           TII->get(X86::PHI), DstReg)
19622     .addReg(mainDstReg).addMBB(mainMBB)
19623     .addReg(restoreDstReg).addMBB(restoreMBB);
19624
19625   // restoreMBB:
19626   if (RegInfo->hasBasePointer(*MF)) {
19627     const bool Uses64BitFramePtr =
19628         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
19629     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
19630     X86FI->setRestoreBasePointer(MF);
19631     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
19632     unsigned BasePtr = RegInfo->getBaseRegister();
19633     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
19634     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
19635                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
19636       .setMIFlag(MachineInstr::FrameSetup);
19637   }
19638   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
19639   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
19640   restoreMBB->addSuccessor(sinkMBB);
19641
19642   MI->eraseFromParent();
19643   return sinkMBB;
19644 }
19645
19646 MachineBasicBlock *
19647 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
19648                                      MachineBasicBlock *MBB) const {
19649   DebugLoc DL = MI->getDebugLoc();
19650   MachineFunction *MF = MBB->getParent();
19651   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19652   MachineRegisterInfo &MRI = MF->getRegInfo();
19653
19654   // Memory Reference
19655   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19656   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19657
19658   MVT PVT = getPointerTy();
19659   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19660          "Invalid Pointer Size!");
19661
19662   const TargetRegisterClass *RC =
19663     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
19664   unsigned Tmp = MRI.createVirtualRegister(RC);
19665   // Since FP is only updated here but NOT referenced, it's treated as GPR.
19666   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19667   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
19668   unsigned SP = RegInfo->getStackRegister();
19669
19670   MachineInstrBuilder MIB;
19671
19672   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19673   const int64_t SPOffset = 2 * PVT.getStoreSize();
19674
19675   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
19676   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
19677
19678   // Reload FP
19679   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
19680   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
19681     MIB.addOperand(MI->getOperand(i));
19682   MIB.setMemRefs(MMOBegin, MMOEnd);
19683   // Reload IP
19684   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
19685   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19686     if (i == X86::AddrDisp)
19687       MIB.addDisp(MI->getOperand(i), LabelOffset);
19688     else
19689       MIB.addOperand(MI->getOperand(i));
19690   }
19691   MIB.setMemRefs(MMOBegin, MMOEnd);
19692   // Reload SP
19693   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
19694   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19695     if (i == X86::AddrDisp)
19696       MIB.addDisp(MI->getOperand(i), SPOffset);
19697     else
19698       MIB.addOperand(MI->getOperand(i));
19699   }
19700   MIB.setMemRefs(MMOBegin, MMOEnd);
19701   // Jump
19702   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
19703
19704   MI->eraseFromParent();
19705   return MBB;
19706 }
19707
19708 // Replace 213-type (isel default) FMA3 instructions with 231-type for
19709 // accumulator loops. Writing back to the accumulator allows the coalescer
19710 // to remove extra copies in the loop.
19711 MachineBasicBlock *
19712 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
19713                                  MachineBasicBlock *MBB) const {
19714   MachineOperand &AddendOp = MI->getOperand(3);
19715
19716   // Bail out early if the addend isn't a register - we can't switch these.
19717   if (!AddendOp.isReg())
19718     return MBB;
19719
19720   MachineFunction &MF = *MBB->getParent();
19721   MachineRegisterInfo &MRI = MF.getRegInfo();
19722
19723   // Check whether the addend is defined by a PHI:
19724   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
19725   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
19726   if (!AddendDef.isPHI())
19727     return MBB;
19728
19729   // Look for the following pattern:
19730   // loop:
19731   //   %addend = phi [%entry, 0], [%loop, %result]
19732   //   ...
19733   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
19734
19735   // Replace with:
19736   //   loop:
19737   //   %addend = phi [%entry, 0], [%loop, %result]
19738   //   ...
19739   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
19740
19741   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
19742     assert(AddendDef.getOperand(i).isReg());
19743     MachineOperand PHISrcOp = AddendDef.getOperand(i);
19744     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
19745     if (&PHISrcInst == MI) {
19746       // Found a matching instruction.
19747       unsigned NewFMAOpc = 0;
19748       switch (MI->getOpcode()) {
19749         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
19750         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
19751         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
19752         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
19753         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
19754         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
19755         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
19756         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
19757         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
19758         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
19759         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
19760         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
19761         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
19762         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
19763         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
19764         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
19765         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
19766         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
19767         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
19768         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
19769
19770         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
19771         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
19772         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
19773         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
19774         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
19775         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
19776         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
19777         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
19778         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
19779         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
19780         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
19781         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
19782         default: llvm_unreachable("Unrecognized FMA variant.");
19783       }
19784
19785       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
19786       MachineInstrBuilder MIB =
19787         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
19788         .addOperand(MI->getOperand(0))
19789         .addOperand(MI->getOperand(3))
19790         .addOperand(MI->getOperand(2))
19791         .addOperand(MI->getOperand(1));
19792       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
19793       MI->eraseFromParent();
19794     }
19795   }
19796
19797   return MBB;
19798 }
19799
19800 MachineBasicBlock *
19801 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
19802                                                MachineBasicBlock *BB) const {
19803   switch (MI->getOpcode()) {
19804   default: llvm_unreachable("Unexpected instr type to insert");
19805   case X86::TAILJMPd64:
19806   case X86::TAILJMPr64:
19807   case X86::TAILJMPm64:
19808   case X86::TAILJMPd64_REX:
19809   case X86::TAILJMPr64_REX:
19810   case X86::TAILJMPm64_REX:
19811     llvm_unreachable("TAILJMP64 would not be touched here.");
19812   case X86::TCRETURNdi64:
19813   case X86::TCRETURNri64:
19814   case X86::TCRETURNmi64:
19815     return BB;
19816   case X86::WIN_ALLOCA:
19817     return EmitLoweredWinAlloca(MI, BB);
19818   case X86::SEG_ALLOCA_32:
19819   case X86::SEG_ALLOCA_64:
19820     return EmitLoweredSegAlloca(MI, BB);
19821   case X86::TLSCall_32:
19822   case X86::TLSCall_64:
19823     return EmitLoweredTLSCall(MI, BB);
19824   case X86::CMOV_GR8:
19825   case X86::CMOV_FR32:
19826   case X86::CMOV_FR64:
19827   case X86::CMOV_V4F32:
19828   case X86::CMOV_V2F64:
19829   case X86::CMOV_V2I64:
19830   case X86::CMOV_V8F32:
19831   case X86::CMOV_V4F64:
19832   case X86::CMOV_V4I64:
19833   case X86::CMOV_V16F32:
19834   case X86::CMOV_V8F64:
19835   case X86::CMOV_V8I64:
19836   case X86::CMOV_GR16:
19837   case X86::CMOV_GR32:
19838   case X86::CMOV_RFP32:
19839   case X86::CMOV_RFP64:
19840   case X86::CMOV_RFP80:
19841   case X86::CMOV_V8I1:
19842   case X86::CMOV_V16I1:
19843   case X86::CMOV_V32I1:
19844   case X86::CMOV_V64I1:
19845     return EmitLoweredSelect(MI, BB);
19846
19847   case X86::FP32_TO_INT16_IN_MEM:
19848   case X86::FP32_TO_INT32_IN_MEM:
19849   case X86::FP32_TO_INT64_IN_MEM:
19850   case X86::FP64_TO_INT16_IN_MEM:
19851   case X86::FP64_TO_INT32_IN_MEM:
19852   case X86::FP64_TO_INT64_IN_MEM:
19853   case X86::FP80_TO_INT16_IN_MEM:
19854   case X86::FP80_TO_INT32_IN_MEM:
19855   case X86::FP80_TO_INT64_IN_MEM: {
19856     MachineFunction *F = BB->getParent();
19857     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19858     DebugLoc DL = MI->getDebugLoc();
19859
19860     // Change the floating point control register to use "round towards zero"
19861     // mode when truncating to an integer value.
19862     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
19863     addFrameReference(BuildMI(*BB, MI, DL,
19864                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
19865
19866     // Load the old value of the high byte of the control word...
19867     unsigned OldCW =
19868       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
19869     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
19870                       CWFrameIdx);
19871
19872     // Set the high part to be round to zero...
19873     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
19874       .addImm(0xC7F);
19875
19876     // Reload the modified control word now...
19877     addFrameReference(BuildMI(*BB, MI, DL,
19878                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19879
19880     // Restore the memory image of control word to original value
19881     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
19882       .addReg(OldCW);
19883
19884     // Get the X86 opcode to use.
19885     unsigned Opc;
19886     switch (MI->getOpcode()) {
19887     default: llvm_unreachable("illegal opcode!");
19888     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
19889     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
19890     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
19891     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
19892     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
19893     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
19894     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
19895     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
19896     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
19897     }
19898
19899     X86AddressMode AM;
19900     MachineOperand &Op = MI->getOperand(0);
19901     if (Op.isReg()) {
19902       AM.BaseType = X86AddressMode::RegBase;
19903       AM.Base.Reg = Op.getReg();
19904     } else {
19905       AM.BaseType = X86AddressMode::FrameIndexBase;
19906       AM.Base.FrameIndex = Op.getIndex();
19907     }
19908     Op = MI->getOperand(1);
19909     if (Op.isImm())
19910       AM.Scale = Op.getImm();
19911     Op = MI->getOperand(2);
19912     if (Op.isImm())
19913       AM.IndexReg = Op.getImm();
19914     Op = MI->getOperand(3);
19915     if (Op.isGlobal()) {
19916       AM.GV = Op.getGlobal();
19917     } else {
19918       AM.Disp = Op.getImm();
19919     }
19920     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
19921                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
19922
19923     // Reload the original control word now.
19924     addFrameReference(BuildMI(*BB, MI, DL,
19925                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19926
19927     MI->eraseFromParent();   // The pseudo instruction is gone now.
19928     return BB;
19929   }
19930     // String/text processing lowering.
19931   case X86::PCMPISTRM128REG:
19932   case X86::VPCMPISTRM128REG:
19933   case X86::PCMPISTRM128MEM:
19934   case X86::VPCMPISTRM128MEM:
19935   case X86::PCMPESTRM128REG:
19936   case X86::VPCMPESTRM128REG:
19937   case X86::PCMPESTRM128MEM:
19938   case X86::VPCMPESTRM128MEM:
19939     assert(Subtarget->hasSSE42() &&
19940            "Target must have SSE4.2 or AVX features enabled");
19941     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
19942
19943   // String/text processing lowering.
19944   case X86::PCMPISTRIREG:
19945   case X86::VPCMPISTRIREG:
19946   case X86::PCMPISTRIMEM:
19947   case X86::VPCMPISTRIMEM:
19948   case X86::PCMPESTRIREG:
19949   case X86::VPCMPESTRIREG:
19950   case X86::PCMPESTRIMEM:
19951   case X86::VPCMPESTRIMEM:
19952     assert(Subtarget->hasSSE42() &&
19953            "Target must have SSE4.2 or AVX features enabled");
19954     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
19955
19956   // Thread synchronization.
19957   case X86::MONITOR:
19958     return EmitMonitor(MI, BB, Subtarget);
19959
19960   // xbegin
19961   case X86::XBEGIN:
19962     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
19963
19964   case X86::VASTART_SAVE_XMM_REGS:
19965     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
19966
19967   case X86::VAARG_64:
19968     return EmitVAARG64WithCustomInserter(MI, BB);
19969
19970   case X86::EH_SjLj_SetJmp32:
19971   case X86::EH_SjLj_SetJmp64:
19972     return emitEHSjLjSetJmp(MI, BB);
19973
19974   case X86::EH_SjLj_LongJmp32:
19975   case X86::EH_SjLj_LongJmp64:
19976     return emitEHSjLjLongJmp(MI, BB);
19977
19978   case TargetOpcode::STATEPOINT:
19979     // As an implementation detail, STATEPOINT shares the STACKMAP format at
19980     // this point in the process.  We diverge later.
19981     return emitPatchPoint(MI, BB);
19982
19983   case TargetOpcode::STACKMAP:
19984   case TargetOpcode::PATCHPOINT:
19985     return emitPatchPoint(MI, BB);
19986
19987   case X86::VFMADDPDr213r:
19988   case X86::VFMADDPSr213r:
19989   case X86::VFMADDSDr213r:
19990   case X86::VFMADDSSr213r:
19991   case X86::VFMSUBPDr213r:
19992   case X86::VFMSUBPSr213r:
19993   case X86::VFMSUBSDr213r:
19994   case X86::VFMSUBSSr213r:
19995   case X86::VFNMADDPDr213r:
19996   case X86::VFNMADDPSr213r:
19997   case X86::VFNMADDSDr213r:
19998   case X86::VFNMADDSSr213r:
19999   case X86::VFNMSUBPDr213r:
20000   case X86::VFNMSUBPSr213r:
20001   case X86::VFNMSUBSDr213r:
20002   case X86::VFNMSUBSSr213r:
20003   case X86::VFMADDSUBPDr213r:
20004   case X86::VFMADDSUBPSr213r:
20005   case X86::VFMSUBADDPDr213r:
20006   case X86::VFMSUBADDPSr213r:
20007   case X86::VFMADDPDr213rY:
20008   case X86::VFMADDPSr213rY:
20009   case X86::VFMSUBPDr213rY:
20010   case X86::VFMSUBPSr213rY:
20011   case X86::VFNMADDPDr213rY:
20012   case X86::VFNMADDPSr213rY:
20013   case X86::VFNMSUBPDr213rY:
20014   case X86::VFNMSUBPSr213rY:
20015   case X86::VFMADDSUBPDr213rY:
20016   case X86::VFMADDSUBPSr213rY:
20017   case X86::VFMSUBADDPDr213rY:
20018   case X86::VFMSUBADDPSr213rY:
20019     return emitFMA3Instr(MI, BB);
20020   }
20021 }
20022
20023 //===----------------------------------------------------------------------===//
20024 //                           X86 Optimization Hooks
20025 //===----------------------------------------------------------------------===//
20026
20027 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
20028                                                       APInt &KnownZero,
20029                                                       APInt &KnownOne,
20030                                                       const SelectionDAG &DAG,
20031                                                       unsigned Depth) const {
20032   unsigned BitWidth = KnownZero.getBitWidth();
20033   unsigned Opc = Op.getOpcode();
20034   assert((Opc >= ISD::BUILTIN_OP_END ||
20035           Opc == ISD::INTRINSIC_WO_CHAIN ||
20036           Opc == ISD::INTRINSIC_W_CHAIN ||
20037           Opc == ISD::INTRINSIC_VOID) &&
20038          "Should use MaskedValueIsZero if you don't know whether Op"
20039          " is a target node!");
20040
20041   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
20042   switch (Opc) {
20043   default: break;
20044   case X86ISD::ADD:
20045   case X86ISD::SUB:
20046   case X86ISD::ADC:
20047   case X86ISD::SBB:
20048   case X86ISD::SMUL:
20049   case X86ISD::UMUL:
20050   case X86ISD::INC:
20051   case X86ISD::DEC:
20052   case X86ISD::OR:
20053   case X86ISD::XOR:
20054   case X86ISD::AND:
20055     // These nodes' second result is a boolean.
20056     if (Op.getResNo() == 0)
20057       break;
20058     // Fallthrough
20059   case X86ISD::SETCC:
20060     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
20061     break;
20062   case ISD::INTRINSIC_WO_CHAIN: {
20063     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
20064     unsigned NumLoBits = 0;
20065     switch (IntId) {
20066     default: break;
20067     case Intrinsic::x86_sse_movmsk_ps:
20068     case Intrinsic::x86_avx_movmsk_ps_256:
20069     case Intrinsic::x86_sse2_movmsk_pd:
20070     case Intrinsic::x86_avx_movmsk_pd_256:
20071     case Intrinsic::x86_mmx_pmovmskb:
20072     case Intrinsic::x86_sse2_pmovmskb_128:
20073     case Intrinsic::x86_avx2_pmovmskb: {
20074       // High bits of movmskp{s|d}, pmovmskb are known zero.
20075       switch (IntId) {
20076         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
20077         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
20078         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
20079         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
20080         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
20081         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
20082         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
20083         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
20084       }
20085       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
20086       break;
20087     }
20088     }
20089     break;
20090   }
20091   }
20092 }
20093
20094 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
20095   SDValue Op,
20096   const SelectionDAG &,
20097   unsigned Depth) const {
20098   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
20099   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
20100     return Op.getValueType().getScalarType().getSizeInBits();
20101
20102   // Fallback case.
20103   return 1;
20104 }
20105
20106 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
20107 /// node is a GlobalAddress + offset.
20108 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
20109                                        const GlobalValue* &GA,
20110                                        int64_t &Offset) const {
20111   if (N->getOpcode() == X86ISD::Wrapper) {
20112     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
20113       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
20114       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
20115       return true;
20116     }
20117   }
20118   return TargetLowering::isGAPlusOffset(N, GA, Offset);
20119 }
20120
20121 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
20122 /// same as extracting the high 128-bit part of 256-bit vector and then
20123 /// inserting the result into the low part of a new 256-bit vector
20124 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
20125   EVT VT = SVOp->getValueType(0);
20126   unsigned NumElems = VT.getVectorNumElements();
20127
20128   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20129   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
20130     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20131         SVOp->getMaskElt(j) >= 0)
20132       return false;
20133
20134   return true;
20135 }
20136
20137 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
20138 /// same as extracting the low 128-bit part of 256-bit vector and then
20139 /// inserting the result into the high part of a new 256-bit vector
20140 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
20141   EVT VT = SVOp->getValueType(0);
20142   unsigned NumElems = VT.getVectorNumElements();
20143
20144   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20145   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
20146     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20147         SVOp->getMaskElt(j) >= 0)
20148       return false;
20149
20150   return true;
20151 }
20152
20153 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
20154 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
20155                                         TargetLowering::DAGCombinerInfo &DCI,
20156                                         const X86Subtarget* Subtarget) {
20157   SDLoc dl(N);
20158   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20159   SDValue V1 = SVOp->getOperand(0);
20160   SDValue V2 = SVOp->getOperand(1);
20161   EVT VT = SVOp->getValueType(0);
20162   unsigned NumElems = VT.getVectorNumElements();
20163
20164   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
20165       V2.getOpcode() == ISD::CONCAT_VECTORS) {
20166     //
20167     //                   0,0,0,...
20168     //                      |
20169     //    V      UNDEF    BUILD_VECTOR    UNDEF
20170     //     \      /           \           /
20171     //  CONCAT_VECTOR         CONCAT_VECTOR
20172     //         \                  /
20173     //          \                /
20174     //          RESULT: V + zero extended
20175     //
20176     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
20177         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
20178         V1.getOperand(1).getOpcode() != ISD::UNDEF)
20179       return SDValue();
20180
20181     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
20182       return SDValue();
20183
20184     // To match the shuffle mask, the first half of the mask should
20185     // be exactly the first vector, and all the rest a splat with the
20186     // first element of the second one.
20187     for (unsigned i = 0; i != NumElems/2; ++i)
20188       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
20189           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
20190         return SDValue();
20191
20192     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
20193     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
20194       if (Ld->hasNUsesOfValue(1, 0)) {
20195         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
20196         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
20197         SDValue ResNode =
20198           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
20199                                   Ld->getMemoryVT(),
20200                                   Ld->getPointerInfo(),
20201                                   Ld->getAlignment(),
20202                                   false/*isVolatile*/, true/*ReadMem*/,
20203                                   false/*WriteMem*/);
20204
20205         // Make sure the newly-created LOAD is in the same position as Ld in
20206         // terms of dependency. We create a TokenFactor for Ld and ResNode,
20207         // and update uses of Ld's output chain to use the TokenFactor.
20208         if (Ld->hasAnyUseOfValue(1)) {
20209           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
20210                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
20211           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
20212           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
20213                                  SDValue(ResNode.getNode(), 1));
20214         }
20215
20216         return DAG.getBitcast(VT, ResNode);
20217       }
20218     }
20219
20220     // Emit a zeroed vector and insert the desired subvector on its
20221     // first half.
20222     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
20223     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
20224     return DCI.CombineTo(N, InsV);
20225   }
20226
20227   //===--------------------------------------------------------------------===//
20228   // Combine some shuffles into subvector extracts and inserts:
20229   //
20230
20231   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20232   if (isShuffleHigh128VectorInsertLow(SVOp)) {
20233     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
20234     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
20235     return DCI.CombineTo(N, InsV);
20236   }
20237
20238   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20239   if (isShuffleLow128VectorInsertHigh(SVOp)) {
20240     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
20241     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
20242     return DCI.CombineTo(N, InsV);
20243   }
20244
20245   return SDValue();
20246 }
20247
20248 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
20249 /// possible.
20250 ///
20251 /// This is the leaf of the recursive combinine below. When we have found some
20252 /// chain of single-use x86 shuffle instructions and accumulated the combined
20253 /// shuffle mask represented by them, this will try to pattern match that mask
20254 /// into either a single instruction if there is a special purpose instruction
20255 /// for this operation, or into a PSHUFB instruction which is a fully general
20256 /// instruction but should only be used to replace chains over a certain depth.
20257 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
20258                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
20259                                    TargetLowering::DAGCombinerInfo &DCI,
20260                                    const X86Subtarget *Subtarget) {
20261   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
20262
20263   // Find the operand that enters the chain. Note that multiple uses are OK
20264   // here, we're not going to remove the operand we find.
20265   SDValue Input = Op.getOperand(0);
20266   while (Input.getOpcode() == ISD::BITCAST)
20267     Input = Input.getOperand(0);
20268
20269   MVT VT = Input.getSimpleValueType();
20270   MVT RootVT = Root.getSimpleValueType();
20271   SDLoc DL(Root);
20272
20273   // Just remove no-op shuffle masks.
20274   if (Mask.size() == 1) {
20275     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
20276                   /*AddTo*/ true);
20277     return true;
20278   }
20279
20280   // Use the float domain if the operand type is a floating point type.
20281   bool FloatDomain = VT.isFloatingPoint();
20282
20283   // For floating point shuffles, we don't have free copies in the shuffle
20284   // instructions or the ability to load as part of the instruction, so
20285   // canonicalize their shuffles to UNPCK or MOV variants.
20286   //
20287   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
20288   // vectors because it can have a load folded into it that UNPCK cannot. This
20289   // doesn't preclude something switching to the shorter encoding post-RA.
20290   //
20291   // FIXME: Should teach these routines about AVX vector widths.
20292   if (FloatDomain && VT.getSizeInBits() == 128) {
20293     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
20294       bool Lo = Mask.equals({0, 0});
20295       unsigned Shuffle;
20296       MVT ShuffleVT;
20297       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
20298       // is no slower than UNPCKLPD but has the option to fold the input operand
20299       // into even an unaligned memory load.
20300       if (Lo && Subtarget->hasSSE3()) {
20301         Shuffle = X86ISD::MOVDDUP;
20302         ShuffleVT = MVT::v2f64;
20303       } else {
20304         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
20305         // than the UNPCK variants.
20306         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
20307         ShuffleVT = MVT::v4f32;
20308       }
20309       if (Depth == 1 && Root->getOpcode() == Shuffle)
20310         return false; // Nothing to do!
20311       Op = DAG.getBitcast(ShuffleVT, Input);
20312       DCI.AddToWorklist(Op.getNode());
20313       if (Shuffle == X86ISD::MOVDDUP)
20314         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20315       else
20316         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20317       DCI.AddToWorklist(Op.getNode());
20318       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20319                     /*AddTo*/ true);
20320       return true;
20321     }
20322     if (Subtarget->hasSSE3() &&
20323         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
20324       bool Lo = Mask.equals({0, 0, 2, 2});
20325       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
20326       MVT ShuffleVT = MVT::v4f32;
20327       if (Depth == 1 && Root->getOpcode() == Shuffle)
20328         return false; // Nothing to do!
20329       Op = DAG.getBitcast(ShuffleVT, Input);
20330       DCI.AddToWorklist(Op.getNode());
20331       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20332       DCI.AddToWorklist(Op.getNode());
20333       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20334                     /*AddTo*/ true);
20335       return true;
20336     }
20337     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
20338       bool Lo = Mask.equals({0, 0, 1, 1});
20339       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20340       MVT ShuffleVT = MVT::v4f32;
20341       if (Depth == 1 && Root->getOpcode() == Shuffle)
20342         return false; // Nothing to do!
20343       Op = DAG.getBitcast(ShuffleVT, Input);
20344       DCI.AddToWorklist(Op.getNode());
20345       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20346       DCI.AddToWorklist(Op.getNode());
20347       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20348                     /*AddTo*/ true);
20349       return true;
20350     }
20351   }
20352
20353   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
20354   // variants as none of these have single-instruction variants that are
20355   // superior to the UNPCK formulation.
20356   if (!FloatDomain && VT.getSizeInBits() == 128 &&
20357       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20358        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
20359        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
20360        Mask.equals(
20361            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
20362     bool Lo = Mask[0] == 0;
20363     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20364     if (Depth == 1 && Root->getOpcode() == Shuffle)
20365       return false; // Nothing to do!
20366     MVT ShuffleVT;
20367     switch (Mask.size()) {
20368     case 8:
20369       ShuffleVT = MVT::v8i16;
20370       break;
20371     case 16:
20372       ShuffleVT = MVT::v16i8;
20373       break;
20374     default:
20375       llvm_unreachable("Impossible mask size!");
20376     };
20377     Op = DAG.getBitcast(ShuffleVT, Input);
20378     DCI.AddToWorklist(Op.getNode());
20379     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20380     DCI.AddToWorklist(Op.getNode());
20381     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20382                   /*AddTo*/ true);
20383     return true;
20384   }
20385
20386   // Don't try to re-form single instruction chains under any circumstances now
20387   // that we've done encoding canonicalization for them.
20388   if (Depth < 2)
20389     return false;
20390
20391   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
20392   // can replace them with a single PSHUFB instruction profitably. Intel's
20393   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
20394   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
20395   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
20396     SmallVector<SDValue, 16> PSHUFBMask;
20397     int NumBytes = VT.getSizeInBits() / 8;
20398     int Ratio = NumBytes / Mask.size();
20399     for (int i = 0; i < NumBytes; ++i) {
20400       if (Mask[i / Ratio] == SM_SentinelUndef) {
20401         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
20402         continue;
20403       }
20404       int M = Mask[i / Ratio] != SM_SentinelZero
20405                   ? Ratio * Mask[i / Ratio] + i % Ratio
20406                   : 255;
20407       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
20408     }
20409     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
20410     Op = DAG.getBitcast(ByteVT, Input);
20411     DCI.AddToWorklist(Op.getNode());
20412     SDValue PSHUFBMaskOp =
20413         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
20414     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
20415     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
20416     DCI.AddToWorklist(Op.getNode());
20417     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20418                   /*AddTo*/ true);
20419     return true;
20420   }
20421
20422   // Failed to find any combines.
20423   return false;
20424 }
20425
20426 /// \brief Fully generic combining of x86 shuffle instructions.
20427 ///
20428 /// This should be the last combine run over the x86 shuffle instructions. Once
20429 /// they have been fully optimized, this will recursively consider all chains
20430 /// of single-use shuffle instructions, build a generic model of the cumulative
20431 /// shuffle operation, and check for simpler instructions which implement this
20432 /// operation. We use this primarily for two purposes:
20433 ///
20434 /// 1) Collapse generic shuffles to specialized single instructions when
20435 ///    equivalent. In most cases, this is just an encoding size win, but
20436 ///    sometimes we will collapse multiple generic shuffles into a single
20437 ///    special-purpose shuffle.
20438 /// 2) Look for sequences of shuffle instructions with 3 or more total
20439 ///    instructions, and replace them with the slightly more expensive SSSE3
20440 ///    PSHUFB instruction if available. We do this as the last combining step
20441 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
20442 ///    a suitable short sequence of other instructions. The PHUFB will either
20443 ///    use a register or have to read from memory and so is slightly (but only
20444 ///    slightly) more expensive than the other shuffle instructions.
20445 ///
20446 /// Because this is inherently a quadratic operation (for each shuffle in
20447 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
20448 /// This should never be an issue in practice as the shuffle lowering doesn't
20449 /// produce sequences of more than 8 instructions.
20450 ///
20451 /// FIXME: We will currently miss some cases where the redundant shuffling
20452 /// would simplify under the threshold for PSHUFB formation because of
20453 /// combine-ordering. To fix this, we should do the redundant instruction
20454 /// combining in this recursive walk.
20455 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
20456                                           ArrayRef<int> RootMask,
20457                                           int Depth, bool HasPSHUFB,
20458                                           SelectionDAG &DAG,
20459                                           TargetLowering::DAGCombinerInfo &DCI,
20460                                           const X86Subtarget *Subtarget) {
20461   // Bound the depth of our recursive combine because this is ultimately
20462   // quadratic in nature.
20463   if (Depth > 8)
20464     return false;
20465
20466   // Directly rip through bitcasts to find the underlying operand.
20467   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
20468     Op = Op.getOperand(0);
20469
20470   MVT VT = Op.getSimpleValueType();
20471   if (!VT.isVector())
20472     return false; // Bail if we hit a non-vector.
20473
20474   assert(Root.getSimpleValueType().isVector() &&
20475          "Shuffles operate on vector types!");
20476   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
20477          "Can only combine shuffles of the same vector register size.");
20478
20479   if (!isTargetShuffle(Op.getOpcode()))
20480     return false;
20481   SmallVector<int, 16> OpMask;
20482   bool IsUnary;
20483   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
20484   // We only can combine unary shuffles which we can decode the mask for.
20485   if (!HaveMask || !IsUnary)
20486     return false;
20487
20488   assert(VT.getVectorNumElements() == OpMask.size() &&
20489          "Different mask size from vector size!");
20490   assert(((RootMask.size() > OpMask.size() &&
20491            RootMask.size() % OpMask.size() == 0) ||
20492           (OpMask.size() > RootMask.size() &&
20493            OpMask.size() % RootMask.size() == 0) ||
20494           OpMask.size() == RootMask.size()) &&
20495          "The smaller number of elements must divide the larger.");
20496   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
20497   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
20498   assert(((RootRatio == 1 && OpRatio == 1) ||
20499           (RootRatio == 1) != (OpRatio == 1)) &&
20500          "Must not have a ratio for both incoming and op masks!");
20501
20502   SmallVector<int, 16> Mask;
20503   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
20504
20505   // Merge this shuffle operation's mask into our accumulated mask. Note that
20506   // this shuffle's mask will be the first applied to the input, followed by the
20507   // root mask to get us all the way to the root value arrangement. The reason
20508   // for this order is that we are recursing up the operation chain.
20509   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
20510     int RootIdx = i / RootRatio;
20511     if (RootMask[RootIdx] < 0) {
20512       // This is a zero or undef lane, we're done.
20513       Mask.push_back(RootMask[RootIdx]);
20514       continue;
20515     }
20516
20517     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
20518     int OpIdx = RootMaskedIdx / OpRatio;
20519     if (OpMask[OpIdx] < 0) {
20520       // The incoming lanes are zero or undef, it doesn't matter which ones we
20521       // are using.
20522       Mask.push_back(OpMask[OpIdx]);
20523       continue;
20524     }
20525
20526     // Ok, we have non-zero lanes, map them through.
20527     Mask.push_back(OpMask[OpIdx] * OpRatio +
20528                    RootMaskedIdx % OpRatio);
20529   }
20530
20531   // See if we can recurse into the operand to combine more things.
20532   switch (Op.getOpcode()) {
20533     case X86ISD::PSHUFB:
20534       HasPSHUFB = true;
20535     case X86ISD::PSHUFD:
20536     case X86ISD::PSHUFHW:
20537     case X86ISD::PSHUFLW:
20538       if (Op.getOperand(0).hasOneUse() &&
20539           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20540                                         HasPSHUFB, DAG, DCI, Subtarget))
20541         return true;
20542       break;
20543
20544     case X86ISD::UNPCKL:
20545     case X86ISD::UNPCKH:
20546       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
20547       // We can't check for single use, we have to check that this shuffle is the only user.
20548       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
20549           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20550                                         HasPSHUFB, DAG, DCI, Subtarget))
20551           return true;
20552       break;
20553   }
20554
20555   // Minor canonicalization of the accumulated shuffle mask to make it easier
20556   // to match below. All this does is detect masks with squential pairs of
20557   // elements, and shrink them to the half-width mask. It does this in a loop
20558   // so it will reduce the size of the mask to the minimal width mask which
20559   // performs an equivalent shuffle.
20560   SmallVector<int, 16> WidenedMask;
20561   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
20562     Mask = std::move(WidenedMask);
20563     WidenedMask.clear();
20564   }
20565
20566   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
20567                                 Subtarget);
20568 }
20569
20570 /// \brief Get the PSHUF-style mask from PSHUF node.
20571 ///
20572 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
20573 /// PSHUF-style masks that can be reused with such instructions.
20574 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
20575   MVT VT = N.getSimpleValueType();
20576   SmallVector<int, 4> Mask;
20577   bool IsUnary;
20578   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
20579   (void)HaveMask;
20580   assert(HaveMask);
20581
20582   // If we have more than 128-bits, only the low 128-bits of shuffle mask
20583   // matter. Check that the upper masks are repeats and remove them.
20584   if (VT.getSizeInBits() > 128) {
20585     int LaneElts = 128 / VT.getScalarSizeInBits();
20586 #ifndef NDEBUG
20587     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
20588       for (int j = 0; j < LaneElts; ++j)
20589         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
20590                "Mask doesn't repeat in high 128-bit lanes!");
20591 #endif
20592     Mask.resize(LaneElts);
20593   }
20594
20595   switch (N.getOpcode()) {
20596   case X86ISD::PSHUFD:
20597     return Mask;
20598   case X86ISD::PSHUFLW:
20599     Mask.resize(4);
20600     return Mask;
20601   case X86ISD::PSHUFHW:
20602     Mask.erase(Mask.begin(), Mask.begin() + 4);
20603     for (int &M : Mask)
20604       M -= 4;
20605     return Mask;
20606   default:
20607     llvm_unreachable("No valid shuffle instruction found!");
20608   }
20609 }
20610
20611 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
20612 ///
20613 /// We walk up the chain and look for a combinable shuffle, skipping over
20614 /// shuffles that we could hoist this shuffle's transformation past without
20615 /// altering anything.
20616 static SDValue
20617 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
20618                              SelectionDAG &DAG,
20619                              TargetLowering::DAGCombinerInfo &DCI) {
20620   assert(N.getOpcode() == X86ISD::PSHUFD &&
20621          "Called with something other than an x86 128-bit half shuffle!");
20622   SDLoc DL(N);
20623
20624   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
20625   // of the shuffles in the chain so that we can form a fresh chain to replace
20626   // this one.
20627   SmallVector<SDValue, 8> Chain;
20628   SDValue V = N.getOperand(0);
20629   for (; V.hasOneUse(); V = V.getOperand(0)) {
20630     switch (V.getOpcode()) {
20631     default:
20632       return SDValue(); // Nothing combined!
20633
20634     case ISD::BITCAST:
20635       // Skip bitcasts as we always know the type for the target specific
20636       // instructions.
20637       continue;
20638
20639     case X86ISD::PSHUFD:
20640       // Found another dword shuffle.
20641       break;
20642
20643     case X86ISD::PSHUFLW:
20644       // Check that the low words (being shuffled) are the identity in the
20645       // dword shuffle, and the high words are self-contained.
20646       if (Mask[0] != 0 || Mask[1] != 1 ||
20647           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
20648         return SDValue();
20649
20650       Chain.push_back(V);
20651       continue;
20652
20653     case X86ISD::PSHUFHW:
20654       // Check that the high words (being shuffled) are the identity in the
20655       // dword shuffle, and the low words are self-contained.
20656       if (Mask[2] != 2 || Mask[3] != 3 ||
20657           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
20658         return SDValue();
20659
20660       Chain.push_back(V);
20661       continue;
20662
20663     case X86ISD::UNPCKL:
20664     case X86ISD::UNPCKH:
20665       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
20666       // shuffle into a preceding word shuffle.
20667       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
20668           V.getSimpleValueType().getScalarType() != MVT::i16)
20669         return SDValue();
20670
20671       // Search for a half-shuffle which we can combine with.
20672       unsigned CombineOp =
20673           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
20674       if (V.getOperand(0) != V.getOperand(1) ||
20675           !V->isOnlyUserOf(V.getOperand(0).getNode()))
20676         return SDValue();
20677       Chain.push_back(V);
20678       V = V.getOperand(0);
20679       do {
20680         switch (V.getOpcode()) {
20681         default:
20682           return SDValue(); // Nothing to combine.
20683
20684         case X86ISD::PSHUFLW:
20685         case X86ISD::PSHUFHW:
20686           if (V.getOpcode() == CombineOp)
20687             break;
20688
20689           Chain.push_back(V);
20690
20691           // Fallthrough!
20692         case ISD::BITCAST:
20693           V = V.getOperand(0);
20694           continue;
20695         }
20696         break;
20697       } while (V.hasOneUse());
20698       break;
20699     }
20700     // Break out of the loop if we break out of the switch.
20701     break;
20702   }
20703
20704   if (!V.hasOneUse())
20705     // We fell out of the loop without finding a viable combining instruction.
20706     return SDValue();
20707
20708   // Merge this node's mask and our incoming mask.
20709   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20710   for (int &M : Mask)
20711     M = VMask[M];
20712   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
20713                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20714
20715   // Rebuild the chain around this new shuffle.
20716   while (!Chain.empty()) {
20717     SDValue W = Chain.pop_back_val();
20718
20719     if (V.getValueType() != W.getOperand(0).getValueType())
20720       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
20721
20722     switch (W.getOpcode()) {
20723     default:
20724       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
20725
20726     case X86ISD::UNPCKL:
20727     case X86ISD::UNPCKH:
20728       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
20729       break;
20730
20731     case X86ISD::PSHUFD:
20732     case X86ISD::PSHUFLW:
20733     case X86ISD::PSHUFHW:
20734       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
20735       break;
20736     }
20737   }
20738   if (V.getValueType() != N.getValueType())
20739     V = DAG.getBitcast(N.getValueType(), V);
20740
20741   // Return the new chain to replace N.
20742   return V;
20743 }
20744
20745 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
20746 ///
20747 /// We walk up the chain, skipping shuffles of the other half and looking
20748 /// through shuffles which switch halves trying to find a shuffle of the same
20749 /// pair of dwords.
20750 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
20751                                         SelectionDAG &DAG,
20752                                         TargetLowering::DAGCombinerInfo &DCI) {
20753   assert(
20754       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
20755       "Called with something other than an x86 128-bit half shuffle!");
20756   SDLoc DL(N);
20757   unsigned CombineOpcode = N.getOpcode();
20758
20759   // Walk up a single-use chain looking for a combinable shuffle.
20760   SDValue V = N.getOperand(0);
20761   for (; V.hasOneUse(); V = V.getOperand(0)) {
20762     switch (V.getOpcode()) {
20763     default:
20764       return false; // Nothing combined!
20765
20766     case ISD::BITCAST:
20767       // Skip bitcasts as we always know the type for the target specific
20768       // instructions.
20769       continue;
20770
20771     case X86ISD::PSHUFLW:
20772     case X86ISD::PSHUFHW:
20773       if (V.getOpcode() == CombineOpcode)
20774         break;
20775
20776       // Other-half shuffles are no-ops.
20777       continue;
20778     }
20779     // Break out of the loop if we break out of the switch.
20780     break;
20781   }
20782
20783   if (!V.hasOneUse())
20784     // We fell out of the loop without finding a viable combining instruction.
20785     return false;
20786
20787   // Combine away the bottom node as its shuffle will be accumulated into
20788   // a preceding shuffle.
20789   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20790
20791   // Record the old value.
20792   SDValue Old = V;
20793
20794   // Merge this node's mask and our incoming mask (adjusted to account for all
20795   // the pshufd instructions encountered).
20796   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20797   for (int &M : Mask)
20798     M = VMask[M];
20799   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
20800                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20801
20802   // Check that the shuffles didn't cancel each other out. If not, we need to
20803   // combine to the new one.
20804   if (Old != V)
20805     // Replace the combinable shuffle with the combined one, updating all users
20806     // so that we re-evaluate the chain here.
20807     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
20808
20809   return true;
20810 }
20811
20812 /// \brief Try to combine x86 target specific shuffles.
20813 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
20814                                            TargetLowering::DAGCombinerInfo &DCI,
20815                                            const X86Subtarget *Subtarget) {
20816   SDLoc DL(N);
20817   MVT VT = N.getSimpleValueType();
20818   SmallVector<int, 4> Mask;
20819
20820   switch (N.getOpcode()) {
20821   case X86ISD::PSHUFD:
20822   case X86ISD::PSHUFLW:
20823   case X86ISD::PSHUFHW:
20824     Mask = getPSHUFShuffleMask(N);
20825     assert(Mask.size() == 4);
20826     break;
20827   default:
20828     return SDValue();
20829   }
20830
20831   // Nuke no-op shuffles that show up after combining.
20832   if (isNoopShuffleMask(Mask))
20833     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20834
20835   // Look for simplifications involving one or two shuffle instructions.
20836   SDValue V = N.getOperand(0);
20837   switch (N.getOpcode()) {
20838   default:
20839     break;
20840   case X86ISD::PSHUFLW:
20841   case X86ISD::PSHUFHW:
20842     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
20843
20844     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
20845       return SDValue(); // We combined away this shuffle, so we're done.
20846
20847     // See if this reduces to a PSHUFD which is no more expensive and can
20848     // combine with more operations. Note that it has to at least flip the
20849     // dwords as otherwise it would have been removed as a no-op.
20850     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
20851       int DMask[] = {0, 1, 2, 3};
20852       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
20853       DMask[DOffset + 0] = DOffset + 1;
20854       DMask[DOffset + 1] = DOffset + 0;
20855       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
20856       V = DAG.getBitcast(DVT, V);
20857       DCI.AddToWorklist(V.getNode());
20858       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
20859                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
20860       DCI.AddToWorklist(V.getNode());
20861       return DAG.getBitcast(VT, V);
20862     }
20863
20864     // Look for shuffle patterns which can be implemented as a single unpack.
20865     // FIXME: This doesn't handle the location of the PSHUFD generically, and
20866     // only works when we have a PSHUFD followed by two half-shuffles.
20867     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
20868         (V.getOpcode() == X86ISD::PSHUFLW ||
20869          V.getOpcode() == X86ISD::PSHUFHW) &&
20870         V.getOpcode() != N.getOpcode() &&
20871         V.hasOneUse()) {
20872       SDValue D = V.getOperand(0);
20873       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
20874         D = D.getOperand(0);
20875       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
20876         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20877         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
20878         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20879         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20880         int WordMask[8];
20881         for (int i = 0; i < 4; ++i) {
20882           WordMask[i + NOffset] = Mask[i] + NOffset;
20883           WordMask[i + VOffset] = VMask[i] + VOffset;
20884         }
20885         // Map the word mask through the DWord mask.
20886         int MappedMask[8];
20887         for (int i = 0; i < 8; ++i)
20888           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
20889         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20890             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
20891           // We can replace all three shuffles with an unpack.
20892           V = DAG.getBitcast(VT, D.getOperand(0));
20893           DCI.AddToWorklist(V.getNode());
20894           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
20895                                                 : X86ISD::UNPCKH,
20896                              DL, VT, V, V);
20897         }
20898       }
20899     }
20900
20901     break;
20902
20903   case X86ISD::PSHUFD:
20904     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
20905       return NewN;
20906
20907     break;
20908   }
20909
20910   return SDValue();
20911 }
20912
20913 /// \brief Try to combine a shuffle into a target-specific add-sub node.
20914 ///
20915 /// We combine this directly on the abstract vector shuffle nodes so it is
20916 /// easier to generically match. We also insert dummy vector shuffle nodes for
20917 /// the operands which explicitly discard the lanes which are unused by this
20918 /// operation to try to flow through the rest of the combiner the fact that
20919 /// they're unused.
20920 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
20921   SDLoc DL(N);
20922   EVT VT = N->getValueType(0);
20923
20924   // We only handle target-independent shuffles.
20925   // FIXME: It would be easy and harmless to use the target shuffle mask
20926   // extraction tool to support more.
20927   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
20928     return SDValue();
20929
20930   auto *SVN = cast<ShuffleVectorSDNode>(N);
20931   ArrayRef<int> Mask = SVN->getMask();
20932   SDValue V1 = N->getOperand(0);
20933   SDValue V2 = N->getOperand(1);
20934
20935   // We require the first shuffle operand to be the SUB node, and the second to
20936   // be the ADD node.
20937   // FIXME: We should support the commuted patterns.
20938   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
20939     return SDValue();
20940
20941   // If there are other uses of these operations we can't fold them.
20942   if (!V1->hasOneUse() || !V2->hasOneUse())
20943     return SDValue();
20944
20945   // Ensure that both operations have the same operands. Note that we can
20946   // commute the FADD operands.
20947   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
20948   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
20949       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
20950     return SDValue();
20951
20952   // We're looking for blends between FADD and FSUB nodes. We insist on these
20953   // nodes being lined up in a specific expected pattern.
20954   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
20955         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
20956         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
20957     return SDValue();
20958
20959   // Only specific types are legal at this point, assert so we notice if and
20960   // when these change.
20961   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
20962           VT == MVT::v4f64) &&
20963          "Unknown vector type encountered!");
20964
20965   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
20966 }
20967
20968 /// PerformShuffleCombine - Performs several different shuffle combines.
20969 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
20970                                      TargetLowering::DAGCombinerInfo &DCI,
20971                                      const X86Subtarget *Subtarget) {
20972   SDLoc dl(N);
20973   SDValue N0 = N->getOperand(0);
20974   SDValue N1 = N->getOperand(1);
20975   EVT VT = N->getValueType(0);
20976
20977   // Don't create instructions with illegal types after legalize types has run.
20978   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20979   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
20980     return SDValue();
20981
20982   // If we have legalized the vector types, look for blends of FADD and FSUB
20983   // nodes that we can fuse into an ADDSUB node.
20984   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
20985     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
20986       return AddSub;
20987
20988   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
20989   if (Subtarget->hasFp256() && VT.is256BitVector() &&
20990       N->getOpcode() == ISD::VECTOR_SHUFFLE)
20991     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
20992
20993   // During Type Legalization, when promoting illegal vector types,
20994   // the backend might introduce new shuffle dag nodes and bitcasts.
20995   //
20996   // This code performs the following transformation:
20997   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
20998   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
20999   //
21000   // We do this only if both the bitcast and the BINOP dag nodes have
21001   // one use. Also, perform this transformation only if the new binary
21002   // operation is legal. This is to avoid introducing dag nodes that
21003   // potentially need to be further expanded (or custom lowered) into a
21004   // less optimal sequence of dag nodes.
21005   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
21006       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
21007       N0.getOpcode() == ISD::BITCAST) {
21008     SDValue BC0 = N0.getOperand(0);
21009     EVT SVT = BC0.getValueType();
21010     unsigned Opcode = BC0.getOpcode();
21011     unsigned NumElts = VT.getVectorNumElements();
21012
21013     if (BC0.hasOneUse() && SVT.isVector() &&
21014         SVT.getVectorNumElements() * 2 == NumElts &&
21015         TLI.isOperationLegal(Opcode, VT)) {
21016       bool CanFold = false;
21017       switch (Opcode) {
21018       default : break;
21019       case ISD::ADD :
21020       case ISD::FADD :
21021       case ISD::SUB :
21022       case ISD::FSUB :
21023       case ISD::MUL :
21024       case ISD::FMUL :
21025         CanFold = true;
21026       }
21027
21028       unsigned SVTNumElts = SVT.getVectorNumElements();
21029       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
21030       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
21031         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
21032       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
21033         CanFold = SVOp->getMaskElt(i) < 0;
21034
21035       if (CanFold) {
21036         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
21037         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
21038         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
21039         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
21040       }
21041     }
21042   }
21043
21044   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
21045   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
21046   // consecutive, non-overlapping, and in the right order.
21047   SmallVector<SDValue, 16> Elts;
21048   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
21049     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
21050
21051   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
21052   if (LD.getNode())
21053     return LD;
21054
21055   if (isTargetShuffle(N->getOpcode())) {
21056     SDValue Shuffle =
21057         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
21058     if (Shuffle.getNode())
21059       return Shuffle;
21060
21061     // Try recursively combining arbitrary sequences of x86 shuffle
21062     // instructions into higher-order shuffles. We do this after combining
21063     // specific PSHUF instruction sequences into their minimal form so that we
21064     // can evaluate how many specialized shuffle instructions are involved in
21065     // a particular chain.
21066     SmallVector<int, 1> NonceMask; // Just a placeholder.
21067     NonceMask.push_back(0);
21068     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
21069                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
21070                                       DCI, Subtarget))
21071       return SDValue(); // This routine will use CombineTo to replace N.
21072   }
21073
21074   return SDValue();
21075 }
21076
21077 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
21078 /// specific shuffle of a load can be folded into a single element load.
21079 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
21080 /// shuffles have been custom lowered so we need to handle those here.
21081 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
21082                                          TargetLowering::DAGCombinerInfo &DCI) {
21083   if (DCI.isBeforeLegalizeOps())
21084     return SDValue();
21085
21086   SDValue InVec = N->getOperand(0);
21087   SDValue EltNo = N->getOperand(1);
21088
21089   if (!isa<ConstantSDNode>(EltNo))
21090     return SDValue();
21091
21092   EVT OriginalVT = InVec.getValueType();
21093
21094   if (InVec.getOpcode() == ISD::BITCAST) {
21095     // Don't duplicate a load with other uses.
21096     if (!InVec.hasOneUse())
21097       return SDValue();
21098     EVT BCVT = InVec.getOperand(0).getValueType();
21099     if (!BCVT.isVector() ||
21100         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
21101       return SDValue();
21102     InVec = InVec.getOperand(0);
21103   }
21104
21105   EVT CurrentVT = InVec.getValueType();
21106
21107   if (!isTargetShuffle(InVec.getOpcode()))
21108     return SDValue();
21109
21110   // Don't duplicate a load with other uses.
21111   if (!InVec.hasOneUse())
21112     return SDValue();
21113
21114   SmallVector<int, 16> ShuffleMask;
21115   bool UnaryShuffle;
21116   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
21117                             ShuffleMask, UnaryShuffle))
21118     return SDValue();
21119
21120   // Select the input vector, guarding against out of range extract vector.
21121   unsigned NumElems = CurrentVT.getVectorNumElements();
21122   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
21123   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
21124   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
21125                                          : InVec.getOperand(1);
21126
21127   // If inputs to shuffle are the same for both ops, then allow 2 uses
21128   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
21129                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
21130
21131   if (LdNode.getOpcode() == ISD::BITCAST) {
21132     // Don't duplicate a load with other uses.
21133     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
21134       return SDValue();
21135
21136     AllowedUses = 1; // only allow 1 load use if we have a bitcast
21137     LdNode = LdNode.getOperand(0);
21138   }
21139
21140   if (!ISD::isNormalLoad(LdNode.getNode()))
21141     return SDValue();
21142
21143   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
21144
21145   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
21146     return SDValue();
21147
21148   EVT EltVT = N->getValueType(0);
21149   // If there's a bitcast before the shuffle, check if the load type and
21150   // alignment is valid.
21151   unsigned Align = LN0->getAlignment();
21152   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21153   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
21154       EltVT.getTypeForEVT(*DAG.getContext()));
21155
21156   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
21157     return SDValue();
21158
21159   // All checks match so transform back to vector_shuffle so that DAG combiner
21160   // can finish the job
21161   SDLoc dl(N);
21162
21163   // Create shuffle node taking into account the case that its a unary shuffle
21164   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
21165                                    : InVec.getOperand(1);
21166   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
21167                                  InVec.getOperand(0), Shuffle,
21168                                  &ShuffleMask[0]);
21169   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
21170   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
21171                      EltNo);
21172 }
21173
21174 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
21175 /// special and don't usually play with other vector types, it's better to
21176 /// handle them early to be sure we emit efficient code by avoiding
21177 /// store-load conversions.
21178 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
21179   if (N->getValueType(0) != MVT::x86mmx ||
21180       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
21181       N->getOperand(0)->getValueType(0) != MVT::v2i32)
21182     return SDValue();
21183
21184   SDValue V = N->getOperand(0);
21185   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
21186   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
21187     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
21188                        N->getValueType(0), V.getOperand(0));
21189
21190   return SDValue();
21191 }
21192
21193 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
21194 /// generation and convert it from being a bunch of shuffles and extracts
21195 /// into a somewhat faster sequence. For i686, the best sequence is apparently
21196 /// storing the value and loading scalars back, while for x64 we should
21197 /// use 64-bit extracts and shifts.
21198 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
21199                                          TargetLowering::DAGCombinerInfo &DCI) {
21200   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
21201   if (NewOp.getNode())
21202     return NewOp;
21203
21204   SDValue InputVector = N->getOperand(0);
21205   SDLoc dl(InputVector);
21206   // Detect mmx to i32 conversion through a v2i32 elt extract.
21207   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
21208       N->getValueType(0) == MVT::i32 &&
21209       InputVector.getValueType() == MVT::v2i32) {
21210
21211     // The bitcast source is a direct mmx result.
21212     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
21213     if (MMXSrc.getValueType() == MVT::x86mmx)
21214       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21215                          N->getValueType(0),
21216                          InputVector.getNode()->getOperand(0));
21217
21218     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
21219     SDValue MMXSrcOp = MMXSrc.getOperand(0);
21220     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
21221         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
21222         MMXSrcOp.getOpcode() == ISD::BITCAST &&
21223         MMXSrcOp.getValueType() == MVT::v1i64 &&
21224         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
21225       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21226                          N->getValueType(0),
21227                          MMXSrcOp.getOperand(0));
21228   }
21229
21230   EVT VT = N->getValueType(0);
21231
21232   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
21233       InputVector.getOpcode() == ISD::BITCAST &&
21234       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
21235     uint64_t ExtractedElt =
21236           cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
21237     uint64_t InputValue =
21238           cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
21239     uint64_t Res = (InputValue >> ExtractedElt) & 1;
21240     return DAG.getConstant(Res, dl, MVT::i1);
21241   }
21242   // Only operate on vectors of 4 elements, where the alternative shuffling
21243   // gets to be more expensive.
21244   if (InputVector.getValueType() != MVT::v4i32)
21245     return SDValue();
21246
21247   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
21248   // single use which is a sign-extend or zero-extend, and all elements are
21249   // used.
21250   SmallVector<SDNode *, 4> Uses;
21251   unsigned ExtractedElements = 0;
21252   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
21253        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
21254     if (UI.getUse().getResNo() != InputVector.getResNo())
21255       return SDValue();
21256
21257     SDNode *Extract = *UI;
21258     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
21259       return SDValue();
21260
21261     if (Extract->getValueType(0) != MVT::i32)
21262       return SDValue();
21263     if (!Extract->hasOneUse())
21264       return SDValue();
21265     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
21266         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
21267       return SDValue();
21268     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
21269       return SDValue();
21270
21271     // Record which element was extracted.
21272     ExtractedElements |=
21273       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
21274
21275     Uses.push_back(Extract);
21276   }
21277
21278   // If not all the elements were used, this may not be worthwhile.
21279   if (ExtractedElements != 15)
21280     return SDValue();
21281
21282   // Ok, we've now decided to do the transformation.
21283   // If 64-bit shifts are legal, use the extract-shift sequence,
21284   // otherwise bounce the vector off the cache.
21285   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21286   SDValue Vals[4];
21287
21288   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
21289     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
21290     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
21291     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21292       DAG.getConstant(0, dl, VecIdxTy));
21293     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21294       DAG.getConstant(1, dl, VecIdxTy));
21295
21296     SDValue ShAmt = DAG.getConstant(32, dl,
21297       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
21298     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
21299     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21300       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
21301     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
21302     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21303       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
21304   } else {
21305     // Store the value to a temporary stack slot.
21306     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
21307     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
21308       MachinePointerInfo(), false, false, 0);
21309
21310     EVT ElementType = InputVector.getValueType().getVectorElementType();
21311     unsigned EltSize = ElementType.getSizeInBits() / 8;
21312
21313     // Replace each use (extract) with a load of the appropriate element.
21314     for (unsigned i = 0; i < 4; ++i) {
21315       uint64_t Offset = EltSize * i;
21316       SDValue OffsetVal = DAG.getConstant(Offset, dl, TLI.getPointerTy());
21317
21318       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
21319                                        StackPtr, OffsetVal);
21320
21321       // Load the scalar.
21322       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
21323                             ScalarAddr, MachinePointerInfo(),
21324                             false, false, false, 0);
21325
21326     }
21327   }
21328
21329   // Replace the extracts
21330   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
21331     UE = Uses.end(); UI != UE; ++UI) {
21332     SDNode *Extract = *UI;
21333
21334     SDValue Idx = Extract->getOperand(1);
21335     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
21336     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
21337   }
21338
21339   // The replacement was made in place; don't return anything.
21340   return SDValue();
21341 }
21342
21343 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
21344 static std::pair<unsigned, bool>
21345 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
21346                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
21347   if (!VT.isVector())
21348     return std::make_pair(0, false);
21349
21350   bool NeedSplit = false;
21351   switch (VT.getSimpleVT().SimpleTy) {
21352   default: return std::make_pair(0, false);
21353   case MVT::v4i64:
21354   case MVT::v2i64:
21355     if (!Subtarget->hasVLX())
21356       return std::make_pair(0, false);
21357     break;
21358   case MVT::v64i8:
21359   case MVT::v32i16:
21360     if (!Subtarget->hasBWI())
21361       return std::make_pair(0, false);
21362     break;
21363   case MVT::v16i32:
21364   case MVT::v8i64:
21365     if (!Subtarget->hasAVX512())
21366       return std::make_pair(0, false);
21367     break;
21368   case MVT::v32i8:
21369   case MVT::v16i16:
21370   case MVT::v8i32:
21371     if (!Subtarget->hasAVX2())
21372       NeedSplit = true;
21373     if (!Subtarget->hasAVX())
21374       return std::make_pair(0, false);
21375     break;
21376   case MVT::v16i8:
21377   case MVT::v8i16:
21378   case MVT::v4i32:
21379     if (!Subtarget->hasSSE2())
21380       return std::make_pair(0, false);
21381   }
21382
21383   // SSE2 has only a small subset of the operations.
21384   bool hasUnsigned = Subtarget->hasSSE41() ||
21385                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
21386   bool hasSigned = Subtarget->hasSSE41() ||
21387                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
21388
21389   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21390
21391   unsigned Opc = 0;
21392   // Check for x CC y ? x : y.
21393   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21394       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21395     switch (CC) {
21396     default: break;
21397     case ISD::SETULT:
21398     case ISD::SETULE:
21399       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21400     case ISD::SETUGT:
21401     case ISD::SETUGE:
21402       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21403     case ISD::SETLT:
21404     case ISD::SETLE:
21405       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21406     case ISD::SETGT:
21407     case ISD::SETGE:
21408       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21409     }
21410   // Check for x CC y ? y : x -- a min/max with reversed arms.
21411   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21412              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21413     switch (CC) {
21414     default: break;
21415     case ISD::SETULT:
21416     case ISD::SETULE:
21417       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21418     case ISD::SETUGT:
21419     case ISD::SETUGE:
21420       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21421     case ISD::SETLT:
21422     case ISD::SETLE:
21423       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21424     case ISD::SETGT:
21425     case ISD::SETGE:
21426       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21427     }
21428   }
21429
21430   return std::make_pair(Opc, NeedSplit);
21431 }
21432
21433 static SDValue
21434 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
21435                                       const X86Subtarget *Subtarget) {
21436   SDLoc dl(N);
21437   SDValue Cond = N->getOperand(0);
21438   SDValue LHS = N->getOperand(1);
21439   SDValue RHS = N->getOperand(2);
21440
21441   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
21442     SDValue CondSrc = Cond->getOperand(0);
21443     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
21444       Cond = CondSrc->getOperand(0);
21445   }
21446
21447   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
21448     return SDValue();
21449
21450   // A vselect where all conditions and data are constants can be optimized into
21451   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
21452   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
21453       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
21454     return SDValue();
21455
21456   unsigned MaskValue = 0;
21457   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
21458     return SDValue();
21459
21460   MVT VT = N->getSimpleValueType(0);
21461   unsigned NumElems = VT.getVectorNumElements();
21462   SmallVector<int, 8> ShuffleMask(NumElems, -1);
21463   for (unsigned i = 0; i < NumElems; ++i) {
21464     // Be sure we emit undef where we can.
21465     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
21466       ShuffleMask[i] = -1;
21467     else
21468       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
21469   }
21470
21471   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21472   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
21473     return SDValue();
21474   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
21475 }
21476
21477 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
21478 /// nodes.
21479 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
21480                                     TargetLowering::DAGCombinerInfo &DCI,
21481                                     const X86Subtarget *Subtarget) {
21482   SDLoc DL(N);
21483   SDValue Cond = N->getOperand(0);
21484   // Get the LHS/RHS of the select.
21485   SDValue LHS = N->getOperand(1);
21486   SDValue RHS = N->getOperand(2);
21487   EVT VT = LHS.getValueType();
21488   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21489
21490   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
21491   // instructions match the semantics of the common C idiom x<y?x:y but not
21492   // x<=y?x:y, because of how they handle negative zero (which can be
21493   // ignored in unsafe-math mode).
21494   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
21495   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
21496       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
21497       (Subtarget->hasSSE2() ||
21498        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
21499     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21500
21501     unsigned Opcode = 0;
21502     // Check for x CC y ? x : y.
21503     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21504         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21505       switch (CC) {
21506       default: break;
21507       case ISD::SETULT:
21508         // Converting this to a min would handle NaNs incorrectly, and swapping
21509         // the operands would cause it to handle comparisons between positive
21510         // and negative zero incorrectly.
21511         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21512           if (!DAG.getTarget().Options.UnsafeFPMath &&
21513               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21514             break;
21515           std::swap(LHS, RHS);
21516         }
21517         Opcode = X86ISD::FMIN;
21518         break;
21519       case ISD::SETOLE:
21520         // Converting this to a min would handle comparisons between positive
21521         // and negative zero incorrectly.
21522         if (!DAG.getTarget().Options.UnsafeFPMath &&
21523             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21524           break;
21525         Opcode = X86ISD::FMIN;
21526         break;
21527       case ISD::SETULE:
21528         // Converting this to a min would handle both negative zeros and NaNs
21529         // incorrectly, but we can swap the operands to fix both.
21530         std::swap(LHS, RHS);
21531       case ISD::SETOLT:
21532       case ISD::SETLT:
21533       case ISD::SETLE:
21534         Opcode = X86ISD::FMIN;
21535         break;
21536
21537       case ISD::SETOGE:
21538         // Converting this to a max would handle comparisons between positive
21539         // and negative zero incorrectly.
21540         if (!DAG.getTarget().Options.UnsafeFPMath &&
21541             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21542           break;
21543         Opcode = X86ISD::FMAX;
21544         break;
21545       case ISD::SETUGT:
21546         // Converting this to a max would handle NaNs incorrectly, and swapping
21547         // the operands would cause it to handle comparisons between positive
21548         // and negative zero incorrectly.
21549         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21550           if (!DAG.getTarget().Options.UnsafeFPMath &&
21551               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21552             break;
21553           std::swap(LHS, RHS);
21554         }
21555         Opcode = X86ISD::FMAX;
21556         break;
21557       case ISD::SETUGE:
21558         // Converting this to a max would handle both negative zeros and NaNs
21559         // incorrectly, but we can swap the operands to fix both.
21560         std::swap(LHS, RHS);
21561       case ISD::SETOGT:
21562       case ISD::SETGT:
21563       case ISD::SETGE:
21564         Opcode = X86ISD::FMAX;
21565         break;
21566       }
21567     // Check for x CC y ? y : x -- a min/max with reversed arms.
21568     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21569                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21570       switch (CC) {
21571       default: break;
21572       case ISD::SETOGE:
21573         // Converting this to a min would handle comparisons between positive
21574         // and negative zero incorrectly, and swapping the operands would
21575         // cause it to handle NaNs incorrectly.
21576         if (!DAG.getTarget().Options.UnsafeFPMath &&
21577             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
21578           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21579             break;
21580           std::swap(LHS, RHS);
21581         }
21582         Opcode = X86ISD::FMIN;
21583         break;
21584       case ISD::SETUGT:
21585         // Converting this to a min would handle NaNs incorrectly.
21586         if (!DAG.getTarget().Options.UnsafeFPMath &&
21587             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
21588           break;
21589         Opcode = X86ISD::FMIN;
21590         break;
21591       case ISD::SETUGE:
21592         // Converting this to a min would handle both negative zeros and NaNs
21593         // incorrectly, but we can swap the operands to fix both.
21594         std::swap(LHS, RHS);
21595       case ISD::SETOGT:
21596       case ISD::SETGT:
21597       case ISD::SETGE:
21598         Opcode = X86ISD::FMIN;
21599         break;
21600
21601       case ISD::SETULT:
21602         // Converting this to a max would handle NaNs incorrectly.
21603         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21604           break;
21605         Opcode = X86ISD::FMAX;
21606         break;
21607       case ISD::SETOLE:
21608         // Converting this to a max would handle comparisons between positive
21609         // and negative zero incorrectly, and swapping the operands would
21610         // cause it to handle NaNs incorrectly.
21611         if (!DAG.getTarget().Options.UnsafeFPMath &&
21612             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
21613           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21614             break;
21615           std::swap(LHS, RHS);
21616         }
21617         Opcode = X86ISD::FMAX;
21618         break;
21619       case ISD::SETULE:
21620         // Converting this to a max would handle both negative zeros and NaNs
21621         // incorrectly, but we can swap the operands to fix both.
21622         std::swap(LHS, RHS);
21623       case ISD::SETOLT:
21624       case ISD::SETLT:
21625       case ISD::SETLE:
21626         Opcode = X86ISD::FMAX;
21627         break;
21628       }
21629     }
21630
21631     if (Opcode)
21632       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
21633   }
21634
21635   EVT CondVT = Cond.getValueType();
21636   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
21637       CondVT.getVectorElementType() == MVT::i1) {
21638     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
21639     // lowering on KNL. In this case we convert it to
21640     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
21641     // The same situation for all 128 and 256-bit vectors of i8 and i16.
21642     // Since SKX these selects have a proper lowering.
21643     EVT OpVT = LHS.getValueType();
21644     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
21645         (OpVT.getVectorElementType() == MVT::i8 ||
21646          OpVT.getVectorElementType() == MVT::i16) &&
21647         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
21648       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
21649       DCI.AddToWorklist(Cond.getNode());
21650       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
21651     }
21652   }
21653   // If this is a select between two integer constants, try to do some
21654   // optimizations.
21655   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
21656     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
21657       // Don't do this for crazy integer types.
21658       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
21659         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
21660         // so that TrueC (the true value) is larger than FalseC.
21661         bool NeedsCondInvert = false;
21662
21663         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
21664             // Efficiently invertible.
21665             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
21666              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
21667               isa<ConstantSDNode>(Cond.getOperand(1))))) {
21668           NeedsCondInvert = true;
21669           std::swap(TrueC, FalseC);
21670         }
21671
21672         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
21673         if (FalseC->getAPIntValue() == 0 &&
21674             TrueC->getAPIntValue().isPowerOf2()) {
21675           if (NeedsCondInvert) // Invert the condition if needed.
21676             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21677                                DAG.getConstant(1, DL, Cond.getValueType()));
21678
21679           // Zero extend the condition if needed.
21680           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
21681
21682           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21683           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
21684                              DAG.getConstant(ShAmt, DL, MVT::i8));
21685         }
21686
21687         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
21688         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21689           if (NeedsCondInvert) // Invert the condition if needed.
21690             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21691                                DAG.getConstant(1, DL, Cond.getValueType()));
21692
21693           // Zero extend the condition if needed.
21694           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21695                              FalseC->getValueType(0), Cond);
21696           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21697                              SDValue(FalseC, 0));
21698         }
21699
21700         // Optimize cases that will turn into an LEA instruction.  This requires
21701         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21702         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21703           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21704           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21705
21706           bool isFastMultiplier = false;
21707           if (Diff < 10) {
21708             switch ((unsigned char)Diff) {
21709               default: break;
21710               case 1:  // result = add base, cond
21711               case 2:  // result = lea base(    , cond*2)
21712               case 3:  // result = lea base(cond, cond*2)
21713               case 4:  // result = lea base(    , cond*4)
21714               case 5:  // result = lea base(cond, cond*4)
21715               case 8:  // result = lea base(    , cond*8)
21716               case 9:  // result = lea base(cond, cond*8)
21717                 isFastMultiplier = true;
21718                 break;
21719             }
21720           }
21721
21722           if (isFastMultiplier) {
21723             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21724             if (NeedsCondInvert) // Invert the condition if needed.
21725               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21726                                  DAG.getConstant(1, DL, Cond.getValueType()));
21727
21728             // Zero extend the condition if needed.
21729             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21730                                Cond);
21731             // Scale the condition by the difference.
21732             if (Diff != 1)
21733               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21734                                  DAG.getConstant(Diff, DL,
21735                                                  Cond.getValueType()));
21736
21737             // Add the base if non-zero.
21738             if (FalseC->getAPIntValue() != 0)
21739               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21740                                  SDValue(FalseC, 0));
21741             return Cond;
21742           }
21743         }
21744       }
21745   }
21746
21747   // Canonicalize max and min:
21748   // (x > y) ? x : y -> (x >= y) ? x : y
21749   // (x < y) ? x : y -> (x <= y) ? x : y
21750   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
21751   // the need for an extra compare
21752   // against zero. e.g.
21753   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
21754   // subl   %esi, %edi
21755   // testl  %edi, %edi
21756   // movl   $0, %eax
21757   // cmovgl %edi, %eax
21758   // =>
21759   // xorl   %eax, %eax
21760   // subl   %esi, $edi
21761   // cmovsl %eax, %edi
21762   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
21763       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21764       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21765     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21766     switch (CC) {
21767     default: break;
21768     case ISD::SETLT:
21769     case ISD::SETGT: {
21770       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
21771       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
21772                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
21773       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
21774     }
21775     }
21776   }
21777
21778   // Early exit check
21779   if (!TLI.isTypeLegal(VT))
21780     return SDValue();
21781
21782   // Match VSELECTs into subs with unsigned saturation.
21783   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
21784       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
21785       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
21786        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
21787     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21788
21789     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
21790     // left side invert the predicate to simplify logic below.
21791     SDValue Other;
21792     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
21793       Other = RHS;
21794       CC = ISD::getSetCCInverse(CC, true);
21795     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
21796       Other = LHS;
21797     }
21798
21799     if (Other.getNode() && Other->getNumOperands() == 2 &&
21800         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
21801       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
21802       SDValue CondRHS = Cond->getOperand(1);
21803
21804       // Look for a general sub with unsigned saturation first.
21805       // x >= y ? x-y : 0 --> subus x, y
21806       // x >  y ? x-y : 0 --> subus x, y
21807       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
21808           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
21809         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
21810
21811       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
21812         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
21813           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
21814             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
21815               // If the RHS is a constant we have to reverse the const
21816               // canonicalization.
21817               // x > C-1 ? x+-C : 0 --> subus x, C
21818               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
21819                   CondRHSConst->getAPIntValue() ==
21820                       (-OpRHSConst->getAPIntValue() - 1))
21821                 return DAG.getNode(
21822                     X86ISD::SUBUS, DL, VT, OpLHS,
21823                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
21824
21825           // Another special case: If C was a sign bit, the sub has been
21826           // canonicalized into a xor.
21827           // FIXME: Would it be better to use computeKnownBits to determine
21828           //        whether it's safe to decanonicalize the xor?
21829           // x s< 0 ? x^C : 0 --> subus x, C
21830           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
21831               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
21832               OpRHSConst->getAPIntValue().isSignBit())
21833             // Note that we have to rebuild the RHS constant here to ensure we
21834             // don't rely on particular values of undef lanes.
21835             return DAG.getNode(
21836                 X86ISD::SUBUS, DL, VT, OpLHS,
21837                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
21838         }
21839     }
21840   }
21841
21842   // Try to match a min/max vector operation.
21843   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
21844     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
21845     unsigned Opc = ret.first;
21846     bool NeedSplit = ret.second;
21847
21848     if (Opc && NeedSplit) {
21849       unsigned NumElems = VT.getVectorNumElements();
21850       // Extract the LHS vectors
21851       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
21852       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
21853
21854       // Extract the RHS vectors
21855       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
21856       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
21857
21858       // Create min/max for each subvector
21859       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
21860       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
21861
21862       // Merge the result
21863       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
21864     } else if (Opc)
21865       return DAG.getNode(Opc, DL, VT, LHS, RHS);
21866   }
21867
21868   // Simplify vector selection if condition value type matches vselect
21869   // operand type
21870   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
21871     assert(Cond.getValueType().isVector() &&
21872            "vector select expects a vector selector!");
21873
21874     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
21875     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
21876
21877     // Try invert the condition if true value is not all 1s and false value
21878     // is not all 0s.
21879     if (!TValIsAllOnes && !FValIsAllZeros &&
21880         // Check if the selector will be produced by CMPP*/PCMP*
21881         Cond.getOpcode() == ISD::SETCC &&
21882         // Check if SETCC has already been promoted
21883         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
21884       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
21885       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
21886
21887       if (TValIsAllZeros || FValIsAllOnes) {
21888         SDValue CC = Cond.getOperand(2);
21889         ISD::CondCode NewCC =
21890           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
21891                                Cond.getOperand(0).getValueType().isInteger());
21892         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
21893         std::swap(LHS, RHS);
21894         TValIsAllOnes = FValIsAllOnes;
21895         FValIsAllZeros = TValIsAllZeros;
21896       }
21897     }
21898
21899     if (TValIsAllOnes || FValIsAllZeros) {
21900       SDValue Ret;
21901
21902       if (TValIsAllOnes && FValIsAllZeros)
21903         Ret = Cond;
21904       else if (TValIsAllOnes)
21905         Ret =
21906             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
21907       else if (FValIsAllZeros)
21908         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
21909                           DAG.getBitcast(CondVT, LHS));
21910
21911       return DAG.getBitcast(VT, Ret);
21912     }
21913   }
21914
21915   // We should generate an X86ISD::BLENDI from a vselect if its argument
21916   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
21917   // constants. This specific pattern gets generated when we split a
21918   // selector for a 512 bit vector in a machine without AVX512 (but with
21919   // 256-bit vectors), during legalization:
21920   //
21921   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
21922   //
21923   // Iff we find this pattern and the build_vectors are built from
21924   // constants, we translate the vselect into a shuffle_vector that we
21925   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
21926   if ((N->getOpcode() == ISD::VSELECT ||
21927        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
21928       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
21929     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
21930     if (Shuffle.getNode())
21931       return Shuffle;
21932   }
21933
21934   // If this is a *dynamic* select (non-constant condition) and we can match
21935   // this node with one of the variable blend instructions, restructure the
21936   // condition so that the blends can use the high bit of each element and use
21937   // SimplifyDemandedBits to simplify the condition operand.
21938   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
21939       !DCI.isBeforeLegalize() &&
21940       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
21941     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
21942
21943     // Don't optimize vector selects that map to mask-registers.
21944     if (BitWidth == 1)
21945       return SDValue();
21946
21947     // We can only handle the cases where VSELECT is directly legal on the
21948     // subtarget. We custom lower VSELECT nodes with constant conditions and
21949     // this makes it hard to see whether a dynamic VSELECT will correctly
21950     // lower, so we both check the operation's status and explicitly handle the
21951     // cases where a *dynamic* blend will fail even though a constant-condition
21952     // blend could be custom lowered.
21953     // FIXME: We should find a better way to handle this class of problems.
21954     // Potentially, we should combine constant-condition vselect nodes
21955     // pre-legalization into shuffles and not mark as many types as custom
21956     // lowered.
21957     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
21958       return SDValue();
21959     // FIXME: We don't support i16-element blends currently. We could and
21960     // should support them by making *all* the bits in the condition be set
21961     // rather than just the high bit and using an i8-element blend.
21962     if (VT.getScalarType() == MVT::i16)
21963       return SDValue();
21964     // Dynamic blending was only available from SSE4.1 onward.
21965     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
21966       return SDValue();
21967     // Byte blends are only available in AVX2
21968     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
21969         !Subtarget->hasAVX2())
21970       return SDValue();
21971
21972     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
21973     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
21974
21975     APInt KnownZero, KnownOne;
21976     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
21977                                           DCI.isBeforeLegalizeOps());
21978     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
21979         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
21980                                  TLO)) {
21981       // If we changed the computation somewhere in the DAG, this change
21982       // will affect all users of Cond.
21983       // Make sure it is fine and update all the nodes so that we do not
21984       // use the generic VSELECT anymore. Otherwise, we may perform
21985       // wrong optimizations as we messed up with the actual expectation
21986       // for the vector boolean values.
21987       if (Cond != TLO.Old) {
21988         // Check all uses of that condition operand to check whether it will be
21989         // consumed by non-BLEND instructions, which may depend on all bits are
21990         // set properly.
21991         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21992              I != E; ++I)
21993           if (I->getOpcode() != ISD::VSELECT)
21994             // TODO: Add other opcodes eventually lowered into BLEND.
21995             return SDValue();
21996
21997         // Update all the users of the condition, before committing the change,
21998         // so that the VSELECT optimizations that expect the correct vector
21999         // boolean value will not be triggered.
22000         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
22001              I != E; ++I)
22002           DAG.ReplaceAllUsesOfValueWith(
22003               SDValue(*I, 0),
22004               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
22005                           Cond, I->getOperand(1), I->getOperand(2)));
22006         DCI.CommitTargetLoweringOpt(TLO);
22007         return SDValue();
22008       }
22009       // At this point, only Cond is changed. Change the condition
22010       // just for N to keep the opportunity to optimize all other
22011       // users their own way.
22012       DAG.ReplaceAllUsesOfValueWith(
22013           SDValue(N, 0),
22014           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
22015                       TLO.New, N->getOperand(1), N->getOperand(2)));
22016       return SDValue();
22017     }
22018   }
22019
22020   return SDValue();
22021 }
22022
22023 // Check whether a boolean test is testing a boolean value generated by
22024 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
22025 // code.
22026 //
22027 // Simplify the following patterns:
22028 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
22029 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
22030 // to (Op EFLAGS Cond)
22031 //
22032 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
22033 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
22034 // to (Op EFLAGS !Cond)
22035 //
22036 // where Op could be BRCOND or CMOV.
22037 //
22038 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
22039   // Quit if not CMP and SUB with its value result used.
22040   if (Cmp.getOpcode() != X86ISD::CMP &&
22041       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
22042       return SDValue();
22043
22044   // Quit if not used as a boolean value.
22045   if (CC != X86::COND_E && CC != X86::COND_NE)
22046     return SDValue();
22047
22048   // Check CMP operands. One of them should be 0 or 1 and the other should be
22049   // an SetCC or extended from it.
22050   SDValue Op1 = Cmp.getOperand(0);
22051   SDValue Op2 = Cmp.getOperand(1);
22052
22053   SDValue SetCC;
22054   const ConstantSDNode* C = nullptr;
22055   bool needOppositeCond = (CC == X86::COND_E);
22056   bool checkAgainstTrue = false; // Is it a comparison against 1?
22057
22058   if ((C = dyn_cast<ConstantSDNode>(Op1)))
22059     SetCC = Op2;
22060   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
22061     SetCC = Op1;
22062   else // Quit if all operands are not constants.
22063     return SDValue();
22064
22065   if (C->getZExtValue() == 1) {
22066     needOppositeCond = !needOppositeCond;
22067     checkAgainstTrue = true;
22068   } else if (C->getZExtValue() != 0)
22069     // Quit if the constant is neither 0 or 1.
22070     return SDValue();
22071
22072   bool truncatedToBoolWithAnd = false;
22073   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
22074   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
22075          SetCC.getOpcode() == ISD::TRUNCATE ||
22076          SetCC.getOpcode() == ISD::AND) {
22077     if (SetCC.getOpcode() == ISD::AND) {
22078       int OpIdx = -1;
22079       ConstantSDNode *CS;
22080       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
22081           CS->getZExtValue() == 1)
22082         OpIdx = 1;
22083       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
22084           CS->getZExtValue() == 1)
22085         OpIdx = 0;
22086       if (OpIdx == -1)
22087         break;
22088       SetCC = SetCC.getOperand(OpIdx);
22089       truncatedToBoolWithAnd = true;
22090     } else
22091       SetCC = SetCC.getOperand(0);
22092   }
22093
22094   switch (SetCC.getOpcode()) {
22095   case X86ISD::SETCC_CARRY:
22096     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
22097     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
22098     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
22099     // truncated to i1 using 'and'.
22100     if (checkAgainstTrue && !truncatedToBoolWithAnd)
22101       break;
22102     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
22103            "Invalid use of SETCC_CARRY!");
22104     // FALL THROUGH
22105   case X86ISD::SETCC:
22106     // Set the condition code or opposite one if necessary.
22107     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
22108     if (needOppositeCond)
22109       CC = X86::GetOppositeBranchCondition(CC);
22110     return SetCC.getOperand(1);
22111   case X86ISD::CMOV: {
22112     // Check whether false/true value has canonical one, i.e. 0 or 1.
22113     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
22114     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
22115     // Quit if true value is not a constant.
22116     if (!TVal)
22117       return SDValue();
22118     // Quit if false value is not a constant.
22119     if (!FVal) {
22120       SDValue Op = SetCC.getOperand(0);
22121       // Skip 'zext' or 'trunc' node.
22122       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
22123           Op.getOpcode() == ISD::TRUNCATE)
22124         Op = Op.getOperand(0);
22125       // A special case for rdrand/rdseed, where 0 is set if false cond is
22126       // found.
22127       if ((Op.getOpcode() != X86ISD::RDRAND &&
22128            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
22129         return SDValue();
22130     }
22131     // Quit if false value is not the constant 0 or 1.
22132     bool FValIsFalse = true;
22133     if (FVal && FVal->getZExtValue() != 0) {
22134       if (FVal->getZExtValue() != 1)
22135         return SDValue();
22136       // If FVal is 1, opposite cond is needed.
22137       needOppositeCond = !needOppositeCond;
22138       FValIsFalse = false;
22139     }
22140     // Quit if TVal is not the constant opposite of FVal.
22141     if (FValIsFalse && TVal->getZExtValue() != 1)
22142       return SDValue();
22143     if (!FValIsFalse && TVal->getZExtValue() != 0)
22144       return SDValue();
22145     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
22146     if (needOppositeCond)
22147       CC = X86::GetOppositeBranchCondition(CC);
22148     return SetCC.getOperand(3);
22149   }
22150   }
22151
22152   return SDValue();
22153 }
22154
22155 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
22156 /// Match:
22157 ///   (X86or (X86setcc) (X86setcc))
22158 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
22159 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
22160                                            X86::CondCode &CC1, SDValue &Flags,
22161                                            bool &isAnd) {
22162   if (Cond->getOpcode() == X86ISD::CMP) {
22163     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
22164     if (!CondOp1C || !CondOp1C->isNullValue())
22165       return false;
22166
22167     Cond = Cond->getOperand(0);
22168   }
22169
22170   isAnd = false;
22171
22172   SDValue SetCC0, SetCC1;
22173   switch (Cond->getOpcode()) {
22174   default: return false;
22175   case ISD::AND:
22176   case X86ISD::AND:
22177     isAnd = true;
22178     // fallthru
22179   case ISD::OR:
22180   case X86ISD::OR:
22181     SetCC0 = Cond->getOperand(0);
22182     SetCC1 = Cond->getOperand(1);
22183     break;
22184   };
22185
22186   // Make sure we have SETCC nodes, using the same flags value.
22187   if (SetCC0.getOpcode() != X86ISD::SETCC ||
22188       SetCC1.getOpcode() != X86ISD::SETCC ||
22189       SetCC0->getOperand(1) != SetCC1->getOperand(1))
22190     return false;
22191
22192   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
22193   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
22194   Flags = SetCC0->getOperand(1);
22195   return true;
22196 }
22197
22198 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
22199 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
22200                                   TargetLowering::DAGCombinerInfo &DCI,
22201                                   const X86Subtarget *Subtarget) {
22202   SDLoc DL(N);
22203
22204   // If the flag operand isn't dead, don't touch this CMOV.
22205   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
22206     return SDValue();
22207
22208   SDValue FalseOp = N->getOperand(0);
22209   SDValue TrueOp = N->getOperand(1);
22210   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
22211   SDValue Cond = N->getOperand(3);
22212
22213   if (CC == X86::COND_E || CC == X86::COND_NE) {
22214     switch (Cond.getOpcode()) {
22215     default: break;
22216     case X86ISD::BSR:
22217     case X86ISD::BSF:
22218       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
22219       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
22220         return (CC == X86::COND_E) ? FalseOp : TrueOp;
22221     }
22222   }
22223
22224   SDValue Flags;
22225
22226   Flags = checkBoolTestSetCCCombine(Cond, CC);
22227   if (Flags.getNode() &&
22228       // Extra check as FCMOV only supports a subset of X86 cond.
22229       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
22230     SDValue Ops[] = { FalseOp, TrueOp,
22231                       DAG.getConstant(CC, DL, MVT::i8), Flags };
22232     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22233   }
22234
22235   // If this is a select between two integer constants, try to do some
22236   // optimizations.  Note that the operands are ordered the opposite of SELECT
22237   // operands.
22238   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
22239     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
22240       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
22241       // larger than FalseC (the false value).
22242       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
22243         CC = X86::GetOppositeBranchCondition(CC);
22244         std::swap(TrueC, FalseC);
22245         std::swap(TrueOp, FalseOp);
22246       }
22247
22248       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
22249       // This is efficient for any integer data type (including i8/i16) and
22250       // shift amount.
22251       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
22252         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22253                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22254
22255         // Zero extend the condition if needed.
22256         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
22257
22258         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
22259         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
22260                            DAG.getConstant(ShAmt, DL, MVT::i8));
22261         if (N->getNumValues() == 2)  // Dead flag value?
22262           return DCI.CombineTo(N, Cond, SDValue());
22263         return Cond;
22264       }
22265
22266       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
22267       // for any integer data type, including i8/i16.
22268       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
22269         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22270                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22271
22272         // Zero extend the condition if needed.
22273         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
22274                            FalseC->getValueType(0), Cond);
22275         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22276                            SDValue(FalseC, 0));
22277
22278         if (N->getNumValues() == 2)  // Dead flag value?
22279           return DCI.CombineTo(N, Cond, SDValue());
22280         return Cond;
22281       }
22282
22283       // Optimize cases that will turn into an LEA instruction.  This requires
22284       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
22285       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
22286         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
22287         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
22288
22289         bool isFastMultiplier = false;
22290         if (Diff < 10) {
22291           switch ((unsigned char)Diff) {
22292           default: break;
22293           case 1:  // result = add base, cond
22294           case 2:  // result = lea base(    , cond*2)
22295           case 3:  // result = lea base(cond, cond*2)
22296           case 4:  // result = lea base(    , cond*4)
22297           case 5:  // result = lea base(cond, cond*4)
22298           case 8:  // result = lea base(    , cond*8)
22299           case 9:  // result = lea base(cond, cond*8)
22300             isFastMultiplier = true;
22301             break;
22302           }
22303         }
22304
22305         if (isFastMultiplier) {
22306           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
22307           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22308                              DAG.getConstant(CC, DL, MVT::i8), Cond);
22309           // Zero extend the condition if needed.
22310           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
22311                              Cond);
22312           // Scale the condition by the difference.
22313           if (Diff != 1)
22314             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
22315                                DAG.getConstant(Diff, DL, Cond.getValueType()));
22316
22317           // Add the base if non-zero.
22318           if (FalseC->getAPIntValue() != 0)
22319             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22320                                SDValue(FalseC, 0));
22321           if (N->getNumValues() == 2)  // Dead flag value?
22322             return DCI.CombineTo(N, Cond, SDValue());
22323           return Cond;
22324         }
22325       }
22326     }
22327   }
22328
22329   // Handle these cases:
22330   //   (select (x != c), e, c) -> select (x != c), e, x),
22331   //   (select (x == c), c, e) -> select (x == c), x, e)
22332   // where the c is an integer constant, and the "select" is the combination
22333   // of CMOV and CMP.
22334   //
22335   // The rationale for this change is that the conditional-move from a constant
22336   // needs two instructions, however, conditional-move from a register needs
22337   // only one instruction.
22338   //
22339   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
22340   //  some instruction-combining opportunities. This opt needs to be
22341   //  postponed as late as possible.
22342   //
22343   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
22344     // the DCI.xxxx conditions are provided to postpone the optimization as
22345     // late as possible.
22346
22347     ConstantSDNode *CmpAgainst = nullptr;
22348     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
22349         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
22350         !isa<ConstantSDNode>(Cond.getOperand(0))) {
22351
22352       if (CC == X86::COND_NE &&
22353           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
22354         CC = X86::GetOppositeBranchCondition(CC);
22355         std::swap(TrueOp, FalseOp);
22356       }
22357
22358       if (CC == X86::COND_E &&
22359           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
22360         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
22361                           DAG.getConstant(CC, DL, MVT::i8), Cond };
22362         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
22363       }
22364     }
22365   }
22366
22367   // Fold and/or of setcc's to double CMOV:
22368   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
22369   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
22370   //
22371   // This combine lets us generate:
22372   //   cmovcc1 (jcc1 if we don't have CMOV)
22373   //   cmovcc2 (same)
22374   // instead of:
22375   //   setcc1
22376   //   setcc2
22377   //   and/or
22378   //   cmovne (jne if we don't have CMOV)
22379   // When we can't use the CMOV instruction, it might increase branch
22380   // mispredicts.
22381   // When we can use CMOV, or when there is no mispredict, this improves
22382   // throughput and reduces register pressure.
22383   //
22384   if (CC == X86::COND_NE) {
22385     SDValue Flags;
22386     X86::CondCode CC0, CC1;
22387     bool isAndSetCC;
22388     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
22389       if (isAndSetCC) {
22390         std::swap(FalseOp, TrueOp);
22391         CC0 = X86::GetOppositeBranchCondition(CC0);
22392         CC1 = X86::GetOppositeBranchCondition(CC1);
22393       }
22394
22395       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
22396         Flags};
22397       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
22398       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
22399       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22400       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
22401       return CMOV;
22402     }
22403   }
22404
22405   return SDValue();
22406 }
22407
22408 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
22409                                                 const X86Subtarget *Subtarget) {
22410   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
22411   switch (IntNo) {
22412   default: return SDValue();
22413   // SSE/AVX/AVX2 blend intrinsics.
22414   case Intrinsic::x86_avx2_pblendvb:
22415     // Don't try to simplify this intrinsic if we don't have AVX2.
22416     if (!Subtarget->hasAVX2())
22417       return SDValue();
22418     // FALL-THROUGH
22419   case Intrinsic::x86_avx_blendv_pd_256:
22420   case Intrinsic::x86_avx_blendv_ps_256:
22421     // Don't try to simplify this intrinsic if we don't have AVX.
22422     if (!Subtarget->hasAVX())
22423       return SDValue();
22424     // FALL-THROUGH
22425   case Intrinsic::x86_sse41_blendvps:
22426   case Intrinsic::x86_sse41_blendvpd:
22427   case Intrinsic::x86_sse41_pblendvb: {
22428     SDValue Op0 = N->getOperand(1);
22429     SDValue Op1 = N->getOperand(2);
22430     SDValue Mask = N->getOperand(3);
22431
22432     // Don't try to simplify this intrinsic if we don't have SSE4.1.
22433     if (!Subtarget->hasSSE41())
22434       return SDValue();
22435
22436     // fold (blend A, A, Mask) -> A
22437     if (Op0 == Op1)
22438       return Op0;
22439     // fold (blend A, B, allZeros) -> A
22440     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
22441       return Op0;
22442     // fold (blend A, B, allOnes) -> B
22443     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
22444       return Op1;
22445
22446     // Simplify the case where the mask is a constant i32 value.
22447     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
22448       if (C->isNullValue())
22449         return Op0;
22450       if (C->isAllOnesValue())
22451         return Op1;
22452     }
22453
22454     return SDValue();
22455   }
22456
22457   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
22458   case Intrinsic::x86_sse2_psrai_w:
22459   case Intrinsic::x86_sse2_psrai_d:
22460   case Intrinsic::x86_avx2_psrai_w:
22461   case Intrinsic::x86_avx2_psrai_d:
22462   case Intrinsic::x86_sse2_psra_w:
22463   case Intrinsic::x86_sse2_psra_d:
22464   case Intrinsic::x86_avx2_psra_w:
22465   case Intrinsic::x86_avx2_psra_d: {
22466     SDValue Op0 = N->getOperand(1);
22467     SDValue Op1 = N->getOperand(2);
22468     EVT VT = Op0.getValueType();
22469     assert(VT.isVector() && "Expected a vector type!");
22470
22471     if (isa<BuildVectorSDNode>(Op1))
22472       Op1 = Op1.getOperand(0);
22473
22474     if (!isa<ConstantSDNode>(Op1))
22475       return SDValue();
22476
22477     EVT SVT = VT.getVectorElementType();
22478     unsigned SVTBits = SVT.getSizeInBits();
22479
22480     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
22481     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
22482     uint64_t ShAmt = C.getZExtValue();
22483
22484     // Don't try to convert this shift into a ISD::SRA if the shift
22485     // count is bigger than or equal to the element size.
22486     if (ShAmt >= SVTBits)
22487       return SDValue();
22488
22489     // Trivial case: if the shift count is zero, then fold this
22490     // into the first operand.
22491     if (ShAmt == 0)
22492       return Op0;
22493
22494     // Replace this packed shift intrinsic with a target independent
22495     // shift dag node.
22496     SDLoc DL(N);
22497     SDValue Splat = DAG.getConstant(C, DL, VT);
22498     return DAG.getNode(ISD::SRA, DL, VT, Op0, Splat);
22499   }
22500   }
22501 }
22502
22503 /// PerformMulCombine - Optimize a single multiply with constant into two
22504 /// in order to implement it with two cheaper instructions, e.g.
22505 /// LEA + SHL, LEA + LEA.
22506 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
22507                                  TargetLowering::DAGCombinerInfo &DCI) {
22508   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
22509     return SDValue();
22510
22511   EVT VT = N->getValueType(0);
22512   if (VT != MVT::i64 && VT != MVT::i32)
22513     return SDValue();
22514
22515   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
22516   if (!C)
22517     return SDValue();
22518   uint64_t MulAmt = C->getZExtValue();
22519   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
22520     return SDValue();
22521
22522   uint64_t MulAmt1 = 0;
22523   uint64_t MulAmt2 = 0;
22524   if ((MulAmt % 9) == 0) {
22525     MulAmt1 = 9;
22526     MulAmt2 = MulAmt / 9;
22527   } else if ((MulAmt % 5) == 0) {
22528     MulAmt1 = 5;
22529     MulAmt2 = MulAmt / 5;
22530   } else if ((MulAmt % 3) == 0) {
22531     MulAmt1 = 3;
22532     MulAmt2 = MulAmt / 3;
22533   }
22534   if (MulAmt2 &&
22535       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
22536     SDLoc DL(N);
22537
22538     if (isPowerOf2_64(MulAmt2) &&
22539         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
22540       // If second multiplifer is pow2, issue it first. We want the multiply by
22541       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
22542       // is an add.
22543       std::swap(MulAmt1, MulAmt2);
22544
22545     SDValue NewMul;
22546     if (isPowerOf2_64(MulAmt1))
22547       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
22548                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
22549     else
22550       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
22551                            DAG.getConstant(MulAmt1, DL, VT));
22552
22553     if (isPowerOf2_64(MulAmt2))
22554       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
22555                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
22556     else
22557       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
22558                            DAG.getConstant(MulAmt2, DL, VT));
22559
22560     // Do not add new nodes to DAG combiner worklist.
22561     DCI.CombineTo(N, NewMul, false);
22562   }
22563   return SDValue();
22564 }
22565
22566 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
22567   SDValue N0 = N->getOperand(0);
22568   SDValue N1 = N->getOperand(1);
22569   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
22570   EVT VT = N0.getValueType();
22571
22572   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
22573   // since the result of setcc_c is all zero's or all ones.
22574   if (VT.isInteger() && !VT.isVector() &&
22575       N1C && N0.getOpcode() == ISD::AND &&
22576       N0.getOperand(1).getOpcode() == ISD::Constant) {
22577     SDValue N00 = N0.getOperand(0);
22578     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
22579         ((N00.getOpcode() == ISD::ANY_EXTEND ||
22580           N00.getOpcode() == ISD::ZERO_EXTEND) &&
22581          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
22582       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
22583       APInt ShAmt = N1C->getAPIntValue();
22584       Mask = Mask.shl(ShAmt);
22585       if (Mask != 0) {
22586         SDLoc DL(N);
22587         return DAG.getNode(ISD::AND, DL, VT,
22588                            N00, DAG.getConstant(Mask, DL, VT));
22589       }
22590     }
22591   }
22592
22593   // Hardware support for vector shifts is sparse which makes us scalarize the
22594   // vector operations in many cases. Also, on sandybridge ADD is faster than
22595   // shl.
22596   // (shl V, 1) -> add V,V
22597   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
22598     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
22599       assert(N0.getValueType().isVector() && "Invalid vector shift type");
22600       // We shift all of the values by one. In many cases we do not have
22601       // hardware support for this operation. This is better expressed as an ADD
22602       // of two values.
22603       if (N1SplatC->getZExtValue() == 1)
22604         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
22605     }
22606
22607   return SDValue();
22608 }
22609
22610 /// \brief Returns a vector of 0s if the node in input is a vector logical
22611 /// shift by a constant amount which is known to be bigger than or equal
22612 /// to the vector element size in bits.
22613 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
22614                                       const X86Subtarget *Subtarget) {
22615   EVT VT = N->getValueType(0);
22616
22617   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
22618       (!Subtarget->hasInt256() ||
22619        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
22620     return SDValue();
22621
22622   SDValue Amt = N->getOperand(1);
22623   SDLoc DL(N);
22624   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
22625     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
22626       APInt ShiftAmt = AmtSplat->getAPIntValue();
22627       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
22628
22629       // SSE2/AVX2 logical shifts always return a vector of 0s
22630       // if the shift amount is bigger than or equal to
22631       // the element size. The constant shift amount will be
22632       // encoded as a 8-bit immediate.
22633       if (ShiftAmt.trunc(8).uge(MaxAmount))
22634         return getZeroVector(VT, Subtarget, DAG, DL);
22635     }
22636
22637   return SDValue();
22638 }
22639
22640 /// PerformShiftCombine - Combine shifts.
22641 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
22642                                    TargetLowering::DAGCombinerInfo &DCI,
22643                                    const X86Subtarget *Subtarget) {
22644   if (N->getOpcode() == ISD::SHL) {
22645     SDValue V = PerformSHLCombine(N, DAG);
22646     if (V.getNode()) return V;
22647   }
22648
22649   if (N->getOpcode() != ISD::SRA) {
22650     // Try to fold this logical shift into a zero vector.
22651     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
22652     if (V.getNode()) return V;
22653   }
22654
22655   return SDValue();
22656 }
22657
22658 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
22659 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
22660 // and friends.  Likewise for OR -> CMPNEQSS.
22661 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
22662                             TargetLowering::DAGCombinerInfo &DCI,
22663                             const X86Subtarget *Subtarget) {
22664   unsigned opcode;
22665
22666   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
22667   // we're requiring SSE2 for both.
22668   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
22669     SDValue N0 = N->getOperand(0);
22670     SDValue N1 = N->getOperand(1);
22671     SDValue CMP0 = N0->getOperand(1);
22672     SDValue CMP1 = N1->getOperand(1);
22673     SDLoc DL(N);
22674
22675     // The SETCCs should both refer to the same CMP.
22676     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
22677       return SDValue();
22678
22679     SDValue CMP00 = CMP0->getOperand(0);
22680     SDValue CMP01 = CMP0->getOperand(1);
22681     EVT     VT    = CMP00.getValueType();
22682
22683     if (VT == MVT::f32 || VT == MVT::f64) {
22684       bool ExpectingFlags = false;
22685       // Check for any users that want flags:
22686       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
22687            !ExpectingFlags && UI != UE; ++UI)
22688         switch (UI->getOpcode()) {
22689         default:
22690         case ISD::BR_CC:
22691         case ISD::BRCOND:
22692         case ISD::SELECT:
22693           ExpectingFlags = true;
22694           break;
22695         case ISD::CopyToReg:
22696         case ISD::SIGN_EXTEND:
22697         case ISD::ZERO_EXTEND:
22698         case ISD::ANY_EXTEND:
22699           break;
22700         }
22701
22702       if (!ExpectingFlags) {
22703         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
22704         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
22705
22706         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
22707           X86::CondCode tmp = cc0;
22708           cc0 = cc1;
22709           cc1 = tmp;
22710         }
22711
22712         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
22713             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
22714           // FIXME: need symbolic constants for these magic numbers.
22715           // See X86ATTInstPrinter.cpp:printSSECC().
22716           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
22717           if (Subtarget->hasAVX512()) {
22718             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
22719                                          CMP01,
22720                                          DAG.getConstant(x86cc, DL, MVT::i8));
22721             if (N->getValueType(0) != MVT::i1)
22722               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
22723                                  FSetCC);
22724             return FSetCC;
22725           }
22726           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
22727                                               CMP00.getValueType(), CMP00, CMP01,
22728                                               DAG.getConstant(x86cc, DL,
22729                                                               MVT::i8));
22730
22731           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
22732           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
22733
22734           if (is64BitFP && !Subtarget->is64Bit()) {
22735             // On a 32-bit target, we cannot bitcast the 64-bit float to a
22736             // 64-bit integer, since that's not a legal type. Since
22737             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
22738             // bits, but can do this little dance to extract the lowest 32 bits
22739             // and work with those going forward.
22740             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
22741                                            OnesOrZeroesF);
22742             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
22743             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
22744                                         Vector32, DAG.getIntPtrConstant(0, DL));
22745             IntVT = MVT::i32;
22746           }
22747
22748           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
22749           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
22750                                       DAG.getConstant(1, DL, IntVT));
22751           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
22752                                               ANDed);
22753           return OneBitOfTruth;
22754         }
22755       }
22756     }
22757   }
22758   return SDValue();
22759 }
22760
22761 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
22762 /// so it can be folded inside ANDNP.
22763 static bool CanFoldXORWithAllOnes(const SDNode *N) {
22764   EVT VT = N->getValueType(0);
22765
22766   // Match direct AllOnes for 128 and 256-bit vectors
22767   if (ISD::isBuildVectorAllOnes(N))
22768     return true;
22769
22770   // Look through a bit convert.
22771   if (N->getOpcode() == ISD::BITCAST)
22772     N = N->getOperand(0).getNode();
22773
22774   // Sometimes the operand may come from a insert_subvector building a 256-bit
22775   // allones vector
22776   if (VT.is256BitVector() &&
22777       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
22778     SDValue V1 = N->getOperand(0);
22779     SDValue V2 = N->getOperand(1);
22780
22781     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
22782         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
22783         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
22784         ISD::isBuildVectorAllOnes(V2.getNode()))
22785       return true;
22786   }
22787
22788   return false;
22789 }
22790
22791 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
22792 // register. In most cases we actually compare or select YMM-sized registers
22793 // and mixing the two types creates horrible code. This method optimizes
22794 // some of the transition sequences.
22795 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
22796                                  TargetLowering::DAGCombinerInfo &DCI,
22797                                  const X86Subtarget *Subtarget) {
22798   EVT VT = N->getValueType(0);
22799   if (!VT.is256BitVector())
22800     return SDValue();
22801
22802   assert((N->getOpcode() == ISD::ANY_EXTEND ||
22803           N->getOpcode() == ISD::ZERO_EXTEND ||
22804           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
22805
22806   SDValue Narrow = N->getOperand(0);
22807   EVT NarrowVT = Narrow->getValueType(0);
22808   if (!NarrowVT.is128BitVector())
22809     return SDValue();
22810
22811   if (Narrow->getOpcode() != ISD::XOR &&
22812       Narrow->getOpcode() != ISD::AND &&
22813       Narrow->getOpcode() != ISD::OR)
22814     return SDValue();
22815
22816   SDValue N0  = Narrow->getOperand(0);
22817   SDValue N1  = Narrow->getOperand(1);
22818   SDLoc DL(Narrow);
22819
22820   // The Left side has to be a trunc.
22821   if (N0.getOpcode() != ISD::TRUNCATE)
22822     return SDValue();
22823
22824   // The type of the truncated inputs.
22825   EVT WideVT = N0->getOperand(0)->getValueType(0);
22826   if (WideVT != VT)
22827     return SDValue();
22828
22829   // The right side has to be a 'trunc' or a constant vector.
22830   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
22831   ConstantSDNode *RHSConstSplat = nullptr;
22832   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
22833     RHSConstSplat = RHSBV->getConstantSplatNode();
22834   if (!RHSTrunc && !RHSConstSplat)
22835     return SDValue();
22836
22837   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22838
22839   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
22840     return SDValue();
22841
22842   // Set N0 and N1 to hold the inputs to the new wide operation.
22843   N0 = N0->getOperand(0);
22844   if (RHSConstSplat) {
22845     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
22846                      SDValue(RHSConstSplat, 0));
22847     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
22848     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
22849   } else if (RHSTrunc) {
22850     N1 = N1->getOperand(0);
22851   }
22852
22853   // Generate the wide operation.
22854   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
22855   unsigned Opcode = N->getOpcode();
22856   switch (Opcode) {
22857   case ISD::ANY_EXTEND:
22858     return Op;
22859   case ISD::ZERO_EXTEND: {
22860     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
22861     APInt Mask = APInt::getAllOnesValue(InBits);
22862     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
22863     return DAG.getNode(ISD::AND, DL, VT,
22864                        Op, DAG.getConstant(Mask, DL, VT));
22865   }
22866   case ISD::SIGN_EXTEND:
22867     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
22868                        Op, DAG.getValueType(NarrowVT));
22869   default:
22870     llvm_unreachable("Unexpected opcode");
22871   }
22872 }
22873
22874 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
22875                                  TargetLowering::DAGCombinerInfo &DCI,
22876                                  const X86Subtarget *Subtarget) {
22877   SDValue N0 = N->getOperand(0);
22878   SDValue N1 = N->getOperand(1);
22879   SDLoc DL(N);
22880
22881   // A vector zext_in_reg may be represented as a shuffle,
22882   // feeding into a bitcast (this represents anyext) feeding into
22883   // an and with a mask.
22884   // We'd like to try to combine that into a shuffle with zero
22885   // plus a bitcast, removing the and.
22886   if (N0.getOpcode() != ISD::BITCAST ||
22887       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
22888     return SDValue();
22889
22890   // The other side of the AND should be a splat of 2^C, where C
22891   // is the number of bits in the source type.
22892   if (N1.getOpcode() == ISD::BITCAST)
22893     N1 = N1.getOperand(0);
22894   if (N1.getOpcode() != ISD::BUILD_VECTOR)
22895     return SDValue();
22896   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
22897
22898   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
22899   EVT SrcType = Shuffle->getValueType(0);
22900
22901   // We expect a single-source shuffle
22902   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
22903     return SDValue();
22904
22905   unsigned SrcSize = SrcType.getScalarSizeInBits();
22906
22907   APInt SplatValue, SplatUndef;
22908   unsigned SplatBitSize;
22909   bool HasAnyUndefs;
22910   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
22911                                 SplatBitSize, HasAnyUndefs))
22912     return SDValue();
22913
22914   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
22915   // Make sure the splat matches the mask we expect
22916   if (SplatBitSize > ResSize ||
22917       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
22918     return SDValue();
22919
22920   // Make sure the input and output size make sense
22921   if (SrcSize >= ResSize || ResSize % SrcSize)
22922     return SDValue();
22923
22924   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
22925   // The number of u's between each two values depends on the ratio between
22926   // the source and dest type.
22927   unsigned ZextRatio = ResSize / SrcSize;
22928   bool IsZext = true;
22929   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
22930     if (i % ZextRatio) {
22931       if (Shuffle->getMaskElt(i) > 0) {
22932         // Expected undef
22933         IsZext = false;
22934         break;
22935       }
22936     } else {
22937       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
22938         // Expected element number
22939         IsZext = false;
22940         break;
22941       }
22942     }
22943   }
22944
22945   if (!IsZext)
22946     return SDValue();
22947
22948   // Ok, perform the transformation - replace the shuffle with
22949   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
22950   // (instead of undef) where the k elements come from the zero vector.
22951   SmallVector<int, 8> Mask;
22952   unsigned NumElems = SrcType.getVectorNumElements();
22953   for (unsigned i = 0; i < NumElems; ++i)
22954     if (i % ZextRatio)
22955       Mask.push_back(NumElems);
22956     else
22957       Mask.push_back(i / ZextRatio);
22958
22959   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
22960     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
22961   return DAG.getBitcast(N0.getValueType(), NewShuffle);
22962 }
22963
22964 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
22965                                  TargetLowering::DAGCombinerInfo &DCI,
22966                                  const X86Subtarget *Subtarget) {
22967   if (DCI.isBeforeLegalizeOps())
22968     return SDValue();
22969
22970   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
22971     return Zext;
22972
22973   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
22974     return R;
22975
22976   EVT VT = N->getValueType(0);
22977   SDValue N0 = N->getOperand(0);
22978   SDValue N1 = N->getOperand(1);
22979   SDLoc DL(N);
22980
22981   // Create BEXTR instructions
22982   // BEXTR is ((X >> imm) & (2**size-1))
22983   if (VT == MVT::i32 || VT == MVT::i64) {
22984     // Check for BEXTR.
22985     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
22986         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
22987       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
22988       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22989       if (MaskNode && ShiftNode) {
22990         uint64_t Mask = MaskNode->getZExtValue();
22991         uint64_t Shift = ShiftNode->getZExtValue();
22992         if (isMask_64(Mask)) {
22993           uint64_t MaskSize = countPopulation(Mask);
22994           if (Shift + MaskSize <= VT.getSizeInBits())
22995             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
22996                                DAG.getConstant(Shift | (MaskSize << 8), DL,
22997                                                VT));
22998         }
22999       }
23000     } // BEXTR
23001
23002     return SDValue();
23003   }
23004
23005   // Want to form ANDNP nodes:
23006   // 1) In the hopes of then easily combining them with OR and AND nodes
23007   //    to form PBLEND/PSIGN.
23008   // 2) To match ANDN packed intrinsics
23009   if (VT != MVT::v2i64 && VT != MVT::v4i64)
23010     return SDValue();
23011
23012   // Check LHS for vnot
23013   if (N0.getOpcode() == ISD::XOR &&
23014       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
23015       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
23016     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
23017
23018   // Check RHS for vnot
23019   if (N1.getOpcode() == ISD::XOR &&
23020       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
23021       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
23022     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
23023
23024   return SDValue();
23025 }
23026
23027 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
23028                                 TargetLowering::DAGCombinerInfo &DCI,
23029                                 const X86Subtarget *Subtarget) {
23030   if (DCI.isBeforeLegalizeOps())
23031     return SDValue();
23032
23033   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
23034   if (R.getNode())
23035     return R;
23036
23037   SDValue N0 = N->getOperand(0);
23038   SDValue N1 = N->getOperand(1);
23039   EVT VT = N->getValueType(0);
23040
23041   // look for psign/blend
23042   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
23043     if (!Subtarget->hasSSSE3() ||
23044         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
23045       return SDValue();
23046
23047     // Canonicalize pandn to RHS
23048     if (N0.getOpcode() == X86ISD::ANDNP)
23049       std::swap(N0, N1);
23050     // or (and (m, y), (pandn m, x))
23051     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
23052       SDValue Mask = N1.getOperand(0);
23053       SDValue X    = N1.getOperand(1);
23054       SDValue Y;
23055       if (N0.getOperand(0) == Mask)
23056         Y = N0.getOperand(1);
23057       if (N0.getOperand(1) == Mask)
23058         Y = N0.getOperand(0);
23059
23060       // Check to see if the mask appeared in both the AND and ANDNP and
23061       if (!Y.getNode())
23062         return SDValue();
23063
23064       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
23065       // Look through mask bitcast.
23066       if (Mask.getOpcode() == ISD::BITCAST)
23067         Mask = Mask.getOperand(0);
23068       if (X.getOpcode() == ISD::BITCAST)
23069         X = X.getOperand(0);
23070       if (Y.getOpcode() == ISD::BITCAST)
23071         Y = Y.getOperand(0);
23072
23073       EVT MaskVT = Mask.getValueType();
23074
23075       // Validate that the Mask operand is a vector sra node.
23076       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
23077       // there is no psrai.b
23078       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
23079       unsigned SraAmt = ~0;
23080       if (Mask.getOpcode() == ISD::SRA) {
23081         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
23082           if (auto *AmtConst = AmtBV->getConstantSplatNode())
23083             SraAmt = AmtConst->getZExtValue();
23084       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
23085         SDValue SraC = Mask.getOperand(1);
23086         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
23087       }
23088       if ((SraAmt + 1) != EltBits)
23089         return SDValue();
23090
23091       SDLoc DL(N);
23092
23093       // Now we know we at least have a plendvb with the mask val.  See if
23094       // we can form a psignb/w/d.
23095       // psign = x.type == y.type == mask.type && y = sub(0, x);
23096       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
23097           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
23098           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
23099         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
23100                "Unsupported VT for PSIGN");
23101         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
23102         return DAG.getBitcast(VT, Mask);
23103       }
23104       // PBLENDVB only available on SSE 4.1
23105       if (!Subtarget->hasSSE41())
23106         return SDValue();
23107
23108       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
23109
23110       X = DAG.getBitcast(BlendVT, X);
23111       Y = DAG.getBitcast(BlendVT, Y);
23112       Mask = DAG.getBitcast(BlendVT, Mask);
23113       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
23114       return DAG.getBitcast(VT, Mask);
23115     }
23116   }
23117
23118   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
23119     return SDValue();
23120
23121   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
23122   MachineFunction &MF = DAG.getMachineFunction();
23123   bool OptForSize =
23124       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
23125
23126   // SHLD/SHRD instructions have lower register pressure, but on some
23127   // platforms they have higher latency than the equivalent
23128   // series of shifts/or that would otherwise be generated.
23129   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
23130   // have higher latencies and we are not optimizing for size.
23131   if (!OptForSize && Subtarget->isSHLDSlow())
23132     return SDValue();
23133
23134   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
23135     std::swap(N0, N1);
23136   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
23137     return SDValue();
23138   if (!N0.hasOneUse() || !N1.hasOneUse())
23139     return SDValue();
23140
23141   SDValue ShAmt0 = N0.getOperand(1);
23142   if (ShAmt0.getValueType() != MVT::i8)
23143     return SDValue();
23144   SDValue ShAmt1 = N1.getOperand(1);
23145   if (ShAmt1.getValueType() != MVT::i8)
23146     return SDValue();
23147   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
23148     ShAmt0 = ShAmt0.getOperand(0);
23149   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
23150     ShAmt1 = ShAmt1.getOperand(0);
23151
23152   SDLoc DL(N);
23153   unsigned Opc = X86ISD::SHLD;
23154   SDValue Op0 = N0.getOperand(0);
23155   SDValue Op1 = N1.getOperand(0);
23156   if (ShAmt0.getOpcode() == ISD::SUB) {
23157     Opc = X86ISD::SHRD;
23158     std::swap(Op0, Op1);
23159     std::swap(ShAmt0, ShAmt1);
23160   }
23161
23162   unsigned Bits = VT.getSizeInBits();
23163   if (ShAmt1.getOpcode() == ISD::SUB) {
23164     SDValue Sum = ShAmt1.getOperand(0);
23165     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
23166       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
23167       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
23168         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
23169       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
23170         return DAG.getNode(Opc, DL, VT,
23171                            Op0, Op1,
23172                            DAG.getNode(ISD::TRUNCATE, DL,
23173                                        MVT::i8, ShAmt0));
23174     }
23175   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
23176     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
23177     if (ShAmt0C &&
23178         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
23179       return DAG.getNode(Opc, DL, VT,
23180                          N0.getOperand(0), N1.getOperand(0),
23181                          DAG.getNode(ISD::TRUNCATE, DL,
23182                                        MVT::i8, ShAmt0));
23183   }
23184
23185   return SDValue();
23186 }
23187
23188 // Generate NEG and CMOV for integer abs.
23189 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
23190   EVT VT = N->getValueType(0);
23191
23192   // Since X86 does not have CMOV for 8-bit integer, we don't convert
23193   // 8-bit integer abs to NEG and CMOV.
23194   if (VT.isInteger() && VT.getSizeInBits() == 8)
23195     return SDValue();
23196
23197   SDValue N0 = N->getOperand(0);
23198   SDValue N1 = N->getOperand(1);
23199   SDLoc DL(N);
23200
23201   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
23202   // and change it to SUB and CMOV.
23203   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
23204       N0.getOpcode() == ISD::ADD &&
23205       N0.getOperand(1) == N1 &&
23206       N1.getOpcode() == ISD::SRA &&
23207       N1.getOperand(0) == N0.getOperand(0))
23208     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
23209       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
23210         // Generate SUB & CMOV.
23211         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
23212                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
23213
23214         SDValue Ops[] = { N0.getOperand(0), Neg,
23215                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
23216                           SDValue(Neg.getNode(), 1) };
23217         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
23218       }
23219   return SDValue();
23220 }
23221
23222 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
23223 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
23224                                  TargetLowering::DAGCombinerInfo &DCI,
23225                                  const X86Subtarget *Subtarget) {
23226   if (DCI.isBeforeLegalizeOps())
23227     return SDValue();
23228
23229   if (Subtarget->hasCMov()) {
23230     SDValue RV = performIntegerAbsCombine(N, DAG);
23231     if (RV.getNode())
23232       return RV;
23233   }
23234
23235   return SDValue();
23236 }
23237
23238 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
23239 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
23240                                   TargetLowering::DAGCombinerInfo &DCI,
23241                                   const X86Subtarget *Subtarget) {
23242   LoadSDNode *Ld = cast<LoadSDNode>(N);
23243   EVT RegVT = Ld->getValueType(0);
23244   EVT MemVT = Ld->getMemoryVT();
23245   SDLoc dl(Ld);
23246   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23247
23248   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
23249   // into two 16-byte operations.
23250   ISD::LoadExtType Ext = Ld->getExtensionType();
23251   unsigned Alignment = Ld->getAlignment();
23252   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
23253   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23254       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
23255     unsigned NumElems = RegVT.getVectorNumElements();
23256     if (NumElems < 2)
23257       return SDValue();
23258
23259     SDValue Ptr = Ld->getBasePtr();
23260     SDValue Increment = DAG.getConstant(16, dl, TLI.getPointerTy());
23261
23262     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
23263                                   NumElems/2);
23264     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23265                                 Ld->getPointerInfo(), Ld->isVolatile(),
23266                                 Ld->isNonTemporal(), Ld->isInvariant(),
23267                                 Alignment);
23268     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23269     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23270                                 Ld->getPointerInfo(), Ld->isVolatile(),
23271                                 Ld->isNonTemporal(), Ld->isInvariant(),
23272                                 std::min(16U, Alignment));
23273     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
23274                              Load1.getValue(1),
23275                              Load2.getValue(1));
23276
23277     SDValue NewVec = DAG.getUNDEF(RegVT);
23278     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
23279     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
23280     return DCI.CombineTo(N, NewVec, TF, true);
23281   }
23282
23283   return SDValue();
23284 }
23285
23286 /// PerformMLOADCombine - Resolve extending loads
23287 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
23288                                    TargetLowering::DAGCombinerInfo &DCI,
23289                                    const X86Subtarget *Subtarget) {
23290   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
23291   if (Mld->getExtensionType() != ISD::SEXTLOAD)
23292     return SDValue();
23293
23294   EVT VT = Mld->getValueType(0);
23295   unsigned NumElems = VT.getVectorNumElements();
23296   EVT LdVT = Mld->getMemoryVT();
23297   SDLoc dl(Mld);
23298
23299   assert(LdVT != VT && "Cannot extend to the same type");
23300   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
23301   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
23302   // From, To sizes and ElemCount must be pow of two
23303   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23304     "Unexpected size for extending masked load");
23305
23306   unsigned SizeRatio  = ToSz / FromSz;
23307   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
23308
23309   // Create a type on which we perform the shuffle
23310   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23311           LdVT.getScalarType(), NumElems*SizeRatio);
23312   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23313
23314   // Convert Src0 value
23315   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
23316   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
23317     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23318     for (unsigned i = 0; i != NumElems; ++i)
23319       ShuffleVec[i] = i * SizeRatio;
23320
23321     // Can't shuffle using an illegal type.
23322     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23323             && "WideVecVT should be legal");
23324     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
23325                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
23326   }
23327   // Prepare the new mask
23328   SDValue NewMask;
23329   SDValue Mask = Mld->getMask();
23330   if (Mask.getValueType() == VT) {
23331     // Mask and original value have the same type
23332     NewMask = DAG.getBitcast(WideVecVT, Mask);
23333     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23334     for (unsigned i = 0; i != NumElems; ++i)
23335       ShuffleVec[i] = i * SizeRatio;
23336     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23337       ShuffleVec[i] = NumElems*SizeRatio;
23338     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23339                                    DAG.getConstant(0, dl, WideVecVT),
23340                                    &ShuffleVec[0]);
23341   }
23342   else {
23343     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23344     unsigned WidenNumElts = NumElems*SizeRatio;
23345     unsigned MaskNumElts = VT.getVectorNumElements();
23346     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23347                                      WidenNumElts);
23348
23349     unsigned NumConcat = WidenNumElts / MaskNumElts;
23350     SmallVector<SDValue, 16> Ops(NumConcat);
23351     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23352     Ops[0] = Mask;
23353     for (unsigned i = 1; i != NumConcat; ++i)
23354       Ops[i] = ZeroVal;
23355
23356     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23357   }
23358
23359   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
23360                                      Mld->getBasePtr(), NewMask, WideSrc0,
23361                                      Mld->getMemoryVT(), Mld->getMemOperand(),
23362                                      ISD::NON_EXTLOAD);
23363   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
23364   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
23365
23366 }
23367 /// PerformMSTORECombine - Resolve truncating stores
23368 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
23369                                     const X86Subtarget *Subtarget) {
23370   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
23371   if (!Mst->isTruncatingStore())
23372     return SDValue();
23373
23374   EVT VT = Mst->getValue().getValueType();
23375   unsigned NumElems = VT.getVectorNumElements();
23376   EVT StVT = Mst->getMemoryVT();
23377   SDLoc dl(Mst);
23378
23379   assert(StVT != VT && "Cannot truncate to the same type");
23380   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23381   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23382
23383   // From, To sizes and ElemCount must be pow of two
23384   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23385     "Unexpected size for truncating masked store");
23386   // We are going to use the original vector elt for storing.
23387   // Accumulated smaller vector elements must be a multiple of the store size.
23388   assert (((NumElems * FromSz) % ToSz) == 0 &&
23389           "Unexpected ratio for truncating masked store");
23390
23391   unsigned SizeRatio  = FromSz / ToSz;
23392   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23393
23394   // Create a type on which we perform the shuffle
23395   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23396           StVT.getScalarType(), NumElems*SizeRatio);
23397
23398   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23399
23400   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
23401   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23402   for (unsigned i = 0; i != NumElems; ++i)
23403     ShuffleVec[i] = i * SizeRatio;
23404
23405   // Can't shuffle using an illegal type.
23406   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23407           && "WideVecVT should be legal");
23408
23409   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23410                                         DAG.getUNDEF(WideVecVT),
23411                                         &ShuffleVec[0]);
23412
23413   SDValue NewMask;
23414   SDValue Mask = Mst->getMask();
23415   if (Mask.getValueType() == VT) {
23416     // Mask and original value have the same type
23417     NewMask = DAG.getBitcast(WideVecVT, Mask);
23418     for (unsigned i = 0; i != NumElems; ++i)
23419       ShuffleVec[i] = i * SizeRatio;
23420     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23421       ShuffleVec[i] = NumElems*SizeRatio;
23422     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23423                                    DAG.getConstant(0, dl, WideVecVT),
23424                                    &ShuffleVec[0]);
23425   }
23426   else {
23427     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23428     unsigned WidenNumElts = NumElems*SizeRatio;
23429     unsigned MaskNumElts = VT.getVectorNumElements();
23430     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23431                                      WidenNumElts);
23432
23433     unsigned NumConcat = WidenNumElts / MaskNumElts;
23434     SmallVector<SDValue, 16> Ops(NumConcat);
23435     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23436     Ops[0] = Mask;
23437     for (unsigned i = 1; i != NumConcat; ++i)
23438       Ops[i] = ZeroVal;
23439
23440     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23441   }
23442
23443   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
23444                             NewMask, StVT, Mst->getMemOperand(), false);
23445 }
23446 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
23447 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
23448                                    const X86Subtarget *Subtarget) {
23449   StoreSDNode *St = cast<StoreSDNode>(N);
23450   EVT VT = St->getValue().getValueType();
23451   EVT StVT = St->getMemoryVT();
23452   SDLoc dl(St);
23453   SDValue StoredVal = St->getOperand(1);
23454   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23455
23456   // If we are saving a concatenation of two XMM registers and 32-byte stores
23457   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
23458   unsigned Alignment = St->getAlignment();
23459   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
23460   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23461       StVT == VT && !IsAligned) {
23462     unsigned NumElems = VT.getVectorNumElements();
23463     if (NumElems < 2)
23464       return SDValue();
23465
23466     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
23467     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
23468
23469     SDValue Stride = DAG.getConstant(16, dl, TLI.getPointerTy());
23470     SDValue Ptr0 = St->getBasePtr();
23471     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
23472
23473     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
23474                                 St->getPointerInfo(), St->isVolatile(),
23475                                 St->isNonTemporal(), Alignment);
23476     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
23477                                 St->getPointerInfo(), St->isVolatile(),
23478                                 St->isNonTemporal(),
23479                                 std::min(16U, Alignment));
23480     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
23481   }
23482
23483   // Optimize trunc store (of multiple scalars) to shuffle and store.
23484   // First, pack all of the elements in one place. Next, store to memory
23485   // in fewer chunks.
23486   if (St->isTruncatingStore() && VT.isVector()) {
23487     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23488     unsigned NumElems = VT.getVectorNumElements();
23489     assert(StVT != VT && "Cannot truncate to the same type");
23490     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23491     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23492
23493     // From, To sizes and ElemCount must be pow of two
23494     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
23495     // We are going to use the original vector elt for storing.
23496     // Accumulated smaller vector elements must be a multiple of the store size.
23497     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
23498
23499     unsigned SizeRatio  = FromSz / ToSz;
23500
23501     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23502
23503     // Create a type on which we perform the shuffle
23504     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23505             StVT.getScalarType(), NumElems*SizeRatio);
23506
23507     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23508
23509     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
23510     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
23511     for (unsigned i = 0; i != NumElems; ++i)
23512       ShuffleVec[i] = i * SizeRatio;
23513
23514     // Can't shuffle using an illegal type.
23515     if (!TLI.isTypeLegal(WideVecVT))
23516       return SDValue();
23517
23518     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23519                                          DAG.getUNDEF(WideVecVT),
23520                                          &ShuffleVec[0]);
23521     // At this point all of the data is stored at the bottom of the
23522     // register. We now need to save it to mem.
23523
23524     // Find the largest store unit
23525     MVT StoreType = MVT::i8;
23526     for (MVT Tp : MVT::integer_valuetypes()) {
23527       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
23528         StoreType = Tp;
23529     }
23530
23531     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
23532     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
23533         (64 <= NumElems * ToSz))
23534       StoreType = MVT::f64;
23535
23536     // Bitcast the original vector into a vector of store-size units
23537     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
23538             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
23539     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
23540     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
23541     SmallVector<SDValue, 8> Chains;
23542     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8, dl,
23543                                         TLI.getPointerTy());
23544     SDValue Ptr = St->getBasePtr();
23545
23546     // Perform one or more big stores into memory.
23547     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
23548       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
23549                                    StoreType, ShuffWide,
23550                                    DAG.getIntPtrConstant(i, dl));
23551       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
23552                                 St->getPointerInfo(), St->isVolatile(),
23553                                 St->isNonTemporal(), St->getAlignment());
23554       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23555       Chains.push_back(Ch);
23556     }
23557
23558     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
23559   }
23560
23561   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
23562   // the FP state in cases where an emms may be missing.
23563   // A preferable solution to the general problem is to figure out the right
23564   // places to insert EMMS.  This qualifies as a quick hack.
23565
23566   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
23567   if (VT.getSizeInBits() != 64)
23568     return SDValue();
23569
23570   const Function *F = DAG.getMachineFunction().getFunction();
23571   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
23572   bool F64IsLegal =
23573       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
23574   if ((VT.isVector() ||
23575        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
23576       isa<LoadSDNode>(St->getValue()) &&
23577       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
23578       St->getChain().hasOneUse() && !St->isVolatile()) {
23579     SDNode* LdVal = St->getValue().getNode();
23580     LoadSDNode *Ld = nullptr;
23581     int TokenFactorIndex = -1;
23582     SmallVector<SDValue, 8> Ops;
23583     SDNode* ChainVal = St->getChain().getNode();
23584     // Must be a store of a load.  We currently handle two cases:  the load
23585     // is a direct child, and it's under an intervening TokenFactor.  It is
23586     // possible to dig deeper under nested TokenFactors.
23587     if (ChainVal == LdVal)
23588       Ld = cast<LoadSDNode>(St->getChain());
23589     else if (St->getValue().hasOneUse() &&
23590              ChainVal->getOpcode() == ISD::TokenFactor) {
23591       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
23592         if (ChainVal->getOperand(i).getNode() == LdVal) {
23593           TokenFactorIndex = i;
23594           Ld = cast<LoadSDNode>(St->getValue());
23595         } else
23596           Ops.push_back(ChainVal->getOperand(i));
23597       }
23598     }
23599
23600     if (!Ld || !ISD::isNormalLoad(Ld))
23601       return SDValue();
23602
23603     // If this is not the MMX case, i.e. we are just turning i64 load/store
23604     // into f64 load/store, avoid the transformation if there are multiple
23605     // uses of the loaded value.
23606     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
23607       return SDValue();
23608
23609     SDLoc LdDL(Ld);
23610     SDLoc StDL(N);
23611     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
23612     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
23613     // pair instead.
23614     if (Subtarget->is64Bit() || F64IsLegal) {
23615       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
23616       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
23617                                   Ld->getPointerInfo(), Ld->isVolatile(),
23618                                   Ld->isNonTemporal(), Ld->isInvariant(),
23619                                   Ld->getAlignment());
23620       SDValue NewChain = NewLd.getValue(1);
23621       if (TokenFactorIndex != -1) {
23622         Ops.push_back(NewChain);
23623         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23624       }
23625       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
23626                           St->getPointerInfo(),
23627                           St->isVolatile(), St->isNonTemporal(),
23628                           St->getAlignment());
23629     }
23630
23631     // Otherwise, lower to two pairs of 32-bit loads / stores.
23632     SDValue LoAddr = Ld->getBasePtr();
23633     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
23634                                  DAG.getConstant(4, LdDL, MVT::i32));
23635
23636     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
23637                                Ld->getPointerInfo(),
23638                                Ld->isVolatile(), Ld->isNonTemporal(),
23639                                Ld->isInvariant(), Ld->getAlignment());
23640     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
23641                                Ld->getPointerInfo().getWithOffset(4),
23642                                Ld->isVolatile(), Ld->isNonTemporal(),
23643                                Ld->isInvariant(),
23644                                MinAlign(Ld->getAlignment(), 4));
23645
23646     SDValue NewChain = LoLd.getValue(1);
23647     if (TokenFactorIndex != -1) {
23648       Ops.push_back(LoLd);
23649       Ops.push_back(HiLd);
23650       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23651     }
23652
23653     LoAddr = St->getBasePtr();
23654     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
23655                          DAG.getConstant(4, StDL, MVT::i32));
23656
23657     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
23658                                 St->getPointerInfo(),
23659                                 St->isVolatile(), St->isNonTemporal(),
23660                                 St->getAlignment());
23661     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
23662                                 St->getPointerInfo().getWithOffset(4),
23663                                 St->isVolatile(),
23664                                 St->isNonTemporal(),
23665                                 MinAlign(St->getAlignment(), 4));
23666     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
23667   }
23668
23669   // This is similar to the above case, but here we handle a scalar 64-bit
23670   // integer store that is extracted from a vector on a 32-bit target.
23671   // If we have SSE2, then we can treat it like a floating-point double
23672   // to get past legalization. The execution dependencies fixup pass will
23673   // choose the optimal machine instruction for the store if this really is
23674   // an integer or v2f32 rather than an f64.
23675   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
23676       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
23677     SDValue OldExtract = St->getOperand(1);
23678     SDValue ExtOp0 = OldExtract.getOperand(0);
23679     unsigned VecSize = ExtOp0.getValueSizeInBits();
23680     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
23681     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
23682     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
23683                                      BitCast, OldExtract.getOperand(1));
23684     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
23685                         St->getPointerInfo(), St->isVolatile(),
23686                         St->isNonTemporal(), St->getAlignment());
23687   }
23688
23689   return SDValue();
23690 }
23691
23692 /// Return 'true' if this vector operation is "horizontal"
23693 /// and return the operands for the horizontal operation in LHS and RHS.  A
23694 /// horizontal operation performs the binary operation on successive elements
23695 /// of its first operand, then on successive elements of its second operand,
23696 /// returning the resulting values in a vector.  For example, if
23697 ///   A = < float a0, float a1, float a2, float a3 >
23698 /// and
23699 ///   B = < float b0, float b1, float b2, float b3 >
23700 /// then the result of doing a horizontal operation on A and B is
23701 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
23702 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
23703 /// A horizontal-op B, for some already available A and B, and if so then LHS is
23704 /// set to A, RHS to B, and the routine returns 'true'.
23705 /// Note that the binary operation should have the property that if one of the
23706 /// operands is UNDEF then the result is UNDEF.
23707 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
23708   // Look for the following pattern: if
23709   //   A = < float a0, float a1, float a2, float a3 >
23710   //   B = < float b0, float b1, float b2, float b3 >
23711   // and
23712   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
23713   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
23714   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
23715   // which is A horizontal-op B.
23716
23717   // At least one of the operands should be a vector shuffle.
23718   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
23719       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
23720     return false;
23721
23722   MVT VT = LHS.getSimpleValueType();
23723
23724   assert((VT.is128BitVector() || VT.is256BitVector()) &&
23725          "Unsupported vector type for horizontal add/sub");
23726
23727   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
23728   // operate independently on 128-bit lanes.
23729   unsigned NumElts = VT.getVectorNumElements();
23730   unsigned NumLanes = VT.getSizeInBits()/128;
23731   unsigned NumLaneElts = NumElts / NumLanes;
23732   assert((NumLaneElts % 2 == 0) &&
23733          "Vector type should have an even number of elements in each lane");
23734   unsigned HalfLaneElts = NumLaneElts/2;
23735
23736   // View LHS in the form
23737   //   LHS = VECTOR_SHUFFLE A, B, LMask
23738   // If LHS is not a shuffle then pretend it is the shuffle
23739   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
23740   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
23741   // type VT.
23742   SDValue A, B;
23743   SmallVector<int, 16> LMask(NumElts);
23744   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23745     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
23746       A = LHS.getOperand(0);
23747     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
23748       B = LHS.getOperand(1);
23749     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
23750     std::copy(Mask.begin(), Mask.end(), LMask.begin());
23751   } else {
23752     if (LHS.getOpcode() != ISD::UNDEF)
23753       A = LHS;
23754     for (unsigned i = 0; i != NumElts; ++i)
23755       LMask[i] = i;
23756   }
23757
23758   // Likewise, view RHS in the form
23759   //   RHS = VECTOR_SHUFFLE C, D, RMask
23760   SDValue C, D;
23761   SmallVector<int, 16> RMask(NumElts);
23762   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23763     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
23764       C = RHS.getOperand(0);
23765     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
23766       D = RHS.getOperand(1);
23767     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
23768     std::copy(Mask.begin(), Mask.end(), RMask.begin());
23769   } else {
23770     if (RHS.getOpcode() != ISD::UNDEF)
23771       C = RHS;
23772     for (unsigned i = 0; i != NumElts; ++i)
23773       RMask[i] = i;
23774   }
23775
23776   // Check that the shuffles are both shuffling the same vectors.
23777   if (!(A == C && B == D) && !(A == D && B == C))
23778     return false;
23779
23780   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
23781   if (!A.getNode() && !B.getNode())
23782     return false;
23783
23784   // If A and B occur in reverse order in RHS, then "swap" them (which means
23785   // rewriting the mask).
23786   if (A != C)
23787     ShuffleVectorSDNode::commuteMask(RMask);
23788
23789   // At this point LHS and RHS are equivalent to
23790   //   LHS = VECTOR_SHUFFLE A, B, LMask
23791   //   RHS = VECTOR_SHUFFLE A, B, RMask
23792   // Check that the masks correspond to performing a horizontal operation.
23793   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
23794     for (unsigned i = 0; i != NumLaneElts; ++i) {
23795       int LIdx = LMask[i+l], RIdx = RMask[i+l];
23796
23797       // Ignore any UNDEF components.
23798       if (LIdx < 0 || RIdx < 0 ||
23799           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
23800           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
23801         continue;
23802
23803       // Check that successive elements are being operated on.  If not, this is
23804       // not a horizontal operation.
23805       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
23806       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
23807       if (!(LIdx == Index && RIdx == Index + 1) &&
23808           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
23809         return false;
23810     }
23811   }
23812
23813   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
23814   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
23815   return true;
23816 }
23817
23818 /// Do target-specific dag combines on floating point adds.
23819 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
23820                                   const X86Subtarget *Subtarget) {
23821   EVT VT = N->getValueType(0);
23822   SDValue LHS = N->getOperand(0);
23823   SDValue RHS = N->getOperand(1);
23824
23825   // Try to synthesize horizontal adds from adds of shuffles.
23826   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23827        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23828       isHorizontalBinOp(LHS, RHS, true))
23829     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
23830   return SDValue();
23831 }
23832
23833 /// Do target-specific dag combines on floating point subs.
23834 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
23835                                   const X86Subtarget *Subtarget) {
23836   EVT VT = N->getValueType(0);
23837   SDValue LHS = N->getOperand(0);
23838   SDValue RHS = N->getOperand(1);
23839
23840   // Try to synthesize horizontal subs from subs of shuffles.
23841   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23842        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23843       isHorizontalBinOp(LHS, RHS, false))
23844     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
23845   return SDValue();
23846 }
23847
23848 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
23849 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
23850   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
23851
23852   // F[X]OR(0.0, x) -> x
23853   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23854     if (C->getValueAPF().isPosZero())
23855       return N->getOperand(1);
23856
23857   // F[X]OR(x, 0.0) -> x
23858   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23859     if (C->getValueAPF().isPosZero())
23860       return N->getOperand(0);
23861   return SDValue();
23862 }
23863
23864 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
23865 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
23866   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
23867
23868   // Only perform optimizations if UnsafeMath is used.
23869   if (!DAG.getTarget().Options.UnsafeFPMath)
23870     return SDValue();
23871
23872   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
23873   // into FMINC and FMAXC, which are Commutative operations.
23874   unsigned NewOp = 0;
23875   switch (N->getOpcode()) {
23876     default: llvm_unreachable("unknown opcode");
23877     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
23878     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
23879   }
23880
23881   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
23882                      N->getOperand(0), N->getOperand(1));
23883 }
23884
23885 /// Do target-specific dag combines on X86ISD::FAND nodes.
23886 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
23887   // FAND(0.0, x) -> 0.0
23888   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23889     if (C->getValueAPF().isPosZero())
23890       return N->getOperand(0);
23891
23892   // FAND(x, 0.0) -> 0.0
23893   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23894     if (C->getValueAPF().isPosZero())
23895       return N->getOperand(1);
23896
23897   return SDValue();
23898 }
23899
23900 /// Do target-specific dag combines on X86ISD::FANDN nodes
23901 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
23902   // FANDN(0.0, x) -> x
23903   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23904     if (C->getValueAPF().isPosZero())
23905       return N->getOperand(1);
23906
23907   // FANDN(x, 0.0) -> 0.0
23908   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23909     if (C->getValueAPF().isPosZero())
23910       return N->getOperand(1);
23911
23912   return SDValue();
23913 }
23914
23915 static SDValue PerformBTCombine(SDNode *N,
23916                                 SelectionDAG &DAG,
23917                                 TargetLowering::DAGCombinerInfo &DCI) {
23918   // BT ignores high bits in the bit index operand.
23919   SDValue Op1 = N->getOperand(1);
23920   if (Op1.hasOneUse()) {
23921     unsigned BitWidth = Op1.getValueSizeInBits();
23922     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
23923     APInt KnownZero, KnownOne;
23924     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
23925                                           !DCI.isBeforeLegalizeOps());
23926     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23927     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
23928         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
23929       DCI.CommitTargetLoweringOpt(TLO);
23930   }
23931   return SDValue();
23932 }
23933
23934 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
23935   SDValue Op = N->getOperand(0);
23936   if (Op.getOpcode() == ISD::BITCAST)
23937     Op = Op.getOperand(0);
23938   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
23939   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
23940       VT.getVectorElementType().getSizeInBits() ==
23941       OpVT.getVectorElementType().getSizeInBits()) {
23942     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
23943   }
23944   return SDValue();
23945 }
23946
23947 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
23948                                                const X86Subtarget *Subtarget) {
23949   EVT VT = N->getValueType(0);
23950   if (!VT.isVector())
23951     return SDValue();
23952
23953   SDValue N0 = N->getOperand(0);
23954   SDValue N1 = N->getOperand(1);
23955   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
23956   SDLoc dl(N);
23957
23958   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
23959   // both SSE and AVX2 since there is no sign-extended shift right
23960   // operation on a vector with 64-bit elements.
23961   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
23962   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
23963   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
23964       N0.getOpcode() == ISD::SIGN_EXTEND)) {
23965     SDValue N00 = N0.getOperand(0);
23966
23967     // EXTLOAD has a better solution on AVX2,
23968     // it may be replaced with X86ISD::VSEXT node.
23969     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
23970       if (!ISD::isNormalLoad(N00.getNode()))
23971         return SDValue();
23972
23973     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
23974         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
23975                                   N00, N1);
23976       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
23977     }
23978   }
23979   return SDValue();
23980 }
23981
23982 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
23983                                   TargetLowering::DAGCombinerInfo &DCI,
23984                                   const X86Subtarget *Subtarget) {
23985   SDValue N0 = N->getOperand(0);
23986   EVT VT = N->getValueType(0);
23987   EVT SVT = VT.getScalarType();
23988   EVT InVT = N0->getValueType(0);
23989   EVT InSVT = InVT.getScalarType();
23990   SDLoc DL(N);
23991
23992   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
23993   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
23994   // This exposes the sext to the sdivrem lowering, so that it directly extends
23995   // from AH (which we otherwise need to do contortions to access).
23996   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
23997       InVT == MVT::i8 && VT == MVT::i32) {
23998     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23999     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
24000                             N0.getOperand(0), N0.getOperand(1));
24001     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
24002     return R.getValue(1);
24003   }
24004
24005   if (!DCI.isBeforeLegalizeOps()) {
24006     if (N0.getValueType() == MVT::i1) {
24007       SDValue Zero = DAG.getConstant(0, DL, VT);
24008       SDValue AllOnes =
24009         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
24010       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
24011     }
24012     return SDValue();
24013   }
24014
24015   if (VT.isVector()) {
24016     auto ExtendToVec128 = [&DAG](SDLoc DL, SDValue N) {
24017       EVT InVT = N->getValueType(0);
24018       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
24019                                    128 / InVT.getScalarSizeInBits());
24020       SmallVector<SDValue, 8> Opnds(128 / InVT.getSizeInBits(),
24021                                     DAG.getUNDEF(InVT));
24022       Opnds[0] = N;
24023       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
24024     };
24025
24026     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
24027     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
24028     if (VT.getSizeInBits() == 128 &&
24029         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24030         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24031       SDValue ExOp = ExtendToVec128(DL, N0);
24032       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
24033     }
24034
24035     // On pre-AVX2 targets, split into 128-bit nodes of
24036     // ISD::SIGN_EXTEND_VECTOR_INREG.
24037     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
24038         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24039         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24040       unsigned NumVecs = VT.getSizeInBits() / 128;
24041       unsigned NumSubElts = 128 / SVT.getSizeInBits();
24042       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
24043       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
24044
24045       SmallVector<SDValue, 8> Opnds;
24046       for (unsigned i = 0, Offset = 0; i != NumVecs;
24047            ++i, Offset += NumSubElts) {
24048         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
24049                                      DAG.getIntPtrConstant(Offset, DL));
24050         SrcVec = ExtendToVec128(DL, SrcVec);
24051         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
24052         Opnds.push_back(SrcVec);
24053       }
24054       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
24055     }
24056   }
24057
24058   if (!Subtarget->hasFp256())
24059     return SDValue();
24060
24061   if (VT.isVector() && VT.getSizeInBits() == 256) {
24062     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
24063     if (R.getNode())
24064       return R;
24065   }
24066
24067   return SDValue();
24068 }
24069
24070 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
24071                                  const X86Subtarget* Subtarget) {
24072   SDLoc dl(N);
24073   EVT VT = N->getValueType(0);
24074
24075   // Let legalize expand this if it isn't a legal type yet.
24076   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
24077     return SDValue();
24078
24079   EVT ScalarVT = VT.getScalarType();
24080   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
24081       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
24082     return SDValue();
24083
24084   SDValue A = N->getOperand(0);
24085   SDValue B = N->getOperand(1);
24086   SDValue C = N->getOperand(2);
24087
24088   bool NegA = (A.getOpcode() == ISD::FNEG);
24089   bool NegB = (B.getOpcode() == ISD::FNEG);
24090   bool NegC = (C.getOpcode() == ISD::FNEG);
24091
24092   // Negative multiplication when NegA xor NegB
24093   bool NegMul = (NegA != NegB);
24094   if (NegA)
24095     A = A.getOperand(0);
24096   if (NegB)
24097     B = B.getOperand(0);
24098   if (NegC)
24099     C = C.getOperand(0);
24100
24101   unsigned Opcode;
24102   if (!NegMul)
24103     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
24104   else
24105     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
24106
24107   return DAG.getNode(Opcode, dl, VT, A, B, C);
24108 }
24109
24110 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
24111                                   TargetLowering::DAGCombinerInfo &DCI,
24112                                   const X86Subtarget *Subtarget) {
24113   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
24114   //           (and (i32 x86isd::setcc_carry), 1)
24115   // This eliminates the zext. This transformation is necessary because
24116   // ISD::SETCC is always legalized to i8.
24117   SDLoc dl(N);
24118   SDValue N0 = N->getOperand(0);
24119   EVT VT = N->getValueType(0);
24120
24121   if (N0.getOpcode() == ISD::AND &&
24122       N0.hasOneUse() &&
24123       N0.getOperand(0).hasOneUse()) {
24124     SDValue N00 = N0.getOperand(0);
24125     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24126       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24127       if (!C || C->getZExtValue() != 1)
24128         return SDValue();
24129       return DAG.getNode(ISD::AND, dl, VT,
24130                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24131                                      N00.getOperand(0), N00.getOperand(1)),
24132                          DAG.getConstant(1, dl, VT));
24133     }
24134   }
24135
24136   if (N0.getOpcode() == ISD::TRUNCATE &&
24137       N0.hasOneUse() &&
24138       N0.getOperand(0).hasOneUse()) {
24139     SDValue N00 = N0.getOperand(0);
24140     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24141       return DAG.getNode(ISD::AND, dl, VT,
24142                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24143                                      N00.getOperand(0), N00.getOperand(1)),
24144                          DAG.getConstant(1, dl, VT));
24145     }
24146   }
24147   if (VT.is256BitVector()) {
24148     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
24149     if (R.getNode())
24150       return R;
24151   }
24152
24153   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
24154   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
24155   // This exposes the zext to the udivrem lowering, so that it directly extends
24156   // from AH (which we otherwise need to do contortions to access).
24157   if (N0.getOpcode() == ISD::UDIVREM &&
24158       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
24159       (VT == MVT::i32 || VT == MVT::i64)) {
24160     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
24161     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
24162                             N0.getOperand(0), N0.getOperand(1));
24163     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
24164     return R.getValue(1);
24165   }
24166
24167   return SDValue();
24168 }
24169
24170 // Optimize x == -y --> x+y == 0
24171 //          x != -y --> x+y != 0
24172 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
24173                                       const X86Subtarget* Subtarget) {
24174   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
24175   SDValue LHS = N->getOperand(0);
24176   SDValue RHS = N->getOperand(1);
24177   EVT VT = N->getValueType(0);
24178   SDLoc DL(N);
24179
24180   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
24181     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
24182       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
24183         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
24184                                    LHS.getOperand(1));
24185         return DAG.getSetCC(DL, N->getValueType(0), addV,
24186                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24187       }
24188   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
24189     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
24190       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
24191         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
24192                                    RHS.getOperand(1));
24193         return DAG.getSetCC(DL, N->getValueType(0), addV,
24194                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24195       }
24196
24197   if (VT.getScalarType() == MVT::i1 &&
24198       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
24199     bool IsSEXT0 =
24200         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24201         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24202     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24203
24204     if (!IsSEXT0 || !IsVZero1) {
24205       // Swap the operands and update the condition code.
24206       std::swap(LHS, RHS);
24207       CC = ISD::getSetCCSwappedOperands(CC);
24208
24209       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24210                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24211       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24212     }
24213
24214     if (IsSEXT0 && IsVZero1) {
24215       assert(VT == LHS.getOperand(0).getValueType() &&
24216              "Uexpected operand type");
24217       if (CC == ISD::SETGT)
24218         return DAG.getConstant(0, DL, VT);
24219       if (CC == ISD::SETLE)
24220         return DAG.getConstant(1, DL, VT);
24221       if (CC == ISD::SETEQ || CC == ISD::SETGE)
24222         return DAG.getNOT(DL, LHS.getOperand(0), VT);
24223
24224       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
24225              "Unexpected condition code!");
24226       return LHS.getOperand(0);
24227     }
24228   }
24229
24230   return SDValue();
24231 }
24232
24233 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
24234                                          SelectionDAG &DAG) {
24235   SDLoc dl(Load);
24236   MVT VT = Load->getSimpleValueType(0);
24237   MVT EVT = VT.getVectorElementType();
24238   SDValue Addr = Load->getOperand(1);
24239   SDValue NewAddr = DAG.getNode(
24240       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
24241       DAG.getConstant(Index * EVT.getStoreSize(), dl,
24242                       Addr.getSimpleValueType()));
24243
24244   SDValue NewLoad =
24245       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
24246                   DAG.getMachineFunction().getMachineMemOperand(
24247                       Load->getMemOperand(), 0, EVT.getStoreSize()));
24248   return NewLoad;
24249 }
24250
24251 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
24252                                       const X86Subtarget *Subtarget) {
24253   SDLoc dl(N);
24254   MVT VT = N->getOperand(1)->getSimpleValueType(0);
24255   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
24256          "X86insertps is only defined for v4x32");
24257
24258   SDValue Ld = N->getOperand(1);
24259   if (MayFoldLoad(Ld)) {
24260     // Extract the countS bits from the immediate so we can get the proper
24261     // address when narrowing the vector load to a specific element.
24262     // When the second source op is a memory address, insertps doesn't use
24263     // countS and just gets an f32 from that address.
24264     unsigned DestIndex =
24265         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
24266
24267     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
24268
24269     // Create this as a scalar to vector to match the instruction pattern.
24270     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
24271     // countS bits are ignored when loading from memory on insertps, which
24272     // means we don't need to explicitly set them to 0.
24273     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
24274                        LoadScalarToVector, N->getOperand(2));
24275   }
24276   return SDValue();
24277 }
24278
24279 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
24280   SDValue V0 = N->getOperand(0);
24281   SDValue V1 = N->getOperand(1);
24282   SDLoc DL(N);
24283   EVT VT = N->getValueType(0);
24284
24285   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
24286   // operands and changing the mask to 1. This saves us a bunch of
24287   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
24288   // x86InstrInfo knows how to commute this back after instruction selection
24289   // if it would help register allocation.
24290
24291   // TODO: If optimizing for size or a processor that doesn't suffer from
24292   // partial register update stalls, this should be transformed into a MOVSD
24293   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
24294
24295   if (VT == MVT::v2f64)
24296     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
24297       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
24298         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
24299         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
24300       }
24301
24302   return SDValue();
24303 }
24304
24305 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
24306 // as "sbb reg,reg", since it can be extended without zext and produces
24307 // an all-ones bit which is more useful than 0/1 in some cases.
24308 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
24309                                MVT VT) {
24310   if (VT == MVT::i8)
24311     return DAG.getNode(ISD::AND, DL, VT,
24312                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24313                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
24314                                    EFLAGS),
24315                        DAG.getConstant(1, DL, VT));
24316   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
24317   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
24318                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24319                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
24320                                  EFLAGS));
24321 }
24322
24323 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
24324 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
24325                                    TargetLowering::DAGCombinerInfo &DCI,
24326                                    const X86Subtarget *Subtarget) {
24327   SDLoc DL(N);
24328   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
24329   SDValue EFLAGS = N->getOperand(1);
24330
24331   if (CC == X86::COND_A) {
24332     // Try to convert COND_A into COND_B in an attempt to facilitate
24333     // materializing "setb reg".
24334     //
24335     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
24336     // cannot take an immediate as its first operand.
24337     //
24338     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
24339         EFLAGS.getValueType().isInteger() &&
24340         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
24341       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
24342                                    EFLAGS.getNode()->getVTList(),
24343                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
24344       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
24345       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
24346     }
24347   }
24348
24349   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
24350   // a zext and produces an all-ones bit which is more useful than 0/1 in some
24351   // cases.
24352   if (CC == X86::COND_B)
24353     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
24354
24355   SDValue Flags;
24356
24357   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24358   if (Flags.getNode()) {
24359     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24360     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
24361   }
24362
24363   return SDValue();
24364 }
24365
24366 // Optimize branch condition evaluation.
24367 //
24368 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
24369                                     TargetLowering::DAGCombinerInfo &DCI,
24370                                     const X86Subtarget *Subtarget) {
24371   SDLoc DL(N);
24372   SDValue Chain = N->getOperand(0);
24373   SDValue Dest = N->getOperand(1);
24374   SDValue EFLAGS = N->getOperand(3);
24375   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
24376
24377   SDValue Flags;
24378
24379   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24380   if (Flags.getNode()) {
24381     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24382     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
24383                        Flags);
24384   }
24385
24386   return SDValue();
24387 }
24388
24389 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
24390                                                          SelectionDAG &DAG) {
24391   // Take advantage of vector comparisons producing 0 or -1 in each lane to
24392   // optimize away operation when it's from a constant.
24393   //
24394   // The general transformation is:
24395   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
24396   //       AND(VECTOR_CMP(x,y), constant2)
24397   //    constant2 = UNARYOP(constant)
24398
24399   // Early exit if this isn't a vector operation, the operand of the
24400   // unary operation isn't a bitwise AND, or if the sizes of the operations
24401   // aren't the same.
24402   EVT VT = N->getValueType(0);
24403   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
24404       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
24405       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
24406     return SDValue();
24407
24408   // Now check that the other operand of the AND is a constant. We could
24409   // make the transformation for non-constant splats as well, but it's unclear
24410   // that would be a benefit as it would not eliminate any operations, just
24411   // perform one more step in scalar code before moving to the vector unit.
24412   if (BuildVectorSDNode *BV =
24413           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
24414     // Bail out if the vector isn't a constant.
24415     if (!BV->isConstant())
24416       return SDValue();
24417
24418     // Everything checks out. Build up the new and improved node.
24419     SDLoc DL(N);
24420     EVT IntVT = BV->getValueType(0);
24421     // Create a new constant of the appropriate type for the transformed
24422     // DAG.
24423     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
24424     // The AND node needs bitcasts to/from an integer vector type around it.
24425     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
24426     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
24427                                  N->getOperand(0)->getOperand(0), MaskConst);
24428     SDValue Res = DAG.getBitcast(VT, NewAnd);
24429     return Res;
24430   }
24431
24432   return SDValue();
24433 }
24434
24435 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
24436                                         const X86Subtarget *Subtarget) {
24437   // First try to optimize away the conversion entirely when it's
24438   // conditionally from a constant. Vectors only.
24439   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
24440   if (Res != SDValue())
24441     return Res;
24442
24443   // Now move on to more general possibilities.
24444   SDValue Op0 = N->getOperand(0);
24445   EVT InVT = Op0->getValueType(0);
24446
24447   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
24448   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
24449     SDLoc dl(N);
24450     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
24451     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
24452     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
24453   }
24454
24455   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
24456   // a 32-bit target where SSE doesn't support i64->FP operations.
24457   if (Op0.getOpcode() == ISD::LOAD) {
24458     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
24459     EVT VT = Ld->getValueType(0);
24460
24461     // This transformation is not supported if the result type is f16
24462     if (N->getValueType(0) == MVT::f16)
24463       return SDValue();
24464
24465     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
24466         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
24467         !Subtarget->is64Bit() && VT == MVT::i64) {
24468       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
24469           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
24470       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
24471       return FILDChain;
24472     }
24473   }
24474   return SDValue();
24475 }
24476
24477 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
24478 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
24479                                  X86TargetLowering::DAGCombinerInfo &DCI) {
24480   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
24481   // the result is either zero or one (depending on the input carry bit).
24482   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
24483   if (X86::isZeroNode(N->getOperand(0)) &&
24484       X86::isZeroNode(N->getOperand(1)) &&
24485       // We don't have a good way to replace an EFLAGS use, so only do this when
24486       // dead right now.
24487       SDValue(N, 1).use_empty()) {
24488     SDLoc DL(N);
24489     EVT VT = N->getValueType(0);
24490     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
24491     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
24492                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
24493                                            DAG.getConstant(X86::COND_B, DL,
24494                                                            MVT::i8),
24495                                            N->getOperand(2)),
24496                                DAG.getConstant(1, DL, VT));
24497     return DCI.CombineTo(N, Res1, CarryOut);
24498   }
24499
24500   return SDValue();
24501 }
24502
24503 // fold (add Y, (sete  X, 0)) -> adc  0, Y
24504 //      (add Y, (setne X, 0)) -> sbb -1, Y
24505 //      (sub (sete  X, 0), Y) -> sbb  0, Y
24506 //      (sub (setne X, 0), Y) -> adc -1, Y
24507 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
24508   SDLoc DL(N);
24509
24510   // Look through ZExts.
24511   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
24512   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
24513     return SDValue();
24514
24515   SDValue SetCC = Ext.getOperand(0);
24516   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
24517     return SDValue();
24518
24519   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
24520   if (CC != X86::COND_E && CC != X86::COND_NE)
24521     return SDValue();
24522
24523   SDValue Cmp = SetCC.getOperand(1);
24524   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
24525       !X86::isZeroNode(Cmp.getOperand(1)) ||
24526       !Cmp.getOperand(0).getValueType().isInteger())
24527     return SDValue();
24528
24529   SDValue CmpOp0 = Cmp.getOperand(0);
24530   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
24531                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
24532
24533   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
24534   if (CC == X86::COND_NE)
24535     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
24536                        DL, OtherVal.getValueType(), OtherVal,
24537                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
24538                        NewCmp);
24539   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
24540                      DL, OtherVal.getValueType(), OtherVal,
24541                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
24542 }
24543
24544 /// PerformADDCombine - Do target-specific dag combines on integer adds.
24545 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
24546                                  const X86Subtarget *Subtarget) {
24547   EVT VT = N->getValueType(0);
24548   SDValue Op0 = N->getOperand(0);
24549   SDValue Op1 = N->getOperand(1);
24550
24551   // Try to synthesize horizontal adds from adds of shuffles.
24552   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24553        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24554       isHorizontalBinOp(Op0, Op1, true))
24555     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
24556
24557   return OptimizeConditionalInDecrement(N, DAG);
24558 }
24559
24560 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
24561                                  const X86Subtarget *Subtarget) {
24562   SDValue Op0 = N->getOperand(0);
24563   SDValue Op1 = N->getOperand(1);
24564
24565   // X86 can't encode an immediate LHS of a sub. See if we can push the
24566   // negation into a preceding instruction.
24567   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
24568     // If the RHS of the sub is a XOR with one use and a constant, invert the
24569     // immediate. Then add one to the LHS of the sub so we can turn
24570     // X-Y -> X+~Y+1, saving one register.
24571     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
24572         isa<ConstantSDNode>(Op1.getOperand(1))) {
24573       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
24574       EVT VT = Op0.getValueType();
24575       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
24576                                    Op1.getOperand(0),
24577                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
24578       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
24579                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
24580     }
24581   }
24582
24583   // Try to synthesize horizontal adds from adds of shuffles.
24584   EVT VT = N->getValueType(0);
24585   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24586        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24587       isHorizontalBinOp(Op0, Op1, true))
24588     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
24589
24590   return OptimizeConditionalInDecrement(N, DAG);
24591 }
24592
24593 /// performVZEXTCombine - Performs build vector combines
24594 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
24595                                    TargetLowering::DAGCombinerInfo &DCI,
24596                                    const X86Subtarget *Subtarget) {
24597   SDLoc DL(N);
24598   MVT VT = N->getSimpleValueType(0);
24599   SDValue Op = N->getOperand(0);
24600   MVT OpVT = Op.getSimpleValueType();
24601   MVT OpEltVT = OpVT.getVectorElementType();
24602   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
24603
24604   // (vzext (bitcast (vzext (x)) -> (vzext x)
24605   SDValue V = Op;
24606   while (V.getOpcode() == ISD::BITCAST)
24607     V = V.getOperand(0);
24608
24609   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
24610     MVT InnerVT = V.getSimpleValueType();
24611     MVT InnerEltVT = InnerVT.getVectorElementType();
24612
24613     // If the element sizes match exactly, we can just do one larger vzext. This
24614     // is always an exact type match as vzext operates on integer types.
24615     if (OpEltVT == InnerEltVT) {
24616       assert(OpVT == InnerVT && "Types must match for vzext!");
24617       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
24618     }
24619
24620     // The only other way we can combine them is if only a single element of the
24621     // inner vzext is used in the input to the outer vzext.
24622     if (InnerEltVT.getSizeInBits() < InputBits)
24623       return SDValue();
24624
24625     // In this case, the inner vzext is completely dead because we're going to
24626     // only look at bits inside of the low element. Just do the outer vzext on
24627     // a bitcast of the input to the inner.
24628     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
24629   }
24630
24631   // Check if we can bypass extracting and re-inserting an element of an input
24632   // vector. Essentialy:
24633   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
24634   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
24635       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
24636       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
24637     SDValue ExtractedV = V.getOperand(0);
24638     SDValue OrigV = ExtractedV.getOperand(0);
24639     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
24640       if (ExtractIdx->getZExtValue() == 0) {
24641         MVT OrigVT = OrigV.getSimpleValueType();
24642         // Extract a subvector if necessary...
24643         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
24644           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
24645           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
24646                                     OrigVT.getVectorNumElements() / Ratio);
24647           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
24648                               DAG.getIntPtrConstant(0, DL));
24649         }
24650         Op = DAG.getBitcast(OpVT, OrigV);
24651         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
24652       }
24653   }
24654
24655   return SDValue();
24656 }
24657
24658 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
24659                                              DAGCombinerInfo &DCI) const {
24660   SelectionDAG &DAG = DCI.DAG;
24661   switch (N->getOpcode()) {
24662   default: break;
24663   case ISD::EXTRACT_VECTOR_ELT:
24664     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
24665   case ISD::VSELECT:
24666   case ISD::SELECT:
24667   case X86ISD::SHRUNKBLEND:
24668     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
24669   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
24670   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
24671   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
24672   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
24673   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
24674   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
24675   case ISD::SHL:
24676   case ISD::SRA:
24677   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
24678   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
24679   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
24680   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
24681   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
24682   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
24683   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
24684   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
24685   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
24686   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
24687   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
24688   case X86ISD::FXOR:
24689   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
24690   case X86ISD::FMIN:
24691   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
24692   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
24693   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
24694   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
24695   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
24696   case ISD::ANY_EXTEND:
24697   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
24698   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
24699   case ISD::SIGN_EXTEND_INREG:
24700     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
24701   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
24702   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
24703   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
24704   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
24705   case X86ISD::SHUFP:       // Handle all target specific shuffles
24706   case X86ISD::PALIGNR:
24707   case X86ISD::UNPCKH:
24708   case X86ISD::UNPCKL:
24709   case X86ISD::MOVHLPS:
24710   case X86ISD::MOVLHPS:
24711   case X86ISD::PSHUFB:
24712   case X86ISD::PSHUFD:
24713   case X86ISD::PSHUFHW:
24714   case X86ISD::PSHUFLW:
24715   case X86ISD::MOVSS:
24716   case X86ISD::MOVSD:
24717   case X86ISD::VPERMILPI:
24718   case X86ISD::VPERM2X128:
24719   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
24720   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
24721   case ISD::INTRINSIC_WO_CHAIN:
24722     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
24723   case X86ISD::INSERTPS: {
24724     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
24725       return PerformINSERTPSCombine(N, DAG, Subtarget);
24726     break;
24727   }
24728   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
24729   }
24730
24731   return SDValue();
24732 }
24733
24734 /// isTypeDesirableForOp - Return true if the target has native support for
24735 /// the specified value type and it is 'desirable' to use the type for the
24736 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
24737 /// instruction encodings are longer and some i16 instructions are slow.
24738 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
24739   if (!isTypeLegal(VT))
24740     return false;
24741   if (VT != MVT::i16)
24742     return true;
24743
24744   switch (Opc) {
24745   default:
24746     return true;
24747   case ISD::LOAD:
24748   case ISD::SIGN_EXTEND:
24749   case ISD::ZERO_EXTEND:
24750   case ISD::ANY_EXTEND:
24751   case ISD::SHL:
24752   case ISD::SRL:
24753   case ISD::SUB:
24754   case ISD::ADD:
24755   case ISD::MUL:
24756   case ISD::AND:
24757   case ISD::OR:
24758   case ISD::XOR:
24759     return false;
24760   }
24761 }
24762
24763 /// IsDesirableToPromoteOp - This method query the target whether it is
24764 /// beneficial for dag combiner to promote the specified node. If true, it
24765 /// should return the desired promotion type by reference.
24766 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
24767   EVT VT = Op.getValueType();
24768   if (VT != MVT::i16)
24769     return false;
24770
24771   bool Promote = false;
24772   bool Commute = false;
24773   switch (Op.getOpcode()) {
24774   default: break;
24775   case ISD::LOAD: {
24776     LoadSDNode *LD = cast<LoadSDNode>(Op);
24777     // If the non-extending load has a single use and it's not live out, then it
24778     // might be folded.
24779     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
24780                                                      Op.hasOneUse()*/) {
24781       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
24782              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
24783         // The only case where we'd want to promote LOAD (rather then it being
24784         // promoted as an operand is when it's only use is liveout.
24785         if (UI->getOpcode() != ISD::CopyToReg)
24786           return false;
24787       }
24788     }
24789     Promote = true;
24790     break;
24791   }
24792   case ISD::SIGN_EXTEND:
24793   case ISD::ZERO_EXTEND:
24794   case ISD::ANY_EXTEND:
24795     Promote = true;
24796     break;
24797   case ISD::SHL:
24798   case ISD::SRL: {
24799     SDValue N0 = Op.getOperand(0);
24800     // Look out for (store (shl (load), x)).
24801     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
24802       return false;
24803     Promote = true;
24804     break;
24805   }
24806   case ISD::ADD:
24807   case ISD::MUL:
24808   case ISD::AND:
24809   case ISD::OR:
24810   case ISD::XOR:
24811     Commute = true;
24812     // fallthrough
24813   case ISD::SUB: {
24814     SDValue N0 = Op.getOperand(0);
24815     SDValue N1 = Op.getOperand(1);
24816     if (!Commute && MayFoldLoad(N1))
24817       return false;
24818     // Avoid disabling potential load folding opportunities.
24819     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
24820       return false;
24821     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
24822       return false;
24823     Promote = true;
24824   }
24825   }
24826
24827   PVT = MVT::i32;
24828   return Promote;
24829 }
24830
24831 //===----------------------------------------------------------------------===//
24832 //                           X86 Inline Assembly Support
24833 //===----------------------------------------------------------------------===//
24834
24835 // Helper to match a string separated by whitespace.
24836 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
24837   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
24838
24839   for (StringRef Piece : Pieces) {
24840     if (!S.startswith(Piece)) // Check if the piece matches.
24841       return false;
24842
24843     S = S.substr(Piece.size());
24844     StringRef::size_type Pos = S.find_first_not_of(" \t");
24845     if (Pos == 0) // We matched a prefix.
24846       return false;
24847
24848     S = S.substr(Pos);
24849   }
24850
24851   return S.empty();
24852 }
24853
24854 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
24855
24856   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
24857     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
24858         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
24859         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
24860
24861       if (AsmPieces.size() == 3)
24862         return true;
24863       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
24864         return true;
24865     }
24866   }
24867   return false;
24868 }
24869
24870 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
24871   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
24872
24873   std::string AsmStr = IA->getAsmString();
24874
24875   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
24876   if (!Ty || Ty->getBitWidth() % 16 != 0)
24877     return false;
24878
24879   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
24880   SmallVector<StringRef, 4> AsmPieces;
24881   SplitString(AsmStr, AsmPieces, ";\n");
24882
24883   switch (AsmPieces.size()) {
24884   default: return false;
24885   case 1:
24886     // FIXME: this should verify that we are targeting a 486 or better.  If not,
24887     // we will turn this bswap into something that will be lowered to logical
24888     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
24889     // lower so don't worry about this.
24890     // bswap $0
24891     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
24892         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
24893         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
24894         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
24895         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
24896         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
24897       // No need to check constraints, nothing other than the equivalent of
24898       // "=r,0" would be valid here.
24899       return IntrinsicLowering::LowerToByteSwap(CI);
24900     }
24901
24902     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
24903     if (CI->getType()->isIntegerTy(16) &&
24904         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24905         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
24906          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
24907       AsmPieces.clear();
24908       const std::string &ConstraintsStr = IA->getConstraintString();
24909       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24910       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24911       if (clobbersFlagRegisters(AsmPieces))
24912         return IntrinsicLowering::LowerToByteSwap(CI);
24913     }
24914     break;
24915   case 3:
24916     if (CI->getType()->isIntegerTy(32) &&
24917         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24918         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
24919         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
24920         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
24921       AsmPieces.clear();
24922       const std::string &ConstraintsStr = IA->getConstraintString();
24923       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24924       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24925       if (clobbersFlagRegisters(AsmPieces))
24926         return IntrinsicLowering::LowerToByteSwap(CI);
24927     }
24928
24929     if (CI->getType()->isIntegerTy(64)) {
24930       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
24931       if (Constraints.size() >= 2 &&
24932           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
24933           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
24934         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
24935         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
24936             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
24937             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
24938           return IntrinsicLowering::LowerToByteSwap(CI);
24939       }
24940     }
24941     break;
24942   }
24943   return false;
24944 }
24945
24946 /// getConstraintType - Given a constraint letter, return the type of
24947 /// constraint it is for this target.
24948 X86TargetLowering::ConstraintType
24949 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
24950   if (Constraint.size() == 1) {
24951     switch (Constraint[0]) {
24952     case 'R':
24953     case 'q':
24954     case 'Q':
24955     case 'f':
24956     case 't':
24957     case 'u':
24958     case 'y':
24959     case 'x':
24960     case 'Y':
24961     case 'l':
24962       return C_RegisterClass;
24963     case 'a':
24964     case 'b':
24965     case 'c':
24966     case 'd':
24967     case 'S':
24968     case 'D':
24969     case 'A':
24970       return C_Register;
24971     case 'I':
24972     case 'J':
24973     case 'K':
24974     case 'L':
24975     case 'M':
24976     case 'N':
24977     case 'G':
24978     case 'C':
24979     case 'e':
24980     case 'Z':
24981       return C_Other;
24982     default:
24983       break;
24984     }
24985   }
24986   return TargetLowering::getConstraintType(Constraint);
24987 }
24988
24989 /// Examine constraint type and operand type and determine a weight value.
24990 /// This object must already have been set up with the operand type
24991 /// and the current alternative constraint selected.
24992 TargetLowering::ConstraintWeight
24993   X86TargetLowering::getSingleConstraintMatchWeight(
24994     AsmOperandInfo &info, const char *constraint) const {
24995   ConstraintWeight weight = CW_Invalid;
24996   Value *CallOperandVal = info.CallOperandVal;
24997     // If we don't have a value, we can't do a match,
24998     // but allow it at the lowest weight.
24999   if (!CallOperandVal)
25000     return CW_Default;
25001   Type *type = CallOperandVal->getType();
25002   // Look at the constraint type.
25003   switch (*constraint) {
25004   default:
25005     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
25006   case 'R':
25007   case 'q':
25008   case 'Q':
25009   case 'a':
25010   case 'b':
25011   case 'c':
25012   case 'd':
25013   case 'S':
25014   case 'D':
25015   case 'A':
25016     if (CallOperandVal->getType()->isIntegerTy())
25017       weight = CW_SpecificReg;
25018     break;
25019   case 'f':
25020   case 't':
25021   case 'u':
25022     if (type->isFloatingPointTy())
25023       weight = CW_SpecificReg;
25024     break;
25025   case 'y':
25026     if (type->isX86_MMXTy() && Subtarget->hasMMX())
25027       weight = CW_SpecificReg;
25028     break;
25029   case 'x':
25030   case 'Y':
25031     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
25032         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
25033       weight = CW_Register;
25034     break;
25035   case 'I':
25036     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
25037       if (C->getZExtValue() <= 31)
25038         weight = CW_Constant;
25039     }
25040     break;
25041   case 'J':
25042     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25043       if (C->getZExtValue() <= 63)
25044         weight = CW_Constant;
25045     }
25046     break;
25047   case 'K':
25048     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25049       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
25050         weight = CW_Constant;
25051     }
25052     break;
25053   case 'L':
25054     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25055       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
25056         weight = CW_Constant;
25057     }
25058     break;
25059   case 'M':
25060     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25061       if (C->getZExtValue() <= 3)
25062         weight = CW_Constant;
25063     }
25064     break;
25065   case 'N':
25066     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25067       if (C->getZExtValue() <= 0xff)
25068         weight = CW_Constant;
25069     }
25070     break;
25071   case 'G':
25072   case 'C':
25073     if (isa<ConstantFP>(CallOperandVal)) {
25074       weight = CW_Constant;
25075     }
25076     break;
25077   case 'e':
25078     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25079       if ((C->getSExtValue() >= -0x80000000LL) &&
25080           (C->getSExtValue() <= 0x7fffffffLL))
25081         weight = CW_Constant;
25082     }
25083     break;
25084   case 'Z':
25085     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25086       if (C->getZExtValue() <= 0xffffffff)
25087         weight = CW_Constant;
25088     }
25089     break;
25090   }
25091   return weight;
25092 }
25093
25094 /// LowerXConstraint - try to replace an X constraint, which matches anything,
25095 /// with another that has more specific requirements based on the type of the
25096 /// corresponding operand.
25097 const char *X86TargetLowering::
25098 LowerXConstraint(EVT ConstraintVT) const {
25099   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
25100   // 'f' like normal targets.
25101   if (ConstraintVT.isFloatingPoint()) {
25102     if (Subtarget->hasSSE2())
25103       return "Y";
25104     if (Subtarget->hasSSE1())
25105       return "x";
25106   }
25107
25108   return TargetLowering::LowerXConstraint(ConstraintVT);
25109 }
25110
25111 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
25112 /// vector.  If it is invalid, don't add anything to Ops.
25113 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
25114                                                      std::string &Constraint,
25115                                                      std::vector<SDValue>&Ops,
25116                                                      SelectionDAG &DAG) const {
25117   SDValue Result;
25118
25119   // Only support length 1 constraints for now.
25120   if (Constraint.length() > 1) return;
25121
25122   char ConstraintLetter = Constraint[0];
25123   switch (ConstraintLetter) {
25124   default: break;
25125   case 'I':
25126     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25127       if (C->getZExtValue() <= 31) {
25128         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25129                                        Op.getValueType());
25130         break;
25131       }
25132     }
25133     return;
25134   case 'J':
25135     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25136       if (C->getZExtValue() <= 63) {
25137         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25138                                        Op.getValueType());
25139         break;
25140       }
25141     }
25142     return;
25143   case 'K':
25144     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25145       if (isInt<8>(C->getSExtValue())) {
25146         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25147                                        Op.getValueType());
25148         break;
25149       }
25150     }
25151     return;
25152   case 'L':
25153     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25154       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
25155           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
25156         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
25157                                        Op.getValueType());
25158         break;
25159       }
25160     }
25161     return;
25162   case 'M':
25163     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25164       if (C->getZExtValue() <= 3) {
25165         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25166                                        Op.getValueType());
25167         break;
25168       }
25169     }
25170     return;
25171   case 'N':
25172     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25173       if (C->getZExtValue() <= 255) {
25174         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25175                                        Op.getValueType());
25176         break;
25177       }
25178     }
25179     return;
25180   case 'O':
25181     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25182       if (C->getZExtValue() <= 127) {
25183         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25184                                        Op.getValueType());
25185         break;
25186       }
25187     }
25188     return;
25189   case 'e': {
25190     // 32-bit signed value
25191     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25192       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25193                                            C->getSExtValue())) {
25194         // Widen to 64 bits here to get it sign extended.
25195         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
25196         break;
25197       }
25198     // FIXME gcc accepts some relocatable values here too, but only in certain
25199     // memory models; it's complicated.
25200     }
25201     return;
25202   }
25203   case 'Z': {
25204     // 32-bit unsigned value
25205     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25206       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25207                                            C->getZExtValue())) {
25208         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25209                                        Op.getValueType());
25210         break;
25211       }
25212     }
25213     // FIXME gcc accepts some relocatable values here too, but only in certain
25214     // memory models; it's complicated.
25215     return;
25216   }
25217   case 'i': {
25218     // Literal immediates are always ok.
25219     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
25220       // Widen to 64 bits here to get it sign extended.
25221       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
25222       break;
25223     }
25224
25225     // In any sort of PIC mode addresses need to be computed at runtime by
25226     // adding in a register or some sort of table lookup.  These can't
25227     // be used as immediates.
25228     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
25229       return;
25230
25231     // If we are in non-pic codegen mode, we allow the address of a global (with
25232     // an optional displacement) to be used with 'i'.
25233     GlobalAddressSDNode *GA = nullptr;
25234     int64_t Offset = 0;
25235
25236     // Match either (GA), (GA+C), (GA+C1+C2), etc.
25237     while (1) {
25238       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
25239         Offset += GA->getOffset();
25240         break;
25241       } else if (Op.getOpcode() == ISD::ADD) {
25242         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25243           Offset += C->getZExtValue();
25244           Op = Op.getOperand(0);
25245           continue;
25246         }
25247       } else if (Op.getOpcode() == ISD::SUB) {
25248         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25249           Offset += -C->getZExtValue();
25250           Op = Op.getOperand(0);
25251           continue;
25252         }
25253       }
25254
25255       // Otherwise, this isn't something we can handle, reject it.
25256       return;
25257     }
25258
25259     const GlobalValue *GV = GA->getGlobal();
25260     // If we require an extra load to get this address, as in PIC mode, we
25261     // can't accept it.
25262     if (isGlobalStubReference(
25263             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
25264       return;
25265
25266     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
25267                                         GA->getValueType(0), Offset);
25268     break;
25269   }
25270   }
25271
25272   if (Result.getNode()) {
25273     Ops.push_back(Result);
25274     return;
25275   }
25276   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
25277 }
25278
25279 std::pair<unsigned, const TargetRegisterClass *>
25280 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
25281                                                 const std::string &Constraint,
25282                                                 MVT VT) const {
25283   // First, see if this is a constraint that directly corresponds to an LLVM
25284   // register class.
25285   if (Constraint.size() == 1) {
25286     // GCC Constraint Letters
25287     switch (Constraint[0]) {
25288     default: break;
25289       // TODO: Slight differences here in allocation order and leaving
25290       // RIP in the class. Do they matter any more here than they do
25291       // in the normal allocation?
25292     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
25293       if (Subtarget->is64Bit()) {
25294         if (VT == MVT::i32 || VT == MVT::f32)
25295           return std::make_pair(0U, &X86::GR32RegClass);
25296         if (VT == MVT::i16)
25297           return std::make_pair(0U, &X86::GR16RegClass);
25298         if (VT == MVT::i8 || VT == MVT::i1)
25299           return std::make_pair(0U, &X86::GR8RegClass);
25300         if (VT == MVT::i64 || VT == MVT::f64)
25301           return std::make_pair(0U, &X86::GR64RegClass);
25302         break;
25303       }
25304       // 32-bit fallthrough
25305     case 'Q':   // Q_REGS
25306       if (VT == MVT::i32 || VT == MVT::f32)
25307         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
25308       if (VT == MVT::i16)
25309         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
25310       if (VT == MVT::i8 || VT == MVT::i1)
25311         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
25312       if (VT == MVT::i64)
25313         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
25314       break;
25315     case 'r':   // GENERAL_REGS
25316     case 'l':   // INDEX_REGS
25317       if (VT == MVT::i8 || VT == MVT::i1)
25318         return std::make_pair(0U, &X86::GR8RegClass);
25319       if (VT == MVT::i16)
25320         return std::make_pair(0U, &X86::GR16RegClass);
25321       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
25322         return std::make_pair(0U, &X86::GR32RegClass);
25323       return std::make_pair(0U, &X86::GR64RegClass);
25324     case 'R':   // LEGACY_REGS
25325       if (VT == MVT::i8 || VT == MVT::i1)
25326         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
25327       if (VT == MVT::i16)
25328         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
25329       if (VT == MVT::i32 || !Subtarget->is64Bit())
25330         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
25331       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
25332     case 'f':  // FP Stack registers.
25333       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
25334       // value to the correct fpstack register class.
25335       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
25336         return std::make_pair(0U, &X86::RFP32RegClass);
25337       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
25338         return std::make_pair(0U, &X86::RFP64RegClass);
25339       return std::make_pair(0U, &X86::RFP80RegClass);
25340     case 'y':   // MMX_REGS if MMX allowed.
25341       if (!Subtarget->hasMMX()) break;
25342       return std::make_pair(0U, &X86::VR64RegClass);
25343     case 'Y':   // SSE_REGS if SSE2 allowed
25344       if (!Subtarget->hasSSE2()) break;
25345       // FALL THROUGH.
25346     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
25347       if (!Subtarget->hasSSE1()) break;
25348
25349       switch (VT.SimpleTy) {
25350       default: break;
25351       // Scalar SSE types.
25352       case MVT::f32:
25353       case MVT::i32:
25354         return std::make_pair(0U, &X86::FR32RegClass);
25355       case MVT::f64:
25356       case MVT::i64:
25357         return std::make_pair(0U, &X86::FR64RegClass);
25358       // Vector types.
25359       case MVT::v16i8:
25360       case MVT::v8i16:
25361       case MVT::v4i32:
25362       case MVT::v2i64:
25363       case MVT::v4f32:
25364       case MVT::v2f64:
25365         return std::make_pair(0U, &X86::VR128RegClass);
25366       // AVX types.
25367       case MVT::v32i8:
25368       case MVT::v16i16:
25369       case MVT::v8i32:
25370       case MVT::v4i64:
25371       case MVT::v8f32:
25372       case MVT::v4f64:
25373         return std::make_pair(0U, &X86::VR256RegClass);
25374       case MVT::v8f64:
25375       case MVT::v16f32:
25376       case MVT::v16i32:
25377       case MVT::v8i64:
25378         return std::make_pair(0U, &X86::VR512RegClass);
25379       }
25380       break;
25381     }
25382   }
25383
25384   // Use the default implementation in TargetLowering to convert the register
25385   // constraint into a member of a register class.
25386   std::pair<unsigned, const TargetRegisterClass*> Res;
25387   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
25388
25389   // Not found as a standard register?
25390   if (!Res.second) {
25391     // Map st(0) -> st(7) -> ST0
25392     if (Constraint.size() == 7 && Constraint[0] == '{' &&
25393         tolower(Constraint[1]) == 's' &&
25394         tolower(Constraint[2]) == 't' &&
25395         Constraint[3] == '(' &&
25396         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
25397         Constraint[5] == ')' &&
25398         Constraint[6] == '}') {
25399
25400       Res.first = X86::FP0+Constraint[4]-'0';
25401       Res.second = &X86::RFP80RegClass;
25402       return Res;
25403     }
25404
25405     // GCC allows "st(0)" to be called just plain "st".
25406     if (StringRef("{st}").equals_lower(Constraint)) {
25407       Res.first = X86::FP0;
25408       Res.second = &X86::RFP80RegClass;
25409       return Res;
25410     }
25411
25412     // flags -> EFLAGS
25413     if (StringRef("{flags}").equals_lower(Constraint)) {
25414       Res.first = X86::EFLAGS;
25415       Res.second = &X86::CCRRegClass;
25416       return Res;
25417     }
25418
25419     // 'A' means EAX + EDX.
25420     if (Constraint == "A") {
25421       Res.first = X86::EAX;
25422       Res.second = &X86::GR32_ADRegClass;
25423       return Res;
25424     }
25425     return Res;
25426   }
25427
25428   // Otherwise, check to see if this is a register class of the wrong value
25429   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
25430   // turn into {ax},{dx}.
25431   if (Res.second->hasType(VT))
25432     return Res;   // Correct type already, nothing to do.
25433
25434   // All of the single-register GCC register classes map their values onto
25435   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
25436   // really want an 8-bit or 32-bit register, map to the appropriate register
25437   // class and return the appropriate register.
25438   if (Res.second == &X86::GR16RegClass) {
25439     if (VT == MVT::i8 || VT == MVT::i1) {
25440       unsigned DestReg = 0;
25441       switch (Res.first) {
25442       default: break;
25443       case X86::AX: DestReg = X86::AL; break;
25444       case X86::DX: DestReg = X86::DL; break;
25445       case X86::CX: DestReg = X86::CL; break;
25446       case X86::BX: DestReg = X86::BL; break;
25447       }
25448       if (DestReg) {
25449         Res.first = DestReg;
25450         Res.second = &X86::GR8RegClass;
25451       }
25452     } else if (VT == MVT::i32 || VT == MVT::f32) {
25453       unsigned DestReg = 0;
25454       switch (Res.first) {
25455       default: break;
25456       case X86::AX: DestReg = X86::EAX; break;
25457       case X86::DX: DestReg = X86::EDX; break;
25458       case X86::CX: DestReg = X86::ECX; break;
25459       case X86::BX: DestReg = X86::EBX; break;
25460       case X86::SI: DestReg = X86::ESI; break;
25461       case X86::DI: DestReg = X86::EDI; break;
25462       case X86::BP: DestReg = X86::EBP; break;
25463       case X86::SP: DestReg = X86::ESP; break;
25464       }
25465       if (DestReg) {
25466         Res.first = DestReg;
25467         Res.second = &X86::GR32RegClass;
25468       }
25469     } else if (VT == MVT::i64 || VT == MVT::f64) {
25470       unsigned DestReg = 0;
25471       switch (Res.first) {
25472       default: break;
25473       case X86::AX: DestReg = X86::RAX; break;
25474       case X86::DX: DestReg = X86::RDX; break;
25475       case X86::CX: DestReg = X86::RCX; break;
25476       case X86::BX: DestReg = X86::RBX; break;
25477       case X86::SI: DestReg = X86::RSI; break;
25478       case X86::DI: DestReg = X86::RDI; break;
25479       case X86::BP: DestReg = X86::RBP; break;
25480       case X86::SP: DestReg = X86::RSP; break;
25481       }
25482       if (DestReg) {
25483         Res.first = DestReg;
25484         Res.second = &X86::GR64RegClass;
25485       }
25486     }
25487   } else if (Res.second == &X86::FR32RegClass ||
25488              Res.second == &X86::FR64RegClass ||
25489              Res.second == &X86::VR128RegClass ||
25490              Res.second == &X86::VR256RegClass ||
25491              Res.second == &X86::FR32XRegClass ||
25492              Res.second == &X86::FR64XRegClass ||
25493              Res.second == &X86::VR128XRegClass ||
25494              Res.second == &X86::VR256XRegClass ||
25495              Res.second == &X86::VR512RegClass) {
25496     // Handle references to XMM physical registers that got mapped into the
25497     // wrong class.  This can happen with constraints like {xmm0} where the
25498     // target independent register mapper will just pick the first match it can
25499     // find, ignoring the required type.
25500
25501     if (VT == MVT::f32 || VT == MVT::i32)
25502       Res.second = &X86::FR32RegClass;
25503     else if (VT == MVT::f64 || VT == MVT::i64)
25504       Res.second = &X86::FR64RegClass;
25505     else if (X86::VR128RegClass.hasType(VT))
25506       Res.second = &X86::VR128RegClass;
25507     else if (X86::VR256RegClass.hasType(VT))
25508       Res.second = &X86::VR256RegClass;
25509     else if (X86::VR512RegClass.hasType(VT))
25510       Res.second = &X86::VR512RegClass;
25511   }
25512
25513   return Res;
25514 }
25515
25516 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
25517                                             Type *Ty,
25518                                             unsigned AS) const {
25519   // Scaling factors are not free at all.
25520   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
25521   // will take 2 allocations in the out of order engine instead of 1
25522   // for plain addressing mode, i.e. inst (reg1).
25523   // E.g.,
25524   // vaddps (%rsi,%drx), %ymm0, %ymm1
25525   // Requires two allocations (one for the load, one for the computation)
25526   // whereas:
25527   // vaddps (%rsi), %ymm0, %ymm1
25528   // Requires just 1 allocation, i.e., freeing allocations for other operations
25529   // and having less micro operations to execute.
25530   //
25531   // For some X86 architectures, this is even worse because for instance for
25532   // stores, the complex addressing mode forces the instruction to use the
25533   // "load" ports instead of the dedicated "store" port.
25534   // E.g., on Haswell:
25535   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
25536   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
25537   if (isLegalAddressingMode(AM, Ty, AS))
25538     // Scale represents reg2 * scale, thus account for 1
25539     // as soon as we use a second register.
25540     return AM.Scale != 0;
25541   return -1;
25542 }
25543
25544 bool X86TargetLowering::isTargetFTOL() const {
25545   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
25546 }