lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  81                                      const X86Subtarget &STI)
  82     : TargetLowering(TM), Subtarget(&STI) {
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   TD = getDataLayout();
  86
  87   // Set up the TargetLowering object.
  88   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  89
  90   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  91   setBooleanContents(ZeroOrOneBooleanContent);
  92   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  93   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  94
  95   // For 64-bit, since we have so many registers, use the ILP scheduler.
  96   // For 32-bit, use the register pressure specific scheduling.
  97   // For Atom, always use ILP scheduling.
  98   if (Subtarget->isAtom())
  99     setSchedulingPreference(Sched::ILP);
 100   else if (Subtarget->is64Bit())
 101     setSchedulingPreference(Sched::ILP);
 102   else
 103     setSchedulingPreference(Sched::RegPressure);
 104   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 105   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 106
 107   // Bypass expensive divides on Atom when compiling with O2.
 108   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 109     if (Subtarget->hasSlowDivide32())
 110       addBypassSlowDiv(32, 8);
 111     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 112       addBypassSlowDiv(64, 16);
 113   }
 114
 115   if (Subtarget->isTargetKnownWindowsMSVC()) {
 116     // Setup Windows compiler runtime calls.
 117     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 118     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 119     setLibcallName(RTLIB::SREM_I64, "_allrem");
 120     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 121     setLibcallName(RTLIB::MUL_I64, "_allmul");
 122     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 123     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 124     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 125     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 126     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 127
 128     // The _ftol2 runtime function has an unusual calling conv, which
 129     // is modeled by a special pseudo-instruction.
 130     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 131     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 132     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 133     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 134   }
 135
 136   if (Subtarget->isTargetDarwin()) {
 137     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 138     setUseUnderscoreSetJmp(false);
 139     setUseUnderscoreLongJmp(false);
 140   } else if (Subtarget->isTargetWindowsGNU()) {
 141     // MS runtime is weird: it exports _setjmp, but longjmp!
 142     setUseUnderscoreSetJmp(true);
 143     setUseUnderscoreLongJmp(false);
 144   } else {
 145     setUseUnderscoreSetJmp(true);
 146     setUseUnderscoreLongJmp(true);
 147   }
 148
 149   // Set up the register classes.
 150   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 151   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 152   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 153   if (Subtarget->is64Bit())
 154     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 155
 156   for (MVT VT : MVT::integer_valuetypes())
 157     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 158
 159   // We don't accept any truncstore of integer registers.
 160   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 161   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 162   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 163   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 164   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 165   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 166
 167   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 168
 169   // SETOEQ and SETUNE require checking two conditions.
 170   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 171   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 172   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 173   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 174   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 175   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 176
 177   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 178   // operation.
 179   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 180   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 181   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 182
 183   if (Subtarget->is64Bit()) {
 184     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 185     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 186   } else if (!Subtarget->useSoftFloat()) {
 187     // We have an algorithm for SSE2->double, and we turn this into a
 188     // 64-bit FILD followed by conditional FADD for other targets.
 189     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 190     // We have an algorithm for SSE2, and we turn this into a 64-bit
 191     // FILD for other targets.
 192     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 193   }
 194
 195   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 196   // this operation.
 197   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 198   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 199
 200   if (!Subtarget->useSoftFloat()) {
 201     // SSE has no i16 to fp conversion, only i32
 202     if (X86ScalarSSEf32) {
 203       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 204       // f32 and f64 cases are Legal, f80 case is not
 205       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 206     } else {
 207       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 208       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 209     }
 210   } else {
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 212     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 213   }
 214
 215   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 216   // are Legal, f80 is custom lowered.
 217   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 218   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 219
 220   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 221   // this operation.
 222   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 224
 225   if (X86ScalarSSEf32) {
 226     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 227     // f32 and f64 cases are Legal, f80 case is not
 228     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 229   } else {
 230     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 231     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 232   }
 233
 234   // Handle FP_TO_UINT by promoting the destination to a larger signed
 235   // conversion.
 236   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 237   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 238   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 239
 240   if (Subtarget->is64Bit()) {
 241     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 242     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 243   } else if (!Subtarget->useSoftFloat()) {
 244     // Since AVX is a superset of SSE3, only check for SSE here.
 245     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 246       // Expand FP_TO_UINT into a select.
 247       // FIXME: We would like to use a Custom expander here eventually to do
 248       // the optimal thing for SSE vs. the default expansion in the legalizer.
 249       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 250     else
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254   }
 255
 256   if (isTargetFTOL()) {
 257     // Use the _ftol2 runtime function, which has a pseudo-instruction
 258     // to handle its weird calling convention.
 259     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 260   }
 261
 262   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 263   if (!X86ScalarSSEf64) {
 264     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 265     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 266     if (Subtarget->is64Bit()) {
 267       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 268       // Without SSE, i64->f64 goes through memory.
 269       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 270     }
 271   }
 272
 273   // Scalar integer divide and remainder are lowered to use operations that
 274   // produce two results, to match the available instructions. This exposes
 275   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 276   // into a single instruction.
 277   //
 278   // Scalar integer multiply-high is also lowered to use two-result
 279   // operations, to match the available instructions. However, plain multiply
 280   // (low) operations are left as Legal, as there are single-result
 281   // instructions for this in x86. Using the two-result multiply instructions
 282   // when both high and low results are needed must be arranged by dagcombine.
 283   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 284     MVT VT = IntVTs[i];
 285     setOperationAction(ISD::MULHS, VT, Expand);
 286     setOperationAction(ISD::MULHU, VT, Expand);
 287     setOperationAction(ISD::SDIV, VT, Expand);
 288     setOperationAction(ISD::UDIV, VT, Expand);
 289     setOperationAction(ISD::SREM, VT, Expand);
 290     setOperationAction(ISD::UREM, VT, Expand);
 291
 292     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 293     setOperationAction(ISD::ADDC, VT, Custom);
 294     setOperationAction(ISD::ADDE, VT, Custom);
 295     setOperationAction(ISD::SUBC, VT, Custom);
 296     setOperationAction(ISD::SUBE, VT, Custom);
 297   }
 298
 299   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 300   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 301   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 304   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 305   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 306   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 307   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 312   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 313   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 314   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 315   if (Subtarget->is64Bit())
 316     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 317   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 318   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 319   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 320   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->is64Bit()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 502     // TargetInfo::X86_64ABIBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 515
 516   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 517   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 518   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 519
 520   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 521     // f32 and f64 use SSE.
 522     // Set up the FP register classes.
 523     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 524     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 525
 526     // Use ANDPD to simulate FABS.
 527     setOperationAction(ISD::FABS , MVT::f64, Custom);
 528     setOperationAction(ISD::FABS , MVT::f32, Custom);
 529
 530     // Use XORP to simulate FNEG.
 531     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 532     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 533
 534     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 536     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 537
 538     // Lower this to FGETSIGNx86 plus an AND.
 539     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 540     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 541
 542     // We don't support sin/cos/fmod
 543     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 544     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 545     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 546     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 547     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 548     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 549
 550     // Expand FP immediates into loads from the stack, except for the special
 551     // cases we handle.
 552     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 553     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 554   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 555     // Use SSE for f32, x87 for f64.
 556     // Set up the FP register classes.
 557     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 558     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 559
 560     // Use ANDPS to simulate FABS.
 561     setOperationAction(ISD::FABS , MVT::f32, Custom);
 562
 563     // Use XORP to simulate FNEG.
 564     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 565
 566     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 567
 568     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 571
 572     // We don't support sin/cos/fmod
 573     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 574     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 575     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!TM.Options.UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 586       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 587       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 588     }
 589   } else if (!Subtarget->useSoftFloat()) {
 590     // f32 and f64 in x87.
 591     // Set up the FP register classes.
 592     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 593     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 594
 595     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 596     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 598     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 599
 600     if (!TM.Options.UnsafeFPMath) {
 601       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 602       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 604       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 606       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 607     }
 608     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 612     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 616   }
 617
 618   // We don't support FMA.
 619   setOperationAction(ISD::FMA, MVT::f64, Expand);
 620   setOperationAction(ISD::FMA, MVT::f32, Expand);
 621
 622   // Long double always uses X87.
 623   if (!Subtarget->useSoftFloat()) {
 624     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 625     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 626     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 627     {
 628       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 629       addLegalFPImmediate(TmpFlt);  // FLD0
 630       TmpFlt.changeSign();
 631       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 632
 633       bool ignored;
 634       APFloat TmpFlt2(+1.0);
 635       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 636                       &ignored);
 637       addLegalFPImmediate(TmpFlt2);  // FLD1
 638       TmpFlt2.changeSign();
 639       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 640     }
 641
 642     if (!TM.Options.UnsafeFPMath) {
 643       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 644       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 645       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 646     }
 647
 648     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 649     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 650     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 651     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 652     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 653     setOperationAction(ISD::FMA, MVT::f80, Expand);
 654   }
 655
 656   // Always use a library call for pow.
 657   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 659   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 660
 661   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 663   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 665   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 666   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 667   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 668
 669   // First set operation action for all vector types to either promote
 670   // (for widening) or expand (for scalarization). Then we will selectively
 671   // turn on ones that can be effectively codegen'd.
 672   for (MVT VT : MVT::vector_valuetypes()) {
 673     setOperationAction(ISD::ADD , VT, Expand);
 674     setOperationAction(ISD::SUB , VT, Expand);
 675     setOperationAction(ISD::FADD, VT, Expand);
 676     setOperationAction(ISD::FNEG, VT, Expand);
 677     setOperationAction(ISD::FSUB, VT, Expand);
 678     setOperationAction(ISD::MUL , VT, Expand);
 679     setOperationAction(ISD::FMUL, VT, Expand);
 680     setOperationAction(ISD::SDIV, VT, Expand);
 681     setOperationAction(ISD::UDIV, VT, Expand);
 682     setOperationAction(ISD::FDIV, VT, Expand);
 683     setOperationAction(ISD::SREM, VT, Expand);
 684     setOperationAction(ISD::UREM, VT, Expand);
 685     setOperationAction(ISD::LOAD, VT, Expand);
 686     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 687     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 688     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 689     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 691     setOperationAction(ISD::FABS, VT, Expand);
 692     setOperationAction(ISD::FSIN, VT, Expand);
 693     setOperationAction(ISD::FSINCOS, VT, Expand);
 694     setOperationAction(ISD::FCOS, VT, Expand);
 695     setOperationAction(ISD::FSINCOS, VT, Expand);
 696     setOperationAction(ISD::FREM, VT, Expand);
 697     setOperationAction(ISD::FMA,  VT, Expand);
 698     setOperationAction(ISD::FPOWI, VT, Expand);
 699     setOperationAction(ISD::FSQRT, VT, Expand);
 700     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 701     setOperationAction(ISD::FFLOOR, VT, Expand);
 702     setOperationAction(ISD::FCEIL, VT, Expand);
 703     setOperationAction(ISD::FTRUNC, VT, Expand);
 704     setOperationAction(ISD::FRINT, VT, Expand);
 705     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 706     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 707     setOperationAction(ISD::MULHS, VT, Expand);
 708     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 709     setOperationAction(ISD::MULHU, VT, Expand);
 710     setOperationAction(ISD::SDIVREM, VT, Expand);
 711     setOperationAction(ISD::UDIVREM, VT, Expand);
 712     setOperationAction(ISD::FPOW, VT, Expand);
 713     setOperationAction(ISD::CTPOP, VT, Expand);
 714     setOperationAction(ISD::CTTZ, VT, Expand);
 715     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 716     setOperationAction(ISD::CTLZ, VT, Expand);
 717     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 718     setOperationAction(ISD::SHL, VT, Expand);
 719     setOperationAction(ISD::SRA, VT, Expand);
 720     setOperationAction(ISD::SRL, VT, Expand);
 721     setOperationAction(ISD::ROTL, VT, Expand);
 722     setOperationAction(ISD::ROTR, VT, Expand);
 723     setOperationAction(ISD::BSWAP, VT, Expand);
 724     setOperationAction(ISD::SETCC, VT, Expand);
 725     setOperationAction(ISD::FLOG, VT, Expand);
 726     setOperationAction(ISD::FLOG2, VT, Expand);
 727     setOperationAction(ISD::FLOG10, VT, Expand);
 728     setOperationAction(ISD::FEXP, VT, Expand);
 729     setOperationAction(ISD::FEXP2, VT, Expand);
 730     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 731     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 732     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 734     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 735     setOperationAction(ISD::TRUNCATE, VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 738     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 739     setOperationAction(ISD::VSELECT, VT, Expand);
 740     setOperationAction(ISD::SELECT_CC, VT, Expand);
 741     for (MVT InnerVT : MVT::vector_valuetypes()) {
 742       setTruncStoreAction(InnerVT, VT, Expand);
 743
 744       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 745       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 746
 747       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 748       // types, we have to deal with them whether we ask for Expansion or not.
 749       // Setting Expand causes its own optimisation problems though, so leave
 750       // them legal.
 751       if (VT.getVectorElementType() == MVT::i1)
 752         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 753
 754       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 755       // split/scalarized right now.
 756       if (VT.getVectorElementType() == MVT::f16)
 757         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 758     }
 759   }
 760
 761   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 762   // with -msoft-float, disable use of MMX as well.
 763   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 764     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 765     // No operations on x86mmx supported, everything uses intrinsics.
 766   }
 767
 768   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 769   // into smaller operations.
 770   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 771     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 772     setOperationAction(ISD::AND,                MMXTy,      Expand);
 773     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 774     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 775     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 776     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 777     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 778   }
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780
 781   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 782     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 783
 784     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 789     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 791     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 792     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 793     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 794     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 796     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 797     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 798   }
 799
 800   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 801     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 802
 803     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 804     // registers cannot be used even for integer operations.
 805     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 808     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 809
 810     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 814     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 816     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 817     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 819     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 833
 834     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 835     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 838
 839     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 844
 845     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 846     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 849
 850     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 851     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 852       MVT VT = (MVT::SimpleValueType)i;
 853       // Do not attempt to custom lower non-power-of-2 vectors
 854       if (!isPowerOf2_32(VT.getVectorNumElements()))
 855         continue;
 856       // Do not attempt to custom lower non-128-bit vectors
 857       if (!VT.is128BitVector())
 858         continue;
 859       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 860       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 861       setOperationAction(ISD::VSELECT,            VT, Custom);
 862       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 863     }
 864
 865     // We support custom legalizing of sext and anyext loads for specific
 866     // memory vector types which we can load as a scalar (or sequence of
 867     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 868     // loads these must work with a single scalar load.
 869     for (MVT VT : MVT::integer_vector_valuetypes()) {
 870       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 871       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 872       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 873       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 874       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 875       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 879     }
 880
 881     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 882     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 883     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 884     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 885     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 886     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 887     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 888     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 889
 890     if (Subtarget->is64Bit()) {
 891       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 892       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 893     }
 894
 895     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 896     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 897       MVT VT = (MVT::SimpleValueType)i;
 898
 899       // Do not attempt to promote non-128-bit vectors
 900       if (!VT.is128BitVector())
 901         continue;
 902
 903       setOperationAction(ISD::AND,    VT, Promote);
 904       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 905       setOperationAction(ISD::OR,     VT, Promote);
 906       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 907       setOperationAction(ISD::XOR,    VT, Promote);
 908       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 909       setOperationAction(ISD::LOAD,   VT, Promote);
 910       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 911       setOperationAction(ISD::SELECT, VT, Promote);
 912       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 913     }
 914
 915     // Custom lower v2i64 and v2f64 selects.
 916     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 917     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 918     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 919     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 920
 921     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 922     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 923
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 925     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 926     // As there is no 64-bit GPR available, we need build a special custom
 927     // sequence to convert from v2i32 to v2f32.
 928     if (!Subtarget->is64Bit())
 929       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 930
 931     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 932     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 933
 934     for (MVT VT : MVT::fp_vector_valuetypes())
 935       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 936
 937     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 939     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 940   }
 941
 942   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 943     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 944       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 945       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 946       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 947       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 948       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 949     }
 950
 951     // FIXME: Do we need to handle scalar-to-vector here?
 952     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 953
 954     // We directly match byte blends in the backend as they match the VSELECT
 955     // condition form.
 956     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 957
 958     // SSE41 brings specific instructions for doing vector sign extend even in
 959     // cases where we don't have SRA.
 960     for (MVT VT : MVT::integer_vector_valuetypes()) {
 961       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 962       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 963       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 964     }
 965
 966     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 967     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 968     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 969     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 970     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 971     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 972     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 973
 974     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 975     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 976     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 977     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 978     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 979     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 980
 981     // i8 and i16 vectors are custom because the source register and source
 982     // source memory operand types are not the same width.  f32 vectors are
 983     // custom since the immediate controlling the insert encodes additional
 984     // information.
 985     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 986     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 987     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 988     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 989
 990     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 991     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 992     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 993     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 994
 995     // FIXME: these should be Legal, but that's only for the case where
 996     // the index is constant.  For now custom expand to deal with that.
 997     if (Subtarget->is64Bit()) {
 998       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 999       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1000     }
1001   }
1002
1003   if (Subtarget->hasSSE2()) {
1004     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1005     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1006     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1007
1008     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1009     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1010
1011     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1012     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1013
1014     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1015     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1016
1017     // In the customized shift lowering, the legal cases in AVX2 will be
1018     // recognized.
1019     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1020     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1021
1022     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1023     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1024
1025     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1026   }
1027
1028   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1029     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1030     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1031     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1032     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1033     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1034     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1035
1036     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1037     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1038     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1039
1040     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1041     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1042     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1043     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1044     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1045     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1046     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1047     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1048     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1049     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1050     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1051     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1052
1053     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1054     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1055     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1056     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1057     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1058     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1059     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1060     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1061     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1062     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1063     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1064     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1065
1066     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1067     // even though v8i16 is a legal type.
1068     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1069     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1070     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1071
1072     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1073     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1074     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1075
1076     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1077     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1078
1079     for (MVT VT : MVT::fp_vector_valuetypes())
1080       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1081
1082     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1083     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1084
1085     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1086     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1087
1088     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1089     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1090
1091     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1092     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1093     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1094     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1095
1096     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1097     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1098     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1099
1100     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1101     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1102     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1103     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1104     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1105     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1106     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1107     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1108     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1109     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1110     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1111     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1112
1113     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1114     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1115     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1116     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1117
1118     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1119       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1120       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1121       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1122       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1123       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1124       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1125     }
1126
1127     if (Subtarget->hasInt256()) {
1128       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1129       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1130       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1131       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1132
1133       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1134       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1135       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1136       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1137
1138       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1139       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1140       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1141       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1142
1143       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1144       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1145       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1146       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1147
1148       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1149       // when we have a 256bit-wide blend with immediate.
1150       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1151
1152       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1153       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1154       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1155       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1156       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1157       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1158       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1159
1160       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1161       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1162       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1163       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1164       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1165       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1166     } else {
1167       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1169       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1170       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1174       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1175       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1176
1177       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1178       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1179       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1180       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1181     }
1182
1183     // In the customized shift lowering, the legal cases in AVX2 will be
1184     // recognized.
1185     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1186     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1187
1188     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1189     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1190
1191     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1192
1193     // Custom lower several nodes for 256-bit types.
1194     for (MVT VT : MVT::vector_valuetypes()) {
1195       if (VT.getScalarSizeInBits() >= 32) {
1196         setOperationAction(ISD::MLOAD,  VT, Legal);
1197         setOperationAction(ISD::MSTORE, VT, Legal);
1198       }
1199       // Extract subvector is special because the value type
1200       // (result) is 128-bit but the source is 256-bit wide.
1201       if (VT.is128BitVector()) {
1202         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1203       }
1204       // Do not attempt to custom lower other non-256-bit vectors
1205       if (!VT.is256BitVector())
1206         continue;
1207
1208       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1209       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1210       setOperationAction(ISD::VSELECT,            VT, Custom);
1211       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1212       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1213       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1214       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1215       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1216     }
1217
1218     if (Subtarget->hasInt256())
1219       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1220
1221
1222     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1223     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1224       MVT VT = (MVT::SimpleValueType)i;
1225
1226       // Do not attempt to promote non-256-bit vectors
1227       if (!VT.is256BitVector())
1228         continue;
1229
1230       setOperationAction(ISD::AND,    VT, Promote);
1231       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1232       setOperationAction(ISD::OR,     VT, Promote);
1233       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1234       setOperationAction(ISD::XOR,    VT, Promote);
1235       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1236       setOperationAction(ISD::LOAD,   VT, Promote);
1237       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1238       setOperationAction(ISD::SELECT, VT, Promote);
1239       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1240     }
1241   }
1242
1243   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1244     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1245     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1246     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1247     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1248
1249     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1250     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1251     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1252
1253     for (MVT VT : MVT::fp_vector_valuetypes())
1254       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1255
1256     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1257     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1258     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1259     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1260     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1261     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1262     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1263     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1264     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1265     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1266     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1267     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1268
1269     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1270     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1271     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1272     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1273     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1274     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1275     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1276     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1277     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1278     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1279     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1280     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1281     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1282
1283     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1284     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1285     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1286     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1287     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1288     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1289
1290     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1291     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1292     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1293     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1294     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1295     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1296     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1297     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1298
1299     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1300     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1301     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1302     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1303     if (Subtarget->is64Bit()) {
1304       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1305       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1306       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1307       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1308     }
1309     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1310     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1311     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1312     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1313     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1314     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1315     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1316     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1317     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1318     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1319     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1320     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1321     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1322     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1323     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1324     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1325
1326     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1327     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1328     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1329     if (Subtarget->hasDQI()) {
1330       setOperationAction(ISD::TRUNCATE,           MVT::v2i1, Custom);
1331       setOperationAction(ISD::TRUNCATE,           MVT::v4i1, Custom);
1332     }
1333     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1334     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1335     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1336     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1337     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1338     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1339     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1340     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1341     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1342     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1343     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1344     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1345     if (Subtarget->hasDQI()) {
1346       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1347       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1348     }
1349     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1350     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1351     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1352     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1353     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1354     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1355     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1356     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1357     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1358     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1359
1360     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1361     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1362     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1363     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1364     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1365
1366     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1367     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1368
1369     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1370
1371     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1372     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1374     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1375     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1376     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1377     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1378     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1379     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1380     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1381     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1382
1383     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1384     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1385
1386     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1387     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1388
1389     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1390
1391     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1392     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1393
1394     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1395     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1396
1397     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1398     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1399
1400     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1401     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1402     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1403     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1404     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1405     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1406
1407     if (Subtarget->hasCDI()) {
1408       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1409       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1410     }
1411     if (Subtarget->hasDQI()) {
1412       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1413       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1414       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1415     }
1416     // Custom lower several nodes.
1417     for (MVT VT : MVT::vector_valuetypes()) {
1418       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1419       if (EltSize == 1) {
1420         setOperationAction(ISD::AND, VT, Legal);
1421         setOperationAction(ISD::OR,  VT, Legal);
1422         setOperationAction(ISD::XOR,  VT, Legal);
1423       }
1424       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1425         setOperationAction(ISD::MGATHER,  VT, Custom);
1426         setOperationAction(ISD::MSCATTER, VT, Custom);
1427       }
1428       // Extract subvector is special because the value type
1429       // (result) is 256/128-bit but the source is 512-bit wide.
1430       if (VT.is128BitVector() || VT.is256BitVector()) {
1431         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1432       }
1433       if (VT.getVectorElementType() == MVT::i1)
1434         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1435
1436       // Do not attempt to custom lower other non-512-bit vectors
1437       if (!VT.is512BitVector())
1438         continue;
1439
1440       if (EltSize >= 32) {
1441         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1442         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1443         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1444         setOperationAction(ISD::VSELECT,             VT, Legal);
1445         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1446         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1447         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1448         setOperationAction(ISD::MLOAD,               VT, Legal);
1449         setOperationAction(ISD::MSTORE,              VT, Legal);
1450       }
1451     }
1452     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1453       MVT VT = (MVT::SimpleValueType)i;
1454
1455       // Do not attempt to promote non-512-bit vectors.
1456       if (!VT.is512BitVector())
1457         continue;
1458
1459       setOperationAction(ISD::SELECT, VT, Promote);
1460       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1461     }
1462   }// has  AVX-512
1463
1464   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1465     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1466     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1467
1468     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1469     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1470
1471     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1472     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1473     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1474     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1475     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1476     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1477     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1478     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1479     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1480     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1481     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1482     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1483     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1484     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1485     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1486     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1487     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1488     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1489     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1490     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1491     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1492     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1493     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1494     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1495     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1496     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1497     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1498
1499     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1500       const MVT VT = (MVT::SimpleValueType)i;
1501
1502       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1503
1504       // Do not attempt to promote non-512-bit vectors.
1505       if (!VT.is512BitVector())
1506         continue;
1507
1508       if (EltSize < 32) {
1509         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1510         setOperationAction(ISD::VSELECT,             VT, Legal);
1511       }
1512     }
1513   }
1514
1515   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1516     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1517     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1518
1519     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1520     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1521     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1522     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1523     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1524     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1525     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1526     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1527     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1528     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1529
1530     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1531     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1532     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1533     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1534     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1535     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1536     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1537     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1538   }
1539
1540   // We want to custom lower some of our intrinsics.
1541   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1542   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1543   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1544   if (!Subtarget->is64Bit())
1545     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1546
1547   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1548   // handle type legalization for these operations here.
1549   //
1550   // FIXME: We really should do custom legalization for addition and
1551   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1552   // than generic legalization for 64-bit multiplication-with-overflow, though.
1553   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1554     // Add/Sub/Mul with overflow operations are custom lowered.
1555     MVT VT = IntVTs[i];
1556     setOperationAction(ISD::SADDO, VT, Custom);
1557     setOperationAction(ISD::UADDO, VT, Custom);
1558     setOperationAction(ISD::SSUBO, VT, Custom);
1559     setOperationAction(ISD::USUBO, VT, Custom);
1560     setOperationAction(ISD::SMULO, VT, Custom);
1561     setOperationAction(ISD::UMULO, VT, Custom);
1562   }
1563
1564
1565   if (!Subtarget->is64Bit()) {
1566     // These libcalls are not available in 32-bit.
1567     setLibcallName(RTLIB::SHL_I128, nullptr);
1568     setLibcallName(RTLIB::SRL_I128, nullptr);
1569     setLibcallName(RTLIB::SRA_I128, nullptr);
1570   }
1571
1572   // Combine sin / cos into one node or libcall if possible.
1573   if (Subtarget->hasSinCos()) {
1574     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1575     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1576     if (Subtarget->isTargetDarwin()) {
1577       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1578       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1579       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1580       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1581     }
1582   }
1583
1584   if (Subtarget->isTargetWin64()) {
1585     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1586     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1587     setOperationAction(ISD::SREM, MVT::i128, Custom);
1588     setOperationAction(ISD::UREM, MVT::i128, Custom);
1589     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1590     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1591   }
1592
1593   // We have target-specific dag combine patterns for the following nodes:
1594   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1595   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1596   setTargetDAGCombine(ISD::BITCAST);
1597   setTargetDAGCombine(ISD::VSELECT);
1598   setTargetDAGCombine(ISD::SELECT);
1599   setTargetDAGCombine(ISD::SHL);
1600   setTargetDAGCombine(ISD::SRA);
1601   setTargetDAGCombine(ISD::SRL);
1602   setTargetDAGCombine(ISD::OR);
1603   setTargetDAGCombine(ISD::AND);
1604   setTargetDAGCombine(ISD::ADD);
1605   setTargetDAGCombine(ISD::FADD);
1606   setTargetDAGCombine(ISD::FSUB);
1607   setTargetDAGCombine(ISD::FMA);
1608   setTargetDAGCombine(ISD::SUB);
1609   setTargetDAGCombine(ISD::LOAD);
1610   setTargetDAGCombine(ISD::MLOAD);
1611   setTargetDAGCombine(ISD::STORE);
1612   setTargetDAGCombine(ISD::MSTORE);
1613   setTargetDAGCombine(ISD::ZERO_EXTEND);
1614   setTargetDAGCombine(ISD::ANY_EXTEND);
1615   setTargetDAGCombine(ISD::SIGN_EXTEND);
1616   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1617   setTargetDAGCombine(ISD::SINT_TO_FP);
1618   setTargetDAGCombine(ISD::SETCC);
1619   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1620   setTargetDAGCombine(ISD::BUILD_VECTOR);
1621   setTargetDAGCombine(ISD::MUL);
1622   setTargetDAGCombine(ISD::XOR);
1623
1624   computeRegisterProperties(Subtarget->getRegisterInfo());
1625
1626   // On Darwin, -Os means optimize for size without hurting performance,
1627   // do not reduce the limit.
1628   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1629   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1630   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1631   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1632   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1633   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1634   setPrefLoopAlignment(4); // 2^4 bytes.
1635
1636   // Predictable cmov don't hurt on atom because it's in-order.
1637   PredictableSelectIsExpensive = !Subtarget->isAtom();
1638   EnableExtLdPromotion = true;
1639   setPrefFunctionAlignment(4); // 2^4 bytes.
1640
1641   verifyIntrinsicTables();
1642 }
1643
1644 // This has so far only been implemented for 64-bit MachO.
1645 bool X86TargetLowering::useLoadStackGuardNode() const {
1646   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1647 }
1648
1649 TargetLoweringBase::LegalizeTypeAction
1650 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1651   if (ExperimentalVectorWideningLegalization &&
1652       VT.getVectorNumElements() != 1 &&
1653       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1654     return TypeWidenVector;
1655
1656   return TargetLoweringBase::getPreferredVectorAction(VT);
1657 }
1658
1659 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1660   if (!VT.isVector())
1661     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1662
1663   const unsigned NumElts = VT.getVectorNumElements();
1664   const EVT EltVT = VT.getVectorElementType();
1665   if (VT.is512BitVector()) {
1666     if (Subtarget->hasAVX512())
1667       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1668           EltVT == MVT::f32 || EltVT == MVT::f64)
1669         switch(NumElts) {
1670         case  8: return MVT::v8i1;
1671         case 16: return MVT::v16i1;
1672       }
1673     if (Subtarget->hasBWI())
1674       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1675         switch(NumElts) {
1676         case 32: return MVT::v32i1;
1677         case 64: return MVT::v64i1;
1678       }
1679   }
1680
1681   if (VT.is256BitVector() || VT.is128BitVector()) {
1682     if (Subtarget->hasVLX())
1683       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1684           EltVT == MVT::f32 || EltVT == MVT::f64)
1685         switch(NumElts) {
1686         case 2: return MVT::v2i1;
1687         case 4: return MVT::v4i1;
1688         case 8: return MVT::v8i1;
1689       }
1690     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1691       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1692         switch(NumElts) {
1693         case  8: return MVT::v8i1;
1694         case 16: return MVT::v16i1;
1695         case 32: return MVT::v32i1;
1696       }
1697   }
1698
1699   return VT.changeVectorElementTypeToInteger();
1700 }
1701
1702 /// Helper for getByValTypeAlignment to determine
1703 /// the desired ByVal argument alignment.
1704 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1705   if (MaxAlign == 16)
1706     return;
1707   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1708     if (VTy->getBitWidth() == 128)
1709       MaxAlign = 16;
1710   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1711     unsigned EltAlign = 0;
1712     getMaxByValAlign(ATy->getElementType(), EltAlign);
1713     if (EltAlign > MaxAlign)
1714       MaxAlign = EltAlign;
1715   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1716     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1717       unsigned EltAlign = 0;
1718       getMaxByValAlign(STy->getElementType(i), EltAlign);
1719       if (EltAlign > MaxAlign)
1720         MaxAlign = EltAlign;
1721       if (MaxAlign == 16)
1722         break;
1723     }
1724   }
1725 }
1726
1727 /// Return the desired alignment for ByVal aggregate
1728 /// function arguments in the caller parameter area. For X86, aggregates
1729 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1730 /// are at 4-byte boundaries.
1731 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1732   if (Subtarget->is64Bit()) {
1733     // Max of 8 and alignment of type.
1734     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1735     if (TyAlign > 8)
1736       return TyAlign;
1737     return 8;
1738   }
1739
1740   unsigned Align = 4;
1741   if (Subtarget->hasSSE1())
1742     getMaxByValAlign(Ty, Align);
1743   return Align;
1744 }
1745
1746 /// Returns the target specific optimal type for load
1747 /// and store operations as a result of memset, memcpy, and memmove
1748 /// lowering. If DstAlign is zero that means it's safe to destination
1749 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1750 /// means there isn't a need to check it against alignment requirement,
1751 /// probably because the source does not need to be loaded. If 'IsMemset' is
1752 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1753 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1754 /// source is constant so it does not need to be loaded.
1755 /// It returns EVT::Other if the type should be determined using generic
1756 /// target-independent logic.
1757 EVT
1758 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1759                                        unsigned DstAlign, unsigned SrcAlign,
1760                                        bool IsMemset, bool ZeroMemset,
1761                                        bool MemcpyStrSrc,
1762                                        MachineFunction &MF) const {
1763   const Function *F = MF.getFunction();
1764   if ((!IsMemset || ZeroMemset) &&
1765       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1766     if (Size >= 16 &&
1767         (Subtarget->isUnalignedMemAccessFast() ||
1768          ((DstAlign == 0 || DstAlign >= 16) &&
1769           (SrcAlign == 0 || SrcAlign >= 16)))) {
1770       if (Size >= 32) {
1771         if (Subtarget->hasInt256())
1772           return MVT::v8i32;
1773         if (Subtarget->hasFp256())
1774           return MVT::v8f32;
1775       }
1776       if (Subtarget->hasSSE2())
1777         return MVT::v4i32;
1778       if (Subtarget->hasSSE1())
1779         return MVT::v4f32;
1780     } else if (!MemcpyStrSrc && Size >= 8 &&
1781                !Subtarget->is64Bit() &&
1782                Subtarget->hasSSE2()) {
1783       // Do not use f64 to lower memcpy if source is string constant. It's
1784       // better to use i32 to avoid the loads.
1785       return MVT::f64;
1786     }
1787   }
1788   if (Subtarget->is64Bit() && Size >= 8)
1789     return MVT::i64;
1790   return MVT::i32;
1791 }
1792
1793 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1794   if (VT == MVT::f32)
1795     return X86ScalarSSEf32;
1796   else if (VT == MVT::f64)
1797     return X86ScalarSSEf64;
1798   return true;
1799 }
1800
1801 bool
1802 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1803                                                   unsigned,
1804                                                   unsigned,
1805                                                   bool *Fast) const {
1806   if (Fast)
1807     *Fast = Subtarget->isUnalignedMemAccessFast();
1808   return true;
1809 }
1810
1811 /// Return the entry encoding for a jump table in the
1812 /// current function.  The returned value is a member of the
1813 /// MachineJumpTableInfo::JTEntryKind enum.
1814 unsigned X86TargetLowering::getJumpTableEncoding() const {
1815   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1816   // symbol.
1817   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1818       Subtarget->isPICStyleGOT())
1819     return MachineJumpTableInfo::EK_Custom32;
1820
1821   // Otherwise, use the normal jump table encoding heuristics.
1822   return TargetLowering::getJumpTableEncoding();
1823 }
1824
1825 bool X86TargetLowering::useSoftFloat() const {
1826   return Subtarget->useSoftFloat();
1827 }
1828
1829 const MCExpr *
1830 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1831                                              const MachineBasicBlock *MBB,
1832                                              unsigned uid,MCContext &Ctx) const{
1833   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1834          Subtarget->isPICStyleGOT());
1835   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1836   // entries.
1837   return MCSymbolRefExpr::create(MBB->getSymbol(),
1838                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1839 }
1840
1841 /// Returns relocation base for the given PIC jumptable.
1842 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1843                                                     SelectionDAG &DAG) const {
1844   if (!Subtarget->is64Bit())
1845     // This doesn't have SDLoc associated with it, but is not really the
1846     // same as a Register.
1847     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1848   return Table;
1849 }
1850
1851 /// This returns the relocation base for the given PIC jumptable,
1852 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1853 const MCExpr *X86TargetLowering::
1854 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1855                              MCContext &Ctx) const {
1856   // X86-64 uses RIP relative addressing based on the jump table label.
1857   if (Subtarget->isPICStyleRIPRel())
1858     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1859
1860   // Otherwise, the reference is relative to the PIC base.
1861   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
1862 }
1863
1864 std::pair<const TargetRegisterClass *, uint8_t>
1865 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1866                                            MVT VT) const {
1867   const TargetRegisterClass *RRC = nullptr;
1868   uint8_t Cost = 1;
1869   switch (VT.SimpleTy) {
1870   default:
1871     return TargetLowering::findRepresentativeClass(TRI, VT);
1872   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1873     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1874     break;
1875   case MVT::x86mmx:
1876     RRC = &X86::VR64RegClass;
1877     break;
1878   case MVT::f32: case MVT::f64:
1879   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1880   case MVT::v4f32: case MVT::v2f64:
1881   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1882   case MVT::v4f64:
1883     RRC = &X86::VR128RegClass;
1884     break;
1885   }
1886   return std::make_pair(RRC, Cost);
1887 }
1888
1889 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1890                                                unsigned &Offset) const {
1891   if (!Subtarget->isTargetLinux())
1892     return false;
1893
1894   if (Subtarget->is64Bit()) {
1895     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1896     Offset = 0x28;
1897     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1898       AddressSpace = 256;
1899     else
1900       AddressSpace = 257;
1901   } else {
1902     // %gs:0x14 on i386
1903     Offset = 0x14;
1904     AddressSpace = 256;
1905   }
1906   return true;
1907 }
1908
1909 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1910                                             unsigned DestAS) const {
1911   assert(SrcAS != DestAS && "Expected different address spaces!");
1912
1913   return SrcAS < 256 && DestAS < 256;
1914 }
1915
1916 //===----------------------------------------------------------------------===//
1917 //               Return Value Calling Convention Implementation
1918 //===----------------------------------------------------------------------===//
1919
1920 #include "X86GenCallingConv.inc"
1921
1922 bool
1923 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1924                                   MachineFunction &MF, bool isVarArg,
1925                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1926                         LLVMContext &Context) const {
1927   SmallVector<CCValAssign, 16> RVLocs;
1928   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1929   return CCInfo.CheckReturn(Outs, RetCC_X86);
1930 }
1931
1932 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
1933   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
1934   return ScratchRegs;
1935 }
1936
1937 SDValue
1938 X86TargetLowering::LowerReturn(SDValue Chain,
1939                                CallingConv::ID CallConv, bool isVarArg,
1940                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1941                                const SmallVectorImpl<SDValue> &OutVals,
1942                                SDLoc dl, SelectionDAG &DAG) const {
1943   MachineFunction &MF = DAG.getMachineFunction();
1944   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1945
1946   SmallVector<CCValAssign, 16> RVLocs;
1947   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
1948   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1949
1950   SDValue Flag;
1951   SmallVector<SDValue, 6> RetOps;
1952   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1953   // Operand #1 = Bytes To Pop
1954   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
1955                    MVT::i16));
1956
1957   // Copy the result values into the output registers.
1958   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1959     CCValAssign &VA = RVLocs[i];
1960     assert(VA.isRegLoc() && "Can only return in registers!");
1961     SDValue ValToCopy = OutVals[i];
1962     EVT ValVT = ValToCopy.getValueType();
1963
1964     // Promote values to the appropriate types.
1965     if (VA.getLocInfo() == CCValAssign::SExt)
1966       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1967     else if (VA.getLocInfo() == CCValAssign::ZExt)
1968       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
1969     else if (VA.getLocInfo() == CCValAssign::AExt) {
1970       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
1971         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1972       else
1973         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
1974     }
1975     else if (VA.getLocInfo() == CCValAssign::BCvt)
1976       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
1977
1978     assert(VA.getLocInfo() != CCValAssign::FPExt &&
1979            "Unexpected FP-extend for return value.");
1980
1981     // If this is x86-64, and we disabled SSE, we can't return FP values,
1982     // or SSE or MMX vectors.
1983     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1984          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1985           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1986       report_fatal_error("SSE register return with SSE disabled");
1987     }
1988     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1989     // llvm-gcc has never done it right and no one has noticed, so this
1990     // should be OK for now.
1991     if (ValVT == MVT::f64 &&
1992         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1993       report_fatal_error("SSE2 register return with SSE2 disabled");
1994
1995     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1996     // the RET instruction and handled by the FP Stackifier.
1997     if (VA.getLocReg() == X86::FP0 ||
1998         VA.getLocReg() == X86::FP1) {
1999       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2000       // change the value to the FP stack register class.
2001       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2002         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2003       RetOps.push_back(ValToCopy);
2004       // Don't emit a copytoreg.
2005       continue;
2006     }
2007
2008     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2009     // which is returned in RAX / RDX.
2010     if (Subtarget->is64Bit()) {
2011       if (ValVT == MVT::x86mmx) {
2012         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2013           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2014           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2015                                   ValToCopy);
2016           // If we don't have SSE2 available, convert to v4f32 so the generated
2017           // register is legal.
2018           if (!Subtarget->hasSSE2())
2019             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2020         }
2021       }
2022     }
2023
2024     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2025     Flag = Chain.getValue(1);
2026     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2027   }
2028
2029   // All x86 ABIs require that for returning structs by value we copy
2030   // the sret argument into %rax/%eax (depending on ABI) for the return.
2031   // We saved the argument into a virtual register in the entry block,
2032   // so now we copy the value out and into %rax/%eax.
2033   //
2034   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2035   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2036   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2037   // either case FuncInfo->setSRetReturnReg() will have been called.
2038   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2039     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
2040
2041     unsigned RetValReg
2042         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2043           X86::RAX : X86::EAX;
2044     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2045     Flag = Chain.getValue(1);
2046
2047     // RAX/EAX now acts like a return value.
2048     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
2049   }
2050
2051   RetOps[0] = Chain;  // Update chain.
2052
2053   // Add the flag if we have it.
2054   if (Flag.getNode())
2055     RetOps.push_back(Flag);
2056
2057   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2058 }
2059
2060 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2061   if (N->getNumValues() != 1)
2062     return false;
2063   if (!N->hasNUsesOfValue(1, 0))
2064     return false;
2065
2066   SDValue TCChain = Chain;
2067   SDNode *Copy = *N->use_begin();
2068   if (Copy->getOpcode() == ISD::CopyToReg) {
2069     // If the copy has a glue operand, we conservatively assume it isn't safe to
2070     // perform a tail call.
2071     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2072       return false;
2073     TCChain = Copy->getOperand(0);
2074   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2075     return false;
2076
2077   bool HasRet = false;
2078   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2079        UI != UE; ++UI) {
2080     if (UI->getOpcode() != X86ISD::RET_FLAG)
2081       return false;
2082     // If we are returning more than one value, we can definitely
2083     // not make a tail call see PR19530
2084     if (UI->getNumOperands() > 4)
2085       return false;
2086     if (UI->getNumOperands() == 4 &&
2087         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2088       return false;
2089     HasRet = true;
2090   }
2091
2092   if (!HasRet)
2093     return false;
2094
2095   Chain = TCChain;
2096   return true;
2097 }
2098
2099 EVT
2100 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2101                                             ISD::NodeType ExtendKind) const {
2102   MVT ReturnMVT;
2103   // TODO: Is this also valid on 32-bit?
2104   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2105     ReturnMVT = MVT::i8;
2106   else
2107     ReturnMVT = MVT::i32;
2108
2109   EVT MinVT = getRegisterType(Context, ReturnMVT);
2110   return VT.bitsLT(MinVT) ? MinVT : VT;
2111 }
2112
2113 /// Lower the result values of a call into the
2114 /// appropriate copies out of appropriate physical registers.
2115 ///
2116 SDValue
2117 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2118                                    CallingConv::ID CallConv, bool isVarArg,
2119                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2120                                    SDLoc dl, SelectionDAG &DAG,
2121                                    SmallVectorImpl<SDValue> &InVals) const {
2122
2123   // Assign locations to each value returned by this call.
2124   SmallVector<CCValAssign, 16> RVLocs;
2125   bool Is64Bit = Subtarget->is64Bit();
2126   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2127                  *DAG.getContext());
2128   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2129
2130   // Copy all of the result registers out of their specified physreg.
2131   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2132     CCValAssign &VA = RVLocs[i];
2133     EVT CopyVT = VA.getLocVT();
2134
2135     // If this is x86-64, and we disabled SSE, we can't return FP values
2136     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2137         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2138       report_fatal_error("SSE register return with SSE disabled");
2139     }
2140
2141     // If we prefer to use the value in xmm registers, copy it out as f80 and
2142     // use a truncate to move it from fp stack reg to xmm reg.
2143     bool RoundAfterCopy = false;
2144     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2145         isScalarFPTypeInSSEReg(VA.getValVT())) {
2146       CopyVT = MVT::f80;
2147       RoundAfterCopy = (CopyVT != VA.getLocVT());
2148     }
2149
2150     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2151                                CopyVT, InFlag).getValue(1);
2152     SDValue Val = Chain.getValue(0);
2153
2154     if (RoundAfterCopy)
2155       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2156                         // This truncation won't change the value.
2157                         DAG.getIntPtrConstant(1, dl));
2158
2159     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2160       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2161
2162     InFlag = Chain.getValue(2);
2163     InVals.push_back(Val);
2164   }
2165
2166   return Chain;
2167 }
2168
2169 //===----------------------------------------------------------------------===//
2170 //                C & StdCall & Fast Calling Convention implementation
2171 //===----------------------------------------------------------------------===//
2172 //  StdCall calling convention seems to be standard for many Windows' API
2173 //  routines and around. It differs from C calling convention just a little:
2174 //  callee should clean up the stack, not caller. Symbols should be also
2175 //  decorated in some fancy way :) It doesn't support any vector arguments.
2176 //  For info on fast calling convention see Fast Calling Convention (tail call)
2177 //  implementation LowerX86_32FastCCCallTo.
2178
2179 /// CallIsStructReturn - Determines whether a call uses struct return
2180 /// semantics.
2181 enum StructReturnType {
2182   NotStructReturn,
2183   RegStructReturn,
2184   StackStructReturn
2185 };
2186 static StructReturnType
2187 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2188   if (Outs.empty())
2189     return NotStructReturn;
2190
2191   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2192   if (!Flags.isSRet())
2193     return NotStructReturn;
2194   if (Flags.isInReg())
2195     return RegStructReturn;
2196   return StackStructReturn;
2197 }
2198
2199 /// Determines whether a function uses struct return semantics.
2200 static StructReturnType
2201 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2202   if (Ins.empty())
2203     return NotStructReturn;
2204
2205   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2206   if (!Flags.isSRet())
2207     return NotStructReturn;
2208   if (Flags.isInReg())
2209     return RegStructReturn;
2210   return StackStructReturn;
2211 }
2212
2213 /// Make a copy of an aggregate at address specified by "Src" to address
2214 /// "Dst" with size and alignment information specified by the specific
2215 /// parameter attribute. The copy will be passed as a byval function parameter.
2216 static SDValue
2217 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2218                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2219                           SDLoc dl) {
2220   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2221
2222   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2223                        /*isVolatile*/false, /*AlwaysInline=*/true,
2224                        /*isTailCall*/false,
2225                        MachinePointerInfo(), MachinePointerInfo());
2226 }
2227
2228 /// Return true if the calling convention is one that
2229 /// supports tail call optimization.
2230 static bool IsTailCallConvention(CallingConv::ID CC) {
2231   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2232           CC == CallingConv::HiPE);
2233 }
2234
2235 /// \brief Return true if the calling convention is a C calling convention.
2236 static bool IsCCallConvention(CallingConv::ID CC) {
2237   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2238           CC == CallingConv::X86_64_SysV);
2239 }
2240
2241 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2242   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2243     return false;
2244
2245   CallSite CS(CI);
2246   CallingConv::ID CalleeCC = CS.getCallingConv();
2247   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2248     return false;
2249
2250   return true;
2251 }
2252
2253 /// Return true if the function is being made into
2254 /// a tailcall target by changing its ABI.
2255 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2256                                    bool GuaranteedTailCallOpt) {
2257   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2258 }
2259
2260 SDValue
2261 X86TargetLowering::LowerMemArgument(SDValue Chain,
2262                                     CallingConv::ID CallConv,
2263                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2264                                     SDLoc dl, SelectionDAG &DAG,
2265                                     const CCValAssign &VA,
2266                                     MachineFrameInfo *MFI,
2267                                     unsigned i) const {
2268   // Create the nodes corresponding to a load from this parameter slot.
2269   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2270   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2271       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2272   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2273   EVT ValVT;
2274
2275   // If value is passed by pointer we have address passed instead of the value
2276   // itself.
2277   bool ExtendedInMem = VA.isExtInLoc() &&
2278     VA.getValVT().getScalarType() == MVT::i1;
2279
2280   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2281     ValVT = VA.getLocVT();
2282   else
2283     ValVT = VA.getValVT();
2284
2285   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2286   // changed with more analysis.
2287   // In case of tail call optimization mark all arguments mutable. Since they
2288   // could be overwritten by lowering of arguments in case of a tail call.
2289   if (Flags.isByVal()) {
2290     unsigned Bytes = Flags.getByValSize();
2291     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2292     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2293     return DAG.getFrameIndex(FI, getPointerTy());
2294   } else {
2295     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2296                                     VA.getLocMemOffset(), isImmutable);
2297     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2298     SDValue Val =  DAG.getLoad(ValVT, dl, Chain, FIN,
2299                                MachinePointerInfo::getFixedStack(FI),
2300                                false, false, false, 0);
2301     return ExtendedInMem ?
2302       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2303   }
2304 }
2305
2306 // FIXME: Get this from tablegen.
2307 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2308                                                 const X86Subtarget *Subtarget) {
2309   assert(Subtarget->is64Bit());
2310
2311   if (Subtarget->isCallingConvWin64(CallConv)) {
2312     static const MCPhysReg GPR64ArgRegsWin64[] = {
2313       X86::RCX, X86::RDX, X86::R8,  X86::R9
2314     };
2315     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2316   }
2317
2318   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2319     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2320   };
2321   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2322 }
2323
2324 // FIXME: Get this from tablegen.
2325 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2326                                                 CallingConv::ID CallConv,
2327                                                 const X86Subtarget *Subtarget) {
2328   assert(Subtarget->is64Bit());
2329   if (Subtarget->isCallingConvWin64(CallConv)) {
2330     // The XMM registers which might contain var arg parameters are shadowed
2331     // in their paired GPR.  So we only need to save the GPR to their home
2332     // slots.
2333     // TODO: __vectorcall will change this.
2334     return None;
2335   }
2336
2337   const Function *Fn = MF.getFunction();
2338   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2339   bool isSoftFloat = Subtarget->useSoftFloat();
2340   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2341          "SSE register cannot be used when SSE is disabled!");
2342   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2343     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2344     // registers.
2345     return None;
2346
2347   static const MCPhysReg XMMArgRegs64Bit[] = {
2348     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2349     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2350   };
2351   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2352 }
2353
2354 SDValue
2355 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2356                                         CallingConv::ID CallConv,
2357                                         bool isVarArg,
2358                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2359                                         SDLoc dl,
2360                                         SelectionDAG &DAG,
2361                                         SmallVectorImpl<SDValue> &InVals)
2362                                           const {
2363   MachineFunction &MF = DAG.getMachineFunction();
2364   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2365   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2366
2367   const Function* Fn = MF.getFunction();
2368   if (Fn->hasExternalLinkage() &&
2369       Subtarget->isTargetCygMing() &&
2370       Fn->getName() == "main")
2371     FuncInfo->setForceFramePointer(true);
2372
2373   MachineFrameInfo *MFI = MF.getFrameInfo();
2374   bool Is64Bit = Subtarget->is64Bit();
2375   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2376
2377   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2378          "Var args not supported with calling convention fastcc, ghc or hipe");
2379
2380   // Assign locations to all of the incoming arguments.
2381   SmallVector<CCValAssign, 16> ArgLocs;
2382   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2383
2384   // Allocate shadow area for Win64
2385   if (IsWin64)
2386     CCInfo.AllocateStack(32, 8);
2387
2388   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2389
2390   unsigned LastVal = ~0U;
2391   SDValue ArgValue;
2392   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2393     CCValAssign &VA = ArgLocs[i];
2394     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2395     // places.
2396     assert(VA.getValNo() != LastVal &&
2397            "Don't support value assigned to multiple locs yet");
2398     (void)LastVal;
2399     LastVal = VA.getValNo();
2400
2401     if (VA.isRegLoc()) {
2402       EVT RegVT = VA.getLocVT();
2403       const TargetRegisterClass *RC;
2404       if (RegVT == MVT::i32)
2405         RC = &X86::GR32RegClass;
2406       else if (Is64Bit && RegVT == MVT::i64)
2407         RC = &X86::GR64RegClass;
2408       else if (RegVT == MVT::f32)
2409         RC = &X86::FR32RegClass;
2410       else if (RegVT == MVT::f64)
2411         RC = &X86::FR64RegClass;
2412       else if (RegVT.is512BitVector())
2413         RC = &X86::VR512RegClass;
2414       else if (RegVT.is256BitVector())
2415         RC = &X86::VR256RegClass;
2416       else if (RegVT.is128BitVector())
2417         RC = &X86::VR128RegClass;
2418       else if (RegVT == MVT::x86mmx)
2419         RC = &X86::VR64RegClass;
2420       else if (RegVT == MVT::i1)
2421         RC = &X86::VK1RegClass;
2422       else if (RegVT == MVT::v8i1)
2423         RC = &X86::VK8RegClass;
2424       else if (RegVT == MVT::v16i1)
2425         RC = &X86::VK16RegClass;
2426       else if (RegVT == MVT::v32i1)
2427         RC = &X86::VK32RegClass;
2428       else if (RegVT == MVT::v64i1)
2429         RC = &X86::VK64RegClass;
2430       else
2431         llvm_unreachable("Unknown argument type!");
2432
2433       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2434       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2435
2436       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2437       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2438       // right size.
2439       if (VA.getLocInfo() == CCValAssign::SExt)
2440         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2441                                DAG.getValueType(VA.getValVT()));
2442       else if (VA.getLocInfo() == CCValAssign::ZExt)
2443         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2444                                DAG.getValueType(VA.getValVT()));
2445       else if (VA.getLocInfo() == CCValAssign::BCvt)
2446         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2447
2448       if (VA.isExtInLoc()) {
2449         // Handle MMX values passed in XMM regs.
2450         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2451           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2452         else
2453           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2454       }
2455     } else {
2456       assert(VA.isMemLoc());
2457       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2458     }
2459
2460     // If value is passed via pointer - do a load.
2461     if (VA.getLocInfo() == CCValAssign::Indirect)
2462       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2463                              MachinePointerInfo(), false, false, false, 0);
2464
2465     InVals.push_back(ArgValue);
2466   }
2467
2468   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2469     // All x86 ABIs require that for returning structs by value we copy the
2470     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2471     // the argument into a virtual register so that we can access it from the
2472     // return points.
2473     if (Ins[i].Flags.isSRet()) {
2474       unsigned Reg = FuncInfo->getSRetReturnReg();
2475       if (!Reg) {
2476         MVT PtrTy = getPointerTy();
2477         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2478         FuncInfo->setSRetReturnReg(Reg);
2479       }
2480       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2481       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2482       break;
2483     }
2484   }
2485
2486   unsigned StackSize = CCInfo.getNextStackOffset();
2487   // Align stack specially for tail calls.
2488   if (FuncIsMadeTailCallSafe(CallConv,
2489                              MF.getTarget().Options.GuaranteedTailCallOpt))
2490     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2491
2492   // If the function takes variable number of arguments, make a frame index for
2493   // the start of the first vararg value... for expansion of llvm.va_start. We
2494   // can skip this if there are no va_start calls.
2495   if (MFI->hasVAStart() &&
2496       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2497                    CallConv != CallingConv::X86_ThisCall))) {
2498     FuncInfo->setVarArgsFrameIndex(
2499         MFI->CreateFixedObject(1, StackSize, true));
2500   }
2501
2502   MachineModuleInfo &MMI = MF.getMMI();
2503   const Function *WinEHParent = nullptr;
2504   if (IsWin64 && MMI.hasWinEHFuncInfo(Fn))
2505     WinEHParent = MMI.getWinEHParent(Fn);
2506   bool IsWinEHOutlined = WinEHParent && WinEHParent != Fn;
2507   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2508
2509   // Figure out if XMM registers are in use.
2510   assert(!(Subtarget->useSoftFloat() &&
2511            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2512          "SSE register cannot be used when SSE is disabled!");
2513
2514   // 64-bit calling conventions support varargs and register parameters, so we
2515   // have to do extra work to spill them in the prologue.
2516   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2517     // Find the first unallocated argument registers.
2518     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2519     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2520     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2521     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2522     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2523            "SSE register cannot be used when SSE is disabled!");
2524
2525     // Gather all the live in physical registers.
2526     SmallVector<SDValue, 6> LiveGPRs;
2527     SmallVector<SDValue, 8> LiveXMMRegs;
2528     SDValue ALVal;
2529     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2530       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2531       LiveGPRs.push_back(
2532           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2533     }
2534     if (!ArgXMMs.empty()) {
2535       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2536       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2537       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2538         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2539         LiveXMMRegs.push_back(
2540             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2541       }
2542     }
2543
2544     if (IsWin64) {
2545       // Get to the caller-allocated home save location.  Add 8 to account
2546       // for the return address.
2547       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2548       FuncInfo->setRegSaveFrameIndex(
2549           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2550       // Fixup to set vararg frame on shadow area (4 x i64).
2551       if (NumIntRegs < 4)
2552         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2553     } else {
2554       // For X86-64, if there are vararg parameters that are passed via
2555       // registers, then we must store them to their spots on the stack so
2556       // they may be loaded by deferencing the result of va_next.
2557       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2558       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2559       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2560           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2561     }
2562
2563     // Store the integer parameter registers.
2564     SmallVector<SDValue, 8> MemOps;
2565     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2566                                       getPointerTy());
2567     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2568     for (SDValue Val : LiveGPRs) {
2569       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2570                                 DAG.getIntPtrConstant(Offset, dl));
2571       SDValue Store =
2572         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2573                      MachinePointerInfo::getFixedStack(
2574                        FuncInfo->getRegSaveFrameIndex(), Offset),
2575                      false, false, 0);
2576       MemOps.push_back(Store);
2577       Offset += 8;
2578     }
2579
2580     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2581       // Now store the XMM (fp + vector) parameter registers.
2582       SmallVector<SDValue, 12> SaveXMMOps;
2583       SaveXMMOps.push_back(Chain);
2584       SaveXMMOps.push_back(ALVal);
2585       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2586                              FuncInfo->getRegSaveFrameIndex(), dl));
2587       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2588                              FuncInfo->getVarArgsFPOffset(), dl));
2589       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2590                         LiveXMMRegs.end());
2591       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2592                                    MVT::Other, SaveXMMOps));
2593     }
2594
2595     if (!MemOps.empty())
2596       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2597   } else if (IsWinEHOutlined) {
2598     // Get to the caller-allocated home save location.  Add 8 to account
2599     // for the return address.
2600     int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2601     FuncInfo->setRegSaveFrameIndex(MFI->CreateFixedObject(
2602         /*Size=*/1, /*SPOffset=*/HomeOffset + 8, /*Immutable=*/false));
2603
2604     MMI.getWinEHFuncInfo(Fn)
2605         .CatchHandlerParentFrameObjIdx[const_cast<Function *>(Fn)] =
2606         FuncInfo->getRegSaveFrameIndex();
2607
2608     // Store the second integer parameter (rdx) into rsp+16 relative to the
2609     // stack pointer at the entry of the function.
2610     SDValue RSFIN =
2611         DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), getPointerTy());
2612     unsigned GPR = MF.addLiveIn(X86::RDX, &X86::GR64RegClass);
2613     SDValue Val = DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64);
2614     Chain = DAG.getStore(
2615         Val.getValue(1), dl, Val, RSFIN,
2616         MachinePointerInfo::getFixedStack(FuncInfo->getRegSaveFrameIndex()),
2617         /*isVolatile=*/true, /*isNonTemporal=*/false, /*Alignment=*/0);
2618   }
2619
2620   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2621     // Find the largest legal vector type.
2622     MVT VecVT = MVT::Other;
2623     // FIXME: Only some x86_32 calling conventions support AVX512.
2624     if (Subtarget->hasAVX512() &&
2625         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2626                      CallConv == CallingConv::Intel_OCL_BI)))
2627       VecVT = MVT::v16f32;
2628     else if (Subtarget->hasAVX())
2629       VecVT = MVT::v8f32;
2630     else if (Subtarget->hasSSE2())
2631       VecVT = MVT::v4f32;
2632
2633     // We forward some GPRs and some vector types.
2634     SmallVector<MVT, 2> RegParmTypes;
2635     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2636     RegParmTypes.push_back(IntVT);
2637     if (VecVT != MVT::Other)
2638       RegParmTypes.push_back(VecVT);
2639
2640     // Compute the set of forwarded registers. The rest are scratch.
2641     SmallVectorImpl<ForwardedRegister> &Forwards =
2642         FuncInfo->getForwardedMustTailRegParms();
2643     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2644
2645     // Conservatively forward AL on x86_64, since it might be used for varargs.
2646     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2647       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2648       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2649     }
2650
2651     // Copy all forwards from physical to virtual registers.
2652     for (ForwardedRegister &F : Forwards) {
2653       // FIXME: Can we use a less constrained schedule?
2654       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2655       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2656       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2657     }
2658   }
2659
2660   // Some CCs need callee pop.
2661   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2662                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2663     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2664   } else {
2665     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2666     // If this is an sret function, the return should pop the hidden pointer.
2667     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2668         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2669         argsAreStructReturn(Ins) == StackStructReturn)
2670       FuncInfo->setBytesToPopOnReturn(4);
2671   }
2672
2673   if (!Is64Bit) {
2674     // RegSaveFrameIndex is X86-64 only.
2675     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2676     if (CallConv == CallingConv::X86_FastCall ||
2677         CallConv == CallingConv::X86_ThisCall)
2678       // fastcc functions can't have varargs.
2679       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2680   }
2681
2682   FuncInfo->setArgumentStackSize(StackSize);
2683
2684   if (IsWinEHParent) {
2685     int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2686     SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2687     MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2688     SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2689     Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2690                          MachinePointerInfo::getFixedStack(UnwindHelpFI),
2691                          /*isVolatile=*/true,
2692                          /*isNonTemporal=*/false, /*Alignment=*/0);
2693   }
2694
2695   return Chain;
2696 }
2697
2698 SDValue
2699 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2700                                     SDValue StackPtr, SDValue Arg,
2701                                     SDLoc dl, SelectionDAG &DAG,
2702                                     const CCValAssign &VA,
2703                                     ISD::ArgFlagsTy Flags) const {
2704   unsigned LocMemOffset = VA.getLocMemOffset();
2705   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2706   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2707   if (Flags.isByVal())
2708     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2709
2710   return DAG.getStore(Chain, dl, Arg, PtrOff,
2711                       MachinePointerInfo::getStack(LocMemOffset),
2712                       false, false, 0);
2713 }
2714
2715 /// Emit a load of return address if tail call
2716 /// optimization is performed and it is required.
2717 SDValue
2718 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2719                                            SDValue &OutRetAddr, SDValue Chain,
2720                                            bool IsTailCall, bool Is64Bit,
2721                                            int FPDiff, SDLoc dl) const {
2722   // Adjust the Return address stack slot.
2723   EVT VT = getPointerTy();
2724   OutRetAddr = getReturnAddressFrameIndex(DAG);
2725
2726   // Load the "old" Return address.
2727   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2728                            false, false, false, 0);
2729   return SDValue(OutRetAddr.getNode(), 1);
2730 }
2731
2732 /// Emit a store of the return address if tail call
2733 /// optimization is performed and it is required (FPDiff!=0).
2734 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2735                                         SDValue Chain, SDValue RetAddrFrIdx,
2736                                         EVT PtrVT, unsigned SlotSize,
2737                                         int FPDiff, SDLoc dl) {
2738   // Store the return address to the appropriate stack slot.
2739   if (!FPDiff) return Chain;
2740   // Calculate the new stack slot for the return address.
2741   int NewReturnAddrFI =
2742     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2743                                          false);
2744   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2745   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2746                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2747                        false, false, 0);
2748   return Chain;
2749 }
2750
2751 SDValue
2752 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2753                              SmallVectorImpl<SDValue> &InVals) const {
2754   SelectionDAG &DAG                     = CLI.DAG;
2755   SDLoc &dl                             = CLI.DL;
2756   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2757   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2758   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2759   SDValue Chain                         = CLI.Chain;
2760   SDValue Callee                        = CLI.Callee;
2761   CallingConv::ID CallConv              = CLI.CallConv;
2762   bool &isTailCall                      = CLI.IsTailCall;
2763   bool isVarArg                         = CLI.IsVarArg;
2764
2765   MachineFunction &MF = DAG.getMachineFunction();
2766   bool Is64Bit        = Subtarget->is64Bit();
2767   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2768   StructReturnType SR = callIsStructReturn(Outs);
2769   bool IsSibcall      = false;
2770   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2771
2772   if (MF.getTarget().Options.DisableTailCalls)
2773     isTailCall = false;
2774
2775   if (Subtarget->isPICStyleGOT() &&
2776       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2777     // If we are using a GOT, disable tail calls to external symbols with
2778     // default visibility. Tail calling such a symbol requires using a GOT
2779     // relocation, which forces early binding of the symbol. This breaks code
2780     // that require lazy function symbol resolution. Using musttail or
2781     // GuaranteedTailCallOpt will override this.
2782     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2783     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
2784                G->getGlobal()->hasDefaultVisibility()))
2785       isTailCall = false;
2786   }
2787
2788   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2789   if (IsMustTail) {
2790     // Force this to be a tail call.  The verifier rules are enough to ensure
2791     // that we can lower this successfully without moving the return address
2792     // around.
2793     isTailCall = true;
2794   } else if (isTailCall) {
2795     // Check if it's really possible to do a tail call.
2796     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2797                     isVarArg, SR != NotStructReturn,
2798                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2799                     Outs, OutVals, Ins, DAG);
2800
2801     // Sibcalls are automatically detected tailcalls which do not require
2802     // ABI changes.
2803     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2804       IsSibcall = true;
2805
2806     if (isTailCall)
2807       ++NumTailCalls;
2808   }
2809
2810   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2811          "Var args not supported with calling convention fastcc, ghc or hipe");
2812
2813   // Analyze operands of the call, assigning locations to each operand.
2814   SmallVector<CCValAssign, 16> ArgLocs;
2815   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2816
2817   // Allocate shadow area for Win64
2818   if (IsWin64)
2819     CCInfo.AllocateStack(32, 8);
2820
2821   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2822
2823   // Get a count of how many bytes are to be pushed on the stack.
2824   unsigned NumBytes = CCInfo.getNextStackOffset();
2825   if (IsSibcall)
2826     // This is a sibcall. The memory operands are available in caller's
2827     // own caller's stack.
2828     NumBytes = 0;
2829   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2830            IsTailCallConvention(CallConv))
2831     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2832
2833   int FPDiff = 0;
2834   if (isTailCall && !IsSibcall && !IsMustTail) {
2835     // Lower arguments at fp - stackoffset + fpdiff.
2836     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2837
2838     FPDiff = NumBytesCallerPushed - NumBytes;
2839
2840     // Set the delta of movement of the returnaddr stackslot.
2841     // But only set if delta is greater than previous delta.
2842     if (FPDiff < X86Info->getTCReturnAddrDelta())
2843       X86Info->setTCReturnAddrDelta(FPDiff);
2844   }
2845
2846   unsigned NumBytesToPush = NumBytes;
2847   unsigned NumBytesToPop = NumBytes;
2848
2849   // If we have an inalloca argument, all stack space has already been allocated
2850   // for us and be right at the top of the stack.  We don't support multiple
2851   // arguments passed in memory when using inalloca.
2852   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2853     NumBytesToPush = 0;
2854     if (!ArgLocs.back().isMemLoc())
2855       report_fatal_error("cannot use inalloca attribute on a register "
2856                          "parameter");
2857     if (ArgLocs.back().getLocMemOffset() != 0)
2858       report_fatal_error("any parameter with the inalloca attribute must be "
2859                          "the only memory argument");
2860   }
2861
2862   if (!IsSibcall)
2863     Chain = DAG.getCALLSEQ_START(
2864         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
2865
2866   SDValue RetAddrFrIdx;
2867   // Load return address for tail calls.
2868   if (isTailCall && FPDiff)
2869     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2870                                     Is64Bit, FPDiff, dl);
2871
2872   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2873   SmallVector<SDValue, 8> MemOpChains;
2874   SDValue StackPtr;
2875
2876   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2877   // of tail call optimization arguments are handle later.
2878   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2879   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2880     // Skip inalloca arguments, they have already been written.
2881     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2882     if (Flags.isInAlloca())
2883       continue;
2884
2885     CCValAssign &VA = ArgLocs[i];
2886     EVT RegVT = VA.getLocVT();
2887     SDValue Arg = OutVals[i];
2888     bool isByVal = Flags.isByVal();
2889
2890     // Promote the value if needed.
2891     switch (VA.getLocInfo()) {
2892     default: llvm_unreachable("Unknown loc info!");
2893     case CCValAssign::Full: break;
2894     case CCValAssign::SExt:
2895       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2896       break;
2897     case CCValAssign::ZExt:
2898       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2899       break;
2900     case CCValAssign::AExt:
2901       if (Arg.getValueType().isVector() &&
2902           Arg.getValueType().getScalarType() == MVT::i1)
2903         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2904       else if (RegVT.is128BitVector()) {
2905         // Special case: passing MMX values in XMM registers.
2906         Arg = DAG.getBitcast(MVT::i64, Arg);
2907         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2908         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2909       } else
2910         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2911       break;
2912     case CCValAssign::BCvt:
2913       Arg = DAG.getBitcast(RegVT, Arg);
2914       break;
2915     case CCValAssign::Indirect: {
2916       // Store the argument.
2917       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2918       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2919       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2920                            MachinePointerInfo::getFixedStack(FI),
2921                            false, false, 0);
2922       Arg = SpillSlot;
2923       break;
2924     }
2925     }
2926
2927     if (VA.isRegLoc()) {
2928       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2929       if (isVarArg && IsWin64) {
2930         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2931         // shadow reg if callee is a varargs function.
2932         unsigned ShadowReg = 0;
2933         switch (VA.getLocReg()) {
2934         case X86::XMM0: ShadowReg = X86::RCX; break;
2935         case X86::XMM1: ShadowReg = X86::RDX; break;
2936         case X86::XMM2: ShadowReg = X86::R8; break;
2937         case X86::XMM3: ShadowReg = X86::R9; break;
2938         }
2939         if (ShadowReg)
2940           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2941       }
2942     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2943       assert(VA.isMemLoc());
2944       if (!StackPtr.getNode())
2945         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2946                                       getPointerTy());
2947       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2948                                              dl, DAG, VA, Flags));
2949     }
2950   }
2951
2952   if (!MemOpChains.empty())
2953     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2954
2955   if (Subtarget->isPICStyleGOT()) {
2956     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2957     // GOT pointer.
2958     if (!isTailCall) {
2959       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2960                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2961     } else {
2962       // If we are tail calling and generating PIC/GOT style code load the
2963       // address of the callee into ECX. The value in ecx is used as target of
2964       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2965       // for tail calls on PIC/GOT architectures. Normally we would just put the
2966       // address of GOT into ebx and then call target@PLT. But for tail calls
2967       // ebx would be restored (since ebx is callee saved) before jumping to the
2968       // target@PLT.
2969
2970       // Note: The actual moving to ECX is done further down.
2971       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2972       if (G && !G->getGlobal()->hasLocalLinkage() &&
2973           G->getGlobal()->hasDefaultVisibility())
2974         Callee = LowerGlobalAddress(Callee, DAG);
2975       else if (isa<ExternalSymbolSDNode>(Callee))
2976         Callee = LowerExternalSymbol(Callee, DAG);
2977     }
2978   }
2979
2980   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2981     // From AMD64 ABI document:
2982     // For calls that may call functions that use varargs or stdargs
2983     // (prototype-less calls or calls to functions containing ellipsis (...) in
2984     // the declaration) %al is used as hidden argument to specify the number
2985     // of SSE registers used. The contents of %al do not need to match exactly
2986     // the number of registers, but must be an ubound on the number of SSE
2987     // registers used and is in the range 0 - 8 inclusive.
2988
2989     // Count the number of XMM registers allocated.
2990     static const MCPhysReg XMMArgRegs[] = {
2991       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2992       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2993     };
2994     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2995     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2996            && "SSE registers cannot be used when SSE is disabled");
2997
2998     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
2999                                         DAG.getConstant(NumXMMRegs, dl,
3000                                                         MVT::i8)));
3001   }
3002
3003   if (isVarArg && IsMustTail) {
3004     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3005     for (const auto &F : Forwards) {
3006       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3007       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3008     }
3009   }
3010
3011   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3012   // don't need this because the eligibility check rejects calls that require
3013   // shuffling arguments passed in memory.
3014   if (!IsSibcall && isTailCall) {
3015     // Force all the incoming stack arguments to be loaded from the stack
3016     // before any new outgoing arguments are stored to the stack, because the
3017     // outgoing stack slots may alias the incoming argument stack slots, and
3018     // the alias isn't otherwise explicit. This is slightly more conservative
3019     // than necessary, because it means that each store effectively depends
3020     // on every argument instead of just those arguments it would clobber.
3021     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3022
3023     SmallVector<SDValue, 8> MemOpChains2;
3024     SDValue FIN;
3025     int FI = 0;
3026     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3027       CCValAssign &VA = ArgLocs[i];
3028       if (VA.isRegLoc())
3029         continue;
3030       assert(VA.isMemLoc());
3031       SDValue Arg = OutVals[i];
3032       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3033       // Skip inalloca arguments.  They don't require any work.
3034       if (Flags.isInAlloca())
3035         continue;
3036       // Create frame index.
3037       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3038       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3039       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3040       FIN = DAG.getFrameIndex(FI, getPointerTy());
3041
3042       if (Flags.isByVal()) {
3043         // Copy relative to framepointer.
3044         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3045         if (!StackPtr.getNode())
3046           StackPtr = DAG.getCopyFromReg(Chain, dl,
3047                                         RegInfo->getStackRegister(),
3048                                         getPointerTy());
3049         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
3050
3051         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3052                                                          ArgChain,
3053                                                          Flags, DAG, dl));
3054       } else {
3055         // Store relative to framepointer.
3056         MemOpChains2.push_back(
3057           DAG.getStore(ArgChain, dl, Arg, FIN,
3058                        MachinePointerInfo::getFixedStack(FI),
3059                        false, false, 0));
3060       }
3061     }
3062
3063     if (!MemOpChains2.empty())
3064       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3065
3066     // Store the return address to the appropriate stack slot.
3067     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3068                                      getPointerTy(), RegInfo->getSlotSize(),
3069                                      FPDiff, dl);
3070   }
3071
3072   // Build a sequence of copy-to-reg nodes chained together with token chain
3073   // and flag operands which copy the outgoing args into registers.
3074   SDValue InFlag;
3075   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3076     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3077                              RegsToPass[i].second, InFlag);
3078     InFlag = Chain.getValue(1);
3079   }
3080
3081   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3082     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3083     // In the 64-bit large code model, we have to make all calls
3084     // through a register, since the call instruction's 32-bit
3085     // pc-relative offset may not be large enough to hold the whole
3086     // address.
3087   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3088     // If the callee is a GlobalAddress node (quite common, every direct call
3089     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3090     // it.
3091     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3092
3093     // We should use extra load for direct calls to dllimported functions in
3094     // non-JIT mode.
3095     const GlobalValue *GV = G->getGlobal();
3096     if (!GV->hasDLLImportStorageClass()) {
3097       unsigned char OpFlags = 0;
3098       bool ExtraLoad = false;
3099       unsigned WrapperKind = ISD::DELETED_NODE;
3100
3101       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3102       // external symbols most go through the PLT in PIC mode.  If the symbol
3103       // has hidden or protected visibility, or if it is static or local, then
3104       // we don't need to use the PLT - we can directly call it.
3105       if (Subtarget->isTargetELF() &&
3106           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3107           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3108         OpFlags = X86II::MO_PLT;
3109       } else if (Subtarget->isPICStyleStubAny() &&
3110                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3111                  (!Subtarget->getTargetTriple().isMacOSX() ||
3112                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3113         // PC-relative references to external symbols should go through $stub,
3114         // unless we're building with the leopard linker or later, which
3115         // automatically synthesizes these stubs.
3116         OpFlags = X86II::MO_DARWIN_STUB;
3117       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3118                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3119         // If the function is marked as non-lazy, generate an indirect call
3120         // which loads from the GOT directly. This avoids runtime overhead
3121         // at the cost of eager binding (and one extra byte of encoding).
3122         OpFlags = X86II::MO_GOTPCREL;
3123         WrapperKind = X86ISD::WrapperRIP;
3124         ExtraLoad = true;
3125       }
3126
3127       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3128                                           G->getOffset(), OpFlags);
3129
3130       // Add a wrapper if needed.
3131       if (WrapperKind != ISD::DELETED_NODE)
3132         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3133       // Add extra indirection if needed.
3134       if (ExtraLoad)
3135         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3136                              MachinePointerInfo::getGOT(),
3137                              false, false, false, 0);
3138     }
3139   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3140     unsigned char OpFlags = 0;
3141
3142     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3143     // external symbols should go through the PLT.
3144     if (Subtarget->isTargetELF() &&
3145         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3146       OpFlags = X86II::MO_PLT;
3147     } else if (Subtarget->isPICStyleStubAny() &&
3148                (!Subtarget->getTargetTriple().isMacOSX() ||
3149                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3150       // PC-relative references to external symbols should go through $stub,
3151       // unless we're building with the leopard linker or later, which
3152       // automatically synthesizes these stubs.
3153       OpFlags = X86II::MO_DARWIN_STUB;
3154     }
3155
3156     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3157                                          OpFlags);
3158   } else if (Subtarget->isTarget64BitILP32() &&
3159              Callee->getValueType(0) == MVT::i32) {
3160     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3161     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3162   }
3163
3164   // Returns a chain & a flag for retval copy to use.
3165   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3166   SmallVector<SDValue, 8> Ops;
3167
3168   if (!IsSibcall && isTailCall) {
3169     Chain = DAG.getCALLSEQ_END(Chain,
3170                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3171                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3172     InFlag = Chain.getValue(1);
3173   }
3174
3175   Ops.push_back(Chain);
3176   Ops.push_back(Callee);
3177
3178   if (isTailCall)
3179     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3180
3181   // Add argument registers to the end of the list so that they are known live
3182   // into the call.
3183   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3184     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3185                                   RegsToPass[i].second.getValueType()));
3186
3187   // Add a register mask operand representing the call-preserved registers.
3188   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3189   const uint32_t *Mask = TRI->getCallPreservedMask(MF, CallConv);
3190   assert(Mask && "Missing call preserved mask for calling convention");
3191   Ops.push_back(DAG.getRegisterMask(Mask));
3192
3193   if (InFlag.getNode())
3194     Ops.push_back(InFlag);
3195
3196   if (isTailCall) {
3197     // We used to do:
3198     //// If this is the first return lowered for this function, add the regs
3199     //// to the liveout set for the function.
3200     // This isn't right, although it's probably harmless on x86; liveouts
3201     // should be computed from returns not tail calls.  Consider a void
3202     // function making a tail call to a function returning int.
3203     MF.getFrameInfo()->setHasTailCall();
3204     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3205   }
3206
3207   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3208   InFlag = Chain.getValue(1);
3209
3210   // Create the CALLSEQ_END node.
3211   unsigned NumBytesForCalleeToPop;
3212   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3213                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3214     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3215   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3216            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3217            SR == StackStructReturn)
3218     // If this is a call to a struct-return function, the callee
3219     // pops the hidden struct pointer, so we have to push it back.
3220     // This is common for Darwin/X86, Linux & Mingw32 targets.
3221     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3222     NumBytesForCalleeToPop = 4;
3223   else
3224     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3225
3226   // Returns a flag for retval copy to use.
3227   if (!IsSibcall) {
3228     Chain = DAG.getCALLSEQ_END(Chain,
3229                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3230                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3231                                                      true),
3232                                InFlag, dl);
3233     InFlag = Chain.getValue(1);
3234   }
3235
3236   // Handle result values, copying them out of physregs into vregs that we
3237   // return.
3238   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3239                          Ins, dl, DAG, InVals);
3240 }
3241
3242 //===----------------------------------------------------------------------===//
3243 //                Fast Calling Convention (tail call) implementation
3244 //===----------------------------------------------------------------------===//
3245
3246 //  Like std call, callee cleans arguments, convention except that ECX is
3247 //  reserved for storing the tail called function address. Only 2 registers are
3248 //  free for argument passing (inreg). Tail call optimization is performed
3249 //  provided:
3250 //                * tailcallopt is enabled
3251 //                * caller/callee are fastcc
3252 //  On X86_64 architecture with GOT-style position independent code only local
3253 //  (within module) calls are supported at the moment.
3254 //  To keep the stack aligned according to platform abi the function
3255 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3256 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3257 //  If a tail called function callee has more arguments than the caller the
3258 //  caller needs to make sure that there is room to move the RETADDR to. This is
3259 //  achieved by reserving an area the size of the argument delta right after the
3260 //  original RETADDR, but before the saved framepointer or the spilled registers
3261 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3262 //  stack layout:
3263 //    arg1
3264 //    arg2
3265 //    RETADDR
3266 //    [ new RETADDR
3267 //      move area ]
3268 //    (possible EBP)
3269 //    ESI
3270 //    EDI
3271 //    local1 ..
3272
3273 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3274 /// for a 16 byte align requirement.
3275 unsigned
3276 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3277                                                SelectionDAG& DAG) const {
3278   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3279   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3280   unsigned StackAlignment = TFI.getStackAlignment();
3281   uint64_t AlignMask = StackAlignment - 1;
3282   int64_t Offset = StackSize;
3283   unsigned SlotSize = RegInfo->getSlotSize();
3284   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3285     // Number smaller than 12 so just add the difference.
3286     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3287   } else {
3288     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3289     Offset = ((~AlignMask) & Offset) + StackAlignment +
3290       (StackAlignment-SlotSize);
3291   }
3292   return Offset;
3293 }
3294
3295 /// MatchingStackOffset - Return true if the given stack call argument is
3296 /// already available in the same position (relatively) of the caller's
3297 /// incoming argument stack.
3298 static
3299 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3300                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3301                          const X86InstrInfo *TII) {
3302   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3303   int FI = INT_MAX;
3304   if (Arg.getOpcode() == ISD::CopyFromReg) {
3305     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3306     if (!TargetRegisterInfo::isVirtualRegister(VR))
3307       return false;
3308     MachineInstr *Def = MRI->getVRegDef(VR);
3309     if (!Def)
3310       return false;
3311     if (!Flags.isByVal()) {
3312       if (!TII->isLoadFromStackSlot(Def, FI))
3313         return false;
3314     } else {
3315       unsigned Opcode = Def->getOpcode();
3316       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3317            Opcode == X86::LEA64_32r) &&
3318           Def->getOperand(1).isFI()) {
3319         FI = Def->getOperand(1).getIndex();
3320         Bytes = Flags.getByValSize();
3321       } else
3322         return false;
3323     }
3324   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3325     if (Flags.isByVal())
3326       // ByVal argument is passed in as a pointer but it's now being
3327       // dereferenced. e.g.
3328       // define @foo(%struct.X* %A) {
3329       //   tail call @bar(%struct.X* byval %A)
3330       // }
3331       return false;
3332     SDValue Ptr = Ld->getBasePtr();
3333     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3334     if (!FINode)
3335       return false;
3336     FI = FINode->getIndex();
3337   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3338     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3339     FI = FINode->getIndex();
3340     Bytes = Flags.getByValSize();
3341   } else
3342     return false;
3343
3344   assert(FI != INT_MAX);
3345   if (!MFI->isFixedObjectIndex(FI))
3346     return false;
3347   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3348 }
3349
3350 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3351 /// for tail call optimization. Targets which want to do tail call
3352 /// optimization should implement this function.
3353 bool
3354 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3355                                                      CallingConv::ID CalleeCC,
3356                                                      bool isVarArg,
3357                                                      bool isCalleeStructRet,
3358                                                      bool isCallerStructRet,
3359                                                      Type *RetTy,
3360                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3361                                     const SmallVectorImpl<SDValue> &OutVals,
3362                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3363                                                      SelectionDAG &DAG) const {
3364   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3365     return false;
3366
3367   // If -tailcallopt is specified, make fastcc functions tail-callable.
3368   const MachineFunction &MF = DAG.getMachineFunction();
3369   const Function *CallerF = MF.getFunction();
3370
3371   // If the function return type is x86_fp80 and the callee return type is not,
3372   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3373   // perform a tailcall optimization here.
3374   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3375     return false;
3376
3377   CallingConv::ID CallerCC = CallerF->getCallingConv();
3378   bool CCMatch = CallerCC == CalleeCC;
3379   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3380   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3381
3382   // Win64 functions have extra shadow space for argument homing. Don't do the
3383   // sibcall if the caller and callee have mismatched expectations for this
3384   // space.
3385   if (IsCalleeWin64 != IsCallerWin64)
3386     return false;
3387
3388   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3389     if (IsTailCallConvention(CalleeCC) && CCMatch)
3390       return true;
3391     return false;
3392   }
3393
3394   // Look for obvious safe cases to perform tail call optimization that do not
3395   // require ABI changes. This is what gcc calls sibcall.
3396
3397   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3398   // emit a special epilogue.
3399   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3400   if (RegInfo->needsStackRealignment(MF))
3401     return false;
3402
3403   // Also avoid sibcall optimization if either caller or callee uses struct
3404   // return semantics.
3405   if (isCalleeStructRet || isCallerStructRet)
3406     return false;
3407
3408   // An stdcall/thiscall caller is expected to clean up its arguments; the
3409   // callee isn't going to do that.
3410   // FIXME: this is more restrictive than needed. We could produce a tailcall
3411   // when the stack adjustment matches. For example, with a thiscall that takes
3412   // only one argument.
3413   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3414                    CallerCC == CallingConv::X86_ThisCall))
3415     return false;
3416
3417   // Do not sibcall optimize vararg calls unless all arguments are passed via
3418   // registers.
3419   if (isVarArg && !Outs.empty()) {
3420
3421     // Optimizing for varargs on Win64 is unlikely to be safe without
3422     // additional testing.
3423     if (IsCalleeWin64 || IsCallerWin64)
3424       return false;
3425
3426     SmallVector<CCValAssign, 16> ArgLocs;
3427     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3428                    *DAG.getContext());
3429
3430     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3431     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3432       if (!ArgLocs[i].isRegLoc())
3433         return false;
3434   }
3435
3436   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3437   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3438   // this into a sibcall.
3439   bool Unused = false;
3440   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3441     if (!Ins[i].Used) {
3442       Unused = true;
3443       break;
3444     }
3445   }
3446   if (Unused) {
3447     SmallVector<CCValAssign, 16> RVLocs;
3448     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3449                    *DAG.getContext());
3450     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3451     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3452       CCValAssign &VA = RVLocs[i];
3453       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3454         return false;
3455     }
3456   }
3457
3458   // If the calling conventions do not match, then we'd better make sure the
3459   // results are returned in the same way as what the caller expects.
3460   if (!CCMatch) {
3461     SmallVector<CCValAssign, 16> RVLocs1;
3462     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3463                     *DAG.getContext());
3464     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3465
3466     SmallVector<CCValAssign, 16> RVLocs2;
3467     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3468                     *DAG.getContext());
3469     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3470
3471     if (RVLocs1.size() != RVLocs2.size())
3472       return false;
3473     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3474       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3475         return false;
3476       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3477         return false;
3478       if (RVLocs1[i].isRegLoc()) {
3479         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3480           return false;
3481       } else {
3482         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3483           return false;
3484       }
3485     }
3486   }
3487
3488   // If the callee takes no arguments then go on to check the results of the
3489   // call.
3490   if (!Outs.empty()) {
3491     // Check if stack adjustment is needed. For now, do not do this if any
3492     // argument is passed on the stack.
3493     SmallVector<CCValAssign, 16> ArgLocs;
3494     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3495                    *DAG.getContext());
3496
3497     // Allocate shadow area for Win64
3498     if (IsCalleeWin64)
3499       CCInfo.AllocateStack(32, 8);
3500
3501     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3502     if (CCInfo.getNextStackOffset()) {
3503       MachineFunction &MF = DAG.getMachineFunction();
3504       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3505         return false;
3506
3507       // Check if the arguments are already laid out in the right way as
3508       // the caller's fixed stack objects.
3509       MachineFrameInfo *MFI = MF.getFrameInfo();
3510       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3511       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3512       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3513         CCValAssign &VA = ArgLocs[i];
3514         SDValue Arg = OutVals[i];
3515         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3516         if (VA.getLocInfo() == CCValAssign::Indirect)
3517           return false;
3518         if (!VA.isRegLoc()) {
3519           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3520                                    MFI, MRI, TII))
3521             return false;
3522         }
3523       }
3524     }
3525
3526     // If the tailcall address may be in a register, then make sure it's
3527     // possible to register allocate for it. In 32-bit, the call address can
3528     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3529     // callee-saved registers are restored. These happen to be the same
3530     // registers used to pass 'inreg' arguments so watch out for those.
3531     if (!Subtarget->is64Bit() &&
3532         ((!isa<GlobalAddressSDNode>(Callee) &&
3533           !isa<ExternalSymbolSDNode>(Callee)) ||
3534          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3535       unsigned NumInRegs = 0;
3536       // In PIC we need an extra register to formulate the address computation
3537       // for the callee.
3538       unsigned MaxInRegs =
3539         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3540
3541       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3542         CCValAssign &VA = ArgLocs[i];
3543         if (!VA.isRegLoc())
3544           continue;
3545         unsigned Reg = VA.getLocReg();
3546         switch (Reg) {
3547         default: break;
3548         case X86::EAX: case X86::EDX: case X86::ECX:
3549           if (++NumInRegs == MaxInRegs)
3550             return false;
3551           break;
3552         }
3553       }
3554     }
3555   }
3556
3557   return true;
3558 }
3559
3560 FastISel *
3561 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3562                                   const TargetLibraryInfo *libInfo) const {
3563   return X86::createFastISel(funcInfo, libInfo);
3564 }
3565
3566 //===----------------------------------------------------------------------===//
3567 //                           Other Lowering Hooks
3568 //===----------------------------------------------------------------------===//
3569
3570 static bool MayFoldLoad(SDValue Op) {
3571   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3572 }
3573
3574 static bool MayFoldIntoStore(SDValue Op) {
3575   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3576 }
3577
3578 static bool isTargetShuffle(unsigned Opcode) {
3579   switch(Opcode) {
3580   default: return false;
3581   case X86ISD::BLENDI:
3582   case X86ISD::PSHUFB:
3583   case X86ISD::PSHUFD:
3584   case X86ISD::PSHUFHW:
3585   case X86ISD::PSHUFLW:
3586   case X86ISD::SHUFP:
3587   case X86ISD::PALIGNR:
3588   case X86ISD::MOVLHPS:
3589   case X86ISD::MOVLHPD:
3590   case X86ISD::MOVHLPS:
3591   case X86ISD::MOVLPS:
3592   case X86ISD::MOVLPD:
3593   case X86ISD::MOVSHDUP:
3594   case X86ISD::MOVSLDUP:
3595   case X86ISD::MOVDDUP:
3596   case X86ISD::MOVSS:
3597   case X86ISD::MOVSD:
3598   case X86ISD::UNPCKL:
3599   case X86ISD::UNPCKH:
3600   case X86ISD::VPERMILPI:
3601   case X86ISD::VPERM2X128:
3602   case X86ISD::VPERMI:
3603     return true;
3604   }
3605 }
3606
3607 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3608                                     SDValue V1, unsigned TargetMask,
3609                                     SelectionDAG &DAG) {
3610   switch(Opc) {
3611   default: llvm_unreachable("Unknown x86 shuffle node");
3612   case X86ISD::PSHUFD:
3613   case X86ISD::PSHUFHW:
3614   case X86ISD::PSHUFLW:
3615   case X86ISD::VPERMILPI:
3616   case X86ISD::VPERMI:
3617     return DAG.getNode(Opc, dl, VT, V1,
3618                        DAG.getConstant(TargetMask, dl, MVT::i8));
3619   }
3620 }
3621
3622 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3623                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3624   switch(Opc) {
3625   default: llvm_unreachable("Unknown x86 shuffle node");
3626   case X86ISD::MOVLHPS:
3627   case X86ISD::MOVLHPD:
3628   case X86ISD::MOVHLPS:
3629   case X86ISD::MOVLPS:
3630   case X86ISD::MOVLPD:
3631   case X86ISD::MOVSS:
3632   case X86ISD::MOVSD:
3633   case X86ISD::UNPCKL:
3634   case X86ISD::UNPCKH:
3635     return DAG.getNode(Opc, dl, VT, V1, V2);
3636   }
3637 }
3638
3639 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3640   MachineFunction &MF = DAG.getMachineFunction();
3641   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3642   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3643   int ReturnAddrIndex = FuncInfo->getRAIndex();
3644
3645   if (ReturnAddrIndex == 0) {
3646     // Set up a frame object for the return address.
3647     unsigned SlotSize = RegInfo->getSlotSize();
3648     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3649                                                            -(int64_t)SlotSize,
3650                                                            false);
3651     FuncInfo->setRAIndex(ReturnAddrIndex);
3652   }
3653
3654   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3655 }
3656
3657 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3658                                        bool hasSymbolicDisplacement) {
3659   // Offset should fit into 32 bit immediate field.
3660   if (!isInt<32>(Offset))
3661     return false;
3662
3663   // If we don't have a symbolic displacement - we don't have any extra
3664   // restrictions.
3665   if (!hasSymbolicDisplacement)
3666     return true;
3667
3668   // FIXME: Some tweaks might be needed for medium code model.
3669   if (M != CodeModel::Small && M != CodeModel::Kernel)
3670     return false;
3671
3672   // For small code model we assume that latest object is 16MB before end of 31
3673   // bits boundary. We may also accept pretty large negative constants knowing
3674   // that all objects are in the positive half of address space.
3675   if (M == CodeModel::Small && Offset < 16*1024*1024)
3676     return true;
3677
3678   // For kernel code model we know that all object resist in the negative half
3679   // of 32bits address space. We may not accept negative offsets, since they may
3680   // be just off and we may accept pretty large positive ones.
3681   if (M == CodeModel::Kernel && Offset >= 0)
3682     return true;
3683
3684   return false;
3685 }
3686
3687 /// isCalleePop - Determines whether the callee is required to pop its
3688 /// own arguments. Callee pop is necessary to support tail calls.
3689 bool X86::isCalleePop(CallingConv::ID CallingConv,
3690                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3691   switch (CallingConv) {
3692   default:
3693     return false;
3694   case CallingConv::X86_StdCall:
3695   case CallingConv::X86_FastCall:
3696   case CallingConv::X86_ThisCall:
3697     return !is64Bit;
3698   case CallingConv::Fast:
3699   case CallingConv::GHC:
3700   case CallingConv::HiPE:
3701     if (IsVarArg)
3702       return false;
3703     return TailCallOpt;
3704   }
3705 }
3706
3707 /// \brief Return true if the condition is an unsigned comparison operation.
3708 static bool isX86CCUnsigned(unsigned X86CC) {
3709   switch (X86CC) {
3710   default: llvm_unreachable("Invalid integer condition!");
3711   case X86::COND_E:     return true;
3712   case X86::COND_G:     return false;
3713   case X86::COND_GE:    return false;
3714   case X86::COND_L:     return false;
3715   case X86::COND_LE:    return false;
3716   case X86::COND_NE:    return true;
3717   case X86::COND_B:     return true;
3718   case X86::COND_A:     return true;
3719   case X86::COND_BE:    return true;
3720   case X86::COND_AE:    return true;
3721   }
3722   llvm_unreachable("covered switch fell through?!");
3723 }
3724
3725 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3726 /// specific condition code, returning the condition code and the LHS/RHS of the
3727 /// comparison to make.
3728 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3729                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3730   if (!isFP) {
3731     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3732       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3733         // X > -1   -> X == 0, jump !sign.
3734         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3735         return X86::COND_NS;
3736       }
3737       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3738         // X < 0   -> X == 0, jump on sign.
3739         return X86::COND_S;
3740       }
3741       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3742         // X < 1   -> X <= 0
3743         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3744         return X86::COND_LE;
3745       }
3746     }
3747
3748     switch (SetCCOpcode) {
3749     default: llvm_unreachable("Invalid integer condition!");
3750     case ISD::SETEQ:  return X86::COND_E;
3751     case ISD::SETGT:  return X86::COND_G;
3752     case ISD::SETGE:  return X86::COND_GE;
3753     case ISD::SETLT:  return X86::COND_L;
3754     case ISD::SETLE:  return X86::COND_LE;
3755     case ISD::SETNE:  return X86::COND_NE;
3756     case ISD::SETULT: return X86::COND_B;
3757     case ISD::SETUGT: return X86::COND_A;
3758     case ISD::SETULE: return X86::COND_BE;
3759     case ISD::SETUGE: return X86::COND_AE;
3760     }
3761   }
3762
3763   // First determine if it is required or is profitable to flip the operands.
3764
3765   // If LHS is a foldable load, but RHS is not, flip the condition.
3766   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3767       !ISD::isNON_EXTLoad(RHS.getNode())) {
3768     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3769     std::swap(LHS, RHS);
3770   }
3771
3772   switch (SetCCOpcode) {
3773   default: break;
3774   case ISD::SETOLT:
3775   case ISD::SETOLE:
3776   case ISD::SETUGT:
3777   case ISD::SETUGE:
3778     std::swap(LHS, RHS);
3779     break;
3780   }
3781
3782   // On a floating point condition, the flags are set as follows:
3783   // ZF  PF  CF   op
3784   //  0 | 0 | 0 | X > Y
3785   //  0 | 0 | 1 | X < Y
3786   //  1 | 0 | 0 | X == Y
3787   //  1 | 1 | 1 | unordered
3788   switch (SetCCOpcode) {
3789   default: llvm_unreachable("Condcode should be pre-legalized away");
3790   case ISD::SETUEQ:
3791   case ISD::SETEQ:   return X86::COND_E;
3792   case ISD::SETOLT:              // flipped
3793   case ISD::SETOGT:
3794   case ISD::SETGT:   return X86::COND_A;
3795   case ISD::SETOLE:              // flipped
3796   case ISD::SETOGE:
3797   case ISD::SETGE:   return X86::COND_AE;
3798   case ISD::SETUGT:              // flipped
3799   case ISD::SETULT:
3800   case ISD::SETLT:   return X86::COND_B;
3801   case ISD::SETUGE:              // flipped
3802   case ISD::SETULE:
3803   case ISD::SETLE:   return X86::COND_BE;
3804   case ISD::SETONE:
3805   case ISD::SETNE:   return X86::COND_NE;
3806   case ISD::SETUO:   return X86::COND_P;
3807   case ISD::SETO:    return X86::COND_NP;
3808   case ISD::SETOEQ:
3809   case ISD::SETUNE:  return X86::COND_INVALID;
3810   }
3811 }
3812
3813 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3814 /// code. Current x86 isa includes the following FP cmov instructions:
3815 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3816 static bool hasFPCMov(unsigned X86CC) {
3817   switch (X86CC) {
3818   default:
3819     return false;
3820   case X86::COND_B:
3821   case X86::COND_BE:
3822   case X86::COND_E:
3823   case X86::COND_P:
3824   case X86::COND_A:
3825   case X86::COND_AE:
3826   case X86::COND_NE:
3827   case X86::COND_NP:
3828     return true;
3829   }
3830 }
3831
3832 /// isFPImmLegal - Returns true if the target can instruction select the
3833 /// specified FP immediate natively. If false, the legalizer will
3834 /// materialize the FP immediate as a load from a constant pool.
3835 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3836   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3837     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3838       return true;
3839   }
3840   return false;
3841 }
3842
3843 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3844                                               ISD::LoadExtType ExtTy,
3845                                               EVT NewVT) const {
3846   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3847   // relocation target a movq or addq instruction: don't let the load shrink.
3848   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3849   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3850     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3851       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3852   return true;
3853 }
3854
3855 /// \brief Returns true if it is beneficial to convert a load of a constant
3856 /// to just the constant itself.
3857 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3858                                                           Type *Ty) const {
3859   assert(Ty->isIntegerTy());
3860
3861   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3862   if (BitSize == 0 || BitSize > 64)
3863     return false;
3864   return true;
3865 }
3866
3867 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3868                                                 unsigned Index) const {
3869   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3870     return false;
3871
3872   return (Index == 0 || Index == ResVT.getVectorNumElements());
3873 }
3874
3875 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3876   // Speculate cttz only if we can directly use TZCNT.
3877   return Subtarget->hasBMI();
3878 }
3879
3880 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3881   // Speculate ctlz only if we can directly use LZCNT.
3882   return Subtarget->hasLZCNT();
3883 }
3884
3885 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3886 /// the specified range (L, H].
3887 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3888   return (Val < 0) || (Val >= Low && Val < Hi);
3889 }
3890
3891 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3892 /// specified value.
3893 static bool isUndefOrEqual(int Val, int CmpVal) {
3894   return (Val < 0 || Val == CmpVal);
3895 }
3896
3897 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3898 /// from position Pos and ending in Pos+Size, falls within the specified
3899 /// sequential range (Low, Low+Size]. or is undef.
3900 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3901                                        unsigned Pos, unsigned Size, int Low) {
3902   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3903     if (!isUndefOrEqual(Mask[i], Low))
3904       return false;
3905   return true;
3906 }
3907
3908 /// isVEXTRACTIndex - Return true if the specified
3909 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3910 /// suitable for instruction that extract 128 or 256 bit vectors
3911 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3912   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3913   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3914     return false;
3915
3916   // The index should be aligned on a vecWidth-bit boundary.
3917   uint64_t Index =
3918     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3919
3920   MVT VT = N->getSimpleValueType(0);
3921   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3922   bool Result = (Index * ElSize) % vecWidth == 0;
3923
3924   return Result;
3925 }
3926
3927 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3928 /// operand specifies a subvector insert that is suitable for input to
3929 /// insertion of 128 or 256-bit subvectors
3930 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3931   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3932   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3933     return false;
3934   // The index should be aligned on a vecWidth-bit boundary.
3935   uint64_t Index =
3936     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3937
3938   MVT VT = N->getSimpleValueType(0);
3939   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3940   bool Result = (Index * ElSize) % vecWidth == 0;
3941
3942   return Result;
3943 }
3944
3945 bool X86::isVINSERT128Index(SDNode *N) {
3946   return isVINSERTIndex(N, 128);
3947 }
3948
3949 bool X86::isVINSERT256Index(SDNode *N) {
3950   return isVINSERTIndex(N, 256);
3951 }
3952
3953 bool X86::isVEXTRACT128Index(SDNode *N) {
3954   return isVEXTRACTIndex(N, 128);
3955 }
3956
3957 bool X86::isVEXTRACT256Index(SDNode *N) {
3958   return isVEXTRACTIndex(N, 256);
3959 }
3960
3961 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3962   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3963   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3964     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3965
3966   uint64_t Index =
3967     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3968
3969   MVT VecVT = N->getOperand(0).getSimpleValueType();
3970   MVT ElVT = VecVT.getVectorElementType();
3971
3972   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3973   return Index / NumElemsPerChunk;
3974 }
3975
3976 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3977   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3978   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3979     llvm_unreachable("Illegal insert subvector for VINSERT");
3980
3981   uint64_t Index =
3982     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3983
3984   MVT VecVT = N->getSimpleValueType(0);
3985   MVT ElVT = VecVT.getVectorElementType();
3986
3987   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3988   return Index / NumElemsPerChunk;
3989 }
3990
3991 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
3992 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3993 /// and VINSERTI128 instructions.
3994 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
3995   return getExtractVEXTRACTImmediate(N, 128);
3996 }
3997
3998 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
3999 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4000 /// and VINSERTI64x4 instructions.
4001 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4002   return getExtractVEXTRACTImmediate(N, 256);
4003 }
4004
4005 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4006 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4007 /// and VINSERTI128 instructions.
4008 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4009   return getInsertVINSERTImmediate(N, 128);
4010 }
4011
4012 /// getInsertVINSERT256Immediate - Return the appropriate immediate
4013 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
4014 /// and VINSERTI64x4 instructions.
4015 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4016   return getInsertVINSERTImmediate(N, 256);
4017 }
4018
4019 /// isZero - Returns true if Elt is a constant integer zero
4020 static bool isZero(SDValue V) {
4021   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4022   return C && C->isNullValue();
4023 }
4024
4025 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4026 /// constant +0.0.
4027 bool X86::isZeroNode(SDValue Elt) {
4028   if (isZero(Elt))
4029     return true;
4030   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4031     return CFP->getValueAPF().isPosZero();
4032   return false;
4033 }
4034
4035 /// getZeroVector - Returns a vector of specified type with all zero elements.
4036 ///
4037 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4038                              SelectionDAG &DAG, SDLoc dl) {
4039   assert(VT.isVector() && "Expected a vector type");
4040
4041   // Always build SSE zero vectors as <4 x i32> bitcasted
4042   // to their dest type. This ensures they get CSE'd.
4043   SDValue Vec;
4044   if (VT.is128BitVector()) {  // SSE
4045     if (Subtarget->hasSSE2()) {  // SSE2
4046       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4047       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4048     } else { // SSE1
4049       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4050       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4051     }
4052   } else if (VT.is256BitVector()) { // AVX
4053     if (Subtarget->hasInt256()) { // AVX2
4054       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4055       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4056       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4057     } else {
4058       // 256-bit logic and arithmetic instructions in AVX are all
4059       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4060       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4061       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4062       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4063     }
4064   } else if (VT.is512BitVector()) { // AVX-512
4065       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4066       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4067                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4068       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4069   } else if (VT.getScalarType() == MVT::i1) {
4070
4071     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4072             && "Unexpected vector type");
4073     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4074             && "Unexpected vector type");
4075     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4076     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4077     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4078   } else
4079     llvm_unreachable("Unexpected vector type");
4080
4081   return DAG.getBitcast(VT, Vec);
4082 }
4083
4084 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4085                                 SelectionDAG &DAG, SDLoc dl,
4086                                 unsigned vectorWidth) {
4087   assert((vectorWidth == 128 || vectorWidth == 256) &&
4088          "Unsupported vector width");
4089   EVT VT = Vec.getValueType();
4090   EVT ElVT = VT.getVectorElementType();
4091   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4092   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4093                                   VT.getVectorNumElements()/Factor);
4094
4095   // Extract from UNDEF is UNDEF.
4096   if (Vec.getOpcode() == ISD::UNDEF)
4097     return DAG.getUNDEF(ResultVT);
4098
4099   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4100   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4101
4102   // This is the index of the first element of the vectorWidth-bit chunk
4103   // we want.
4104   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4105                                * ElemsPerChunk);
4106
4107   // If the input is a buildvector just emit a smaller one.
4108   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4109     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4110                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4111                                     ElemsPerChunk));
4112
4113   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4114   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4115 }
4116
4117 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4118 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4119 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4120 /// instructions or a simple subregister reference. Idx is an index in the
4121 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4122 /// lowering EXTRACT_VECTOR_ELT operations easier.
4123 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4124                                    SelectionDAG &DAG, SDLoc dl) {
4125   assert((Vec.getValueType().is256BitVector() ||
4126           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4127   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4128 }
4129
4130 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4131 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4132                                    SelectionDAG &DAG, SDLoc dl) {
4133   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4134   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4135 }
4136
4137 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4138                                unsigned IdxVal, SelectionDAG &DAG,
4139                                SDLoc dl, unsigned vectorWidth) {
4140   assert((vectorWidth == 128 || vectorWidth == 256) &&
4141          "Unsupported vector width");
4142   // Inserting UNDEF is Result
4143   if (Vec.getOpcode() == ISD::UNDEF)
4144     return Result;
4145   EVT VT = Vec.getValueType();
4146   EVT ElVT = VT.getVectorElementType();
4147   EVT ResultVT = Result.getValueType();
4148
4149   // Insert the relevant vectorWidth bits.
4150   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4151
4152   // This is the index of the first element of the vectorWidth-bit chunk
4153   // we want.
4154   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4155                                * ElemsPerChunk);
4156
4157   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4158   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4159 }
4160
4161 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4162 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4163 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4164 /// simple superregister reference.  Idx is an index in the 128 bits
4165 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4166 /// lowering INSERT_VECTOR_ELT operations easier.
4167 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4168                                   SelectionDAG &DAG, SDLoc dl) {
4169   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4170
4171   // For insertion into the zero index (low half) of a 256-bit vector, it is
4172   // more efficient to generate a blend with immediate instead of an insert*128.
4173   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4174   // extend the subvector to the size of the result vector. Make sure that
4175   // we are not recursing on that node by checking for undef here.
4176   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4177       Result.getOpcode() != ISD::UNDEF) {
4178     EVT ResultVT = Result.getValueType();
4179     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4180     SDValue Undef = DAG.getUNDEF(ResultVT);
4181     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4182                                  Vec, ZeroIndex);
4183
4184     // The blend instruction, and therefore its mask, depend on the data type.
4185     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4186     if (ScalarType.isFloatingPoint()) {
4187       // Choose either vblendps (float) or vblendpd (double).
4188       unsigned ScalarSize = ScalarType.getSizeInBits();
4189       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4190       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4191       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4192       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4193     }
4194
4195     const X86Subtarget &Subtarget =
4196     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4197
4198     // AVX2 is needed for 256-bit integer blend support.
4199     // Integers must be cast to 32-bit because there is only vpblendd;
4200     // vpblendw can't be used for this because it has a handicapped mask.
4201
4202     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4203     // is still more efficient than using the wrong domain vinsertf128 that
4204     // will be created by InsertSubVector().
4205     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4206
4207     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4208     Vec256 = DAG.getBitcast(CastVT, Vec256);
4209     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4210     return DAG.getBitcast(ResultVT, Vec256);
4211   }
4212
4213   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4214 }
4215
4216 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4217                                   SelectionDAG &DAG, SDLoc dl) {
4218   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4219   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4220 }
4221
4222 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4223 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4224 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4225 /// large BUILD_VECTORS.
4226 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4227                                    unsigned NumElems, SelectionDAG &DAG,
4228                                    SDLoc dl) {
4229   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4230   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4231 }
4232
4233 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4234                                    unsigned NumElems, SelectionDAG &DAG,
4235                                    SDLoc dl) {
4236   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4237   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4238 }
4239
4240 /// getOnesVector - Returns a vector of specified type with all bits set.
4241 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4242 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4243 /// Then bitcast to their original type, ensuring they get CSE'd.
4244 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4245                              SDLoc dl) {
4246   assert(VT.isVector() && "Expected a vector type");
4247
4248   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4249   SDValue Vec;
4250   if (VT.is256BitVector()) {
4251     if (HasInt256) { // AVX2
4252       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4253       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4254     } else { // AVX
4255       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4256       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4257     }
4258   } else if (VT.is128BitVector()) {
4259     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4260   } else
4261     llvm_unreachable("Unexpected vector type");
4262
4263   return DAG.getBitcast(VT, Vec);
4264 }
4265
4266 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4267 /// operation of specified width.
4268 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4269                        SDValue V2) {
4270   unsigned NumElems = VT.getVectorNumElements();
4271   SmallVector<int, 8> Mask;
4272   Mask.push_back(NumElems);
4273   for (unsigned i = 1; i != NumElems; ++i)
4274     Mask.push_back(i);
4275   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4276 }
4277
4278 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4279 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4280                           SDValue V2) {
4281   unsigned NumElems = VT.getVectorNumElements();
4282   SmallVector<int, 8> Mask;
4283   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4284     Mask.push_back(i);
4285     Mask.push_back(i + NumElems);
4286   }
4287   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4288 }
4289
4290 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4291 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4292                           SDValue V2) {
4293   unsigned NumElems = VT.getVectorNumElements();
4294   SmallVector<int, 8> Mask;
4295   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4296     Mask.push_back(i + Half);
4297     Mask.push_back(i + NumElems + Half);
4298   }
4299   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4300 }
4301
4302 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4303 /// vector of zero or undef vector.  This produces a shuffle where the low
4304 /// element of V2 is swizzled into the zero/undef vector, landing at element
4305 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4306 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4307                                            bool IsZero,
4308                                            const X86Subtarget *Subtarget,
4309                                            SelectionDAG &DAG) {
4310   MVT VT = V2.getSimpleValueType();
4311   SDValue V1 = IsZero
4312     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4313   unsigned NumElems = VT.getVectorNumElements();
4314   SmallVector<int, 16> MaskVec;
4315   for (unsigned i = 0; i != NumElems; ++i)
4316     // If this is the insertion idx, put the low elt of V2 here.
4317     MaskVec.push_back(i == Idx ? NumElems : i);
4318   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4319 }
4320
4321 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4322 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4323 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4324 /// shuffles which use a single input multiple times, and in those cases it will
4325 /// adjust the mask to only have indices within that single input.
4326 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4327                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4328   unsigned NumElems = VT.getVectorNumElements();
4329   SDValue ImmN;
4330
4331   IsUnary = false;
4332   bool IsFakeUnary = false;
4333   switch(N->getOpcode()) {
4334   case X86ISD::BLENDI:
4335     ImmN = N->getOperand(N->getNumOperands()-1);
4336     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4337     break;
4338   case X86ISD::SHUFP:
4339     ImmN = N->getOperand(N->getNumOperands()-1);
4340     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4341     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4342     break;
4343   case X86ISD::UNPCKH:
4344     DecodeUNPCKHMask(VT, Mask);
4345     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4346     break;
4347   case X86ISD::UNPCKL:
4348     DecodeUNPCKLMask(VT, Mask);
4349     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4350     break;
4351   case X86ISD::MOVHLPS:
4352     DecodeMOVHLPSMask(NumElems, Mask);
4353     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4354     break;
4355   case X86ISD::MOVLHPS:
4356     DecodeMOVLHPSMask(NumElems, Mask);
4357     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4358     break;
4359   case X86ISD::PALIGNR:
4360     ImmN = N->getOperand(N->getNumOperands()-1);
4361     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4362     break;
4363   case X86ISD::PSHUFD:
4364   case X86ISD::VPERMILPI:
4365     ImmN = N->getOperand(N->getNumOperands()-1);
4366     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4367     IsUnary = true;
4368     break;
4369   case X86ISD::PSHUFHW:
4370     ImmN = N->getOperand(N->getNumOperands()-1);
4371     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4372     IsUnary = true;
4373     break;
4374   case X86ISD::PSHUFLW:
4375     ImmN = N->getOperand(N->getNumOperands()-1);
4376     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4377     IsUnary = true;
4378     break;
4379   case X86ISD::PSHUFB: {
4380     IsUnary = true;
4381     SDValue MaskNode = N->getOperand(1);
4382     while (MaskNode->getOpcode() == ISD::BITCAST)
4383       MaskNode = MaskNode->getOperand(0);
4384
4385     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4386       // If we have a build-vector, then things are easy.
4387       EVT VT = MaskNode.getValueType();
4388       assert(VT.isVector() &&
4389              "Can't produce a non-vector with a build_vector!");
4390       if (!VT.isInteger())
4391         return false;
4392
4393       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4394
4395       SmallVector<uint64_t, 32> RawMask;
4396       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4397         SDValue Op = MaskNode->getOperand(i);
4398         if (Op->getOpcode() == ISD::UNDEF) {
4399           RawMask.push_back((uint64_t)SM_SentinelUndef);
4400           continue;
4401         }
4402         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4403         if (!CN)
4404           return false;
4405         APInt MaskElement = CN->getAPIntValue();
4406
4407         // We now have to decode the element which could be any integer size and
4408         // extract each byte of it.
4409         for (int j = 0; j < NumBytesPerElement; ++j) {
4410           // Note that this is x86 and so always little endian: the low byte is
4411           // the first byte of the mask.
4412           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4413           MaskElement = MaskElement.lshr(8);
4414         }
4415       }
4416       DecodePSHUFBMask(RawMask, Mask);
4417       break;
4418     }
4419
4420     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4421     if (!MaskLoad)
4422       return false;
4423
4424     SDValue Ptr = MaskLoad->getBasePtr();
4425     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4426         Ptr->getOpcode() == X86ISD::WrapperRIP)
4427       Ptr = Ptr->getOperand(0);
4428
4429     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4430     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4431       return false;
4432
4433     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4434       DecodePSHUFBMask(C, Mask);
4435       if (Mask.empty())
4436         return false;
4437       break;
4438     }
4439
4440     return false;
4441   }
4442   case X86ISD::VPERMI:
4443     ImmN = N->getOperand(N->getNumOperands()-1);
4444     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4445     IsUnary = true;
4446     break;
4447   case X86ISD::MOVSS:
4448   case X86ISD::MOVSD:
4449     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4450     break;
4451   case X86ISD::VPERM2X128:
4452     ImmN = N->getOperand(N->getNumOperands()-1);
4453     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4454     if (Mask.empty()) return false;
4455     break;
4456   case X86ISD::MOVSLDUP:
4457     DecodeMOVSLDUPMask(VT, Mask);
4458     IsUnary = true;
4459     break;
4460   case X86ISD::MOVSHDUP:
4461     DecodeMOVSHDUPMask(VT, Mask);
4462     IsUnary = true;
4463     break;
4464   case X86ISD::MOVDDUP:
4465     DecodeMOVDDUPMask(VT, Mask);
4466     IsUnary = true;
4467     break;
4468   case X86ISD::MOVLHPD:
4469   case X86ISD::MOVLPD:
4470   case X86ISD::MOVLPS:
4471     // Not yet implemented
4472     return false;
4473   default: llvm_unreachable("unknown target shuffle node");
4474   }
4475
4476   // If we have a fake unary shuffle, the shuffle mask is spread across two
4477   // inputs that are actually the same node. Re-map the mask to always point
4478   // into the first input.
4479   if (IsFakeUnary)
4480     for (int &M : Mask)
4481       if (M >= (int)Mask.size())
4482         M -= Mask.size();
4483
4484   return true;
4485 }
4486
4487 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4488 /// element of the result of the vector shuffle.
4489 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4490                                    unsigned Depth) {
4491   if (Depth == 6)
4492     return SDValue();  // Limit search depth.
4493
4494   SDValue V = SDValue(N, 0);
4495   EVT VT = V.getValueType();
4496   unsigned Opcode = V.getOpcode();
4497
4498   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4499   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4500     int Elt = SV->getMaskElt(Index);
4501
4502     if (Elt < 0)
4503       return DAG.getUNDEF(VT.getVectorElementType());
4504
4505     unsigned NumElems = VT.getVectorNumElements();
4506     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4507                                          : SV->getOperand(1);
4508     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4509   }
4510
4511   // Recurse into target specific vector shuffles to find scalars.
4512   if (isTargetShuffle(Opcode)) {
4513     MVT ShufVT = V.getSimpleValueType();
4514     unsigned NumElems = ShufVT.getVectorNumElements();
4515     SmallVector<int, 16> ShuffleMask;
4516     bool IsUnary;
4517
4518     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4519       return SDValue();
4520
4521     int Elt = ShuffleMask[Index];
4522     if (Elt < 0)
4523       return DAG.getUNDEF(ShufVT.getVectorElementType());
4524
4525     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4526                                          : N->getOperand(1);
4527     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4528                                Depth+1);
4529   }
4530
4531   // Actual nodes that may contain scalar elements
4532   if (Opcode == ISD::BITCAST) {
4533     V = V.getOperand(0);
4534     EVT SrcVT = V.getValueType();
4535     unsigned NumElems = VT.getVectorNumElements();
4536
4537     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4538       return SDValue();
4539   }
4540
4541   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4542     return (Index == 0) ? V.getOperand(0)
4543                         : DAG.getUNDEF(VT.getVectorElementType());
4544
4545   if (V.getOpcode() == ISD::BUILD_VECTOR)
4546     return V.getOperand(Index);
4547
4548   return SDValue();
4549 }
4550
4551 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4552 ///
4553 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4554                                        unsigned NumNonZero, unsigned NumZero,
4555                                        SelectionDAG &DAG,
4556                                        const X86Subtarget* Subtarget,
4557                                        const TargetLowering &TLI) {
4558   if (NumNonZero > 8)
4559     return SDValue();
4560
4561   SDLoc dl(Op);
4562   SDValue V;
4563   bool First = true;
4564
4565   // SSE4.1 - use PINSRB to insert each byte directly.
4566   if (Subtarget->hasSSE41()) {
4567     for (unsigned i = 0; i < 16; ++i) {
4568       bool isNonZero = (NonZeros & (1 << i)) != 0;
4569       if (isNonZero) {
4570         if (First) {
4571           if (NumZero)
4572             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4573           else
4574             V = DAG.getUNDEF(MVT::v16i8);
4575           First = false;
4576         }
4577         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4578                         MVT::v16i8, V, Op.getOperand(i),
4579                         DAG.getIntPtrConstant(i, dl));
4580       }
4581     }
4582
4583     return V;
4584   }
4585
4586   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4587   for (unsigned i = 0; i < 16; ++i) {
4588     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4589     if (ThisIsNonZero && First) {
4590       if (NumZero)
4591         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4592       else
4593         V = DAG.getUNDEF(MVT::v8i16);
4594       First = false;
4595     }
4596
4597     if ((i & 1) != 0) {
4598       SDValue ThisElt, LastElt;
4599       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4600       if (LastIsNonZero) {
4601         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4602                               MVT::i16, Op.getOperand(i-1));
4603       }
4604       if (ThisIsNonZero) {
4605         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4606         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4607                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4608         if (LastIsNonZero)
4609           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4610       } else
4611         ThisElt = LastElt;
4612
4613       if (ThisElt.getNode())
4614         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4615                         DAG.getIntPtrConstant(i/2, dl));
4616     }
4617   }
4618
4619   return DAG.getBitcast(MVT::v16i8, V);
4620 }
4621
4622 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4623 ///
4624 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4625                                      unsigned NumNonZero, unsigned NumZero,
4626                                      SelectionDAG &DAG,
4627                                      const X86Subtarget* Subtarget,
4628                                      const TargetLowering &TLI) {
4629   if (NumNonZero > 4)
4630     return SDValue();
4631
4632   SDLoc dl(Op);
4633   SDValue V;
4634   bool First = true;
4635   for (unsigned i = 0; i < 8; ++i) {
4636     bool isNonZero = (NonZeros & (1 << i)) != 0;
4637     if (isNonZero) {
4638       if (First) {
4639         if (NumZero)
4640           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4641         else
4642           V = DAG.getUNDEF(MVT::v8i16);
4643         First = false;
4644       }
4645       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4646                       MVT::v8i16, V, Op.getOperand(i),
4647                       DAG.getIntPtrConstant(i, dl));
4648     }
4649   }
4650
4651   return V;
4652 }
4653
4654 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4655 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4656                                      const X86Subtarget *Subtarget,
4657                                      const TargetLowering &TLI) {
4658   // Find all zeroable elements.
4659   std::bitset<4> Zeroable;
4660   for (int i=0; i < 4; ++i) {
4661     SDValue Elt = Op->getOperand(i);
4662     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4663   }
4664   assert(Zeroable.size() - Zeroable.count() > 1 &&
4665          "We expect at least two non-zero elements!");
4666
4667   // We only know how to deal with build_vector nodes where elements are either
4668   // zeroable or extract_vector_elt with constant index.
4669   SDValue FirstNonZero;
4670   unsigned FirstNonZeroIdx;
4671   for (unsigned i=0; i < 4; ++i) {
4672     if (Zeroable[i])
4673       continue;
4674     SDValue Elt = Op->getOperand(i);
4675     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4676         !isa<ConstantSDNode>(Elt.getOperand(1)))
4677       return SDValue();
4678     // Make sure that this node is extracting from a 128-bit vector.
4679     MVT VT = Elt.getOperand(0).getSimpleValueType();
4680     if (!VT.is128BitVector())
4681       return SDValue();
4682     if (!FirstNonZero.getNode()) {
4683       FirstNonZero = Elt;
4684       FirstNonZeroIdx = i;
4685     }
4686   }
4687
4688   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4689   SDValue V1 = FirstNonZero.getOperand(0);
4690   MVT VT = V1.getSimpleValueType();
4691
4692   // See if this build_vector can be lowered as a blend with zero.
4693   SDValue Elt;
4694   unsigned EltMaskIdx, EltIdx;
4695   int Mask[4];
4696   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4697     if (Zeroable[EltIdx]) {
4698       // The zero vector will be on the right hand side.
4699       Mask[EltIdx] = EltIdx+4;
4700       continue;
4701     }
4702
4703     Elt = Op->getOperand(EltIdx);
4704     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4705     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4706     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4707       break;
4708     Mask[EltIdx] = EltIdx;
4709   }
4710
4711   if (EltIdx == 4) {
4712     // Let the shuffle legalizer deal with blend operations.
4713     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4714     if (V1.getSimpleValueType() != VT)
4715       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4716     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4717   }
4718
4719   // See if we can lower this build_vector to a INSERTPS.
4720   if (!Subtarget->hasSSE41())
4721     return SDValue();
4722
4723   SDValue V2 = Elt.getOperand(0);
4724   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4725     V1 = SDValue();
4726
4727   bool CanFold = true;
4728   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4729     if (Zeroable[i])
4730       continue;
4731
4732     SDValue Current = Op->getOperand(i);
4733     SDValue SrcVector = Current->getOperand(0);
4734     if (!V1.getNode())
4735       V1 = SrcVector;
4736     CanFold = SrcVector == V1 &&
4737       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4738   }
4739
4740   if (!CanFold)
4741     return SDValue();
4742
4743   assert(V1.getNode() && "Expected at least two non-zero elements!");
4744   if (V1.getSimpleValueType() != MVT::v4f32)
4745     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4746   if (V2.getSimpleValueType() != MVT::v4f32)
4747     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4748
4749   // Ok, we can emit an INSERTPS instruction.
4750   unsigned ZMask = Zeroable.to_ulong();
4751
4752   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4753   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4754   SDLoc DL(Op);
4755   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
4756                                DAG.getIntPtrConstant(InsertPSMask, DL));
4757   return DAG.getBitcast(VT, Result);
4758 }
4759
4760 /// Return a vector logical shift node.
4761 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4762                          unsigned NumBits, SelectionDAG &DAG,
4763                          const TargetLowering &TLI, SDLoc dl) {
4764   assert(VT.is128BitVector() && "Unknown type for VShift");
4765   MVT ShVT = MVT::v2i64;
4766   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4767   SrcOp = DAG.getBitcast(ShVT, SrcOp);
4768   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4769   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4770   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
4771   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4772 }
4773
4774 static SDValue
4775 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4776
4777   // Check if the scalar load can be widened into a vector load. And if
4778   // the address is "base + cst" see if the cst can be "absorbed" into
4779   // the shuffle mask.
4780   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4781     SDValue Ptr = LD->getBasePtr();
4782     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4783       return SDValue();
4784     EVT PVT = LD->getValueType(0);
4785     if (PVT != MVT::i32 && PVT != MVT::f32)
4786       return SDValue();
4787
4788     int FI = -1;
4789     int64_t Offset = 0;
4790     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4791       FI = FINode->getIndex();
4792       Offset = 0;
4793     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4794                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4795       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4796       Offset = Ptr.getConstantOperandVal(1);
4797       Ptr = Ptr.getOperand(0);
4798     } else {
4799       return SDValue();
4800     }
4801
4802     // FIXME: 256-bit vector instructions don't require a strict alignment,
4803     // improve this code to support it better.
4804     unsigned RequiredAlign = VT.getSizeInBits()/8;
4805     SDValue Chain = LD->getChain();
4806     // Make sure the stack object alignment is at least 16 or 32.
4807     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4808     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4809       if (MFI->isFixedObjectIndex(FI)) {
4810         // Can't change the alignment. FIXME: It's possible to compute
4811         // the exact stack offset and reference FI + adjust offset instead.
4812         // If someone *really* cares about this. That's the way to implement it.
4813         return SDValue();
4814       } else {
4815         MFI->setObjectAlignment(FI, RequiredAlign);
4816       }
4817     }
4818
4819     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4820     // Ptr + (Offset & ~15).
4821     if (Offset < 0)
4822       return SDValue();
4823     if ((Offset % RequiredAlign) & 3)
4824       return SDValue();
4825     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4826     if (StartOffset) {
4827       SDLoc DL(Ptr);
4828       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4829                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
4830     }
4831
4832     int EltNo = (Offset - StartOffset) >> 2;
4833     unsigned NumElems = VT.getVectorNumElements();
4834
4835     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4836     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4837                              LD->getPointerInfo().getWithOffset(StartOffset),
4838                              false, false, false, 0);
4839
4840     SmallVector<int, 8> Mask(NumElems, EltNo);
4841
4842     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4843   }
4844
4845   return SDValue();
4846 }
4847
4848 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4849 /// elements can be replaced by a single large load which has the same value as
4850 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4851 ///
4852 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4853 ///
4854 /// FIXME: we'd also like to handle the case where the last elements are zero
4855 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4856 /// There's even a handy isZeroNode for that purpose.
4857 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4858                                         SDLoc &DL, SelectionDAG &DAG,
4859                                         bool isAfterLegalize) {
4860   unsigned NumElems = Elts.size();
4861
4862   LoadSDNode *LDBase = nullptr;
4863   unsigned LastLoadedElt = -1U;
4864
4865   // For each element in the initializer, see if we've found a load or an undef.
4866   // If we don't find an initial load element, or later load elements are
4867   // non-consecutive, bail out.
4868   for (unsigned i = 0; i < NumElems; ++i) {
4869     SDValue Elt = Elts[i];
4870     // Look through a bitcast.
4871     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4872       Elt = Elt.getOperand(0);
4873     if (!Elt.getNode() ||
4874         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4875       return SDValue();
4876     if (!LDBase) {
4877       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4878         return SDValue();
4879       LDBase = cast<LoadSDNode>(Elt.getNode());
4880       LastLoadedElt = i;
4881       continue;
4882     }
4883     if (Elt.getOpcode() == ISD::UNDEF)
4884       continue;
4885
4886     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4887     EVT LdVT = Elt.getValueType();
4888     // Each loaded element must be the correct fractional portion of the
4889     // requested vector load.
4890     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4891       return SDValue();
4892     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4893       return SDValue();
4894     LastLoadedElt = i;
4895   }
4896
4897   // If we have found an entire vector of loads and undefs, then return a large
4898   // load of the entire vector width starting at the base pointer.  If we found
4899   // consecutive loads for the low half, generate a vzext_load node.
4900   if (LastLoadedElt == NumElems - 1) {
4901     assert(LDBase && "Did not find base load for merging consecutive loads");
4902     EVT EltVT = LDBase->getValueType(0);
4903     // Ensure that the input vector size for the merged loads matches the
4904     // cumulative size of the input elements.
4905     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4906       return SDValue();
4907
4908     if (isAfterLegalize &&
4909         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4910       return SDValue();
4911
4912     SDValue NewLd = SDValue();
4913
4914     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4915                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4916                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4917                         LDBase->getAlignment());
4918
4919     if (LDBase->hasAnyUseOfValue(1)) {
4920       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4921                                      SDValue(LDBase, 1),
4922                                      SDValue(NewLd.getNode(), 1));
4923       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4924       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4925                              SDValue(NewLd.getNode(), 1));
4926     }
4927
4928     return NewLd;
4929   }
4930
4931   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4932   //of a v4i32 / v4f32. It's probably worth generalizing.
4933   EVT EltVT = VT.getVectorElementType();
4934   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4935       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4936     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4937     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4938     SDValue ResNode =
4939         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4940                                 LDBase->getPointerInfo(),
4941                                 LDBase->getAlignment(),
4942                                 false/*isVolatile*/, true/*ReadMem*/,
4943                                 false/*WriteMem*/);
4944
4945     // Make sure the newly-created LOAD is in the same position as LDBase in
4946     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4947     // update uses of LDBase's output chain to use the TokenFactor.
4948     if (LDBase->hasAnyUseOfValue(1)) {
4949       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4950                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4951       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4952       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4953                              SDValue(ResNode.getNode(), 1));
4954     }
4955
4956     return DAG.getBitcast(VT, ResNode);
4957   }
4958   return SDValue();
4959 }
4960
4961 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4962 /// to generate a splat value for the following cases:
4963 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4964 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4965 /// a scalar load, or a constant.
4966 /// The VBROADCAST node is returned when a pattern is found,
4967 /// or SDValue() otherwise.
4968 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4969                                     SelectionDAG &DAG) {
4970   // VBROADCAST requires AVX.
4971   // TODO: Splats could be generated for non-AVX CPUs using SSE
4972   // instructions, but there's less potential gain for only 128-bit vectors.
4973   if (!Subtarget->hasAVX())
4974     return SDValue();
4975
4976   MVT VT = Op.getSimpleValueType();
4977   SDLoc dl(Op);
4978
4979   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4980          "Unsupported vector type for broadcast.");
4981
4982   SDValue Ld;
4983   bool ConstSplatVal;
4984
4985   switch (Op.getOpcode()) {
4986     default:
4987       // Unknown pattern found.
4988       return SDValue();
4989
4990     case ISD::BUILD_VECTOR: {
4991       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4992       BitVector UndefElements;
4993       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4994
4995       // We need a splat of a single value to use broadcast, and it doesn't
4996       // make any sense if the value is only in one element of the vector.
4997       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4998         return SDValue();
4999
5000       Ld = Splat;
5001       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5002                        Ld.getOpcode() == ISD::ConstantFP);
5003
5004       // Make sure that all of the users of a non-constant load are from the
5005       // BUILD_VECTOR node.
5006       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5007         return SDValue();
5008       break;
5009     }
5010
5011     case ISD::VECTOR_SHUFFLE: {
5012       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5013
5014       // Shuffles must have a splat mask where the first element is
5015       // broadcasted.
5016       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5017         return SDValue();
5018
5019       SDValue Sc = Op.getOperand(0);
5020       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5021           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5022
5023         if (!Subtarget->hasInt256())
5024           return SDValue();
5025
5026         // Use the register form of the broadcast instruction available on AVX2.
5027         if (VT.getSizeInBits() >= 256)
5028           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5029         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5030       }
5031
5032       Ld = Sc.getOperand(0);
5033       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5034                        Ld.getOpcode() == ISD::ConstantFP);
5035
5036       // The scalar_to_vector node and the suspected
5037       // load node must have exactly one user.
5038       // Constants may have multiple users.
5039
5040       // AVX-512 has register version of the broadcast
5041       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5042         Ld.getValueType().getSizeInBits() >= 32;
5043       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5044           !hasRegVer))
5045         return SDValue();
5046       break;
5047     }
5048   }
5049
5050   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5051   bool IsGE256 = (VT.getSizeInBits() >= 256);
5052
5053   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5054   // instruction to save 8 or more bytes of constant pool data.
5055   // TODO: If multiple splats are generated to load the same constant,
5056   // it may be detrimental to overall size. There needs to be a way to detect
5057   // that condition to know if this is truly a size win.
5058   const Function *F = DAG.getMachineFunction().getFunction();
5059   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
5060
5061   // Handle broadcasting a single constant scalar from the constant pool
5062   // into a vector.
5063   // On Sandybridge (no AVX2), it is still better to load a constant vector
5064   // from the constant pool and not to broadcast it from a scalar.
5065   // But override that restriction when optimizing for size.
5066   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5067   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5068     EVT CVT = Ld.getValueType();
5069     assert(!CVT.isVector() && "Must not broadcast a vector type");
5070
5071     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5072     // For size optimization, also splat v2f64 and v2i64, and for size opt
5073     // with AVX2, also splat i8 and i16.
5074     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5075     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5076         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5077       const Constant *C = nullptr;
5078       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5079         C = CI->getConstantIntValue();
5080       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5081         C = CF->getConstantFPValue();
5082
5083       assert(C && "Invalid constant type");
5084
5085       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5086       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
5087       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5088       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5089                        MachinePointerInfo::getConstantPool(),
5090                        false, false, false, Alignment);
5091
5092       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5093     }
5094   }
5095
5096   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5097
5098   // Handle AVX2 in-register broadcasts.
5099   if (!IsLoad && Subtarget->hasInt256() &&
5100       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5101     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5102
5103   // The scalar source must be a normal load.
5104   if (!IsLoad)
5105     return SDValue();
5106
5107   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5108       (Subtarget->hasVLX() && ScalarSize == 64))
5109     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5110
5111   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5112   // double since there is no vbroadcastsd xmm
5113   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5114     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5115       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5116   }
5117
5118   // Unsupported broadcast.
5119   return SDValue();
5120 }
5121
5122 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5123 /// underlying vector and index.
5124 ///
5125 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5126 /// index.
5127 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5128                                          SDValue ExtIdx) {
5129   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5130   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5131     return Idx;
5132
5133   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5134   // lowered this:
5135   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5136   // to:
5137   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5138   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5139   //                           undef)
5140   //                       Constant<0>)
5141   // In this case the vector is the extract_subvector expression and the index
5142   // is 2, as specified by the shuffle.
5143   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5144   SDValue ShuffleVec = SVOp->getOperand(0);
5145   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5146   assert(ShuffleVecVT.getVectorElementType() ==
5147          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5148
5149   int ShuffleIdx = SVOp->getMaskElt(Idx);
5150   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5151     ExtractedFromVec = ShuffleVec;
5152     return ShuffleIdx;
5153   }
5154   return Idx;
5155 }
5156
5157 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5158   MVT VT = Op.getSimpleValueType();
5159
5160   // Skip if insert_vec_elt is not supported.
5161   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5162   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5163     return SDValue();
5164
5165   SDLoc DL(Op);
5166   unsigned NumElems = Op.getNumOperands();
5167
5168   SDValue VecIn1;
5169   SDValue VecIn2;
5170   SmallVector<unsigned, 4> InsertIndices;
5171   SmallVector<int, 8> Mask(NumElems, -1);
5172
5173   for (unsigned i = 0; i != NumElems; ++i) {
5174     unsigned Opc = Op.getOperand(i).getOpcode();
5175
5176     if (Opc == ISD::UNDEF)
5177       continue;
5178
5179     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5180       // Quit if more than 1 elements need inserting.
5181       if (InsertIndices.size() > 1)
5182         return SDValue();
5183
5184       InsertIndices.push_back(i);
5185       continue;
5186     }
5187
5188     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5189     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5190     // Quit if non-constant index.
5191     if (!isa<ConstantSDNode>(ExtIdx))
5192       return SDValue();
5193     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5194
5195     // Quit if extracted from vector of different type.
5196     if (ExtractedFromVec.getValueType() != VT)
5197       return SDValue();
5198
5199     if (!VecIn1.getNode())
5200       VecIn1 = ExtractedFromVec;
5201     else if (VecIn1 != ExtractedFromVec) {
5202       if (!VecIn2.getNode())
5203         VecIn2 = ExtractedFromVec;
5204       else if (VecIn2 != ExtractedFromVec)
5205         // Quit if more than 2 vectors to shuffle
5206         return SDValue();
5207     }
5208
5209     if (ExtractedFromVec == VecIn1)
5210       Mask[i] = Idx;
5211     else if (ExtractedFromVec == VecIn2)
5212       Mask[i] = Idx + NumElems;
5213   }
5214
5215   if (!VecIn1.getNode())
5216     return SDValue();
5217
5218   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5219   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5220   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5221     unsigned Idx = InsertIndices[i];
5222     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5223                      DAG.getIntPtrConstant(Idx, DL));
5224   }
5225
5226   return NV;
5227 }
5228
5229 static SDValue ConvertI1VectorToInterger(SDValue Op, SelectionDAG &DAG) {
5230   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5231          Op.getScalarValueSizeInBits() == 1 &&
5232          "Can not convert non-constant vector");
5233   uint64_t Immediate = 0;
5234   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5235     SDValue In = Op.getOperand(idx);
5236     if (In.getOpcode() != ISD::UNDEF)
5237       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5238   }
5239   SDLoc dl(Op);
5240   MVT VT =
5241    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5242   return DAG.getConstant(Immediate, dl, VT);
5243 }
5244 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5245 SDValue
5246 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5247
5248   MVT VT = Op.getSimpleValueType();
5249   assert((VT.getVectorElementType() == MVT::i1) &&
5250          "Unexpected type in LowerBUILD_VECTORvXi1!");
5251
5252   SDLoc dl(Op);
5253   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5254     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5255     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5256     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5257   }
5258
5259   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5260     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5261     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5262     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5263   }
5264
5265   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5266     SDValue Imm = ConvertI1VectorToInterger(Op, DAG);
5267     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5268       return DAG.getBitcast(VT, Imm);
5269     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5270     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5271                         DAG.getIntPtrConstant(0, dl));
5272   }
5273
5274   // Vector has one or more non-const elements
5275   uint64_t Immediate = 0;
5276   SmallVector<unsigned, 16> NonConstIdx;
5277   bool IsSplat = true;
5278   bool HasConstElts = false;
5279   int SplatIdx = -1;
5280   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5281     SDValue In = Op.getOperand(idx);
5282     if (In.getOpcode() == ISD::UNDEF)
5283       continue;
5284     if (!isa<ConstantSDNode>(In))
5285       NonConstIdx.push_back(idx);
5286     else {
5287       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5288       HasConstElts = true;
5289     }
5290     if (SplatIdx == -1)
5291       SplatIdx = idx;
5292     else if (In != Op.getOperand(SplatIdx))
5293       IsSplat = false;
5294   }
5295
5296   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5297   if (IsSplat)
5298     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5299                        DAG.getConstant(1, dl, VT),
5300                        DAG.getConstant(0, dl, VT));
5301
5302   // insert elements one by one
5303   SDValue DstVec;
5304   SDValue Imm;
5305   if (Immediate) {
5306     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5307     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5308   }
5309   else if (HasConstElts)
5310     Imm = DAG.getConstant(0, dl, VT);
5311   else
5312     Imm = DAG.getUNDEF(VT);
5313   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5314     DstVec = DAG.getBitcast(VT, Imm);
5315   else {
5316     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5317     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5318                          DAG.getIntPtrConstant(0, dl));
5319   }
5320
5321   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5322     unsigned InsertIdx = NonConstIdx[i];
5323     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5324                          Op.getOperand(InsertIdx),
5325                          DAG.getIntPtrConstant(InsertIdx, dl));
5326   }
5327   return DstVec;
5328 }
5329
5330 /// \brief Return true if \p N implements a horizontal binop and return the
5331 /// operands for the horizontal binop into V0 and V1.
5332 ///
5333 /// This is a helper function of LowerToHorizontalOp().
5334 /// This function checks that the build_vector \p N in input implements a
5335 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5336 /// operation to match.
5337 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5338 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5339 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5340 /// arithmetic sub.
5341 ///
5342 /// This function only analyzes elements of \p N whose indices are
5343 /// in range [BaseIdx, LastIdx).
5344 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5345                               SelectionDAG &DAG,
5346                               unsigned BaseIdx, unsigned LastIdx,
5347                               SDValue &V0, SDValue &V1) {
5348   EVT VT = N->getValueType(0);
5349
5350   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5351   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5352          "Invalid Vector in input!");
5353
5354   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5355   bool CanFold = true;
5356   unsigned ExpectedVExtractIdx = BaseIdx;
5357   unsigned NumElts = LastIdx - BaseIdx;
5358   V0 = DAG.getUNDEF(VT);
5359   V1 = DAG.getUNDEF(VT);
5360
5361   // Check if N implements a horizontal binop.
5362   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5363     SDValue Op = N->getOperand(i + BaseIdx);
5364
5365     // Skip UNDEFs.
5366     if (Op->getOpcode() == ISD::UNDEF) {
5367       // Update the expected vector extract index.
5368       if (i * 2 == NumElts)
5369         ExpectedVExtractIdx = BaseIdx;
5370       ExpectedVExtractIdx += 2;
5371       continue;
5372     }
5373
5374     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5375
5376     if (!CanFold)
5377       break;
5378
5379     SDValue Op0 = Op.getOperand(0);
5380     SDValue Op1 = Op.getOperand(1);
5381
5382     // Try to match the following pattern:
5383     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5384     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5385         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5386         Op0.getOperand(0) == Op1.getOperand(0) &&
5387         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5388         isa<ConstantSDNode>(Op1.getOperand(1)));
5389     if (!CanFold)
5390       break;
5391
5392     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5393     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5394
5395     if (i * 2 < NumElts) {
5396       if (V0.getOpcode() == ISD::UNDEF) {
5397         V0 = Op0.getOperand(0);
5398         if (V0.getValueType() != VT)
5399           return false;
5400       }
5401     } else {
5402       if (V1.getOpcode() == ISD::UNDEF) {
5403         V1 = Op0.getOperand(0);
5404         if (V1.getValueType() != VT)
5405           return false;
5406       }
5407       if (i * 2 == NumElts)
5408         ExpectedVExtractIdx = BaseIdx;
5409     }
5410
5411     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5412     if (I0 == ExpectedVExtractIdx)
5413       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5414     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5415       // Try to match the following dag sequence:
5416       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5417       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5418     } else
5419       CanFold = false;
5420
5421     ExpectedVExtractIdx += 2;
5422   }
5423
5424   return CanFold;
5425 }
5426
5427 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5428 /// a concat_vector.
5429 ///
5430 /// This is a helper function of LowerToHorizontalOp().
5431 /// This function expects two 256-bit vectors called V0 and V1.
5432 /// At first, each vector is split into two separate 128-bit vectors.
5433 /// Then, the resulting 128-bit vectors are used to implement two
5434 /// horizontal binary operations.
5435 ///
5436 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5437 ///
5438 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5439 /// the two new horizontal binop.
5440 /// When Mode is set, the first horizontal binop dag node would take as input
5441 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5442 /// horizontal binop dag node would take as input the lower 128-bit of V1
5443 /// and the upper 128-bit of V1.
5444 ///   Example:
5445 ///     HADD V0_LO, V0_HI
5446 ///     HADD V1_LO, V1_HI
5447 ///
5448 /// Otherwise, the first horizontal binop dag node takes as input the lower
5449 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5450 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5451 ///   Example:
5452 ///     HADD V0_LO, V1_LO
5453 ///     HADD V0_HI, V1_HI
5454 ///
5455 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5456 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5457 /// the upper 128-bits of the result.
5458 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5459                                      SDLoc DL, SelectionDAG &DAG,
5460                                      unsigned X86Opcode, bool Mode,
5461                                      bool isUndefLO, bool isUndefHI) {
5462   EVT VT = V0.getValueType();
5463   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5464          "Invalid nodes in input!");
5465
5466   unsigned NumElts = VT.getVectorNumElements();
5467   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5468   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5469   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5470   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5471   EVT NewVT = V0_LO.getValueType();
5472
5473   SDValue LO = DAG.getUNDEF(NewVT);
5474   SDValue HI = DAG.getUNDEF(NewVT);
5475
5476   if (Mode) {
5477     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5478     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5479       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5480     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5481       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5482   } else {
5483     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5484     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5485                        V1_LO->getOpcode() != ISD::UNDEF))
5486       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5487
5488     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5489                        V1_HI->getOpcode() != ISD::UNDEF))
5490       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5491   }
5492
5493   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5494 }
5495
5496 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5497 /// node.
5498 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5499                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5500   EVT VT = BV->getValueType(0);
5501   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5502       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5503     return SDValue();
5504
5505   SDLoc DL(BV);
5506   unsigned NumElts = VT.getVectorNumElements();
5507   SDValue InVec0 = DAG.getUNDEF(VT);
5508   SDValue InVec1 = DAG.getUNDEF(VT);
5509
5510   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5511           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5512
5513   // Odd-numbered elements in the input build vector are obtained from
5514   // adding two integer/float elements.
5515   // Even-numbered elements in the input build vector are obtained from
5516   // subtracting two integer/float elements.
5517   unsigned ExpectedOpcode = ISD::FSUB;
5518   unsigned NextExpectedOpcode = ISD::FADD;
5519   bool AddFound = false;
5520   bool SubFound = false;
5521
5522   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5523     SDValue Op = BV->getOperand(i);
5524
5525     // Skip 'undef' values.
5526     unsigned Opcode = Op.getOpcode();
5527     if (Opcode == ISD::UNDEF) {
5528       std::swap(ExpectedOpcode, NextExpectedOpcode);
5529       continue;
5530     }
5531
5532     // Early exit if we found an unexpected opcode.
5533     if (Opcode != ExpectedOpcode)
5534       return SDValue();
5535
5536     SDValue Op0 = Op.getOperand(0);
5537     SDValue Op1 = Op.getOperand(1);
5538
5539     // Try to match the following pattern:
5540     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5541     // Early exit if we cannot match that sequence.
5542     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5543         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5544         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5545         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5546         Op0.getOperand(1) != Op1.getOperand(1))
5547       return SDValue();
5548
5549     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5550     if (I0 != i)
5551       return SDValue();
5552
5553     // We found a valid add/sub node. Update the information accordingly.
5554     if (i & 1)
5555       AddFound = true;
5556     else
5557       SubFound = true;
5558
5559     // Update InVec0 and InVec1.
5560     if (InVec0.getOpcode() == ISD::UNDEF) {
5561       InVec0 = Op0.getOperand(0);
5562       if (InVec0.getValueType() != VT)
5563         return SDValue();
5564     }
5565     if (InVec1.getOpcode() == ISD::UNDEF) {
5566       InVec1 = Op1.getOperand(0);
5567       if (InVec1.getValueType() != VT)
5568         return SDValue();
5569     }
5570
5571     // Make sure that operands in input to each add/sub node always
5572     // come from a same pair of vectors.
5573     if (InVec0 != Op0.getOperand(0)) {
5574       if (ExpectedOpcode == ISD::FSUB)
5575         return SDValue();
5576
5577       // FADD is commutable. Try to commute the operands
5578       // and then test again.
5579       std::swap(Op0, Op1);
5580       if (InVec0 != Op0.getOperand(0))
5581         return SDValue();
5582     }
5583
5584     if (InVec1 != Op1.getOperand(0))
5585       return SDValue();
5586
5587     // Update the pair of expected opcodes.
5588     std::swap(ExpectedOpcode, NextExpectedOpcode);
5589   }
5590
5591   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5592   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5593       InVec1.getOpcode() != ISD::UNDEF)
5594     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5595
5596   return SDValue();
5597 }
5598
5599 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5600 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5601                                    const X86Subtarget *Subtarget,
5602                                    SelectionDAG &DAG) {
5603   EVT VT = BV->getValueType(0);
5604   unsigned NumElts = VT.getVectorNumElements();
5605   unsigned NumUndefsLO = 0;
5606   unsigned NumUndefsHI = 0;
5607   unsigned Half = NumElts/2;
5608
5609   // Count the number of UNDEF operands in the build_vector in input.
5610   for (unsigned i = 0, e = Half; i != e; ++i)
5611     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5612       NumUndefsLO++;
5613
5614   for (unsigned i = Half, e = NumElts; i != e; ++i)
5615     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5616       NumUndefsHI++;
5617
5618   // Early exit if this is either a build_vector of all UNDEFs or all the
5619   // operands but one are UNDEF.
5620   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5621     return SDValue();
5622
5623   SDLoc DL(BV);
5624   SDValue InVec0, InVec1;
5625   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5626     // Try to match an SSE3 float HADD/HSUB.
5627     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5628       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5629
5630     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5631       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5632   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5633     // Try to match an SSSE3 integer HADD/HSUB.
5634     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5635       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5636
5637     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5638       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5639   }
5640
5641   if (!Subtarget->hasAVX())
5642     return SDValue();
5643
5644   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5645     // Try to match an AVX horizontal add/sub of packed single/double
5646     // precision floating point values from 256-bit vectors.
5647     SDValue InVec2, InVec3;
5648     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5649         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5650         ((InVec0.getOpcode() == ISD::UNDEF ||
5651           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5652         ((InVec1.getOpcode() == ISD::UNDEF ||
5653           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5654       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5655
5656     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5657         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5658         ((InVec0.getOpcode() == ISD::UNDEF ||
5659           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5660         ((InVec1.getOpcode() == ISD::UNDEF ||
5661           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5662       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5663   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5664     // Try to match an AVX2 horizontal add/sub of signed integers.
5665     SDValue InVec2, InVec3;
5666     unsigned X86Opcode;
5667     bool CanFold = true;
5668
5669     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5670         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5671         ((InVec0.getOpcode() == ISD::UNDEF ||
5672           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5673         ((InVec1.getOpcode() == ISD::UNDEF ||
5674           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5675       X86Opcode = X86ISD::HADD;
5676     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5677         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5678         ((InVec0.getOpcode() == ISD::UNDEF ||
5679           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5680         ((InVec1.getOpcode() == ISD::UNDEF ||
5681           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5682       X86Opcode = X86ISD::HSUB;
5683     else
5684       CanFold = false;
5685
5686     if (CanFold) {
5687       // Fold this build_vector into a single horizontal add/sub.
5688       // Do this only if the target has AVX2.
5689       if (Subtarget->hasAVX2())
5690         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5691
5692       // Do not try to expand this build_vector into a pair of horizontal
5693       // add/sub if we can emit a pair of scalar add/sub.
5694       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5695         return SDValue();
5696
5697       // Convert this build_vector into a pair of horizontal binop followed by
5698       // a concat vector.
5699       bool isUndefLO = NumUndefsLO == Half;
5700       bool isUndefHI = NumUndefsHI == Half;
5701       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5702                                    isUndefLO, isUndefHI);
5703     }
5704   }
5705
5706   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5707        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5708     unsigned X86Opcode;
5709     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5710       X86Opcode = X86ISD::HADD;
5711     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5712       X86Opcode = X86ISD::HSUB;
5713     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5714       X86Opcode = X86ISD::FHADD;
5715     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5716       X86Opcode = X86ISD::FHSUB;
5717     else
5718       return SDValue();
5719
5720     // Don't try to expand this build_vector into a pair of horizontal add/sub
5721     // if we can simply emit a pair of scalar add/sub.
5722     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5723       return SDValue();
5724
5725     // Convert this build_vector into two horizontal add/sub followed by
5726     // a concat vector.
5727     bool isUndefLO = NumUndefsLO == Half;
5728     bool isUndefHI = NumUndefsHI == Half;
5729     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5730                                  isUndefLO, isUndefHI);
5731   }
5732
5733   return SDValue();
5734 }
5735
5736 SDValue
5737 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5738   SDLoc dl(Op);
5739
5740   MVT VT = Op.getSimpleValueType();
5741   MVT ExtVT = VT.getVectorElementType();
5742   unsigned NumElems = Op.getNumOperands();
5743
5744   // Generate vectors for predicate vectors.
5745   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5746     return LowerBUILD_VECTORvXi1(Op, DAG);
5747
5748   // Vectors containing all zeros can be matched by pxor and xorps later
5749   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5750     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5751     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5752     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5753       return Op;
5754
5755     return getZeroVector(VT, Subtarget, DAG, dl);
5756   }
5757
5758   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5759   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5760   // vpcmpeqd on 256-bit vectors.
5761   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5762     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5763       return Op;
5764
5765     if (!VT.is512BitVector())
5766       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5767   }
5768
5769   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
5770   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
5771     return AddSub;
5772   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
5773     return HorizontalOp;
5774   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
5775     return Broadcast;
5776
5777   unsigned EVTBits = ExtVT.getSizeInBits();
5778
5779   unsigned NumZero  = 0;
5780   unsigned NumNonZero = 0;
5781   unsigned NonZeros = 0;
5782   bool IsAllConstants = true;
5783   SmallSet<SDValue, 8> Values;
5784   for (unsigned i = 0; i < NumElems; ++i) {
5785     SDValue Elt = Op.getOperand(i);
5786     if (Elt.getOpcode() == ISD::UNDEF)
5787       continue;
5788     Values.insert(Elt);
5789     if (Elt.getOpcode() != ISD::Constant &&
5790         Elt.getOpcode() != ISD::ConstantFP)
5791       IsAllConstants = false;
5792     if (X86::isZeroNode(Elt))
5793       NumZero++;
5794     else {
5795       NonZeros |= (1 << i);
5796       NumNonZero++;
5797     }
5798   }
5799
5800   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5801   if (NumNonZero == 0)
5802     return DAG.getUNDEF(VT);
5803
5804   // Special case for single non-zero, non-undef, element.
5805   if (NumNonZero == 1) {
5806     unsigned Idx = countTrailingZeros(NonZeros);
5807     SDValue Item = Op.getOperand(Idx);
5808
5809     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5810     // the value are obviously zero, truncate the value to i32 and do the
5811     // insertion that way.  Only do this if the value is non-constant or if the
5812     // value is a constant being inserted into element 0.  It is cheaper to do
5813     // a constant pool load than it is to do a movd + shuffle.
5814     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5815         (!IsAllConstants || Idx == 0)) {
5816       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5817         // Handle SSE only.
5818         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5819         EVT VecVT = MVT::v4i32;
5820
5821         // Truncate the value (which may itself be a constant) to i32, and
5822         // convert it to a vector with movd (S2V+shuffle to zero extend).
5823         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5824         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5825         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
5826                                       Item, Idx * 2, true, Subtarget, DAG));
5827       }
5828     }
5829
5830     // If we have a constant or non-constant insertion into the low element of
5831     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5832     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5833     // depending on what the source datatype is.
5834     if (Idx == 0) {
5835       if (NumZero == 0)
5836         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5837
5838       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5839           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5840         if (VT.is512BitVector()) {
5841           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5842           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5843                              Item, DAG.getIntPtrConstant(0, dl));
5844         }
5845         assert((VT.is128BitVector() || VT.is256BitVector()) &&
5846                "Expected an SSE value type!");
5847         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5848         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5849         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5850       }
5851
5852       // We can't directly insert an i8 or i16 into a vector, so zero extend
5853       // it to i32 first.
5854       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5855         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5856         if (VT.is256BitVector()) {
5857           if (Subtarget->hasAVX()) {
5858             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
5859             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5860           } else {
5861             // Without AVX, we need to extend to a 128-bit vector and then
5862             // insert into the 256-bit vector.
5863             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5864             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5865             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5866           }
5867         } else {
5868           assert(VT.is128BitVector() && "Expected an SSE value type!");
5869           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5870           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5871         }
5872         return DAG.getBitcast(VT, Item);
5873       }
5874     }
5875
5876     // Is it a vector logical left shift?
5877     if (NumElems == 2 && Idx == 1 &&
5878         X86::isZeroNode(Op.getOperand(0)) &&
5879         !X86::isZeroNode(Op.getOperand(1))) {
5880       unsigned NumBits = VT.getSizeInBits();
5881       return getVShift(true, VT,
5882                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5883                                    VT, Op.getOperand(1)),
5884                        NumBits/2, DAG, *this, dl);
5885     }
5886
5887     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5888       return SDValue();
5889
5890     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5891     // is a non-constant being inserted into an element other than the low one,
5892     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5893     // movd/movss) to move this into the low element, then shuffle it into
5894     // place.
5895     if (EVTBits == 32) {
5896       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5897       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5898     }
5899   }
5900
5901   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5902   if (Values.size() == 1) {
5903     if (EVTBits == 32) {
5904       // Instead of a shuffle like this:
5905       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5906       // Check if it's possible to issue this instead.
5907       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5908       unsigned Idx = countTrailingZeros(NonZeros);
5909       SDValue Item = Op.getOperand(Idx);
5910       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5911         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5912     }
5913     return SDValue();
5914   }
5915
5916   // A vector full of immediates; various special cases are already
5917   // handled, so this is best done with a single constant-pool load.
5918   if (IsAllConstants)
5919     return SDValue();
5920
5921   // For AVX-length vectors, see if we can use a vector load to get all of the
5922   // elements, otherwise build the individual 128-bit pieces and use
5923   // shuffles to put them in place.
5924   if (VT.is256BitVector() || VT.is512BitVector()) {
5925     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5926
5927     // Check for a build vector of consecutive loads.
5928     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5929       return LD;
5930
5931     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5932
5933     // Build both the lower and upper subvector.
5934     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5935                                 makeArrayRef(&V[0], NumElems/2));
5936     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5937                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5938
5939     // Recreate the wider vector with the lower and upper part.
5940     if (VT.is256BitVector())
5941       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5942     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5943   }
5944
5945   // Let legalizer expand 2-wide build_vectors.
5946   if (EVTBits == 64) {
5947     if (NumNonZero == 1) {
5948       // One half is zero or undef.
5949       unsigned Idx = countTrailingZeros(NonZeros);
5950       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5951                                  Op.getOperand(Idx));
5952       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5953     }
5954     return SDValue();
5955   }
5956
5957   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5958   if (EVTBits == 8 && NumElems == 16)
5959     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5960                                         Subtarget, *this))
5961       return V;
5962
5963   if (EVTBits == 16 && NumElems == 8)
5964     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5965                                       Subtarget, *this))
5966       return V;
5967
5968   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5969   if (EVTBits == 32 && NumElems == 4)
5970     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
5971       return V;
5972
5973   // If element VT is == 32 bits, turn it into a number of shuffles.
5974   SmallVector<SDValue, 8> V(NumElems);
5975   if (NumElems == 4 && NumZero > 0) {
5976     for (unsigned i = 0; i < 4; ++i) {
5977       bool isZero = !(NonZeros & (1 << i));
5978       if (isZero)
5979         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5980       else
5981         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5982     }
5983
5984     for (unsigned i = 0; i < 2; ++i) {
5985       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5986         default: break;
5987         case 0:
5988           V[i] = V[i*2];  // Must be a zero vector.
5989           break;
5990         case 1:
5991           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5992           break;
5993         case 2:
5994           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5995           break;
5996         case 3:
5997           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5998           break;
5999       }
6000     }
6001
6002     bool Reverse1 = (NonZeros & 0x3) == 2;
6003     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6004     int MaskVec[] = {
6005       Reverse1 ? 1 : 0,
6006       Reverse1 ? 0 : 1,
6007       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6008       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6009     };
6010     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6011   }
6012
6013   if (Values.size() > 1 && VT.is128BitVector()) {
6014     // Check for a build vector of consecutive loads.
6015     for (unsigned i = 0; i < NumElems; ++i)
6016       V[i] = Op.getOperand(i);
6017
6018     // Check for elements which are consecutive loads.
6019     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6020       return LD;
6021
6022     // Check for a build vector from mostly shuffle plus few inserting.
6023     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6024       return Sh;
6025
6026     // For SSE 4.1, use insertps to put the high elements into the low element.
6027     if (Subtarget->hasSSE41()) {
6028       SDValue Result;
6029       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6030         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6031       else
6032         Result = DAG.getUNDEF(VT);
6033
6034       for (unsigned i = 1; i < NumElems; ++i) {
6035         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6036         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6037                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6038       }
6039       return Result;
6040     }
6041
6042     // Otherwise, expand into a number of unpckl*, start by extending each of
6043     // our (non-undef) elements to the full vector width with the element in the
6044     // bottom slot of the vector (which generates no code for SSE).
6045     for (unsigned i = 0; i < NumElems; ++i) {
6046       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6047         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6048       else
6049         V[i] = DAG.getUNDEF(VT);
6050     }
6051
6052     // Next, we iteratively mix elements, e.g. for v4f32:
6053     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6054     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6055     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6056     unsigned EltStride = NumElems >> 1;
6057     while (EltStride != 0) {
6058       for (unsigned i = 0; i < EltStride; ++i) {
6059         // If V[i+EltStride] is undef and this is the first round of mixing,
6060         // then it is safe to just drop this shuffle: V[i] is already in the
6061         // right place, the one element (since it's the first round) being
6062         // inserted as undef can be dropped.  This isn't safe for successive
6063         // rounds because they will permute elements within both vectors.
6064         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6065             EltStride == NumElems/2)
6066           continue;
6067
6068         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6069       }
6070       EltStride >>= 1;
6071     }
6072     return V[0];
6073   }
6074   return SDValue();
6075 }
6076
6077 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
6078 // to create 256-bit vectors from two other 128-bit ones.
6079 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6080   SDLoc dl(Op);
6081   MVT ResVT = Op.getSimpleValueType();
6082
6083   assert((ResVT.is256BitVector() ||
6084           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6085
6086   SDValue V1 = Op.getOperand(0);
6087   SDValue V2 = Op.getOperand(1);
6088   unsigned NumElems = ResVT.getVectorNumElements();
6089   if (ResVT.is256BitVector())
6090     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6091
6092   if (Op.getNumOperands() == 4) {
6093     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6094                                 ResVT.getVectorNumElements()/2);
6095     SDValue V3 = Op.getOperand(2);
6096     SDValue V4 = Op.getOperand(3);
6097     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6098       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6099   }
6100   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6101 }
6102
6103 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6104                                        const X86Subtarget *Subtarget,
6105                                        SelectionDAG & DAG) {
6106   SDLoc dl(Op);
6107   MVT ResVT = Op.getSimpleValueType();
6108   unsigned NumOfOperands = Op.getNumOperands();
6109
6110   assert(isPowerOf2_32(NumOfOperands) &&
6111          "Unexpected number of operands in CONCAT_VECTORS");
6112
6113   if (NumOfOperands > 2) {
6114     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6115                                   ResVT.getVectorNumElements()/2);
6116     SmallVector<SDValue, 2> Ops;
6117     for (unsigned i = 0; i < NumOfOperands/2; i++)
6118       Ops.push_back(Op.getOperand(i));
6119     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6120     Ops.clear();
6121     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6122       Ops.push_back(Op.getOperand(i));
6123     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6124     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6125   }
6126
6127   SDValue V1 = Op.getOperand(0);
6128   SDValue V2 = Op.getOperand(1);
6129   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6130   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6131
6132   if (IsZeroV1 && IsZeroV2)
6133     return getZeroVector(ResVT, Subtarget, DAG, dl);
6134
6135   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6136   SDValue Undef = DAG.getUNDEF(ResVT);
6137   unsigned NumElems = ResVT.getVectorNumElements();
6138   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6139
6140   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6141   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6142   if (IsZeroV1)
6143     return V2;
6144
6145   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6146   // Zero the upper bits of V1
6147   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6148   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6149   if (IsZeroV2)
6150     return V1;
6151   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6152 }
6153
6154 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6155                                    const X86Subtarget *Subtarget,
6156                                    SelectionDAG &DAG) {
6157   MVT VT = Op.getSimpleValueType();
6158   if (VT.getVectorElementType() == MVT::i1)
6159     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6160
6161   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6162          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6163           Op.getNumOperands() == 4)));
6164
6165   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6166   // from two other 128-bit ones.
6167
6168   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6169   return LowerAVXCONCAT_VECTORS(Op, DAG);
6170 }
6171
6172
6173 //===----------------------------------------------------------------------===//
6174 // Vector shuffle lowering
6175 //
6176 // This is an experimental code path for lowering vector shuffles on x86. It is
6177 // designed to handle arbitrary vector shuffles and blends, gracefully
6178 // degrading performance as necessary. It works hard to recognize idiomatic
6179 // shuffles and lower them to optimal instruction patterns without leaving
6180 // a framework that allows reasonably efficient handling of all vector shuffle
6181 // patterns.
6182 //===----------------------------------------------------------------------===//
6183
6184 /// \brief Tiny helper function to identify a no-op mask.
6185 ///
6186 /// This is a somewhat boring predicate function. It checks whether the mask
6187 /// array input, which is assumed to be a single-input shuffle mask of the kind
6188 /// used by the X86 shuffle instructions (not a fully general
6189 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6190 /// in-place shuffle are 'no-op's.
6191 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6192   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6193     if (Mask[i] != -1 && Mask[i] != i)
6194       return false;
6195   return true;
6196 }
6197
6198 /// \brief Helper function to classify a mask as a single-input mask.
6199 ///
6200 /// This isn't a generic single-input test because in the vector shuffle
6201 /// lowering we canonicalize single inputs to be the first input operand. This
6202 /// means we can more quickly test for a single input by only checking whether
6203 /// an input from the second operand exists. We also assume that the size of
6204 /// mask corresponds to the size of the input vectors which isn't true in the
6205 /// fully general case.
6206 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6207   for (int M : Mask)
6208     if (M >= (int)Mask.size())
6209       return false;
6210   return true;
6211 }
6212
6213 /// \brief Test whether there are elements crossing 128-bit lanes in this
6214 /// shuffle mask.
6215 ///
6216 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6217 /// and we routinely test for these.
6218 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6219   int LaneSize = 128 / VT.getScalarSizeInBits();
6220   int Size = Mask.size();
6221   for (int i = 0; i < Size; ++i)
6222     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6223       return true;
6224   return false;
6225 }
6226
6227 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6228 ///
6229 /// This checks a shuffle mask to see if it is performing the same
6230 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6231 /// that it is also not lane-crossing. It may however involve a blend from the
6232 /// same lane of a second vector.
6233 ///
6234 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6235 /// non-trivial to compute in the face of undef lanes. The representation is
6236 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6237 /// entries from both V1 and V2 inputs to the wider mask.
6238 static bool
6239 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6240                                 SmallVectorImpl<int> &RepeatedMask) {
6241   int LaneSize = 128 / VT.getScalarSizeInBits();
6242   RepeatedMask.resize(LaneSize, -1);
6243   int Size = Mask.size();
6244   for (int i = 0; i < Size; ++i) {
6245     if (Mask[i] < 0)
6246       continue;
6247     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6248       // This entry crosses lanes, so there is no way to model this shuffle.
6249       return false;
6250
6251     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6252     if (RepeatedMask[i % LaneSize] == -1)
6253       // This is the first non-undef entry in this slot of a 128-bit lane.
6254       RepeatedMask[i % LaneSize] =
6255           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6256     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6257       // Found a mismatch with the repeated mask.
6258       return false;
6259   }
6260   return true;
6261 }
6262
6263 /// \brief Test whether a shuffle mask is equivalent within each 256-bit lane.
6264 ///
6265 /// This checks a shuffle mask to see if it is performing the same
6266 /// 256-bit lane-relative shuffle in each 256-bit lane. This trivially implies
6267 /// that it is also not lane-crossing. It may however involve a blend from the
6268 /// same lane of a second vector.
6269 ///
6270 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6271 /// non-trivial to compute in the face of undef lanes. The representation is
6272 /// *not* suitable for use with existing 256-bit shuffles as it will contain
6273 /// entries from both V1 and V2 inputs to the wider mask.
6274 static bool
6275 is256BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6276                                 SmallVectorImpl<int> &RepeatedMask) {
6277   int LaneSize = 256 / VT.getScalarSizeInBits();
6278   RepeatedMask.resize(LaneSize, -1);
6279   int Size = Mask.size();
6280   for (int i = 0; i < Size; ++i) {
6281     if (Mask[i] < 0)
6282       continue;
6283     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6284       // This entry crosses lanes, so there is no way to model this shuffle.
6285       return false;
6286
6287     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6288     if (RepeatedMask[i % LaneSize] == -1)
6289       // This is the first non-undef entry in this slot of a 256-bit lane.
6290       RepeatedMask[i % LaneSize] =
6291           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6292     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6293       // Found a mismatch with the repeated mask.
6294       return false;
6295   }
6296   return true;
6297 }
6298
6299 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6300 /// arguments.
6301 ///
6302 /// This is a fast way to test a shuffle mask against a fixed pattern:
6303 ///
6304 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6305 ///
6306 /// It returns true if the mask is exactly as wide as the argument list, and
6307 /// each element of the mask is either -1 (signifying undef) or the value given
6308 /// in the argument.
6309 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6310                                 ArrayRef<int> ExpectedMask) {
6311   if (Mask.size() != ExpectedMask.size())
6312     return false;
6313
6314   int Size = Mask.size();
6315
6316   // If the values are build vectors, we can look through them to find
6317   // equivalent inputs that make the shuffles equivalent.
6318   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6319   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6320
6321   for (int i = 0; i < Size; ++i)
6322     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6323       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6324       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6325       if (!MaskBV || !ExpectedBV ||
6326           MaskBV->getOperand(Mask[i] % Size) !=
6327               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6328         return false;
6329     }
6330
6331   return true;
6332 }
6333
6334 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6335 ///
6336 /// This helper function produces an 8-bit shuffle immediate corresponding to
6337 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6338 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6339 /// example.
6340 ///
6341 /// NB: We rely heavily on "undef" masks preserving the input lane.
6342 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6343                                           SelectionDAG &DAG) {
6344   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6345   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6346   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6347   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6348   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6349
6350   unsigned Imm = 0;
6351   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6352   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6353   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6354   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6355   return DAG.getConstant(Imm, DL, MVT::i8);
6356 }
6357
6358 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6359 ///
6360 /// This is used as a fallback approach when first class blend instructions are
6361 /// unavailable. Currently it is only suitable for integer vectors, but could
6362 /// be generalized for floating point vectors if desirable.
6363 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6364                                             SDValue V2, ArrayRef<int> Mask,
6365                                             SelectionDAG &DAG) {
6366   assert(VT.isInteger() && "Only supports integer vector types!");
6367   MVT EltVT = VT.getScalarType();
6368   int NumEltBits = EltVT.getSizeInBits();
6369   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6370   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6371                                     EltVT);
6372   SmallVector<SDValue, 16> MaskOps;
6373   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6374     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6375       return SDValue(); // Shuffled input!
6376     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6377   }
6378
6379   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6380   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6381   // We have to cast V2 around.
6382   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6383   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6384                                       DAG.getBitcast(MaskVT, V1Mask),
6385                                       DAG.getBitcast(MaskVT, V2)));
6386   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6387 }
6388
6389 /// \brief Try to emit a blend instruction for a shuffle.
6390 ///
6391 /// This doesn't do any checks for the availability of instructions for blending
6392 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6393 /// be matched in the backend with the type given. What it does check for is
6394 /// that the shuffle mask is in fact a blend.
6395 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6396                                          SDValue V2, ArrayRef<int> Mask,
6397                                          const X86Subtarget *Subtarget,
6398                                          SelectionDAG &DAG) {
6399   unsigned BlendMask = 0;
6400   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6401     if (Mask[i] >= Size) {
6402       if (Mask[i] != i + Size)
6403         return SDValue(); // Shuffled V2 input!
6404       BlendMask |= 1u << i;
6405       continue;
6406     }
6407     if (Mask[i] >= 0 && Mask[i] != i)
6408       return SDValue(); // Shuffled V1 input!
6409   }
6410   switch (VT.SimpleTy) {
6411   case MVT::v2f64:
6412   case MVT::v4f32:
6413   case MVT::v4f64:
6414   case MVT::v8f32:
6415     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6416                        DAG.getConstant(BlendMask, DL, MVT::i8));
6417
6418   case MVT::v4i64:
6419   case MVT::v8i32:
6420     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6421     // FALLTHROUGH
6422   case MVT::v2i64:
6423   case MVT::v4i32:
6424     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6425     // that instruction.
6426     if (Subtarget->hasAVX2()) {
6427       // Scale the blend by the number of 32-bit dwords per element.
6428       int Scale =  VT.getScalarSizeInBits() / 32;
6429       BlendMask = 0;
6430       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6431         if (Mask[i] >= Size)
6432           for (int j = 0; j < Scale; ++j)
6433             BlendMask |= 1u << (i * Scale + j);
6434
6435       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6436       V1 = DAG.getBitcast(BlendVT, V1);
6437       V2 = DAG.getBitcast(BlendVT, V2);
6438       return DAG.getBitcast(
6439           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6440                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6441     }
6442     // FALLTHROUGH
6443   case MVT::v8i16: {
6444     // For integer shuffles we need to expand the mask and cast the inputs to
6445     // v8i16s prior to blending.
6446     int Scale = 8 / VT.getVectorNumElements();
6447     BlendMask = 0;
6448     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6449       if (Mask[i] >= Size)
6450         for (int j = 0; j < Scale; ++j)
6451           BlendMask |= 1u << (i * Scale + j);
6452
6453     V1 = DAG.getBitcast(MVT::v8i16, V1);
6454     V2 = DAG.getBitcast(MVT::v8i16, V2);
6455     return DAG.getBitcast(VT,
6456                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6457                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6458   }
6459
6460   case MVT::v16i16: {
6461     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6462     SmallVector<int, 8> RepeatedMask;
6463     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6464       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6465       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6466       BlendMask = 0;
6467       for (int i = 0; i < 8; ++i)
6468         if (RepeatedMask[i] >= 16)
6469           BlendMask |= 1u << i;
6470       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6471                          DAG.getConstant(BlendMask, DL, MVT::i8));
6472     }
6473   }
6474     // FALLTHROUGH
6475   case MVT::v16i8:
6476   case MVT::v32i8: {
6477     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6478            "256-bit byte-blends require AVX2 support!");
6479
6480     // Scale the blend by the number of bytes per element.
6481     int Scale = VT.getScalarSizeInBits() / 8;
6482
6483     // This form of blend is always done on bytes. Compute the byte vector
6484     // type.
6485     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6486
6487     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6488     // mix of LLVM's code generator and the x86 backend. We tell the code
6489     // generator that boolean values in the elements of an x86 vector register
6490     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6491     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6492     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6493     // of the element (the remaining are ignored) and 0 in that high bit would
6494     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6495     // the LLVM model for boolean values in vector elements gets the relevant
6496     // bit set, it is set backwards and over constrained relative to x86's
6497     // actual model.
6498     SmallVector<SDValue, 32> VSELECTMask;
6499     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6500       for (int j = 0; j < Scale; ++j)
6501         VSELECTMask.push_back(
6502             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6503                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6504                                           MVT::i8));
6505
6506     V1 = DAG.getBitcast(BlendVT, V1);
6507     V2 = DAG.getBitcast(BlendVT, V2);
6508     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6509                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6510                                                       BlendVT, VSELECTMask),
6511                                           V1, V2));
6512   }
6513
6514   default:
6515     llvm_unreachable("Not a supported integer vector type!");
6516   }
6517 }
6518
6519 /// \brief Try to lower as a blend of elements from two inputs followed by
6520 /// a single-input permutation.
6521 ///
6522 /// This matches the pattern where we can blend elements from two inputs and
6523 /// then reduce the shuffle to a single-input permutation.
6524 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6525                                                    SDValue V2,
6526                                                    ArrayRef<int> Mask,
6527                                                    SelectionDAG &DAG) {
6528   // We build up the blend mask while checking whether a blend is a viable way
6529   // to reduce the shuffle.
6530   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6531   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6532
6533   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6534     if (Mask[i] < 0)
6535       continue;
6536
6537     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6538
6539     if (BlendMask[Mask[i] % Size] == -1)
6540       BlendMask[Mask[i] % Size] = Mask[i];
6541     else if (BlendMask[Mask[i] % Size] != Mask[i])
6542       return SDValue(); // Can't blend in the needed input!
6543
6544     PermuteMask[i] = Mask[i] % Size;
6545   }
6546
6547   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6548   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6549 }
6550
6551 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6552 /// blends and permutes.
6553 ///
6554 /// This matches the extremely common pattern for handling combined
6555 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6556 /// operations. It will try to pick the best arrangement of shuffles and
6557 /// blends.
6558 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6559                                                           SDValue V1,
6560                                                           SDValue V2,
6561                                                           ArrayRef<int> Mask,
6562                                                           SelectionDAG &DAG) {
6563   // Shuffle the input elements into the desired positions in V1 and V2 and
6564   // blend them together.
6565   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6566   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6567   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6568   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6569     if (Mask[i] >= 0 && Mask[i] < Size) {
6570       V1Mask[i] = Mask[i];
6571       BlendMask[i] = i;
6572     } else if (Mask[i] >= Size) {
6573       V2Mask[i] = Mask[i] - Size;
6574       BlendMask[i] = i + Size;
6575     }
6576
6577   // Try to lower with the simpler initial blend strategy unless one of the
6578   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6579   // shuffle may be able to fold with a load or other benefit. However, when
6580   // we'll have to do 2x as many shuffles in order to achieve this, blending
6581   // first is a better strategy.
6582   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6583     if (SDValue BlendPerm =
6584             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6585       return BlendPerm;
6586
6587   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6588   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6589   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6590 }
6591
6592 /// \brief Try to lower a vector shuffle as a byte rotation.
6593 ///
6594 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6595 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6596 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6597 /// try to generically lower a vector shuffle through such an pattern. It
6598 /// does not check for the profitability of lowering either as PALIGNR or
6599 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6600 /// This matches shuffle vectors that look like:
6601 ///
6602 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6603 ///
6604 /// Essentially it concatenates V1 and V2, shifts right by some number of
6605 /// elements, and takes the low elements as the result. Note that while this is
6606 /// specified as a *right shift* because x86 is little-endian, it is a *left
6607 /// rotate* of the vector lanes.
6608 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6609                                               SDValue V2,
6610                                               ArrayRef<int> Mask,
6611                                               const X86Subtarget *Subtarget,
6612                                               SelectionDAG &DAG) {
6613   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6614
6615   int NumElts = Mask.size();
6616   int NumLanes = VT.getSizeInBits() / 128;
6617   int NumLaneElts = NumElts / NumLanes;
6618
6619   // We need to detect various ways of spelling a rotation:
6620   //   [11, 12, 13, 14, 15,  0,  1,  2]
6621   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6622   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6623   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6624   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6625   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6626   int Rotation = 0;
6627   SDValue Lo, Hi;
6628   for (int l = 0; l < NumElts; l += NumLaneElts) {
6629     for (int i = 0; i < NumLaneElts; ++i) {
6630       if (Mask[l + i] == -1)
6631         continue;
6632       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6633
6634       // Get the mod-Size index and lane correct it.
6635       int LaneIdx = (Mask[l + i] % NumElts) - l;
6636       // Make sure it was in this lane.
6637       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6638         return SDValue();
6639
6640       // Determine where a rotated vector would have started.
6641       int StartIdx = i - LaneIdx;
6642       if (StartIdx == 0)
6643         // The identity rotation isn't interesting, stop.
6644         return SDValue();
6645
6646       // If we found the tail of a vector the rotation must be the missing
6647       // front. If we found the head of a vector, it must be how much of the
6648       // head.
6649       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6650
6651       if (Rotation == 0)
6652         Rotation = CandidateRotation;
6653       else if (Rotation != CandidateRotation)
6654         // The rotations don't match, so we can't match this mask.
6655         return SDValue();
6656
6657       // Compute which value this mask is pointing at.
6658       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6659
6660       // Compute which of the two target values this index should be assigned
6661       // to. This reflects whether the high elements are remaining or the low
6662       // elements are remaining.
6663       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6664
6665       // Either set up this value if we've not encountered it before, or check
6666       // that it remains consistent.
6667       if (!TargetV)
6668         TargetV = MaskV;
6669       else if (TargetV != MaskV)
6670         // This may be a rotation, but it pulls from the inputs in some
6671         // unsupported interleaving.
6672         return SDValue();
6673     }
6674   }
6675
6676   // Check that we successfully analyzed the mask, and normalize the results.
6677   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6678   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6679   if (!Lo)
6680     Lo = Hi;
6681   else if (!Hi)
6682     Hi = Lo;
6683
6684   // The actual rotate instruction rotates bytes, so we need to scale the
6685   // rotation based on how many bytes are in the vector lane.
6686   int Scale = 16 / NumLaneElts;
6687
6688   // SSSE3 targets can use the palignr instruction.
6689   if (Subtarget->hasSSSE3()) {
6690     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6691     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6692     Lo = DAG.getBitcast(AlignVT, Lo);
6693     Hi = DAG.getBitcast(AlignVT, Hi);
6694
6695     return DAG.getBitcast(
6696         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6697                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
6698   }
6699
6700   assert(VT.getSizeInBits() == 128 &&
6701          "Rotate-based lowering only supports 128-bit lowering!");
6702   assert(Mask.size() <= 16 &&
6703          "Can shuffle at most 16 bytes in a 128-bit vector!");
6704
6705   // Default SSE2 implementation
6706   int LoByteShift = 16 - Rotation * Scale;
6707   int HiByteShift = Rotation * Scale;
6708
6709   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6710   Lo = DAG.getBitcast(MVT::v2i64, Lo);
6711   Hi = DAG.getBitcast(MVT::v2i64, Hi);
6712
6713   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6714                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
6715   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6716                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
6717   return DAG.getBitcast(VT,
6718                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6719 }
6720
6721 /// \brief Compute whether each element of a shuffle is zeroable.
6722 ///
6723 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6724 /// Either it is an undef element in the shuffle mask, the element of the input
6725 /// referenced is undef, or the element of the input referenced is known to be
6726 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6727 /// as many lanes with this technique as possible to simplify the remaining
6728 /// shuffle.
6729 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6730                                                      SDValue V1, SDValue V2) {
6731   SmallBitVector Zeroable(Mask.size(), false);
6732
6733   while (V1.getOpcode() == ISD::BITCAST)
6734     V1 = V1->getOperand(0);
6735   while (V2.getOpcode() == ISD::BITCAST)
6736     V2 = V2->getOperand(0);
6737
6738   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6739   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6740
6741   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6742     int M = Mask[i];
6743     // Handle the easy cases.
6744     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6745       Zeroable[i] = true;
6746       continue;
6747     }
6748
6749     // If this is an index into a build_vector node (which has the same number
6750     // of elements), dig out the input value and use it.
6751     SDValue V = M < Size ? V1 : V2;
6752     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6753       continue;
6754
6755     SDValue Input = V.getOperand(M % Size);
6756     // The UNDEF opcode check really should be dead code here, but not quite
6757     // worth asserting on (it isn't invalid, just unexpected).
6758     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6759       Zeroable[i] = true;
6760   }
6761
6762   return Zeroable;
6763 }
6764
6765 /// \brief Try to emit a bitmask instruction for a shuffle.
6766 ///
6767 /// This handles cases where we can model a blend exactly as a bitmask due to
6768 /// one of the inputs being zeroable.
6769 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6770                                            SDValue V2, ArrayRef<int> Mask,
6771                                            SelectionDAG &DAG) {
6772   MVT EltVT = VT.getScalarType();
6773   int NumEltBits = EltVT.getSizeInBits();
6774   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6775   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6776   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6777                                     IntEltVT);
6778   if (EltVT.isFloatingPoint()) {
6779     Zero = DAG.getBitcast(EltVT, Zero);
6780     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6781   }
6782   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6783   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6784   SDValue V;
6785   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6786     if (Zeroable[i])
6787       continue;
6788     if (Mask[i] % Size != i)
6789       return SDValue(); // Not a blend.
6790     if (!V)
6791       V = Mask[i] < Size ? V1 : V2;
6792     else if (V != (Mask[i] < Size ? V1 : V2))
6793       return SDValue(); // Can only let one input through the mask.
6794
6795     VMaskOps[i] = AllOnes;
6796   }
6797   if (!V)
6798     return SDValue(); // No non-zeroable elements!
6799
6800   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6801   V = DAG.getNode(VT.isFloatingPoint()
6802                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6803                   DL, VT, V, VMask);
6804   return V;
6805 }
6806
6807 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6808 ///
6809 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6810 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6811 /// matches elements from one of the input vectors shuffled to the left or
6812 /// right with zeroable elements 'shifted in'. It handles both the strictly
6813 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6814 /// quad word lane.
6815 ///
6816 /// PSHL : (little-endian) left bit shift.
6817 /// [ zz, 0, zz,  2 ]
6818 /// [ -1, 4, zz, -1 ]
6819 /// PSRL : (little-endian) right bit shift.
6820 /// [  1, zz,  3, zz]
6821 /// [ -1, -1,  7, zz]
6822 /// PSLLDQ : (little-endian) left byte shift
6823 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6824 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6825 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6826 /// PSRLDQ : (little-endian) right byte shift
6827 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6828 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6829 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6830 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6831                                          SDValue V2, ArrayRef<int> Mask,
6832                                          SelectionDAG &DAG) {
6833   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6834
6835   int Size = Mask.size();
6836   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6837
6838   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6839     for (int i = 0; i < Size; i += Scale)
6840       for (int j = 0; j < Shift; ++j)
6841         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6842           return false;
6843
6844     return true;
6845   };
6846
6847   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6848     for (int i = 0; i != Size; i += Scale) {
6849       unsigned Pos = Left ? i + Shift : i;
6850       unsigned Low = Left ? i : i + Shift;
6851       unsigned Len = Scale - Shift;
6852       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6853                                       Low + (V == V1 ? 0 : Size)))
6854         return SDValue();
6855     }
6856
6857     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6858     bool ByteShift = ShiftEltBits > 64;
6859     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6860                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6861     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6862
6863     // Normalize the scale for byte shifts to still produce an i64 element
6864     // type.
6865     Scale = ByteShift ? Scale / 2 : Scale;
6866
6867     // We need to round trip through the appropriate type for the shift.
6868     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6869     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6870     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6871            "Illegal integer vector type");
6872     V = DAG.getBitcast(ShiftVT, V);
6873
6874     V = DAG.getNode(OpCode, DL, ShiftVT, V,
6875                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
6876     return DAG.getBitcast(VT, V);
6877   };
6878
6879   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6880   // keep doubling the size of the integer elements up to that. We can
6881   // then shift the elements of the integer vector by whole multiples of
6882   // their width within the elements of the larger integer vector. Test each
6883   // multiple to see if we can find a match with the moved element indices
6884   // and that the shifted in elements are all zeroable.
6885   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6886     for (int Shift = 1; Shift != Scale; ++Shift)
6887       for (bool Left : {true, false})
6888         if (CheckZeros(Shift, Scale, Left))
6889           for (SDValue V : {V1, V2})
6890             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6891               return Match;
6892
6893   // no match
6894   return SDValue();
6895 }
6896
6897 /// \brief Lower a vector shuffle as a zero or any extension.
6898 ///
6899 /// Given a specific number of elements, element bit width, and extension
6900 /// stride, produce either a zero or any extension based on the available
6901 /// features of the subtarget.
6902 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6903     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6904     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6905   assert(Scale > 1 && "Need a scale to extend.");
6906   int NumElements = VT.getVectorNumElements();
6907   int EltBits = VT.getScalarSizeInBits();
6908   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6909          "Only 8, 16, and 32 bit elements can be extended.");
6910   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6911
6912   // Found a valid zext mask! Try various lowering strategies based on the
6913   // input type and available ISA extensions.
6914   if (Subtarget->hasSSE41()) {
6915     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6916                                  NumElements / Scale);
6917     return DAG.getBitcast(VT, DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6918   }
6919
6920   // For any extends we can cheat for larger element sizes and use shuffle
6921   // instructions that can fold with a load and/or copy.
6922   if (AnyExt && EltBits == 32) {
6923     int PSHUFDMask[4] = {0, -1, 1, -1};
6924     return DAG.getBitcast(
6925         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6926                         DAG.getBitcast(MVT::v4i32, InputV),
6927                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
6928   }
6929   if (AnyExt && EltBits == 16 && Scale > 2) {
6930     int PSHUFDMask[4] = {0, -1, 0, -1};
6931     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6932                          DAG.getBitcast(MVT::v4i32, InputV),
6933                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
6934     int PSHUFHWMask[4] = {1, -1, -1, -1};
6935     return DAG.getBitcast(
6936         VT, DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6937                         DAG.getBitcast(MVT::v8i16, InputV),
6938                         getV4X86ShuffleImm8ForMask(PSHUFHWMask, DL, DAG)));
6939   }
6940
6941   // If this would require more than 2 unpack instructions to expand, use
6942   // pshufb when available. We can only use more than 2 unpack instructions
6943   // when zero extending i8 elements which also makes it easier to use pshufb.
6944   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6945     assert(NumElements == 16 && "Unexpected byte vector width!");
6946     SDValue PSHUFBMask[16];
6947     for (int i = 0; i < 16; ++i)
6948       PSHUFBMask[i] =
6949           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, DL, MVT::i8);
6950     InputV = DAG.getBitcast(MVT::v16i8, InputV);
6951     return DAG.getBitcast(VT,
6952                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6953                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
6954                                                   MVT::v16i8, PSHUFBMask)));
6955   }
6956
6957   // Otherwise emit a sequence of unpacks.
6958   do {
6959     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6960     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6961                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6962     InputV = DAG.getBitcast(InputVT, InputV);
6963     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6964     Scale /= 2;
6965     EltBits *= 2;
6966     NumElements /= 2;
6967   } while (Scale > 1);
6968   return DAG.getBitcast(VT, InputV);
6969 }
6970
6971 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6972 ///
6973 /// This routine will try to do everything in its power to cleverly lower
6974 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6975 /// check for the profitability of this lowering,  it tries to aggressively
6976 /// match this pattern. It will use all of the micro-architectural details it
6977 /// can to emit an efficient lowering. It handles both blends with all-zero
6978 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6979 /// masking out later).
6980 ///
6981 /// The reason we have dedicated lowering for zext-style shuffles is that they
6982 /// are both incredibly common and often quite performance sensitive.
6983 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6984     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6985     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6986   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6987
6988   int Bits = VT.getSizeInBits();
6989   int NumElements = VT.getVectorNumElements();
6990   assert(VT.getScalarSizeInBits() <= 32 &&
6991          "Exceeds 32-bit integer zero extension limit");
6992   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6993
6994   // Define a helper function to check a particular ext-scale and lower to it if
6995   // valid.
6996   auto Lower = [&](int Scale) -> SDValue {
6997     SDValue InputV;
6998     bool AnyExt = true;
6999     for (int i = 0; i < NumElements; ++i) {
7000       if (Mask[i] == -1)
7001         continue; // Valid anywhere but doesn't tell us anything.
7002       if (i % Scale != 0) {
7003         // Each of the extended elements need to be zeroable.
7004         if (!Zeroable[i])
7005           return SDValue();
7006
7007         // We no longer are in the anyext case.
7008         AnyExt = false;
7009         continue;
7010       }
7011
7012       // Each of the base elements needs to be consecutive indices into the
7013       // same input vector.
7014       SDValue V = Mask[i] < NumElements ? V1 : V2;
7015       if (!InputV)
7016         InputV = V;
7017       else if (InputV != V)
7018         return SDValue(); // Flip-flopping inputs.
7019
7020       if (Mask[i] % NumElements != i / Scale)
7021         return SDValue(); // Non-consecutive strided elements.
7022     }
7023
7024     // If we fail to find an input, we have a zero-shuffle which should always
7025     // have already been handled.
7026     // FIXME: Maybe handle this here in case during blending we end up with one?
7027     if (!InputV)
7028       return SDValue();
7029
7030     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7031         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
7032   };
7033
7034   // The widest scale possible for extending is to a 64-bit integer.
7035   assert(Bits % 64 == 0 &&
7036          "The number of bits in a vector must be divisible by 64 on x86!");
7037   int NumExtElements = Bits / 64;
7038
7039   // Each iteration, try extending the elements half as much, but into twice as
7040   // many elements.
7041   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7042     assert(NumElements % NumExtElements == 0 &&
7043            "The input vector size must be divisible by the extended size.");
7044     if (SDValue V = Lower(NumElements / NumExtElements))
7045       return V;
7046   }
7047
7048   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7049   if (Bits != 128)
7050     return SDValue();
7051
7052   // Returns one of the source operands if the shuffle can be reduced to a
7053   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7054   auto CanZExtLowHalf = [&]() {
7055     for (int i = NumElements / 2; i != NumElements; ++i)
7056       if (!Zeroable[i])
7057         return SDValue();
7058     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7059       return V1;
7060     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7061       return V2;
7062     return SDValue();
7063   };
7064
7065   if (SDValue V = CanZExtLowHalf()) {
7066     V = DAG.getBitcast(MVT::v2i64, V);
7067     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7068     return DAG.getBitcast(VT, V);
7069   }
7070
7071   // No viable ext lowering found.
7072   return SDValue();
7073 }
7074
7075 /// \brief Try to get a scalar value for a specific element of a vector.
7076 ///
7077 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7078 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7079                                               SelectionDAG &DAG) {
7080   MVT VT = V.getSimpleValueType();
7081   MVT EltVT = VT.getVectorElementType();
7082   while (V.getOpcode() == ISD::BITCAST)
7083     V = V.getOperand(0);
7084   // If the bitcasts shift the element size, we can't extract an equivalent
7085   // element from it.
7086   MVT NewVT = V.getSimpleValueType();
7087   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7088     return SDValue();
7089
7090   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7091       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7092     // Ensure the scalar operand is the same size as the destination.
7093     // FIXME: Add support for scalar truncation where possible.
7094     SDValue S = V.getOperand(Idx);
7095     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7096       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7097   }
7098
7099   return SDValue();
7100 }
7101
7102 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7103 ///
7104 /// This is particularly important because the set of instructions varies
7105 /// significantly based on whether the operand is a load or not.
7106 static bool isShuffleFoldableLoad(SDValue V) {
7107   while (V.getOpcode() == ISD::BITCAST)
7108     V = V.getOperand(0);
7109
7110   return ISD::isNON_EXTLoad(V.getNode());
7111 }
7112
7113 /// \brief Try to lower insertion of a single element into a zero vector.
7114 ///
7115 /// This is a common pattern that we have especially efficient patterns to lower
7116 /// across all subtarget feature sets.
7117 static SDValue lowerVectorShuffleAsElementInsertion(
7118     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7119     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7120   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7121   MVT ExtVT = VT;
7122   MVT EltVT = VT.getVectorElementType();
7123
7124   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7125                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7126                 Mask.begin();
7127   bool IsV1Zeroable = true;
7128   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7129     if (i != V2Index && !Zeroable[i]) {
7130       IsV1Zeroable = false;
7131       break;
7132     }
7133
7134   // Check for a single input from a SCALAR_TO_VECTOR node.
7135   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7136   // all the smarts here sunk into that routine. However, the current
7137   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7138   // vector shuffle lowering is dead.
7139   if (SDValue V2S = getScalarValueForVectorElement(
7140           V2, Mask[V2Index] - Mask.size(), DAG)) {
7141     // We need to zext the scalar if it is smaller than an i32.
7142     V2S = DAG.getBitcast(EltVT, V2S);
7143     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7144       // Using zext to expand a narrow element won't work for non-zero
7145       // insertions.
7146       if (!IsV1Zeroable)
7147         return SDValue();
7148
7149       // Zero-extend directly to i32.
7150       ExtVT = MVT::v4i32;
7151       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7152     }
7153     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7154   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7155              EltVT == MVT::i16) {
7156     // Either not inserting from the low element of the input or the input
7157     // element size is too small to use VZEXT_MOVL to clear the high bits.
7158     return SDValue();
7159   }
7160
7161   if (!IsV1Zeroable) {
7162     // If V1 can't be treated as a zero vector we have fewer options to lower
7163     // this. We can't support integer vectors or non-zero targets cheaply, and
7164     // the V1 elements can't be permuted in any way.
7165     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7166     if (!VT.isFloatingPoint() || V2Index != 0)
7167       return SDValue();
7168     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7169     V1Mask[V2Index] = -1;
7170     if (!isNoopShuffleMask(V1Mask))
7171       return SDValue();
7172     // This is essentially a special case blend operation, but if we have
7173     // general purpose blend operations, they are always faster. Bail and let
7174     // the rest of the lowering handle these as blends.
7175     if (Subtarget->hasSSE41())
7176       return SDValue();
7177
7178     // Otherwise, use MOVSD or MOVSS.
7179     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7180            "Only two types of floating point element types to handle!");
7181     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7182                        ExtVT, V1, V2);
7183   }
7184
7185   // This lowering only works for the low element with floating point vectors.
7186   if (VT.isFloatingPoint() && V2Index != 0)
7187     return SDValue();
7188
7189   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7190   if (ExtVT != VT)
7191     V2 = DAG.getBitcast(VT, V2);
7192
7193   if (V2Index != 0) {
7194     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7195     // the desired position. Otherwise it is more efficient to do a vector
7196     // shift left. We know that we can do a vector shift left because all
7197     // the inputs are zero.
7198     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7199       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7200       V2Shuffle[V2Index] = 0;
7201       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7202     } else {
7203       V2 = DAG.getBitcast(MVT::v2i64, V2);
7204       V2 = DAG.getNode(
7205           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7206           DAG.getConstant(
7207               V2Index * EltVT.getSizeInBits()/8, DL,
7208               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
7209       V2 = DAG.getBitcast(VT, V2);
7210     }
7211   }
7212   return V2;
7213 }
7214
7215 /// \brief Try to lower broadcast of a single element.
7216 ///
7217 /// For convenience, this code also bundles all of the subtarget feature set
7218 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7219 /// a convenient way to factor it out.
7220 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7221                                              ArrayRef<int> Mask,
7222                                              const X86Subtarget *Subtarget,
7223                                              SelectionDAG &DAG) {
7224   if (!Subtarget->hasAVX())
7225     return SDValue();
7226   if (VT.isInteger() && !Subtarget->hasAVX2())
7227     return SDValue();
7228
7229   // Check that the mask is a broadcast.
7230   int BroadcastIdx = -1;
7231   for (int M : Mask)
7232     if (M >= 0 && BroadcastIdx == -1)
7233       BroadcastIdx = M;
7234     else if (M >= 0 && M != BroadcastIdx)
7235       return SDValue();
7236
7237   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7238                                             "a sorted mask where the broadcast "
7239                                             "comes from V1.");
7240
7241   // Go up the chain of (vector) values to find a scalar load that we can
7242   // combine with the broadcast.
7243   for (;;) {
7244     switch (V.getOpcode()) {
7245     case ISD::CONCAT_VECTORS: {
7246       int OperandSize = Mask.size() / V.getNumOperands();
7247       V = V.getOperand(BroadcastIdx / OperandSize);
7248       BroadcastIdx %= OperandSize;
7249       continue;
7250     }
7251
7252     case ISD::INSERT_SUBVECTOR: {
7253       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7254       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7255       if (!ConstantIdx)
7256         break;
7257
7258       int BeginIdx = (int)ConstantIdx->getZExtValue();
7259       int EndIdx =
7260           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7261       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7262         BroadcastIdx -= BeginIdx;
7263         V = VInner;
7264       } else {
7265         V = VOuter;
7266       }
7267       continue;
7268     }
7269     }
7270     break;
7271   }
7272
7273   // Check if this is a broadcast of a scalar. We special case lowering
7274   // for scalars so that we can more effectively fold with loads.
7275   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7276       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7277     V = V.getOperand(BroadcastIdx);
7278
7279     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7280     // Only AVX2 has register broadcasts.
7281     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7282       return SDValue();
7283   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7284     // We can't broadcast from a vector register without AVX2, and we can only
7285     // broadcast from the zero-element of a vector register.
7286     return SDValue();
7287   }
7288
7289   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7290 }
7291
7292 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7293 // INSERTPS when the V1 elements are already in the correct locations
7294 // because otherwise we can just always use two SHUFPS instructions which
7295 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7296 // perform INSERTPS if a single V1 element is out of place and all V2
7297 // elements are zeroable.
7298 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7299                                             ArrayRef<int> Mask,
7300                                             SelectionDAG &DAG) {
7301   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7302   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7303   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7304   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7305
7306   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7307
7308   unsigned ZMask = 0;
7309   int V1DstIndex = -1;
7310   int V2DstIndex = -1;
7311   bool V1UsedInPlace = false;
7312
7313   for (int i = 0; i < 4; ++i) {
7314     // Synthesize a zero mask from the zeroable elements (includes undefs).
7315     if (Zeroable[i]) {
7316       ZMask |= 1 << i;
7317       continue;
7318     }
7319
7320     // Flag if we use any V1 inputs in place.
7321     if (i == Mask[i]) {
7322       V1UsedInPlace = true;
7323       continue;
7324     }
7325
7326     // We can only insert a single non-zeroable element.
7327     if (V1DstIndex != -1 || V2DstIndex != -1)
7328       return SDValue();
7329
7330     if (Mask[i] < 4) {
7331       // V1 input out of place for insertion.
7332       V1DstIndex = i;
7333     } else {
7334       // V2 input for insertion.
7335       V2DstIndex = i;
7336     }
7337   }
7338
7339   // Don't bother if we have no (non-zeroable) element for insertion.
7340   if (V1DstIndex == -1 && V2DstIndex == -1)
7341     return SDValue();
7342
7343   // Determine element insertion src/dst indices. The src index is from the
7344   // start of the inserted vector, not the start of the concatenated vector.
7345   unsigned V2SrcIndex = 0;
7346   if (V1DstIndex != -1) {
7347     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7348     // and don't use the original V2 at all.
7349     V2SrcIndex = Mask[V1DstIndex];
7350     V2DstIndex = V1DstIndex;
7351     V2 = V1;
7352   } else {
7353     V2SrcIndex = Mask[V2DstIndex] - 4;
7354   }
7355
7356   // If no V1 inputs are used in place, then the result is created only from
7357   // the zero mask and the V2 insertion - so remove V1 dependency.
7358   if (!V1UsedInPlace)
7359     V1 = DAG.getUNDEF(MVT::v4f32);
7360
7361   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7362   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7363
7364   // Insert the V2 element into the desired position.
7365   SDLoc DL(Op);
7366   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7367                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7368 }
7369
7370 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7371 /// UNPCK instruction.
7372 ///
7373 /// This specifically targets cases where we end up with alternating between
7374 /// the two inputs, and so can permute them into something that feeds a single
7375 /// UNPCK instruction. Note that this routine only targets integer vectors
7376 /// because for floating point vectors we have a generalized SHUFPS lowering
7377 /// strategy that handles everything that doesn't *exactly* match an unpack,
7378 /// making this clever lowering unnecessary.
7379 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7380                                           SDValue V2, ArrayRef<int> Mask,
7381                                           SelectionDAG &DAG) {
7382   assert(!VT.isFloatingPoint() &&
7383          "This routine only supports integer vectors.");
7384   assert(!isSingleInputShuffleMask(Mask) &&
7385          "This routine should only be used when blending two inputs.");
7386   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7387
7388   int Size = Mask.size();
7389
7390   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7391     return M >= 0 && M % Size < Size / 2;
7392   });
7393   int NumHiInputs = std::count_if(
7394       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7395
7396   bool UnpackLo = NumLoInputs >= NumHiInputs;
7397
7398   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7399     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7400     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7401
7402     for (int i = 0; i < Size; ++i) {
7403       if (Mask[i] < 0)
7404         continue;
7405
7406       // Each element of the unpack contains Scale elements from this mask.
7407       int UnpackIdx = i / Scale;
7408
7409       // We only handle the case where V1 feeds the first slots of the unpack.
7410       // We rely on canonicalization to ensure this is the case.
7411       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7412         return SDValue();
7413
7414       // Setup the mask for this input. The indexing is tricky as we have to
7415       // handle the unpack stride.
7416       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7417       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7418           Mask[i] % Size;
7419     }
7420
7421     // If we will have to shuffle both inputs to use the unpack, check whether
7422     // we can just unpack first and shuffle the result. If so, skip this unpack.
7423     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7424         !isNoopShuffleMask(V2Mask))
7425       return SDValue();
7426
7427     // Shuffle the inputs into place.
7428     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7429     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7430
7431     // Cast the inputs to the type we will use to unpack them.
7432     V1 = DAG.getBitcast(UnpackVT, V1);
7433     V2 = DAG.getBitcast(UnpackVT, V2);
7434
7435     // Unpack the inputs and cast the result back to the desired type.
7436     return DAG.getBitcast(
7437         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
7438                         UnpackVT, V1, V2));
7439   };
7440
7441   // We try each unpack from the largest to the smallest to try and find one
7442   // that fits this mask.
7443   int OrigNumElements = VT.getVectorNumElements();
7444   int OrigScalarSize = VT.getScalarSizeInBits();
7445   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7446     int Scale = ScalarSize / OrigScalarSize;
7447     int NumElements = OrigNumElements / Scale;
7448     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7449     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7450       return Unpack;
7451   }
7452
7453   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7454   // initial unpack.
7455   if (NumLoInputs == 0 || NumHiInputs == 0) {
7456     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7457            "We have to have *some* inputs!");
7458     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7459
7460     // FIXME: We could consider the total complexity of the permute of each
7461     // possible unpacking. Or at the least we should consider how many
7462     // half-crossings are created.
7463     // FIXME: We could consider commuting the unpacks.
7464
7465     SmallVector<int, 32> PermMask;
7466     PermMask.assign(Size, -1);
7467     for (int i = 0; i < Size; ++i) {
7468       if (Mask[i] < 0)
7469         continue;
7470
7471       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7472
7473       PermMask[i] =
7474           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7475     }
7476     return DAG.getVectorShuffle(
7477         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7478                             DL, VT, V1, V2),
7479         DAG.getUNDEF(VT), PermMask);
7480   }
7481
7482   return SDValue();
7483 }
7484
7485 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7486 ///
7487 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7488 /// support for floating point shuffles but not integer shuffles. These
7489 /// instructions will incur a domain crossing penalty on some chips though so
7490 /// it is better to avoid lowering through this for integer vectors where
7491 /// possible.
7492 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7493                                        const X86Subtarget *Subtarget,
7494                                        SelectionDAG &DAG) {
7495   SDLoc DL(Op);
7496   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7497   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7498   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7499   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7500   ArrayRef<int> Mask = SVOp->getMask();
7501   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7502
7503   if (isSingleInputShuffleMask(Mask)) {
7504     // Use low duplicate instructions for masks that match their pattern.
7505     if (Subtarget->hasSSE3())
7506       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7507         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7508
7509     // Straight shuffle of a single input vector. Simulate this by using the
7510     // single input as both of the "inputs" to this instruction..
7511     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7512
7513     if (Subtarget->hasAVX()) {
7514       // If we have AVX, we can use VPERMILPS which will allow folding a load
7515       // into the shuffle.
7516       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7517                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7518     }
7519
7520     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
7521                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7522   }
7523   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7524   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7525
7526   // If we have a single input, insert that into V1 if we can do so cheaply.
7527   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7528     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7529             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7530       return Insertion;
7531     // Try inverting the insertion since for v2 masks it is easy to do and we
7532     // can't reliably sort the mask one way or the other.
7533     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7534                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7535     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7536             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7537       return Insertion;
7538   }
7539
7540   // Try to use one of the special instruction patterns to handle two common
7541   // blend patterns if a zero-blend above didn't work.
7542   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7543       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7544     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7545       // We can either use a special instruction to load over the low double or
7546       // to move just the low double.
7547       return DAG.getNode(
7548           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7549           DL, MVT::v2f64, V2,
7550           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7551
7552   if (Subtarget->hasSSE41())
7553     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7554                                                   Subtarget, DAG))
7555       return Blend;
7556
7557   // Use dedicated unpack instructions for masks that match their pattern.
7558   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7559     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7560   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7561     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7562
7563   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7564   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
7565                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7566 }
7567
7568 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7569 ///
7570 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7571 /// the integer unit to minimize domain crossing penalties. However, for blends
7572 /// it falls back to the floating point shuffle operation with appropriate bit
7573 /// casting.
7574 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7575                                        const X86Subtarget *Subtarget,
7576                                        SelectionDAG &DAG) {
7577   SDLoc DL(Op);
7578   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7579   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7580   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7581   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7582   ArrayRef<int> Mask = SVOp->getMask();
7583   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7584
7585   if (isSingleInputShuffleMask(Mask)) {
7586     // Check for being able to broadcast a single element.
7587     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7588                                                           Mask, Subtarget, DAG))
7589       return Broadcast;
7590
7591     // Straight shuffle of a single input vector. For everything from SSE2
7592     // onward this has a single fast instruction with no scary immediates.
7593     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7594     V1 = DAG.getBitcast(MVT::v4i32, V1);
7595     int WidenedMask[4] = {
7596         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7597         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7598     return DAG.getBitcast(
7599         MVT::v2i64,
7600         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7601                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
7602   }
7603   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7604   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7605   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7606   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7607
7608   // If we have a blend of two PACKUS operations an the blend aligns with the
7609   // low and half halves, we can just merge the PACKUS operations. This is
7610   // particularly important as it lets us merge shuffles that this routine itself
7611   // creates.
7612   auto GetPackNode = [](SDValue V) {
7613     while (V.getOpcode() == ISD::BITCAST)
7614       V = V.getOperand(0);
7615
7616     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7617   };
7618   if (SDValue V1Pack = GetPackNode(V1))
7619     if (SDValue V2Pack = GetPackNode(V2))
7620       return DAG.getBitcast(MVT::v2i64,
7621                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7622                                         Mask[0] == 0 ? V1Pack.getOperand(0)
7623                                                      : V1Pack.getOperand(1),
7624                                         Mask[1] == 2 ? V2Pack.getOperand(0)
7625                                                      : V2Pack.getOperand(1)));
7626
7627   // Try to use shift instructions.
7628   if (SDValue Shift =
7629           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7630     return Shift;
7631
7632   // When loading a scalar and then shuffling it into a vector we can often do
7633   // the insertion cheaply.
7634   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7635           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7636     return Insertion;
7637   // Try inverting the insertion since for v2 masks it is easy to do and we
7638   // can't reliably sort the mask one way or the other.
7639   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7640   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7641           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7642     return Insertion;
7643
7644   // We have different paths for blend lowering, but they all must use the
7645   // *exact* same predicate.
7646   bool IsBlendSupported = Subtarget->hasSSE41();
7647   if (IsBlendSupported)
7648     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7649                                                   Subtarget, DAG))
7650       return Blend;
7651
7652   // Use dedicated unpack instructions for masks that match their pattern.
7653   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7654     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7655   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7656     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7657
7658   // Try to use byte rotation instructions.
7659   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7660   if (Subtarget->hasSSSE3())
7661     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7662             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7663       return Rotate;
7664
7665   // If we have direct support for blends, we should lower by decomposing into
7666   // a permute. That will be faster than the domain cross.
7667   if (IsBlendSupported)
7668     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7669                                                       Mask, DAG);
7670
7671   // We implement this with SHUFPD which is pretty lame because it will likely
7672   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7673   // However, all the alternatives are still more cycles and newer chips don't
7674   // have this problem. It would be really nice if x86 had better shuffles here.
7675   V1 = DAG.getBitcast(MVT::v2f64, V1);
7676   V2 = DAG.getBitcast(MVT::v2f64, V2);
7677   return DAG.getBitcast(MVT::v2i64,
7678                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7679 }
7680
7681 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7682 ///
7683 /// This is used to disable more specialized lowerings when the shufps lowering
7684 /// will happen to be efficient.
7685 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7686   // This routine only handles 128-bit shufps.
7687   assert(Mask.size() == 4 && "Unsupported mask size!");
7688
7689   // To lower with a single SHUFPS we need to have the low half and high half
7690   // each requiring a single input.
7691   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7692     return false;
7693   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7694     return false;
7695
7696   return true;
7697 }
7698
7699 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7700 ///
7701 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7702 /// It makes no assumptions about whether this is the *best* lowering, it simply
7703 /// uses it.
7704 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7705                                             ArrayRef<int> Mask, SDValue V1,
7706                                             SDValue V2, SelectionDAG &DAG) {
7707   SDValue LowV = V1, HighV = V2;
7708   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7709
7710   int NumV2Elements =
7711       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7712
7713   if (NumV2Elements == 1) {
7714     int V2Index =
7715         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7716         Mask.begin();
7717
7718     // Compute the index adjacent to V2Index and in the same half by toggling
7719     // the low bit.
7720     int V2AdjIndex = V2Index ^ 1;
7721
7722     if (Mask[V2AdjIndex] == -1) {
7723       // Handles all the cases where we have a single V2 element and an undef.
7724       // This will only ever happen in the high lanes because we commute the
7725       // vector otherwise.
7726       if (V2Index < 2)
7727         std::swap(LowV, HighV);
7728       NewMask[V2Index] -= 4;
7729     } else {
7730       // Handle the case where the V2 element ends up adjacent to a V1 element.
7731       // To make this work, blend them together as the first step.
7732       int V1Index = V2AdjIndex;
7733       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7734       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7735                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7736
7737       // Now proceed to reconstruct the final blend as we have the necessary
7738       // high or low half formed.
7739       if (V2Index < 2) {
7740         LowV = V2;
7741         HighV = V1;
7742       } else {
7743         HighV = V2;
7744       }
7745       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7746       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7747     }
7748   } else if (NumV2Elements == 2) {
7749     if (Mask[0] < 4 && Mask[1] < 4) {
7750       // Handle the easy case where we have V1 in the low lanes and V2 in the
7751       // high lanes.
7752       NewMask[2] -= 4;
7753       NewMask[3] -= 4;
7754     } else if (Mask[2] < 4 && Mask[3] < 4) {
7755       // We also handle the reversed case because this utility may get called
7756       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7757       // arrange things in the right direction.
7758       NewMask[0] -= 4;
7759       NewMask[1] -= 4;
7760       HighV = V1;
7761       LowV = V2;
7762     } else {
7763       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7764       // trying to place elements directly, just blend them and set up the final
7765       // shuffle to place them.
7766
7767       // The first two blend mask elements are for V1, the second two are for
7768       // V2.
7769       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7770                           Mask[2] < 4 ? Mask[2] : Mask[3],
7771                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7772                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7773       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7774                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7775
7776       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7777       // a blend.
7778       LowV = HighV = V1;
7779       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7780       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7781       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7782       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7783     }
7784   }
7785   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7786                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
7787 }
7788
7789 /// \brief Lower 4-lane 32-bit floating point shuffles.
7790 ///
7791 /// Uses instructions exclusively from the floating point unit to minimize
7792 /// domain crossing penalties, as these are sufficient to implement all v4f32
7793 /// shuffles.
7794 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7795                                        const X86Subtarget *Subtarget,
7796                                        SelectionDAG &DAG) {
7797   SDLoc DL(Op);
7798   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7799   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7800   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7801   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7802   ArrayRef<int> Mask = SVOp->getMask();
7803   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7804
7805   int NumV2Elements =
7806       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7807
7808   if (NumV2Elements == 0) {
7809     // Check for being able to broadcast a single element.
7810     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7811                                                           Mask, Subtarget, DAG))
7812       return Broadcast;
7813
7814     // Use even/odd duplicate instructions for masks that match their pattern.
7815     if (Subtarget->hasSSE3()) {
7816       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7817         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7818       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7819         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7820     }
7821
7822     if (Subtarget->hasAVX()) {
7823       // If we have AVX, we can use VPERMILPS which will allow folding a load
7824       // into the shuffle.
7825       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7826                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7827     }
7828
7829     // Otherwise, use a straight shuffle of a single input vector. We pass the
7830     // input vector to both operands to simulate this with a SHUFPS.
7831     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7832                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7833   }
7834
7835   // There are special ways we can lower some single-element blends. However, we
7836   // have custom ways we can lower more complex single-element blends below that
7837   // we defer to if both this and BLENDPS fail to match, so restrict this to
7838   // when the V2 input is targeting element 0 of the mask -- that is the fast
7839   // case here.
7840   if (NumV2Elements == 1 && Mask[0] >= 4)
7841     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7842                                                          Mask, Subtarget, DAG))
7843       return V;
7844
7845   if (Subtarget->hasSSE41()) {
7846     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7847                                                   Subtarget, DAG))
7848       return Blend;
7849
7850     // Use INSERTPS if we can complete the shuffle efficiently.
7851     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7852       return V;
7853
7854     if (!isSingleSHUFPSMask(Mask))
7855       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7856               DL, MVT::v4f32, V1, V2, Mask, DAG))
7857         return BlendPerm;
7858   }
7859
7860   // Use dedicated unpack instructions for masks that match their pattern.
7861   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7862     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7863   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7864     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7865   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7866     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7867   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7868     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7869
7870   // Otherwise fall back to a SHUFPS lowering strategy.
7871   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7872 }
7873
7874 /// \brief Lower 4-lane i32 vector shuffles.
7875 ///
7876 /// We try to handle these with integer-domain shuffles where we can, but for
7877 /// blends we use the floating point domain blend instructions.
7878 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7879                                        const X86Subtarget *Subtarget,
7880                                        SelectionDAG &DAG) {
7881   SDLoc DL(Op);
7882   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7883   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7884   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7885   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7886   ArrayRef<int> Mask = SVOp->getMask();
7887   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7888
7889   // Whenever we can lower this as a zext, that instruction is strictly faster
7890   // than any alternative. It also allows us to fold memory operands into the
7891   // shuffle in many cases.
7892   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7893                                                          Mask, Subtarget, DAG))
7894     return ZExt;
7895
7896   int NumV2Elements =
7897       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7898
7899   if (NumV2Elements == 0) {
7900     // Check for being able to broadcast a single element.
7901     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7902                                                           Mask, Subtarget, DAG))
7903       return Broadcast;
7904
7905     // Straight shuffle of a single input vector. For everything from SSE2
7906     // onward this has a single fast instruction with no scary immediates.
7907     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7908     // but we aren't actually going to use the UNPCK instruction because doing
7909     // so prevents folding a load into this instruction or making a copy.
7910     const int UnpackLoMask[] = {0, 0, 1, 1};
7911     const int UnpackHiMask[] = {2, 2, 3, 3};
7912     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7913       Mask = UnpackLoMask;
7914     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7915       Mask = UnpackHiMask;
7916
7917     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7918                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7919   }
7920
7921   // Try to use shift instructions.
7922   if (SDValue Shift =
7923           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7924     return Shift;
7925
7926   // There are special ways we can lower some single-element blends.
7927   if (NumV2Elements == 1)
7928     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7929                                                          Mask, Subtarget, DAG))
7930       return V;
7931
7932   // We have different paths for blend lowering, but they all must use the
7933   // *exact* same predicate.
7934   bool IsBlendSupported = Subtarget->hasSSE41();
7935   if (IsBlendSupported)
7936     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7937                                                   Subtarget, DAG))
7938       return Blend;
7939
7940   if (SDValue Masked =
7941           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7942     return Masked;
7943
7944   // Use dedicated unpack instructions for masks that match their pattern.
7945   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7946     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7947   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7948     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7949   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7950     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7951   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7952     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7953
7954   // Try to use byte rotation instructions.
7955   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7956   if (Subtarget->hasSSSE3())
7957     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7958             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7959       return Rotate;
7960
7961   // If we have direct support for blends, we should lower by decomposing into
7962   // a permute. That will be faster than the domain cross.
7963   if (IsBlendSupported)
7964     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7965                                                       Mask, DAG);
7966
7967   // Try to lower by permuting the inputs into an unpack instruction.
7968   if (SDValue Unpack =
7969           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7970     return Unpack;
7971
7972   // We implement this with SHUFPS because it can blend from two vectors.
7973   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7974   // up the inputs, bypassing domain shift penalties that we would encur if we
7975   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7976   // relevant.
7977   return DAG.getBitcast(
7978       MVT::v4i32,
7979       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
7980                            DAG.getBitcast(MVT::v4f32, V2), Mask));
7981 }
7982
7983 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7984 /// shuffle lowering, and the most complex part.
7985 ///
7986 /// The lowering strategy is to try to form pairs of input lanes which are
7987 /// targeted at the same half of the final vector, and then use a dword shuffle
7988 /// to place them onto the right half, and finally unpack the paired lanes into
7989 /// their final position.
7990 ///
7991 /// The exact breakdown of how to form these dword pairs and align them on the
7992 /// correct sides is really tricky. See the comments within the function for
7993 /// more of the details.
7994 ///
7995 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
7996 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
7997 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
7998 /// vector, form the analogous 128-bit 8-element Mask.
7999 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8000     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8001     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8002   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8003   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8004
8005   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8006   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8007   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8008
8009   SmallVector<int, 4> LoInputs;
8010   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8011                [](int M) { return M >= 0; });
8012   std::sort(LoInputs.begin(), LoInputs.end());
8013   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8014   SmallVector<int, 4> HiInputs;
8015   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8016                [](int M) { return M >= 0; });
8017   std::sort(HiInputs.begin(), HiInputs.end());
8018   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8019   int NumLToL =
8020       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8021   int NumHToL = LoInputs.size() - NumLToL;
8022   int NumLToH =
8023       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8024   int NumHToH = HiInputs.size() - NumLToH;
8025   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8026   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8027   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8028   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8029
8030   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8031   // such inputs we can swap two of the dwords across the half mark and end up
8032   // with <=2 inputs to each half in each half. Once there, we can fall through
8033   // to the generic code below. For example:
8034   //
8035   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8036   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8037   //
8038   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8039   // and an existing 2-into-2 on the other half. In this case we may have to
8040   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8041   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8042   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8043   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8044   // half than the one we target for fixing) will be fixed when we re-enter this
8045   // path. We will also combine away any sequence of PSHUFD instructions that
8046   // result into a single instruction. Here is an example of the tricky case:
8047   //
8048   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8049   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8050   //
8051   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8052   //
8053   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8054   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8055   //
8056   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8057   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8058   //
8059   // The result is fine to be handled by the generic logic.
8060   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8061                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8062                           int AOffset, int BOffset) {
8063     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8064            "Must call this with A having 3 or 1 inputs from the A half.");
8065     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8066            "Must call this with B having 1 or 3 inputs from the B half.");
8067     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8068            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8069
8070     // Compute the index of dword with only one word among the three inputs in
8071     // a half by taking the sum of the half with three inputs and subtracting
8072     // the sum of the actual three inputs. The difference is the remaining
8073     // slot.
8074     int ADWord, BDWord;
8075     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
8076     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
8077     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
8078     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
8079     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
8080     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8081     int TripleNonInputIdx =
8082         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8083     TripleDWord = TripleNonInputIdx / 2;
8084
8085     // We use xor with one to compute the adjacent DWord to whichever one the
8086     // OneInput is in.
8087     OneInputDWord = (OneInput / 2) ^ 1;
8088
8089     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8090     // and BToA inputs. If there is also such a problem with the BToB and AToB
8091     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8092     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8093     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8094     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8095       // Compute how many inputs will be flipped by swapping these DWords. We
8096       // need
8097       // to balance this to ensure we don't form a 3-1 shuffle in the other
8098       // half.
8099       int NumFlippedAToBInputs =
8100           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8101           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8102       int NumFlippedBToBInputs =
8103           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8104           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8105       if ((NumFlippedAToBInputs == 1 &&
8106            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8107           (NumFlippedBToBInputs == 1 &&
8108            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8109         // We choose whether to fix the A half or B half based on whether that
8110         // half has zero flipped inputs. At zero, we may not be able to fix it
8111         // with that half. We also bias towards fixing the B half because that
8112         // will more commonly be the high half, and we have to bias one way.
8113         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8114                                                        ArrayRef<int> Inputs) {
8115           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8116           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8117                                          PinnedIdx ^ 1) != Inputs.end();
8118           // Determine whether the free index is in the flipped dword or the
8119           // unflipped dword based on where the pinned index is. We use this bit
8120           // in an xor to conditionally select the adjacent dword.
8121           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8122           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8123                                              FixFreeIdx) != Inputs.end();
8124           if (IsFixIdxInput == IsFixFreeIdxInput)
8125             FixFreeIdx += 1;
8126           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8127                                         FixFreeIdx) != Inputs.end();
8128           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8129                  "We need to be changing the number of flipped inputs!");
8130           int PSHUFHalfMask[] = {0, 1, 2, 3};
8131           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8132           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8133                           MVT::v8i16, V,
8134                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8135
8136           for (int &M : Mask)
8137             if (M != -1 && M == FixIdx)
8138               M = FixFreeIdx;
8139             else if (M != -1 && M == FixFreeIdx)
8140               M = FixIdx;
8141         };
8142         if (NumFlippedBToBInputs != 0) {
8143           int BPinnedIdx =
8144               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8145           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8146         } else {
8147           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8148           int APinnedIdx =
8149               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8150           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8151         }
8152       }
8153     }
8154
8155     int PSHUFDMask[] = {0, 1, 2, 3};
8156     PSHUFDMask[ADWord] = BDWord;
8157     PSHUFDMask[BDWord] = ADWord;
8158     V = DAG.getBitcast(
8159         VT,
8160         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8161                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8162
8163     // Adjust the mask to match the new locations of A and B.
8164     for (int &M : Mask)
8165       if (M != -1 && M/2 == ADWord)
8166         M = 2 * BDWord + M % 2;
8167       else if (M != -1 && M/2 == BDWord)
8168         M = 2 * ADWord + M % 2;
8169
8170     // Recurse back into this routine to re-compute state now that this isn't
8171     // a 3 and 1 problem.
8172     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8173                                                      DAG);
8174   };
8175   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8176     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8177   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8178     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8179
8180   // At this point there are at most two inputs to the low and high halves from
8181   // each half. That means the inputs can always be grouped into dwords and
8182   // those dwords can then be moved to the correct half with a dword shuffle.
8183   // We use at most one low and one high word shuffle to collect these paired
8184   // inputs into dwords, and finally a dword shuffle to place them.
8185   int PSHUFLMask[4] = {-1, -1, -1, -1};
8186   int PSHUFHMask[4] = {-1, -1, -1, -1};
8187   int PSHUFDMask[4] = {-1, -1, -1, -1};
8188
8189   // First fix the masks for all the inputs that are staying in their
8190   // original halves. This will then dictate the targets of the cross-half
8191   // shuffles.
8192   auto fixInPlaceInputs =
8193       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8194                     MutableArrayRef<int> SourceHalfMask,
8195                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8196     if (InPlaceInputs.empty())
8197       return;
8198     if (InPlaceInputs.size() == 1) {
8199       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8200           InPlaceInputs[0] - HalfOffset;
8201       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8202       return;
8203     }
8204     if (IncomingInputs.empty()) {
8205       // Just fix all of the in place inputs.
8206       for (int Input : InPlaceInputs) {
8207         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8208         PSHUFDMask[Input / 2] = Input / 2;
8209       }
8210       return;
8211     }
8212
8213     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8214     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8215         InPlaceInputs[0] - HalfOffset;
8216     // Put the second input next to the first so that they are packed into
8217     // a dword. We find the adjacent index by toggling the low bit.
8218     int AdjIndex = InPlaceInputs[0] ^ 1;
8219     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8220     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8221     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8222   };
8223   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8224   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8225
8226   // Now gather the cross-half inputs and place them into a free dword of
8227   // their target half.
8228   // FIXME: This operation could almost certainly be simplified dramatically to
8229   // look more like the 3-1 fixing operation.
8230   auto moveInputsToRightHalf = [&PSHUFDMask](
8231       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8232       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8233       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8234       int DestOffset) {
8235     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8236       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8237     };
8238     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8239                                                int Word) {
8240       int LowWord = Word & ~1;
8241       int HighWord = Word | 1;
8242       return isWordClobbered(SourceHalfMask, LowWord) ||
8243              isWordClobbered(SourceHalfMask, HighWord);
8244     };
8245
8246     if (IncomingInputs.empty())
8247       return;
8248
8249     if (ExistingInputs.empty()) {
8250       // Map any dwords with inputs from them into the right half.
8251       for (int Input : IncomingInputs) {
8252         // If the source half mask maps over the inputs, turn those into
8253         // swaps and use the swapped lane.
8254         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8255           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8256             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8257                 Input - SourceOffset;
8258             // We have to swap the uses in our half mask in one sweep.
8259             for (int &M : HalfMask)
8260               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8261                 M = Input;
8262               else if (M == Input)
8263                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8264           } else {
8265             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8266                        Input - SourceOffset &&
8267                    "Previous placement doesn't match!");
8268           }
8269           // Note that this correctly re-maps both when we do a swap and when
8270           // we observe the other side of the swap above. We rely on that to
8271           // avoid swapping the members of the input list directly.
8272           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8273         }
8274
8275         // Map the input's dword into the correct half.
8276         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8277           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8278         else
8279           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8280                      Input / 2 &&
8281                  "Previous placement doesn't match!");
8282       }
8283
8284       // And just directly shift any other-half mask elements to be same-half
8285       // as we will have mirrored the dword containing the element into the
8286       // same position within that half.
8287       for (int &M : HalfMask)
8288         if (M >= SourceOffset && M < SourceOffset + 4) {
8289           M = M - SourceOffset + DestOffset;
8290           assert(M >= 0 && "This should never wrap below zero!");
8291         }
8292       return;
8293     }
8294
8295     // Ensure we have the input in a viable dword of its current half. This
8296     // is particularly tricky because the original position may be clobbered
8297     // by inputs being moved and *staying* in that half.
8298     if (IncomingInputs.size() == 1) {
8299       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8300         int InputFixed = std::find(std::begin(SourceHalfMask),
8301                                    std::end(SourceHalfMask), -1) -
8302                          std::begin(SourceHalfMask) + SourceOffset;
8303         SourceHalfMask[InputFixed - SourceOffset] =
8304             IncomingInputs[0] - SourceOffset;
8305         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8306                      InputFixed);
8307         IncomingInputs[0] = InputFixed;
8308       }
8309     } else if (IncomingInputs.size() == 2) {
8310       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8311           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8312         // We have two non-adjacent or clobbered inputs we need to extract from
8313         // the source half. To do this, we need to map them into some adjacent
8314         // dword slot in the source mask.
8315         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8316                               IncomingInputs[1] - SourceOffset};
8317
8318         // If there is a free slot in the source half mask adjacent to one of
8319         // the inputs, place the other input in it. We use (Index XOR 1) to
8320         // compute an adjacent index.
8321         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8322             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8323           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8324           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8325           InputsFixed[1] = InputsFixed[0] ^ 1;
8326         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8327                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8328           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8329           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8330           InputsFixed[0] = InputsFixed[1] ^ 1;
8331         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8332                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8333           // The two inputs are in the same DWord but it is clobbered and the
8334           // adjacent DWord isn't used at all. Move both inputs to the free
8335           // slot.
8336           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8337           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8338           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8339           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8340         } else {
8341           // The only way we hit this point is if there is no clobbering
8342           // (because there are no off-half inputs to this half) and there is no
8343           // free slot adjacent to one of the inputs. In this case, we have to
8344           // swap an input with a non-input.
8345           for (int i = 0; i < 4; ++i)
8346             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8347                    "We can't handle any clobbers here!");
8348           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8349                  "Cannot have adjacent inputs here!");
8350
8351           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8352           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8353
8354           // We also have to update the final source mask in this case because
8355           // it may need to undo the above swap.
8356           for (int &M : FinalSourceHalfMask)
8357             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8358               M = InputsFixed[1] + SourceOffset;
8359             else if (M == InputsFixed[1] + SourceOffset)
8360               M = (InputsFixed[0] ^ 1) + SourceOffset;
8361
8362           InputsFixed[1] = InputsFixed[0] ^ 1;
8363         }
8364
8365         // Point everything at the fixed inputs.
8366         for (int &M : HalfMask)
8367           if (M == IncomingInputs[0])
8368             M = InputsFixed[0] + SourceOffset;
8369           else if (M == IncomingInputs[1])
8370             M = InputsFixed[1] + SourceOffset;
8371
8372         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8373         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8374       }
8375     } else {
8376       llvm_unreachable("Unhandled input size!");
8377     }
8378
8379     // Now hoist the DWord down to the right half.
8380     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8381     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8382     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8383     for (int &M : HalfMask)
8384       for (int Input : IncomingInputs)
8385         if (M == Input)
8386           M = FreeDWord * 2 + Input % 2;
8387   };
8388   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8389                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8390   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8391                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8392
8393   // Now enact all the shuffles we've computed to move the inputs into their
8394   // target half.
8395   if (!isNoopShuffleMask(PSHUFLMask))
8396     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8397                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8398   if (!isNoopShuffleMask(PSHUFHMask))
8399     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8400                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8401   if (!isNoopShuffleMask(PSHUFDMask))
8402     V = DAG.getBitcast(
8403         VT,
8404         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8405                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8406
8407   // At this point, each half should contain all its inputs, and we can then
8408   // just shuffle them into their final position.
8409   assert(std::count_if(LoMask.begin(), LoMask.end(),
8410                        [](int M) { return M >= 4; }) == 0 &&
8411          "Failed to lift all the high half inputs to the low mask!");
8412   assert(std::count_if(HiMask.begin(), HiMask.end(),
8413                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8414          "Failed to lift all the low half inputs to the high mask!");
8415
8416   // Do a half shuffle for the low mask.
8417   if (!isNoopShuffleMask(LoMask))
8418     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8419                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
8420
8421   // Do a half shuffle with the high mask after shifting its values down.
8422   for (int &M : HiMask)
8423     if (M >= 0)
8424       M -= 4;
8425   if (!isNoopShuffleMask(HiMask))
8426     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8427                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
8428
8429   return V;
8430 }
8431
8432 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8433 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8434                                           SDValue V2, ArrayRef<int> Mask,
8435                                           SelectionDAG &DAG, bool &V1InUse,
8436                                           bool &V2InUse) {
8437   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8438   SDValue V1Mask[16];
8439   SDValue V2Mask[16];
8440   V1InUse = false;
8441   V2InUse = false;
8442
8443   int Size = Mask.size();
8444   int Scale = 16 / Size;
8445   for (int i = 0; i < 16; ++i) {
8446     if (Mask[i / Scale] == -1) {
8447       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8448     } else {
8449       const int ZeroMask = 0x80;
8450       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8451                                           : ZeroMask;
8452       int V2Idx = Mask[i / Scale] < Size
8453                       ? ZeroMask
8454                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8455       if (Zeroable[i / Scale])
8456         V1Idx = V2Idx = ZeroMask;
8457       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
8458       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
8459       V1InUse |= (ZeroMask != V1Idx);
8460       V2InUse |= (ZeroMask != V2Idx);
8461     }
8462   }
8463
8464   if (V1InUse)
8465     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8466                      DAG.getBitcast(MVT::v16i8, V1),
8467                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8468   if (V2InUse)
8469     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8470                      DAG.getBitcast(MVT::v16i8, V2),
8471                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8472
8473   // If we need shuffled inputs from both, blend the two.
8474   SDValue V;
8475   if (V1InUse && V2InUse)
8476     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8477   else
8478     V = V1InUse ? V1 : V2;
8479
8480   // Cast the result back to the correct type.
8481   return DAG.getBitcast(VT, V);
8482 }
8483
8484 /// \brief Generic lowering of 8-lane i16 shuffles.
8485 ///
8486 /// This handles both single-input shuffles and combined shuffle/blends with
8487 /// two inputs. The single input shuffles are immediately delegated to
8488 /// a dedicated lowering routine.
8489 ///
8490 /// The blends are lowered in one of three fundamental ways. If there are few
8491 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8492 /// of the input is significantly cheaper when lowered as an interleaving of
8493 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8494 /// halves of the inputs separately (making them have relatively few inputs)
8495 /// and then concatenate them.
8496 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8497                                        const X86Subtarget *Subtarget,
8498                                        SelectionDAG &DAG) {
8499   SDLoc DL(Op);
8500   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8501   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8502   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8503   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8504   ArrayRef<int> OrigMask = SVOp->getMask();
8505   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8506                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8507   MutableArrayRef<int> Mask(MaskStorage);
8508
8509   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8510
8511   // Whenever we can lower this as a zext, that instruction is strictly faster
8512   // than any alternative.
8513   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8514           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8515     return ZExt;
8516
8517   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8518   (void)isV1;
8519   auto isV2 = [](int M) { return M >= 8; };
8520
8521   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8522
8523   if (NumV2Inputs == 0) {
8524     // Check for being able to broadcast a single element.
8525     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8526                                                           Mask, Subtarget, DAG))
8527       return Broadcast;
8528
8529     // Try to use shift instructions.
8530     if (SDValue Shift =
8531             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8532       return Shift;
8533
8534     // Use dedicated unpack instructions for masks that match their pattern.
8535     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8536       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8537     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8538       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8539
8540     // Try to use byte rotation instructions.
8541     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8542                                                         Mask, Subtarget, DAG))
8543       return Rotate;
8544
8545     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
8546                                                      Subtarget, DAG);
8547   }
8548
8549   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8550          "All single-input shuffles should be canonicalized to be V1-input "
8551          "shuffles.");
8552
8553   // Try to use shift instructions.
8554   if (SDValue Shift =
8555           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8556     return Shift;
8557
8558   // There are special ways we can lower some single-element blends.
8559   if (NumV2Inputs == 1)
8560     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8561                                                          Mask, Subtarget, DAG))
8562       return V;
8563
8564   // We have different paths for blend lowering, but they all must use the
8565   // *exact* same predicate.
8566   bool IsBlendSupported = Subtarget->hasSSE41();
8567   if (IsBlendSupported)
8568     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8569                                                   Subtarget, DAG))
8570       return Blend;
8571
8572   if (SDValue Masked =
8573           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8574     return Masked;
8575
8576   // Use dedicated unpack instructions for masks that match their pattern.
8577   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8578     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8579   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8580     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8581
8582   // Try to use byte rotation instructions.
8583   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8584           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8585     return Rotate;
8586
8587   if (SDValue BitBlend =
8588           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8589     return BitBlend;
8590
8591   if (SDValue Unpack =
8592           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8593     return Unpack;
8594
8595   // If we can't directly blend but can use PSHUFB, that will be better as it
8596   // can both shuffle and set up the inefficient blend.
8597   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8598     bool V1InUse, V2InUse;
8599     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8600                                       V1InUse, V2InUse);
8601   }
8602
8603   // We can always bit-blend if we have to so the fallback strategy is to
8604   // decompose into single-input permutes and blends.
8605   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8606                                                       Mask, DAG);
8607 }
8608
8609 /// \brief Check whether a compaction lowering can be done by dropping even
8610 /// elements and compute how many times even elements must be dropped.
8611 ///
8612 /// This handles shuffles which take every Nth element where N is a power of
8613 /// two. Example shuffle masks:
8614 ///
8615 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8616 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8617 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8618 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8619 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8620 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8621 ///
8622 /// Any of these lanes can of course be undef.
8623 ///
8624 /// This routine only supports N <= 3.
8625 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8626 /// for larger N.
8627 ///
8628 /// \returns N above, or the number of times even elements must be dropped if
8629 /// there is such a number. Otherwise returns zero.
8630 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8631   // Figure out whether we're looping over two inputs or just one.
8632   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8633
8634   // The modulus for the shuffle vector entries is based on whether this is
8635   // a single input or not.
8636   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8637   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8638          "We should only be called with masks with a power-of-2 size!");
8639
8640   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8641
8642   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8643   // and 2^3 simultaneously. This is because we may have ambiguity with
8644   // partially undef inputs.
8645   bool ViableForN[3] = {true, true, true};
8646
8647   for (int i = 0, e = Mask.size(); i < e; ++i) {
8648     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8649     // want.
8650     if (Mask[i] == -1)
8651       continue;
8652
8653     bool IsAnyViable = false;
8654     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8655       if (ViableForN[j]) {
8656         uint64_t N = j + 1;
8657
8658         // The shuffle mask must be equal to (i * 2^N) % M.
8659         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8660           IsAnyViable = true;
8661         else
8662           ViableForN[j] = false;
8663       }
8664     // Early exit if we exhaust the possible powers of two.
8665     if (!IsAnyViable)
8666       break;
8667   }
8668
8669   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8670     if (ViableForN[j])
8671       return j + 1;
8672
8673   // Return 0 as there is no viable power of two.
8674   return 0;
8675 }
8676
8677 /// \brief Generic lowering of v16i8 shuffles.
8678 ///
8679 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8680 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8681 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8682 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8683 /// back together.
8684 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8685                                        const X86Subtarget *Subtarget,
8686                                        SelectionDAG &DAG) {
8687   SDLoc DL(Op);
8688   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8689   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8690   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8691   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8692   ArrayRef<int> Mask = SVOp->getMask();
8693   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8694
8695   // Try to use shift instructions.
8696   if (SDValue Shift =
8697           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8698     return Shift;
8699
8700   // Try to use byte rotation instructions.
8701   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8702           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8703     return Rotate;
8704
8705   // Try to use a zext lowering.
8706   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8707           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8708     return ZExt;
8709
8710   int NumV2Elements =
8711       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8712
8713   // For single-input shuffles, there are some nicer lowering tricks we can use.
8714   if (NumV2Elements == 0) {
8715     // Check for being able to broadcast a single element.
8716     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8717                                                           Mask, Subtarget, DAG))
8718       return Broadcast;
8719
8720     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8721     // Notably, this handles splat and partial-splat shuffles more efficiently.
8722     // However, it only makes sense if the pre-duplication shuffle simplifies
8723     // things significantly. Currently, this means we need to be able to
8724     // express the pre-duplication shuffle as an i16 shuffle.
8725     //
8726     // FIXME: We should check for other patterns which can be widened into an
8727     // i16 shuffle as well.
8728     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8729       for (int i = 0; i < 16; i += 2)
8730         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8731           return false;
8732
8733       return true;
8734     };
8735     auto tryToWidenViaDuplication = [&]() -> SDValue {
8736       if (!canWidenViaDuplication(Mask))
8737         return SDValue();
8738       SmallVector<int, 4> LoInputs;
8739       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8740                    [](int M) { return M >= 0 && M < 8; });
8741       std::sort(LoInputs.begin(), LoInputs.end());
8742       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8743                      LoInputs.end());
8744       SmallVector<int, 4> HiInputs;
8745       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8746                    [](int M) { return M >= 8; });
8747       std::sort(HiInputs.begin(), HiInputs.end());
8748       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8749                      HiInputs.end());
8750
8751       bool TargetLo = LoInputs.size() >= HiInputs.size();
8752       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8753       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8754
8755       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8756       SmallDenseMap<int, int, 8> LaneMap;
8757       for (int I : InPlaceInputs) {
8758         PreDupI16Shuffle[I/2] = I/2;
8759         LaneMap[I] = I;
8760       }
8761       int j = TargetLo ? 0 : 4, je = j + 4;
8762       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8763         // Check if j is already a shuffle of this input. This happens when
8764         // there are two adjacent bytes after we move the low one.
8765         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8766           // If we haven't yet mapped the input, search for a slot into which
8767           // we can map it.
8768           while (j < je && PreDupI16Shuffle[j] != -1)
8769             ++j;
8770
8771           if (j == je)
8772             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8773             return SDValue();
8774
8775           // Map this input with the i16 shuffle.
8776           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8777         }
8778
8779         // Update the lane map based on the mapping we ended up with.
8780         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8781       }
8782       V1 = DAG.getBitcast(
8783           MVT::v16i8,
8784           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8785                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8786
8787       // Unpack the bytes to form the i16s that will be shuffled into place.
8788       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8789                        MVT::v16i8, V1, V1);
8790
8791       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8792       for (int i = 0; i < 16; ++i)
8793         if (Mask[i] != -1) {
8794           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8795           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8796           if (PostDupI16Shuffle[i / 2] == -1)
8797             PostDupI16Shuffle[i / 2] = MappedMask;
8798           else
8799             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8800                    "Conflicting entrties in the original shuffle!");
8801         }
8802       return DAG.getBitcast(
8803           MVT::v16i8,
8804           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8805                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8806     };
8807     if (SDValue V = tryToWidenViaDuplication())
8808       return V;
8809   }
8810
8811   // Use dedicated unpack instructions for masks that match their pattern.
8812   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8813                                          0, 16, 1, 17, 2, 18, 3, 19,
8814                                          // High half.
8815                                          4, 20, 5, 21, 6, 22, 7, 23}))
8816     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8817   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8818                                          8, 24, 9, 25, 10, 26, 11, 27,
8819                                          // High half.
8820                                          12, 28, 13, 29, 14, 30, 15, 31}))
8821     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8822
8823   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8824   // with PSHUFB. It is important to do this before we attempt to generate any
8825   // blends but after all of the single-input lowerings. If the single input
8826   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8827   // want to preserve that and we can DAG combine any longer sequences into
8828   // a PSHUFB in the end. But once we start blending from multiple inputs,
8829   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8830   // and there are *very* few patterns that would actually be faster than the
8831   // PSHUFB approach because of its ability to zero lanes.
8832   //
8833   // FIXME: The only exceptions to the above are blends which are exact
8834   // interleavings with direct instructions supporting them. We currently don't
8835   // handle those well here.
8836   if (Subtarget->hasSSSE3()) {
8837     bool V1InUse = false;
8838     bool V2InUse = false;
8839
8840     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8841                                                 DAG, V1InUse, V2InUse);
8842
8843     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8844     // do so. This avoids using them to handle blends-with-zero which is
8845     // important as a single pshufb is significantly faster for that.
8846     if (V1InUse && V2InUse) {
8847       if (Subtarget->hasSSE41())
8848         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8849                                                       Mask, Subtarget, DAG))
8850           return Blend;
8851
8852       // We can use an unpack to do the blending rather than an or in some
8853       // cases. Even though the or may be (very minorly) more efficient, we
8854       // preference this lowering because there are common cases where part of
8855       // the complexity of the shuffles goes away when we do the final blend as
8856       // an unpack.
8857       // FIXME: It might be worth trying to detect if the unpack-feeding
8858       // shuffles will both be pshufb, in which case we shouldn't bother with
8859       // this.
8860       if (SDValue Unpack =
8861               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8862         return Unpack;
8863     }
8864
8865     return PSHUFB;
8866   }
8867
8868   // There are special ways we can lower some single-element blends.
8869   if (NumV2Elements == 1)
8870     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8871                                                          Mask, Subtarget, DAG))
8872       return V;
8873
8874   if (SDValue BitBlend =
8875           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8876     return BitBlend;
8877
8878   // Check whether a compaction lowering can be done. This handles shuffles
8879   // which take every Nth element for some even N. See the helper function for
8880   // details.
8881   //
8882   // We special case these as they can be particularly efficiently handled with
8883   // the PACKUSB instruction on x86 and they show up in common patterns of
8884   // rearranging bytes to truncate wide elements.
8885   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8886     // NumEvenDrops is the power of two stride of the elements. Another way of
8887     // thinking about it is that we need to drop the even elements this many
8888     // times to get the original input.
8889     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8890
8891     // First we need to zero all the dropped bytes.
8892     assert(NumEvenDrops <= 3 &&
8893            "No support for dropping even elements more than 3 times.");
8894     // We use the mask type to pick which bytes are preserved based on how many
8895     // elements are dropped.
8896     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8897     SDValue ByteClearMask = DAG.getBitcast(
8898         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
8899     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8900     if (!IsSingleInput)
8901       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8902
8903     // Now pack things back together.
8904     V1 = DAG.getBitcast(MVT::v8i16, V1);
8905     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
8906     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8907     for (int i = 1; i < NumEvenDrops; ++i) {
8908       Result = DAG.getBitcast(MVT::v8i16, Result);
8909       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8910     }
8911
8912     return Result;
8913   }
8914
8915   // Handle multi-input cases by blending single-input shuffles.
8916   if (NumV2Elements > 0)
8917     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8918                                                       Mask, DAG);
8919
8920   // The fallback path for single-input shuffles widens this into two v8i16
8921   // vectors with unpacks, shuffles those, and then pulls them back together
8922   // with a pack.
8923   SDValue V = V1;
8924
8925   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8926   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8927   for (int i = 0; i < 16; ++i)
8928     if (Mask[i] >= 0)
8929       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8930
8931   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8932
8933   SDValue VLoHalf, VHiHalf;
8934   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8935   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8936   // i16s.
8937   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8938                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8939       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8940                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8941     // Use a mask to drop the high bytes.
8942     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
8943     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8944                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
8945
8946     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8947     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8948
8949     // Squash the masks to point directly into VLoHalf.
8950     for (int &M : LoBlendMask)
8951       if (M >= 0)
8952         M /= 2;
8953     for (int &M : HiBlendMask)
8954       if (M >= 0)
8955         M /= 2;
8956   } else {
8957     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8958     // VHiHalf so that we can blend them as i16s.
8959     VLoHalf = DAG.getBitcast(
8960         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8961     VHiHalf = DAG.getBitcast(
8962         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8963   }
8964
8965   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8966   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8967
8968   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8969 }
8970
8971 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8972 ///
8973 /// This routine breaks down the specific type of 128-bit shuffle and
8974 /// dispatches to the lowering routines accordingly.
8975 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8976                                         MVT VT, const X86Subtarget *Subtarget,
8977                                         SelectionDAG &DAG) {
8978   switch (VT.SimpleTy) {
8979   case MVT::v2i64:
8980     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8981   case MVT::v2f64:
8982     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8983   case MVT::v4i32:
8984     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8985   case MVT::v4f32:
8986     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8987   case MVT::v8i16:
8988     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8989   case MVT::v16i8:
8990     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8991
8992   default:
8993     llvm_unreachable("Unimplemented!");
8994   }
8995 }
8996
8997 /// \brief Helper function to test whether a shuffle mask could be
8998 /// simplified by widening the elements being shuffled.
8999 ///
9000 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9001 /// leaves it in an unspecified state.
9002 ///
9003 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9004 /// shuffle masks. The latter have the special property of a '-2' representing
9005 /// a zero-ed lane of a vector.
9006 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9007                                     SmallVectorImpl<int> &WidenedMask) {
9008   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9009     // If both elements are undef, its trivial.
9010     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9011       WidenedMask.push_back(SM_SentinelUndef);
9012       continue;
9013     }
9014
9015     // Check for an undef mask and a mask value properly aligned to fit with
9016     // a pair of values. If we find such a case, use the non-undef mask's value.
9017     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9018       WidenedMask.push_back(Mask[i + 1] / 2);
9019       continue;
9020     }
9021     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9022       WidenedMask.push_back(Mask[i] / 2);
9023       continue;
9024     }
9025
9026     // When zeroing, we need to spread the zeroing across both lanes to widen.
9027     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9028       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9029           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9030         WidenedMask.push_back(SM_SentinelZero);
9031         continue;
9032       }
9033       return false;
9034     }
9035
9036     // Finally check if the two mask values are adjacent and aligned with
9037     // a pair.
9038     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9039       WidenedMask.push_back(Mask[i] / 2);
9040       continue;
9041     }
9042
9043     // Otherwise we can't safely widen the elements used in this shuffle.
9044     return false;
9045   }
9046   assert(WidenedMask.size() == Mask.size() / 2 &&
9047          "Incorrect size of mask after widening the elements!");
9048
9049   return true;
9050 }
9051
9052 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9053 ///
9054 /// This routine just extracts two subvectors, shuffles them independently, and
9055 /// then concatenates them back together. This should work effectively with all
9056 /// AVX vector shuffle types.
9057 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9058                                           SDValue V2, ArrayRef<int> Mask,
9059                                           SelectionDAG &DAG) {
9060   assert(VT.getSizeInBits() >= 256 &&
9061          "Only for 256-bit or wider vector shuffles!");
9062   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9063   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9064
9065   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9066   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9067
9068   int NumElements = VT.getVectorNumElements();
9069   int SplitNumElements = NumElements / 2;
9070   MVT ScalarVT = VT.getScalarType();
9071   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9072
9073   // Rather than splitting build-vectors, just build two narrower build
9074   // vectors. This helps shuffling with splats and zeros.
9075   auto SplitVector = [&](SDValue V) {
9076     while (V.getOpcode() == ISD::BITCAST)
9077       V = V->getOperand(0);
9078
9079     MVT OrigVT = V.getSimpleValueType();
9080     int OrigNumElements = OrigVT.getVectorNumElements();
9081     int OrigSplitNumElements = OrigNumElements / 2;
9082     MVT OrigScalarVT = OrigVT.getScalarType();
9083     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9084
9085     SDValue LoV, HiV;
9086
9087     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9088     if (!BV) {
9089       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9090                         DAG.getIntPtrConstant(0, DL));
9091       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9092                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9093     } else {
9094
9095       SmallVector<SDValue, 16> LoOps, HiOps;
9096       for (int i = 0; i < OrigSplitNumElements; ++i) {
9097         LoOps.push_back(BV->getOperand(i));
9098         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9099       }
9100       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9101       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9102     }
9103     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9104                           DAG.getBitcast(SplitVT, HiV));
9105   };
9106
9107   SDValue LoV1, HiV1, LoV2, HiV2;
9108   std::tie(LoV1, HiV1) = SplitVector(V1);
9109   std::tie(LoV2, HiV2) = SplitVector(V2);
9110
9111   // Now create two 4-way blends of these half-width vectors.
9112   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9113     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9114     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9115     for (int i = 0; i < SplitNumElements; ++i) {
9116       int M = HalfMask[i];
9117       if (M >= NumElements) {
9118         if (M >= NumElements + SplitNumElements)
9119           UseHiV2 = true;
9120         else
9121           UseLoV2 = true;
9122         V2BlendMask.push_back(M - NumElements);
9123         V1BlendMask.push_back(-1);
9124         BlendMask.push_back(SplitNumElements + i);
9125       } else if (M >= 0) {
9126         if (M >= SplitNumElements)
9127           UseHiV1 = true;
9128         else
9129           UseLoV1 = true;
9130         V2BlendMask.push_back(-1);
9131         V1BlendMask.push_back(M);
9132         BlendMask.push_back(i);
9133       } else {
9134         V2BlendMask.push_back(-1);
9135         V1BlendMask.push_back(-1);
9136         BlendMask.push_back(-1);
9137       }
9138     }
9139
9140     // Because the lowering happens after all combining takes place, we need to
9141     // manually combine these blend masks as much as possible so that we create
9142     // a minimal number of high-level vector shuffle nodes.
9143
9144     // First try just blending the halves of V1 or V2.
9145     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9146       return DAG.getUNDEF(SplitVT);
9147     if (!UseLoV2 && !UseHiV2)
9148       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9149     if (!UseLoV1 && !UseHiV1)
9150       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9151
9152     SDValue V1Blend, V2Blend;
9153     if (UseLoV1 && UseHiV1) {
9154       V1Blend =
9155         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9156     } else {
9157       // We only use half of V1 so map the usage down into the final blend mask.
9158       V1Blend = UseLoV1 ? LoV1 : HiV1;
9159       for (int i = 0; i < SplitNumElements; ++i)
9160         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9161           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9162     }
9163     if (UseLoV2 && UseHiV2) {
9164       V2Blend =
9165         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9166     } else {
9167       // We only use half of V2 so map the usage down into the final blend mask.
9168       V2Blend = UseLoV2 ? LoV2 : HiV2;
9169       for (int i = 0; i < SplitNumElements; ++i)
9170         if (BlendMask[i] >= SplitNumElements)
9171           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9172     }
9173     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9174   };
9175   SDValue Lo = HalfBlend(LoMask);
9176   SDValue Hi = HalfBlend(HiMask);
9177   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9178 }
9179
9180 /// \brief Either split a vector in halves or decompose the shuffles and the
9181 /// blend.
9182 ///
9183 /// This is provided as a good fallback for many lowerings of non-single-input
9184 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9185 /// between splitting the shuffle into 128-bit components and stitching those
9186 /// back together vs. extracting the single-input shuffles and blending those
9187 /// results.
9188 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9189                                                 SDValue V2, ArrayRef<int> Mask,
9190                                                 SelectionDAG &DAG) {
9191   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9192                                             "lower single-input shuffles as it "
9193                                             "could then recurse on itself.");
9194   int Size = Mask.size();
9195
9196   // If this can be modeled as a broadcast of two elements followed by a blend,
9197   // prefer that lowering. This is especially important because broadcasts can
9198   // often fold with memory operands.
9199   auto DoBothBroadcast = [&] {
9200     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9201     for (int M : Mask)
9202       if (M >= Size) {
9203         if (V2BroadcastIdx == -1)
9204           V2BroadcastIdx = M - Size;
9205         else if (M - Size != V2BroadcastIdx)
9206           return false;
9207       } else if (M >= 0) {
9208         if (V1BroadcastIdx == -1)
9209           V1BroadcastIdx = M;
9210         else if (M != V1BroadcastIdx)
9211           return false;
9212       }
9213     return true;
9214   };
9215   if (DoBothBroadcast())
9216     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9217                                                       DAG);
9218
9219   // If the inputs all stem from a single 128-bit lane of each input, then we
9220   // split them rather than blending because the split will decompose to
9221   // unusually few instructions.
9222   int LaneCount = VT.getSizeInBits() / 128;
9223   int LaneSize = Size / LaneCount;
9224   SmallBitVector LaneInputs[2];
9225   LaneInputs[0].resize(LaneCount, false);
9226   LaneInputs[1].resize(LaneCount, false);
9227   for (int i = 0; i < Size; ++i)
9228     if (Mask[i] >= 0)
9229       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9230   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9231     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9232
9233   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9234   // that the decomposed single-input shuffles don't end up here.
9235   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9236 }
9237
9238 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9239 /// a permutation and blend of those lanes.
9240 ///
9241 /// This essentially blends the out-of-lane inputs to each lane into the lane
9242 /// from a permuted copy of the vector. This lowering strategy results in four
9243 /// instructions in the worst case for a single-input cross lane shuffle which
9244 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9245 /// of. Special cases for each particular shuffle pattern should be handled
9246 /// prior to trying this lowering.
9247 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9248                                                        SDValue V1, SDValue V2,
9249                                                        ArrayRef<int> Mask,
9250                                                        SelectionDAG &DAG) {
9251   // FIXME: This should probably be generalized for 512-bit vectors as well.
9252   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9253   int LaneSize = Mask.size() / 2;
9254
9255   // If there are only inputs from one 128-bit lane, splitting will in fact be
9256   // less expensive. The flags track whether the given lane contains an element
9257   // that crosses to another lane.
9258   bool LaneCrossing[2] = {false, false};
9259   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9260     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9261       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9262   if (!LaneCrossing[0] || !LaneCrossing[1])
9263     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9264
9265   if (isSingleInputShuffleMask(Mask)) {
9266     SmallVector<int, 32> FlippedBlendMask;
9267     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9268       FlippedBlendMask.push_back(
9269           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9270                                   ? Mask[i]
9271                                   : Mask[i] % LaneSize +
9272                                         (i / LaneSize) * LaneSize + Size));
9273
9274     // Flip the vector, and blend the results which should now be in-lane. The
9275     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9276     // 5 for the high source. The value 3 selects the high half of source 2 and
9277     // the value 2 selects the low half of source 2. We only use source 2 to
9278     // allow folding it into a memory operand.
9279     unsigned PERMMask = 3 | 2 << 4;
9280     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9281                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9282     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9283   }
9284
9285   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9286   // will be handled by the above logic and a blend of the results, much like
9287   // other patterns in AVX.
9288   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9289 }
9290
9291 /// \brief Handle lowering 2-lane 128-bit shuffles.
9292 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9293                                         SDValue V2, ArrayRef<int> Mask,
9294                                         const X86Subtarget *Subtarget,
9295                                         SelectionDAG &DAG) {
9296   // TODO: If minimizing size and one of the inputs is a zero vector and the
9297   // the zero vector has only one use, we could use a VPERM2X128 to save the
9298   // instruction bytes needed to explicitly generate the zero vector.
9299
9300   // Blends are faster and handle all the non-lane-crossing cases.
9301   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9302                                                 Subtarget, DAG))
9303     return Blend;
9304
9305   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9306   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9307
9308   // If either input operand is a zero vector, use VPERM2X128 because its mask
9309   // allows us to replace the zero input with an implicit zero.
9310   if (!IsV1Zero && !IsV2Zero) {
9311     // Check for patterns which can be matched with a single insert of a 128-bit
9312     // subvector.
9313     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9314     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9315       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9316                                    VT.getVectorNumElements() / 2);
9317       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9318                                 DAG.getIntPtrConstant(0, DL));
9319       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9320                                 OnlyUsesV1 ? V1 : V2,
9321                                 DAG.getIntPtrConstant(0, DL));
9322       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9323     }
9324   }
9325
9326   // Otherwise form a 128-bit permutation. After accounting for undefs,
9327   // convert the 64-bit shuffle mask selection values into 128-bit
9328   // selection bits by dividing the indexes by 2 and shifting into positions
9329   // defined by a vperm2*128 instruction's immediate control byte.
9330
9331   // The immediate permute control byte looks like this:
9332   //    [1:0] - select 128 bits from sources for low half of destination
9333   //    [2]   - ignore
9334   //    [3]   - zero low half of destination
9335   //    [5:4] - select 128 bits from sources for high half of destination
9336   //    [6]   - ignore
9337   //    [7]   - zero high half of destination
9338
9339   int MaskLO = Mask[0];
9340   if (MaskLO == SM_SentinelUndef)
9341     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9342
9343   int MaskHI = Mask[2];
9344   if (MaskHI == SM_SentinelUndef)
9345     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9346
9347   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9348
9349   // If either input is a zero vector, replace it with an undef input.
9350   // Shuffle mask values <  4 are selecting elements of V1.
9351   // Shuffle mask values >= 4 are selecting elements of V2.
9352   // Adjust each half of the permute mask by clearing the half that was
9353   // selecting the zero vector and setting the zero mask bit.
9354   if (IsV1Zero) {
9355     V1 = DAG.getUNDEF(VT);
9356     if (MaskLO < 4)
9357       PermMask = (PermMask & 0xf0) | 0x08;
9358     if (MaskHI < 4)
9359       PermMask = (PermMask & 0x0f) | 0x80;
9360   }
9361   if (IsV2Zero) {
9362     V2 = DAG.getUNDEF(VT);
9363     if (MaskLO >= 4)
9364       PermMask = (PermMask & 0xf0) | 0x08;
9365     if (MaskHI >= 4)
9366       PermMask = (PermMask & 0x0f) | 0x80;
9367   }
9368
9369   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9370                      DAG.getConstant(PermMask, DL, MVT::i8));
9371 }
9372
9373 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9374 /// shuffling each lane.
9375 ///
9376 /// This will only succeed when the result of fixing the 128-bit lanes results
9377 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9378 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9379 /// the lane crosses early and then use simpler shuffles within each lane.
9380 ///
9381 /// FIXME: It might be worthwhile at some point to support this without
9382 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9383 /// in x86 only floating point has interesting non-repeating shuffles, and even
9384 /// those are still *marginally* more expensive.
9385 static SDValue lowerVectorShuffleByMerging128BitLanes(
9386     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9387     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9388   assert(!isSingleInputShuffleMask(Mask) &&
9389          "This is only useful with multiple inputs.");
9390
9391   int Size = Mask.size();
9392   int LaneSize = 128 / VT.getScalarSizeInBits();
9393   int NumLanes = Size / LaneSize;
9394   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9395
9396   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9397   // check whether the in-128-bit lane shuffles share a repeating pattern.
9398   SmallVector<int, 4> Lanes;
9399   Lanes.resize(NumLanes, -1);
9400   SmallVector<int, 4> InLaneMask;
9401   InLaneMask.resize(LaneSize, -1);
9402   for (int i = 0; i < Size; ++i) {
9403     if (Mask[i] < 0)
9404       continue;
9405
9406     int j = i / LaneSize;
9407
9408     if (Lanes[j] < 0) {
9409       // First entry we've seen for this lane.
9410       Lanes[j] = Mask[i] / LaneSize;
9411     } else if (Lanes[j] != Mask[i] / LaneSize) {
9412       // This doesn't match the lane selected previously!
9413       return SDValue();
9414     }
9415
9416     // Check that within each lane we have a consistent shuffle mask.
9417     int k = i % LaneSize;
9418     if (InLaneMask[k] < 0) {
9419       InLaneMask[k] = Mask[i] % LaneSize;
9420     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9421       // This doesn't fit a repeating in-lane mask.
9422       return SDValue();
9423     }
9424   }
9425
9426   // First shuffle the lanes into place.
9427   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9428                                 VT.getSizeInBits() / 64);
9429   SmallVector<int, 8> LaneMask;
9430   LaneMask.resize(NumLanes * 2, -1);
9431   for (int i = 0; i < NumLanes; ++i)
9432     if (Lanes[i] >= 0) {
9433       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9434       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9435     }
9436
9437   V1 = DAG.getBitcast(LaneVT, V1);
9438   V2 = DAG.getBitcast(LaneVT, V2);
9439   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9440
9441   // Cast it back to the type we actually want.
9442   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
9443
9444   // Now do a simple shuffle that isn't lane crossing.
9445   SmallVector<int, 8> NewMask;
9446   NewMask.resize(Size, -1);
9447   for (int i = 0; i < Size; ++i)
9448     if (Mask[i] >= 0)
9449       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9450   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9451          "Must not introduce lane crosses at this point!");
9452
9453   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9454 }
9455
9456 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9457 /// given mask.
9458 ///
9459 /// This returns true if the elements from a particular input are already in the
9460 /// slot required by the given mask and require no permutation.
9461 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9462   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9463   int Size = Mask.size();
9464   for (int i = 0; i < Size; ++i)
9465     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9466       return false;
9467
9468   return true;
9469 }
9470
9471 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
9472                                             ArrayRef<int> Mask, SDValue V1,
9473                                             SDValue V2, SelectionDAG &DAG) {
9474
9475   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
9476   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
9477   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
9478   int NumElts = VT.getVectorNumElements();
9479   bool ShufpdMask = true;
9480   bool CommutableMask = true;
9481   unsigned Immediate = 0;
9482   for (int i = 0; i < NumElts; ++i) {
9483     if (Mask[i] < 0)
9484       continue;
9485     int Val = (i & 6) + NumElts * (i & 1);
9486     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
9487     if (Mask[i] < Val ||  Mask[i] > Val + 1)
9488       ShufpdMask = false;
9489     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
9490       CommutableMask = false;
9491     Immediate |= (Mask[i] % 2) << i;
9492   }
9493   if (ShufpdMask)
9494     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
9495                        DAG.getConstant(Immediate, DL, MVT::i8));
9496   if (CommutableMask)
9497     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
9498                        DAG.getConstant(Immediate, DL, MVT::i8));
9499   return SDValue();
9500 }
9501
9502 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9503 ///
9504 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9505 /// isn't available.
9506 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9507                                        const X86Subtarget *Subtarget,
9508                                        SelectionDAG &DAG) {
9509   SDLoc DL(Op);
9510   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9511   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9512   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9513   ArrayRef<int> Mask = SVOp->getMask();
9514   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9515
9516   SmallVector<int, 4> WidenedMask;
9517   if (canWidenShuffleElements(Mask, WidenedMask))
9518     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9519                                     DAG);
9520
9521   if (isSingleInputShuffleMask(Mask)) {
9522     // Check for being able to broadcast a single element.
9523     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9524                                                           Mask, Subtarget, DAG))
9525       return Broadcast;
9526
9527     // Use low duplicate instructions for masks that match their pattern.
9528     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9529       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9530
9531     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9532       // Non-half-crossing single input shuffles can be lowerid with an
9533       // interleaved permutation.
9534       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9535                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9536       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9537                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
9538     }
9539
9540     // With AVX2 we have direct support for this permutation.
9541     if (Subtarget->hasAVX2())
9542       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9543                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9544
9545     // Otherwise, fall back.
9546     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9547                                                    DAG);
9548   }
9549
9550   // X86 has dedicated unpack instructions that can handle specific blend
9551   // operations: UNPCKH and UNPCKL.
9552   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9553     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9554   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9555     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9556   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9557     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9558   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9559     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9560
9561   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9562                                                 Subtarget, DAG))
9563     return Blend;
9564
9565   // Check if the blend happens to exactly fit that of SHUFPD.
9566   if (SDValue Op =
9567       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
9568     return Op;
9569
9570   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9571   // shuffle. However, if we have AVX2 and either inputs are already in place,
9572   // we will be able to shuffle even across lanes the other input in a single
9573   // instruction so skip this pattern.
9574   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9575                                  isShuffleMaskInputInPlace(1, Mask))))
9576     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9577             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9578       return Result;
9579
9580   // If we have AVX2 then we always want to lower with a blend because an v4 we
9581   // can fully permute the elements.
9582   if (Subtarget->hasAVX2())
9583     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9584                                                       Mask, DAG);
9585
9586   // Otherwise fall back on generic lowering.
9587   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9588 }
9589
9590 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9591 ///
9592 /// This routine is only called when we have AVX2 and thus a reasonable
9593 /// instruction set for v4i64 shuffling..
9594 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9595                                        const X86Subtarget *Subtarget,
9596                                        SelectionDAG &DAG) {
9597   SDLoc DL(Op);
9598   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9599   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9600   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9601   ArrayRef<int> Mask = SVOp->getMask();
9602   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9603   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9604
9605   SmallVector<int, 4> WidenedMask;
9606   if (canWidenShuffleElements(Mask, WidenedMask))
9607     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9608                                     DAG);
9609
9610   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9611                                                 Subtarget, DAG))
9612     return Blend;
9613
9614   // Check for being able to broadcast a single element.
9615   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9616                                                         Mask, Subtarget, DAG))
9617     return Broadcast;
9618
9619   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9620   // use lower latency instructions that will operate on both 128-bit lanes.
9621   SmallVector<int, 2> RepeatedMask;
9622   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9623     if (isSingleInputShuffleMask(Mask)) {
9624       int PSHUFDMask[] = {-1, -1, -1, -1};
9625       for (int i = 0; i < 2; ++i)
9626         if (RepeatedMask[i] >= 0) {
9627           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9628           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9629         }
9630       return DAG.getBitcast(
9631           MVT::v4i64,
9632           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9633                       DAG.getBitcast(MVT::v8i32, V1),
9634                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9635     }
9636   }
9637
9638   // AVX2 provides a direct instruction for permuting a single input across
9639   // lanes.
9640   if (isSingleInputShuffleMask(Mask))
9641     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9642                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9643
9644   // Try to use shift instructions.
9645   if (SDValue Shift =
9646           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9647     return Shift;
9648
9649   // Use dedicated unpack instructions for masks that match their pattern.
9650   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9651     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9652   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9653     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9654   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9655     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9656   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9657     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9658
9659   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9660   // shuffle. However, if we have AVX2 and either inputs are already in place,
9661   // we will be able to shuffle even across lanes the other input in a single
9662   // instruction so skip this pattern.
9663   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9664                                  isShuffleMaskInputInPlace(1, Mask))))
9665     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9666             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9667       return Result;
9668
9669   // Otherwise fall back on generic blend lowering.
9670   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9671                                                     Mask, DAG);
9672 }
9673
9674 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9675 ///
9676 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9677 /// isn't available.
9678 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9679                                        const X86Subtarget *Subtarget,
9680                                        SelectionDAG &DAG) {
9681   SDLoc DL(Op);
9682   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9683   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9684   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9685   ArrayRef<int> Mask = SVOp->getMask();
9686   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9687
9688   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9689                                                 Subtarget, DAG))
9690     return Blend;
9691
9692   // Check for being able to broadcast a single element.
9693   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9694                                                         Mask, Subtarget, DAG))
9695     return Broadcast;
9696
9697   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9698   // options to efficiently lower the shuffle.
9699   SmallVector<int, 4> RepeatedMask;
9700   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9701     assert(RepeatedMask.size() == 4 &&
9702            "Repeated masks must be half the mask width!");
9703
9704     // Use even/odd duplicate instructions for masks that match their pattern.
9705     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9706       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9707     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9708       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9709
9710     if (isSingleInputShuffleMask(Mask))
9711       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9712                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9713
9714     // Use dedicated unpack instructions for masks that match their pattern.
9715     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9716       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9717     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9718       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9719     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9720       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9721     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9722       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9723
9724     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9725     // have already handled any direct blends. We also need to squash the
9726     // repeated mask into a simulated v4f32 mask.
9727     for (int i = 0; i < 4; ++i)
9728       if (RepeatedMask[i] >= 8)
9729         RepeatedMask[i] -= 4;
9730     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9731   }
9732
9733   // If we have a single input shuffle with different shuffle patterns in the
9734   // two 128-bit lanes use the variable mask to VPERMILPS.
9735   if (isSingleInputShuffleMask(Mask)) {
9736     SDValue VPermMask[8];
9737     for (int i = 0; i < 8; ++i)
9738       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9739                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9740     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9741       return DAG.getNode(
9742           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9743           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9744
9745     if (Subtarget->hasAVX2())
9746       return DAG.getNode(
9747           X86ISD::VPERMV, DL, MVT::v8f32,
9748           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
9749                                                  MVT::v8i32, VPermMask)),
9750           V1);
9751
9752     // Otherwise, fall back.
9753     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9754                                                    DAG);
9755   }
9756
9757   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9758   // shuffle.
9759   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9760           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9761     return Result;
9762
9763   // If we have AVX2 then we always want to lower with a blend because at v8 we
9764   // can fully permute the elements.
9765   if (Subtarget->hasAVX2())
9766     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9767                                                       Mask, DAG);
9768
9769   // Otherwise fall back on generic lowering.
9770   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9771 }
9772
9773 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9774 ///
9775 /// This routine is only called when we have AVX2 and thus a reasonable
9776 /// instruction set for v8i32 shuffling..
9777 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9778                                        const X86Subtarget *Subtarget,
9779                                        SelectionDAG &DAG) {
9780   SDLoc DL(Op);
9781   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9782   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9783   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9784   ArrayRef<int> Mask = SVOp->getMask();
9785   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9786   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9787
9788   // Whenever we can lower this as a zext, that instruction is strictly faster
9789   // than any alternative. It also allows us to fold memory operands into the
9790   // shuffle in many cases.
9791   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9792                                                          Mask, Subtarget, DAG))
9793     return ZExt;
9794
9795   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9796                                                 Subtarget, DAG))
9797     return Blend;
9798
9799   // Check for being able to broadcast a single element.
9800   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9801                                                         Mask, Subtarget, DAG))
9802     return Broadcast;
9803
9804   // If the shuffle mask is repeated in each 128-bit lane we can use more
9805   // efficient instructions that mirror the shuffles across the two 128-bit
9806   // lanes.
9807   SmallVector<int, 4> RepeatedMask;
9808   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9809     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9810     if (isSingleInputShuffleMask(Mask))
9811       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9812                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9813
9814     // Use dedicated unpack instructions for masks that match their pattern.
9815     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9816       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9817     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9818       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9819     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9820       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9821     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9822       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9823   }
9824
9825   // Try to use shift instructions.
9826   if (SDValue Shift =
9827           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9828     return Shift;
9829
9830   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9831           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9832     return Rotate;
9833
9834   // If the shuffle patterns aren't repeated but it is a single input, directly
9835   // generate a cross-lane VPERMD instruction.
9836   if (isSingleInputShuffleMask(Mask)) {
9837     SDValue VPermMask[8];
9838     for (int i = 0; i < 8; ++i)
9839       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9840                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9841     return DAG.getNode(
9842         X86ISD::VPERMV, DL, MVT::v8i32,
9843         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9844   }
9845
9846   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9847   // shuffle.
9848   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9849           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9850     return Result;
9851
9852   // Otherwise fall back on generic blend lowering.
9853   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9854                                                     Mask, DAG);
9855 }
9856
9857 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9858 ///
9859 /// This routine is only called when we have AVX2 and thus a reasonable
9860 /// instruction set for v16i16 shuffling..
9861 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9862                                         const X86Subtarget *Subtarget,
9863                                         SelectionDAG &DAG) {
9864   SDLoc DL(Op);
9865   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9866   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9867   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9868   ArrayRef<int> Mask = SVOp->getMask();
9869   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9870   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9871
9872   // Whenever we can lower this as a zext, that instruction is strictly faster
9873   // than any alternative. It also allows us to fold memory operands into the
9874   // shuffle in many cases.
9875   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9876                                                          Mask, Subtarget, DAG))
9877     return ZExt;
9878
9879   // Check for being able to broadcast a single element.
9880   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9881                                                         Mask, Subtarget, DAG))
9882     return Broadcast;
9883
9884   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9885                                                 Subtarget, DAG))
9886     return Blend;
9887
9888   // Use dedicated unpack instructions for masks that match their pattern.
9889   if (isShuffleEquivalent(V1, V2, Mask,
9890                           {// First 128-bit lane:
9891                            0, 16, 1, 17, 2, 18, 3, 19,
9892                            // Second 128-bit lane:
9893                            8, 24, 9, 25, 10, 26, 11, 27}))
9894     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9895   if (isShuffleEquivalent(V1, V2, Mask,
9896                           {// First 128-bit lane:
9897                            4, 20, 5, 21, 6, 22, 7, 23,
9898                            // Second 128-bit lane:
9899                            12, 28, 13, 29, 14, 30, 15, 31}))
9900     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9901
9902   // Try to use shift instructions.
9903   if (SDValue Shift =
9904           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9905     return Shift;
9906
9907   // Try to use byte rotation instructions.
9908   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9909           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9910     return Rotate;
9911
9912   if (isSingleInputShuffleMask(Mask)) {
9913     // There are no generalized cross-lane shuffle operations available on i16
9914     // element types.
9915     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9916       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9917                                                      Mask, DAG);
9918
9919     SmallVector<int, 8> RepeatedMask;
9920     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
9921       // As this is a single-input shuffle, the repeated mask should be
9922       // a strictly valid v8i16 mask that we can pass through to the v8i16
9923       // lowering to handle even the v16 case.
9924       return lowerV8I16GeneralSingleInputVectorShuffle(
9925           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
9926     }
9927
9928     SDValue PSHUFBMask[32];
9929     for (int i = 0; i < 16; ++i) {
9930       if (Mask[i] == -1) {
9931         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9932         continue;
9933       }
9934
9935       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9936       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9937       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
9938       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
9939     }
9940     return DAG.getBitcast(MVT::v16i16,
9941                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
9942                                       DAG.getBitcast(MVT::v32i8, V1),
9943                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
9944                                                   MVT::v32i8, PSHUFBMask)));
9945   }
9946
9947   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9948   // shuffle.
9949   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9950           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9951     return Result;
9952
9953   // Otherwise fall back on generic lowering.
9954   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9955 }
9956
9957 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9958 ///
9959 /// This routine is only called when we have AVX2 and thus a reasonable
9960 /// instruction set for v32i8 shuffling..
9961 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9962                                        const X86Subtarget *Subtarget,
9963                                        SelectionDAG &DAG) {
9964   SDLoc DL(Op);
9965   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9966   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9967   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9968   ArrayRef<int> Mask = SVOp->getMask();
9969   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9970   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9971
9972   // Whenever we can lower this as a zext, that instruction is strictly faster
9973   // than any alternative. It also allows us to fold memory operands into the
9974   // shuffle in many cases.
9975   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9976                                                          Mask, Subtarget, DAG))
9977     return ZExt;
9978
9979   // Check for being able to broadcast a single element.
9980   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9981                                                         Mask, Subtarget, DAG))
9982     return Broadcast;
9983
9984   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9985                                                 Subtarget, DAG))
9986     return Blend;
9987
9988   // Use dedicated unpack instructions for masks that match their pattern.
9989   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9990   // 256-bit lanes.
9991   if (isShuffleEquivalent(
9992           V1, V2, Mask,
9993           {// First 128-bit lane:
9994            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9995            // Second 128-bit lane:
9996            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9997     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9998   if (isShuffleEquivalent(
9999           V1, V2, Mask,
10000           {// First 128-bit lane:
10001            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
10002            // Second 128-bit lane:
10003            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
10004     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
10005
10006   // Try to use shift instructions.
10007   if (SDValue Shift =
10008           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10009     return Shift;
10010
10011   // Try to use byte rotation instructions.
10012   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10013           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10014     return Rotate;
10015
10016   if (isSingleInputShuffleMask(Mask)) {
10017     // There are no generalized cross-lane shuffle operations available on i8
10018     // element types.
10019     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10020       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10021                                                      Mask, DAG);
10022
10023     SDValue PSHUFBMask[32];
10024     for (int i = 0; i < 32; ++i)
10025       PSHUFBMask[i] =
10026           Mask[i] < 0
10027               ? DAG.getUNDEF(MVT::i8)
10028               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10029                                 MVT::i8);
10030
10031     return DAG.getNode(
10032         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10033         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10034   }
10035
10036   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10037   // shuffle.
10038   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10039           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10040     return Result;
10041
10042   // Otherwise fall back on generic lowering.
10043   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10044 }
10045
10046 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10047 ///
10048 /// This routine either breaks down the specific type of a 256-bit x86 vector
10049 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10050 /// together based on the available instructions.
10051 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10052                                         MVT VT, const X86Subtarget *Subtarget,
10053                                         SelectionDAG &DAG) {
10054   SDLoc DL(Op);
10055   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10056   ArrayRef<int> Mask = SVOp->getMask();
10057
10058   // If we have a single input to the zero element, insert that into V1 if we
10059   // can do so cheaply.
10060   int NumElts = VT.getVectorNumElements();
10061   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10062     return M >= NumElts;
10063   });
10064
10065   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10066     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10067                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10068       return Insertion;
10069
10070   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
10071   // check for those subtargets here and avoid much of the subtarget querying in
10072   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
10073   // ability to manipulate a 256-bit vector with integer types. Since we'll use
10074   // floating point types there eventually, just immediately cast everything to
10075   // a float and operate entirely in that domain.
10076   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10077     int ElementBits = VT.getScalarSizeInBits();
10078     if (ElementBits < 32)
10079       // No floating point type available, decompose into 128-bit vectors.
10080       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10081
10082     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10083                                 VT.getVectorNumElements());
10084     V1 = DAG.getBitcast(FpVT, V1);
10085     V2 = DAG.getBitcast(FpVT, V2);
10086     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10087   }
10088
10089   switch (VT.SimpleTy) {
10090   case MVT::v4f64:
10091     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10092   case MVT::v4i64:
10093     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10094   case MVT::v8f32:
10095     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10096   case MVT::v8i32:
10097     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10098   case MVT::v16i16:
10099     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10100   case MVT::v32i8:
10101     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10102
10103   default:
10104     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10105   }
10106 }
10107
10108 static SDValue lowerVectorShuffleWithVALIGN(SDLoc DL, MVT VT,
10109                                             ArrayRef<int> Mask, SDValue V1,
10110                                             SDValue V2, SelectionDAG &DAG) {
10111
10112   assert(VT.getScalarSizeInBits() >= 32 && "Unexpected data type for VALIGN");
10113   // VALIGN pattern 2, 3, 4, 5, .. (sequential, shifted right)
10114   int AlignVal = -1;
10115   for (int i = 0; i < (signed)VT.getVectorNumElements(); ++i) {
10116     if (Mask[i] < 0)
10117       continue;
10118     if (Mask[i] < i)
10119       return SDValue();
10120     if (AlignVal == -1)
10121       AlignVal = Mask[i] - i;
10122     else if (Mask[i] - i != AlignVal)
10123       return SDValue();
10124   }
10125   return DAG.getNode(X86ISD::VALIGN, DL, VT, V1, V2,
10126                      DAG.getConstant(AlignVal, DL, MVT::i8));
10127 }
10128
10129 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10130                                            ArrayRef<int> Mask, SDValue V1,
10131                                            SDValue V2, SelectionDAG &DAG) {
10132
10133   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10134
10135   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10136   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10137
10138   SmallVector<SDValue, 32>  VPermMask;
10139   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i)
10140     VPermMask.push_back(Mask[i] < 0 ? DAG.getUNDEF(MaskEltVT) :
10141                         DAG.getConstant(Mask[i], DL,MaskEltVT));
10142   SDValue MaskNode = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskVecVT,
10143                                  VPermMask);
10144   if (isSingleInputShuffleMask(Mask))
10145     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10146
10147   return DAG.getNode(X86ISD::VPERMV3, DL, VT, MaskNode, V1, V2);
10148 }
10149
10150
10151 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10152 static SDValue lowerV8X64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10153                                        const X86Subtarget *Subtarget,
10154                                        SelectionDAG &DAG) {
10155   SDLoc DL(Op);
10156   MVT VT = Op.getSimpleValueType();
10157   assert((V1.getSimpleValueType() == MVT::v8f64 ||
10158           V1.getSimpleValueType() == MVT::v8i64) && "Bad operand type!");
10159   assert((V2.getSimpleValueType() == MVT::v8f64 ||
10160           V2.getSimpleValueType() == MVT::v8i64) && "Bad operand type!");
10161   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10162   ArrayRef<int> Mask = SVOp->getMask();
10163   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10164
10165   // X86 has dedicated unpack instructions that can handle specific blend
10166   // operations: UNPCKH and UNPCKL.
10167   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10168     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
10169   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10170     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
10171
10172   if (SDValue Op = lowerVectorShuffleWithVALIGN(DL, VT, Mask, V1, V2, DAG))
10173     return Op;
10174
10175   if (SDValue Op = lowerVectorShuffleWithSHUFPD(DL, VT, Mask, V1, V2, DAG))
10176     return Op;
10177
10178   // PERMILPD instruction - mask 0/1, 0/1, 2/3, 2/3, 4/5, 4/5, 6/7, 6/7
10179   if (isSingleInputShuffleMask(Mask)) {
10180     bool PermilMask = true;
10181     unsigned Immediate = 0;
10182     for (int i = 0; i < 8; ++i) {
10183       if (Mask[i] < 0)
10184         continue;
10185       int Val = (i & 6);
10186       if (Mask[i] < Val ||  Mask[i] > Val+1) {
10187         PermilMask = false;
10188         break;
10189       }
10190       Immediate |= (Mask[i]%2) << i;
10191     }
10192     if (PermilMask)
10193       return DAG.getNode(X86ISD::VPERMILPI, DL, VT, V1,
10194                          DAG.getConstant(Immediate, DL, MVT::i8));
10195
10196     SmallVector<int, 4> RepeatedMask;
10197     if (is256BitLaneRepeatedShuffleMask(VT, Mask, RepeatedMask)) {
10198       unsigned Immediate = 0;
10199       for (int i = 0; i < 4; ++i)
10200         if (RepeatedMask[i] > 0)
10201           Immediate |= (RepeatedMask[i] & 3) << (i*2);
10202       return DAG.getNode(X86ISD::VPERMI, DL, VT, V1,
10203                          DAG.getConstant(Immediate, DL, MVT::i8));
10204     }
10205   }
10206   return lowerVectorShuffleWithPERMV(DL, VT, Mask, V1, V2, DAG);
10207 }
10208
10209 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10210 static SDValue lowerV16X32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10211                                        const X86Subtarget *Subtarget,
10212                                        SelectionDAG &DAG) {
10213   MVT VT = Op.getSimpleValueType();
10214   SDLoc DL(Op);
10215   assert((V1.getSimpleValueType() == MVT::v16i32 ||
10216           V1.getSimpleValueType() == MVT::v16f32) && "Bad operand type!");
10217   assert((V2.getSimpleValueType() == MVT::v16i32 ||
10218           V2.getSimpleValueType() == MVT::v16f32) && "Bad operand type!");
10219   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10220   ArrayRef<int> Mask = SVOp->getMask();
10221   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10222
10223   // Use dedicated unpack instructions for masks that match their pattern.
10224   if (isShuffleEquivalent(V1, V2, Mask,
10225                           {// First 128-bit lane.
10226                            0, 16, 1, 17, 4, 20, 5, 21,
10227                            // Second 128-bit lane.
10228                            8, 24, 9, 25, 12, 28, 13, 29}))
10229     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
10230   if (isShuffleEquivalent(V1, V2, Mask,
10231                           {// First 128-bit lane.
10232                            2, 18, 3, 19, 6, 22, 7, 23,
10233                            // Second 128-bit lane.
10234                            10, 26, 11, 27, 14, 30, 15, 31}))
10235     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
10236
10237   if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6, 8, 8, 10, 10,
10238                                          12, 12, 14, 14}))
10239     return DAG.getNode(X86ISD::MOVSLDUP, DL, VT, V1);
10240   if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7, 9, 9, 11, 11,
10241                                          13, 13, 15, 15}))
10242     return DAG.getNode(X86ISD::MOVSHDUP, DL, VT, V1);
10243
10244   SmallVector<int, 4> RepeatedMask;
10245   if (is128BitLaneRepeatedShuffleMask(VT, Mask, RepeatedMask)) {
10246     if (isSingleInputShuffleMask(Mask)) {
10247       unsigned Opc = VT.isInteger() ? X86ISD::PSHUFD : X86ISD::VPERMILPI;
10248       return DAG.getNode(Opc, DL, VT, V1,
10249                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10250     }
10251
10252     for (int i = 0; i < 4; ++i) {
10253       if (RepeatedMask[i] >= 16)
10254         RepeatedMask[i] -= 12;
10255      }
10256      return lowerVectorShuffleWithSHUFPS(DL, VT, RepeatedMask, V1, V2, DAG);
10257   }
10258
10259   if (SDValue Op = lowerVectorShuffleWithVALIGN(DL, VT, Mask, V1, V2, DAG))
10260     return Op;
10261
10262   return lowerVectorShuffleWithPERMV(DL, VT, Mask, V1, V2, DAG);
10263 }
10264
10265 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10266 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10267                                         const X86Subtarget *Subtarget,
10268                                         SelectionDAG &DAG) {
10269   SDLoc DL(Op);
10270   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10271   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10272   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10273   ArrayRef<int> Mask = SVOp->getMask();
10274   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10275   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10276
10277   // FIXME: Implement direct support for this type!
10278   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10279 }
10280
10281 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10282 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10283                                        const X86Subtarget *Subtarget,
10284                                        SelectionDAG &DAG) {
10285   SDLoc DL(Op);
10286   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10287   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10288   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10289   ArrayRef<int> Mask = SVOp->getMask();
10290   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10291   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10292
10293   // FIXME: Implement direct support for this type!
10294   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10295 }
10296
10297 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10298 ///
10299 /// This routine either breaks down the specific type of a 512-bit x86 vector
10300 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10301 /// together based on the available instructions.
10302 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10303                                         MVT VT, const X86Subtarget *Subtarget,
10304                                         SelectionDAG &DAG) {
10305   SDLoc DL(Op);
10306   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10307   ArrayRef<int> Mask = SVOp->getMask();
10308   assert(Subtarget->hasAVX512() &&
10309          "Cannot lower 512-bit vectors w/ basic ISA!");
10310
10311   // Check for being able to broadcast a single element.
10312   if (SDValue Broadcast =
10313           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10314     return Broadcast;
10315
10316   // Dispatch to each element type for lowering. If we don't have supprot for
10317   // specific element type shuffles at 512 bits, immediately split them and
10318   // lower them. Each lowering routine of a given type is allowed to assume that
10319   // the requisite ISA extensions for that element type are available.
10320   switch (VT.SimpleTy) {
10321   case MVT::v8f64:
10322   case MVT::v8i64:
10323     return lowerV8X64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10324   case MVT::v16f32:
10325   case MVT::v16i32:
10326     return lowerV16X32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10327   case MVT::v32i16:
10328     if (Subtarget->hasBWI())
10329       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10330     break;
10331   case MVT::v64i8:
10332     if (Subtarget->hasBWI())
10333       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10334     break;
10335
10336   default:
10337     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10338   }
10339
10340   // Otherwise fall back on splitting.
10341   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10342 }
10343
10344 /// \brief Top-level lowering for x86 vector shuffles.
10345 ///
10346 /// This handles decomposition, canonicalization, and lowering of all x86
10347 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10348 /// above in helper routines. The canonicalization attempts to widen shuffles
10349 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10350 /// s.t. only one of the two inputs needs to be tested, etc.
10351 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10352                                   SelectionDAG &DAG) {
10353   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10354   ArrayRef<int> Mask = SVOp->getMask();
10355   SDValue V1 = Op.getOperand(0);
10356   SDValue V2 = Op.getOperand(1);
10357   MVT VT = Op.getSimpleValueType();
10358   int NumElements = VT.getVectorNumElements();
10359   SDLoc dl(Op);
10360
10361   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10362
10363   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10364   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10365   if (V1IsUndef && V2IsUndef)
10366     return DAG.getUNDEF(VT);
10367
10368   // When we create a shuffle node we put the UNDEF node to second operand,
10369   // but in some cases the first operand may be transformed to UNDEF.
10370   // In this case we should just commute the node.
10371   if (V1IsUndef)
10372     return DAG.getCommutedVectorShuffle(*SVOp);
10373
10374   // Check for non-undef masks pointing at an undef vector and make the masks
10375   // undef as well. This makes it easier to match the shuffle based solely on
10376   // the mask.
10377   if (V2IsUndef)
10378     for (int M : Mask)
10379       if (M >= NumElements) {
10380         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10381         for (int &M : NewMask)
10382           if (M >= NumElements)
10383             M = -1;
10384         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10385       }
10386
10387   // We actually see shuffles that are entirely re-arrangements of a set of
10388   // zero inputs. This mostly happens while decomposing complex shuffles into
10389   // simple ones. Directly lower these as a buildvector of zeros.
10390   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10391   if (Zeroable.all())
10392     return getZeroVector(VT, Subtarget, DAG, dl);
10393
10394   // Try to collapse shuffles into using a vector type with fewer elements but
10395   // wider element types. We cap this to not form integers or floating point
10396   // elements wider than 64 bits, but it might be interesting to form i128
10397   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10398   SmallVector<int, 16> WidenedMask;
10399   if (VT.getScalarSizeInBits() < 64 &&
10400       canWidenShuffleElements(Mask, WidenedMask)) {
10401     MVT NewEltVT = VT.isFloatingPoint()
10402                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10403                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10404     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10405     // Make sure that the new vector type is legal. For example, v2f64 isn't
10406     // legal on SSE1.
10407     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10408       V1 = DAG.getBitcast(NewVT, V1);
10409       V2 = DAG.getBitcast(NewVT, V2);
10410       return DAG.getBitcast(
10411           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10412     }
10413   }
10414
10415   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10416   for (int M : SVOp->getMask())
10417     if (M < 0)
10418       ++NumUndefElements;
10419     else if (M < NumElements)
10420       ++NumV1Elements;
10421     else
10422       ++NumV2Elements;
10423
10424   // Commute the shuffle as needed such that more elements come from V1 than
10425   // V2. This allows us to match the shuffle pattern strictly on how many
10426   // elements come from V1 without handling the symmetric cases.
10427   if (NumV2Elements > NumV1Elements)
10428     return DAG.getCommutedVectorShuffle(*SVOp);
10429
10430   // When the number of V1 and V2 elements are the same, try to minimize the
10431   // number of uses of V2 in the low half of the vector. When that is tied,
10432   // ensure that the sum of indices for V1 is equal to or lower than the sum
10433   // indices for V2. When those are equal, try to ensure that the number of odd
10434   // indices for V1 is lower than the number of odd indices for V2.
10435   if (NumV1Elements == NumV2Elements) {
10436     int LowV1Elements = 0, LowV2Elements = 0;
10437     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10438       if (M >= NumElements)
10439         ++LowV2Elements;
10440       else if (M >= 0)
10441         ++LowV1Elements;
10442     if (LowV2Elements > LowV1Elements) {
10443       return DAG.getCommutedVectorShuffle(*SVOp);
10444     } else if (LowV2Elements == LowV1Elements) {
10445       int SumV1Indices = 0, SumV2Indices = 0;
10446       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10447         if (SVOp->getMask()[i] >= NumElements)
10448           SumV2Indices += i;
10449         else if (SVOp->getMask()[i] >= 0)
10450           SumV1Indices += i;
10451       if (SumV2Indices < SumV1Indices) {
10452         return DAG.getCommutedVectorShuffle(*SVOp);
10453       } else if (SumV2Indices == SumV1Indices) {
10454         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10455         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10456           if (SVOp->getMask()[i] >= NumElements)
10457             NumV2OddIndices += i % 2;
10458           else if (SVOp->getMask()[i] >= 0)
10459             NumV1OddIndices += i % 2;
10460         if (NumV2OddIndices < NumV1OddIndices)
10461           return DAG.getCommutedVectorShuffle(*SVOp);
10462       }
10463     }
10464   }
10465
10466   // For each vector width, delegate to a specialized lowering routine.
10467   if (VT.getSizeInBits() == 128)
10468     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10469
10470   if (VT.getSizeInBits() == 256)
10471     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10472
10473   // Force AVX-512 vectors to be scalarized for now.
10474   // FIXME: Implement AVX-512 support!
10475   if (VT.getSizeInBits() == 512)
10476     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10477
10478   llvm_unreachable("Unimplemented!");
10479 }
10480
10481 // This function assumes its argument is a BUILD_VECTOR of constants or
10482 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10483 // true.
10484 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10485                                     unsigned &MaskValue) {
10486   MaskValue = 0;
10487   unsigned NumElems = BuildVector->getNumOperands();
10488   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10489   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10490   unsigned NumElemsInLane = NumElems / NumLanes;
10491
10492   // Blend for v16i16 should be symetric for the both lanes.
10493   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10494     SDValue EltCond = BuildVector->getOperand(i);
10495     SDValue SndLaneEltCond =
10496         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10497
10498     int Lane1Cond = -1, Lane2Cond = -1;
10499     if (isa<ConstantSDNode>(EltCond))
10500       Lane1Cond = !isZero(EltCond);
10501     if (isa<ConstantSDNode>(SndLaneEltCond))
10502       Lane2Cond = !isZero(SndLaneEltCond);
10503
10504     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10505       // Lane1Cond != 0, means we want the first argument.
10506       // Lane1Cond == 0, means we want the second argument.
10507       // The encoding of this argument is 0 for the first argument, 1
10508       // for the second. Therefore, invert the condition.
10509       MaskValue |= !Lane1Cond << i;
10510     else if (Lane1Cond < 0)
10511       MaskValue |= !Lane2Cond << i;
10512     else
10513       return false;
10514   }
10515   return true;
10516 }
10517
10518 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10519 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10520                                            const X86Subtarget *Subtarget,
10521                                            SelectionDAG &DAG) {
10522   SDValue Cond = Op.getOperand(0);
10523   SDValue LHS = Op.getOperand(1);
10524   SDValue RHS = Op.getOperand(2);
10525   SDLoc dl(Op);
10526   MVT VT = Op.getSimpleValueType();
10527
10528   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10529     return SDValue();
10530   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10531
10532   // Only non-legal VSELECTs reach this lowering, convert those into generic
10533   // shuffles and re-use the shuffle lowering path for blends.
10534   SmallVector<int, 32> Mask;
10535   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10536     SDValue CondElt = CondBV->getOperand(i);
10537     Mask.push_back(
10538         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10539   }
10540   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10541 }
10542
10543 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10544   // A vselect where all conditions and data are constants can be optimized into
10545   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10546   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10547       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10548       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10549     return SDValue();
10550
10551   // Try to lower this to a blend-style vector shuffle. This can handle all
10552   // constant condition cases.
10553   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
10554     return BlendOp;
10555
10556   // Variable blends are only legal from SSE4.1 onward.
10557   if (!Subtarget->hasSSE41())
10558     return SDValue();
10559
10560   // Only some types will be legal on some subtargets. If we can emit a legal
10561   // VSELECT-matching blend, return Op, and but if we need to expand, return
10562   // a null value.
10563   switch (Op.getSimpleValueType().SimpleTy) {
10564   default:
10565     // Most of the vector types have blends past SSE4.1.
10566     return Op;
10567
10568   case MVT::v32i8:
10569     // The byte blends for AVX vectors were introduced only in AVX2.
10570     if (Subtarget->hasAVX2())
10571       return Op;
10572
10573     return SDValue();
10574
10575   case MVT::v8i16:
10576   case MVT::v16i16:
10577     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
10578     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10579       return Op;
10580
10581     // FIXME: We should custom lower this by fixing the condition and using i8
10582     // blends.
10583     return SDValue();
10584   }
10585 }
10586
10587 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10588   MVT VT = Op.getSimpleValueType();
10589   SDLoc dl(Op);
10590
10591   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10592     return SDValue();
10593
10594   if (VT.getSizeInBits() == 8) {
10595     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10596                                   Op.getOperand(0), Op.getOperand(1));
10597     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10598                                   DAG.getValueType(VT));
10599     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10600   }
10601
10602   if (VT.getSizeInBits() == 16) {
10603     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10604     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10605     if (Idx == 0)
10606       return DAG.getNode(
10607           ISD::TRUNCATE, dl, MVT::i16,
10608           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10609                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10610                       Op.getOperand(1)));
10611     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10612                                   Op.getOperand(0), Op.getOperand(1));
10613     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10614                                   DAG.getValueType(VT));
10615     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10616   }
10617
10618   if (VT == MVT::f32) {
10619     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10620     // the result back to FR32 register. It's only worth matching if the
10621     // result has a single use which is a store or a bitcast to i32.  And in
10622     // the case of a store, it's not worth it if the index is a constant 0,
10623     // because a MOVSSmr can be used instead, which is smaller and faster.
10624     if (!Op.hasOneUse())
10625       return SDValue();
10626     SDNode *User = *Op.getNode()->use_begin();
10627     if ((User->getOpcode() != ISD::STORE ||
10628          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10629           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10630         (User->getOpcode() != ISD::BITCAST ||
10631          User->getValueType(0) != MVT::i32))
10632       return SDValue();
10633     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10634                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10635                                   Op.getOperand(1));
10636     return DAG.getBitcast(MVT::f32, Extract);
10637   }
10638
10639   if (VT == MVT::i32 || VT == MVT::i64) {
10640     // ExtractPS/pextrq works with constant index.
10641     if (isa<ConstantSDNode>(Op.getOperand(1)))
10642       return Op;
10643   }
10644   return SDValue();
10645 }
10646
10647 /// Extract one bit from mask vector, like v16i1 or v8i1.
10648 /// AVX-512 feature.
10649 SDValue
10650 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10651   SDValue Vec = Op.getOperand(0);
10652   SDLoc dl(Vec);
10653   MVT VecVT = Vec.getSimpleValueType();
10654   SDValue Idx = Op.getOperand(1);
10655   MVT EltVT = Op.getSimpleValueType();
10656
10657   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10658   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10659          "Unexpected vector type in ExtractBitFromMaskVector");
10660
10661   // variable index can't be handled in mask registers,
10662   // extend vector to VR512
10663   if (!isa<ConstantSDNode>(Idx)) {
10664     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10665     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10666     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10667                               ExtVT.getVectorElementType(), Ext, Idx);
10668     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10669   }
10670
10671   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10672   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10673   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10674     rc = getRegClassFor(MVT::v16i1);
10675   unsigned MaxSift = rc->getSize()*8 - 1;
10676   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10677                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10678   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10679                     DAG.getConstant(MaxSift, dl, MVT::i8));
10680   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10681                        DAG.getIntPtrConstant(0, dl));
10682 }
10683
10684 SDValue
10685 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10686                                            SelectionDAG &DAG) const {
10687   SDLoc dl(Op);
10688   SDValue Vec = Op.getOperand(0);
10689   MVT VecVT = Vec.getSimpleValueType();
10690   SDValue Idx = Op.getOperand(1);
10691
10692   if (Op.getSimpleValueType() == MVT::i1)
10693     return ExtractBitFromMaskVector(Op, DAG);
10694
10695   if (!isa<ConstantSDNode>(Idx)) {
10696     if (VecVT.is512BitVector() ||
10697         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10698          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10699
10700       MVT MaskEltVT =
10701         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10702       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10703                                     MaskEltVT.getSizeInBits());
10704
10705       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10706       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10707                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10708                                 Idx, DAG.getConstant(0, dl, getPointerTy()));
10709       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10710       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10711                         Perm, DAG.getConstant(0, dl, getPointerTy()));
10712     }
10713     return SDValue();
10714   }
10715
10716   // If this is a 256-bit vector result, first extract the 128-bit vector and
10717   // then extract the element from the 128-bit vector.
10718   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10719
10720     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10721     // Get the 128-bit vector.
10722     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10723     MVT EltVT = VecVT.getVectorElementType();
10724
10725     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10726
10727     //if (IdxVal >= NumElems/2)
10728     //  IdxVal -= NumElems/2;
10729     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10730     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10731                        DAG.getConstant(IdxVal, dl, MVT::i32));
10732   }
10733
10734   assert(VecVT.is128BitVector() && "Unexpected vector length");
10735
10736   if (Subtarget->hasSSE41()) {
10737     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10738     if (Res.getNode())
10739       return Res;
10740   }
10741
10742   MVT VT = Op.getSimpleValueType();
10743   // TODO: handle v16i8.
10744   if (VT.getSizeInBits() == 16) {
10745     SDValue Vec = Op.getOperand(0);
10746     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10747     if (Idx == 0)
10748       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10749                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10750                                      DAG.getBitcast(MVT::v4i32, Vec),
10751                                      Op.getOperand(1)));
10752     // Transform it so it match pextrw which produces a 32-bit result.
10753     MVT EltVT = MVT::i32;
10754     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10755                                   Op.getOperand(0), Op.getOperand(1));
10756     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10757                                   DAG.getValueType(VT));
10758     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10759   }
10760
10761   if (VT.getSizeInBits() == 32) {
10762     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10763     if (Idx == 0)
10764       return Op;
10765
10766     // SHUFPS the element to the lowest double word, then movss.
10767     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10768     MVT VVT = Op.getOperand(0).getSimpleValueType();
10769     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10770                                        DAG.getUNDEF(VVT), Mask);
10771     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10772                        DAG.getIntPtrConstant(0, dl));
10773   }
10774
10775   if (VT.getSizeInBits() == 64) {
10776     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10777     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10778     //        to match extract_elt for f64.
10779     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10780     if (Idx == 0)
10781       return Op;
10782
10783     // UNPCKHPD the element to the lowest double word, then movsd.
10784     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10785     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10786     int Mask[2] = { 1, -1 };
10787     MVT VVT = Op.getOperand(0).getSimpleValueType();
10788     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10789                                        DAG.getUNDEF(VVT), Mask);
10790     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10791                        DAG.getIntPtrConstant(0, dl));
10792   }
10793
10794   return SDValue();
10795 }
10796
10797 /// Insert one bit to mask vector, like v16i1 or v8i1.
10798 /// AVX-512 feature.
10799 SDValue
10800 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10801   SDLoc dl(Op);
10802   SDValue Vec = Op.getOperand(0);
10803   SDValue Elt = Op.getOperand(1);
10804   SDValue Idx = Op.getOperand(2);
10805   MVT VecVT = Vec.getSimpleValueType();
10806
10807   if (!isa<ConstantSDNode>(Idx)) {
10808     // Non constant index. Extend source and destination,
10809     // insert element and then truncate the result.
10810     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10811     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10812     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10813       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10814       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10815     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10816   }
10817
10818   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10819   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10820   if (IdxVal)
10821     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10822                            DAG.getConstant(IdxVal, dl, MVT::i8));
10823   if (Vec.getOpcode() == ISD::UNDEF)
10824     return EltInVec;
10825   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10826 }
10827
10828 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10829                                                   SelectionDAG &DAG) const {
10830   MVT VT = Op.getSimpleValueType();
10831   MVT EltVT = VT.getVectorElementType();
10832
10833   if (EltVT == MVT::i1)
10834     return InsertBitToMaskVector(Op, DAG);
10835
10836   SDLoc dl(Op);
10837   SDValue N0 = Op.getOperand(0);
10838   SDValue N1 = Op.getOperand(1);
10839   SDValue N2 = Op.getOperand(2);
10840   if (!isa<ConstantSDNode>(N2))
10841     return SDValue();
10842   auto *N2C = cast<ConstantSDNode>(N2);
10843   unsigned IdxVal = N2C->getZExtValue();
10844
10845   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10846   // into that, and then insert the subvector back into the result.
10847   if (VT.is256BitVector() || VT.is512BitVector()) {
10848     // With a 256-bit vector, we can insert into the zero element efficiently
10849     // using a blend if we have AVX or AVX2 and the right data type.
10850     if (VT.is256BitVector() && IdxVal == 0) {
10851       // TODO: It is worthwhile to cast integer to floating point and back
10852       // and incur a domain crossing penalty if that's what we'll end up
10853       // doing anyway after extracting to a 128-bit vector.
10854       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
10855           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
10856         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
10857         N2 = DAG.getIntPtrConstant(1, dl);
10858         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
10859       }
10860     }
10861
10862     // Get the desired 128-bit vector chunk.
10863     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10864
10865     // Insert the element into the desired chunk.
10866     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10867     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10868
10869     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10870                     DAG.getConstant(IdxIn128, dl, MVT::i32));
10871
10872     // Insert the changed part back into the bigger vector
10873     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10874   }
10875   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10876
10877   if (Subtarget->hasSSE41()) {
10878     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10879       unsigned Opc;
10880       if (VT == MVT::v8i16) {
10881         Opc = X86ISD::PINSRW;
10882       } else {
10883         assert(VT == MVT::v16i8);
10884         Opc = X86ISD::PINSRB;
10885       }
10886
10887       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10888       // argument.
10889       if (N1.getValueType() != MVT::i32)
10890         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10891       if (N2.getValueType() != MVT::i32)
10892         N2 = DAG.getIntPtrConstant(IdxVal, dl);
10893       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10894     }
10895
10896     if (EltVT == MVT::f32) {
10897       // Bits [7:6] of the constant are the source select. This will always be
10898       //   zero here. The DAG Combiner may combine an extract_elt index into
10899       //   these bits. For example (insert (extract, 3), 2) could be matched by
10900       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
10901       // Bits [5:4] of the constant are the destination select. This is the
10902       //   value of the incoming immediate.
10903       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
10904       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10905
10906       const Function *F = DAG.getMachineFunction().getFunction();
10907       bool MinSize = F->hasFnAttribute(Attribute::MinSize);
10908       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
10909         // If this is an insertion of 32-bits into the low 32-bits of
10910         // a vector, we prefer to generate a blend with immediate rather
10911         // than an insertps. Blends are simpler operations in hardware and so
10912         // will always have equal or better performance than insertps.
10913         // But if optimizing for size and there's a load folding opportunity,
10914         // generate insertps because blendps does not have a 32-bit memory
10915         // operand form.
10916         N2 = DAG.getIntPtrConstant(1, dl);
10917         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10918         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
10919       }
10920       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
10921       // Create this as a scalar to vector..
10922       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10923       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10924     }
10925
10926     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10927       // PINSR* works with constant index.
10928       return Op;
10929     }
10930   }
10931
10932   if (EltVT == MVT::i8)
10933     return SDValue();
10934
10935   if (EltVT.getSizeInBits() == 16) {
10936     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10937     // as its second argument.
10938     if (N1.getValueType() != MVT::i32)
10939       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10940     if (N2.getValueType() != MVT::i32)
10941       N2 = DAG.getIntPtrConstant(IdxVal, dl);
10942     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10943   }
10944   return SDValue();
10945 }
10946
10947 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10948   SDLoc dl(Op);
10949   MVT OpVT = Op.getSimpleValueType();
10950
10951   // If this is a 256-bit vector result, first insert into a 128-bit
10952   // vector and then insert into the 256-bit vector.
10953   if (!OpVT.is128BitVector()) {
10954     // Insert into a 128-bit vector.
10955     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10956     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10957                                  OpVT.getVectorNumElements() / SizeFactor);
10958
10959     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10960
10961     // Insert the 128-bit vector.
10962     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10963   }
10964
10965   if (OpVT == MVT::v1i64 &&
10966       Op.getOperand(0).getValueType() == MVT::i64)
10967     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10968
10969   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10970   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10971   return DAG.getBitcast(
10972       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
10973 }
10974
10975 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10976 // a simple subregister reference or explicit instructions to grab
10977 // upper bits of a vector.
10978 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10979                                       SelectionDAG &DAG) {
10980   SDLoc dl(Op);
10981   SDValue In =  Op.getOperand(0);
10982   SDValue Idx = Op.getOperand(1);
10983   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10984   MVT ResVT   = Op.getSimpleValueType();
10985   MVT InVT    = In.getSimpleValueType();
10986
10987   if (Subtarget->hasFp256()) {
10988     if (ResVT.is128BitVector() &&
10989         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10990         isa<ConstantSDNode>(Idx)) {
10991       return Extract128BitVector(In, IdxVal, DAG, dl);
10992     }
10993     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10994         isa<ConstantSDNode>(Idx)) {
10995       return Extract256BitVector(In, IdxVal, DAG, dl);
10996     }
10997   }
10998   return SDValue();
10999 }
11000
11001 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11002 // simple superregister reference or explicit instructions to insert
11003 // the upper bits of a vector.
11004 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11005                                      SelectionDAG &DAG) {
11006   if (!Subtarget->hasAVX())
11007     return SDValue();
11008
11009   SDLoc dl(Op);
11010   SDValue Vec = Op.getOperand(0);
11011   SDValue SubVec = Op.getOperand(1);
11012   SDValue Idx = Op.getOperand(2);
11013
11014   if (!isa<ConstantSDNode>(Idx))
11015     return SDValue();
11016
11017   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11018   MVT OpVT = Op.getSimpleValueType();
11019   MVT SubVecVT = SubVec.getSimpleValueType();
11020
11021   // Fold two 16-byte subvector loads into one 32-byte load:
11022   // (insert_subvector (insert_subvector undef, (load addr), 0),
11023   //                   (load addr + 16), Elts/2)
11024   // --> load32 addr
11025   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11026       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11027       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
11028       !Subtarget->isUnalignedMem32Slow()) {
11029     SDValue SubVec2 = Vec.getOperand(1);
11030     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
11031       if (Idx2->getZExtValue() == 0) {
11032         SDValue Ops[] = { SubVec2, SubVec };
11033         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
11034         if (LD.getNode())
11035           return LD;
11036       }
11037     }
11038   }
11039
11040   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11041       SubVecVT.is128BitVector())
11042     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11043
11044   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11045     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11046
11047   if (OpVT.getVectorElementType() == MVT::i1) {
11048     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11049       return Op;
11050     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11051     SDValue Undef = DAG.getUNDEF(OpVT);
11052     unsigned NumElems = OpVT.getVectorNumElements();
11053     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11054
11055     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11056       // Zero upper bits of the Vec
11057       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11058       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11059
11060       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11061                                  SubVec, ZeroIdx);
11062       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11063       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11064     }
11065     if (IdxVal == 0) {
11066       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11067                                  SubVec, ZeroIdx);
11068       // Zero upper bits of the Vec2
11069       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11070       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11071       // Zero lower bits of the Vec
11072       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11073       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11074       // Merge them together
11075       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11076     }
11077   }
11078   return SDValue();
11079 }
11080
11081 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11082 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11083 // one of the above mentioned nodes. It has to be wrapped because otherwise
11084 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11085 // be used to form addressing mode. These wrapped nodes will be selected
11086 // into MOV32ri.
11087 SDValue
11088 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11089   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11090
11091   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11092   // global base reg.
11093   unsigned char OpFlag = 0;
11094   unsigned WrapperKind = X86ISD::Wrapper;
11095   CodeModel::Model M = DAG.getTarget().getCodeModel();
11096
11097   if (Subtarget->isPICStyleRIPRel() &&
11098       (M == CodeModel::Small || M == CodeModel::Kernel))
11099     WrapperKind = X86ISD::WrapperRIP;
11100   else if (Subtarget->isPICStyleGOT())
11101     OpFlag = X86II::MO_GOTOFF;
11102   else if (Subtarget->isPICStyleStubPIC())
11103     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11104
11105   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
11106                                              CP->getAlignment(),
11107                                              CP->getOffset(), OpFlag);
11108   SDLoc DL(CP);
11109   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11110   // With PIC, the address is actually $g + Offset.
11111   if (OpFlag) {
11112     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11113                          DAG.getNode(X86ISD::GlobalBaseReg,
11114                                      SDLoc(), getPointerTy()),
11115                          Result);
11116   }
11117
11118   return Result;
11119 }
11120
11121 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11122   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11123
11124   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11125   // global base reg.
11126   unsigned char OpFlag = 0;
11127   unsigned WrapperKind = X86ISD::Wrapper;
11128   CodeModel::Model M = DAG.getTarget().getCodeModel();
11129
11130   if (Subtarget->isPICStyleRIPRel() &&
11131       (M == CodeModel::Small || M == CodeModel::Kernel))
11132     WrapperKind = X86ISD::WrapperRIP;
11133   else if (Subtarget->isPICStyleGOT())
11134     OpFlag = X86II::MO_GOTOFF;
11135   else if (Subtarget->isPICStyleStubPIC())
11136     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11137
11138   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
11139                                           OpFlag);
11140   SDLoc DL(JT);
11141   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11142
11143   // With PIC, the address is actually $g + Offset.
11144   if (OpFlag)
11145     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11146                          DAG.getNode(X86ISD::GlobalBaseReg,
11147                                      SDLoc(), getPointerTy()),
11148                          Result);
11149
11150   return Result;
11151 }
11152
11153 SDValue
11154 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11155   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11156
11157   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11158   // global base reg.
11159   unsigned char OpFlag = 0;
11160   unsigned WrapperKind = X86ISD::Wrapper;
11161   CodeModel::Model M = DAG.getTarget().getCodeModel();
11162
11163   if (Subtarget->isPICStyleRIPRel() &&
11164       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11165     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11166       OpFlag = X86II::MO_GOTPCREL;
11167     WrapperKind = X86ISD::WrapperRIP;
11168   } else if (Subtarget->isPICStyleGOT()) {
11169     OpFlag = X86II::MO_GOT;
11170   } else if (Subtarget->isPICStyleStubPIC()) {
11171     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11172   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11173     OpFlag = X86II::MO_DARWIN_NONLAZY;
11174   }
11175
11176   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
11177
11178   SDLoc DL(Op);
11179   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11180
11181   // With PIC, the address is actually $g + Offset.
11182   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11183       !Subtarget->is64Bit()) {
11184     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11185                          DAG.getNode(X86ISD::GlobalBaseReg,
11186                                      SDLoc(), getPointerTy()),
11187                          Result);
11188   }
11189
11190   // For symbols that require a load from a stub to get the address, emit the
11191   // load.
11192   if (isGlobalStubReference(OpFlag))
11193     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
11194                          MachinePointerInfo::getGOT(), false, false, false, 0);
11195
11196   return Result;
11197 }
11198
11199 SDValue
11200 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11201   // Create the TargetBlockAddressAddress node.
11202   unsigned char OpFlags =
11203     Subtarget->ClassifyBlockAddressReference();
11204   CodeModel::Model M = DAG.getTarget().getCodeModel();
11205   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11206   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11207   SDLoc dl(Op);
11208   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
11209                                              OpFlags);
11210
11211   if (Subtarget->isPICStyleRIPRel() &&
11212       (M == CodeModel::Small || M == CodeModel::Kernel))
11213     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11214   else
11215     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11216
11217   // With PIC, the address is actually $g + Offset.
11218   if (isGlobalRelativeToPICBase(OpFlags)) {
11219     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11220                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11221                          Result);
11222   }
11223
11224   return Result;
11225 }
11226
11227 SDValue
11228 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11229                                       int64_t Offset, SelectionDAG &DAG) const {
11230   // Create the TargetGlobalAddress node, folding in the constant
11231   // offset if it is legal.
11232   unsigned char OpFlags =
11233       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11234   CodeModel::Model M = DAG.getTarget().getCodeModel();
11235   SDValue Result;
11236   if (OpFlags == X86II::MO_NO_FLAG &&
11237       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11238     // A direct static reference to a global.
11239     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
11240     Offset = 0;
11241   } else {
11242     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
11243   }
11244
11245   if (Subtarget->isPICStyleRIPRel() &&
11246       (M == CodeModel::Small || M == CodeModel::Kernel))
11247     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11248   else
11249     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11250
11251   // With PIC, the address is actually $g + Offset.
11252   if (isGlobalRelativeToPICBase(OpFlags)) {
11253     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11254                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11255                          Result);
11256   }
11257
11258   // For globals that require a load from a stub to get the address, emit the
11259   // load.
11260   if (isGlobalStubReference(OpFlags))
11261     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
11262                          MachinePointerInfo::getGOT(), false, false, false, 0);
11263
11264   // If there was a non-zero offset that we didn't fold, create an explicit
11265   // addition for it.
11266   if (Offset != 0)
11267     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
11268                          DAG.getConstant(Offset, dl, getPointerTy()));
11269
11270   return Result;
11271 }
11272
11273 SDValue
11274 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11275   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11276   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11277   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11278 }
11279
11280 static SDValue
11281 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11282            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11283            unsigned char OperandFlags, bool LocalDynamic = false) {
11284   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11285   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11286   SDLoc dl(GA);
11287   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11288                                            GA->getValueType(0),
11289                                            GA->getOffset(),
11290                                            OperandFlags);
11291
11292   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11293                                            : X86ISD::TLSADDR;
11294
11295   if (InFlag) {
11296     SDValue Ops[] = { Chain,  TGA, *InFlag };
11297     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11298   } else {
11299     SDValue Ops[]  = { Chain, TGA };
11300     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11301   }
11302
11303   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11304   MFI->setAdjustsStack(true);
11305   MFI->setHasCalls(true);
11306
11307   SDValue Flag = Chain.getValue(1);
11308   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11309 }
11310
11311 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11312 static SDValue
11313 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11314                                 const EVT PtrVT) {
11315   SDValue InFlag;
11316   SDLoc dl(GA);  // ? function entry point might be better
11317   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11318                                    DAG.getNode(X86ISD::GlobalBaseReg,
11319                                                SDLoc(), PtrVT), InFlag);
11320   InFlag = Chain.getValue(1);
11321
11322   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11323 }
11324
11325 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11326 static SDValue
11327 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11328                                 const EVT PtrVT) {
11329   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11330                     X86::RAX, X86II::MO_TLSGD);
11331 }
11332
11333 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11334                                            SelectionDAG &DAG,
11335                                            const EVT PtrVT,
11336                                            bool is64Bit) {
11337   SDLoc dl(GA);
11338
11339   // Get the start address of the TLS block for this module.
11340   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11341       .getInfo<X86MachineFunctionInfo>();
11342   MFI->incNumLocalDynamicTLSAccesses();
11343
11344   SDValue Base;
11345   if (is64Bit) {
11346     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11347                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11348   } else {
11349     SDValue InFlag;
11350     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11351         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11352     InFlag = Chain.getValue(1);
11353     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11354                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11355   }
11356
11357   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11358   // of Base.
11359
11360   // Build x@dtpoff.
11361   unsigned char OperandFlags = X86II::MO_DTPOFF;
11362   unsigned WrapperKind = X86ISD::Wrapper;
11363   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11364                                            GA->getValueType(0),
11365                                            GA->getOffset(), OperandFlags);
11366   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11367
11368   // Add x@dtpoff with the base.
11369   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11370 }
11371
11372 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11373 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11374                                    const EVT PtrVT, TLSModel::Model model,
11375                                    bool is64Bit, bool isPIC) {
11376   SDLoc dl(GA);
11377
11378   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11379   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11380                                                          is64Bit ? 257 : 256));
11381
11382   SDValue ThreadPointer =
11383       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
11384                   MachinePointerInfo(Ptr), false, false, false, 0);
11385
11386   unsigned char OperandFlags = 0;
11387   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11388   // initialexec.
11389   unsigned WrapperKind = X86ISD::Wrapper;
11390   if (model == TLSModel::LocalExec) {
11391     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11392   } else if (model == TLSModel::InitialExec) {
11393     if (is64Bit) {
11394       OperandFlags = X86II::MO_GOTTPOFF;
11395       WrapperKind = X86ISD::WrapperRIP;
11396     } else {
11397       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
11398     }
11399   } else {
11400     llvm_unreachable("Unexpected model");
11401   }
11402
11403   // emit "addl x@ntpoff,%eax" (local exec)
11404   // or "addl x@indntpoff,%eax" (initial exec)
11405   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
11406   SDValue TGA =
11407       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
11408                                  GA->getOffset(), OperandFlags);
11409   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11410
11411   if (model == TLSModel::InitialExec) {
11412     if (isPIC && !is64Bit) {
11413       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
11414                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11415                            Offset);
11416     }
11417
11418     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
11419                          MachinePointerInfo::getGOT(), false, false, false, 0);
11420   }
11421
11422   // The address of the thread local variable is the add of the thread
11423   // pointer with the offset of the variable.
11424   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
11425 }
11426
11427 SDValue
11428 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
11429
11430   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
11431   const GlobalValue *GV = GA->getGlobal();
11432
11433   if (Subtarget->isTargetELF()) {
11434     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
11435     switch (model) {
11436       case TLSModel::GeneralDynamic:
11437         if (Subtarget->is64Bit())
11438           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
11439         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
11440       case TLSModel::LocalDynamic:
11441         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
11442                                            Subtarget->is64Bit());
11443       case TLSModel::InitialExec:
11444       case TLSModel::LocalExec:
11445         return LowerToTLSExecModel(
11446             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
11447             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
11448     }
11449     llvm_unreachable("Unknown TLS model.");
11450   }
11451
11452   if (Subtarget->isTargetDarwin()) {
11453     // Darwin only has one model of TLS.  Lower to that.
11454     unsigned char OpFlag = 0;
11455     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
11456                            X86ISD::WrapperRIP : X86ISD::Wrapper;
11457
11458     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11459     // global base reg.
11460     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
11461                  !Subtarget->is64Bit();
11462     if (PIC32)
11463       OpFlag = X86II::MO_TLVP_PIC_BASE;
11464     else
11465       OpFlag = X86II::MO_TLVP;
11466     SDLoc DL(Op);
11467     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
11468                                                 GA->getValueType(0),
11469                                                 GA->getOffset(), OpFlag);
11470     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11471
11472     // With PIC32, the address is actually $g + Offset.
11473     if (PIC32)
11474       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11475                            DAG.getNode(X86ISD::GlobalBaseReg,
11476                                        SDLoc(), getPointerTy()),
11477                            Offset);
11478
11479     // Lowering the machine isd will make sure everything is in the right
11480     // location.
11481     SDValue Chain = DAG.getEntryNode();
11482     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11483     SDValue Args[] = { Chain, Offset };
11484     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
11485
11486     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
11487     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11488     MFI->setAdjustsStack(true);
11489
11490     // And our return value (tls address) is in the standard call return value
11491     // location.
11492     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11493     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
11494                               Chain.getValue(1));
11495   }
11496
11497   if (Subtarget->isTargetKnownWindowsMSVC() ||
11498       Subtarget->isTargetWindowsGNU()) {
11499     // Just use the implicit TLS architecture
11500     // Need to generate someting similar to:
11501     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11502     //                                  ; from TEB
11503     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11504     //   mov     rcx, qword [rdx+rcx*8]
11505     //   mov     eax, .tls$:tlsvar
11506     //   [rax+rcx] contains the address
11507     // Windows 64bit: gs:0x58
11508     // Windows 32bit: fs:__tls_array
11509
11510     SDLoc dl(GA);
11511     SDValue Chain = DAG.getEntryNode();
11512
11513     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11514     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11515     // use its literal value of 0x2C.
11516     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11517                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11518                                                              256)
11519                                         : Type::getInt32PtrTy(*DAG.getContext(),
11520                                                               257));
11521
11522     SDValue TlsArray =
11523         Subtarget->is64Bit()
11524             ? DAG.getIntPtrConstant(0x58, dl)
11525             : (Subtarget->isTargetWindowsGNU()
11526                    ? DAG.getIntPtrConstant(0x2C, dl)
11527                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11528
11529     SDValue ThreadPointer =
11530         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11531                     MachinePointerInfo(Ptr), false, false, false, 0);
11532
11533     SDValue res;
11534     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
11535       res = ThreadPointer;
11536     } else {
11537       // Load the _tls_index variable
11538       SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11539       if (Subtarget->is64Bit())
11540         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain, IDX,
11541                              MachinePointerInfo(), MVT::i32, false, false,
11542                              false, 0);
11543       else
11544         IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11545                           false, false, false, 0);
11546
11547       SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()), dl,
11548                                       getPointerTy());
11549       IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11550
11551       res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11552     }
11553
11554     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11555                       false, false, false, 0);
11556
11557     // Get the offset of start of .tls section
11558     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11559                                              GA->getValueType(0),
11560                                              GA->getOffset(), X86II::MO_SECREL);
11561     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11562
11563     // The address of the thread local variable is the add of the thread
11564     // pointer with the offset of the variable.
11565     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11566   }
11567
11568   llvm_unreachable("TLS not implemented for this target.");
11569 }
11570
11571 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11572 /// and take a 2 x i32 value to shift plus a shift amount.
11573 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11574   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11575   MVT VT = Op.getSimpleValueType();
11576   unsigned VTBits = VT.getSizeInBits();
11577   SDLoc dl(Op);
11578   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11579   SDValue ShOpLo = Op.getOperand(0);
11580   SDValue ShOpHi = Op.getOperand(1);
11581   SDValue ShAmt  = Op.getOperand(2);
11582   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11583   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11584   // during isel.
11585   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11586                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
11587   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11588                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
11589                        : DAG.getConstant(0, dl, VT);
11590
11591   SDValue Tmp2, Tmp3;
11592   if (Op.getOpcode() == ISD::SHL_PARTS) {
11593     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11594     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11595   } else {
11596     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11597     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11598   }
11599
11600   // If the shift amount is larger or equal than the width of a part we can't
11601   // rely on the results of shld/shrd. Insert a test and select the appropriate
11602   // values for large shift amounts.
11603   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11604                                 DAG.getConstant(VTBits, dl, MVT::i8));
11605   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11606                              AndNode, DAG.getConstant(0, dl, MVT::i8));
11607
11608   SDValue Hi, Lo;
11609   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
11610   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11611   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11612
11613   if (Op.getOpcode() == ISD::SHL_PARTS) {
11614     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11615     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11616   } else {
11617     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11618     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11619   }
11620
11621   SDValue Ops[2] = { Lo, Hi };
11622   return DAG.getMergeValues(Ops, dl);
11623 }
11624
11625 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11626                                            SelectionDAG &DAG) const {
11627   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11628   SDLoc dl(Op);
11629
11630   if (SrcVT.isVector()) {
11631     if (SrcVT.getVectorElementType() == MVT::i1) {
11632       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11633       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11634                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11635                                      Op.getOperand(0)));
11636     }
11637     return SDValue();
11638   }
11639
11640   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11641          "Unknown SINT_TO_FP to lower!");
11642
11643   // These are really Legal; return the operand so the caller accepts it as
11644   // Legal.
11645   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11646     return Op;
11647   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11648       Subtarget->is64Bit()) {
11649     return Op;
11650   }
11651
11652   unsigned Size = SrcVT.getSizeInBits()/8;
11653   MachineFunction &MF = DAG.getMachineFunction();
11654   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11655   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11656   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11657                                StackSlot,
11658                                MachinePointerInfo::getFixedStack(SSFI),
11659                                false, false, 0);
11660   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11661 }
11662
11663 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11664                                      SDValue StackSlot,
11665                                      SelectionDAG &DAG) const {
11666   // Build the FILD
11667   SDLoc DL(Op);
11668   SDVTList Tys;
11669   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11670   if (useSSE)
11671     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11672   else
11673     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11674
11675   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11676
11677   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11678   MachineMemOperand *MMO;
11679   if (FI) {
11680     int SSFI = FI->getIndex();
11681     MMO =
11682       DAG.getMachineFunction()
11683       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11684                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11685   } else {
11686     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11687     StackSlot = StackSlot.getOperand(1);
11688   }
11689   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11690   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11691                                            X86ISD::FILD, DL,
11692                                            Tys, Ops, SrcVT, MMO);
11693
11694   if (useSSE) {
11695     Chain = Result.getValue(1);
11696     SDValue InFlag = Result.getValue(2);
11697
11698     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11699     // shouldn't be necessary except that RFP cannot be live across
11700     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11701     MachineFunction &MF = DAG.getMachineFunction();
11702     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11703     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11704     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11705     Tys = DAG.getVTList(MVT::Other);
11706     SDValue Ops[] = {
11707       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11708     };
11709     MachineMemOperand *MMO =
11710       DAG.getMachineFunction()
11711       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11712                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11713
11714     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11715                                     Ops, Op.getValueType(), MMO);
11716     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11717                          MachinePointerInfo::getFixedStack(SSFI),
11718                          false, false, false, 0);
11719   }
11720
11721   return Result;
11722 }
11723
11724 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11725 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11726                                                SelectionDAG &DAG) const {
11727   // This algorithm is not obvious. Here it is what we're trying to output:
11728   /*
11729      movq       %rax,  %xmm0
11730      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11731      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11732      #ifdef __SSE3__
11733        haddpd   %xmm0, %xmm0
11734      #else
11735        pshufd   $0x4e, %xmm0, %xmm1
11736        addpd    %xmm1, %xmm0
11737      #endif
11738   */
11739
11740   SDLoc dl(Op);
11741   LLVMContext *Context = DAG.getContext();
11742
11743   // Build some magic constants.
11744   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11745   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11746   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11747
11748   SmallVector<Constant*,2> CV1;
11749   CV1.push_back(
11750     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11751                                       APInt(64, 0x4330000000000000ULL))));
11752   CV1.push_back(
11753     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11754                                       APInt(64, 0x4530000000000000ULL))));
11755   Constant *C1 = ConstantVector::get(CV1);
11756   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11757
11758   // Load the 64-bit value into an XMM register.
11759   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11760                             Op.getOperand(0));
11761   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11762                               MachinePointerInfo::getConstantPool(),
11763                               false, false, false, 16);
11764   SDValue Unpck1 =
11765       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
11766
11767   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11768                               MachinePointerInfo::getConstantPool(),
11769                               false, false, false, 16);
11770   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
11771   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11772   SDValue Result;
11773
11774   if (Subtarget->hasSSE3()) {
11775     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11776     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11777   } else {
11778     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
11779     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11780                                            S2F, 0x4E, DAG);
11781     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11782                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
11783   }
11784
11785   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11786                      DAG.getIntPtrConstant(0, dl));
11787 }
11788
11789 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11790 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11791                                                SelectionDAG &DAG) const {
11792   SDLoc dl(Op);
11793   // FP constant to bias correct the final result.
11794   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
11795                                    MVT::f64);
11796
11797   // Load the 32-bit value into an XMM register.
11798   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11799                              Op.getOperand(0));
11800
11801   // Zero out the upper parts of the register.
11802   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11803
11804   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11805                      DAG.getBitcast(MVT::v2f64, Load),
11806                      DAG.getIntPtrConstant(0, dl));
11807
11808   // Or the load with the bias.
11809   SDValue Or = DAG.getNode(
11810       ISD::OR, dl, MVT::v2i64,
11811       DAG.getBitcast(MVT::v2i64,
11812                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
11813       DAG.getBitcast(MVT::v2i64,
11814                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
11815   Or =
11816       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11817                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
11818
11819   // Subtract the bias.
11820   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11821
11822   // Handle final rounding.
11823   EVT DestVT = Op.getValueType();
11824
11825   if (DestVT.bitsLT(MVT::f64))
11826     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11827                        DAG.getIntPtrConstant(0, dl));
11828   if (DestVT.bitsGT(MVT::f64))
11829     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11830
11831   // Handle final rounding.
11832   return Sub;
11833 }
11834
11835 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11836                                      const X86Subtarget &Subtarget) {
11837   // The algorithm is the following:
11838   // #ifdef __SSE4_1__
11839   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11840   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11841   //                                 (uint4) 0x53000000, 0xaa);
11842   // #else
11843   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11844   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11845   // #endif
11846   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11847   //     return (float4) lo + fhi;
11848
11849   SDLoc DL(Op);
11850   SDValue V = Op->getOperand(0);
11851   EVT VecIntVT = V.getValueType();
11852   bool Is128 = VecIntVT == MVT::v4i32;
11853   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11854   // If we convert to something else than the supported type, e.g., to v4f64,
11855   // abort early.
11856   if (VecFloatVT != Op->getValueType(0))
11857     return SDValue();
11858
11859   unsigned NumElts = VecIntVT.getVectorNumElements();
11860   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11861          "Unsupported custom type");
11862   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11863
11864   // In the #idef/#else code, we have in common:
11865   // - The vector of constants:
11866   // -- 0x4b000000
11867   // -- 0x53000000
11868   // - A shift:
11869   // -- v >> 16
11870
11871   // Create the splat vector for 0x4b000000.
11872   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
11873   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11874                            CstLow, CstLow, CstLow, CstLow};
11875   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11876                                   makeArrayRef(&CstLowArray[0], NumElts));
11877   // Create the splat vector for 0x53000000.
11878   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
11879   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11880                             CstHigh, CstHigh, CstHigh, CstHigh};
11881   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11882                                    makeArrayRef(&CstHighArray[0], NumElts));
11883
11884   // Create the right shift.
11885   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
11886   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11887                              CstShift, CstShift, CstShift, CstShift};
11888   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11889                                     makeArrayRef(&CstShiftArray[0], NumElts));
11890   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11891
11892   SDValue Low, High;
11893   if (Subtarget.hasSSE41()) {
11894     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11895     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11896     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
11897     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
11898     // Low will be bitcasted right away, so do not bother bitcasting back to its
11899     // original type.
11900     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11901                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11902     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11903     //                                 (uint4) 0x53000000, 0xaa);
11904     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
11905     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
11906     // High will be bitcasted right away, so do not bother bitcasting back to
11907     // its original type.
11908     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11909                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11910   } else {
11911     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
11912     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11913                                      CstMask, CstMask, CstMask);
11914     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11915     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11916     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11917
11918     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11919     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11920   }
11921
11922   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11923   SDValue CstFAdd = DAG.getConstantFP(
11924       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
11925   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11926                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11927   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11928                                    makeArrayRef(&CstFAddArray[0], NumElts));
11929
11930   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11931   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
11932   SDValue FHigh =
11933       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11934   //     return (float4) lo + fhi;
11935   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
11936   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11937 }
11938
11939 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11940                                                SelectionDAG &DAG) const {
11941   SDValue N0 = Op.getOperand(0);
11942   MVT SVT = N0.getSimpleValueType();
11943   SDLoc dl(Op);
11944
11945   switch (SVT.SimpleTy) {
11946   default:
11947     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11948   case MVT::v4i8:
11949   case MVT::v4i16:
11950   case MVT::v8i8:
11951   case MVT::v8i16: {
11952     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11953     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11954                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11955   }
11956   case MVT::v4i32:
11957   case MVT::v8i32:
11958     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11959   case MVT::v16i8:
11960   case MVT::v16i16:
11961     if (Subtarget->hasAVX512())
11962       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
11963                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
11964   }
11965   llvm_unreachable(nullptr);
11966 }
11967
11968 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11969                                            SelectionDAG &DAG) const {
11970   SDValue N0 = Op.getOperand(0);
11971   SDLoc dl(Op);
11972
11973   if (Op.getValueType().isVector())
11974     return lowerUINT_TO_FP_vec(Op, DAG);
11975
11976   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11977   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11978   // the optimization here.
11979   if (DAG.SignBitIsZero(N0))
11980     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11981
11982   MVT SrcVT = N0.getSimpleValueType();
11983   MVT DstVT = Op.getSimpleValueType();
11984   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11985     return LowerUINT_TO_FP_i64(Op, DAG);
11986   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11987     return LowerUINT_TO_FP_i32(Op, DAG);
11988   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11989     return SDValue();
11990
11991   // Make a 64-bit buffer, and use it to build an FILD.
11992   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11993   if (SrcVT == MVT::i32) {
11994     SDValue WordOff = DAG.getConstant(4, dl, getPointerTy());
11995     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11996                                      getPointerTy(), StackSlot, WordOff);
11997     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11998                                   StackSlot, MachinePointerInfo(),
11999                                   false, false, 0);
12000     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12001                                   OffsetSlot, MachinePointerInfo(),
12002                                   false, false, 0);
12003     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12004     return Fild;
12005   }
12006
12007   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12008   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12009                                StackSlot, MachinePointerInfo(),
12010                                false, false, 0);
12011   // For i64 source, we need to add the appropriate power of 2 if the input
12012   // was negative.  This is the same as the optimization in
12013   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12014   // we must be careful to do the computation in x87 extended precision, not
12015   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12016   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12017   MachineMemOperand *MMO =
12018     DAG.getMachineFunction()
12019     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12020                           MachineMemOperand::MOLoad, 8, 8);
12021
12022   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12023   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12024   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12025                                          MVT::i64, MMO);
12026
12027   APInt FF(32, 0x5F800000ULL);
12028
12029   // Check whether the sign bit is set.
12030   SDValue SignSet = DAG.getSetCC(dl,
12031                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
12032                                  Op.getOperand(0),
12033                                  DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12034
12035   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12036   SDValue FudgePtr = DAG.getConstantPool(
12037                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
12038                                          getPointerTy());
12039
12040   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12041   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12042   SDValue Four = DAG.getIntPtrConstant(4, dl);
12043   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12044                                Zero, Four);
12045   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
12046
12047   // Load the value out, extending it from f32 to f80.
12048   // FIXME: Avoid the extend by constructing the right constant pool?
12049   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
12050                                  FudgePtr, MachinePointerInfo::getConstantPool(),
12051                                  MVT::f32, false, false, false, 4);
12052   // Extend everything to 80 bits to force it to be done on x87.
12053   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12054   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12055                      DAG.getIntPtrConstant(0, dl));
12056 }
12057
12058 std::pair<SDValue,SDValue>
12059 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12060                                     bool IsSigned, bool IsReplace) const {
12061   SDLoc DL(Op);
12062
12063   EVT DstTy = Op.getValueType();
12064
12065   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
12066     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12067     DstTy = MVT::i64;
12068   }
12069
12070   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12071          DstTy.getSimpleVT() >= MVT::i16 &&
12072          "Unknown FP_TO_INT to lower!");
12073
12074   // These are really Legal.
12075   if (DstTy == MVT::i32 &&
12076       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12077     return std::make_pair(SDValue(), SDValue());
12078   if (Subtarget->is64Bit() &&
12079       DstTy == MVT::i64 &&
12080       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12081     return std::make_pair(SDValue(), SDValue());
12082
12083   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
12084   // stack slot, or into the FTOL runtime function.
12085   MachineFunction &MF = DAG.getMachineFunction();
12086   unsigned MemSize = DstTy.getSizeInBits()/8;
12087   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12088   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
12089
12090   unsigned Opc;
12091   if (!IsSigned && isIntegerTypeFTOL(DstTy))
12092     Opc = X86ISD::WIN_FTOL;
12093   else
12094     switch (DstTy.getSimpleVT().SimpleTy) {
12095     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12096     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12097     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12098     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12099     }
12100
12101   SDValue Chain = DAG.getEntryNode();
12102   SDValue Value = Op.getOperand(0);
12103   EVT TheVT = Op.getOperand(0).getValueType();
12104   // FIXME This causes a redundant load/store if the SSE-class value is already
12105   // in memory, such as if it is on the callstack.
12106   if (isScalarFPTypeInSSEReg(TheVT)) {
12107     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12108     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12109                          MachinePointerInfo::getFixedStack(SSFI),
12110                          false, false, 0);
12111     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12112     SDValue Ops[] = {
12113       Chain, StackSlot, DAG.getValueType(TheVT)
12114     };
12115
12116     MachineMemOperand *MMO =
12117       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12118                               MachineMemOperand::MOLoad, MemSize, MemSize);
12119     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12120     Chain = Value.getValue(1);
12121     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12122     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
12123   }
12124
12125   MachineMemOperand *MMO =
12126     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12127                             MachineMemOperand::MOStore, MemSize, MemSize);
12128
12129   if (Opc != X86ISD::WIN_FTOL) {
12130     // Build the FP_TO_INT*_IN_MEM
12131     SDValue Ops[] = { Chain, Value, StackSlot };
12132     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12133                                            Ops, DstTy, MMO);
12134     return std::make_pair(FIST, StackSlot);
12135   } else {
12136     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
12137       DAG.getVTList(MVT::Other, MVT::Glue),
12138       Chain, Value);
12139     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
12140       MVT::i32, ftol.getValue(1));
12141     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
12142       MVT::i32, eax.getValue(2));
12143     SDValue Ops[] = { eax, edx };
12144     SDValue pair = IsReplace
12145       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
12146       : DAG.getMergeValues(Ops, DL);
12147     return std::make_pair(pair, SDValue());
12148   }
12149 }
12150
12151 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12152                               const X86Subtarget *Subtarget) {
12153   MVT VT = Op->getSimpleValueType(0);
12154   SDValue In = Op->getOperand(0);
12155   MVT InVT = In.getSimpleValueType();
12156   SDLoc dl(Op);
12157
12158   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12159     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12160
12161   // Optimize vectors in AVX mode:
12162   //
12163   //   v8i16 -> v8i32
12164   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12165   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12166   //   Concat upper and lower parts.
12167   //
12168   //   v4i32 -> v4i64
12169   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12170   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12171   //   Concat upper and lower parts.
12172   //
12173
12174   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12175       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12176       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12177     return SDValue();
12178
12179   if (Subtarget->hasInt256())
12180     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12181
12182   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12183   SDValue Undef = DAG.getUNDEF(InVT);
12184   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12185   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12186   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12187
12188   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12189                              VT.getVectorNumElements()/2);
12190
12191   OpLo = DAG.getBitcast(HVT, OpLo);
12192   OpHi = DAG.getBitcast(HVT, OpHi);
12193
12194   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12195 }
12196
12197 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12198                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12199   MVT VT = Op->getSimpleValueType(0);
12200   SDValue In = Op->getOperand(0);
12201   MVT InVT = In.getSimpleValueType();
12202   SDLoc DL(Op);
12203   unsigned int NumElts = VT.getVectorNumElements();
12204   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12205     return SDValue();
12206
12207   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12208     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12209
12210   assert(InVT.getVectorElementType() == MVT::i1);
12211   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12212   SDValue One =
12213    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12214   SDValue Zero =
12215    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12216
12217   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12218   if (VT.is512BitVector())
12219     return V;
12220   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12221 }
12222
12223 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12224                                SelectionDAG &DAG) {
12225   if (Subtarget->hasFp256()) {
12226     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12227     if (Res.getNode())
12228       return Res;
12229   }
12230
12231   return SDValue();
12232 }
12233
12234 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12235                                 SelectionDAG &DAG) {
12236   SDLoc DL(Op);
12237   MVT VT = Op.getSimpleValueType();
12238   SDValue In = Op.getOperand(0);
12239   MVT SVT = In.getSimpleValueType();
12240
12241   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12242     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
12243
12244   if (Subtarget->hasFp256()) {
12245     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12246     if (Res.getNode())
12247       return Res;
12248   }
12249
12250   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12251          VT.getVectorNumElements() != SVT.getVectorNumElements());
12252   return SDValue();
12253 }
12254
12255 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12256   SDLoc DL(Op);
12257   MVT VT = Op.getSimpleValueType();
12258   SDValue In = Op.getOperand(0);
12259   MVT InVT = In.getSimpleValueType();
12260
12261   if (VT == MVT::i1) {
12262     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12263            "Invalid scalar TRUNCATE operation");
12264     if (InVT.getSizeInBits() >= 32)
12265       return SDValue();
12266     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12267     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12268   }
12269   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12270          "Invalid TRUNCATE operation");
12271
12272   // move vector to mask - truncate solution for SKX
12273   if (VT.getVectorElementType() == MVT::i1) {
12274     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
12275         Subtarget->hasBWI())
12276       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12277     if ((InVT.is256BitVector() || InVT.is128BitVector())
12278         && InVT.getScalarSizeInBits() <= 16 &&
12279         Subtarget->hasBWI() && Subtarget->hasVLX())
12280       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12281     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
12282         Subtarget->hasDQI())
12283       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
12284     if ((InVT.is256BitVector() || InVT.is128BitVector())
12285         && InVT.getScalarSizeInBits() >= 32 &&
12286         Subtarget->hasDQI() && Subtarget->hasVLX())
12287       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
12288   }
12289   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
12290     if (VT.getVectorElementType().getSizeInBits() >=8)
12291       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
12292
12293     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12294     unsigned NumElts = InVT.getVectorNumElements();
12295     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
12296     if (InVT.getSizeInBits() < 512) {
12297       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
12298       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
12299       InVT = ExtVT;
12300     }
12301
12302     SDValue OneV =
12303      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
12304     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
12305     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
12306   }
12307
12308   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
12309     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
12310     if (Subtarget->hasInt256()) {
12311       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
12312       In = DAG.getBitcast(MVT::v8i32, In);
12313       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
12314                                 ShufMask);
12315       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
12316                          DAG.getIntPtrConstant(0, DL));
12317     }
12318
12319     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12320                                DAG.getIntPtrConstant(0, DL));
12321     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12322                                DAG.getIntPtrConstant(2, DL));
12323     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12324     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12325     static const int ShufMask[] = {0, 2, 4, 6};
12326     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
12327   }
12328
12329   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
12330     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
12331     if (Subtarget->hasInt256()) {
12332       In = DAG.getBitcast(MVT::v32i8, In);
12333
12334       SmallVector<SDValue,32> pshufbMask;
12335       for (unsigned i = 0; i < 2; ++i) {
12336         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
12337         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
12338         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
12339         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
12340         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
12341         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
12342         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
12343         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
12344         for (unsigned j = 0; j < 8; ++j)
12345           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
12346       }
12347       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
12348       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
12349       In = DAG.getBitcast(MVT::v4i64, In);
12350
12351       static const int ShufMask[] = {0,  2,  -1,  -1};
12352       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
12353                                 &ShufMask[0]);
12354       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12355                        DAG.getIntPtrConstant(0, DL));
12356       return DAG.getBitcast(VT, In);
12357     }
12358
12359     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12360                                DAG.getIntPtrConstant(0, DL));
12361
12362     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12363                                DAG.getIntPtrConstant(4, DL));
12364
12365     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
12366     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
12367
12368     // The PSHUFB mask:
12369     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
12370                                    -1, -1, -1, -1, -1, -1, -1, -1};
12371
12372     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
12373     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
12374     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
12375
12376     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12377     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12378
12379     // The MOVLHPS Mask:
12380     static const int ShufMask2[] = {0, 1, 4, 5};
12381     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
12382     return DAG.getBitcast(MVT::v8i16, res);
12383   }
12384
12385   // Handle truncation of V256 to V128 using shuffles.
12386   if (!VT.is128BitVector() || !InVT.is256BitVector())
12387     return SDValue();
12388
12389   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
12390
12391   unsigned NumElems = VT.getVectorNumElements();
12392   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
12393
12394   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
12395   // Prepare truncation shuffle mask
12396   for (unsigned i = 0; i != NumElems; ++i)
12397     MaskVec[i] = i * 2;
12398   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
12399                                    DAG.getUNDEF(NVT), &MaskVec[0]);
12400   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
12401                      DAG.getIntPtrConstant(0, DL));
12402 }
12403
12404 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
12405                                            SelectionDAG &DAG) const {
12406   assert(!Op.getSimpleValueType().isVector());
12407
12408   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12409     /*IsSigned=*/ true, /*IsReplace=*/ false);
12410   SDValue FIST = Vals.first, StackSlot = Vals.second;
12411   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
12412   if (!FIST.getNode()) return Op;
12413
12414   if (StackSlot.getNode())
12415     // Load the result.
12416     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12417                        FIST, StackSlot, MachinePointerInfo(),
12418                        false, false, false, 0);
12419
12420   // The node is the result.
12421   return FIST;
12422 }
12423
12424 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
12425                                            SelectionDAG &DAG) const {
12426   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12427     /*IsSigned=*/ false, /*IsReplace=*/ false);
12428   SDValue FIST = Vals.first, StackSlot = Vals.second;
12429   assert(FIST.getNode() && "Unexpected failure");
12430
12431   if (StackSlot.getNode())
12432     // Load the result.
12433     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12434                        FIST, StackSlot, MachinePointerInfo(),
12435                        false, false, false, 0);
12436
12437   // The node is the result.
12438   return FIST;
12439 }
12440
12441 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
12442   SDLoc DL(Op);
12443   MVT VT = Op.getSimpleValueType();
12444   SDValue In = Op.getOperand(0);
12445   MVT SVT = In.getSimpleValueType();
12446
12447   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
12448
12449   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
12450                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
12451                                  In, DAG.getUNDEF(SVT)));
12452 }
12453
12454 /// The only differences between FABS and FNEG are the mask and the logic op.
12455 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
12456 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
12457   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
12458          "Wrong opcode for lowering FABS or FNEG.");
12459
12460   bool IsFABS = (Op.getOpcode() == ISD::FABS);
12461
12462   // If this is a FABS and it has an FNEG user, bail out to fold the combination
12463   // into an FNABS. We'll lower the FABS after that if it is still in use.
12464   if (IsFABS)
12465     for (SDNode *User : Op->uses())
12466       if (User->getOpcode() == ISD::FNEG)
12467         return Op;
12468
12469   SDValue Op0 = Op.getOperand(0);
12470   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
12471
12472   SDLoc dl(Op);
12473   MVT VT = Op.getSimpleValueType();
12474   // Assume scalar op for initialization; update for vector if needed.
12475   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
12476   // generate a 16-byte vector constant and logic op even for the scalar case.
12477   // Using a 16-byte mask allows folding the load of the mask with
12478   // the logic op, so it can save (~4 bytes) on code size.
12479   MVT EltVT = VT;
12480   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
12481   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
12482   // decide if we should generate a 16-byte constant mask when we only need 4 or
12483   // 8 bytes for the scalar case.
12484   if (VT.isVector()) {
12485     EltVT = VT.getVectorElementType();
12486     NumElts = VT.getVectorNumElements();
12487   }
12488
12489   unsigned EltBits = EltVT.getSizeInBits();
12490   LLVMContext *Context = DAG.getContext();
12491   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
12492   APInt MaskElt =
12493     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
12494   Constant *C = ConstantInt::get(*Context, MaskElt);
12495   C = ConstantVector::getSplat(NumElts, C);
12496   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12497   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
12498   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12499   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12500                              MachinePointerInfo::getConstantPool(),
12501                              false, false, false, Alignment);
12502
12503   if (VT.isVector()) {
12504     // For a vector, cast operands to a vector type, perform the logic op,
12505     // and cast the result back to the original value type.
12506     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
12507     SDValue MaskCasted = DAG.getBitcast(VecVT, Mask);
12508     SDValue Operand = IsFNABS ? DAG.getBitcast(VecVT, Op0.getOperand(0))
12509                               : DAG.getBitcast(VecVT, Op0);
12510     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12511     return DAG.getBitcast(VT,
12512                           DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12513   }
12514
12515   // If not vector, then scalar.
12516   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12517   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12518   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12519 }
12520
12521 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12522   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12523   LLVMContext *Context = DAG.getContext();
12524   SDValue Op0 = Op.getOperand(0);
12525   SDValue Op1 = Op.getOperand(1);
12526   SDLoc dl(Op);
12527   MVT VT = Op.getSimpleValueType();
12528   MVT SrcVT = Op1.getSimpleValueType();
12529
12530   // If second operand is smaller, extend it first.
12531   if (SrcVT.bitsLT(VT)) {
12532     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12533     SrcVT = VT;
12534   }
12535   // And if it is bigger, shrink it first.
12536   if (SrcVT.bitsGT(VT)) {
12537     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
12538     SrcVT = VT;
12539   }
12540
12541   // At this point the operands and the result should have the same
12542   // type, and that won't be f80 since that is not custom lowered.
12543
12544   const fltSemantics &Sem =
12545       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12546   const unsigned SizeInBits = VT.getSizeInBits();
12547
12548   SmallVector<Constant *, 4> CV(
12549       VT == MVT::f64 ? 2 : 4,
12550       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12551
12552   // First, clear all bits but the sign bit from the second operand (sign).
12553   CV[0] = ConstantFP::get(*Context,
12554                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12555   Constant *C = ConstantVector::get(CV);
12556   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12557   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12558                               MachinePointerInfo::getConstantPool(),
12559                               false, false, false, 16);
12560   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12561
12562   // Next, clear the sign bit from the first operand (magnitude).
12563   // If it's a constant, we can clear it here.
12564   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12565     APFloat APF = Op0CN->getValueAPF();
12566     // If the magnitude is a positive zero, the sign bit alone is enough.
12567     if (APF.isPosZero())
12568       return SignBit;
12569     APF.clearSign();
12570     CV[0] = ConstantFP::get(*Context, APF);
12571   } else {
12572     CV[0] = ConstantFP::get(
12573         *Context,
12574         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12575   }
12576   C = ConstantVector::get(CV);
12577   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12578   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12579                             MachinePointerInfo::getConstantPool(),
12580                             false, false, false, 16);
12581   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12582   if (!isa<ConstantFPSDNode>(Op0))
12583     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12584
12585   // OR the magnitude value with the sign bit.
12586   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12587 }
12588
12589 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12590   SDValue N0 = Op.getOperand(0);
12591   SDLoc dl(Op);
12592   MVT VT = Op.getSimpleValueType();
12593
12594   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12595   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12596                                   DAG.getConstant(1, dl, VT));
12597   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
12598 }
12599
12600 // Check whether an OR'd tree is PTEST-able.
12601 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12602                                       SelectionDAG &DAG) {
12603   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12604
12605   if (!Subtarget->hasSSE41())
12606     return SDValue();
12607
12608   if (!Op->hasOneUse())
12609     return SDValue();
12610
12611   SDNode *N = Op.getNode();
12612   SDLoc DL(N);
12613
12614   SmallVector<SDValue, 8> Opnds;
12615   DenseMap<SDValue, unsigned> VecInMap;
12616   SmallVector<SDValue, 8> VecIns;
12617   EVT VT = MVT::Other;
12618
12619   // Recognize a special case where a vector is casted into wide integer to
12620   // test all 0s.
12621   Opnds.push_back(N->getOperand(0));
12622   Opnds.push_back(N->getOperand(1));
12623
12624   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12625     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12626     // BFS traverse all OR'd operands.
12627     if (I->getOpcode() == ISD::OR) {
12628       Opnds.push_back(I->getOperand(0));
12629       Opnds.push_back(I->getOperand(1));
12630       // Re-evaluate the number of nodes to be traversed.
12631       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12632       continue;
12633     }
12634
12635     // Quit if a non-EXTRACT_VECTOR_ELT
12636     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12637       return SDValue();
12638
12639     // Quit if without a constant index.
12640     SDValue Idx = I->getOperand(1);
12641     if (!isa<ConstantSDNode>(Idx))
12642       return SDValue();
12643
12644     SDValue ExtractedFromVec = I->getOperand(0);
12645     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12646     if (M == VecInMap.end()) {
12647       VT = ExtractedFromVec.getValueType();
12648       // Quit if not 128/256-bit vector.
12649       if (!VT.is128BitVector() && !VT.is256BitVector())
12650         return SDValue();
12651       // Quit if not the same type.
12652       if (VecInMap.begin() != VecInMap.end() &&
12653           VT != VecInMap.begin()->first.getValueType())
12654         return SDValue();
12655       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12656       VecIns.push_back(ExtractedFromVec);
12657     }
12658     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12659   }
12660
12661   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12662          "Not extracted from 128-/256-bit vector.");
12663
12664   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12665
12666   for (DenseMap<SDValue, unsigned>::const_iterator
12667         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12668     // Quit if not all elements are used.
12669     if (I->second != FullMask)
12670       return SDValue();
12671   }
12672
12673   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12674
12675   // Cast all vectors into TestVT for PTEST.
12676   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12677     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
12678
12679   // If more than one full vectors are evaluated, OR them first before PTEST.
12680   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12681     // Each iteration will OR 2 nodes and append the result until there is only
12682     // 1 node left, i.e. the final OR'd value of all vectors.
12683     SDValue LHS = VecIns[Slot];
12684     SDValue RHS = VecIns[Slot + 1];
12685     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12686   }
12687
12688   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12689                      VecIns.back(), VecIns.back());
12690 }
12691
12692 /// \brief return true if \c Op has a use that doesn't just read flags.
12693 static bool hasNonFlagsUse(SDValue Op) {
12694   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12695        ++UI) {
12696     SDNode *User = *UI;
12697     unsigned UOpNo = UI.getOperandNo();
12698     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12699       // Look pass truncate.
12700       UOpNo = User->use_begin().getOperandNo();
12701       User = *User->use_begin();
12702     }
12703
12704     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12705         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12706       return true;
12707   }
12708   return false;
12709 }
12710
12711 /// Emit nodes that will be selected as "test Op0,Op0", or something
12712 /// equivalent.
12713 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12714                                     SelectionDAG &DAG) const {
12715   if (Op.getValueType() == MVT::i1) {
12716     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12717     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12718                        DAG.getConstant(0, dl, MVT::i8));
12719   }
12720   // CF and OF aren't always set the way we want. Determine which
12721   // of these we need.
12722   bool NeedCF = false;
12723   bool NeedOF = false;
12724   switch (X86CC) {
12725   default: break;
12726   case X86::COND_A: case X86::COND_AE:
12727   case X86::COND_B: case X86::COND_BE:
12728     NeedCF = true;
12729     break;
12730   case X86::COND_G: case X86::COND_GE:
12731   case X86::COND_L: case X86::COND_LE:
12732   case X86::COND_O: case X86::COND_NO: {
12733     // Check if we really need to set the
12734     // Overflow flag. If NoSignedWrap is present
12735     // that is not actually needed.
12736     switch (Op->getOpcode()) {
12737     case ISD::ADD:
12738     case ISD::SUB:
12739     case ISD::MUL:
12740     case ISD::SHL: {
12741       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
12742       if (BinNode->Flags.hasNoSignedWrap())
12743         break;
12744     }
12745     default:
12746       NeedOF = true;
12747       break;
12748     }
12749     break;
12750   }
12751   }
12752   // See if we can use the EFLAGS value from the operand instead of
12753   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12754   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12755   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12756     // Emit a CMP with 0, which is the TEST pattern.
12757     //if (Op.getValueType() == MVT::i1)
12758     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12759     //                     DAG.getConstant(0, MVT::i1));
12760     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12761                        DAG.getConstant(0, dl, Op.getValueType()));
12762   }
12763   unsigned Opcode = 0;
12764   unsigned NumOperands = 0;
12765
12766   // Truncate operations may prevent the merge of the SETCC instruction
12767   // and the arithmetic instruction before it. Attempt to truncate the operands
12768   // of the arithmetic instruction and use a reduced bit-width instruction.
12769   bool NeedTruncation = false;
12770   SDValue ArithOp = Op;
12771   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12772     SDValue Arith = Op->getOperand(0);
12773     // Both the trunc and the arithmetic op need to have one user each.
12774     if (Arith->hasOneUse())
12775       switch (Arith.getOpcode()) {
12776         default: break;
12777         case ISD::ADD:
12778         case ISD::SUB:
12779         case ISD::AND:
12780         case ISD::OR:
12781         case ISD::XOR: {
12782           NeedTruncation = true;
12783           ArithOp = Arith;
12784         }
12785       }
12786   }
12787
12788   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12789   // which may be the result of a CAST.  We use the variable 'Op', which is the
12790   // non-casted variable when we check for possible users.
12791   switch (ArithOp.getOpcode()) {
12792   case ISD::ADD:
12793     // Due to an isel shortcoming, be conservative if this add is likely to be
12794     // selected as part of a load-modify-store instruction. When the root node
12795     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12796     // uses of other nodes in the match, such as the ADD in this case. This
12797     // leads to the ADD being left around and reselected, with the result being
12798     // two adds in the output.  Alas, even if none our users are stores, that
12799     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12800     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12801     // climbing the DAG back to the root, and it doesn't seem to be worth the
12802     // effort.
12803     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12804          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12805       if (UI->getOpcode() != ISD::CopyToReg &&
12806           UI->getOpcode() != ISD::SETCC &&
12807           UI->getOpcode() != ISD::STORE)
12808         goto default_case;
12809
12810     if (ConstantSDNode *C =
12811         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12812       // An add of one will be selected as an INC.
12813       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12814         Opcode = X86ISD::INC;
12815         NumOperands = 1;
12816         break;
12817       }
12818
12819       // An add of negative one (subtract of one) will be selected as a DEC.
12820       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12821         Opcode = X86ISD::DEC;
12822         NumOperands = 1;
12823         break;
12824       }
12825     }
12826
12827     // Otherwise use a regular EFLAGS-setting add.
12828     Opcode = X86ISD::ADD;
12829     NumOperands = 2;
12830     break;
12831   case ISD::SHL:
12832   case ISD::SRL:
12833     // If we have a constant logical shift that's only used in a comparison
12834     // against zero turn it into an equivalent AND. This allows turning it into
12835     // a TEST instruction later.
12836     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12837         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12838       EVT VT = Op.getValueType();
12839       unsigned BitWidth = VT.getSizeInBits();
12840       unsigned ShAmt = Op->getConstantOperandVal(1);
12841       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12842         break;
12843       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12844                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12845                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12846       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12847         break;
12848       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12849                                 DAG.getConstant(Mask, dl, VT));
12850       DAG.ReplaceAllUsesWith(Op, New);
12851       Op = New;
12852     }
12853     break;
12854
12855   case ISD::AND:
12856     // If the primary and result isn't used, don't bother using X86ISD::AND,
12857     // because a TEST instruction will be better.
12858     if (!hasNonFlagsUse(Op))
12859       break;
12860     // FALL THROUGH
12861   case ISD::SUB:
12862   case ISD::OR:
12863   case ISD::XOR:
12864     // Due to the ISEL shortcoming noted above, be conservative if this op is
12865     // likely to be selected as part of a load-modify-store instruction.
12866     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12867            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12868       if (UI->getOpcode() == ISD::STORE)
12869         goto default_case;
12870
12871     // Otherwise use a regular EFLAGS-setting instruction.
12872     switch (ArithOp.getOpcode()) {
12873     default: llvm_unreachable("unexpected operator!");
12874     case ISD::SUB: Opcode = X86ISD::SUB; break;
12875     case ISD::XOR: Opcode = X86ISD::XOR; break;
12876     case ISD::AND: Opcode = X86ISD::AND; break;
12877     case ISD::OR: {
12878       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12879         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12880         if (EFLAGS.getNode())
12881           return EFLAGS;
12882       }
12883       Opcode = X86ISD::OR;
12884       break;
12885     }
12886     }
12887
12888     NumOperands = 2;
12889     break;
12890   case X86ISD::ADD:
12891   case X86ISD::SUB:
12892   case X86ISD::INC:
12893   case X86ISD::DEC:
12894   case X86ISD::OR:
12895   case X86ISD::XOR:
12896   case X86ISD::AND:
12897     return SDValue(Op.getNode(), 1);
12898   default:
12899   default_case:
12900     break;
12901   }
12902
12903   // If we found that truncation is beneficial, perform the truncation and
12904   // update 'Op'.
12905   if (NeedTruncation) {
12906     EVT VT = Op.getValueType();
12907     SDValue WideVal = Op->getOperand(0);
12908     EVT WideVT = WideVal.getValueType();
12909     unsigned ConvertedOp = 0;
12910     // Use a target machine opcode to prevent further DAGCombine
12911     // optimizations that may separate the arithmetic operations
12912     // from the setcc node.
12913     switch (WideVal.getOpcode()) {
12914       default: break;
12915       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12916       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12917       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12918       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12919       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12920     }
12921
12922     if (ConvertedOp) {
12923       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12924       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12925         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12926         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12927         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12928       }
12929     }
12930   }
12931
12932   if (Opcode == 0)
12933     // Emit a CMP with 0, which is the TEST pattern.
12934     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12935                        DAG.getConstant(0, dl, Op.getValueType()));
12936
12937   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12938   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12939
12940   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12941   DAG.ReplaceAllUsesWith(Op, New);
12942   return SDValue(New.getNode(), 1);
12943 }
12944
12945 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12946 /// equivalent.
12947 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12948                                    SDLoc dl, SelectionDAG &DAG) const {
12949   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12950     if (C->getAPIntValue() == 0)
12951       return EmitTest(Op0, X86CC, dl, DAG);
12952
12953      if (Op0.getValueType() == MVT::i1)
12954        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12955   }
12956
12957   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12958        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12959     // Do the comparison at i32 if it's smaller, besides the Atom case.
12960     // This avoids subregister aliasing issues. Keep the smaller reference
12961     // if we're optimizing for size, however, as that'll allow better folding
12962     // of memory operations.
12963     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12964         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12965             Attribute::MinSize) &&
12966         !Subtarget->isAtom()) {
12967       unsigned ExtendOp =
12968           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12969       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12970       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12971     }
12972     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12973     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12974     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12975                               Op0, Op1);
12976     return SDValue(Sub.getNode(), 1);
12977   }
12978   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12979 }
12980
12981 /// Convert a comparison if required by the subtarget.
12982 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12983                                                  SelectionDAG &DAG) const {
12984   // If the subtarget does not support the FUCOMI instruction, floating-point
12985   // comparisons have to be converted.
12986   if (Subtarget->hasCMov() ||
12987       Cmp.getOpcode() != X86ISD::CMP ||
12988       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12989       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12990     return Cmp;
12991
12992   // The instruction selector will select an FUCOM instruction instead of
12993   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12994   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12995   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12996   SDLoc dl(Cmp);
12997   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12998   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12999   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13000                             DAG.getConstant(8, dl, MVT::i8));
13001   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13002   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13003 }
13004
13005 /// The minimum architected relative accuracy is 2^-12. We need one
13006 /// Newton-Raphson step to have a good float result (24 bits of precision).
13007 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13008                                             DAGCombinerInfo &DCI,
13009                                             unsigned &RefinementSteps,
13010                                             bool &UseOneConstNR) const {
13011   // FIXME: We should use instruction latency models to calculate the cost of
13012   // each potential sequence, but this is very hard to do reliably because
13013   // at least Intel's Core* chips have variable timing based on the number of
13014   // significant digits in the divisor and/or sqrt operand.
13015   if (!Subtarget->useSqrtEst())
13016     return SDValue();
13017
13018   EVT VT = Op.getValueType();
13019
13020   // SSE1 has rsqrtss and rsqrtps.
13021   // TODO: Add support for AVX512 (v16f32).
13022   // It is likely not profitable to do this for f64 because a double-precision
13023   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13024   // instructions: convert to single, rsqrtss, convert back to double, refine
13025   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13026   // along with FMA, this could be a throughput win.
13027   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
13028       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
13029     RefinementSteps = 1;
13030     UseOneConstNR = false;
13031     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13032   }
13033   return SDValue();
13034 }
13035
13036 /// The minimum architected relative accuracy is 2^-12. We need one
13037 /// Newton-Raphson step to have a good float result (24 bits of precision).
13038 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13039                                             DAGCombinerInfo &DCI,
13040                                             unsigned &RefinementSteps) const {
13041   // FIXME: We should use instruction latency models to calculate the cost of
13042   // each potential sequence, but this is very hard to do reliably because
13043   // at least Intel's Core* chips have variable timing based on the number of
13044   // significant digits in the divisor.
13045   if (!Subtarget->useReciprocalEst())
13046     return SDValue();
13047
13048   EVT VT = Op.getValueType();
13049
13050   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13051   // TODO: Add support for AVX512 (v16f32).
13052   // It is likely not profitable to do this for f64 because a double-precision
13053   // reciprocal estimate with refinement on x86 prior to FMA requires
13054   // 15 instructions: convert to single, rcpss, convert back to double, refine
13055   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13056   // along with FMA, this could be a throughput win.
13057   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
13058       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
13059     RefinementSteps = ReciprocalEstimateRefinementSteps;
13060     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13061   }
13062   return SDValue();
13063 }
13064
13065 /// If we have at least two divisions that use the same divisor, convert to
13066 /// multplication by a reciprocal. This may need to be adjusted for a given
13067 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13068 /// This is because we still need one division to calculate the reciprocal and
13069 /// then we need two multiplies by that reciprocal as replacements for the
13070 /// original divisions.
13071 bool X86TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
13072   return NumUsers > 1;
13073 }
13074
13075 static bool isAllOnes(SDValue V) {
13076   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13077   return C && C->isAllOnesValue();
13078 }
13079
13080 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13081 /// if it's possible.
13082 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13083                                      SDLoc dl, SelectionDAG &DAG) const {
13084   SDValue Op0 = And.getOperand(0);
13085   SDValue Op1 = And.getOperand(1);
13086   if (Op0.getOpcode() == ISD::TRUNCATE)
13087     Op0 = Op0.getOperand(0);
13088   if (Op1.getOpcode() == ISD::TRUNCATE)
13089     Op1 = Op1.getOperand(0);
13090
13091   SDValue LHS, RHS;
13092   if (Op1.getOpcode() == ISD::SHL)
13093     std::swap(Op0, Op1);
13094   if (Op0.getOpcode() == ISD::SHL) {
13095     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13096       if (And00C->getZExtValue() == 1) {
13097         // If we looked past a truncate, check that it's only truncating away
13098         // known zeros.
13099         unsigned BitWidth = Op0.getValueSizeInBits();
13100         unsigned AndBitWidth = And.getValueSizeInBits();
13101         if (BitWidth > AndBitWidth) {
13102           APInt Zeros, Ones;
13103           DAG.computeKnownBits(Op0, Zeros, Ones);
13104           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13105             return SDValue();
13106         }
13107         LHS = Op1;
13108         RHS = Op0.getOperand(1);
13109       }
13110   } else if (Op1.getOpcode() == ISD::Constant) {
13111     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13112     uint64_t AndRHSVal = AndRHS->getZExtValue();
13113     SDValue AndLHS = Op0;
13114
13115     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13116       LHS = AndLHS.getOperand(0);
13117       RHS = AndLHS.getOperand(1);
13118     }
13119
13120     // Use BT if the immediate can't be encoded in a TEST instruction.
13121     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13122       LHS = AndLHS;
13123       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13124     }
13125   }
13126
13127   if (LHS.getNode()) {
13128     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13129     // instruction.  Since the shift amount is in-range-or-undefined, we know
13130     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13131     // the encoding for the i16 version is larger than the i32 version.
13132     // Also promote i16 to i32 for performance / code size reason.
13133     if (LHS.getValueType() == MVT::i8 ||
13134         LHS.getValueType() == MVT::i16)
13135       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13136
13137     // If the operand types disagree, extend the shift amount to match.  Since
13138     // BT ignores high bits (like shifts) we can use anyextend.
13139     if (LHS.getValueType() != RHS.getValueType())
13140       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13141
13142     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13143     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13144     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13145                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13146   }
13147
13148   return SDValue();
13149 }
13150
13151 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13152 /// mask CMPs.
13153 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13154                               SDValue &Op1) {
13155   unsigned SSECC;
13156   bool Swap = false;
13157
13158   // SSE Condition code mapping:
13159   //  0 - EQ
13160   //  1 - LT
13161   //  2 - LE
13162   //  3 - UNORD
13163   //  4 - NEQ
13164   //  5 - NLT
13165   //  6 - NLE
13166   //  7 - ORD
13167   switch (SetCCOpcode) {
13168   default: llvm_unreachable("Unexpected SETCC condition");
13169   case ISD::SETOEQ:
13170   case ISD::SETEQ:  SSECC = 0; break;
13171   case ISD::SETOGT:
13172   case ISD::SETGT:  Swap = true; // Fallthrough
13173   case ISD::SETLT:
13174   case ISD::SETOLT: SSECC = 1; break;
13175   case ISD::SETOGE:
13176   case ISD::SETGE:  Swap = true; // Fallthrough
13177   case ISD::SETLE:
13178   case ISD::SETOLE: SSECC = 2; break;
13179   case ISD::SETUO:  SSECC = 3; break;
13180   case ISD::SETUNE:
13181   case ISD::SETNE:  SSECC = 4; break;
13182   case ISD::SETULE: Swap = true; // Fallthrough
13183   case ISD::SETUGE: SSECC = 5; break;
13184   case ISD::SETULT: Swap = true; // Fallthrough
13185   case ISD::SETUGT: SSECC = 6; break;
13186   case ISD::SETO:   SSECC = 7; break;
13187   case ISD::SETUEQ:
13188   case ISD::SETONE: SSECC = 8; break;
13189   }
13190   if (Swap)
13191     std::swap(Op0, Op1);
13192
13193   return SSECC;
13194 }
13195
13196 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13197 // ones, and then concatenate the result back.
13198 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13199   MVT VT = Op.getSimpleValueType();
13200
13201   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13202          "Unsupported value type for operation");
13203
13204   unsigned NumElems = VT.getVectorNumElements();
13205   SDLoc dl(Op);
13206   SDValue CC = Op.getOperand(2);
13207
13208   // Extract the LHS vectors
13209   SDValue LHS = Op.getOperand(0);
13210   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13211   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13212
13213   // Extract the RHS vectors
13214   SDValue RHS = Op.getOperand(1);
13215   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13216   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13217
13218   // Issue the operation on the smaller types and concatenate the result back
13219   MVT EltVT = VT.getVectorElementType();
13220   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13221   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13222                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13223                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13224 }
13225
13226 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13227   SDValue Op0 = Op.getOperand(0);
13228   SDValue Op1 = Op.getOperand(1);
13229   SDValue CC = Op.getOperand(2);
13230   MVT VT = Op.getSimpleValueType();
13231   SDLoc dl(Op);
13232
13233   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13234          "Unexpected type for boolean compare operation");
13235   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13236   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13237                                DAG.getConstant(-1, dl, VT));
13238   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13239                                DAG.getConstant(-1, dl, VT));
13240   switch (SetCCOpcode) {
13241   default: llvm_unreachable("Unexpected SETCC condition");
13242   case ISD::SETNE:
13243     // (x != y) -> ~(x ^ y)
13244     return DAG.getNode(ISD::XOR, dl, VT,
13245                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13246                        DAG.getConstant(-1, dl, VT));
13247   case ISD::SETEQ:
13248     // (x == y) -> (x ^ y)
13249     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
13250   case ISD::SETUGT:
13251   case ISD::SETGT:
13252     // (x > y) -> (x & ~y)
13253     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
13254   case ISD::SETULT:
13255   case ISD::SETLT:
13256     // (x < y) -> (~x & y)
13257     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
13258   case ISD::SETULE:
13259   case ISD::SETLE:
13260     // (x <= y) -> (~x | y)
13261     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
13262   case ISD::SETUGE:
13263   case ISD::SETGE:
13264     // (x >=y) -> (x | ~y)
13265     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
13266   }
13267 }
13268
13269 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
13270                                      const X86Subtarget *Subtarget) {
13271   SDValue Op0 = Op.getOperand(0);
13272   SDValue Op1 = Op.getOperand(1);
13273   SDValue CC = Op.getOperand(2);
13274   MVT VT = Op.getSimpleValueType();
13275   SDLoc dl(Op);
13276
13277   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
13278          Op.getValueType().getScalarType() == MVT::i1 &&
13279          "Cannot set masked compare for this operation");
13280
13281   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13282   unsigned  Opc = 0;
13283   bool Unsigned = false;
13284   bool Swap = false;
13285   unsigned SSECC;
13286   switch (SetCCOpcode) {
13287   default: llvm_unreachable("Unexpected SETCC condition");
13288   case ISD::SETNE:  SSECC = 4; break;
13289   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
13290   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
13291   case ISD::SETLT:  Swap = true; //fall-through
13292   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
13293   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
13294   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
13295   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
13296   case ISD::SETULE: Unsigned = true; //fall-through
13297   case ISD::SETLE:  SSECC = 2; break;
13298   }
13299
13300   if (Swap)
13301     std::swap(Op0, Op1);
13302   if (Opc)
13303     return DAG.getNode(Opc, dl, VT, Op0, Op1);
13304   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
13305   return DAG.getNode(Opc, dl, VT, Op0, Op1,
13306                      DAG.getConstant(SSECC, dl, MVT::i8));
13307 }
13308
13309 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
13310 /// operand \p Op1.  If non-trivial (for example because it's not constant)
13311 /// return an empty value.
13312 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
13313 {
13314   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
13315   if (!BV)
13316     return SDValue();
13317
13318   MVT VT = Op1.getSimpleValueType();
13319   MVT EVT = VT.getVectorElementType();
13320   unsigned n = VT.getVectorNumElements();
13321   SmallVector<SDValue, 8> ULTOp1;
13322
13323   for (unsigned i = 0; i < n; ++i) {
13324     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
13325     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
13326       return SDValue();
13327
13328     // Avoid underflow.
13329     APInt Val = Elt->getAPIntValue();
13330     if (Val == 0)
13331       return SDValue();
13332
13333     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
13334   }
13335
13336   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
13337 }
13338
13339 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
13340                            SelectionDAG &DAG) {
13341   SDValue Op0 = Op.getOperand(0);
13342   SDValue Op1 = Op.getOperand(1);
13343   SDValue CC = Op.getOperand(2);
13344   MVT VT = Op.getSimpleValueType();
13345   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13346   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
13347   SDLoc dl(Op);
13348
13349   if (isFP) {
13350 #ifndef NDEBUG
13351     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
13352     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
13353 #endif
13354
13355     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
13356     unsigned Opc = X86ISD::CMPP;
13357     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
13358       assert(VT.getVectorNumElements() <= 16);
13359       Opc = X86ISD::CMPM;
13360     }
13361     // In the two special cases we can't handle, emit two comparisons.
13362     if (SSECC == 8) {
13363       unsigned CC0, CC1;
13364       unsigned CombineOpc;
13365       if (SetCCOpcode == ISD::SETUEQ) {
13366         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
13367       } else {
13368         assert(SetCCOpcode == ISD::SETONE);
13369         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
13370       }
13371
13372       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13373                                  DAG.getConstant(CC0, dl, MVT::i8));
13374       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13375                                  DAG.getConstant(CC1, dl, MVT::i8));
13376       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
13377     }
13378     // Handle all other FP comparisons here.
13379     return DAG.getNode(Opc, dl, VT, Op0, Op1,
13380                        DAG.getConstant(SSECC, dl, MVT::i8));
13381   }
13382
13383   // Break 256-bit integer vector compare into smaller ones.
13384   if (VT.is256BitVector() && !Subtarget->hasInt256())
13385     return Lower256IntVSETCC(Op, DAG);
13386
13387   EVT OpVT = Op1.getValueType();
13388   if (OpVT.getVectorElementType() == MVT::i1)
13389     return LowerBoolVSETCC_AVX512(Op, DAG);
13390
13391   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
13392   if (Subtarget->hasAVX512()) {
13393     if (Op1.getValueType().is512BitVector() ||
13394         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
13395         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
13396       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
13397
13398     // In AVX-512 architecture setcc returns mask with i1 elements,
13399     // But there is no compare instruction for i8 and i16 elements in KNL.
13400     // We are not talking about 512-bit operands in this case, these
13401     // types are illegal.
13402     if (MaskResult &&
13403         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
13404          OpVT.getVectorElementType().getSizeInBits() >= 8))
13405       return DAG.getNode(ISD::TRUNCATE, dl, VT,
13406                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
13407   }
13408
13409   // We are handling one of the integer comparisons here.  Since SSE only has
13410   // GT and EQ comparisons for integer, swapping operands and multiple
13411   // operations may be required for some comparisons.
13412   unsigned Opc;
13413   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
13414   bool Subus = false;
13415
13416   switch (SetCCOpcode) {
13417   default: llvm_unreachable("Unexpected SETCC condition");
13418   case ISD::SETNE:  Invert = true;
13419   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
13420   case ISD::SETLT:  Swap = true;
13421   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
13422   case ISD::SETGE:  Swap = true;
13423   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
13424                     Invert = true; break;
13425   case ISD::SETULT: Swap = true;
13426   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
13427                     FlipSigns = true; break;
13428   case ISD::SETUGE: Swap = true;
13429   case ISD::SETULE: Opc = X86ISD::PCMPGT;
13430                     FlipSigns = true; Invert = true; break;
13431   }
13432
13433   // Special case: Use min/max operations for SETULE/SETUGE
13434   MVT VET = VT.getVectorElementType();
13435   bool hasMinMax =
13436        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
13437     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
13438
13439   if (hasMinMax) {
13440     switch (SetCCOpcode) {
13441     default: break;
13442     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
13443     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
13444     }
13445
13446     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
13447   }
13448
13449   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
13450   if (!MinMax && hasSubus) {
13451     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
13452     // Op0 u<= Op1:
13453     //   t = psubus Op0, Op1
13454     //   pcmpeq t, <0..0>
13455     switch (SetCCOpcode) {
13456     default: break;
13457     case ISD::SETULT: {
13458       // If the comparison is against a constant we can turn this into a
13459       // setule.  With psubus, setule does not require a swap.  This is
13460       // beneficial because the constant in the register is no longer
13461       // destructed as the destination so it can be hoisted out of a loop.
13462       // Only do this pre-AVX since vpcmp* is no longer destructive.
13463       if (Subtarget->hasAVX())
13464         break;
13465       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
13466       if (ULEOp1.getNode()) {
13467         Op1 = ULEOp1;
13468         Subus = true; Invert = false; Swap = false;
13469       }
13470       break;
13471     }
13472     // Psubus is better than flip-sign because it requires no inversion.
13473     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
13474     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
13475     }
13476
13477     if (Subus) {
13478       Opc = X86ISD::SUBUS;
13479       FlipSigns = false;
13480     }
13481   }
13482
13483   if (Swap)
13484     std::swap(Op0, Op1);
13485
13486   // Check that the operation in question is available (most are plain SSE2,
13487   // but PCMPGTQ and PCMPEQQ have different requirements).
13488   if (VT == MVT::v2i64) {
13489     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
13490       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
13491
13492       // First cast everything to the right type.
13493       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13494       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13495
13496       // Since SSE has no unsigned integer comparisons, we need to flip the sign
13497       // bits of the inputs before performing those operations. The lower
13498       // compare is always unsigned.
13499       SDValue SB;
13500       if (FlipSigns) {
13501         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
13502       } else {
13503         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
13504         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
13505         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
13506                          Sign, Zero, Sign, Zero);
13507       }
13508       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
13509       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
13510
13511       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
13512       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
13513       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
13514
13515       // Create masks for only the low parts/high parts of the 64 bit integers.
13516       static const int MaskHi[] = { 1, 1, 3, 3 };
13517       static const int MaskLo[] = { 0, 0, 2, 2 };
13518       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
13519       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
13520       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
13521
13522       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
13523       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
13524
13525       if (Invert)
13526         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13527
13528       return DAG.getBitcast(VT, Result);
13529     }
13530
13531     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
13532       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
13533       // pcmpeqd + pshufd + pand.
13534       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
13535
13536       // First cast everything to the right type.
13537       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13538       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13539
13540       // Do the compare.
13541       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
13542
13543       // Make sure the lower and upper halves are both all-ones.
13544       static const int Mask[] = { 1, 0, 3, 2 };
13545       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
13546       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
13547
13548       if (Invert)
13549         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13550
13551       return DAG.getBitcast(VT, Result);
13552     }
13553   }
13554
13555   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13556   // bits of the inputs before performing those operations.
13557   if (FlipSigns) {
13558     EVT EltVT = VT.getVectorElementType();
13559     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
13560                                  VT);
13561     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13562     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13563   }
13564
13565   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13566
13567   // If the logical-not of the result is required, perform that now.
13568   if (Invert)
13569     Result = DAG.getNOT(dl, Result, VT);
13570
13571   if (MinMax)
13572     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13573
13574   if (Subus)
13575     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13576                          getZeroVector(VT, Subtarget, DAG, dl));
13577
13578   return Result;
13579 }
13580
13581 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13582
13583   MVT VT = Op.getSimpleValueType();
13584
13585   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13586
13587   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13588          && "SetCC type must be 8-bit or 1-bit integer");
13589   SDValue Op0 = Op.getOperand(0);
13590   SDValue Op1 = Op.getOperand(1);
13591   SDLoc dl(Op);
13592   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13593
13594   // Optimize to BT if possible.
13595   // Lower (X & (1 << N)) == 0 to BT(X, N).
13596   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13597   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13598   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13599       Op1.getOpcode() == ISD::Constant &&
13600       cast<ConstantSDNode>(Op1)->isNullValue() &&
13601       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13602     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13603     if (NewSetCC.getNode()) {
13604       if (VT == MVT::i1)
13605         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13606       return NewSetCC;
13607     }
13608   }
13609
13610   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13611   // these.
13612   if (Op1.getOpcode() == ISD::Constant &&
13613       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13614        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13615       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13616
13617     // If the input is a setcc, then reuse the input setcc or use a new one with
13618     // the inverted condition.
13619     if (Op0.getOpcode() == X86ISD::SETCC) {
13620       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13621       bool Invert = (CC == ISD::SETNE) ^
13622         cast<ConstantSDNode>(Op1)->isNullValue();
13623       if (!Invert)
13624         return Op0;
13625
13626       CCode = X86::GetOppositeBranchCondition(CCode);
13627       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13628                                   DAG.getConstant(CCode, dl, MVT::i8),
13629                                   Op0.getOperand(1));
13630       if (VT == MVT::i1)
13631         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13632       return SetCC;
13633     }
13634   }
13635   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13636       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13637       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13638
13639     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13640     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
13641   }
13642
13643   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13644   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
13645   if (X86CC == X86::COND_INVALID)
13646     return SDValue();
13647
13648   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13649   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13650   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13651                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
13652   if (VT == MVT::i1)
13653     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13654   return SetCC;
13655 }
13656
13657 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13658 static bool isX86LogicalCmp(SDValue Op) {
13659   unsigned Opc = Op.getNode()->getOpcode();
13660   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13661       Opc == X86ISD::SAHF)
13662     return true;
13663   if (Op.getResNo() == 1 &&
13664       (Opc == X86ISD::ADD ||
13665        Opc == X86ISD::SUB ||
13666        Opc == X86ISD::ADC ||
13667        Opc == X86ISD::SBB ||
13668        Opc == X86ISD::SMUL ||
13669        Opc == X86ISD::UMUL ||
13670        Opc == X86ISD::INC ||
13671        Opc == X86ISD::DEC ||
13672        Opc == X86ISD::OR ||
13673        Opc == X86ISD::XOR ||
13674        Opc == X86ISD::AND))
13675     return true;
13676
13677   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13678     return true;
13679
13680   return false;
13681 }
13682
13683 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13684   if (V.getOpcode() != ISD::TRUNCATE)
13685     return false;
13686
13687   SDValue VOp0 = V.getOperand(0);
13688   unsigned InBits = VOp0.getValueSizeInBits();
13689   unsigned Bits = V.getValueSizeInBits();
13690   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13691 }
13692
13693 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13694   bool addTest = true;
13695   SDValue Cond  = Op.getOperand(0);
13696   SDValue Op1 = Op.getOperand(1);
13697   SDValue Op2 = Op.getOperand(2);
13698   SDLoc DL(Op);
13699   EVT VT = Op1.getValueType();
13700   SDValue CC;
13701
13702   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13703   // are available or VBLENDV if AVX is available.
13704   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
13705   if (Cond.getOpcode() == ISD::SETCC &&
13706       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13707        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13708       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13709     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13710     int SSECC = translateX86FSETCC(
13711         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13712
13713     if (SSECC != 8) {
13714       if (Subtarget->hasAVX512()) {
13715         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13716                                   DAG.getConstant(SSECC, DL, MVT::i8));
13717         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13718       }
13719
13720       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13721                                 DAG.getConstant(SSECC, DL, MVT::i8));
13722
13723       // If we have AVX, we can use a variable vector select (VBLENDV) instead
13724       // of 3 logic instructions for size savings and potentially speed.
13725       // Unfortunately, there is no scalar form of VBLENDV.
13726
13727       // If either operand is a constant, don't try this. We can expect to
13728       // optimize away at least one of the logic instructions later in that
13729       // case, so that sequence would be faster than a variable blend.
13730
13731       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
13732       // uses XMM0 as the selection register. That may need just as many
13733       // instructions as the AND/ANDN/OR sequence due to register moves, so
13734       // don't bother.
13735
13736       if (Subtarget->hasAVX() &&
13737           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
13738
13739         // Convert to vectors, do a VSELECT, and convert back to scalar.
13740         // All of the conversions should be optimized away.
13741
13742         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
13743         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
13744         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
13745         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
13746
13747         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
13748         VCmp = DAG.getBitcast(VCmpVT, VCmp);
13749
13750         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
13751
13752         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
13753                            VSel, DAG.getIntPtrConstant(0, DL));
13754       }
13755       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13756       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13757       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13758     }
13759   }
13760
13761     if (VT.isVector() && VT.getScalarType() == MVT::i1) {
13762       SDValue Op1Scalar;
13763       if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
13764         Op1Scalar = ConvertI1VectorToInterger(Op1, DAG);
13765       else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
13766         Op1Scalar = Op1.getOperand(0);
13767       SDValue Op2Scalar;
13768       if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
13769         Op2Scalar = ConvertI1VectorToInterger(Op2, DAG);
13770       else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
13771         Op2Scalar = Op2.getOperand(0);
13772       if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
13773         SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
13774                                         Op1Scalar.getValueType(),
13775                                         Cond, Op1Scalar, Op2Scalar);
13776         if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
13777           return DAG.getBitcast(VT, newSelect);
13778         SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
13779         return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
13780                            DAG.getIntPtrConstant(0, DL));
13781     }
13782   }
13783
13784   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
13785     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
13786     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13787                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
13788     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13789                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
13790     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
13791                                     Cond, Op1, Op2);
13792     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
13793   }
13794
13795   if (Cond.getOpcode() == ISD::SETCC) {
13796     SDValue NewCond = LowerSETCC(Cond, DAG);
13797     if (NewCond.getNode())
13798       Cond = NewCond;
13799   }
13800
13801   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13802   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13803   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13804   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13805   if (Cond.getOpcode() == X86ISD::SETCC &&
13806       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13807       isZero(Cond.getOperand(1).getOperand(1))) {
13808     SDValue Cmp = Cond.getOperand(1);
13809
13810     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13811
13812     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13813         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13814       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13815
13816       SDValue CmpOp0 = Cmp.getOperand(0);
13817       // Apply further optimizations for special cases
13818       // (select (x != 0), -1, 0) -> neg & sbb
13819       // (select (x == 0), 0, -1) -> neg & sbb
13820       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13821         if (YC->isNullValue() &&
13822             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13823           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13824           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13825                                     DAG.getConstant(0, DL,
13826                                                     CmpOp0.getValueType()),
13827                                     CmpOp0);
13828           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13829                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
13830                                     SDValue(Neg.getNode(), 1));
13831           return Res;
13832         }
13833
13834       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13835                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
13836       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13837
13838       SDValue Res =   // Res = 0 or -1.
13839         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13840                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
13841
13842       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13843         Res = DAG.getNOT(DL, Res, Res.getValueType());
13844
13845       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13846       if (!N2C || !N2C->isNullValue())
13847         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13848       return Res;
13849     }
13850   }
13851
13852   // Look past (and (setcc_carry (cmp ...)), 1).
13853   if (Cond.getOpcode() == ISD::AND &&
13854       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13855     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13856     if (C && C->getAPIntValue() == 1)
13857       Cond = Cond.getOperand(0);
13858   }
13859
13860   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13861   // setting operand in place of the X86ISD::SETCC.
13862   unsigned CondOpcode = Cond.getOpcode();
13863   if (CondOpcode == X86ISD::SETCC ||
13864       CondOpcode == X86ISD::SETCC_CARRY) {
13865     CC = Cond.getOperand(0);
13866
13867     SDValue Cmp = Cond.getOperand(1);
13868     unsigned Opc = Cmp.getOpcode();
13869     MVT VT = Op.getSimpleValueType();
13870
13871     bool IllegalFPCMov = false;
13872     if (VT.isFloatingPoint() && !VT.isVector() &&
13873         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13874       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13875
13876     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13877         Opc == X86ISD::BT) { // FIXME
13878       Cond = Cmp;
13879       addTest = false;
13880     }
13881   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13882              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13883              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13884               Cond.getOperand(0).getValueType() != MVT::i8)) {
13885     SDValue LHS = Cond.getOperand(0);
13886     SDValue RHS = Cond.getOperand(1);
13887     unsigned X86Opcode;
13888     unsigned X86Cond;
13889     SDVTList VTs;
13890     switch (CondOpcode) {
13891     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13892     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13893     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13894     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13895     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13896     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13897     default: llvm_unreachable("unexpected overflowing operator");
13898     }
13899     if (CondOpcode == ISD::UMULO)
13900       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13901                           MVT::i32);
13902     else
13903       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13904
13905     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13906
13907     if (CondOpcode == ISD::UMULO)
13908       Cond = X86Op.getValue(2);
13909     else
13910       Cond = X86Op.getValue(1);
13911
13912     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
13913     addTest = false;
13914   }
13915
13916   if (addTest) {
13917     // Look pass the truncate if the high bits are known zero.
13918     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13919         Cond = Cond.getOperand(0);
13920
13921     // We know the result of AND is compared against zero. Try to match
13922     // it to BT.
13923     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13924       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13925       if (NewSetCC.getNode()) {
13926         CC = NewSetCC.getOperand(0);
13927         Cond = NewSetCC.getOperand(1);
13928         addTest = false;
13929       }
13930     }
13931   }
13932
13933   if (addTest) {
13934     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
13935     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13936   }
13937
13938   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13939   // a <  b ?  0 : -1 -> RES = setcc_carry
13940   // a >= b ? -1 :  0 -> RES = setcc_carry
13941   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13942   if (Cond.getOpcode() == X86ISD::SUB) {
13943     Cond = ConvertCmpIfNecessary(Cond, DAG);
13944     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13945
13946     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13947         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13948       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13949                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
13950                                 Cond);
13951       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13952         return DAG.getNOT(DL, Res, Res.getValueType());
13953       return Res;
13954     }
13955   }
13956
13957   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13958   // widen the cmov and push the truncate through. This avoids introducing a new
13959   // branch during isel and doesn't add any extensions.
13960   if (Op.getValueType() == MVT::i8 &&
13961       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13962     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13963     if (T1.getValueType() == T2.getValueType() &&
13964         // Blacklist CopyFromReg to avoid partial register stalls.
13965         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13966       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13967       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13968       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13969     }
13970   }
13971
13972   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13973   // condition is true.
13974   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13975   SDValue Ops[] = { Op2, Op1, CC, Cond };
13976   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13977 }
13978
13979 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
13980                                        const X86Subtarget *Subtarget,
13981                                        SelectionDAG &DAG) {
13982   MVT VT = Op->getSimpleValueType(0);
13983   SDValue In = Op->getOperand(0);
13984   MVT InVT = In.getSimpleValueType();
13985   MVT VTElt = VT.getVectorElementType();
13986   MVT InVTElt = InVT.getVectorElementType();
13987   SDLoc dl(Op);
13988
13989   // SKX processor
13990   if ((InVTElt == MVT::i1) &&
13991       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13992         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13993
13994        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13995         VTElt.getSizeInBits() <= 16)) ||
13996
13997        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13998         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13999
14000        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14001         VTElt.getSizeInBits() >= 32))))
14002     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14003
14004   unsigned int NumElts = VT.getVectorNumElements();
14005
14006   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14007     return SDValue();
14008
14009   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14010     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14011       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14012     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14013   }
14014
14015   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14016   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14017   SDValue NegOne =
14018    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14019                    ExtVT);
14020   SDValue Zero =
14021    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14022
14023   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14024   if (VT.is512BitVector())
14025     return V;
14026   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14027 }
14028
14029 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14030                                              const X86Subtarget *Subtarget,
14031                                              SelectionDAG &DAG) {
14032   SDValue In = Op->getOperand(0);
14033   MVT VT = Op->getSimpleValueType(0);
14034   MVT InVT = In.getSimpleValueType();
14035   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14036
14037   MVT InSVT = InVT.getScalarType();
14038   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14039
14040   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14041     return SDValue();
14042   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14043     return SDValue();
14044
14045   SDLoc dl(Op);
14046
14047   // SSE41 targets can use the pmovsx* instructions directly.
14048   if (Subtarget->hasSSE41())
14049     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14050
14051   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14052   SDValue Curr = In;
14053   MVT CurrVT = InVT;
14054
14055   // As SRAI is only available on i16/i32 types, we expand only up to i32
14056   // and handle i64 separately.
14057   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14058     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14059     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14060     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14061     Curr = DAG.getBitcast(CurrVT, Curr);
14062   }
14063
14064   SDValue SignExt = Curr;
14065   if (CurrVT != InVT) {
14066     unsigned SignExtShift =
14067         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14068     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14069                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14070   }
14071
14072   if (CurrVT == VT)
14073     return SignExt;
14074
14075   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14076     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14077                                DAG.getConstant(31, dl, MVT::i8));
14078     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14079     return DAG.getBitcast(VT, Ext);
14080   }
14081
14082   return SDValue();
14083 }
14084
14085 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14086                                 SelectionDAG &DAG) {
14087   MVT VT = Op->getSimpleValueType(0);
14088   SDValue In = Op->getOperand(0);
14089   MVT InVT = In.getSimpleValueType();
14090   SDLoc dl(Op);
14091
14092   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14093     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14094
14095   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14096       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14097       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14098     return SDValue();
14099
14100   if (Subtarget->hasInt256())
14101     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14102
14103   // Optimize vectors in AVX mode
14104   // Sign extend  v8i16 to v8i32 and
14105   //              v4i32 to v4i64
14106   //
14107   // Divide input vector into two parts
14108   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14109   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14110   // concat the vectors to original VT
14111
14112   unsigned NumElems = InVT.getVectorNumElements();
14113   SDValue Undef = DAG.getUNDEF(InVT);
14114
14115   SmallVector<int,8> ShufMask1(NumElems, -1);
14116   for (unsigned i = 0; i != NumElems/2; ++i)
14117     ShufMask1[i] = i;
14118
14119   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14120
14121   SmallVector<int,8> ShufMask2(NumElems, -1);
14122   for (unsigned i = 0; i != NumElems/2; ++i)
14123     ShufMask2[i] = i + NumElems/2;
14124
14125   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14126
14127   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14128                                 VT.getVectorNumElements()/2);
14129
14130   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14131   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14132
14133   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14134 }
14135
14136 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14137 // may emit an illegal shuffle but the expansion is still better than scalar
14138 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14139 // we'll emit a shuffle and a arithmetic shift.
14140 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14141 // TODO: It is possible to support ZExt by zeroing the undef values during
14142 // the shuffle phase or after the shuffle.
14143 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14144                                  SelectionDAG &DAG) {
14145   MVT RegVT = Op.getSimpleValueType();
14146   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14147   assert(RegVT.isInteger() &&
14148          "We only custom lower integer vector sext loads.");
14149
14150   // Nothing useful we can do without SSE2 shuffles.
14151   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14152
14153   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
14154   SDLoc dl(Ld);
14155   EVT MemVT = Ld->getMemoryVT();
14156   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14157   unsigned RegSz = RegVT.getSizeInBits();
14158
14159   ISD::LoadExtType Ext = Ld->getExtensionType();
14160
14161   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
14162          && "Only anyext and sext are currently implemented.");
14163   assert(MemVT != RegVT && "Cannot extend to the same type");
14164   assert(MemVT.isVector() && "Must load a vector from memory");
14165
14166   unsigned NumElems = RegVT.getVectorNumElements();
14167   unsigned MemSz = MemVT.getSizeInBits();
14168   assert(RegSz > MemSz && "Register size must be greater than the mem size");
14169
14170   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
14171     // The only way in which we have a legal 256-bit vector result but not the
14172     // integer 256-bit operations needed to directly lower a sextload is if we
14173     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
14174     // a 128-bit vector and a normal sign_extend to 256-bits that should get
14175     // correctly legalized. We do this late to allow the canonical form of
14176     // sextload to persist throughout the rest of the DAG combiner -- it wants
14177     // to fold together any extensions it can, and so will fuse a sign_extend
14178     // of an sextload into a sextload targeting a wider value.
14179     SDValue Load;
14180     if (MemSz == 128) {
14181       // Just switch this to a normal load.
14182       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
14183                                        "it must be a legal 128-bit vector "
14184                                        "type!");
14185       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
14186                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
14187                   Ld->isInvariant(), Ld->getAlignment());
14188     } else {
14189       assert(MemSz < 128 &&
14190              "Can't extend a type wider than 128 bits to a 256 bit vector!");
14191       // Do an sext load to a 128-bit vector type. We want to use the same
14192       // number of elements, but elements half as wide. This will end up being
14193       // recursively lowered by this routine, but will succeed as we definitely
14194       // have all the necessary features if we're using AVX1.
14195       EVT HalfEltVT =
14196           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
14197       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
14198       Load =
14199           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
14200                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
14201                          Ld->isNonTemporal(), Ld->isInvariant(),
14202                          Ld->getAlignment());
14203     }
14204
14205     // Replace chain users with the new chain.
14206     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
14207     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
14208
14209     // Finally, do a normal sign-extend to the desired register.
14210     return DAG.getSExtOrTrunc(Load, dl, RegVT);
14211   }
14212
14213   // All sizes must be a power of two.
14214   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
14215          "Non-power-of-two elements are not custom lowered!");
14216
14217   // Attempt to load the original value using scalar loads.
14218   // Find the largest scalar type that divides the total loaded size.
14219   MVT SclrLoadTy = MVT::i8;
14220   for (MVT Tp : MVT::integer_valuetypes()) {
14221     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
14222       SclrLoadTy = Tp;
14223     }
14224   }
14225
14226   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
14227   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
14228       (64 <= MemSz))
14229     SclrLoadTy = MVT::f64;
14230
14231   // Calculate the number of scalar loads that we need to perform
14232   // in order to load our vector from memory.
14233   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
14234
14235   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
14236          "Can only lower sext loads with a single scalar load!");
14237
14238   unsigned loadRegZize = RegSz;
14239   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
14240     loadRegZize = 128;
14241
14242   // Represent our vector as a sequence of elements which are the
14243   // largest scalar that we can load.
14244   EVT LoadUnitVecVT = EVT::getVectorVT(
14245       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
14246
14247   // Represent the data using the same element type that is stored in
14248   // memory. In practice, we ''widen'' MemVT.
14249   EVT WideVecVT =
14250       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
14251                        loadRegZize / MemVT.getScalarType().getSizeInBits());
14252
14253   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
14254          "Invalid vector type");
14255
14256   // We can't shuffle using an illegal type.
14257   assert(TLI.isTypeLegal(WideVecVT) &&
14258          "We only lower types that form legal widened vector types");
14259
14260   SmallVector<SDValue, 8> Chains;
14261   SDValue Ptr = Ld->getBasePtr();
14262   SDValue Increment =
14263       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl, TLI.getPointerTy());
14264   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
14265
14266   for (unsigned i = 0; i < NumLoads; ++i) {
14267     // Perform a single load.
14268     SDValue ScalarLoad =
14269         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
14270                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
14271                     Ld->getAlignment());
14272     Chains.push_back(ScalarLoad.getValue(1));
14273     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
14274     // another round of DAGCombining.
14275     if (i == 0)
14276       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
14277     else
14278       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
14279                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
14280
14281     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
14282   }
14283
14284   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
14285
14286   // Bitcast the loaded value to a vector of the original element type, in
14287   // the size of the target vector type.
14288   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
14289   unsigned SizeRatio = RegSz / MemSz;
14290
14291   if (Ext == ISD::SEXTLOAD) {
14292     // If we have SSE4.1, we can directly emit a VSEXT node.
14293     if (Subtarget->hasSSE41()) {
14294       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
14295       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14296       return Sext;
14297     }
14298
14299     // Otherwise we'll shuffle the small elements in the high bits of the
14300     // larger type and perform an arithmetic shift. If the shift is not legal
14301     // it's better to scalarize.
14302     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
14303            "We can't implement a sext load without an arithmetic right shift!");
14304
14305     // Redistribute the loaded elements into the different locations.
14306     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14307     for (unsigned i = 0; i != NumElems; ++i)
14308       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
14309
14310     SDValue Shuff = DAG.getVectorShuffle(
14311         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14312
14313     Shuff = DAG.getBitcast(RegVT, Shuff);
14314
14315     // Build the arithmetic shift.
14316     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
14317                    MemVT.getVectorElementType().getSizeInBits();
14318     Shuff =
14319         DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
14320                     DAG.getConstant(Amt, dl, RegVT));
14321
14322     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14323     return Shuff;
14324   }
14325
14326   // Redistribute the loaded elements into the different locations.
14327   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14328   for (unsigned i = 0; i != NumElems; ++i)
14329     ShuffleVec[i * SizeRatio] = i;
14330
14331   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
14332                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14333
14334   // Bitcast to the requested type.
14335   Shuff = DAG.getBitcast(RegVT, Shuff);
14336   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14337   return Shuff;
14338 }
14339
14340 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
14341 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
14342 // from the AND / OR.
14343 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
14344   Opc = Op.getOpcode();
14345   if (Opc != ISD::OR && Opc != ISD::AND)
14346     return false;
14347   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14348           Op.getOperand(0).hasOneUse() &&
14349           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
14350           Op.getOperand(1).hasOneUse());
14351 }
14352
14353 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
14354 // 1 and that the SETCC node has a single use.
14355 static bool isXor1OfSetCC(SDValue Op) {
14356   if (Op.getOpcode() != ISD::XOR)
14357     return false;
14358   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
14359   if (N1C && N1C->getAPIntValue() == 1) {
14360     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14361       Op.getOperand(0).hasOneUse();
14362   }
14363   return false;
14364 }
14365
14366 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
14367   bool addTest = true;
14368   SDValue Chain = Op.getOperand(0);
14369   SDValue Cond  = Op.getOperand(1);
14370   SDValue Dest  = Op.getOperand(2);
14371   SDLoc dl(Op);
14372   SDValue CC;
14373   bool Inverted = false;
14374
14375   if (Cond.getOpcode() == ISD::SETCC) {
14376     // Check for setcc([su]{add,sub,mul}o == 0).
14377     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
14378         isa<ConstantSDNode>(Cond.getOperand(1)) &&
14379         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
14380         Cond.getOperand(0).getResNo() == 1 &&
14381         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
14382          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
14383          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
14384          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
14385          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
14386          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
14387       Inverted = true;
14388       Cond = Cond.getOperand(0);
14389     } else {
14390       SDValue NewCond = LowerSETCC(Cond, DAG);
14391       if (NewCond.getNode())
14392         Cond = NewCond;
14393     }
14394   }
14395 #if 0
14396   // FIXME: LowerXALUO doesn't handle these!!
14397   else if (Cond.getOpcode() == X86ISD::ADD  ||
14398            Cond.getOpcode() == X86ISD::SUB  ||
14399            Cond.getOpcode() == X86ISD::SMUL ||
14400            Cond.getOpcode() == X86ISD::UMUL)
14401     Cond = LowerXALUO(Cond, DAG);
14402 #endif
14403
14404   // Look pass (and (setcc_carry (cmp ...)), 1).
14405   if (Cond.getOpcode() == ISD::AND &&
14406       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14407     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14408     if (C && C->getAPIntValue() == 1)
14409       Cond = Cond.getOperand(0);
14410   }
14411
14412   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14413   // setting operand in place of the X86ISD::SETCC.
14414   unsigned CondOpcode = Cond.getOpcode();
14415   if (CondOpcode == X86ISD::SETCC ||
14416       CondOpcode == X86ISD::SETCC_CARRY) {
14417     CC = Cond.getOperand(0);
14418
14419     SDValue Cmp = Cond.getOperand(1);
14420     unsigned Opc = Cmp.getOpcode();
14421     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
14422     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
14423       Cond = Cmp;
14424       addTest = false;
14425     } else {
14426       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
14427       default: break;
14428       case X86::COND_O:
14429       case X86::COND_B:
14430         // These can only come from an arithmetic instruction with overflow,
14431         // e.g. SADDO, UADDO.
14432         Cond = Cond.getNode()->getOperand(1);
14433         addTest = false;
14434         break;
14435       }
14436     }
14437   }
14438   CondOpcode = Cond.getOpcode();
14439   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14440       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14441       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14442        Cond.getOperand(0).getValueType() != MVT::i8)) {
14443     SDValue LHS = Cond.getOperand(0);
14444     SDValue RHS = Cond.getOperand(1);
14445     unsigned X86Opcode;
14446     unsigned X86Cond;
14447     SDVTList VTs;
14448     // Keep this in sync with LowerXALUO, otherwise we might create redundant
14449     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
14450     // X86ISD::INC).
14451     switch (CondOpcode) {
14452     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14453     case ISD::SADDO:
14454       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14455         if (C->isOne()) {
14456           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
14457           break;
14458         }
14459       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14460     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14461     case ISD::SSUBO:
14462       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14463         if (C->isOne()) {
14464           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
14465           break;
14466         }
14467       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14468     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14469     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14470     default: llvm_unreachable("unexpected overflowing operator");
14471     }
14472     if (Inverted)
14473       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
14474     if (CondOpcode == ISD::UMULO)
14475       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14476                           MVT::i32);
14477     else
14478       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14479
14480     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
14481
14482     if (CondOpcode == ISD::UMULO)
14483       Cond = X86Op.getValue(2);
14484     else
14485       Cond = X86Op.getValue(1);
14486
14487     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14488     addTest = false;
14489   } else {
14490     unsigned CondOpc;
14491     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
14492       SDValue Cmp = Cond.getOperand(0).getOperand(1);
14493       if (CondOpc == ISD::OR) {
14494         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
14495         // two branches instead of an explicit OR instruction with a
14496         // separate test.
14497         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14498             isX86LogicalCmp(Cmp)) {
14499           CC = Cond.getOperand(0).getOperand(0);
14500           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14501                               Chain, Dest, CC, Cmp);
14502           CC = Cond.getOperand(1).getOperand(0);
14503           Cond = Cmp;
14504           addTest = false;
14505         }
14506       } else { // ISD::AND
14507         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
14508         // two branches instead of an explicit AND instruction with a
14509         // separate test. However, we only do this if this block doesn't
14510         // have a fall-through edge, because this requires an explicit
14511         // jmp when the condition is false.
14512         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14513             isX86LogicalCmp(Cmp) &&
14514             Op.getNode()->hasOneUse()) {
14515           X86::CondCode CCode =
14516             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14517           CCode = X86::GetOppositeBranchCondition(CCode);
14518           CC = DAG.getConstant(CCode, dl, MVT::i8);
14519           SDNode *User = *Op.getNode()->use_begin();
14520           // Look for an unconditional branch following this conditional branch.
14521           // We need this because we need to reverse the successors in order
14522           // to implement FCMP_OEQ.
14523           if (User->getOpcode() == ISD::BR) {
14524             SDValue FalseBB = User->getOperand(1);
14525             SDNode *NewBR =
14526               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14527             assert(NewBR == User);
14528             (void)NewBR;
14529             Dest = FalseBB;
14530
14531             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14532                                 Chain, Dest, CC, Cmp);
14533             X86::CondCode CCode =
14534               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
14535             CCode = X86::GetOppositeBranchCondition(CCode);
14536             CC = DAG.getConstant(CCode, dl, MVT::i8);
14537             Cond = Cmp;
14538             addTest = false;
14539           }
14540         }
14541       }
14542     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
14543       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
14544       // It should be transformed during dag combiner except when the condition
14545       // is set by a arithmetics with overflow node.
14546       X86::CondCode CCode =
14547         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14548       CCode = X86::GetOppositeBranchCondition(CCode);
14549       CC = DAG.getConstant(CCode, dl, MVT::i8);
14550       Cond = Cond.getOperand(0).getOperand(1);
14551       addTest = false;
14552     } else if (Cond.getOpcode() == ISD::SETCC &&
14553                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
14554       // For FCMP_OEQ, we can emit
14555       // two branches instead of an explicit AND instruction with a
14556       // separate test. However, we only do this if this block doesn't
14557       // have a fall-through edge, because this requires an explicit
14558       // jmp when the condition is false.
14559       if (Op.getNode()->hasOneUse()) {
14560         SDNode *User = *Op.getNode()->use_begin();
14561         // Look for an unconditional branch following this conditional branch.
14562         // We need this because we need to reverse the successors in order
14563         // to implement FCMP_OEQ.
14564         if (User->getOpcode() == ISD::BR) {
14565           SDValue FalseBB = User->getOperand(1);
14566           SDNode *NewBR =
14567             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14568           assert(NewBR == User);
14569           (void)NewBR;
14570           Dest = FalseBB;
14571
14572           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14573                                     Cond.getOperand(0), Cond.getOperand(1));
14574           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14575           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14576           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14577                               Chain, Dest, CC, Cmp);
14578           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
14579           Cond = Cmp;
14580           addTest = false;
14581         }
14582       }
14583     } else if (Cond.getOpcode() == ISD::SETCC &&
14584                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
14585       // For FCMP_UNE, we can emit
14586       // two branches instead of an explicit AND instruction with a
14587       // separate test. However, we only do this if this block doesn't
14588       // have a fall-through edge, because this requires an explicit
14589       // jmp when the condition is false.
14590       if (Op.getNode()->hasOneUse()) {
14591         SDNode *User = *Op.getNode()->use_begin();
14592         // Look for an unconditional branch following this conditional branch.
14593         // We need this because we need to reverse the successors in order
14594         // to implement FCMP_UNE.
14595         if (User->getOpcode() == ISD::BR) {
14596           SDValue FalseBB = User->getOperand(1);
14597           SDNode *NewBR =
14598             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14599           assert(NewBR == User);
14600           (void)NewBR;
14601
14602           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14603                                     Cond.getOperand(0), Cond.getOperand(1));
14604           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14605           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14606           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14607                               Chain, Dest, CC, Cmp);
14608           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
14609           Cond = Cmp;
14610           addTest = false;
14611           Dest = FalseBB;
14612         }
14613       }
14614     }
14615   }
14616
14617   if (addTest) {
14618     // Look pass the truncate if the high bits are known zero.
14619     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14620         Cond = Cond.getOperand(0);
14621
14622     // We know the result of AND is compared against zero. Try to match
14623     // it to BT.
14624     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14625       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
14626       if (NewSetCC.getNode()) {
14627         CC = NewSetCC.getOperand(0);
14628         Cond = NewSetCC.getOperand(1);
14629         addTest = false;
14630       }
14631     }
14632   }
14633
14634   if (addTest) {
14635     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
14636     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14637     Cond = EmitTest(Cond, X86Cond, dl, DAG);
14638   }
14639   Cond = ConvertCmpIfNecessary(Cond, DAG);
14640   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14641                      Chain, Dest, CC, Cond);
14642 }
14643
14644 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
14645 // Calls to _alloca are needed to probe the stack when allocating more than 4k
14646 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
14647 // that the guard pages used by the OS virtual memory manager are allocated in
14648 // correct sequence.
14649 SDValue
14650 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
14651                                            SelectionDAG &DAG) const {
14652   MachineFunction &MF = DAG.getMachineFunction();
14653   bool SplitStack = MF.shouldSplitStack();
14654   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
14655                SplitStack;
14656   SDLoc dl(Op);
14657
14658   if (!Lower) {
14659     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14660     SDNode* Node = Op.getNode();
14661
14662     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
14663     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
14664         " not tell us which reg is the stack pointer!");
14665     EVT VT = Node->getValueType(0);
14666     SDValue Tmp1 = SDValue(Node, 0);
14667     SDValue Tmp2 = SDValue(Node, 1);
14668     SDValue Tmp3 = Node->getOperand(2);
14669     SDValue Chain = Tmp1.getOperand(0);
14670
14671     // Chain the dynamic stack allocation so that it doesn't modify the stack
14672     // pointer when other instructions are using the stack.
14673     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
14674         SDLoc(Node));
14675
14676     SDValue Size = Tmp2.getOperand(1);
14677     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
14678     Chain = SP.getValue(1);
14679     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
14680     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14681     unsigned StackAlign = TFI.getStackAlignment();
14682     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14683     if (Align > StackAlign)
14684       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14685           DAG.getConstant(-(uint64_t)Align, dl, VT));
14686     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14687
14688     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
14689         DAG.getIntPtrConstant(0, dl, true), SDValue(),
14690         SDLoc(Node));
14691
14692     SDValue Ops[2] = { Tmp1, Tmp2 };
14693     return DAG.getMergeValues(Ops, dl);
14694   }
14695
14696   // Get the inputs.
14697   SDValue Chain = Op.getOperand(0);
14698   SDValue Size  = Op.getOperand(1);
14699   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14700   EVT VT = Op.getNode()->getValueType(0);
14701
14702   bool Is64Bit = Subtarget->is64Bit();
14703   EVT SPTy = getPointerTy();
14704
14705   if (SplitStack) {
14706     MachineRegisterInfo &MRI = MF.getRegInfo();
14707
14708     if (Is64Bit) {
14709       // The 64 bit implementation of segmented stacks needs to clobber both r10
14710       // r11. This makes it impossible to use it along with nested parameters.
14711       const Function *F = MF.getFunction();
14712
14713       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14714            I != E; ++I)
14715         if (I->hasNestAttr())
14716           report_fatal_error("Cannot use segmented stacks with functions that "
14717                              "have nested arguments.");
14718     }
14719
14720     const TargetRegisterClass *AddrRegClass =
14721       getRegClassFor(getPointerTy());
14722     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14723     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14724     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14725                                 DAG.getRegister(Vreg, SPTy));
14726     SDValue Ops1[2] = { Value, Chain };
14727     return DAG.getMergeValues(Ops1, dl);
14728   } else {
14729     SDValue Flag;
14730     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14731
14732     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14733     Flag = Chain.getValue(1);
14734     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14735
14736     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14737
14738     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14739     unsigned SPReg = RegInfo->getStackRegister();
14740     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14741     Chain = SP.getValue(1);
14742
14743     if (Align) {
14744       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14745                        DAG.getConstant(-(uint64_t)Align, dl, VT));
14746       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14747     }
14748
14749     SDValue Ops1[2] = { SP, Chain };
14750     return DAG.getMergeValues(Ops1, dl);
14751   }
14752 }
14753
14754 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14755   MachineFunction &MF = DAG.getMachineFunction();
14756   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14757
14758   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14759   SDLoc DL(Op);
14760
14761   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14762     // vastart just stores the address of the VarArgsFrameIndex slot into the
14763     // memory location argument.
14764     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14765                                    getPointerTy());
14766     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14767                         MachinePointerInfo(SV), false, false, 0);
14768   }
14769
14770   // __va_list_tag:
14771   //   gp_offset         (0 - 6 * 8)
14772   //   fp_offset         (48 - 48 + 8 * 16)
14773   //   overflow_arg_area (point to parameters coming in memory).
14774   //   reg_save_area
14775   SmallVector<SDValue, 8> MemOps;
14776   SDValue FIN = Op.getOperand(1);
14777   // Store gp_offset
14778   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14779                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14780                                                DL, MVT::i32),
14781                                FIN, MachinePointerInfo(SV), false, false, 0);
14782   MemOps.push_back(Store);
14783
14784   // Store fp_offset
14785   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14786                     FIN, DAG.getIntPtrConstant(4, DL));
14787   Store = DAG.getStore(Op.getOperand(0), DL,
14788                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
14789                                        MVT::i32),
14790                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14791   MemOps.push_back(Store);
14792
14793   // Store ptr to overflow_arg_area
14794   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14795                     FIN, DAG.getIntPtrConstant(4, DL));
14796   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14797                                     getPointerTy());
14798   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14799                        MachinePointerInfo(SV, 8),
14800                        false, false, 0);
14801   MemOps.push_back(Store);
14802
14803   // Store ptr to reg_save_area.
14804   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14805                     FIN, DAG.getIntPtrConstant(8, DL));
14806   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14807                                     getPointerTy());
14808   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14809                        MachinePointerInfo(SV, 16), false, false, 0);
14810   MemOps.push_back(Store);
14811   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14812 }
14813
14814 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14815   assert(Subtarget->is64Bit() &&
14816          "LowerVAARG only handles 64-bit va_arg!");
14817   assert((Subtarget->isTargetLinux() ||
14818           Subtarget->isTargetDarwin()) &&
14819           "Unhandled target in LowerVAARG");
14820   assert(Op.getNode()->getNumOperands() == 4);
14821   SDValue Chain = Op.getOperand(0);
14822   SDValue SrcPtr = Op.getOperand(1);
14823   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14824   unsigned Align = Op.getConstantOperandVal(3);
14825   SDLoc dl(Op);
14826
14827   EVT ArgVT = Op.getNode()->getValueType(0);
14828   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14829   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14830   uint8_t ArgMode;
14831
14832   // Decide which area this value should be read from.
14833   // TODO: Implement the AMD64 ABI in its entirety. This simple
14834   // selection mechanism works only for the basic types.
14835   if (ArgVT == MVT::f80) {
14836     llvm_unreachable("va_arg for f80 not yet implemented");
14837   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14838     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14839   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14840     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14841   } else {
14842     llvm_unreachable("Unhandled argument type in LowerVAARG");
14843   }
14844
14845   if (ArgMode == 2) {
14846     // Sanity Check: Make sure using fp_offset makes sense.
14847     assert(!Subtarget->useSoftFloat() &&
14848            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14849                Attribute::NoImplicitFloat)) &&
14850            Subtarget->hasSSE1());
14851   }
14852
14853   // Insert VAARG_64 node into the DAG
14854   // VAARG_64 returns two values: Variable Argument Address, Chain
14855   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
14856                        DAG.getConstant(ArgMode, dl, MVT::i8),
14857                        DAG.getConstant(Align, dl, MVT::i32)};
14858   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14859   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14860                                           VTs, InstOps, MVT::i64,
14861                                           MachinePointerInfo(SV),
14862                                           /*Align=*/0,
14863                                           /*Volatile=*/false,
14864                                           /*ReadMem=*/true,
14865                                           /*WriteMem=*/true);
14866   Chain = VAARG.getValue(1);
14867
14868   // Load the next argument and return it
14869   return DAG.getLoad(ArgVT, dl,
14870                      Chain,
14871                      VAARG,
14872                      MachinePointerInfo(),
14873                      false, false, false, 0);
14874 }
14875
14876 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14877                            SelectionDAG &DAG) {
14878   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14879   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14880   SDValue Chain = Op.getOperand(0);
14881   SDValue DstPtr = Op.getOperand(1);
14882   SDValue SrcPtr = Op.getOperand(2);
14883   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14884   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14885   SDLoc DL(Op);
14886
14887   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14888                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
14889                        false, false,
14890                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14891 }
14892
14893 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14894 // amount is a constant. Takes immediate version of shift as input.
14895 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14896                                           SDValue SrcOp, uint64_t ShiftAmt,
14897                                           SelectionDAG &DAG) {
14898   MVT ElementType = VT.getVectorElementType();
14899
14900   // Fold this packed shift into its first operand if ShiftAmt is 0.
14901   if (ShiftAmt == 0)
14902     return SrcOp;
14903
14904   // Check for ShiftAmt >= element width
14905   if (ShiftAmt >= ElementType.getSizeInBits()) {
14906     if (Opc == X86ISD::VSRAI)
14907       ShiftAmt = ElementType.getSizeInBits() - 1;
14908     else
14909       return DAG.getConstant(0, dl, VT);
14910   }
14911
14912   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14913          && "Unknown target vector shift-by-constant node");
14914
14915   // Fold this packed vector shift into a build vector if SrcOp is a
14916   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14917   if (VT == SrcOp.getSimpleValueType() &&
14918       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14919     SmallVector<SDValue, 8> Elts;
14920     unsigned NumElts = SrcOp->getNumOperands();
14921     ConstantSDNode *ND;
14922
14923     switch(Opc) {
14924     default: llvm_unreachable(nullptr);
14925     case X86ISD::VSHLI:
14926       for (unsigned i=0; i!=NumElts; ++i) {
14927         SDValue CurrentOp = SrcOp->getOperand(i);
14928         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14929           Elts.push_back(CurrentOp);
14930           continue;
14931         }
14932         ND = cast<ConstantSDNode>(CurrentOp);
14933         const APInt &C = ND->getAPIntValue();
14934         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
14935       }
14936       break;
14937     case X86ISD::VSRLI:
14938       for (unsigned i=0; i!=NumElts; ++i) {
14939         SDValue CurrentOp = SrcOp->getOperand(i);
14940         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14941           Elts.push_back(CurrentOp);
14942           continue;
14943         }
14944         ND = cast<ConstantSDNode>(CurrentOp);
14945         const APInt &C = ND->getAPIntValue();
14946         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
14947       }
14948       break;
14949     case X86ISD::VSRAI:
14950       for (unsigned i=0; i!=NumElts; ++i) {
14951         SDValue CurrentOp = SrcOp->getOperand(i);
14952         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14953           Elts.push_back(CurrentOp);
14954           continue;
14955         }
14956         ND = cast<ConstantSDNode>(CurrentOp);
14957         const APInt &C = ND->getAPIntValue();
14958         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
14959       }
14960       break;
14961     }
14962
14963     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14964   }
14965
14966   return DAG.getNode(Opc, dl, VT, SrcOp,
14967                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
14968 }
14969
14970 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14971 // may or may not be a constant. Takes immediate version of shift as input.
14972 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14973                                    SDValue SrcOp, SDValue ShAmt,
14974                                    SelectionDAG &DAG) {
14975   MVT SVT = ShAmt.getSimpleValueType();
14976   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14977
14978   // Catch shift-by-constant.
14979   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14980     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14981                                       CShAmt->getZExtValue(), DAG);
14982
14983   // Change opcode to non-immediate version
14984   switch (Opc) {
14985     default: llvm_unreachable("Unknown target vector shift node");
14986     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14987     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14988     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14989   }
14990
14991   const X86Subtarget &Subtarget =
14992       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14993   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14994       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14995     // Let the shuffle legalizer expand this shift amount node.
14996     SDValue Op0 = ShAmt.getOperand(0);
14997     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14998     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14999   } else {
15000     // Need to build a vector containing shift amount.
15001     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15002     SmallVector<SDValue, 4> ShOps;
15003     ShOps.push_back(ShAmt);
15004     if (SVT == MVT::i32) {
15005       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15006       ShOps.push_back(DAG.getUNDEF(SVT));
15007     }
15008     ShOps.push_back(DAG.getUNDEF(SVT));
15009
15010     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15011     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15012   }
15013
15014   // The return type has to be a 128-bit type with the same element
15015   // type as the input type.
15016   MVT EltVT = VT.getVectorElementType();
15017   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15018
15019   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15020   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15021 }
15022
15023 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15024 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15025 /// necessary casting for \p Mask when lowering masking intrinsics.
15026 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15027                                     SDValue PreservedSrc,
15028                                     const X86Subtarget *Subtarget,
15029                                     SelectionDAG &DAG) {
15030     EVT VT = Op.getValueType();
15031     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15032                                   MVT::i1, VT.getVectorNumElements());
15033     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15034                                      Mask.getValueType().getSizeInBits());
15035     SDLoc dl(Op);
15036
15037     assert(MaskVT.isSimple() && "invalid mask type");
15038
15039     if (isAllOnes(Mask))
15040       return Op;
15041
15042     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15043     // are extracted by EXTRACT_SUBVECTOR.
15044     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15045                                 DAG.getBitcast(BitcastVT, Mask),
15046                                 DAG.getIntPtrConstant(0, dl));
15047
15048     switch (Op.getOpcode()) {
15049       default: break;
15050       case X86ISD::PCMPEQM:
15051       case X86ISD::PCMPGTM:
15052       case X86ISD::CMPM:
15053       case X86ISD::CMPMU:
15054         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15055     }
15056     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15057       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15058     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
15059 }
15060
15061 /// \brief Creates an SDNode for a predicated scalar operation.
15062 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15063 /// The mask is comming as MVT::i8 and it should be truncated
15064 /// to MVT::i1 while lowering masking intrinsics.
15065 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15066 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
15067 /// a scalar instruction.
15068 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15069                                     SDValue PreservedSrc,
15070                                     const X86Subtarget *Subtarget,
15071                                     SelectionDAG &DAG) {
15072     if (isAllOnes(Mask))
15073       return Op;
15074
15075     EVT VT = Op.getValueType();
15076     SDLoc dl(Op);
15077     // The mask should be of type MVT::i1
15078     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15079
15080     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15081       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15082     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15083 }
15084
15085 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15086                                        SelectionDAG &DAG) {
15087   SDLoc dl(Op);
15088   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15089   EVT VT = Op.getValueType();
15090   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
15091   if (IntrData) {
15092     switch(IntrData->Type) {
15093     case INTR_TYPE_1OP:
15094       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
15095     case INTR_TYPE_2OP:
15096       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15097         Op.getOperand(2));
15098     case INTR_TYPE_3OP:
15099       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15100         Op.getOperand(2), Op.getOperand(3));
15101     case INTR_TYPE_1OP_MASK_RM: {
15102       SDValue Src = Op.getOperand(1);
15103       SDValue Src0 = Op.getOperand(2);
15104       SDValue Mask = Op.getOperand(3);
15105       SDValue RoundingMode = Op.getOperand(4);
15106       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
15107                                               RoundingMode),
15108                                   Mask, Src0, Subtarget, DAG);
15109     }
15110     case INTR_TYPE_SCALAR_MASK_RM: {
15111       SDValue Src1 = Op.getOperand(1);
15112       SDValue Src2 = Op.getOperand(2);
15113       SDValue Src0 = Op.getOperand(3);
15114       SDValue Mask = Op.getOperand(4);
15115       // There are 2 kinds of intrinsics in this group:
15116       // (1) With supress-all-exceptions (sae) or rounding mode- 6 operands
15117       // (2) With rounding mode and sae - 7 operands.
15118       if (Op.getNumOperands() == 6) {
15119         SDValue Sae  = Op.getOperand(5);
15120         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
15121         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
15122                                                 Sae),
15123                                     Mask, Src0, Subtarget, DAG);
15124       }
15125       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
15126       SDValue RoundingMode  = Op.getOperand(5);
15127       SDValue Sae  = Op.getOperand(6);
15128       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
15129                                               RoundingMode, Sae),
15130                                   Mask, Src0, Subtarget, DAG);
15131     }
15132     case INTR_TYPE_2OP_MASK: {
15133       SDValue Src1 = Op.getOperand(1);
15134       SDValue Src2 = Op.getOperand(2);
15135       SDValue PassThru = Op.getOperand(3);
15136       SDValue Mask = Op.getOperand(4);
15137       // We specify 2 possible opcodes for intrinsics with rounding modes.
15138       // First, we check if the intrinsic may have non-default rounding mode,
15139       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15140       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15141       if (IntrWithRoundingModeOpcode != 0) {
15142         SDValue Rnd = Op.getOperand(5);
15143         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
15144         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
15145           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15146                                       dl, Op.getValueType(),
15147                                       Src1, Src2, Rnd),
15148                                       Mask, PassThru, Subtarget, DAG);
15149         }
15150       }
15151       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15152                                               Src1,Src2),
15153                                   Mask, PassThru, Subtarget, DAG);
15154     }
15155     case FMA_OP_MASK: {
15156       SDValue Src1 = Op.getOperand(1);
15157       SDValue Src2 = Op.getOperand(2);
15158       SDValue Src3 = Op.getOperand(3);
15159       SDValue Mask = Op.getOperand(4);
15160       // We specify 2 possible opcodes for intrinsics with rounding modes.
15161       // First, we check if the intrinsic may have non-default rounding mode,
15162       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15163       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15164       if (IntrWithRoundingModeOpcode != 0) {
15165         SDValue Rnd = Op.getOperand(5);
15166         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15167             X86::STATIC_ROUNDING::CUR_DIRECTION)
15168           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15169                                                   dl, Op.getValueType(),
15170                                                   Src1, Src2, Src3, Rnd),
15171                                       Mask, Src1, Subtarget, DAG);
15172       }
15173       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
15174                                               dl, Op.getValueType(),
15175                                               Src1, Src2, Src3),
15176                                   Mask, Src1, Subtarget, DAG);
15177     }
15178     case CMP_MASK:
15179     case CMP_MASK_CC: {
15180       // Comparison intrinsics with masks.
15181       // Example of transformation:
15182       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
15183       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
15184       // (i8 (bitcast
15185       //   (v8i1 (insert_subvector undef,
15186       //           (v2i1 (and (PCMPEQM %a, %b),
15187       //                      (extract_subvector
15188       //                         (v8i1 (bitcast %mask)), 0))), 0))))
15189       EVT VT = Op.getOperand(1).getValueType();
15190       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15191                                     VT.getVectorNumElements());
15192       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
15193       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15194                                        Mask.getValueType().getSizeInBits());
15195       SDValue Cmp;
15196       if (IntrData->Type == CMP_MASK_CC) {
15197         SDValue CC = Op.getOperand(3);
15198         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
15199         // We specify 2 possible opcodes for intrinsics with rounding modes.
15200         // First, we check if the intrinsic may have non-default rounding mode,
15201         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15202         if (IntrData->Opc1 != 0) {
15203           SDValue Rnd = Op.getOperand(5);
15204           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15205               X86::STATIC_ROUNDING::CUR_DIRECTION)
15206             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
15207                               Op.getOperand(2), CC, Rnd);
15208         }
15209         //default rounding mode
15210         if(!Cmp.getNode())
15211             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15212                               Op.getOperand(2), CC);
15213
15214       } else {
15215         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
15216         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15217                           Op.getOperand(2));
15218       }
15219       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
15220                                              DAG.getTargetConstant(0, dl,
15221                                                                    MaskVT),
15222                                              Subtarget, DAG);
15223       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
15224                                 DAG.getUNDEF(BitcastVT), CmpMask,
15225                                 DAG.getIntPtrConstant(0, dl));
15226       return DAG.getBitcast(Op.getValueType(), Res);
15227     }
15228     case COMI: { // Comparison intrinsics
15229       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
15230       SDValue LHS = Op.getOperand(1);
15231       SDValue RHS = Op.getOperand(2);
15232       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
15233       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
15234       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
15235       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15236                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
15237       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15238     }
15239     case VSHIFT:
15240       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
15241                                  Op.getOperand(1), Op.getOperand(2), DAG);
15242     case VSHIFT_MASK:
15243       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
15244                                                       Op.getSimpleValueType(),
15245                                                       Op.getOperand(1),
15246                                                       Op.getOperand(2), DAG),
15247                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
15248                                   DAG);
15249     case COMPRESS_EXPAND_IN_REG: {
15250       SDValue Mask = Op.getOperand(3);
15251       SDValue DataToCompress = Op.getOperand(1);
15252       SDValue PassThru = Op.getOperand(2);
15253       if (isAllOnes(Mask)) // return data as is
15254         return Op.getOperand(1);
15255       EVT VT = Op.getValueType();
15256       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15257                                     VT.getVectorNumElements());
15258       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15259                                        Mask.getValueType().getSizeInBits());
15260       SDLoc dl(Op);
15261       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15262                                   DAG.getBitcast(BitcastVT, Mask),
15263                                   DAG.getIntPtrConstant(0, dl));
15264
15265       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
15266                          PassThru);
15267     }
15268     case BLEND: {
15269       SDValue Mask = Op.getOperand(3);
15270       EVT VT = Op.getValueType();
15271       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15272                                     VT.getVectorNumElements());
15273       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15274                                        Mask.getValueType().getSizeInBits());
15275       SDLoc dl(Op);
15276       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15277                                   DAG.getBitcast(BitcastVT, Mask),
15278                                   DAG.getIntPtrConstant(0, dl));
15279       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
15280                          Op.getOperand(2));
15281     }
15282     default:
15283       break;
15284     }
15285   }
15286
15287   switch (IntNo) {
15288   default: return SDValue();    // Don't custom lower most intrinsics.
15289
15290   case Intrinsic::x86_avx2_permd:
15291   case Intrinsic::x86_avx2_permps:
15292     // Operands intentionally swapped. Mask is last operand to intrinsic,
15293     // but second operand for node/instruction.
15294     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
15295                        Op.getOperand(2), Op.getOperand(1));
15296
15297   case Intrinsic::x86_avx512_mask_valign_q_512:
15298   case Intrinsic::x86_avx512_mask_valign_d_512:
15299     // Vector source operands are swapped.
15300     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
15301                                             Op.getValueType(), Op.getOperand(2),
15302                                             Op.getOperand(1),
15303                                             Op.getOperand(3)),
15304                                 Op.getOperand(5), Op.getOperand(4),
15305                                 Subtarget, DAG);
15306
15307   // ptest and testp intrinsics. The intrinsic these come from are designed to
15308   // return an integer value, not just an instruction so lower it to the ptest
15309   // or testp pattern and a setcc for the result.
15310   case Intrinsic::x86_sse41_ptestz:
15311   case Intrinsic::x86_sse41_ptestc:
15312   case Intrinsic::x86_sse41_ptestnzc:
15313   case Intrinsic::x86_avx_ptestz_256:
15314   case Intrinsic::x86_avx_ptestc_256:
15315   case Intrinsic::x86_avx_ptestnzc_256:
15316   case Intrinsic::x86_avx_vtestz_ps:
15317   case Intrinsic::x86_avx_vtestc_ps:
15318   case Intrinsic::x86_avx_vtestnzc_ps:
15319   case Intrinsic::x86_avx_vtestz_pd:
15320   case Intrinsic::x86_avx_vtestc_pd:
15321   case Intrinsic::x86_avx_vtestnzc_pd:
15322   case Intrinsic::x86_avx_vtestz_ps_256:
15323   case Intrinsic::x86_avx_vtestc_ps_256:
15324   case Intrinsic::x86_avx_vtestnzc_ps_256:
15325   case Intrinsic::x86_avx_vtestz_pd_256:
15326   case Intrinsic::x86_avx_vtestc_pd_256:
15327   case Intrinsic::x86_avx_vtestnzc_pd_256: {
15328     bool IsTestPacked = false;
15329     unsigned X86CC;
15330     switch (IntNo) {
15331     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
15332     case Intrinsic::x86_avx_vtestz_ps:
15333     case Intrinsic::x86_avx_vtestz_pd:
15334     case Intrinsic::x86_avx_vtestz_ps_256:
15335     case Intrinsic::x86_avx_vtestz_pd_256:
15336       IsTestPacked = true; // Fallthrough
15337     case Intrinsic::x86_sse41_ptestz:
15338     case Intrinsic::x86_avx_ptestz_256:
15339       // ZF = 1
15340       X86CC = X86::COND_E;
15341       break;
15342     case Intrinsic::x86_avx_vtestc_ps:
15343     case Intrinsic::x86_avx_vtestc_pd:
15344     case Intrinsic::x86_avx_vtestc_ps_256:
15345     case Intrinsic::x86_avx_vtestc_pd_256:
15346       IsTestPacked = true; // Fallthrough
15347     case Intrinsic::x86_sse41_ptestc:
15348     case Intrinsic::x86_avx_ptestc_256:
15349       // CF = 1
15350       X86CC = X86::COND_B;
15351       break;
15352     case Intrinsic::x86_avx_vtestnzc_ps:
15353     case Intrinsic::x86_avx_vtestnzc_pd:
15354     case Intrinsic::x86_avx_vtestnzc_ps_256:
15355     case Intrinsic::x86_avx_vtestnzc_pd_256:
15356       IsTestPacked = true; // Fallthrough
15357     case Intrinsic::x86_sse41_ptestnzc:
15358     case Intrinsic::x86_avx_ptestnzc_256:
15359       // ZF and CF = 0
15360       X86CC = X86::COND_A;
15361       break;
15362     }
15363
15364     SDValue LHS = Op.getOperand(1);
15365     SDValue RHS = Op.getOperand(2);
15366     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
15367     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
15368     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15369     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
15370     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15371   }
15372   case Intrinsic::x86_avx512_kortestz_w:
15373   case Intrinsic::x86_avx512_kortestc_w: {
15374     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
15375     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
15376     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
15377     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15378     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
15379     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
15380     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15381   }
15382
15383   case Intrinsic::x86_sse42_pcmpistria128:
15384   case Intrinsic::x86_sse42_pcmpestria128:
15385   case Intrinsic::x86_sse42_pcmpistric128:
15386   case Intrinsic::x86_sse42_pcmpestric128:
15387   case Intrinsic::x86_sse42_pcmpistrio128:
15388   case Intrinsic::x86_sse42_pcmpestrio128:
15389   case Intrinsic::x86_sse42_pcmpistris128:
15390   case Intrinsic::x86_sse42_pcmpestris128:
15391   case Intrinsic::x86_sse42_pcmpistriz128:
15392   case Intrinsic::x86_sse42_pcmpestriz128: {
15393     unsigned Opcode;
15394     unsigned X86CC;
15395     switch (IntNo) {
15396     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
15397     case Intrinsic::x86_sse42_pcmpistria128:
15398       Opcode = X86ISD::PCMPISTRI;
15399       X86CC = X86::COND_A;
15400       break;
15401     case Intrinsic::x86_sse42_pcmpestria128:
15402       Opcode = X86ISD::PCMPESTRI;
15403       X86CC = X86::COND_A;
15404       break;
15405     case Intrinsic::x86_sse42_pcmpistric128:
15406       Opcode = X86ISD::PCMPISTRI;
15407       X86CC = X86::COND_B;
15408       break;
15409     case Intrinsic::x86_sse42_pcmpestric128:
15410       Opcode = X86ISD::PCMPESTRI;
15411       X86CC = X86::COND_B;
15412       break;
15413     case Intrinsic::x86_sse42_pcmpistrio128:
15414       Opcode = X86ISD::PCMPISTRI;
15415       X86CC = X86::COND_O;
15416       break;
15417     case Intrinsic::x86_sse42_pcmpestrio128:
15418       Opcode = X86ISD::PCMPESTRI;
15419       X86CC = X86::COND_O;
15420       break;
15421     case Intrinsic::x86_sse42_pcmpistris128:
15422       Opcode = X86ISD::PCMPISTRI;
15423       X86CC = X86::COND_S;
15424       break;
15425     case Intrinsic::x86_sse42_pcmpestris128:
15426       Opcode = X86ISD::PCMPESTRI;
15427       X86CC = X86::COND_S;
15428       break;
15429     case Intrinsic::x86_sse42_pcmpistriz128:
15430       Opcode = X86ISD::PCMPISTRI;
15431       X86CC = X86::COND_E;
15432       break;
15433     case Intrinsic::x86_sse42_pcmpestriz128:
15434       Opcode = X86ISD::PCMPESTRI;
15435       X86CC = X86::COND_E;
15436       break;
15437     }
15438     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15439     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15440     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
15441     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15442                                 DAG.getConstant(X86CC, dl, MVT::i8),
15443                                 SDValue(PCMP.getNode(), 1));
15444     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15445   }
15446
15447   case Intrinsic::x86_sse42_pcmpistri128:
15448   case Intrinsic::x86_sse42_pcmpestri128: {
15449     unsigned Opcode;
15450     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
15451       Opcode = X86ISD::PCMPISTRI;
15452     else
15453       Opcode = X86ISD::PCMPESTRI;
15454
15455     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15456     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15457     return DAG.getNode(Opcode, dl, VTs, NewOps);
15458   }
15459
15460   case Intrinsic::x86_seh_lsda: {
15461     // Compute the symbol for the LSDA. We know it'll get emitted later.
15462     MachineFunction &MF = DAG.getMachineFunction();
15463     SDValue Op1 = Op.getOperand(1);
15464     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
15465     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
15466         GlobalValue::getRealLinkageName(Fn->getName()));
15467     StringRef Name = LSDASym->getName();
15468     assert(Name.data()[Name.size()] == '\0' && "not null terminated");
15469
15470     // Generate a simple absolute symbol reference. This intrinsic is only
15471     // supported on 32-bit Windows, which isn't PIC.
15472     SDValue Result =
15473         DAG.getTargetExternalSymbol(Name.data(), VT, X86II::MO_NOPREFIX);
15474     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
15475   }
15476   }
15477 }
15478
15479 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15480                               SDValue Src, SDValue Mask, SDValue Base,
15481                               SDValue Index, SDValue ScaleOp, SDValue Chain,
15482                               const X86Subtarget * Subtarget) {
15483   SDLoc dl(Op);
15484   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15485   assert(C && "Invalid scale type");
15486   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15487   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15488                              Index.getSimpleValueType().getVectorNumElements());
15489   SDValue MaskInReg;
15490   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15491   if (MaskC)
15492     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15493   else
15494     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15495   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
15496   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15497   SDValue Segment = DAG.getRegister(0, MVT::i32);
15498   if (Src.getOpcode() == ISD::UNDEF)
15499     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
15500   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15501   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15502   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
15503   return DAG.getMergeValues(RetOps, dl);
15504 }
15505
15506 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15507                                SDValue Src, SDValue Mask, SDValue Base,
15508                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
15509   SDLoc dl(Op);
15510   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15511   assert(C && "Invalid scale type");
15512   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15513   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15514   SDValue Segment = DAG.getRegister(0, MVT::i32);
15515   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15516                              Index.getSimpleValueType().getVectorNumElements());
15517   SDValue MaskInReg;
15518   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15519   if (MaskC)
15520     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15521   else
15522     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15523   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
15524   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
15525   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15526   return SDValue(Res, 1);
15527 }
15528
15529 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15530                                SDValue Mask, SDValue Base, SDValue Index,
15531                                SDValue ScaleOp, SDValue Chain) {
15532   SDLoc dl(Op);
15533   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15534   assert(C && "Invalid scale type");
15535   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15536   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15537   SDValue Segment = DAG.getRegister(0, MVT::i32);
15538   EVT MaskVT =
15539     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
15540   SDValue MaskInReg;
15541   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15542   if (MaskC)
15543     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15544   else
15545     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15546   //SDVTList VTs = DAG.getVTList(MVT::Other);
15547   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15548   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
15549   return SDValue(Res, 0);
15550 }
15551
15552 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
15553 // read performance monitor counters (x86_rdpmc).
15554 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
15555                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15556                               SmallVectorImpl<SDValue> &Results) {
15557   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15558   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15559   SDValue LO, HI;
15560
15561   // The ECX register is used to select the index of the performance counter
15562   // to read.
15563   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
15564                                    N->getOperand(2));
15565   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
15566
15567   // Reads the content of a 64-bit performance counter and returns it in the
15568   // registers EDX:EAX.
15569   if (Subtarget->is64Bit()) {
15570     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15571     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15572                             LO.getValue(2));
15573   } else {
15574     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15575     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15576                             LO.getValue(2));
15577   }
15578   Chain = HI.getValue(1);
15579
15580   if (Subtarget->is64Bit()) {
15581     // The EAX register is loaded with the low-order 32 bits. The EDX register
15582     // is loaded with the supported high-order bits of the counter.
15583     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15584                               DAG.getConstant(32, DL, MVT::i8));
15585     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15586     Results.push_back(Chain);
15587     return;
15588   }
15589
15590   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15591   SDValue Ops[] = { LO, HI };
15592   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15593   Results.push_back(Pair);
15594   Results.push_back(Chain);
15595 }
15596
15597 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
15598 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
15599 // also used to custom lower READCYCLECOUNTER nodes.
15600 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
15601                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15602                               SmallVectorImpl<SDValue> &Results) {
15603   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15604   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
15605   SDValue LO, HI;
15606
15607   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
15608   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
15609   // and the EAX register is loaded with the low-order 32 bits.
15610   if (Subtarget->is64Bit()) {
15611     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15612     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15613                             LO.getValue(2));
15614   } else {
15615     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15616     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15617                             LO.getValue(2));
15618   }
15619   SDValue Chain = HI.getValue(1);
15620
15621   if (Opcode == X86ISD::RDTSCP_DAG) {
15622     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15623
15624     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
15625     // the ECX register. Add 'ecx' explicitly to the chain.
15626     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
15627                                      HI.getValue(2));
15628     // Explicitly store the content of ECX at the location passed in input
15629     // to the 'rdtscp' intrinsic.
15630     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
15631                          MachinePointerInfo(), false, false, 0);
15632   }
15633
15634   if (Subtarget->is64Bit()) {
15635     // The EDX register is loaded with the high-order 32 bits of the MSR, and
15636     // the EAX register is loaded with the low-order 32 bits.
15637     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15638                               DAG.getConstant(32, DL, MVT::i8));
15639     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15640     Results.push_back(Chain);
15641     return;
15642   }
15643
15644   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15645   SDValue Ops[] = { LO, HI };
15646   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15647   Results.push_back(Pair);
15648   Results.push_back(Chain);
15649 }
15650
15651 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
15652                                      SelectionDAG &DAG) {
15653   SmallVector<SDValue, 2> Results;
15654   SDLoc DL(Op);
15655   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
15656                           Results);
15657   return DAG.getMergeValues(Results, DL);
15658 }
15659
15660
15661 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15662                                       SelectionDAG &DAG) {
15663   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
15664
15665   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
15666   if (!IntrData)
15667     return SDValue();
15668
15669   SDLoc dl(Op);
15670   switch(IntrData->Type) {
15671   default:
15672     llvm_unreachable("Unknown Intrinsic Type");
15673     break;
15674   case RDSEED:
15675   case RDRAND: {
15676     // Emit the node with the right value type.
15677     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
15678     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15679
15680     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
15681     // Otherwise return the value from Rand, which is always 0, casted to i32.
15682     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
15683                       DAG.getConstant(1, dl, Op->getValueType(1)),
15684                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
15685                       SDValue(Result.getNode(), 1) };
15686     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
15687                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
15688                                   Ops);
15689
15690     // Return { result, isValid, chain }.
15691     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
15692                        SDValue(Result.getNode(), 2));
15693   }
15694   case GATHER: {
15695   //gather(v1, mask, index, base, scale);
15696     SDValue Chain = Op.getOperand(0);
15697     SDValue Src   = Op.getOperand(2);
15698     SDValue Base  = Op.getOperand(3);
15699     SDValue Index = Op.getOperand(4);
15700     SDValue Mask  = Op.getOperand(5);
15701     SDValue Scale = Op.getOperand(6);
15702     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
15703                          Chain, Subtarget);
15704   }
15705   case SCATTER: {
15706   //scatter(base, mask, index, v1, scale);
15707     SDValue Chain = Op.getOperand(0);
15708     SDValue Base  = Op.getOperand(2);
15709     SDValue Mask  = Op.getOperand(3);
15710     SDValue Index = Op.getOperand(4);
15711     SDValue Src   = Op.getOperand(5);
15712     SDValue Scale = Op.getOperand(6);
15713     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
15714                           Scale, Chain);
15715   }
15716   case PREFETCH: {
15717     SDValue Hint = Op.getOperand(6);
15718     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
15719     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
15720     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
15721     SDValue Chain = Op.getOperand(0);
15722     SDValue Mask  = Op.getOperand(2);
15723     SDValue Index = Op.getOperand(3);
15724     SDValue Base  = Op.getOperand(4);
15725     SDValue Scale = Op.getOperand(5);
15726     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
15727   }
15728   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
15729   case RDTSC: {
15730     SmallVector<SDValue, 2> Results;
15731     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
15732                             Results);
15733     return DAG.getMergeValues(Results, dl);
15734   }
15735   // Read Performance Monitoring Counters.
15736   case RDPMC: {
15737     SmallVector<SDValue, 2> Results;
15738     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15739     return DAG.getMergeValues(Results, dl);
15740   }
15741   // XTEST intrinsics.
15742   case XTEST: {
15743     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15744     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15745     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15746                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
15747                                 InTrans);
15748     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15749     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15750                        Ret, SDValue(InTrans.getNode(), 1));
15751   }
15752   // ADC/ADCX/SBB
15753   case ADX: {
15754     SmallVector<SDValue, 2> Results;
15755     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15756     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15757     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15758                                 DAG.getConstant(-1, dl, MVT::i8));
15759     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15760                               Op.getOperand(4), GenCF.getValue(1));
15761     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15762                                  Op.getOperand(5), MachinePointerInfo(),
15763                                  false, false, 0);
15764     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15765                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
15766                                 Res.getValue(1));
15767     Results.push_back(SetCC);
15768     Results.push_back(Store);
15769     return DAG.getMergeValues(Results, dl);
15770   }
15771   case COMPRESS_TO_MEM: {
15772     SDLoc dl(Op);
15773     SDValue Mask = Op.getOperand(4);
15774     SDValue DataToCompress = Op.getOperand(3);
15775     SDValue Addr = Op.getOperand(2);
15776     SDValue Chain = Op.getOperand(0);
15777
15778     EVT VT = DataToCompress.getValueType();
15779     if (isAllOnes(Mask)) // return just a store
15780       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15781                           MachinePointerInfo(), false, false,
15782                           VT.getScalarSizeInBits()/8);
15783
15784     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15785                                   VT.getVectorNumElements());
15786     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15787                                      Mask.getValueType().getSizeInBits());
15788     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15789                                 DAG.getBitcast(BitcastVT, Mask),
15790                                 DAG.getIntPtrConstant(0, dl));
15791
15792     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15793                                       DataToCompress, DAG.getUNDEF(VT));
15794     return DAG.getStore(Chain, dl, Compressed, Addr,
15795                         MachinePointerInfo(), false, false,
15796                         VT.getScalarSizeInBits()/8);
15797   }
15798   case EXPAND_FROM_MEM: {
15799     SDLoc dl(Op);
15800     SDValue Mask = Op.getOperand(4);
15801     SDValue PathThru = Op.getOperand(3);
15802     SDValue Addr = Op.getOperand(2);
15803     SDValue Chain = Op.getOperand(0);
15804     EVT VT = Op.getValueType();
15805
15806     if (isAllOnes(Mask)) // return just a load
15807       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15808                          false, VT.getScalarSizeInBits()/8);
15809     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15810                                   VT.getVectorNumElements());
15811     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15812                                      Mask.getValueType().getSizeInBits());
15813     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15814                                 DAG.getBitcast(BitcastVT, Mask),
15815                                 DAG.getIntPtrConstant(0, dl));
15816
15817     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15818                                        false, false, false,
15819                                        VT.getScalarSizeInBits()/8);
15820
15821     SDValue Results[] = {
15822         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15823         Chain};
15824     return DAG.getMergeValues(Results, dl);
15825   }
15826   }
15827 }
15828
15829 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15830                                            SelectionDAG &DAG) const {
15831   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15832   MFI->setReturnAddressIsTaken(true);
15833
15834   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15835     return SDValue();
15836
15837   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15838   SDLoc dl(Op);
15839   EVT PtrVT = getPointerTy();
15840
15841   if (Depth > 0) {
15842     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15843     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15844     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
15845     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15846                        DAG.getNode(ISD::ADD, dl, PtrVT,
15847                                    FrameAddr, Offset),
15848                        MachinePointerInfo(), false, false, false, 0);
15849   }
15850
15851   // Just load the return address.
15852   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15853   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15854                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15855 }
15856
15857 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15858   MachineFunction &MF = DAG.getMachineFunction();
15859   MachineFrameInfo *MFI = MF.getFrameInfo();
15860   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15861   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15862   EVT VT = Op.getValueType();
15863
15864   MFI->setFrameAddressIsTaken(true);
15865
15866   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15867     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15868     // is not possible to crawl up the stack without looking at the unwind codes
15869     // simultaneously.
15870     int FrameAddrIndex = FuncInfo->getFAIndex();
15871     if (!FrameAddrIndex) {
15872       // Set up a frame object for the return address.
15873       unsigned SlotSize = RegInfo->getSlotSize();
15874       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15875           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
15876       FuncInfo->setFAIndex(FrameAddrIndex);
15877     }
15878     return DAG.getFrameIndex(FrameAddrIndex, VT);
15879   }
15880
15881   unsigned FrameReg =
15882       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15883   SDLoc dl(Op);  // FIXME probably not meaningful
15884   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15885   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15886           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15887          "Invalid Frame Register!");
15888   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15889   while (Depth--)
15890     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15891                             MachinePointerInfo(),
15892                             false, false, false, 0);
15893   return FrameAddr;
15894 }
15895
15896 // FIXME? Maybe this could be a TableGen attribute on some registers and
15897 // this table could be generated automatically from RegInfo.
15898 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15899                                               EVT VT) const {
15900   unsigned Reg = StringSwitch<unsigned>(RegName)
15901                        .Case("esp", X86::ESP)
15902                        .Case("rsp", X86::RSP)
15903                        .Default(0);
15904   if (Reg)
15905     return Reg;
15906   report_fatal_error("Invalid register name global variable");
15907 }
15908
15909 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15910                                                      SelectionDAG &DAG) const {
15911   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15912   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
15913 }
15914
15915 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15916   SDValue Chain     = Op.getOperand(0);
15917   SDValue Offset    = Op.getOperand(1);
15918   SDValue Handler   = Op.getOperand(2);
15919   SDLoc dl      (Op);
15920
15921   EVT PtrVT = getPointerTy();
15922   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15923   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15924   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15925           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15926          "Invalid Frame Register!");
15927   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15928   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15929
15930   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15931                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
15932                                                        dl));
15933   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15934   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15935                        false, false, 0);
15936   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15937
15938   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15939                      DAG.getRegister(StoreAddrReg, PtrVT));
15940 }
15941
15942 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15943                                                SelectionDAG &DAG) const {
15944   SDLoc DL(Op);
15945   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15946                      DAG.getVTList(MVT::i32, MVT::Other),
15947                      Op.getOperand(0), Op.getOperand(1));
15948 }
15949
15950 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15951                                                 SelectionDAG &DAG) const {
15952   SDLoc DL(Op);
15953   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15954                      Op.getOperand(0), Op.getOperand(1));
15955 }
15956
15957 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15958   return Op.getOperand(0);
15959 }
15960
15961 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15962                                                 SelectionDAG &DAG) const {
15963   SDValue Root = Op.getOperand(0);
15964   SDValue Trmp = Op.getOperand(1); // trampoline
15965   SDValue FPtr = Op.getOperand(2); // nested function
15966   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15967   SDLoc dl (Op);
15968
15969   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15970   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15971
15972   if (Subtarget->is64Bit()) {
15973     SDValue OutChains[6];
15974
15975     // Large code-model.
15976     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15977     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15978
15979     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15980     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15981
15982     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15983
15984     // Load the pointer to the nested function into R11.
15985     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15986     SDValue Addr = Trmp;
15987     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15988                                 Addr, MachinePointerInfo(TrmpAddr),
15989                                 false, false, 0);
15990
15991     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15992                        DAG.getConstant(2, dl, MVT::i64));
15993     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15994                                 MachinePointerInfo(TrmpAddr, 2),
15995                                 false, false, 2);
15996
15997     // Load the 'nest' parameter value into R10.
15998     // R10 is specified in X86CallingConv.td
15999     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
16000     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16001                        DAG.getConstant(10, dl, MVT::i64));
16002     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
16003                                 Addr, MachinePointerInfo(TrmpAddr, 10),
16004                                 false, false, 0);
16005
16006     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16007                        DAG.getConstant(12, dl, MVT::i64));
16008     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
16009                                 MachinePointerInfo(TrmpAddr, 12),
16010                                 false, false, 2);
16011
16012     // Jump to the nested function.
16013     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
16014     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16015                        DAG.getConstant(20, dl, MVT::i64));
16016     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
16017                                 Addr, MachinePointerInfo(TrmpAddr, 20),
16018                                 false, false, 0);
16019
16020     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
16021     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16022                        DAG.getConstant(22, dl, MVT::i64));
16023     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
16024                                 Addr, MachinePointerInfo(TrmpAddr, 22),
16025                                 false, false, 0);
16026
16027     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16028   } else {
16029     const Function *Func =
16030       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
16031     CallingConv::ID CC = Func->getCallingConv();
16032     unsigned NestReg;
16033
16034     switch (CC) {
16035     default:
16036       llvm_unreachable("Unsupported calling convention");
16037     case CallingConv::C:
16038     case CallingConv::X86_StdCall: {
16039       // Pass 'nest' parameter in ECX.
16040       // Must be kept in sync with X86CallingConv.td
16041       NestReg = X86::ECX;
16042
16043       // Check that ECX wasn't needed by an 'inreg' parameter.
16044       FunctionType *FTy = Func->getFunctionType();
16045       const AttributeSet &Attrs = Func->getAttributes();
16046
16047       if (!Attrs.isEmpty() && !Func->isVarArg()) {
16048         unsigned InRegCount = 0;
16049         unsigned Idx = 1;
16050
16051         for (FunctionType::param_iterator I = FTy->param_begin(),
16052              E = FTy->param_end(); I != E; ++I, ++Idx)
16053           if (Attrs.hasAttribute(Idx, Attribute::InReg))
16054             // FIXME: should only count parameters that are lowered to integers.
16055             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
16056
16057         if (InRegCount > 2) {
16058           report_fatal_error("Nest register in use - reduce number of inreg"
16059                              " parameters!");
16060         }
16061       }
16062       break;
16063     }
16064     case CallingConv::X86_FastCall:
16065     case CallingConv::X86_ThisCall:
16066     case CallingConv::Fast:
16067       // Pass 'nest' parameter in EAX.
16068       // Must be kept in sync with X86CallingConv.td
16069       NestReg = X86::EAX;
16070       break;
16071     }
16072
16073     SDValue OutChains[4];
16074     SDValue Addr, Disp;
16075
16076     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16077                        DAG.getConstant(10, dl, MVT::i32));
16078     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
16079
16080     // This is storing the opcode for MOV32ri.
16081     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
16082     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
16083     OutChains[0] = DAG.getStore(Root, dl,
16084                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
16085                                 Trmp, MachinePointerInfo(TrmpAddr),
16086                                 false, false, 0);
16087
16088     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16089                        DAG.getConstant(1, dl, MVT::i32));
16090     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
16091                                 MachinePointerInfo(TrmpAddr, 1),
16092                                 false, false, 1);
16093
16094     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
16095     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16096                        DAG.getConstant(5, dl, MVT::i32));
16097     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
16098                                 Addr, MachinePointerInfo(TrmpAddr, 5),
16099                                 false, false, 1);
16100
16101     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16102                        DAG.getConstant(6, dl, MVT::i32));
16103     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
16104                                 MachinePointerInfo(TrmpAddr, 6),
16105                                 false, false, 1);
16106
16107     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16108   }
16109 }
16110
16111 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
16112                                             SelectionDAG &DAG) const {
16113   /*
16114    The rounding mode is in bits 11:10 of FPSR, and has the following
16115    settings:
16116      00 Round to nearest
16117      01 Round to -inf
16118      10 Round to +inf
16119      11 Round to 0
16120
16121   FLT_ROUNDS, on the other hand, expects the following:
16122     -1 Undefined
16123      0 Round to 0
16124      1 Round to nearest
16125      2 Round to +inf
16126      3 Round to -inf
16127
16128   To perform the conversion, we do:
16129     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
16130   */
16131
16132   MachineFunction &MF = DAG.getMachineFunction();
16133   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
16134   unsigned StackAlignment = TFI.getStackAlignment();
16135   MVT VT = Op.getSimpleValueType();
16136   SDLoc DL(Op);
16137
16138   // Save FP Control Word to stack slot
16139   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
16140   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
16141
16142   MachineMemOperand *MMO =
16143    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
16144                            MachineMemOperand::MOStore, 2, 2);
16145
16146   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
16147   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
16148                                           DAG.getVTList(MVT::Other),
16149                                           Ops, MVT::i16, MMO);
16150
16151   // Load FP Control Word from stack slot
16152   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
16153                             MachinePointerInfo(), false, false, false, 0);
16154
16155   // Transform as necessary
16156   SDValue CWD1 =
16157     DAG.getNode(ISD::SRL, DL, MVT::i16,
16158                 DAG.getNode(ISD::AND, DL, MVT::i16,
16159                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
16160                 DAG.getConstant(11, DL, MVT::i8));
16161   SDValue CWD2 =
16162     DAG.getNode(ISD::SRL, DL, MVT::i16,
16163                 DAG.getNode(ISD::AND, DL, MVT::i16,
16164                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
16165                 DAG.getConstant(9, DL, MVT::i8));
16166
16167   SDValue RetVal =
16168     DAG.getNode(ISD::AND, DL, MVT::i16,
16169                 DAG.getNode(ISD::ADD, DL, MVT::i16,
16170                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
16171                             DAG.getConstant(1, DL, MVT::i16)),
16172                 DAG.getConstant(3, DL, MVT::i16));
16173
16174   return DAG.getNode((VT.getSizeInBits() < 16 ?
16175                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
16176 }
16177
16178 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
16179   MVT VT = Op.getSimpleValueType();
16180   EVT OpVT = VT;
16181   unsigned NumBits = VT.getSizeInBits();
16182   SDLoc dl(Op);
16183
16184   Op = Op.getOperand(0);
16185   if (VT == MVT::i8) {
16186     // Zero extend to i32 since there is not an i8 bsr.
16187     OpVT = MVT::i32;
16188     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16189   }
16190
16191   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
16192   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16193   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16194
16195   // If src is zero (i.e. bsr sets ZF), returns NumBits.
16196   SDValue Ops[] = {
16197     Op,
16198     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
16199     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16200     Op.getValue(1)
16201   };
16202   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
16203
16204   // Finally xor with NumBits-1.
16205   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16206                    DAG.getConstant(NumBits - 1, dl, OpVT));
16207
16208   if (VT == MVT::i8)
16209     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16210   return Op;
16211 }
16212
16213 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
16214   MVT VT = Op.getSimpleValueType();
16215   EVT OpVT = VT;
16216   unsigned NumBits = VT.getSizeInBits();
16217   SDLoc dl(Op);
16218
16219   Op = Op.getOperand(0);
16220   if (VT == MVT::i8) {
16221     // Zero extend to i32 since there is not an i8 bsr.
16222     OpVT = MVT::i32;
16223     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16224   }
16225
16226   // Issue a bsr (scan bits in reverse).
16227   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16228   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16229
16230   // And xor with NumBits-1.
16231   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16232                    DAG.getConstant(NumBits - 1, dl, OpVT));
16233
16234   if (VT == MVT::i8)
16235     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16236   return Op;
16237 }
16238
16239 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
16240   MVT VT = Op.getSimpleValueType();
16241   unsigned NumBits = VT.getSizeInBits();
16242   SDLoc dl(Op);
16243   Op = Op.getOperand(0);
16244
16245   // Issue a bsf (scan bits forward) which also sets EFLAGS.
16246   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16247   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
16248
16249   // If src is zero (i.e. bsf sets ZF), returns NumBits.
16250   SDValue Ops[] = {
16251     Op,
16252     DAG.getConstant(NumBits, dl, VT),
16253     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16254     Op.getValue(1)
16255   };
16256   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
16257 }
16258
16259 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
16260 // ones, and then concatenate the result back.
16261 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
16262   MVT VT = Op.getSimpleValueType();
16263
16264   assert(VT.is256BitVector() && VT.isInteger() &&
16265          "Unsupported value type for operation");
16266
16267   unsigned NumElems = VT.getVectorNumElements();
16268   SDLoc dl(Op);
16269
16270   // Extract the LHS vectors
16271   SDValue LHS = Op.getOperand(0);
16272   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
16273   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
16274
16275   // Extract the RHS vectors
16276   SDValue RHS = Op.getOperand(1);
16277   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
16278   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
16279
16280   MVT EltVT = VT.getVectorElementType();
16281   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16282
16283   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16284                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
16285                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
16286 }
16287
16288 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
16289   if (Op.getValueType() == MVT::i1)
16290     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16291                        Op.getOperand(0), Op.getOperand(1));
16292   assert(Op.getSimpleValueType().is256BitVector() &&
16293          Op.getSimpleValueType().isInteger() &&
16294          "Only handle AVX 256-bit vector integer operation");
16295   return Lower256IntArith(Op, DAG);
16296 }
16297
16298 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
16299   if (Op.getValueType() == MVT::i1)
16300     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16301                        Op.getOperand(0), Op.getOperand(1));
16302   assert(Op.getSimpleValueType().is256BitVector() &&
16303          Op.getSimpleValueType().isInteger() &&
16304          "Only handle AVX 256-bit vector integer operation");
16305   return Lower256IntArith(Op, DAG);
16306 }
16307
16308 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
16309                         SelectionDAG &DAG) {
16310   SDLoc dl(Op);
16311   MVT VT = Op.getSimpleValueType();
16312
16313   if (VT == MVT::i1)
16314     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
16315
16316   // Decompose 256-bit ops into smaller 128-bit ops.
16317   if (VT.is256BitVector() && !Subtarget->hasInt256())
16318     return Lower256IntArith(Op, DAG);
16319
16320   SDValue A = Op.getOperand(0);
16321   SDValue B = Op.getOperand(1);
16322
16323   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
16324   // pairs, multiply and truncate.
16325   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
16326     if (Subtarget->hasInt256()) {
16327       if (VT == MVT::v32i8) {
16328         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
16329         SDValue Lo = DAG.getIntPtrConstant(0, dl);
16330         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
16331         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
16332         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
16333         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
16334         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
16335         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16336                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
16337                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
16338       }
16339
16340       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
16341       return DAG.getNode(
16342           ISD::TRUNCATE, dl, VT,
16343           DAG.getNode(ISD::MUL, dl, ExVT,
16344                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
16345                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
16346     }
16347
16348     assert(VT == MVT::v16i8 &&
16349            "Pre-AVX2 support only supports v16i8 multiplication");
16350     MVT ExVT = MVT::v8i16;
16351
16352     // Extract the lo parts and sign extend to i16
16353     SDValue ALo, BLo;
16354     if (Subtarget->hasSSE41()) {
16355       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
16356       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
16357     } else {
16358       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
16359                               -1, 4, -1, 5, -1, 6, -1, 7};
16360       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16361       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16362       ALo = DAG.getBitcast(ExVT, ALo);
16363       BLo = DAG.getBitcast(ExVT, BLo);
16364       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
16365       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
16366     }
16367
16368     // Extract the hi parts and sign extend to i16
16369     SDValue AHi, BHi;
16370     if (Subtarget->hasSSE41()) {
16371       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
16372                               -1, -1, -1, -1, -1, -1, -1, -1};
16373       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16374       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16375       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
16376       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
16377     } else {
16378       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
16379                               -1, 12, -1, 13, -1, 14, -1, 15};
16380       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16381       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16382       AHi = DAG.getBitcast(ExVT, AHi);
16383       BHi = DAG.getBitcast(ExVT, BHi);
16384       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
16385       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
16386     }
16387
16388     // Multiply, mask the lower 8bits of the lo/hi results and pack
16389     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
16390     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
16391     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
16392     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
16393     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
16394   }
16395
16396   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
16397   if (VT == MVT::v4i32) {
16398     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
16399            "Should not custom lower when pmuldq is available!");
16400
16401     // Extract the odd parts.
16402     static const int UnpackMask[] = { 1, -1, 3, -1 };
16403     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
16404     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
16405
16406     // Multiply the even parts.
16407     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
16408     // Now multiply odd parts.
16409     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
16410
16411     Evens = DAG.getBitcast(VT, Evens);
16412     Odds = DAG.getBitcast(VT, Odds);
16413
16414     // Merge the two vectors back together with a shuffle. This expands into 2
16415     // shuffles.
16416     static const int ShufMask[] = { 0, 4, 2, 6 };
16417     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
16418   }
16419
16420   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
16421          "Only know how to lower V2I64/V4I64/V8I64 multiply");
16422
16423   //  Ahi = psrlqi(a, 32);
16424   //  Bhi = psrlqi(b, 32);
16425   //
16426   //  AloBlo = pmuludq(a, b);
16427   //  AloBhi = pmuludq(a, Bhi);
16428   //  AhiBlo = pmuludq(Ahi, b);
16429
16430   //  AloBhi = psllqi(AloBhi, 32);
16431   //  AhiBlo = psllqi(AhiBlo, 32);
16432   //  return AloBlo + AloBhi + AhiBlo;
16433
16434   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
16435   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
16436
16437   // Bit cast to 32-bit vectors for MULUDQ
16438   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
16439                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
16440   A = DAG.getBitcast(MulVT, A);
16441   B = DAG.getBitcast(MulVT, B);
16442   Ahi = DAG.getBitcast(MulVT, Ahi);
16443   Bhi = DAG.getBitcast(MulVT, Bhi);
16444
16445   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
16446   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
16447   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
16448
16449   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
16450   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
16451
16452   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
16453   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
16454 }
16455
16456 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
16457   assert(Subtarget->isTargetWin64() && "Unexpected target");
16458   EVT VT = Op.getValueType();
16459   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
16460          "Unexpected return type for lowering");
16461
16462   RTLIB::Libcall LC;
16463   bool isSigned;
16464   switch (Op->getOpcode()) {
16465   default: llvm_unreachable("Unexpected request for libcall!");
16466   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
16467   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
16468   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
16469   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
16470   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
16471   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
16472   }
16473
16474   SDLoc dl(Op);
16475   SDValue InChain = DAG.getEntryNode();
16476
16477   TargetLowering::ArgListTy Args;
16478   TargetLowering::ArgListEntry Entry;
16479   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
16480     EVT ArgVT = Op->getOperand(i).getValueType();
16481     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
16482            "Unexpected argument type for lowering");
16483     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
16484     Entry.Node = StackPtr;
16485     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
16486                            false, false, 16);
16487     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16488     Entry.Ty = PointerType::get(ArgTy,0);
16489     Entry.isSExt = false;
16490     Entry.isZExt = false;
16491     Args.push_back(Entry);
16492   }
16493
16494   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
16495                                          getPointerTy());
16496
16497   TargetLowering::CallLoweringInfo CLI(DAG);
16498   CLI.setDebugLoc(dl).setChain(InChain)
16499     .setCallee(getLibcallCallingConv(LC),
16500                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
16501                Callee, std::move(Args), 0)
16502     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
16503
16504   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
16505   return DAG.getBitcast(VT, CallInfo.first);
16506 }
16507
16508 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
16509                              SelectionDAG &DAG) {
16510   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
16511   EVT VT = Op0.getValueType();
16512   SDLoc dl(Op);
16513
16514   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
16515          (VT == MVT::v8i32 && Subtarget->hasInt256()));
16516
16517   // PMULxD operations multiply each even value (starting at 0) of LHS with
16518   // the related value of RHS and produce a widen result.
16519   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16520   // => <2 x i64> <ae|cg>
16521   //
16522   // In other word, to have all the results, we need to perform two PMULxD:
16523   // 1. one with the even values.
16524   // 2. one with the odd values.
16525   // To achieve #2, with need to place the odd values at an even position.
16526   //
16527   // Place the odd value at an even position (basically, shift all values 1
16528   // step to the left):
16529   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
16530   // <a|b|c|d> => <b|undef|d|undef>
16531   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
16532   // <e|f|g|h> => <f|undef|h|undef>
16533   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
16534
16535   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
16536   // ints.
16537   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
16538   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
16539   unsigned Opcode =
16540       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
16541   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16542   // => <2 x i64> <ae|cg>
16543   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
16544   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
16545   // => <2 x i64> <bf|dh>
16546   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
16547
16548   // Shuffle it back into the right order.
16549   SDValue Highs, Lows;
16550   if (VT == MVT::v8i32) {
16551     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
16552     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16553     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
16554     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16555   } else {
16556     const int HighMask[] = {1, 5, 3, 7};
16557     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16558     const int LowMask[] = {0, 4, 2, 6};
16559     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16560   }
16561
16562   // If we have a signed multiply but no PMULDQ fix up the high parts of a
16563   // unsigned multiply.
16564   if (IsSigned && !Subtarget->hasSSE41()) {
16565     SDValue ShAmt =
16566         DAG.getConstant(31, dl,
16567                         DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
16568     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
16569                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
16570     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
16571                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
16572
16573     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
16574     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
16575   }
16576
16577   // The first result of MUL_LOHI is actually the low value, followed by the
16578   // high value.
16579   SDValue Ops[] = {Lows, Highs};
16580   return DAG.getMergeValues(Ops, dl);
16581 }
16582
16583 // Return true if the requred (according to Opcode) shift-imm form is natively
16584 // supported by the Subtarget
16585 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
16586                                         unsigned Opcode) {
16587   if (VT.getScalarSizeInBits() < 16)
16588     return false;
16589
16590   if (VT.is512BitVector() &&
16591       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
16592     return true;
16593
16594   bool LShift = VT.is128BitVector() ||
16595     (VT.is256BitVector() && Subtarget->hasInt256());
16596
16597   bool AShift = LShift && (Subtarget->hasVLX() ||
16598     (VT != MVT::v2i64 && VT != MVT::v4i64));
16599   return (Opcode == ISD::SRA) ? AShift : LShift;
16600 }
16601
16602 // The shift amount is a variable, but it is the same for all vector lanes.
16603 // These instrcutions are defined together with shift-immediate.
16604 static
16605 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
16606                                       unsigned Opcode) {
16607   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
16608 }
16609
16610 // Return true if the requred (according to Opcode) variable-shift form is
16611 // natively supported by the Subtarget
16612 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
16613                                     unsigned Opcode) {
16614
16615   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
16616     return false;
16617
16618   // vXi16 supported only on AVX-512, BWI
16619   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
16620     return false;
16621
16622   if (VT.is512BitVector() || Subtarget->hasVLX())
16623     return true;
16624
16625   bool LShift = VT.is128BitVector() || VT.is256BitVector();
16626   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
16627   return (Opcode == ISD::SRA) ? AShift : LShift;
16628 }
16629
16630 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
16631                                          const X86Subtarget *Subtarget) {
16632   MVT VT = Op.getSimpleValueType();
16633   SDLoc dl(Op);
16634   SDValue R = Op.getOperand(0);
16635   SDValue Amt = Op.getOperand(1);
16636
16637   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16638     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16639
16640   // Optimize shl/srl/sra with constant shift amount.
16641   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
16642     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
16643       uint64_t ShiftAmt = ShiftConst->getZExtValue();
16644
16645       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
16646         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16647
16648       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
16649         unsigned NumElts = VT.getVectorNumElements();
16650         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
16651
16652         if (Op.getOpcode() == ISD::SHL) {
16653           // Simple i8 add case
16654           if (ShiftAmt == 1)
16655             return DAG.getNode(ISD::ADD, dl, VT, R, R);
16656
16657           // Make a large shift.
16658           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
16659                                                    R, ShiftAmt, DAG);
16660           SHL = DAG.getBitcast(VT, SHL);
16661           // Zero out the rightmost bits.
16662           SmallVector<SDValue, 32> V(
16663               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
16664           return DAG.getNode(ISD::AND, dl, VT, SHL,
16665                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16666         }
16667         if (Op.getOpcode() == ISD::SRL) {
16668           // Make a large shift.
16669           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
16670                                                    R, ShiftAmt, DAG);
16671           SRL = DAG.getBitcast(VT, SRL);
16672           // Zero out the leftmost bits.
16673           SmallVector<SDValue, 32> V(
16674               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
16675           return DAG.getNode(ISD::AND, dl, VT, SRL,
16676                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16677         }
16678         if (Op.getOpcode() == ISD::SRA) {
16679           if (ShiftAmt == 7) {
16680             // R s>> 7  ===  R s< 0
16681             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
16682             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
16683           }
16684
16685           // R s>> a === ((R u>> a) ^ m) - m
16686           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
16687           SmallVector<SDValue, 32> V(NumElts,
16688                                      DAG.getConstant(128 >> ShiftAmt, dl,
16689                                                      MVT::i8));
16690           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
16691           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
16692           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
16693           return Res;
16694         }
16695         llvm_unreachable("Unknown shift opcode.");
16696       }
16697     }
16698   }
16699
16700   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16701   if (!Subtarget->is64Bit() &&
16702       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
16703       Amt.getOpcode() == ISD::BITCAST &&
16704       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16705     Amt = Amt.getOperand(0);
16706     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16707                      VT.getVectorNumElements();
16708     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
16709     uint64_t ShiftAmt = 0;
16710     for (unsigned i = 0; i != Ratio; ++i) {
16711       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
16712       if (!C)
16713         return SDValue();
16714       // 6 == Log2(64)
16715       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
16716     }
16717     // Check remaining shift amounts.
16718     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16719       uint64_t ShAmt = 0;
16720       for (unsigned j = 0; j != Ratio; ++j) {
16721         ConstantSDNode *C =
16722           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
16723         if (!C)
16724           return SDValue();
16725         // 6 == Log2(64)
16726         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
16727       }
16728       if (ShAmt != ShiftAmt)
16729         return SDValue();
16730     }
16731     return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16732   }
16733
16734   return SDValue();
16735 }
16736
16737 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
16738                                         const X86Subtarget* Subtarget) {
16739   MVT VT = Op.getSimpleValueType();
16740   SDLoc dl(Op);
16741   SDValue R = Op.getOperand(0);
16742   SDValue Amt = Op.getOperand(1);
16743
16744   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16745     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16746
16747   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
16748     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
16749
16750   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
16751     SDValue BaseShAmt;
16752     EVT EltVT = VT.getVectorElementType();
16753
16754     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
16755       // Check if this build_vector node is doing a splat.
16756       // If so, then set BaseShAmt equal to the splat value.
16757       BaseShAmt = BV->getSplatValue();
16758       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
16759         BaseShAmt = SDValue();
16760     } else {
16761       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
16762         Amt = Amt.getOperand(0);
16763
16764       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
16765       if (SVN && SVN->isSplat()) {
16766         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
16767         SDValue InVec = Amt.getOperand(0);
16768         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
16769           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
16770                  "Unexpected shuffle index found!");
16771           BaseShAmt = InVec.getOperand(SplatIdx);
16772         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
16773            if (ConstantSDNode *C =
16774                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
16775              if (C->getZExtValue() == SplatIdx)
16776                BaseShAmt = InVec.getOperand(1);
16777            }
16778         }
16779
16780         if (!BaseShAmt)
16781           // Avoid introducing an extract element from a shuffle.
16782           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
16783                                   DAG.getIntPtrConstant(SplatIdx, dl));
16784       }
16785     }
16786
16787     if (BaseShAmt.getNode()) {
16788       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
16789       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
16790         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
16791       else if (EltVT.bitsLT(MVT::i32))
16792         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
16793
16794       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
16795     }
16796   }
16797
16798   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16799   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
16800       Amt.getOpcode() == ISD::BITCAST &&
16801       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16802     Amt = Amt.getOperand(0);
16803     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16804                      VT.getVectorNumElements();
16805     std::vector<SDValue> Vals(Ratio);
16806     for (unsigned i = 0; i != Ratio; ++i)
16807       Vals[i] = Amt.getOperand(i);
16808     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16809       for (unsigned j = 0; j != Ratio; ++j)
16810         if (Vals[j] != Amt.getOperand(i + j))
16811           return SDValue();
16812     }
16813     return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
16814   }
16815   return SDValue();
16816 }
16817
16818 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16819                           SelectionDAG &DAG) {
16820   MVT VT = Op.getSimpleValueType();
16821   SDLoc dl(Op);
16822   SDValue R = Op.getOperand(0);
16823   SDValue Amt = Op.getOperand(1);
16824
16825   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16826   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16827
16828   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
16829     return V;
16830
16831   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
16832       return V;
16833
16834   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
16835     return Op;
16836
16837   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
16838   // shifts per-lane and then shuffle the partial results back together.
16839   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
16840     // Splat the shift amounts so the scalar shifts above will catch it.
16841     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
16842     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
16843     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
16844     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
16845     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
16846   }
16847
16848   // If possible, lower this packed shift into a vector multiply instead of
16849   // expanding it into a sequence of scalar shifts.
16850   // Do this only if the vector shift count is a constant build_vector.
16851   if (Op.getOpcode() == ISD::SHL &&
16852       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16853        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16854       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16855     SmallVector<SDValue, 8> Elts;
16856     EVT SVT = VT.getScalarType();
16857     unsigned SVTBits = SVT.getSizeInBits();
16858     const APInt &One = APInt(SVTBits, 1);
16859     unsigned NumElems = VT.getVectorNumElements();
16860
16861     for (unsigned i=0; i !=NumElems; ++i) {
16862       SDValue Op = Amt->getOperand(i);
16863       if (Op->getOpcode() == ISD::UNDEF) {
16864         Elts.push_back(Op);
16865         continue;
16866       }
16867
16868       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16869       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16870       uint64_t ShAmt = C.getZExtValue();
16871       if (ShAmt >= SVTBits) {
16872         Elts.push_back(DAG.getUNDEF(SVT));
16873         continue;
16874       }
16875       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
16876     }
16877     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16878     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16879   }
16880
16881   // Lower SHL with variable shift amount.
16882   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16883     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
16884
16885     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
16886                      DAG.getConstant(0x3f800000U, dl, VT));
16887     Op = DAG.getBitcast(MVT::v4f32, Op);
16888     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16889     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16890   }
16891
16892   // If possible, lower this shift as a sequence of two shifts by
16893   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16894   // Example:
16895   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16896   //
16897   // Could be rewritten as:
16898   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16899   //
16900   // The advantage is that the two shifts from the example would be
16901   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16902   // the vector shift into four scalar shifts plus four pairs of vector
16903   // insert/extract.
16904   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16905       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16906     unsigned TargetOpcode = X86ISD::MOVSS;
16907     bool CanBeSimplified;
16908     // The splat value for the first packed shift (the 'X' from the example).
16909     SDValue Amt1 = Amt->getOperand(0);
16910     // The splat value for the second packed shift (the 'Y' from the example).
16911     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16912                                         Amt->getOperand(2);
16913
16914     // See if it is possible to replace this node with a sequence of
16915     // two shifts followed by a MOVSS/MOVSD
16916     if (VT == MVT::v4i32) {
16917       // Check if it is legal to use a MOVSS.
16918       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16919                         Amt2 == Amt->getOperand(3);
16920       if (!CanBeSimplified) {
16921         // Otherwise, check if we can still simplify this node using a MOVSD.
16922         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16923                           Amt->getOperand(2) == Amt->getOperand(3);
16924         TargetOpcode = X86ISD::MOVSD;
16925         Amt2 = Amt->getOperand(2);
16926       }
16927     } else {
16928       // Do similar checks for the case where the machine value type
16929       // is MVT::v8i16.
16930       CanBeSimplified = Amt1 == Amt->getOperand(1);
16931       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16932         CanBeSimplified = Amt2 == Amt->getOperand(i);
16933
16934       if (!CanBeSimplified) {
16935         TargetOpcode = X86ISD::MOVSD;
16936         CanBeSimplified = true;
16937         Amt2 = Amt->getOperand(4);
16938         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16939           CanBeSimplified = Amt1 == Amt->getOperand(i);
16940         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16941           CanBeSimplified = Amt2 == Amt->getOperand(j);
16942       }
16943     }
16944
16945     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16946         isa<ConstantSDNode>(Amt2)) {
16947       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16948       EVT CastVT = MVT::v4i32;
16949       SDValue Splat1 =
16950         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
16951       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16952       SDValue Splat2 =
16953         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
16954       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16955       if (TargetOpcode == X86ISD::MOVSD)
16956         CastVT = MVT::v2i64;
16957       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
16958       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
16959       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16960                                             BitCast1, DAG);
16961       return DAG.getBitcast(VT, Result);
16962     }
16963   }
16964
16965   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16966     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
16967     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, dl, VT));
16968
16969     SDValue VSelM = DAG.getConstant(0x80, dl, VT);
16970     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16971     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16972
16973     // r = VSELECT(r, shl(r, 4), a);
16974     SDValue M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(4, dl, VT));
16975     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16976
16977     // a += a
16978     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16979     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16980     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16981
16982     // r = VSELECT(r, shl(r, 2), a);
16983     M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(2, dl, VT));
16984     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16985
16986     // a += a
16987     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16988     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16989     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16990
16991     // return VSELECT(r, r+r, a);
16992     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16993                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16994     return R;
16995   }
16996
16997   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16998   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16999   // solution better.
17000   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
17001     MVT ExtVT = MVT::v8i32;
17002     unsigned ExtOpc =
17003         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
17004     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
17005     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
17006     return DAG.getNode(ISD::TRUNCATE, dl, VT,
17007                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
17008   }
17009
17010   if (Subtarget->hasInt256() && VT == MVT::v16i16) {
17011     MVT ExtVT = MVT::v8i32;
17012     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
17013     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
17014     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
17015     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
17016     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
17017     ALo = DAG.getBitcast(ExtVT, ALo);
17018     AHi = DAG.getBitcast(ExtVT, AHi);
17019     RLo = DAG.getBitcast(ExtVT, RLo);
17020     RHi = DAG.getBitcast(ExtVT, RHi);
17021     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
17022     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
17023     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
17024     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
17025     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
17026   }
17027
17028   // Decompose 256-bit shifts into smaller 128-bit shifts.
17029   if (VT.is256BitVector()) {
17030     unsigned NumElems = VT.getVectorNumElements();
17031     MVT EltVT = VT.getVectorElementType();
17032     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17033
17034     // Extract the two vectors
17035     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
17036     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
17037
17038     // Recreate the shift amount vectors
17039     SDValue Amt1, Amt2;
17040     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
17041       // Constant shift amount
17042       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
17043       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
17044       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
17045
17046       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
17047       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
17048     } else {
17049       // Variable shift amount
17050       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
17051       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
17052     }
17053
17054     // Issue new vector shifts for the smaller types
17055     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
17056     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
17057
17058     // Concatenate the result back
17059     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
17060   }
17061
17062   return SDValue();
17063 }
17064
17065 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
17066   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
17067   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
17068   // looks for this combo and may remove the "setcc" instruction if the "setcc"
17069   // has only one use.
17070   SDNode *N = Op.getNode();
17071   SDValue LHS = N->getOperand(0);
17072   SDValue RHS = N->getOperand(1);
17073   unsigned BaseOp = 0;
17074   unsigned Cond = 0;
17075   SDLoc DL(Op);
17076   switch (Op.getOpcode()) {
17077   default: llvm_unreachable("Unknown ovf instruction!");
17078   case ISD::SADDO:
17079     // A subtract of one will be selected as a INC. Note that INC doesn't
17080     // set CF, so we can't do this for UADDO.
17081     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17082       if (C->isOne()) {
17083         BaseOp = X86ISD::INC;
17084         Cond = X86::COND_O;
17085         break;
17086       }
17087     BaseOp = X86ISD::ADD;
17088     Cond = X86::COND_O;
17089     break;
17090   case ISD::UADDO:
17091     BaseOp = X86ISD::ADD;
17092     Cond = X86::COND_B;
17093     break;
17094   case ISD::SSUBO:
17095     // A subtract of one will be selected as a DEC. Note that DEC doesn't
17096     // set CF, so we can't do this for USUBO.
17097     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17098       if (C->isOne()) {
17099         BaseOp = X86ISD::DEC;
17100         Cond = X86::COND_O;
17101         break;
17102       }
17103     BaseOp = X86ISD::SUB;
17104     Cond = X86::COND_O;
17105     break;
17106   case ISD::USUBO:
17107     BaseOp = X86ISD::SUB;
17108     Cond = X86::COND_B;
17109     break;
17110   case ISD::SMULO:
17111     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
17112     Cond = X86::COND_O;
17113     break;
17114   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
17115     if (N->getValueType(0) == MVT::i8) {
17116       BaseOp = X86ISD::UMUL8;
17117       Cond = X86::COND_O;
17118       break;
17119     }
17120     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
17121                                  MVT::i32);
17122     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
17123
17124     SDValue SetCC =
17125       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
17126                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
17127                   SDValue(Sum.getNode(), 2));
17128
17129     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17130   }
17131   }
17132
17133   // Also sets EFLAGS.
17134   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
17135   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
17136
17137   SDValue SetCC =
17138     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
17139                 DAG.getConstant(Cond, DL, MVT::i32),
17140                 SDValue(Sum.getNode(), 1));
17141
17142   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17143 }
17144
17145 /// Returns true if the operand type is exactly twice the native width, and
17146 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
17147 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
17148 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
17149 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
17150   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
17151
17152   if (OpWidth == 64)
17153     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
17154   else if (OpWidth == 128)
17155     return Subtarget->hasCmpxchg16b();
17156   else
17157     return false;
17158 }
17159
17160 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
17161   return needsCmpXchgNb(SI->getValueOperand()->getType());
17162 }
17163
17164 // Note: this turns large loads into lock cmpxchg8b/16b.
17165 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
17166 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
17167   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
17168   return needsCmpXchgNb(PTy->getElementType());
17169 }
17170
17171 TargetLoweringBase::AtomicRMWExpansionKind
17172 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
17173   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17174   const Type *MemType = AI->getType();
17175
17176   // If the operand is too big, we must see if cmpxchg8/16b is available
17177   // and default to library calls otherwise.
17178   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
17179     return needsCmpXchgNb(MemType) ? AtomicRMWExpansionKind::CmpXChg
17180                                    : AtomicRMWExpansionKind::None;
17181   }
17182
17183   AtomicRMWInst::BinOp Op = AI->getOperation();
17184   switch (Op) {
17185   default:
17186     llvm_unreachable("Unknown atomic operation");
17187   case AtomicRMWInst::Xchg:
17188   case AtomicRMWInst::Add:
17189   case AtomicRMWInst::Sub:
17190     // It's better to use xadd, xsub or xchg for these in all cases.
17191     return AtomicRMWExpansionKind::None;
17192   case AtomicRMWInst::Or:
17193   case AtomicRMWInst::And:
17194   case AtomicRMWInst::Xor:
17195     // If the atomicrmw's result isn't actually used, we can just add a "lock"
17196     // prefix to a normal instruction for these operations.
17197     return !AI->use_empty() ? AtomicRMWExpansionKind::CmpXChg
17198                             : AtomicRMWExpansionKind::None;
17199   case AtomicRMWInst::Nand:
17200   case AtomicRMWInst::Max:
17201   case AtomicRMWInst::Min:
17202   case AtomicRMWInst::UMax:
17203   case AtomicRMWInst::UMin:
17204     // These always require a non-trivial set of data operations on x86. We must
17205     // use a cmpxchg loop.
17206     return AtomicRMWExpansionKind::CmpXChg;
17207   }
17208 }
17209
17210 static bool hasMFENCE(const X86Subtarget& Subtarget) {
17211   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
17212   // no-sse2). There isn't any reason to disable it if the target processor
17213   // supports it.
17214   return Subtarget.hasSSE2() || Subtarget.is64Bit();
17215 }
17216
17217 LoadInst *
17218 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
17219   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17220   const Type *MemType = AI->getType();
17221   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
17222   // there is no benefit in turning such RMWs into loads, and it is actually
17223   // harmful as it introduces a mfence.
17224   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
17225     return nullptr;
17226
17227   auto Builder = IRBuilder<>(AI);
17228   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
17229   auto SynchScope = AI->getSynchScope();
17230   // We must restrict the ordering to avoid generating loads with Release or
17231   // ReleaseAcquire orderings.
17232   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
17233   auto Ptr = AI->getPointerOperand();
17234
17235   // Before the load we need a fence. Here is an example lifted from
17236   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
17237   // is required:
17238   // Thread 0:
17239   //   x.store(1, relaxed);
17240   //   r1 = y.fetch_add(0, release);
17241   // Thread 1:
17242   //   y.fetch_add(42, acquire);
17243   //   r2 = x.load(relaxed);
17244   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
17245   // lowered to just a load without a fence. A mfence flushes the store buffer,
17246   // making the optimization clearly correct.
17247   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
17248   // otherwise, we might be able to be more agressive on relaxed idempotent
17249   // rmw. In practice, they do not look useful, so we don't try to be
17250   // especially clever.
17251   if (SynchScope == SingleThread)
17252     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
17253     // the IR level, so we must wrap it in an intrinsic.
17254     return nullptr;
17255
17256   if (!hasMFENCE(*Subtarget))
17257     // FIXME: it might make sense to use a locked operation here but on a
17258     // different cache-line to prevent cache-line bouncing. In practice it
17259     // is probably a small win, and x86 processors without mfence are rare
17260     // enough that we do not bother.
17261     return nullptr;
17262
17263   Function *MFence =
17264       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
17265   Builder.CreateCall(MFence, {});
17266
17267   // Finally we can emit the atomic load.
17268   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
17269           AI->getType()->getPrimitiveSizeInBits());
17270   Loaded->setAtomic(Order, SynchScope);
17271   AI->replaceAllUsesWith(Loaded);
17272   AI->eraseFromParent();
17273   return Loaded;
17274 }
17275
17276 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
17277                                  SelectionDAG &DAG) {
17278   SDLoc dl(Op);
17279   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
17280     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
17281   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
17282     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
17283
17284   // The only fence that needs an instruction is a sequentially-consistent
17285   // cross-thread fence.
17286   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
17287     if (hasMFENCE(*Subtarget))
17288       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
17289
17290     SDValue Chain = Op.getOperand(0);
17291     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
17292     SDValue Ops[] = {
17293       DAG.getRegister(X86::ESP, MVT::i32),     // Base
17294       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
17295       DAG.getRegister(0, MVT::i32),            // Index
17296       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
17297       DAG.getRegister(0, MVT::i32),            // Segment.
17298       Zero,
17299       Chain
17300     };
17301     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
17302     return SDValue(Res, 0);
17303   }
17304
17305   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
17306   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
17307 }
17308
17309 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
17310                              SelectionDAG &DAG) {
17311   MVT T = Op.getSimpleValueType();
17312   SDLoc DL(Op);
17313   unsigned Reg = 0;
17314   unsigned size = 0;
17315   switch(T.SimpleTy) {
17316   default: llvm_unreachable("Invalid value type!");
17317   case MVT::i8:  Reg = X86::AL;  size = 1; break;
17318   case MVT::i16: Reg = X86::AX;  size = 2; break;
17319   case MVT::i32: Reg = X86::EAX; size = 4; break;
17320   case MVT::i64:
17321     assert(Subtarget->is64Bit() && "Node not type legal!");
17322     Reg = X86::RAX; size = 8;
17323     break;
17324   }
17325   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
17326                                   Op.getOperand(2), SDValue());
17327   SDValue Ops[] = { cpIn.getValue(0),
17328                     Op.getOperand(1),
17329                     Op.getOperand(3),
17330                     DAG.getTargetConstant(size, DL, MVT::i8),
17331                     cpIn.getValue(1) };
17332   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17333   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
17334   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
17335                                            Ops, T, MMO);
17336
17337   SDValue cpOut =
17338     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
17339   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
17340                                       MVT::i32, cpOut.getValue(2));
17341   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
17342                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
17343                                 EFLAGS);
17344
17345   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
17346   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
17347   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
17348   return SDValue();
17349 }
17350
17351 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
17352                             SelectionDAG &DAG) {
17353   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
17354   MVT DstVT = Op.getSimpleValueType();
17355
17356   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
17357     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17358     if (DstVT != MVT::f64)
17359       // This conversion needs to be expanded.
17360       return SDValue();
17361
17362     SDValue InVec = Op->getOperand(0);
17363     SDLoc dl(Op);
17364     unsigned NumElts = SrcVT.getVectorNumElements();
17365     EVT SVT = SrcVT.getVectorElementType();
17366
17367     // Widen the vector in input in the case of MVT::v2i32.
17368     // Example: from MVT::v2i32 to MVT::v4i32.
17369     SmallVector<SDValue, 16> Elts;
17370     for (unsigned i = 0, e = NumElts; i != e; ++i)
17371       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
17372                                  DAG.getIntPtrConstant(i, dl)));
17373
17374     // Explicitly mark the extra elements as Undef.
17375     Elts.append(NumElts, DAG.getUNDEF(SVT));
17376
17377     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17378     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
17379     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
17380     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
17381                        DAG.getIntPtrConstant(0, dl));
17382   }
17383
17384   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
17385          Subtarget->hasMMX() && "Unexpected custom BITCAST");
17386   assert((DstVT == MVT::i64 ||
17387           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
17388          "Unexpected custom BITCAST");
17389   // i64 <=> MMX conversions are Legal.
17390   if (SrcVT==MVT::i64 && DstVT.isVector())
17391     return Op;
17392   if (DstVT==MVT::i64 && SrcVT.isVector())
17393     return Op;
17394   // MMX <=> MMX conversions are Legal.
17395   if (SrcVT.isVector() && DstVT.isVector())
17396     return Op;
17397   // All other conversions need to be expanded.
17398   return SDValue();
17399 }
17400
17401 /// Compute the horizontal sum of bytes in V for the elements of VT.
17402 ///
17403 /// Requires V to be a byte vector and VT to be an integer vector type with
17404 /// wider elements than V's type. The width of the elements of VT determines
17405 /// how many bytes of V are summed horizontally to produce each element of the
17406 /// result.
17407 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
17408                                       const X86Subtarget *Subtarget,
17409                                       SelectionDAG &DAG) {
17410   SDLoc DL(V);
17411   MVT ByteVecVT = V.getSimpleValueType();
17412   MVT EltVT = VT.getVectorElementType();
17413   int NumElts = VT.getVectorNumElements();
17414   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
17415          "Expected value to have byte element type.");
17416   assert(EltVT != MVT::i8 &&
17417          "Horizontal byte sum only makes sense for wider elements!");
17418   unsigned VecSize = VT.getSizeInBits();
17419   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
17420
17421   // PSADBW instruction horizontally add all bytes and leave the result in i64
17422   // chunks, thus directly computes the pop count for v2i64 and v4i64.
17423   if (EltVT == MVT::i64) {
17424     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17425     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
17426     return DAG.getBitcast(VT, V);
17427   }
17428
17429   if (EltVT == MVT::i32) {
17430     // We unpack the low half and high half into i32s interleaved with zeros so
17431     // that we can use PSADBW to horizontally sum them. The most useful part of
17432     // this is that it lines up the results of two PSADBW instructions to be
17433     // two v2i64 vectors which concatenated are the 4 population counts. We can
17434     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
17435     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
17436     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
17437     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
17438
17439     // Do the horizontal sums into two v2i64s.
17440     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17441     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17442                       DAG.getBitcast(ByteVecVT, Low), Zeros);
17443     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17444                        DAG.getBitcast(ByteVecVT, High), Zeros);
17445
17446     // Merge them together.
17447     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
17448     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
17449                     DAG.getBitcast(ShortVecVT, Low),
17450                     DAG.getBitcast(ShortVecVT, High));
17451
17452     return DAG.getBitcast(VT, V);
17453   }
17454
17455   // The only element type left is i16.
17456   assert(EltVT == MVT::i16 && "Unknown how to handle type");
17457
17458   // To obtain pop count for each i16 element starting from the pop count for
17459   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
17460   // right by 8. It is important to shift as i16s as i8 vector shift isn't
17461   // directly supported.
17462   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
17463   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
17464   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
17465   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
17466                   DAG.getBitcast(ByteVecVT, V));
17467   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
17468 }
17469
17470 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
17471                                         const X86Subtarget *Subtarget,
17472                                         SelectionDAG &DAG) {
17473   MVT VT = Op.getSimpleValueType();
17474   MVT EltVT = VT.getVectorElementType();
17475   unsigned VecSize = VT.getSizeInBits();
17476
17477   // Implement a lookup table in register by using an algorithm based on:
17478   // http://wm.ite.pl/articles/sse-popcount.html
17479   //
17480   // The general idea is that every lower byte nibble in the input vector is an
17481   // index into a in-register pre-computed pop count table. We then split up the
17482   // input vector in two new ones: (1) a vector with only the shifted-right
17483   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
17484   // masked out higher ones) for each byte. PSHUB is used separately with both
17485   // to index the in-register table. Next, both are added and the result is a
17486   // i8 vector where each element contains the pop count for input byte.
17487   //
17488   // To obtain the pop count for elements != i8, we follow up with the same
17489   // approach and use additional tricks as described below.
17490   //
17491   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
17492                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
17493                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
17494                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
17495
17496   int NumByteElts = VecSize / 8;
17497   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
17498   SDValue In = DAG.getBitcast(ByteVecVT, Op);
17499   SmallVector<SDValue, 16> LUTVec;
17500   for (int i = 0; i < NumByteElts; ++i)
17501     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
17502   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
17503   SmallVector<SDValue, 16> Mask0F(NumByteElts,
17504                                   DAG.getConstant(0x0F, DL, MVT::i8));
17505   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
17506
17507   // High nibbles
17508   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
17509   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
17510   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
17511
17512   // Low nibbles
17513   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
17514
17515   // The input vector is used as the shuffle mask that index elements into the
17516   // LUT. After counting low and high nibbles, add the vector to obtain the
17517   // final pop count per i8 element.
17518   SDValue HighPopCnt =
17519       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
17520   SDValue LowPopCnt =
17521       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
17522   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
17523
17524   if (EltVT == MVT::i8)
17525     return PopCnt;
17526
17527   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
17528 }
17529
17530 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
17531                                        const X86Subtarget *Subtarget,
17532                                        SelectionDAG &DAG) {
17533   MVT VT = Op.getSimpleValueType();
17534   assert(VT.is128BitVector() &&
17535          "Only 128-bit vector bitmath lowering supported.");
17536
17537   int VecSize = VT.getSizeInBits();
17538   MVT EltVT = VT.getVectorElementType();
17539   int Len = EltVT.getSizeInBits();
17540
17541   // This is the vectorized version of the "best" algorithm from
17542   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
17543   // with a minor tweak to use a series of adds + shifts instead of vector
17544   // multiplications. Implemented for all integer vector types. We only use
17545   // this when we don't have SSSE3 which allows a LUT-based lowering that is
17546   // much faster, even faster than using native popcnt instructions.
17547
17548   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
17549     MVT VT = V.getSimpleValueType();
17550     SmallVector<SDValue, 32> Shifters(
17551         VT.getVectorNumElements(),
17552         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
17553     return DAG.getNode(OpCode, DL, VT, V,
17554                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
17555   };
17556   auto GetMask = [&](SDValue V, APInt Mask) {
17557     MVT VT = V.getSimpleValueType();
17558     SmallVector<SDValue, 32> Masks(
17559         VT.getVectorNumElements(),
17560         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
17561     return DAG.getNode(ISD::AND, DL, VT, V,
17562                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
17563   };
17564
17565   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
17566   // x86, so set the SRL type to have elements at least i16 wide. This is
17567   // correct because all of our SRLs are followed immediately by a mask anyways
17568   // that handles any bits that sneak into the high bits of the byte elements.
17569   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
17570
17571   SDValue V = Op;
17572
17573   // v = v - ((v >> 1) & 0x55555555...)
17574   SDValue Srl =
17575       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
17576   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
17577   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
17578
17579   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
17580   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
17581   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
17582   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
17583   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
17584
17585   // v = (v + (v >> 4)) & 0x0F0F0F0F...
17586   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
17587   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
17588   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
17589
17590   // At this point, V contains the byte-wise population count, and we are
17591   // merely doing a horizontal sum if necessary to get the wider element
17592   // counts.
17593   if (EltVT == MVT::i8)
17594     return V;
17595
17596   return LowerHorizontalByteSum(
17597       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
17598       DAG);
17599 }
17600
17601 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17602                                 SelectionDAG &DAG) {
17603   MVT VT = Op.getSimpleValueType();
17604   // FIXME: Need to add AVX-512 support here!
17605   assert((VT.is256BitVector() || VT.is128BitVector()) &&
17606          "Unknown CTPOP type to handle");
17607   SDLoc DL(Op.getNode());
17608   SDValue Op0 = Op.getOperand(0);
17609
17610   if (!Subtarget->hasSSSE3()) {
17611     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
17612     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
17613     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
17614   }
17615
17616   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
17617     unsigned NumElems = VT.getVectorNumElements();
17618
17619     // Extract each 128-bit vector, compute pop count and concat the result.
17620     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
17621     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
17622
17623     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
17624                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
17625                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
17626   }
17627
17628   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
17629 }
17630
17631 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17632                           SelectionDAG &DAG) {
17633   assert(Op.getValueType().isVector() &&
17634          "We only do custom lowering for vector population count.");
17635   return LowerVectorCTPOP(Op, Subtarget, DAG);
17636 }
17637
17638 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
17639   SDNode *Node = Op.getNode();
17640   SDLoc dl(Node);
17641   EVT T = Node->getValueType(0);
17642   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
17643                               DAG.getConstant(0, dl, T), Node->getOperand(2));
17644   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
17645                        cast<AtomicSDNode>(Node)->getMemoryVT(),
17646                        Node->getOperand(0),
17647                        Node->getOperand(1), negOp,
17648                        cast<AtomicSDNode>(Node)->getMemOperand(),
17649                        cast<AtomicSDNode>(Node)->getOrdering(),
17650                        cast<AtomicSDNode>(Node)->getSynchScope());
17651 }
17652
17653 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
17654   SDNode *Node = Op.getNode();
17655   SDLoc dl(Node);
17656   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
17657
17658   // Convert seq_cst store -> xchg
17659   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
17660   // FIXME: On 32-bit, store -> fist or movq would be more efficient
17661   //        (The only way to get a 16-byte store is cmpxchg16b)
17662   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
17663   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
17664       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
17665     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
17666                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
17667                                  Node->getOperand(0),
17668                                  Node->getOperand(1), Node->getOperand(2),
17669                                  cast<AtomicSDNode>(Node)->getMemOperand(),
17670                                  cast<AtomicSDNode>(Node)->getOrdering(),
17671                                  cast<AtomicSDNode>(Node)->getSynchScope());
17672     return Swap.getValue(1);
17673   }
17674   // Other atomic stores have a simple pattern.
17675   return Op;
17676 }
17677
17678 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
17679   EVT VT = Op.getNode()->getSimpleValueType(0);
17680
17681   // Let legalize expand this if it isn't a legal type yet.
17682   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
17683     return SDValue();
17684
17685   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17686
17687   unsigned Opc;
17688   bool ExtraOp = false;
17689   switch (Op.getOpcode()) {
17690   default: llvm_unreachable("Invalid code");
17691   case ISD::ADDC: Opc = X86ISD::ADD; break;
17692   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
17693   case ISD::SUBC: Opc = X86ISD::SUB; break;
17694   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
17695   }
17696
17697   if (!ExtraOp)
17698     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17699                        Op.getOperand(1));
17700   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17701                      Op.getOperand(1), Op.getOperand(2));
17702 }
17703
17704 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
17705                             SelectionDAG &DAG) {
17706   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
17707
17708   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
17709   // which returns the values as { float, float } (in XMM0) or
17710   // { double, double } (which is returned in XMM0, XMM1).
17711   SDLoc dl(Op);
17712   SDValue Arg = Op.getOperand(0);
17713   EVT ArgVT = Arg.getValueType();
17714   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17715
17716   TargetLowering::ArgListTy Args;
17717   TargetLowering::ArgListEntry Entry;
17718
17719   Entry.Node = Arg;
17720   Entry.Ty = ArgTy;
17721   Entry.isSExt = false;
17722   Entry.isZExt = false;
17723   Args.push_back(Entry);
17724
17725   bool isF64 = ArgVT == MVT::f64;
17726   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
17727   // the small struct {f32, f32} is returned in (eax, edx). For f64,
17728   // the results are returned via SRet in memory.
17729   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
17730   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17731   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
17732
17733   Type *RetTy = isF64
17734     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
17735     : (Type*)VectorType::get(ArgTy, 4);
17736
17737   TargetLowering::CallLoweringInfo CLI(DAG);
17738   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
17739     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
17740
17741   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
17742
17743   if (isF64)
17744     // Returned in xmm0 and xmm1.
17745     return CallResult.first;
17746
17747   // Returned in bits 0:31 and 32:64 xmm0.
17748   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17749                                CallResult.first, DAG.getIntPtrConstant(0, dl));
17750   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17751                                CallResult.first, DAG.getIntPtrConstant(1, dl));
17752   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
17753   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
17754 }
17755
17756 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
17757                              SelectionDAG &DAG) {
17758   assert(Subtarget->hasAVX512() &&
17759          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17760
17761   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
17762   EVT VT = N->getValue().getValueType();
17763   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
17764   SDLoc dl(Op);
17765
17766   // X86 scatter kills mask register, so its type should be added to
17767   // the list of return values
17768   if (N->getNumValues() == 1) {
17769     SDValue Index = N->getIndex();
17770     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17771         !Index.getValueType().is512BitVector())
17772       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17773
17774     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
17775     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17776                       N->getOperand(3), Index };
17777
17778     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
17779     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
17780     return SDValue(NewScatter.getNode(), 0);
17781   }
17782   return Op;
17783 }
17784
17785 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
17786                             SelectionDAG &DAG) {
17787   assert(Subtarget->hasAVX512() &&
17788          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17789
17790   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
17791   EVT VT = Op.getValueType();
17792   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
17793   SDLoc dl(Op);
17794
17795   SDValue Index = N->getIndex();
17796   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17797       !Index.getValueType().is512BitVector()) {
17798     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17799     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17800                       N->getOperand(3), Index };
17801     DAG.UpdateNodeOperands(N, Ops);
17802   }
17803   return Op;
17804 }
17805
17806 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
17807                                                     SelectionDAG &DAG) const {
17808   // TODO: Eventually, the lowering of these nodes should be informed by or
17809   // deferred to the GC strategy for the function in which they appear. For
17810   // now, however, they must be lowered to something. Since they are logically
17811   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17812   // require special handling for these nodes), lower them as literal NOOPs for
17813   // the time being.
17814   SmallVector<SDValue, 2> Ops;
17815
17816   Ops.push_back(Op.getOperand(0));
17817   if (Op->getGluedNode())
17818     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17819
17820   SDLoc OpDL(Op);
17821   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17822   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17823
17824   return NOOP;
17825 }
17826
17827 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
17828                                                   SelectionDAG &DAG) const {
17829   // TODO: Eventually, the lowering of these nodes should be informed by or
17830   // deferred to the GC strategy for the function in which they appear. For
17831   // now, however, they must be lowered to something. Since they are logically
17832   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17833   // require special handling for these nodes), lower them as literal NOOPs for
17834   // the time being.
17835   SmallVector<SDValue, 2> Ops;
17836
17837   Ops.push_back(Op.getOperand(0));
17838   if (Op->getGluedNode())
17839     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17840
17841   SDLoc OpDL(Op);
17842   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17843   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17844
17845   return NOOP;
17846 }
17847
17848 /// LowerOperation - Provide custom lowering hooks for some operations.
17849 ///
17850 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
17851   switch (Op.getOpcode()) {
17852   default: llvm_unreachable("Should not custom lower this!");
17853   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
17854   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
17855     return LowerCMP_SWAP(Op, Subtarget, DAG);
17856   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
17857   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
17858   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
17859   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
17860   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
17861   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
17862   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
17863   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
17864   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
17865   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
17866   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
17867   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
17868   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
17869   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
17870   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
17871   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
17872   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
17873   case ISD::SHL_PARTS:
17874   case ISD::SRA_PARTS:
17875   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
17876   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
17877   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
17878   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
17879   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
17880   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
17881   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
17882   case ISD::SIGN_EXTEND_VECTOR_INREG:
17883     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
17884   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
17885   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
17886   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
17887   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
17888   case ISD::FABS:
17889   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
17890   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
17891   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
17892   case ISD::SETCC:              return LowerSETCC(Op, DAG);
17893   case ISD::SELECT:             return LowerSELECT(Op, DAG);
17894   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
17895   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
17896   case ISD::VASTART:            return LowerVASTART(Op, DAG);
17897   case ISD::VAARG:              return LowerVAARG(Op, DAG);
17898   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
17899   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
17900   case ISD::INTRINSIC_VOID:
17901   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
17902   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
17903   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
17904   case ISD::FRAME_TO_ARGS_OFFSET:
17905                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
17906   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
17907   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
17908   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
17909   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
17910   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
17911   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
17912   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
17913   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
17914   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
17915   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
17916   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
17917   case ISD::UMUL_LOHI:
17918   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
17919   case ISD::SRA:
17920   case ISD::SRL:
17921   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
17922   case ISD::SADDO:
17923   case ISD::UADDO:
17924   case ISD::SSUBO:
17925   case ISD::USUBO:
17926   case ISD::SMULO:
17927   case ISD::UMULO:              return LowerXALUO(Op, DAG);
17928   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
17929   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
17930   case ISD::ADDC:
17931   case ISD::ADDE:
17932   case ISD::SUBC:
17933   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
17934   case ISD::ADD:                return LowerADD(Op, DAG);
17935   case ISD::SUB:                return LowerSUB(Op, DAG);
17936   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
17937   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
17938   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
17939   case ISD::GC_TRANSITION_START:
17940                                 return LowerGC_TRANSITION_START(Op, DAG);
17941   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
17942   }
17943 }
17944
17945 /// ReplaceNodeResults - Replace a node with an illegal result type
17946 /// with a new node built out of custom code.
17947 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
17948                                            SmallVectorImpl<SDValue>&Results,
17949                                            SelectionDAG &DAG) const {
17950   SDLoc dl(N);
17951   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17952   switch (N->getOpcode()) {
17953   default:
17954     llvm_unreachable("Do not know how to custom type legalize this operation!");
17955   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
17956   case X86ISD::FMINC:
17957   case X86ISD::FMIN:
17958   case X86ISD::FMAXC:
17959   case X86ISD::FMAX: {
17960     EVT VT = N->getValueType(0);
17961     if (VT != MVT::v2f32)
17962       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
17963     SDValue UNDEF = DAG.getUNDEF(VT);
17964     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17965                               N->getOperand(0), UNDEF);
17966     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17967                               N->getOperand(1), UNDEF);
17968     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
17969     return;
17970   }
17971   case ISD::SIGN_EXTEND_INREG:
17972   case ISD::ADDC:
17973   case ISD::ADDE:
17974   case ISD::SUBC:
17975   case ISD::SUBE:
17976     // We don't want to expand or promote these.
17977     return;
17978   case ISD::SDIV:
17979   case ISD::UDIV:
17980   case ISD::SREM:
17981   case ISD::UREM:
17982   case ISD::SDIVREM:
17983   case ISD::UDIVREM: {
17984     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
17985     Results.push_back(V);
17986     return;
17987   }
17988   case ISD::FP_TO_SINT:
17989     // FP_TO_INT*_IN_MEM is not legal for f16 inputs.  Do not convert
17990     // (FP_TO_SINT (load f16)) to FP_TO_INT*.
17991     if (N->getOperand(0).getValueType() == MVT::f16)
17992       break;
17993     // fallthrough
17994   case ISD::FP_TO_UINT: {
17995     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
17996
17997     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
17998       return;
17999
18000     std::pair<SDValue,SDValue> Vals =
18001         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
18002     SDValue FIST = Vals.first, StackSlot = Vals.second;
18003     if (FIST.getNode()) {
18004       EVT VT = N->getValueType(0);
18005       // Return a load from the stack slot.
18006       if (StackSlot.getNode())
18007         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
18008                                       MachinePointerInfo(),
18009                                       false, false, false, 0));
18010       else
18011         Results.push_back(FIST);
18012     }
18013     return;
18014   }
18015   case ISD::UINT_TO_FP: {
18016     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18017     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
18018         N->getValueType(0) != MVT::v2f32)
18019       return;
18020     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
18021                                  N->getOperand(0));
18022     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
18023                                      MVT::f64);
18024     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
18025     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
18026                              DAG.getBitcast(MVT::v2i64, VBias));
18027     Or = DAG.getBitcast(MVT::v2f64, Or);
18028     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
18029     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
18030     return;
18031   }
18032   case ISD::FP_ROUND: {
18033     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
18034         return;
18035     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
18036     Results.push_back(V);
18037     return;
18038   }
18039   case ISD::FP_EXTEND: {
18040     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
18041     // No other ValueType for FP_EXTEND should reach this point.
18042     assert(N->getValueType(0) == MVT::v2f32 &&
18043            "Do not know how to legalize this Node");
18044     return;
18045   }
18046   case ISD::INTRINSIC_W_CHAIN: {
18047     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
18048     switch (IntNo) {
18049     default : llvm_unreachable("Do not know how to custom type "
18050                                "legalize this intrinsic operation!");
18051     case Intrinsic::x86_rdtsc:
18052       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18053                                      Results);
18054     case Intrinsic::x86_rdtscp:
18055       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
18056                                      Results);
18057     case Intrinsic::x86_rdpmc:
18058       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
18059     }
18060   }
18061   case ISD::READCYCLECOUNTER: {
18062     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18063                                    Results);
18064   }
18065   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
18066     EVT T = N->getValueType(0);
18067     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
18068     bool Regs64bit = T == MVT::i128;
18069     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
18070     SDValue cpInL, cpInH;
18071     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18072                         DAG.getConstant(0, dl, HalfT));
18073     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18074                         DAG.getConstant(1, dl, HalfT));
18075     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
18076                              Regs64bit ? X86::RAX : X86::EAX,
18077                              cpInL, SDValue());
18078     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
18079                              Regs64bit ? X86::RDX : X86::EDX,
18080                              cpInH, cpInL.getValue(1));
18081     SDValue swapInL, swapInH;
18082     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18083                           DAG.getConstant(0, dl, HalfT));
18084     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18085                           DAG.getConstant(1, dl, HalfT));
18086     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
18087                                Regs64bit ? X86::RBX : X86::EBX,
18088                                swapInL, cpInH.getValue(1));
18089     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
18090                                Regs64bit ? X86::RCX : X86::ECX,
18091                                swapInH, swapInL.getValue(1));
18092     SDValue Ops[] = { swapInH.getValue(0),
18093                       N->getOperand(1),
18094                       swapInH.getValue(1) };
18095     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18096     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
18097     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
18098                                   X86ISD::LCMPXCHG8_DAG;
18099     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
18100     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
18101                                         Regs64bit ? X86::RAX : X86::EAX,
18102                                         HalfT, Result.getValue(1));
18103     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
18104                                         Regs64bit ? X86::RDX : X86::EDX,
18105                                         HalfT, cpOutL.getValue(2));
18106     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
18107
18108     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
18109                                         MVT::i32, cpOutH.getValue(2));
18110     SDValue Success =
18111         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
18112                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
18113     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
18114
18115     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
18116     Results.push_back(Success);
18117     Results.push_back(EFLAGS.getValue(1));
18118     return;
18119   }
18120   case ISD::ATOMIC_SWAP:
18121   case ISD::ATOMIC_LOAD_ADD:
18122   case ISD::ATOMIC_LOAD_SUB:
18123   case ISD::ATOMIC_LOAD_AND:
18124   case ISD::ATOMIC_LOAD_OR:
18125   case ISD::ATOMIC_LOAD_XOR:
18126   case ISD::ATOMIC_LOAD_NAND:
18127   case ISD::ATOMIC_LOAD_MIN:
18128   case ISD::ATOMIC_LOAD_MAX:
18129   case ISD::ATOMIC_LOAD_UMIN:
18130   case ISD::ATOMIC_LOAD_UMAX:
18131   case ISD::ATOMIC_LOAD: {
18132     // Delegate to generic TypeLegalization. Situations we can really handle
18133     // should have already been dealt with by AtomicExpandPass.cpp.
18134     break;
18135   }
18136   case ISD::BITCAST: {
18137     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18138     EVT DstVT = N->getValueType(0);
18139     EVT SrcVT = N->getOperand(0)->getValueType(0);
18140
18141     if (SrcVT != MVT::f64 ||
18142         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
18143       return;
18144
18145     unsigned NumElts = DstVT.getVectorNumElements();
18146     EVT SVT = DstVT.getVectorElementType();
18147     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18148     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
18149                                    MVT::v2f64, N->getOperand(0));
18150     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
18151
18152     if (ExperimentalVectorWideningLegalization) {
18153       // If we are legalizing vectors by widening, we already have the desired
18154       // legal vector type, just return it.
18155       Results.push_back(ToVecInt);
18156       return;
18157     }
18158
18159     SmallVector<SDValue, 8> Elts;
18160     for (unsigned i = 0, e = NumElts; i != e; ++i)
18161       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
18162                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
18163
18164     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
18165   }
18166   }
18167 }
18168
18169 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
18170   switch ((X86ISD::NodeType)Opcode) {
18171   case X86ISD::FIRST_NUMBER:       break;
18172   case X86ISD::BSF:                return "X86ISD::BSF";
18173   case X86ISD::BSR:                return "X86ISD::BSR";
18174   case X86ISD::SHLD:               return "X86ISD::SHLD";
18175   case X86ISD::SHRD:               return "X86ISD::SHRD";
18176   case X86ISD::FAND:               return "X86ISD::FAND";
18177   case X86ISD::FANDN:              return "X86ISD::FANDN";
18178   case X86ISD::FOR:                return "X86ISD::FOR";
18179   case X86ISD::FXOR:               return "X86ISD::FXOR";
18180   case X86ISD::FILD:               return "X86ISD::FILD";
18181   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
18182   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
18183   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
18184   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
18185   case X86ISD::FLD:                return "X86ISD::FLD";
18186   case X86ISD::FST:                return "X86ISD::FST";
18187   case X86ISD::CALL:               return "X86ISD::CALL";
18188   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
18189   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
18190   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
18191   case X86ISD::BT:                 return "X86ISD::BT";
18192   case X86ISD::CMP:                return "X86ISD::CMP";
18193   case X86ISD::COMI:               return "X86ISD::COMI";
18194   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
18195   case X86ISD::CMPM:               return "X86ISD::CMPM";
18196   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
18197   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
18198   case X86ISD::SETCC:              return "X86ISD::SETCC";
18199   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
18200   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
18201   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
18202   case X86ISD::CMOV:               return "X86ISD::CMOV";
18203   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
18204   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
18205   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
18206   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
18207   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
18208   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
18209   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
18210   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
18211   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
18212   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
18213   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
18214   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
18215   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
18216   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
18217   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
18218   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
18219   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
18220   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
18221   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
18222   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
18223   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
18224   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
18225   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
18226   case X86ISD::HADD:               return "X86ISD::HADD";
18227   case X86ISD::HSUB:               return "X86ISD::HSUB";
18228   case X86ISD::FHADD:              return "X86ISD::FHADD";
18229   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
18230   case X86ISD::UMAX:               return "X86ISD::UMAX";
18231   case X86ISD::UMIN:               return "X86ISD::UMIN";
18232   case X86ISD::SMAX:               return "X86ISD::SMAX";
18233   case X86ISD::SMIN:               return "X86ISD::SMIN";
18234   case X86ISD::FMAX:               return "X86ISD::FMAX";
18235   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
18236   case X86ISD::FMIN:               return "X86ISD::FMIN";
18237   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
18238   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
18239   case X86ISD::FMINC:              return "X86ISD::FMINC";
18240   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
18241   case X86ISD::FRCP:               return "X86ISD::FRCP";
18242   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
18243   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
18244   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
18245   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
18246   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
18247   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
18248   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
18249   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
18250   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
18251   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
18252   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
18253   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
18254   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
18255   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
18256   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
18257   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
18258   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
18259   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
18260   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
18261   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
18262   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
18263   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
18264   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
18265   case X86ISD::VSHL:               return "X86ISD::VSHL";
18266   case X86ISD::VSRL:               return "X86ISD::VSRL";
18267   case X86ISD::VSRA:               return "X86ISD::VSRA";
18268   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
18269   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
18270   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
18271   case X86ISD::CMPP:               return "X86ISD::CMPP";
18272   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
18273   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
18274   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
18275   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
18276   case X86ISD::ADD:                return "X86ISD::ADD";
18277   case X86ISD::SUB:                return "X86ISD::SUB";
18278   case X86ISD::ADC:                return "X86ISD::ADC";
18279   case X86ISD::SBB:                return "X86ISD::SBB";
18280   case X86ISD::SMUL:               return "X86ISD::SMUL";
18281   case X86ISD::UMUL:               return "X86ISD::UMUL";
18282   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
18283   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
18284   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
18285   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
18286   case X86ISD::INC:                return "X86ISD::INC";
18287   case X86ISD::DEC:                return "X86ISD::DEC";
18288   case X86ISD::OR:                 return "X86ISD::OR";
18289   case X86ISD::XOR:                return "X86ISD::XOR";
18290   case X86ISD::AND:                return "X86ISD::AND";
18291   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
18292   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
18293   case X86ISD::PTEST:              return "X86ISD::PTEST";
18294   case X86ISD::TESTP:              return "X86ISD::TESTP";
18295   case X86ISD::TESTM:              return "X86ISD::TESTM";
18296   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
18297   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
18298   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
18299   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
18300   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
18301   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
18302   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
18303   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
18304   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
18305   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
18306   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
18307   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
18308   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
18309   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
18310   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
18311   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
18312   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
18313   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
18314   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
18315   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
18316   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
18317   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
18318   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
18319   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
18320   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
18321   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
18322   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
18323   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
18324   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
18325   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
18326   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
18327   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
18328   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
18329   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
18330   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
18331   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
18332   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
18333   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
18334   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
18335   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
18336   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
18337   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
18338   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
18339   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
18340   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
18341   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
18342   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
18343   case X86ISD::SAHF:               return "X86ISD::SAHF";
18344   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
18345   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
18346   case X86ISD::FMADD:              return "X86ISD::FMADD";
18347   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
18348   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
18349   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
18350   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
18351   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
18352   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
18353   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
18354   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
18355   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
18356   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
18357   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
18358   case X86ISD::RNDSCALE:           return "X86ISD::RNDSCALE";
18359   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
18360   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
18361   case X86ISD::XTEST:              return "X86ISD::XTEST";
18362   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
18363   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
18364   case X86ISD::SELECT:             return "X86ISD::SELECT";
18365   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
18366   case X86ISD::RCP28:              return "X86ISD::RCP28";
18367   case X86ISD::EXP2:               return "X86ISD::EXP2";
18368   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
18369   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
18370   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
18371   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
18372   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
18373   case X86ISD::ADDS:               return "X86ISD::ADDS";
18374   case X86ISD::SUBS:               return "X86ISD::SUBS";
18375   }
18376   return nullptr;
18377 }
18378
18379 // isLegalAddressingMode - Return true if the addressing mode represented
18380 // by AM is legal for this target, for a load/store of the specified type.
18381 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
18382                                               Type *Ty,
18383                                               unsigned AS) const {
18384   // X86 supports extremely general addressing modes.
18385   CodeModel::Model M = getTargetMachine().getCodeModel();
18386   Reloc::Model R = getTargetMachine().getRelocationModel();
18387
18388   // X86 allows a sign-extended 32-bit immediate field as a displacement.
18389   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
18390     return false;
18391
18392   if (AM.BaseGV) {
18393     unsigned GVFlags =
18394       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
18395
18396     // If a reference to this global requires an extra load, we can't fold it.
18397     if (isGlobalStubReference(GVFlags))
18398       return false;
18399
18400     // If BaseGV requires a register for the PIC base, we cannot also have a
18401     // BaseReg specified.
18402     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
18403       return false;
18404
18405     // If lower 4G is not available, then we must use rip-relative addressing.
18406     if ((M != CodeModel::Small || R != Reloc::Static) &&
18407         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
18408       return false;
18409   }
18410
18411   switch (AM.Scale) {
18412   case 0:
18413   case 1:
18414   case 2:
18415   case 4:
18416   case 8:
18417     // These scales always work.
18418     break;
18419   case 3:
18420   case 5:
18421   case 9:
18422     // These scales are formed with basereg+scalereg.  Only accept if there is
18423     // no basereg yet.
18424     if (AM.HasBaseReg)
18425       return false;
18426     break;
18427   default:  // Other stuff never works.
18428     return false;
18429   }
18430
18431   return true;
18432 }
18433
18434 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
18435   unsigned Bits = Ty->getScalarSizeInBits();
18436
18437   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
18438   // particularly cheaper than those without.
18439   if (Bits == 8)
18440     return false;
18441
18442   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
18443   // variable shifts just as cheap as scalar ones.
18444   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
18445     return false;
18446
18447   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
18448   // fully general vector.
18449   return true;
18450 }
18451
18452 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
18453   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18454     return false;
18455   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
18456   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
18457   return NumBits1 > NumBits2;
18458 }
18459
18460 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
18461   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18462     return false;
18463
18464   if (!isTypeLegal(EVT::getEVT(Ty1)))
18465     return false;
18466
18467   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
18468
18469   // Assuming the caller doesn't have a zeroext or signext return parameter,
18470   // truncation all the way down to i1 is valid.
18471   return true;
18472 }
18473
18474 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
18475   return isInt<32>(Imm);
18476 }
18477
18478 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
18479   // Can also use sub to handle negated immediates.
18480   return isInt<32>(Imm);
18481 }
18482
18483 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
18484   if (!VT1.isInteger() || !VT2.isInteger())
18485     return false;
18486   unsigned NumBits1 = VT1.getSizeInBits();
18487   unsigned NumBits2 = VT2.getSizeInBits();
18488   return NumBits1 > NumBits2;
18489 }
18490
18491 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
18492   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18493   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
18494 }
18495
18496 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
18497   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18498   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
18499 }
18500
18501 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
18502   EVT VT1 = Val.getValueType();
18503   if (isZExtFree(VT1, VT2))
18504     return true;
18505
18506   if (Val.getOpcode() != ISD::LOAD)
18507     return false;
18508
18509   if (!VT1.isSimple() || !VT1.isInteger() ||
18510       !VT2.isSimple() || !VT2.isInteger())
18511     return false;
18512
18513   switch (VT1.getSimpleVT().SimpleTy) {
18514   default: break;
18515   case MVT::i8:
18516   case MVT::i16:
18517   case MVT::i32:
18518     // X86 has 8, 16, and 32-bit zero-extending loads.
18519     return true;
18520   }
18521
18522   return false;
18523 }
18524
18525 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
18526
18527 bool
18528 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
18529   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
18530     return false;
18531
18532   VT = VT.getScalarType();
18533
18534   if (!VT.isSimple())
18535     return false;
18536
18537   switch (VT.getSimpleVT().SimpleTy) {
18538   case MVT::f32:
18539   case MVT::f64:
18540     return true;
18541   default:
18542     break;
18543   }
18544
18545   return false;
18546 }
18547
18548 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
18549   // i16 instructions are longer (0x66 prefix) and potentially slower.
18550   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
18551 }
18552
18553 /// isShuffleMaskLegal - Targets can use this to indicate that they only
18554 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
18555 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
18556 /// are assumed to be legal.
18557 bool
18558 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
18559                                       EVT VT) const {
18560   if (!VT.isSimple())
18561     return false;
18562
18563   // Not for i1 vectors
18564   if (VT.getScalarType() == MVT::i1)
18565     return false;
18566
18567   // Very little shuffling can be done for 64-bit vectors right now.
18568   if (VT.getSizeInBits() == 64)
18569     return false;
18570
18571   // We only care that the types being shuffled are legal. The lowering can
18572   // handle any possible shuffle mask that results.
18573   return isTypeLegal(VT.getSimpleVT());
18574 }
18575
18576 bool
18577 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
18578                                           EVT VT) const {
18579   // Just delegate to the generic legality, clear masks aren't special.
18580   return isShuffleMaskLegal(Mask, VT);
18581 }
18582
18583 //===----------------------------------------------------------------------===//
18584 //                           X86 Scheduler Hooks
18585 //===----------------------------------------------------------------------===//
18586
18587 /// Utility function to emit xbegin specifying the start of an RTM region.
18588 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
18589                                      const TargetInstrInfo *TII) {
18590   DebugLoc DL = MI->getDebugLoc();
18591
18592   const BasicBlock *BB = MBB->getBasicBlock();
18593   MachineFunction::iterator I = MBB;
18594   ++I;
18595
18596   // For the v = xbegin(), we generate
18597   //
18598   // thisMBB:
18599   //  xbegin sinkMBB
18600   //
18601   // mainMBB:
18602   //  eax = -1
18603   //
18604   // sinkMBB:
18605   //  v = eax
18606
18607   MachineBasicBlock *thisMBB = MBB;
18608   MachineFunction *MF = MBB->getParent();
18609   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18610   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18611   MF->insert(I, mainMBB);
18612   MF->insert(I, sinkMBB);
18613
18614   // Transfer the remainder of BB and its successor edges to sinkMBB.
18615   sinkMBB->splice(sinkMBB->begin(), MBB,
18616                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18617   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18618
18619   // thisMBB:
18620   //  xbegin sinkMBB
18621   //  # fallthrough to mainMBB
18622   //  # abortion to sinkMBB
18623   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
18624   thisMBB->addSuccessor(mainMBB);
18625   thisMBB->addSuccessor(sinkMBB);
18626
18627   // mainMBB:
18628   //  EAX = -1
18629   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
18630   mainMBB->addSuccessor(sinkMBB);
18631
18632   // sinkMBB:
18633   // EAX is live into the sinkMBB
18634   sinkMBB->addLiveIn(X86::EAX);
18635   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18636           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18637     .addReg(X86::EAX);
18638
18639   MI->eraseFromParent();
18640   return sinkMBB;
18641 }
18642
18643 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
18644 // or XMM0_V32I8 in AVX all of this code can be replaced with that
18645 // in the .td file.
18646 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
18647                                        const TargetInstrInfo *TII) {
18648   unsigned Opc;
18649   switch (MI->getOpcode()) {
18650   default: llvm_unreachable("illegal opcode!");
18651   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
18652   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
18653   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
18654   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
18655   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
18656   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
18657   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
18658   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
18659   }
18660
18661   DebugLoc dl = MI->getDebugLoc();
18662   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18663
18664   unsigned NumArgs = MI->getNumOperands();
18665   for (unsigned i = 1; i < NumArgs; ++i) {
18666     MachineOperand &Op = MI->getOperand(i);
18667     if (!(Op.isReg() && Op.isImplicit()))
18668       MIB.addOperand(Op);
18669   }
18670   if (MI->hasOneMemOperand())
18671     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18672
18673   BuildMI(*BB, MI, dl,
18674     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18675     .addReg(X86::XMM0);
18676
18677   MI->eraseFromParent();
18678   return BB;
18679 }
18680
18681 // FIXME: Custom handling because TableGen doesn't support multiple implicit
18682 // defs in an instruction pattern
18683 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
18684                                        const TargetInstrInfo *TII) {
18685   unsigned Opc;
18686   switch (MI->getOpcode()) {
18687   default: llvm_unreachable("illegal opcode!");
18688   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
18689   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
18690   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
18691   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
18692   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
18693   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
18694   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
18695   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
18696   }
18697
18698   DebugLoc dl = MI->getDebugLoc();
18699   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18700
18701   unsigned NumArgs = MI->getNumOperands(); // remove the results
18702   for (unsigned i = 1; i < NumArgs; ++i) {
18703     MachineOperand &Op = MI->getOperand(i);
18704     if (!(Op.isReg() && Op.isImplicit()))
18705       MIB.addOperand(Op);
18706   }
18707   if (MI->hasOneMemOperand())
18708     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18709
18710   BuildMI(*BB, MI, dl,
18711     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18712     .addReg(X86::ECX);
18713
18714   MI->eraseFromParent();
18715   return BB;
18716 }
18717
18718 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
18719                                       const X86Subtarget *Subtarget) {
18720   DebugLoc dl = MI->getDebugLoc();
18721   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18722   // Address into RAX/EAX, other two args into ECX, EDX.
18723   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
18724   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
18725   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
18726   for (int i = 0; i < X86::AddrNumOperands; ++i)
18727     MIB.addOperand(MI->getOperand(i));
18728
18729   unsigned ValOps = X86::AddrNumOperands;
18730   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
18731     .addReg(MI->getOperand(ValOps).getReg());
18732   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
18733     .addReg(MI->getOperand(ValOps+1).getReg());
18734
18735   // The instruction doesn't actually take any operands though.
18736   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
18737
18738   MI->eraseFromParent(); // The pseudo is gone now.
18739   return BB;
18740 }
18741
18742 MachineBasicBlock *
18743 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
18744                                                  MachineBasicBlock *MBB) const {
18745   // Emit va_arg instruction on X86-64.
18746
18747   // Operands to this pseudo-instruction:
18748   // 0  ) Output        : destination address (reg)
18749   // 1-5) Input         : va_list address (addr, i64mem)
18750   // 6  ) ArgSize       : Size (in bytes) of vararg type
18751   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
18752   // 8  ) Align         : Alignment of type
18753   // 9  ) EFLAGS (implicit-def)
18754
18755   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
18756   static_assert(X86::AddrNumOperands == 5,
18757                 "VAARG_64 assumes 5 address operands");
18758
18759   unsigned DestReg = MI->getOperand(0).getReg();
18760   MachineOperand &Base = MI->getOperand(1);
18761   MachineOperand &Scale = MI->getOperand(2);
18762   MachineOperand &Index = MI->getOperand(3);
18763   MachineOperand &Disp = MI->getOperand(4);
18764   MachineOperand &Segment = MI->getOperand(5);
18765   unsigned ArgSize = MI->getOperand(6).getImm();
18766   unsigned ArgMode = MI->getOperand(7).getImm();
18767   unsigned Align = MI->getOperand(8).getImm();
18768
18769   // Memory Reference
18770   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
18771   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18772   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18773
18774   // Machine Information
18775   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18776   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
18777   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
18778   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
18779   DebugLoc DL = MI->getDebugLoc();
18780
18781   // struct va_list {
18782   //   i32   gp_offset
18783   //   i32   fp_offset
18784   //   i64   overflow_area (address)
18785   //   i64   reg_save_area (address)
18786   // }
18787   // sizeof(va_list) = 24
18788   // alignment(va_list) = 8
18789
18790   unsigned TotalNumIntRegs = 6;
18791   unsigned TotalNumXMMRegs = 8;
18792   bool UseGPOffset = (ArgMode == 1);
18793   bool UseFPOffset = (ArgMode == 2);
18794   unsigned MaxOffset = TotalNumIntRegs * 8 +
18795                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
18796
18797   /* Align ArgSize to a multiple of 8 */
18798   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
18799   bool NeedsAlign = (Align > 8);
18800
18801   MachineBasicBlock *thisMBB = MBB;
18802   MachineBasicBlock *overflowMBB;
18803   MachineBasicBlock *offsetMBB;
18804   MachineBasicBlock *endMBB;
18805
18806   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
18807   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
18808   unsigned OffsetReg = 0;
18809
18810   if (!UseGPOffset && !UseFPOffset) {
18811     // If we only pull from the overflow region, we don't create a branch.
18812     // We don't need to alter control flow.
18813     OffsetDestReg = 0; // unused
18814     OverflowDestReg = DestReg;
18815
18816     offsetMBB = nullptr;
18817     overflowMBB = thisMBB;
18818     endMBB = thisMBB;
18819   } else {
18820     // First emit code to check if gp_offset (or fp_offset) is below the bound.
18821     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
18822     // If not, pull from overflow_area. (branch to overflowMBB)
18823     //
18824     //       thisMBB
18825     //         |     .
18826     //         |        .
18827     //     offsetMBB   overflowMBB
18828     //         |        .
18829     //         |     .
18830     //        endMBB
18831
18832     // Registers for the PHI in endMBB
18833     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
18834     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
18835
18836     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18837     MachineFunction *MF = MBB->getParent();
18838     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18839     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18840     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18841
18842     MachineFunction::iterator MBBIter = MBB;
18843     ++MBBIter;
18844
18845     // Insert the new basic blocks
18846     MF->insert(MBBIter, offsetMBB);
18847     MF->insert(MBBIter, overflowMBB);
18848     MF->insert(MBBIter, endMBB);
18849
18850     // Transfer the remainder of MBB and its successor edges to endMBB.
18851     endMBB->splice(endMBB->begin(), thisMBB,
18852                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
18853     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
18854
18855     // Make offsetMBB and overflowMBB successors of thisMBB
18856     thisMBB->addSuccessor(offsetMBB);
18857     thisMBB->addSuccessor(overflowMBB);
18858
18859     // endMBB is a successor of both offsetMBB and overflowMBB
18860     offsetMBB->addSuccessor(endMBB);
18861     overflowMBB->addSuccessor(endMBB);
18862
18863     // Load the offset value into a register
18864     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18865     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
18866       .addOperand(Base)
18867       .addOperand(Scale)
18868       .addOperand(Index)
18869       .addDisp(Disp, UseFPOffset ? 4 : 0)
18870       .addOperand(Segment)
18871       .setMemRefs(MMOBegin, MMOEnd);
18872
18873     // Check if there is enough room left to pull this argument.
18874     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
18875       .addReg(OffsetReg)
18876       .addImm(MaxOffset + 8 - ArgSizeA8);
18877
18878     // Branch to "overflowMBB" if offset >= max
18879     // Fall through to "offsetMBB" otherwise
18880     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
18881       .addMBB(overflowMBB);
18882   }
18883
18884   // In offsetMBB, emit code to use the reg_save_area.
18885   if (offsetMBB) {
18886     assert(OffsetReg != 0);
18887
18888     // Read the reg_save_area address.
18889     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
18890     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
18891       .addOperand(Base)
18892       .addOperand(Scale)
18893       .addOperand(Index)
18894       .addDisp(Disp, 16)
18895       .addOperand(Segment)
18896       .setMemRefs(MMOBegin, MMOEnd);
18897
18898     // Zero-extend the offset
18899     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
18900       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
18901         .addImm(0)
18902         .addReg(OffsetReg)
18903         .addImm(X86::sub_32bit);
18904
18905     // Add the offset to the reg_save_area to get the final address.
18906     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
18907       .addReg(OffsetReg64)
18908       .addReg(RegSaveReg);
18909
18910     // Compute the offset for the next argument
18911     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18912     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
18913       .addReg(OffsetReg)
18914       .addImm(UseFPOffset ? 16 : 8);
18915
18916     // Store it back into the va_list.
18917     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
18918       .addOperand(Base)
18919       .addOperand(Scale)
18920       .addOperand(Index)
18921       .addDisp(Disp, UseFPOffset ? 4 : 0)
18922       .addOperand(Segment)
18923       .addReg(NextOffsetReg)
18924       .setMemRefs(MMOBegin, MMOEnd);
18925
18926     // Jump to endMBB
18927     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
18928       .addMBB(endMBB);
18929   }
18930
18931   //
18932   // Emit code to use overflow area
18933   //
18934
18935   // Load the overflow_area address into a register.
18936   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
18937   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
18938     .addOperand(Base)
18939     .addOperand(Scale)
18940     .addOperand(Index)
18941     .addDisp(Disp, 8)
18942     .addOperand(Segment)
18943     .setMemRefs(MMOBegin, MMOEnd);
18944
18945   // If we need to align it, do so. Otherwise, just copy the address
18946   // to OverflowDestReg.
18947   if (NeedsAlign) {
18948     // Align the overflow address
18949     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
18950     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
18951
18952     // aligned_addr = (addr + (align-1)) & ~(align-1)
18953     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
18954       .addReg(OverflowAddrReg)
18955       .addImm(Align-1);
18956
18957     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
18958       .addReg(TmpReg)
18959       .addImm(~(uint64_t)(Align-1));
18960   } else {
18961     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
18962       .addReg(OverflowAddrReg);
18963   }
18964
18965   // Compute the next overflow address after this argument.
18966   // (the overflow address should be kept 8-byte aligned)
18967   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
18968   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
18969     .addReg(OverflowDestReg)
18970     .addImm(ArgSizeA8);
18971
18972   // Store the new overflow address.
18973   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
18974     .addOperand(Base)
18975     .addOperand(Scale)
18976     .addOperand(Index)
18977     .addDisp(Disp, 8)
18978     .addOperand(Segment)
18979     .addReg(NextAddrReg)
18980     .setMemRefs(MMOBegin, MMOEnd);
18981
18982   // If we branched, emit the PHI to the front of endMBB.
18983   if (offsetMBB) {
18984     BuildMI(*endMBB, endMBB->begin(), DL,
18985             TII->get(X86::PHI), DestReg)
18986       .addReg(OffsetDestReg).addMBB(offsetMBB)
18987       .addReg(OverflowDestReg).addMBB(overflowMBB);
18988   }
18989
18990   // Erase the pseudo instruction
18991   MI->eraseFromParent();
18992
18993   return endMBB;
18994 }
18995
18996 MachineBasicBlock *
18997 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
18998                                                  MachineInstr *MI,
18999                                                  MachineBasicBlock *MBB) const {
19000   // Emit code to save XMM registers to the stack. The ABI says that the
19001   // number of registers to save is given in %al, so it's theoretically
19002   // possible to do an indirect jump trick to avoid saving all of them,
19003   // however this code takes a simpler approach and just executes all
19004   // of the stores if %al is non-zero. It's less code, and it's probably
19005   // easier on the hardware branch predictor, and stores aren't all that
19006   // expensive anyway.
19007
19008   // Create the new basic blocks. One block contains all the XMM stores,
19009   // and one block is the final destination regardless of whether any
19010   // stores were performed.
19011   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
19012   MachineFunction *F = MBB->getParent();
19013   MachineFunction::iterator MBBIter = MBB;
19014   ++MBBIter;
19015   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
19016   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
19017   F->insert(MBBIter, XMMSaveMBB);
19018   F->insert(MBBIter, EndMBB);
19019
19020   // Transfer the remainder of MBB and its successor edges to EndMBB.
19021   EndMBB->splice(EndMBB->begin(), MBB,
19022                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19023   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
19024
19025   // The original block will now fall through to the XMM save block.
19026   MBB->addSuccessor(XMMSaveMBB);
19027   // The XMMSaveMBB will fall through to the end block.
19028   XMMSaveMBB->addSuccessor(EndMBB);
19029
19030   // Now add the instructions.
19031   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19032   DebugLoc DL = MI->getDebugLoc();
19033
19034   unsigned CountReg = MI->getOperand(0).getReg();
19035   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
19036   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
19037
19038   if (!Subtarget->isTargetWin64()) {
19039     // If %al is 0, branch around the XMM save block.
19040     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
19041     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
19042     MBB->addSuccessor(EndMBB);
19043   }
19044
19045   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
19046   // that was just emitted, but clearly shouldn't be "saved".
19047   assert((MI->getNumOperands() <= 3 ||
19048           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
19049           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
19050          && "Expected last argument to be EFLAGS");
19051   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
19052   // In the XMM save block, save all the XMM argument registers.
19053   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
19054     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
19055     MachineMemOperand *MMO =
19056       F->getMachineMemOperand(
19057           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
19058         MachineMemOperand::MOStore,
19059         /*Size=*/16, /*Align=*/16);
19060     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
19061       .addFrameIndex(RegSaveFrameIndex)
19062       .addImm(/*Scale=*/1)
19063       .addReg(/*IndexReg=*/0)
19064       .addImm(/*Disp=*/Offset)
19065       .addReg(/*Segment=*/0)
19066       .addReg(MI->getOperand(i).getReg())
19067       .addMemOperand(MMO);
19068   }
19069
19070   MI->eraseFromParent();   // The pseudo instruction is gone now.
19071
19072   return EndMBB;
19073 }
19074
19075 // The EFLAGS operand of SelectItr might be missing a kill marker
19076 // because there were multiple uses of EFLAGS, and ISel didn't know
19077 // which to mark. Figure out whether SelectItr should have had a
19078 // kill marker, and set it if it should. Returns the correct kill
19079 // marker value.
19080 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
19081                                      MachineBasicBlock* BB,
19082                                      const TargetRegisterInfo* TRI) {
19083   // Scan forward through BB for a use/def of EFLAGS.
19084   MachineBasicBlock::iterator miI(std::next(SelectItr));
19085   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
19086     const MachineInstr& mi = *miI;
19087     if (mi.readsRegister(X86::EFLAGS))
19088       return false;
19089     if (mi.definesRegister(X86::EFLAGS))
19090       break; // Should have kill-flag - update below.
19091   }
19092
19093   // If we hit the end of the block, check whether EFLAGS is live into a
19094   // successor.
19095   if (miI == BB->end()) {
19096     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
19097                                           sEnd = BB->succ_end();
19098          sItr != sEnd; ++sItr) {
19099       MachineBasicBlock* succ = *sItr;
19100       if (succ->isLiveIn(X86::EFLAGS))
19101         return false;
19102     }
19103   }
19104
19105   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
19106   // out. SelectMI should have a kill flag on EFLAGS.
19107   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
19108   return true;
19109 }
19110
19111 MachineBasicBlock *
19112 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
19113                                      MachineBasicBlock *BB) const {
19114   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19115   DebugLoc DL = MI->getDebugLoc();
19116
19117   // To "insert" a SELECT_CC instruction, we actually have to insert the
19118   // diamond control-flow pattern.  The incoming instruction knows the
19119   // destination vreg to set, the condition code register to branch on, the
19120   // true/false values to select between, and a branch opcode to use.
19121   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19122   MachineFunction::iterator It = BB;
19123   ++It;
19124
19125   //  thisMBB:
19126   //  ...
19127   //   TrueVal = ...
19128   //   cmpTY ccX, r1, r2
19129   //   bCC copy1MBB
19130   //   fallthrough --> copy0MBB
19131   MachineBasicBlock *thisMBB = BB;
19132   MachineFunction *F = BB->getParent();
19133
19134   // We also lower double CMOVs:
19135   //   (CMOV (CMOV F, T, cc1), T, cc2)
19136   // to two successives branches.  For that, we look for another CMOV as the
19137   // following instruction.
19138   //
19139   // Without this, we would add a PHI between the two jumps, which ends up
19140   // creating a few copies all around. For instance, for
19141   //
19142   //    (sitofp (zext (fcmp une)))
19143   //
19144   // we would generate:
19145   //
19146   //         ucomiss %xmm1, %xmm0
19147   //         movss  <1.0f>, %xmm0
19148   //         movaps  %xmm0, %xmm1
19149   //         jne     .LBB5_2
19150   //         xorps   %xmm1, %xmm1
19151   // .LBB5_2:
19152   //         jp      .LBB5_4
19153   //         movaps  %xmm1, %xmm0
19154   // .LBB5_4:
19155   //         retq
19156   //
19157   // because this custom-inserter would have generated:
19158   //
19159   //   A
19160   //   | \
19161   //   |  B
19162   //   | /
19163   //   C
19164   //   | \
19165   //   |  D
19166   //   | /
19167   //   E
19168   //
19169   // A: X = ...; Y = ...
19170   // B: empty
19171   // C: Z = PHI [X, A], [Y, B]
19172   // D: empty
19173   // E: PHI [X, C], [Z, D]
19174   //
19175   // If we lower both CMOVs in a single step, we can instead generate:
19176   //
19177   //   A
19178   //   | \
19179   //   |  C
19180   //   | /|
19181   //   |/ |
19182   //   |  |
19183   //   |  D
19184   //   | /
19185   //   E
19186   //
19187   // A: X = ...; Y = ...
19188   // D: empty
19189   // E: PHI [X, A], [X, C], [Y, D]
19190   //
19191   // Which, in our sitofp/fcmp example, gives us something like:
19192   //
19193   //         ucomiss %xmm1, %xmm0
19194   //         movss  <1.0f>, %xmm0
19195   //         jne     .LBB5_4
19196   //         jp      .LBB5_4
19197   //         xorps   %xmm0, %xmm0
19198   // .LBB5_4:
19199   //         retq
19200   //
19201   MachineInstr *NextCMOV = nullptr;
19202   MachineBasicBlock::iterator NextMIIt =
19203       std::next(MachineBasicBlock::iterator(MI));
19204   if (NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
19205       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
19206       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg())
19207     NextCMOV = &*NextMIIt;
19208
19209   MachineBasicBlock *jcc1MBB = nullptr;
19210
19211   // If we have a double CMOV, we lower it to two successive branches to
19212   // the same block.  EFLAGS is used by both, so mark it as live in the second.
19213   if (NextCMOV) {
19214     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
19215     F->insert(It, jcc1MBB);
19216     jcc1MBB->addLiveIn(X86::EFLAGS);
19217   }
19218
19219   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
19220   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
19221   F->insert(It, copy0MBB);
19222   F->insert(It, sinkMBB);
19223
19224   // If the EFLAGS register isn't dead in the terminator, then claim that it's
19225   // live into the sink and copy blocks.
19226   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
19227
19228   MachineInstr *LastEFLAGSUser = NextCMOV ? NextCMOV : MI;
19229   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
19230       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
19231     copy0MBB->addLiveIn(X86::EFLAGS);
19232     sinkMBB->addLiveIn(X86::EFLAGS);
19233   }
19234
19235   // Transfer the remainder of BB and its successor edges to sinkMBB.
19236   sinkMBB->splice(sinkMBB->begin(), BB,
19237                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
19238   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
19239
19240   // Add the true and fallthrough blocks as its successors.
19241   if (NextCMOV) {
19242     // The fallthrough block may be jcc1MBB, if we have a double CMOV.
19243     BB->addSuccessor(jcc1MBB);
19244
19245     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
19246     // jump to the sinkMBB.
19247     jcc1MBB->addSuccessor(copy0MBB);
19248     jcc1MBB->addSuccessor(sinkMBB);
19249   } else {
19250     BB->addSuccessor(copy0MBB);
19251   }
19252
19253   // The true block target of the first (or only) branch is always sinkMBB.
19254   BB->addSuccessor(sinkMBB);
19255
19256   // Create the conditional branch instruction.
19257   unsigned Opc =
19258     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
19259   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
19260
19261   if (NextCMOV) {
19262     unsigned Opc2 = X86::GetCondBranchFromCond(
19263         (X86::CondCode)NextCMOV->getOperand(3).getImm());
19264     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
19265   }
19266
19267   //  copy0MBB:
19268   //   %FalseValue = ...
19269   //   # fallthrough to sinkMBB
19270   copy0MBB->addSuccessor(sinkMBB);
19271
19272   //  sinkMBB:
19273   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
19274   //  ...
19275   MachineInstrBuilder MIB =
19276       BuildMI(*sinkMBB, sinkMBB->begin(), DL, TII->get(X86::PHI),
19277               MI->getOperand(0).getReg())
19278           .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
19279           .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
19280
19281   // If we have a double CMOV, the second Jcc provides the same incoming
19282   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
19283   if (NextCMOV) {
19284     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
19285     // Copy the PHI result to the register defined by the second CMOV.
19286     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
19287             DL, TII->get(TargetOpcode::COPY), NextCMOV->getOperand(0).getReg())
19288         .addReg(MI->getOperand(0).getReg());
19289     NextCMOV->eraseFromParent();
19290   }
19291
19292   MI->eraseFromParent();   // The pseudo instruction is gone now.
19293   return sinkMBB;
19294 }
19295
19296 MachineBasicBlock *
19297 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
19298                                         MachineBasicBlock *BB) const {
19299   MachineFunction *MF = BB->getParent();
19300   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19301   DebugLoc DL = MI->getDebugLoc();
19302   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19303
19304   assert(MF->shouldSplitStack());
19305
19306   const bool Is64Bit = Subtarget->is64Bit();
19307   const bool IsLP64 = Subtarget->isTarget64BitLP64();
19308
19309   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
19310   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
19311
19312   // BB:
19313   //  ... [Till the alloca]
19314   // If stacklet is not large enough, jump to mallocMBB
19315   //
19316   // bumpMBB:
19317   //  Allocate by subtracting from RSP
19318   //  Jump to continueMBB
19319   //
19320   // mallocMBB:
19321   //  Allocate by call to runtime
19322   //
19323   // continueMBB:
19324   //  ...
19325   //  [rest of original BB]
19326   //
19327
19328   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19329   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19330   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19331
19332   MachineRegisterInfo &MRI = MF->getRegInfo();
19333   const TargetRegisterClass *AddrRegClass =
19334     getRegClassFor(getPointerTy());
19335
19336   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19337     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19338     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
19339     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
19340     sizeVReg = MI->getOperand(1).getReg(),
19341     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
19342
19343   MachineFunction::iterator MBBIter = BB;
19344   ++MBBIter;
19345
19346   MF->insert(MBBIter, bumpMBB);
19347   MF->insert(MBBIter, mallocMBB);
19348   MF->insert(MBBIter, continueMBB);
19349
19350   continueMBB->splice(continueMBB->begin(), BB,
19351                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
19352   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
19353
19354   // Add code to the main basic block to check if the stack limit has been hit,
19355   // and if so, jump to mallocMBB otherwise to bumpMBB.
19356   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
19357   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
19358     .addReg(tmpSPVReg).addReg(sizeVReg);
19359   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
19360     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
19361     .addReg(SPLimitVReg);
19362   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
19363
19364   // bumpMBB simply decreases the stack pointer, since we know the current
19365   // stacklet has enough space.
19366   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
19367     .addReg(SPLimitVReg);
19368   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
19369     .addReg(SPLimitVReg);
19370   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19371
19372   // Calls into a routine in libgcc to allocate more space from the heap.
19373   const uint32_t *RegMask =
19374       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
19375   if (IsLP64) {
19376     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
19377       .addReg(sizeVReg);
19378     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19379       .addExternalSymbol("__morestack_allocate_stack_space")
19380       .addRegMask(RegMask)
19381       .addReg(X86::RDI, RegState::Implicit)
19382       .addReg(X86::RAX, RegState::ImplicitDefine);
19383   } else if (Is64Bit) {
19384     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
19385       .addReg(sizeVReg);
19386     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19387       .addExternalSymbol("__morestack_allocate_stack_space")
19388       .addRegMask(RegMask)
19389       .addReg(X86::EDI, RegState::Implicit)
19390       .addReg(X86::EAX, RegState::ImplicitDefine);
19391   } else {
19392     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
19393       .addImm(12);
19394     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
19395     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
19396       .addExternalSymbol("__morestack_allocate_stack_space")
19397       .addRegMask(RegMask)
19398       .addReg(X86::EAX, RegState::ImplicitDefine);
19399   }
19400
19401   if (!Is64Bit)
19402     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
19403       .addImm(16);
19404
19405   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
19406     .addReg(IsLP64 ? X86::RAX : X86::EAX);
19407   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19408
19409   // Set up the CFG correctly.
19410   BB->addSuccessor(bumpMBB);
19411   BB->addSuccessor(mallocMBB);
19412   mallocMBB->addSuccessor(continueMBB);
19413   bumpMBB->addSuccessor(continueMBB);
19414
19415   // Take care of the PHI nodes.
19416   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
19417           MI->getOperand(0).getReg())
19418     .addReg(mallocPtrVReg).addMBB(mallocMBB)
19419     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
19420
19421   // Delete the original pseudo instruction.
19422   MI->eraseFromParent();
19423
19424   // And we're done.
19425   return continueMBB;
19426 }
19427
19428 MachineBasicBlock *
19429 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
19430                                         MachineBasicBlock *BB) const {
19431   DebugLoc DL = MI->getDebugLoc();
19432
19433   assert(!Subtarget->isTargetMachO());
19434
19435   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
19436
19437   MI->eraseFromParent();   // The pseudo instruction is gone now.
19438   return BB;
19439 }
19440
19441 MachineBasicBlock *
19442 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
19443                                       MachineBasicBlock *BB) const {
19444   // This is pretty easy.  We're taking the value that we received from
19445   // our load from the relocation, sticking it in either RDI (x86-64)
19446   // or EAX and doing an indirect call.  The return value will then
19447   // be in the normal return register.
19448   MachineFunction *F = BB->getParent();
19449   const X86InstrInfo *TII = Subtarget->getInstrInfo();
19450   DebugLoc DL = MI->getDebugLoc();
19451
19452   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
19453   assert(MI->getOperand(3).isGlobal() && "This should be a global");
19454
19455   // Get a register mask for the lowered call.
19456   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
19457   // proper register mask.
19458   const uint32_t *RegMask =
19459       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
19460   if (Subtarget->is64Bit()) {
19461     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19462                                       TII->get(X86::MOV64rm), X86::RDI)
19463     .addReg(X86::RIP)
19464     .addImm(0).addReg(0)
19465     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19466                       MI->getOperand(3).getTargetFlags())
19467     .addReg(0);
19468     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
19469     addDirectMem(MIB, X86::RDI);
19470     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
19471   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
19472     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19473                                       TII->get(X86::MOV32rm), X86::EAX)
19474     .addReg(0)
19475     .addImm(0).addReg(0)
19476     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19477                       MI->getOperand(3).getTargetFlags())
19478     .addReg(0);
19479     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19480     addDirectMem(MIB, X86::EAX);
19481     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19482   } else {
19483     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19484                                       TII->get(X86::MOV32rm), X86::EAX)
19485     .addReg(TII->getGlobalBaseReg(F))
19486     .addImm(0).addReg(0)
19487     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19488                       MI->getOperand(3).getTargetFlags())
19489     .addReg(0);
19490     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19491     addDirectMem(MIB, X86::EAX);
19492     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19493   }
19494
19495   MI->eraseFromParent(); // The pseudo instruction is gone now.
19496   return BB;
19497 }
19498
19499 MachineBasicBlock *
19500 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
19501                                     MachineBasicBlock *MBB) const {
19502   DebugLoc DL = MI->getDebugLoc();
19503   MachineFunction *MF = MBB->getParent();
19504   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19505   MachineRegisterInfo &MRI = MF->getRegInfo();
19506
19507   const BasicBlock *BB = MBB->getBasicBlock();
19508   MachineFunction::iterator I = MBB;
19509   ++I;
19510
19511   // Memory Reference
19512   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19513   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19514
19515   unsigned DstReg;
19516   unsigned MemOpndSlot = 0;
19517
19518   unsigned CurOp = 0;
19519
19520   DstReg = MI->getOperand(CurOp++).getReg();
19521   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
19522   assert(RC->hasType(MVT::i32) && "Invalid destination!");
19523   unsigned mainDstReg = MRI.createVirtualRegister(RC);
19524   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
19525
19526   MemOpndSlot = CurOp;
19527
19528   MVT PVT = getPointerTy();
19529   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19530          "Invalid Pointer Size!");
19531
19532   // For v = setjmp(buf), we generate
19533   //
19534   // thisMBB:
19535   //  buf[LabelOffset] = restoreMBB
19536   //  SjLjSetup restoreMBB
19537   //
19538   // mainMBB:
19539   //  v_main = 0
19540   //
19541   // sinkMBB:
19542   //  v = phi(main, restore)
19543   //
19544   // restoreMBB:
19545   //  if base pointer being used, load it from frame
19546   //  v_restore = 1
19547
19548   MachineBasicBlock *thisMBB = MBB;
19549   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
19550   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
19551   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
19552   MF->insert(I, mainMBB);
19553   MF->insert(I, sinkMBB);
19554   MF->push_back(restoreMBB);
19555
19556   MachineInstrBuilder MIB;
19557
19558   // Transfer the remainder of BB and its successor edges to sinkMBB.
19559   sinkMBB->splice(sinkMBB->begin(), MBB,
19560                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19561   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
19562
19563   // thisMBB:
19564   unsigned PtrStoreOpc = 0;
19565   unsigned LabelReg = 0;
19566   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19567   Reloc::Model RM = MF->getTarget().getRelocationModel();
19568   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
19569                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
19570
19571   // Prepare IP either in reg or imm.
19572   if (!UseImmLabel) {
19573     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
19574     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
19575     LabelReg = MRI.createVirtualRegister(PtrRC);
19576     if (Subtarget->is64Bit()) {
19577       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
19578               .addReg(X86::RIP)
19579               .addImm(0)
19580               .addReg(0)
19581               .addMBB(restoreMBB)
19582               .addReg(0);
19583     } else {
19584       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
19585       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
19586               .addReg(XII->getGlobalBaseReg(MF))
19587               .addImm(0)
19588               .addReg(0)
19589               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
19590               .addReg(0);
19591     }
19592   } else
19593     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
19594   // Store IP
19595   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
19596   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19597     if (i == X86::AddrDisp)
19598       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
19599     else
19600       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
19601   }
19602   if (!UseImmLabel)
19603     MIB.addReg(LabelReg);
19604   else
19605     MIB.addMBB(restoreMBB);
19606   MIB.setMemRefs(MMOBegin, MMOEnd);
19607   // Setup
19608   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
19609           .addMBB(restoreMBB);
19610
19611   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19612   MIB.addRegMask(RegInfo->getNoPreservedMask());
19613   thisMBB->addSuccessor(mainMBB);
19614   thisMBB->addSuccessor(restoreMBB);
19615
19616   // mainMBB:
19617   //  EAX = 0
19618   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
19619   mainMBB->addSuccessor(sinkMBB);
19620
19621   // sinkMBB:
19622   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
19623           TII->get(X86::PHI), DstReg)
19624     .addReg(mainDstReg).addMBB(mainMBB)
19625     .addReg(restoreDstReg).addMBB(restoreMBB);
19626
19627   // restoreMBB:
19628   if (RegInfo->hasBasePointer(*MF)) {
19629     const bool Uses64BitFramePtr =
19630         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
19631     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
19632     X86FI->setRestoreBasePointer(MF);
19633     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
19634     unsigned BasePtr = RegInfo->getBaseRegister();
19635     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
19636     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
19637                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
19638       .setMIFlag(MachineInstr::FrameSetup);
19639   }
19640   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
19641   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
19642   restoreMBB->addSuccessor(sinkMBB);
19643
19644   MI->eraseFromParent();
19645   return sinkMBB;
19646 }
19647
19648 MachineBasicBlock *
19649 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
19650                                      MachineBasicBlock *MBB) const {
19651   DebugLoc DL = MI->getDebugLoc();
19652   MachineFunction *MF = MBB->getParent();
19653   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19654   MachineRegisterInfo &MRI = MF->getRegInfo();
19655
19656   // Memory Reference
19657   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19658   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19659
19660   MVT PVT = getPointerTy();
19661   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19662          "Invalid Pointer Size!");
19663
19664   const TargetRegisterClass *RC =
19665     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
19666   unsigned Tmp = MRI.createVirtualRegister(RC);
19667   // Since FP is only updated here but NOT referenced, it's treated as GPR.
19668   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19669   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
19670   unsigned SP = RegInfo->getStackRegister();
19671
19672   MachineInstrBuilder MIB;
19673
19674   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19675   const int64_t SPOffset = 2 * PVT.getStoreSize();
19676
19677   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
19678   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
19679
19680   // Reload FP
19681   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
19682   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
19683     MIB.addOperand(MI->getOperand(i));
19684   MIB.setMemRefs(MMOBegin, MMOEnd);
19685   // Reload IP
19686   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
19687   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19688     if (i == X86::AddrDisp)
19689       MIB.addDisp(MI->getOperand(i), LabelOffset);
19690     else
19691       MIB.addOperand(MI->getOperand(i));
19692   }
19693   MIB.setMemRefs(MMOBegin, MMOEnd);
19694   // Reload SP
19695   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
19696   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19697     if (i == X86::AddrDisp)
19698       MIB.addDisp(MI->getOperand(i), SPOffset);
19699     else
19700       MIB.addOperand(MI->getOperand(i));
19701   }
19702   MIB.setMemRefs(MMOBegin, MMOEnd);
19703   // Jump
19704   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
19705
19706   MI->eraseFromParent();
19707   return MBB;
19708 }
19709
19710 // Replace 213-type (isel default) FMA3 instructions with 231-type for
19711 // accumulator loops. Writing back to the accumulator allows the coalescer
19712 // to remove extra copies in the loop.
19713 MachineBasicBlock *
19714 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
19715                                  MachineBasicBlock *MBB) const {
19716   MachineOperand &AddendOp = MI->getOperand(3);
19717
19718   // Bail out early if the addend isn't a register - we can't switch these.
19719   if (!AddendOp.isReg())
19720     return MBB;
19721
19722   MachineFunction &MF = *MBB->getParent();
19723   MachineRegisterInfo &MRI = MF.getRegInfo();
19724
19725   // Check whether the addend is defined by a PHI:
19726   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
19727   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
19728   if (!AddendDef.isPHI())
19729     return MBB;
19730
19731   // Look for the following pattern:
19732   // loop:
19733   //   %addend = phi [%entry, 0], [%loop, %result]
19734   //   ...
19735   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
19736
19737   // Replace with:
19738   //   loop:
19739   //   %addend = phi [%entry, 0], [%loop, %result]
19740   //   ...
19741   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
19742
19743   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
19744     assert(AddendDef.getOperand(i).isReg());
19745     MachineOperand PHISrcOp = AddendDef.getOperand(i);
19746     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
19747     if (&PHISrcInst == MI) {
19748       // Found a matching instruction.
19749       unsigned NewFMAOpc = 0;
19750       switch (MI->getOpcode()) {
19751         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
19752         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
19753         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
19754         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
19755         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
19756         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
19757         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
19758         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
19759         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
19760         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
19761         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
19762         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
19763         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
19764         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
19765         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
19766         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
19767         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
19768         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
19769         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
19770         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
19771
19772         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
19773         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
19774         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
19775         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
19776         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
19777         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
19778         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
19779         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
19780         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
19781         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
19782         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
19783         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
19784         default: llvm_unreachable("Unrecognized FMA variant.");
19785       }
19786
19787       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
19788       MachineInstrBuilder MIB =
19789         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
19790         .addOperand(MI->getOperand(0))
19791         .addOperand(MI->getOperand(3))
19792         .addOperand(MI->getOperand(2))
19793         .addOperand(MI->getOperand(1));
19794       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
19795       MI->eraseFromParent();
19796     }
19797   }
19798
19799   return MBB;
19800 }
19801
19802 MachineBasicBlock *
19803 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
19804                                                MachineBasicBlock *BB) const {
19805   switch (MI->getOpcode()) {
19806   default: llvm_unreachable("Unexpected instr type to insert");
19807   case X86::TAILJMPd64:
19808   case X86::TAILJMPr64:
19809   case X86::TAILJMPm64:
19810   case X86::TAILJMPd64_REX:
19811   case X86::TAILJMPr64_REX:
19812   case X86::TAILJMPm64_REX:
19813     llvm_unreachable("TAILJMP64 would not be touched here.");
19814   case X86::TCRETURNdi64:
19815   case X86::TCRETURNri64:
19816   case X86::TCRETURNmi64:
19817     return BB;
19818   case X86::WIN_ALLOCA:
19819     return EmitLoweredWinAlloca(MI, BB);
19820   case X86::SEG_ALLOCA_32:
19821   case X86::SEG_ALLOCA_64:
19822     return EmitLoweredSegAlloca(MI, BB);
19823   case X86::TLSCall_32:
19824   case X86::TLSCall_64:
19825     return EmitLoweredTLSCall(MI, BB);
19826   case X86::CMOV_GR8:
19827   case X86::CMOV_FR32:
19828   case X86::CMOV_FR64:
19829   case X86::CMOV_V4F32:
19830   case X86::CMOV_V2F64:
19831   case X86::CMOV_V2I64:
19832   case X86::CMOV_V8F32:
19833   case X86::CMOV_V4F64:
19834   case X86::CMOV_V4I64:
19835   case X86::CMOV_V16F32:
19836   case X86::CMOV_V8F64:
19837   case X86::CMOV_V8I64:
19838   case X86::CMOV_GR16:
19839   case X86::CMOV_GR32:
19840   case X86::CMOV_RFP32:
19841   case X86::CMOV_RFP64:
19842   case X86::CMOV_RFP80:
19843   case X86::CMOV_V8I1:
19844   case X86::CMOV_V16I1:
19845   case X86::CMOV_V32I1:
19846   case X86::CMOV_V64I1:
19847     return EmitLoweredSelect(MI, BB);
19848
19849   case X86::FP32_TO_INT16_IN_MEM:
19850   case X86::FP32_TO_INT32_IN_MEM:
19851   case X86::FP32_TO_INT64_IN_MEM:
19852   case X86::FP64_TO_INT16_IN_MEM:
19853   case X86::FP64_TO_INT32_IN_MEM:
19854   case X86::FP64_TO_INT64_IN_MEM:
19855   case X86::FP80_TO_INT16_IN_MEM:
19856   case X86::FP80_TO_INT32_IN_MEM:
19857   case X86::FP80_TO_INT64_IN_MEM: {
19858     MachineFunction *F = BB->getParent();
19859     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19860     DebugLoc DL = MI->getDebugLoc();
19861
19862     // Change the floating point control register to use "round towards zero"
19863     // mode when truncating to an integer value.
19864     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
19865     addFrameReference(BuildMI(*BB, MI, DL,
19866                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
19867
19868     // Load the old value of the high byte of the control word...
19869     unsigned OldCW =
19870       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
19871     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
19872                       CWFrameIdx);
19873
19874     // Set the high part to be round to zero...
19875     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
19876       .addImm(0xC7F);
19877
19878     // Reload the modified control word now...
19879     addFrameReference(BuildMI(*BB, MI, DL,
19880                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19881
19882     // Restore the memory image of control word to original value
19883     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
19884       .addReg(OldCW);
19885
19886     // Get the X86 opcode to use.
19887     unsigned Opc;
19888     switch (MI->getOpcode()) {
19889     default: llvm_unreachable("illegal opcode!");
19890     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
19891     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
19892     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
19893     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
19894     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
19895     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
19896     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
19897     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
19898     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
19899     }
19900
19901     X86AddressMode AM;
19902     MachineOperand &Op = MI->getOperand(0);
19903     if (Op.isReg()) {
19904       AM.BaseType = X86AddressMode::RegBase;
19905       AM.Base.Reg = Op.getReg();
19906     } else {
19907       AM.BaseType = X86AddressMode::FrameIndexBase;
19908       AM.Base.FrameIndex = Op.getIndex();
19909     }
19910     Op = MI->getOperand(1);
19911     if (Op.isImm())
19912       AM.Scale = Op.getImm();
19913     Op = MI->getOperand(2);
19914     if (Op.isImm())
19915       AM.IndexReg = Op.getImm();
19916     Op = MI->getOperand(3);
19917     if (Op.isGlobal()) {
19918       AM.GV = Op.getGlobal();
19919     } else {
19920       AM.Disp = Op.getImm();
19921     }
19922     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
19923                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
19924
19925     // Reload the original control word now.
19926     addFrameReference(BuildMI(*BB, MI, DL,
19927                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19928
19929     MI->eraseFromParent();   // The pseudo instruction is gone now.
19930     return BB;
19931   }
19932     // String/text processing lowering.
19933   case X86::PCMPISTRM128REG:
19934   case X86::VPCMPISTRM128REG:
19935   case X86::PCMPISTRM128MEM:
19936   case X86::VPCMPISTRM128MEM:
19937   case X86::PCMPESTRM128REG:
19938   case X86::VPCMPESTRM128REG:
19939   case X86::PCMPESTRM128MEM:
19940   case X86::VPCMPESTRM128MEM:
19941     assert(Subtarget->hasSSE42() &&
19942            "Target must have SSE4.2 or AVX features enabled");
19943     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
19944
19945   // String/text processing lowering.
19946   case X86::PCMPISTRIREG:
19947   case X86::VPCMPISTRIREG:
19948   case X86::PCMPISTRIMEM:
19949   case X86::VPCMPISTRIMEM:
19950   case X86::PCMPESTRIREG:
19951   case X86::VPCMPESTRIREG:
19952   case X86::PCMPESTRIMEM:
19953   case X86::VPCMPESTRIMEM:
19954     assert(Subtarget->hasSSE42() &&
19955            "Target must have SSE4.2 or AVX features enabled");
19956     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
19957
19958   // Thread synchronization.
19959   case X86::MONITOR:
19960     return EmitMonitor(MI, BB, Subtarget);
19961
19962   // xbegin
19963   case X86::XBEGIN:
19964     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
19965
19966   case X86::VASTART_SAVE_XMM_REGS:
19967     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
19968
19969   case X86::VAARG_64:
19970     return EmitVAARG64WithCustomInserter(MI, BB);
19971
19972   case X86::EH_SjLj_SetJmp32:
19973   case X86::EH_SjLj_SetJmp64:
19974     return emitEHSjLjSetJmp(MI, BB);
19975
19976   case X86::EH_SjLj_LongJmp32:
19977   case X86::EH_SjLj_LongJmp64:
19978     return emitEHSjLjLongJmp(MI, BB);
19979
19980   case TargetOpcode::STATEPOINT:
19981     // As an implementation detail, STATEPOINT shares the STACKMAP format at
19982     // this point in the process.  We diverge later.
19983     return emitPatchPoint(MI, BB);
19984
19985   case TargetOpcode::STACKMAP:
19986   case TargetOpcode::PATCHPOINT:
19987     return emitPatchPoint(MI, BB);
19988
19989   case X86::VFMADDPDr213r:
19990   case X86::VFMADDPSr213r:
19991   case X86::VFMADDSDr213r:
19992   case X86::VFMADDSSr213r:
19993   case X86::VFMSUBPDr213r:
19994   case X86::VFMSUBPSr213r:
19995   case X86::VFMSUBSDr213r:
19996   case X86::VFMSUBSSr213r:
19997   case X86::VFNMADDPDr213r:
19998   case X86::VFNMADDPSr213r:
19999   case X86::VFNMADDSDr213r:
20000   case X86::VFNMADDSSr213r:
20001   case X86::VFNMSUBPDr213r:
20002   case X86::VFNMSUBPSr213r:
20003   case X86::VFNMSUBSDr213r:
20004   case X86::VFNMSUBSSr213r:
20005   case X86::VFMADDSUBPDr213r:
20006   case X86::VFMADDSUBPSr213r:
20007   case X86::VFMSUBADDPDr213r:
20008   case X86::VFMSUBADDPSr213r:
20009   case X86::VFMADDPDr213rY:
20010   case X86::VFMADDPSr213rY:
20011   case X86::VFMSUBPDr213rY:
20012   case X86::VFMSUBPSr213rY:
20013   case X86::VFNMADDPDr213rY:
20014   case X86::VFNMADDPSr213rY:
20015   case X86::VFNMSUBPDr213rY:
20016   case X86::VFNMSUBPSr213rY:
20017   case X86::VFMADDSUBPDr213rY:
20018   case X86::VFMADDSUBPSr213rY:
20019   case X86::VFMSUBADDPDr213rY:
20020   case X86::VFMSUBADDPSr213rY:
20021     return emitFMA3Instr(MI, BB);
20022   }
20023 }
20024
20025 //===----------------------------------------------------------------------===//
20026 //                           X86 Optimization Hooks
20027 //===----------------------------------------------------------------------===//
20028
20029 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
20030                                                       APInt &KnownZero,
20031                                                       APInt &KnownOne,
20032                                                       const SelectionDAG &DAG,
20033                                                       unsigned Depth) const {
20034   unsigned BitWidth = KnownZero.getBitWidth();
20035   unsigned Opc = Op.getOpcode();
20036   assert((Opc >= ISD::BUILTIN_OP_END ||
20037           Opc == ISD::INTRINSIC_WO_CHAIN ||
20038           Opc == ISD::INTRINSIC_W_CHAIN ||
20039           Opc == ISD::INTRINSIC_VOID) &&
20040          "Should use MaskedValueIsZero if you don't know whether Op"
20041          " is a target node!");
20042
20043   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
20044   switch (Opc) {
20045   default: break;
20046   case X86ISD::ADD:
20047   case X86ISD::SUB:
20048   case X86ISD::ADC:
20049   case X86ISD::SBB:
20050   case X86ISD::SMUL:
20051   case X86ISD::UMUL:
20052   case X86ISD::INC:
20053   case X86ISD::DEC:
20054   case X86ISD::OR:
20055   case X86ISD::XOR:
20056   case X86ISD::AND:
20057     // These nodes' second result is a boolean.
20058     if (Op.getResNo() == 0)
20059       break;
20060     // Fallthrough
20061   case X86ISD::SETCC:
20062     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
20063     break;
20064   case ISD::INTRINSIC_WO_CHAIN: {
20065     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
20066     unsigned NumLoBits = 0;
20067     switch (IntId) {
20068     default: break;
20069     case Intrinsic::x86_sse_movmsk_ps:
20070     case Intrinsic::x86_avx_movmsk_ps_256:
20071     case Intrinsic::x86_sse2_movmsk_pd:
20072     case Intrinsic::x86_avx_movmsk_pd_256:
20073     case Intrinsic::x86_mmx_pmovmskb:
20074     case Intrinsic::x86_sse2_pmovmskb_128:
20075     case Intrinsic::x86_avx2_pmovmskb: {
20076       // High bits of movmskp{s|d}, pmovmskb are known zero.
20077       switch (IntId) {
20078         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
20079         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
20080         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
20081         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
20082         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
20083         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
20084         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
20085         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
20086       }
20087       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
20088       break;
20089     }
20090     }
20091     break;
20092   }
20093   }
20094 }
20095
20096 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
20097   SDValue Op,
20098   const SelectionDAG &,
20099   unsigned Depth) const {
20100   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
20101   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
20102     return Op.getValueType().getScalarType().getSizeInBits();
20103
20104   // Fallback case.
20105   return 1;
20106 }
20107
20108 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
20109 /// node is a GlobalAddress + offset.
20110 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
20111                                        const GlobalValue* &GA,
20112                                        int64_t &Offset) const {
20113   if (N->getOpcode() == X86ISD::Wrapper) {
20114     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
20115       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
20116       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
20117       return true;
20118     }
20119   }
20120   return TargetLowering::isGAPlusOffset(N, GA, Offset);
20121 }
20122
20123 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
20124 /// same as extracting the high 128-bit part of 256-bit vector and then
20125 /// inserting the result into the low part of a new 256-bit vector
20126 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
20127   EVT VT = SVOp->getValueType(0);
20128   unsigned NumElems = VT.getVectorNumElements();
20129
20130   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20131   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
20132     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20133         SVOp->getMaskElt(j) >= 0)
20134       return false;
20135
20136   return true;
20137 }
20138
20139 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
20140 /// same as extracting the low 128-bit part of 256-bit vector and then
20141 /// inserting the result into the high part of a new 256-bit vector
20142 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
20143   EVT VT = SVOp->getValueType(0);
20144   unsigned NumElems = VT.getVectorNumElements();
20145
20146   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20147   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
20148     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20149         SVOp->getMaskElt(j) >= 0)
20150       return false;
20151
20152   return true;
20153 }
20154
20155 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
20156 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
20157                                         TargetLowering::DAGCombinerInfo &DCI,
20158                                         const X86Subtarget* Subtarget) {
20159   SDLoc dl(N);
20160   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20161   SDValue V1 = SVOp->getOperand(0);
20162   SDValue V2 = SVOp->getOperand(1);
20163   EVT VT = SVOp->getValueType(0);
20164   unsigned NumElems = VT.getVectorNumElements();
20165
20166   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
20167       V2.getOpcode() == ISD::CONCAT_VECTORS) {
20168     //
20169     //                   0,0,0,...
20170     //                      |
20171     //    V      UNDEF    BUILD_VECTOR    UNDEF
20172     //     \      /           \           /
20173     //  CONCAT_VECTOR         CONCAT_VECTOR
20174     //         \                  /
20175     //          \                /
20176     //          RESULT: V + zero extended
20177     //
20178     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
20179         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
20180         V1.getOperand(1).getOpcode() != ISD::UNDEF)
20181       return SDValue();
20182
20183     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
20184       return SDValue();
20185
20186     // To match the shuffle mask, the first half of the mask should
20187     // be exactly the first vector, and all the rest a splat with the
20188     // first element of the second one.
20189     for (unsigned i = 0; i != NumElems/2; ++i)
20190       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
20191           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
20192         return SDValue();
20193
20194     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
20195     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
20196       if (Ld->hasNUsesOfValue(1, 0)) {
20197         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
20198         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
20199         SDValue ResNode =
20200           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
20201                                   Ld->getMemoryVT(),
20202                                   Ld->getPointerInfo(),
20203                                   Ld->getAlignment(),
20204                                   false/*isVolatile*/, true/*ReadMem*/,
20205                                   false/*WriteMem*/);
20206
20207         // Make sure the newly-created LOAD is in the same position as Ld in
20208         // terms of dependency. We create a TokenFactor for Ld and ResNode,
20209         // and update uses of Ld's output chain to use the TokenFactor.
20210         if (Ld->hasAnyUseOfValue(1)) {
20211           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
20212                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
20213           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
20214           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
20215                                  SDValue(ResNode.getNode(), 1));
20216         }
20217
20218         return DAG.getBitcast(VT, ResNode);
20219       }
20220     }
20221
20222     // Emit a zeroed vector and insert the desired subvector on its
20223     // first half.
20224     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
20225     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
20226     return DCI.CombineTo(N, InsV);
20227   }
20228
20229   //===--------------------------------------------------------------------===//
20230   // Combine some shuffles into subvector extracts and inserts:
20231   //
20232
20233   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20234   if (isShuffleHigh128VectorInsertLow(SVOp)) {
20235     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
20236     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
20237     return DCI.CombineTo(N, InsV);
20238   }
20239
20240   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20241   if (isShuffleLow128VectorInsertHigh(SVOp)) {
20242     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
20243     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
20244     return DCI.CombineTo(N, InsV);
20245   }
20246
20247   return SDValue();
20248 }
20249
20250 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
20251 /// possible.
20252 ///
20253 /// This is the leaf of the recursive combinine below. When we have found some
20254 /// chain of single-use x86 shuffle instructions and accumulated the combined
20255 /// shuffle mask represented by them, this will try to pattern match that mask
20256 /// into either a single instruction if there is a special purpose instruction
20257 /// for this operation, or into a PSHUFB instruction which is a fully general
20258 /// instruction but should only be used to replace chains over a certain depth.
20259 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
20260                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
20261                                    TargetLowering::DAGCombinerInfo &DCI,
20262                                    const X86Subtarget *Subtarget) {
20263   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
20264
20265   // Find the operand that enters the chain. Note that multiple uses are OK
20266   // here, we're not going to remove the operand we find.
20267   SDValue Input = Op.getOperand(0);
20268   while (Input.getOpcode() == ISD::BITCAST)
20269     Input = Input.getOperand(0);
20270
20271   MVT VT = Input.getSimpleValueType();
20272   MVT RootVT = Root.getSimpleValueType();
20273   SDLoc DL(Root);
20274
20275   // Just remove no-op shuffle masks.
20276   if (Mask.size() == 1) {
20277     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
20278                   /*AddTo*/ true);
20279     return true;
20280   }
20281
20282   // Use the float domain if the operand type is a floating point type.
20283   bool FloatDomain = VT.isFloatingPoint();
20284
20285   // For floating point shuffles, we don't have free copies in the shuffle
20286   // instructions or the ability to load as part of the instruction, so
20287   // canonicalize their shuffles to UNPCK or MOV variants.
20288   //
20289   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
20290   // vectors because it can have a load folded into it that UNPCK cannot. This
20291   // doesn't preclude something switching to the shorter encoding post-RA.
20292   //
20293   // FIXME: Should teach these routines about AVX vector widths.
20294   if (FloatDomain && VT.getSizeInBits() == 128) {
20295     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
20296       bool Lo = Mask.equals({0, 0});
20297       unsigned Shuffle;
20298       MVT ShuffleVT;
20299       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
20300       // is no slower than UNPCKLPD but has the option to fold the input operand
20301       // into even an unaligned memory load.
20302       if (Lo && Subtarget->hasSSE3()) {
20303         Shuffle = X86ISD::MOVDDUP;
20304         ShuffleVT = MVT::v2f64;
20305       } else {
20306         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
20307         // than the UNPCK variants.
20308         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
20309         ShuffleVT = MVT::v4f32;
20310       }
20311       if (Depth == 1 && Root->getOpcode() == Shuffle)
20312         return false; // Nothing to do!
20313       Op = DAG.getBitcast(ShuffleVT, Input);
20314       DCI.AddToWorklist(Op.getNode());
20315       if (Shuffle == X86ISD::MOVDDUP)
20316         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20317       else
20318         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20319       DCI.AddToWorklist(Op.getNode());
20320       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20321                     /*AddTo*/ true);
20322       return true;
20323     }
20324     if (Subtarget->hasSSE3() &&
20325         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
20326       bool Lo = Mask.equals({0, 0, 2, 2});
20327       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
20328       MVT ShuffleVT = MVT::v4f32;
20329       if (Depth == 1 && Root->getOpcode() == Shuffle)
20330         return false; // Nothing to do!
20331       Op = DAG.getBitcast(ShuffleVT, Input);
20332       DCI.AddToWorklist(Op.getNode());
20333       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20334       DCI.AddToWorklist(Op.getNode());
20335       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20336                     /*AddTo*/ true);
20337       return true;
20338     }
20339     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
20340       bool Lo = Mask.equals({0, 0, 1, 1});
20341       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20342       MVT ShuffleVT = MVT::v4f32;
20343       if (Depth == 1 && Root->getOpcode() == Shuffle)
20344         return false; // Nothing to do!
20345       Op = DAG.getBitcast(ShuffleVT, Input);
20346       DCI.AddToWorklist(Op.getNode());
20347       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20348       DCI.AddToWorklist(Op.getNode());
20349       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20350                     /*AddTo*/ true);
20351       return true;
20352     }
20353   }
20354
20355   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
20356   // variants as none of these have single-instruction variants that are
20357   // superior to the UNPCK formulation.
20358   if (!FloatDomain && VT.getSizeInBits() == 128 &&
20359       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20360        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
20361        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
20362        Mask.equals(
20363            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
20364     bool Lo = Mask[0] == 0;
20365     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20366     if (Depth == 1 && Root->getOpcode() == Shuffle)
20367       return false; // Nothing to do!
20368     MVT ShuffleVT;
20369     switch (Mask.size()) {
20370     case 8:
20371       ShuffleVT = MVT::v8i16;
20372       break;
20373     case 16:
20374       ShuffleVT = MVT::v16i8;
20375       break;
20376     default:
20377       llvm_unreachable("Impossible mask size!");
20378     };
20379     Op = DAG.getBitcast(ShuffleVT, Input);
20380     DCI.AddToWorklist(Op.getNode());
20381     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20382     DCI.AddToWorklist(Op.getNode());
20383     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20384                   /*AddTo*/ true);
20385     return true;
20386   }
20387
20388   // Don't try to re-form single instruction chains under any circumstances now
20389   // that we've done encoding canonicalization for them.
20390   if (Depth < 2)
20391     return false;
20392
20393   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
20394   // can replace them with a single PSHUFB instruction profitably. Intel's
20395   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
20396   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
20397   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
20398     SmallVector<SDValue, 16> PSHUFBMask;
20399     int NumBytes = VT.getSizeInBits() / 8;
20400     int Ratio = NumBytes / Mask.size();
20401     for (int i = 0; i < NumBytes; ++i) {
20402       if (Mask[i / Ratio] == SM_SentinelUndef) {
20403         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
20404         continue;
20405       }
20406       int M = Mask[i / Ratio] != SM_SentinelZero
20407                   ? Ratio * Mask[i / Ratio] + i % Ratio
20408                   : 255;
20409       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
20410     }
20411     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
20412     Op = DAG.getBitcast(ByteVT, Input);
20413     DCI.AddToWorklist(Op.getNode());
20414     SDValue PSHUFBMaskOp =
20415         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
20416     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
20417     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
20418     DCI.AddToWorklist(Op.getNode());
20419     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20420                   /*AddTo*/ true);
20421     return true;
20422   }
20423
20424   // Failed to find any combines.
20425   return false;
20426 }
20427
20428 /// \brief Fully generic combining of x86 shuffle instructions.
20429 ///
20430 /// This should be the last combine run over the x86 shuffle instructions. Once
20431 /// they have been fully optimized, this will recursively consider all chains
20432 /// of single-use shuffle instructions, build a generic model of the cumulative
20433 /// shuffle operation, and check for simpler instructions which implement this
20434 /// operation. We use this primarily for two purposes:
20435 ///
20436 /// 1) Collapse generic shuffles to specialized single instructions when
20437 ///    equivalent. In most cases, this is just an encoding size win, but
20438 ///    sometimes we will collapse multiple generic shuffles into a single
20439 ///    special-purpose shuffle.
20440 /// 2) Look for sequences of shuffle instructions with 3 or more total
20441 ///    instructions, and replace them with the slightly more expensive SSSE3
20442 ///    PSHUFB instruction if available. We do this as the last combining step
20443 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
20444 ///    a suitable short sequence of other instructions. The PHUFB will either
20445 ///    use a register or have to read from memory and so is slightly (but only
20446 ///    slightly) more expensive than the other shuffle instructions.
20447 ///
20448 /// Because this is inherently a quadratic operation (for each shuffle in
20449 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
20450 /// This should never be an issue in practice as the shuffle lowering doesn't
20451 /// produce sequences of more than 8 instructions.
20452 ///
20453 /// FIXME: We will currently miss some cases where the redundant shuffling
20454 /// would simplify under the threshold for PSHUFB formation because of
20455 /// combine-ordering. To fix this, we should do the redundant instruction
20456 /// combining in this recursive walk.
20457 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
20458                                           ArrayRef<int> RootMask,
20459                                           int Depth, bool HasPSHUFB,
20460                                           SelectionDAG &DAG,
20461                                           TargetLowering::DAGCombinerInfo &DCI,
20462                                           const X86Subtarget *Subtarget) {
20463   // Bound the depth of our recursive combine because this is ultimately
20464   // quadratic in nature.
20465   if (Depth > 8)
20466     return false;
20467
20468   // Directly rip through bitcasts to find the underlying operand.
20469   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
20470     Op = Op.getOperand(0);
20471
20472   MVT VT = Op.getSimpleValueType();
20473   if (!VT.isVector())
20474     return false; // Bail if we hit a non-vector.
20475
20476   assert(Root.getSimpleValueType().isVector() &&
20477          "Shuffles operate on vector types!");
20478   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
20479          "Can only combine shuffles of the same vector register size.");
20480
20481   if (!isTargetShuffle(Op.getOpcode()))
20482     return false;
20483   SmallVector<int, 16> OpMask;
20484   bool IsUnary;
20485   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
20486   // We only can combine unary shuffles which we can decode the mask for.
20487   if (!HaveMask || !IsUnary)
20488     return false;
20489
20490   assert(VT.getVectorNumElements() == OpMask.size() &&
20491          "Different mask size from vector size!");
20492   assert(((RootMask.size() > OpMask.size() &&
20493            RootMask.size() % OpMask.size() == 0) ||
20494           (OpMask.size() > RootMask.size() &&
20495            OpMask.size() % RootMask.size() == 0) ||
20496           OpMask.size() == RootMask.size()) &&
20497          "The smaller number of elements must divide the larger.");
20498   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
20499   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
20500   assert(((RootRatio == 1 && OpRatio == 1) ||
20501           (RootRatio == 1) != (OpRatio == 1)) &&
20502          "Must not have a ratio for both incoming and op masks!");
20503
20504   SmallVector<int, 16> Mask;
20505   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
20506
20507   // Merge this shuffle operation's mask into our accumulated mask. Note that
20508   // this shuffle's mask will be the first applied to the input, followed by the
20509   // root mask to get us all the way to the root value arrangement. The reason
20510   // for this order is that we are recursing up the operation chain.
20511   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
20512     int RootIdx = i / RootRatio;
20513     if (RootMask[RootIdx] < 0) {
20514       // This is a zero or undef lane, we're done.
20515       Mask.push_back(RootMask[RootIdx]);
20516       continue;
20517     }
20518
20519     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
20520     int OpIdx = RootMaskedIdx / OpRatio;
20521     if (OpMask[OpIdx] < 0) {
20522       // The incoming lanes are zero or undef, it doesn't matter which ones we
20523       // are using.
20524       Mask.push_back(OpMask[OpIdx]);
20525       continue;
20526     }
20527
20528     // Ok, we have non-zero lanes, map them through.
20529     Mask.push_back(OpMask[OpIdx] * OpRatio +
20530                    RootMaskedIdx % OpRatio);
20531   }
20532
20533   // See if we can recurse into the operand to combine more things.
20534   switch (Op.getOpcode()) {
20535     case X86ISD::PSHUFB:
20536       HasPSHUFB = true;
20537     case X86ISD::PSHUFD:
20538     case X86ISD::PSHUFHW:
20539     case X86ISD::PSHUFLW:
20540       if (Op.getOperand(0).hasOneUse() &&
20541           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20542                                         HasPSHUFB, DAG, DCI, Subtarget))
20543         return true;
20544       break;
20545
20546     case X86ISD::UNPCKL:
20547     case X86ISD::UNPCKH:
20548       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
20549       // We can't check for single use, we have to check that this shuffle is the only user.
20550       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
20551           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20552                                         HasPSHUFB, DAG, DCI, Subtarget))
20553           return true;
20554       break;
20555   }
20556
20557   // Minor canonicalization of the accumulated shuffle mask to make it easier
20558   // to match below. All this does is detect masks with squential pairs of
20559   // elements, and shrink them to the half-width mask. It does this in a loop
20560   // so it will reduce the size of the mask to the minimal width mask which
20561   // performs an equivalent shuffle.
20562   SmallVector<int, 16> WidenedMask;
20563   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
20564     Mask = std::move(WidenedMask);
20565     WidenedMask.clear();
20566   }
20567
20568   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
20569                                 Subtarget);
20570 }
20571
20572 /// \brief Get the PSHUF-style mask from PSHUF node.
20573 ///
20574 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
20575 /// PSHUF-style masks that can be reused with such instructions.
20576 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
20577   MVT VT = N.getSimpleValueType();
20578   SmallVector<int, 4> Mask;
20579   bool IsUnary;
20580   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
20581   (void)HaveMask;
20582   assert(HaveMask);
20583
20584   // If we have more than 128-bits, only the low 128-bits of shuffle mask
20585   // matter. Check that the upper masks are repeats and remove them.
20586   if (VT.getSizeInBits() > 128) {
20587     int LaneElts = 128 / VT.getScalarSizeInBits();
20588 #ifndef NDEBUG
20589     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
20590       for (int j = 0; j < LaneElts; ++j)
20591         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
20592                "Mask doesn't repeat in high 128-bit lanes!");
20593 #endif
20594     Mask.resize(LaneElts);
20595   }
20596
20597   switch (N.getOpcode()) {
20598   case X86ISD::PSHUFD:
20599     return Mask;
20600   case X86ISD::PSHUFLW:
20601     Mask.resize(4);
20602     return Mask;
20603   case X86ISD::PSHUFHW:
20604     Mask.erase(Mask.begin(), Mask.begin() + 4);
20605     for (int &M : Mask)
20606       M -= 4;
20607     return Mask;
20608   default:
20609     llvm_unreachable("No valid shuffle instruction found!");
20610   }
20611 }
20612
20613 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
20614 ///
20615 /// We walk up the chain and look for a combinable shuffle, skipping over
20616 /// shuffles that we could hoist this shuffle's transformation past without
20617 /// altering anything.
20618 static SDValue
20619 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
20620                              SelectionDAG &DAG,
20621                              TargetLowering::DAGCombinerInfo &DCI) {
20622   assert(N.getOpcode() == X86ISD::PSHUFD &&
20623          "Called with something other than an x86 128-bit half shuffle!");
20624   SDLoc DL(N);
20625
20626   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
20627   // of the shuffles in the chain so that we can form a fresh chain to replace
20628   // this one.
20629   SmallVector<SDValue, 8> Chain;
20630   SDValue V = N.getOperand(0);
20631   for (; V.hasOneUse(); V = V.getOperand(0)) {
20632     switch (V.getOpcode()) {
20633     default:
20634       return SDValue(); // Nothing combined!
20635
20636     case ISD::BITCAST:
20637       // Skip bitcasts as we always know the type for the target specific
20638       // instructions.
20639       continue;
20640
20641     case X86ISD::PSHUFD:
20642       // Found another dword shuffle.
20643       break;
20644
20645     case X86ISD::PSHUFLW:
20646       // Check that the low words (being shuffled) are the identity in the
20647       // dword shuffle, and the high words are self-contained.
20648       if (Mask[0] != 0 || Mask[1] != 1 ||
20649           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
20650         return SDValue();
20651
20652       Chain.push_back(V);
20653       continue;
20654
20655     case X86ISD::PSHUFHW:
20656       // Check that the high words (being shuffled) are the identity in the
20657       // dword shuffle, and the low words are self-contained.
20658       if (Mask[2] != 2 || Mask[3] != 3 ||
20659           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
20660         return SDValue();
20661
20662       Chain.push_back(V);
20663       continue;
20664
20665     case X86ISD::UNPCKL:
20666     case X86ISD::UNPCKH:
20667       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
20668       // shuffle into a preceding word shuffle.
20669       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
20670           V.getSimpleValueType().getScalarType() != MVT::i16)
20671         return SDValue();
20672
20673       // Search for a half-shuffle which we can combine with.
20674       unsigned CombineOp =
20675           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
20676       if (V.getOperand(0) != V.getOperand(1) ||
20677           !V->isOnlyUserOf(V.getOperand(0).getNode()))
20678         return SDValue();
20679       Chain.push_back(V);
20680       V = V.getOperand(0);
20681       do {
20682         switch (V.getOpcode()) {
20683         default:
20684           return SDValue(); // Nothing to combine.
20685
20686         case X86ISD::PSHUFLW:
20687         case X86ISD::PSHUFHW:
20688           if (V.getOpcode() == CombineOp)
20689             break;
20690
20691           Chain.push_back(V);
20692
20693           // Fallthrough!
20694         case ISD::BITCAST:
20695           V = V.getOperand(0);
20696           continue;
20697         }
20698         break;
20699       } while (V.hasOneUse());
20700       break;
20701     }
20702     // Break out of the loop if we break out of the switch.
20703     break;
20704   }
20705
20706   if (!V.hasOneUse())
20707     // We fell out of the loop without finding a viable combining instruction.
20708     return SDValue();
20709
20710   // Merge this node's mask and our incoming mask.
20711   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20712   for (int &M : Mask)
20713     M = VMask[M];
20714   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
20715                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20716
20717   // Rebuild the chain around this new shuffle.
20718   while (!Chain.empty()) {
20719     SDValue W = Chain.pop_back_val();
20720
20721     if (V.getValueType() != W.getOperand(0).getValueType())
20722       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
20723
20724     switch (W.getOpcode()) {
20725     default:
20726       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
20727
20728     case X86ISD::UNPCKL:
20729     case X86ISD::UNPCKH:
20730       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
20731       break;
20732
20733     case X86ISD::PSHUFD:
20734     case X86ISD::PSHUFLW:
20735     case X86ISD::PSHUFHW:
20736       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
20737       break;
20738     }
20739   }
20740   if (V.getValueType() != N.getValueType())
20741     V = DAG.getBitcast(N.getValueType(), V);
20742
20743   // Return the new chain to replace N.
20744   return V;
20745 }
20746
20747 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
20748 ///
20749 /// We walk up the chain, skipping shuffles of the other half and looking
20750 /// through shuffles which switch halves trying to find a shuffle of the same
20751 /// pair of dwords.
20752 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
20753                                         SelectionDAG &DAG,
20754                                         TargetLowering::DAGCombinerInfo &DCI) {
20755   assert(
20756       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
20757       "Called with something other than an x86 128-bit half shuffle!");
20758   SDLoc DL(N);
20759   unsigned CombineOpcode = N.getOpcode();
20760
20761   // Walk up a single-use chain looking for a combinable shuffle.
20762   SDValue V = N.getOperand(0);
20763   for (; V.hasOneUse(); V = V.getOperand(0)) {
20764     switch (V.getOpcode()) {
20765     default:
20766       return false; // Nothing combined!
20767
20768     case ISD::BITCAST:
20769       // Skip bitcasts as we always know the type for the target specific
20770       // instructions.
20771       continue;
20772
20773     case X86ISD::PSHUFLW:
20774     case X86ISD::PSHUFHW:
20775       if (V.getOpcode() == CombineOpcode)
20776         break;
20777
20778       // Other-half shuffles are no-ops.
20779       continue;
20780     }
20781     // Break out of the loop if we break out of the switch.
20782     break;
20783   }
20784
20785   if (!V.hasOneUse())
20786     // We fell out of the loop without finding a viable combining instruction.
20787     return false;
20788
20789   // Combine away the bottom node as its shuffle will be accumulated into
20790   // a preceding shuffle.
20791   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20792
20793   // Record the old value.
20794   SDValue Old = V;
20795
20796   // Merge this node's mask and our incoming mask (adjusted to account for all
20797   // the pshufd instructions encountered).
20798   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20799   for (int &M : Mask)
20800     M = VMask[M];
20801   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
20802                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20803
20804   // Check that the shuffles didn't cancel each other out. If not, we need to
20805   // combine to the new one.
20806   if (Old != V)
20807     // Replace the combinable shuffle with the combined one, updating all users
20808     // so that we re-evaluate the chain here.
20809     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
20810
20811   return true;
20812 }
20813
20814 /// \brief Try to combine x86 target specific shuffles.
20815 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
20816                                            TargetLowering::DAGCombinerInfo &DCI,
20817                                            const X86Subtarget *Subtarget) {
20818   SDLoc DL(N);
20819   MVT VT = N.getSimpleValueType();
20820   SmallVector<int, 4> Mask;
20821
20822   switch (N.getOpcode()) {
20823   case X86ISD::PSHUFD:
20824   case X86ISD::PSHUFLW:
20825   case X86ISD::PSHUFHW:
20826     Mask = getPSHUFShuffleMask(N);
20827     assert(Mask.size() == 4);
20828     break;
20829   default:
20830     return SDValue();
20831   }
20832
20833   // Nuke no-op shuffles that show up after combining.
20834   if (isNoopShuffleMask(Mask))
20835     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20836
20837   // Look for simplifications involving one or two shuffle instructions.
20838   SDValue V = N.getOperand(0);
20839   switch (N.getOpcode()) {
20840   default:
20841     break;
20842   case X86ISD::PSHUFLW:
20843   case X86ISD::PSHUFHW:
20844     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
20845
20846     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
20847       return SDValue(); // We combined away this shuffle, so we're done.
20848
20849     // See if this reduces to a PSHUFD which is no more expensive and can
20850     // combine with more operations. Note that it has to at least flip the
20851     // dwords as otherwise it would have been removed as a no-op.
20852     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
20853       int DMask[] = {0, 1, 2, 3};
20854       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
20855       DMask[DOffset + 0] = DOffset + 1;
20856       DMask[DOffset + 1] = DOffset + 0;
20857       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
20858       V = DAG.getBitcast(DVT, V);
20859       DCI.AddToWorklist(V.getNode());
20860       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
20861                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
20862       DCI.AddToWorklist(V.getNode());
20863       return DAG.getBitcast(VT, V);
20864     }
20865
20866     // Look for shuffle patterns which can be implemented as a single unpack.
20867     // FIXME: This doesn't handle the location of the PSHUFD generically, and
20868     // only works when we have a PSHUFD followed by two half-shuffles.
20869     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
20870         (V.getOpcode() == X86ISD::PSHUFLW ||
20871          V.getOpcode() == X86ISD::PSHUFHW) &&
20872         V.getOpcode() != N.getOpcode() &&
20873         V.hasOneUse()) {
20874       SDValue D = V.getOperand(0);
20875       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
20876         D = D.getOperand(0);
20877       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
20878         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20879         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
20880         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20881         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20882         int WordMask[8];
20883         for (int i = 0; i < 4; ++i) {
20884           WordMask[i + NOffset] = Mask[i] + NOffset;
20885           WordMask[i + VOffset] = VMask[i] + VOffset;
20886         }
20887         // Map the word mask through the DWord mask.
20888         int MappedMask[8];
20889         for (int i = 0; i < 8; ++i)
20890           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
20891         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20892             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
20893           // We can replace all three shuffles with an unpack.
20894           V = DAG.getBitcast(VT, D.getOperand(0));
20895           DCI.AddToWorklist(V.getNode());
20896           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
20897                                                 : X86ISD::UNPCKH,
20898                              DL, VT, V, V);
20899         }
20900       }
20901     }
20902
20903     break;
20904
20905   case X86ISD::PSHUFD:
20906     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
20907       return NewN;
20908
20909     break;
20910   }
20911
20912   return SDValue();
20913 }
20914
20915 /// \brief Try to combine a shuffle into a target-specific add-sub node.
20916 ///
20917 /// We combine this directly on the abstract vector shuffle nodes so it is
20918 /// easier to generically match. We also insert dummy vector shuffle nodes for
20919 /// the operands which explicitly discard the lanes which are unused by this
20920 /// operation to try to flow through the rest of the combiner the fact that
20921 /// they're unused.
20922 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
20923   SDLoc DL(N);
20924   EVT VT = N->getValueType(0);
20925
20926   // We only handle target-independent shuffles.
20927   // FIXME: It would be easy and harmless to use the target shuffle mask
20928   // extraction tool to support more.
20929   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
20930     return SDValue();
20931
20932   auto *SVN = cast<ShuffleVectorSDNode>(N);
20933   ArrayRef<int> Mask = SVN->getMask();
20934   SDValue V1 = N->getOperand(0);
20935   SDValue V2 = N->getOperand(1);
20936
20937   // We require the first shuffle operand to be the SUB node, and the second to
20938   // be the ADD node.
20939   // FIXME: We should support the commuted patterns.
20940   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
20941     return SDValue();
20942
20943   // If there are other uses of these operations we can't fold them.
20944   if (!V1->hasOneUse() || !V2->hasOneUse())
20945     return SDValue();
20946
20947   // Ensure that both operations have the same operands. Note that we can
20948   // commute the FADD operands.
20949   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
20950   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
20951       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
20952     return SDValue();
20953
20954   // We're looking for blends between FADD and FSUB nodes. We insist on these
20955   // nodes being lined up in a specific expected pattern.
20956   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
20957         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
20958         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
20959     return SDValue();
20960
20961   // Only specific types are legal at this point, assert so we notice if and
20962   // when these change.
20963   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
20964           VT == MVT::v4f64) &&
20965          "Unknown vector type encountered!");
20966
20967   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
20968 }
20969
20970 /// PerformShuffleCombine - Performs several different shuffle combines.
20971 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
20972                                      TargetLowering::DAGCombinerInfo &DCI,
20973                                      const X86Subtarget *Subtarget) {
20974   SDLoc dl(N);
20975   SDValue N0 = N->getOperand(0);
20976   SDValue N1 = N->getOperand(1);
20977   EVT VT = N->getValueType(0);
20978
20979   // Don't create instructions with illegal types after legalize types has run.
20980   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20981   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
20982     return SDValue();
20983
20984   // If we have legalized the vector types, look for blends of FADD and FSUB
20985   // nodes that we can fuse into an ADDSUB node.
20986   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
20987     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
20988       return AddSub;
20989
20990   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
20991   if (Subtarget->hasFp256() && VT.is256BitVector() &&
20992       N->getOpcode() == ISD::VECTOR_SHUFFLE)
20993     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
20994
20995   // During Type Legalization, when promoting illegal vector types,
20996   // the backend might introduce new shuffle dag nodes and bitcasts.
20997   //
20998   // This code performs the following transformation:
20999   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
21000   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
21001   //
21002   // We do this only if both the bitcast and the BINOP dag nodes have
21003   // one use. Also, perform this transformation only if the new binary
21004   // operation is legal. This is to avoid introducing dag nodes that
21005   // potentially need to be further expanded (or custom lowered) into a
21006   // less optimal sequence of dag nodes.
21007   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
21008       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
21009       N0.getOpcode() == ISD::BITCAST) {
21010     SDValue BC0 = N0.getOperand(0);
21011     EVT SVT = BC0.getValueType();
21012     unsigned Opcode = BC0.getOpcode();
21013     unsigned NumElts = VT.getVectorNumElements();
21014
21015     if (BC0.hasOneUse() && SVT.isVector() &&
21016         SVT.getVectorNumElements() * 2 == NumElts &&
21017         TLI.isOperationLegal(Opcode, VT)) {
21018       bool CanFold = false;
21019       switch (Opcode) {
21020       default : break;
21021       case ISD::ADD :
21022       case ISD::FADD :
21023       case ISD::SUB :
21024       case ISD::FSUB :
21025       case ISD::MUL :
21026       case ISD::FMUL :
21027         CanFold = true;
21028       }
21029
21030       unsigned SVTNumElts = SVT.getVectorNumElements();
21031       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
21032       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
21033         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
21034       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
21035         CanFold = SVOp->getMaskElt(i) < 0;
21036
21037       if (CanFold) {
21038         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
21039         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
21040         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
21041         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
21042       }
21043     }
21044   }
21045
21046   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
21047   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
21048   // consecutive, non-overlapping, and in the right order.
21049   SmallVector<SDValue, 16> Elts;
21050   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
21051     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
21052
21053   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
21054   if (LD.getNode())
21055     return LD;
21056
21057   if (isTargetShuffle(N->getOpcode())) {
21058     SDValue Shuffle =
21059         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
21060     if (Shuffle.getNode())
21061       return Shuffle;
21062
21063     // Try recursively combining arbitrary sequences of x86 shuffle
21064     // instructions into higher-order shuffles. We do this after combining
21065     // specific PSHUF instruction sequences into their minimal form so that we
21066     // can evaluate how many specialized shuffle instructions are involved in
21067     // a particular chain.
21068     SmallVector<int, 1> NonceMask; // Just a placeholder.
21069     NonceMask.push_back(0);
21070     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
21071                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
21072                                       DCI, Subtarget))
21073       return SDValue(); // This routine will use CombineTo to replace N.
21074   }
21075
21076   return SDValue();
21077 }
21078
21079 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
21080 /// specific shuffle of a load can be folded into a single element load.
21081 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
21082 /// shuffles have been custom lowered so we need to handle those here.
21083 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
21084                                          TargetLowering::DAGCombinerInfo &DCI) {
21085   if (DCI.isBeforeLegalizeOps())
21086     return SDValue();
21087
21088   SDValue InVec = N->getOperand(0);
21089   SDValue EltNo = N->getOperand(1);
21090
21091   if (!isa<ConstantSDNode>(EltNo))
21092     return SDValue();
21093
21094   EVT OriginalVT = InVec.getValueType();
21095
21096   if (InVec.getOpcode() == ISD::BITCAST) {
21097     // Don't duplicate a load with other uses.
21098     if (!InVec.hasOneUse())
21099       return SDValue();
21100     EVT BCVT = InVec.getOperand(0).getValueType();
21101     if (!BCVT.isVector() ||
21102         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
21103       return SDValue();
21104     InVec = InVec.getOperand(0);
21105   }
21106
21107   EVT CurrentVT = InVec.getValueType();
21108
21109   if (!isTargetShuffle(InVec.getOpcode()))
21110     return SDValue();
21111
21112   // Don't duplicate a load with other uses.
21113   if (!InVec.hasOneUse())
21114     return SDValue();
21115
21116   SmallVector<int, 16> ShuffleMask;
21117   bool UnaryShuffle;
21118   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
21119                             ShuffleMask, UnaryShuffle))
21120     return SDValue();
21121
21122   // Select the input vector, guarding against out of range extract vector.
21123   unsigned NumElems = CurrentVT.getVectorNumElements();
21124   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
21125   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
21126   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
21127                                          : InVec.getOperand(1);
21128
21129   // If inputs to shuffle are the same for both ops, then allow 2 uses
21130   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
21131                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
21132
21133   if (LdNode.getOpcode() == ISD::BITCAST) {
21134     // Don't duplicate a load with other uses.
21135     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
21136       return SDValue();
21137
21138     AllowedUses = 1; // only allow 1 load use if we have a bitcast
21139     LdNode = LdNode.getOperand(0);
21140   }
21141
21142   if (!ISD::isNormalLoad(LdNode.getNode()))
21143     return SDValue();
21144
21145   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
21146
21147   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
21148     return SDValue();
21149
21150   EVT EltVT = N->getValueType(0);
21151   // If there's a bitcast before the shuffle, check if the load type and
21152   // alignment is valid.
21153   unsigned Align = LN0->getAlignment();
21154   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21155   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
21156       EltVT.getTypeForEVT(*DAG.getContext()));
21157
21158   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
21159     return SDValue();
21160
21161   // All checks match so transform back to vector_shuffle so that DAG combiner
21162   // can finish the job
21163   SDLoc dl(N);
21164
21165   // Create shuffle node taking into account the case that its a unary shuffle
21166   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
21167                                    : InVec.getOperand(1);
21168   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
21169                                  InVec.getOperand(0), Shuffle,
21170                                  &ShuffleMask[0]);
21171   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
21172   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
21173                      EltNo);
21174 }
21175
21176 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
21177 /// special and don't usually play with other vector types, it's better to
21178 /// handle them early to be sure we emit efficient code by avoiding
21179 /// store-load conversions.
21180 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
21181   if (N->getValueType(0) != MVT::x86mmx ||
21182       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
21183       N->getOperand(0)->getValueType(0) != MVT::v2i32)
21184     return SDValue();
21185
21186   SDValue V = N->getOperand(0);
21187   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
21188   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
21189     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
21190                        N->getValueType(0), V.getOperand(0));
21191
21192   return SDValue();
21193 }
21194
21195 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
21196 /// generation and convert it from being a bunch of shuffles and extracts
21197 /// into a somewhat faster sequence. For i686, the best sequence is apparently
21198 /// storing the value and loading scalars back, while for x64 we should
21199 /// use 64-bit extracts and shifts.
21200 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
21201                                          TargetLowering::DAGCombinerInfo &DCI) {
21202   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
21203   if (NewOp.getNode())
21204     return NewOp;
21205
21206   SDValue InputVector = N->getOperand(0);
21207   SDLoc dl(InputVector);
21208   // Detect mmx to i32 conversion through a v2i32 elt extract.
21209   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
21210       N->getValueType(0) == MVT::i32 &&
21211       InputVector.getValueType() == MVT::v2i32) {
21212
21213     // The bitcast source is a direct mmx result.
21214     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
21215     if (MMXSrc.getValueType() == MVT::x86mmx)
21216       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21217                          N->getValueType(0),
21218                          InputVector.getNode()->getOperand(0));
21219
21220     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
21221     SDValue MMXSrcOp = MMXSrc.getOperand(0);
21222     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
21223         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
21224         MMXSrcOp.getOpcode() == ISD::BITCAST &&
21225         MMXSrcOp.getValueType() == MVT::v1i64 &&
21226         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
21227       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21228                          N->getValueType(0),
21229                          MMXSrcOp.getOperand(0));
21230   }
21231
21232   EVT VT = N->getValueType(0);
21233
21234   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
21235       InputVector.getOpcode() == ISD::BITCAST &&
21236       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
21237     uint64_t ExtractedElt =
21238           cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
21239     uint64_t InputValue =
21240           cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
21241     uint64_t Res = (InputValue >> ExtractedElt) & 1;
21242     return DAG.getConstant(Res, dl, MVT::i1);
21243   }
21244   // Only operate on vectors of 4 elements, where the alternative shuffling
21245   // gets to be more expensive.
21246   if (InputVector.getValueType() != MVT::v4i32)
21247     return SDValue();
21248
21249   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
21250   // single use which is a sign-extend or zero-extend, and all elements are
21251   // used.
21252   SmallVector<SDNode *, 4> Uses;
21253   unsigned ExtractedElements = 0;
21254   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
21255        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
21256     if (UI.getUse().getResNo() != InputVector.getResNo())
21257       return SDValue();
21258
21259     SDNode *Extract = *UI;
21260     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
21261       return SDValue();
21262
21263     if (Extract->getValueType(0) != MVT::i32)
21264       return SDValue();
21265     if (!Extract->hasOneUse())
21266       return SDValue();
21267     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
21268         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
21269       return SDValue();
21270     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
21271       return SDValue();
21272
21273     // Record which element was extracted.
21274     ExtractedElements |=
21275       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
21276
21277     Uses.push_back(Extract);
21278   }
21279
21280   // If not all the elements were used, this may not be worthwhile.
21281   if (ExtractedElements != 15)
21282     return SDValue();
21283
21284   // Ok, we've now decided to do the transformation.
21285   // If 64-bit shifts are legal, use the extract-shift sequence,
21286   // otherwise bounce the vector off the cache.
21287   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21288   SDValue Vals[4];
21289
21290   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
21291     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
21292     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
21293     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21294       DAG.getConstant(0, dl, VecIdxTy));
21295     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21296       DAG.getConstant(1, dl, VecIdxTy));
21297
21298     SDValue ShAmt = DAG.getConstant(32, dl,
21299       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
21300     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
21301     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21302       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
21303     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
21304     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21305       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
21306   } else {
21307     // Store the value to a temporary stack slot.
21308     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
21309     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
21310       MachinePointerInfo(), false, false, 0);
21311
21312     EVT ElementType = InputVector.getValueType().getVectorElementType();
21313     unsigned EltSize = ElementType.getSizeInBits() / 8;
21314
21315     // Replace each use (extract) with a load of the appropriate element.
21316     for (unsigned i = 0; i < 4; ++i) {
21317       uint64_t Offset = EltSize * i;
21318       SDValue OffsetVal = DAG.getConstant(Offset, dl, TLI.getPointerTy());
21319
21320       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
21321                                        StackPtr, OffsetVal);
21322
21323       // Load the scalar.
21324       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
21325                             ScalarAddr, MachinePointerInfo(),
21326                             false, false, false, 0);
21327
21328     }
21329   }
21330
21331   // Replace the extracts
21332   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
21333     UE = Uses.end(); UI != UE; ++UI) {
21334     SDNode *Extract = *UI;
21335
21336     SDValue Idx = Extract->getOperand(1);
21337     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
21338     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
21339   }
21340
21341   // The replacement was made in place; don't return anything.
21342   return SDValue();
21343 }
21344
21345 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
21346 static std::pair<unsigned, bool>
21347 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
21348                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
21349   if (!VT.isVector())
21350     return std::make_pair(0, false);
21351
21352   bool NeedSplit = false;
21353   switch (VT.getSimpleVT().SimpleTy) {
21354   default: return std::make_pair(0, false);
21355   case MVT::v4i64:
21356   case MVT::v2i64:
21357     if (!Subtarget->hasVLX())
21358       return std::make_pair(0, false);
21359     break;
21360   case MVT::v64i8:
21361   case MVT::v32i16:
21362     if (!Subtarget->hasBWI())
21363       return std::make_pair(0, false);
21364     break;
21365   case MVT::v16i32:
21366   case MVT::v8i64:
21367     if (!Subtarget->hasAVX512())
21368       return std::make_pair(0, false);
21369     break;
21370   case MVT::v32i8:
21371   case MVT::v16i16:
21372   case MVT::v8i32:
21373     if (!Subtarget->hasAVX2())
21374       NeedSplit = true;
21375     if (!Subtarget->hasAVX())
21376       return std::make_pair(0, false);
21377     break;
21378   case MVT::v16i8:
21379   case MVT::v8i16:
21380   case MVT::v4i32:
21381     if (!Subtarget->hasSSE2())
21382       return std::make_pair(0, false);
21383   }
21384
21385   // SSE2 has only a small subset of the operations.
21386   bool hasUnsigned = Subtarget->hasSSE41() ||
21387                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
21388   bool hasSigned = Subtarget->hasSSE41() ||
21389                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
21390
21391   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21392
21393   unsigned Opc = 0;
21394   // Check for x CC y ? x : y.
21395   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21396       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21397     switch (CC) {
21398     default: break;
21399     case ISD::SETULT:
21400     case ISD::SETULE:
21401       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21402     case ISD::SETUGT:
21403     case ISD::SETUGE:
21404       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21405     case ISD::SETLT:
21406     case ISD::SETLE:
21407       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21408     case ISD::SETGT:
21409     case ISD::SETGE:
21410       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21411     }
21412   // Check for x CC y ? y : x -- a min/max with reversed arms.
21413   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21414              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21415     switch (CC) {
21416     default: break;
21417     case ISD::SETULT:
21418     case ISD::SETULE:
21419       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21420     case ISD::SETUGT:
21421     case ISD::SETUGE:
21422       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21423     case ISD::SETLT:
21424     case ISD::SETLE:
21425       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21426     case ISD::SETGT:
21427     case ISD::SETGE:
21428       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21429     }
21430   }
21431
21432   return std::make_pair(Opc, NeedSplit);
21433 }
21434
21435 static SDValue
21436 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
21437                                       const X86Subtarget *Subtarget) {
21438   SDLoc dl(N);
21439   SDValue Cond = N->getOperand(0);
21440   SDValue LHS = N->getOperand(1);
21441   SDValue RHS = N->getOperand(2);
21442
21443   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
21444     SDValue CondSrc = Cond->getOperand(0);
21445     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
21446       Cond = CondSrc->getOperand(0);
21447   }
21448
21449   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
21450     return SDValue();
21451
21452   // A vselect where all conditions and data are constants can be optimized into
21453   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
21454   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
21455       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
21456     return SDValue();
21457
21458   unsigned MaskValue = 0;
21459   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
21460     return SDValue();
21461
21462   MVT VT = N->getSimpleValueType(0);
21463   unsigned NumElems = VT.getVectorNumElements();
21464   SmallVector<int, 8> ShuffleMask(NumElems, -1);
21465   for (unsigned i = 0; i < NumElems; ++i) {
21466     // Be sure we emit undef where we can.
21467     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
21468       ShuffleMask[i] = -1;
21469     else
21470       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
21471   }
21472
21473   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21474   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
21475     return SDValue();
21476   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
21477 }
21478
21479 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
21480 /// nodes.
21481 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
21482                                     TargetLowering::DAGCombinerInfo &DCI,
21483                                     const X86Subtarget *Subtarget) {
21484   SDLoc DL(N);
21485   SDValue Cond = N->getOperand(0);
21486   // Get the LHS/RHS of the select.
21487   SDValue LHS = N->getOperand(1);
21488   SDValue RHS = N->getOperand(2);
21489   EVT VT = LHS.getValueType();
21490   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21491
21492   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
21493   // instructions match the semantics of the common C idiom x<y?x:y but not
21494   // x<=y?x:y, because of how they handle negative zero (which can be
21495   // ignored in unsafe-math mode).
21496   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
21497   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
21498       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
21499       (Subtarget->hasSSE2() ||
21500        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
21501     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21502
21503     unsigned Opcode = 0;
21504     // Check for x CC y ? x : y.
21505     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21506         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21507       switch (CC) {
21508       default: break;
21509       case ISD::SETULT:
21510         // Converting this to a min would handle NaNs incorrectly, and swapping
21511         // the operands would cause it to handle comparisons between positive
21512         // and negative zero incorrectly.
21513         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21514           if (!DAG.getTarget().Options.UnsafeFPMath &&
21515               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21516             break;
21517           std::swap(LHS, RHS);
21518         }
21519         Opcode = X86ISD::FMIN;
21520         break;
21521       case ISD::SETOLE:
21522         // Converting this to a min would handle comparisons between positive
21523         // and negative zero incorrectly.
21524         if (!DAG.getTarget().Options.UnsafeFPMath &&
21525             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21526           break;
21527         Opcode = X86ISD::FMIN;
21528         break;
21529       case ISD::SETULE:
21530         // Converting this to a min would handle both negative zeros and NaNs
21531         // incorrectly, but we can swap the operands to fix both.
21532         std::swap(LHS, RHS);
21533       case ISD::SETOLT:
21534       case ISD::SETLT:
21535       case ISD::SETLE:
21536         Opcode = X86ISD::FMIN;
21537         break;
21538
21539       case ISD::SETOGE:
21540         // Converting this to a max would handle comparisons between positive
21541         // and negative zero incorrectly.
21542         if (!DAG.getTarget().Options.UnsafeFPMath &&
21543             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21544           break;
21545         Opcode = X86ISD::FMAX;
21546         break;
21547       case ISD::SETUGT:
21548         // Converting this to a max would handle NaNs incorrectly, and swapping
21549         // the operands would cause it to handle comparisons between positive
21550         // and negative zero incorrectly.
21551         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21552           if (!DAG.getTarget().Options.UnsafeFPMath &&
21553               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21554             break;
21555           std::swap(LHS, RHS);
21556         }
21557         Opcode = X86ISD::FMAX;
21558         break;
21559       case ISD::SETUGE:
21560         // Converting this to a max would handle both negative zeros and NaNs
21561         // incorrectly, but we can swap the operands to fix both.
21562         std::swap(LHS, RHS);
21563       case ISD::SETOGT:
21564       case ISD::SETGT:
21565       case ISD::SETGE:
21566         Opcode = X86ISD::FMAX;
21567         break;
21568       }
21569     // Check for x CC y ? y : x -- a min/max with reversed arms.
21570     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21571                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21572       switch (CC) {
21573       default: break;
21574       case ISD::SETOGE:
21575         // Converting this to a min would handle comparisons between positive
21576         // and negative zero incorrectly, and swapping the operands would
21577         // cause it to handle NaNs incorrectly.
21578         if (!DAG.getTarget().Options.UnsafeFPMath &&
21579             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
21580           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21581             break;
21582           std::swap(LHS, RHS);
21583         }
21584         Opcode = X86ISD::FMIN;
21585         break;
21586       case ISD::SETUGT:
21587         // Converting this to a min would handle NaNs incorrectly.
21588         if (!DAG.getTarget().Options.UnsafeFPMath &&
21589             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
21590           break;
21591         Opcode = X86ISD::FMIN;
21592         break;
21593       case ISD::SETUGE:
21594         // Converting this to a min would handle both negative zeros and NaNs
21595         // incorrectly, but we can swap the operands to fix both.
21596         std::swap(LHS, RHS);
21597       case ISD::SETOGT:
21598       case ISD::SETGT:
21599       case ISD::SETGE:
21600         Opcode = X86ISD::FMIN;
21601         break;
21602
21603       case ISD::SETULT:
21604         // Converting this to a max would handle NaNs incorrectly.
21605         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21606           break;
21607         Opcode = X86ISD::FMAX;
21608         break;
21609       case ISD::SETOLE:
21610         // Converting this to a max would handle comparisons between positive
21611         // and negative zero incorrectly, and swapping the operands would
21612         // cause it to handle NaNs incorrectly.
21613         if (!DAG.getTarget().Options.UnsafeFPMath &&
21614             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
21615           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21616             break;
21617           std::swap(LHS, RHS);
21618         }
21619         Opcode = X86ISD::FMAX;
21620         break;
21621       case ISD::SETULE:
21622         // Converting this to a max would handle both negative zeros and NaNs
21623         // incorrectly, but we can swap the operands to fix both.
21624         std::swap(LHS, RHS);
21625       case ISD::SETOLT:
21626       case ISD::SETLT:
21627       case ISD::SETLE:
21628         Opcode = X86ISD::FMAX;
21629         break;
21630       }
21631     }
21632
21633     if (Opcode)
21634       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
21635   }
21636
21637   EVT CondVT = Cond.getValueType();
21638   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
21639       CondVT.getVectorElementType() == MVT::i1) {
21640     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
21641     // lowering on KNL. In this case we convert it to
21642     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
21643     // The same situation for all 128 and 256-bit vectors of i8 and i16.
21644     // Since SKX these selects have a proper lowering.
21645     EVT OpVT = LHS.getValueType();
21646     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
21647         (OpVT.getVectorElementType() == MVT::i8 ||
21648          OpVT.getVectorElementType() == MVT::i16) &&
21649         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
21650       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
21651       DCI.AddToWorklist(Cond.getNode());
21652       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
21653     }
21654   }
21655   // If this is a select between two integer constants, try to do some
21656   // optimizations.
21657   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
21658     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
21659       // Don't do this for crazy integer types.
21660       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
21661         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
21662         // so that TrueC (the true value) is larger than FalseC.
21663         bool NeedsCondInvert = false;
21664
21665         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
21666             // Efficiently invertible.
21667             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
21668              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
21669               isa<ConstantSDNode>(Cond.getOperand(1))))) {
21670           NeedsCondInvert = true;
21671           std::swap(TrueC, FalseC);
21672         }
21673
21674         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
21675         if (FalseC->getAPIntValue() == 0 &&
21676             TrueC->getAPIntValue().isPowerOf2()) {
21677           if (NeedsCondInvert) // Invert the condition if needed.
21678             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21679                                DAG.getConstant(1, DL, Cond.getValueType()));
21680
21681           // Zero extend the condition if needed.
21682           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
21683
21684           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21685           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
21686                              DAG.getConstant(ShAmt, DL, MVT::i8));
21687         }
21688
21689         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
21690         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21691           if (NeedsCondInvert) // Invert the condition if needed.
21692             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21693                                DAG.getConstant(1, DL, Cond.getValueType()));
21694
21695           // Zero extend the condition if needed.
21696           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21697                              FalseC->getValueType(0), Cond);
21698           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21699                              SDValue(FalseC, 0));
21700         }
21701
21702         // Optimize cases that will turn into an LEA instruction.  This requires
21703         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21704         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21705           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21706           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21707
21708           bool isFastMultiplier = false;
21709           if (Diff < 10) {
21710             switch ((unsigned char)Diff) {
21711               default: break;
21712               case 1:  // result = add base, cond
21713               case 2:  // result = lea base(    , cond*2)
21714               case 3:  // result = lea base(cond, cond*2)
21715               case 4:  // result = lea base(    , cond*4)
21716               case 5:  // result = lea base(cond, cond*4)
21717               case 8:  // result = lea base(    , cond*8)
21718               case 9:  // result = lea base(cond, cond*8)
21719                 isFastMultiplier = true;
21720                 break;
21721             }
21722           }
21723
21724           if (isFastMultiplier) {
21725             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21726             if (NeedsCondInvert) // Invert the condition if needed.
21727               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21728                                  DAG.getConstant(1, DL, Cond.getValueType()));
21729
21730             // Zero extend the condition if needed.
21731             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21732                                Cond);
21733             // Scale the condition by the difference.
21734             if (Diff != 1)
21735               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21736                                  DAG.getConstant(Diff, DL,
21737                                                  Cond.getValueType()));
21738
21739             // Add the base if non-zero.
21740             if (FalseC->getAPIntValue() != 0)
21741               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21742                                  SDValue(FalseC, 0));
21743             return Cond;
21744           }
21745         }
21746       }
21747   }
21748
21749   // Canonicalize max and min:
21750   // (x > y) ? x : y -> (x >= y) ? x : y
21751   // (x < y) ? x : y -> (x <= y) ? x : y
21752   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
21753   // the need for an extra compare
21754   // against zero. e.g.
21755   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
21756   // subl   %esi, %edi
21757   // testl  %edi, %edi
21758   // movl   $0, %eax
21759   // cmovgl %edi, %eax
21760   // =>
21761   // xorl   %eax, %eax
21762   // subl   %esi, $edi
21763   // cmovsl %eax, %edi
21764   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
21765       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21766       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21767     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21768     switch (CC) {
21769     default: break;
21770     case ISD::SETLT:
21771     case ISD::SETGT: {
21772       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
21773       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
21774                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
21775       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
21776     }
21777     }
21778   }
21779
21780   // Early exit check
21781   if (!TLI.isTypeLegal(VT))
21782     return SDValue();
21783
21784   // Match VSELECTs into subs with unsigned saturation.
21785   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
21786       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
21787       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
21788        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
21789     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21790
21791     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
21792     // left side invert the predicate to simplify logic below.
21793     SDValue Other;
21794     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
21795       Other = RHS;
21796       CC = ISD::getSetCCInverse(CC, true);
21797     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
21798       Other = LHS;
21799     }
21800
21801     if (Other.getNode() && Other->getNumOperands() == 2 &&
21802         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
21803       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
21804       SDValue CondRHS = Cond->getOperand(1);
21805
21806       // Look for a general sub with unsigned saturation first.
21807       // x >= y ? x-y : 0 --> subus x, y
21808       // x >  y ? x-y : 0 --> subus x, y
21809       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
21810           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
21811         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
21812
21813       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
21814         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
21815           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
21816             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
21817               // If the RHS is a constant we have to reverse the const
21818               // canonicalization.
21819               // x > C-1 ? x+-C : 0 --> subus x, C
21820               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
21821                   CondRHSConst->getAPIntValue() ==
21822                       (-OpRHSConst->getAPIntValue() - 1))
21823                 return DAG.getNode(
21824                     X86ISD::SUBUS, DL, VT, OpLHS,
21825                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
21826
21827           // Another special case: If C was a sign bit, the sub has been
21828           // canonicalized into a xor.
21829           // FIXME: Would it be better to use computeKnownBits to determine
21830           //        whether it's safe to decanonicalize the xor?
21831           // x s< 0 ? x^C : 0 --> subus x, C
21832           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
21833               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
21834               OpRHSConst->getAPIntValue().isSignBit())
21835             // Note that we have to rebuild the RHS constant here to ensure we
21836             // don't rely on particular values of undef lanes.
21837             return DAG.getNode(
21838                 X86ISD::SUBUS, DL, VT, OpLHS,
21839                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
21840         }
21841     }
21842   }
21843
21844   // Try to match a min/max vector operation.
21845   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
21846     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
21847     unsigned Opc = ret.first;
21848     bool NeedSplit = ret.second;
21849
21850     if (Opc && NeedSplit) {
21851       unsigned NumElems = VT.getVectorNumElements();
21852       // Extract the LHS vectors
21853       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
21854       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
21855
21856       // Extract the RHS vectors
21857       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
21858       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
21859
21860       // Create min/max for each subvector
21861       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
21862       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
21863
21864       // Merge the result
21865       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
21866     } else if (Opc)
21867       return DAG.getNode(Opc, DL, VT, LHS, RHS);
21868   }
21869
21870   // Simplify vector selection if condition value type matches vselect
21871   // operand type
21872   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
21873     assert(Cond.getValueType().isVector() &&
21874            "vector select expects a vector selector!");
21875
21876     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
21877     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
21878
21879     // Try invert the condition if true value is not all 1s and false value
21880     // is not all 0s.
21881     if (!TValIsAllOnes && !FValIsAllZeros &&
21882         // Check if the selector will be produced by CMPP*/PCMP*
21883         Cond.getOpcode() == ISD::SETCC &&
21884         // Check if SETCC has already been promoted
21885         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
21886       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
21887       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
21888
21889       if (TValIsAllZeros || FValIsAllOnes) {
21890         SDValue CC = Cond.getOperand(2);
21891         ISD::CondCode NewCC =
21892           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
21893                                Cond.getOperand(0).getValueType().isInteger());
21894         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
21895         std::swap(LHS, RHS);
21896         TValIsAllOnes = FValIsAllOnes;
21897         FValIsAllZeros = TValIsAllZeros;
21898       }
21899     }
21900
21901     if (TValIsAllOnes || FValIsAllZeros) {
21902       SDValue Ret;
21903
21904       if (TValIsAllOnes && FValIsAllZeros)
21905         Ret = Cond;
21906       else if (TValIsAllOnes)
21907         Ret =
21908             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
21909       else if (FValIsAllZeros)
21910         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
21911                           DAG.getBitcast(CondVT, LHS));
21912
21913       return DAG.getBitcast(VT, Ret);
21914     }
21915   }
21916
21917   // We should generate an X86ISD::BLENDI from a vselect if its argument
21918   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
21919   // constants. This specific pattern gets generated when we split a
21920   // selector for a 512 bit vector in a machine without AVX512 (but with
21921   // 256-bit vectors), during legalization:
21922   //
21923   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
21924   //
21925   // Iff we find this pattern and the build_vectors are built from
21926   // constants, we translate the vselect into a shuffle_vector that we
21927   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
21928   if ((N->getOpcode() == ISD::VSELECT ||
21929        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
21930       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
21931     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
21932     if (Shuffle.getNode())
21933       return Shuffle;
21934   }
21935
21936   // If this is a *dynamic* select (non-constant condition) and we can match
21937   // this node with one of the variable blend instructions, restructure the
21938   // condition so that the blends can use the high bit of each element and use
21939   // SimplifyDemandedBits to simplify the condition operand.
21940   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
21941       !DCI.isBeforeLegalize() &&
21942       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
21943     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
21944
21945     // Don't optimize vector selects that map to mask-registers.
21946     if (BitWidth == 1)
21947       return SDValue();
21948
21949     // We can only handle the cases where VSELECT is directly legal on the
21950     // subtarget. We custom lower VSELECT nodes with constant conditions and
21951     // this makes it hard to see whether a dynamic VSELECT will correctly
21952     // lower, so we both check the operation's status and explicitly handle the
21953     // cases where a *dynamic* blend will fail even though a constant-condition
21954     // blend could be custom lowered.
21955     // FIXME: We should find a better way to handle this class of problems.
21956     // Potentially, we should combine constant-condition vselect nodes
21957     // pre-legalization into shuffles and not mark as many types as custom
21958     // lowered.
21959     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
21960       return SDValue();
21961     // FIXME: We don't support i16-element blends currently. We could and
21962     // should support them by making *all* the bits in the condition be set
21963     // rather than just the high bit and using an i8-element blend.
21964     if (VT.getScalarType() == MVT::i16)
21965       return SDValue();
21966     // Dynamic blending was only available from SSE4.1 onward.
21967     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
21968       return SDValue();
21969     // Byte blends are only available in AVX2
21970     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
21971         !Subtarget->hasAVX2())
21972       return SDValue();
21973
21974     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
21975     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
21976
21977     APInt KnownZero, KnownOne;
21978     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
21979                                           DCI.isBeforeLegalizeOps());
21980     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
21981         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
21982                                  TLO)) {
21983       // If we changed the computation somewhere in the DAG, this change
21984       // will affect all users of Cond.
21985       // Make sure it is fine and update all the nodes so that we do not
21986       // use the generic VSELECT anymore. Otherwise, we may perform
21987       // wrong optimizations as we messed up with the actual expectation
21988       // for the vector boolean values.
21989       if (Cond != TLO.Old) {
21990         // Check all uses of that condition operand to check whether it will be
21991         // consumed by non-BLEND instructions, which may depend on all bits are
21992         // set properly.
21993         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21994              I != E; ++I)
21995           if (I->getOpcode() != ISD::VSELECT)
21996             // TODO: Add other opcodes eventually lowered into BLEND.
21997             return SDValue();
21998
21999         // Update all the users of the condition, before committing the change,
22000         // so that the VSELECT optimizations that expect the correct vector
22001         // boolean value will not be triggered.
22002         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
22003              I != E; ++I)
22004           DAG.ReplaceAllUsesOfValueWith(
22005               SDValue(*I, 0),
22006               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
22007                           Cond, I->getOperand(1), I->getOperand(2)));
22008         DCI.CommitTargetLoweringOpt(TLO);
22009         return SDValue();
22010       }
22011       // At this point, only Cond is changed. Change the condition
22012       // just for N to keep the opportunity to optimize all other
22013       // users their own way.
22014       DAG.ReplaceAllUsesOfValueWith(
22015           SDValue(N, 0),
22016           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
22017                       TLO.New, N->getOperand(1), N->getOperand(2)));
22018       return SDValue();
22019     }
22020   }
22021
22022   return SDValue();
22023 }
22024
22025 // Check whether a boolean test is testing a boolean value generated by
22026 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
22027 // code.
22028 //
22029 // Simplify the following patterns:
22030 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
22031 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
22032 // to (Op EFLAGS Cond)
22033 //
22034 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
22035 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
22036 // to (Op EFLAGS !Cond)
22037 //
22038 // where Op could be BRCOND or CMOV.
22039 //
22040 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
22041   // Quit if not CMP and SUB with its value result used.
22042   if (Cmp.getOpcode() != X86ISD::CMP &&
22043       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
22044       return SDValue();
22045
22046   // Quit if not used as a boolean value.
22047   if (CC != X86::COND_E && CC != X86::COND_NE)
22048     return SDValue();
22049
22050   // Check CMP operands. One of them should be 0 or 1 and the other should be
22051   // an SetCC or extended from it.
22052   SDValue Op1 = Cmp.getOperand(0);
22053   SDValue Op2 = Cmp.getOperand(1);
22054
22055   SDValue SetCC;
22056   const ConstantSDNode* C = nullptr;
22057   bool needOppositeCond = (CC == X86::COND_E);
22058   bool checkAgainstTrue = false; // Is it a comparison against 1?
22059
22060   if ((C = dyn_cast<ConstantSDNode>(Op1)))
22061     SetCC = Op2;
22062   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
22063     SetCC = Op1;
22064   else // Quit if all operands are not constants.
22065     return SDValue();
22066
22067   if (C->getZExtValue() == 1) {
22068     needOppositeCond = !needOppositeCond;
22069     checkAgainstTrue = true;
22070   } else if (C->getZExtValue() != 0)
22071     // Quit if the constant is neither 0 or 1.
22072     return SDValue();
22073
22074   bool truncatedToBoolWithAnd = false;
22075   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
22076   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
22077          SetCC.getOpcode() == ISD::TRUNCATE ||
22078          SetCC.getOpcode() == ISD::AND) {
22079     if (SetCC.getOpcode() == ISD::AND) {
22080       int OpIdx = -1;
22081       ConstantSDNode *CS;
22082       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
22083           CS->getZExtValue() == 1)
22084         OpIdx = 1;
22085       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
22086           CS->getZExtValue() == 1)
22087         OpIdx = 0;
22088       if (OpIdx == -1)
22089         break;
22090       SetCC = SetCC.getOperand(OpIdx);
22091       truncatedToBoolWithAnd = true;
22092     } else
22093       SetCC = SetCC.getOperand(0);
22094   }
22095
22096   switch (SetCC.getOpcode()) {
22097   case X86ISD::SETCC_CARRY:
22098     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
22099     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
22100     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
22101     // truncated to i1 using 'and'.
22102     if (checkAgainstTrue && !truncatedToBoolWithAnd)
22103       break;
22104     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
22105            "Invalid use of SETCC_CARRY!");
22106     // FALL THROUGH
22107   case X86ISD::SETCC:
22108     // Set the condition code or opposite one if necessary.
22109     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
22110     if (needOppositeCond)
22111       CC = X86::GetOppositeBranchCondition(CC);
22112     return SetCC.getOperand(1);
22113   case X86ISD::CMOV: {
22114     // Check whether false/true value has canonical one, i.e. 0 or 1.
22115     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
22116     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
22117     // Quit if true value is not a constant.
22118     if (!TVal)
22119       return SDValue();
22120     // Quit if false value is not a constant.
22121     if (!FVal) {
22122       SDValue Op = SetCC.getOperand(0);
22123       // Skip 'zext' or 'trunc' node.
22124       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
22125           Op.getOpcode() == ISD::TRUNCATE)
22126         Op = Op.getOperand(0);
22127       // A special case for rdrand/rdseed, where 0 is set if false cond is
22128       // found.
22129       if ((Op.getOpcode() != X86ISD::RDRAND &&
22130            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
22131         return SDValue();
22132     }
22133     // Quit if false value is not the constant 0 or 1.
22134     bool FValIsFalse = true;
22135     if (FVal && FVal->getZExtValue() != 0) {
22136       if (FVal->getZExtValue() != 1)
22137         return SDValue();
22138       // If FVal is 1, opposite cond is needed.
22139       needOppositeCond = !needOppositeCond;
22140       FValIsFalse = false;
22141     }
22142     // Quit if TVal is not the constant opposite of FVal.
22143     if (FValIsFalse && TVal->getZExtValue() != 1)
22144       return SDValue();
22145     if (!FValIsFalse && TVal->getZExtValue() != 0)
22146       return SDValue();
22147     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
22148     if (needOppositeCond)
22149       CC = X86::GetOppositeBranchCondition(CC);
22150     return SetCC.getOperand(3);
22151   }
22152   }
22153
22154   return SDValue();
22155 }
22156
22157 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
22158 /// Match:
22159 ///   (X86or (X86setcc) (X86setcc))
22160 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
22161 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
22162                                            X86::CondCode &CC1, SDValue &Flags,
22163                                            bool &isAnd) {
22164   if (Cond->getOpcode() == X86ISD::CMP) {
22165     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
22166     if (!CondOp1C || !CondOp1C->isNullValue())
22167       return false;
22168
22169     Cond = Cond->getOperand(0);
22170   }
22171
22172   isAnd = false;
22173
22174   SDValue SetCC0, SetCC1;
22175   switch (Cond->getOpcode()) {
22176   default: return false;
22177   case ISD::AND:
22178   case X86ISD::AND:
22179     isAnd = true;
22180     // fallthru
22181   case ISD::OR:
22182   case X86ISD::OR:
22183     SetCC0 = Cond->getOperand(0);
22184     SetCC1 = Cond->getOperand(1);
22185     break;
22186   };
22187
22188   // Make sure we have SETCC nodes, using the same flags value.
22189   if (SetCC0.getOpcode() != X86ISD::SETCC ||
22190       SetCC1.getOpcode() != X86ISD::SETCC ||
22191       SetCC0->getOperand(1) != SetCC1->getOperand(1))
22192     return false;
22193
22194   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
22195   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
22196   Flags = SetCC0->getOperand(1);
22197   return true;
22198 }
22199
22200 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
22201 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
22202                                   TargetLowering::DAGCombinerInfo &DCI,
22203                                   const X86Subtarget *Subtarget) {
22204   SDLoc DL(N);
22205
22206   // If the flag operand isn't dead, don't touch this CMOV.
22207   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
22208     return SDValue();
22209
22210   SDValue FalseOp = N->getOperand(0);
22211   SDValue TrueOp = N->getOperand(1);
22212   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
22213   SDValue Cond = N->getOperand(3);
22214
22215   if (CC == X86::COND_E || CC == X86::COND_NE) {
22216     switch (Cond.getOpcode()) {
22217     default: break;
22218     case X86ISD::BSR:
22219     case X86ISD::BSF:
22220       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
22221       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
22222         return (CC == X86::COND_E) ? FalseOp : TrueOp;
22223     }
22224   }
22225
22226   SDValue Flags;
22227
22228   Flags = checkBoolTestSetCCCombine(Cond, CC);
22229   if (Flags.getNode() &&
22230       // Extra check as FCMOV only supports a subset of X86 cond.
22231       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
22232     SDValue Ops[] = { FalseOp, TrueOp,
22233                       DAG.getConstant(CC, DL, MVT::i8), Flags };
22234     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22235   }
22236
22237   // If this is a select between two integer constants, try to do some
22238   // optimizations.  Note that the operands are ordered the opposite of SELECT
22239   // operands.
22240   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
22241     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
22242       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
22243       // larger than FalseC (the false value).
22244       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
22245         CC = X86::GetOppositeBranchCondition(CC);
22246         std::swap(TrueC, FalseC);
22247         std::swap(TrueOp, FalseOp);
22248       }
22249
22250       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
22251       // This is efficient for any integer data type (including i8/i16) and
22252       // shift amount.
22253       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
22254         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22255                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22256
22257         // Zero extend the condition if needed.
22258         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
22259
22260         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
22261         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
22262                            DAG.getConstant(ShAmt, DL, MVT::i8));
22263         if (N->getNumValues() == 2)  // Dead flag value?
22264           return DCI.CombineTo(N, Cond, SDValue());
22265         return Cond;
22266       }
22267
22268       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
22269       // for any integer data type, including i8/i16.
22270       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
22271         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22272                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22273
22274         // Zero extend the condition if needed.
22275         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
22276                            FalseC->getValueType(0), Cond);
22277         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22278                            SDValue(FalseC, 0));
22279
22280         if (N->getNumValues() == 2)  // Dead flag value?
22281           return DCI.CombineTo(N, Cond, SDValue());
22282         return Cond;
22283       }
22284
22285       // Optimize cases that will turn into an LEA instruction.  This requires
22286       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
22287       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
22288         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
22289         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
22290
22291         bool isFastMultiplier = false;
22292         if (Diff < 10) {
22293           switch ((unsigned char)Diff) {
22294           default: break;
22295           case 1:  // result = add base, cond
22296           case 2:  // result = lea base(    , cond*2)
22297           case 3:  // result = lea base(cond, cond*2)
22298           case 4:  // result = lea base(    , cond*4)
22299           case 5:  // result = lea base(cond, cond*4)
22300           case 8:  // result = lea base(    , cond*8)
22301           case 9:  // result = lea base(cond, cond*8)
22302             isFastMultiplier = true;
22303             break;
22304           }
22305         }
22306
22307         if (isFastMultiplier) {
22308           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
22309           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22310                              DAG.getConstant(CC, DL, MVT::i8), Cond);
22311           // Zero extend the condition if needed.
22312           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
22313                              Cond);
22314           // Scale the condition by the difference.
22315           if (Diff != 1)
22316             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
22317                                DAG.getConstant(Diff, DL, Cond.getValueType()));
22318
22319           // Add the base if non-zero.
22320           if (FalseC->getAPIntValue() != 0)
22321             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22322                                SDValue(FalseC, 0));
22323           if (N->getNumValues() == 2)  // Dead flag value?
22324             return DCI.CombineTo(N, Cond, SDValue());
22325           return Cond;
22326         }
22327       }
22328     }
22329   }
22330
22331   // Handle these cases:
22332   //   (select (x != c), e, c) -> select (x != c), e, x),
22333   //   (select (x == c), c, e) -> select (x == c), x, e)
22334   // where the c is an integer constant, and the "select" is the combination
22335   // of CMOV and CMP.
22336   //
22337   // The rationale for this change is that the conditional-move from a constant
22338   // needs two instructions, however, conditional-move from a register needs
22339   // only one instruction.
22340   //
22341   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
22342   //  some instruction-combining opportunities. This opt needs to be
22343   //  postponed as late as possible.
22344   //
22345   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
22346     // the DCI.xxxx conditions are provided to postpone the optimization as
22347     // late as possible.
22348
22349     ConstantSDNode *CmpAgainst = nullptr;
22350     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
22351         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
22352         !isa<ConstantSDNode>(Cond.getOperand(0))) {
22353
22354       if (CC == X86::COND_NE &&
22355           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
22356         CC = X86::GetOppositeBranchCondition(CC);
22357         std::swap(TrueOp, FalseOp);
22358       }
22359
22360       if (CC == X86::COND_E &&
22361           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
22362         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
22363                           DAG.getConstant(CC, DL, MVT::i8), Cond };
22364         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
22365       }
22366     }
22367   }
22368
22369   // Fold and/or of setcc's to double CMOV:
22370   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
22371   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
22372   //
22373   // This combine lets us generate:
22374   //   cmovcc1 (jcc1 if we don't have CMOV)
22375   //   cmovcc2 (same)
22376   // instead of:
22377   //   setcc1
22378   //   setcc2
22379   //   and/or
22380   //   cmovne (jne if we don't have CMOV)
22381   // When we can't use the CMOV instruction, it might increase branch
22382   // mispredicts.
22383   // When we can use CMOV, or when there is no mispredict, this improves
22384   // throughput and reduces register pressure.
22385   //
22386   if (CC == X86::COND_NE) {
22387     SDValue Flags;
22388     X86::CondCode CC0, CC1;
22389     bool isAndSetCC;
22390     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
22391       if (isAndSetCC) {
22392         std::swap(FalseOp, TrueOp);
22393         CC0 = X86::GetOppositeBranchCondition(CC0);
22394         CC1 = X86::GetOppositeBranchCondition(CC1);
22395       }
22396
22397       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
22398         Flags};
22399       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
22400       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
22401       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22402       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
22403       return CMOV;
22404     }
22405   }
22406
22407   return SDValue();
22408 }
22409
22410 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
22411                                                 const X86Subtarget *Subtarget) {
22412   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
22413   switch (IntNo) {
22414   default: return SDValue();
22415   // SSE/AVX/AVX2 blend intrinsics.
22416   case Intrinsic::x86_avx2_pblendvb:
22417     // Don't try to simplify this intrinsic if we don't have AVX2.
22418     if (!Subtarget->hasAVX2())
22419       return SDValue();
22420     // FALL-THROUGH
22421   case Intrinsic::x86_avx_blendv_pd_256:
22422   case Intrinsic::x86_avx_blendv_ps_256:
22423     // Don't try to simplify this intrinsic if we don't have AVX.
22424     if (!Subtarget->hasAVX())
22425       return SDValue();
22426     // FALL-THROUGH
22427   case Intrinsic::x86_sse41_blendvps:
22428   case Intrinsic::x86_sse41_blendvpd:
22429   case Intrinsic::x86_sse41_pblendvb: {
22430     SDValue Op0 = N->getOperand(1);
22431     SDValue Op1 = N->getOperand(2);
22432     SDValue Mask = N->getOperand(3);
22433
22434     // Don't try to simplify this intrinsic if we don't have SSE4.1.
22435     if (!Subtarget->hasSSE41())
22436       return SDValue();
22437
22438     // fold (blend A, A, Mask) -> A
22439     if (Op0 == Op1)
22440       return Op0;
22441     // fold (blend A, B, allZeros) -> A
22442     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
22443       return Op0;
22444     // fold (blend A, B, allOnes) -> B
22445     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
22446       return Op1;
22447
22448     // Simplify the case where the mask is a constant i32 value.
22449     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
22450       if (C->isNullValue())
22451         return Op0;
22452       if (C->isAllOnesValue())
22453         return Op1;
22454     }
22455
22456     return SDValue();
22457   }
22458
22459   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
22460   case Intrinsic::x86_sse2_psrai_w:
22461   case Intrinsic::x86_sse2_psrai_d:
22462   case Intrinsic::x86_avx2_psrai_w:
22463   case Intrinsic::x86_avx2_psrai_d:
22464   case Intrinsic::x86_sse2_psra_w:
22465   case Intrinsic::x86_sse2_psra_d:
22466   case Intrinsic::x86_avx2_psra_w:
22467   case Intrinsic::x86_avx2_psra_d: {
22468     SDValue Op0 = N->getOperand(1);
22469     SDValue Op1 = N->getOperand(2);
22470     EVT VT = Op0.getValueType();
22471     assert(VT.isVector() && "Expected a vector type!");
22472
22473     if (isa<BuildVectorSDNode>(Op1))
22474       Op1 = Op1.getOperand(0);
22475
22476     if (!isa<ConstantSDNode>(Op1))
22477       return SDValue();
22478
22479     EVT SVT = VT.getVectorElementType();
22480     unsigned SVTBits = SVT.getSizeInBits();
22481
22482     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
22483     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
22484     uint64_t ShAmt = C.getZExtValue();
22485
22486     // Don't try to convert this shift into a ISD::SRA if the shift
22487     // count is bigger than or equal to the element size.
22488     if (ShAmt >= SVTBits)
22489       return SDValue();
22490
22491     // Trivial case: if the shift count is zero, then fold this
22492     // into the first operand.
22493     if (ShAmt == 0)
22494       return Op0;
22495
22496     // Replace this packed shift intrinsic with a target independent
22497     // shift dag node.
22498     SDLoc DL(N);
22499     SDValue Splat = DAG.getConstant(C, DL, VT);
22500     return DAG.getNode(ISD::SRA, DL, VT, Op0, Splat);
22501   }
22502   }
22503 }
22504
22505 /// PerformMulCombine - Optimize a single multiply with constant into two
22506 /// in order to implement it with two cheaper instructions, e.g.
22507 /// LEA + SHL, LEA + LEA.
22508 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
22509                                  TargetLowering::DAGCombinerInfo &DCI) {
22510   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
22511     return SDValue();
22512
22513   EVT VT = N->getValueType(0);
22514   if (VT != MVT::i64 && VT != MVT::i32)
22515     return SDValue();
22516
22517   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
22518   if (!C)
22519     return SDValue();
22520   uint64_t MulAmt = C->getZExtValue();
22521   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
22522     return SDValue();
22523
22524   uint64_t MulAmt1 = 0;
22525   uint64_t MulAmt2 = 0;
22526   if ((MulAmt % 9) == 0) {
22527     MulAmt1 = 9;
22528     MulAmt2 = MulAmt / 9;
22529   } else if ((MulAmt % 5) == 0) {
22530     MulAmt1 = 5;
22531     MulAmt2 = MulAmt / 5;
22532   } else if ((MulAmt % 3) == 0) {
22533     MulAmt1 = 3;
22534     MulAmt2 = MulAmt / 3;
22535   }
22536   if (MulAmt2 &&
22537       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
22538     SDLoc DL(N);
22539
22540     if (isPowerOf2_64(MulAmt2) &&
22541         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
22542       // If second multiplifer is pow2, issue it first. We want the multiply by
22543       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
22544       // is an add.
22545       std::swap(MulAmt1, MulAmt2);
22546
22547     SDValue NewMul;
22548     if (isPowerOf2_64(MulAmt1))
22549       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
22550                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
22551     else
22552       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
22553                            DAG.getConstant(MulAmt1, DL, VT));
22554
22555     if (isPowerOf2_64(MulAmt2))
22556       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
22557                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
22558     else
22559       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
22560                            DAG.getConstant(MulAmt2, DL, VT));
22561
22562     // Do not add new nodes to DAG combiner worklist.
22563     DCI.CombineTo(N, NewMul, false);
22564   }
22565   return SDValue();
22566 }
22567
22568 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
22569   SDValue N0 = N->getOperand(0);
22570   SDValue N1 = N->getOperand(1);
22571   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
22572   EVT VT = N0.getValueType();
22573
22574   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
22575   // since the result of setcc_c is all zero's or all ones.
22576   if (VT.isInteger() && !VT.isVector() &&
22577       N1C && N0.getOpcode() == ISD::AND &&
22578       N0.getOperand(1).getOpcode() == ISD::Constant) {
22579     SDValue N00 = N0.getOperand(0);
22580     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
22581         ((N00.getOpcode() == ISD::ANY_EXTEND ||
22582           N00.getOpcode() == ISD::ZERO_EXTEND) &&
22583          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
22584       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
22585       APInt ShAmt = N1C->getAPIntValue();
22586       Mask = Mask.shl(ShAmt);
22587       if (Mask != 0) {
22588         SDLoc DL(N);
22589         return DAG.getNode(ISD::AND, DL, VT,
22590                            N00, DAG.getConstant(Mask, DL, VT));
22591       }
22592     }
22593   }
22594
22595   // Hardware support for vector shifts is sparse which makes us scalarize the
22596   // vector operations in many cases. Also, on sandybridge ADD is faster than
22597   // shl.
22598   // (shl V, 1) -> add V,V
22599   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
22600     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
22601       assert(N0.getValueType().isVector() && "Invalid vector shift type");
22602       // We shift all of the values by one. In many cases we do not have
22603       // hardware support for this operation. This is better expressed as an ADD
22604       // of two values.
22605       if (N1SplatC->getZExtValue() == 1)
22606         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
22607     }
22608
22609   return SDValue();
22610 }
22611
22612 /// \brief Returns a vector of 0s if the node in input is a vector logical
22613 /// shift by a constant amount which is known to be bigger than or equal
22614 /// to the vector element size in bits.
22615 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
22616                                       const X86Subtarget *Subtarget) {
22617   EVT VT = N->getValueType(0);
22618
22619   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
22620       (!Subtarget->hasInt256() ||
22621        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
22622     return SDValue();
22623
22624   SDValue Amt = N->getOperand(1);
22625   SDLoc DL(N);
22626   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
22627     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
22628       APInt ShiftAmt = AmtSplat->getAPIntValue();
22629       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
22630
22631       // SSE2/AVX2 logical shifts always return a vector of 0s
22632       // if the shift amount is bigger than or equal to
22633       // the element size. The constant shift amount will be
22634       // encoded as a 8-bit immediate.
22635       if (ShiftAmt.trunc(8).uge(MaxAmount))
22636         return getZeroVector(VT, Subtarget, DAG, DL);
22637     }
22638
22639   return SDValue();
22640 }
22641
22642 /// PerformShiftCombine - Combine shifts.
22643 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
22644                                    TargetLowering::DAGCombinerInfo &DCI,
22645                                    const X86Subtarget *Subtarget) {
22646   if (N->getOpcode() == ISD::SHL) {
22647     SDValue V = PerformSHLCombine(N, DAG);
22648     if (V.getNode()) return V;
22649   }
22650
22651   if (N->getOpcode() != ISD::SRA) {
22652     // Try to fold this logical shift into a zero vector.
22653     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
22654     if (V.getNode()) return V;
22655   }
22656
22657   return SDValue();
22658 }
22659
22660 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
22661 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
22662 // and friends.  Likewise for OR -> CMPNEQSS.
22663 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
22664                             TargetLowering::DAGCombinerInfo &DCI,
22665                             const X86Subtarget *Subtarget) {
22666   unsigned opcode;
22667
22668   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
22669   // we're requiring SSE2 for both.
22670   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
22671     SDValue N0 = N->getOperand(0);
22672     SDValue N1 = N->getOperand(1);
22673     SDValue CMP0 = N0->getOperand(1);
22674     SDValue CMP1 = N1->getOperand(1);
22675     SDLoc DL(N);
22676
22677     // The SETCCs should both refer to the same CMP.
22678     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
22679       return SDValue();
22680
22681     SDValue CMP00 = CMP0->getOperand(0);
22682     SDValue CMP01 = CMP0->getOperand(1);
22683     EVT     VT    = CMP00.getValueType();
22684
22685     if (VT == MVT::f32 || VT == MVT::f64) {
22686       bool ExpectingFlags = false;
22687       // Check for any users that want flags:
22688       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
22689            !ExpectingFlags && UI != UE; ++UI)
22690         switch (UI->getOpcode()) {
22691         default:
22692         case ISD::BR_CC:
22693         case ISD::BRCOND:
22694         case ISD::SELECT:
22695           ExpectingFlags = true;
22696           break;
22697         case ISD::CopyToReg:
22698         case ISD::SIGN_EXTEND:
22699         case ISD::ZERO_EXTEND:
22700         case ISD::ANY_EXTEND:
22701           break;
22702         }
22703
22704       if (!ExpectingFlags) {
22705         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
22706         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
22707
22708         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
22709           X86::CondCode tmp = cc0;
22710           cc0 = cc1;
22711           cc1 = tmp;
22712         }
22713
22714         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
22715             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
22716           // FIXME: need symbolic constants for these magic numbers.
22717           // See X86ATTInstPrinter.cpp:printSSECC().
22718           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
22719           if (Subtarget->hasAVX512()) {
22720             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
22721                                          CMP01,
22722                                          DAG.getConstant(x86cc, DL, MVT::i8));
22723             if (N->getValueType(0) != MVT::i1)
22724               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
22725                                  FSetCC);
22726             return FSetCC;
22727           }
22728           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
22729                                               CMP00.getValueType(), CMP00, CMP01,
22730                                               DAG.getConstant(x86cc, DL,
22731                                                               MVT::i8));
22732
22733           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
22734           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
22735
22736           if (is64BitFP && !Subtarget->is64Bit()) {
22737             // On a 32-bit target, we cannot bitcast the 64-bit float to a
22738             // 64-bit integer, since that's not a legal type. Since
22739             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
22740             // bits, but can do this little dance to extract the lowest 32 bits
22741             // and work with those going forward.
22742             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
22743                                            OnesOrZeroesF);
22744             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
22745             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
22746                                         Vector32, DAG.getIntPtrConstant(0, DL));
22747             IntVT = MVT::i32;
22748           }
22749
22750           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
22751           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
22752                                       DAG.getConstant(1, DL, IntVT));
22753           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
22754                                               ANDed);
22755           return OneBitOfTruth;
22756         }
22757       }
22758     }
22759   }
22760   return SDValue();
22761 }
22762
22763 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
22764 /// so it can be folded inside ANDNP.
22765 static bool CanFoldXORWithAllOnes(const SDNode *N) {
22766   EVT VT = N->getValueType(0);
22767
22768   // Match direct AllOnes for 128 and 256-bit vectors
22769   if (ISD::isBuildVectorAllOnes(N))
22770     return true;
22771
22772   // Look through a bit convert.
22773   if (N->getOpcode() == ISD::BITCAST)
22774     N = N->getOperand(0).getNode();
22775
22776   // Sometimes the operand may come from a insert_subvector building a 256-bit
22777   // allones vector
22778   if (VT.is256BitVector() &&
22779       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
22780     SDValue V1 = N->getOperand(0);
22781     SDValue V2 = N->getOperand(1);
22782
22783     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
22784         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
22785         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
22786         ISD::isBuildVectorAllOnes(V2.getNode()))
22787       return true;
22788   }
22789
22790   return false;
22791 }
22792
22793 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
22794 // register. In most cases we actually compare or select YMM-sized registers
22795 // and mixing the two types creates horrible code. This method optimizes
22796 // some of the transition sequences.
22797 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
22798                                  TargetLowering::DAGCombinerInfo &DCI,
22799                                  const X86Subtarget *Subtarget) {
22800   EVT VT = N->getValueType(0);
22801   if (!VT.is256BitVector())
22802     return SDValue();
22803
22804   assert((N->getOpcode() == ISD::ANY_EXTEND ||
22805           N->getOpcode() == ISD::ZERO_EXTEND ||
22806           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
22807
22808   SDValue Narrow = N->getOperand(0);
22809   EVT NarrowVT = Narrow->getValueType(0);
22810   if (!NarrowVT.is128BitVector())
22811     return SDValue();
22812
22813   if (Narrow->getOpcode() != ISD::XOR &&
22814       Narrow->getOpcode() != ISD::AND &&
22815       Narrow->getOpcode() != ISD::OR)
22816     return SDValue();
22817
22818   SDValue N0  = Narrow->getOperand(0);
22819   SDValue N1  = Narrow->getOperand(1);
22820   SDLoc DL(Narrow);
22821
22822   // The Left side has to be a trunc.
22823   if (N0.getOpcode() != ISD::TRUNCATE)
22824     return SDValue();
22825
22826   // The type of the truncated inputs.
22827   EVT WideVT = N0->getOperand(0)->getValueType(0);
22828   if (WideVT != VT)
22829     return SDValue();
22830
22831   // The right side has to be a 'trunc' or a constant vector.
22832   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
22833   ConstantSDNode *RHSConstSplat = nullptr;
22834   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
22835     RHSConstSplat = RHSBV->getConstantSplatNode();
22836   if (!RHSTrunc && !RHSConstSplat)
22837     return SDValue();
22838
22839   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22840
22841   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
22842     return SDValue();
22843
22844   // Set N0 and N1 to hold the inputs to the new wide operation.
22845   N0 = N0->getOperand(0);
22846   if (RHSConstSplat) {
22847     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
22848                      SDValue(RHSConstSplat, 0));
22849     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
22850     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
22851   } else if (RHSTrunc) {
22852     N1 = N1->getOperand(0);
22853   }
22854
22855   // Generate the wide operation.
22856   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
22857   unsigned Opcode = N->getOpcode();
22858   switch (Opcode) {
22859   case ISD::ANY_EXTEND:
22860     return Op;
22861   case ISD::ZERO_EXTEND: {
22862     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
22863     APInt Mask = APInt::getAllOnesValue(InBits);
22864     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
22865     return DAG.getNode(ISD::AND, DL, VT,
22866                        Op, DAG.getConstant(Mask, DL, VT));
22867   }
22868   case ISD::SIGN_EXTEND:
22869     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
22870                        Op, DAG.getValueType(NarrowVT));
22871   default:
22872     llvm_unreachable("Unexpected opcode");
22873   }
22874 }
22875
22876 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
22877                                  TargetLowering::DAGCombinerInfo &DCI,
22878                                  const X86Subtarget *Subtarget) {
22879   SDValue N0 = N->getOperand(0);
22880   SDValue N1 = N->getOperand(1);
22881   SDLoc DL(N);
22882
22883   // A vector zext_in_reg may be represented as a shuffle,
22884   // feeding into a bitcast (this represents anyext) feeding into
22885   // an and with a mask.
22886   // We'd like to try to combine that into a shuffle with zero
22887   // plus a bitcast, removing the and.
22888   if (N0.getOpcode() != ISD::BITCAST ||
22889       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
22890     return SDValue();
22891
22892   // The other side of the AND should be a splat of 2^C, where C
22893   // is the number of bits in the source type.
22894   if (N1.getOpcode() == ISD::BITCAST)
22895     N1 = N1.getOperand(0);
22896   if (N1.getOpcode() != ISD::BUILD_VECTOR)
22897     return SDValue();
22898   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
22899
22900   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
22901   EVT SrcType = Shuffle->getValueType(0);
22902
22903   // We expect a single-source shuffle
22904   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
22905     return SDValue();
22906
22907   unsigned SrcSize = SrcType.getScalarSizeInBits();
22908
22909   APInt SplatValue, SplatUndef;
22910   unsigned SplatBitSize;
22911   bool HasAnyUndefs;
22912   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
22913                                 SplatBitSize, HasAnyUndefs))
22914     return SDValue();
22915
22916   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
22917   // Make sure the splat matches the mask we expect
22918   if (SplatBitSize > ResSize ||
22919       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
22920     return SDValue();
22921
22922   // Make sure the input and output size make sense
22923   if (SrcSize >= ResSize || ResSize % SrcSize)
22924     return SDValue();
22925
22926   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
22927   // The number of u's between each two values depends on the ratio between
22928   // the source and dest type.
22929   unsigned ZextRatio = ResSize / SrcSize;
22930   bool IsZext = true;
22931   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
22932     if (i % ZextRatio) {
22933       if (Shuffle->getMaskElt(i) > 0) {
22934         // Expected undef
22935         IsZext = false;
22936         break;
22937       }
22938     } else {
22939       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
22940         // Expected element number
22941         IsZext = false;
22942         break;
22943       }
22944     }
22945   }
22946
22947   if (!IsZext)
22948     return SDValue();
22949
22950   // Ok, perform the transformation - replace the shuffle with
22951   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
22952   // (instead of undef) where the k elements come from the zero vector.
22953   SmallVector<int, 8> Mask;
22954   unsigned NumElems = SrcType.getVectorNumElements();
22955   for (unsigned i = 0; i < NumElems; ++i)
22956     if (i % ZextRatio)
22957       Mask.push_back(NumElems);
22958     else
22959       Mask.push_back(i / ZextRatio);
22960
22961   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
22962     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
22963   return DAG.getBitcast(N0.getValueType(), NewShuffle);
22964 }
22965
22966 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
22967                                  TargetLowering::DAGCombinerInfo &DCI,
22968                                  const X86Subtarget *Subtarget) {
22969   if (DCI.isBeforeLegalizeOps())
22970     return SDValue();
22971
22972   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
22973     return Zext;
22974
22975   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
22976     return R;
22977
22978   EVT VT = N->getValueType(0);
22979   SDValue N0 = N->getOperand(0);
22980   SDValue N1 = N->getOperand(1);
22981   SDLoc DL(N);
22982
22983   // Create BEXTR instructions
22984   // BEXTR is ((X >> imm) & (2**size-1))
22985   if (VT == MVT::i32 || VT == MVT::i64) {
22986     // Check for BEXTR.
22987     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
22988         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
22989       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
22990       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22991       if (MaskNode && ShiftNode) {
22992         uint64_t Mask = MaskNode->getZExtValue();
22993         uint64_t Shift = ShiftNode->getZExtValue();
22994         if (isMask_64(Mask)) {
22995           uint64_t MaskSize = countPopulation(Mask);
22996           if (Shift + MaskSize <= VT.getSizeInBits())
22997             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
22998                                DAG.getConstant(Shift | (MaskSize << 8), DL,
22999                                                VT));
23000         }
23001       }
23002     } // BEXTR
23003
23004     return SDValue();
23005   }
23006
23007   // Want to form ANDNP nodes:
23008   // 1) In the hopes of then easily combining them with OR and AND nodes
23009   //    to form PBLEND/PSIGN.
23010   // 2) To match ANDN packed intrinsics
23011   if (VT != MVT::v2i64 && VT != MVT::v4i64)
23012     return SDValue();
23013
23014   // Check LHS for vnot
23015   if (N0.getOpcode() == ISD::XOR &&
23016       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
23017       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
23018     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
23019
23020   // Check RHS for vnot
23021   if (N1.getOpcode() == ISD::XOR &&
23022       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
23023       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
23024     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
23025
23026   return SDValue();
23027 }
23028
23029 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
23030                                 TargetLowering::DAGCombinerInfo &DCI,
23031                                 const X86Subtarget *Subtarget) {
23032   if (DCI.isBeforeLegalizeOps())
23033     return SDValue();
23034
23035   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
23036   if (R.getNode())
23037     return R;
23038
23039   SDValue N0 = N->getOperand(0);
23040   SDValue N1 = N->getOperand(1);
23041   EVT VT = N->getValueType(0);
23042
23043   // look for psign/blend
23044   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
23045     if (!Subtarget->hasSSSE3() ||
23046         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
23047       return SDValue();
23048
23049     // Canonicalize pandn to RHS
23050     if (N0.getOpcode() == X86ISD::ANDNP)
23051       std::swap(N0, N1);
23052     // or (and (m, y), (pandn m, x))
23053     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
23054       SDValue Mask = N1.getOperand(0);
23055       SDValue X    = N1.getOperand(1);
23056       SDValue Y;
23057       if (N0.getOperand(0) == Mask)
23058         Y = N0.getOperand(1);
23059       if (N0.getOperand(1) == Mask)
23060         Y = N0.getOperand(0);
23061
23062       // Check to see if the mask appeared in both the AND and ANDNP and
23063       if (!Y.getNode())
23064         return SDValue();
23065
23066       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
23067       // Look through mask bitcast.
23068       if (Mask.getOpcode() == ISD::BITCAST)
23069         Mask = Mask.getOperand(0);
23070       if (X.getOpcode() == ISD::BITCAST)
23071         X = X.getOperand(0);
23072       if (Y.getOpcode() == ISD::BITCAST)
23073         Y = Y.getOperand(0);
23074
23075       EVT MaskVT = Mask.getValueType();
23076
23077       // Validate that the Mask operand is a vector sra node.
23078       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
23079       // there is no psrai.b
23080       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
23081       unsigned SraAmt = ~0;
23082       if (Mask.getOpcode() == ISD::SRA) {
23083         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
23084           if (auto *AmtConst = AmtBV->getConstantSplatNode())
23085             SraAmt = AmtConst->getZExtValue();
23086       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
23087         SDValue SraC = Mask.getOperand(1);
23088         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
23089       }
23090       if ((SraAmt + 1) != EltBits)
23091         return SDValue();
23092
23093       SDLoc DL(N);
23094
23095       // Now we know we at least have a plendvb with the mask val.  See if
23096       // we can form a psignb/w/d.
23097       // psign = x.type == y.type == mask.type && y = sub(0, x);
23098       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
23099           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
23100           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
23101         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
23102                "Unsupported VT for PSIGN");
23103         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
23104         return DAG.getBitcast(VT, Mask);
23105       }
23106       // PBLENDVB only available on SSE 4.1
23107       if (!Subtarget->hasSSE41())
23108         return SDValue();
23109
23110       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
23111
23112       X = DAG.getBitcast(BlendVT, X);
23113       Y = DAG.getBitcast(BlendVT, Y);
23114       Mask = DAG.getBitcast(BlendVT, Mask);
23115       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
23116       return DAG.getBitcast(VT, Mask);
23117     }
23118   }
23119
23120   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
23121     return SDValue();
23122
23123   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
23124   MachineFunction &MF = DAG.getMachineFunction();
23125   bool OptForSize =
23126       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
23127
23128   // SHLD/SHRD instructions have lower register pressure, but on some
23129   // platforms they have higher latency than the equivalent
23130   // series of shifts/or that would otherwise be generated.
23131   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
23132   // have higher latencies and we are not optimizing for size.
23133   if (!OptForSize && Subtarget->isSHLDSlow())
23134     return SDValue();
23135
23136   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
23137     std::swap(N0, N1);
23138   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
23139     return SDValue();
23140   if (!N0.hasOneUse() || !N1.hasOneUse())
23141     return SDValue();
23142
23143   SDValue ShAmt0 = N0.getOperand(1);
23144   if (ShAmt0.getValueType() != MVT::i8)
23145     return SDValue();
23146   SDValue ShAmt1 = N1.getOperand(1);
23147   if (ShAmt1.getValueType() != MVT::i8)
23148     return SDValue();
23149   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
23150     ShAmt0 = ShAmt0.getOperand(0);
23151   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
23152     ShAmt1 = ShAmt1.getOperand(0);
23153
23154   SDLoc DL(N);
23155   unsigned Opc = X86ISD::SHLD;
23156   SDValue Op0 = N0.getOperand(0);
23157   SDValue Op1 = N1.getOperand(0);
23158   if (ShAmt0.getOpcode() == ISD::SUB) {
23159     Opc = X86ISD::SHRD;
23160     std::swap(Op0, Op1);
23161     std::swap(ShAmt0, ShAmt1);
23162   }
23163
23164   unsigned Bits = VT.getSizeInBits();
23165   if (ShAmt1.getOpcode() == ISD::SUB) {
23166     SDValue Sum = ShAmt1.getOperand(0);
23167     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
23168       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
23169       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
23170         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
23171       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
23172         return DAG.getNode(Opc, DL, VT,
23173                            Op0, Op1,
23174                            DAG.getNode(ISD::TRUNCATE, DL,
23175                                        MVT::i8, ShAmt0));
23176     }
23177   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
23178     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
23179     if (ShAmt0C &&
23180         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
23181       return DAG.getNode(Opc, DL, VT,
23182                          N0.getOperand(0), N1.getOperand(0),
23183                          DAG.getNode(ISD::TRUNCATE, DL,
23184                                        MVT::i8, ShAmt0));
23185   }
23186
23187   return SDValue();
23188 }
23189
23190 // Generate NEG and CMOV for integer abs.
23191 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
23192   EVT VT = N->getValueType(0);
23193
23194   // Since X86 does not have CMOV for 8-bit integer, we don't convert
23195   // 8-bit integer abs to NEG and CMOV.
23196   if (VT.isInteger() && VT.getSizeInBits() == 8)
23197     return SDValue();
23198
23199   SDValue N0 = N->getOperand(0);
23200   SDValue N1 = N->getOperand(1);
23201   SDLoc DL(N);
23202
23203   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
23204   // and change it to SUB and CMOV.
23205   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
23206       N0.getOpcode() == ISD::ADD &&
23207       N0.getOperand(1) == N1 &&
23208       N1.getOpcode() == ISD::SRA &&
23209       N1.getOperand(0) == N0.getOperand(0))
23210     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
23211       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
23212         // Generate SUB & CMOV.
23213         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
23214                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
23215
23216         SDValue Ops[] = { N0.getOperand(0), Neg,
23217                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
23218                           SDValue(Neg.getNode(), 1) };
23219         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
23220       }
23221   return SDValue();
23222 }
23223
23224 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
23225 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
23226                                  TargetLowering::DAGCombinerInfo &DCI,
23227                                  const X86Subtarget *Subtarget) {
23228   if (DCI.isBeforeLegalizeOps())
23229     return SDValue();
23230
23231   if (Subtarget->hasCMov()) {
23232     SDValue RV = performIntegerAbsCombine(N, DAG);
23233     if (RV.getNode())
23234       return RV;
23235   }
23236
23237   return SDValue();
23238 }
23239
23240 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
23241 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
23242                                   TargetLowering::DAGCombinerInfo &DCI,
23243                                   const X86Subtarget *Subtarget) {
23244   LoadSDNode *Ld = cast<LoadSDNode>(N);
23245   EVT RegVT = Ld->getValueType(0);
23246   EVT MemVT = Ld->getMemoryVT();
23247   SDLoc dl(Ld);
23248   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23249
23250   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
23251   // into two 16-byte operations.
23252   ISD::LoadExtType Ext = Ld->getExtensionType();
23253   unsigned Alignment = Ld->getAlignment();
23254   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
23255   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23256       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
23257     unsigned NumElems = RegVT.getVectorNumElements();
23258     if (NumElems < 2)
23259       return SDValue();
23260
23261     SDValue Ptr = Ld->getBasePtr();
23262     SDValue Increment = DAG.getConstant(16, dl, TLI.getPointerTy());
23263
23264     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
23265                                   NumElems/2);
23266     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23267                                 Ld->getPointerInfo(), Ld->isVolatile(),
23268                                 Ld->isNonTemporal(), Ld->isInvariant(),
23269                                 Alignment);
23270     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23271     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23272                                 Ld->getPointerInfo(), Ld->isVolatile(),
23273                                 Ld->isNonTemporal(), Ld->isInvariant(),
23274                                 std::min(16U, Alignment));
23275     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
23276                              Load1.getValue(1),
23277                              Load2.getValue(1));
23278
23279     SDValue NewVec = DAG.getUNDEF(RegVT);
23280     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
23281     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
23282     return DCI.CombineTo(N, NewVec, TF, true);
23283   }
23284
23285   return SDValue();
23286 }
23287
23288 /// PerformMLOADCombine - Resolve extending loads
23289 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
23290                                    TargetLowering::DAGCombinerInfo &DCI,
23291                                    const X86Subtarget *Subtarget) {
23292   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
23293   if (Mld->getExtensionType() != ISD::SEXTLOAD)
23294     return SDValue();
23295
23296   EVT VT = Mld->getValueType(0);
23297   unsigned NumElems = VT.getVectorNumElements();
23298   EVT LdVT = Mld->getMemoryVT();
23299   SDLoc dl(Mld);
23300
23301   assert(LdVT != VT && "Cannot extend to the same type");
23302   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
23303   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
23304   // From, To sizes and ElemCount must be pow of two
23305   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23306     "Unexpected size for extending masked load");
23307
23308   unsigned SizeRatio  = ToSz / FromSz;
23309   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
23310
23311   // Create a type on which we perform the shuffle
23312   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23313           LdVT.getScalarType(), NumElems*SizeRatio);
23314   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23315
23316   // Convert Src0 value
23317   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
23318   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
23319     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23320     for (unsigned i = 0; i != NumElems; ++i)
23321       ShuffleVec[i] = i * SizeRatio;
23322
23323     // Can't shuffle using an illegal type.
23324     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23325             && "WideVecVT should be legal");
23326     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
23327                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
23328   }
23329   // Prepare the new mask
23330   SDValue NewMask;
23331   SDValue Mask = Mld->getMask();
23332   if (Mask.getValueType() == VT) {
23333     // Mask and original value have the same type
23334     NewMask = DAG.getBitcast(WideVecVT, Mask);
23335     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23336     for (unsigned i = 0; i != NumElems; ++i)
23337       ShuffleVec[i] = i * SizeRatio;
23338     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23339       ShuffleVec[i] = NumElems*SizeRatio;
23340     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23341                                    DAG.getConstant(0, dl, WideVecVT),
23342                                    &ShuffleVec[0]);
23343   }
23344   else {
23345     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23346     unsigned WidenNumElts = NumElems*SizeRatio;
23347     unsigned MaskNumElts = VT.getVectorNumElements();
23348     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23349                                      WidenNumElts);
23350
23351     unsigned NumConcat = WidenNumElts / MaskNumElts;
23352     SmallVector<SDValue, 16> Ops(NumConcat);
23353     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23354     Ops[0] = Mask;
23355     for (unsigned i = 1; i != NumConcat; ++i)
23356       Ops[i] = ZeroVal;
23357
23358     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23359   }
23360
23361   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
23362                                      Mld->getBasePtr(), NewMask, WideSrc0,
23363                                      Mld->getMemoryVT(), Mld->getMemOperand(),
23364                                      ISD::NON_EXTLOAD);
23365   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
23366   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
23367
23368 }
23369 /// PerformMSTORECombine - Resolve truncating stores
23370 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
23371                                     const X86Subtarget *Subtarget) {
23372   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
23373   if (!Mst->isTruncatingStore())
23374     return SDValue();
23375
23376   EVT VT = Mst->getValue().getValueType();
23377   unsigned NumElems = VT.getVectorNumElements();
23378   EVT StVT = Mst->getMemoryVT();
23379   SDLoc dl(Mst);
23380
23381   assert(StVT != VT && "Cannot truncate to the same type");
23382   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23383   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23384
23385   // From, To sizes and ElemCount must be pow of two
23386   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23387     "Unexpected size for truncating masked store");
23388   // We are going to use the original vector elt for storing.
23389   // Accumulated smaller vector elements must be a multiple of the store size.
23390   assert (((NumElems * FromSz) % ToSz) == 0 &&
23391           "Unexpected ratio for truncating masked store");
23392
23393   unsigned SizeRatio  = FromSz / ToSz;
23394   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23395
23396   // Create a type on which we perform the shuffle
23397   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23398           StVT.getScalarType(), NumElems*SizeRatio);
23399
23400   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23401
23402   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
23403   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23404   for (unsigned i = 0; i != NumElems; ++i)
23405     ShuffleVec[i] = i * SizeRatio;
23406
23407   // Can't shuffle using an illegal type.
23408   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23409           && "WideVecVT should be legal");
23410
23411   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23412                                         DAG.getUNDEF(WideVecVT),
23413                                         &ShuffleVec[0]);
23414
23415   SDValue NewMask;
23416   SDValue Mask = Mst->getMask();
23417   if (Mask.getValueType() == VT) {
23418     // Mask and original value have the same type
23419     NewMask = DAG.getBitcast(WideVecVT, Mask);
23420     for (unsigned i = 0; i != NumElems; ++i)
23421       ShuffleVec[i] = i * SizeRatio;
23422     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23423       ShuffleVec[i] = NumElems*SizeRatio;
23424     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23425                                    DAG.getConstant(0, dl, WideVecVT),
23426                                    &ShuffleVec[0]);
23427   }
23428   else {
23429     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23430     unsigned WidenNumElts = NumElems*SizeRatio;
23431     unsigned MaskNumElts = VT.getVectorNumElements();
23432     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23433                                      WidenNumElts);
23434
23435     unsigned NumConcat = WidenNumElts / MaskNumElts;
23436     SmallVector<SDValue, 16> Ops(NumConcat);
23437     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23438     Ops[0] = Mask;
23439     for (unsigned i = 1; i != NumConcat; ++i)
23440       Ops[i] = ZeroVal;
23441
23442     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23443   }
23444
23445   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
23446                             NewMask, StVT, Mst->getMemOperand(), false);
23447 }
23448 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
23449 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
23450                                    const X86Subtarget *Subtarget) {
23451   StoreSDNode *St = cast<StoreSDNode>(N);
23452   EVT VT = St->getValue().getValueType();
23453   EVT StVT = St->getMemoryVT();
23454   SDLoc dl(St);
23455   SDValue StoredVal = St->getOperand(1);
23456   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23457
23458   // If we are saving a concatenation of two XMM registers and 32-byte stores
23459   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
23460   unsigned Alignment = St->getAlignment();
23461   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
23462   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23463       StVT == VT && !IsAligned) {
23464     unsigned NumElems = VT.getVectorNumElements();
23465     if (NumElems < 2)
23466       return SDValue();
23467
23468     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
23469     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
23470
23471     SDValue Stride = DAG.getConstant(16, dl, TLI.getPointerTy());
23472     SDValue Ptr0 = St->getBasePtr();
23473     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
23474
23475     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
23476                                 St->getPointerInfo(), St->isVolatile(),
23477                                 St->isNonTemporal(), Alignment);
23478     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
23479                                 St->getPointerInfo(), St->isVolatile(),
23480                                 St->isNonTemporal(),
23481                                 std::min(16U, Alignment));
23482     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
23483   }
23484
23485   // Optimize trunc store (of multiple scalars) to shuffle and store.
23486   // First, pack all of the elements in one place. Next, store to memory
23487   // in fewer chunks.
23488   if (St->isTruncatingStore() && VT.isVector()) {
23489     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23490     unsigned NumElems = VT.getVectorNumElements();
23491     assert(StVT != VT && "Cannot truncate to the same type");
23492     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23493     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23494
23495     // From, To sizes and ElemCount must be pow of two
23496     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
23497     // We are going to use the original vector elt for storing.
23498     // Accumulated smaller vector elements must be a multiple of the store size.
23499     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
23500
23501     unsigned SizeRatio  = FromSz / ToSz;
23502
23503     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23504
23505     // Create a type on which we perform the shuffle
23506     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23507             StVT.getScalarType(), NumElems*SizeRatio);
23508
23509     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23510
23511     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
23512     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
23513     for (unsigned i = 0; i != NumElems; ++i)
23514       ShuffleVec[i] = i * SizeRatio;
23515
23516     // Can't shuffle using an illegal type.
23517     if (!TLI.isTypeLegal(WideVecVT))
23518       return SDValue();
23519
23520     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23521                                          DAG.getUNDEF(WideVecVT),
23522                                          &ShuffleVec[0]);
23523     // At this point all of the data is stored at the bottom of the
23524     // register. We now need to save it to mem.
23525
23526     // Find the largest store unit
23527     MVT StoreType = MVT::i8;
23528     for (MVT Tp : MVT::integer_valuetypes()) {
23529       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
23530         StoreType = Tp;
23531     }
23532
23533     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
23534     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
23535         (64 <= NumElems * ToSz))
23536       StoreType = MVT::f64;
23537
23538     // Bitcast the original vector into a vector of store-size units
23539     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
23540             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
23541     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
23542     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
23543     SmallVector<SDValue, 8> Chains;
23544     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8, dl,
23545                                         TLI.getPointerTy());
23546     SDValue Ptr = St->getBasePtr();
23547
23548     // Perform one or more big stores into memory.
23549     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
23550       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
23551                                    StoreType, ShuffWide,
23552                                    DAG.getIntPtrConstant(i, dl));
23553       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
23554                                 St->getPointerInfo(), St->isVolatile(),
23555                                 St->isNonTemporal(), St->getAlignment());
23556       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23557       Chains.push_back(Ch);
23558     }
23559
23560     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
23561   }
23562
23563   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
23564   // the FP state in cases where an emms may be missing.
23565   // A preferable solution to the general problem is to figure out the right
23566   // places to insert EMMS.  This qualifies as a quick hack.
23567
23568   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
23569   if (VT.getSizeInBits() != 64)
23570     return SDValue();
23571
23572   const Function *F = DAG.getMachineFunction().getFunction();
23573   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
23574   bool F64IsLegal =
23575       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
23576   if ((VT.isVector() ||
23577        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
23578       isa<LoadSDNode>(St->getValue()) &&
23579       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
23580       St->getChain().hasOneUse() && !St->isVolatile()) {
23581     SDNode* LdVal = St->getValue().getNode();
23582     LoadSDNode *Ld = nullptr;
23583     int TokenFactorIndex = -1;
23584     SmallVector<SDValue, 8> Ops;
23585     SDNode* ChainVal = St->getChain().getNode();
23586     // Must be a store of a load.  We currently handle two cases:  the load
23587     // is a direct child, and it's under an intervening TokenFactor.  It is
23588     // possible to dig deeper under nested TokenFactors.
23589     if (ChainVal == LdVal)
23590       Ld = cast<LoadSDNode>(St->getChain());
23591     else if (St->getValue().hasOneUse() &&
23592              ChainVal->getOpcode() == ISD::TokenFactor) {
23593       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
23594         if (ChainVal->getOperand(i).getNode() == LdVal) {
23595           TokenFactorIndex = i;
23596           Ld = cast<LoadSDNode>(St->getValue());
23597         } else
23598           Ops.push_back(ChainVal->getOperand(i));
23599       }
23600     }
23601
23602     if (!Ld || !ISD::isNormalLoad(Ld))
23603       return SDValue();
23604
23605     // If this is not the MMX case, i.e. we are just turning i64 load/store
23606     // into f64 load/store, avoid the transformation if there are multiple
23607     // uses of the loaded value.
23608     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
23609       return SDValue();
23610
23611     SDLoc LdDL(Ld);
23612     SDLoc StDL(N);
23613     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
23614     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
23615     // pair instead.
23616     if (Subtarget->is64Bit() || F64IsLegal) {
23617       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
23618       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
23619                                   Ld->getPointerInfo(), Ld->isVolatile(),
23620                                   Ld->isNonTemporal(), Ld->isInvariant(),
23621                                   Ld->getAlignment());
23622       SDValue NewChain = NewLd.getValue(1);
23623       if (TokenFactorIndex != -1) {
23624         Ops.push_back(NewChain);
23625         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23626       }
23627       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
23628                           St->getPointerInfo(),
23629                           St->isVolatile(), St->isNonTemporal(),
23630                           St->getAlignment());
23631     }
23632
23633     // Otherwise, lower to two pairs of 32-bit loads / stores.
23634     SDValue LoAddr = Ld->getBasePtr();
23635     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
23636                                  DAG.getConstant(4, LdDL, MVT::i32));
23637
23638     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
23639                                Ld->getPointerInfo(),
23640                                Ld->isVolatile(), Ld->isNonTemporal(),
23641                                Ld->isInvariant(), Ld->getAlignment());
23642     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
23643                                Ld->getPointerInfo().getWithOffset(4),
23644                                Ld->isVolatile(), Ld->isNonTemporal(),
23645                                Ld->isInvariant(),
23646                                MinAlign(Ld->getAlignment(), 4));
23647
23648     SDValue NewChain = LoLd.getValue(1);
23649     if (TokenFactorIndex != -1) {
23650       Ops.push_back(LoLd);
23651       Ops.push_back(HiLd);
23652       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23653     }
23654
23655     LoAddr = St->getBasePtr();
23656     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
23657                          DAG.getConstant(4, StDL, MVT::i32));
23658
23659     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
23660                                 St->getPointerInfo(),
23661                                 St->isVolatile(), St->isNonTemporal(),
23662                                 St->getAlignment());
23663     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
23664                                 St->getPointerInfo().getWithOffset(4),
23665                                 St->isVolatile(),
23666                                 St->isNonTemporal(),
23667                                 MinAlign(St->getAlignment(), 4));
23668     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
23669   }
23670
23671   // This is similar to the above case, but here we handle a scalar 64-bit
23672   // integer store that is extracted from a vector on a 32-bit target.
23673   // If we have SSE2, then we can treat it like a floating-point double
23674   // to get past legalization. The execution dependencies fixup pass will
23675   // choose the optimal machine instruction for the store if this really is
23676   // an integer or v2f32 rather than an f64.
23677   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
23678       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
23679     SDValue OldExtract = St->getOperand(1);
23680     SDValue ExtOp0 = OldExtract.getOperand(0);
23681     unsigned VecSize = ExtOp0.getValueSizeInBits();
23682     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
23683     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
23684     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
23685                                      BitCast, OldExtract.getOperand(1));
23686     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
23687                         St->getPointerInfo(), St->isVolatile(),
23688                         St->isNonTemporal(), St->getAlignment());
23689   }
23690
23691   return SDValue();
23692 }
23693
23694 /// Return 'true' if this vector operation is "horizontal"
23695 /// and return the operands for the horizontal operation in LHS and RHS.  A
23696 /// horizontal operation performs the binary operation on successive elements
23697 /// of its first operand, then on successive elements of its second operand,
23698 /// returning the resulting values in a vector.  For example, if
23699 ///   A = < float a0, float a1, float a2, float a3 >
23700 /// and
23701 ///   B = < float b0, float b1, float b2, float b3 >
23702 /// then the result of doing a horizontal operation on A and B is
23703 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
23704 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
23705 /// A horizontal-op B, for some already available A and B, and if so then LHS is
23706 /// set to A, RHS to B, and the routine returns 'true'.
23707 /// Note that the binary operation should have the property that if one of the
23708 /// operands is UNDEF then the result is UNDEF.
23709 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
23710   // Look for the following pattern: if
23711   //   A = < float a0, float a1, float a2, float a3 >
23712   //   B = < float b0, float b1, float b2, float b3 >
23713   // and
23714   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
23715   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
23716   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
23717   // which is A horizontal-op B.
23718
23719   // At least one of the operands should be a vector shuffle.
23720   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
23721       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
23722     return false;
23723
23724   MVT VT = LHS.getSimpleValueType();
23725
23726   assert((VT.is128BitVector() || VT.is256BitVector()) &&
23727          "Unsupported vector type for horizontal add/sub");
23728
23729   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
23730   // operate independently on 128-bit lanes.
23731   unsigned NumElts = VT.getVectorNumElements();
23732   unsigned NumLanes = VT.getSizeInBits()/128;
23733   unsigned NumLaneElts = NumElts / NumLanes;
23734   assert((NumLaneElts % 2 == 0) &&
23735          "Vector type should have an even number of elements in each lane");
23736   unsigned HalfLaneElts = NumLaneElts/2;
23737
23738   // View LHS in the form
23739   //   LHS = VECTOR_SHUFFLE A, B, LMask
23740   // If LHS is not a shuffle then pretend it is the shuffle
23741   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
23742   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
23743   // type VT.
23744   SDValue A, B;
23745   SmallVector<int, 16> LMask(NumElts);
23746   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23747     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
23748       A = LHS.getOperand(0);
23749     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
23750       B = LHS.getOperand(1);
23751     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
23752     std::copy(Mask.begin(), Mask.end(), LMask.begin());
23753   } else {
23754     if (LHS.getOpcode() != ISD::UNDEF)
23755       A = LHS;
23756     for (unsigned i = 0; i != NumElts; ++i)
23757       LMask[i] = i;
23758   }
23759
23760   // Likewise, view RHS in the form
23761   //   RHS = VECTOR_SHUFFLE C, D, RMask
23762   SDValue C, D;
23763   SmallVector<int, 16> RMask(NumElts);
23764   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23765     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
23766       C = RHS.getOperand(0);
23767     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
23768       D = RHS.getOperand(1);
23769     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
23770     std::copy(Mask.begin(), Mask.end(), RMask.begin());
23771   } else {
23772     if (RHS.getOpcode() != ISD::UNDEF)
23773       C = RHS;
23774     for (unsigned i = 0; i != NumElts; ++i)
23775       RMask[i] = i;
23776   }
23777
23778   // Check that the shuffles are both shuffling the same vectors.
23779   if (!(A == C && B == D) && !(A == D && B == C))
23780     return false;
23781
23782   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
23783   if (!A.getNode() && !B.getNode())
23784     return false;
23785
23786   // If A and B occur in reverse order in RHS, then "swap" them (which means
23787   // rewriting the mask).
23788   if (A != C)
23789     ShuffleVectorSDNode::commuteMask(RMask);
23790
23791   // At this point LHS and RHS are equivalent to
23792   //   LHS = VECTOR_SHUFFLE A, B, LMask
23793   //   RHS = VECTOR_SHUFFLE A, B, RMask
23794   // Check that the masks correspond to performing a horizontal operation.
23795   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
23796     for (unsigned i = 0; i != NumLaneElts; ++i) {
23797       int LIdx = LMask[i+l], RIdx = RMask[i+l];
23798
23799       // Ignore any UNDEF components.
23800       if (LIdx < 0 || RIdx < 0 ||
23801           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
23802           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
23803         continue;
23804
23805       // Check that successive elements are being operated on.  If not, this is
23806       // not a horizontal operation.
23807       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
23808       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
23809       if (!(LIdx == Index && RIdx == Index + 1) &&
23810           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
23811         return false;
23812     }
23813   }
23814
23815   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
23816   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
23817   return true;
23818 }
23819
23820 /// Do target-specific dag combines on floating point adds.
23821 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
23822                                   const X86Subtarget *Subtarget) {
23823   EVT VT = N->getValueType(0);
23824   SDValue LHS = N->getOperand(0);
23825   SDValue RHS = N->getOperand(1);
23826
23827   // Try to synthesize horizontal adds from adds of shuffles.
23828   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23829        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23830       isHorizontalBinOp(LHS, RHS, true))
23831     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
23832   return SDValue();
23833 }
23834
23835 /// Do target-specific dag combines on floating point subs.
23836 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
23837                                   const X86Subtarget *Subtarget) {
23838   EVT VT = N->getValueType(0);
23839   SDValue LHS = N->getOperand(0);
23840   SDValue RHS = N->getOperand(1);
23841
23842   // Try to synthesize horizontal subs from subs of shuffles.
23843   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23844        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23845       isHorizontalBinOp(LHS, RHS, false))
23846     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
23847   return SDValue();
23848 }
23849
23850 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
23851 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
23852   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
23853
23854   // F[X]OR(0.0, x) -> x
23855   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23856     if (C->getValueAPF().isPosZero())
23857       return N->getOperand(1);
23858
23859   // F[X]OR(x, 0.0) -> x
23860   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23861     if (C->getValueAPF().isPosZero())
23862       return N->getOperand(0);
23863   return SDValue();
23864 }
23865
23866 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
23867 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
23868   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
23869
23870   // Only perform optimizations if UnsafeMath is used.
23871   if (!DAG.getTarget().Options.UnsafeFPMath)
23872     return SDValue();
23873
23874   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
23875   // into FMINC and FMAXC, which are Commutative operations.
23876   unsigned NewOp = 0;
23877   switch (N->getOpcode()) {
23878     default: llvm_unreachable("unknown opcode");
23879     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
23880     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
23881   }
23882
23883   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
23884                      N->getOperand(0), N->getOperand(1));
23885 }
23886
23887 /// Do target-specific dag combines on X86ISD::FAND nodes.
23888 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
23889   // FAND(0.0, x) -> 0.0
23890   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23891     if (C->getValueAPF().isPosZero())
23892       return N->getOperand(0);
23893
23894   // FAND(x, 0.0) -> 0.0
23895   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23896     if (C->getValueAPF().isPosZero())
23897       return N->getOperand(1);
23898
23899   return SDValue();
23900 }
23901
23902 /// Do target-specific dag combines on X86ISD::FANDN nodes
23903 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
23904   // FANDN(0.0, x) -> x
23905   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23906     if (C->getValueAPF().isPosZero())
23907       return N->getOperand(1);
23908
23909   // FANDN(x, 0.0) -> 0.0
23910   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23911     if (C->getValueAPF().isPosZero())
23912       return N->getOperand(1);
23913
23914   return SDValue();
23915 }
23916
23917 static SDValue PerformBTCombine(SDNode *N,
23918                                 SelectionDAG &DAG,
23919                                 TargetLowering::DAGCombinerInfo &DCI) {
23920   // BT ignores high bits in the bit index operand.
23921   SDValue Op1 = N->getOperand(1);
23922   if (Op1.hasOneUse()) {
23923     unsigned BitWidth = Op1.getValueSizeInBits();
23924     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
23925     APInt KnownZero, KnownOne;
23926     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
23927                                           !DCI.isBeforeLegalizeOps());
23928     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23929     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
23930         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
23931       DCI.CommitTargetLoweringOpt(TLO);
23932   }
23933   return SDValue();
23934 }
23935
23936 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
23937   SDValue Op = N->getOperand(0);
23938   if (Op.getOpcode() == ISD::BITCAST)
23939     Op = Op.getOperand(0);
23940   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
23941   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
23942       VT.getVectorElementType().getSizeInBits() ==
23943       OpVT.getVectorElementType().getSizeInBits()) {
23944     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
23945   }
23946   return SDValue();
23947 }
23948
23949 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
23950                                                const X86Subtarget *Subtarget) {
23951   EVT VT = N->getValueType(0);
23952   if (!VT.isVector())
23953     return SDValue();
23954
23955   SDValue N0 = N->getOperand(0);
23956   SDValue N1 = N->getOperand(1);
23957   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
23958   SDLoc dl(N);
23959
23960   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
23961   // both SSE and AVX2 since there is no sign-extended shift right
23962   // operation on a vector with 64-bit elements.
23963   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
23964   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
23965   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
23966       N0.getOpcode() == ISD::SIGN_EXTEND)) {
23967     SDValue N00 = N0.getOperand(0);
23968
23969     // EXTLOAD has a better solution on AVX2,
23970     // it may be replaced with X86ISD::VSEXT node.
23971     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
23972       if (!ISD::isNormalLoad(N00.getNode()))
23973         return SDValue();
23974
23975     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
23976         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
23977                                   N00, N1);
23978       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
23979     }
23980   }
23981   return SDValue();
23982 }
23983
23984 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
23985                                   TargetLowering::DAGCombinerInfo &DCI,
23986                                   const X86Subtarget *Subtarget) {
23987   SDValue N0 = N->getOperand(0);
23988   EVT VT = N->getValueType(0);
23989   EVT SVT = VT.getScalarType();
23990   EVT InVT = N0->getValueType(0);
23991   EVT InSVT = InVT.getScalarType();
23992   SDLoc DL(N);
23993
23994   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
23995   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
23996   // This exposes the sext to the sdivrem lowering, so that it directly extends
23997   // from AH (which we otherwise need to do contortions to access).
23998   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
23999       InVT == MVT::i8 && VT == MVT::i32) {
24000     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
24001     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
24002                             N0.getOperand(0), N0.getOperand(1));
24003     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
24004     return R.getValue(1);
24005   }
24006
24007   if (!DCI.isBeforeLegalizeOps()) {
24008     if (N0.getValueType() == MVT::i1) {
24009       SDValue Zero = DAG.getConstant(0, DL, VT);
24010       SDValue AllOnes =
24011         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
24012       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
24013     }
24014     return SDValue();
24015   }
24016
24017   if (VT.isVector()) {
24018     auto ExtendToVec128 = [&DAG](SDLoc DL, SDValue N) {
24019       EVT InVT = N->getValueType(0);
24020       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
24021                                    128 / InVT.getScalarSizeInBits());
24022       SmallVector<SDValue, 8> Opnds(128 / InVT.getSizeInBits(),
24023                                     DAG.getUNDEF(InVT));
24024       Opnds[0] = N;
24025       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
24026     };
24027
24028     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
24029     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
24030     if (VT.getSizeInBits() == 128 &&
24031         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24032         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24033       SDValue ExOp = ExtendToVec128(DL, N0);
24034       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
24035     }
24036
24037     // On pre-AVX2 targets, split into 128-bit nodes of
24038     // ISD::SIGN_EXTEND_VECTOR_INREG.
24039     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
24040         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24041         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24042       unsigned NumVecs = VT.getSizeInBits() / 128;
24043       unsigned NumSubElts = 128 / SVT.getSizeInBits();
24044       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
24045       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
24046
24047       SmallVector<SDValue, 8> Opnds;
24048       for (unsigned i = 0, Offset = 0; i != NumVecs;
24049            ++i, Offset += NumSubElts) {
24050         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
24051                                      DAG.getIntPtrConstant(Offset, DL));
24052         SrcVec = ExtendToVec128(DL, SrcVec);
24053         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
24054         Opnds.push_back(SrcVec);
24055       }
24056       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
24057     }
24058   }
24059
24060   if (!Subtarget->hasFp256())
24061     return SDValue();
24062
24063   if (VT.isVector() && VT.getSizeInBits() == 256) {
24064     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
24065     if (R.getNode())
24066       return R;
24067   }
24068
24069   return SDValue();
24070 }
24071
24072 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
24073                                  const X86Subtarget* Subtarget) {
24074   SDLoc dl(N);
24075   EVT VT = N->getValueType(0);
24076
24077   // Let legalize expand this if it isn't a legal type yet.
24078   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
24079     return SDValue();
24080
24081   EVT ScalarVT = VT.getScalarType();
24082   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
24083       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
24084     return SDValue();
24085
24086   SDValue A = N->getOperand(0);
24087   SDValue B = N->getOperand(1);
24088   SDValue C = N->getOperand(2);
24089
24090   bool NegA = (A.getOpcode() == ISD::FNEG);
24091   bool NegB = (B.getOpcode() == ISD::FNEG);
24092   bool NegC = (C.getOpcode() == ISD::FNEG);
24093
24094   // Negative multiplication when NegA xor NegB
24095   bool NegMul = (NegA != NegB);
24096   if (NegA)
24097     A = A.getOperand(0);
24098   if (NegB)
24099     B = B.getOperand(0);
24100   if (NegC)
24101     C = C.getOperand(0);
24102
24103   unsigned Opcode;
24104   if (!NegMul)
24105     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
24106   else
24107     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
24108
24109   return DAG.getNode(Opcode, dl, VT, A, B, C);
24110 }
24111
24112 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
24113                                   TargetLowering::DAGCombinerInfo &DCI,
24114                                   const X86Subtarget *Subtarget) {
24115   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
24116   //           (and (i32 x86isd::setcc_carry), 1)
24117   // This eliminates the zext. This transformation is necessary because
24118   // ISD::SETCC is always legalized to i8.
24119   SDLoc dl(N);
24120   SDValue N0 = N->getOperand(0);
24121   EVT VT = N->getValueType(0);
24122
24123   if (N0.getOpcode() == ISD::AND &&
24124       N0.hasOneUse() &&
24125       N0.getOperand(0).hasOneUse()) {
24126     SDValue N00 = N0.getOperand(0);
24127     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24128       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24129       if (!C || C->getZExtValue() != 1)
24130         return SDValue();
24131       return DAG.getNode(ISD::AND, dl, VT,
24132                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24133                                      N00.getOperand(0), N00.getOperand(1)),
24134                          DAG.getConstant(1, dl, VT));
24135     }
24136   }
24137
24138   if (N0.getOpcode() == ISD::TRUNCATE &&
24139       N0.hasOneUse() &&
24140       N0.getOperand(0).hasOneUse()) {
24141     SDValue N00 = N0.getOperand(0);
24142     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24143       return DAG.getNode(ISD::AND, dl, VT,
24144                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24145                                      N00.getOperand(0), N00.getOperand(1)),
24146                          DAG.getConstant(1, dl, VT));
24147     }
24148   }
24149   if (VT.is256BitVector()) {
24150     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
24151     if (R.getNode())
24152       return R;
24153   }
24154
24155   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
24156   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
24157   // This exposes the zext to the udivrem lowering, so that it directly extends
24158   // from AH (which we otherwise need to do contortions to access).
24159   if (N0.getOpcode() == ISD::UDIVREM &&
24160       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
24161       (VT == MVT::i32 || VT == MVT::i64)) {
24162     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
24163     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
24164                             N0.getOperand(0), N0.getOperand(1));
24165     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
24166     return R.getValue(1);
24167   }
24168
24169   return SDValue();
24170 }
24171
24172 // Optimize x == -y --> x+y == 0
24173 //          x != -y --> x+y != 0
24174 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
24175                                       const X86Subtarget* Subtarget) {
24176   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
24177   SDValue LHS = N->getOperand(0);
24178   SDValue RHS = N->getOperand(1);
24179   EVT VT = N->getValueType(0);
24180   SDLoc DL(N);
24181
24182   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
24183     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
24184       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
24185         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
24186                                    LHS.getOperand(1));
24187         return DAG.getSetCC(DL, N->getValueType(0), addV,
24188                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24189       }
24190   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
24191     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
24192       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
24193         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
24194                                    RHS.getOperand(1));
24195         return DAG.getSetCC(DL, N->getValueType(0), addV,
24196                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24197       }
24198
24199   if (VT.getScalarType() == MVT::i1 &&
24200       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
24201     bool IsSEXT0 =
24202         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24203         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24204     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24205
24206     if (!IsSEXT0 || !IsVZero1) {
24207       // Swap the operands and update the condition code.
24208       std::swap(LHS, RHS);
24209       CC = ISD::getSetCCSwappedOperands(CC);
24210
24211       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24212                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24213       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24214     }
24215
24216     if (IsSEXT0 && IsVZero1) {
24217       assert(VT == LHS.getOperand(0).getValueType() &&
24218              "Uexpected operand type");
24219       if (CC == ISD::SETGT)
24220         return DAG.getConstant(0, DL, VT);
24221       if (CC == ISD::SETLE)
24222         return DAG.getConstant(1, DL, VT);
24223       if (CC == ISD::SETEQ || CC == ISD::SETGE)
24224         return DAG.getNOT(DL, LHS.getOperand(0), VT);
24225
24226       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
24227              "Unexpected condition code!");
24228       return LHS.getOperand(0);
24229     }
24230   }
24231
24232   return SDValue();
24233 }
24234
24235 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
24236                                          SelectionDAG &DAG) {
24237   SDLoc dl(Load);
24238   MVT VT = Load->getSimpleValueType(0);
24239   MVT EVT = VT.getVectorElementType();
24240   SDValue Addr = Load->getOperand(1);
24241   SDValue NewAddr = DAG.getNode(
24242       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
24243       DAG.getConstant(Index * EVT.getStoreSize(), dl,
24244                       Addr.getSimpleValueType()));
24245
24246   SDValue NewLoad =
24247       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
24248                   DAG.getMachineFunction().getMachineMemOperand(
24249                       Load->getMemOperand(), 0, EVT.getStoreSize()));
24250   return NewLoad;
24251 }
24252
24253 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
24254                                       const X86Subtarget *Subtarget) {
24255   SDLoc dl(N);
24256   MVT VT = N->getOperand(1)->getSimpleValueType(0);
24257   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
24258          "X86insertps is only defined for v4x32");
24259
24260   SDValue Ld = N->getOperand(1);
24261   if (MayFoldLoad(Ld)) {
24262     // Extract the countS bits from the immediate so we can get the proper
24263     // address when narrowing the vector load to a specific element.
24264     // When the second source op is a memory address, insertps doesn't use
24265     // countS and just gets an f32 from that address.
24266     unsigned DestIndex =
24267         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
24268
24269     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
24270
24271     // Create this as a scalar to vector to match the instruction pattern.
24272     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
24273     // countS bits are ignored when loading from memory on insertps, which
24274     // means we don't need to explicitly set them to 0.
24275     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
24276                        LoadScalarToVector, N->getOperand(2));
24277   }
24278   return SDValue();
24279 }
24280
24281 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
24282   SDValue V0 = N->getOperand(0);
24283   SDValue V1 = N->getOperand(1);
24284   SDLoc DL(N);
24285   EVT VT = N->getValueType(0);
24286
24287   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
24288   // operands and changing the mask to 1. This saves us a bunch of
24289   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
24290   // x86InstrInfo knows how to commute this back after instruction selection
24291   // if it would help register allocation.
24292
24293   // TODO: If optimizing for size or a processor that doesn't suffer from
24294   // partial register update stalls, this should be transformed into a MOVSD
24295   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
24296
24297   if (VT == MVT::v2f64)
24298     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
24299       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
24300         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
24301         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
24302       }
24303
24304   return SDValue();
24305 }
24306
24307 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
24308 // as "sbb reg,reg", since it can be extended without zext and produces
24309 // an all-ones bit which is more useful than 0/1 in some cases.
24310 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
24311                                MVT VT) {
24312   if (VT == MVT::i8)
24313     return DAG.getNode(ISD::AND, DL, VT,
24314                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24315                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
24316                                    EFLAGS),
24317                        DAG.getConstant(1, DL, VT));
24318   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
24319   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
24320                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24321                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
24322                                  EFLAGS));
24323 }
24324
24325 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
24326 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
24327                                    TargetLowering::DAGCombinerInfo &DCI,
24328                                    const X86Subtarget *Subtarget) {
24329   SDLoc DL(N);
24330   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
24331   SDValue EFLAGS = N->getOperand(1);
24332
24333   if (CC == X86::COND_A) {
24334     // Try to convert COND_A into COND_B in an attempt to facilitate
24335     // materializing "setb reg".
24336     //
24337     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
24338     // cannot take an immediate as its first operand.
24339     //
24340     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
24341         EFLAGS.getValueType().isInteger() &&
24342         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
24343       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
24344                                    EFLAGS.getNode()->getVTList(),
24345                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
24346       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
24347       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
24348     }
24349   }
24350
24351   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
24352   // a zext and produces an all-ones bit which is more useful than 0/1 in some
24353   // cases.
24354   if (CC == X86::COND_B)
24355     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
24356
24357   SDValue Flags;
24358
24359   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24360   if (Flags.getNode()) {
24361     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24362     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
24363   }
24364
24365   return SDValue();
24366 }
24367
24368 // Optimize branch condition evaluation.
24369 //
24370 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
24371                                     TargetLowering::DAGCombinerInfo &DCI,
24372                                     const X86Subtarget *Subtarget) {
24373   SDLoc DL(N);
24374   SDValue Chain = N->getOperand(0);
24375   SDValue Dest = N->getOperand(1);
24376   SDValue EFLAGS = N->getOperand(3);
24377   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
24378
24379   SDValue Flags;
24380
24381   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24382   if (Flags.getNode()) {
24383     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24384     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
24385                        Flags);
24386   }
24387
24388   return SDValue();
24389 }
24390
24391 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
24392                                                          SelectionDAG &DAG) {
24393   // Take advantage of vector comparisons producing 0 or -1 in each lane to
24394   // optimize away operation when it's from a constant.
24395   //
24396   // The general transformation is:
24397   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
24398   //       AND(VECTOR_CMP(x,y), constant2)
24399   //    constant2 = UNARYOP(constant)
24400
24401   // Early exit if this isn't a vector operation, the operand of the
24402   // unary operation isn't a bitwise AND, or if the sizes of the operations
24403   // aren't the same.
24404   EVT VT = N->getValueType(0);
24405   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
24406       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
24407       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
24408     return SDValue();
24409
24410   // Now check that the other operand of the AND is a constant. We could
24411   // make the transformation for non-constant splats as well, but it's unclear
24412   // that would be a benefit as it would not eliminate any operations, just
24413   // perform one more step in scalar code before moving to the vector unit.
24414   if (BuildVectorSDNode *BV =
24415           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
24416     // Bail out if the vector isn't a constant.
24417     if (!BV->isConstant())
24418       return SDValue();
24419
24420     // Everything checks out. Build up the new and improved node.
24421     SDLoc DL(N);
24422     EVT IntVT = BV->getValueType(0);
24423     // Create a new constant of the appropriate type for the transformed
24424     // DAG.
24425     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
24426     // The AND node needs bitcasts to/from an integer vector type around it.
24427     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
24428     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
24429                                  N->getOperand(0)->getOperand(0), MaskConst);
24430     SDValue Res = DAG.getBitcast(VT, NewAnd);
24431     return Res;
24432   }
24433
24434   return SDValue();
24435 }
24436
24437 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
24438                                         const X86Subtarget *Subtarget) {
24439   // First try to optimize away the conversion entirely when it's
24440   // conditionally from a constant. Vectors only.
24441   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
24442   if (Res != SDValue())
24443     return Res;
24444
24445   // Now move on to more general possibilities.
24446   SDValue Op0 = N->getOperand(0);
24447   EVT InVT = Op0->getValueType(0);
24448
24449   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
24450   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
24451     SDLoc dl(N);
24452     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
24453     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
24454     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
24455   }
24456
24457   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
24458   // a 32-bit target where SSE doesn't support i64->FP operations.
24459   if (Op0.getOpcode() == ISD::LOAD) {
24460     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
24461     EVT VT = Ld->getValueType(0);
24462
24463     // This transformation is not supported if the result type is f16
24464     if (N->getValueType(0) == MVT::f16)
24465       return SDValue();
24466
24467     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
24468         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
24469         !Subtarget->is64Bit() && VT == MVT::i64) {
24470       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
24471           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
24472       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
24473       return FILDChain;
24474     }
24475   }
24476   return SDValue();
24477 }
24478
24479 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
24480 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
24481                                  X86TargetLowering::DAGCombinerInfo &DCI) {
24482   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
24483   // the result is either zero or one (depending on the input carry bit).
24484   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
24485   if (X86::isZeroNode(N->getOperand(0)) &&
24486       X86::isZeroNode(N->getOperand(1)) &&
24487       // We don't have a good way to replace an EFLAGS use, so only do this when
24488       // dead right now.
24489       SDValue(N, 1).use_empty()) {
24490     SDLoc DL(N);
24491     EVT VT = N->getValueType(0);
24492     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
24493     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
24494                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
24495                                            DAG.getConstant(X86::COND_B, DL,
24496                                                            MVT::i8),
24497                                            N->getOperand(2)),
24498                                DAG.getConstant(1, DL, VT));
24499     return DCI.CombineTo(N, Res1, CarryOut);
24500   }
24501
24502   return SDValue();
24503 }
24504
24505 // fold (add Y, (sete  X, 0)) -> adc  0, Y
24506 //      (add Y, (setne X, 0)) -> sbb -1, Y
24507 //      (sub (sete  X, 0), Y) -> sbb  0, Y
24508 //      (sub (setne X, 0), Y) -> adc -1, Y
24509 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
24510   SDLoc DL(N);
24511
24512   // Look through ZExts.
24513   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
24514   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
24515     return SDValue();
24516
24517   SDValue SetCC = Ext.getOperand(0);
24518   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
24519     return SDValue();
24520
24521   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
24522   if (CC != X86::COND_E && CC != X86::COND_NE)
24523     return SDValue();
24524
24525   SDValue Cmp = SetCC.getOperand(1);
24526   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
24527       !X86::isZeroNode(Cmp.getOperand(1)) ||
24528       !Cmp.getOperand(0).getValueType().isInteger())
24529     return SDValue();
24530
24531   SDValue CmpOp0 = Cmp.getOperand(0);
24532   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
24533                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
24534
24535   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
24536   if (CC == X86::COND_NE)
24537     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
24538                        DL, OtherVal.getValueType(), OtherVal,
24539                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
24540                        NewCmp);
24541   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
24542                      DL, OtherVal.getValueType(), OtherVal,
24543                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
24544 }
24545
24546 /// PerformADDCombine - Do target-specific dag combines on integer adds.
24547 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
24548                                  const X86Subtarget *Subtarget) {
24549   EVT VT = N->getValueType(0);
24550   SDValue Op0 = N->getOperand(0);
24551   SDValue Op1 = N->getOperand(1);
24552
24553   // Try to synthesize horizontal adds from adds of shuffles.
24554   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24555        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24556       isHorizontalBinOp(Op0, Op1, true))
24557     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
24558
24559   return OptimizeConditionalInDecrement(N, DAG);
24560 }
24561
24562 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
24563                                  const X86Subtarget *Subtarget) {
24564   SDValue Op0 = N->getOperand(0);
24565   SDValue Op1 = N->getOperand(1);
24566
24567   // X86 can't encode an immediate LHS of a sub. See if we can push the
24568   // negation into a preceding instruction.
24569   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
24570     // If the RHS of the sub is a XOR with one use and a constant, invert the
24571     // immediate. Then add one to the LHS of the sub so we can turn
24572     // X-Y -> X+~Y+1, saving one register.
24573     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
24574         isa<ConstantSDNode>(Op1.getOperand(1))) {
24575       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
24576       EVT VT = Op0.getValueType();
24577       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
24578                                    Op1.getOperand(0),
24579                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
24580       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
24581                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
24582     }
24583   }
24584
24585   // Try to synthesize horizontal adds from adds of shuffles.
24586   EVT VT = N->getValueType(0);
24587   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24588        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24589       isHorizontalBinOp(Op0, Op1, true))
24590     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
24591
24592   return OptimizeConditionalInDecrement(N, DAG);
24593 }
24594
24595 /// performVZEXTCombine - Performs build vector combines
24596 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
24597                                    TargetLowering::DAGCombinerInfo &DCI,
24598                                    const X86Subtarget *Subtarget) {
24599   SDLoc DL(N);
24600   MVT VT = N->getSimpleValueType(0);
24601   SDValue Op = N->getOperand(0);
24602   MVT OpVT = Op.getSimpleValueType();
24603   MVT OpEltVT = OpVT.getVectorElementType();
24604   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
24605
24606   // (vzext (bitcast (vzext (x)) -> (vzext x)
24607   SDValue V = Op;
24608   while (V.getOpcode() == ISD::BITCAST)
24609     V = V.getOperand(0);
24610
24611   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
24612     MVT InnerVT = V.getSimpleValueType();
24613     MVT InnerEltVT = InnerVT.getVectorElementType();
24614
24615     // If the element sizes match exactly, we can just do one larger vzext. This
24616     // is always an exact type match as vzext operates on integer types.
24617     if (OpEltVT == InnerEltVT) {
24618       assert(OpVT == InnerVT && "Types must match for vzext!");
24619       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
24620     }
24621
24622     // The only other way we can combine them is if only a single element of the
24623     // inner vzext is used in the input to the outer vzext.
24624     if (InnerEltVT.getSizeInBits() < InputBits)
24625       return SDValue();
24626
24627     // In this case, the inner vzext is completely dead because we're going to
24628     // only look at bits inside of the low element. Just do the outer vzext on
24629     // a bitcast of the input to the inner.
24630     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
24631   }
24632
24633   // Check if we can bypass extracting and re-inserting an element of an input
24634   // vector. Essentialy:
24635   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
24636   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
24637       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
24638       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
24639     SDValue ExtractedV = V.getOperand(0);
24640     SDValue OrigV = ExtractedV.getOperand(0);
24641     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
24642       if (ExtractIdx->getZExtValue() == 0) {
24643         MVT OrigVT = OrigV.getSimpleValueType();
24644         // Extract a subvector if necessary...
24645         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
24646           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
24647           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
24648                                     OrigVT.getVectorNumElements() / Ratio);
24649           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
24650                               DAG.getIntPtrConstant(0, DL));
24651         }
24652         Op = DAG.getBitcast(OpVT, OrigV);
24653         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
24654       }
24655   }
24656
24657   return SDValue();
24658 }
24659
24660 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
24661                                              DAGCombinerInfo &DCI) const {
24662   SelectionDAG &DAG = DCI.DAG;
24663   switch (N->getOpcode()) {
24664   default: break;
24665   case ISD::EXTRACT_VECTOR_ELT:
24666     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
24667   case ISD::VSELECT:
24668   case ISD::SELECT:
24669   case X86ISD::SHRUNKBLEND:
24670     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
24671   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
24672   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
24673   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
24674   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
24675   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
24676   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
24677   case ISD::SHL:
24678   case ISD::SRA:
24679   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
24680   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
24681   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
24682   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
24683   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
24684   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
24685   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
24686   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
24687   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
24688   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
24689   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
24690   case X86ISD::FXOR:
24691   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
24692   case X86ISD::FMIN:
24693   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
24694   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
24695   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
24696   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
24697   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
24698   case ISD::ANY_EXTEND:
24699   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
24700   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
24701   case ISD::SIGN_EXTEND_INREG:
24702     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
24703   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
24704   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
24705   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
24706   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
24707   case X86ISD::SHUFP:       // Handle all target specific shuffles
24708   case X86ISD::PALIGNR:
24709   case X86ISD::UNPCKH:
24710   case X86ISD::UNPCKL:
24711   case X86ISD::MOVHLPS:
24712   case X86ISD::MOVLHPS:
24713   case X86ISD::PSHUFB:
24714   case X86ISD::PSHUFD:
24715   case X86ISD::PSHUFHW:
24716   case X86ISD::PSHUFLW:
24717   case X86ISD::MOVSS:
24718   case X86ISD::MOVSD:
24719   case X86ISD::VPERMILPI:
24720   case X86ISD::VPERM2X128:
24721   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
24722   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
24723   case ISD::INTRINSIC_WO_CHAIN:
24724     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
24725   case X86ISD::INSERTPS: {
24726     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
24727       return PerformINSERTPSCombine(N, DAG, Subtarget);
24728     break;
24729   }
24730   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
24731   }
24732
24733   return SDValue();
24734 }
24735
24736 /// isTypeDesirableForOp - Return true if the target has native support for
24737 /// the specified value type and it is 'desirable' to use the type for the
24738 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
24739 /// instruction encodings are longer and some i16 instructions are slow.
24740 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
24741   if (!isTypeLegal(VT))
24742     return false;
24743   if (VT != MVT::i16)
24744     return true;
24745
24746   switch (Opc) {
24747   default:
24748     return true;
24749   case ISD::LOAD:
24750   case ISD::SIGN_EXTEND:
24751   case ISD::ZERO_EXTEND:
24752   case ISD::ANY_EXTEND:
24753   case ISD::SHL:
24754   case ISD::SRL:
24755   case ISD::SUB:
24756   case ISD::ADD:
24757   case ISD::MUL:
24758   case ISD::AND:
24759   case ISD::OR:
24760   case ISD::XOR:
24761     return false;
24762   }
24763 }
24764
24765 /// IsDesirableToPromoteOp - This method query the target whether it is
24766 /// beneficial for dag combiner to promote the specified node. If true, it
24767 /// should return the desired promotion type by reference.
24768 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
24769   EVT VT = Op.getValueType();
24770   if (VT != MVT::i16)
24771     return false;
24772
24773   bool Promote = false;
24774   bool Commute = false;
24775   switch (Op.getOpcode()) {
24776   default: break;
24777   case ISD::LOAD: {
24778     LoadSDNode *LD = cast<LoadSDNode>(Op);
24779     // If the non-extending load has a single use and it's not live out, then it
24780     // might be folded.
24781     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
24782                                                      Op.hasOneUse()*/) {
24783       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
24784              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
24785         // The only case where we'd want to promote LOAD (rather then it being
24786         // promoted as an operand is when it's only use is liveout.
24787         if (UI->getOpcode() != ISD::CopyToReg)
24788           return false;
24789       }
24790     }
24791     Promote = true;
24792     break;
24793   }
24794   case ISD::SIGN_EXTEND:
24795   case ISD::ZERO_EXTEND:
24796   case ISD::ANY_EXTEND:
24797     Promote = true;
24798     break;
24799   case ISD::SHL:
24800   case ISD::SRL: {
24801     SDValue N0 = Op.getOperand(0);
24802     // Look out for (store (shl (load), x)).
24803     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
24804       return false;
24805     Promote = true;
24806     break;
24807   }
24808   case ISD::ADD:
24809   case ISD::MUL:
24810   case ISD::AND:
24811   case ISD::OR:
24812   case ISD::XOR:
24813     Commute = true;
24814     // fallthrough
24815   case ISD::SUB: {
24816     SDValue N0 = Op.getOperand(0);
24817     SDValue N1 = Op.getOperand(1);
24818     if (!Commute && MayFoldLoad(N1))
24819       return false;
24820     // Avoid disabling potential load folding opportunities.
24821     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
24822       return false;
24823     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
24824       return false;
24825     Promote = true;
24826   }
24827   }
24828
24829   PVT = MVT::i32;
24830   return Promote;
24831 }
24832
24833 //===----------------------------------------------------------------------===//
24834 //                           X86 Inline Assembly Support
24835 //===----------------------------------------------------------------------===//
24836
24837 // Helper to match a string separated by whitespace.
24838 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
24839   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
24840
24841   for (StringRef Piece : Pieces) {
24842     if (!S.startswith(Piece)) // Check if the piece matches.
24843       return false;
24844
24845     S = S.substr(Piece.size());
24846     StringRef::size_type Pos = S.find_first_not_of(" \t");
24847     if (Pos == 0) // We matched a prefix.
24848       return false;
24849
24850     S = S.substr(Pos);
24851   }
24852
24853   return S.empty();
24854 }
24855
24856 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
24857
24858   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
24859     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
24860         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
24861         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
24862
24863       if (AsmPieces.size() == 3)
24864         return true;
24865       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
24866         return true;
24867     }
24868   }
24869   return false;
24870 }
24871
24872 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
24873   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
24874
24875   std::string AsmStr = IA->getAsmString();
24876
24877   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
24878   if (!Ty || Ty->getBitWidth() % 16 != 0)
24879     return false;
24880
24881   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
24882   SmallVector<StringRef, 4> AsmPieces;
24883   SplitString(AsmStr, AsmPieces, ";\n");
24884
24885   switch (AsmPieces.size()) {
24886   default: return false;
24887   case 1:
24888     // FIXME: this should verify that we are targeting a 486 or better.  If not,
24889     // we will turn this bswap into something that will be lowered to logical
24890     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
24891     // lower so don't worry about this.
24892     // bswap $0
24893     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
24894         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
24895         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
24896         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
24897         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
24898         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
24899       // No need to check constraints, nothing other than the equivalent of
24900       // "=r,0" would be valid here.
24901       return IntrinsicLowering::LowerToByteSwap(CI);
24902     }
24903
24904     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
24905     if (CI->getType()->isIntegerTy(16) &&
24906         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24907         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
24908          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
24909       AsmPieces.clear();
24910       const std::string &ConstraintsStr = IA->getConstraintString();
24911       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24912       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24913       if (clobbersFlagRegisters(AsmPieces))
24914         return IntrinsicLowering::LowerToByteSwap(CI);
24915     }
24916     break;
24917   case 3:
24918     if (CI->getType()->isIntegerTy(32) &&
24919         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24920         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
24921         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
24922         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
24923       AsmPieces.clear();
24924       const std::string &ConstraintsStr = IA->getConstraintString();
24925       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24926       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24927       if (clobbersFlagRegisters(AsmPieces))
24928         return IntrinsicLowering::LowerToByteSwap(CI);
24929     }
24930
24931     if (CI->getType()->isIntegerTy(64)) {
24932       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
24933       if (Constraints.size() >= 2 &&
24934           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
24935           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
24936         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
24937         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
24938             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
24939             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
24940           return IntrinsicLowering::LowerToByteSwap(CI);
24941       }
24942     }
24943     break;
24944   }
24945   return false;
24946 }
24947
24948 /// getConstraintType - Given a constraint letter, return the type of
24949 /// constraint it is for this target.
24950 X86TargetLowering::ConstraintType
24951 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
24952   if (Constraint.size() == 1) {
24953     switch (Constraint[0]) {
24954     case 'R':
24955     case 'q':
24956     case 'Q':
24957     case 'f':
24958     case 't':
24959     case 'u':
24960     case 'y':
24961     case 'x':
24962     case 'Y':
24963     case 'l':
24964       return C_RegisterClass;
24965     case 'a':
24966     case 'b':
24967     case 'c':
24968     case 'd':
24969     case 'S':
24970     case 'D':
24971     case 'A':
24972       return C_Register;
24973     case 'I':
24974     case 'J':
24975     case 'K':
24976     case 'L':
24977     case 'M':
24978     case 'N':
24979     case 'G':
24980     case 'C':
24981     case 'e':
24982     case 'Z':
24983       return C_Other;
24984     default:
24985       break;
24986     }
24987   }
24988   return TargetLowering::getConstraintType(Constraint);
24989 }
24990
24991 /// Examine constraint type and operand type and determine a weight value.
24992 /// This object must already have been set up with the operand type
24993 /// and the current alternative constraint selected.
24994 TargetLowering::ConstraintWeight
24995   X86TargetLowering::getSingleConstraintMatchWeight(
24996     AsmOperandInfo &info, const char *constraint) const {
24997   ConstraintWeight weight = CW_Invalid;
24998   Value *CallOperandVal = info.CallOperandVal;
24999     // If we don't have a value, we can't do a match,
25000     // but allow it at the lowest weight.
25001   if (!CallOperandVal)
25002     return CW_Default;
25003   Type *type = CallOperandVal->getType();
25004   // Look at the constraint type.
25005   switch (*constraint) {
25006   default:
25007     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
25008   case 'R':
25009   case 'q':
25010   case 'Q':
25011   case 'a':
25012   case 'b':
25013   case 'c':
25014   case 'd':
25015   case 'S':
25016   case 'D':
25017   case 'A':
25018     if (CallOperandVal->getType()->isIntegerTy())
25019       weight = CW_SpecificReg;
25020     break;
25021   case 'f':
25022   case 't':
25023   case 'u':
25024     if (type->isFloatingPointTy())
25025       weight = CW_SpecificReg;
25026     break;
25027   case 'y':
25028     if (type->isX86_MMXTy() && Subtarget->hasMMX())
25029       weight = CW_SpecificReg;
25030     break;
25031   case 'x':
25032   case 'Y':
25033     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
25034         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
25035       weight = CW_Register;
25036     break;
25037   case 'I':
25038     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
25039       if (C->getZExtValue() <= 31)
25040         weight = CW_Constant;
25041     }
25042     break;
25043   case 'J':
25044     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25045       if (C->getZExtValue() <= 63)
25046         weight = CW_Constant;
25047     }
25048     break;
25049   case 'K':
25050     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25051       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
25052         weight = CW_Constant;
25053     }
25054     break;
25055   case 'L':
25056     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25057       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
25058         weight = CW_Constant;
25059     }
25060     break;
25061   case 'M':
25062     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25063       if (C->getZExtValue() <= 3)
25064         weight = CW_Constant;
25065     }
25066     break;
25067   case 'N':
25068     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25069       if (C->getZExtValue() <= 0xff)
25070         weight = CW_Constant;
25071     }
25072     break;
25073   case 'G':
25074   case 'C':
25075     if (isa<ConstantFP>(CallOperandVal)) {
25076       weight = CW_Constant;
25077     }
25078     break;
25079   case 'e':
25080     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25081       if ((C->getSExtValue() >= -0x80000000LL) &&
25082           (C->getSExtValue() <= 0x7fffffffLL))
25083         weight = CW_Constant;
25084     }
25085     break;
25086   case 'Z':
25087     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25088       if (C->getZExtValue() <= 0xffffffff)
25089         weight = CW_Constant;
25090     }
25091     break;
25092   }
25093   return weight;
25094 }
25095
25096 /// LowerXConstraint - try to replace an X constraint, which matches anything,
25097 /// with another that has more specific requirements based on the type of the
25098 /// corresponding operand.
25099 const char *X86TargetLowering::
25100 LowerXConstraint(EVT ConstraintVT) const {
25101   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
25102   // 'f' like normal targets.
25103   if (ConstraintVT.isFloatingPoint()) {
25104     if (Subtarget->hasSSE2())
25105       return "Y";
25106     if (Subtarget->hasSSE1())
25107       return "x";
25108   }
25109
25110   return TargetLowering::LowerXConstraint(ConstraintVT);
25111 }
25112
25113 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
25114 /// vector.  If it is invalid, don't add anything to Ops.
25115 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
25116                                                      std::string &Constraint,
25117                                                      std::vector<SDValue>&Ops,
25118                                                      SelectionDAG &DAG) const {
25119   SDValue Result;
25120
25121   // Only support length 1 constraints for now.
25122   if (Constraint.length() > 1) return;
25123
25124   char ConstraintLetter = Constraint[0];
25125   switch (ConstraintLetter) {
25126   default: break;
25127   case 'I':
25128     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25129       if (C->getZExtValue() <= 31) {
25130         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25131                                        Op.getValueType());
25132         break;
25133       }
25134     }
25135     return;
25136   case 'J':
25137     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25138       if (C->getZExtValue() <= 63) {
25139         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25140                                        Op.getValueType());
25141         break;
25142       }
25143     }
25144     return;
25145   case 'K':
25146     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25147       if (isInt<8>(C->getSExtValue())) {
25148         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25149                                        Op.getValueType());
25150         break;
25151       }
25152     }
25153     return;
25154   case 'L':
25155     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25156       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
25157           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
25158         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
25159                                        Op.getValueType());
25160         break;
25161       }
25162     }
25163     return;
25164   case 'M':
25165     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25166       if (C->getZExtValue() <= 3) {
25167         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25168                                        Op.getValueType());
25169         break;
25170       }
25171     }
25172     return;
25173   case 'N':
25174     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25175       if (C->getZExtValue() <= 255) {
25176         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25177                                        Op.getValueType());
25178         break;
25179       }
25180     }
25181     return;
25182   case 'O':
25183     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25184       if (C->getZExtValue() <= 127) {
25185         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25186                                        Op.getValueType());
25187         break;
25188       }
25189     }
25190     return;
25191   case 'e': {
25192     // 32-bit signed value
25193     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25194       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25195                                            C->getSExtValue())) {
25196         // Widen to 64 bits here to get it sign extended.
25197         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
25198         break;
25199       }
25200     // FIXME gcc accepts some relocatable values here too, but only in certain
25201     // memory models; it's complicated.
25202     }
25203     return;
25204   }
25205   case 'Z': {
25206     // 32-bit unsigned value
25207     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25208       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25209                                            C->getZExtValue())) {
25210         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25211                                        Op.getValueType());
25212         break;
25213       }
25214     }
25215     // FIXME gcc accepts some relocatable values here too, but only in certain
25216     // memory models; it's complicated.
25217     return;
25218   }
25219   case 'i': {
25220     // Literal immediates are always ok.
25221     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
25222       // Widen to 64 bits here to get it sign extended.
25223       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
25224       break;
25225     }
25226
25227     // In any sort of PIC mode addresses need to be computed at runtime by
25228     // adding in a register or some sort of table lookup.  These can't
25229     // be used as immediates.
25230     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
25231       return;
25232
25233     // If we are in non-pic codegen mode, we allow the address of a global (with
25234     // an optional displacement) to be used with 'i'.
25235     GlobalAddressSDNode *GA = nullptr;
25236     int64_t Offset = 0;
25237
25238     // Match either (GA), (GA+C), (GA+C1+C2), etc.
25239     while (1) {
25240       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
25241         Offset += GA->getOffset();
25242         break;
25243       } else if (Op.getOpcode() == ISD::ADD) {
25244         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25245           Offset += C->getZExtValue();
25246           Op = Op.getOperand(0);
25247           continue;
25248         }
25249       } else if (Op.getOpcode() == ISD::SUB) {
25250         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25251           Offset += -C->getZExtValue();
25252           Op = Op.getOperand(0);
25253           continue;
25254         }
25255       }
25256
25257       // Otherwise, this isn't something we can handle, reject it.
25258       return;
25259     }
25260
25261     const GlobalValue *GV = GA->getGlobal();
25262     // If we require an extra load to get this address, as in PIC mode, we
25263     // can't accept it.
25264     if (isGlobalStubReference(
25265             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
25266       return;
25267
25268     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
25269                                         GA->getValueType(0), Offset);
25270     break;
25271   }
25272   }
25273
25274   if (Result.getNode()) {
25275     Ops.push_back(Result);
25276     return;
25277   }
25278   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
25279 }
25280
25281 std::pair<unsigned, const TargetRegisterClass *>
25282 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
25283                                                 const std::string &Constraint,
25284                                                 MVT VT) const {
25285   // First, see if this is a constraint that directly corresponds to an LLVM
25286   // register class.
25287   if (Constraint.size() == 1) {
25288     // GCC Constraint Letters
25289     switch (Constraint[0]) {
25290     default: break;
25291       // TODO: Slight differences here in allocation order and leaving
25292       // RIP in the class. Do they matter any more here than they do
25293       // in the normal allocation?
25294     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
25295       if (Subtarget->is64Bit()) {
25296         if (VT == MVT::i32 || VT == MVT::f32)
25297           return std::make_pair(0U, &X86::GR32RegClass);
25298         if (VT == MVT::i16)
25299           return std::make_pair(0U, &X86::GR16RegClass);
25300         if (VT == MVT::i8 || VT == MVT::i1)
25301           return std::make_pair(0U, &X86::GR8RegClass);
25302         if (VT == MVT::i64 || VT == MVT::f64)
25303           return std::make_pair(0U, &X86::GR64RegClass);
25304         break;
25305       }
25306       // 32-bit fallthrough
25307     case 'Q':   // Q_REGS
25308       if (VT == MVT::i32 || VT == MVT::f32)
25309         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
25310       if (VT == MVT::i16)
25311         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
25312       if (VT == MVT::i8 || VT == MVT::i1)
25313         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
25314       if (VT == MVT::i64)
25315         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
25316       break;
25317     case 'r':   // GENERAL_REGS
25318     case 'l':   // INDEX_REGS
25319       if (VT == MVT::i8 || VT == MVT::i1)
25320         return std::make_pair(0U, &X86::GR8RegClass);
25321       if (VT == MVT::i16)
25322         return std::make_pair(0U, &X86::GR16RegClass);
25323       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
25324         return std::make_pair(0U, &X86::GR32RegClass);
25325       return std::make_pair(0U, &X86::GR64RegClass);
25326     case 'R':   // LEGACY_REGS
25327       if (VT == MVT::i8 || VT == MVT::i1)
25328         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
25329       if (VT == MVT::i16)
25330         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
25331       if (VT == MVT::i32 || !Subtarget->is64Bit())
25332         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
25333       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
25334     case 'f':  // FP Stack registers.
25335       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
25336       // value to the correct fpstack register class.
25337       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
25338         return std::make_pair(0U, &X86::RFP32RegClass);
25339       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
25340         return std::make_pair(0U, &X86::RFP64RegClass);
25341       return std::make_pair(0U, &X86::RFP80RegClass);
25342     case 'y':   // MMX_REGS if MMX allowed.
25343       if (!Subtarget->hasMMX()) break;
25344       return std::make_pair(0U, &X86::VR64RegClass);
25345     case 'Y':   // SSE_REGS if SSE2 allowed
25346       if (!Subtarget->hasSSE2()) break;
25347       // FALL THROUGH.
25348     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
25349       if (!Subtarget->hasSSE1()) break;
25350
25351       switch (VT.SimpleTy) {
25352       default: break;
25353       // Scalar SSE types.
25354       case MVT::f32:
25355       case MVT::i32:
25356         return std::make_pair(0U, &X86::FR32RegClass);
25357       case MVT::f64:
25358       case MVT::i64:
25359         return std::make_pair(0U, &X86::FR64RegClass);
25360       // Vector types.
25361       case MVT::v16i8:
25362       case MVT::v8i16:
25363       case MVT::v4i32:
25364       case MVT::v2i64:
25365       case MVT::v4f32:
25366       case MVT::v2f64:
25367         return std::make_pair(0U, &X86::VR128RegClass);
25368       // AVX types.
25369       case MVT::v32i8:
25370       case MVT::v16i16:
25371       case MVT::v8i32:
25372       case MVT::v4i64:
25373       case MVT::v8f32:
25374       case MVT::v4f64:
25375         return std::make_pair(0U, &X86::VR256RegClass);
25376       case MVT::v8f64:
25377       case MVT::v16f32:
25378       case MVT::v16i32:
25379       case MVT::v8i64:
25380         return std::make_pair(0U, &X86::VR512RegClass);
25381       }
25382       break;
25383     }
25384   }
25385
25386   // Use the default implementation in TargetLowering to convert the register
25387   // constraint into a member of a register class.
25388   std::pair<unsigned, const TargetRegisterClass*> Res;
25389   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
25390
25391   // Not found as a standard register?
25392   if (!Res.second) {
25393     // Map st(0) -> st(7) -> ST0
25394     if (Constraint.size() == 7 && Constraint[0] == '{' &&
25395         tolower(Constraint[1]) == 's' &&
25396         tolower(Constraint[2]) == 't' &&
25397         Constraint[3] == '(' &&
25398         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
25399         Constraint[5] == ')' &&
25400         Constraint[6] == '}') {
25401
25402       Res.first = X86::FP0+Constraint[4]-'0';
25403       Res.second = &X86::RFP80RegClass;
25404       return Res;
25405     }
25406
25407     // GCC allows "st(0)" to be called just plain "st".
25408     if (StringRef("{st}").equals_lower(Constraint)) {
25409       Res.first = X86::FP0;
25410       Res.second = &X86::RFP80RegClass;
25411       return Res;
25412     }
25413
25414     // flags -> EFLAGS
25415     if (StringRef("{flags}").equals_lower(Constraint)) {
25416       Res.first = X86::EFLAGS;
25417       Res.second = &X86::CCRRegClass;
25418       return Res;
25419     }
25420
25421     // 'A' means EAX + EDX.
25422     if (Constraint == "A") {
25423       Res.first = X86::EAX;
25424       Res.second = &X86::GR32_ADRegClass;
25425       return Res;
25426     }
25427     return Res;
25428   }
25429
25430   // Otherwise, check to see if this is a register class of the wrong value
25431   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
25432   // turn into {ax},{dx}.
25433   if (Res.second->hasType(VT))
25434     return Res;   // Correct type already, nothing to do.
25435
25436   // All of the single-register GCC register classes map their values onto
25437   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
25438   // really want an 8-bit or 32-bit register, map to the appropriate register
25439   // class and return the appropriate register.
25440   if (Res.second == &X86::GR16RegClass) {
25441     if (VT == MVT::i8 || VT == MVT::i1) {
25442       unsigned DestReg = 0;
25443       switch (Res.first) {
25444       default: break;
25445       case X86::AX: DestReg = X86::AL; break;
25446       case X86::DX: DestReg = X86::DL; break;
25447       case X86::CX: DestReg = X86::CL; break;
25448       case X86::BX: DestReg = X86::BL; break;
25449       }
25450       if (DestReg) {
25451         Res.first = DestReg;
25452         Res.second = &X86::GR8RegClass;
25453       }
25454     } else if (VT == MVT::i32 || VT == MVT::f32) {
25455       unsigned DestReg = 0;
25456       switch (Res.first) {
25457       default: break;
25458       case X86::AX: DestReg = X86::EAX; break;
25459       case X86::DX: DestReg = X86::EDX; break;
25460       case X86::CX: DestReg = X86::ECX; break;
25461       case X86::BX: DestReg = X86::EBX; break;
25462       case X86::SI: DestReg = X86::ESI; break;
25463       case X86::DI: DestReg = X86::EDI; break;
25464       case X86::BP: DestReg = X86::EBP; break;
25465       case X86::SP: DestReg = X86::ESP; break;
25466       }
25467       if (DestReg) {
25468         Res.first = DestReg;
25469         Res.second = &X86::GR32RegClass;
25470       }
25471     } else if (VT == MVT::i64 || VT == MVT::f64) {
25472       unsigned DestReg = 0;
25473       switch (Res.first) {
25474       default: break;
25475       case X86::AX: DestReg = X86::RAX; break;
25476       case X86::DX: DestReg = X86::RDX; break;
25477       case X86::CX: DestReg = X86::RCX; break;
25478       case X86::BX: DestReg = X86::RBX; break;
25479       case X86::SI: DestReg = X86::RSI; break;
25480       case X86::DI: DestReg = X86::RDI; break;
25481       case X86::BP: DestReg = X86::RBP; break;
25482       case X86::SP: DestReg = X86::RSP; break;
25483       }
25484       if (DestReg) {
25485         Res.first = DestReg;
25486         Res.second = &X86::GR64RegClass;
25487       }
25488     }
25489   } else if (Res.second == &X86::FR32RegClass ||
25490              Res.second == &X86::FR64RegClass ||
25491              Res.second == &X86::VR128RegClass ||
25492              Res.second == &X86::VR256RegClass ||
25493              Res.second == &X86::FR32XRegClass ||
25494              Res.second == &X86::FR64XRegClass ||
25495              Res.second == &X86::VR128XRegClass ||
25496              Res.second == &X86::VR256XRegClass ||
25497              Res.second == &X86::VR512RegClass) {
25498     // Handle references to XMM physical registers that got mapped into the
25499     // wrong class.  This can happen with constraints like {xmm0} where the
25500     // target independent register mapper will just pick the first match it can
25501     // find, ignoring the required type.
25502
25503     if (VT == MVT::f32 || VT == MVT::i32)
25504       Res.second = &X86::FR32RegClass;
25505     else if (VT == MVT::f64 || VT == MVT::i64)
25506       Res.second = &X86::FR64RegClass;
25507     else if (X86::VR128RegClass.hasType(VT))
25508       Res.second = &X86::VR128RegClass;
25509     else if (X86::VR256RegClass.hasType(VT))
25510       Res.second = &X86::VR256RegClass;
25511     else if (X86::VR512RegClass.hasType(VT))
25512       Res.second = &X86::VR512RegClass;
25513   }
25514
25515   return Res;
25516 }
25517
25518 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
25519                                             Type *Ty,
25520                                             unsigned AS) const {
25521   // Scaling factors are not free at all.
25522   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
25523   // will take 2 allocations in the out of order engine instead of 1
25524   // for plain addressing mode, i.e. inst (reg1).
25525   // E.g.,
25526   // vaddps (%rsi,%drx), %ymm0, %ymm1
25527   // Requires two allocations (one for the load, one for the computation)
25528   // whereas:
25529   // vaddps (%rsi), %ymm0, %ymm1
25530   // Requires just 1 allocation, i.e., freeing allocations for other operations
25531   // and having less micro operations to execute.
25532   //
25533   // For some X86 architectures, this is even worse because for instance for
25534   // stores, the complex addressing mode forces the instruction to use the
25535   // "load" ports instead of the dedicated "store" port.
25536   // E.g., on Haswell:
25537   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
25538   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
25539   if (isLegalAddressingMode(AM, Ty, AS))
25540     // Scale represents reg2 * scale, thus account for 1
25541     // as soon as we use a second register.
25542     return AM.Scale != 0;
25543   return -1;
25544 }
25545
25546 bool X86TargetLowering::isTargetFTOL() const {
25547   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
25548 }