[X86] Lower SEXTLOAD using SIGN_EXTEND_VECTOR_INREG. NCI.
[oota-llvm.git] / lib / Target / X86 / X86ISelLowering.cpp
1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that X86 uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #include "X86ISelLowering.h"
16 #include "Utils/X86ShuffleDecode.h"
17 #include "X86CallingConv.h"
18 #include "X86FrameLowering.h"
19 #include "X86InstrBuilder.h"
20 #include "X86MachineFunctionInfo.h"
21 #include "X86TargetMachine.h"
22 #include "X86TargetObjectFile.h"
23 #include "llvm/ADT/SmallBitVector.h"
24 #include "llvm/ADT/SmallSet.h"
25 #include "llvm/ADT/Statistic.h"
26 #include "llvm/ADT/StringExtras.h"
27 #include "llvm/ADT/StringSwitch.h"
28 #include "llvm/CodeGen/IntrinsicLowering.h"
29 #include "llvm/CodeGen/MachineFrameInfo.h"
30 #include "llvm/CodeGen/MachineFunction.h"
31 #include "llvm/CodeGen/MachineInstrBuilder.h"
32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
33 #include "llvm/CodeGen/MachineModuleInfo.h"
34 #include "llvm/CodeGen/MachineRegisterInfo.h"
35 #include "llvm/CodeGen/WinEHFuncInfo.h"
36 #include "llvm/IR/CallSite.h"
37 #include "llvm/IR/CallingConv.h"
38 #include "llvm/IR/Constants.h"
39 #include "llvm/IR/DerivedTypes.h"
40 #include "llvm/IR/Function.h"
41 #include "llvm/IR/GlobalAlias.h"
42 #include "llvm/IR/GlobalVariable.h"
43 #include "llvm/IR/Instructions.h"
44 #include "llvm/IR/Intrinsics.h"
45 #include "llvm/MC/MCAsmInfo.h"
46 #include "llvm/MC/MCContext.h"
47 #include "llvm/MC/MCExpr.h"
48 #include "llvm/MC/MCSymbol.h"
49 #include "llvm/Support/CommandLine.h"
50 #include "llvm/Support/Debug.h"
51 #include "llvm/Support/ErrorHandling.h"
52 #include "llvm/Support/MathExtras.h"
53 #include "llvm/Target/TargetOptions.h"
54 #include "X86IntrinsicsInfo.h"
55 #include <bitset>
56 #include <numeric>
57 #include <cctype>
58 using namespace llvm;
59
60 #define DEBUG_TYPE "x86-isel"
61
62 STATISTIC(NumTailCalls, "Number of tail calls");
63
64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
65     "x86-experimental-vector-widening-legalization", cl::init(false),
66     cl::desc("Enable an experimental vector type legalization through widening "
67              "rather than promotion."),
68     cl::Hidden);
69
70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
71                                      const X86Subtarget &STI)
72     : TargetLowering(TM), Subtarget(&STI) {
73   X86ScalarSSEf64 = Subtarget->hasSSE2();
74   X86ScalarSSEf32 = Subtarget->hasSSE1();
75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
76
77   // Set up the TargetLowering object.
78   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
79
80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
81   setBooleanContents(ZeroOrOneBooleanContent);
82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
84
85   // For 64-bit, since we have so many registers, use the ILP scheduler.
86   // For 32-bit, use the register pressure specific scheduling.
87   // For Atom, always use ILP scheduling.
88   if (Subtarget->isAtom())
89     setSchedulingPreference(Sched::ILP);
90   else if (Subtarget->is64Bit())
91     setSchedulingPreference(Sched::ILP);
92   else
93     setSchedulingPreference(Sched::RegPressure);
94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
96
97   // Bypass expensive divides on Atom when compiling with O2.
98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
99     if (Subtarget->hasSlowDivide32())
100       addBypassSlowDiv(32, 8);
101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
102       addBypassSlowDiv(64, 16);
103   }
104
105   if (Subtarget->isTargetKnownWindowsMSVC()) {
106     // Setup Windows compiler runtime calls.
107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
109     setLibcallName(RTLIB::SREM_I64, "_allrem");
110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
111     setLibcallName(RTLIB::MUL_I64, "_allmul");
112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
117   }
118
119   if (Subtarget->isTargetDarwin()) {
120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
121     setUseUnderscoreSetJmp(false);
122     setUseUnderscoreLongJmp(false);
123   } else if (Subtarget->isTargetWindowsGNU()) {
124     // MS runtime is weird: it exports _setjmp, but longjmp!
125     setUseUnderscoreSetJmp(true);
126     setUseUnderscoreLongJmp(false);
127   } else {
128     setUseUnderscoreSetJmp(true);
129     setUseUnderscoreLongJmp(true);
130   }
131
132   // Set up the register classes.
133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
136   if (Subtarget->is64Bit())
137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
138
139   for (MVT VT : MVT::integer_valuetypes())
140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
141
142   // We don't accept any truncstore of integer registers.
143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
149
150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
151
152   // SETOEQ and SETUNE require checking two conditions.
153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
159
160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
161   // operation.
162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
165
166   if (Subtarget->is64Bit()) {
167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
168       // f32/f64 are legal, f80 is custom.
169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
170     else
171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
173   } else if (!Subtarget->useSoftFloat()) {
174     // We have an algorithm for SSE2->double, and we turn this into a
175     // 64-bit FILD followed by conditional FADD for other targets.
176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
177     // We have an algorithm for SSE2, and we turn this into a 64-bit
178     // FILD or VCVTUSI2SS/SD for other targets.
179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
180   }
181
182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
183   // this operation.
184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
186
187   if (!Subtarget->useSoftFloat()) {
188     // SSE has no i16 to fp conversion, only i32
189     if (X86ScalarSSEf32) {
190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
191       // f32 and f64 cases are Legal, f80 case is not
192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
193     } else {
194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
196     }
197   } else {
198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
200   }
201
202   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
203   // are Legal, f80 is custom lowered.
204   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
205   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
206
207   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
208   // this operation.
209   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
210   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
211
212   if (X86ScalarSSEf32) {
213     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
214     // f32 and f64 cases are Legal, f80 case is not
215     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
216   } else {
217     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
218     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
219   }
220
221   // Handle FP_TO_UINT by promoting the destination to a larger signed
222   // conversion.
223   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
224   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
225   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
226
227   if (Subtarget->is64Bit()) {
228     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
229       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
230       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
231       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
232     } else {
233       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
234       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
235     }
236   } else if (!Subtarget->useSoftFloat()) {
237     // Since AVX is a superset of SSE3, only check for SSE here.
238     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
239       // Expand FP_TO_UINT into a select.
240       // FIXME: We would like to use a Custom expander here eventually to do
241       // the optimal thing for SSE vs. the default expansion in the legalizer.
242       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
243     else
244       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
245       // With SSE3 we can use fisttpll to convert to a signed i64; without
246       // SSE, we're stuck with a fistpll.
247       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
248
249     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
250   }
251
252   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
253   if (!X86ScalarSSEf64) {
254     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
255     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
256     if (Subtarget->is64Bit()) {
257       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
258       // Without SSE, i64->f64 goes through memory.
259       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
260     }
261   }
262
263   // Scalar integer divide and remainder are lowered to use operations that
264   // produce two results, to match the available instructions. This exposes
265   // the two-result form to trivial CSE, which is able to combine x/y and x%y
266   // into a single instruction.
267   //
268   // Scalar integer multiply-high is also lowered to use two-result
269   // operations, to match the available instructions. However, plain multiply
270   // (low) operations are left as Legal, as there are single-result
271   // instructions for this in x86. Using the two-result multiply instructions
272   // when both high and low results are needed must be arranged by dagcombine.
273   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
274     MVT VT = IntVTs[i];
275     setOperationAction(ISD::MULHS, VT, Expand);
276     setOperationAction(ISD::MULHU, VT, Expand);
277     setOperationAction(ISD::SDIV, VT, Expand);
278     setOperationAction(ISD::UDIV, VT, Expand);
279     setOperationAction(ISD::SREM, VT, Expand);
280     setOperationAction(ISD::UREM, VT, Expand);
281
282     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
283     setOperationAction(ISD::ADDC, VT, Custom);
284     setOperationAction(ISD::ADDE, VT, Custom);
285     setOperationAction(ISD::SUBC, VT, Custom);
286     setOperationAction(ISD::SUBE, VT, Custom);
287   }
288
289   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
290   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
291   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
292   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
293   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
294   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
295   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
296   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
297   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
298   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
299   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
300   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
301   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
302   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
303   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
304   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
305   if (Subtarget->is64Bit())
306     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
308   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
309   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
310   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
311
312   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
313     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
314     // is. We should promote the value to 64-bits to solve this.
315     // This is what the CRT headers do - `fmodf` is an inline header
316     // function casting to f64 and calling `fmod`.
317     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
318   } else {
319     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
320   }
321
322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
325
326   // Promote the i8 variants and force them on up to i32 which has a shorter
327   // encoding.
328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
332   if (Subtarget->hasBMI()) {
333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
335     if (Subtarget->is64Bit())
336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
337   } else {
338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
340     if (Subtarget->is64Bit())
341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
342   }
343
344   if (Subtarget->hasLZCNT()) {
345     // When promoting the i8 variants, force them to i32 for a shorter
346     // encoding.
347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
353     if (Subtarget->is64Bit())
354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
355   } else {
356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
362     if (Subtarget->is64Bit()) {
363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
365     }
366   }
367
368   // Special handling for half-precision floating point conversions.
369   // If we don't have F16C support, then lower half float conversions
370   // into library calls.
371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
374   }
375
376   // There's never any support for operations beyond MVT::f32.
377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
381
382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
388
389   if (Subtarget->hasPOPCNT()) {
390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
391   } else {
392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
395     if (Subtarget->is64Bit())
396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
397   }
398
399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
400
401   if (!Subtarget->hasMOVBE())
402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
403
404   // These should be promoted to a larger select which is supported.
405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
406   // X86 wants to expand cmov itself.
407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
419   if (Subtarget->is64Bit()) {
420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
422   }
423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
426   // support continuation, user-level threading, and etc.. As a result, no
427   // other SjLj exception interfaces are implemented and please don't build
428   // your own exception handling based on them.
429   // LLVM/Clang supports zero-cost DWARF exception handling.
430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
432
433   // Darwin ABI issue.
434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
438   if (Subtarget->is64Bit())
439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
442   if (Subtarget->is64Bit()) {
443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
448   }
449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
453   if (Subtarget->is64Bit()) {
454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
457   }
458
459   if (Subtarget->hasSSE1())
460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
461
462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
463
464   // Expand certain atomics
465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
466     MVT VT = IntVTs[i];
467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
470   }
471
472   if (Subtarget->hasCmpxchg16b()) {
473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
474   }
475
476   // FIXME - use subtarget debug flags
477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
480   }
481
482   if (Subtarget->isTarget64BitLP64()) {
483     setExceptionPointerRegister(X86::RAX);
484     setExceptionSelectorRegister(X86::RDX);
485   } else {
486     setExceptionPointerRegister(X86::EAX);
487     setExceptionSelectorRegister(X86::EDX);
488   }
489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
491
492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
494
495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
497
498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
501   if (Subtarget->is64Bit()) {
502     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
503     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
504   } else {
505     // TargetInfo::CharPtrBuiltinVaList
506     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
507     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
508   }
509
510   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
511   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
512
513   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
514
515   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
516   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
517   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
518
519   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
520     // f32 and f64 use SSE.
521     // Set up the FP register classes.
522     addRegisterClass(MVT::f32, &X86::FR32RegClass);
523     addRegisterClass(MVT::f64, &X86::FR64RegClass);
524
525     // Use ANDPD to simulate FABS.
526     setOperationAction(ISD::FABS , MVT::f64, Custom);
527     setOperationAction(ISD::FABS , MVT::f32, Custom);
528
529     // Use XORP to simulate FNEG.
530     setOperationAction(ISD::FNEG , MVT::f64, Custom);
531     setOperationAction(ISD::FNEG , MVT::f32, Custom);
532
533     // Use ANDPD and ORPD to simulate FCOPYSIGN.
534     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
535     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
536
537     // Lower this to FGETSIGNx86 plus an AND.
538     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
539     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
540
541     // We don't support sin/cos/fmod
542     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
543     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
544     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
545     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
546     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
547     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
548
549     // Expand FP immediates into loads from the stack, except for the special
550     // cases we handle.
551     addLegalFPImmediate(APFloat(+0.0)); // xorpd
552     addLegalFPImmediate(APFloat(+0.0f)); // xorps
553   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
554     // Use SSE for f32, x87 for f64.
555     // Set up the FP register classes.
556     addRegisterClass(MVT::f32, &X86::FR32RegClass);
557     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
558
559     // Use ANDPS to simulate FABS.
560     setOperationAction(ISD::FABS , MVT::f32, Custom);
561
562     // Use XORP to simulate FNEG.
563     setOperationAction(ISD::FNEG , MVT::f32, Custom);
564
565     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
566
567     // Use ANDPS and ORPS to simulate FCOPYSIGN.
568     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
569     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
570
571     // We don't support sin/cos/fmod
572     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
573     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
574     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
575
576     // Special cases we handle for FP constants.
577     addLegalFPImmediate(APFloat(+0.0f)); // xorps
578     addLegalFPImmediate(APFloat(+0.0)); // FLD0
579     addLegalFPImmediate(APFloat(+1.0)); // FLD1
580     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
581     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
582
583     if (!TM.Options.UnsafeFPMath) {
584       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
585       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
586       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
587     }
588   } else if (!Subtarget->useSoftFloat()) {
589     // f32 and f64 in x87.
590     // Set up the FP register classes.
591     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
592     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
593
594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
598
599     if (!TM.Options.UnsafeFPMath) {
600       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
601       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
602       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
603       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
604       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
605       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
606     }
607     addLegalFPImmediate(APFloat(+0.0)); // FLD0
608     addLegalFPImmediate(APFloat(+1.0)); // FLD1
609     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
610     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
611     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
612     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
613     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
614     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
615   }
616
617   // We don't support FMA.
618   setOperationAction(ISD::FMA, MVT::f64, Expand);
619   setOperationAction(ISD::FMA, MVT::f32, Expand);
620
621   // Long double always uses X87.
622   if (!Subtarget->useSoftFloat()) {
623     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
624     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
625     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
626     {
627       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
628       addLegalFPImmediate(TmpFlt);  // FLD0
629       TmpFlt.changeSign();
630       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
631
632       bool ignored;
633       APFloat TmpFlt2(+1.0);
634       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
635                       &ignored);
636       addLegalFPImmediate(TmpFlt2);  // FLD1
637       TmpFlt2.changeSign();
638       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
639     }
640
641     if (!TM.Options.UnsafeFPMath) {
642       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
643       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
644       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
645     }
646
647     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
648     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
649     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
650     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
651     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
652     setOperationAction(ISD::FMA, MVT::f80, Expand);
653   }
654
655   // Always use a library call for pow.
656   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
657   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
658   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
659
660   setOperationAction(ISD::FLOG, MVT::f80, Expand);
661   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
662   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
663   setOperationAction(ISD::FEXP, MVT::f80, Expand);
664   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
665   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
666   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
667
668   // First set operation action for all vector types to either promote
669   // (for widening) or expand (for scalarization). Then we will selectively
670   // turn on ones that can be effectively codegen'd.
671   for (MVT VT : MVT::vector_valuetypes()) {
672     setOperationAction(ISD::ADD , VT, Expand);
673     setOperationAction(ISD::SUB , VT, Expand);
674     setOperationAction(ISD::FADD, VT, Expand);
675     setOperationAction(ISD::FNEG, VT, Expand);
676     setOperationAction(ISD::FSUB, VT, Expand);
677     setOperationAction(ISD::MUL , VT, Expand);
678     setOperationAction(ISD::FMUL, VT, Expand);
679     setOperationAction(ISD::SDIV, VT, Expand);
680     setOperationAction(ISD::UDIV, VT, Expand);
681     setOperationAction(ISD::FDIV, VT, Expand);
682     setOperationAction(ISD::SREM, VT, Expand);
683     setOperationAction(ISD::UREM, VT, Expand);
684     setOperationAction(ISD::LOAD, VT, Expand);
685     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
686     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
687     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
688     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
689     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
690     setOperationAction(ISD::FABS, VT, Expand);
691     setOperationAction(ISD::FSIN, VT, Expand);
692     setOperationAction(ISD::FSINCOS, VT, Expand);
693     setOperationAction(ISD::FCOS, VT, Expand);
694     setOperationAction(ISD::FSINCOS, VT, Expand);
695     setOperationAction(ISD::FREM, VT, Expand);
696     setOperationAction(ISD::FMA,  VT, Expand);
697     setOperationAction(ISD::FPOWI, VT, Expand);
698     setOperationAction(ISD::FSQRT, VT, Expand);
699     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
700     setOperationAction(ISD::FFLOOR, VT, Expand);
701     setOperationAction(ISD::FCEIL, VT, Expand);
702     setOperationAction(ISD::FTRUNC, VT, Expand);
703     setOperationAction(ISD::FRINT, VT, Expand);
704     setOperationAction(ISD::FNEARBYINT, VT, Expand);
705     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
706     setOperationAction(ISD::MULHS, VT, Expand);
707     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
708     setOperationAction(ISD::MULHU, VT, Expand);
709     setOperationAction(ISD::SDIVREM, VT, Expand);
710     setOperationAction(ISD::UDIVREM, VT, Expand);
711     setOperationAction(ISD::FPOW, VT, Expand);
712     setOperationAction(ISD::CTPOP, VT, Expand);
713     setOperationAction(ISD::CTTZ, VT, Expand);
714     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
715     setOperationAction(ISD::CTLZ, VT, Expand);
716     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
717     setOperationAction(ISD::SHL, VT, Expand);
718     setOperationAction(ISD::SRA, VT, Expand);
719     setOperationAction(ISD::SRL, VT, Expand);
720     setOperationAction(ISD::ROTL, VT, Expand);
721     setOperationAction(ISD::ROTR, VT, Expand);
722     setOperationAction(ISD::BSWAP, VT, Expand);
723     setOperationAction(ISD::SETCC, VT, Expand);
724     setOperationAction(ISD::FLOG, VT, Expand);
725     setOperationAction(ISD::FLOG2, VT, Expand);
726     setOperationAction(ISD::FLOG10, VT, Expand);
727     setOperationAction(ISD::FEXP, VT, Expand);
728     setOperationAction(ISD::FEXP2, VT, Expand);
729     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
730     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
731     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
732     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
733     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
734     setOperationAction(ISD::TRUNCATE, VT, Expand);
735     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
736     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
737     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
738     setOperationAction(ISD::VSELECT, VT, Expand);
739     setOperationAction(ISD::SELECT_CC, VT, Expand);
740     for (MVT InnerVT : MVT::vector_valuetypes()) {
741       setTruncStoreAction(InnerVT, VT, Expand);
742
743       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
744       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
745
746       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
747       // types, we have to deal with them whether we ask for Expansion or not.
748       // Setting Expand causes its own optimisation problems though, so leave
749       // them legal.
750       if (VT.getVectorElementType() == MVT::i1)
751         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
752
753       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
754       // split/scalarized right now.
755       if (VT.getVectorElementType() == MVT::f16)
756         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
757     }
758   }
759
760   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
761   // with -msoft-float, disable use of MMX as well.
762   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
763     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
764     // No operations on x86mmx supported, everything uses intrinsics.
765   }
766
767   // MMX-sized vectors (other than x86mmx) are expected to be expanded
768   // into smaller operations.
769   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
770     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
771     setOperationAction(ISD::AND,                MMXTy,      Expand);
772     setOperationAction(ISD::OR,                 MMXTy,      Expand);
773     setOperationAction(ISD::XOR,                MMXTy,      Expand);
774     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
775     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
776     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
777   }
778   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
779
780   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
781     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
782
783     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
784     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
785     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
786     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
787     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
788     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
789     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
790     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
791     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
792     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
793     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
795     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
796     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
797   }
798
799   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
800     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
801
802     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
803     // registers cannot be used even for integer operations.
804     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
805     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
806     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
807     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
808
809     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
810     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
811     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
812     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
813     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
814     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
815     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
816     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
817     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
818     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
819     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
820     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
821     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
822     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
823     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
824     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
825     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
826     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
827     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
828     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
829     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
830     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
831     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
832
833     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
834     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
835     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
836     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
837
838     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
839     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
840     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
841     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
842
843     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
848
849     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
850     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
851     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
852     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
853
854     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
855     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
856     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
857     // ISD::CTTZ v2i64 - scalarization is faster.
858     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
861     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
862
863     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
864     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
865       MVT VT = (MVT::SimpleValueType)i;
866       // Do not attempt to custom lower non-power-of-2 vectors
867       if (!isPowerOf2_32(VT.getVectorNumElements()))
868         continue;
869       // Do not attempt to custom lower non-128-bit vectors
870       if (!VT.is128BitVector())
871         continue;
872       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
873       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
874       setOperationAction(ISD::VSELECT,            VT, Custom);
875       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
876     }
877
878     // We support custom legalizing of sext and anyext loads for specific
879     // memory vector types which we can load as a scalar (or sequence of
880     // scalars) and extend in-register to a legal 128-bit vector type. For sext
881     // loads these must work with a single scalar load.
882     for (MVT VT : MVT::integer_vector_valuetypes()) {
883       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
884       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
885       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
886       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
887       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
888       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
889       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
890       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
891       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
892     }
893
894     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
895     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
896     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
897     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
898     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
899     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
900     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
901     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
902
903     if (Subtarget->is64Bit()) {
904       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
906     }
907
908     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
909     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
910       MVT VT = (MVT::SimpleValueType)i;
911
912       // Do not attempt to promote non-128-bit vectors
913       if (!VT.is128BitVector())
914         continue;
915
916       setOperationAction(ISD::AND,    VT, Promote);
917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
918       setOperationAction(ISD::OR,     VT, Promote);
919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
920       setOperationAction(ISD::XOR,    VT, Promote);
921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
922       setOperationAction(ISD::LOAD,   VT, Promote);
923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
924       setOperationAction(ISD::SELECT, VT, Promote);
925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
926     }
927
928     // Custom lower v2i64 and v2f64 selects.
929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
933
934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
936
937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
938
939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
941     // As there is no 64-bit GPR available, we need build a special custom
942     // sequence to convert from v2i32 to v2f32.
943     if (!Subtarget->is64Bit())
944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
945
946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
948
949     for (MVT VT : MVT::fp_vector_valuetypes())
950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
951
952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
955   }
956
957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
964     }
965
966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
974
975     // FIXME: Do we need to handle scalar-to-vector here?
976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
977
978     // We directly match byte blends in the backend as they match the VSELECT
979     // condition form.
980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
981
982     // SSE41 brings specific instructions for doing vector sign extend even in
983     // cases where we don't have SRA.
984     for (MVT VT : MVT::integer_vector_valuetypes()) {
985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
988     }
989
990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
997
998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1054     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1055     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1056     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1057     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1058     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1059     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1060
1061     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1063     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1064
1065     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1066     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1067     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1068     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1069     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1070     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1071     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1072     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1073     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1074     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1075     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1076     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1077
1078     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1079     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1080     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1081     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1082     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1083     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1084     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1085     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1086     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1087     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1088     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1089     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1090
1091     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1092     // even though v8i16 is a legal type.
1093     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1094     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1095     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1096
1097     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1098     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1099     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1100
1101     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1102     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1103
1104     for (MVT VT : MVT::fp_vector_valuetypes())
1105       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1106
1107     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1108     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1109
1110     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1111     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1112
1113     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1114     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1115
1116     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1117     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1118     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1119     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1120
1121     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1122     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1123     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1124
1125     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1126     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1127     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1128     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1129     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1130     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1131     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1132     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1133     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1134     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1135     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1136     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1137
1138     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1142
1143     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1144     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1145     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1146     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1147     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1148     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1149     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1150     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1151
1152     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1153       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1154       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1155       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1156       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1157       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1158       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1159     }
1160
1161     if (Subtarget->hasInt256()) {
1162       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1168       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1171
1172       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1174       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1175       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1176
1177       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1178       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1179       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1180       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1181
1182       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1183       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1184       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1185       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1186       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1187       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1188       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1189       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1190       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1191       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1192       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1193       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1194
1195       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1196       // when we have a 256bit-wide blend with immediate.
1197       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1198
1199       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1201       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1202       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1203       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1204       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1205       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1206
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1208       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1209       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1210       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1211       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1212       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1213     } else {
1214       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1225       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1226       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1227       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1228
1229       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1230       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1231       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1232       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1233       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1234       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1235       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1236       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1237       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1238       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1239       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1240       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1241     }
1242
1243     // In the customized shift lowering, the legal cases in AVX2 will be
1244     // recognized.
1245     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1246     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1247
1248     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1249     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1250
1251     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1252     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1253
1254     // Custom lower several nodes for 256-bit types.
1255     for (MVT VT : MVT::vector_valuetypes()) {
1256       if (VT.getScalarSizeInBits() >= 32) {
1257         setOperationAction(ISD::MLOAD,  VT, Legal);
1258         setOperationAction(ISD::MSTORE, VT, Legal);
1259       }
1260       // Extract subvector is special because the value type
1261       // (result) is 128-bit but the source is 256-bit wide.
1262       if (VT.is128BitVector()) {
1263         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1264       }
1265       // Do not attempt to custom lower other non-256-bit vectors
1266       if (!VT.is256BitVector())
1267         continue;
1268
1269       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1270       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1271       setOperationAction(ISD::VSELECT,            VT, Custom);
1272       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1273       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1274       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1275       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1276       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1277     }
1278
1279     if (Subtarget->hasInt256())
1280       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1281
1282     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1283     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1284       MVT VT = (MVT::SimpleValueType)i;
1285
1286       // Do not attempt to promote non-256-bit vectors
1287       if (!VT.is256BitVector())
1288         continue;
1289
1290       setOperationAction(ISD::AND,    VT, Promote);
1291       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1292       setOperationAction(ISD::OR,     VT, Promote);
1293       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1294       setOperationAction(ISD::XOR,    VT, Promote);
1295       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1296       setOperationAction(ISD::LOAD,   VT, Promote);
1297       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1298       setOperationAction(ISD::SELECT, VT, Promote);
1299       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1300     }
1301   }
1302
1303   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1304     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1305     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1306     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1307     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1308
1309     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1310     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1311     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1312
1313     for (MVT VT : MVT::fp_vector_valuetypes())
1314       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1315
1316     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1317     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1318     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1319     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1320     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1321     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1322     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1323     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1324     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1325     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1326     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1327     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1328
1329     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1330     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1331     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1332     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1333     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1334     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1335     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1336     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1337     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1338     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1339     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1340     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1341     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1342
1343     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1344     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1345     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1346     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1347     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1348     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1349
1350     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1351     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1352     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1353     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1354     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1355     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1356     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1357     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1358
1359     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1360     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1361     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1362     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1363     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1364     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1365     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1366     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1367     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1368     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1369     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1370     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1371     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1372     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1373     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1374     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1375
1376     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1377     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1378     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1379     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1380     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1381     if (Subtarget->hasVLX()){
1382       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1383       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1384       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1385       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1386       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1387
1388       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1389       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1390       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1391       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1392       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1393     }
1394     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1395     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1396     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1397     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1398     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1399     if (Subtarget->hasDQI()) {
1400       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1401       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1402
1403       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1404       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1405       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1406       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1407       if (Subtarget->hasVLX()) {
1408         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1409         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1410         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1411         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1412         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1413         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1414         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1415         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1416       }
1417     }
1418     if (Subtarget->hasVLX()) {
1419       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1420       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1421       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1422       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1423       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1424       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1425       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1426       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1427     }
1428     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1429     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1430     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1431     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1432     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1433     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1434     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1435     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1436     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1437     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1438     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1439     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1440     if (Subtarget->hasDQI()) {
1441       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1442       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1443     }
1444     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1445     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1446     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1447     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1448     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1449     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1450     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1451     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1452     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1453     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1454
1455     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1456     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1457     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1458     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1459     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1460
1461     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1462     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1463
1464     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1465
1466     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1467     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1468     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1469     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1470     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1471     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1472     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1473     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1474     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1475     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1476     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1477
1478     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1479     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1480     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1481     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1482     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1483     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1484     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1485     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1486
1487     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1488     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1489
1490     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1491     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1492
1493     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1494
1495     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1496     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1497
1498     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1499     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1500
1501     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1502     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1503
1504     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1505     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1506     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1507     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1508     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1509     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1510
1511     if (Subtarget->hasCDI()) {
1512       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1513       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64, Legal);
1515       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1516
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64, Custom);
1518       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1519     }
1520     if (Subtarget->hasVLX() && Subtarget->hasCDI()) {
1521       setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1522       setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1523       setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1524       setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1525       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1526       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1527       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1528       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1529
1530       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1531       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1532       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1533       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1534     }
1535     if (Subtarget->hasDQI()) {
1536       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1537       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1538       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1539     }
1540     // Custom lower several nodes.
1541     for (MVT VT : MVT::vector_valuetypes()) {
1542       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1543       if (EltSize == 1) {
1544         setOperationAction(ISD::AND, VT, Legal);
1545         setOperationAction(ISD::OR,  VT, Legal);
1546         setOperationAction(ISD::XOR,  VT, Legal);
1547       }
1548       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1549         setOperationAction(ISD::MGATHER,  VT, Custom);
1550         setOperationAction(ISD::MSCATTER, VT, Custom);
1551       }
1552       // Extract subvector is special because the value type
1553       // (result) is 256/128-bit but the source is 512-bit wide.
1554       if (VT.is128BitVector() || VT.is256BitVector()) {
1555         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1556       }
1557       if (VT.getVectorElementType() == MVT::i1)
1558         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1559
1560       // Do not attempt to custom lower other non-512-bit vectors
1561       if (!VT.is512BitVector())
1562         continue;
1563
1564       if (EltSize >= 32) {
1565         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1566         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1567         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1568         setOperationAction(ISD::VSELECT,             VT, Legal);
1569         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1570         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1571         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1572         setOperationAction(ISD::MLOAD,               VT, Legal);
1573         setOperationAction(ISD::MSTORE,              VT, Legal);
1574       }
1575     }
1576     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1577       MVT VT = (MVT::SimpleValueType)i;
1578
1579       // Do not attempt to promote non-512-bit vectors.
1580       if (!VT.is512BitVector())
1581         continue;
1582
1583       setOperationAction(ISD::SELECT, VT, Promote);
1584       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1585     }
1586   }// has  AVX-512
1587
1588   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1589     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1590     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1591
1592     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1593     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1594
1595     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1596     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1597     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1598     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1599     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1600     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1601     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1602     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1603     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1605     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1606     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1607     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1608     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1609     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1610     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1611     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1612     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1613     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1614     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1615     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1616     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1617     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1618     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1619     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1620     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1621     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1622     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1623     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1624     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1625     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1628
1629     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1630     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1631     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1632     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1633     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1634     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1635     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1636     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1637
1638     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1639     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1640     if (Subtarget->hasVLX())
1641       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1642
1643     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1644       const MVT VT = (MVT::SimpleValueType)i;
1645
1646       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1647
1648       // Do not attempt to promote non-512-bit vectors.
1649       if (!VT.is512BitVector())
1650         continue;
1651
1652       if (EltSize < 32) {
1653         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1654         setOperationAction(ISD::VSELECT,             VT, Legal);
1655       }
1656     }
1657   }
1658
1659   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1660     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1661     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1662
1663     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1664     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1665     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1666     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1667     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1668     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1669     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1670     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1675
1676     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1677     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1678     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1679     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1680     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1681     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1682     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1683     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1684
1685     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1686     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1687     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1688     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1689     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1690     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1691     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1692     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1693   }
1694
1695   // We want to custom lower some of our intrinsics.
1696   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1697   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1698   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1699   if (!Subtarget->is64Bit())
1700     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1701
1702   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1703   // handle type legalization for these operations here.
1704   //
1705   // FIXME: We really should do custom legalization for addition and
1706   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1707   // than generic legalization for 64-bit multiplication-with-overflow, though.
1708   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1709     // Add/Sub/Mul with overflow operations are custom lowered.
1710     MVT VT = IntVTs[i];
1711     setOperationAction(ISD::SADDO, VT, Custom);
1712     setOperationAction(ISD::UADDO, VT, Custom);
1713     setOperationAction(ISD::SSUBO, VT, Custom);
1714     setOperationAction(ISD::USUBO, VT, Custom);
1715     setOperationAction(ISD::SMULO, VT, Custom);
1716     setOperationAction(ISD::UMULO, VT, Custom);
1717   }
1718
1719   if (!Subtarget->is64Bit()) {
1720     // These libcalls are not available in 32-bit.
1721     setLibcallName(RTLIB::SHL_I128, nullptr);
1722     setLibcallName(RTLIB::SRL_I128, nullptr);
1723     setLibcallName(RTLIB::SRA_I128, nullptr);
1724   }
1725
1726   // Combine sin / cos into one node or libcall if possible.
1727   if (Subtarget->hasSinCos()) {
1728     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1729     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1730     if (Subtarget->isTargetDarwin()) {
1731       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1732       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1733       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1734       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1735     }
1736   }
1737
1738   if (Subtarget->isTargetWin64()) {
1739     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1740     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1741     setOperationAction(ISD::SREM, MVT::i128, Custom);
1742     setOperationAction(ISD::UREM, MVT::i128, Custom);
1743     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1744     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1745   }
1746
1747   // We have target-specific dag combine patterns for the following nodes:
1748   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1749   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1750   setTargetDAGCombine(ISD::BITCAST);
1751   setTargetDAGCombine(ISD::VSELECT);
1752   setTargetDAGCombine(ISD::SELECT);
1753   setTargetDAGCombine(ISD::SHL);
1754   setTargetDAGCombine(ISD::SRA);
1755   setTargetDAGCombine(ISD::SRL);
1756   setTargetDAGCombine(ISD::OR);
1757   setTargetDAGCombine(ISD::AND);
1758   setTargetDAGCombine(ISD::ADD);
1759   setTargetDAGCombine(ISD::FADD);
1760   setTargetDAGCombine(ISD::FSUB);
1761   setTargetDAGCombine(ISD::FMA);
1762   setTargetDAGCombine(ISD::SUB);
1763   setTargetDAGCombine(ISD::LOAD);
1764   setTargetDAGCombine(ISD::MLOAD);
1765   setTargetDAGCombine(ISD::STORE);
1766   setTargetDAGCombine(ISD::MSTORE);
1767   setTargetDAGCombine(ISD::ZERO_EXTEND);
1768   setTargetDAGCombine(ISD::ANY_EXTEND);
1769   setTargetDAGCombine(ISD::SIGN_EXTEND);
1770   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1771   setTargetDAGCombine(ISD::SINT_TO_FP);
1772   setTargetDAGCombine(ISD::UINT_TO_FP);
1773   setTargetDAGCombine(ISD::SETCC);
1774   setTargetDAGCombine(ISD::BUILD_VECTOR);
1775   setTargetDAGCombine(ISD::MUL);
1776   setTargetDAGCombine(ISD::XOR);
1777
1778   computeRegisterProperties(Subtarget->getRegisterInfo());
1779
1780   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1781   MaxStoresPerMemsetOptSize = 8;
1782   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1783   MaxStoresPerMemcpyOptSize = 4;
1784   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1785   MaxStoresPerMemmoveOptSize = 4;
1786   setPrefLoopAlignment(4); // 2^4 bytes.
1787
1788   // A predictable cmov does not hurt on an in-order CPU.
1789   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1790   PredictableSelectIsExpensive = !Subtarget->isAtom();
1791   EnableExtLdPromotion = true;
1792   setPrefFunctionAlignment(4); // 2^4 bytes.
1793
1794   verifyIntrinsicTables();
1795 }
1796
1797 // This has so far only been implemented for 64-bit MachO.
1798 bool X86TargetLowering::useLoadStackGuardNode() const {
1799   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1800 }
1801
1802 TargetLoweringBase::LegalizeTypeAction
1803 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1804   if (ExperimentalVectorWideningLegalization &&
1805       VT.getVectorNumElements() != 1 &&
1806       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1807     return TypeWidenVector;
1808
1809   return TargetLoweringBase::getPreferredVectorAction(VT);
1810 }
1811
1812 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1813                                           EVT VT) const {
1814   if (!VT.isVector())
1815     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1816
1817   const unsigned NumElts = VT.getVectorNumElements();
1818   const EVT EltVT = VT.getVectorElementType();
1819   if (VT.is512BitVector()) {
1820     if (Subtarget->hasAVX512())
1821       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1822           EltVT == MVT::f32 || EltVT == MVT::f64)
1823         switch(NumElts) {
1824         case  8: return MVT::v8i1;
1825         case 16: return MVT::v16i1;
1826       }
1827     if (Subtarget->hasBWI())
1828       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1829         switch(NumElts) {
1830         case 32: return MVT::v32i1;
1831         case 64: return MVT::v64i1;
1832       }
1833   }
1834
1835   if (VT.is256BitVector() || VT.is128BitVector()) {
1836     if (Subtarget->hasVLX())
1837       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1838           EltVT == MVT::f32 || EltVT == MVT::f64)
1839         switch(NumElts) {
1840         case 2: return MVT::v2i1;
1841         case 4: return MVT::v4i1;
1842         case 8: return MVT::v8i1;
1843       }
1844     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1845       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1846         switch(NumElts) {
1847         case  8: return MVT::v8i1;
1848         case 16: return MVT::v16i1;
1849         case 32: return MVT::v32i1;
1850       }
1851   }
1852
1853   return VT.changeVectorElementTypeToInteger();
1854 }
1855
1856 /// Helper for getByValTypeAlignment to determine
1857 /// the desired ByVal argument alignment.
1858 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1859   if (MaxAlign == 16)
1860     return;
1861   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1862     if (VTy->getBitWidth() == 128)
1863       MaxAlign = 16;
1864   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1865     unsigned EltAlign = 0;
1866     getMaxByValAlign(ATy->getElementType(), EltAlign);
1867     if (EltAlign > MaxAlign)
1868       MaxAlign = EltAlign;
1869   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1870     for (auto *EltTy : STy->elements()) {
1871       unsigned EltAlign = 0;
1872       getMaxByValAlign(EltTy, EltAlign);
1873       if (EltAlign > MaxAlign)
1874         MaxAlign = EltAlign;
1875       if (MaxAlign == 16)
1876         break;
1877     }
1878   }
1879 }
1880
1881 /// Return the desired alignment for ByVal aggregate
1882 /// function arguments in the caller parameter area. For X86, aggregates
1883 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1884 /// are at 4-byte boundaries.
1885 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1886                                                   const DataLayout &DL) const {
1887   if (Subtarget->is64Bit()) {
1888     // Max of 8 and alignment of type.
1889     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1890     if (TyAlign > 8)
1891       return TyAlign;
1892     return 8;
1893   }
1894
1895   unsigned Align = 4;
1896   if (Subtarget->hasSSE1())
1897     getMaxByValAlign(Ty, Align);
1898   return Align;
1899 }
1900
1901 /// Returns the target specific optimal type for load
1902 /// and store operations as a result of memset, memcpy, and memmove
1903 /// lowering. If DstAlign is zero that means it's safe to destination
1904 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1905 /// means there isn't a need to check it against alignment requirement,
1906 /// probably because the source does not need to be loaded. If 'IsMemset' is
1907 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1908 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1909 /// source is constant so it does not need to be loaded.
1910 /// It returns EVT::Other if the type should be determined using generic
1911 /// target-independent logic.
1912 EVT
1913 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1914                                        unsigned DstAlign, unsigned SrcAlign,
1915                                        bool IsMemset, bool ZeroMemset,
1916                                        bool MemcpyStrSrc,
1917                                        MachineFunction &MF) const {
1918   const Function *F = MF.getFunction();
1919   if ((!IsMemset || ZeroMemset) &&
1920       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1921     if (Size >= 16 &&
1922         (!Subtarget->isUnalignedMem16Slow() ||
1923          ((DstAlign == 0 || DstAlign >= 16) &&
1924           (SrcAlign == 0 || SrcAlign >= 16)))) {
1925       if (Size >= 32) {
1926         // FIXME: Check if unaligned 32-byte accesses are slow.
1927         if (Subtarget->hasInt256())
1928           return MVT::v8i32;
1929         if (Subtarget->hasFp256())
1930           return MVT::v8f32;
1931       }
1932       if (Subtarget->hasSSE2())
1933         return MVT::v4i32;
1934       if (Subtarget->hasSSE1())
1935         return MVT::v4f32;
1936     } else if (!MemcpyStrSrc && Size >= 8 &&
1937                !Subtarget->is64Bit() &&
1938                Subtarget->hasSSE2()) {
1939       // Do not use f64 to lower memcpy if source is string constant. It's
1940       // better to use i32 to avoid the loads.
1941       return MVT::f64;
1942     }
1943   }
1944   // This is a compromise. If we reach here, unaligned accesses may be slow on
1945   // this target. However, creating smaller, aligned accesses could be even
1946   // slower and would certainly be a lot more code.
1947   if (Subtarget->is64Bit() && Size >= 8)
1948     return MVT::i64;
1949   return MVT::i32;
1950 }
1951
1952 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1953   if (VT == MVT::f32)
1954     return X86ScalarSSEf32;
1955   else if (VT == MVT::f64)
1956     return X86ScalarSSEf64;
1957   return true;
1958 }
1959
1960 bool
1961 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1962                                                   unsigned,
1963                                                   unsigned,
1964                                                   bool *Fast) const {
1965   if (Fast) {
1966     switch (VT.getSizeInBits()) {
1967     default:
1968       // 8-byte and under are always assumed to be fast.
1969       *Fast = true;
1970       break;
1971     case 128:
1972       *Fast = !Subtarget->isUnalignedMem16Slow();
1973       break;
1974     case 256:
1975       *Fast = !Subtarget->isUnalignedMem32Slow();
1976       break;
1977     // TODO: What about AVX-512 (512-bit) accesses?
1978     }
1979   }
1980   // Misaligned accesses of any size are always allowed.
1981   return true;
1982 }
1983
1984 /// Return the entry encoding for a jump table in the
1985 /// current function.  The returned value is a member of the
1986 /// MachineJumpTableInfo::JTEntryKind enum.
1987 unsigned X86TargetLowering::getJumpTableEncoding() const {
1988   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1989   // symbol.
1990   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1991       Subtarget->isPICStyleGOT())
1992     return MachineJumpTableInfo::EK_Custom32;
1993
1994   // Otherwise, use the normal jump table encoding heuristics.
1995   return TargetLowering::getJumpTableEncoding();
1996 }
1997
1998 bool X86TargetLowering::useSoftFloat() const {
1999   return Subtarget->useSoftFloat();
2000 }
2001
2002 const MCExpr *
2003 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2004                                              const MachineBasicBlock *MBB,
2005                                              unsigned uid,MCContext &Ctx) const{
2006   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2007          Subtarget->isPICStyleGOT());
2008   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2009   // entries.
2010   return MCSymbolRefExpr::create(MBB->getSymbol(),
2011                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2012 }
2013
2014 /// Returns relocation base for the given PIC jumptable.
2015 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2016                                                     SelectionDAG &DAG) const {
2017   if (!Subtarget->is64Bit())
2018     // This doesn't have SDLoc associated with it, but is not really the
2019     // same as a Register.
2020     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2021                        getPointerTy(DAG.getDataLayout()));
2022   return Table;
2023 }
2024
2025 /// This returns the relocation base for the given PIC jumptable,
2026 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2027 const MCExpr *X86TargetLowering::
2028 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2029                              MCContext &Ctx) const {
2030   // X86-64 uses RIP relative addressing based on the jump table label.
2031   if (Subtarget->isPICStyleRIPRel())
2032     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2033
2034   // Otherwise, the reference is relative to the PIC base.
2035   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2036 }
2037
2038 std::pair<const TargetRegisterClass *, uint8_t>
2039 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2040                                            MVT VT) const {
2041   const TargetRegisterClass *RRC = nullptr;
2042   uint8_t Cost = 1;
2043   switch (VT.SimpleTy) {
2044   default:
2045     return TargetLowering::findRepresentativeClass(TRI, VT);
2046   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2047     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2048     break;
2049   case MVT::x86mmx:
2050     RRC = &X86::VR64RegClass;
2051     break;
2052   case MVT::f32: case MVT::f64:
2053   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2054   case MVT::v4f32: case MVT::v2f64:
2055   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2056   case MVT::v4f64:
2057     RRC = &X86::VR128RegClass;
2058     break;
2059   }
2060   return std::make_pair(RRC, Cost);
2061 }
2062
2063 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2064                                                unsigned &Offset) const {
2065   if (!Subtarget->isTargetLinux())
2066     return false;
2067
2068   if (Subtarget->is64Bit()) {
2069     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2070     Offset = 0x28;
2071     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2072       AddressSpace = 256;
2073     else
2074       AddressSpace = 257;
2075   } else {
2076     // %gs:0x14 on i386
2077     Offset = 0x14;
2078     AddressSpace = 256;
2079   }
2080   return true;
2081 }
2082
2083 /// Android provides a fixed TLS slot for the SafeStack pointer.
2084 /// See the definition of TLS_SLOT_SAFESTACK in
2085 /// https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2086 bool X86TargetLowering::getSafeStackPointerLocation(unsigned &AddressSpace,
2087                                                     unsigned &Offset) const {
2088   if (!Subtarget->isTargetAndroid())
2089     return false;
2090
2091   if (Subtarget->is64Bit()) {
2092     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2093     Offset = 0x48;
2094     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2095       AddressSpace = 256;
2096     else
2097       AddressSpace = 257;
2098   } else {
2099     // %gs:0x24 on i386
2100     Offset = 0x24;
2101     AddressSpace = 256;
2102   }
2103   return true;
2104 }
2105
2106 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2107                                             unsigned DestAS) const {
2108   assert(SrcAS != DestAS && "Expected different address spaces!");
2109
2110   return SrcAS < 256 && DestAS < 256;
2111 }
2112
2113 //===----------------------------------------------------------------------===//
2114 //               Return Value Calling Convention Implementation
2115 //===----------------------------------------------------------------------===//
2116
2117 #include "X86GenCallingConv.inc"
2118
2119 bool X86TargetLowering::CanLowerReturn(
2120     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2121     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2122   SmallVector<CCValAssign, 16> RVLocs;
2123   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2124   return CCInfo.CheckReturn(Outs, RetCC_X86);
2125 }
2126
2127 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2128   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2129   return ScratchRegs;
2130 }
2131
2132 SDValue
2133 X86TargetLowering::LowerReturn(SDValue Chain,
2134                                CallingConv::ID CallConv, bool isVarArg,
2135                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2136                                const SmallVectorImpl<SDValue> &OutVals,
2137                                SDLoc dl, SelectionDAG &DAG) const {
2138   MachineFunction &MF = DAG.getMachineFunction();
2139   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2140
2141   SmallVector<CCValAssign, 16> RVLocs;
2142   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2143   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2144
2145   SDValue Flag;
2146   SmallVector<SDValue, 6> RetOps;
2147   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2148   // Operand #1 = Bytes To Pop
2149   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2150                    MVT::i16));
2151
2152   // Copy the result values into the output registers.
2153   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2154     CCValAssign &VA = RVLocs[i];
2155     assert(VA.isRegLoc() && "Can only return in registers!");
2156     SDValue ValToCopy = OutVals[i];
2157     EVT ValVT = ValToCopy.getValueType();
2158
2159     // Promote values to the appropriate types.
2160     if (VA.getLocInfo() == CCValAssign::SExt)
2161       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2162     else if (VA.getLocInfo() == CCValAssign::ZExt)
2163       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2164     else if (VA.getLocInfo() == CCValAssign::AExt) {
2165       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2166         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2167       else
2168         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2169     }
2170     else if (VA.getLocInfo() == CCValAssign::BCvt)
2171       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2172
2173     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2174            "Unexpected FP-extend for return value.");
2175
2176     // If this is x86-64, and we disabled SSE, we can't return FP values,
2177     // or SSE or MMX vectors.
2178     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2179          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2180           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2181       report_fatal_error("SSE register return with SSE disabled");
2182     }
2183     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2184     // llvm-gcc has never done it right and no one has noticed, so this
2185     // should be OK for now.
2186     if (ValVT == MVT::f64 &&
2187         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2188       report_fatal_error("SSE2 register return with SSE2 disabled");
2189
2190     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2191     // the RET instruction and handled by the FP Stackifier.
2192     if (VA.getLocReg() == X86::FP0 ||
2193         VA.getLocReg() == X86::FP1) {
2194       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2195       // change the value to the FP stack register class.
2196       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2197         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2198       RetOps.push_back(ValToCopy);
2199       // Don't emit a copytoreg.
2200       continue;
2201     }
2202
2203     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2204     // which is returned in RAX / RDX.
2205     if (Subtarget->is64Bit()) {
2206       if (ValVT == MVT::x86mmx) {
2207         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2208           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2209           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2210                                   ValToCopy);
2211           // If we don't have SSE2 available, convert to v4f32 so the generated
2212           // register is legal.
2213           if (!Subtarget->hasSSE2())
2214             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2215         }
2216       }
2217     }
2218
2219     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2220     Flag = Chain.getValue(1);
2221     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2222   }
2223
2224   // All x86 ABIs require that for returning structs by value we copy
2225   // the sret argument into %rax/%eax (depending on ABI) for the return.
2226   // We saved the argument into a virtual register in the entry block,
2227   // so now we copy the value out and into %rax/%eax.
2228   //
2229   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2230   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2231   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2232   // either case FuncInfo->setSRetReturnReg() will have been called.
2233   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2234     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2235                                      getPointerTy(MF.getDataLayout()));
2236
2237     unsigned RetValReg
2238         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2239           X86::RAX : X86::EAX;
2240     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2241     Flag = Chain.getValue(1);
2242
2243     // RAX/EAX now acts like a return value.
2244     RetOps.push_back(
2245         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2246   }
2247
2248   RetOps[0] = Chain;  // Update chain.
2249
2250   // Add the flag if we have it.
2251   if (Flag.getNode())
2252     RetOps.push_back(Flag);
2253
2254   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2255 }
2256
2257 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2258   if (N->getNumValues() != 1)
2259     return false;
2260   if (!N->hasNUsesOfValue(1, 0))
2261     return false;
2262
2263   SDValue TCChain = Chain;
2264   SDNode *Copy = *N->use_begin();
2265   if (Copy->getOpcode() == ISD::CopyToReg) {
2266     // If the copy has a glue operand, we conservatively assume it isn't safe to
2267     // perform a tail call.
2268     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2269       return false;
2270     TCChain = Copy->getOperand(0);
2271   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2272     return false;
2273
2274   bool HasRet = false;
2275   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2276        UI != UE; ++UI) {
2277     if (UI->getOpcode() != X86ISD::RET_FLAG)
2278       return false;
2279     // If we are returning more than one value, we can definitely
2280     // not make a tail call see PR19530
2281     if (UI->getNumOperands() > 4)
2282       return false;
2283     if (UI->getNumOperands() == 4 &&
2284         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2285       return false;
2286     HasRet = true;
2287   }
2288
2289   if (!HasRet)
2290     return false;
2291
2292   Chain = TCChain;
2293   return true;
2294 }
2295
2296 EVT
2297 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2298                                             ISD::NodeType ExtendKind) const {
2299   MVT ReturnMVT;
2300   // TODO: Is this also valid on 32-bit?
2301   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2302     ReturnMVT = MVT::i8;
2303   else
2304     ReturnMVT = MVT::i32;
2305
2306   EVT MinVT = getRegisterType(Context, ReturnMVT);
2307   return VT.bitsLT(MinVT) ? MinVT : VT;
2308 }
2309
2310 /// Lower the result values of a call into the
2311 /// appropriate copies out of appropriate physical registers.
2312 ///
2313 SDValue
2314 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2315                                    CallingConv::ID CallConv, bool isVarArg,
2316                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2317                                    SDLoc dl, SelectionDAG &DAG,
2318                                    SmallVectorImpl<SDValue> &InVals) const {
2319
2320   // Assign locations to each value returned by this call.
2321   SmallVector<CCValAssign, 16> RVLocs;
2322   bool Is64Bit = Subtarget->is64Bit();
2323   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2324                  *DAG.getContext());
2325   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2326
2327   // Copy all of the result registers out of their specified physreg.
2328   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2329     CCValAssign &VA = RVLocs[i];
2330     EVT CopyVT = VA.getLocVT();
2331
2332     // If this is x86-64, and we disabled SSE, we can't return FP values
2333     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2334         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2335       report_fatal_error("SSE register return with SSE disabled");
2336     }
2337
2338     // If we prefer to use the value in xmm registers, copy it out as f80 and
2339     // use a truncate to move it from fp stack reg to xmm reg.
2340     bool RoundAfterCopy = false;
2341     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2342         isScalarFPTypeInSSEReg(VA.getValVT())) {
2343       CopyVT = MVT::f80;
2344       RoundAfterCopy = (CopyVT != VA.getLocVT());
2345     }
2346
2347     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2348                                CopyVT, InFlag).getValue(1);
2349     SDValue Val = Chain.getValue(0);
2350
2351     if (RoundAfterCopy)
2352       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2353                         // This truncation won't change the value.
2354                         DAG.getIntPtrConstant(1, dl));
2355
2356     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2357       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2358
2359     InFlag = Chain.getValue(2);
2360     InVals.push_back(Val);
2361   }
2362
2363   return Chain;
2364 }
2365
2366 //===----------------------------------------------------------------------===//
2367 //                C & StdCall & Fast Calling Convention implementation
2368 //===----------------------------------------------------------------------===//
2369 //  StdCall calling convention seems to be standard for many Windows' API
2370 //  routines and around. It differs from C calling convention just a little:
2371 //  callee should clean up the stack, not caller. Symbols should be also
2372 //  decorated in some fancy way :) It doesn't support any vector arguments.
2373 //  For info on fast calling convention see Fast Calling Convention (tail call)
2374 //  implementation LowerX86_32FastCCCallTo.
2375
2376 /// CallIsStructReturn - Determines whether a call uses struct return
2377 /// semantics.
2378 enum StructReturnType {
2379   NotStructReturn,
2380   RegStructReturn,
2381   StackStructReturn
2382 };
2383 static StructReturnType
2384 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2385   if (Outs.empty())
2386     return NotStructReturn;
2387
2388   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2389   if (!Flags.isSRet())
2390     return NotStructReturn;
2391   if (Flags.isInReg())
2392     return RegStructReturn;
2393   return StackStructReturn;
2394 }
2395
2396 /// Determines whether a function uses struct return semantics.
2397 static StructReturnType
2398 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2399   if (Ins.empty())
2400     return NotStructReturn;
2401
2402   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2403   if (!Flags.isSRet())
2404     return NotStructReturn;
2405   if (Flags.isInReg())
2406     return RegStructReturn;
2407   return StackStructReturn;
2408 }
2409
2410 /// Make a copy of an aggregate at address specified by "Src" to address
2411 /// "Dst" with size and alignment information specified by the specific
2412 /// parameter attribute. The copy will be passed as a byval function parameter.
2413 static SDValue
2414 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2415                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2416                           SDLoc dl) {
2417   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2418
2419   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2420                        /*isVolatile*/false, /*AlwaysInline=*/true,
2421                        /*isTailCall*/false,
2422                        MachinePointerInfo(), MachinePointerInfo());
2423 }
2424
2425 /// Return true if the calling convention is one that
2426 /// supports tail call optimization.
2427 static bool IsTailCallConvention(CallingConv::ID CC) {
2428   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2429           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2430 }
2431
2432 /// \brief Return true if the calling convention is a C calling convention.
2433 static bool IsCCallConvention(CallingConv::ID CC) {
2434   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2435           CC == CallingConv::X86_64_SysV);
2436 }
2437
2438 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2439   auto Attr =
2440       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2441   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2442     return false;
2443
2444   CallSite CS(CI);
2445   CallingConv::ID CalleeCC = CS.getCallingConv();
2446   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2447     return false;
2448
2449   return true;
2450 }
2451
2452 /// Return true if the function is being made into
2453 /// a tailcall target by changing its ABI.
2454 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2455                                    bool GuaranteedTailCallOpt) {
2456   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2457 }
2458
2459 SDValue
2460 X86TargetLowering::LowerMemArgument(SDValue Chain,
2461                                     CallingConv::ID CallConv,
2462                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2463                                     SDLoc dl, SelectionDAG &DAG,
2464                                     const CCValAssign &VA,
2465                                     MachineFrameInfo *MFI,
2466                                     unsigned i) const {
2467   // Create the nodes corresponding to a load from this parameter slot.
2468   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2469   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2470       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2471   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2472   EVT ValVT;
2473
2474   // If value is passed by pointer we have address passed instead of the value
2475   // itself.
2476   bool ExtendedInMem = VA.isExtInLoc() &&
2477     VA.getValVT().getScalarType() == MVT::i1;
2478
2479   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2480     ValVT = VA.getLocVT();
2481   else
2482     ValVT = VA.getValVT();
2483
2484   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2485   // changed with more analysis.
2486   // In case of tail call optimization mark all arguments mutable. Since they
2487   // could be overwritten by lowering of arguments in case of a tail call.
2488   if (Flags.isByVal()) {
2489     unsigned Bytes = Flags.getByValSize();
2490     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2491     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2492     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2493   } else {
2494     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2495                                     VA.getLocMemOffset(), isImmutable);
2496     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2497     SDValue Val = DAG.getLoad(
2498         ValVT, dl, Chain, FIN,
2499         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2500         false, false, 0);
2501     return ExtendedInMem ?
2502       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2503   }
2504 }
2505
2506 // FIXME: Get this from tablegen.
2507 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2508                                                 const X86Subtarget *Subtarget) {
2509   assert(Subtarget->is64Bit());
2510
2511   if (Subtarget->isCallingConvWin64(CallConv)) {
2512     static const MCPhysReg GPR64ArgRegsWin64[] = {
2513       X86::RCX, X86::RDX, X86::R8,  X86::R9
2514     };
2515     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2516   }
2517
2518   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2519     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2520   };
2521   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2522 }
2523
2524 // FIXME: Get this from tablegen.
2525 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2526                                                 CallingConv::ID CallConv,
2527                                                 const X86Subtarget *Subtarget) {
2528   assert(Subtarget->is64Bit());
2529   if (Subtarget->isCallingConvWin64(CallConv)) {
2530     // The XMM registers which might contain var arg parameters are shadowed
2531     // in their paired GPR.  So we only need to save the GPR to their home
2532     // slots.
2533     // TODO: __vectorcall will change this.
2534     return None;
2535   }
2536
2537   const Function *Fn = MF.getFunction();
2538   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2539   bool isSoftFloat = Subtarget->useSoftFloat();
2540   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2541          "SSE register cannot be used when SSE is disabled!");
2542   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2543     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2544     // registers.
2545     return None;
2546
2547   static const MCPhysReg XMMArgRegs64Bit[] = {
2548     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2549     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2550   };
2551   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2552 }
2553
2554 SDValue X86TargetLowering::LowerFormalArguments(
2555     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2556     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2557     SmallVectorImpl<SDValue> &InVals) const {
2558   MachineFunction &MF = DAG.getMachineFunction();
2559   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2560   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2561
2562   const Function* Fn = MF.getFunction();
2563   if (Fn->hasExternalLinkage() &&
2564       Subtarget->isTargetCygMing() &&
2565       Fn->getName() == "main")
2566     FuncInfo->setForceFramePointer(true);
2567
2568   MachineFrameInfo *MFI = MF.getFrameInfo();
2569   bool Is64Bit = Subtarget->is64Bit();
2570   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2571
2572   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2573          "Var args not supported with calling convention fastcc, ghc or hipe");
2574
2575   // Assign locations to all of the incoming arguments.
2576   SmallVector<CCValAssign, 16> ArgLocs;
2577   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2578
2579   // Allocate shadow area for Win64
2580   if (IsWin64)
2581     CCInfo.AllocateStack(32, 8);
2582
2583   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2584
2585   unsigned LastVal = ~0U;
2586   SDValue ArgValue;
2587   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2588     CCValAssign &VA = ArgLocs[i];
2589     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2590     // places.
2591     assert(VA.getValNo() != LastVal &&
2592            "Don't support value assigned to multiple locs yet");
2593     (void)LastVal;
2594     LastVal = VA.getValNo();
2595
2596     if (VA.isRegLoc()) {
2597       EVT RegVT = VA.getLocVT();
2598       const TargetRegisterClass *RC;
2599       if (RegVT == MVT::i32)
2600         RC = &X86::GR32RegClass;
2601       else if (Is64Bit && RegVT == MVT::i64)
2602         RC = &X86::GR64RegClass;
2603       else if (RegVT == MVT::f32)
2604         RC = &X86::FR32RegClass;
2605       else if (RegVT == MVT::f64)
2606         RC = &X86::FR64RegClass;
2607       else if (RegVT.is512BitVector())
2608         RC = &X86::VR512RegClass;
2609       else if (RegVT.is256BitVector())
2610         RC = &X86::VR256RegClass;
2611       else if (RegVT.is128BitVector())
2612         RC = &X86::VR128RegClass;
2613       else if (RegVT == MVT::x86mmx)
2614         RC = &X86::VR64RegClass;
2615       else if (RegVT == MVT::i1)
2616         RC = &X86::VK1RegClass;
2617       else if (RegVT == MVT::v8i1)
2618         RC = &X86::VK8RegClass;
2619       else if (RegVT == MVT::v16i1)
2620         RC = &X86::VK16RegClass;
2621       else if (RegVT == MVT::v32i1)
2622         RC = &X86::VK32RegClass;
2623       else if (RegVT == MVT::v64i1)
2624         RC = &X86::VK64RegClass;
2625       else
2626         llvm_unreachable("Unknown argument type!");
2627
2628       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2629       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2630
2631       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2632       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2633       // right size.
2634       if (VA.getLocInfo() == CCValAssign::SExt)
2635         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2636                                DAG.getValueType(VA.getValVT()));
2637       else if (VA.getLocInfo() == CCValAssign::ZExt)
2638         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2639                                DAG.getValueType(VA.getValVT()));
2640       else if (VA.getLocInfo() == CCValAssign::BCvt)
2641         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2642
2643       if (VA.isExtInLoc()) {
2644         // Handle MMX values passed in XMM regs.
2645         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2646           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2647         else
2648           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2649       }
2650     } else {
2651       assert(VA.isMemLoc());
2652       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2653     }
2654
2655     // If value is passed via pointer - do a load.
2656     if (VA.getLocInfo() == CCValAssign::Indirect)
2657       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2658                              MachinePointerInfo(), false, false, false, 0);
2659
2660     InVals.push_back(ArgValue);
2661   }
2662
2663   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2664     // All x86 ABIs require that for returning structs by value we copy the
2665     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2666     // the argument into a virtual register so that we can access it from the
2667     // return points.
2668     if (Ins[i].Flags.isSRet()) {
2669       unsigned Reg = FuncInfo->getSRetReturnReg();
2670       if (!Reg) {
2671         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2672         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2673         FuncInfo->setSRetReturnReg(Reg);
2674       }
2675       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2676       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2677       break;
2678     }
2679   }
2680
2681   unsigned StackSize = CCInfo.getNextStackOffset();
2682   // Align stack specially for tail calls.
2683   if (FuncIsMadeTailCallSafe(CallConv,
2684                              MF.getTarget().Options.GuaranteedTailCallOpt))
2685     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2686
2687   // If the function takes variable number of arguments, make a frame index for
2688   // the start of the first vararg value... for expansion of llvm.va_start. We
2689   // can skip this if there are no va_start calls.
2690   if (MFI->hasVAStart() &&
2691       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2692                    CallConv != CallingConv::X86_ThisCall))) {
2693     FuncInfo->setVarArgsFrameIndex(
2694         MFI->CreateFixedObject(1, StackSize, true));
2695   }
2696
2697   MachineModuleInfo &MMI = MF.getMMI();
2698   const Function *WinEHParent = nullptr;
2699   if (MMI.hasWinEHFuncInfo(Fn))
2700     WinEHParent = MMI.getWinEHParent(Fn);
2701   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2702
2703   // Figure out if XMM registers are in use.
2704   assert(!(Subtarget->useSoftFloat() &&
2705            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2706          "SSE register cannot be used when SSE is disabled!");
2707
2708   // 64-bit calling conventions support varargs and register parameters, so we
2709   // have to do extra work to spill them in the prologue.
2710   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2711     // Find the first unallocated argument registers.
2712     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2713     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2714     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2715     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2716     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2717            "SSE register cannot be used when SSE is disabled!");
2718
2719     // Gather all the live in physical registers.
2720     SmallVector<SDValue, 6> LiveGPRs;
2721     SmallVector<SDValue, 8> LiveXMMRegs;
2722     SDValue ALVal;
2723     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2724       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2725       LiveGPRs.push_back(
2726           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2727     }
2728     if (!ArgXMMs.empty()) {
2729       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2730       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2731       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2732         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2733         LiveXMMRegs.push_back(
2734             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2735       }
2736     }
2737
2738     if (IsWin64) {
2739       // Get to the caller-allocated home save location.  Add 8 to account
2740       // for the return address.
2741       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2742       FuncInfo->setRegSaveFrameIndex(
2743           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2744       // Fixup to set vararg frame on shadow area (4 x i64).
2745       if (NumIntRegs < 4)
2746         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2747     } else {
2748       // For X86-64, if there are vararg parameters that are passed via
2749       // registers, then we must store them to their spots on the stack so
2750       // they may be loaded by deferencing the result of va_next.
2751       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2752       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2753       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2754           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2755     }
2756
2757     // Store the integer parameter registers.
2758     SmallVector<SDValue, 8> MemOps;
2759     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2760                                       getPointerTy(DAG.getDataLayout()));
2761     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2762     for (SDValue Val : LiveGPRs) {
2763       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2764                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2765       SDValue Store =
2766           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2767                        MachinePointerInfo::getFixedStack(
2768                            DAG.getMachineFunction(),
2769                            FuncInfo->getRegSaveFrameIndex(), Offset),
2770                        false, false, 0);
2771       MemOps.push_back(Store);
2772       Offset += 8;
2773     }
2774
2775     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2776       // Now store the XMM (fp + vector) parameter registers.
2777       SmallVector<SDValue, 12> SaveXMMOps;
2778       SaveXMMOps.push_back(Chain);
2779       SaveXMMOps.push_back(ALVal);
2780       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2781                              FuncInfo->getRegSaveFrameIndex(), dl));
2782       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2783                              FuncInfo->getVarArgsFPOffset(), dl));
2784       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2785                         LiveXMMRegs.end());
2786       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2787                                    MVT::Other, SaveXMMOps));
2788     }
2789
2790     if (!MemOps.empty())
2791       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2792   }
2793
2794   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2795     // Find the largest legal vector type.
2796     MVT VecVT = MVT::Other;
2797     // FIXME: Only some x86_32 calling conventions support AVX512.
2798     if (Subtarget->hasAVX512() &&
2799         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2800                      CallConv == CallingConv::Intel_OCL_BI)))
2801       VecVT = MVT::v16f32;
2802     else if (Subtarget->hasAVX())
2803       VecVT = MVT::v8f32;
2804     else if (Subtarget->hasSSE2())
2805       VecVT = MVT::v4f32;
2806
2807     // We forward some GPRs and some vector types.
2808     SmallVector<MVT, 2> RegParmTypes;
2809     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2810     RegParmTypes.push_back(IntVT);
2811     if (VecVT != MVT::Other)
2812       RegParmTypes.push_back(VecVT);
2813
2814     // Compute the set of forwarded registers. The rest are scratch.
2815     SmallVectorImpl<ForwardedRegister> &Forwards =
2816         FuncInfo->getForwardedMustTailRegParms();
2817     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2818
2819     // Conservatively forward AL on x86_64, since it might be used for varargs.
2820     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2821       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2822       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2823     }
2824
2825     // Copy all forwards from physical to virtual registers.
2826     for (ForwardedRegister &F : Forwards) {
2827       // FIXME: Can we use a less constrained schedule?
2828       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2829       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2830       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2831     }
2832   }
2833
2834   // Some CCs need callee pop.
2835   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2836                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2837     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2838   } else {
2839     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2840     // If this is an sret function, the return should pop the hidden pointer.
2841     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2842         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2843         argsAreStructReturn(Ins) == StackStructReturn)
2844       FuncInfo->setBytesToPopOnReturn(4);
2845   }
2846
2847   if (!Is64Bit) {
2848     // RegSaveFrameIndex is X86-64 only.
2849     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2850     if (CallConv == CallingConv::X86_FastCall ||
2851         CallConv == CallingConv::X86_ThisCall)
2852       // fastcc functions can't have varargs.
2853       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2854   }
2855
2856   FuncInfo->setArgumentStackSize(StackSize);
2857
2858   if (IsWinEHParent) {
2859     if (Is64Bit) {
2860       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2861       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2862       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2863       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2864       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2865                            MachinePointerInfo::getFixedStack(
2866                                DAG.getMachineFunction(), UnwindHelpFI),
2867                            /*isVolatile=*/true,
2868                            /*isNonTemporal=*/false, /*Alignment=*/0);
2869     } else {
2870       // Functions using Win32 EH are considered to have opaque SP adjustments
2871       // to force local variables to be addressed from the frame or base
2872       // pointers.
2873       MFI->setHasOpaqueSPAdjustment(true);
2874     }
2875   }
2876
2877   return Chain;
2878 }
2879
2880 SDValue
2881 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2882                                     SDValue StackPtr, SDValue Arg,
2883                                     SDLoc dl, SelectionDAG &DAG,
2884                                     const CCValAssign &VA,
2885                                     ISD::ArgFlagsTy Flags) const {
2886   unsigned LocMemOffset = VA.getLocMemOffset();
2887   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2888   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2889                        StackPtr, PtrOff);
2890   if (Flags.isByVal())
2891     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2892
2893   return DAG.getStore(
2894       Chain, dl, Arg, PtrOff,
2895       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2896       false, false, 0);
2897 }
2898
2899 /// Emit a load of return address if tail call
2900 /// optimization is performed and it is required.
2901 SDValue
2902 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2903                                            SDValue &OutRetAddr, SDValue Chain,
2904                                            bool IsTailCall, bool Is64Bit,
2905                                            int FPDiff, SDLoc dl) const {
2906   // Adjust the Return address stack slot.
2907   EVT VT = getPointerTy(DAG.getDataLayout());
2908   OutRetAddr = getReturnAddressFrameIndex(DAG);
2909
2910   // Load the "old" Return address.
2911   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2912                            false, false, false, 0);
2913   return SDValue(OutRetAddr.getNode(), 1);
2914 }
2915
2916 /// Emit a store of the return address if tail call
2917 /// optimization is performed and it is required (FPDiff!=0).
2918 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2919                                         SDValue Chain, SDValue RetAddrFrIdx,
2920                                         EVT PtrVT, unsigned SlotSize,
2921                                         int FPDiff, SDLoc dl) {
2922   // Store the return address to the appropriate stack slot.
2923   if (!FPDiff) return Chain;
2924   // Calculate the new stack slot for the return address.
2925   int NewReturnAddrFI =
2926     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2927                                          false);
2928   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2929   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2930                        MachinePointerInfo::getFixedStack(
2931                            DAG.getMachineFunction(), NewReturnAddrFI),
2932                        false, false, 0);
2933   return Chain;
2934 }
2935
2936 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2937 /// operation of specified width.
2938 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2939                        SDValue V2) {
2940   unsigned NumElems = VT.getVectorNumElements();
2941   SmallVector<int, 8> Mask;
2942   Mask.push_back(NumElems);
2943   for (unsigned i = 1; i != NumElems; ++i)
2944     Mask.push_back(i);
2945   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2946 }
2947
2948 SDValue
2949 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2950                              SmallVectorImpl<SDValue> &InVals) const {
2951   SelectionDAG &DAG                     = CLI.DAG;
2952   SDLoc &dl                             = CLI.DL;
2953   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2954   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2955   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2956   SDValue Chain                         = CLI.Chain;
2957   SDValue Callee                        = CLI.Callee;
2958   CallingConv::ID CallConv              = CLI.CallConv;
2959   bool &isTailCall                      = CLI.IsTailCall;
2960   bool isVarArg                         = CLI.IsVarArg;
2961
2962   MachineFunction &MF = DAG.getMachineFunction();
2963   bool Is64Bit        = Subtarget->is64Bit();
2964   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2965   StructReturnType SR = callIsStructReturn(Outs);
2966   bool IsSibcall      = false;
2967   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2968   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2969
2970   if (Attr.getValueAsString() == "true")
2971     isTailCall = false;
2972
2973   if (Subtarget->isPICStyleGOT() &&
2974       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2975     // If we are using a GOT, disable tail calls to external symbols with
2976     // default visibility. Tail calling such a symbol requires using a GOT
2977     // relocation, which forces early binding of the symbol. This breaks code
2978     // that require lazy function symbol resolution. Using musttail or
2979     // GuaranteedTailCallOpt will override this.
2980     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2981     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
2982                G->getGlobal()->hasDefaultVisibility()))
2983       isTailCall = false;
2984   }
2985
2986   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2987   if (IsMustTail) {
2988     // Force this to be a tail call.  The verifier rules are enough to ensure
2989     // that we can lower this successfully without moving the return address
2990     // around.
2991     isTailCall = true;
2992   } else if (isTailCall) {
2993     // Check if it's really possible to do a tail call.
2994     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2995                     isVarArg, SR != NotStructReturn,
2996                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2997                     Outs, OutVals, Ins, DAG);
2998
2999     // Sibcalls are automatically detected tailcalls which do not require
3000     // ABI changes.
3001     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3002       IsSibcall = true;
3003
3004     if (isTailCall)
3005       ++NumTailCalls;
3006   }
3007
3008   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
3009          "Var args not supported with calling convention fastcc, ghc or hipe");
3010
3011   // Analyze operands of the call, assigning locations to each operand.
3012   SmallVector<CCValAssign, 16> ArgLocs;
3013   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3014
3015   // Allocate shadow area for Win64
3016   if (IsWin64)
3017     CCInfo.AllocateStack(32, 8);
3018
3019   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3020
3021   // Get a count of how many bytes are to be pushed on the stack.
3022   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3023   if (IsSibcall)
3024     // This is a sibcall. The memory operands are available in caller's
3025     // own caller's stack.
3026     NumBytes = 0;
3027   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3028            IsTailCallConvention(CallConv))
3029     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3030
3031   int FPDiff = 0;
3032   if (isTailCall && !IsSibcall && !IsMustTail) {
3033     // Lower arguments at fp - stackoffset + fpdiff.
3034     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3035
3036     FPDiff = NumBytesCallerPushed - NumBytes;
3037
3038     // Set the delta of movement of the returnaddr stackslot.
3039     // But only set if delta is greater than previous delta.
3040     if (FPDiff < X86Info->getTCReturnAddrDelta())
3041       X86Info->setTCReturnAddrDelta(FPDiff);
3042   }
3043
3044   unsigned NumBytesToPush = NumBytes;
3045   unsigned NumBytesToPop = NumBytes;
3046
3047   // If we have an inalloca argument, all stack space has already been allocated
3048   // for us and be right at the top of the stack.  We don't support multiple
3049   // arguments passed in memory when using inalloca.
3050   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3051     NumBytesToPush = 0;
3052     if (!ArgLocs.back().isMemLoc())
3053       report_fatal_error("cannot use inalloca attribute on a register "
3054                          "parameter");
3055     if (ArgLocs.back().getLocMemOffset() != 0)
3056       report_fatal_error("any parameter with the inalloca attribute must be "
3057                          "the only memory argument");
3058   }
3059
3060   if (!IsSibcall)
3061     Chain = DAG.getCALLSEQ_START(
3062         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3063
3064   SDValue RetAddrFrIdx;
3065   // Load return address for tail calls.
3066   if (isTailCall && FPDiff)
3067     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3068                                     Is64Bit, FPDiff, dl);
3069
3070   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3071   SmallVector<SDValue, 8> MemOpChains;
3072   SDValue StackPtr;
3073
3074   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3075   // of tail call optimization arguments are handle later.
3076   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3077   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3078     // Skip inalloca arguments, they have already been written.
3079     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3080     if (Flags.isInAlloca())
3081       continue;
3082
3083     CCValAssign &VA = ArgLocs[i];
3084     EVT RegVT = VA.getLocVT();
3085     SDValue Arg = OutVals[i];
3086     bool isByVal = Flags.isByVal();
3087
3088     // Promote the value if needed.
3089     switch (VA.getLocInfo()) {
3090     default: llvm_unreachable("Unknown loc info!");
3091     case CCValAssign::Full: break;
3092     case CCValAssign::SExt:
3093       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3094       break;
3095     case CCValAssign::ZExt:
3096       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3097       break;
3098     case CCValAssign::AExt:
3099       if (Arg.getValueType().isVector() &&
3100           Arg.getValueType().getScalarType() == MVT::i1)
3101         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3102       else if (RegVT.is128BitVector()) {
3103         // Special case: passing MMX values in XMM registers.
3104         Arg = DAG.getBitcast(MVT::i64, Arg);
3105         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3106         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3107       } else
3108         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3109       break;
3110     case CCValAssign::BCvt:
3111       Arg = DAG.getBitcast(RegVT, Arg);
3112       break;
3113     case CCValAssign::Indirect: {
3114       // Store the argument.
3115       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3116       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3117       Chain = DAG.getStore(
3118           Chain, dl, Arg, SpillSlot,
3119           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3120           false, false, 0);
3121       Arg = SpillSlot;
3122       break;
3123     }
3124     }
3125
3126     if (VA.isRegLoc()) {
3127       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3128       if (isVarArg && IsWin64) {
3129         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3130         // shadow reg if callee is a varargs function.
3131         unsigned ShadowReg = 0;
3132         switch (VA.getLocReg()) {
3133         case X86::XMM0: ShadowReg = X86::RCX; break;
3134         case X86::XMM1: ShadowReg = X86::RDX; break;
3135         case X86::XMM2: ShadowReg = X86::R8; break;
3136         case X86::XMM3: ShadowReg = X86::R9; break;
3137         }
3138         if (ShadowReg)
3139           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3140       }
3141     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3142       assert(VA.isMemLoc());
3143       if (!StackPtr.getNode())
3144         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3145                                       getPointerTy(DAG.getDataLayout()));
3146       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3147                                              dl, DAG, VA, Flags));
3148     }
3149   }
3150
3151   if (!MemOpChains.empty())
3152     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3153
3154   if (Subtarget->isPICStyleGOT()) {
3155     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3156     // GOT pointer.
3157     if (!isTailCall) {
3158       RegsToPass.push_back(std::make_pair(
3159           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3160                                           getPointerTy(DAG.getDataLayout()))));
3161     } else {
3162       // If we are tail calling and generating PIC/GOT style code load the
3163       // address of the callee into ECX. The value in ecx is used as target of
3164       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3165       // for tail calls on PIC/GOT architectures. Normally we would just put the
3166       // address of GOT into ebx and then call target@PLT. But for tail calls
3167       // ebx would be restored (since ebx is callee saved) before jumping to the
3168       // target@PLT.
3169
3170       // Note: The actual moving to ECX is done further down.
3171       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3172       if (G && !G->getGlobal()->hasLocalLinkage() &&
3173           G->getGlobal()->hasDefaultVisibility())
3174         Callee = LowerGlobalAddress(Callee, DAG);
3175       else if (isa<ExternalSymbolSDNode>(Callee))
3176         Callee = LowerExternalSymbol(Callee, DAG);
3177     }
3178   }
3179
3180   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3181     // From AMD64 ABI document:
3182     // For calls that may call functions that use varargs or stdargs
3183     // (prototype-less calls or calls to functions containing ellipsis (...) in
3184     // the declaration) %al is used as hidden argument to specify the number
3185     // of SSE registers used. The contents of %al do not need to match exactly
3186     // the number of registers, but must be an ubound on the number of SSE
3187     // registers used and is in the range 0 - 8 inclusive.
3188
3189     // Count the number of XMM registers allocated.
3190     static const MCPhysReg XMMArgRegs[] = {
3191       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3192       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3193     };
3194     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3195     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3196            && "SSE registers cannot be used when SSE is disabled");
3197
3198     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3199                                         DAG.getConstant(NumXMMRegs, dl,
3200                                                         MVT::i8)));
3201   }
3202
3203   if (isVarArg && IsMustTail) {
3204     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3205     for (const auto &F : Forwards) {
3206       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3207       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3208     }
3209   }
3210
3211   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3212   // don't need this because the eligibility check rejects calls that require
3213   // shuffling arguments passed in memory.
3214   if (!IsSibcall && isTailCall) {
3215     // Force all the incoming stack arguments to be loaded from the stack
3216     // before any new outgoing arguments are stored to the stack, because the
3217     // outgoing stack slots may alias the incoming argument stack slots, and
3218     // the alias isn't otherwise explicit. This is slightly more conservative
3219     // than necessary, because it means that each store effectively depends
3220     // on every argument instead of just those arguments it would clobber.
3221     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3222
3223     SmallVector<SDValue, 8> MemOpChains2;
3224     SDValue FIN;
3225     int FI = 0;
3226     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3227       CCValAssign &VA = ArgLocs[i];
3228       if (VA.isRegLoc())
3229         continue;
3230       assert(VA.isMemLoc());
3231       SDValue Arg = OutVals[i];
3232       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3233       // Skip inalloca arguments.  They don't require any work.
3234       if (Flags.isInAlloca())
3235         continue;
3236       // Create frame index.
3237       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3238       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3239       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3240       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3241
3242       if (Flags.isByVal()) {
3243         // Copy relative to framepointer.
3244         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3245         if (!StackPtr.getNode())
3246           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3247                                         getPointerTy(DAG.getDataLayout()));
3248         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3249                              StackPtr, Source);
3250
3251         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3252                                                          ArgChain,
3253                                                          Flags, DAG, dl));
3254       } else {
3255         // Store relative to framepointer.
3256         MemOpChains2.push_back(DAG.getStore(
3257             ArgChain, dl, Arg, FIN,
3258             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3259             false, false, 0));
3260       }
3261     }
3262
3263     if (!MemOpChains2.empty())
3264       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3265
3266     // Store the return address to the appropriate stack slot.
3267     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3268                                      getPointerTy(DAG.getDataLayout()),
3269                                      RegInfo->getSlotSize(), FPDiff, dl);
3270   }
3271
3272   // Build a sequence of copy-to-reg nodes chained together with token chain
3273   // and flag operands which copy the outgoing args into registers.
3274   SDValue InFlag;
3275   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3276     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,