lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   // We may not have a libcall for MEMBARRIER so we should lower this.
 347   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 348
 349   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 350   // Locked instructions, in turn, have implicit fence semantics (all memory
 351   // operations are flushed before issuing the locked instruction, and they
 352   // are not buffered), so we can fold away the common pattern of
 353   // fence-atomic-fence.
 354   setShouldFoldAtomicFences(true);
 355
 356   // Expand certain atomics
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 361
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 366
 367   if (!Subtarget->is64Bit()) {
 368     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 375   }
 376
 377   // FIXME - use subtarget debug flags
 378   if (!Subtarget->isTargetDarwin() &&
 379       !Subtarget->isTargetELF() &&
 380       !Subtarget->isTargetCygMing()) {
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 600     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 605          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 606       setTruncStoreAction((MVT::SimpleValueType)VT,
 607                           (MVT::SimpleValueType)InnerVT, Expand);
 608     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611   }
 612
 613   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 614   // with -msoft-float, disable use of MMX as well.
 615   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 616     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 619
 620     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 621
 622     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 628     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 631
 632     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 633     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 634
 635     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 636     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 637     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 638     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 639     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 642
 643     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 671
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 676
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 682
 683     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 690
 691     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector())
 796         continue;
 797
 798       setOperationAction(ISD::AND,    SVT, Promote);
 799       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 800       setOperationAction(ISD::OR,     SVT, Promote);
 801       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 802       setOperationAction(ISD::XOR,    SVT, Promote);
 803       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::LOAD,   SVT, Promote);
 805       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 806       setOperationAction(ISD::SELECT, SVT, Promote);
 807       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 808     }
 809
 810     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 811
 812     // Custom lower v2i64 and v2f64 selects.
 813     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 814     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 815     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 816     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 817
 818     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 819     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 820     if (!DisableMMX && Subtarget->hasMMX()) {
 821       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 822       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 823     }
 824   }
 825
 826   if (Subtarget->hasSSE41()) {
 827     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 828     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 829     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 830     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 831     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 832     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 833     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 834     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 835     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 836     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 837
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // Can turn SHL into an integer multiply.
 842     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 843     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 844
 845     // i8 and i16 vectors are custom , because the source register and source
 846     // source memory operand types are not the same width.  f32 vectors are
 847     // custom since the immediate controlling the insert encodes additional
 848     // information.
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 853
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 858
 859     if (Subtarget->is64Bit()) {
 860       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 861       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 862     }
 863   }
 864
 865   if (Subtarget->hasSSE42()) {
 866     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 867   }
 868
 869   if (!UseSoftFloat && Subtarget->hasAVX()) {
 870     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 875
 876     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 880     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 885     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 886     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 888     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 889     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 890     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 891
 892     // Operations to consider commented out -v16i16 v32i8
 893     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 894     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 895     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 896     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 897     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 901     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 906     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 907
 908     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 909     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 911     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 912
 913     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 915     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 916     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 918
 919     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 921     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 923     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 924     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 925
 926 #if 0
 927     // Not sure we want to do this since there are no 256-bit integer
 928     // operations in AVX
 929
 930     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 931     // This includes 256-bit vectors
 932     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 933       EVT VT = (MVT::SimpleValueType)i;
 934
 935       // Do not attempt to custom lower non-power-of-2 vectors
 936       if (!isPowerOf2_32(VT.getVectorNumElements()))
 937         continue;
 938
 939       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 940       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 942     }
 943
 944     if (Subtarget->is64Bit()) {
 945       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 946       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 947     }
 948 #endif
 949
 950 #if 0
 951     // Not sure we want to do this since there are no 256-bit integer
 952     // operations in AVX
 953
 954     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 955     // Including 256-bit vectors
 956     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 957       EVT VT = (MVT::SimpleValueType)i;
 958
 959       if (!VT.is256BitVector()) {
 960         continue;
 961       }
 962       setOperationAction(ISD::AND,    VT, Promote);
 963       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 964       setOperationAction(ISD::OR,     VT, Promote);
 965       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 966       setOperationAction(ISD::XOR,    VT, Promote);
 967       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 968       setOperationAction(ISD::LOAD,   VT, Promote);
 969       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 970       setOperationAction(ISD::SELECT, VT, Promote);
 971       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 972     }
 973
 974     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 975 #endif
 976   }
 977
 978   // We want to custom lower some of our intrinsics.
 979   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 980
 981   // Add/Sub/Mul with overflow operations are custom lowered.
 982   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 983   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 985   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 987
 988   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 989   // handle type legalization for these operations here.
 990   //
 991   // FIXME: We really should do custom legalization for addition and
 992   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 993   // than generic legalization for 64-bit multiplication-with-overflow, though.
 994   if (Subtarget->is64Bit()) {
 995     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 996     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 998     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1000   }
1001
1002   if (!Subtarget->is64Bit()) {
1003     // These libcalls are not available in 32-bit.
1004     setLibcallName(RTLIB::SHL_I128, 0);
1005     setLibcallName(RTLIB::SRL_I128, 0);
1006     setLibcallName(RTLIB::SRA_I128, 0);
1007   }
1008
1009   // We have target-specific dag combine patterns for the following nodes:
1010   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1011   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1012   setTargetDAGCombine(ISD::BUILD_VECTOR);
1013   setTargetDAGCombine(ISD::SELECT);
1014   setTargetDAGCombine(ISD::SHL);
1015   setTargetDAGCombine(ISD::SRA);
1016   setTargetDAGCombine(ISD::SRL);
1017   setTargetDAGCombine(ISD::OR);
1018   setTargetDAGCombine(ISD::STORE);
1019   setTargetDAGCombine(ISD::ZERO_EXTEND);
1020   if (Subtarget->is64Bit())
1021     setTargetDAGCombine(ISD::MUL);
1022
1023   computeRegisterProperties();
1024
1025   // FIXME: These should be based on subtarget info. Plus, the values should
1026   // be smaller when we are in optimizing for size mode.
1027   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1028   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1029   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1030   setPrefLoopAlignment(16);
1031   benefitFromCodePlacementOpt = true;
1032 }
1033
1034
1035 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1036   return MVT::i8;
1037 }
1038
1039
1040 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1041 /// the desired ByVal argument alignment.
1042 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1043   if (MaxAlign == 16)
1044     return;
1045   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1046     if (VTy->getBitWidth() == 128)
1047       MaxAlign = 16;
1048   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1049     unsigned EltAlign = 0;
1050     getMaxByValAlign(ATy->getElementType(), EltAlign);
1051     if (EltAlign > MaxAlign)
1052       MaxAlign = EltAlign;
1053   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1054     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1055       unsigned EltAlign = 0;
1056       getMaxByValAlign(STy->getElementType(i), EltAlign);
1057       if (EltAlign > MaxAlign)
1058         MaxAlign = EltAlign;
1059       if (MaxAlign == 16)
1060         break;
1061     }
1062   }
1063   return;
1064 }
1065
1066 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1067 /// function arguments in the caller parameter area. For X86, aggregates
1068 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1069 /// are at 4-byte boundaries.
1070 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1071   if (Subtarget->is64Bit()) {
1072     // Max of 8 and alignment of type.
1073     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1074     if (TyAlign > 8)
1075       return TyAlign;
1076     return 8;
1077   }
1078
1079   unsigned Align = 4;
1080   if (Subtarget->hasSSE1())
1081     getMaxByValAlign(Ty, Align);
1082   return Align;
1083 }
1084
1085 /// getOptimalMemOpType - Returns the target specific optimal type for load
1086 /// and store operations as a result of memset, memcpy, and memmove
1087 /// lowering. If DstAlign is zero that means it's safe to destination
1088 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1089 /// means there isn't a need to check it against alignment requirement,
1090 /// probably because the source does not need to be loaded. If
1091 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1092 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1093 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1094 /// constant so it does not need to be loaded.
1095 /// It returns EVT::Other if the type should be determined using generic
1096 /// target-independent logic.
1097 EVT
1098 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1099                                        unsigned DstAlign, unsigned SrcAlign,
1100                                        bool NonScalarIntSafe,
1101                                        bool MemcpyStrSrc,
1102                                        MachineFunction &MF) const {
1103   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1104   // linux.  This is because the stack realignment code can't handle certain
1105   // cases like PR2962.  This should be removed when PR2962 is fixed.
1106   const Function *F = MF.getFunction();
1107   if (NonScalarIntSafe &&
1108       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1109     if (Size >= 16 &&
1110         (Subtarget->isUnalignedMemAccessFast() ||
1111          ((DstAlign == 0 || DstAlign >= 16) &&
1112           (SrcAlign == 0 || SrcAlign >= 16))) &&
1113         Subtarget->getStackAlignment() >= 16) {
1114       if (Subtarget->hasSSE2())
1115         return MVT::v4i32;
1116       if (Subtarget->hasSSE1())
1117         return MVT::v4f32;
1118     } else if (!MemcpyStrSrc && Size >= 8 &&
1119                !Subtarget->is64Bit() &&
1120                Subtarget->getStackAlignment() >= 8 &&
1121                Subtarget->hasSSE2()) {
1122       // Do not use f64 to lower memcpy if source is string constant. It's
1123       // better to use i32 to avoid the loads.
1124       return MVT::f64;
1125     }
1126   }
1127   if (Subtarget->is64Bit() && Size >= 8)
1128     return MVT::i64;
1129   return MVT::i32;
1130 }
1131
1132 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1133 /// current function.  The returned value is a member of the
1134 /// MachineJumpTableInfo::JTEntryKind enum.
1135 unsigned X86TargetLowering::getJumpTableEncoding() const {
1136   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1137   // symbol.
1138   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1139       Subtarget->isPICStyleGOT())
1140     return MachineJumpTableInfo::EK_Custom32;
1141
1142   // Otherwise, use the normal jump table encoding heuristics.
1143   return TargetLowering::getJumpTableEncoding();
1144 }
1145
1146 /// getPICBaseSymbol - Return the X86-32 PIC base.
1147 MCSymbol *
1148 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1149                                     MCContext &Ctx) const {
1150   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1151   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1152                                Twine(MF->getFunctionNumber())+"$pb");
1153 }
1154
1155
1156 const MCExpr *
1157 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1158                                              const MachineBasicBlock *MBB,
1159                                              unsigned uid,MCContext &Ctx) const{
1160   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1161          Subtarget->isPICStyleGOT());
1162   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1163   // entries.
1164   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1165                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1166 }
1167
1168 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1169 /// jumptable.
1170 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1171                                                     SelectionDAG &DAG) const {
1172   if (!Subtarget->is64Bit())
1173     // This doesn't have DebugLoc associated with it, but is not really the
1174     // same as a Register.
1175     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1176   return Table;
1177 }
1178
1179 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1180 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1181 /// MCExpr.
1182 const MCExpr *X86TargetLowering::
1183 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1184                              MCContext &Ctx) const {
1185   // X86-64 uses RIP relative addressing based on the jump table label.
1186   if (Subtarget->isPICStyleRIPRel())
1187     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1188
1189   // Otherwise, the reference is relative to the PIC base.
1190   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1191 }
1192
1193 /// getFunctionAlignment - Return the Log2 alignment of this function.
1194 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1195   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1196 }
1197
1198 std::pair<const TargetRegisterClass*, uint8_t>
1199 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1200   const TargetRegisterClass *RRC = 0;
1201   uint8_t Cost = 1;
1202   switch (VT.getSimpleVT().SimpleTy) {
1203   default:
1204     return TargetLowering::findRepresentativeClass(VT);
1205   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1206     RRC = (Subtarget->is64Bit()
1207            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1208     break;
1209   case MVT::v8i8: case MVT::v4i16:
1210   case MVT::v2i32: case MVT::v1i64:
1211     RRC = X86::VR64RegisterClass;
1212     break;
1213   case MVT::f32: case MVT::f64:
1214   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1215   case MVT::v4f32: case MVT::v2f64:
1216   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1217   case MVT::v4f64:
1218     RRC = X86::VR128RegisterClass;
1219     break;
1220   }
1221   return std::make_pair(RRC, Cost);
1222 }
1223
1224 unsigned
1225 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1226                                        MachineFunction &MF) const {
1227   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1228   switch (RC->getID()) {
1229   default:
1230     return 0;
1231   case X86::GR32RegClassID:
1232     return 4 - FPDiff;
1233   case X86::GR64RegClassID:
1234     return 8 - FPDiff;
1235   case X86::VR128RegClassID:
1236     return Subtarget->is64Bit() ? 10 : 4;
1237   case X86::VR64RegClassID:
1238     return 4;
1239   }
1240 }
1241
1242 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1243                                                unsigned &Offset) const {
1244   if (!Subtarget->isTargetLinux())
1245     return false;
1246
1247   if (Subtarget->is64Bit()) {
1248     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1249     Offset = 0x28;
1250     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1251       AddressSpace = 256;
1252     else
1253       AddressSpace = 257;
1254   } else {
1255     // %gs:0x14 on i386
1256     Offset = 0x14;
1257     AddressSpace = 256;
1258   }
1259   return true;
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //               Return Value Calling Convention Implementation
1265 //===----------------------------------------------------------------------===//
1266
1267 #include "X86GenCallingConv.inc"
1268
1269 bool
1270 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1271                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1272                         LLVMContext &Context) const {
1273   SmallVector<CCValAssign, 16> RVLocs;
1274   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1275                  RVLocs, Context);
1276   return CCInfo.CheckReturn(Outs, RetCC_X86);
1277 }
1278
1279 SDValue
1280 X86TargetLowering::LowerReturn(SDValue Chain,
1281                                CallingConv::ID CallConv, bool isVarArg,
1282                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1283                                const SmallVectorImpl<SDValue> &OutVals,
1284                                DebugLoc dl, SelectionDAG &DAG) const {
1285   MachineFunction &MF = DAG.getMachineFunction();
1286   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1287
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1290                  RVLocs, *DAG.getContext());
1291   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1292
1293   // Add the regs to the liveout set for the function.
1294   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1295   for (unsigned i = 0; i != RVLocs.size(); ++i)
1296     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1297       MRI.addLiveOut(RVLocs[i].getLocReg());
1298
1299   SDValue Flag;
1300
1301   SmallVector<SDValue, 6> RetOps;
1302   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1303   // Operand #1 = Bytes To Pop
1304   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1305                    MVT::i16));
1306
1307   // Copy the result values into the output registers.
1308   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1309     CCValAssign &VA = RVLocs[i];
1310     assert(VA.isRegLoc() && "Can only return in registers!");
1311     SDValue ValToCopy = OutVals[i];
1312     EVT ValVT = ValToCopy.getValueType();
1313
1314     // If this is x86-64, and we disabled SSE, we can't return FP values
1315     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1316         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1317       report_fatal_error("SSE register return with SSE disabled");
1318     }
1319     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1320     // llvm-gcc has never done it right and no one has noticed, so this
1321     // should be OK for now.
1322     if (ValVT == MVT::f64 &&
1323         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1324       report_fatal_error("SSE2 register return with SSE2 disabled");
1325
1326     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1327     // the RET instruction and handled by the FP Stackifier.
1328     if (VA.getLocReg() == X86::ST0 ||
1329         VA.getLocReg() == X86::ST1) {
1330       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1331       // change the value to the FP stack register class.
1332       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1333         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1334       RetOps.push_back(ValToCopy);
1335       // Don't emit a copytoreg.
1336       continue;
1337     }
1338
1339     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1340     // which is returned in RAX / RDX.
1341     if (Subtarget->is64Bit()) {
1342       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1343         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1344         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1345           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1346                                   ValToCopy);
1347
1348           // If we don't have SSE2 available, convert to v4f32 so the generated
1349           // register is legal.
1350           if (!Subtarget->hasSSE2())
1351             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1352         }
1353       }
1354     }
1355
1356     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1357     Flag = Chain.getValue(1);
1358   }
1359
1360   // The x86-64 ABI for returning structs by value requires that we copy
1361   // the sret argument into %rax for the return. We saved the argument into
1362   // a virtual register in the entry block, so now we copy the value out
1363   // and into %rax.
1364   if (Subtarget->is64Bit() &&
1365       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1366     MachineFunction &MF = DAG.getMachineFunction();
1367     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1368     unsigned Reg = FuncInfo->getSRetReturnReg();
1369     assert(Reg &&
1370            "SRetReturnReg should have been set in LowerFormalArguments().");
1371     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1372
1373     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1374     Flag = Chain.getValue(1);
1375
1376     // RAX now acts like a return value.
1377     MRI.addLiveOut(X86::RAX);
1378   }
1379
1380   RetOps[0] = Chain;  // Update chain.
1381
1382   // Add the flag if we have it.
1383   if (Flag.getNode())
1384     RetOps.push_back(Flag);
1385
1386   return DAG.getNode(X86ISD::RET_FLAG, dl,
1387                      MVT::Other, &RetOps[0], RetOps.size());
1388 }
1389
1390 /// LowerCallResult - Lower the result values of a call into the
1391 /// appropriate copies out of appropriate physical registers.
1392 ///
1393 SDValue
1394 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1395                                    CallingConv::ID CallConv, bool isVarArg,
1396                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1397                                    DebugLoc dl, SelectionDAG &DAG,
1398                                    SmallVectorImpl<SDValue> &InVals) const {
1399
1400   // Assign locations to each value returned by this call.
1401   SmallVector<CCValAssign, 16> RVLocs;
1402   bool Is64Bit = Subtarget->is64Bit();
1403   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1404                  RVLocs, *DAG.getContext());
1405   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1406
1407   // Copy all of the result registers out of their specified physreg.
1408   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1409     CCValAssign &VA = RVLocs[i];
1410     EVT CopyVT = VA.getValVT();
1411
1412     // If this is x86-64, and we disabled SSE, we can't return FP values
1413     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1414         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1415       report_fatal_error("SSE register return with SSE disabled");
1416     }
1417
1418     SDValue Val;
1419
1420     // If this is a call to a function that returns an fp value on the floating
1421     // point stack, we must guarantee the the value is popped from the stack, so
1422     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1423     // if the return value is not used. We use the FpGET_ST0 instructions
1424     // instead.
1425     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1426       // If we prefer to use the value in xmm registers, copy it out as f80 and
1427       // use a truncate to move it from fp stack reg to xmm reg.
1428       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1429       bool isST0 = VA.getLocReg() == X86::ST0;
1430       unsigned Opc = 0;
1431       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1432       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1433       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1434       SDValue Ops[] = { Chain, InFlag };
1435       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1436                                          Ops, 2), 1);
1437       Val = Chain.getValue(0);
1438
1439       // Round the f80 to the right size, which also moves it to the appropriate
1440       // xmm register.
1441       if (CopyVT != VA.getValVT())
1442         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1443                           // This truncation won't change the value.
1444                           DAG.getIntPtrConstant(1));
1445     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1446       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1447       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1448         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1449                                    MVT::v2i64, InFlag).getValue(1);
1450         Val = Chain.getValue(0);
1451         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1452                           Val, DAG.getConstant(0, MVT::i64));
1453       } else {
1454         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1455                                    MVT::i64, InFlag).getValue(1);
1456         Val = Chain.getValue(0);
1457       }
1458       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1459     } else {
1460       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1461                                  CopyVT, InFlag).getValue(1);
1462       Val = Chain.getValue(0);
1463     }
1464     InFlag = Chain.getValue(2);
1465     InVals.push_back(Val);
1466   }
1467
1468   return Chain;
1469 }
1470
1471
1472 //===----------------------------------------------------------------------===//
1473 //                C & StdCall & Fast Calling Convention implementation
1474 //===----------------------------------------------------------------------===//
1475 //  StdCall calling convention seems to be standard for many Windows' API
1476 //  routines and around. It differs from C calling convention just a little:
1477 //  callee should clean up the stack, not caller. Symbols should be also
1478 //  decorated in some fancy way :) It doesn't support any vector arguments.
1479 //  For info on fast calling convention see Fast Calling Convention (tail call)
1480 //  implementation LowerX86_32FastCCCallTo.
1481
1482 /// CallIsStructReturn - Determines whether a call uses struct return
1483 /// semantics.
1484 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1485   if (Outs.empty())
1486     return false;
1487
1488   return Outs[0].Flags.isSRet();
1489 }
1490
1491 /// ArgsAreStructReturn - Determines whether a function uses struct
1492 /// return semantics.
1493 static bool
1494 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1495   if (Ins.empty())
1496     return false;
1497
1498   return Ins[0].Flags.isSRet();
1499 }
1500
1501 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1502 /// given CallingConvention value.
1503 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1504   if (Subtarget->is64Bit()) {
1505     if (CC == CallingConv::GHC)
1506       return CC_X86_64_GHC;
1507     else if (Subtarget->isTargetWin64())
1508       return CC_X86_Win64_C;
1509     else
1510       return CC_X86_64_C;
1511   }
1512
1513   if (CC == CallingConv::X86_FastCall)
1514     return CC_X86_32_FastCall;
1515   else if (CC == CallingConv::X86_ThisCall)
1516     return CC_X86_32_ThisCall;
1517   else if (CC == CallingConv::Fast)
1518     return CC_X86_32_FastCC;
1519   else if (CC == CallingConv::GHC)
1520     return CC_X86_32_GHC;
1521   else
1522     return CC_X86_32_C;
1523 }
1524
1525 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1526 /// by "Src" to address "Dst" with size and alignment information specified by
1527 /// the specific parameter attribute. The copy will be passed as a byval
1528 /// function parameter.
1529 static SDValue
1530 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1531                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1532                           DebugLoc dl) {
1533   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1534   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1535                        /*isVolatile*/false, /*AlwaysInline=*/true,
1536                        NULL, 0, NULL, 0);
1537 }
1538
1539 /// IsTailCallConvention - Return true if the calling convention is one that
1540 /// supports tail call optimization.
1541 static bool IsTailCallConvention(CallingConv::ID CC) {
1542   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1543 }
1544
1545 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1546 /// a tailcall target by changing its ABI.
1547 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1548   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1549 }
1550
1551 SDValue
1552 X86TargetLowering::LowerMemArgument(SDValue Chain,
1553                                     CallingConv::ID CallConv,
1554                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1555                                     DebugLoc dl, SelectionDAG &DAG,
1556                                     const CCValAssign &VA,
1557                                     MachineFrameInfo *MFI,
1558                                     unsigned i) const {
1559   // Create the nodes corresponding to a load from this parameter slot.
1560   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1561   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1562   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1563   EVT ValVT;
1564
1565   // If value is passed by pointer we have address passed instead of the value
1566   // itself.
1567   if (VA.getLocInfo() == CCValAssign::Indirect)
1568     ValVT = VA.getLocVT();
1569   else
1570     ValVT = VA.getValVT();
1571
1572   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1573   // changed with more analysis.
1574   // In case of tail call optimization mark all arguments mutable. Since they
1575   // could be overwritten by lowering of arguments in case of a tail call.
1576   if (Flags.isByVal()) {
1577     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1578                                     VA.getLocMemOffset(), isImmutable);
1579     return DAG.getFrameIndex(FI, getPointerTy());
1580   } else {
1581     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1582                                     VA.getLocMemOffset(), isImmutable);
1583     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1584     return DAG.getLoad(ValVT, dl, Chain, FIN,
1585                        PseudoSourceValue::getFixedStack(FI), 0,
1586                        false, false, 0);
1587   }
1588 }
1589
1590 SDValue
1591 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1592                                         CallingConv::ID CallConv,
1593                                         bool isVarArg,
1594                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1595                                         DebugLoc dl,
1596                                         SelectionDAG &DAG,
1597                                         SmallVectorImpl<SDValue> &InVals)
1598                                           const {
1599   MachineFunction &MF = DAG.getMachineFunction();
1600   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1601
1602   const Function* Fn = MF.getFunction();
1603   if (Fn->hasExternalLinkage() &&
1604       Subtarget->isTargetCygMing() &&
1605       Fn->getName() == "main")
1606     FuncInfo->setForceFramePointer(true);
1607
1608   MachineFrameInfo *MFI = MF.getFrameInfo();
1609   bool Is64Bit = Subtarget->is64Bit();
1610   bool IsWin64 = Subtarget->isTargetWin64();
1611
1612   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1613          "Var args not supported with calling convention fastcc or ghc");
1614
1615   // Assign locations to all of the incoming arguments.
1616   SmallVector<CCValAssign, 16> ArgLocs;
1617   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1618                  ArgLocs, *DAG.getContext());
1619   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1620
1621   unsigned LastVal = ~0U;
1622   SDValue ArgValue;
1623   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1624     CCValAssign &VA = ArgLocs[i];
1625     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1626     // places.
1627     assert(VA.getValNo() != LastVal &&
1628            "Don't support value assigned to multiple locs yet");
1629     LastVal = VA.getValNo();
1630
1631     if (VA.isRegLoc()) {
1632       EVT RegVT = VA.getLocVT();
1633       TargetRegisterClass *RC = NULL;
1634       if (RegVT == MVT::i32)
1635         RC = X86::GR32RegisterClass;
1636       else if (Is64Bit && RegVT == MVT::i64)
1637         RC = X86::GR64RegisterClass;
1638       else if (RegVT == MVT::f32)
1639         RC = X86::FR32RegisterClass;
1640       else if (RegVT == MVT::f64)
1641         RC = X86::FR64RegisterClass;
1642       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1643         RC = X86::VR256RegisterClass;
1644       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1645         RC = X86::VR128RegisterClass;
1646       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1647         RC = X86::VR64RegisterClass;
1648       else
1649         llvm_unreachable("Unknown argument type!");
1650
1651       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1652       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1653
1654       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1655       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1656       // right size.
1657       if (VA.getLocInfo() == CCValAssign::SExt)
1658         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1659                                DAG.getValueType(VA.getValVT()));
1660       else if (VA.getLocInfo() == CCValAssign::ZExt)
1661         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1662                                DAG.getValueType(VA.getValVT()));
1663       else if (VA.getLocInfo() == CCValAssign::BCvt)
1664         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1665
1666       if (VA.isExtInLoc()) {
1667         // Handle MMX values passed in XMM regs.
1668         if (RegVT.isVector()) {
1669           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1670                                  ArgValue, DAG.getConstant(0, MVT::i64));
1671           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1672         } else
1673           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1674       }
1675     } else {
1676       assert(VA.isMemLoc());
1677       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1678     }
1679
1680     // If value is passed via pointer - do a load.
1681     if (VA.getLocInfo() == CCValAssign::Indirect)
1682       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1683                              false, false, 0);
1684
1685     InVals.push_back(ArgValue);
1686   }
1687
1688   // The x86-64 ABI for returning structs by value requires that we copy
1689   // the sret argument into %rax for the return. Save the argument into
1690   // a virtual register so that we can access it from the return points.
1691   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1692     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1693     unsigned Reg = FuncInfo->getSRetReturnReg();
1694     if (!Reg) {
1695       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1696       FuncInfo->setSRetReturnReg(Reg);
1697     }
1698     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1699     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1700   }
1701
1702   unsigned StackSize = CCInfo.getNextStackOffset();
1703   // Align stack specially for tail calls.
1704   if (FuncIsMadeTailCallSafe(CallConv))
1705     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1706
1707   // If the function takes variable number of arguments, make a frame index for
1708   // the start of the first vararg value... for expansion of llvm.va_start.
1709   if (isVarArg) {
1710     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1711                     CallConv != CallingConv::X86_ThisCall)) {
1712       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1713     }
1714     if (Is64Bit) {
1715       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1716
1717       // FIXME: We should really autogenerate these arrays
1718       static const unsigned GPR64ArgRegsWin64[] = {
1719         X86::RCX, X86::RDX, X86::R8,  X86::R9
1720       };
1721       static const unsigned XMMArgRegsWin64[] = {
1722         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1723       };
1724       static const unsigned GPR64ArgRegs64Bit[] = {
1725         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1726       };
1727       static const unsigned XMMArgRegs64Bit[] = {
1728         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1729         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1730       };
1731       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1732
1733       if (IsWin64) {
1734         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1735         GPR64ArgRegs = GPR64ArgRegsWin64;
1736         XMMArgRegs = XMMArgRegsWin64;
1737       } else {
1738         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1739         GPR64ArgRegs = GPR64ArgRegs64Bit;
1740         XMMArgRegs = XMMArgRegs64Bit;
1741       }
1742       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1743                                                        TotalNumIntRegs);
1744       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1745                                                        TotalNumXMMRegs);
1746
1747       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1748       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1749              "SSE register cannot be used when SSE is disabled!");
1750       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1751              "SSE register cannot be used when SSE is disabled!");
1752       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1753         // Kernel mode asks for SSE to be disabled, so don't push them
1754         // on the stack.
1755         TotalNumXMMRegs = 0;
1756
1757       // For X86-64, if there are vararg parameters that are passed via
1758       // registers, then we must store them to their spots on the stack so they
1759       // may be loaded by deferencing the result of va_next.
1760       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1761       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1762       FuncInfo->setRegSaveFrameIndex(
1763         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1764                                false));
1765
1766       // Store the integer parameter registers.
1767       SmallVector<SDValue, 8> MemOps;
1768       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1769                                         getPointerTy());
1770       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1771       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1772         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1773                                   DAG.getIntPtrConstant(Offset));
1774         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1775                                      X86::GR64RegisterClass);
1776         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1777         SDValue Store =
1778           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1779                        PseudoSourceValue::getFixedStack(
1780                          FuncInfo->getRegSaveFrameIndex()),
1781                        Offset, false, false, 0);
1782         MemOps.push_back(Store);
1783         Offset += 8;
1784       }
1785
1786       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1787         // Now store the XMM (fp + vector) parameter registers.
1788         SmallVector<SDValue, 11> SaveXMMOps;
1789         SaveXMMOps.push_back(Chain);
1790
1791         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1792         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1793         SaveXMMOps.push_back(ALVal);
1794
1795         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1796                                FuncInfo->getRegSaveFrameIndex()));
1797         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1798                                FuncInfo->getVarArgsFPOffset()));
1799
1800         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1801           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1802                                        X86::VR128RegisterClass);
1803           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1804           SaveXMMOps.push_back(Val);
1805         }
1806         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1807                                      MVT::Other,
1808                                      &SaveXMMOps[0], SaveXMMOps.size()));
1809       }
1810
1811       if (!MemOps.empty())
1812         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1813                             &MemOps[0], MemOps.size());
1814     }
1815   }
1816
1817   // Some CCs need callee pop.
1818   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1819     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1820   } else {
1821     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1822     // If this is an sret function, the return should pop the hidden pointer.
1823     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1824       FuncInfo->setBytesToPopOnReturn(4);
1825   }
1826
1827   if (!Is64Bit) {
1828     // RegSaveFrameIndex is X86-64 only.
1829     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1830     if (CallConv == CallingConv::X86_FastCall ||
1831         CallConv == CallingConv::X86_ThisCall)
1832       // fastcc functions can't have varargs.
1833       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1834   }
1835
1836   return Chain;
1837 }
1838
1839 SDValue
1840 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1841                                     SDValue StackPtr, SDValue Arg,
1842                                     DebugLoc dl, SelectionDAG &DAG,
1843                                     const CCValAssign &VA,
1844                                     ISD::ArgFlagsTy Flags) const {
1845   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1846   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1847   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1848   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1849   if (Flags.isByVal()) {
1850     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1851   }
1852   return DAG.getStore(Chain, dl, Arg, PtrOff,
1853                       PseudoSourceValue::getStack(), LocMemOffset,
1854                       false, false, 0);
1855 }
1856
1857 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1858 /// optimization is performed and it is required.
1859 SDValue
1860 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1861                                            SDValue &OutRetAddr, SDValue Chain,
1862                                            bool IsTailCall, bool Is64Bit,
1863                                            int FPDiff, DebugLoc dl) const {
1864   // Adjust the Return address stack slot.
1865   EVT VT = getPointerTy();
1866   OutRetAddr = getReturnAddressFrameIndex(DAG);
1867
1868   // Load the "old" Return address.
1869   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1870   return SDValue(OutRetAddr.getNode(), 1);
1871 }
1872
1873 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1874 /// optimization is performed and it is required (FPDiff!=0).
1875 static SDValue
1876 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1877                          SDValue Chain, SDValue RetAddrFrIdx,
1878                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1879   // Store the return address to the appropriate stack slot.
1880   if (!FPDiff) return Chain;
1881   // Calculate the new stack slot for the return address.
1882   int SlotSize = Is64Bit ? 8 : 4;
1883   int NewReturnAddrFI =
1884     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1885   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1886   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1887   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1888                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1889                        false, false, 0);
1890   return Chain;
1891 }
1892
1893 SDValue
1894 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1895                              CallingConv::ID CallConv, bool isVarArg,
1896                              bool &isTailCall,
1897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1898                              const SmallVectorImpl<SDValue> &OutVals,
1899                              const SmallVectorImpl<ISD::InputArg> &Ins,
1900                              DebugLoc dl, SelectionDAG &DAG,
1901                              SmallVectorImpl<SDValue> &InVals) const {
1902   MachineFunction &MF = DAG.getMachineFunction();
1903   bool Is64Bit        = Subtarget->is64Bit();
1904   bool IsStructRet    = CallIsStructReturn(Outs);
1905   bool IsSibcall      = false;
1906
1907   if (isTailCall) {
1908     // Check if it's really possible to do a tail call.
1909     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1910                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1911                                                    Outs, OutVals, Ins, DAG);
1912
1913     // Sibcalls are automatically detected tailcalls which do not require
1914     // ABI changes.
1915     if (!GuaranteedTailCallOpt && isTailCall)
1916       IsSibcall = true;
1917
1918     if (isTailCall)
1919       ++NumTailCalls;
1920   }
1921
1922   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1923          "Var args not supported with calling convention fastcc or ghc");
1924
1925   // Analyze operands of the call, assigning locations to each operand.
1926   SmallVector<CCValAssign, 16> ArgLocs;
1927   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1928                  ArgLocs, *DAG.getContext());
1929   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1930
1931   // Get a count of how many bytes are to be pushed on the stack.
1932   unsigned NumBytes = CCInfo.getNextStackOffset();
1933   if (IsSibcall)
1934     // This is a sibcall. The memory operands are available in caller's
1935     // own caller's stack.
1936     NumBytes = 0;
1937   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1938     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1939
1940   int FPDiff = 0;
1941   if (isTailCall && !IsSibcall) {
1942     // Lower arguments at fp - stackoffset + fpdiff.
1943     unsigned NumBytesCallerPushed =
1944       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1945     FPDiff = NumBytesCallerPushed - NumBytes;
1946
1947     // Set the delta of movement of the returnaddr stackslot.
1948     // But only set if delta is greater than previous delta.
1949     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1950       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1951   }
1952
1953   if (!IsSibcall)
1954     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1955
1956   SDValue RetAddrFrIdx;
1957   // Load return adress for tail calls.
1958   if (isTailCall && FPDiff)
1959     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1960                                     Is64Bit, FPDiff, dl);
1961
1962   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1963   SmallVector<SDValue, 8> MemOpChains;
1964   SDValue StackPtr;
1965
1966   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1967   // of tail call optimization arguments are handle later.
1968   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1969     CCValAssign &VA = ArgLocs[i];
1970     EVT RegVT = VA.getLocVT();
1971     SDValue Arg = OutVals[i];
1972     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1973     bool isByVal = Flags.isByVal();
1974
1975     // Promote the value if needed.
1976     switch (VA.getLocInfo()) {
1977     default: llvm_unreachable("Unknown loc info!");
1978     case CCValAssign::Full: break;
1979     case CCValAssign::SExt:
1980       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1981       break;
1982     case CCValAssign::ZExt:
1983       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1984       break;
1985     case CCValAssign::AExt:
1986       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1987         // Special case: passing MMX values in XMM registers.
1988         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1989         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1990         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1991       } else
1992         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1993       break;
1994     case CCValAssign::BCvt:
1995       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1996       break;
1997     case CCValAssign::Indirect: {
1998       // Store the argument.
1999       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2000       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2001       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2002                            PseudoSourceValue::getFixedStack(FI), 0,
2003                            false, false, 0);
2004       Arg = SpillSlot;
2005       break;
2006     }
2007     }
2008
2009     if (VA.isRegLoc()) {
2010       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2011       if (isVarArg && Subtarget->isTargetWin64()) {
2012         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2013         // shadow reg if callee is a varargs function.
2014         unsigned ShadowReg = 0;
2015         switch (VA.getLocReg()) {
2016         case X86::XMM0: ShadowReg = X86::RCX; break;
2017         case X86::XMM1: ShadowReg = X86::RDX; break;
2018         case X86::XMM2: ShadowReg = X86::R8; break;
2019         case X86::XMM3: ShadowReg = X86::R9; break;
2020         }
2021         if (ShadowReg)
2022           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2023       }
2024     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2025       assert(VA.isMemLoc());
2026       if (StackPtr.getNode() == 0)
2027         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2028       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2029                                              dl, DAG, VA, Flags));
2030     }
2031   }
2032
2033   if (!MemOpChains.empty())
2034     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2035                         &MemOpChains[0], MemOpChains.size());
2036
2037   // Build a sequence of copy-to-reg nodes chained together with token chain
2038   // and flag operands which copy the outgoing args into registers.
2039   SDValue InFlag;
2040   // Tail call byval lowering might overwrite argument registers so in case of
2041   // tail call optimization the copies to registers are lowered later.
2042   if (!isTailCall)
2043     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2044       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2045                                RegsToPass[i].second, InFlag);
2046       InFlag = Chain.getValue(1);
2047     }
2048
2049   if (Subtarget->isPICStyleGOT()) {
2050     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2051     // GOT pointer.
2052     if (!isTailCall) {
2053       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2054                                DAG.getNode(X86ISD::GlobalBaseReg,
2055                                            DebugLoc(), getPointerTy()),
2056                                InFlag);
2057       InFlag = Chain.getValue(1);
2058     } else {
2059       // If we are tail calling and generating PIC/GOT style code load the
2060       // address of the callee into ECX. The value in ecx is used as target of
2061       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2062       // for tail calls on PIC/GOT architectures. Normally we would just put the
2063       // address of GOT into ebx and then call target@PLT. But for tail calls
2064       // ebx would be restored (since ebx is callee saved) before jumping to the
2065       // target@PLT.
2066
2067       // Note: The actual moving to ECX is done further down.
2068       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2069       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2070           !G->getGlobal()->hasProtectedVisibility())
2071         Callee = LowerGlobalAddress(Callee, DAG);
2072       else if (isa<ExternalSymbolSDNode>(Callee))
2073         Callee = LowerExternalSymbol(Callee, DAG);
2074     }
2075   }
2076
2077   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2078     // From AMD64 ABI document:
2079     // For calls that may call functions that use varargs or stdargs
2080     // (prototype-less calls or calls to functions containing ellipsis (...) in
2081     // the declaration) %al is used as hidden argument to specify the number
2082     // of SSE registers used. The contents of %al do not need to match exactly
2083     // the number of registers, but must be an ubound on the number of SSE
2084     // registers used and is in the range 0 - 8 inclusive.
2085
2086     // Count the number of XMM registers allocated.
2087     static const unsigned XMMArgRegs[] = {
2088       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2089       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2090     };
2091     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2092     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2093            && "SSE registers cannot be used when SSE is disabled");
2094
2095     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2096                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2097     InFlag = Chain.getValue(1);
2098   }
2099
2100
2101   // For tail calls lower the arguments to the 'real' stack slot.
2102   if (isTailCall) {
2103     // Force all the incoming stack arguments to be loaded from the stack
2104     // before any new outgoing arguments are stored to the stack, because the
2105     // outgoing stack slots may alias the incoming argument stack slots, and
2106     // the alias isn't otherwise explicit. This is slightly more conservative
2107     // than necessary, because it means that each store effectively depends
2108     // on every argument instead of just those arguments it would clobber.
2109     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2110
2111     SmallVector<SDValue, 8> MemOpChains2;
2112     SDValue FIN;
2113     int FI = 0;
2114     // Do not flag preceeding copytoreg stuff together with the following stuff.
2115     InFlag = SDValue();
2116     if (GuaranteedTailCallOpt) {
2117       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2118         CCValAssign &VA = ArgLocs[i];
2119         if (VA.isRegLoc())
2120           continue;
2121         assert(VA.isMemLoc());
2122         SDValue Arg = OutVals[i];
2123         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2124         // Create frame index.
2125         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2126         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2127         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2128         FIN = DAG.getFrameIndex(FI, getPointerTy());
2129
2130         if (Flags.isByVal()) {
2131           // Copy relative to framepointer.
2132           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2133           if (StackPtr.getNode() == 0)
2134             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2135                                           getPointerTy());
2136           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2137
2138           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2139                                                            ArgChain,
2140                                                            Flags, DAG, dl));
2141         } else {
2142           // Store relative to framepointer.
2143           MemOpChains2.push_back(
2144             DAG.getStore(ArgChain, dl, Arg, FIN,
2145                          PseudoSourceValue::getFixedStack(FI), 0,
2146                          false, false, 0));
2147         }
2148       }
2149     }
2150
2151     if (!MemOpChains2.empty())
2152       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2153                           &MemOpChains2[0], MemOpChains2.size());
2154
2155     // Copy arguments to their registers.
2156     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2157       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2158                                RegsToPass[i].second, InFlag);
2159       InFlag = Chain.getValue(1);
2160     }
2161     InFlag =SDValue();
2162
2163     // Store the return address to the appropriate stack slot.
2164     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2165                                      FPDiff, dl);
2166   }
2167
2168   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2169     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2170     // In the 64-bit large code model, we have to make all calls
2171     // through a register, since the call instruction's 32-bit
2172     // pc-relative offset may not be large enough to hold the whole
2173     // address.
2174   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2175     // If the callee is a GlobalAddress node (quite common, every direct call
2176     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2177     // it.
2178
2179     // We should use extra load for direct calls to dllimported functions in
2180     // non-JIT mode.
2181     const GlobalValue *GV = G->getGlobal();
2182     if (!GV->hasDLLImportLinkage()) {
2183       unsigned char OpFlags = 0;
2184
2185       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2186       // external symbols most go through the PLT in PIC mode.  If the symbol
2187       // has hidden or protected visibility, or if it is static or local, then
2188       // we don't need to use the PLT - we can directly call it.
2189       if (Subtarget->isTargetELF() &&
2190           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2191           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2192         OpFlags = X86II::MO_PLT;
2193       } else if (Subtarget->isPICStyleStubAny() &&
2194                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2195                Subtarget->getDarwinVers() < 9) {
2196         // PC-relative references to external symbols should go through $stub,
2197         // unless we're building with the leopard linker or later, which
2198         // automatically synthesizes these stubs.
2199         OpFlags = X86II::MO_DARWIN_STUB;
2200       }
2201
2202       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2203                                           G->getOffset(), OpFlags);
2204     }
2205   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2206     unsigned char OpFlags = 0;
2207
2208     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2209     // symbols should go through the PLT.
2210     if (Subtarget->isTargetELF() &&
2211         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2212       OpFlags = X86II::MO_PLT;
2213     } else if (Subtarget->isPICStyleStubAny() &&
2214              Subtarget->getDarwinVers() < 9) {
2215       // PC-relative references to external symbols should go through $stub,
2216       // unless we're building with the leopard linker or later, which
2217       // automatically synthesizes these stubs.
2218       OpFlags = X86II::MO_DARWIN_STUB;
2219     }
2220
2221     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2222                                          OpFlags);
2223   }
2224
2225   // Returns a chain & a flag for retval copy to use.
2226   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2227   SmallVector<SDValue, 8> Ops;
2228
2229   if (!IsSibcall && isTailCall) {
2230     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2231                            DAG.getIntPtrConstant(0, true), InFlag);
2232     InFlag = Chain.getValue(1);
2233   }
2234
2235   Ops.push_back(Chain);
2236   Ops.push_back(Callee);
2237
2238   if (isTailCall)
2239     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2240
2241   // Add argument registers to the end of the list so that they are known live
2242   // into the call.
2243   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2244     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2245                                   RegsToPass[i].second.getValueType()));
2246
2247   // Add an implicit use GOT pointer in EBX.
2248   if (!isTailCall && Subtarget->isPICStyleGOT())
2249     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2250
2251   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2252   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2253     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2254
2255   if (InFlag.getNode())
2256     Ops.push_back(InFlag);
2257
2258   if (isTailCall) {
2259     // We used to do:
2260     //// If this is the first return lowered for this function, add the regs
2261     //// to the liveout set for the function.
2262     // This isn't right, although it's probably harmless on x86; liveouts
2263     // should be computed from returns not tail calls.  Consider a void
2264     // function making a tail call to a function returning int.
2265     return DAG.getNode(X86ISD::TC_RETURN, dl,
2266                        NodeTys, &Ops[0], Ops.size());
2267   }
2268
2269   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2270   InFlag = Chain.getValue(1);
2271
2272   // Create the CALLSEQ_END node.
2273   unsigned NumBytesForCalleeToPush;
2274   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2275     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2276   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2277     // If this is a call to a struct-return function, the callee
2278     // pops the hidden struct pointer, so we have to push it back.
2279     // This is common for Darwin/X86, Linux & Mingw32 targets.
2280     NumBytesForCalleeToPush = 4;
2281   else
2282     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2283
2284   // Returns a flag for retval copy to use.
2285   if (!IsSibcall) {
2286     Chain = DAG.getCALLSEQ_END(Chain,
2287                                DAG.getIntPtrConstant(NumBytes, true),
2288                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2289                                                      true),
2290                                InFlag);
2291     InFlag = Chain.getValue(1);
2292   }
2293
2294   // Handle result values, copying them out of physregs into vregs that we
2295   // return.
2296   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2297                          Ins, dl, DAG, InVals);
2298 }
2299
2300
2301 //===----------------------------------------------------------------------===//
2302 //                Fast Calling Convention (tail call) implementation
2303 //===----------------------------------------------------------------------===//
2304
2305 //  Like std call, callee cleans arguments, convention except that ECX is
2306 //  reserved for storing the tail called function address. Only 2 registers are
2307 //  free for argument passing (inreg). Tail call optimization is performed
2308 //  provided:
2309 //                * tailcallopt is enabled
2310 //                * caller/callee are fastcc
2311 //  On X86_64 architecture with GOT-style position independent code only local
2312 //  (within module) calls are supported at the moment.
2313 //  To keep the stack aligned according to platform abi the function
2314 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2315 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2316 //  If a tail called function callee has more arguments than the caller the
2317 //  caller needs to make sure that there is room to move the RETADDR to. This is
2318 //  achieved by reserving an area the size of the argument delta right after the
2319 //  original REtADDR, but before the saved framepointer or the spilled registers
2320 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2321 //  stack layout:
2322 //    arg1
2323 //    arg2
2324 //    RETADDR
2325 //    [ new RETADDR
2326 //      move area ]
2327 //    (possible EBP)
2328 //    ESI
2329 //    EDI
2330 //    local1 ..
2331
2332 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2333 /// for a 16 byte align requirement.
2334 unsigned
2335 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2336                                                SelectionDAG& DAG) const {
2337   MachineFunction &MF = DAG.getMachineFunction();
2338   const TargetMachine &TM = MF.getTarget();
2339   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2340   unsigned StackAlignment = TFI.getStackAlignment();
2341   uint64_t AlignMask = StackAlignment - 1;
2342   int64_t Offset = StackSize;
2343   uint64_t SlotSize = TD->getPointerSize();
2344   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2345     // Number smaller than 12 so just add the difference.
2346     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2347   } else {
2348     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2349     Offset = ((~AlignMask) & Offset) + StackAlignment +
2350       (StackAlignment-SlotSize);
2351   }
2352   return Offset;
2353 }
2354
2355 /// MatchingStackOffset - Return true if the given stack call argument is
2356 /// already available in the same position (relatively) of the caller's
2357 /// incoming argument stack.
2358 static
2359 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2360                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2361                          const X86InstrInfo *TII) {
2362   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2363   int FI = INT_MAX;
2364   if (Arg.getOpcode() == ISD::CopyFromReg) {
2365     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2366     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2367       return false;
2368     MachineInstr *Def = MRI->getVRegDef(VR);
2369     if (!Def)
2370       return false;
2371     if (!Flags.isByVal()) {
2372       if (!TII->isLoadFromStackSlot(Def, FI))
2373         return false;
2374     } else {
2375       unsigned Opcode = Def->getOpcode();
2376       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2377           Def->getOperand(1).isFI()) {
2378         FI = Def->getOperand(1).getIndex();
2379         Bytes = Flags.getByValSize();
2380       } else
2381         return false;
2382     }
2383   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2384     if (Flags.isByVal())
2385       // ByVal argument is passed in as a pointer but it's now being
2386       // dereferenced. e.g.
2387       // define @foo(%struct.X* %A) {
2388       //   tail call @bar(%struct.X* byval %A)
2389       // }
2390       return false;
2391     SDValue Ptr = Ld->getBasePtr();
2392     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2393     if (!FINode)
2394       return false;
2395     FI = FINode->getIndex();
2396   } else
2397     return false;
2398
2399   assert(FI != INT_MAX);
2400   if (!MFI->isFixedObjectIndex(FI))
2401     return false;
2402   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2403 }
2404
2405 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2406 /// for tail call optimization. Targets which want to do tail call
2407 /// optimization should implement this function.
2408 bool
2409 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2410                                                      CallingConv::ID CalleeCC,
2411                                                      bool isVarArg,
2412                                                      bool isCalleeStructRet,
2413                                                      bool isCallerStructRet,
2414                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2415                                     const SmallVectorImpl<SDValue> &OutVals,
2416                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2417                                                      SelectionDAG& DAG) const {
2418   if (!IsTailCallConvention(CalleeCC) &&
2419       CalleeCC != CallingConv::C)
2420     return false;
2421
2422   // If -tailcallopt is specified, make fastcc functions tail-callable.
2423   const MachineFunction &MF = DAG.getMachineFunction();
2424   const Function *CallerF = DAG.getMachineFunction().getFunction();
2425   CallingConv::ID CallerCC = CallerF->getCallingConv();
2426   bool CCMatch = CallerCC == CalleeCC;
2427
2428   if (GuaranteedTailCallOpt) {
2429     if (IsTailCallConvention(CalleeCC) && CCMatch)
2430       return true;
2431     return false;
2432   }
2433
2434   // Look for obvious safe cases to perform tail call optimization that do not
2435   // require ABI changes. This is what gcc calls sibcall.
2436
2437   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2438   // emit a special epilogue.
2439   if (RegInfo->needsStackRealignment(MF))
2440     return false;
2441
2442   // Do not sibcall optimize vararg calls unless the call site is not passing
2443   // any arguments.
2444   if (isVarArg && !Outs.empty())
2445     return false;
2446
2447   // Also avoid sibcall optimization if either caller or callee uses struct
2448   // return semantics.
2449   if (isCalleeStructRet || isCallerStructRet)
2450     return false;
2451
2452   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2453   // Therefore if it's not used by the call it is not safe to optimize this into
2454   // a sibcall.
2455   bool Unused = false;
2456   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2457     if (!Ins[i].Used) {
2458       Unused = true;
2459       break;
2460     }
2461   }
2462   if (Unused) {
2463     SmallVector<CCValAssign, 16> RVLocs;
2464     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2465                    RVLocs, *DAG.getContext());
2466     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2467     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2468       CCValAssign &VA = RVLocs[i];
2469       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2470         return false;
2471     }
2472   }
2473
2474   // If the calling conventions do not match, then we'd better make sure the
2475   // results are returned in the same way as what the caller expects.
2476   if (!CCMatch) {
2477     SmallVector<CCValAssign, 16> RVLocs1;
2478     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2479                     RVLocs1, *DAG.getContext());
2480     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2481
2482     SmallVector<CCValAssign, 16> RVLocs2;
2483     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2484                     RVLocs2, *DAG.getContext());
2485     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2486
2487     if (RVLocs1.size() != RVLocs2.size())
2488       return false;
2489     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2490       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2491         return false;
2492       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2493         return false;
2494       if (RVLocs1[i].isRegLoc()) {
2495         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2496           return false;
2497       } else {
2498         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2499           return false;
2500       }
2501     }
2502   }
2503
2504   // If the callee takes no arguments then go on to check the results of the
2505   // call.
2506   if (!Outs.empty()) {
2507     // Check if stack adjustment is needed. For now, do not do this if any
2508     // argument is passed on the stack.
2509     SmallVector<CCValAssign, 16> ArgLocs;
2510     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2511                    ArgLocs, *DAG.getContext());
2512     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2513     if (CCInfo.getNextStackOffset()) {
2514       MachineFunction &MF = DAG.getMachineFunction();
2515       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2516         return false;
2517       if (Subtarget->isTargetWin64())
2518         // Win64 ABI has additional complications.
2519         return false;
2520
2521       // Check if the arguments are already laid out in the right way as
2522       // the caller's fixed stack objects.
2523       MachineFrameInfo *MFI = MF.getFrameInfo();
2524       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2525       const X86InstrInfo *TII =
2526         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2527       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2528         CCValAssign &VA = ArgLocs[i];
2529         SDValue Arg = OutVals[i];
2530         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2531         if (VA.getLocInfo() == CCValAssign::Indirect)
2532           return false;
2533         if (!VA.isRegLoc()) {
2534           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2535                                    MFI, MRI, TII))
2536             return false;
2537         }
2538       }
2539     }
2540
2541     // If the tailcall address may be in a register, then make sure it's
2542     // possible to register allocate for it. In 32-bit, the call address can
2543     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2544     // callee-saved registers are restored. These happen to be the same
2545     // registers used to pass 'inreg' arguments so watch out for those.
2546     if (!Subtarget->is64Bit() &&
2547         !isa<GlobalAddressSDNode>(Callee) &&
2548         !isa<ExternalSymbolSDNode>(Callee)) {
2549       unsigned NumInRegs = 0;
2550       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2551         CCValAssign &VA = ArgLocs[i];
2552         if (!VA.isRegLoc())
2553           continue;
2554         unsigned Reg = VA.getLocReg();
2555         switch (Reg) {
2556         default: break;
2557         case X86::EAX: case X86::EDX: case X86::ECX:
2558           if (++NumInRegs == 3)
2559             return false;
2560           break;
2561         }
2562       }
2563     }
2564   }
2565
2566   return true;
2567 }
2568
2569 FastISel *
2570 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2571   return X86::createFastISel(funcInfo);
2572 }
2573
2574
2575 //===----------------------------------------------------------------------===//
2576 //                           Other Lowering Hooks
2577 //===----------------------------------------------------------------------===//
2578
2579 static bool isTargetShuffle(unsigned Opcode) {
2580   switch(Opcode) {
2581   default: return false;
2582   case X86ISD::PSHUFD:
2583   case X86ISD::PSHUFHW:
2584   case X86ISD::PSHUFLW:
2585   case X86ISD::SHUFPD:
2586   case X86ISD::SHUFPS:
2587   case X86ISD::MOVLHPS:
2588   case X86ISD::MOVHLPS:
2589   case X86ISD::MOVSHDUP:
2590   case X86ISD::MOVSLDUP:
2591   case X86ISD::MOVSS:
2592   case X86ISD::MOVSD:
2593   case X86ISD::PUNPCKLDQ:
2594     return true;
2595   }
2596   return false;
2597 }
2598
2599 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2600                                                SDValue V1, SelectionDAG &DAG) {
2601   switch(Opc) {
2602   default: llvm_unreachable("Unknown x86 shuffle node");
2603   case X86ISD::MOVSHDUP:
2604   case X86ISD::MOVSLDUP:
2605     return DAG.getNode(Opc, dl, VT, V1);
2606   }
2607
2608   return SDValue();
2609 }
2610
2611 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2612                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2613   switch(Opc) {
2614   default: llvm_unreachable("Unknown x86 shuffle node");
2615   case X86ISD::PSHUFD:
2616   case X86ISD::PSHUFHW:
2617   case X86ISD::PSHUFLW:
2618     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2619   }
2620
2621   return SDValue();
2622 }
2623
2624 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2625                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2626   switch(Opc) {
2627   default: llvm_unreachable("Unknown x86 shuffle node");
2628   case X86ISD::SHUFPD:
2629   case X86ISD::SHUFPS:
2630     return DAG.getNode(Opc, dl, VT, V1, V2,
2631                        DAG.getConstant(TargetMask, MVT::i8));
2632   }
2633   return SDValue();
2634 }
2635
2636 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2637                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2638   switch(Opc) {
2639   default: llvm_unreachable("Unknown x86 shuffle node");
2640   case X86ISD::MOVLHPS:
2641   case X86ISD::MOVLHPD:
2642   case X86ISD::MOVHLPS:
2643   case X86ISD::MOVSS:
2644   case X86ISD::MOVSD:
2645   case X86ISD::PUNPCKLDQ:
2646     return DAG.getNode(Opc, dl, VT, V1, V2);
2647   }
2648   return SDValue();
2649 }
2650
2651 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2652   MachineFunction &MF = DAG.getMachineFunction();
2653   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2654   int ReturnAddrIndex = FuncInfo->getRAIndex();
2655
2656   if (ReturnAddrIndex == 0) {
2657     // Set up a frame object for the return address.
2658     uint64_t SlotSize = TD->getPointerSize();
2659     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2660                                                            false);
2661     FuncInfo->setRAIndex(ReturnAddrIndex);
2662   }
2663
2664   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2665 }
2666
2667
2668 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2669                                        bool hasSymbolicDisplacement) {
2670   // Offset should fit into 32 bit immediate field.
2671   if (!isInt<32>(Offset))
2672     return false;
2673
2674   // If we don't have a symbolic displacement - we don't have any extra
2675   // restrictions.
2676   if (!hasSymbolicDisplacement)
2677     return true;
2678
2679   // FIXME: Some tweaks might be needed for medium code model.
2680   if (M != CodeModel::Small && M != CodeModel::Kernel)
2681     return false;
2682
2683   // For small code model we assume that latest object is 16MB before end of 31
2684   // bits boundary. We may also accept pretty large negative constants knowing
2685   // that all objects are in the positive half of address space.
2686   if (M == CodeModel::Small && Offset < 16*1024*1024)
2687     return true;
2688
2689   // For kernel code model we know that all object resist in the negative half
2690   // of 32bits address space. We may not accept negative offsets, since they may
2691   // be just off and we may accept pretty large positive ones.
2692   if (M == CodeModel::Kernel && Offset > 0)
2693     return true;
2694
2695   return false;
2696 }
2697
2698 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2699 /// specific condition code, returning the condition code and the LHS/RHS of the
2700 /// comparison to make.
2701 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2702                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2703   if (!isFP) {
2704     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2705       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2706         // X > -1   -> X == 0, jump !sign.
2707         RHS = DAG.getConstant(0, RHS.getValueType());
2708         return X86::COND_NS;
2709       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2710         // X < 0   -> X == 0, jump on sign.
2711         return X86::COND_S;
2712       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2713         // X < 1   -> X <= 0
2714         RHS = DAG.getConstant(0, RHS.getValueType());
2715         return X86::COND_LE;
2716       }
2717     }
2718
2719     switch (SetCCOpcode) {
2720     default: llvm_unreachable("Invalid integer condition!");
2721     case ISD::SETEQ:  return X86::COND_E;
2722     case ISD::SETGT:  return X86::COND_G;
2723     case ISD::SETGE:  return X86::COND_GE;
2724     case ISD::SETLT:  return X86::COND_L;
2725     case ISD::SETLE:  return X86::COND_LE;
2726     case ISD::SETNE:  return X86::COND_NE;
2727     case ISD::SETULT: return X86::COND_B;
2728     case ISD::SETUGT: return X86::COND_A;
2729     case ISD::SETULE: return X86::COND_BE;
2730     case ISD::SETUGE: return X86::COND_AE;
2731     }
2732   }
2733
2734   // First determine if it is required or is profitable to flip the operands.
2735
2736   // If LHS is a foldable load, but RHS is not, flip the condition.
2737   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2738       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2739     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2740     std::swap(LHS, RHS);
2741   }
2742
2743   switch (SetCCOpcode) {
2744   default: break;
2745   case ISD::SETOLT:
2746   case ISD::SETOLE:
2747   case ISD::SETUGT:
2748   case ISD::SETUGE:
2749     std::swap(LHS, RHS);
2750     break;
2751   }
2752
2753   // On a floating point condition, the flags are set as follows:
2754   // ZF  PF  CF   op
2755   //  0 | 0 | 0 | X > Y
2756   //  0 | 0 | 1 | X < Y
2757   //  1 | 0 | 0 | X == Y
2758   //  1 | 1 | 1 | unordered
2759   switch (SetCCOpcode) {
2760   default: llvm_unreachable("Condcode should be pre-legalized away");
2761   case ISD::SETUEQ:
2762   case ISD::SETEQ:   return X86::COND_E;
2763   case ISD::SETOLT:              // flipped
2764   case ISD::SETOGT:
2765   case ISD::SETGT:   return X86::COND_A;
2766   case ISD::SETOLE:              // flipped
2767   case ISD::SETOGE:
2768   case ISD::SETGE:   return X86::COND_AE;
2769   case ISD::SETUGT:              // flipped
2770   case ISD::SETULT:
2771   case ISD::SETLT:   return X86::COND_B;
2772   case ISD::SETUGE:              // flipped
2773   case ISD::SETULE:
2774   case ISD::SETLE:   return X86::COND_BE;
2775   case ISD::SETONE:
2776   case ISD::SETNE:   return X86::COND_NE;
2777   case ISD::SETUO:   return X86::COND_P;
2778   case ISD::SETO:    return X86::COND_NP;
2779   case ISD::SETOEQ:
2780   case ISD::SETUNE:  return X86::COND_INVALID;
2781   }
2782 }
2783
2784 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2785 /// code. Current x86 isa includes the following FP cmov instructions:
2786 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2787 static bool hasFPCMov(unsigned X86CC) {
2788   switch (X86CC) {
2789   default:
2790     return false;
2791   case X86::COND_B:
2792   case X86::COND_BE:
2793   case X86::COND_E:
2794   case X86::COND_P:
2795   case X86::COND_A:
2796   case X86::COND_AE:
2797   case X86::COND_NE:
2798   case X86::COND_NP:
2799     return true;
2800   }
2801 }
2802
2803 /// isFPImmLegal - Returns true if the target can instruction select the
2804 /// specified FP immediate natively. If false, the legalizer will
2805 /// materialize the FP immediate as a load from a constant pool.
2806 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2807   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2808     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2809       return true;
2810   }
2811   return false;
2812 }
2813
2814 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2815 /// the specified range (L, H].
2816 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2817   return (Val < 0) || (Val >= Low && Val < Hi);
2818 }
2819
2820 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2821 /// specified value.
2822 static bool isUndefOrEqual(int Val, int CmpVal) {
2823   if (Val < 0 || Val == CmpVal)
2824     return true;
2825   return false;
2826 }
2827
2828 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2829 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2830 /// the second operand.
2831 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2832   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2833     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2834   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2835     return (Mask[0] < 2 && Mask[1] < 2);
2836   return false;
2837 }
2838
2839 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2840   SmallVector<int, 8> M;
2841   N->getMask(M);
2842   return ::isPSHUFDMask(M, N->getValueType(0));
2843 }
2844
2845 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2846 /// is suitable for input to PSHUFHW.
2847 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2848   if (VT != MVT::v8i16)
2849     return false;
2850
2851   // Lower quadword copied in order or undef.
2852   for (int i = 0; i != 4; ++i)
2853     if (Mask[i] >= 0 && Mask[i] != i)
2854       return false;
2855
2856   // Upper quadword shuffled.
2857   for (int i = 4; i != 8; ++i)
2858     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2859       return false;
2860
2861   return true;
2862 }
2863
2864 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2865   SmallVector<int, 8> M;
2866   N->getMask(M);
2867   return ::isPSHUFHWMask(M, N->getValueType(0));
2868 }
2869
2870 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2871 /// is suitable for input to PSHUFLW.
2872 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2873   if (VT != MVT::v8i16)
2874     return false;
2875
2876   // Upper quadword copied in order.
2877   for (int i = 4; i != 8; ++i)
2878     if (Mask[i] >= 0 && Mask[i] != i)
2879       return false;
2880
2881   // Lower quadword shuffled.
2882   for (int i = 0; i != 4; ++i)
2883     if (Mask[i] >= 4)
2884       return false;
2885
2886   return true;
2887 }
2888
2889 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2890   SmallVector<int, 8> M;
2891   N->getMask(M);
2892   return ::isPSHUFLWMask(M, N->getValueType(0));
2893 }
2894
2895 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2896 /// is suitable for input to PALIGNR.
2897 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2898                           bool hasSSSE3) {
2899   int i, e = VT.getVectorNumElements();
2900
2901   // Do not handle v2i64 / v2f64 shuffles with palignr.
2902   if (e < 4 || !hasSSSE3)
2903     return false;
2904
2905   for (i = 0; i != e; ++i)
2906     if (Mask[i] >= 0)
2907       break;
2908
2909   // All undef, not a palignr.
2910   if (i == e)
2911     return false;
2912
2913   // Determine if it's ok to perform a palignr with only the LHS, since we
2914   // don't have access to the actual shuffle elements to see if RHS is undef.
2915   bool Unary = Mask[i] < (int)e;
2916   bool NeedsUnary = false;
2917
2918   int s = Mask[i] - i;
2919
2920   // Check the rest of the elements to see if they are consecutive.
2921   for (++i; i != e; ++i) {
2922     int m = Mask[i];
2923     if (m < 0)
2924       continue;
2925
2926     Unary = Unary && (m < (int)e);
2927     NeedsUnary = NeedsUnary || (m < s);
2928
2929     if (NeedsUnary && !Unary)
2930       return false;
2931     if (Unary && m != ((s+i) & (e-1)))
2932       return false;
2933     if (!Unary && m != (s+i))
2934       return false;
2935   }
2936   return true;
2937 }
2938
2939 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2940   SmallVector<int, 8> M;
2941   N->getMask(M);
2942   return ::isPALIGNRMask(M, N->getValueType(0), true);
2943 }
2944
2945 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2946 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2947 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2948   int NumElems = VT.getVectorNumElements();
2949   if (NumElems != 2 && NumElems != 4)
2950     return false;
2951
2952   int Half = NumElems / 2;
2953   for (int i = 0; i < Half; ++i)
2954     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2955       return false;
2956   for (int i = Half; i < NumElems; ++i)
2957     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2958       return false;
2959
2960   return true;
2961 }
2962
2963 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2964   SmallVector<int, 8> M;
2965   N->getMask(M);
2966   return ::isSHUFPMask(M, N->getValueType(0));
2967 }
2968
2969 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2970 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2971 /// half elements to come from vector 1 (which would equal the dest.) and
2972 /// the upper half to come from vector 2.
2973 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2974   int NumElems = VT.getVectorNumElements();
2975
2976   if (NumElems != 2 && NumElems != 4)
2977     return false;
2978
2979   int Half = NumElems / 2;
2980   for (int i = 0; i < Half; ++i)
2981     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2982       return false;
2983   for (int i = Half; i < NumElems; ++i)
2984     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2985       return false;
2986   return true;
2987 }
2988
2989 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2990   SmallVector<int, 8> M;
2991   N->getMask(M);
2992   return isCommutedSHUFPMask(M, N->getValueType(0));
2993 }
2994
2995 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2996 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2997 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2998   if (N->getValueType(0).getVectorNumElements() != 4)
2999     return false;
3000
3001   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3002   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3003          isUndefOrEqual(N->getMaskElt(1), 7) &&
3004          isUndefOrEqual(N->getMaskElt(2), 2) &&
3005          isUndefOrEqual(N->getMaskElt(3), 3);
3006 }
3007
3008 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3009 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3010 /// <2, 3, 2, 3>
3011 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3012   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3013
3014   if (NumElems != 4)
3015     return false;
3016
3017   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3018   isUndefOrEqual(N->getMaskElt(1), 3) &&
3019   isUndefOrEqual(N->getMaskElt(2), 2) &&
3020   isUndefOrEqual(N->getMaskElt(3), 3);
3021 }
3022
3023 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3024 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3025 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3026   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3027
3028   if (NumElems != 2 && NumElems != 4)
3029     return false;
3030
3031   for (unsigned i = 0; i < NumElems/2; ++i)
3032     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3033       return false;
3034
3035   for (unsigned i = NumElems/2; i < NumElems; ++i)
3036     if (!isUndefOrEqual(N->getMaskElt(i), i))
3037       return false;
3038
3039   return true;
3040 }
3041
3042 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3043 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3044 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3045   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3046
3047   if (NumElems != 2 && NumElems != 4)
3048     return false;
3049
3050   for (unsigned i = 0; i < NumElems/2; ++i)
3051     if (!isUndefOrEqual(N->getMaskElt(i), i))
3052       return false;
3053
3054   for (unsigned i = 0; i < NumElems/2; ++i)
3055     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3056       return false;
3057
3058   return true;
3059 }
3060
3061 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3062 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3063 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3064                          bool V2IsSplat = false) {
3065   int NumElts = VT.getVectorNumElements();
3066   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3067     return false;
3068
3069   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3070     int BitI  = Mask[i];
3071     int BitI1 = Mask[i+1];
3072     if (!isUndefOrEqual(BitI, j))
3073       return false;
3074     if (V2IsSplat) {
3075       if (!isUndefOrEqual(BitI1, NumElts))
3076         return false;
3077     } else {
3078       if (!isUndefOrEqual(BitI1, j + NumElts))
3079         return false;
3080     }
3081   }
3082   return true;
3083 }
3084
3085 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3086   SmallVector<int, 8> M;
3087   N->getMask(M);
3088   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3089 }
3090
3091 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3092 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3093 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3094                          bool V2IsSplat = false) {
3095   int NumElts = VT.getVectorNumElements();
3096   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3097     return false;
3098
3099   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3100     int BitI  = Mask[i];
3101     int BitI1 = Mask[i+1];
3102     if (!isUndefOrEqual(BitI, j + NumElts/2))
3103       return false;
3104     if (V2IsSplat) {
3105       if (isUndefOrEqual(BitI1, NumElts))
3106         return false;
3107     } else {
3108       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3109         return false;
3110     }
3111   }
3112   return true;
3113 }
3114
3115 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3116   SmallVector<int, 8> M;
3117   N->getMask(M);
3118   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3119 }
3120
3121 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3122 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3123 /// <0, 0, 1, 1>
3124 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3125   int NumElems = VT.getVectorNumElements();
3126   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3127     return false;
3128
3129   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3130     int BitI  = Mask[i];
3131     int BitI1 = Mask[i+1];
3132     if (!isUndefOrEqual(BitI, j))
3133       return false;
3134     if (!isUndefOrEqual(BitI1, j))
3135       return false;
3136   }
3137   return true;
3138 }
3139
3140 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3141   SmallVector<int, 8> M;
3142   N->getMask(M);
3143   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3144 }
3145
3146 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3147 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3148 /// <2, 2, 3, 3>
3149 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3150   int NumElems = VT.getVectorNumElements();
3151   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3152     return false;
3153
3154   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3155     int BitI  = Mask[i];
3156     int BitI1 = Mask[i+1];
3157     if (!isUndefOrEqual(BitI, j))
3158       return false;
3159     if (!isUndefOrEqual(BitI1, j))
3160       return false;
3161   }
3162   return true;
3163 }
3164
3165 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3166   SmallVector<int, 8> M;
3167   N->getMask(M);
3168   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3169 }
3170
3171 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3172 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3173 /// MOVSD, and MOVD, i.e. setting the lowest element.
3174 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3175   if (VT.getVectorElementType().getSizeInBits() < 32)
3176     return false;
3177
3178   int NumElts = VT.getVectorNumElements();
3179
3180   if (!isUndefOrEqual(Mask[0], NumElts))
3181     return false;
3182
3183   for (int i = 1; i < NumElts; ++i)
3184     if (!isUndefOrEqual(Mask[i], i))
3185       return false;
3186
3187   return true;
3188 }
3189
3190 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3191   SmallVector<int, 8> M;
3192   N->getMask(M);
3193   return ::isMOVLMask(M, N->getValueType(0));
3194 }
3195
3196 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3197 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3198 /// element of vector 2 and the other elements to come from vector 1 in order.
3199 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3200                                bool V2IsSplat = false, bool V2IsUndef = false) {
3201   int NumOps = VT.getVectorNumElements();
3202   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3203     return false;
3204
3205   if (!isUndefOrEqual(Mask[0], 0))
3206     return false;
3207
3208   for (int i = 1; i < NumOps; ++i)
3209     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3210           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3211           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3212       return false;
3213
3214   return true;
3215 }
3216
3217 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3218                            bool V2IsUndef = false) {
3219   SmallVector<int, 8> M;
3220   N->getMask(M);
3221   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3222 }
3223
3224 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3225 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3226 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3227   if (N->getValueType(0).getVectorNumElements() != 4)
3228     return false;
3229
3230   // Expect 1, 1, 3, 3
3231   for (unsigned i = 0; i < 2; ++i) {
3232     int Elt = N->getMaskElt(i);
3233     if (Elt >= 0 && Elt != 1)
3234       return false;
3235   }
3236
3237   bool HasHi = false;
3238   for (unsigned i = 2; i < 4; ++i) {
3239     int Elt = N->getMaskElt(i);
3240     if (Elt >= 0 && Elt != 3)
3241       return false;
3242     if (Elt == 3)
3243       HasHi = true;
3244   }
3245   // Don't use movshdup if it can be done with a shufps.
3246   // FIXME: verify that matching u, u, 3, 3 is what we want.
3247   return HasHi;
3248 }
3249
3250 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3251 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3252 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3253   if (N->getValueType(0).getVectorNumElements() != 4)
3254     return false;
3255
3256   // Expect 0, 0, 2, 2
3257   for (unsigned i = 0; i < 2; ++i)
3258     if (N->getMaskElt(i) > 0)
3259       return false;
3260
3261   bool HasHi = false;
3262   for (unsigned i = 2; i < 4; ++i) {
3263     int Elt = N->getMaskElt(i);
3264     if (Elt >= 0 && Elt != 2)
3265       return false;
3266     if (Elt == 2)
3267       HasHi = true;
3268   }
3269   // Don't use movsldup if it can be done with a shufps.
3270   return HasHi;
3271 }
3272
3273 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3274 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3275 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3276   int e = N->getValueType(0).getVectorNumElements() / 2;
3277
3278   for (int i = 0; i < e; ++i)
3279     if (!isUndefOrEqual(N->getMaskElt(i), i))
3280       return false;
3281   for (int i = 0; i < e; ++i)
3282     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3283       return false;
3284   return true;
3285 }
3286
3287 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3288 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3289 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3290   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3291   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3292
3293   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3294   unsigned Mask = 0;
3295   for (int i = 0; i < NumOperands; ++i) {
3296     int Val = SVOp->getMaskElt(NumOperands-i-1);
3297     if (Val < 0) Val = 0;
3298     if (Val >= NumOperands) Val -= NumOperands;
3299     Mask |= Val;
3300     if (i != NumOperands - 1)
3301       Mask <<= Shift;
3302   }
3303   return Mask;
3304 }
3305
3306 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3307 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3308 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3309   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3310   unsigned Mask = 0;
3311   // 8 nodes, but we only care about the last 4.
3312   for (unsigned i = 7; i >= 4; --i) {
3313     int Val = SVOp->getMaskElt(i);
3314     if (Val >= 0)
3315       Mask |= (Val - 4);
3316     if (i != 4)
3317       Mask <<= 2;
3318   }
3319   return Mask;
3320 }
3321
3322 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3323 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3324 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3325   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3326   unsigned Mask = 0;
3327   // 8 nodes, but we only care about the first 4.
3328   for (int i = 3; i >= 0; --i) {
3329     int Val = SVOp->getMaskElt(i);
3330     if (Val >= 0)
3331       Mask |= Val;
3332     if (i != 0)
3333       Mask <<= 2;
3334   }
3335   return Mask;
3336 }
3337
3338 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3339 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3340 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3341   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3342   EVT VVT = N->getValueType(0);
3343   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3344   int Val = 0;
3345
3346   unsigned i, e;
3347   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3348     Val = SVOp->getMaskElt(i);
3349     if (Val >= 0)
3350       break;
3351   }
3352   return (Val - i) * EltSize;
3353 }
3354
3355 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3356 /// constant +0.0.
3357 bool X86::isZeroNode(SDValue Elt) {
3358   return ((isa<ConstantSDNode>(Elt) &&
3359            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3360           (isa<ConstantFPSDNode>(Elt) &&
3361            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3362 }
3363
3364 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3365 /// their permute mask.
3366 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3367                                     SelectionDAG &DAG) {
3368   EVT VT = SVOp->getValueType(0);
3369   unsigned NumElems = VT.getVectorNumElements();
3370   SmallVector<int, 8> MaskVec;
3371
3372   for (unsigned i = 0; i != NumElems; ++i) {
3373     int idx = SVOp->getMaskElt(i);
3374     if (idx < 0)
3375       MaskVec.push_back(idx);
3376     else if (idx < (int)NumElems)
3377       MaskVec.push_back(idx + NumElems);
3378     else
3379       MaskVec.push_back(idx - NumElems);
3380   }
3381   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3382                               SVOp->getOperand(0), &MaskVec[0]);
3383 }
3384
3385 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3386 /// the two vector operands have swapped position.
3387 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3388   unsigned NumElems = VT.getVectorNumElements();
3389   for (unsigned i = 0; i != NumElems; ++i) {
3390     int idx = Mask[i];
3391     if (idx < 0)
3392       continue;
3393     else if (idx < (int)NumElems)
3394       Mask[i] = idx + NumElems;
3395     else
3396       Mask[i] = idx - NumElems;
3397   }
3398 }
3399
3400 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3401 /// match movhlps. The lower half elements should come from upper half of
3402 /// V1 (and in order), and the upper half elements should come from the upper
3403 /// half of V2 (and in order).
3404 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3405   if (Op->getValueType(0).getVectorNumElements() != 4)
3406     return false;
3407   for (unsigned i = 0, e = 2; i != e; ++i)
3408     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3409       return false;
3410   for (unsigned i = 2; i != 4; ++i)
3411     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3412       return false;
3413   return true;
3414 }
3415
3416 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3417 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3418 /// required.
3419 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3420   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3421     return false;
3422   N = N->getOperand(0).getNode();
3423   if (!ISD::isNON_EXTLoad(N))
3424     return false;
3425   if (LD)
3426     *LD = cast<LoadSDNode>(N);
3427   return true;
3428 }
3429
3430 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3431 /// match movlp{s|d}. The lower half elements should come from lower half of
3432 /// V1 (and in order), and the upper half elements should come from the upper
3433 /// half of V2 (and in order). And since V1 will become the source of the
3434 /// MOVLP, it must be either a vector load or a scalar load to vector.
3435 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3436                                ShuffleVectorSDNode *Op) {
3437   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3438     return false;
3439   // Is V2 is a vector load, don't do this transformation. We will try to use
3440   // load folding shufps op.
3441   if (ISD::isNON_EXTLoad(V2))
3442     return false;
3443
3444   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3445
3446   if (NumElems != 2 && NumElems != 4)
3447     return false;
3448   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3449     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3450       return false;
3451   for (unsigned i = NumElems/2; i != NumElems; ++i)
3452     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3453       return false;
3454   return true;
3455 }
3456
3457 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3458 /// all the same.
3459 static bool isSplatVector(SDNode *N) {
3460   if (N->getOpcode() != ISD::BUILD_VECTOR)
3461     return false;
3462
3463   SDValue SplatValue = N->getOperand(0);
3464   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3465     if (N->getOperand(i) != SplatValue)
3466       return false;
3467   return true;
3468 }
3469
3470 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3471 /// to an zero vector.
3472 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3473 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3474   SDValue V1 = N->getOperand(0);
3475   SDValue V2 = N->getOperand(1);
3476   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3477   for (unsigned i = 0; i != NumElems; ++i) {
3478     int Idx = N->getMaskElt(i);
3479     if (Idx >= (int)NumElems) {
3480       unsigned Opc = V2.getOpcode();
3481       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3482         continue;
3483       if (Opc != ISD::BUILD_VECTOR ||
3484           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3485         return false;
3486     } else if (Idx >= 0) {
3487       unsigned Opc = V1.getOpcode();
3488       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3489         continue;
3490       if (Opc != ISD::BUILD_VECTOR ||
3491           !X86::isZeroNode(V1.getOperand(Idx)))
3492         return false;
3493     }
3494   }
3495   return true;
3496 }
3497
3498 /// getZeroVector - Returns a vector of specified type with all zero elements.
3499 ///
3500 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3501                              DebugLoc dl) {
3502   assert(VT.isVector() && "Expected a vector type");
3503
3504   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3505   // to their dest type. This ensures they get CSE'd.
3506   SDValue Vec;
3507   if (VT.getSizeInBits() == 64) { // MMX
3508     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3509     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3510   } else if (VT.getSizeInBits() == 128) {
3511     if (HasSSE2) {  // SSE2
3512       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3513       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3514     } else { // SSE1
3515       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3516       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3517     }
3518   } else if (VT.getSizeInBits() == 256) { // AVX
3519     // 256-bit logic and arithmetic instructions in AVX are
3520     // all floating-point, no support for integer ops. Default
3521     // to emitting fp zeroed vectors then.
3522     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3523     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3524     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3525   }
3526   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3527 }
3528
3529 /// getOnesVector - Returns a vector of specified type with all bits set.
3530 ///
3531 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3532   assert(VT.isVector() && "Expected a vector type");
3533
3534   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3535   // type.  This ensures they get CSE'd.
3536   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3537   SDValue Vec;
3538   if (VT.getSizeInBits() == 64) // MMX
3539     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3540   else // SSE
3541     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3542   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3543 }
3544
3545
3546 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3547 /// that point to V2 points to its first element.
3548 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3549   EVT VT = SVOp->getValueType(0);
3550   unsigned NumElems = VT.getVectorNumElements();
3551
3552   bool Changed = false;
3553   SmallVector<int, 8> MaskVec;
3554   SVOp->getMask(MaskVec);
3555
3556   for (unsigned i = 0; i != NumElems; ++i) {
3557     if (MaskVec[i] > (int)NumElems) {
3558       MaskVec[i] = NumElems;
3559       Changed = true;
3560     }
3561   }
3562   if (Changed)
3563     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3564                                 SVOp->getOperand(1), &MaskVec[0]);
3565   return SDValue(SVOp, 0);
3566 }
3567
3568 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3569 /// operation of specified width.
3570 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3571                        SDValue V2) {
3572   unsigned NumElems = VT.getVectorNumElements();
3573   SmallVector<int, 8> Mask;
3574   Mask.push_back(NumElems);
3575   for (unsigned i = 1; i != NumElems; ++i)
3576     Mask.push_back(i);
3577   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3578 }
3579
3580 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3581 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3582                           SDValue V2) {
3583   unsigned NumElems = VT.getVectorNumElements();
3584   SmallVector<int, 8> Mask;
3585   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3586     Mask.push_back(i);
3587     Mask.push_back(i + NumElems);
3588   }
3589   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3590 }
3591
3592 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3593 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3594                           SDValue V2) {
3595   unsigned NumElems = VT.getVectorNumElements();
3596   unsigned Half = NumElems/2;
3597   SmallVector<int, 8> Mask;
3598   for (unsigned i = 0; i != Half; ++i) {
3599     Mask.push_back(i + Half);
3600     Mask.push_back(i + NumElems + Half);
3601   }
3602   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3603 }
3604
3605 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3606 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3607   if (SV->getValueType(0).getVectorNumElements() <= 4)
3608     return SDValue(SV, 0);
3609
3610   EVT PVT = MVT::v4f32;
3611   EVT VT = SV->getValueType(0);
3612   DebugLoc dl = SV->getDebugLoc();
3613   SDValue V1 = SV->getOperand(0);
3614   int NumElems = VT.getVectorNumElements();
3615   int EltNo = SV->getSplatIndex();
3616
3617   // unpack elements to the correct location
3618   while (NumElems > 4) {
3619     if (EltNo < NumElems/2) {
3620       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3621     } else {
3622       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3623       EltNo -= NumElems/2;
3624     }
3625     NumElems >>= 1;
3626   }
3627
3628   // Perform the splat.
3629   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3630   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3631   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3632   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3633 }
3634
3635 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3636 /// vector of zero or undef vector.  This produces a shuffle where the low
3637 /// element of V2 is swizzled into the zero/undef vector, landing at element
3638 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3639 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3640                                              bool isZero, bool HasSSE2,
3641                                              SelectionDAG &DAG) {
3642   EVT VT = V2.getValueType();
3643   SDValue V1 = isZero
3644     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3645   unsigned NumElems = VT.getVectorNumElements();
3646   SmallVector<int, 16> MaskVec;
3647   for (unsigned i = 0; i != NumElems; ++i)
3648     // If this is the insertion idx, put the low elt of V2 here.
3649     MaskVec.push_back(i == Idx ? NumElems : i);
3650   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3651 }
3652
3653 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3654 /// element of the result of the vector shuffle.
3655 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG) {
3656   SDValue V = SDValue(N, 0);
3657   EVT VT = V.getValueType();
3658   unsigned Opcode = V.getOpcode();
3659   int NumElems = VT.getVectorNumElements();
3660
3661   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3662   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3663     Index = SV->getMaskElt(Index);
3664
3665     if (Index < 0)
3666       return DAG.getUNDEF(VT.getVectorElementType());
3667
3668     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3669     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG);
3670   }
3671
3672   // Recurse into target specific vector shuffles to find scalars.
3673   if (isTargetShuffle(Opcode)) {
3674     switch(Opcode) {
3675     case X86ISD::MOVSS:
3676     case X86ISD::MOVSD: {
3677       // The index 0 always comes from the first element of the second source,
3678       // this is why MOVSS and MOVSD are used in the first place. The other
3679       // elements come from the other positions of the first source vector.
3680       unsigned OpNum = (Index == 0) ? 1 : 0;
3681       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG);
3682     }
3683     default:
3684       assert("not implemented for target shuffle node");
3685       return SDValue();
3686     }
3687   }
3688
3689   // Actual nodes that may contain scalar elements
3690   if (Opcode == ISD::BIT_CONVERT) {
3691     V = V.getOperand(0);
3692     EVT SrcVT = V.getValueType();
3693
3694     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != (unsigned)NumElems)
3695       return SDValue();
3696   }
3697
3698   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3699     return (Index == 0) ? V.getOperand(0)
3700                           : DAG.getUNDEF(VT.getVectorElementType());
3701
3702   if (V.getOpcode() == ISD::BUILD_VECTOR)
3703     return V.getOperand(Index);
3704
3705   return SDValue();
3706 }
3707
3708 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3709 /// shuffle operation which come from a consecutively from a zero. The
3710 /// search can start in two diferent directions, from left or right.
3711 static
3712 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3713                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3714   int i = 0;
3715
3716   while (i < NumElems) {
3717     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3718     SDValue Elt = getShuffleScalarElt(N, Index, DAG);
3719     if (!(Elt.getNode() &&
3720          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3721       break;
3722     ++i;
3723   }
3724
3725   return i;
3726 }
3727
3728 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3729 /// MaskE correspond consecutively to elements from one of the vector operands,
3730 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3731 static
3732 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3733                               int OpIdx, int NumElems, unsigned &OpNum) {
3734   bool SeenV1 = false;
3735   bool SeenV2 = false;
3736
3737   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3738     int Idx = SVOp->getMaskElt(i);
3739     // Ignore undef indicies
3740     if (Idx < 0)
3741       continue;
3742
3743     if (Idx < NumElems)
3744       SeenV1 = true;
3745     else
3746       SeenV2 = true;
3747
3748     // Only accept consecutive elements from the same vector
3749     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3750       return false;
3751   }
3752
3753   OpNum = SeenV1 ? 0 : 1;
3754   return true;
3755 }
3756
3757 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3758 /// logical left shift of a vector.
3759 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3760                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3761   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3762   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3763               false /* check zeros from right */, DAG);
3764   unsigned OpSrc;
3765
3766   if (!NumZeros)
3767     return false;
3768
3769   // Considering the elements in the mask that are not consecutive zeros,
3770   // check if they consecutively come from only one of the source vectors.
3771   //
3772   //               V1 = {X, A, B, C}     0
3773   //                         \  \  \    /
3774   //   vector_shuffle V1, V2 <1, 2, 3, X>
3775   //
3776   if (!isShuffleMaskConsecutive(SVOp,
3777             0,                   // Mask Start Index
3778             NumElems-NumZeros-1, // Mask End Index
3779             NumZeros,            // Where to start looking in the src vector
3780             NumElems,            // Number of elements in vector
3781             OpSrc))              // Which source operand ?
3782     return false;
3783
3784   isLeft = false;
3785   ShAmt = NumZeros;
3786   ShVal = SVOp->getOperand(OpSrc);
3787   return true;
3788 }
3789
3790 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3791 /// logical left shift of a vector.
3792 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3793                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3794   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3795   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3796               true /* check zeros from left */, DAG);
3797   unsigned OpSrc;
3798
3799   if (!NumZeros)
3800     return false;
3801
3802   // Considering the elements in the mask that are not consecutive zeros,
3803   // check if they consecutively come from only one of the source vectors.
3804   //
3805   //                           0    { A, B, X, X } = V2
3806   //                          / \    /  /
3807   //   vector_shuffle V1, V2 <X, X, 4, 5>
3808   //
3809   if (!isShuffleMaskConsecutive(SVOp,
3810             NumZeros,     // Mask Start Index
3811             NumElems-1,   // Mask End Index
3812             0,            // Where to start looking in the src vector
3813             NumElems,     // Number of elements in vector
3814             OpSrc))       // Which source operand ?
3815     return false;
3816
3817   isLeft = true;
3818   ShAmt = NumZeros;
3819   ShVal = SVOp->getOperand(OpSrc);
3820   return true;
3821 }
3822
3823 /// isVectorShift - Returns true if the shuffle can be implemented as a
3824 /// logical left or right shift of a vector.
3825 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3826                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3827   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3828       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3829     return true;
3830
3831   return false;
3832 }
3833
3834 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3835 ///
3836 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3837                                        unsigned NumNonZero, unsigned NumZero,
3838                                        SelectionDAG &DAG,
3839                                        const TargetLowering &TLI) {
3840   if (NumNonZero > 8)
3841     return SDValue();
3842
3843   DebugLoc dl = Op.getDebugLoc();
3844   SDValue V(0, 0);
3845   bool First = true;
3846   for (unsigned i = 0; i < 16; ++i) {
3847     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3848     if (ThisIsNonZero && First) {
3849       if (NumZero)
3850         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3851       else
3852         V = DAG.getUNDEF(MVT::v8i16);
3853       First = false;
3854     }
3855
3856     if ((i & 1) != 0) {
3857       SDValue ThisElt(0, 0), LastElt(0, 0);
3858       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3859       if (LastIsNonZero) {
3860         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3861                               MVT::i16, Op.getOperand(i-1));
3862       }
3863       if (ThisIsNonZero) {
3864         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3865         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3866                               ThisElt, DAG.getConstant(8, MVT::i8));
3867         if (LastIsNonZero)
3868           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3869       } else
3870         ThisElt = LastElt;
3871
3872       if (ThisElt.getNode())
3873         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3874                         DAG.getIntPtrConstant(i/2));
3875     }
3876   }
3877
3878   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3879 }
3880
3881 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3882 ///
3883 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3884                                      unsigned NumNonZero, unsigned NumZero,
3885                                      SelectionDAG &DAG,
3886                                      const TargetLowering &TLI) {
3887   if (NumNonZero > 4)
3888     return SDValue();
3889
3890   DebugLoc dl = Op.getDebugLoc();
3891   SDValue V(0, 0);
3892   bool First = true;
3893   for (unsigned i = 0; i < 8; ++i) {
3894     bool isNonZero = (NonZeros & (1 << i)) != 0;
3895     if (isNonZero) {
3896       if (First) {
3897         if (NumZero)
3898           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3899         else
3900           V = DAG.getUNDEF(MVT::v8i16);
3901         First = false;
3902       }
3903       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3904                       MVT::v8i16, V, Op.getOperand(i),
3905                       DAG.getIntPtrConstant(i));
3906     }
3907   }
3908
3909   return V;
3910 }
3911
3912 /// getVShift - Return a vector logical shift node.
3913 ///
3914 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3915                          unsigned NumBits, SelectionDAG &DAG,
3916                          const TargetLowering &TLI, DebugLoc dl) {
3917   bool isMMX = VT.getSizeInBits() == 64;
3918   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3919   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3920   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3921   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3922                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3923                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3924 }
3925
3926 SDValue
3927 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3928                                           SelectionDAG &DAG) const {
3929
3930   // Check if the scalar load can be widened into a vector load. And if
3931   // the address is "base + cst" see if the cst can be "absorbed" into
3932   // the shuffle mask.
3933   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3934     SDValue Ptr = LD->getBasePtr();
3935     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3936       return SDValue();
3937     EVT PVT = LD->getValueType(0);
3938     if (PVT != MVT::i32 && PVT != MVT::f32)
3939       return SDValue();
3940
3941     int FI = -1;
3942     int64_t Offset = 0;
3943     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3944       FI = FINode->getIndex();
3945       Offset = 0;
3946     } else if (Ptr.getOpcode() == ISD::ADD &&
3947                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3948                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3949       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3950       Offset = Ptr.getConstantOperandVal(1);
3951       Ptr = Ptr.getOperand(0);
3952     } else {
3953       return SDValue();
3954     }
3955
3956     SDValue Chain = LD->getChain();
3957     // Make sure the stack object alignment is at least 16.
3958     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3959     if (DAG.InferPtrAlignment(Ptr) < 16) {
3960       if (MFI->isFixedObjectIndex(FI)) {
3961         // Can't change the alignment. FIXME: It's possible to compute
3962         // the exact stack offset and reference FI + adjust offset instead.
3963         // If someone *really* cares about this. That's the way to implement it.
3964         return SDValue();
3965       } else {
3966         MFI->setObjectAlignment(FI, 16);
3967       }
3968     }
3969
3970     // (Offset % 16) must be multiple of 4. Then address is then
3971     // Ptr + (Offset & ~15).
3972     if (Offset < 0)
3973       return SDValue();
3974     if ((Offset % 16) & 3)
3975       return SDValue();
3976     int64_t StartOffset = Offset & ~15;
3977     if (StartOffset)
3978       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3979                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3980
3981     int EltNo = (Offset - StartOffset) >> 2;
3982     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3983     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3984     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3985                              false, false, 0);
3986     // Canonicalize it to a v4i32 shuffle.
3987     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3988     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3989                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3990                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3991   }
3992
3993   return SDValue();
3994 }
3995
3996 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3997 /// vector of type 'VT', see if the elements can be replaced by a single large
3998 /// load which has the same value as a build_vector whose operands are 'elts'.
3999 ///
4000 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4001 ///
4002 /// FIXME: we'd also like to handle the case where the last elements are zero
4003 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4004 /// There's even a handy isZeroNode for that purpose.
4005 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4006                                         DebugLoc &dl, SelectionDAG &DAG) {
4007   EVT EltVT = VT.getVectorElementType();
4008   unsigned NumElems = Elts.size();
4009
4010   LoadSDNode *LDBase = NULL;
4011   unsigned LastLoadedElt = -1U;
4012
4013   // For each element in the initializer, see if we've found a load or an undef.
4014   // If we don't find an initial load element, or later load elements are
4015   // non-consecutive, bail out.
4016   for (unsigned i = 0; i < NumElems; ++i) {
4017     SDValue Elt = Elts[i];
4018
4019     if (!Elt.getNode() ||
4020         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4021       return SDValue();
4022     if (!LDBase) {
4023       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4024         return SDValue();
4025       LDBase = cast<LoadSDNode>(Elt.getNode());
4026       LastLoadedElt = i;
4027       continue;
4028     }
4029     if (Elt.getOpcode() == ISD::UNDEF)
4030       continue;
4031
4032     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4033     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4034       return SDValue();
4035     LastLoadedElt = i;
4036   }
4037
4038   // If we have found an entire vector of loads and undefs, then return a large
4039   // load of the entire vector width starting at the base pointer.  If we found
4040   // consecutive loads for the low half, generate a vzext_load node.
4041   if (LastLoadedElt == NumElems - 1) {
4042     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4043       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4044                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4045                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4046     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4047                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4048                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4049                        LDBase->getAlignment());
4050   } else if (NumElems == 4 && LastLoadedElt == 1) {
4051     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4052     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4053     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4054     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4055   }
4056   return SDValue();
4057 }
4058
4059 SDValue
4060 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4061   DebugLoc dl = Op.getDebugLoc();
4062   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4063   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4064   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4065   // is present, so AllOnes is ignored.
4066   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4067       (Op.getValueType().getSizeInBits() != 256 &&
4068        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4069     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4070     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4071     // eliminated on x86-32 hosts.
4072     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4073       return Op;
4074
4075     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4076       return getOnesVector(Op.getValueType(), DAG, dl);
4077     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4078   }
4079
4080   EVT VT = Op.getValueType();
4081   EVT ExtVT = VT.getVectorElementType();
4082   unsigned EVTBits = ExtVT.getSizeInBits();
4083
4084   unsigned NumElems = Op.getNumOperands();
4085   unsigned NumZero  = 0;
4086   unsigned NumNonZero = 0;
4087   unsigned NonZeros = 0;
4088   bool IsAllConstants = true;
4089   SmallSet<SDValue, 8> Values;
4090   for (unsigned i = 0; i < NumElems; ++i) {
4091     SDValue Elt = Op.getOperand(i);
4092     if (Elt.getOpcode() == ISD::UNDEF)
4093       continue;
4094     Values.insert(Elt);
4095     if (Elt.getOpcode() != ISD::Constant &&
4096         Elt.getOpcode() != ISD::ConstantFP)
4097       IsAllConstants = false;
4098     if (X86::isZeroNode(Elt))
4099       NumZero++;
4100     else {
4101       NonZeros |= (1 << i);
4102       NumNonZero++;
4103     }
4104   }
4105
4106   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4107   if (NumNonZero == 0)
4108     return DAG.getUNDEF(VT);
4109
4110   // Special case for single non-zero, non-undef, element.
4111   if (NumNonZero == 1) {
4112     unsigned Idx = CountTrailingZeros_32(NonZeros);
4113     SDValue Item = Op.getOperand(Idx);
4114
4115     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4116     // the value are obviously zero, truncate the value to i32 and do the
4117     // insertion that way.  Only do this if the value is non-constant or if the
4118     // value is a constant being inserted into element 0.  It is cheaper to do
4119     // a constant pool load than it is to do a movd + shuffle.
4120     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4121         (!IsAllConstants || Idx == 0)) {
4122       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4123         // Handle MMX and SSE both.
4124         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4125         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4126
4127         // Truncate the value (which may itself be a constant) to i32, and
4128         // convert it to a vector with movd (S2V+shuffle to zero extend).
4129         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4130         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4131         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4132                                            Subtarget->hasSSE2(), DAG);
4133
4134         // Now we have our 32-bit value zero extended in the low element of
4135         // a vector.  If Idx != 0, swizzle it into place.
4136         if (Idx != 0) {
4137           SmallVector<int, 4> Mask;
4138           Mask.push_back(Idx);
4139           for (unsigned i = 1; i != VecElts; ++i)
4140             Mask.push_back(i);
4141           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4142                                       DAG.getUNDEF(Item.getValueType()),
4143                                       &Mask[0]);
4144         }
4145         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4146       }
4147     }
4148
4149     // If we have a constant or non-constant insertion into the low element of
4150     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4151     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4152     // depending on what the source datatype is.
4153     if (Idx == 0) {
4154       if (NumZero == 0) {
4155         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4156       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4157           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4158         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4159         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4160         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4161                                            DAG);
4162       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4163         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4164         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4165         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4166         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4167                                            Subtarget->hasSSE2(), DAG);
4168         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4169       }
4170     }
4171
4172     // Is it a vector logical left shift?
4173     if (NumElems == 2 && Idx == 1 &&
4174         X86::isZeroNode(Op.getOperand(0)) &&
4175         !X86::isZeroNode(Op.getOperand(1))) {
4176       unsigned NumBits = VT.getSizeInBits();
4177       return getVShift(true, VT,
4178                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4179                                    VT, Op.getOperand(1)),
4180                        NumBits/2, DAG, *this, dl);
4181     }
4182
4183     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4184       return SDValue();
4185
4186     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4187     // is a non-constant being inserted into an element other than the low one,
4188     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4189     // movd/movss) to move this into the low element, then shuffle it into
4190     // place.
4191     if (EVTBits == 32) {
4192       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4193
4194       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4195       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4196                                          Subtarget->hasSSE2(), DAG);
4197       SmallVector<int, 8> MaskVec;
4198       for (unsigned i = 0; i < NumElems; i++)
4199         MaskVec.push_back(i == Idx ? 0 : 1);
4200       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4201     }
4202   }
4203
4204   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4205   if (Values.size() == 1) {
4206     if (EVTBits == 32) {
4207       // Instead of a shuffle like this:
4208       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4209       // Check if it's possible to issue this instead.
4210       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4211       unsigned Idx = CountTrailingZeros_32(NonZeros);
4212       SDValue Item = Op.getOperand(Idx);
4213       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4214         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4215     }
4216     return SDValue();
4217   }
4218
4219   // A vector full of immediates; various special cases are already
4220   // handled, so this is best done with a single constant-pool load.
4221   if (IsAllConstants)
4222     return SDValue();
4223
4224   // Let legalizer expand 2-wide build_vectors.
4225   if (EVTBits == 64) {
4226     if (NumNonZero == 1) {
4227       // One half is zero or undef.
4228       unsigned Idx = CountTrailingZeros_32(NonZeros);
4229       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4230                                  Op.getOperand(Idx));
4231       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4232                                          Subtarget->hasSSE2(), DAG);
4233     }
4234     return SDValue();
4235   }
4236
4237   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4238   if (EVTBits == 8 && NumElems == 16) {
4239     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4240                                         *this);
4241     if (V.getNode()) return V;
4242   }
4243
4244   if (EVTBits == 16 && NumElems == 8) {
4245     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4246                                       *this);
4247     if (V.getNode()) return V;
4248   }
4249
4250   // If element VT is == 32 bits, turn it into a number of shuffles.
4251   SmallVector<SDValue, 8> V;
4252   V.resize(NumElems);
4253   if (NumElems == 4 && NumZero > 0) {
4254     for (unsigned i = 0; i < 4; ++i) {
4255       bool isZero = !(NonZeros & (1 << i));
4256       if (isZero)
4257         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4258       else
4259         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4260     }
4261
4262     for (unsigned i = 0; i < 2; ++i) {
4263       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4264         default: break;
4265         case 0:
4266           V[i] = V[i*2];  // Must be a zero vector.
4267           break;
4268         case 1:
4269           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4270           break;
4271         case 2:
4272           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4273           break;
4274         case 3:
4275           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4276           break;
4277       }
4278     }
4279
4280     SmallVector<int, 8> MaskVec;
4281     bool Reverse = (NonZeros & 0x3) == 2;
4282     for (unsigned i = 0; i < 2; ++i)
4283       MaskVec.push_back(Reverse ? 1-i : i);
4284     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4285     for (unsigned i = 0; i < 2; ++i)
4286       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4287     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4288   }
4289
4290   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4291     // Check for a build vector of consecutive loads.
4292     for (unsigned i = 0; i < NumElems; ++i)
4293       V[i] = Op.getOperand(i);
4294
4295     // Check for elements which are consecutive loads.
4296     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4297     if (LD.getNode())
4298       return LD;
4299
4300     // For SSE 4.1, use insertps to put the high elements into the low element.
4301     if (getSubtarget()->hasSSE41()) {
4302       SDValue Result;
4303       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4304         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4305       else
4306         Result = DAG.getUNDEF(VT);
4307
4308       for (unsigned i = 1; i < NumElems; ++i) {
4309         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4310         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4311                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4312       }
4313       return Result;
4314     }
4315
4316     // Otherwise, expand into a number of unpckl*, start by extending each of
4317     // our (non-undef) elements to the full vector width with the element in the
4318     // bottom slot of the vector (which generates no code for SSE).
4319     for (unsigned i = 0; i < NumElems; ++i) {
4320       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4321         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4322       else
4323         V[i] = DAG.getUNDEF(VT);
4324     }
4325
4326     // Next, we iteratively mix elements, e.g. for v4f32:
4327     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4328     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4329     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4330     unsigned EltStride = NumElems >> 1;
4331     while (EltStride != 0) {
4332       for (unsigned i = 0; i < EltStride; ++i) {
4333         // If V[i+EltStride] is undef and this is the first round of mixing,
4334         // then it is safe to just drop this shuffle: V[i] is already in the
4335         // right place, the one element (since it's the first round) being
4336         // inserted as undef can be dropped.  This isn't safe for successive
4337         // rounds because they will permute elements within both vectors.
4338         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4339             EltStride == NumElems/2)
4340           continue;
4341
4342         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4343       }
4344       EltStride >>= 1;
4345     }
4346     return V[0];
4347   }
4348   return SDValue();
4349 }
4350
4351 SDValue
4352 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4353   // We support concatenate two MMX registers and place them in a MMX
4354   // register.  This is better than doing a stack convert.
4355   DebugLoc dl = Op.getDebugLoc();
4356   EVT ResVT = Op.getValueType();
4357   assert(Op.getNumOperands() == 2);
4358   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4359          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4360   int Mask[2];
4361   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4362   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4363   InVec = Op.getOperand(1);
4364   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4365     unsigned NumElts = ResVT.getVectorNumElements();
4366     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4367     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4368                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4369   } else {
4370     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4371     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4372     Mask[0] = 0; Mask[1] = 2;
4373     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4374   }
4375   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4376 }
4377
4378 // v8i16 shuffles - Prefer shuffles in the following order:
4379 // 1. [all]   pshuflw, pshufhw, optional move
4380 // 2. [ssse3] 1 x pshufb
4381 // 3. [ssse3] 2 x pshufb + 1 x por
4382 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4383 SDValue
4384 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4385                                             SelectionDAG &DAG) const {
4386   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4387   SDValue V1 = SVOp->getOperand(0);
4388   SDValue V2 = SVOp->getOperand(1);
4389   DebugLoc dl = SVOp->getDebugLoc();
4390   SmallVector<int, 8> MaskVals;
4391
4392   // Determine if more than 1 of the words in each of the low and high quadwords
4393   // of the result come from the same quadword of one of the two inputs.  Undef
4394   // mask values count as coming from any quadword, for better codegen.
4395   SmallVector<unsigned, 4> LoQuad(4);
4396   SmallVector<unsigned, 4> HiQuad(4);
4397   BitVector InputQuads(4);
4398   for (unsigned i = 0; i < 8; ++i) {
4399     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4400     int EltIdx = SVOp->getMaskElt(i);
4401     MaskVals.push_back(EltIdx);
4402     if (EltIdx < 0) {
4403       ++Quad[0];
4404       ++Quad[1];
4405       ++Quad[2];
4406       ++Quad[3];
4407       continue;
4408     }
4409     ++Quad[EltIdx / 4];
4410     InputQuads.set(EltIdx / 4);
4411   }
4412
4413   int BestLoQuad = -1;
4414   unsigned MaxQuad = 1;
4415   for (unsigned i = 0; i < 4; ++i) {
4416     if (LoQuad[i] > MaxQuad) {
4417       BestLoQuad = i;
4418       MaxQuad = LoQuad[i];
4419     }
4420   }
4421
4422   int BestHiQuad = -1;
4423   MaxQuad = 1;
4424   for (unsigned i = 0; i < 4; ++i) {
4425     if (HiQuad[i] > MaxQuad) {
4426       BestHiQuad = i;
4427       MaxQuad = HiQuad[i];
4428     }
4429   }
4430
4431   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4432   // of the two input vectors, shuffle them into one input vector so only a
4433   // single pshufb instruction is necessary. If There are more than 2 input
4434   // quads, disable the next transformation since it does not help SSSE3.
4435   bool V1Used = InputQuads[0] || InputQuads[1];
4436   bool V2Used = InputQuads[2] || InputQuads[3];
4437   if (Subtarget->hasSSSE3()) {
4438     if (InputQuads.count() == 2 && V1Used && V2Used) {
4439       BestLoQuad = InputQuads.find_first();
4440       BestHiQuad = InputQuads.find_next(BestLoQuad);
4441     }
4442     if (InputQuads.count() > 2) {
4443       BestLoQuad = -1;
4444       BestHiQuad = -1;
4445     }
4446   }
4447
4448   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4449   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4450   // words from all 4 input quadwords.
4451   SDValue NewV;
4452   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4453     SmallVector<int, 8> MaskV;
4454     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4455     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4456     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4457                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4458                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4459     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4460
4461     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4462     // source words for the shuffle, to aid later transformations.
4463     bool AllWordsInNewV = true;
4464     bool InOrder[2] = { true, true };
4465     for (unsigned i = 0; i != 8; ++i) {
4466       int idx = MaskVals[i];
4467       if (idx != (int)i)
4468         InOrder[i/4] = false;
4469       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4470         continue;
4471       AllWordsInNewV = false;
4472       break;
4473     }
4474
4475     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4476     if (AllWordsInNewV) {
4477       for (int i = 0; i != 8; ++i) {
4478         int idx = MaskVals[i];
4479         if (idx < 0)
4480           continue;
4481         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4482         if ((idx != i) && idx < 4)
4483           pshufhw = false;
4484         if ((idx != i) && idx > 3)
4485           pshuflw = false;
4486       }
4487       V1 = NewV;
4488       V2Used = false;
4489       BestLoQuad = 0;
4490       BestHiQuad = 1;
4491     }
4492
4493     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4494     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4495     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4496       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4497       unsigned TargetMask = 0;
4498       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4499                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4500       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4501                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4502       V1 = NewV.getOperand(0);
4503       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4504     }
4505   }
4506
4507   // If we have SSSE3, and all words of the result are from 1 input vector,
4508   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4509   // is present, fall back to case 4.
4510   if (Subtarget->hasSSSE3()) {
4511     SmallVector<SDValue,16> pshufbMask;
4512
4513     // If we have elements from both input vectors, set the high bit of the
4514     // shuffle mask element to zero out elements that come from V2 in the V1
4515     // mask, and elements that come from V1 in the V2 mask, so that the two
4516     // results can be OR'd together.
4517     bool TwoInputs = V1Used && V2Used;
4518     for (unsigned i = 0; i != 8; ++i) {
4519       int EltIdx = MaskVals[i] * 2;
4520       if (TwoInputs && (EltIdx >= 16)) {
4521         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4522         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4523         continue;
4524       }
4525       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4526       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4527     }
4528     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4529     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4530                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4531                                  MVT::v16i8, &pshufbMask[0], 16));
4532     if (!TwoInputs)
4533       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4534
4535     // Calculate the shuffle mask for the second input, shuffle it, and
4536     // OR it with the first shuffled input.
4537     pshufbMask.clear();
4538     for (unsigned i = 0; i != 8; ++i) {
4539       int EltIdx = MaskVals[i] * 2;
4540       if (EltIdx < 16) {
4541         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4542         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4543         continue;
4544       }
4545       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4546       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4547     }
4548     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4549     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4550                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4551                                  MVT::v16i8, &pshufbMask[0], 16));
4552     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4553     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4554   }
4555
4556   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4557   // and update MaskVals with new element order.
4558   BitVector InOrder(8);
4559   if (BestLoQuad >= 0) {
4560     SmallVector<int, 8> MaskV;
4561     for (int i = 0; i != 4; ++i) {
4562       int idx = MaskVals[i];
4563       if (idx < 0) {
4564         MaskV.push_back(-1);
4565         InOrder.set(i);
4566       } else if ((idx / 4) == BestLoQuad) {
4567         MaskV.push_back(idx & 3);
4568         InOrder.set(i);
4569       } else {
4570         MaskV.push_back(-1);
4571       }
4572     }
4573     for (unsigned i = 4; i != 8; ++i)
4574       MaskV.push_back(i);
4575     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4576                                 &MaskV[0]);
4577
4578     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4579       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4580                                NewV.getOperand(0),
4581                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4582                                DAG);
4583   }
4584
4585   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4586   // and update MaskVals with the new element order.
4587   if (BestHiQuad >= 0) {
4588     SmallVector<int, 8> MaskV;
4589     for (unsigned i = 0; i != 4; ++i)
4590       MaskV.push_back(i);
4591     for (unsigned i = 4; i != 8; ++i) {
4592       int idx = MaskVals[i];
4593       if (idx < 0) {
4594         MaskV.push_back(-1);
4595         InOrder.set(i);
4596       } else if ((idx / 4) == BestHiQuad) {
4597         MaskV.push_back((idx & 3) + 4);
4598         InOrder.set(i);
4599       } else {
4600         MaskV.push_back(-1);
4601       }
4602     }
4603     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4604                                 &MaskV[0]);
4605
4606     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4607       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4608                               NewV.getOperand(0),
4609                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4610                               DAG);
4611   }
4612
4613   // In case BestHi & BestLo were both -1, which means each quadword has a word
4614   // from each of the four input quadwords, calculate the InOrder bitvector now
4615   // before falling through to the insert/extract cleanup.
4616   if (BestLoQuad == -1 && BestHiQuad == -1) {
4617     NewV = V1;
4618     for (int i = 0; i != 8; ++i)
4619       if (MaskVals[i] < 0 || MaskVals[i] == i)
4620         InOrder.set(i);
4621   }
4622
4623   // The other elements are put in the right place using pextrw and pinsrw.
4624   for (unsigned i = 0; i != 8; ++i) {
4625     if (InOrder[i])
4626       continue;
4627     int EltIdx = MaskVals[i];
4628     if (EltIdx < 0)
4629       continue;
4630     SDValue ExtOp = (EltIdx < 8)
4631     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4632                   DAG.getIntPtrConstant(EltIdx))
4633     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4634                   DAG.getIntPtrConstant(EltIdx - 8));
4635     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4636                        DAG.getIntPtrConstant(i));
4637   }
4638   return NewV;
4639 }
4640
4641 // v16i8 shuffles - Prefer shuffles in the following order:
4642 // 1. [ssse3] 1 x pshufb
4643 // 2. [ssse3] 2 x pshufb + 1 x por
4644 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4645 static
4646 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4647                                  SelectionDAG &DAG,
4648                                  const X86TargetLowering &TLI) {
4649   SDValue V1 = SVOp->getOperand(0);
4650   SDValue V2 = SVOp->getOperand(1);
4651   DebugLoc dl = SVOp->getDebugLoc();
4652   SmallVector<int, 16> MaskVals;
4653   SVOp->getMask(MaskVals);
4654
4655   // If we have SSSE3, case 1 is generated when all result bytes come from
4656   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4657   // present, fall back to case 3.
4658   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4659   bool V1Only = true;
4660   bool V2Only = true;
4661   for (unsigned i = 0; i < 16; ++i) {
4662     int EltIdx = MaskVals[i];
4663     if (EltIdx < 0)
4664       continue;
4665     if (EltIdx < 16)
4666       V2Only = false;
4667     else
4668       V1Only = false;
4669   }
4670
4671   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4672   if (TLI.getSubtarget()->hasSSSE3()) {
4673     SmallVector<SDValue,16> pshufbMask;
4674
4675     // If all result elements are from one input vector, then only translate
4676     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4677     //
4678     // Otherwise, we have elements from both input vectors, and must zero out
4679     // elements that come from V2 in the first mask, and V1 in the second mask
4680     // so that we can OR them together.
4681     bool TwoInputs = !(V1Only || V2Only);
4682     for (unsigned i = 0; i != 16; ++i) {
4683       int EltIdx = MaskVals[i];
4684       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4685         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4686         continue;
4687       }
4688       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4689     }
4690     // If all the elements are from V2, assign it to V1 and return after
4691     // building the first pshufb.
4692     if (V2Only)
4693       V1 = V2;
4694     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4695                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4696                                  MVT::v16i8, &pshufbMask[0], 16));
4697     if (!TwoInputs)
4698       return V1;
4699
4700     // Calculate the shuffle mask for the second input, shuffle it, and
4701     // OR it with the first shuffled input.
4702     pshufbMask.clear();
4703     for (unsigned i = 0; i != 16; ++i) {
4704       int EltIdx = MaskVals[i];
4705       if (EltIdx < 16) {
4706         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4707         continue;
4708       }
4709       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4710     }
4711     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4712                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4713                                  MVT::v16i8, &pshufbMask[0], 16));
4714     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4715   }
4716
4717   // No SSSE3 - Calculate in place words and then fix all out of place words
4718   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4719   // the 16 different words that comprise the two doublequadword input vectors.
4720   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4721   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4722   SDValue NewV = V2Only ? V2 : V1;
4723   for (int i = 0; i != 8; ++i) {
4724     int Elt0 = MaskVals[i*2];
4725     int Elt1 = MaskVals[i*2+1];
4726
4727     // This word of the result is all undef, skip it.
4728     if (Elt0 < 0 && Elt1 < 0)
4729       continue;
4730
4731     // This word of the result is already in the correct place, skip it.
4732     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4733       continue;
4734     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4735       continue;
4736
4737     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4738     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4739     SDValue InsElt;
4740
4741     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4742     // using a single extract together, load it and store it.
4743     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4744       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4745                            DAG.getIntPtrConstant(Elt1 / 2));
4746       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4747                         DAG.getIntPtrConstant(i));
4748       continue;
4749     }
4750
4751     // If Elt1 is defined, extract it from the appropriate source.  If the
4752     // source byte is not also odd, shift the extracted word left 8 bits
4753     // otherwise clear the bottom 8 bits if we need to do an or.
4754     if (Elt1 >= 0) {
4755       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4756                            DAG.getIntPtrConstant(Elt1 / 2));
4757       if ((Elt1 & 1) == 0)
4758         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4759                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4760       else if (Elt0 >= 0)
4761         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4762                              DAG.getConstant(0xFF00, MVT::i16));
4763     }
4764     // If Elt0 is defined, extract it from the appropriate source.  If the
4765     // source byte is not also even, shift the extracted word right 8 bits. If
4766     // Elt1 was also defined, OR the extracted values together before
4767     // inserting them in the result.
4768     if (Elt0 >= 0) {
4769       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4770                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4771       if ((Elt0 & 1) != 0)
4772         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4773                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4774       else if (Elt1 >= 0)
4775         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4776                              DAG.getConstant(0x00FF, MVT::i16));
4777       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4778                          : InsElt0;
4779     }
4780     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4781                        DAG.getIntPtrConstant(i));
4782   }
4783   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4784 }
4785
4786 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4787 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4788 /// done when every pair / quad of shuffle mask elements point to elements in
4789 /// the right sequence. e.g.
4790 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4791 static
4792 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4793                                  SelectionDAG &DAG,
4794                                  const TargetLowering &TLI, DebugLoc dl) {
4795   EVT VT = SVOp->getValueType(0);
4796   SDValue V1 = SVOp->getOperand(0);
4797   SDValue V2 = SVOp->getOperand(1);
4798   unsigned NumElems = VT.getVectorNumElements();
4799   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4800   EVT MaskVT = (NewWidth == 4) ? MVT::v4i16 : MVT::v2i32;
4801   EVT NewVT = MaskVT;
4802   switch (VT.getSimpleVT().SimpleTy) {
4803   default: assert(false && "Unexpected!");
4804   case MVT::v4f32: NewVT = MVT::v2f64; break;
4805   case MVT::v4i32: NewVT = MVT::v2i64; break;
4806   case MVT::v8i16: NewVT = MVT::v4i32; break;
4807   case MVT::v16i8: NewVT = MVT::v4i32; break;
4808   }
4809
4810   if (NewWidth == 2) {
4811     if (VT.isInteger())
4812       NewVT = MVT::v2i64;
4813     else
4814       NewVT = MVT::v2f64;
4815   }
4816   int Scale = NumElems / NewWidth;
4817   SmallVector<int, 8> MaskVec;
4818   for (unsigned i = 0; i < NumElems; i += Scale) {
4819     int StartIdx = -1;
4820     for (int j = 0; j < Scale; ++j) {
4821       int EltIdx = SVOp->getMaskElt(i+j);
4822       if (EltIdx < 0)
4823         continue;
4824       if (StartIdx == -1)
4825         StartIdx = EltIdx - (EltIdx % Scale);
4826       if (EltIdx != StartIdx + j)
4827         return SDValue();
4828     }
4829     if (StartIdx == -1)
4830       MaskVec.push_back(-1);
4831     else
4832       MaskVec.push_back(StartIdx / Scale);
4833   }
4834
4835   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4836   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4837   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4838 }
4839
4840 /// getVZextMovL - Return a zero-extending vector move low node.
4841 ///
4842 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4843                             SDValue SrcOp, SelectionDAG &DAG,
4844                             const X86Subtarget *Subtarget, DebugLoc dl) {
4845   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4846     LoadSDNode *LD = NULL;
4847     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4848       LD = dyn_cast<LoadSDNode>(SrcOp);
4849     if (!LD) {
4850       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4851       // instead.
4852       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4853       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4854           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4855           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4856           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4857         // PR2108
4858         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4859         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4860                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4861                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4862                                                    OpVT,
4863                                                    SrcOp.getOperand(0)
4864                                                           .getOperand(0))));
4865       }
4866     }
4867   }
4868
4869   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4870                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4871                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4872                                              OpVT, SrcOp)));
4873 }
4874
4875 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4876 /// shuffles.
4877 static SDValue
4878 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4879   SDValue V1 = SVOp->getOperand(0);
4880   SDValue V2 = SVOp->getOperand(1);
4881   DebugLoc dl = SVOp->getDebugLoc();
4882   EVT VT = SVOp->getValueType(0);
4883
4884   SmallVector<std::pair<int, int>, 8> Locs;
4885   Locs.resize(4);
4886   SmallVector<int, 8> Mask1(4U, -1);
4887   SmallVector<int, 8> PermMask;
4888   SVOp->getMask(PermMask);
4889
4890   unsigned NumHi = 0;
4891   unsigned NumLo = 0;
4892   for (unsigned i = 0; i != 4; ++i) {
4893     int Idx = PermMask[i];
4894     if (Idx < 0) {
4895       Locs[i] = std::make_pair(-1, -1);
4896     } else {
4897       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4898       if (Idx < 4) {
4899         Locs[i] = std::make_pair(0, NumLo);
4900         Mask1[NumLo] = Idx;
4901         NumLo++;
4902       } else {
4903         Locs[i] = std::make_pair(1, NumHi);
4904         if (2+NumHi < 4)
4905           Mask1[2+NumHi] = Idx;
4906         NumHi++;
4907       }
4908     }
4909   }
4910
4911   if (NumLo <= 2 && NumHi <= 2) {
4912     // If no more than two elements come from either vector. This can be
4913     // implemented with two shuffles. First shuffle gather the elements.
4914     // The second shuffle, which takes the first shuffle as both of its
4915     // vector operands, put the elements into the right order.
4916     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4917
4918     SmallVector<int, 8> Mask2(4U, -1);
4919
4920     for (unsigned i = 0; i != 4; ++i) {
4921       if (Locs[i].first == -1)
4922         continue;
4923       else {
4924         unsigned Idx = (i < 2) ? 0 : 4;
4925         Idx += Locs[i].first * 2 + Locs[i].second;
4926         Mask2[i] = Idx;
4927       }
4928     }
4929
4930     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4931   } else if (NumLo == 3 || NumHi == 3) {
4932     // Otherwise, we must have three elements from one vector, call it X, and
4933     // one element from the other, call it Y.  First, use a shufps to build an
4934     // intermediate vector with the one element from Y and the element from X
4935     // that will be in the same half in the final destination (the indexes don't
4936     // matter). Then, use a shufps to build the final vector, taking the half
4937     // containing the element from Y from the intermediate, and the other half
4938     // from X.
4939     if (NumHi == 3) {
4940       // Normalize it so the 3 elements come from V1.
4941       CommuteVectorShuffleMask(PermMask, VT);
4942       std::swap(V1, V2);
4943     }
4944
4945     // Find the element from V2.
4946     unsigned HiIndex;
4947     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4948       int Val = PermMask[HiIndex];
4949       if (Val < 0)
4950         continue;
4951       if (Val >= 4)
4952         break;
4953     }
4954
4955     Mask1[0] = PermMask[HiIndex];
4956     Mask1[1] = -1;
4957     Mask1[2] = PermMask[HiIndex^1];
4958     Mask1[3] = -1;
4959     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4960
4961     if (HiIndex >= 2) {
4962       Mask1[0] = PermMask[0];
4963       Mask1[1] = PermMask[1];
4964       Mask1[2] = HiIndex & 1 ? 6 : 4;
4965       Mask1[3] = HiIndex & 1 ? 4 : 6;
4966       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4967     } else {
4968       Mask1[0] = HiIndex & 1 ? 2 : 0;
4969       Mask1[1] = HiIndex & 1 ? 0 : 2;
4970       Mask1[2] = PermMask[2];
4971       Mask1[3] = PermMask[3];
4972       if (Mask1[2] >= 0)
4973         Mask1[2] += 4;
4974       if (Mask1[3] >= 0)
4975         Mask1[3] += 4;
4976       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4977     }
4978   }
4979
4980   // Break it into (shuffle shuffle_hi, shuffle_lo).
4981   Locs.clear();
4982   SmallVector<int,8> LoMask(4U, -1);
4983   SmallVector<int,8> HiMask(4U, -1);
4984
4985   SmallVector<int,8> *MaskPtr = &LoMask;
4986   unsigned MaskIdx = 0;
4987   unsigned LoIdx = 0;
4988   unsigned HiIdx = 2;
4989   for (unsigned i = 0; i != 4; ++i) {
4990     if (i == 2) {
4991       MaskPtr = &HiMask;
4992       MaskIdx = 1;
4993       LoIdx = 0;
4994       HiIdx = 2;
4995     }
4996     int Idx = PermMask[i];
4997     if (Idx < 0) {
4998       Locs[i] = std::make_pair(-1, -1);
4999     } else if (Idx < 4) {
5000       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5001       (*MaskPtr)[LoIdx] = Idx;
5002       LoIdx++;
5003     } else {
5004       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5005       (*MaskPtr)[HiIdx] = Idx;
5006       HiIdx++;
5007     }
5008   }
5009
5010   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5011   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5012   SmallVector<int, 8> MaskOps;
5013   for (unsigned i = 0; i != 4; ++i) {
5014     if (Locs[i].first == -1) {
5015       MaskOps.push_back(-1);
5016     } else {
5017       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5018       MaskOps.push_back(Idx);
5019     }
5020   }
5021   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5022 }
5023
5024 static
5025 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5026                         bool HasSSE2) {
5027   SDValue V1 = Op.getOperand(0);
5028   SDValue V2 = Op.getOperand(1);
5029   EVT VT = Op.getValueType();
5030
5031   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5032
5033   if (HasSSE2 && VT == MVT::v2f64)
5034     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5035
5036   // v4f32 or v4i32
5037   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5038 }
5039
5040 static
5041 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5042   SDValue V1 = Op.getOperand(0);
5043   SDValue V2 = Op.getOperand(1);
5044   EVT VT = Op.getValueType();
5045
5046   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5047          "unsupported shuffle type");
5048
5049   if (V2.getOpcode() == ISD::UNDEF)
5050     V2 = V1;
5051
5052   // v4i32 or v4f32
5053   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5054 }
5055
5056 SDValue
5057 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5058   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5059   SDValue V1 = Op.getOperand(0);
5060   SDValue V2 = Op.getOperand(1);
5061   EVT VT = Op.getValueType();
5062   DebugLoc dl = Op.getDebugLoc();
5063   unsigned NumElems = VT.getVectorNumElements();
5064   bool isMMX = VT.getSizeInBits() == 64;
5065   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5066   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5067   bool V1IsSplat = false;
5068   bool V2IsSplat = false;
5069   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5070   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5071   MachineFunction &MF = DAG.getMachineFunction();
5072   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5073
5074   if (isZeroShuffle(SVOp))
5075     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5076
5077   // Promote splats to v4f32.
5078   if (SVOp->isSplat()) {
5079     if (isMMX || NumElems < 4)
5080       return Op;
5081     return PromoteSplat(SVOp, DAG);
5082   }
5083
5084   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5085   // do it!
5086   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5087     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5088     if (NewOp.getNode())
5089       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5090                          LowerVECTOR_SHUFFLE(NewOp, DAG));
5091   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5092     // FIXME: Figure out a cleaner way to do this.
5093     // Try to make use of movq to zero out the top part.
5094     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5095       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5096       if (NewOp.getNode()) {
5097         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5098           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5099                               DAG, Subtarget, dl);
5100       }
5101     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5102       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5103       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5104         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5105                             DAG, Subtarget, dl);
5106     }
5107   }
5108
5109   if (X86::isPSHUFDMask(SVOp)) {
5110     // The actual implementation will match the mask in the if above and then
5111     // during isel it can match several different instructions, not only pshufd
5112     // as its name says, sad but true, emulate the behavior for now...
5113     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5114         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5115
5116     if (OptForSize && HasSSE2 && X86::isUNPCKL_v_undef_Mask(SVOp) &&
5117         VT == MVT::v4i32)
5118       return getTargetShuffleNode(X86ISD::PUNPCKLDQ, dl, VT, V1, V1, DAG);
5119
5120     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5121
5122     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5123       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5124
5125     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5126       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5127                                   TargetMask, DAG);
5128
5129     if (VT == MVT::v4f32)
5130       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5131                                   TargetMask, DAG);
5132   }
5133
5134   // Check if this can be converted into a logical shift.
5135   bool isLeft = false;
5136   unsigned ShAmt = 0;
5137   SDValue ShVal;
5138   bool isShift = getSubtarget()->hasSSE2() &&
5139     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5140   if (isShift && ShVal.hasOneUse()) {
5141     // If the shifted value has multiple uses, it may be cheaper to use
5142     // v_set0 + movlhps or movhlps, etc.
5143     EVT EltVT = VT.getVectorElementType();
5144     ShAmt *= EltVT.getSizeInBits();
5145     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5146   }
5147
5148   if (X86::isMOVLMask(SVOp)) {
5149     if (V1IsUndef)
5150       return V2;
5151     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5152       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5153     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5154       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5155         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5156
5157       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5158         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5159     }
5160   }
5161
5162   // FIXME: fold these into legal mask.
5163   if (!isMMX) {
5164     if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5165       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5166
5167     if (X86::isMOVHLPSMask(SVOp))
5168       return getMOVHighToLow(Op, dl, DAG);
5169
5170     if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5171       return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5172
5173     if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5174       return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5175
5176     if (X86::isMOVLPMask(SVOp))
5177       return Op;
5178   }
5179
5180   if (ShouldXformToMOVHLPS(SVOp) ||
5181       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5182     return CommuteVectorShuffle(SVOp, DAG);
5183
5184   if (isShift) {
5185     // No better options. Use a vshl / vsrl.
5186     EVT EltVT = VT.getVectorElementType();
5187     ShAmt *= EltVT.getSizeInBits();
5188     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5189   }
5190
5191   bool Commuted = false;
5192   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5193   // 1,1,1,1 -> v8i16 though.
5194   V1IsSplat = isSplatVector(V1.getNode());
5195   V2IsSplat = isSplatVector(V2.getNode());
5196
5197   // Canonicalize the splat or undef, if present, to be on the RHS.
5198   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5199     Op = CommuteVectorShuffle(SVOp, DAG);
5200     SVOp = cast<ShuffleVectorSDNode>(Op);
5201     V1 = SVOp->getOperand(0);
5202     V2 = SVOp->getOperand(1);
5203     std::swap(V1IsSplat, V2IsSplat);
5204     std::swap(V1IsUndef, V2IsUndef);
5205     Commuted = true;
5206   }
5207
5208   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5209     // Shuffling low element of v1 into undef, just return v1.
5210     if (V2IsUndef)
5211       return V1;
5212     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5213     // the instruction selector will not match, so get a canonical MOVL with
5214     // swapped operands to undo the commute.
5215     return getMOVL(DAG, dl, VT, V2, V1);
5216   }
5217
5218   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
5219       X86::isUNPCKH_v_undef_Mask(SVOp) ||
5220       X86::isUNPCKLMask(SVOp) ||
5221       X86::isUNPCKHMask(SVOp))
5222     return Op;
5223
5224   if (V2IsSplat) {
5225     // Normalize mask so all entries that point to V2 points to its first
5226     // element then try to match unpck{h|l} again. If match, return a
5227     // new vector_shuffle with the corrected mask.
5228     SDValue NewMask = NormalizeMask(SVOp, DAG);
5229     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5230     if (NSVOp != SVOp) {
5231       if (X86::isUNPCKLMask(NSVOp, true)) {
5232         return NewMask;
5233       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5234         return NewMask;
5235       }
5236     }
5237   }
5238
5239   if (Commuted) {
5240     // Commute is back and try unpck* again.
5241     // FIXME: this seems wrong.
5242     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5243     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5244     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
5245         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
5246         X86::isUNPCKLMask(NewSVOp) ||
5247         X86::isUNPCKHMask(NewSVOp))
5248       return NewOp;
5249   }
5250
5251   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5252
5253   // Normalize the node to match x86 shuffle ops if needed
5254   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5255     return CommuteVectorShuffle(SVOp, DAG);
5256
5257   // Check for legal shuffle and return?
5258   SmallVector<int, 16> PermMask;
5259   SVOp->getMask(PermMask);
5260   if (isShuffleMaskLegal(PermMask, VT))
5261     return Op;
5262
5263   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5264   if (VT == MVT::v8i16) {
5265     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5266     if (NewOp.getNode())
5267       return NewOp;
5268   }
5269
5270   if (VT == MVT::v16i8) {
5271     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5272     if (NewOp.getNode())
5273       return NewOp;
5274   }
5275
5276   // Handle all 4 wide cases with a number of shuffles except for MMX.
5277   if (NumElems == 4 && !isMMX)
5278     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5279
5280   return SDValue();
5281 }
5282
5283 SDValue
5284 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5285                                                 SelectionDAG &DAG) const {
5286   EVT VT = Op.getValueType();
5287   DebugLoc dl = Op.getDebugLoc();
5288   if (VT.getSizeInBits() == 8) {
5289     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5290                                     Op.getOperand(0), Op.getOperand(1));
5291     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5292                                     DAG.getValueType(VT));
5293     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5294   } else if (VT.getSizeInBits() == 16) {
5295     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5296     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5297     if (Idx == 0)
5298       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5299                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5300                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5301                                                  MVT::v4i32,
5302                                                  Op.getOperand(0)),
5303                                      Op.getOperand(1)));
5304     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5305                                     Op.getOperand(0), Op.getOperand(1));
5306     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5307                                     DAG.getValueType(VT));
5308     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5309   } else if (VT == MVT::f32) {
5310     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5311     // the result back to FR32 register. It's only worth matching if the
5312     // result has a single use which is a store or a bitcast to i32.  And in
5313     // the case of a store, it's not worth it if the index is a constant 0,
5314     // because a MOVSSmr can be used instead, which is smaller and faster.
5315     if (!Op.hasOneUse())
5316       return SDValue();
5317     SDNode *User = *Op.getNode()->use_begin();
5318     if ((User->getOpcode() != ISD::STORE ||
5319          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5320           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5321         (User->getOpcode() != ISD::BIT_CONVERT ||
5322          User->getValueType(0) != MVT::i32))
5323       return SDValue();
5324     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5325                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5326                                               Op.getOperand(0)),
5327                                               Op.getOperand(1));
5328     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5329   } else if (VT == MVT::i32) {
5330     // ExtractPS works with constant index.
5331     if (isa<ConstantSDNode>(Op.getOperand(1)))
5332       return Op;
5333   }
5334   return SDValue();
5335 }
5336
5337
5338 SDValue
5339 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5340                                            SelectionDAG &DAG) const {
5341   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5342     return SDValue();
5343
5344   if (Subtarget->hasSSE41()) {
5345     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5346     if (Res.getNode())
5347       return Res;
5348   }
5349
5350   EVT VT = Op.getValueType();
5351   DebugLoc dl = Op.getDebugLoc();
5352   // TODO: handle v16i8.
5353   if (VT.getSizeInBits() == 16) {
5354     SDValue Vec = Op.getOperand(0);
5355     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5356     if (Idx == 0)
5357       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5358                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5359                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5360                                                  MVT::v4i32, Vec),
5361                                      Op.getOperand(1)));
5362     // Transform it so it match pextrw which produces a 32-bit result.
5363     EVT EltVT = MVT::i32;
5364     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5365                                     Op.getOperand(0), Op.getOperand(1));
5366     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5367                                     DAG.getValueType(VT));
5368     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5369   } else if (VT.getSizeInBits() == 32) {
5370     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5371     if (Idx == 0)
5372       return Op;
5373
5374     // SHUFPS the element to the lowest double word, then movss.
5375     int Mask[4] = { Idx, -1, -1, -1 };
5376     EVT VVT = Op.getOperand(0).getValueType();
5377     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5378                                        DAG.getUNDEF(VVT), Mask);
5379     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5380                        DAG.getIntPtrConstant(0));
5381   } else if (VT.getSizeInBits() == 64) {
5382     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5383     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5384     //        to match extract_elt for f64.
5385     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5386     if (Idx == 0)
5387       return Op;
5388
5389     // UNPCKHPD the element to the lowest double word, then movsd.
5390     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5391     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5392     int Mask[2] = { 1, -1 };
5393     EVT VVT = Op.getOperand(0).getValueType();
5394     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5395                                        DAG.getUNDEF(VVT), Mask);
5396     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5397                        DAG.getIntPtrConstant(0));
5398   }
5399
5400   return SDValue();
5401 }
5402
5403 SDValue
5404 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5405                                                SelectionDAG &DAG) const {
5406   EVT VT = Op.getValueType();
5407   EVT EltVT = VT.getVectorElementType();
5408   DebugLoc dl = Op.getDebugLoc();
5409
5410   SDValue N0 = Op.getOperand(0);
5411   SDValue N1 = Op.getOperand(1);
5412   SDValue N2 = Op.getOperand(2);
5413
5414   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5415       isa<ConstantSDNode>(N2)) {
5416     unsigned Opc;
5417     if (VT == MVT::v8i16)
5418       Opc = X86ISD::PINSRW;
5419     else if (VT == MVT::v4i16)
5420       Opc = X86ISD::MMX_PINSRW;
5421     else if (VT == MVT::v16i8)
5422       Opc = X86ISD::PINSRB;
5423     else
5424       Opc = X86ISD::PINSRB;
5425
5426     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5427     // argument.
5428     if (N1.getValueType() != MVT::i32)
5429       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5430     if (N2.getValueType() != MVT::i32)
5431       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5432     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5433   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5434     // Bits [7:6] of the constant are the source select.  This will always be
5435     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5436     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5437     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5438     // Bits [5:4] of the constant are the destination select.  This is the
5439     //  value of the incoming immediate.
5440     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5441     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5442     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5443     // Create this as a scalar to vector..
5444     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5445     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5446   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5447     // PINSR* works with constant index.
5448     return Op;
5449   }
5450   return SDValue();
5451 }
5452
5453 SDValue
5454 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5455   EVT VT = Op.getValueType();
5456   EVT EltVT = VT.getVectorElementType();
5457
5458   if (Subtarget->hasSSE41())
5459     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5460
5461   if (EltVT == MVT::i8)
5462     return SDValue();
5463
5464   DebugLoc dl = Op.getDebugLoc();
5465   SDValue N0 = Op.getOperand(0);
5466   SDValue N1 = Op.getOperand(1);
5467   SDValue N2 = Op.getOperand(2);
5468
5469   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5470     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5471     // as its second argument.
5472     if (N1.getValueType() != MVT::i32)
5473       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5474     if (N2.getValueType() != MVT::i32)
5475       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5476     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5477                        dl, VT, N0, N1, N2);
5478   }
5479   return SDValue();
5480 }
5481
5482 SDValue
5483 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5484   DebugLoc dl = Op.getDebugLoc();
5485
5486   if (Op.getValueType() == MVT::v1i64 &&
5487       Op.getOperand(0).getValueType() == MVT::i64)
5488     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5489
5490   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5491   EVT VT = MVT::v2i32;
5492   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5493   default: break;
5494   case MVT::v16i8:
5495   case MVT::v8i16:
5496     VT = MVT::v4i32;
5497     break;
5498   }
5499   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5500                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5501 }
5502
5503 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5504 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5505 // one of the above mentioned nodes. It has to be wrapped because otherwise
5506 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5507 // be used to form addressing mode. These wrapped nodes will be selected
5508 // into MOV32ri.
5509 SDValue
5510 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5511   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5512
5513   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5514   // global base reg.
5515   unsigned char OpFlag = 0;
5516   unsigned WrapperKind = X86ISD::Wrapper;
5517   CodeModel::Model M = getTargetMachine().getCodeModel();
5518
5519   if (Subtarget->isPICStyleRIPRel() &&
5520       (M == CodeModel::Small || M == CodeModel::Kernel))
5521     WrapperKind = X86ISD::WrapperRIP;
5522   else if (Subtarget->isPICStyleGOT())
5523     OpFlag = X86II::MO_GOTOFF;
5524   else if (Subtarget->isPICStyleStubPIC())
5525     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5526
5527   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5528                                              CP->getAlignment(),
5529                                              CP->getOffset(), OpFlag);
5530   DebugLoc DL = CP->getDebugLoc();
5531   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5532   // With PIC, the address is actually $g + Offset.
5533   if (OpFlag) {
5534     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5535                          DAG.getNode(X86ISD::GlobalBaseReg,
5536                                      DebugLoc(), getPointerTy()),
5537                          Result);
5538   }
5539
5540   return Result;
5541 }
5542
5543 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5544   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5545
5546   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5547   // global base reg.
5548   unsigned char OpFlag = 0;
5549   unsigned WrapperKind = X86ISD::Wrapper;
5550   CodeModel::Model M = getTargetMachine().getCodeModel();
5551
5552   if (Subtarget->isPICStyleRIPRel() &&
5553       (M == CodeModel::Small || M == CodeModel::Kernel))
5554     WrapperKind = X86ISD::WrapperRIP;
5555   else if (Subtarget->isPICStyleGOT())
5556     OpFlag = X86II::MO_GOTOFF;
5557   else if (Subtarget->isPICStyleStubPIC())
5558     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5559
5560   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5561                                           OpFlag);
5562   DebugLoc DL = JT->getDebugLoc();
5563   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5564
5565   // With PIC, the address is actually $g + Offset.
5566   if (OpFlag) {
5567     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5568                          DAG.getNode(X86ISD::GlobalBaseReg,
5569                                      DebugLoc(), getPointerTy()),
5570                          Result);
5571   }
5572
5573   return Result;
5574 }
5575
5576 SDValue
5577 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5578   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5579
5580   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5581   // global base reg.
5582   unsigned char OpFlag = 0;
5583   unsigned WrapperKind = X86ISD::Wrapper;
5584   CodeModel::Model M = getTargetMachine().getCodeModel();
5585
5586   if (Subtarget->isPICStyleRIPRel() &&
5587       (M == CodeModel::Small || M == CodeModel::Kernel))
5588     WrapperKind = X86ISD::WrapperRIP;
5589   else if (Subtarget->isPICStyleGOT())
5590     OpFlag = X86II::MO_GOTOFF;
5591   else if (Subtarget->isPICStyleStubPIC())
5592     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5593
5594   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5595
5596   DebugLoc DL = Op.getDebugLoc();
5597   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5598
5599
5600   // With PIC, the address is actually $g + Offset.
5601   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5602       !Subtarget->is64Bit()) {
5603     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5604                          DAG.getNode(X86ISD::GlobalBaseReg,
5605                                      DebugLoc(), getPointerTy()),
5606                          Result);
5607   }
5608
5609   return Result;
5610 }
5611
5612 SDValue
5613 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5614   // Create the TargetBlockAddressAddress node.
5615   unsigned char OpFlags =
5616     Subtarget->ClassifyBlockAddressReference();
5617   CodeModel::Model M = getTargetMachine().getCodeModel();
5618   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5619   DebugLoc dl = Op.getDebugLoc();
5620   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5621                                        /*isTarget=*/true, OpFlags);
5622
5623   if (Subtarget->isPICStyleRIPRel() &&
5624       (M == CodeModel::Small || M == CodeModel::Kernel))
5625     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5626   else
5627     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5628
5629   // With PIC, the address is actually $g + Offset.
5630   if (isGlobalRelativeToPICBase(OpFlags)) {
5631     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5632                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5633                          Result);
5634   }
5635
5636   return Result;
5637 }
5638
5639 SDValue
5640 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5641                                       int64_t Offset,
5642                                       SelectionDAG &DAG) const {
5643   // Create the TargetGlobalAddress node, folding in the constant
5644   // offset if it is legal.
5645   unsigned char OpFlags =
5646     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5647   CodeModel::Model M = getTargetMachine().getCodeModel();
5648   SDValue Result;
5649   if (OpFlags == X86II::MO_NO_FLAG &&
5650       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5651     // A direct static reference to a global.
5652     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5653     Offset = 0;
5654   } else {
5655     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5656   }
5657
5658   if (Subtarget->isPICStyleRIPRel() &&
5659       (M == CodeModel::Small || M == CodeModel::Kernel))
5660     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5661   else
5662     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5663
5664   // With PIC, the address is actually $g + Offset.
5665   if (isGlobalRelativeToPICBase(OpFlags)) {
5666     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5667                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5668                          Result);
5669   }
5670
5671   // For globals that require a load from a stub to get the address, emit the
5672   // load.
5673   if (isGlobalStubReference(OpFlags))
5674     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5675                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5676
5677   // If there was a non-zero offset that we didn't fold, create an explicit
5678   // addition for it.
5679   if (Offset != 0)
5680     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5681                          DAG.getConstant(Offset, getPointerTy()));
5682
5683   return Result;
5684 }
5685
5686 SDValue
5687 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5688   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5689   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5690   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5691 }
5692
5693 static SDValue
5694 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5695            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5696            unsigned char OperandFlags) {
5697   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5698   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5699   DebugLoc dl = GA->getDebugLoc();
5700   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5701                                            GA->getValueType(0),
5702                                            GA->getOffset(),
5703                                            OperandFlags);
5704   if (InFlag) {
5705     SDValue Ops[] = { Chain,  TGA, *InFlag };
5706     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5707   } else {
5708     SDValue Ops[]  = { Chain, TGA };
5709     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5710   }
5711
5712   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5713   MFI->setAdjustsStack(true);
5714
5715   SDValue Flag = Chain.getValue(1);
5716   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5717 }
5718
5719 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5720 static SDValue
5721 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5722                                 const EVT PtrVT) {
5723   SDValue InFlag;
5724   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5725   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5726                                      DAG.getNode(X86ISD::GlobalBaseReg,
5727                                                  DebugLoc(), PtrVT), InFlag);
5728   InFlag = Chain.getValue(1);
5729
5730   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5731 }
5732
5733 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5734 static SDValue
5735 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5736                                 const EVT PtrVT) {
5737   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5738                     X86::RAX, X86II::MO_TLSGD);
5739 }
5740
5741 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5742 // "local exec" model.
5743 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5744                                    const EVT PtrVT, TLSModel::Model model,
5745                                    bool is64Bit) {
5746   DebugLoc dl = GA->getDebugLoc();
5747   // Get the Thread Pointer
5748   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5749                              DebugLoc(), PtrVT,
5750                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5751                                              MVT::i32));
5752
5753   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5754                                       NULL, 0, false, false, 0);
5755
5756   unsigned char OperandFlags = 0;
5757   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5758   // initialexec.
5759   unsigned WrapperKind = X86ISD::Wrapper;
5760   if (model == TLSModel::LocalExec) {
5761     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5762   } else if (is64Bit) {
5763     assert(model == TLSModel::InitialExec);
5764     OperandFlags = X86II::MO_GOTTPOFF;
5765     WrapperKind = X86ISD::WrapperRIP;
5766   } else {
5767     assert(model == TLSModel::InitialExec);
5768     OperandFlags = X86II::MO_INDNTPOFF;
5769   }
5770
5771   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5772   // exec)
5773   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5774                                            GA->getValueType(0),
5775                                            GA->getOffset(), OperandFlags);
5776   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5777
5778   if (model == TLSModel::InitialExec)
5779     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5780                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5781
5782   // The address of the thread local variable is the add of the thread
5783   // pointer with the offset of the variable.
5784   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5785 }
5786
5787 SDValue
5788 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5789
5790   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5791   const GlobalValue *GV = GA->getGlobal();
5792
5793   if (Subtarget->isTargetELF()) {
5794     // TODO: implement the "local dynamic" model
5795     // TODO: implement the "initial exec"model for pic executables
5796
5797     // If GV is an alias then use the aliasee for determining
5798     // thread-localness.
5799     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5800       GV = GA->resolveAliasedGlobal(false);
5801
5802     TLSModel::Model model
5803       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5804
5805     switch (model) {
5806       case TLSModel::GeneralDynamic:
5807       case TLSModel::LocalDynamic: // not implemented
5808         if (Subtarget->is64Bit())
5809           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5810         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5811
5812       case TLSModel::InitialExec:
5813       case TLSModel::LocalExec:
5814         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5815                                    Subtarget->is64Bit());
5816     }
5817   } else if (Subtarget->isTargetDarwin()) {
5818     // Darwin only has one model of TLS.  Lower to that.
5819     unsigned char OpFlag = 0;
5820     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5821                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5822
5823     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5824     // global base reg.
5825     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5826                   !Subtarget->is64Bit();
5827     if (PIC32)
5828       OpFlag = X86II::MO_TLVP_PIC_BASE;
5829     else
5830       OpFlag = X86II::MO_TLVP;
5831     DebugLoc DL = Op.getDebugLoc();
5832     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5833                                                 getPointerTy(),
5834                                                 GA->getOffset(), OpFlag);
5835     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5836
5837     // With PIC32, the address is actually $g + Offset.
5838     if (PIC32)
5839       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5840                            DAG.getNode(X86ISD::GlobalBaseReg,
5841                                        DebugLoc(), getPointerTy()),
5842                            Offset);
5843
5844     // Lowering the machine isd will make sure everything is in the right
5845     // location.
5846     SDValue Args[] = { Offset };
5847     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5848
5849     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5850     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5851     MFI->setAdjustsStack(true);
5852
5853     // And our return value (tls address) is in the standard call return value
5854     // location.
5855     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5856     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5857   }
5858
5859   assert(false &&
5860          "TLS not implemented for this target.");
5861
5862   llvm_unreachable("Unreachable");
5863   return SDValue();
5864 }
5865
5866
5867 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5868 /// take a 2 x i32 value to shift plus a shift amount.
5869 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5870   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5871   EVT VT = Op.getValueType();
5872   unsigned VTBits = VT.getSizeInBits();
5873   DebugLoc dl = Op.getDebugLoc();
5874   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5875   SDValue ShOpLo = Op.getOperand(0);
5876   SDValue ShOpHi = Op.getOperand(1);
5877   SDValue ShAmt  = Op.getOperand(2);
5878   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5879                                      DAG.getConstant(VTBits - 1, MVT::i8))
5880                        : DAG.getConstant(0, VT);
5881
5882   SDValue Tmp2, Tmp3;
5883   if (Op.getOpcode() == ISD::SHL_PARTS) {
5884     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5885     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5886   } else {
5887     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5888     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5889   }
5890
5891   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5892                                 DAG.getConstant(VTBits, MVT::i8));
5893   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5894                              AndNode, DAG.getConstant(0, MVT::i8));
5895
5896   SDValue Hi, Lo;
5897   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5898   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5899   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5900
5901   if (Op.getOpcode() == ISD::SHL_PARTS) {
5902     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5903     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5904   } else {
5905     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5906     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5907   }
5908
5909   SDValue Ops[2] = { Lo, Hi };
5910   return DAG.getMergeValues(Ops, 2, dl);
5911 }
5912
5913 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5914                                            SelectionDAG &DAG) const {
5915   EVT SrcVT = Op.getOperand(0).getValueType();
5916
5917   if (SrcVT.isVector()) {
5918     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5919       return Op;
5920     }
5921     return SDValue();
5922   }
5923
5924   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5925          "Unknown SINT_TO_FP to lower!");
5926
5927   // These are really Legal; return the operand so the caller accepts it as
5928   // Legal.
5929   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5930     return Op;
5931   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5932       Subtarget->is64Bit()) {
5933     return Op;
5934   }
5935
5936   DebugLoc dl = Op.getDebugLoc();
5937   unsigned Size = SrcVT.getSizeInBits()/8;
5938   MachineFunction &MF = DAG.getMachineFunction();
5939   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5940   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5941   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5942                                StackSlot,
5943                                PseudoSourceValue::getFixedStack(SSFI), 0,
5944                                false, false, 0);
5945   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5946 }
5947
5948 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5949                                      SDValue StackSlot,
5950                                      SelectionDAG &DAG) const {
5951   // Build the FILD
5952   DebugLoc dl = Op.getDebugLoc();
5953   SDVTList Tys;
5954   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5955   if (useSSE)
5956     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5957   else
5958     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5959   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5960   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5961                                Tys, Ops, array_lengthof(Ops));
5962
5963   if (useSSE) {
5964     Chain = Result.getValue(1);
5965     SDValue InFlag = Result.getValue(2);
5966
5967     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5968     // shouldn't be necessary except that RFP cannot be live across
5969     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5970     MachineFunction &MF = DAG.getMachineFunction();
5971     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5972     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5973     Tys = DAG.getVTList(MVT::Other);
5974     SDValue Ops[] = {
5975       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5976     };
5977     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5978     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5979                          PseudoSourceValue::getFixedStack(SSFI), 0,
5980                          false, false, 0);
5981   }
5982
5983   return Result;
5984 }
5985
5986 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5987 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5988                                                SelectionDAG &DAG) const {
5989   // This algorithm is not obvious. Here it is in C code, more or less:
5990   /*
5991     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5992       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5993       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5994
5995       // Copy ints to xmm registers.
5996       __m128i xh = _mm_cvtsi32_si128( hi );
5997       __m128i xl = _mm_cvtsi32_si128( lo );
5998
5999       // Combine into low half of a single xmm register.
6000       __m128i x = _mm_unpacklo_epi32( xh, xl );
6001       __m128d d;
6002       double sd;
6003
6004       // Merge in appropriate exponents to give the integer bits the right
6005       // magnitude.
6006       x = _mm_unpacklo_epi32( x, exp );
6007
6008       // Subtract away the biases to deal with the IEEE-754 double precision
6009       // implicit 1.
6010       d = _mm_sub_pd( (__m128d) x, bias );
6011
6012       // All conversions up to here are exact. The correctly rounded result is
6013       // calculated using the current rounding mode using the following
6014       // horizontal add.
6015       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6016       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6017                                 // store doesn't really need to be here (except
6018                                 // maybe to zero the other double)
6019       return sd;
6020     }
6021   */
6022
6023   DebugLoc dl = Op.getDebugLoc();
6024   LLVMContext *Context = DAG.getContext();
6025
6026   // Build some magic constants.
6027   std::vector<Constant*> CV0;
6028   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6029   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6030   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6031   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6032   Constant *C0 = ConstantVector::get(CV0);
6033   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6034
6035   std::vector<Constant*> CV1;
6036   CV1.push_back(
6037     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6038   CV1.push_back(
6039     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6040   Constant *C1 = ConstantVector::get(CV1);
6041   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6042
6043   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6044                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6045                                         Op.getOperand(0),
6046                                         DAG.getIntPtrConstant(1)));
6047   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6048                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6049                                         Op.getOperand(0),
6050                                         DAG.getIntPtrConstant(0)));
6051   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6052   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6053                               PseudoSourceValue::getConstantPool(), 0,
6054                               false, false, 16);
6055   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6056   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6057   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6058                               PseudoSourceValue::getConstantPool(), 0,
6059                               false, false, 16);
6060   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6061
6062   // Add the halves; easiest way is to swap them into another reg first.
6063   int ShufMask[2] = { 1, -1 };
6064   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6065                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6066   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6067   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6068                      DAG.getIntPtrConstant(0));
6069 }
6070
6071 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6072 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6073                                                SelectionDAG &DAG) const {
6074   DebugLoc dl = Op.getDebugLoc();
6075   // FP constant to bias correct the final result.
6076   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6077                                    MVT::f64);
6078
6079   // Load the 32-bit value into an XMM register.
6080   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6081                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6082                                          Op.getOperand(0),
6083                                          DAG.getIntPtrConstant(0)));
6084
6085   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6086                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6087                      DAG.getIntPtrConstant(0));
6088
6089   // Or the load with the bias.
6090   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6091                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6092                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6093                                                    MVT::v2f64, Load)),
6094                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6095                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6096                                                    MVT::v2f64, Bias)));
6097   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6098                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6099                    DAG.getIntPtrConstant(0));
6100
6101   // Subtract the bias.
6102   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6103
6104   // Handle final rounding.
6105   EVT DestVT = Op.getValueType();
6106
6107   if (DestVT.bitsLT(MVT::f64)) {
6108     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6109                        DAG.getIntPtrConstant(0));
6110   } else if (DestVT.bitsGT(MVT::f64)) {
6111     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6112   }
6113
6114   // Handle final rounding.
6115   return Sub;
6116 }
6117
6118 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6119                                            SelectionDAG &DAG) const {
6120   SDValue N0 = Op.getOperand(0);
6121   DebugLoc dl = Op.getDebugLoc();
6122
6123   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6124   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6125   // the optimization here.
6126   if (DAG.SignBitIsZero(N0))
6127     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6128
6129   EVT SrcVT = N0.getValueType();
6130   EVT DstVT = Op.getValueType();
6131   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6132     return LowerUINT_TO_FP_i64(Op, DAG);
6133   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6134     return LowerUINT_TO_FP_i32(Op, DAG);
6135
6136   // Make a 64-bit buffer, and use it to build an FILD.
6137   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6138   if (SrcVT == MVT::i32) {
6139     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6140     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6141                                      getPointerTy(), StackSlot, WordOff);
6142     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6143                                   StackSlot, NULL, 0, false, false, 0);
6144     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6145                                   OffsetSlot, NULL, 0, false, false, 0);
6146     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6147     return Fild;
6148   }
6149
6150   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6151   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6152                                 StackSlot, NULL, 0, false, false, 0);
6153   // For i64 source, we need to add the appropriate power of 2 if the input
6154   // was negative.  This is the same as the optimization in
6155   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6156   // we must be careful to do the computation in x87 extended precision, not
6157   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6158   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6159   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6160   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6161
6162   APInt FF(32, 0x5F800000ULL);
6163
6164   // Check whether the sign bit is set.
6165   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6166                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6167                                  ISD::SETLT);
6168
6169   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6170   SDValue FudgePtr = DAG.getConstantPool(
6171                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6172                                          getPointerTy());
6173
6174   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6175   SDValue Zero = DAG.getIntPtrConstant(0);
6176   SDValue Four = DAG.getIntPtrConstant(4);
6177   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6178                                Zero, Four);
6179   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6180
6181   // Load the value out, extending it from f32 to f80.
6182   // FIXME: Avoid the extend by constructing the right constant pool?
6183   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6184                                  FudgePtr, PseudoSourceValue::getConstantPool(),
6185                                  0, MVT::f32, false, false, 4);
6186   // Extend everything to 80 bits to force it to be done on x87.
6187   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6188   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6189 }
6190
6191 std::pair<SDValue,SDValue> X86TargetLowering::
6192 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6193   DebugLoc dl = Op.getDebugLoc();
6194
6195   EVT DstTy = Op.getValueType();
6196
6197   if (!IsSigned) {
6198     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6199     DstTy = MVT::i64;
6200   }
6201
6202   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6203          DstTy.getSimpleVT() >= MVT::i16 &&
6204          "Unknown FP_TO_SINT to lower!");
6205
6206   // These are really Legal.
6207   if (DstTy == MVT::i32 &&
6208       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6209     return std::make_pair(SDValue(), SDValue());
6210   if (Subtarget->is64Bit() &&
6211       DstTy == MVT::i64 &&
6212       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6213     return std::make_pair(SDValue(), SDValue());
6214
6215   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6216   // stack slot.
6217   MachineFunction &MF = DAG.getMachineFunction();
6218   unsigned MemSize = DstTy.getSizeInBits()/8;
6219   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6220   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6221
6222   unsigned Opc;
6223   switch (DstTy.getSimpleVT().SimpleTy) {
6224   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6225   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6226   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6227   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6228   }
6229
6230   SDValue Chain = DAG.getEntryNode();
6231   SDValue Value = Op.getOperand(0);
6232   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6233     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6234     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6235                          PseudoSourceValue::getFixedStack(SSFI), 0,
6236                          false, false, 0);
6237     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6238     SDValue Ops[] = {
6239       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6240     };
6241     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6242     Chain = Value.getValue(1);
6243     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6244     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6245   }
6246
6247   // Build the FP_TO_INT*_IN_MEM
6248   SDValue Ops[] = { Chain, Value, StackSlot };
6249   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6250
6251   return std::make_pair(FIST, StackSlot);
6252 }
6253
6254 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6255                                            SelectionDAG &DAG) const {
6256   if (Op.getValueType().isVector()) {
6257     if (Op.getValueType() == MVT::v2i32 &&
6258         Op.getOperand(0).getValueType() == MVT::v2f64) {
6259       return Op;
6260     }
6261     return SDValue();
6262   }
6263
6264   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6265   SDValue FIST = Vals.first, StackSlot = Vals.second;
6266   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6267   if (FIST.getNode() == 0) return Op;
6268
6269   // Load the result.
6270   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6271                      FIST, StackSlot, NULL, 0, false, false, 0);
6272 }
6273
6274 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6275                                            SelectionDAG &DAG) const {
6276   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6277   SDValue FIST = Vals.first, StackSlot = Vals.second;
6278   assert(FIST.getNode() && "Unexpected failure");
6279
6280   // Load the result.
6281   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6282                      FIST, StackSlot, NULL, 0, false, false, 0);
6283 }
6284
6285 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6286                                      SelectionDAG &DAG) const {
6287   LLVMContext *Context = DAG.getContext();
6288   DebugLoc dl = Op.getDebugLoc();
6289   EVT VT = Op.getValueType();
6290   EVT EltVT = VT;
6291   if (VT.isVector())
6292     EltVT = VT.getVectorElementType();
6293   std::vector<Constant*> CV;
6294   if (EltVT == MVT::f64) {
6295     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6296     CV.push_back(C);
6297     CV.push_back(C);
6298   } else {
6299     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6300     CV.push_back(C);
6301     CV.push_back(C);
6302     CV.push_back(C);
6303     CV.push_back(C);
6304   }
6305   Constant *C = ConstantVector::get(CV);
6306   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6307   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6308                              PseudoSourceValue::getConstantPool(), 0,
6309                              false, false, 16);
6310   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6311 }
6312
6313 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6314   LLVMContext *Context = DAG.getContext();
6315   DebugLoc dl = Op.getDebugLoc();
6316   EVT VT = Op.getValueType();
6317   EVT EltVT = VT;
6318   if (VT.isVector())
6319     EltVT = VT.getVectorElementType();
6320   std::vector<Constant*> CV;
6321   if (EltVT == MVT::f64) {
6322     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6323     CV.push_back(C);
6324     CV.push_back(C);
6325   } else {
6326     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6327     CV.push_back(C);
6328     CV.push_back(C);
6329     CV.push_back(C);
6330     CV.push_back(C);
6331   }
6332   Constant *C = ConstantVector::get(CV);
6333   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6334   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6335                              PseudoSourceValue::getConstantPool(), 0,
6336                              false, false, 16);
6337   if (VT.isVector()) {
6338     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6339                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6340                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6341                                 Op.getOperand(0)),
6342                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6343   } else {
6344     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6345   }
6346 }
6347
6348 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6349   LLVMContext *Context = DAG.getContext();
6350   SDValue Op0 = Op.getOperand(0);
6351   SDValue Op1 = Op.getOperand(1);
6352   DebugLoc dl = Op.getDebugLoc();
6353   EVT VT = Op.getValueType();
6354   EVT SrcVT = Op1.getValueType();
6355
6356   // If second operand is smaller, extend it first.
6357   if (SrcVT.bitsLT(VT)) {
6358     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6359     SrcVT = VT;
6360   }
6361   // And if it is bigger, shrink it first.
6362   if (SrcVT.bitsGT(VT)) {
6363     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6364     SrcVT = VT;
6365   }
6366
6367   // At this point the operands and the result should have the same
6368   // type, and that won't be f80 since that is not custom lowered.
6369
6370   // First get the sign bit of second operand.
6371   std::vector<Constant*> CV;
6372   if (SrcVT == MVT::f64) {
6373     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6374     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6375   } else {
6376     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6377     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6378     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6379     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6380   }
6381   Constant *C = ConstantVector::get(CV);
6382   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6383   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6384                               PseudoSourceValue::getConstantPool(), 0,
6385                               false, false, 16);
6386   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6387
6388   // Shift sign bit right or left if the two operands have different types.
6389   if (SrcVT.bitsGT(VT)) {
6390     // Op0 is MVT::f32, Op1 is MVT::f64.
6391     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6392     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6393                           DAG.getConstant(32, MVT::i32));
6394     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6395     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6396                           DAG.getIntPtrConstant(0));
6397   }
6398
6399   // Clear first operand sign bit.
6400   CV.clear();
6401   if (VT == MVT::f64) {
6402     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6403     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6404   } else {
6405     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6406     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6407     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6408     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6409   }
6410   C = ConstantVector::get(CV);
6411   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6412   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6413                               PseudoSourceValue::getConstantPool(), 0,
6414                               false, false, 16);
6415   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6416
6417   // Or the value with the sign bit.
6418   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6419 }
6420
6421 /// Emit nodes that will be selected as "test Op0,Op0", or something
6422 /// equivalent.
6423 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6424                                     SelectionDAG &DAG) const {
6425   DebugLoc dl = Op.getDebugLoc();
6426
6427   // CF and OF aren't always set the way we want. Determine which
6428   // of these we need.
6429   bool NeedCF = false;
6430   bool NeedOF = false;
6431   switch (X86CC) {
6432   default: break;
6433   case X86::COND_A: case X86::COND_AE:
6434   case X86::COND_B: case X86::COND_BE:
6435     NeedCF = true;
6436     break;
6437   case X86::COND_G: case X86::COND_GE:
6438   case X86::COND_L: case X86::COND_LE:
6439   case X86::COND_O: case X86::COND_NO:
6440     NeedOF = true;
6441     break;
6442   }
6443
6444   // See if we can use the EFLAGS value from the operand instead of
6445   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6446   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6447   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6448     // Emit a CMP with 0, which is the TEST pattern.
6449     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6450                        DAG.getConstant(0, Op.getValueType()));
6451
6452   unsigned Opcode = 0;
6453   unsigned NumOperands = 0;
6454   switch (Op.getNode()->getOpcode()) {
6455   case ISD::ADD:
6456     // Due to an isel shortcoming, be conservative if this add is likely to be
6457     // selected as part of a load-modify-store instruction. When the root node
6458     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6459     // uses of other nodes in the match, such as the ADD in this case. This
6460     // leads to the ADD being left around and reselected, with the result being
6461     // two adds in the output.  Alas, even if none our users are stores, that
6462     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6463     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6464     // climbing the DAG back to the root, and it doesn't seem to be worth the
6465     // effort.
6466     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6467            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6468       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6469         goto default_case;
6470
6471     if (ConstantSDNode *C =
6472         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6473       // An add of one will be selected as an INC.
6474       if (C->getAPIntValue() == 1) {
6475         Opcode = X86ISD::INC;
6476         NumOperands = 1;
6477         break;
6478       }
6479
6480       // An add of negative one (subtract of one) will be selected as a DEC.
6481       if (C->getAPIntValue().isAllOnesValue()) {
6482         Opcode = X86ISD::DEC;
6483         NumOperands = 1;
6484         break;
6485       }
6486     }
6487
6488     // Otherwise use a regular EFLAGS-setting add.
6489     Opcode = X86ISD::ADD;
6490     NumOperands = 2;
6491     break;
6492   case ISD::AND: {
6493     // If the primary and result isn't used, don't bother using X86ISD::AND,
6494     // because a TEST instruction will be better.
6495     bool NonFlagUse = false;
6496     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6497            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6498       SDNode *User = *UI;
6499       unsigned UOpNo = UI.getOperandNo();
6500       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6501         // Look pass truncate.
6502         UOpNo = User->use_begin().getOperandNo();
6503         User = *User->use_begin();
6504       }
6505
6506       if (User->getOpcode() != ISD::BRCOND &&
6507           User->getOpcode() != ISD::SETCC &&
6508           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6509         NonFlagUse = true;
6510         break;
6511       }
6512     }
6513
6514     if (!NonFlagUse)
6515       break;
6516   }
6517     // FALL THROUGH
6518   case ISD::SUB:
6519   case ISD::OR:
6520   case ISD::XOR:
6521     // Due to the ISEL shortcoming noted above, be conservative if this op is
6522     // likely to be selected as part of a load-modify-store instruction.
6523     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6524            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6525       if (UI->getOpcode() == ISD::STORE)
6526         goto default_case;
6527
6528     // Otherwise use a regular EFLAGS-setting instruction.
6529     switch (Op.getNode()->getOpcode()) {
6530     default: llvm_unreachable("unexpected operator!");
6531     case ISD::SUB: Opcode = X86ISD::SUB; break;
6532     case ISD::OR:  Opcode = X86ISD::OR;  break;
6533     case ISD::XOR: Opcode = X86ISD::XOR; break;
6534     case ISD::AND: Opcode = X86ISD::AND; break;
6535     }
6536
6537     NumOperands = 2;
6538     break;
6539   case X86ISD::ADD:
6540   case X86ISD::SUB:
6541   case X86ISD::INC:
6542   case X86ISD::DEC:
6543   case X86ISD::OR:
6544   case X86ISD::XOR:
6545   case X86ISD::AND:
6546     return SDValue(Op.getNode(), 1);
6547   default:
6548   default_case:
6549     break;
6550   }
6551
6552   if (Opcode == 0)
6553     // Emit a CMP with 0, which is the TEST pattern.
6554     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6555                        DAG.getConstant(0, Op.getValueType()));
6556
6557   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6558   SmallVector<SDValue, 4> Ops;
6559   for (unsigned i = 0; i != NumOperands; ++i)
6560     Ops.push_back(Op.getOperand(i));
6561
6562   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6563   DAG.ReplaceAllUsesWith(Op, New);
6564   return SDValue(New.getNode(), 1);
6565 }
6566
6567 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6568 /// equivalent.
6569 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6570                                    SelectionDAG &DAG) const {
6571   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6572     if (C->getAPIntValue() == 0)
6573       return EmitTest(Op0, X86CC, DAG);
6574
6575   DebugLoc dl = Op0.getDebugLoc();
6576   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6577 }
6578
6579 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6580 /// if it's possible.
6581 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6582                                      DebugLoc dl, SelectionDAG &DAG) const {
6583   SDValue Op0 = And.getOperand(0);
6584   SDValue Op1 = And.getOperand(1);
6585   if (Op0.getOpcode() == ISD::TRUNCATE)
6586     Op0 = Op0.getOperand(0);
6587   if (Op1.getOpcode() == ISD::TRUNCATE)
6588     Op1 = Op1.getOperand(0);
6589
6590   SDValue LHS, RHS;
6591   if (Op1.getOpcode() == ISD::SHL)
6592     std::swap(Op0, Op1);
6593   if (Op0.getOpcode() == ISD::SHL) {
6594     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6595       if (And00C->getZExtValue() == 1) {
6596         // If we looked past a truncate, check that it's only truncating away
6597         // known zeros.
6598         unsigned BitWidth = Op0.getValueSizeInBits();
6599         unsigned AndBitWidth = And.getValueSizeInBits();
6600         if (BitWidth > AndBitWidth) {
6601           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6602           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6603           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6604             return SDValue();
6605         }
6606         LHS = Op1;
6607         RHS = Op0.getOperand(1);
6608       }
6609   } else if (Op1.getOpcode() == ISD::Constant) {
6610     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6611     SDValue AndLHS = Op0;
6612     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6613       LHS = AndLHS.getOperand(0);
6614       RHS = AndLHS.getOperand(1);
6615     }
6616   }
6617
6618   if (LHS.getNode()) {
6619     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6620     // instruction.  Since the shift amount is in-range-or-undefined, we know
6621     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6622     // the encoding for the i16 version is larger than the i32 version.
6623     // Also promote i16 to i32 for performance / code size reason.
6624     if (LHS.getValueType() == MVT::i8 ||
6625         LHS.getValueType() == MVT::i16)
6626       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6627
6628     // If the operand types disagree, extend the shift amount to match.  Since
6629     // BT ignores high bits (like shifts) we can use anyextend.
6630     if (LHS.getValueType() != RHS.getValueType())
6631       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6632
6633     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6634     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6635     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6636                        DAG.getConstant(Cond, MVT::i8), BT);
6637   }
6638
6639   return SDValue();
6640 }
6641
6642 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6643   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6644   SDValue Op0 = Op.getOperand(0);
6645   SDValue Op1 = Op.getOperand(1);
6646   DebugLoc dl = Op.getDebugLoc();
6647   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6648
6649   // Optimize to BT if possible.
6650   // Lower (X & (1 << N)) == 0 to BT(X, N).
6651   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6652   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6653   if (Op0.getOpcode() == ISD::AND &&
6654       Op0.hasOneUse() &&
6655       Op1.getOpcode() == ISD::Constant &&
6656       cast<ConstantSDNode>(Op1)->isNullValue() &&
6657       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6658     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6659     if (NewSetCC.getNode())
6660       return NewSetCC;
6661   }
6662
6663   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6664   if (Op0.getOpcode() == X86ISD::SETCC &&
6665       Op1.getOpcode() == ISD::Constant &&
6666       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6667        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6668       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6669     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6670     bool Invert = (CC == ISD::SETNE) ^
6671       cast<ConstantSDNode>(Op1)->isNullValue();
6672     if (Invert)
6673       CCode = X86::GetOppositeBranchCondition(CCode);
6674     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6675                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6676   }
6677
6678   bool isFP = Op1.getValueType().isFloatingPoint();
6679   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6680   if (X86CC == X86::COND_INVALID)
6681     return SDValue();
6682
6683   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6684
6685   // Use sbb x, x to materialize carry bit into a GPR.
6686   if (X86CC == X86::COND_B)
6687     return DAG.getNode(ISD::AND, dl, MVT::i8,
6688                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6689                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6690                        DAG.getConstant(1, MVT::i8));
6691
6692   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6693                      DAG.getConstant(X86CC, MVT::i8), Cond);
6694 }
6695
6696 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6697   SDValue Cond;
6698   SDValue Op0 = Op.getOperand(0);
6699   SDValue Op1 = Op.getOperand(1);
6700   SDValue CC = Op.getOperand(2);
6701   EVT VT = Op.getValueType();
6702   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6703   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6704   DebugLoc dl = Op.getDebugLoc();
6705
6706   if (isFP) {
6707     unsigned SSECC = 8;
6708     EVT VT0 = Op0.getValueType();
6709     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6710     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6711     bool Swap = false;
6712
6713     switch (SetCCOpcode) {
6714     default: break;
6715     case ISD::SETOEQ:
6716     case ISD::SETEQ:  SSECC = 0; break;
6717     case ISD::SETOGT:
6718     case ISD::SETGT: Swap = true; // Fallthrough
6719     case ISD::SETLT:
6720     case ISD::SETOLT: SSECC = 1; break;
6721     case ISD::SETOGE:
6722     case ISD::SETGE: Swap = true; // Fallthrough
6723     case ISD::SETLE:
6724     case ISD::SETOLE: SSECC = 2; break;
6725     case ISD::SETUO:  SSECC = 3; break;
6726     case ISD::SETUNE:
6727     case ISD::SETNE:  SSECC = 4; break;
6728     case ISD::SETULE: Swap = true;
6729     case ISD::SETUGE: SSECC = 5; break;
6730     case ISD::SETULT: Swap = true;
6731     case ISD::SETUGT: SSECC = 6; break;
6732     case ISD::SETO:   SSECC = 7; break;
6733     }
6734     if (Swap)
6735       std::swap(Op0, Op1);
6736
6737     // In the two special cases we can't handle, emit two comparisons.
6738     if (SSECC == 8) {
6739       if (SetCCOpcode == ISD::SETUEQ) {
6740         SDValue UNORD, EQ;
6741         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6742         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6743         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6744       }
6745       else if (SetCCOpcode == ISD::SETONE) {
6746         SDValue ORD, NEQ;
6747         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6748         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6749         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6750       }
6751       llvm_unreachable("Illegal FP comparison");
6752     }
6753     // Handle all other FP comparisons here.
6754     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6755   }
6756
6757   // We are handling one of the integer comparisons here.  Since SSE only has
6758   // GT and EQ comparisons for integer, swapping operands and multiple
6759   // operations may be required for some comparisons.
6760   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6761   bool Swap = false, Invert = false, FlipSigns = false;
6762
6763   switch (VT.getSimpleVT().SimpleTy) {
6764   default: break;
6765   case MVT::v8i8:
6766   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6767   case MVT::v4i16:
6768   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6769   case MVT::v2i32:
6770   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6771   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6772   }
6773
6774   switch (SetCCOpcode) {
6775   default: break;
6776   case ISD::SETNE:  Invert = true;
6777   case ISD::SETEQ:  Opc = EQOpc; break;
6778   case ISD::SETLT:  Swap = true;
6779   case ISD::SETGT:  Opc = GTOpc; break;
6780   case ISD::SETGE:  Swap = true;
6781   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6782   case ISD::SETULT: Swap = true;
6783   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6784   case ISD::SETUGE: Swap = true;
6785   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6786   }
6787   if (Swap)
6788     std::swap(Op0, Op1);
6789
6790   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6791   // bits of the inputs before performing those operations.
6792   if (FlipSigns) {
6793     EVT EltVT = VT.getVectorElementType();
6794     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6795                                       EltVT);
6796     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6797     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6798                                     SignBits.size());
6799     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6800     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6801   }
6802
6803   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6804
6805   // If the logical-not of the result is required, perform that now.
6806   if (Invert)
6807     Result = DAG.getNOT(dl, Result, VT);
6808
6809   return Result;
6810 }
6811
6812 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6813 static bool isX86LogicalCmp(SDValue Op) {
6814   unsigned Opc = Op.getNode()->getOpcode();
6815   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6816     return true;
6817   if (Op.getResNo() == 1 &&
6818       (Opc == X86ISD::ADD ||
6819        Opc == X86ISD::SUB ||
6820        Opc == X86ISD::SMUL ||
6821        Opc == X86ISD::UMUL ||
6822        Opc == X86ISD::INC ||
6823        Opc == X86ISD::DEC ||
6824        Opc == X86ISD::OR ||
6825        Opc == X86ISD::XOR ||
6826        Opc == X86ISD::AND))
6827     return true;
6828
6829   return false;
6830 }
6831
6832 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6833   bool addTest = true;
6834   SDValue Cond  = Op.getOperand(0);
6835   DebugLoc dl = Op.getDebugLoc();
6836   SDValue CC;
6837
6838   if (Cond.getOpcode() == ISD::SETCC) {
6839     SDValue NewCond = LowerSETCC(Cond, DAG);
6840     if (NewCond.getNode())
6841       Cond = NewCond;
6842   }
6843
6844   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6845   SDValue Op1 = Op.getOperand(1);
6846   SDValue Op2 = Op.getOperand(2);
6847   if (Cond.getOpcode() == X86ISD::SETCC &&
6848       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6849     SDValue Cmp = Cond.getOperand(1);
6850     if (Cmp.getOpcode() == X86ISD::CMP) {
6851       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6852       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6853       ConstantSDNode *RHSC =
6854         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6855       if (N1C && N1C->isAllOnesValue() &&
6856           N2C && N2C->isNullValue() &&
6857           RHSC && RHSC->isNullValue()) {
6858         SDValue CmpOp0 = Cmp.getOperand(0);
6859         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6860                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6861         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6862                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6863       }
6864     }
6865   }
6866
6867   // Look pass (and (setcc_carry (cmp ...)), 1).
6868   if (Cond.getOpcode() == ISD::AND &&
6869       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6870     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6871     if (C && C->getAPIntValue() == 1)
6872       Cond = Cond.getOperand(0);
6873   }
6874
6875   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6876   // setting operand in place of the X86ISD::SETCC.
6877   if (Cond.getOpcode() == X86ISD::SETCC ||
6878       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6879     CC = Cond.getOperand(0);
6880
6881     SDValue Cmp = Cond.getOperand(1);
6882     unsigned Opc = Cmp.getOpcode();
6883     EVT VT = Op.getValueType();
6884
6885     bool IllegalFPCMov = false;
6886     if (VT.isFloatingPoint() && !VT.isVector() &&
6887         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6888       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6889
6890     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6891         Opc == X86ISD::BT) { // FIXME
6892       Cond = Cmp;
6893       addTest = false;
6894     }
6895   }
6896
6897   if (addTest) {
6898     // Look pass the truncate.
6899     if (Cond.getOpcode() == ISD::TRUNCATE)
6900       Cond = Cond.getOperand(0);
6901
6902     // We know the result of AND is compared against zero. Try to match
6903     // it to BT.
6904     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6905       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6906       if (NewSetCC.getNode()) {
6907         CC = NewSetCC.getOperand(0);
6908         Cond = NewSetCC.getOperand(1);
6909         addTest = false;
6910       }
6911     }
6912   }
6913
6914   if (addTest) {
6915     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6916     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6917   }
6918
6919   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6920   // condition is true.
6921   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6922   SDValue Ops[] = { Op2, Op1, CC, Cond };
6923   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6924 }
6925
6926 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6927 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6928 // from the AND / OR.
6929 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6930   Opc = Op.getOpcode();
6931   if (Opc != ISD::OR && Opc != ISD::AND)
6932     return false;
6933   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6934           Op.getOperand(0).hasOneUse() &&
6935           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6936           Op.getOperand(1).hasOneUse());
6937 }
6938
6939 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6940 // 1 and that the SETCC node has a single use.
6941 static bool isXor1OfSetCC(SDValue Op) {
6942   if (Op.getOpcode() != ISD::XOR)
6943     return false;
6944   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6945   if (N1C && N1C->getAPIntValue() == 1) {
6946     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6947       Op.getOperand(0).hasOneUse();
6948   }
6949   return false;
6950 }
6951
6952 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6953   bool addTest = true;
6954   SDValue Chain = Op.getOperand(0);
6955   SDValue Cond  = Op.getOperand(1);
6956   SDValue Dest  = Op.getOperand(2);
6957   DebugLoc dl = Op.getDebugLoc();
6958   SDValue CC;
6959
6960   if (Cond.getOpcode() == ISD::SETCC) {
6961     SDValue NewCond = LowerSETCC(Cond, DAG);
6962     if (NewCond.getNode())
6963       Cond = NewCond;
6964   }
6965 #if 0
6966   // FIXME: LowerXALUO doesn't handle these!!
6967   else if (Cond.getOpcode() == X86ISD::ADD  ||
6968            Cond.getOpcode() == X86ISD::SUB  ||
6969            Cond.getOpcode() == X86ISD::SMUL ||
6970            Cond.getOpcode() == X86ISD::UMUL)
6971     Cond = LowerXALUO(Cond, DAG);
6972 #endif
6973
6974   // Look pass (and (setcc_carry (cmp ...)), 1).
6975   if (Cond.getOpcode() == ISD::AND &&
6976       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6977     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6978     if (C && C->getAPIntValue() == 1)
6979       Cond = Cond.getOperand(0);
6980   }
6981
6982   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6983   // setting operand in place of the X86ISD::SETCC.
6984   if (Cond.getOpcode() == X86ISD::SETCC ||
6985       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6986     CC = Cond.getOperand(0);
6987
6988     SDValue Cmp = Cond.getOperand(1);
6989     unsigned Opc = Cmp.getOpcode();
6990     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6991     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6992       Cond = Cmp;
6993       addTest = false;
6994     } else {
6995       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6996       default: break;
6997       case X86::COND_O:
6998       case X86::COND_B:
6999         // These can only come from an arithmetic instruction with overflow,
7000         // e.g. SADDO, UADDO.
7001         Cond = Cond.getNode()->getOperand(1);
7002         addTest = false;
7003         break;
7004       }
7005     }
7006   } else {
7007     unsigned CondOpc;
7008     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7009       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7010       if (CondOpc == ISD::OR) {
7011         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7012         // two branches instead of an explicit OR instruction with a
7013         // separate test.
7014         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7015             isX86LogicalCmp(Cmp)) {
7016           CC = Cond.getOperand(0).getOperand(0);
7017           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7018                               Chain, Dest, CC, Cmp);
7019           CC = Cond.getOperand(1).getOperand(0);
7020           Cond = Cmp;
7021           addTest = false;
7022         }
7023       } else { // ISD::AND
7024         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7025         // two branches instead of an explicit AND instruction with a
7026         // separate test. However, we only do this if this block doesn't
7027         // have a fall-through edge, because this requires an explicit
7028         // jmp when the condition is false.
7029         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7030             isX86LogicalCmp(Cmp) &&
7031             Op.getNode()->hasOneUse()) {
7032           X86::CondCode CCode =
7033             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7034           CCode = X86::GetOppositeBranchCondition(CCode);
7035           CC = DAG.getConstant(CCode, MVT::i8);
7036           SDNode *User = *Op.getNode()->use_begin();
7037           // Look for an unconditional branch following this conditional branch.
7038           // We need this because we need to reverse the successors in order
7039           // to implement FCMP_OEQ.
7040           if (User->getOpcode() == ISD::BR) {
7041             SDValue FalseBB = User->getOperand(1);
7042             SDNode *NewBR =
7043               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7044             assert(NewBR == User);
7045             (void)NewBR;
7046             Dest = FalseBB;
7047
7048             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7049                                 Chain, Dest, CC, Cmp);
7050             X86::CondCode CCode =
7051               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7052             CCode = X86::GetOppositeBranchCondition(CCode);
7053             CC = DAG.getConstant(CCode, MVT::i8);
7054             Cond = Cmp;
7055             addTest = false;
7056           }
7057         }
7058       }
7059     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7060       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7061       // It should be transformed during dag combiner except when the condition
7062       // is set by a arithmetics with overflow node.
7063       X86::CondCode CCode =
7064         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7065       CCode = X86::GetOppositeBranchCondition(CCode);
7066       CC = DAG.getConstant(CCode, MVT::i8);
7067       Cond = Cond.getOperand(0).getOperand(1);
7068       addTest = false;
7069     }
7070   }
7071
7072   if (addTest) {
7073     // Look pass the truncate.
7074     if (Cond.getOpcode() == ISD::TRUNCATE)
7075       Cond = Cond.getOperand(0);
7076
7077     // We know the result of AND is compared against zero. Try to match
7078     // it to BT.
7079     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7080       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7081       if (NewSetCC.getNode()) {
7082         CC = NewSetCC.getOperand(0);
7083         Cond = NewSetCC.getOperand(1);
7084         addTest = false;
7085       }
7086     }
7087   }
7088
7089   if (addTest) {
7090     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7091     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7092   }
7093   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7094                      Chain, Dest, CC, Cond);
7095 }
7096
7097
7098 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7099 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7100 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7101 // that the guard pages used by the OS virtual memory manager are allocated in
7102 // correct sequence.
7103 SDValue
7104 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7105                                            SelectionDAG &DAG) const {
7106   assert(Subtarget->isTargetCygMing() &&
7107          "This should be used only on Cygwin/Mingw targets");
7108   DebugLoc dl = Op.getDebugLoc();
7109
7110   // Get the inputs.
7111   SDValue Chain = Op.getOperand(0);
7112   SDValue Size  = Op.getOperand(1);
7113   // FIXME: Ensure alignment here
7114
7115   SDValue Flag;
7116
7117   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7118
7119   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7120   Flag = Chain.getValue(1);
7121
7122   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7123
7124   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7125   Flag = Chain.getValue(1);
7126
7127   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7128
7129   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7130   return DAG.getMergeValues(Ops1, 2, dl);
7131 }
7132
7133 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7134   MachineFunction &MF = DAG.getMachineFunction();
7135   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7136
7137   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7138   DebugLoc dl = Op.getDebugLoc();
7139
7140   if (!Subtarget->is64Bit()) {
7141     // vastart just stores the address of the VarArgsFrameIndex slot into the
7142     // memory location argument.
7143     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7144                                    getPointerTy());
7145     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
7146                         false, false, 0);
7147   }
7148
7149   // __va_list_tag:
7150   //   gp_offset         (0 - 6 * 8)
7151   //   fp_offset         (48 - 48 + 8 * 16)
7152   //   overflow_arg_area (point to parameters coming in memory).
7153   //   reg_save_area
7154   SmallVector<SDValue, 8> MemOps;
7155   SDValue FIN = Op.getOperand(1);
7156   // Store gp_offset
7157   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
7158                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7159                                                MVT::i32),
7160                                FIN, SV, 0, false, false, 0);
7161   MemOps.push_back(Store);
7162
7163   // Store fp_offset
7164   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7165                     FIN, DAG.getIntPtrConstant(4));
7166   Store = DAG.getStore(Op.getOperand(0), dl,
7167                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7168                                        MVT::i32),
7169                        FIN, SV, 4, false, false, 0);
7170   MemOps.push_back(Store);
7171
7172   // Store ptr to overflow_arg_area
7173   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7174                     FIN, DAG.getIntPtrConstant(4));
7175   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7176                                     getPointerTy());
7177   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
7178                        false, false, 0);
7179   MemOps.push_back(Store);
7180
7181   // Store ptr to reg_save_area.
7182   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7183                     FIN, DAG.getIntPtrConstant(8));
7184   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7185                                     getPointerTy());
7186   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
7187                        false, false, 0);
7188   MemOps.push_back(Store);
7189   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
7190                      &MemOps[0], MemOps.size());
7191 }
7192
7193 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7194   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7195   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7196
7197   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7198   return SDValue();
7199 }
7200
7201 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7202   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7203   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7204   SDValue Chain = Op.getOperand(0);
7205   SDValue DstPtr = Op.getOperand(1);
7206   SDValue SrcPtr = Op.getOperand(2);
7207   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7208   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7209   DebugLoc dl = Op.getDebugLoc();
7210
7211   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
7212                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7213                        false, DstSV, 0, SrcSV, 0);
7214 }
7215
7216 SDValue
7217 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7218   DebugLoc dl = Op.getDebugLoc();
7219   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7220   switch (IntNo) {
7221   default: return SDValue();    // Don't custom lower most intrinsics.
7222   // Comparison intrinsics.
7223   case Intrinsic::x86_sse_comieq_ss:
7224   case Intrinsic::x86_sse_comilt_ss:
7225   case Intrinsic::x86_sse_comile_ss:
7226   case Intrinsic::x86_sse_comigt_ss:
7227   case Intrinsic::x86_sse_comige_ss:
7228   case Intrinsic::x86_sse_comineq_ss:
7229   case Intrinsic::x86_sse_ucomieq_ss:
7230   case Intrinsic::x86_sse_ucomilt_ss:
7231   case Intrinsic::x86_sse_ucomile_ss:
7232   case Intrinsic::x86_sse_ucomigt_ss:
7233   case Intrinsic::x86_sse_ucomige_ss:
7234   case Intrinsic::x86_sse_ucomineq_ss:
7235   case Intrinsic::x86_sse2_comieq_sd:
7236   case Intrinsic::x86_sse2_comilt_sd:
7237   case Intrinsic::x86_sse2_comile_sd:
7238   case Intrinsic::x86_sse2_comigt_sd:
7239   case Intrinsic::x86_sse2_comige_sd:
7240   case Intrinsic::x86_sse2_comineq_sd:
7241   case Intrinsic::x86_sse2_ucomieq_sd:
7242   case Intrinsic::x86_sse2_ucomilt_sd:
7243   case Intrinsic::x86_sse2_ucomile_sd:
7244   case Intrinsic::x86_sse2_ucomigt_sd:
7245   case Intrinsic::x86_sse2_ucomige_sd:
7246   case Intrinsic::x86_sse2_ucomineq_sd: {
7247     unsigned Opc = 0;
7248     ISD::CondCode CC = ISD::SETCC_INVALID;
7249     switch (IntNo) {
7250     default: break;
7251     case Intrinsic::x86_sse_comieq_ss:
7252     case Intrinsic::x86_sse2_comieq_sd:
7253       Opc = X86ISD::COMI;
7254       CC = ISD::SETEQ;
7255       break;
7256     case Intrinsic::x86_sse_comilt_ss:
7257     case Intrinsic::x86_sse2_comilt_sd:
7258       Opc = X86ISD::COMI;
7259       CC = ISD::SETLT;
7260       break;
7261     case Intrinsic::x86_sse_comile_ss:
7262     case Intrinsic::x86_sse2_comile_sd:
7263       Opc = X86ISD::COMI;
7264       CC = ISD::SETLE;
7265       break;
7266     case Intrinsic::x86_sse_comigt_ss:
7267     case Intrinsic::x86_sse2_comigt_sd:
7268       Opc = X86ISD::COMI;
7269       CC = ISD::SETGT;
7270       break;
7271     case Intrinsic::x86_sse_comige_ss:
7272     case Intrinsic::x86_sse2_comige_sd:
7273       Opc = X86ISD::COMI;
7274       CC = ISD::SETGE;
7275       break;
7276     case Intrinsic::x86_sse_comineq_ss:
7277     case Intrinsic::x86_sse2_comineq_sd:
7278       Opc = X86ISD::COMI;
7279       CC = ISD::SETNE;
7280       break;
7281     case Intrinsic::x86_sse_ucomieq_ss:
7282     case Intrinsic::x86_sse2_ucomieq_sd:
7283       Opc = X86ISD::UCOMI;
7284       CC = ISD::SETEQ;
7285       break;
7286     case Intrinsic::x86_sse_ucomilt_ss:
7287     case Intrinsic::x86_sse2_ucomilt_sd:
7288       Opc = X86ISD::UCOMI;
7289       CC = ISD::SETLT;
7290       break;
7291     case Intrinsic::x86_sse_ucomile_ss:
7292     case Intrinsic::x86_sse2_ucomile_sd:
7293       Opc = X86ISD::UCOMI;
7294       CC = ISD::SETLE;
7295       break;
7296     case Intrinsic::x86_sse_ucomigt_ss:
7297     case Intrinsic::x86_sse2_ucomigt_sd:
7298       Opc = X86ISD::UCOMI;
7299       CC = ISD::SETGT;
7300       break;
7301     case Intrinsic::x86_sse_ucomige_ss:
7302     case Intrinsic::x86_sse2_ucomige_sd:
7303       Opc = X86ISD::UCOMI;
7304       CC = ISD::SETGE;
7305       break;
7306     case Intrinsic::x86_sse_ucomineq_ss:
7307     case Intrinsic::x86_sse2_ucomineq_sd:
7308       Opc = X86ISD::UCOMI;
7309       CC = ISD::SETNE;
7310       break;
7311     }
7312
7313     SDValue LHS = Op.getOperand(1);
7314     SDValue RHS = Op.getOperand(2);
7315     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7316     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7317     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7318     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7319                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7320     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7321   }
7322   // ptest and testp intrinsics. The intrinsic these come from are designed to
7323   // return an integer value, not just an instruction so lower it to the ptest
7324   // or testp pattern and a setcc for the result.
7325   case Intrinsic::x86_sse41_ptestz:
7326   case Intrinsic::x86_sse41_ptestc:
7327   case Intrinsic::x86_sse41_ptestnzc:
7328   case Intrinsic::x86_avx_ptestz_256:
7329   case Intrinsic::x86_avx_ptestc_256:
7330   case Intrinsic::x86_avx_ptestnzc_256:
7331   case Intrinsic::x86_avx_vtestz_ps:
7332   case Intrinsic::x86_avx_vtestc_ps:
7333   case Intrinsic::x86_avx_vtestnzc_ps:
7334   case Intrinsic::x86_avx_vtestz_pd:
7335   case Intrinsic::x86_avx_vtestc_pd:
7336   case Intrinsic::x86_avx_vtestnzc_pd:
7337   case Intrinsic::x86_avx_vtestz_ps_256:
7338   case Intrinsic::x86_avx_vtestc_ps_256:
7339   case Intrinsic::x86_avx_vtestnzc_ps_256:
7340   case Intrinsic::x86_avx_vtestz_pd_256:
7341   case Intrinsic::x86_avx_vtestc_pd_256:
7342   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7343     bool IsTestPacked = false;
7344     unsigned X86CC = 0;
7345     switch (IntNo) {
7346     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7347     case Intrinsic::x86_avx_vtestz_ps:
7348     case Intrinsic::x86_avx_vtestz_pd:
7349     case Intrinsic::x86_avx_vtestz_ps_256:
7350     case Intrinsic::x86_avx_vtestz_pd_256:
7351       IsTestPacked = true; // Fallthrough
7352     case Intrinsic::x86_sse41_ptestz:
7353     case Intrinsic::x86_avx_ptestz_256:
7354       // ZF = 1
7355       X86CC = X86::COND_E;
7356       break;
7357     case Intrinsic::x86_avx_vtestc_ps:
7358     case Intrinsic::x86_avx_vtestc_pd:
7359     case Intrinsic::x86_avx_vtestc_ps_256:
7360     case Intrinsic::x86_avx_vtestc_pd_256:
7361       IsTestPacked = true; // Fallthrough
7362     case Intrinsic::x86_sse41_ptestc:
7363     case Intrinsic::x86_avx_ptestc_256:
7364       // CF = 1
7365       X86CC = X86::COND_B;
7366       break;
7367     case Intrinsic::x86_avx_vtestnzc_ps:
7368     case Intrinsic::x86_avx_vtestnzc_pd:
7369     case Intrinsic::x86_avx_vtestnzc_ps_256:
7370     case Intrinsic::x86_avx_vtestnzc_pd_256:
7371       IsTestPacked = true; // Fallthrough
7372     case Intrinsic::x86_sse41_ptestnzc:
7373     case Intrinsic::x86_avx_ptestnzc_256:
7374       // ZF and CF = 0
7375       X86CC = X86::COND_A;
7376       break;
7377     }
7378
7379     SDValue LHS = Op.getOperand(1);
7380     SDValue RHS = Op.getOperand(2);
7381     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7382     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7383     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7384     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7385     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7386   }
7387
7388   // Fix vector shift instructions where the last operand is a non-immediate
7389   // i32 value.
7390   case Intrinsic::x86_sse2_pslli_w:
7391   case Intrinsic::x86_sse2_pslli_d:
7392   case Intrinsic::x86_sse2_pslli_q:
7393   case Intrinsic::x86_sse2_psrli_w:
7394   case Intrinsic::x86_sse2_psrli_d:
7395   case Intrinsic::x86_sse2_psrli_q:
7396   case Intrinsic::x86_sse2_psrai_w:
7397   case Intrinsic::x86_sse2_psrai_d:
7398   case Intrinsic::x86_mmx_pslli_w:
7399   case Intrinsic::x86_mmx_pslli_d:
7400   case Intrinsic::x86_mmx_pslli_q:
7401   case Intrinsic::x86_mmx_psrli_w:
7402   case Intrinsic::x86_mmx_psrli_d:
7403   case Intrinsic::x86_mmx_psrli_q:
7404   case Intrinsic::x86_mmx_psrai_w:
7405   case Intrinsic::x86_mmx_psrai_d: {
7406     SDValue ShAmt = Op.getOperand(2);
7407     if (isa<ConstantSDNode>(ShAmt))
7408       return SDValue();
7409
7410     unsigned NewIntNo = 0;
7411     EVT ShAmtVT = MVT::v4i32;
7412     switch (IntNo) {
7413     case Intrinsic::x86_sse2_pslli_w:
7414       NewIntNo = Intrinsic::x86_sse2_psll_w;
7415       break;
7416     case Intrinsic::x86_sse2_pslli_d:
7417       NewIntNo = Intrinsic::x86_sse2_psll_d;
7418       break;
7419     case Intrinsic::x86_sse2_pslli_q:
7420       NewIntNo = Intrinsic::x86_sse2_psll_q;
7421       break;
7422     case Intrinsic::x86_sse2_psrli_w:
7423       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7424       break;
7425     case Intrinsic::x86_sse2_psrli_d:
7426       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7427       break;
7428     case Intrinsic::x86_sse2_psrli_q:
7429       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7430       break;
7431     case Intrinsic::x86_sse2_psrai_w:
7432       NewIntNo = Intrinsic::x86_sse2_psra_w;
7433       break;
7434     case Intrinsic::x86_sse2_psrai_d:
7435       NewIntNo = Intrinsic::x86_sse2_psra_d;
7436       break;
7437     default: {
7438       ShAmtVT = MVT::v2i32;
7439       switch (IntNo) {
7440       case Intrinsic::x86_mmx_pslli_w:
7441         NewIntNo = Intrinsic::x86_mmx_psll_w;
7442         break;
7443       case Intrinsic::x86_mmx_pslli_d:
7444         NewIntNo = Intrinsic::x86_mmx_psll_d;
7445         break;
7446       case Intrinsic::x86_mmx_pslli_q:
7447         NewIntNo = Intrinsic::x86_mmx_psll_q;
7448         break;
7449       case Intrinsic::x86_mmx_psrli_w:
7450         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7451         break;
7452       case Intrinsic::x86_mmx_psrli_d:
7453         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7454         break;
7455       case Intrinsic::x86_mmx_psrli_q:
7456         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7457         break;
7458       case Intrinsic::x86_mmx_psrai_w:
7459         NewIntNo = Intrinsic::x86_mmx_psra_w;
7460         break;
7461       case Intrinsic::x86_mmx_psrai_d:
7462         NewIntNo = Intrinsic::x86_mmx_psra_d;
7463         break;
7464       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7465       }
7466       break;
7467     }
7468     }
7469
7470     // The vector shift intrinsics with scalars uses 32b shift amounts but
7471     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7472     // to be zero.
7473     SDValue ShOps[4];
7474     ShOps[0] = ShAmt;
7475     ShOps[1] = DAG.getConstant(0, MVT::i32);
7476     if (ShAmtVT == MVT::v4i32) {
7477       ShOps[2] = DAG.getUNDEF(MVT::i32);
7478       ShOps[3] = DAG.getUNDEF(MVT::i32);
7479       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7480     } else {
7481       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7482     }
7483
7484     EVT VT = Op.getValueType();
7485     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7486     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7487                        DAG.getConstant(NewIntNo, MVT::i32),
7488                        Op.getOperand(1), ShAmt);
7489   }
7490   }
7491 }
7492
7493 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7494                                            SelectionDAG &DAG) const {
7495   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7496   MFI->setReturnAddressIsTaken(true);
7497
7498   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7499   DebugLoc dl = Op.getDebugLoc();
7500
7501   if (Depth > 0) {
7502     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7503     SDValue Offset =
7504       DAG.getConstant(TD->getPointerSize(),
7505                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7506     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7507                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7508                                    FrameAddr, Offset),
7509                        NULL, 0, false, false, 0);
7510   }
7511
7512   // Just load the return address.
7513   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7514   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7515                      RetAddrFI, NULL, 0, false, false, 0);
7516 }
7517
7518 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7519   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7520   MFI->setFrameAddressIsTaken(true);
7521
7522   EVT VT = Op.getValueType();
7523   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7524   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7525   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7526   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7527   while (Depth--)
7528     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7529                             false, false, 0);
7530   return FrameAddr;
7531 }
7532
7533 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7534                                                      SelectionDAG &DAG) const {
7535   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7536 }
7537
7538 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7539   MachineFunction &MF = DAG.getMachineFunction();
7540   SDValue Chain     = Op.getOperand(0);
7541   SDValue Offset    = Op.getOperand(1);
7542   SDValue Handler   = Op.getOperand(2);
7543   DebugLoc dl       = Op.getDebugLoc();
7544
7545   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7546                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7547                                      getPointerTy());
7548   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7549
7550   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7551                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7552   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7553   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7554   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7555   MF.getRegInfo().addLiveOut(StoreAddrReg);
7556
7557   return DAG.getNode(X86ISD::EH_RETURN, dl,
7558                      MVT::Other,
7559                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7560 }
7561
7562 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7563                                              SelectionDAG &DAG) const {
7564   SDValue Root = Op.getOperand(0);
7565   SDValue Trmp = Op.getOperand(1); // trampoline
7566   SDValue FPtr = Op.getOperand(2); // nested function
7567   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7568   DebugLoc dl  = Op.getDebugLoc();
7569
7570   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7571
7572   if (Subtarget->is64Bit()) {
7573     SDValue OutChains[6];
7574
7575     // Large code-model.
7576     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7577     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7578
7579     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7580     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7581
7582     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7583
7584     // Load the pointer to the nested function into R11.
7585     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7586     SDValue Addr = Trmp;
7587     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7588                                 Addr, TrmpAddr, 0, false, false, 0);
7589
7590     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7591                        DAG.getConstant(2, MVT::i64));
7592     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7593                                 false, false, 2);
7594
7595     // Load the 'nest' parameter value into R10.
7596     // R10 is specified in X86CallingConv.td
7597     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7598     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7599                        DAG.getConstant(10, MVT::i64));
7600     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7601                                 Addr, TrmpAddr, 10, false, false, 0);
7602
7603     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7604                        DAG.getConstant(12, MVT::i64));
7605     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7606                                 false, false, 2);
7607
7608     // Jump to the nested function.
7609     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7610     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7611                        DAG.getConstant(20, MVT::i64));
7612     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7613                                 Addr, TrmpAddr, 20, false, false, 0);
7614
7615     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7616     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7617                        DAG.getConstant(22, MVT::i64));
7618     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7619                                 TrmpAddr, 22, false, false, 0);
7620
7621     SDValue Ops[] =
7622       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7623     return DAG.getMergeValues(Ops, 2, dl);
7624   } else {
7625     const Function *Func =
7626       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7627     CallingConv::ID CC = Func->getCallingConv();
7628     unsigned NestReg;
7629
7630     switch (CC) {
7631     default:
7632       llvm_unreachable("Unsupported calling convention");
7633     case CallingConv::C:
7634     case CallingConv::X86_StdCall: {
7635       // Pass 'nest' parameter in ECX.
7636       // Must be kept in sync with X86CallingConv.td
7637       NestReg = X86::ECX;
7638
7639       // Check that ECX wasn't needed by an 'inreg' parameter.
7640       const FunctionType *FTy = Func->getFunctionType();
7641       const AttrListPtr &Attrs = Func->getAttributes();
7642
7643       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7644         unsigned InRegCount = 0;
7645         unsigned Idx = 1;
7646
7647         for (FunctionType::param_iterator I = FTy->param_begin(),
7648              E = FTy->param_end(); I != E; ++I, ++Idx)
7649           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7650             // FIXME: should only count parameters that are lowered to integers.
7651             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7652
7653         if (InRegCount > 2) {
7654           report_fatal_error("Nest register in use - reduce number of inreg"
7655                              " parameters!");
7656         }
7657       }
7658       break;
7659     }
7660     case CallingConv::X86_FastCall:
7661     case CallingConv::X86_ThisCall:
7662     case CallingConv::Fast:
7663       // Pass 'nest' parameter in EAX.
7664       // Must be kept in sync with X86CallingConv.td
7665       NestReg = X86::EAX;
7666       break;
7667     }
7668
7669     SDValue OutChains[4];
7670     SDValue Addr, Disp;
7671
7672     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7673                        DAG.getConstant(10, MVT::i32));
7674     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7675
7676     // This is storing the opcode for MOV32ri.
7677     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7678     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7679     OutChains[0] = DAG.getStore(Root, dl,
7680                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7681                                 Trmp, TrmpAddr, 0, false, false, 0);
7682
7683     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7684                        DAG.getConstant(1, MVT::i32));
7685     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7686                                 false, false, 1);
7687
7688     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7689     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7690                        DAG.getConstant(5, MVT::i32));
7691     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7692                                 TrmpAddr, 5, false, false, 1);
7693
7694     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7695                        DAG.getConstant(6, MVT::i32));
7696     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7697                                 false, false, 1);
7698
7699     SDValue Ops[] =
7700       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7701     return DAG.getMergeValues(Ops, 2, dl);
7702   }
7703 }
7704
7705 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7706                                             SelectionDAG &DAG) const {
7707   /*
7708    The rounding mode is in bits 11:10 of FPSR, and has the following
7709    settings:
7710      00 Round to nearest
7711      01 Round to -inf
7712      10 Round to +inf
7713      11 Round to 0
7714
7715   FLT_ROUNDS, on the other hand, expects the following:
7716     -1 Undefined
7717      0 Round to 0
7718      1 Round to nearest
7719      2 Round to +inf
7720      3 Round to -inf
7721
7722   To perform the conversion, we do:
7723     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7724   */
7725
7726   MachineFunction &MF = DAG.getMachineFunction();
7727   const TargetMachine &TM = MF.getTarget();
7728   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7729   unsigned StackAlignment = TFI.getStackAlignment();
7730   EVT VT = Op.getValueType();
7731   DebugLoc dl = Op.getDebugLoc();
7732
7733   // Save FP Control Word to stack slot
7734   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7735   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7736
7737   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7738                               DAG.getEntryNode(), StackSlot);
7739
7740   // Load FP Control Word from stack slot
7741   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7742                             false, false, 0);
7743
7744   // Transform as necessary
7745   SDValue CWD1 =
7746     DAG.getNode(ISD::SRL, dl, MVT::i16,
7747                 DAG.getNode(ISD::AND, dl, MVT::i16,
7748                             CWD, DAG.getConstant(0x800, MVT::i16)),
7749                 DAG.getConstant(11, MVT::i8));
7750   SDValue CWD2 =
7751     DAG.getNode(ISD::SRL, dl, MVT::i16,
7752                 DAG.getNode(ISD::AND, dl, MVT::i16,
7753                             CWD, DAG.getConstant(0x400, MVT::i16)),
7754                 DAG.getConstant(9, MVT::i8));
7755
7756   SDValue RetVal =
7757     DAG.getNode(ISD::AND, dl, MVT::i16,
7758                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7759                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7760                             DAG.getConstant(1, MVT::i16)),
7761                 DAG.getConstant(3, MVT::i16));
7762
7763
7764   return DAG.getNode((VT.getSizeInBits() < 16 ?
7765                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7766 }
7767
7768 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7769   EVT VT = Op.getValueType();
7770   EVT OpVT = VT;
7771   unsigned NumBits = VT.getSizeInBits();
7772   DebugLoc dl = Op.getDebugLoc();
7773
7774   Op = Op.getOperand(0);
7775   if (VT == MVT::i8) {
7776     // Zero extend to i32 since there is not an i8 bsr.
7777     OpVT = MVT::i32;
7778     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7779   }
7780
7781   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7782   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7783   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7784
7785   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7786   SDValue Ops[] = {
7787     Op,
7788     DAG.getConstant(NumBits+NumBits-1, OpVT),
7789     DAG.getConstant(X86::COND_E, MVT::i8),
7790     Op.getValue(1)
7791   };
7792   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7793
7794   // Finally xor with NumBits-1.
7795   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7796
7797   if (VT == MVT::i8)
7798     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7799   return Op;
7800 }
7801
7802 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7803   EVT VT = Op.getValueType();
7804   EVT OpVT = VT;
7805   unsigned NumBits = VT.getSizeInBits();
7806   DebugLoc dl = Op.getDebugLoc();
7807
7808   Op = Op.getOperand(0);
7809   if (VT == MVT::i8) {
7810     OpVT = MVT::i32;
7811     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7812   }
7813
7814   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7815   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7816   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7817
7818   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7819   SDValue Ops[] = {
7820     Op,
7821     DAG.getConstant(NumBits, OpVT),
7822     DAG.getConstant(X86::COND_E, MVT::i8),
7823     Op.getValue(1)
7824   };
7825   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7826
7827   if (VT == MVT::i8)
7828     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7829   return Op;
7830 }
7831
7832 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7833   EVT VT = Op.getValueType();
7834   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7835   DebugLoc dl = Op.getDebugLoc();
7836
7837   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7838   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7839   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7840   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7841   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7842   //
7843   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7844   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7845   //  return AloBlo + AloBhi + AhiBlo;
7846
7847   SDValue A = Op.getOperand(0);
7848   SDValue B = Op.getOperand(1);
7849
7850   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7851                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7852                        A, DAG.getConstant(32, MVT::i32));
7853   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7854                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7855                        B, DAG.getConstant(32, MVT::i32));
7856   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7857                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7858                        A, B);
7859   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7860                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7861                        A, Bhi);
7862   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7863                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7864                        Ahi, B);
7865   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7866                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7867                        AloBhi, DAG.getConstant(32, MVT::i32));
7868   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7869                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7870                        AhiBlo, DAG.getConstant(32, MVT::i32));
7871   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7872   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7873   return Res;
7874 }
7875
7876 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
7877   EVT VT = Op.getValueType();
7878   DebugLoc dl = Op.getDebugLoc();
7879   SDValue R = Op.getOperand(0);
7880
7881   LLVMContext *Context = DAG.getContext();
7882
7883   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
7884
7885   if (VT == MVT::v4i32) {
7886     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7887                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
7888                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
7889
7890     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
7891
7892     std::vector<Constant*> CV(4, CI);
7893     Constant *C = ConstantVector::get(CV);
7894     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7895     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7896                                  PseudoSourceValue::getConstantPool(), 0,
7897                                  false, false, 16);
7898
7899     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
7900     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
7901     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
7902     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
7903   }
7904   if (VT == MVT::v16i8) {
7905     // a = a << 5;
7906     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7907                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
7908                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
7909
7910     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
7911     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
7912
7913     std::vector<Constant*> CVM1(16, CM1);
7914     std::vector<Constant*> CVM2(16, CM2);
7915     Constant *C = ConstantVector::get(CVM1);
7916     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7917     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7918                             PseudoSourceValue::getConstantPool(), 0,
7919                             false, false, 16);
7920
7921     // r = pblendv(r, psllw(r & (char16)15, 4), a);
7922     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7923     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7924                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7925                     DAG.getConstant(4, MVT::i32));
7926     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7927                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7928                     R, M, Op);
7929     // a += a
7930     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7931
7932     C = ConstantVector::get(CVM2);
7933     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7934     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7935                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
7936
7937     // r = pblendv(r, psllw(r & (char16)63, 2), a);
7938     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7939     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7940                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7941                     DAG.getConstant(2, MVT::i32));
7942     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7943                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7944                     R, M, Op);
7945     // a += a
7946     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7947
7948     // return pblendv(r, r+r, a);
7949     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7950                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7951                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
7952     return R;
7953   }
7954   return SDValue();
7955 }
7956
7957 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7958   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7959   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7960   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7961   // has only one use.
7962   SDNode *N = Op.getNode();
7963   SDValue LHS = N->getOperand(0);
7964   SDValue RHS = N->getOperand(1);
7965   unsigned BaseOp = 0;
7966   unsigned Cond = 0;
7967   DebugLoc dl = Op.getDebugLoc();
7968
7969   switch (Op.getOpcode()) {
7970   default: llvm_unreachable("Unknown ovf instruction!");
7971   case ISD::SADDO:
7972     // A subtract of one will be selected as a INC. Note that INC doesn't
7973     // set CF, so we can't do this for UADDO.
7974     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7975       if (C->getAPIntValue() == 1) {
7976         BaseOp = X86ISD::INC;
7977         Cond = X86::COND_O;
7978         break;
7979       }
7980     BaseOp = X86ISD::ADD;
7981     Cond = X86::COND_O;
7982     break;
7983   case ISD::UADDO:
7984     BaseOp = X86ISD::ADD;
7985     Cond = X86::COND_B;
7986     break;
7987   case ISD::SSUBO:
7988     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7989     // set CF, so we can't do this for USUBO.
7990     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7991       if (C->getAPIntValue() == 1) {
7992         BaseOp = X86ISD::DEC;
7993         Cond = X86::COND_O;
7994         break;
7995       }
7996     BaseOp = X86ISD::SUB;
7997     Cond = X86::COND_O;
7998     break;
7999   case ISD::USUBO:
8000     BaseOp = X86ISD::SUB;
8001     Cond = X86::COND_B;
8002     break;
8003   case ISD::SMULO:
8004     BaseOp = X86ISD::SMUL;
8005     Cond = X86::COND_O;
8006     break;
8007   case ISD::UMULO:
8008     BaseOp = X86ISD::UMUL;
8009     Cond = X86::COND_B;
8010     break;
8011   }
8012
8013   // Also sets EFLAGS.
8014   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8015   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8016
8017   SDValue SetCC =
8018     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8019                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8020
8021   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8022   return Sum;
8023 }
8024
8025 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8026   DebugLoc dl = Op.getDebugLoc();
8027
8028   if (!Subtarget->hasSSE2()) {
8029     SDValue Chain = Op.getOperand(0);
8030     SDValue Zero = DAG.getConstant(0,
8031                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8032     SDValue Ops[] = {
8033       DAG.getRegister(X86::ESP, MVT::i32), // Base
8034       DAG.getTargetConstant(1, MVT::i8),   // Scale
8035       DAG.getRegister(0, MVT::i32),        // Index
8036       DAG.getTargetConstant(0, MVT::i32),  // Disp
8037       DAG.getRegister(0, MVT::i32),        // Segment.
8038       Zero,
8039       Chain
8040     };
8041     SDNode *Res =
8042       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8043                           array_lengthof(Ops));
8044     return SDValue(Res, 0);
8045   }
8046
8047   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8048   if (!isDev)
8049     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8050
8051   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8052   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8053   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8054   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8055
8056   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8057   if (!Op1 && !Op2 && !Op3 && Op4)
8058     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8059
8060   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8061   if (Op1 && !Op2 && !Op3 && !Op4)
8062     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8063
8064   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8065   //           (MFENCE)>;
8066   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8067 }
8068
8069 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8070   EVT T = Op.getValueType();
8071   DebugLoc dl = Op.getDebugLoc();
8072   unsigned Reg = 0;
8073   unsigned size = 0;
8074   switch(T.getSimpleVT().SimpleTy) {
8075   default:
8076     assert(false && "Invalid value type!");
8077   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8078   case MVT::i16: Reg = X86::AX;  size = 2; break;
8079   case MVT::i32: Reg = X86::EAX; size = 4; break;
8080   case MVT::i64:
8081     assert(Subtarget->is64Bit() && "Node not type legal!");
8082     Reg = X86::RAX; size = 8;
8083     break;
8084   }
8085   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8086                                     Op.getOperand(2), SDValue());
8087   SDValue Ops[] = { cpIn.getValue(0),
8088                     Op.getOperand(1),
8089                     Op.getOperand(3),
8090                     DAG.getTargetConstant(size, MVT::i8),
8091                     cpIn.getValue(1) };
8092   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8093   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8094   SDValue cpOut =
8095     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8096   return cpOut;
8097 }
8098
8099 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8100                                                  SelectionDAG &DAG) const {
8101   assert(Subtarget->is64Bit() && "Result not type legalized?");
8102   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8103   SDValue TheChain = Op.getOperand(0);
8104   DebugLoc dl = Op.getDebugLoc();
8105   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8106   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8107   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8108                                    rax.getValue(2));
8109   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8110                             DAG.getConstant(32, MVT::i8));
8111   SDValue Ops[] = {
8112     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8113     rdx.getValue(1)
8114   };
8115   return DAG.getMergeValues(Ops, 2, dl);
8116 }
8117
8118 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8119                                             SelectionDAG &DAG) const {
8120   EVT SrcVT = Op.getOperand(0).getValueType();
8121   EVT DstVT = Op.getValueType();
8122   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8123           Subtarget->hasMMX() && !DisableMMX) &&
8124          "Unexpected custom BIT_CONVERT");
8125   assert((DstVT == MVT::i64 ||
8126           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8127          "Unexpected custom BIT_CONVERT");
8128   // i64 <=> MMX conversions are Legal.
8129   if (SrcVT==MVT::i64 && DstVT.isVector())
8130     return Op;
8131   if (DstVT==MVT::i64 && SrcVT.isVector())
8132     return Op;
8133   // MMX <=> MMX conversions are Legal.
8134   if (SrcVT.isVector() && DstVT.isVector())
8135     return Op;
8136   // All other conversions need to be expanded.
8137   return SDValue();
8138 }
8139 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8140   SDNode *Node = Op.getNode();
8141   DebugLoc dl = Node->getDebugLoc();
8142   EVT T = Node->getValueType(0);
8143   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8144                               DAG.getConstant(0, T), Node->getOperand(2));
8145   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8146                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8147                        Node->getOperand(0),
8148                        Node->getOperand(1), negOp,
8149                        cast<AtomicSDNode>(Node)->getSrcValue(),
8150                        cast<AtomicSDNode>(Node)->getAlignment());
8151 }
8152
8153 /// LowerOperation - Provide custom lowering hooks for some operations.
8154 ///
8155 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8156   switch (Op.getOpcode()) {
8157   default: llvm_unreachable("Should not custom lower this!");
8158   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8159   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8160   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8161   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8162   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8163   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8164   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8165   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8166   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8167   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8168   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8169   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8170   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8171   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8172   case ISD::SHL_PARTS:
8173   case ISD::SRA_PARTS:
8174   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8175   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8176   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8177   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8178   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8179   case ISD::FABS:               return LowerFABS(Op, DAG);
8180   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8181   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8182   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8183   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8184   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8185   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8186   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8187   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8188   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8189   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8190   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8191   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8192   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8193   case ISD::FRAME_TO_ARGS_OFFSET:
8194                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8195   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8196   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8197   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8198   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8199   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8200   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8201   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8202   case ISD::SHL:                return LowerSHL(Op, DAG);
8203   case ISD::SADDO:
8204   case ISD::UADDO:
8205   case ISD::SSUBO:
8206   case ISD::USUBO:
8207   case ISD::SMULO:
8208   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8209   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8210   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8211   }
8212 }
8213
8214 void X86TargetLowering::
8215 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8216                         SelectionDAG &DAG, unsigned NewOp) const {
8217   EVT T = Node->getValueType(0);
8218   DebugLoc dl = Node->getDebugLoc();
8219   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8220
8221   SDValue Chain = Node->getOperand(0);
8222   SDValue In1 = Node->getOperand(1);
8223   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8224                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8225   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8226                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8227   SDValue Ops[] = { Chain, In1, In2L, In2H };
8228   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8229   SDValue Result =
8230     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8231                             cast<MemSDNode>(Node)->getMemOperand());
8232   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8233   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8234   Results.push_back(Result.getValue(2));
8235 }
8236
8237 /// ReplaceNodeResults - Replace a node with an illegal result type
8238 /// with a new node built out of custom code.
8239 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8240                                            SmallVectorImpl<SDValue>&Results,
8241                                            SelectionDAG &DAG) const {
8242   DebugLoc dl = N->getDebugLoc();
8243   switch (N->getOpcode()) {
8244   default:
8245     assert(false && "Do not know how to custom type legalize this operation!");
8246     return;
8247   case ISD::FP_TO_SINT: {
8248     std::pair<SDValue,SDValue> Vals =
8249         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8250     SDValue FIST = Vals.first, StackSlot = Vals.second;
8251     if (FIST.getNode() != 0) {
8252       EVT VT = N->getValueType(0);
8253       // Return a load from the stack slot.
8254       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
8255                                     false, false, 0));
8256     }
8257     return;
8258   }
8259   case ISD::READCYCLECOUNTER: {
8260     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8261     SDValue TheChain = N->getOperand(0);
8262     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8263     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8264                                      rd.getValue(1));
8265     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8266                                      eax.getValue(2));
8267     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8268     SDValue Ops[] = { eax, edx };
8269     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8270     Results.push_back(edx.getValue(1));
8271     return;
8272   }
8273   case ISD::ATOMIC_CMP_SWAP: {
8274     EVT T = N->getValueType(0);
8275     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8276     SDValue cpInL, cpInH;
8277     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8278                         DAG.getConstant(0, MVT::i32));
8279     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8280                         DAG.getConstant(1, MVT::i32));
8281     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8282     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8283                              cpInL.getValue(1));
8284     SDValue swapInL, swapInH;
8285     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8286                           DAG.getConstant(0, MVT::i32));
8287     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8288                           DAG.getConstant(1, MVT::i32));
8289     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8290                                cpInH.getValue(1));
8291     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8292                                swapInL.getValue(1));
8293     SDValue Ops[] = { swapInH.getValue(0),
8294                       N->getOperand(1),
8295                       swapInH.getValue(1) };
8296     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8297     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8298     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8299                                         MVT::i32, Result.getValue(1));
8300     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8301                                         MVT::i32, cpOutL.getValue(2));
8302     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8303     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8304     Results.push_back(cpOutH.getValue(1));
8305     return;
8306   }
8307   case ISD::ATOMIC_LOAD_ADD:
8308     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8309     return;
8310   case ISD::ATOMIC_LOAD_AND:
8311     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8312     return;
8313   case ISD::ATOMIC_LOAD_NAND:
8314     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8315     return;
8316   case ISD::ATOMIC_LOAD_OR:
8317     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8318     return;
8319   case ISD::ATOMIC_LOAD_SUB:
8320     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8321     return;
8322   case ISD::ATOMIC_LOAD_XOR:
8323     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8324     return;
8325   case ISD::ATOMIC_SWAP:
8326     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8327     return;
8328   }
8329 }
8330
8331 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8332   switch (Opcode) {
8333   default: return NULL;
8334   case X86ISD::BSF:                return "X86ISD::BSF";
8335   case X86ISD::BSR:                return "X86ISD::BSR";
8336   case X86ISD::SHLD:               return "X86ISD::SHLD";
8337   case X86ISD::SHRD:               return "X86ISD::SHRD";
8338   case X86ISD::FAND:               return "X86ISD::FAND";
8339   case X86ISD::FOR:                return "X86ISD::FOR";
8340   case X86ISD::FXOR:               return "X86ISD::FXOR";
8341   case X86ISD::FSRL:               return "X86ISD::FSRL";
8342   case X86ISD::FILD:               return "X86ISD::FILD";
8343   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8344   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8345   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8346   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8347   case X86ISD::FLD:                return "X86ISD::FLD";
8348   case X86ISD::FST:                return "X86ISD::FST";
8349   case X86ISD::CALL:               return "X86ISD::CALL";
8350   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8351   case X86ISD::BT:                 return "X86ISD::BT";
8352   case X86ISD::CMP:                return "X86ISD::CMP";
8353   case X86ISD::COMI:               return "X86ISD::COMI";
8354   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8355   case X86ISD::SETCC:              return "X86ISD::SETCC";
8356   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8357   case X86ISD::CMOV:               return "X86ISD::CMOV";
8358   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8359   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8360   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8361   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8362   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8363   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8364   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8365   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8366   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8367   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8368   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8369   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8370   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8371   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8372   case X86ISD::FMAX:               return "X86ISD::FMAX";
8373   case X86ISD::FMIN:               return "X86ISD::FMIN";
8374   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8375   case X86ISD::FRCP:               return "X86ISD::FRCP";
8376   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8377   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8378   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8379   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8380   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8381   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8382   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8383   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8384   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8385   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8386   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8387   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8388   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8389   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8390   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8391   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8392   case X86ISD::VSHL:               return "X86ISD::VSHL";
8393   case X86ISD::VSRL:               return "X86ISD::VSRL";
8394   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8395   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8396   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8397   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8398   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8399   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8400   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8401   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8402   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8403   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8404   case X86ISD::ADD:                return "X86ISD::ADD";
8405   case X86ISD::SUB:                return "X86ISD::SUB";
8406   case X86ISD::SMUL:               return "X86ISD::SMUL";
8407   case X86ISD::UMUL:               return "X86ISD::UMUL";
8408   case X86ISD::INC:                return "X86ISD::INC";
8409   case X86ISD::DEC:                return "X86ISD::DEC";
8410   case X86ISD::OR:                 return "X86ISD::OR";
8411   case X86ISD::XOR:                return "X86ISD::XOR";
8412   case X86ISD::AND:                return "X86ISD::AND";
8413   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8414   case X86ISD::PTEST:              return "X86ISD::PTEST";
8415   case X86ISD::TESTP:              return "X86ISD::TESTP";
8416   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8417   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8418   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8419   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8420   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8421   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8422   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8423   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8424   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8425   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8426   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8427   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8428   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8429   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8430   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8431   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8432   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8433   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8434   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8435   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8436   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8437   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8438   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8439   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8440   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8441   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8442   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8443   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8444   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8445   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8446   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8447   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8448   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8449   }
8450 }
8451
8452 // isLegalAddressingMode - Return true if the addressing mode represented
8453 // by AM is legal for this target, for a load/store of the specified type.
8454 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8455                                               const Type *Ty) const {
8456   // X86 supports extremely general addressing modes.
8457   CodeModel::Model M = getTargetMachine().getCodeModel();
8458   Reloc::Model R = getTargetMachine().getRelocationModel();
8459
8460   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8461   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8462     return false;
8463
8464   if (AM.BaseGV) {
8465     unsigned GVFlags =
8466       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8467
8468     // If a reference to this global requires an extra load, we can't fold it.
8469     if (isGlobalStubReference(GVFlags))
8470       return false;
8471
8472     // If BaseGV requires a register for the PIC base, we cannot also have a
8473     // BaseReg specified.
8474     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8475       return false;
8476
8477     // If lower 4G is not available, then we must use rip-relative addressing.
8478     if ((M != CodeModel::Small || R != Reloc::Static) &&
8479         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8480       return false;
8481   }
8482
8483   switch (AM.Scale) {
8484   case 0:
8485   case 1:
8486   case 2:
8487   case 4:
8488   case 8:
8489     // These scales always work.
8490     break;
8491   case 3:
8492   case 5:
8493   case 9:
8494     // These scales are formed with basereg+scalereg.  Only accept if there is
8495     // no basereg yet.
8496     if (AM.HasBaseReg)
8497       return false;
8498     break;
8499   default:  // Other stuff never works.
8500     return false;
8501   }
8502
8503   return true;
8504 }
8505
8506
8507 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8508   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8509     return false;
8510   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8511   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8512   if (NumBits1 <= NumBits2)
8513     return false;
8514   return true;
8515 }
8516
8517 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8518   if (!VT1.isInteger() || !VT2.isInteger())
8519     return false;
8520   unsigned NumBits1 = VT1.getSizeInBits();
8521   unsigned NumBits2 = VT2.getSizeInBits();
8522   if (NumBits1 <= NumBits2)
8523     return false;
8524   return true;
8525 }
8526
8527 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8528   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8529   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8530 }
8531
8532 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8533   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8534   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8535 }
8536
8537 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8538   // i16 instructions are longer (0x66 prefix) and potentially slower.
8539   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8540 }
8541
8542 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8543 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8544 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8545 /// are assumed to be legal.
8546 bool
8547 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8548                                       EVT VT) const {
8549   // Very little shuffling can be done for 64-bit vectors right now.
8550   if (VT.getSizeInBits() == 64)
8551     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8552
8553   // FIXME: pshufb, blends, shifts.
8554   return (VT.getVectorNumElements() == 2 ||
8555           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8556           isMOVLMask(M, VT) ||
8557           isSHUFPMask(M, VT) ||
8558           isPSHUFDMask(M, VT) ||
8559           isPSHUFHWMask(M, VT) ||
8560           isPSHUFLWMask(M, VT) ||
8561           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8562           isUNPCKLMask(M, VT) ||
8563           isUNPCKHMask(M, VT) ||
8564           isUNPCKL_v_undef_Mask(M, VT) ||
8565           isUNPCKH_v_undef_Mask(M, VT));
8566 }
8567
8568 bool
8569 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8570                                           EVT VT) const {
8571   unsigned NumElts = VT.getVectorNumElements();
8572   // FIXME: This collection of masks seems suspect.
8573   if (NumElts == 2)
8574     return true;
8575   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8576     return (isMOVLMask(Mask, VT)  ||
8577             isCommutedMOVLMask(Mask, VT, true) ||
8578             isSHUFPMask(Mask, VT) ||
8579             isCommutedSHUFPMask(Mask, VT));
8580   }
8581   return false;
8582 }
8583
8584 //===----------------------------------------------------------------------===//
8585 //                           X86 Scheduler Hooks
8586 //===----------------------------------------------------------------------===//
8587
8588 // private utility function
8589 MachineBasicBlock *
8590 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8591                                                        MachineBasicBlock *MBB,
8592                                                        unsigned regOpc,
8593                                                        unsigned immOpc,
8594                                                        unsigned LoadOpc,
8595                                                        unsigned CXchgOpc,
8596                                                        unsigned notOpc,
8597                                                        unsigned EAXreg,
8598                                                        TargetRegisterClass *RC,
8599                                                        bool invSrc) const {
8600   // For the atomic bitwise operator, we generate
8601   //   thisMBB:
8602   //   newMBB:
8603   //     ld  t1 = [bitinstr.addr]
8604   //     op  t2 = t1, [bitinstr.val]
8605   //     mov EAX = t1
8606   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8607   //     bz  newMBB
8608   //     fallthrough -->nextMBB
8609   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8610   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8611   MachineFunction::iterator MBBIter = MBB;
8612   ++MBBIter;
8613
8614   /// First build the CFG
8615   MachineFunction *F = MBB->getParent();
8616   MachineBasicBlock *thisMBB = MBB;
8617   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8618   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8619   F->insert(MBBIter, newMBB);
8620   F->insert(MBBIter, nextMBB);
8621
8622   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8623   nextMBB->splice(nextMBB->begin(), thisMBB,
8624                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8625                   thisMBB->end());
8626   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8627
8628   // Update thisMBB to fall through to newMBB
8629   thisMBB->addSuccessor(newMBB);
8630
8631   // newMBB jumps to itself and fall through to nextMBB
8632   newMBB->addSuccessor(nextMBB);
8633   newMBB->addSuccessor(newMBB);
8634
8635   // Insert instructions into newMBB based on incoming instruction
8636   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8637          "unexpected number of operands");
8638   DebugLoc dl = bInstr->getDebugLoc();
8639   MachineOperand& destOper = bInstr->getOperand(0);
8640   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8641   int numArgs = bInstr->getNumOperands() - 1;
8642   for (int i=0; i < numArgs; ++i)
8643     argOpers[i] = &bInstr->getOperand(i+1);
8644
8645   // x86 address has 4 operands: base, index, scale, and displacement
8646   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8647   int valArgIndx = lastAddrIndx + 1;
8648
8649   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8650   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8651   for (int i=0; i <= lastAddrIndx; ++i)
8652     (*MIB).addOperand(*argOpers[i]);
8653
8654   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8655   if (invSrc) {
8656     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8657   }
8658   else
8659     tt = t1;
8660
8661   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8662   assert((argOpers[valArgIndx]->isReg() ||
8663           argOpers[valArgIndx]->isImm()) &&
8664          "invalid operand");
8665   if (argOpers[valArgIndx]->isReg())
8666     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8667   else
8668     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8669   MIB.addReg(tt);
8670   (*MIB).addOperand(*argOpers[valArgIndx]);
8671
8672   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8673   MIB.addReg(t1);
8674
8675   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8676   for (int i=0; i <= lastAddrIndx; ++i)
8677     (*MIB).addOperand(*argOpers[i]);
8678   MIB.addReg(t2);
8679   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8680   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8681                     bInstr->memoperands_end());
8682
8683   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8684   MIB.addReg(EAXreg);
8685
8686   // insert branch
8687   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8688
8689   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8690   return nextMBB;
8691 }
8692
8693 // private utility function:  64 bit atomics on 32 bit host.
8694 MachineBasicBlock *
8695 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8696                                                        MachineBasicBlock *MBB,
8697                                                        unsigned regOpcL,
8698                                                        unsigned regOpcH,
8699                                                        unsigned immOpcL,
8700                                                        unsigned immOpcH,
8701                                                        bool invSrc) const {
8702   // For the atomic bitwise operator, we generate
8703   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8704   //     ld t1,t2 = [bitinstr.addr]
8705   //   newMBB:
8706   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8707   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8708   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8709   //     mov ECX, EBX <- t5, t6
8710   //     mov EAX, EDX <- t1, t2
8711   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8712   //     mov t3, t4 <- EAX, EDX
8713   //     bz  newMBB
8714   //     result in out1, out2
8715   //     fallthrough -->nextMBB
8716
8717   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8718   const unsigned LoadOpc = X86::MOV32rm;
8719   const unsigned NotOpc = X86::NOT32r;
8720   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8721   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8722   MachineFunction::iterator MBBIter = MBB;
8723   ++MBBIter;
8724
8725   /// First build the CFG
8726   MachineFunction *F = MBB->getParent();
8727   MachineBasicBlock *thisMBB = MBB;
8728   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8729   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8730   F->insert(MBBIter, newMBB);
8731   F->insert(MBBIter, nextMBB);
8732
8733   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8734   nextMBB->splice(nextMBB->begin(), thisMBB,
8735                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8736                   thisMBB->end());
8737   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8738
8739   // Update thisMBB to fall through to newMBB
8740   thisMBB->addSuccessor(newMBB);
8741
8742   // newMBB jumps to itself and fall through to nextMBB
8743   newMBB->addSuccessor(nextMBB);
8744   newMBB->addSuccessor(newMBB);
8745
8746   DebugLoc dl = bInstr->getDebugLoc();
8747   // Insert instructions into newMBB based on incoming instruction
8748   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8749   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8750          "unexpected number of operands");
8751   MachineOperand& dest1Oper = bInstr->getOperand(0);
8752   MachineOperand& dest2Oper = bInstr->getOperand(1);
8753   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8754   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8755     argOpers[i] = &bInstr->getOperand(i+2);
8756
8757     // We use some of the operands multiple times, so conservatively just
8758     // clear any kill flags that might be present.
8759     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8760       argOpers[i]->setIsKill(false);
8761   }
8762
8763   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8764   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8765
8766   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8767   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8768   for (int i=0; i <= lastAddrIndx; ++i)
8769     (*MIB).addOperand(*argOpers[i]);
8770   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8771   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8772   // add 4 to displacement.
8773   for (int i=0; i <= lastAddrIndx-2; ++i)
8774     (*MIB).addOperand(*argOpers[i]);
8775   MachineOperand newOp3 = *(argOpers[3]);
8776   if (newOp3.isImm())
8777     newOp3.setImm(newOp3.getImm()+4);
8778   else
8779     newOp3.setOffset(newOp3.getOffset()+4);
8780   (*MIB).addOperand(newOp3);
8781   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8782
8783   // t3/4 are defined later, at the bottom of the loop
8784   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8785   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8786   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8787     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8788   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8789     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8790
8791   // The subsequent operations should be using the destination registers of
8792   //the PHI instructions.
8793   if (invSrc) {
8794     t1 = F->getRegInfo().createVirtualRegister(RC);
8795     t2 = F->getRegInfo().createVirtualRegister(RC);
8796     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8797     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8798   } else {
8799     t1 = dest1Oper.getReg();
8800     t2 = dest2Oper.getReg();
8801   }
8802
8803   int valArgIndx = lastAddrIndx + 1;
8804   assert((argOpers[valArgIndx]->isReg() ||
8805           argOpers[valArgIndx]->isImm()) &&
8806          "invalid operand");
8807   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8808   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8809   if (argOpers[valArgIndx]->isReg())
8810     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8811   else
8812     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8813   if (regOpcL != X86::MOV32rr)
8814     MIB.addReg(t1);
8815   (*MIB).addOperand(*argOpers[valArgIndx]);
8816   assert(argOpers[valArgIndx + 1]->isReg() ==
8817          argOpers[valArgIndx]->isReg());
8818   assert(argOpers[valArgIndx + 1]->isImm() ==
8819          argOpers[valArgIndx]->isImm());
8820   if (argOpers[valArgIndx + 1]->isReg())
8821     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8822   else
8823     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8824   if (regOpcH != X86::MOV32rr)
8825     MIB.addReg(t2);
8826   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8827
8828   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8829   MIB.addReg(t1);
8830   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
8831   MIB.addReg(t2);
8832
8833   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
8834   MIB.addReg(t5);
8835   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
8836   MIB.addReg(t6);
8837
8838   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8839   for (int i=0; i <= lastAddrIndx; ++i)
8840     (*MIB).addOperand(*argOpers[i]);
8841
8842   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8843   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8844                     bInstr->memoperands_end());
8845
8846   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
8847   MIB.addReg(X86::EAX);
8848   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
8849   MIB.addReg(X86::EDX);
8850
8851   // insert branch
8852   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8853
8854   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8855   return nextMBB;
8856 }
8857
8858 // private utility function
8859 MachineBasicBlock *
8860 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8861                                                       MachineBasicBlock *MBB,
8862                                                       unsigned cmovOpc) const {
8863   // For the atomic min/max operator, we generate
8864   //   thisMBB:
8865   //   newMBB:
8866   //     ld t1 = [min/max.addr]
8867   //     mov t2 = [min/max.val]
8868   //     cmp  t1, t2
8869   //     cmov[cond] t2 = t1
8870   //     mov EAX = t1
8871   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8872   //     bz   newMBB
8873   //     fallthrough -->nextMBB
8874   //
8875   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8876   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8877   MachineFunction::iterator MBBIter = MBB;
8878   ++MBBIter;
8879
8880   /// First build the CFG
8881   MachineFunction *F = MBB->getParent();
8882   MachineBasicBlock *thisMBB = MBB;
8883   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8884   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8885   F->insert(MBBIter, newMBB);
8886   F->insert(MBBIter, nextMBB);
8887
8888   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8889   nextMBB->splice(nextMBB->begin(), thisMBB,
8890                   llvm::next(MachineBasicBlock::iterator(mInstr)),
8891                   thisMBB->end());
8892   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8893
8894   // Update thisMBB to fall through to newMBB
8895   thisMBB->addSuccessor(newMBB);
8896
8897   // newMBB jumps to newMBB and fall through to nextMBB
8898   newMBB->addSuccessor(nextMBB);
8899   newMBB->addSuccessor(newMBB);
8900
8901   DebugLoc dl = mInstr->getDebugLoc();
8902   // Insert instructions into newMBB based on incoming instruction
8903   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8904          "unexpected number of operands");
8905   MachineOperand& destOper = mInstr->getOperand(0);
8906   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8907   int numArgs = mInstr->getNumOperands() - 1;
8908   for (int i=0; i < numArgs; ++i)
8909     argOpers[i] = &mInstr->getOperand(i+1);
8910
8911   // x86 address has 4 operands: base, index, scale, and displacement
8912   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8913   int valArgIndx = lastAddrIndx + 1;
8914
8915   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8916   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8917   for (int i=0; i <= lastAddrIndx; ++i)
8918     (*MIB).addOperand(*argOpers[i]);
8919
8920   // We only support register and immediate values
8921   assert((argOpers[valArgIndx]->isReg() ||
8922           argOpers[valArgIndx]->isImm()) &&
8923          "invalid operand");
8924
8925   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8926   if (argOpers[valArgIndx]->isReg())
8927     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
8928   else
8929     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8930   (*MIB).addOperand(*argOpers[valArgIndx]);
8931
8932   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8933   MIB.addReg(t1);
8934
8935   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8936   MIB.addReg(t1);
8937   MIB.addReg(t2);
8938
8939   // Generate movc
8940   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8941   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8942   MIB.addReg(t2);
8943   MIB.addReg(t1);
8944
8945   // Cmp and exchange if none has modified the memory location
8946   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8947   for (int i=0; i <= lastAddrIndx; ++i)
8948     (*MIB).addOperand(*argOpers[i]);
8949   MIB.addReg(t3);
8950   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8951   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8952                     mInstr->memoperands_end());
8953
8954   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8955   MIB.addReg(X86::EAX);
8956
8957   // insert branch
8958   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8959
8960   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
8961   return nextMBB;
8962 }
8963
8964 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8965 // or XMM0_V32I8 in AVX all of this code can be replaced with that
8966 // in the .td file.
8967 MachineBasicBlock *
8968 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8969                             unsigned numArgs, bool memArg) const {
8970
8971   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
8972          "Target must have SSE4.2 or AVX features enabled");
8973
8974   DebugLoc dl = MI->getDebugLoc();
8975   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8976
8977   unsigned Opc;
8978
8979   if (!Subtarget->hasAVX()) {
8980     if (memArg)
8981       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8982     else
8983       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8984   } else {
8985     if (memArg)
8986       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
8987     else
8988       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
8989   }
8990
8991   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8992
8993   for (unsigned i = 0; i < numArgs; ++i) {
8994     MachineOperand &Op = MI->getOperand(i+1);
8995
8996     if (!(Op.isReg() && Op.isImplicit()))
8997       MIB.addOperand(Op);
8998   }
8999
9000   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9001     .addReg(X86::XMM0);
9002
9003   MI->eraseFromParent();
9004
9005   return BB;
9006 }
9007
9008 MachineBasicBlock *
9009 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9010                                                  MachineInstr *MI,
9011                                                  MachineBasicBlock *MBB) const {
9012   // Emit code to save XMM registers to the stack. The ABI says that the
9013   // number of registers to save is given in %al, so it's theoretically
9014   // possible to do an indirect jump trick to avoid saving all of them,
9015   // however this code takes a simpler approach and just executes all
9016   // of the stores if %al is non-zero. It's less code, and it's probably
9017   // easier on the hardware branch predictor, and stores aren't all that
9018   // expensive anyway.
9019
9020   // Create the new basic blocks. One block contains all the XMM stores,
9021   // and one block is the final destination regardless of whether any
9022   // stores were performed.
9023   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9024   MachineFunction *F = MBB->getParent();
9025   MachineFunction::iterator MBBIter = MBB;
9026   ++MBBIter;
9027   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9028   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9029   F->insert(MBBIter, XMMSaveMBB);
9030   F->insert(MBBIter, EndMBB);
9031
9032   // Transfer the remainder of MBB and its successor edges to EndMBB.
9033   EndMBB->splice(EndMBB->begin(), MBB,
9034                  llvm::next(MachineBasicBlock::iterator(MI)),
9035                  MBB->end());
9036   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9037
9038   // The original block will now fall through to the XMM save block.
9039   MBB->addSuccessor(XMMSaveMBB);
9040   // The XMMSaveMBB will fall through to the end block.
9041   XMMSaveMBB->addSuccessor(EndMBB);
9042
9043   // Now add the instructions.
9044   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9045   DebugLoc DL = MI->getDebugLoc();
9046
9047   unsigned CountReg = MI->getOperand(0).getReg();
9048   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9049   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9050
9051   if (!Subtarget->isTargetWin64()) {
9052     // If %al is 0, branch around the XMM save block.
9053     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9054     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9055     MBB->addSuccessor(EndMBB);
9056   }
9057
9058   // In the XMM save block, save all the XMM argument registers.
9059   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9060     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9061     MachineMemOperand *MMO =
9062       F->getMachineMemOperand(
9063         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
9064         MachineMemOperand::MOStore, Offset,
9065         /*Size=*/16, /*Align=*/16);
9066     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9067       .addFrameIndex(RegSaveFrameIndex)
9068       .addImm(/*Scale=*/1)
9069       .addReg(/*IndexReg=*/0)
9070       .addImm(/*Disp=*/Offset)
9071       .addReg(/*Segment=*/0)
9072       .addReg(MI->getOperand(i).getReg())
9073       .addMemOperand(MMO);
9074   }
9075
9076   MI->eraseFromParent();   // The pseudo instruction is gone now.
9077
9078   return EndMBB;
9079 }
9080
9081 MachineBasicBlock *
9082 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9083                                      MachineBasicBlock *BB) const {
9084   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9085   DebugLoc DL = MI->getDebugLoc();
9086
9087   // To "insert" a SELECT_CC instruction, we actually have to insert the
9088   // diamond control-flow pattern.  The incoming instruction knows the
9089   // destination vreg to set, the condition code register to branch on, the
9090   // true/false values to select between, and a branch opcode to use.
9091   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9092   MachineFunction::iterator It = BB;
9093   ++It;
9094
9095   //  thisMBB:
9096   //  ...
9097   //   TrueVal = ...
9098   //   cmpTY ccX, r1, r2
9099   //   bCC copy1MBB
9100   //   fallthrough --> copy0MBB
9101   MachineBasicBlock *thisMBB = BB;
9102   MachineFunction *F = BB->getParent();
9103   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9104   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9105   F->insert(It, copy0MBB);
9106   F->insert(It, sinkMBB);
9107
9108   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9109   // live into the sink and copy blocks.
9110   const MachineFunction *MF = BB->getParent();
9111   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9112   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9113
9114   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9115     const MachineOperand &MO = MI->getOperand(I);
9116     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9117     unsigned Reg = MO.getReg();
9118     if (Reg != X86::EFLAGS) continue;
9119     copy0MBB->addLiveIn(Reg);
9120     sinkMBB->addLiveIn(Reg);
9121   }
9122
9123   // Transfer the remainder of BB and its successor edges to sinkMBB.
9124   sinkMBB->splice(sinkMBB->begin(), BB,
9125                   llvm::next(MachineBasicBlock::iterator(MI)),
9126                   BB->end());
9127   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9128
9129   // Add the true and fallthrough blocks as its successors.
9130   BB->addSuccessor(copy0MBB);
9131   BB->addSuccessor(sinkMBB);
9132
9133   // Create the conditional branch instruction.
9134   unsigned Opc =
9135     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9136   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9137
9138   //  copy0MBB:
9139   //   %FalseValue = ...
9140   //   # fallthrough to sinkMBB
9141   copy0MBB->addSuccessor(sinkMBB);
9142
9143   //  sinkMBB:
9144   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9145   //  ...
9146   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9147           TII->get(X86::PHI), MI->getOperand(0).getReg())
9148     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9149     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9150
9151   MI->eraseFromParent();   // The pseudo instruction is gone now.
9152   return sinkMBB;
9153 }
9154
9155 MachineBasicBlock *
9156 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9157                                           MachineBasicBlock *BB) const {
9158   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9159   DebugLoc DL = MI->getDebugLoc();
9160
9161   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9162   // non-trivial part is impdef of ESP.
9163   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9164   // mingw-w64.
9165
9166   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9167     .addExternalSymbol("_alloca")
9168     .addReg(X86::EAX, RegState::Implicit)
9169     .addReg(X86::ESP, RegState::Implicit)
9170     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9171     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9172     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9173
9174   MI->eraseFromParent();   // The pseudo instruction is gone now.
9175   return BB;
9176 }
9177
9178 MachineBasicBlock *
9179 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9180                                       MachineBasicBlock *BB) const {
9181   // This is pretty easy.  We're taking the value that we received from
9182   // our load from the relocation, sticking it in either RDI (x86-64)
9183   // or EAX and doing an indirect call.  The return value will then
9184   // be in the normal return register.
9185   const X86InstrInfo *TII
9186     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9187   DebugLoc DL = MI->getDebugLoc();
9188   MachineFunction *F = BB->getParent();
9189   bool IsWin64 = Subtarget->isTargetWin64();
9190
9191   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9192
9193   if (Subtarget->is64Bit()) {
9194     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9195                                       TII->get(X86::MOV64rm), X86::RDI)
9196     .addReg(X86::RIP)
9197     .addImm(0).addReg(0)
9198     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9199                       MI->getOperand(3).getTargetFlags())
9200     .addReg(0);
9201     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9202     addDirectMem(MIB, X86::RDI);
9203   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9204     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9205                                       TII->get(X86::MOV32rm), X86::EAX)
9206     .addReg(0)
9207     .addImm(0).addReg(0)
9208     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9209                       MI->getOperand(3).getTargetFlags())
9210     .addReg(0);
9211     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9212     addDirectMem(MIB, X86::EAX);
9213   } else {
9214     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9215                                       TII->get(X86::MOV32rm), X86::EAX)
9216     .addReg(TII->getGlobalBaseReg(F))
9217     .addImm(0).addReg(0)
9218     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9219                       MI->getOperand(3).getTargetFlags())
9220     .addReg(0);
9221     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9222     addDirectMem(MIB, X86::EAX);
9223   }
9224
9225   MI->eraseFromParent(); // The pseudo instruction is gone now.
9226   return BB;
9227 }
9228
9229 MachineBasicBlock *
9230 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9231                                                MachineBasicBlock *BB) const {
9232   switch (MI->getOpcode()) {
9233   default: assert(false && "Unexpected instr type to insert");
9234   case X86::MINGW_ALLOCA:
9235     return EmitLoweredMingwAlloca(MI, BB);
9236   case X86::TLSCall_32:
9237   case X86::TLSCall_64:
9238     return EmitLoweredTLSCall(MI, BB);
9239   case X86::CMOV_GR8:
9240   case X86::CMOV_V1I64:
9241   case X86::CMOV_FR32:
9242   case X86::CMOV_FR64:
9243   case X86::CMOV_V4F32:
9244   case X86::CMOV_V2F64:
9245   case X86::CMOV_V2I64:
9246   case X86::CMOV_GR16:
9247   case X86::CMOV_GR32:
9248   case X86::CMOV_RFP32:
9249   case X86::CMOV_RFP64:
9250   case X86::CMOV_RFP80:
9251     return EmitLoweredSelect(MI, BB);
9252
9253   case X86::FP32_TO_INT16_IN_MEM:
9254   case X86::FP32_TO_INT32_IN_MEM:
9255   case X86::FP32_TO_INT64_IN_MEM:
9256   case X86::FP64_TO_INT16_IN_MEM:
9257   case X86::FP64_TO_INT32_IN_MEM:
9258   case X86::FP64_TO_INT64_IN_MEM:
9259   case X86::FP80_TO_INT16_IN_MEM:
9260   case X86::FP80_TO_INT32_IN_MEM:
9261   case X86::FP80_TO_INT64_IN_MEM: {
9262     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9263     DebugLoc DL = MI->getDebugLoc();
9264
9265     // Change the floating point control register to use "round towards zero"
9266     // mode when truncating to an integer value.
9267     MachineFunction *F = BB->getParent();
9268     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9269     addFrameReference(BuildMI(*BB, MI, DL,
9270                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9271
9272     // Load the old value of the high byte of the control word...
9273     unsigned OldCW =
9274       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9275     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9276                       CWFrameIdx);
9277
9278     // Set the high part to be round to zero...
9279     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9280       .addImm(0xC7F);
9281
9282     // Reload the modified control word now...
9283     addFrameReference(BuildMI(*BB, MI, DL,
9284                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9285
9286     // Restore the memory image of control word to original value
9287     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9288       .addReg(OldCW);
9289
9290     // Get the X86 opcode to use.
9291     unsigned Opc;
9292     switch (MI->getOpcode()) {
9293     default: llvm_unreachable("illegal opcode!");
9294     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9295     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9296     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9297     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9298     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9299     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9300     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9301     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9302     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9303     }
9304
9305     X86AddressMode AM;
9306     MachineOperand &Op = MI->getOperand(0);
9307     if (Op.isReg()) {
9308       AM.BaseType = X86AddressMode::RegBase;
9309       AM.Base.Reg = Op.getReg();
9310     } else {
9311       AM.BaseType = X86AddressMode::FrameIndexBase;
9312       AM.Base.FrameIndex = Op.getIndex();
9313     }
9314     Op = MI->getOperand(1);
9315     if (Op.isImm())
9316       AM.Scale = Op.getImm();
9317     Op = MI->getOperand(2);
9318     if (Op.isImm())
9319       AM.IndexReg = Op.getImm();
9320     Op = MI->getOperand(3);
9321     if (Op.isGlobal()) {
9322       AM.GV = Op.getGlobal();
9323     } else {
9324       AM.Disp = Op.getImm();
9325     }
9326     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9327                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9328
9329     // Reload the original control word now.
9330     addFrameReference(BuildMI(*BB, MI, DL,
9331                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9332
9333     MI->eraseFromParent();   // The pseudo instruction is gone now.
9334     return BB;
9335   }
9336     // String/text processing lowering.
9337   case X86::PCMPISTRM128REG:
9338   case X86::VPCMPISTRM128REG:
9339     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9340   case X86::PCMPISTRM128MEM:
9341   case X86::VPCMPISTRM128MEM:
9342     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9343   case X86::PCMPESTRM128REG:
9344   case X86::VPCMPESTRM128REG:
9345     return EmitPCMP(MI, BB, 5, false /* in mem */);
9346   case X86::PCMPESTRM128MEM:
9347   case X86::VPCMPESTRM128MEM:
9348     return EmitPCMP(MI, BB, 5, true /* in mem */);
9349
9350     // Atomic Lowering.
9351   case X86::ATOMAND32:
9352     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9353                                                X86::AND32ri, X86::MOV32rm,
9354                                                X86::LCMPXCHG32,
9355                                                X86::NOT32r, X86::EAX,
9356                                                X86::GR32RegisterClass);
9357   case X86::ATOMOR32:
9358     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9359                                                X86::OR32ri, X86::MOV32rm,
9360                                                X86::LCMPXCHG32,
9361                                                X86::NOT32r, X86::EAX,
9362                                                X86::GR32RegisterClass);
9363   case X86::ATOMXOR32:
9364     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9365                                                X86::XOR32ri, X86::MOV32rm,
9366                                                X86::LCMPXCHG32,
9367                                                X86::NOT32r, X86::EAX,
9368                                                X86::GR32RegisterClass);
9369   case X86::ATOMNAND32:
9370     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9371                                                X86::AND32ri, X86::MOV32rm,
9372                                                X86::LCMPXCHG32,
9373                                                X86::NOT32r, X86::EAX,
9374                                                X86::GR32RegisterClass, true);
9375   case X86::ATOMMIN32:
9376     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9377   case X86::ATOMMAX32:
9378     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9379   case X86::ATOMUMIN32:
9380     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9381   case X86::ATOMUMAX32:
9382     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9383
9384   case X86::ATOMAND16:
9385     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9386                                                X86::AND16ri, X86::MOV16rm,
9387                                                X86::LCMPXCHG16,
9388                                                X86::NOT16r, X86::AX,
9389                                                X86::GR16RegisterClass);
9390   case X86::ATOMOR16:
9391     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9392                                                X86::OR16ri, X86::MOV16rm,
9393                                                X86::LCMPXCHG16,
9394                                                X86::NOT16r, X86::AX,
9395                                                X86::GR16RegisterClass);
9396   case X86::ATOMXOR16:
9397     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9398                                                X86::XOR16ri, X86::MOV16rm,
9399                                                X86::LCMPXCHG16,
9400                                                X86::NOT16r, X86::AX,
9401                                                X86::GR16RegisterClass);
9402   case X86::ATOMNAND16:
9403     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9404                                                X86::AND16ri, X86::MOV16rm,
9405                                                X86::LCMPXCHG16,
9406                                                X86::NOT16r, X86::AX,
9407                                                X86::GR16RegisterClass, true);
9408   case X86::ATOMMIN16:
9409     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9410   case X86::ATOMMAX16:
9411     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9412   case X86::ATOMUMIN16:
9413     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9414   case X86::ATOMUMAX16:
9415     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9416
9417   case X86::ATOMAND8:
9418     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9419                                                X86::AND8ri, X86::MOV8rm,
9420                                                X86::LCMPXCHG8,
9421                                                X86::NOT8r, X86::AL,
9422                                                X86::GR8RegisterClass);
9423   case X86::ATOMOR8:
9424     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9425                                                X86::OR8ri, X86::MOV8rm,
9426                                                X86::LCMPXCHG8,
9427                                                X86::NOT8r, X86::AL,
9428                                                X86::GR8RegisterClass);
9429   case X86::ATOMXOR8:
9430     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9431                                                X86::XOR8ri, X86::MOV8rm,
9432                                                X86::LCMPXCHG8,
9433                                                X86::NOT8r, X86::AL,
9434                                                X86::GR8RegisterClass);
9435   case X86::ATOMNAND8:
9436     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9437                                                X86::AND8ri, X86::MOV8rm,
9438                                                X86::LCMPXCHG8,
9439                                                X86::NOT8r, X86::AL,
9440                                                X86::GR8RegisterClass, true);
9441   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9442   // This group is for 64-bit host.
9443   case X86::ATOMAND64:
9444     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9445                                                X86::AND64ri32, X86::MOV64rm,
9446                                                X86::LCMPXCHG64,
9447                                                X86::NOT64r, X86::RAX,
9448                                                X86::GR64RegisterClass);
9449   case X86::ATOMOR64:
9450     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9451                                                X86::OR64ri32, X86::MOV64rm,
9452                                                X86::LCMPXCHG64,
9453                                                X86::NOT64r, X86::RAX,
9454                                                X86::GR64RegisterClass);
9455   case X86::ATOMXOR64:
9456     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9457                                                X86::XOR64ri32, X86::MOV64rm,
9458                                                X86::LCMPXCHG64,
9459                                                X86::NOT64r, X86::RAX,
9460                                                X86::GR64RegisterClass);
9461   case X86::ATOMNAND64:
9462     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9463                                                X86::AND64ri32, X86::MOV64rm,
9464                                                X86::LCMPXCHG64,
9465                                                X86::NOT64r, X86::RAX,
9466                                                X86::GR64RegisterClass, true);
9467   case X86::ATOMMIN64:
9468     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9469   case X86::ATOMMAX64:
9470     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9471   case X86::ATOMUMIN64:
9472     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9473   case X86::ATOMUMAX64:
9474     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9475
9476   // This group does 64-bit operations on a 32-bit host.
9477   case X86::ATOMAND6432:
9478     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9479                                                X86::AND32rr, X86::AND32rr,
9480                                                X86::AND32ri, X86::AND32ri,
9481                                                false);
9482   case X86::ATOMOR6432:
9483     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9484                                                X86::OR32rr, X86::OR32rr,
9485                                                X86::OR32ri, X86::OR32ri,
9486                                                false);
9487   case X86::ATOMXOR6432:
9488     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9489                                                X86::XOR32rr, X86::XOR32rr,
9490                                                X86::XOR32ri, X86::XOR32ri,
9491                                                false);
9492   case X86::ATOMNAND6432:
9493     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9494                                                X86::AND32rr, X86::AND32rr,
9495                                                X86::AND32ri, X86::AND32ri,
9496                                                true);
9497   case X86::ATOMADD6432:
9498     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9499                                                X86::ADD32rr, X86::ADC32rr,
9500                                                X86::ADD32ri, X86::ADC32ri,
9501                                                false);
9502   case X86::ATOMSUB6432:
9503     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9504                                                X86::SUB32rr, X86::SBB32rr,
9505                                                X86::SUB32ri, X86::SBB32ri,
9506                                                false);
9507   case X86::ATOMSWAP6432:
9508     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9509                                                X86::MOV32rr, X86::MOV32rr,
9510                                                X86::MOV32ri, X86::MOV32ri,
9511                                                false);
9512   case X86::VASTART_SAVE_XMM_REGS:
9513     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9514   }
9515 }
9516
9517 //===----------------------------------------------------------------------===//
9518 //                           X86 Optimization Hooks
9519 //===----------------------------------------------------------------------===//
9520
9521 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9522                                                        const APInt &Mask,
9523                                                        APInt &KnownZero,
9524                                                        APInt &KnownOne,
9525                                                        const SelectionDAG &DAG,
9526                                                        unsigned Depth) const {
9527   unsigned Opc = Op.getOpcode();
9528   assert((Opc >= ISD::BUILTIN_OP_END ||
9529           Opc == ISD::INTRINSIC_WO_CHAIN ||
9530           Opc == ISD::INTRINSIC_W_CHAIN ||
9531           Opc == ISD::INTRINSIC_VOID) &&
9532          "Should use MaskedValueIsZero if you don't know whether Op"
9533          " is a target node!");
9534
9535   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9536   switch (Opc) {
9537   default: break;
9538   case X86ISD::ADD:
9539   case X86ISD::SUB:
9540   case X86ISD::SMUL:
9541   case X86ISD::UMUL:
9542   case X86ISD::INC:
9543   case X86ISD::DEC:
9544   case X86ISD::OR:
9545   case X86ISD::XOR:
9546   case X86ISD::AND:
9547     // These nodes' second result is a boolean.
9548     if (Op.getResNo() == 0)
9549       break;
9550     // Fallthrough
9551   case X86ISD::SETCC:
9552     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9553                                        Mask.getBitWidth() - 1);
9554     break;
9555   }
9556 }
9557
9558 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9559 /// node is a GlobalAddress + offset.
9560 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9561                                        const GlobalValue* &GA,
9562                                        int64_t &Offset) const {
9563   if (N->getOpcode() == X86ISD::Wrapper) {
9564     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9565       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9566       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9567       return true;
9568     }
9569   }
9570   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9571 }
9572
9573 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9574 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9575 /// if the load addresses are consecutive, non-overlapping, and in the right
9576 /// order.
9577 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9578                                      const TargetLowering &TLI) {
9579   DebugLoc dl = N->getDebugLoc();
9580   EVT VT = N->getValueType(0);
9581
9582   if (VT.getSizeInBits() != 128)
9583     return SDValue();
9584
9585   SmallVector<SDValue, 16> Elts;
9586   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9587     Elts.push_back(getShuffleScalarElt(N, i, DAG));
9588
9589   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9590 }
9591
9592 /// PerformShuffleCombine - Detect vector gather/scatter index generation
9593 /// and convert it from being a bunch of shuffles and extracts to a simple
9594 /// store and scalar loads to extract the elements.
9595 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9596                                                 const TargetLowering &TLI) {
9597   SDValue InputVector = N->getOperand(0);
9598
9599   // Only operate on vectors of 4 elements, where the alternative shuffling
9600   // gets to be more expensive.
9601   if (InputVector.getValueType() != MVT::v4i32)
9602     return SDValue();
9603
9604   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9605   // single use which is a sign-extend or zero-extend, and all elements are
9606   // used.
9607   SmallVector<SDNode *, 4> Uses;
9608   unsigned ExtractedElements = 0;
9609   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9610        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9611     if (UI.getUse().getResNo() != InputVector.getResNo())
9612       return SDValue();
9613
9614     SDNode *Extract = *UI;
9615     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9616       return SDValue();
9617
9618     if (Extract->getValueType(0) != MVT::i32)
9619       return SDValue();
9620     if (!Extract->hasOneUse())
9621       return SDValue();
9622     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9623         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9624       return SDValue();
9625     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9626       return SDValue();
9627
9628     // Record which element was extracted.
9629     ExtractedElements |=
9630       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9631
9632     Uses.push_back(Extract);
9633   }
9634
9635   // If not all the elements were used, this may not be worthwhile.
9636   if (ExtractedElements != 15)
9637     return SDValue();
9638
9639   // Ok, we've now decided to do the transformation.
9640   DebugLoc dl = InputVector.getDebugLoc();
9641
9642   // Store the value to a temporary stack slot.
9643   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9644   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9645                             0, false, false, 0);
9646
9647   // Replace each use (extract) with a load of the appropriate element.
9648   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9649        UE = Uses.end(); UI != UE; ++UI) {
9650     SDNode *Extract = *UI;
9651
9652     // Compute the element's address.
9653     SDValue Idx = Extract->getOperand(1);
9654     unsigned EltSize =
9655         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9656     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9657     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9658
9659     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9660                                      OffsetVal, StackPtr);
9661
9662     // Load the scalar.
9663     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9664                                      ScalarAddr, NULL, 0, false, false, 0);
9665
9666     // Replace the exact with the load.
9667     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9668   }
9669
9670   // The replacement was made in place; don't return anything.
9671   return SDValue();
9672 }
9673
9674 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9675 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9676                                     const X86Subtarget *Subtarget) {
9677   DebugLoc DL = N->getDebugLoc();
9678   SDValue Cond = N->getOperand(0);
9679   // Get the LHS/RHS of the select.
9680   SDValue LHS = N->getOperand(1);
9681   SDValue RHS = N->getOperand(2);
9682
9683   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9684   // instructions match the semantics of the common C idiom x<y?x:y but not
9685   // x<=y?x:y, because of how they handle negative zero (which can be
9686   // ignored in unsafe-math mode).
9687   if (Subtarget->hasSSE2() &&
9688       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9689       Cond.getOpcode() == ISD::SETCC) {
9690     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9691
9692     unsigned Opcode = 0;
9693     // Check for x CC y ? x : y.
9694     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9695         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9696       switch (CC) {
9697       default: break;
9698       case ISD::SETULT:
9699         // Converting this to a min would handle NaNs incorrectly, and swapping
9700         // the operands would cause it to handle comparisons between positive
9701         // and negative zero incorrectly.
9702         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9703           if (!UnsafeFPMath &&
9704               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9705             break;
9706           std::swap(LHS, RHS);
9707         }
9708         Opcode = X86ISD::FMIN;
9709         break;
9710       case ISD::SETOLE:
9711         // Converting this to a min would handle comparisons between positive
9712         // and negative zero incorrectly.
9713         if (!UnsafeFPMath &&
9714             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9715           break;
9716         Opcode = X86ISD::FMIN;
9717         break;
9718       case ISD::SETULE:
9719         // Converting this to a min would handle both negative zeros and NaNs
9720         // incorrectly, but we can swap the operands to fix both.
9721         std::swap(LHS, RHS);
9722       case ISD::SETOLT:
9723       case ISD::SETLT:
9724       case ISD::SETLE:
9725         Opcode = X86ISD::FMIN;
9726         break;
9727
9728       case ISD::SETOGE:
9729         // Converting this to a max would handle comparisons between positive
9730         // and negative zero incorrectly.
9731         if (!UnsafeFPMath &&
9732             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9733           break;
9734         Opcode = X86ISD::FMAX;
9735         break;
9736       case ISD::SETUGT:
9737         // Converting this to a max would handle NaNs incorrectly, and swapping
9738         // the operands would cause it to handle comparisons between positive
9739         // and negative zero incorrectly.
9740         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9741           if (!UnsafeFPMath &&
9742               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9743             break;
9744           std::swap(LHS, RHS);
9745         }
9746         Opcode = X86ISD::FMAX;
9747         break;
9748       case ISD::SETUGE:
9749         // Converting this to a max would handle both negative zeros and NaNs
9750         // incorrectly, but we can swap the operands to fix both.
9751         std::swap(LHS, RHS);
9752       case ISD::SETOGT:
9753       case ISD::SETGT:
9754       case ISD::SETGE:
9755         Opcode = X86ISD::FMAX;
9756         break;
9757       }
9758     // Check for x CC y ? y : x -- a min/max with reversed arms.
9759     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9760                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9761       switch (CC) {
9762       default: break;
9763       case ISD::SETOGE:
9764         // Converting this to a min would handle comparisons between positive
9765         // and negative zero incorrectly, and swapping the operands would
9766         // cause it to handle NaNs incorrectly.
9767         if (!UnsafeFPMath &&
9768             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9769           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9770             break;
9771           std::swap(LHS, RHS);
9772         }
9773         Opcode = X86ISD::FMIN;
9774         break;
9775       case ISD::SETUGT:
9776         // Converting this to a min would handle NaNs incorrectly.
9777         if (!UnsafeFPMath &&
9778             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9779           break;
9780         Opcode = X86ISD::FMIN;
9781         break;
9782       case ISD::SETUGE:
9783         // Converting this to a min would handle both negative zeros and NaNs
9784         // incorrectly, but we can swap the operands to fix both.
9785         std::swap(LHS, RHS);
9786       case ISD::SETOGT:
9787       case ISD::SETGT:
9788       case ISD::SETGE:
9789         Opcode = X86ISD::FMIN;
9790         break;
9791
9792       case ISD::SETULT:
9793         // Converting this to a max would handle NaNs incorrectly.
9794         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9795           break;
9796         Opcode = X86ISD::FMAX;
9797         break;
9798       case ISD::SETOLE:
9799         // Converting this to a max would handle comparisons between positive
9800         // and negative zero incorrectly, and swapping the operands would
9801         // cause it to handle NaNs incorrectly.
9802         if (!UnsafeFPMath &&
9803             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9804           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9805             break;
9806           std::swap(LHS, RHS);
9807         }
9808         Opcode = X86ISD::FMAX;
9809         break;
9810       case ISD::SETULE:
9811         // Converting this to a max would handle both negative zeros and NaNs
9812         // incorrectly, but we can swap the operands to fix both.
9813         std::swap(LHS, RHS);
9814       case ISD::SETOLT:
9815       case ISD::SETLT:
9816       case ISD::SETLE:
9817         Opcode = X86ISD::FMAX;
9818         break;
9819       }
9820     }
9821
9822     if (Opcode)
9823       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9824   }
9825
9826   // If this is a select between two integer constants, try to do some
9827   // optimizations.
9828   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9829     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9830       // Don't do this for crazy integer types.
9831       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9832         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9833         // so that TrueC (the true value) is larger than FalseC.
9834         bool NeedsCondInvert = false;
9835
9836         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9837             // Efficiently invertible.
9838             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9839              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9840               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9841           NeedsCondInvert = true;
9842           std::swap(TrueC, FalseC);
9843         }
9844
9845         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9846         if (FalseC->getAPIntValue() == 0 &&
9847             TrueC->getAPIntValue().isPowerOf2()) {
9848           if (NeedsCondInvert) // Invert the condition if needed.
9849             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9850                                DAG.getConstant(1, Cond.getValueType()));
9851
9852           // Zero extend the condition if needed.
9853           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9854
9855           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9856           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9857                              DAG.getConstant(ShAmt, MVT::i8));
9858         }
9859
9860         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9861         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9862           if (NeedsCondInvert) // Invert the condition if needed.
9863             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9864                                DAG.getConstant(1, Cond.getValueType()));
9865
9866           // Zero extend the condition if needed.
9867           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9868                              FalseC->getValueType(0), Cond);
9869           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9870                              SDValue(FalseC, 0));
9871         }
9872
9873         // Optimize cases that will turn into an LEA instruction.  This requires
9874         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9875         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9876           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9877           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9878
9879           bool isFastMultiplier = false;
9880           if (Diff < 10) {
9881             switch ((unsigned char)Diff) {
9882               default: break;
9883               case 1:  // result = add base, cond
9884               case 2:  // result = lea base(    , cond*2)
9885               case 3:  // result = lea base(cond, cond*2)
9886               case 4:  // result = lea base(    , cond*4)
9887               case 5:  // result = lea base(cond, cond*4)
9888               case 8:  // result = lea base(    , cond*8)
9889               case 9:  // result = lea base(cond, cond*8)
9890                 isFastMultiplier = true;
9891                 break;
9892             }
9893           }
9894
9895           if (isFastMultiplier) {
9896             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9897             if (NeedsCondInvert) // Invert the condition if needed.
9898               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9899                                  DAG.getConstant(1, Cond.getValueType()));
9900
9901             // Zero extend the condition if needed.
9902             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9903                                Cond);
9904             // Scale the condition by the difference.
9905             if (Diff != 1)
9906               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9907                                  DAG.getConstant(Diff, Cond.getValueType()));
9908
9909             // Add the base if non-zero.
9910             if (FalseC->getAPIntValue() != 0)
9911               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9912                                  SDValue(FalseC, 0));
9913             return Cond;
9914           }
9915         }
9916       }
9917   }
9918
9919   return SDValue();
9920 }
9921
9922 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9923 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9924                                   TargetLowering::DAGCombinerInfo &DCI) {
9925   DebugLoc DL = N->getDebugLoc();
9926
9927   // If the flag operand isn't dead, don't touch this CMOV.
9928   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9929     return SDValue();
9930
9931   // If this is a select between two integer constants, try to do some
9932   // optimizations.  Note that the operands are ordered the opposite of SELECT
9933   // operands.
9934   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9935     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9936       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9937       // larger than FalseC (the false value).
9938       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9939
9940       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9941         CC = X86::GetOppositeBranchCondition(CC);
9942         std::swap(TrueC, FalseC);
9943       }
9944
9945       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9946       // This is efficient for any integer data type (including i8/i16) and
9947       // shift amount.
9948       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9949         SDValue Cond = N->getOperand(3);
9950         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9951                            DAG.getConstant(CC, MVT::i8), Cond);
9952
9953         // Zero extend the condition if needed.
9954         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9955
9956         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9957         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9958                            DAG.getConstant(ShAmt, MVT::i8));
9959         if (N->getNumValues() == 2)  // Dead flag value?
9960           return DCI.CombineTo(N, Cond, SDValue());
9961         return Cond;
9962       }
9963
9964       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9965       // for any integer data type, including i8/i16.
9966       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9967         SDValue Cond = N->getOperand(3);
9968         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9969                            DAG.getConstant(CC, MVT::i8), Cond);
9970
9971         // Zero extend the condition if needed.
9972         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9973                            FalseC->getValueType(0), Cond);
9974         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9975                            SDValue(FalseC, 0));
9976
9977         if (N->getNumValues() == 2)  // Dead flag value?
9978           return DCI.CombineTo(N, Cond, SDValue());
9979         return Cond;
9980       }
9981
9982       // Optimize cases that will turn into an LEA instruction.  This requires
9983       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9984       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9985         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9986         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9987
9988         bool isFastMultiplier = false;
9989         if (Diff < 10) {
9990           switch ((unsigned char)Diff) {
9991           default: break;
9992           case 1:  // result = add base, cond
9993           case 2:  // result = lea base(    , cond*2)
9994           case 3:  // result = lea base(cond, cond*2)
9995           case 4:  // result = lea base(    , cond*4)
9996           case 5:  // result = lea base(cond, cond*4)
9997           case 8:  // result = lea base(    , cond*8)
9998           case 9:  // result = lea base(cond, cond*8)
9999             isFastMultiplier = true;
10000             break;
10001           }
10002         }
10003
10004         if (isFastMultiplier) {
10005           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10006           SDValue Cond = N->getOperand(3);
10007           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10008                              DAG.getConstant(CC, MVT::i8), Cond);
10009           // Zero extend the condition if needed.
10010           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10011                              Cond);
10012           // Scale the condition by the difference.
10013           if (Diff != 1)
10014             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10015                                DAG.getConstant(Diff, Cond.getValueType()));
10016
10017           // Add the base if non-zero.
10018           if (FalseC->getAPIntValue() != 0)
10019             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10020                                SDValue(FalseC, 0));
10021           if (N->getNumValues() == 2)  // Dead flag value?
10022             return DCI.CombineTo(N, Cond, SDValue());
10023           return Cond;
10024         }
10025       }
10026     }
10027   }
10028   return SDValue();
10029 }
10030
10031
10032 /// PerformMulCombine - Optimize a single multiply with constant into two
10033 /// in order to implement it with two cheaper instructions, e.g.
10034 /// LEA + SHL, LEA + LEA.
10035 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10036                                  TargetLowering::DAGCombinerInfo &DCI) {
10037   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10038     return SDValue();
10039
10040   EVT VT = N->getValueType(0);
10041   if (VT != MVT::i64)
10042     return SDValue();
10043
10044   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10045   if (!C)
10046     return SDValue();
10047   uint64_t MulAmt = C->getZExtValue();
10048   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10049     return SDValue();
10050
10051   uint64_t MulAmt1 = 0;
10052   uint64_t MulAmt2 = 0;
10053   if ((MulAmt % 9) == 0) {
10054     MulAmt1 = 9;
10055     MulAmt2 = MulAmt / 9;
10056   } else if ((MulAmt % 5) == 0) {
10057     MulAmt1 = 5;
10058     MulAmt2 = MulAmt / 5;
10059   } else if ((MulAmt % 3) == 0) {
10060     MulAmt1 = 3;
10061     MulAmt2 = MulAmt / 3;
10062   }
10063   if (MulAmt2 &&
10064       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10065     DebugLoc DL = N->getDebugLoc();
10066
10067     if (isPowerOf2_64(MulAmt2) &&
10068         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10069       // If second multiplifer is pow2, issue it first. We want the multiply by
10070       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10071       // is an add.
10072       std::swap(MulAmt1, MulAmt2);
10073
10074     SDValue NewMul;
10075     if (isPowerOf2_64(MulAmt1))
10076       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10077                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10078     else
10079       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10080                            DAG.getConstant(MulAmt1, VT));
10081
10082     if (isPowerOf2_64(MulAmt2))
10083       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10084                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10085     else
10086       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10087                            DAG.getConstant(MulAmt2, VT));
10088
10089     // Do not add new nodes to DAG combiner worklist.
10090     DCI.CombineTo(N, NewMul, false);
10091   }
10092   return SDValue();
10093 }
10094
10095 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10096   SDValue N0 = N->getOperand(0);
10097   SDValue N1 = N->getOperand(1);
10098   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10099   EVT VT = N0.getValueType();
10100
10101   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10102   // since the result of setcc_c is all zero's or all ones.
10103   if (N1C && N0.getOpcode() == ISD::AND &&
10104       N0.getOperand(1).getOpcode() == ISD::Constant) {
10105     SDValue N00 = N0.getOperand(0);
10106     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10107         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10108           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10109          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10110       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10111       APInt ShAmt = N1C->getAPIntValue();
10112       Mask = Mask.shl(ShAmt);
10113       if (Mask != 0)
10114         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10115                            N00, DAG.getConstant(Mask, VT));
10116     }
10117   }
10118
10119   return SDValue();
10120 }
10121
10122 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10123 ///                       when possible.
10124 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10125                                    const X86Subtarget *Subtarget) {
10126   EVT VT = N->getValueType(0);
10127   if (!VT.isVector() && VT.isInteger() &&
10128       N->getOpcode() == ISD::SHL)
10129     return PerformSHLCombine(N, DAG);
10130
10131   // On X86 with SSE2 support, we can transform this to a vector shift if
10132   // all elements are shifted by the same amount.  We can't do this in legalize
10133   // because the a constant vector is typically transformed to a constant pool
10134   // so we have no knowledge of the shift amount.
10135   if (!Subtarget->hasSSE2())
10136     return SDValue();
10137
10138   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10139     return SDValue();
10140
10141   SDValue ShAmtOp = N->getOperand(1);
10142   EVT EltVT = VT.getVectorElementType();
10143   DebugLoc DL = N->getDebugLoc();
10144   SDValue BaseShAmt = SDValue();
10145   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10146     unsigned NumElts = VT.getVectorNumElements();
10147     unsigned i = 0;
10148     for (; i != NumElts; ++i) {
10149       SDValue Arg = ShAmtOp.getOperand(i);
10150       if (Arg.getOpcode() == ISD::UNDEF) continue;
10151       BaseShAmt = Arg;
10152       break;
10153     }
10154     for (; i != NumElts; ++i) {
10155       SDValue Arg = ShAmtOp.getOperand(i);
10156       if (Arg.getOpcode() == ISD::UNDEF) continue;
10157       if (Arg != BaseShAmt) {
10158         return SDValue();
10159       }
10160     }
10161   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10162              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10163     SDValue InVec = ShAmtOp.getOperand(0);
10164     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10165       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10166       unsigned i = 0;
10167       for (; i != NumElts; ++i) {
10168         SDValue Arg = InVec.getOperand(i);
10169         if (Arg.getOpcode() == ISD::UNDEF) continue;
10170         BaseShAmt = Arg;
10171         break;
10172       }
10173     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10174        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10175          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10176          if (C->getZExtValue() == SplatIdx)
10177            BaseShAmt = InVec.getOperand(1);
10178        }
10179     }
10180     if (BaseShAmt.getNode() == 0)
10181       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10182                               DAG.getIntPtrConstant(0));
10183   } else
10184     return SDValue();
10185
10186   // The shift amount is an i32.
10187   if (EltVT.bitsGT(MVT::i32))
10188     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10189   else if (EltVT.bitsLT(MVT::i32))
10190     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10191
10192   // The shift amount is identical so we can do a vector shift.
10193   SDValue  ValOp = N->getOperand(0);
10194   switch (N->getOpcode()) {
10195   default:
10196     llvm_unreachable("Unknown shift opcode!");
10197     break;
10198   case ISD::SHL:
10199     if (VT == MVT::v2i64)
10200       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10201                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10202                          ValOp, BaseShAmt);
10203     if (VT == MVT::v4i32)
10204       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10205                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10206                          ValOp, BaseShAmt);
10207     if (VT == MVT::v8i16)
10208       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10209                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10210                          ValOp, BaseShAmt);
10211     break;
10212   case ISD::SRA:
10213     if (VT == MVT::v4i32)
10214       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10215                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10216                          ValOp, BaseShAmt);
10217     if (VT == MVT::v8i16)
10218       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10219                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10220                          ValOp, BaseShAmt);
10221     break;
10222   case ISD::SRL:
10223     if (VT == MVT::v2i64)
10224       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10225                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10226                          ValOp, BaseShAmt);
10227     if (VT == MVT::v4i32)
10228       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10229                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10230                          ValOp, BaseShAmt);
10231     if (VT ==  MVT::v8i16)
10232       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10233                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10234                          ValOp, BaseShAmt);
10235     break;
10236   }
10237   return SDValue();
10238 }
10239
10240 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10241                                 TargetLowering::DAGCombinerInfo &DCI,
10242                                 const X86Subtarget *Subtarget) {
10243   if (DCI.isBeforeLegalizeOps())
10244     return SDValue();
10245
10246   EVT VT = N->getValueType(0);
10247   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10248     return SDValue();
10249
10250   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10251   SDValue N0 = N->getOperand(0);
10252   SDValue N1 = N->getOperand(1);
10253   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10254     std::swap(N0, N1);
10255   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10256     return SDValue();
10257   if (!N0.hasOneUse() || !N1.hasOneUse())
10258     return SDValue();
10259
10260   SDValue ShAmt0 = N0.getOperand(1);
10261   if (ShAmt0.getValueType() != MVT::i8)
10262     return SDValue();
10263   SDValue ShAmt1 = N1.getOperand(1);
10264   if (ShAmt1.getValueType() != MVT::i8)
10265     return SDValue();
10266   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10267     ShAmt0 = ShAmt0.getOperand(0);
10268   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10269     ShAmt1 = ShAmt1.getOperand(0);
10270
10271   DebugLoc DL = N->getDebugLoc();
10272   unsigned Opc = X86ISD::SHLD;
10273   SDValue Op0 = N0.getOperand(0);
10274   SDValue Op1 = N1.getOperand(0);
10275   if (ShAmt0.getOpcode() == ISD::SUB) {
10276     Opc = X86ISD::SHRD;
10277     std::swap(Op0, Op1);
10278     std::swap(ShAmt0, ShAmt1);
10279   }
10280
10281   unsigned Bits = VT.getSizeInBits();
10282   if (ShAmt1.getOpcode() == ISD::SUB) {
10283     SDValue Sum = ShAmt1.getOperand(0);
10284     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10285       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10286       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10287         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10288       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10289         return DAG.getNode(Opc, DL, VT,
10290                            Op0, Op1,
10291                            DAG.getNode(ISD::TRUNCATE, DL,
10292                                        MVT::i8, ShAmt0));
10293     }
10294   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10295     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10296     if (ShAmt0C &&
10297         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10298       return DAG.getNode(Opc, DL, VT,
10299                          N0.getOperand(0), N1.getOperand(0),
10300                          DAG.getNode(ISD::TRUNCATE, DL,
10301                                        MVT::i8, ShAmt0));
10302   }
10303
10304   return SDValue();
10305 }
10306
10307 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10308 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10309                                    const X86Subtarget *Subtarget) {
10310   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10311   // the FP state in cases where an emms may be missing.
10312   // A preferable solution to the general problem is to figure out the right
10313   // places to insert EMMS.  This qualifies as a quick hack.
10314
10315   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10316   StoreSDNode *St = cast<StoreSDNode>(N);
10317   EVT VT = St->getValue().getValueType();
10318   if (VT.getSizeInBits() != 64)
10319     return SDValue();
10320
10321   const Function *F = DAG.getMachineFunction().getFunction();
10322   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10323   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10324     && Subtarget->hasSSE2();
10325   if ((VT.isVector() ||
10326        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10327       isa<LoadSDNode>(St->getValue()) &&
10328       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10329       St->getChain().hasOneUse() && !St->isVolatile()) {
10330     SDNode* LdVal = St->getValue().getNode();
10331     LoadSDNode *Ld = 0;
10332     int TokenFactorIndex = -1;
10333     SmallVector<SDValue, 8> Ops;
10334     SDNode* ChainVal = St->getChain().getNode();
10335     // Must be a store of a load.  We currently handle two cases:  the load
10336     // is a direct child, and it's under an intervening TokenFactor.  It is
10337     // possible to dig deeper under nested TokenFactors.
10338     if (ChainVal == LdVal)
10339       Ld = cast<LoadSDNode>(St->getChain());
10340     else if (St->getValue().hasOneUse() &&
10341              ChainVal->getOpcode() == ISD::TokenFactor) {
10342       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10343         if (ChainVal->getOperand(i).getNode() == LdVal) {
10344           TokenFactorIndex = i;
10345           Ld = cast<LoadSDNode>(St->getValue());
10346         } else
10347           Ops.push_back(ChainVal->getOperand(i));
10348       }
10349     }
10350
10351     if (!Ld || !ISD::isNormalLoad(Ld))
10352       return SDValue();
10353
10354     // If this is not the MMX case, i.e. we are just turning i64 load/store
10355     // into f64 load/store, avoid the transformation if there are multiple
10356     // uses of the loaded value.
10357     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10358       return SDValue();
10359
10360     DebugLoc LdDL = Ld->getDebugLoc();
10361     DebugLoc StDL = N->getDebugLoc();
10362     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10363     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10364     // pair instead.
10365     if (Subtarget->is64Bit() || F64IsLegal) {
10366       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10367       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10368                                   Ld->getBasePtr(), Ld->getSrcValue(),
10369                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10370                                   Ld->isNonTemporal(), Ld->getAlignment());
10371       SDValue NewChain = NewLd.getValue(1);
10372       if (TokenFactorIndex != -1) {
10373         Ops.push_back(NewChain);
10374         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10375                                Ops.size());
10376       }
10377       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10378                           St->getSrcValue(), St->getSrcValueOffset(),
10379                           St->isVolatile(), St->isNonTemporal(),
10380                           St->getAlignment());
10381     }
10382
10383     // Otherwise, lower to two pairs of 32-bit loads / stores.
10384     SDValue LoAddr = Ld->getBasePtr();
10385     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10386                                  DAG.getConstant(4, MVT::i32));
10387
10388     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10389                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10390                                Ld->isVolatile(), Ld->isNonTemporal(),
10391                                Ld->getAlignment());
10392     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10393                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10394                                Ld->isVolatile(), Ld->isNonTemporal(),
10395                                MinAlign(Ld->getAlignment(), 4));
10396
10397     SDValue NewChain = LoLd.getValue(1);
10398     if (TokenFactorIndex != -1) {
10399       Ops.push_back(LoLd);
10400       Ops.push_back(HiLd);
10401       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10402                              Ops.size());
10403     }
10404
10405     LoAddr = St->getBasePtr();
10406     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10407                          DAG.getConstant(4, MVT::i32));
10408
10409     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10410                                 St->getSrcValue(), St->getSrcValueOffset(),
10411                                 St->isVolatile(), St->isNonTemporal(),
10412                                 St->getAlignment());
10413     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10414                                 St->getSrcValue(),
10415                                 St->getSrcValueOffset() + 4,
10416                                 St->isVolatile(),
10417                                 St->isNonTemporal(),
10418                                 MinAlign(St->getAlignment(), 4));
10419     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10420   }
10421   return SDValue();
10422 }
10423
10424 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10425 /// X86ISD::FXOR nodes.
10426 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10427   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10428   // F[X]OR(0.0, x) -> x
10429   // F[X]OR(x, 0.0) -> x
10430   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10431     if (C->getValueAPF().isPosZero())
10432       return N->getOperand(1);
10433   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10434     if (C->getValueAPF().isPosZero())
10435       return N->getOperand(0);
10436   return SDValue();
10437 }
10438
10439 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10440 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10441   // FAND(0.0, x) -> 0.0
10442   // FAND(x, 0.0) -> 0.0
10443   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10444     if (C->getValueAPF().isPosZero())
10445       return N->getOperand(0);
10446   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10447     if (C->getValueAPF().isPosZero())
10448       return N->getOperand(1);
10449   return SDValue();
10450 }
10451
10452 static SDValue PerformBTCombine(SDNode *N,
10453                                 SelectionDAG &DAG,
10454                                 TargetLowering::DAGCombinerInfo &DCI) {
10455   // BT ignores high bits in the bit index operand.
10456   SDValue Op1 = N->getOperand(1);
10457   if (Op1.hasOneUse()) {
10458     unsigned BitWidth = Op1.getValueSizeInBits();
10459     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10460     APInt KnownZero, KnownOne;
10461     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10462                                           !DCI.isBeforeLegalizeOps());
10463     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10464     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10465         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10466       DCI.CommitTargetLoweringOpt(TLO);
10467   }
10468   return SDValue();
10469 }
10470
10471 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10472   SDValue Op = N->getOperand(0);
10473   if (Op.getOpcode() == ISD::BIT_CONVERT)
10474     Op = Op.getOperand(0);
10475   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10476   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10477       VT.getVectorElementType().getSizeInBits() ==
10478       OpVT.getVectorElementType().getSizeInBits()) {
10479     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10480   }
10481   return SDValue();
10482 }
10483
10484 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10485   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10486   //           (and (i32 x86isd::setcc_carry), 1)
10487   // This eliminates the zext. This transformation is necessary because
10488   // ISD::SETCC is always legalized to i8.
10489   DebugLoc dl = N->getDebugLoc();
10490   SDValue N0 = N->getOperand(0);
10491   EVT VT = N->getValueType(0);
10492   if (N0.getOpcode() == ISD::AND &&
10493       N0.hasOneUse() &&
10494       N0.getOperand(0).hasOneUse()) {
10495     SDValue N00 = N0.getOperand(0);
10496     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10497       return SDValue();
10498     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10499     if (!C || C->getZExtValue() != 1)
10500       return SDValue();
10501     return DAG.getNode(ISD::AND, dl, VT,
10502                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10503                                    N00.getOperand(0), N00.getOperand(1)),
10504                        DAG.getConstant(1, VT));
10505   }
10506
10507   return SDValue();
10508 }
10509
10510 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10511                                              DAGCombinerInfo &DCI) const {
10512   SelectionDAG &DAG = DCI.DAG;
10513   switch (N->getOpcode()) {
10514   default: break;
10515   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10516   case ISD::EXTRACT_VECTOR_ELT:
10517                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10518   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10519   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10520   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10521   case ISD::SHL:
10522   case ISD::SRA:
10523   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10524   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10525   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10526   case X86ISD::FXOR:
10527   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10528   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10529   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10530   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10531   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10532   }
10533
10534   return SDValue();
10535 }
10536
10537 /// isTypeDesirableForOp - Return true if the target has native support for
10538 /// the specified value type and it is 'desirable' to use the type for the
10539 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10540 /// instruction encodings are longer and some i16 instructions are slow.
10541 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10542   if (!isTypeLegal(VT))
10543     return false;
10544   if (VT != MVT::i16)
10545     return true;
10546
10547   switch (Opc) {
10548   default:
10549     return true;
10550   case ISD::LOAD:
10551   case ISD::SIGN_EXTEND:
10552   case ISD::ZERO_EXTEND:
10553   case ISD::ANY_EXTEND:
10554   case ISD::SHL:
10555   case ISD::SRL:
10556   case ISD::SUB:
10557   case ISD::ADD:
10558   case ISD::MUL:
10559   case ISD::AND:
10560   case ISD::OR:
10561   case ISD::XOR:
10562     return false;
10563   }
10564 }
10565
10566 static bool MayFoldLoad(SDValue Op) {
10567   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
10568 }
10569
10570 static bool MayFoldIntoStore(SDValue Op) {
10571   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
10572 }
10573
10574 /// IsDesirableToPromoteOp - This method query the target whether it is
10575 /// beneficial for dag combiner to promote the specified node. If true, it
10576 /// should return the desired promotion type by reference.
10577 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10578   EVT VT = Op.getValueType();
10579   if (VT != MVT::i16)
10580     return false;
10581
10582   bool Promote = false;
10583   bool Commute = false;
10584   switch (Op.getOpcode()) {
10585   default: break;
10586   case ISD::LOAD: {
10587     LoadSDNode *LD = cast<LoadSDNode>(Op);
10588     // If the non-extending load has a single use and it's not live out, then it
10589     // might be folded.
10590     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10591                                                      Op.hasOneUse()*/) {
10592       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10593              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10594         // The only case where we'd want to promote LOAD (rather then it being
10595         // promoted as an operand is when it's only use is liveout.
10596         if (UI->getOpcode() != ISD::CopyToReg)
10597           return false;
10598       }
10599     }
10600     Promote = true;
10601     break;
10602   }
10603   case ISD::SIGN_EXTEND:
10604   case ISD::ZERO_EXTEND:
10605   case ISD::ANY_EXTEND:
10606     Promote = true;
10607     break;
10608   case ISD::SHL:
10609   case ISD::SRL: {
10610     SDValue N0 = Op.getOperand(0);
10611     // Look out for (store (shl (load), x)).
10612     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10613       return false;
10614     Promote = true;
10615     break;
10616   }
10617   case ISD::ADD:
10618   case ISD::MUL:
10619   case ISD::AND:
10620   case ISD::OR:
10621   case ISD::XOR:
10622     Commute = true;
10623     // fallthrough
10624   case ISD::SUB: {
10625     SDValue N0 = Op.getOperand(0);
10626     SDValue N1 = Op.getOperand(1);
10627     if (!Commute && MayFoldLoad(N1))
10628       return false;
10629     // Avoid disabling potential load folding opportunities.
10630     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10631       return false;
10632     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10633       return false;
10634     Promote = true;
10635   }
10636   }
10637
10638   PVT = MVT::i32;
10639   return Promote;
10640 }
10641
10642 //===----------------------------------------------------------------------===//
10643 //                           X86 Inline Assembly Support
10644 //===----------------------------------------------------------------------===//
10645
10646 static bool LowerToBSwap(CallInst *CI) {
10647   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10648   // we will turn this bswap into something that will be lowered to logical ops
10649   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10650   // so don't worry about this.
10651
10652   // Verify this is a simple bswap.
10653   if (CI->getNumArgOperands() != 1 ||
10654       CI->getType() != CI->getArgOperand(0)->getType() ||
10655       !CI->getType()->isIntegerTy())
10656     return false;
10657
10658   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10659   if (!Ty || Ty->getBitWidth() % 16 != 0)
10660     return false;
10661
10662   // Okay, we can do this xform, do so now.
10663   const Type *Tys[] = { Ty };
10664   Module *M = CI->getParent()->getParent()->getParent();
10665   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10666
10667   Value *Op = CI->getArgOperand(0);
10668   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10669
10670   CI->replaceAllUsesWith(Op);
10671   CI->eraseFromParent();
10672   return true;
10673 }
10674
10675 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10676   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10677   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10678
10679   std::string AsmStr = IA->getAsmString();
10680
10681   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10682   SmallVector<StringRef, 4> AsmPieces;
10683   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10684
10685   switch (AsmPieces.size()) {
10686   default: return false;
10687   case 1:
10688     AsmStr = AsmPieces[0];
10689     AsmPieces.clear();
10690     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10691
10692     // bswap $0
10693     if (AsmPieces.size() == 2 &&
10694         (AsmPieces[0] == "bswap" ||
10695          AsmPieces[0] == "bswapq" ||
10696          AsmPieces[0] == "bswapl") &&
10697         (AsmPieces[1] == "$0" ||
10698          AsmPieces[1] == "${0:q}")) {
10699       // No need to check constraints, nothing other than the equivalent of
10700       // "=r,0" would be valid here.
10701       return LowerToBSwap(CI);
10702     }
10703     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10704     if (CI->getType()->isIntegerTy(16) &&
10705         AsmPieces.size() == 3 &&
10706         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10707         AsmPieces[1] == "$$8," &&
10708         AsmPieces[2] == "${0:w}" &&
10709         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10710       AsmPieces.clear();
10711       const std::string &Constraints = IA->getConstraintString();
10712       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10713       std::sort(AsmPieces.begin(), AsmPieces.end());
10714       if (AsmPieces.size() == 4 &&
10715           AsmPieces[0] == "~{cc}" &&
10716           AsmPieces[1] == "~{dirflag}" &&
10717           AsmPieces[2] == "~{flags}" &&
10718           AsmPieces[3] == "~{fpsr}") {
10719         return LowerToBSwap(CI);
10720       }
10721     }
10722     break;
10723   case 3:
10724     if (CI->getType()->isIntegerTy(64) &&
10725         Constraints.size() >= 2 &&
10726         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10727         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10728       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10729       SmallVector<StringRef, 4> Words;
10730       SplitString(AsmPieces[0], Words, " \t");
10731       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10732         Words.clear();
10733         SplitString(AsmPieces[1], Words, " \t");
10734         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10735           Words.clear();
10736           SplitString(AsmPieces[2], Words, " \t,");
10737           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10738               Words[2] == "%edx") {
10739             return LowerToBSwap(CI);
10740           }
10741         }
10742       }
10743     }
10744     break;
10745   }
10746   return false;
10747 }
10748
10749
10750
10751 /// getConstraintType - Given a constraint letter, return the type of
10752 /// constraint it is for this target.
10753 X86TargetLowering::ConstraintType
10754 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10755   if (Constraint.size() == 1) {
10756     switch (Constraint[0]) {
10757     case 'A':
10758       return C_Register;
10759     case 'f':
10760     case 'r':
10761     case 'R':
10762     case 'l':
10763     case 'q':
10764     case 'Q':
10765     case 'x':
10766     case 'y':
10767     case 'Y':
10768       return C_RegisterClass;
10769     case 'e':
10770     case 'Z':
10771       return C_Other;
10772     default:
10773       break;
10774     }
10775   }
10776   return TargetLowering::getConstraintType(Constraint);
10777 }
10778
10779 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10780 /// with another that has more specific requirements based on the type of the
10781 /// corresponding operand.
10782 const char *X86TargetLowering::
10783 LowerXConstraint(EVT ConstraintVT) const {
10784   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10785   // 'f' like normal targets.
10786   if (ConstraintVT.isFloatingPoint()) {
10787     if (Subtarget->hasSSE2())
10788       return "Y";
10789     if (Subtarget->hasSSE1())
10790       return "x";
10791   }
10792
10793   return TargetLowering::LowerXConstraint(ConstraintVT);
10794 }
10795
10796 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10797 /// vector.  If it is invalid, don't add anything to Ops.
10798 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10799                                                      char Constraint,
10800                                                      std::vector<SDValue>&Ops,
10801                                                      SelectionDAG &DAG) const {
10802   SDValue Result(0, 0);
10803
10804   switch (Constraint) {
10805   default: break;
10806   case 'I':
10807     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10808       if (C->getZExtValue() <= 31) {
10809         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10810         break;
10811       }
10812     }
10813     return;
10814   case 'J':
10815     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10816       if (C->getZExtValue() <= 63) {
10817         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10818         break;
10819       }
10820     }
10821     return;
10822   case 'K':
10823     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10824       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10825         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10826         break;
10827       }
10828     }
10829     return;
10830   case 'N':
10831     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10832       if (C->getZExtValue() <= 255) {
10833         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10834         break;
10835       }
10836     }
10837     return;
10838   case 'e': {
10839     // 32-bit signed value
10840     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10841       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10842                                            C->getSExtValue())) {
10843         // Widen to 64 bits here to get it sign extended.
10844         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10845         break;
10846       }
10847     // FIXME gcc accepts some relocatable values here too, but only in certain
10848     // memory models; it's complicated.
10849     }
10850     return;
10851   }
10852   case 'Z': {
10853     // 32-bit unsigned value
10854     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10855       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10856                                            C->getZExtValue())) {
10857         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10858         break;
10859       }
10860     }
10861     // FIXME gcc accepts some relocatable values here too, but only in certain
10862     // memory models; it's complicated.
10863     return;
10864   }
10865   case 'i': {
10866     // Literal immediates are always ok.
10867     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10868       // Widen to 64 bits here to get it sign extended.
10869       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10870       break;
10871     }
10872
10873     // In any sort of PIC mode addresses need to be computed at runtime by
10874     // adding in a register or some sort of table lookup.  These can't
10875     // be used as immediates.
10876     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
10877       return;
10878
10879     // If we are in non-pic codegen mode, we allow the address of a global (with
10880     // an optional displacement) to be used with 'i'.
10881     GlobalAddressSDNode *GA = 0;
10882     int64_t Offset = 0;
10883
10884     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10885     while (1) {
10886       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10887         Offset += GA->getOffset();
10888         break;
10889       } else if (Op.getOpcode() == ISD::ADD) {
10890         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10891           Offset += C->getZExtValue();
10892           Op = Op.getOperand(0);
10893           continue;
10894         }
10895       } else if (Op.getOpcode() == ISD::SUB) {
10896         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10897           Offset += -C->getZExtValue();
10898           Op = Op.getOperand(0);
10899           continue;
10900         }
10901       }
10902
10903       // Otherwise, this isn't something we can handle, reject it.
10904       return;
10905     }
10906
10907     const GlobalValue *GV = GA->getGlobal();
10908     // If we require an extra load to get this address, as in PIC mode, we
10909     // can't accept it.
10910     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10911                                                         getTargetMachine())))
10912       return;
10913
10914     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
10915                                         GA->getValueType(0), Offset);
10916     break;
10917   }
10918   }
10919
10920   if (Result.getNode()) {
10921     Ops.push_back(Result);
10922     return;
10923   }
10924   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10925 }
10926
10927 std::vector<unsigned> X86TargetLowering::
10928 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10929                                   EVT VT) const {
10930   if (Constraint.size() == 1) {
10931     // FIXME: not handling fp-stack yet!
10932     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10933     default: break;  // Unknown constraint letter
10934     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10935       if (Subtarget->is64Bit()) {
10936         if (VT == MVT::i32)
10937           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10938                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10939                                        X86::R10D,X86::R11D,X86::R12D,
10940                                        X86::R13D,X86::R14D,X86::R15D,
10941                                        X86::EBP, X86::ESP, 0);
10942         else if (VT == MVT::i16)
10943           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10944                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10945                                        X86::R10W,X86::R11W,X86::R12W,
10946                                        X86::R13W,X86::R14W,X86::R15W,
10947                                        X86::BP,  X86::SP, 0);
10948         else if (VT == MVT::i8)
10949           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10950                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10951                                        X86::R10B,X86::R11B,X86::R12B,
10952                                        X86::R13B,X86::R14B,X86::R15B,
10953                                        X86::BPL, X86::SPL, 0);
10954
10955         else if (VT == MVT::i64)
10956           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10957                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10958                                        X86::R10, X86::R11, X86::R12,
10959                                        X86::R13, X86::R14, X86::R15,
10960                                        X86::RBP, X86::RSP, 0);
10961
10962         break;
10963       }
10964       // 32-bit fallthrough
10965     case 'Q':   // Q_REGS
10966       if (VT == MVT::i32)
10967         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10968       else if (VT == MVT::i16)
10969         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10970       else if (VT == MVT::i8)
10971         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10972       else if (VT == MVT::i64)
10973         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10974       break;
10975     }
10976   }
10977
10978   return std::vector<unsigned>();
10979 }
10980
10981 std::pair<unsigned, const TargetRegisterClass*>
10982 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10983                                                 EVT VT) const {
10984   // First, see if this is a constraint that directly corresponds to an LLVM
10985   // register class.
10986   if (Constraint.size() == 1) {
10987     // GCC Constraint Letters
10988     switch (Constraint[0]) {
10989     default: break;
10990     case 'r':   // GENERAL_REGS
10991     case 'l':   // INDEX_REGS
10992       if (VT == MVT::i8)
10993         return std::make_pair(0U, X86::GR8RegisterClass);
10994       if (VT == MVT::i16)
10995         return std::make_pair(0U, X86::GR16RegisterClass);
10996       if (VT == MVT::i32 || !Subtarget->is64Bit())
10997         return std::make_pair(0U, X86::GR32RegisterClass);
10998       return std::make_pair(0U, X86::GR64RegisterClass);
10999     case 'R':   // LEGACY_REGS
11000       if (VT == MVT::i8)
11001         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11002       if (VT == MVT::i16)
11003         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11004       if (VT == MVT::i32 || !Subtarget->is64Bit())
11005         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11006       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11007     case 'f':  // FP Stack registers.
11008       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11009       // value to the correct fpstack register class.
11010       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11011         return std::make_pair(0U, X86::RFP32RegisterClass);
11012       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11013         return std::make_pair(0U, X86::RFP64RegisterClass);
11014       return std::make_pair(0U, X86::RFP80RegisterClass);
11015     case 'y':   // MMX_REGS if MMX allowed.
11016       if (!Subtarget->hasMMX()) break;
11017       return std::make_pair(0U, X86::VR64RegisterClass);
11018     case 'Y':   // SSE_REGS if SSE2 allowed
11019       if (!Subtarget->hasSSE2()) break;
11020       // FALL THROUGH.
11021     case 'x':   // SSE_REGS if SSE1 allowed
11022       if (!Subtarget->hasSSE1()) break;
11023
11024       switch (VT.getSimpleVT().SimpleTy) {
11025       default: break;
11026       // Scalar SSE types.
11027       case MVT::f32:
11028       case MVT::i32:
11029         return std::make_pair(0U, X86::FR32RegisterClass);
11030       case MVT::f64:
11031       case MVT::i64:
11032         return std::make_pair(0U, X86::FR64RegisterClass);
11033       // Vector types.
11034       case MVT::v16i8:
11035       case MVT::v8i16:
11036       case MVT::v4i32:
11037       case MVT::v2i64:
11038       case MVT::v4f32:
11039       case MVT::v2f64:
11040         return std::make_pair(0U, X86::VR128RegisterClass);
11041       }
11042       break;
11043     }
11044   }
11045
11046   // Use the default implementation in TargetLowering to convert the register
11047   // constraint into a member of a register class.
11048   std::pair<unsigned, const TargetRegisterClass*> Res;
11049   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11050
11051   // Not found as a standard register?
11052   if (Res.second == 0) {
11053     // Map st(0) -> st(7) -> ST0
11054     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11055         tolower(Constraint[1]) == 's' &&
11056         tolower(Constraint[2]) == 't' &&
11057         Constraint[3] == '(' &&
11058         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11059         Constraint[5] == ')' &&
11060         Constraint[6] == '}') {
11061
11062       Res.first = X86::ST0+Constraint[4]-'0';
11063       Res.second = X86::RFP80RegisterClass;
11064       return Res;
11065     }
11066
11067     // GCC allows "st(0)" to be called just plain "st".
11068     if (StringRef("{st}").equals_lower(Constraint)) {
11069       Res.first = X86::ST0;
11070       Res.second = X86::RFP80RegisterClass;
11071       return Res;
11072     }
11073
11074     // flags -> EFLAGS
11075     if (StringRef("{flags}").equals_lower(Constraint)) {
11076       Res.first = X86::EFLAGS;
11077       Res.second = X86::CCRRegisterClass;
11078       return Res;
11079     }
11080
11081     // 'A' means EAX + EDX.
11082     if (Constraint == "A") {
11083       Res.first = X86::EAX;
11084       Res.second = X86::GR32_ADRegisterClass;
11085       return Res;
11086     }
11087     return Res;
11088   }
11089
11090   // Otherwise, check to see if this is a register class of the wrong value
11091   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11092   // turn into {ax},{dx}.
11093   if (Res.second->hasType(VT))
11094     return Res;   // Correct type already, nothing to do.
11095
11096   // All of the single-register GCC register classes map their values onto
11097   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11098   // really want an 8-bit or 32-bit register, map to the appropriate register
11099   // class and return the appropriate register.
11100   if (Res.second == X86::GR16RegisterClass) {
11101     if (VT == MVT::i8) {
11102       unsigned DestReg = 0;
11103       switch (Res.first) {
11104       default: break;
11105       case X86::AX: DestReg = X86::AL; break;
11106       case X86::DX: DestReg = X86::DL; break;
11107       case X86::CX: DestReg = X86::CL; break;
11108       case X86::BX: DestReg = X86::BL; break;
11109       }
11110       if (DestReg) {
11111         Res.first = DestReg;
11112         Res.second = X86::GR8RegisterClass;
11113       }
11114     } else if (VT == MVT::i32) {
11115       unsigned DestReg = 0;
11116       switch (Res.first) {
11117       default: break;
11118       case X86::AX: DestReg = X86::EAX; break;
11119       case X86::DX: DestReg = X86::EDX; break;
11120       case X86::CX: DestReg = X86::ECX; break;
11121       case X86::BX: DestReg = X86::EBX; break;
11122       case X86::SI: DestReg = X86::ESI; break;
11123       case X86::DI: DestReg = X86::EDI; break;
11124       case X86::BP: DestReg = X86::EBP; break;
11125       case X86::SP: DestReg = X86::ESP; break;
11126       }
11127       if (DestReg) {
11128         Res.first = DestReg;
11129         Res.second = X86::GR32RegisterClass;
11130       }
11131     } else if (VT == MVT::i64) {
11132       unsigned DestReg = 0;
11133       switch (Res.first) {
11134       default: break;
11135       case X86::AX: DestReg = X86::RAX; break;
11136       case X86::DX: DestReg = X86::RDX; break;
11137       case X86::CX: DestReg = X86::RCX; break;
11138       case X86::BX: DestReg = X86::RBX; break;
11139       case X86::SI: DestReg = X86::RSI; break;
11140       case X86::DI: DestReg = X86::RDI; break;
11141       case X86::BP: DestReg = X86::RBP; break;
11142       case X86::SP: DestReg = X86::RSP; break;
11143       }
11144       if (DestReg) {
11145         Res.first = DestReg;
11146         Res.second = X86::GR64RegisterClass;
11147       }
11148     }
11149   } else if (Res.second == X86::FR32RegisterClass ||
11150              Res.second == X86::FR64RegisterClass ||
11151              Res.second == X86::VR128RegisterClass) {
11152     // Handle references to XMM physical registers that got mapped into the
11153     // wrong class.  This can happen with constraints like {xmm0} where the
11154     // target independent register mapper will just pick the first match it can
11155     // find, ignoring the required type.
11156     if (VT == MVT::f32)
11157       Res.second = X86::FR32RegisterClass;
11158     else if (VT == MVT::f64)
11159       Res.second = X86::FR64RegisterClass;
11160     else if (X86::VR128RegisterClass->hasType(VT))
11161       Res.second = X86::VR128RegisterClass;
11162   }
11163
11164   return Res;
11165 }