lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 203   // are Legal, f80 is custom lowered.
 204   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 205   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 206
 207   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 208   // this operation.
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 210   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 211
 212   if (X86ScalarSSEf32) {
 213     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 214     // f32 and f64 cases are Legal, f80 case is not
 215     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 216   } else {
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 218     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 219   }
 220
 221   // Handle FP_TO_UINT by promoting the destination to a larger signed
 222   // conversion.
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 225   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 226
 227   if (Subtarget->is64Bit()) {
 228     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 229       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 231       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 232     } else {
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 234       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 235     }
 236   } else if (!Subtarget->useSoftFloat()) {
 237     // Since AVX is a superset of SSE3, only check for SSE here.
 238     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 239       // Expand FP_TO_UINT into a select.
 240       // FIXME: We would like to use a Custom expander here eventually to do
 241       // the optimal thing for SSE vs. the default expansion in the legalizer.
 242       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 243     else
 244       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 245       // With SSE3 we can use fisttpll to convert to a signed i64; without
 246       // SSE, we're stuck with a fistpll.
 247       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 248
 249     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 250   }
 251
 252   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 253   if (!X86ScalarSSEf64) {
 254     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 255     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 256     if (Subtarget->is64Bit()) {
 257       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 258       // Without SSE, i64->f64 goes through memory.
 259       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 260     }
 261   }
 262
 263   // Scalar integer divide and remainder are lowered to use operations that
 264   // produce two results, to match the available instructions. This exposes
 265   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 266   // into a single instruction.
 267   //
 268   // Scalar integer multiply-high is also lowered to use two-result
 269   // operations, to match the available instructions. However, plain multiply
 270   // (low) operations are left as Legal, as there are single-result
 271   // instructions for this in x86. Using the two-result multiply instructions
 272   // when both high and low results are needed must be arranged by dagcombine.
 273   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 274     MVT VT = IntVTs[i];
 275     setOperationAction(ISD::MULHS, VT, Expand);
 276     setOperationAction(ISD::MULHU, VT, Expand);
 277     setOperationAction(ISD::SDIV, VT, Expand);
 278     setOperationAction(ISD::UDIV, VT, Expand);
 279     setOperationAction(ISD::SREM, VT, Expand);
 280     setOperationAction(ISD::UREM, VT, Expand);
 281
 282     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 283     setOperationAction(ISD::ADDC, VT, Custom);
 284     setOperationAction(ISD::ADDE, VT, Custom);
 285     setOperationAction(ISD::SUBC, VT, Custom);
 286     setOperationAction(ISD::SUBE, VT, Custom);
 287   }
 288
 289   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 290   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 291   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 296   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 305   if (Subtarget->is64Bit())
 306     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 308   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 309   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 310   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 311
 312   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 313     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 314     // is. We should promote the value to 64-bits to solve this.
 315     // This is what the CRT headers do - `fmodf` is an inline header
 316     // function casting to f64 and calling `fmod`.
 317     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 318   } else {
 319     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 320   }
 321
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->isTarget64BitLP64()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit()) {
 502     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 503     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 504   } else {
 505     // TargetInfo::CharPtrBuiltinVaList
 506     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 507     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 508   }
 509
 510   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 511   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 512
 513   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 514
 515   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 516   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 517   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 518
 519   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 520     // f32 and f64 use SSE.
 521     // Set up the FP register classes.
 522     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 523     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 524
 525     // Use ANDPD to simulate FABS.
 526     setOperationAction(ISD::FABS , MVT::f64, Custom);
 527     setOperationAction(ISD::FABS , MVT::f32, Custom);
 528
 529     // Use XORP to simulate FNEG.
 530     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 531     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 532
 533     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 534     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 536
 537     // Lower this to FGETSIGNx86 plus an AND.
 538     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 539     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 540
 541     // We don't support sin/cos/fmod
 542     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 545     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 546     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 547     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 548
 549     // Expand FP immediates into loads from the stack, except for the special
 550     // cases we handle.
 551     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 552     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 553   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 554     // Use SSE for f32, x87 for f64.
 555     // Set up the FP register classes.
 556     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 557     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 558
 559     // Use ANDPS to simulate FABS.
 560     setOperationAction(ISD::FABS , MVT::f32, Custom);
 561
 562     // Use XORP to simulate FNEG.
 563     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 564
 565     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 566
 567     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 568     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 570
 571     // We don't support sin/cos/fmod
 572     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 573     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 574     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 575
 576     // Special cases we handle for FP constants.
 577     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 578     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 579     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 580     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 581     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 582
 583     if (!TM.Options.UnsafeFPMath) {
 584       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 585       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 586       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 587     }
 588   } else if (!Subtarget->useSoftFloat()) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 592     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!TM.Options.UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 601       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 602       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 604       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 606     }
 607     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 611     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 615   }
 616
 617   // We don't support FMA.
 618   setOperationAction(ISD::FMA, MVT::f64, Expand);
 619   setOperationAction(ISD::FMA, MVT::f32, Expand);
 620
 621   // Long double always uses X87.
 622   if (!Subtarget->useSoftFloat()) {
 623     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 624     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 625     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 626     {
 627       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 628       addLegalFPImmediate(TmpFlt);  // FLD0
 629       TmpFlt.changeSign();
 630       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 631
 632       bool ignored;
 633       APFloat TmpFlt2(+1.0);
 634       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 635                       &ignored);
 636       addLegalFPImmediate(TmpFlt2);  // FLD1
 637       TmpFlt2.changeSign();
 638       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 639     }
 640
 641     if (!TM.Options.UnsafeFPMath) {
 642       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 643       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 644       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 645     }
 646
 647     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 648     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 649     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 650     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 651     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 652     setOperationAction(ISD::FMA, MVT::f80, Expand);
 653   }
 654
 655   // Always use a library call for pow.
 656   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 657   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 659
 660   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 661   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 663   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 665   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 666   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 667
 668   // First set operation action for all vector types to either promote
 669   // (for widening) or expand (for scalarization). Then we will selectively
 670   // turn on ones that can be effectively codegen'd.
 671   for (MVT VT : MVT::vector_valuetypes()) {
 672     setOperationAction(ISD::ADD , VT, Expand);
 673     setOperationAction(ISD::SUB , VT, Expand);
 674     setOperationAction(ISD::FADD, VT, Expand);
 675     setOperationAction(ISD::FNEG, VT, Expand);
 676     setOperationAction(ISD::FSUB, VT, Expand);
 677     setOperationAction(ISD::MUL , VT, Expand);
 678     setOperationAction(ISD::FMUL, VT, Expand);
 679     setOperationAction(ISD::SDIV, VT, Expand);
 680     setOperationAction(ISD::UDIV, VT, Expand);
 681     setOperationAction(ISD::FDIV, VT, Expand);
 682     setOperationAction(ISD::SREM, VT, Expand);
 683     setOperationAction(ISD::UREM, VT, Expand);
 684     setOperationAction(ISD::LOAD, VT, Expand);
 685     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 686     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 687     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 688     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 689     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::FABS, VT, Expand);
 691     setOperationAction(ISD::FSIN, VT, Expand);
 692     setOperationAction(ISD::FSINCOS, VT, Expand);
 693     setOperationAction(ISD::FCOS, VT, Expand);
 694     setOperationAction(ISD::FSINCOS, VT, Expand);
 695     setOperationAction(ISD::FREM, VT, Expand);
 696     setOperationAction(ISD::FMA,  VT, Expand);
 697     setOperationAction(ISD::FPOWI, VT, Expand);
 698     setOperationAction(ISD::FSQRT, VT, Expand);
 699     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 700     setOperationAction(ISD::FFLOOR, VT, Expand);
 701     setOperationAction(ISD::FCEIL, VT, Expand);
 702     setOperationAction(ISD::FTRUNC, VT, Expand);
 703     setOperationAction(ISD::FRINT, VT, Expand);
 704     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 705     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 706     setOperationAction(ISD::MULHS, VT, Expand);
 707     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 708     setOperationAction(ISD::MULHU, VT, Expand);
 709     setOperationAction(ISD::SDIVREM, VT, Expand);
 710     setOperationAction(ISD::UDIVREM, VT, Expand);
 711     setOperationAction(ISD::FPOW, VT, Expand);
 712     setOperationAction(ISD::CTPOP, VT, Expand);
 713     setOperationAction(ISD::CTTZ, VT, Expand);
 714     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 715     setOperationAction(ISD::CTLZ, VT, Expand);
 716     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 717     setOperationAction(ISD::SHL, VT, Expand);
 718     setOperationAction(ISD::SRA, VT, Expand);
 719     setOperationAction(ISD::SRL, VT, Expand);
 720     setOperationAction(ISD::ROTL, VT, Expand);
 721     setOperationAction(ISD::ROTR, VT, Expand);
 722     setOperationAction(ISD::BSWAP, VT, Expand);
 723     setOperationAction(ISD::SETCC, VT, Expand);
 724     setOperationAction(ISD::FLOG, VT, Expand);
 725     setOperationAction(ISD::FLOG2, VT, Expand);
 726     setOperationAction(ISD::FLOG10, VT, Expand);
 727     setOperationAction(ISD::FEXP, VT, Expand);
 728     setOperationAction(ISD::FEXP2, VT, Expand);
 729     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 730     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 731     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 732     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 734     setOperationAction(ISD::TRUNCATE, VT, Expand);
 735     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 736     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 738     setOperationAction(ISD::VSELECT, VT, Expand);
 739     setOperationAction(ISD::SELECT_CC, VT, Expand);
 740     for (MVT InnerVT : MVT::vector_valuetypes()) {
 741       setTruncStoreAction(InnerVT, VT, Expand);
 742
 743       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 744       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 745
 746       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 747       // types, we have to deal with them whether we ask for Expansion or not.
 748       // Setting Expand causes its own optimisation problems though, so leave
 749       // them legal.
 750       if (VT.getVectorElementType() == MVT::i1)
 751         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 752
 753       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 754       // split/scalarized right now.
 755       if (VT.getVectorElementType() == MVT::f16)
 756         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 757     }
 758   }
 759
 760   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 761   // with -msoft-float, disable use of MMX as well.
 762   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 763     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 764     // No operations on x86mmx supported, everything uses intrinsics.
 765   }
 766
 767   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 768   // into smaller operations.
 769   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 770     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 771     setOperationAction(ISD::AND,                MMXTy,      Expand);
 772     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 773     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 774     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 775     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 776     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 777   }
 778   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 779
 780   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 781     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 782
 783     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 788     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 789     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 791     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 792     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 793     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 795     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 796     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 797   }
 798
 799   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 800     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 801
 802     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 803     // registers cannot be used even for integer operations.
 804     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 805     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 808
 809     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 810     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 813     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 814     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 816     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 817     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 819     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 824     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 825     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 830     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 831     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 832
 833     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 834     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 835     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 836     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 837
 838     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 839     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 840     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 841     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 842
 843     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 848
 849     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 850     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 851     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 852     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 853
 854     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 855     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 856     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 857     // ISD::CTTZ v2i64 - scalarization is faster.
 858     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 861     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 862
 863     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 864     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 865       MVT VT = (MVT::SimpleValueType)i;
 866       // Do not attempt to custom lower non-power-of-2 vectors
 867       if (!isPowerOf2_32(VT.getVectorNumElements()))
 868         continue;
 869       // Do not attempt to custom lower non-128-bit vectors
 870       if (!VT.is128BitVector())
 871         continue;
 872       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 873       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 874       setOperationAction(ISD::VSELECT,            VT, Custom);
 875       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 876     }
 877
 878     // We support custom legalizing of sext and anyext loads for specific
 879     // memory vector types which we can load as a scalar (or sequence of
 880     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 881     // loads these must work with a single scalar load.
 882     for (MVT VT : MVT::integer_vector_valuetypes()) {
 883       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 884       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 885       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 886       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 887       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 888       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 889       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 890       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 891       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 892     }
 893
 894     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 895     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 896     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 897     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 898     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 899     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 900     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 901     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 902
 903     if (Subtarget->is64Bit()) {
 904       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 906     }
 907
 908     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 909     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 910       MVT VT = (MVT::SimpleValueType)i;
 911
 912       // Do not attempt to promote non-128-bit vectors
 913       if (!VT.is128BitVector())
 914         continue;
 915
 916       setOperationAction(ISD::AND,    VT, Promote);
 917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 918       setOperationAction(ISD::OR,     VT, Promote);
 919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 920       setOperationAction(ISD::XOR,    VT, Promote);
 921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 922       setOperationAction(ISD::LOAD,   VT, Promote);
 923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 924       setOperationAction(ISD::SELECT, VT, Promote);
 925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 926     }
 927
 928     // Custom lower v2i64 and v2f64 selects.
 929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 933
 934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 936
 937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 938
 939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 941     // As there is no 64-bit GPR available, we need build a special custom
 942     // sequence to convert from v2i32 to v2f32.
 943     if (!Subtarget->is64Bit())
 944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 945
 946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 948
 949     for (MVT VT : MVT::fp_vector_valuetypes())
 950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 951
 952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 955   }
 956
 957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 964     }
 965
 966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 974
 975     // FIXME: Do we need to handle scalar-to-vector here?
 976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 977
 978     // We directly match byte blends in the backend as they match the VSELECT
 979     // condition form.
 980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 981
 982     // SSE41 brings specific instructions for doing vector sign extend even in
 983     // cases where we don't have SRA.
 984     for (MVT VT : MVT::integer_vector_valuetypes()) {
 985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 988     }
 989
 990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 997
 998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (Subtarget->hasXOP()) {
1054     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1055     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1056     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1057     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1058     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1059     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1060     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1061     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1062   }
1063
1064   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1065     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1066     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1067     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1068     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1069     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1070     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1071
1072     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1073     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1075
1076     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1077     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1078     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1079     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1080     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1081     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1082     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1083     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1084     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1085     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1086     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1087     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1088
1089     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1090     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1091     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1092     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1093     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1094     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1095     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1096     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1097     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1098     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1099     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1100     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1101
1102     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1103     // even though v8i16 is a legal type.
1104     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1105     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1106     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1107
1108     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1109     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1110     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1111
1112     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1113     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1114
1115     for (MVT VT : MVT::fp_vector_valuetypes())
1116       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1117
1118     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1119     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1120
1121     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1122     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1123
1124     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1125     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1126
1127     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1128     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1129     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1130     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1131
1132     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1133     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1134     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1135
1136     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1137     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1138     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1139     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1140     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1141     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1142     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1143     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1144     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1145     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1146     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1147     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1148
1149     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1150     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1151     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1152     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1153
1154     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1155     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1156     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1157     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1158     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1159     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1160     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1161     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1162
1163     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1164       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1165       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1166       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1167       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1168       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1169       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1170     }
1171
1172     if (Subtarget->hasInt256()) {
1173       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1174       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1175       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1176       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1177
1178       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1179       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1180       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1181       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1182
1183       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1184       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1185       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1186       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1187
1188       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1189       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1190       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1191       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1192
1193       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1194       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1195       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1196       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1197       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1198       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1199       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1200       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1201       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1202       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1203       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1204       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1205
1206       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1207       // when we have a 256bit-wide blend with immediate.
1208       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1209
1210       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1211       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1212       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1213       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1214       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1215       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1216       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1217
1218       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1219       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1220       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1221       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1222       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1223       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1224     } else {
1225       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1226       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1227       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1228       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1229
1230       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1231       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1232       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1233       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1234
1235       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1236       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1237       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1238       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1239
1240       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1241       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1242       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1243       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1244       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1245       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1246       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1247       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1248       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1249       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1250       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1251       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1252     }
1253
1254     // In the customized shift lowering, the legal cases in AVX2 will be
1255     // recognized.
1256     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1257     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1258
1259     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1260     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1261
1262     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1263     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1264
1265     // Custom lower several nodes for 256-bit types.
1266     for (MVT VT : MVT::vector_valuetypes()) {
1267       if (VT.getScalarSizeInBits() >= 32) {
1268         setOperationAction(ISD::MLOAD,  VT, Legal);
1269         setOperationAction(ISD::MSTORE, VT, Legal);
1270       }
1271       // Extract subvector is special because the value type
1272       // (result) is 128-bit but the source is 256-bit wide.
1273       if (VT.is128BitVector()) {
1274         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1275       }
1276       // Do not attempt to custom lower other non-256-bit vectors
1277       if (!VT.is256BitVector())
1278         continue;
1279
1280       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1281       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1282       setOperationAction(ISD::VSELECT,            VT, Custom);
1283       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1284       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1285       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1286       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1287       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1288     }
1289
1290     if (Subtarget->hasInt256())
1291       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1292
1293     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1294     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1295       MVT VT = (MVT::SimpleValueType)i;
1296
1297       // Do not attempt to promote non-256-bit vectors
1298       if (!VT.is256BitVector())
1299         continue;
1300
1301       setOperationAction(ISD::AND,    VT, Promote);
1302       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1303       setOperationAction(ISD::OR,     VT, Promote);
1304       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1305       setOperationAction(ISD::XOR,    VT, Promote);
1306       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1307       setOperationAction(ISD::LOAD,   VT, Promote);
1308       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1309       setOperationAction(ISD::SELECT, VT, Promote);
1310       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1311     }
1312   }
1313
1314   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1315     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1316     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1317     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1318     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1319
1320     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1321     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1322     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1323
1324     for (MVT VT : MVT::fp_vector_valuetypes())
1325       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1326
1327     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1328     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1329     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1330     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1331     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1332     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1333     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1334     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1335     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1336     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1337     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1338     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1339
1340     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1341     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1342     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1343     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1344     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1345     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1346     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1347     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1348     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1349     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1350     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1351     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1352     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1353     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1354
1355     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1356     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1357     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1358     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1359     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1360     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1361
1362     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1363     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1364     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1365     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1366     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1367     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1368     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1369     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1370
1371     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1372     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1373     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1374     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1375     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1376     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1377     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1378     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1379     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1380     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1381     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1382     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1383     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1384     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1385     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1386     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1387
1388     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1389     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1390     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1391     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1392     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1393     if (Subtarget->hasVLX()){
1394       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1395       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1396       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1397       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1398       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1399
1400       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1401       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1402       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1403       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1404       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1405     }
1406     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1407     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1408     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1409     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1410     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1411     if (Subtarget->hasDQI()) {
1412       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1413       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1414
1415       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1416       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1417       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1418       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1419       if (Subtarget->hasVLX()) {
1420         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1421         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1422         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1423         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1424         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1425         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1426         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1427         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1428       }
1429     }
1430     if (Subtarget->hasVLX()) {
1431       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1432       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1433       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1434       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1435       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1436       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1437       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1438       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1439     }
1440     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1441     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1442     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1443     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1444     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1445     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1446     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1447     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1448     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1449     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1450     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1451     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1452     if (Subtarget->hasDQI()) {
1453       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1454       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1455     }
1456     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1457     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1458     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1459     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1460     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1461     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1462     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1463     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1464     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1465     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1466
1467     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1468     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1469     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1470     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1472
1473     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1474     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1475
1476     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1477
1478     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1479     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1480     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1481     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1482     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1483     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1484     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1485     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1486     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1487     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1488     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1489
1490     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1491     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1492     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1493     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1494     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1495     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1496     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1497     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1498
1499     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1500     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1501
1502     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1503     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1504
1505     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1506
1507     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1508     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1509
1510     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1511     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1512
1513     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1514     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1515
1516     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1517     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1518     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1519     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1520     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1521     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1522
1523     if (Subtarget->hasCDI()) {
1524       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1525       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1526       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1527       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1528
1529       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1530       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1531       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1532       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1533       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1534       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1535       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1536       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1537
1538       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1539       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1540
1541       if (Subtarget->hasVLX()) {
1542         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1543         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1544         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1545         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1546         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1547         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1548         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1549         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1550
1551         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1552         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1553         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1554         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1555       } else {
1556         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1557         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1558         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1559         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1560         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1561         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1562         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1563         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1564       }
1565     } // Subtarget->hasCDI()
1566
1567     if (Subtarget->hasDQI()) {
1568       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1569       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1570       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1571     }
1572     // Custom lower several nodes.
1573     for (MVT VT : MVT::vector_valuetypes()) {
1574       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1575       if (EltSize == 1) {
1576         setOperationAction(ISD::AND, VT, Legal);
1577         setOperationAction(ISD::OR,  VT, Legal);
1578         setOperationAction(ISD::XOR,  VT, Legal);
1579       }
1580       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1581         setOperationAction(ISD::MGATHER,  VT, Custom);
1582         setOperationAction(ISD::MSCATTER, VT, Custom);
1583       }
1584       // Extract subvector is special because the value type
1585       // (result) is 256/128-bit but the source is 512-bit wide.
1586       if (VT.is128BitVector() || VT.is256BitVector()) {
1587         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1588       }
1589       if (VT.getVectorElementType() == MVT::i1)
1590         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1591
1592       // Do not attempt to custom lower other non-512-bit vectors
1593       if (!VT.is512BitVector())
1594         continue;
1595
1596       if (EltSize >= 32) {
1597         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1598         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1599         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1600         setOperationAction(ISD::VSELECT,             VT, Legal);
1601         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1602         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1603         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1604         setOperationAction(ISD::MLOAD,               VT, Legal);
1605         setOperationAction(ISD::MSTORE,              VT, Legal);
1606       }
1607     }
1608     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1609       MVT VT = (MVT::SimpleValueType)i;
1610
1611       // Do not attempt to promote non-512-bit vectors.
1612       if (!VT.is512BitVector())
1613         continue;
1614
1615       setOperationAction(ISD::SELECT, VT, Promote);
1616       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1617     }
1618   }// has  AVX-512
1619
1620   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1621     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1622     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1623
1624     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1625     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1626
1627     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1628     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1629     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1630     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1631     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1632     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1633     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1634     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1635     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1636     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1637     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1638     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1639     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1640     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1641     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1642     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1643     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1644     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1645     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1646     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1647     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1648     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1649     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1650     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1651     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1652     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1653     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1654     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1655     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1656     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1657     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1658     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1659     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1660     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1661     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1662     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1663     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1664     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1665     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1666     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1667     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1668     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1669
1670     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1671     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1672     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1673     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1674     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1675     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1676     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1677     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1678
1679     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1680     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1681     if (Subtarget->hasVLX())
1682       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1683
1684     if (Subtarget->hasCDI()) {
1685       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1686       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1687       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1688       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1689     }
1690
1691     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1692       const MVT VT = (MVT::SimpleValueType)i;
1693
1694       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1695
1696       // Do not attempt to promote non-512-bit vectors.
1697       if (!VT.is512BitVector())
1698         continue;
1699
1700       if (EltSize < 32) {
1701         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1702         setOperationAction(ISD::VSELECT,             VT, Legal);
1703       }
1704     }
1705   }
1706
1707   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1708     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1709     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1710
1711     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1712     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1713     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1714     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1715     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1716     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1717     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1718     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1719     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1720     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1721     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1722     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1723
1724     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1725     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1726     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1727     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1728     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1729     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1730     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1731     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1732
1733     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1734     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1735     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1736     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1737     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1738     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1739     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1740     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1741   }
1742
1743   // We want to custom lower some of our intrinsics.
1744   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1745   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1746   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1747   if (!Subtarget->is64Bit())
1748     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1749
1750   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1751   // handle type legalization for these operations here.
1752   //
1753   // FIXME: We really should do custom legalization for addition and
1754   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1755   // than generic legalization for 64-bit multiplication-with-overflow, though.
1756   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1757     // Add/Sub/Mul with overflow operations are custom lowered.
1758     MVT VT = IntVTs[i];
1759     setOperationAction(ISD::SADDO, VT, Custom);
1760     setOperationAction(ISD::UADDO, VT, Custom);
1761     setOperationAction(ISD::SSUBO, VT, Custom);
1762     setOperationAction(ISD::USUBO, VT, Custom);
1763     setOperationAction(ISD::SMULO, VT, Custom);
1764     setOperationAction(ISD::UMULO, VT, Custom);
1765   }
1766
1767   if (!Subtarget->is64Bit()) {
1768     // These libcalls are not available in 32-bit.
1769     setLibcallName(RTLIB::SHL_I128, nullptr);
1770     setLibcallName(RTLIB::SRL_I128, nullptr);
1771     setLibcallName(RTLIB::SRA_I128, nullptr);
1772   }
1773
1774   // Combine sin / cos into one node or libcall if possible.
1775   if (Subtarget->hasSinCos()) {
1776     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1777     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1778     if (Subtarget->isTargetDarwin()) {
1779       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1780       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1781       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1782       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1783     }
1784   }
1785
1786   if (Subtarget->isTargetWin64()) {
1787     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1788     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1789     setOperationAction(ISD::SREM, MVT::i128, Custom);
1790     setOperationAction(ISD::UREM, MVT::i128, Custom);
1791     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1792     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1793   }
1794
1795   // We have target-specific dag combine patterns for the following nodes:
1796   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1797   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1798   setTargetDAGCombine(ISD::BITCAST);
1799   setTargetDAGCombine(ISD::VSELECT);
1800   setTargetDAGCombine(ISD::SELECT);
1801   setTargetDAGCombine(ISD::SHL);
1802   setTargetDAGCombine(ISD::SRA);
1803   setTargetDAGCombine(ISD::SRL);
1804   setTargetDAGCombine(ISD::OR);
1805   setTargetDAGCombine(ISD::AND);
1806   setTargetDAGCombine(ISD::ADD);
1807   setTargetDAGCombine(ISD::FADD);
1808   setTargetDAGCombine(ISD::FSUB);
1809   setTargetDAGCombine(ISD::FMA);
1810   setTargetDAGCombine(ISD::SUB);
1811   setTargetDAGCombine(ISD::LOAD);
1812   setTargetDAGCombine(ISD::MLOAD);
1813   setTargetDAGCombine(ISD::STORE);
1814   setTargetDAGCombine(ISD::MSTORE);
1815   setTargetDAGCombine(ISD::ZERO_EXTEND);
1816   setTargetDAGCombine(ISD::ANY_EXTEND);
1817   setTargetDAGCombine(ISD::SIGN_EXTEND);
1818   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1819   setTargetDAGCombine(ISD::SINT_TO_FP);
1820   setTargetDAGCombine(ISD::UINT_TO_FP);
1821   setTargetDAGCombine(ISD::SETCC);
1822   setTargetDAGCombine(ISD::BUILD_VECTOR);
1823   setTargetDAGCombine(ISD::MUL);
1824   setTargetDAGCombine(ISD::XOR);
1825
1826   computeRegisterProperties(Subtarget->getRegisterInfo());
1827
1828   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1829   MaxStoresPerMemsetOptSize = 8;
1830   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1831   MaxStoresPerMemcpyOptSize = 4;
1832   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1833   MaxStoresPerMemmoveOptSize = 4;
1834   setPrefLoopAlignment(4); // 2^4 bytes.
1835
1836   // A predictable cmov does not hurt on an in-order CPU.
1837   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1838   PredictableSelectIsExpensive = !Subtarget->isAtom();
1839   EnableExtLdPromotion = true;
1840   setPrefFunctionAlignment(4); // 2^4 bytes.
1841
1842   verifyIntrinsicTables();
1843 }
1844
1845 // This has so far only been implemented for 64-bit MachO.
1846 bool X86TargetLowering::useLoadStackGuardNode() const {
1847   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1848 }
1849
1850 TargetLoweringBase::LegalizeTypeAction
1851 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1852   if (ExperimentalVectorWideningLegalization &&
1853       VT.getVectorNumElements() != 1 &&
1854       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1855     return TypeWidenVector;
1856
1857   return TargetLoweringBase::getPreferredVectorAction(VT);
1858 }
1859
1860 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1861                                           EVT VT) const {
1862   if (!VT.isVector())
1863     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1864
1865   const unsigned NumElts = VT.getVectorNumElements();
1866   const EVT EltVT = VT.getVectorElementType();
1867   if (VT.is512BitVector()) {
1868     if (Subtarget->hasAVX512())
1869       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1870           EltVT == MVT::f32 || EltVT == MVT::f64)
1871         switch(NumElts) {
1872         case  8: return MVT::v8i1;
1873         case 16: return MVT::v16i1;
1874       }
1875     if (Subtarget->hasBWI())
1876       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1877         switch(NumElts) {
1878         case 32: return MVT::v32i1;
1879         case 64: return MVT::v64i1;
1880       }
1881   }
1882
1883   if (VT.is256BitVector() || VT.is128BitVector()) {
1884     if (Subtarget->hasVLX())
1885       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1886           EltVT == MVT::f32 || EltVT == MVT::f64)
1887         switch(NumElts) {
1888         case 2: return MVT::v2i1;
1889         case 4: return MVT::v4i1;
1890         case 8: return MVT::v8i1;
1891       }
1892     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1893       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1894         switch(NumElts) {
1895         case  8: return MVT::v8i1;
1896         case 16: return MVT::v16i1;
1897         case 32: return MVT::v32i1;
1898       }
1899   }
1900
1901   return VT.changeVectorElementTypeToInteger();
1902 }
1903
1904 /// Helper for getByValTypeAlignment to determine
1905 /// the desired ByVal argument alignment.
1906 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1907   if (MaxAlign == 16)
1908     return;
1909   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1910     if (VTy->getBitWidth() == 128)
1911       MaxAlign = 16;
1912   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1913     unsigned EltAlign = 0;
1914     getMaxByValAlign(ATy->getElementType(), EltAlign);
1915     if (EltAlign > MaxAlign)
1916       MaxAlign = EltAlign;
1917   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1918     for (auto *EltTy : STy->elements()) {
1919       unsigned EltAlign = 0;
1920       getMaxByValAlign(EltTy, EltAlign);
1921       if (EltAlign > MaxAlign)
1922         MaxAlign = EltAlign;
1923       if (MaxAlign == 16)
1924         break;
1925     }
1926   }
1927 }
1928
1929 /// Return the desired alignment for ByVal aggregate
1930 /// function arguments in the caller parameter area. For X86, aggregates
1931 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1932 /// are at 4-byte boundaries.
1933 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1934                                                   const DataLayout &DL) const {
1935   if (Subtarget->is64Bit()) {
1936     // Max of 8 and alignment of type.
1937     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1938     if (TyAlign > 8)
1939       return TyAlign;
1940     return 8;
1941   }
1942
1943   unsigned Align = 4;
1944   if (Subtarget->hasSSE1())
1945     getMaxByValAlign(Ty, Align);
1946   return Align;
1947 }
1948
1949 /// Returns the target specific optimal type for load
1950 /// and store operations as a result of memset, memcpy, and memmove
1951 /// lowering. If DstAlign is zero that means it's safe to destination
1952 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1953 /// means there isn't a need to check it against alignment requirement,
1954 /// probably because the source does not need to be loaded. If 'IsMemset' is
1955 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1956 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1957 /// source is constant so it does not need to be loaded.
1958 /// It returns EVT::Other if the type should be determined using generic
1959 /// target-independent logic.
1960 EVT
1961 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1962                                        unsigned DstAlign, unsigned SrcAlign,
1963                                        bool IsMemset, bool ZeroMemset,
1964                                        bool MemcpyStrSrc,
1965                                        MachineFunction &MF) const {
1966   const Function *F = MF.getFunction();
1967   if ((!IsMemset || ZeroMemset) &&
1968       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1969     if (Size >= 16 &&
1970         (!Subtarget->isUnalignedMem16Slow() ||
1971          ((DstAlign == 0 || DstAlign >= 16) &&
1972           (SrcAlign == 0 || SrcAlign >= 16)))) {
1973       if (Size >= 32) {
1974         // FIXME: Check if unaligned 32-byte accesses are slow.
1975         if (Subtarget->hasInt256())
1976           return MVT::v8i32;
1977         if (Subtarget->hasFp256())
1978           return MVT::v8f32;
1979       }
1980       if (Subtarget->hasSSE2())
1981         return MVT::v4i32;
1982       if (Subtarget->hasSSE1())
1983         return MVT::v4f32;
1984     } else if (!MemcpyStrSrc && Size >= 8 &&
1985                !Subtarget->is64Bit() &&
1986                Subtarget->hasSSE2()) {
1987       // Do not use f64 to lower memcpy if source is string constant. It's
1988       // better to use i32 to avoid the loads.
1989       return MVT::f64;
1990     }
1991   }
1992   // This is a compromise. If we reach here, unaligned accesses may be slow on
1993   // this target. However, creating smaller, aligned accesses could be even
1994   // slower and would certainly be a lot more code.
1995   if (Subtarget->is64Bit() && Size >= 8)
1996     return MVT::i64;
1997   return MVT::i32;
1998 }
1999
2000 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
2001   if (VT == MVT::f32)
2002     return X86ScalarSSEf32;
2003   else if (VT == MVT::f64)
2004     return X86ScalarSSEf64;
2005   return true;
2006 }
2007
2008 bool
2009 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
2010                                                   unsigned,
2011                                                   unsigned,
2012                                                   bool *Fast) const {
2013   if (Fast) {
2014     switch (VT.getSizeInBits()) {
2015     default:
2016       // 8-byte and under are always assumed to be fast.
2017       *Fast = true;
2018       break;
2019     case 128:
2020       *Fast = !Subtarget->isUnalignedMem16Slow();
2021       break;
2022     case 256:
2023       *Fast = !Subtarget->isUnalignedMem32Slow();
2024       break;
2025     // TODO: What about AVX-512 (512-bit) accesses?
2026     }
2027   }
2028   // Misaligned accesses of any size are always allowed.
2029   return true;
2030 }
2031
2032 /// Return the entry encoding for a jump table in the
2033 /// current function.  The returned value is a member of the
2034 /// MachineJumpTableInfo::JTEntryKind enum.
2035 unsigned X86TargetLowering::getJumpTableEncoding() const {
2036   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2037   // symbol.
2038   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2039       Subtarget->isPICStyleGOT())
2040     return MachineJumpTableInfo::EK_Custom32;
2041
2042   // Otherwise, use the normal jump table encoding heuristics.
2043   return TargetLowering::getJumpTableEncoding();
2044 }
2045
2046 bool X86TargetLowering::useSoftFloat() const {
2047   return Subtarget->useSoftFloat();
2048 }
2049
2050 const MCExpr *
2051 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2052                                              const MachineBasicBlock *MBB,
2053                                              unsigned uid,MCContext &Ctx) const{
2054   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2055          Subtarget->isPICStyleGOT());
2056   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2057   // entries.
2058   return MCSymbolRefExpr::create(MBB->getSymbol(),
2059                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2060 }
2061
2062 /// Returns relocation base for the given PIC jumptable.
2063 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2064                                                     SelectionDAG &DAG) const {
2065   if (!Subtarget->is64Bit())
2066     // This doesn't have SDLoc associated with it, but is not really the
2067     // same as a Register.
2068     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2069                        getPointerTy(DAG.getDataLayout()));
2070   return Table;
2071 }
2072
2073 /// This returns the relocation base for the given PIC jumptable,
2074 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2075 const MCExpr *X86TargetLowering::
2076 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2077                              MCContext &Ctx) const {
2078   // X86-64 uses RIP relative addressing based on the jump table label.
2079   if (Subtarget->isPICStyleRIPRel())
2080     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2081
2082   // Otherwise, the reference is relative to the PIC base.
2083   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2084 }
2085
2086 std::pair<const TargetRegisterClass *, uint8_t>
2087 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2088                                            MVT VT) const {
2089   const TargetRegisterClass *RRC = nullptr;
2090   uint8_t Cost = 1;
2091   switch (VT.SimpleTy) {
2092   default:
2093     return TargetLowering::findRepresentativeClass(TRI, VT);
2094   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2095     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2096     break;
2097   case MVT::x86mmx:
2098     RRC = &X86::VR64RegClass;
2099     break;
2100   case MVT::f32: case MVT::f64:
2101   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2102   case MVT::v4f32: case MVT::v2f64:
2103   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2104   case MVT::v4f64:
2105     RRC = &X86::VR128RegClass;
2106     break;
2107   }
2108   return std::make_pair(RRC, Cost);
2109 }
2110
2111 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2112                                                unsigned &Offset) const {
2113   if (!Subtarget->isTargetLinux())
2114     return false;
2115
2116   if (Subtarget->is64Bit()) {
2117     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2118     Offset = 0x28;
2119     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2120       AddressSpace = 256;
2121     else
2122       AddressSpace = 257;
2123   } else {
2124     // %gs:0x14 on i386
2125     Offset = 0x14;
2126     AddressSpace = 256;
2127   }
2128   return true;
2129 }
2130
2131 /// Android provides a fixed TLS slot for the SafeStack pointer.
2132 /// See the definition of TLS_SLOT_SAFESTACK in
2133 /// https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2134 bool X86TargetLowering::getSafeStackPointerLocation(unsigned &AddressSpace,
2135                                                     unsigned &Offset) const {
2136   if (!Subtarget->isTargetAndroid())
2137     return false;
2138
2139   if (Subtarget->is64Bit()) {
2140     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2141     Offset = 0x48;
2142     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2143       AddressSpace = 256;
2144     else
2145       AddressSpace = 257;
2146   } else {
2147     // %gs:0x24 on i386
2148     Offset = 0x24;
2149     AddressSpace = 256;
2150   }
2151   return true;
2152 }
2153
2154 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2155                                             unsigned DestAS) const {
2156   assert(SrcAS != DestAS && "Expected different address spaces!");
2157
2158   return SrcAS < 256 && DestAS < 256;
2159 }
2160
2161 //===----------------------------------------------------------------------===//
2162 //               Return Value Calling Convention Implementation
2163 //===----------------------------------------------------------------------===//
2164
2165 #include "X86GenCallingConv.inc"
2166
2167 bool X86TargetLowering::CanLowerReturn(
2168     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2169     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2170   SmallVector<CCValAssign, 16> RVLocs;
2171   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2172   return CCInfo.CheckReturn(Outs, RetCC_X86);
2173 }
2174
2175 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2176   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2177   return ScratchRegs;
2178 }
2179
2180 SDValue
2181 X86TargetLowering::LowerReturn(SDValue Chain,
2182                                CallingConv::ID CallConv, bool isVarArg,
2183                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2184                                const SmallVectorImpl<SDValue> &OutVals,
2185                                SDLoc dl, SelectionDAG &DAG) const {
2186   MachineFunction &MF = DAG.getMachineFunction();
2187   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2188
2189   SmallVector<CCValAssign, 16> RVLocs;
2190   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2191   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2192
2193   SDValue Flag;
2194   SmallVector<SDValue, 6> RetOps;
2195   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2196   // Operand #1 = Bytes To Pop
2197   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2198                    MVT::i16));
2199
2200   // Copy the result values into the output registers.
2201   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2202     CCValAssign &VA = RVLocs[i];
2203     assert(VA.isRegLoc() && "Can only return in registers!");
2204     SDValue ValToCopy = OutVals[i];
2205     EVT ValVT = ValToCopy.getValueType();
2206
2207     // Promote values to the appropriate types.
2208     if (VA.getLocInfo() == CCValAssign::SExt)
2209       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2210     else if (VA.getLocInfo() == CCValAssign::ZExt)
2211       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2212     else if (VA.getLocInfo() == CCValAssign::AExt) {
2213       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2214         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2215       else
2216         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2217     }
2218     else if (VA.getLocInfo() == CCValAssign::BCvt)
2219       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2220
2221     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2222            "Unexpected FP-extend for return value.");
2223
2224     // If this is x86-64, and we disabled SSE, we can't return FP values,
2225     // or SSE or MMX vectors.
2226     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2227          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2228           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2229       report_fatal_error("SSE register return with SSE disabled");
2230     }
2231     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2232     // llvm-gcc has never done it right and no one has noticed, so this
2233     // should be OK for now.
2234     if (ValVT == MVT::f64 &&
2235         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2236       report_fatal_error("SSE2 register return with SSE2 disabled");
2237
2238     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2239     // the RET instruction and handled by the FP Stackifier.
2240     if (VA.getLocReg() == X86::FP0 ||
2241         VA.getLocReg() == X86::FP1) {
2242       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2243       // change the value to the FP stack register class.
2244       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2245         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2246       RetOps.push_back(ValToCopy);
2247       // Don't emit a copytoreg.
2248       continue;
2249     }
2250
2251     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2252     // which is returned in RAX / RDX.
2253     if (Subtarget->is64Bit()) {
2254       if (ValVT == MVT::x86mmx) {
2255         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2256           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2257           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2258                                   ValToCopy);
2259           // If we don't have SSE2 available, convert to v4f32 so the generated
2260           // register is legal.
2261           if (!Subtarget->hasSSE2())
2262             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2263         }
2264       }
2265     }
2266
2267     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2268     Flag = Chain.getValue(1);
2269     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2270   }
2271
2272   // All x86 ABIs require that for returning structs by value we copy
2273   // the sret argument into %rax/%eax (depending on ABI) for the return.
2274   // We saved the argument into a virtual register in the entry block,
2275   // so now we copy the value out and into %rax/%eax.
2276   //
2277   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2278   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2279   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2280   // either case FuncInfo->setSRetReturnReg() will have been called.
2281   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2282     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2283                                      getPointerTy(MF.getDataLayout()));
2284
2285     unsigned RetValReg
2286         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2287           X86::RAX : X86::EAX;
2288     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2289     Flag = Chain.getValue(1);
2290
2291     // RAX/EAX now acts like a return value.
2292     RetOps.push_back(
2293         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2294   }
2295
2296   RetOps[0] = Chain;  // Update chain.
2297
2298   // Add the flag if we have it.
2299   if (Flag.getNode())
2300     RetOps.push_back(Flag);
2301
2302   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2303 }
2304
2305 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2306   if (N->getNumValues() != 1)
2307     return false;
2308   if (!N->hasNUsesOfValue(1, 0))
2309     return false;
2310
2311   SDValue TCChain = Chain;
2312   SDNode *Copy = *N->use_begin();
2313   if (Copy->getOpcode() == ISD::CopyToReg) {
2314     // If the copy has a glue operand, we conservatively assume it isn't safe to
2315     // perform a tail call.
2316     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2317       return false;
2318     TCChain = Copy->getOperand(0);
2319   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2320     return false;
2321
2322   bool HasRet = false;
2323   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2324        UI != UE; ++UI) {
2325     if (UI->getOpcode() != X86ISD::RET_FLAG)
2326       return false;
2327     // If we are returning more than one value, we can definitely
2328     // not make a tail call see PR19530
2329     if (UI->getNumOperands() > 4)
2330       return false;
2331     if (UI->getNumOperands() == 4 &&
2332         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2333       return false;
2334     HasRet = true;
2335   }
2336
2337   if (!HasRet)
2338     return false;
2339
2340   Chain = TCChain;
2341   return true;
2342 }
2343
2344 EVT
2345 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2346                                             ISD::NodeType ExtendKind) const {
2347   MVT ReturnMVT;
2348   // TODO: Is this also valid on 32-bit?
2349   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2350     ReturnMVT = MVT::i8;
2351   else
2352     ReturnMVT = MVT::i32;
2353
2354   EVT MinVT = getRegisterType(Context, ReturnMVT);
2355   return VT.bitsLT(MinVT) ? MinVT : VT;
2356 }
2357
2358 /// Lower the result values of a call into the
2359 /// appropriate copies out of appropriate physical registers.
2360 ///
2361 SDValue
2362 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2363                                    CallingConv::ID CallConv, bool isVarArg,
2364                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2365                                    SDLoc dl, SelectionDAG &DAG,
2366                                    SmallVectorImpl<SDValue> &InVals) const {
2367
2368   // Assign locations to each value returned by this call.
2369   SmallVector<CCValAssign, 16> RVLocs;
2370   bool Is64Bit = Subtarget->is64Bit();
2371   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2372                  *DAG.getContext());
2373   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2374
2375   // Copy all of the result registers out of their specified physreg.
2376   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2377     CCValAssign &VA = RVLocs[i];
2378     EVT CopyVT = VA.getLocVT();
2379
2380     // If this is x86-64, and we disabled SSE, we can't return FP values
2381     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2382         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2383       report_fatal_error("SSE register return with SSE disabled");
2384     }
2385
2386     // If we prefer to use the value in xmm registers, copy it out as f80 and
2387     // use a truncate to move it from fp stack reg to xmm reg.
2388     bool RoundAfterCopy = false;
2389     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2390         isScalarFPTypeInSSEReg(VA.getValVT())) {
2391       CopyVT = MVT::f80;
2392       RoundAfterCopy = (CopyVT != VA.getLocVT());
2393     }
2394
2395     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2396                                CopyVT, InFlag).getValue(1);
2397     SDValue Val = Chain.getValue(0);
2398
2399     if (RoundAfterCopy)
2400       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2401                         // This truncation won't change the value.
2402                         DAG.getIntPtrConstant(1, dl));
2403
2404     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2405       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2406
2407     InFlag = Chain.getValue(2);
2408     InVals.push_back(Val);
2409   }
2410
2411   return Chain;
2412 }
2413
2414 //===----------------------------------------------------------------------===//
2415 //                C & StdCall & Fast Calling Convention implementation
2416 //===----------------------------------------------------------------------===//
2417 //  StdCall calling convention seems to be standard for many Windows' API
2418 //  routines and around. It differs from C calling convention just a little:
2419 //  callee should clean up the stack, not caller. Symbols should be also
2420 //  decorated in some fancy way :) It doesn't support any vector arguments.
2421 //  For info on fast calling convention see Fast Calling Convention (tail call)
2422 //  implementation LowerX86_32FastCCCallTo.
2423
2424 /// CallIsStructReturn - Determines whether a call uses struct return
2425 /// semantics.
2426 enum StructReturnType {
2427   NotStructReturn,
2428   RegStructReturn,
2429   StackStructReturn
2430 };
2431 static StructReturnType
2432 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2433   if (Outs.empty())
2434     return NotStructReturn;
2435
2436   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2437   if (!Flags.isSRet())
2438     return NotStructReturn;
2439   if (Flags.isInReg())
2440     return RegStructReturn;
2441   return StackStructReturn;
2442 }
2443
2444 /// Determines whether a function uses struct return semantics.
2445 static StructReturnType
2446 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2447   if (Ins.empty())
2448     return NotStructReturn;
2449
2450   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2451   if (!Flags.isSRet())
2452     return NotStructReturn;
2453   if (Flags.isInReg())
2454     return RegStructReturn;
2455   return StackStructReturn;
2456 }
2457
2458 /// Make a copy of an aggregate at address specified by "Src" to address
2459 /// "Dst" with size and alignment information specified by the specific
2460 /// parameter attribute. The copy will be passed as a byval function parameter.
2461 static SDValue
2462 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2463                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2464                           SDLoc dl) {
2465   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2466
2467   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2468                        /*isVolatile*/false, /*AlwaysInline=*/true,
2469                        /*isTailCall*/false,
2470                        MachinePointerInfo(), MachinePointerInfo());
2471 }
2472
2473 /// Return true if the calling convention is one that we can guarantee TCO for.
2474 static bool canGuaranteeTCO(CallingConv::ID CC) {
2475   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2476           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2477 }
2478
2479 /// Return true if we might ever do TCO for calls with this calling convention.
2480 static bool mayTailCallThisCC(CallingConv::ID CC) {
2481   switch (CC) {
2482   // C calling conventions:
2483   case CallingConv::C:
2484   case CallingConv::X86_64_Win64:
2485   case CallingConv::X86_64_SysV:
2486   // Callee pop conventions:
2487   case CallingConv::X86_ThisCall:
2488   case CallingConv::X86_StdCall:
2489   case CallingConv::X86_VectorCall:
2490   case CallingConv::X86_FastCall:
2491     return true;
2492   default:
2493     return canGuaranteeTCO(CC);
2494   }
2495 }
2496
2497 /// Return true if the function is being made into a tailcall target by
2498 /// changing its ABI.
2499 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2500   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2501 }
2502
2503 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2504   auto Attr =
2505       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2506   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2507     return false;
2508
2509   CallSite CS(CI);
2510   CallingConv::ID CalleeCC = CS.getCallingConv();
2511   if (!mayTailCallThisCC(CalleeCC))
2512     return false;
2513
2514   return true;
2515 }
2516
2517 SDValue
2518 X86TargetLowering::LowerMemArgument(SDValue Chain,
2519                                     CallingConv::ID CallConv,
2520                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2521                                     SDLoc dl, SelectionDAG &DAG,
2522                                     const CCValAssign &VA,
2523                                     MachineFrameInfo *MFI,
2524                                     unsigned i) const {
2525   // Create the nodes corresponding to a load from this parameter slot.
2526   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2527   bool AlwaysUseMutable = shouldGuaranteeTCO(
2528       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2529   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2530   EVT ValVT;
2531
2532   // If value is passed by pointer we have address passed instead of the value
2533   // itself.
2534   bool ExtendedInMem = VA.isExtInLoc() &&
2535     VA.getValVT().getScalarType() == MVT::i1;
2536
2537   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2538     ValVT = VA.getLocVT();
2539   else
2540     ValVT = VA.getValVT();
2541
2542   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2543   // changed with more analysis.
2544   // In case of tail call optimization mark all arguments mutable. Since they
2545   // could be overwritten by lowering of arguments in case of a tail call.
2546   if (Flags.isByVal()) {
2547     unsigned Bytes = Flags.getByValSize();
2548     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2549     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2550     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2551   } else {
2552     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2553                                     VA.getLocMemOffset(), isImmutable);
2554     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2555     SDValue Val = DAG.getLoad(
2556         ValVT, dl, Chain, FIN,
2557         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2558         false, false, 0);
2559     return ExtendedInMem ?
2560       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2561   }
2562 }
2563
2564 // FIXME: Get this from tablegen.
2565 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2566                                                 const X86Subtarget *Subtarget) {
2567   assert(Subtarget->is64Bit());
2568
2569   if (Subtarget->isCallingConvWin64(CallConv)) {
2570     static const MCPhysReg GPR64ArgRegsWin64[] = {
2571       X86::RCX, X86::RDX, X86::R8,  X86::R9
2572     };
2573     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2574   }
2575
2576   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2577     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2578   };
2579   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2580 }
2581
2582 // FIXME: Get this from tablegen.
2583 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2584                                                 CallingConv::ID CallConv,
2585                                                 const X86Subtarget *Subtarget) {
2586   assert(Subtarget->is64Bit());
2587   if (Subtarget->isCallingConvWin64(CallConv)) {
2588     // The XMM registers which might contain var arg parameters are shadowed
2589     // in their paired GPR.  So we only need to save the GPR to their home
2590     // slots.
2591     // TODO: __vectorcall will change this.
2592     return None;
2593   }
2594
2595   const Function *Fn = MF.getFunction();
2596   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2597   bool isSoftFloat = Subtarget->useSoftFloat();
2598   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2599          "SSE register cannot be used when SSE is disabled!");
2600   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2601     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2602     // registers.
2603     return None;
2604
2605   static const MCPhysReg XMMArgRegs64Bit[] = {
2606     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2607     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2608   };
2609   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2610 }
2611
2612 SDValue X86TargetLowering::LowerFormalArguments(
2613     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2614     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2615     SmallVectorImpl<SDValue> &InVals) const {
2616   MachineFunction &MF = DAG.getMachineFunction();
2617   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2618   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2619
2620   const Function* Fn = MF.getFunction();
2621   if (Fn->hasExternalLinkage() &&
2622       Subtarget->isTargetCygMing() &&
2623       Fn->getName() == "main")
2624     FuncInfo->setForceFramePointer(true);
2625
2626   MachineFrameInfo *MFI = MF.getFrameInfo();
2627   bool Is64Bit = Subtarget->is64Bit();
2628   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2629
2630   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2631          "Var args not supported with calling convention fastcc, ghc or hipe");
2632
2633   // Assign locations to all of the incoming arguments.
2634   SmallVector<CCValAssign, 16> ArgLocs;
2635   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2636
2637   // Allocate shadow area for Win64
2638   if (IsWin64)
2639     CCInfo.AllocateStack(32, 8);
2640
2641   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2642
2643   unsigned LastVal = ~0U;
2644   SDValue ArgValue;
2645   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2646     CCValAssign &VA = ArgLocs[i];
2647     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2648     // places.
2649     assert(VA.getValNo() != LastVal &&
2650            "Don't support value assigned to multiple locs yet");
2651     (void)LastVal;
2652     LastVal = VA.getValNo();
2653
2654     if (VA.isRegLoc()) {
2655       EVT RegVT = VA.getLocVT();
2656       const TargetRegisterClass *RC;
2657       if (RegVT == MVT::i32)
2658         RC = &X86::GR32RegClass;
2659       else if (Is64Bit && RegVT == MVT::i64)
2660         RC = &X86::GR64RegClass;
2661       else if (RegVT == MVT::f32)
2662         RC = &X86::FR32RegClass;
2663       else if (RegVT == MVT::f64)
2664         RC = &X86::FR64RegClass;
2665       else if (RegVT.is512BitVector())
2666         RC = &X86::VR512RegClass;
2667       else if (RegVT.is256BitVector())
2668         RC = &X86::VR256RegClass;
2669       else if (RegVT.is128BitVector())
2670         RC = &X86::VR128RegClass;
2671       else if (RegVT == MVT::x86mmx)
2672         RC = &X86::VR64RegClass;
2673       else if (RegVT == MVT::i1)
2674         RC = &X86::VK1RegClass;
2675       else if (RegVT == MVT::v8i1)
2676         RC = &X86::VK8RegClass;
2677       else if (RegVT == MVT::v16i1)
2678         RC = &X86::VK16RegClass;
2679       else if (RegVT == MVT::v32i1)
2680         RC = &X86::VK32RegClass;
2681       else if (RegVT == MVT::v64i1)
2682         RC = &X86::VK64RegClass;
2683       else
2684         llvm_unreachable("Unknown argument type!");
2685
2686       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2687       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2688
2689       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2690       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2691       // right size.
2692       if (VA.getLocInfo() == CCValAssign::SExt)
2693         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2694                                DAG.getValueType(VA.getValVT()));
2695       else if (VA.getLocInfo() == CCValAssign::ZExt)
2696         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2697                                DAG.getValueType(VA.getValVT()));
2698       else if (VA.getLocInfo() == CCValAssign::BCvt)
2699         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2700
2701       if (VA.isExtInLoc()) {
2702         // Handle MMX values passed in XMM regs.
2703         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2704           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2705         else
2706           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2707       }
2708     } else {
2709       assert(VA.isMemLoc());
2710       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2711     }
2712
2713     // If value is passed via pointer - do a load.
2714     if (VA.getLocInfo() == CCValAssign::Indirect)
2715       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2716                              MachinePointerInfo(), false, false, false, 0);
2717
2718     InVals.push_back(ArgValue);
2719   }
2720
2721   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2722     // All x86 ABIs require that for returning structs by value we copy the
2723     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2724     // the argument into a virtual register so that we can access it from the
2725     // return points.
2726     if (Ins[i].Flags.isSRet()) {
2727       unsigned Reg = FuncInfo->getSRetReturnReg();
2728       if (!Reg) {
2729         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2730         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2731         FuncInfo->setSRetReturnReg(Reg);
2732       }
2733       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2734       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2735       break;
2736     }
2737   }
2738
2739   unsigned StackSize = CCInfo.getNextStackOffset();
2740   // Align stack specially for tail calls.
2741   if (shouldGuaranteeTCO(CallConv,
2742                          MF.getTarget().Options.GuaranteedTailCallOpt))
2743     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2744
2745   // If the function takes variable number of arguments, make a frame index for
2746   // the start of the first vararg value... for expansion of llvm.va_start. We
2747   // can skip this if there are no va_start calls.
2748   if (MFI->hasVAStart() &&
2749       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2750                    CallConv != CallingConv::X86_ThisCall))) {
2751     FuncInfo->setVarArgsFrameIndex(
2752         MFI->CreateFixedObject(1, StackSize, true));
2753   }
2754
2755   MachineModuleInfo &MMI = MF.getMMI();
2756
2757   // Figure out if XMM registers are in use.
2758   assert(!(Subtarget->useSoftFloat() &&
2759            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2760          "SSE register cannot be used when SSE is disabled!");
2761
2762   // 64-bit calling conventions support varargs and register parameters, so we
2763   // have to do extra work to spill them in the prologue.
2764   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2765     // Find the first unallocated argument registers.
2766     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2767     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2768     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2769     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2770     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2771            "SSE register cannot be used when SSE is disabled!");
2772
2773     // Gather all the live in physical registers.
2774     SmallVector<SDValue, 6> LiveGPRs;
2775     SmallVector<SDValue, 8> LiveXMMRegs;
2776     SDValue ALVal;
2777     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2778       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2779       LiveGPRs.push_back(
2780           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2781     }
2782     if (!ArgXMMs.empty()) {
2783       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2784       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2785       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2786         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2787         LiveXMMRegs.push_back(
2788             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2789       }
2790     }
2791
2792     if (IsWin64) {
2793       // Get to the caller-allocated home save location.  Add 8 to account
2794       // for the return address.
2795       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2796       FuncInfo->setRegSaveFrameIndex(
2797           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2798       // Fixup to set vararg frame on shadow area (4 x i64).
2799       if (NumIntRegs < 4)
2800         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2801     } else {
2802       // For X86-64, if there are vararg parameters that are passed via
2803       // registers, then we must store them to their spots on the stack so
2804       // they may be loaded by deferencing the result of va_next.
2805       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2806       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2807       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2808           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2809     }
2810
2811     // Store the integer parameter registers.
2812     SmallVector<SDValue, 8> MemOps;
2813     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2814                                       getPointerTy(DAG.getDataLayout()));
2815     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2816     for (SDValue Val : LiveGPRs) {
2817       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2818                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2819       SDValue Store =
2820           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2821                        MachinePointerInfo::getFixedStack(
2822                            DAG.getMachineFunction(),
2823                            FuncInfo->getRegSaveFrameIndex(), Offset),
2824                        false, false, 0);
2825       MemOps.push_back(Store);
2826       Offset += 8;
2827     }
2828
2829     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2830       // Now store the XMM (fp + vector) parameter registers.
2831       SmallVector<SDValue, 12> SaveXMMOps;
2832       SaveXMMOps.push_back(Chain);
2833       SaveXMMOps.push_back(ALVal);
2834       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2835                              FuncInfo->getRegSaveFrameIndex(), dl));
2836       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2837                              FuncInfo->getVarArgsFPOffset(), dl));
2838       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2839                         LiveXMMRegs.end());
2840       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2841                                    MVT::Other, SaveXMMOps));
2842     }
2843
2844     if (!MemOps.empty())
2845       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2846   }
2847
2848   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2849     // Find the largest legal vector type.
2850     MVT VecVT = MVT::Other;
2851     // FIXME: Only some x86_32 calling conventions support AVX512.
2852     if (Subtarget->hasAVX512() &&
2853         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2854                      CallConv == CallingConv::Intel_OCL_BI)))
2855       VecVT = MVT::v16f32;
2856     else if (Subtarget->hasAVX())
2857       VecVT = MVT::v8f32;
2858     else if (Subtarget->hasSSE2())
2859       VecVT = MVT::v4f32;
2860
2861     // We forward some GPRs and some vector types.
2862     SmallVector<MVT, 2> RegParmTypes;
2863     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2864     RegParmTypes.push_back(IntVT);
2865     if (VecVT != MVT::Other)
2866       RegParmTypes.push_back(VecVT);
2867
2868     // Compute the set of forwarded registers. The rest are scratch.
2869     SmallVectorImpl<ForwardedRegister> &Forwards =
2870         FuncInfo->getForwardedMustTailRegParms();
2871     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2872
2873     // Conservatively forward AL on x86_64, since it might be used for varargs.
2874     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2875       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2876       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2877     }
2878
2879     // Copy all forwards from physical to virtual registers.
2880     for (ForwardedRegister &F : Forwards) {
2881       // FIXME: Can we use a less constrained schedule?
2882       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2883       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2884       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2885     }
2886   }
2887
2888   // Some CCs need callee pop.
2889   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2890                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2891     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2892   } else {
2893     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2894     // If this is an sret function, the return should pop the hidden pointer.
2895     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2896         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2897         argsAreStructReturn(Ins) == StackStructReturn)
2898       FuncInfo->setBytesToPopOnReturn(4);
2899   }
2900
2901   if (!Is64Bit) {
2902     // RegSaveFrameIndex is X86-64 only.
2903     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2904     if (CallConv == CallingConv::X86_FastCall ||
2905         CallConv == CallingConv::X86_ThisCall)
2906       // fastcc functions can't have varargs.
2907       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2908   }
2909
2910   FuncInfo->setArgumentStackSize(StackSize);
2911
2912   if (MMI.hasWinEHFuncInfo(Fn)) {
2913     if (Is64Bit) {
2914       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2915       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2916       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2917       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2918       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2919                            MachinePointerInfo::getFixedStack(
2920                                DAG.getMachineFunction(), UnwindHelpFI),
2921                            /*isVolatile=*/true,
2922                            /*isNonTemporal=*/false, /*Alignment=*/0);
2923     } else {
2924       // Functions using Win32 EH are considered to have opaque SP adjustments
2925       // to force local variables to be addressed from the frame or base
2926       // pointers.
2927       MFI->setHasOpaqueSPAdjustment(true);
2928     }
2929   }
2930
2931   return Chain;
2932 }
2933
2934 SDValue
2935 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2936                                     SDValue StackPtr, SDValue Arg,
2937                                     SDLoc dl, SelectionDAG &DAG,
2938                                     const CCValAssign &VA,
2939                                     ISD::ArgFlagsTy Flags) const {
2940   unsigned LocMemOffset = VA.getLocMemOffset();
2941   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2942   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2943                        StackPtr, PtrOff);
2944   if (Flags.isByVal())
2945     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2946
2947   return DAG.getStore(
2948       Chain, dl, Arg, PtrOff,
2949       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2950       false, false, 0);
2951 }
2952
2953 /// Emit a load of return address if tail call
2954 /// optimization is performed and it is required.
2955 SDValue
2956 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2957                                            SDValue &OutRetAddr, SDValue Chain,
2958                                            bool IsTailCall, bool Is64Bit,
2959                                            int FPDiff, SDLoc dl) const {
2960   // Adjust the Return address stack slot.
2961   EVT VT = getPointerTy(DAG.getDataLayout());
2962   OutRetAddr = getReturnAddressFrameIndex(DAG);
2963
2964   // Load the "old" Return address.
2965   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2966                            false, false, false, 0);
2967   return SDValue(OutRetAddr.getNode(), 1);
2968 }
2969
2970 /// Emit a store of the return address if tail call
2971 /// optimization is performed and it is required (FPDiff!=0).
2972 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2973                                         SDValue Chain, SDValue RetAddrFrIdx,
2974                                         EVT PtrVT, unsigned SlotSize,
2975                                         int FPDiff, SDLoc dl) {
2976   // Store the return address to the appropriate stack slot.
2977   if (!FPDiff) return Chain;
2978   // Calculate the new stack slot for the return address.
2979   int NewReturnAddrFI =
2980     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2981                                          false);
2982   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2983   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2984                        MachinePointerInfo::getFixedStack(
2985                            DAG.getMachineFunction(), NewReturnAddrFI),
2986                        false, false, 0);
2987   return Chain;
2988 }
2989
2990 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2991 /// operation of specified width.
2992 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2993                        SDValue V2) {
2994   unsigned NumElems = VT.getVectorNumElements();
2995   SmallVector<int, 8> Mask;
2996   Mask.push_back(NumElems);
2997   for (unsigned i = 1; i != NumElems; ++i)
2998     Mask.push_back(i);
2999   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3000 }
3001
3002 SDValue
3003 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3004                              SmallVectorImpl<SDValue> &InVals) const {
3005   SelectionDAG &DAG                     = CLI.DAG;
3006   SDLoc &dl                             = CLI.DL;
3007   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
3008   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
3009   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
3010   SDValue Chain                         = CLI.Chain;
3011   SDValue Callee                        = CLI.Callee;
3012   CallingConv::ID CallConv              = CLI.CallConv;
3013   bool &isTailCall                      = CLI.IsTailCall;
3014   bool isVarArg                         = CLI.IsVarArg;
3015
3016   MachineFunction &MF = DAG.getMachineFunction();
3017   bool Is64Bit        = Subtarget->is64Bit();
3018   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
3019   StructReturnType SR = callIsStructReturn(Outs);
3020   bool IsSibcall      = false;
3021   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3022   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3023
3024   if (Attr.getValueAsString() == "true")
3025     isTailCall = false;
3026
3027   if (Subtarget->isPICStyleGOT() &&
3028       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3029     // If we are using a GOT, disable tail calls to external symbols with
3030     // default visibility. Tail calling such a symbol requires using a GOT
3031     // relocation, which forces early binding of the symbol. This breaks code
3032     // that require lazy function symbol resolution. Using musttail or
3033     // GuaranteedTailCallOpt will override this.
3034     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3035     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3036                G->getGlobal()->hasDefaultVisibility()))
3037       isTailCall = false;
3038   }
3039
3040   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3041   if (IsMustTail) {
3042     // Force this to be a tail call.  The verifier rules are enough to ensure
3043     // that we can lower this successfully without moving the return address
3044     // around.
3045     isTailCall = true;
3046   } else if (isTailCall) {
3047     // Check if it's really possible to do a tail call.
3048     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3049                     isVarArg, SR != NotStructReturn,
3050                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3051                     Outs, OutVals, Ins, DAG);
3052
3053     // Sibcalls are automatically detected tailcalls which do not require
3054     // ABI changes.
3055     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3056       IsSibcall = true;
3057
3058     if (isTailCall)
3059       ++NumTailCalls;
3060   }
3061
3062   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3063          "Var args not supported with calling convention fastcc, ghc or hipe");
3064
3065   // Analyze operands of the call, assigning locations to each operand.
3066   SmallVector<CCValAssign, 16> ArgLocs;
3067   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3068
3069   // Allocate shadow area for Win64
3070   if (IsWin64)
3071     CCInfo.AllocateStack(32, 8);
3072
3073   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3074
3075   // Get a count of how many bytes are to be pushed on the stack.
3076   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3077   if (IsSibcall)
3078     // This is a sibcall. The memory operands are available in caller's
3079     // own caller's stack.
3080     NumBytes = 0;
3081   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3082            canGuaranteeTCO(CallConv))
3083     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3084
3085   int FPDiff = 0;
3086   if (isTailCall && !IsSibcall && !IsMustTail) {
3087     // Lower arguments at fp - stackoffset + fpdiff.
3088     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3089
3090     FPDiff = NumBytesCallerPushed - NumBytes;
3091
3092     // Set the delta of movement of the returnaddr stackslot.
3093     // But only set if delta is greater than previous delta.
3094     if (FPDiff < X86Info->getTCReturnAddrDelta())
3095       X86Info->setTCReturnAddrDelta(FPDiff);
3096   }
3097
3098   unsigned NumBytesToPush = NumBytes;
3099   unsigned NumBytesToPop = NumBytes;
3100
3101   // If we have an inalloca argument, all stack space has already been allocated
3102   // for us and be right at the top of the stack.  We don't support multiple
3103   // arguments passed in memory when using inalloca.
3104   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3105     NumBytesToPush = 0;
3106     if (!ArgLocs.back().isMemLoc())
3107       report_fatal_error("cannot use inalloca attribute on a register "
3108                          "parameter");
3109     if (ArgLocs.back().getLocMemOffset() != 0)
3110       report_fatal_error("any parameter with the inalloca attribute must be "
3111                          "the only memory argument");
3112   }
3113
3114   if (!IsSibcall)
3115     Chain = DAG.getCALLSEQ_START(
3116         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3117
3118   SDValue RetAddrFrIdx;
3119   // Load return address for tail calls.
3120   if (isTailCall && FPDiff)
3121     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3122                                     Is64Bit, FPDiff, dl);
3123
3124   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3125   SmallVector<SDValue, 8> MemOpChains;
3126   SDValue StackPtr;
3127
3128   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3129   // of tail call optimization arguments are handle later.
3130   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3131   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3132     // Skip inalloca arguments, they have already been written.
3133     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3134     if (Flags.isInAlloca())
3135       continue;
3136
3137     CCValAssign &VA = ArgLocs[i];
3138     EVT RegVT = VA.getLocVT();
3139     SDValue Arg = OutVals[i];
3140     bool isByVal = Flags.isByVal();
3141
3142     // Promote the value if needed.
3143     switch (VA.getLocInfo()) {
3144     default: llvm_unreachable("Unknown loc info!");
3145     case CCValAssign::Full: break;
3146     case CCValAssign::SExt:
3147       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3148       break;
3149     case CCValAssign::ZExt:
3150       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3151       break;
3152     case CCValAssign::AExt:
3153       if (Arg.getValueType().isVector() &&
3154           Arg.getValueType().getScalarType() == MVT::i1)
3155         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3156       else if (RegVT.is128BitVector()) {
3157         // Special case: passing MMX values in XMM registers.
3158         Arg = DAG.getBitcast(MVT::i64, Arg);
3159         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3160         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3161       } else
3162         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3163       break;
3164     case CCValAssign::BCvt:
3165       Arg = DAG.getBitcast(RegVT, Arg);
3166       break;
3167     case CCValAssign::Indirect: {
3168       // Store the argument.
3169       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3170       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3171       Chain = DAG.getStore(
3172           Chain, dl, Arg, SpillSlot,
3173           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3174           false, false, 0);
3175       Arg = SpillSlot;
3176       break;
3177     }
3178     }
3179
3180     if (VA.isRegLoc()) {
3181       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3182       if (isVarArg && IsWin64) {
3183         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3184         // shadow reg if callee is a varargs function.
3185         unsigned ShadowReg = 0;
3186         switch (VA.getLocReg()) {
3187         case X86::XMM0: ShadowReg = X86::RCX; break;
3188         case X86::XMM1: ShadowReg = X86::RDX; break;
3189         case X86::XMM2: ShadowReg = X86::R8; break;
3190         case X86::XMM3: ShadowReg = X86::R9; break;
3191         }
3192         if (ShadowReg)
3193           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3194       }
3195     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3196       assert(VA.isMemLoc());
3197       if (!StackPtr.getNode())
3198         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3199                                       getPointerTy(DAG.getDataLayout()));
3200       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3201                                              dl, DAG, VA, Flags));
3202     }
3203   }
3204
3205   if (!MemOpChains.empty())
3206     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3207
3208   if (Subtarget->isPICStyleGOT()) {
3209     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3210     // GOT pointer.
3211     if (!isTailCall) {
3212       RegsToPass.push_back(std::make_pair(
3213           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3214                                           getPointerTy(DAG.getDataLayout()))));
3215     } else {
3216       // If we are tail calling and generating PIC/GOT style code load the
3217       // address of the callee into ECX. The value in ecx is used as target of
3218       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3219       // for tail calls on PIC/GOT architectures. Normally we would just put the
3220       // address of GOT into ebx and then call target@PLT. But for tail calls
3221       // ebx would be restored (since ebx is callee saved) before jumping to the
3222       // target@PLT.
3223
3224       // Note: The actual moving to ECX is done further down.
3225       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3226       if (G && !G->getGlobal()->hasLocalLinkage() &&
3227           G->getGlobal()->hasDefaultVisibility())
3228         Callee = LowerGlobalAddress(Callee, DAG);
3229       else if (isa<ExternalSymbolSDNode>(Callee))
3230         Callee = LowerExternalSymbol(Callee, DAG);
3231     }
3232   }
3233
3234   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3235     // From AMD64 ABI document:
3236     // For calls that may call functions that use varargs or stdargs
3237     // (prototype-less calls or calls to functions containing ellipsis (...) in
3238     // the declaration) %al is used as hidden argument to specify the number
3239     // of SSE registers used. The contents of %al do not need to match exactly
3240     // the number of registers, but must be an ubound on the number of SSE
3241     // registers used and is in the range 0 - 8 inclusive.
3242
3243     // Count the number of XMM registers allocated.
3244     static const MCPhysReg XMMArgRegs[] = {
3245       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3246       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3247     };
3248     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3249     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3250            && "SSE registers cannot be used when SSE is disabled");
3251
3252     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3253                                         DAG.getConstant(NumXMMRegs, dl,
3254                                                         MVT::i8)));
3255   }
3256
3257   if (isVarArg && IsMustTail) {
3258     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3259     for (const auto &F : Forwards) {
3260       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3261       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3262     }
3263   }
3264
3265   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3266   // don't need this because the eligibility check rejects calls that require
3267   // shuffling arguments passed in memory.
3268   if (!IsSibcall && isTailCall) {
3269     // Force all the incoming stack arguments to be loaded from the stack
3270     // before any new outgoing arguments are stored to the stack, because the
3271     // outgoing stack slots may alias the incoming argument stack slots, and
3272     // the alias isn't otherwise explicit. This is slightly more conservative
3273     // than necessary, because it means that each store effectively depends
3274     // on every argument instead of just those arguments it would clobber.
3275     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3276
3277     SmallVector<SDValue, 8> MemOpChains2;
3278     SDValue FIN;
3279     int FI = 0;
3280     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3281       CCValAssign &VA = ArgLocs[i];
3282       if (VA.isRegLoc())
3283         continue;
3284       assert(VA.isMemLoc());
3285       SDValue Arg = OutVals[i];
3286       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3287       // Skip inalloca arguments.  They don't require any work.
3288       if (Flags.isInAlloca())
3289         continue;
3290       // Create frame index.
3291       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3292       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3293       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3294       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3295
3296       if (Flags.isByVal()) {
3297         // Copy relative to framepointer.
3298         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3299         if (!StackPtr.getNode())
3300           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3301                                         getPointerTy(DAG.getDataLayout()));
3302         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3303                              StackPtr, Source);
3304
3305         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3306                                                          ArgChain,
3307                                                          Flags, DAG, dl));
3308       } else {
3309         // Store relative to framepointer.
3310         MemOpChains2.push_back(DAG.getStore(
3311             ArgChain, dl, Arg, FIN,
3312             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3313             false, false, 0));
3314       }
3315     }
3316
3317     if (!MemOpChains2.empty())
3318       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3319
3320     // Store the return address to the appropriate stack slot.
3321     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3322                                      getPointerTy(DAG.getDataLayout()),
3323                                      RegInfo->getSlotSize(), FPDiff, dl);
3324   }
3325
3326   // Build a sequence of copy-to-reg nodes chained together with token chain
3327   // and flag operands which copy the outgoing args into registers.
3328   SDValue InFlag;
3329   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3330     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3331                              RegsToPass[i].second, InFlag);
3332     InFlag = Chain.getValue(1);
3333   }
3334
3335   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3336     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3337     // In the 64-bit large code model, we have to make all calls
3338     // through a register, since the call instruction's 32-bit
3339     // pc-relative offset may not be large enough to hold the whole
3340     // address.
3341   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3342     // If the callee is a GlobalAddress node (quite common, every direct call
3343     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3344     // it.
3345     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3346
3347     // We should use extra load for direct calls to dllimported functions in
3348     // non-JIT mode.
3349     const GlobalValue *GV = G->getGlobal();
3350     if (!GV->hasDLLImportStorageClass()) {
3351       unsigned char OpFlags = 0;
3352       bool ExtraLoad = false;
3353       unsigned WrapperKind = ISD::DELETED_NODE;
3354
3355       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3356       // external symbols most go through the PLT in PIC mode.  If the symbol
3357       // has hidden or protected visibility, or if it is static or local, then
3358       // we don't need to use the PLT - we can directly call it.
3359       if (Subtarget->isTargetELF() &&
3360           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3361           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3362         OpFlags = X86II::MO_PLT;
3363       } else if (Subtarget->isPICStyleStubAny() &&
3364                  !GV->isStrongDefinitionForLinker() &&
3365                  (!Subtarget->getTargetTriple().isMacOSX() ||
3366                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3367         // PC-relative references to external symbols should go through $stub,
3368         // unless we're building with the leopard linker or later, which
3369         // automatically synthesizes these stubs.
3370         OpFlags = X86II::MO_DARWIN_STUB;
3371       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3372                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3373         // If the function is marked as non-lazy, generate an indirect call
3374         // which loads from the GOT directly. This avoids runtime overhead
3375         // at the cost of eager binding (and one extra byte of encoding).
3376         OpFlags = X86II::MO_GOTPCREL;
3377         WrapperKind = X86ISD::WrapperRIP;
3378         ExtraLoad = true;
3379       }
3380
3381       Callee = DAG.getTargetGlobalAddress(
3382           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3383
3384       // Add a wrapper if needed.
3385       if (WrapperKind != ISD::DELETED_NODE)
3386         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3387                              getPointerTy(DAG.getDataLayout()), Callee);
3388       // Add extra indirection if needed.
3389       if (ExtraLoad)
3390         Callee = DAG.getLoad(
3391             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3392             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3393             false, 0);
3394     }
3395   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3396     unsigned char OpFlags = 0;
3397
3398     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3399     // external symbols should go through the PLT.
3400     if (Subtarget->isTargetELF() &&
3401         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3402       OpFlags = X86II::MO_PLT;
3403     } else if (Subtarget->isPICStyleStubAny() &&
3404                (!Subtarget->getTargetTriple().isMacOSX() ||
3405                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3406       // PC-relative references to external symbols should go through $stub,
3407       // unless we're building with the leopard linker or later, which
3408       // automatically synthesizes these stubs.
3409       OpFlags = X86II::MO_DARWIN_STUB;
3410     }
3411
3412     Callee = DAG.getTargetExternalSymbol(
3413         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3414   } else if (Subtarget->isTarget64BitILP32() &&
3415              Callee->getValueType(0) == MVT::i32) {
3416     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3417     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3418   }
3419
3420   // Returns a chain & a flag for retval copy to use.
3421   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3422   SmallVector<SDValue, 8> Ops;
3423
3424   if (!IsSibcall && isTailCall) {
3425     Chain = DAG.getCALLSEQ_END(Chain,
3426                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3427                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3428     InFlag = Chain.getValue(1);
3429   }
3430
3431   Ops.push_back(Chain);
3432   Ops.push_back(Callee);
3433
3434   if (isTailCall)
3435     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3436
3437   // Add argument registers to the end of the list so that they are known live
3438   // into the call.
3439   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3440     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3441                                   RegsToPass[i].second.getValueType()));
3442
3443   // Add a register mask operand representing the call-preserved registers.
3444   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3445   assert(Mask && "Missing call preserved mask for calling convention");
3446
3447   // If this is an invoke in a 32-bit function using a funclet-based
3448   // personality, assume the function clobbers all registers. If an exception
3449   // is thrown, the runtime will not restore CSRs.
3450   // FIXME: Model this more precisely so that we can register allocate across
3451   // the normal edge and spill and fill across the exceptional edge.
3452   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3453     const Function *CallerFn = MF.getFunction();
3454     EHPersonality Pers =
3455         CallerFn->hasPersonalityFn()
3456             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3457             : EHPersonality::Unknown;
3458     if (isFuncletEHPersonality(Pers))
3459       Mask = RegInfo->getNoPreservedMask();
3460   }
3461
3462   Ops.push_back(DAG.getRegisterMask(Mask));
3463
3464   if (InFlag.getNode())
3465     Ops.push_back(InFlag);
3466
3467   if (isTailCall) {
3468     // We used to do:
3469     //// If this is the first return lowered for this function, add the regs
3470     //// to the liveout set for the function.
3471     // This isn't right, although it's probably harmless on x86; liveouts
3472     // should be computed from returns not tail calls.  Consider a void
3473     // function making a tail call to a function returning int.
3474     MF.getFrameInfo()->setHasTailCall();
3475     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3476   }
3477
3478   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3479   InFlag = Chain.getValue(1);
3480
3481   // Create the CALLSEQ_END node.
3482   unsigned NumBytesForCalleeToPop;
3483   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3484                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3485     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3486   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3487            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3488            SR == StackStructReturn)
3489     // If this is a call to a struct-return function, the callee
3490     // pops the hidden struct pointer, so we have to push it back.
3491     // This is common for Darwin/X86, Linux & Mingw32 targets.
3492     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3493     NumBytesForCalleeToPop = 4;
3494   else
3495     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3496
3497   // Returns a flag for retval copy to use.
3498   if (!IsSibcall) {
3499     Chain = DAG.getCALLSEQ_END(Chain,
3500                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3501                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3502                                                      true),
3503                                InFlag, dl);
3504     InFlag = Chain.getValue(1);
3505   }
3506
3507   // Handle result values, copying them out of physregs into vregs that we
3508   // return.
3509   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3510                          Ins, dl, DAG, InVals);
3511 }
3512
3513 //===----------------------------------------------------------------------===//
3514 //                Fast Calling Convention (tail call) implementation
3515 //===----------------------------------------------------------------------===//
3516
3517 //  Like std call, callee cleans arguments, convention except that ECX is
3518 //  reserved for storing the tail called function address. Only 2 registers are
3519 //  free for argument passing (inreg). Tail call optimization is performed
3520 //  provided:
3521 //                * tailcallopt is enabled
3522 //                * caller/callee are fastcc
3523 //  On X86_64 architecture with GOT-style position independent code only local
3524 //  (within module) calls are supported at the moment.
3525 //  To keep the stack aligned according to platform abi the function
3526 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3527 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3528 //  If a tail called function callee has more arguments than the caller the
3529 //  caller needs to make sure that there is room to move the RETADDR to. This is
3530 //  achieved by reserving an area the size of the argument delta right after the
3531 //  original RETADDR, but before the saved framepointer or the spilled registers
3532 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3533 //  stack layout:
3534 //    arg1
3535 //    arg2
3536 //    RETADDR
3537 //    [ new RETADDR
3538 //      move area ]
3539 //    (possible EBP)
3540 //    ESI
3541 //    EDI
3542 //    local1 ..
3543
3544 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3545 /// requirement.
3546 unsigned
3547 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3548                                                SelectionDAG& DAG) const {
3549   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3550   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3551   unsigned StackAlignment = TFI.getStackAlignment();
3552   uint64_t AlignMask = StackAlignment - 1;
3553   int64_t Offset = StackSize;
3554   unsigned SlotSize = RegInfo->getSlotSize();
3555   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3556     // Number smaller than 12 so just add the difference.
3557     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3558   } else {
3559     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3560     Offset = ((~AlignMask) & Offset) + StackAlignment +
3561       (StackAlignment-SlotSize);
3562   }
3563   return Offset;
3564 }
3565
3566 /// Return true if the given stack call argument is already available in the
3567 /// same position (relatively) of the caller's incoming argument stack.
3568 static
3569 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3570                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3571                          const X86InstrInfo *TII) {
3572   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3573   int FI = INT_MAX;
3574   if (Arg.getOpcode() == ISD::CopyFromReg) {
3575     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3576     if (!TargetRegisterInfo::isVirtualRegister(VR))
3577       return false;
3578     MachineInstr *Def = MRI->getVRegDef(VR);
3579     if (!Def)
3580       return false;
3581     if (!Flags.isByVal()) {
3582       if (!TII->isLoadFromStackSlot(Def, FI))
3583         return false;
3584     } else {
3585       unsigned Opcode = Def->getOpcode();
3586       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3587            Opcode == X86::LEA64_32r) &&
3588           Def->getOperand(1).isFI()) {
3589         FI = Def->getOperand(1).getIndex();
3590         Bytes = Flags.getByValSize();
3591       } else
3592         return false;
3593     }
3594   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3595     if (Flags.isByVal())
3596       // ByVal argument is passed in as a pointer but it's now being
3597       // dereferenced. e.g.
3598       // define @foo(%struct.X* %A) {
3599       //   tail call @bar(%struct.X* byval %A)
3600       // }
3601       return false;
3602     SDValue Ptr = Ld->getBasePtr();
3603     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3604     if (!FINode)
3605       return false;
3606     FI = FINode->getIndex();
3607   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3608     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3609     FI = FINode->getIndex();
3610     Bytes = Flags.getByValSize();
3611   } else
3612     return false;
3613
3614   assert(FI != INT_MAX);
3615   if (!MFI->isFixedObjectIndex(FI))
3616     return false;
3617   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3618 }
3619
3620 /// Check whether the call is eligible for tail call optimization. Targets
3621 /// that want to do tail call optimization should implement this function.
3622 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3623     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3624     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3625     const SmallVectorImpl<ISD::OutputArg> &Outs,
3626     const SmallVectorImpl<SDValue> &OutVals,
3627     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3628   if (!mayTailCallThisCC(CalleeCC))
3629     return false;
3630
3631   // If -tailcallopt is specified, make fastcc functions tail-callable.
3632   MachineFunction &MF = DAG.getMachineFunction();
3633   const Function *CallerF = MF.getFunction();
3634
3635   // If the function return type is x86_fp80 and the callee return type is not,
3636   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3637   // perform a tailcall optimization here.
3638   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3639     return false;
3640
3641   CallingConv::ID CallerCC = CallerF->getCallingConv();
3642   bool CCMatch = CallerCC == CalleeCC;
3643   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3644   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3645
3646   // Win64 functions have extra shadow space for argument homing. Don't do the
3647   // sibcall if the caller and callee have mismatched expectations for this
3648   // space.
3649   if (IsCalleeWin64 != IsCallerWin64)
3650     return false;
3651
3652   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3653     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3654       return true;
3655     return false;
3656   }
3657
3658   // Look for obvious safe cases to perform tail call optimization that do not
3659   // require ABI changes. This is what gcc calls sibcall.
3660
3661   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3662   // emit a special epilogue.
3663   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3664   if (RegInfo->needsStackRealignment(MF))
3665     return false;
3666
3667   // Also avoid sibcall optimization if either caller or callee uses struct
3668   // return semantics.
3669   if (isCalleeStructRet || isCallerStructRet)
3670     return false;
3671
3672   // Do not sibcall optimize vararg calls unless all arguments are passed via
3673   // registers.
3674   if (isVarArg && !Outs.empty()) {
3675     // Optimizing for varargs on Win64 is unlikely to be safe without
3676     // additional testing.
3677     if (IsCalleeWin64 || IsCallerWin64)
3678       return false;
3679
3680     SmallVector<CCValAssign, 16> ArgLocs;
3681     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3682                    *DAG.getContext());
3683
3684     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3685     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3686       if (!ArgLocs[i].isRegLoc())
3687         return false;
3688   }
3689
3690   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3691   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3692   // this into a sibcall.
3693   bool Unused = false;
3694   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3695     if (!Ins[i].Used) {
3696       Unused = true;
3697       break;
3698     }
3699   }
3700   if (Unused) {
3701     SmallVector<CCValAssign, 16> RVLocs;
3702     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3703                    *DAG.getContext());
3704     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3705     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3706       CCValAssign &VA = RVLocs[i];
3707       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3708         return false;
3709     }
3710   }
3711
3712   // If the calling conventions do not match, then we'd better make sure the
3713   // results are returned in the same way as what the caller expects.
3714   if (!CCMatch) {
3715     SmallVector<CCValAssign, 16> RVLocs1;
3716     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3717                     *DAG.getContext());
3718     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3719
3720     SmallVector<CCValAssign, 16> RVLocs2;
3721     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3722                     *DAG.getContext());
3723     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3724
3725     if (RVLocs1.size() != RVLocs2.size())
3726       return false;
3727     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3728       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3729         return false;
3730       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3731         return false;
3732       if (RVLocs1[i].isRegLoc()) {
3733         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3734           return false;
3735       } else {
3736         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3737           return false;
3738       }
3739     }
3740   }
3741
3742   unsigned StackArgsSize = 0;
3743
3744   // If the callee takes no arguments then go on to check the results of the
3745   // call.
3746   if (!Outs.empty()) {
3747     // Check if stack adjustment is needed. For now, do not do this if any
3748     // argument is passed on the stack.
3749     SmallVector<CCValAssign, 16> ArgLocs;
3750     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3751                    *DAG.getContext());
3752
3753     // Allocate shadow area for Win64
3754     if (IsCalleeWin64)
3755       CCInfo.AllocateStack(32, 8);
3756
3757     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3758     StackArgsSize = CCInfo.getNextStackOffset();
3759
3760     if (CCInfo.getNextStackOffset()) {
3761       // Check if the arguments are already laid out in the right way as
3762       // the caller's fixed stack objects.
3763       MachineFrameInfo *MFI = MF.getFrameInfo();
3764       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3765       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3766       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3767         CCValAssign &VA = ArgLocs[i];
3768         SDValue Arg = OutVals[i];
3769         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3770         if (VA.getLocInfo() == CCValAssign::Indirect)
3771           return false;
3772         if (!VA.isRegLoc()) {
3773           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3774                                    MFI, MRI, TII))
3775             return false;
3776         }
3777       }
3778     }
3779
3780     // If the tailcall address may be in a register, then make sure it's
3781     // possible to register allocate for it. In 32-bit, the call address can
3782     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3783     // callee-saved registers are restored. These happen to be the same
3784     // registers used to pass 'inreg' arguments so watch out for those.
3785     if (!Subtarget->is64Bit() &&
3786         ((!isa<GlobalAddressSDNode>(Callee) &&
3787           !isa<ExternalSymbolSDNode>(Callee)) ||
3788          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3789       unsigned NumInRegs = 0;
3790       // In PIC we need an extra register to formulate the address computation
3791       // for the callee.
3792       unsigned MaxInRegs =
3793         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3794
3795       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3796         CCValAssign &VA = ArgLocs[i];
3797         if (!VA.isRegLoc())
3798           continue;
3799         unsigned Reg = VA.getLocReg();
3800         switch (Reg) {
3801         default: break;
3802         case X86::EAX: case X86::EDX: case X86::ECX:
3803           if (++NumInRegs == MaxInRegs)
3804             return false;
3805           break;
3806         }
3807       }
3808     }
3809   }
3810
3811   bool CalleeWillPop =
3812       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3813                        MF.getTarget().Options.GuaranteedTailCallOpt);
3814
3815   if (unsigned BytesToPop =
3816           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3817     // If we have bytes to pop, the callee must pop them.
3818     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3819     if (!CalleePopMatches)
3820       return false;
3821   } else if (CalleeWillPop && StackArgsSize > 0) {
3822     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3823     return false;
3824   }
3825
3826   return true;
3827 }
3828
3829 FastISel *
3830 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3831                                   const TargetLibraryInfo *libInfo) const {
3832   return X86::createFastISel(funcInfo, libInfo);
3833 }
3834
3835 //===----------------------------------------------------------------------===//
3836 //                           Other Lowering Hooks
3837 //===----------------------------------------------------------------------===//
3838
3839 static bool MayFoldLoad(SDValue Op) {
3840   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3841 }
3842
3843 static bool MayFoldIntoStore(SDValue Op) {
3844   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3845 }
3846
3847 static bool isTargetShuffle(unsigned Opcode) {
3848   switch(Opcode) {
3849   default: return false;
3850   case X86ISD::BLENDI:
3851   case X86ISD::PSHUFB:
3852   case X86ISD::PSHUFD:
3853   case X86ISD::PSHUFHW:
3854   case X86ISD::PSHUFLW:
3855   case X86ISD::SHUFP:
3856   case X86ISD::PALIGNR:
3857   case X86ISD::MOVLHPS:
3858   case X86ISD::MOVLHPD:
3859   case X86ISD::MOVHLPS:
3860   case X86ISD::MOVLPS:
3861   case X86ISD::MOVLPD:
3862   case X86ISD::MOVSHDUP:
3863   case X86ISD::MOVSLDUP:
3864   case X86ISD::MOVDDUP:
3865   case X86ISD::MOVSS:
3866   case X86ISD::MOVSD:
3867   case X86ISD::UNPCKL:
3868   case X86ISD::UNPCKH:
3869   case X86ISD::VPERMILPI:
3870   case X86ISD::VPERM2X128:
3871   case X86ISD::VPERMI:
3872   case X86ISD::VPERMV:
3873   case X86ISD::VPERMV3:
3874     return true;
3875   }
3876 }
3877
3878 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3879                                     SDValue V1, unsigned TargetMask,
3880                                     SelectionDAG &DAG) {
3881   switch(Opc) {
3882   default: llvm_unreachable("Unknown x86 shuffle node");
3883   case X86ISD::PSHUFD:
3884   case X86ISD::PSHUFHW:
3885   case X86ISD::PSHUFLW:
3886   case X86ISD::VPERMILPI:
3887   case X86ISD::VPERMI:
3888     return DAG.getNode(Opc, dl, VT, V1,
3889                        DAG.getConstant(TargetMask, dl, MVT::i8));
3890   }
3891 }
3892
3893 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3894                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3895   switch(Opc) {
3896   default: llvm_unreachable("Unknown x86 shuffle node");
3897   case X86ISD::MOVLHPS:
3898   case X86ISD::MOVLHPD:
3899   case X86ISD::MOVHLPS:
3900   case X86ISD::MOVLPS:
3901   case X86ISD::MOVLPD:
3902   case X86ISD::MOVSS:
3903   case X86ISD::MOVSD:
3904   case X86ISD::UNPCKL:
3905   case X86ISD::UNPCKH:
3906     return DAG.getNode(Opc, dl, VT, V1, V2);
3907   }
3908 }
3909
3910 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3911   MachineFunction &MF = DAG.getMachineFunction();
3912   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3913   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3914   int ReturnAddrIndex = FuncInfo->getRAIndex();
3915
3916   if (ReturnAddrIndex == 0) {
3917     // Set up a frame object for the return address.
3918     unsigned SlotSize = RegInfo->getSlotSize();
3919     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3920                                                            -(int64_t)SlotSize,
3921                                                            false);
3922     FuncInfo->setRAIndex(ReturnAddrIndex);
3923   }
3924
3925   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3926 }
3927
3928 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3929                                        bool hasSymbolicDisplacement) {
3930   // Offset should fit into 32 bit immediate field.
3931   if (!isInt<32>(Offset))
3932     return false;
3933
3934   // If we don't have a symbolic displacement - we don't have any extra
3935   // restrictions.
3936   if (!hasSymbolicDisplacement)
3937     return true;
3938
3939   // FIXME: Some tweaks might be needed for medium code model.
3940   if (M != CodeModel::Small && M != CodeModel::Kernel)
3941     return false;
3942
3943   // For small code model we assume that latest object is 16MB before end of 31
3944   // bits boundary. We may also accept pretty large negative constants knowing
3945   // that all objects are in the positive half of address space.
3946   if (M == CodeModel::Small && Offset < 16*1024*1024)
3947     return true;
3948
3949   // For kernel code model we know that all object resist in the negative half
3950   // of 32bits address space. We may not accept negative offsets, since they may
3951   // be just off and we may accept pretty large positive ones.
3952   if (M == CodeModel::Kernel && Offset >= 0)
3953     return true;
3954
3955   return false;
3956 }
3957
3958 /// Determines whether the callee is required to pop its own arguments.
3959 /// Callee pop is necessary to support tail calls.
3960 bool X86::isCalleePop(CallingConv::ID CallingConv,
3961                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3962   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3963   // can guarantee TCO.
3964   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3965     return true;
3966
3967   switch (CallingConv) {
3968   default:
3969     return false;
3970   case CallingConv::X86_StdCall:
3971   case CallingConv::X86_FastCall:
3972   case CallingConv::X86_ThisCall:
3973   case CallingConv::X86_VectorCall:
3974     return !is64Bit;
3975   }
3976 }
3977
3978 /// \brief Return true if the condition is an unsigned comparison operation.
3979 static bool isX86CCUnsigned(unsigned X86CC) {
3980   switch (X86CC) {
3981   default: llvm_unreachable("Invalid integer condition!");
3982   case X86::COND_E:     return true;
3983   case X86::COND_G:     return false;
3984   case X86::COND_GE:    return false;
3985   case X86::COND_L:     return false;
3986   case X86::COND_LE:    return false;
3987   case X86::COND_NE:    return true;
3988   case X86::COND_B:     return true;
3989   case X86::COND_A:     return true;
3990   case X86::COND_BE:    return true;
3991   case X86::COND_AE:    return true;
3992   }
3993   llvm_unreachable("covered switch fell through?!");
3994 }
3995
3996 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3997 /// condition code, returning the condition code and the LHS/RHS of the
3998 /// comparison to make.
3999 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
4000                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
4001   if (!isFP) {
4002     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
4003       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
4004         // X > -1   -> X == 0, jump !sign.
4005         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4006         return X86::COND_NS;
4007       }
4008       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
4009         // X < 0   -> X == 0, jump on sign.
4010         return X86::COND_S;
4011       }
4012       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
4013         // X < 1   -> X <= 0
4014         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4015         return X86::COND_LE;
4016       }
4017     }
4018
4019     switch (SetCCOpcode) {
4020     default: llvm_unreachable("Invalid integer condition!");
4021     case ISD::SETEQ:  return X86::COND_E;
4022     case ISD::SETGT:  return X86::COND_G;
4023     case ISD::SETGE:  return X86::COND_GE;
4024     case ISD::SETLT:  return X86::COND_L;
4025     case ISD::SETLE:  return X86::COND_LE;
4026     case ISD::SETNE:  return X86::COND_NE;
4027     case ISD::SETULT: return X86::COND_B;
4028     case ISD::SETUGT: return X86::COND_A;
4029     case ISD::SETULE: return X86::COND_BE;
4030     case ISD::SETUGE: return X86::COND_AE;
4031     }
4032   }
4033
4034   // First determine if it is required or is profitable to flip the operands.
4035
4036   // If LHS is a foldable load, but RHS is not, flip the condition.
4037   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4038       !ISD::isNON_EXTLoad(RHS.getNode())) {
4039     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4040     std::swap(LHS, RHS);
4041   }
4042
4043   switch (SetCCOpcode) {
4044   default: break;
4045   case ISD::SETOLT:
4046   case ISD::SETOLE:
4047   case ISD::SETUGT:
4048   case ISD::SETUGE:
4049     std::swap(LHS, RHS);
4050     break;
4051   }
4052
4053   // On a floating point condition, the flags are set as follows:
4054   // ZF  PF  CF   op
4055   //  0 | 0 | 0 | X > Y
4056   //  0 | 0 | 1 | X < Y
4057   //  1 | 0 | 0 | X == Y
4058   //  1 | 1 | 1 | unordered
4059   switch (SetCCOpcode) {
4060   default: llvm_unreachable("Condcode should be pre-legalized away");
4061   case ISD::SETUEQ:
4062   case ISD::SETEQ:   return X86::COND_E;
4063   case ISD::SETOLT:              // flipped
4064   case ISD::SETOGT:
4065   case ISD::SETGT:   return X86::COND_A;
4066   case ISD::SETOLE:              // flipped
4067   case ISD::SETOGE:
4068   case ISD::SETGE:   return X86::COND_AE;
4069   case ISD::SETUGT:              // flipped
4070   case ISD::SETULT:
4071   case ISD::SETLT:   return X86::COND_B;
4072   case ISD::SETUGE:              // flipped
4073   case ISD::SETULE:
4074   case ISD::SETLE:   return X86::COND_BE;
4075   case ISD::SETONE:
4076   case ISD::SETNE:   return X86::COND_NE;
4077   case ISD::SETUO:   return X86::COND_P;
4078   case ISD::SETO:    return X86::COND_NP;
4079   case ISD::SETOEQ:
4080   case ISD::SETUNE:  return X86::COND_INVALID;
4081   }
4082 }
4083
4084 /// Is there a floating point cmov for the specific X86 condition code?
4085 /// Current x86 isa includes the following FP cmov instructions:
4086 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4087 static bool hasFPCMov(unsigned X86CC) {
4088   switch (X86CC) {
4089   default:
4090     return false;
4091   case X86::COND_B:
4092   case X86::COND_BE:
4093   case X86::COND_E:
4094   case X86::COND_P:
4095   case X86::COND_A:
4096   case X86::COND_AE:
4097   case X86::COND_NE:
4098   case X86::COND_NP:
4099     return true;
4100   }
4101 }
4102
4103 /// Returns true if the target can instruction select the
4104 /// specified FP immediate natively. If false, the legalizer will
4105 /// materialize the FP immediate as a load from a constant pool.
4106 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4107   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4108     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4109       return true;
4110   }
4111   return false;
4112 }
4113
4114 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4115                                               ISD::LoadExtType ExtTy,
4116                                               EVT NewVT) const {
4117   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4118   // relocation target a movq or addq instruction: don't let the load shrink.
4119   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4120   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4121     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4122       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4123   return true;
4124 }
4125
4126 /// \brief Returns true if it is beneficial to convert a load of a constant
4127 /// to just the constant itself.
4128 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4129                                                           Type *Ty) const {
4130   assert(Ty->isIntegerTy());
4131
4132   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4133   if (BitSize == 0 || BitSize > 64)
4134     return false;
4135   return true;
4136 }
4137
4138 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4139                                                 unsigned Index) const {
4140   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4141     return false;
4142
4143   return (Index == 0 || Index == ResVT.getVectorNumElements());
4144 }
4145
4146 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4147   // Speculate cttz only if we can directly use TZCNT.
4148   return Subtarget->hasBMI();
4149 }
4150
4151 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4152   // Speculate ctlz only if we can directly use LZCNT.
4153   return Subtarget->hasLZCNT();
4154 }
4155
4156 /// Return true if every element in Mask, beginning
4157 /// from position Pos and ending in Pos+Size is undef.
4158 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4159   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4160     if (0 <= Mask[i])
4161       return false;
4162   return true;
4163 }
4164
4165 /// Return true if Val is undef or if its value falls within the
4166 /// specified range (L, H].
4167 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4168   return (Val < 0) || (Val >= Low && Val < Hi);
4169 }
4170
4171 /// Val is either less than zero (undef) or equal to the specified value.
4172 static bool isUndefOrEqual(int Val, int CmpVal) {
4173   return (Val < 0 || Val == CmpVal);
4174 }
4175
4176 /// Return true if every element in Mask, beginning
4177 /// from position Pos and ending in Pos+Size, falls within the specified
4178 /// sequential range (Low, Low+Size]. or is undef.
4179 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4180                                        unsigned Pos, unsigned Size, int Low) {
4181   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4182     if (!isUndefOrEqual(Mask[i], Low))
4183       return false;
4184   return true;
4185 }
4186
4187 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4188 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4189 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4190   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4191   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4192     return false;
4193
4194   // The index should be aligned on a vecWidth-bit boundary.
4195   uint64_t Index =
4196     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4197
4198   MVT VT = N->getSimpleValueType(0);
4199   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4200   bool Result = (Index * ElSize) % vecWidth == 0;
4201
4202   return Result;
4203 }
4204
4205 /// Return true if the specified INSERT_SUBVECTOR
4206 /// operand specifies a subvector insert that is suitable for input to
4207 /// insertion of 128 or 256-bit subvectors
4208 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4209   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4210   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4211     return false;
4212   // The index should be aligned on a vecWidth-bit boundary.
4213   uint64_t Index =
4214     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4215
4216   MVT VT = N->getSimpleValueType(0);
4217   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4218   bool Result = (Index * ElSize) % vecWidth == 0;
4219
4220   return Result;
4221 }
4222
4223 bool X86::isVINSERT128Index(SDNode *N) {
4224   return isVINSERTIndex(N, 128);
4225 }
4226
4227 bool X86::isVINSERT256Index(SDNode *N) {
4228   return isVINSERTIndex(N, 256);
4229 }
4230
4231 bool X86::isVEXTRACT128Index(SDNode *N) {
4232   return isVEXTRACTIndex(N, 128);
4233 }
4234
4235 bool X86::isVEXTRACT256Index(SDNode *N) {
4236   return isVEXTRACTIndex(N, 256);
4237 }
4238
4239 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4240   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4241   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4242     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4243
4244   uint64_t Index =
4245     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4246
4247   MVT VecVT = N->getOperand(0).getSimpleValueType();
4248   MVT ElVT = VecVT.getVectorElementType();
4249
4250   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4251   return Index / NumElemsPerChunk;
4252 }
4253
4254 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4255   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4256   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4257     llvm_unreachable("Illegal insert subvector for VINSERT");
4258
4259   uint64_t Index =
4260     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4261
4262   MVT VecVT = N->getSimpleValueType(0);
4263   MVT ElVT = VecVT.getVectorElementType();
4264
4265   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4266   return Index / NumElemsPerChunk;
4267 }
4268
4269 /// Return the appropriate immediate to extract the specified
4270 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4271 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4272   return getExtractVEXTRACTImmediate(N, 128);
4273 }
4274
4275 /// Return the appropriate immediate to extract the specified
4276 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4277 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4278   return getExtractVEXTRACTImmediate(N, 256);
4279 }
4280
4281 /// Return the appropriate immediate to insert at the specified
4282 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4283 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4284   return getInsertVINSERTImmediate(N, 128);
4285 }
4286
4287 /// Return the appropriate immediate to insert at the specified
4288 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4289 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4290   return getInsertVINSERTImmediate(N, 256);
4291 }
4292
4293 /// Returns true if V is a constant integer zero.
4294 static bool isZero(SDValue V) {
4295   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4296   return C && C->isNullValue();
4297 }
4298
4299 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4300 bool X86::isZeroNode(SDValue Elt) {
4301   if (isZero(Elt))
4302     return true;
4303   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4304     return CFP->getValueAPF().isPosZero();
4305   return false;
4306 }
4307
4308 // Build a vector of constants
4309 // Use an UNDEF node if MaskElt == -1.
4310 // Spilt 64-bit constants in the 32-bit mode.
4311 static SDValue getConstVector(ArrayRef<int> Values, EVT VT,
4312                               SelectionDAG &DAG,
4313                               SDLoc dl, bool IsMask = false) {
4314
4315   SmallVector<SDValue, 32>  Ops;
4316   bool Split = false;
4317
4318   EVT ConstVecVT = VT;
4319   unsigned NumElts = VT.getVectorNumElements();
4320   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4321   if (!In64BitMode && VT.getScalarType() == MVT::i64) {
4322     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4323     Split = true;
4324   }
4325
4326   EVT EltVT = ConstVecVT.getScalarType();
4327   for (unsigned i = 0; i < NumElts; ++i) {
4328     bool IsUndef = Values[i] < 0 && IsMask;
4329     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4330       DAG.getConstant(Values[i], dl, EltVT);
4331     Ops.push_back(OpNode);
4332     if (Split)
4333       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4334                     DAG.getConstant(0, dl, EltVT));
4335   }
4336   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4337   if (Split)
4338     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4339   return ConstsNode;
4340 }
4341
4342 /// Returns a vector of specified type with all zero elements.
4343 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4344                              SelectionDAG &DAG, SDLoc dl) {
4345   assert(VT.isVector() && "Expected a vector type");
4346
4347   // Always build SSE zero vectors as <4 x i32> bitcasted
4348   // to their dest type. This ensures they get CSE'd.
4349   SDValue Vec;
4350   if (VT.is128BitVector()) {  // SSE
4351     if (Subtarget->hasSSE2()) {  // SSE2
4352       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4353       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4354     } else { // SSE1
4355       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4356       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4357     }
4358   } else if (VT.is256BitVector()) { // AVX
4359     if (Subtarget->hasInt256()) { // AVX2
4360       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4361       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4362       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4363     } else {
4364       // 256-bit logic and arithmetic instructions in AVX are all
4365       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4366       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4367       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4368       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4369     }
4370   } else if (VT.is512BitVector()) { // AVX-512
4371       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4372       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4373                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4374       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4375   } else if (VT.getScalarType() == MVT::i1) {
4376
4377     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4378             && "Unexpected vector type");
4379     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4380             && "Unexpected vector type");
4381     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4382     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4383     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4384   } else
4385     llvm_unreachable("Unexpected vector type");
4386
4387   return DAG.getBitcast(VT, Vec);
4388 }
4389
4390 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4391                                 SelectionDAG &DAG, SDLoc dl,
4392                                 unsigned vectorWidth) {
4393   assert((vectorWidth == 128 || vectorWidth == 256) &&
4394          "Unsupported vector width");
4395   EVT VT = Vec.getValueType();
4396   EVT ElVT = VT.getVectorElementType();
4397   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4398   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4399                                   VT.getVectorNumElements()/Factor);
4400
4401   // Extract from UNDEF is UNDEF.
4402   if (Vec.getOpcode() == ISD::UNDEF)
4403     return DAG.getUNDEF(ResultVT);
4404
4405   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4406   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4407
4408   // This is the index of the first element of the vectorWidth-bit chunk
4409   // we want.
4410   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4411                                * ElemsPerChunk);
4412
4413   // If the input is a buildvector just emit a smaller one.
4414   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4415     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4416                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4417                                     ElemsPerChunk));
4418
4419   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4420   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4421 }
4422
4423 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4424 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4425 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4426 /// instructions or a simple subregister reference. Idx is an index in the
4427 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4428 /// lowering EXTRACT_VECTOR_ELT operations easier.
4429 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4430                                    SelectionDAG &DAG, SDLoc dl) {
4431   assert((Vec.getValueType().is256BitVector() ||
4432           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4433   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4434 }
4435
4436 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4437 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4438                                    SelectionDAG &DAG, SDLoc dl) {
4439   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4440   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4441 }
4442
4443 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4444                                unsigned IdxVal, SelectionDAG &DAG,
4445                                SDLoc dl, unsigned vectorWidth) {
4446   assert((vectorWidth == 128 || vectorWidth == 256) &&
4447          "Unsupported vector width");
4448   // Inserting UNDEF is Result
4449   if (Vec.getOpcode() == ISD::UNDEF)
4450     return Result;
4451   EVT VT = Vec.getValueType();
4452   EVT ElVT = VT.getVectorElementType();
4453   EVT ResultVT = Result.getValueType();
4454
4455   // Insert the relevant vectorWidth bits.
4456   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4457
4458   // This is the index of the first element of the vectorWidth-bit chunk
4459   // we want.
4460   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4461                                * ElemsPerChunk);
4462
4463   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4464   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4465 }
4466
4467 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4468 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4469 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4470 /// simple superregister reference.  Idx is an index in the 128 bits
4471 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4472 /// lowering INSERT_VECTOR_ELT operations easier.
4473 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4474                                   SelectionDAG &DAG, SDLoc dl) {
4475   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4476
4477   // For insertion into the zero index (low half) of a 256-bit vector, it is
4478   // more efficient to generate a blend with immediate instead of an insert*128.
4479   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4480   // extend the subvector to the size of the result vector. Make sure that
4481   // we are not recursing on that node by checking for undef here.
4482   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4483       Result.getOpcode() != ISD::UNDEF) {
4484     EVT ResultVT = Result.getValueType();
4485     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4486     SDValue Undef = DAG.getUNDEF(ResultVT);
4487     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4488                                  Vec, ZeroIndex);
4489
4490     // The blend instruction, and therefore its mask, depend on the data type.
4491     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4492     if (ScalarType.isFloatingPoint()) {
4493       // Choose either vblendps (float) or vblendpd (double).
4494       unsigned ScalarSize = ScalarType.getSizeInBits();
4495       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4496       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4497       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4498       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4499     }
4500
4501     const X86Subtarget &Subtarget =
4502     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4503
4504     // AVX2 is needed for 256-bit integer blend support.
4505     // Integers must be cast to 32-bit because there is only vpblendd;
4506     // vpblendw can't be used for this because it has a handicapped mask.
4507
4508     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4509     // is still more efficient than using the wrong domain vinsertf128 that
4510     // will be created by InsertSubVector().
4511     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4512
4513     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4514     Vec256 = DAG.getBitcast(CastVT, Vec256);
4515     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4516     return DAG.getBitcast(ResultVT, Vec256);
4517   }
4518
4519   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4520 }
4521
4522 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4523                                   SelectionDAG &DAG, SDLoc dl) {
4524   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4525   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4526 }
4527
4528 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4529 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4530 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4531 /// large BUILD_VECTORS.
4532 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4533                                    unsigned NumElems, SelectionDAG &DAG,
4534                                    SDLoc dl) {
4535   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4536   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4537 }
4538
4539 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4540                                    unsigned NumElems, SelectionDAG &DAG,
4541                                    SDLoc dl) {
4542   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4543   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4544 }
4545
4546 /// Returns a vector of specified type with all bits set.
4547 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4548 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4549 /// Then bitcast to their original type, ensuring they get CSE'd.
4550 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4551                              SelectionDAG &DAG, SDLoc dl) {
4552   assert(VT.isVector() && "Expected a vector type");
4553
4554   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4555   SDValue Vec;
4556   if (VT.is512BitVector()) {
4557     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4558                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4559     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4560   } else if (VT.is256BitVector()) {
4561     if (Subtarget->hasInt256()) { // AVX2
4562       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4563       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4564     } else { // AVX
4565       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4566       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4567     }
4568   } else if (VT.is128BitVector()) {
4569     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4570   } else
4571     llvm_unreachable("Unexpected vector type");
4572
4573   return DAG.getBitcast(VT, Vec);
4574 }
4575
4576 /// Returns a vector_shuffle node for an unpackl operation.
4577 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4578                           SDValue V2) {
4579   unsigned NumElems = VT.getVectorNumElements();
4580   SmallVector<int, 8> Mask;
4581   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4582     Mask.push_back(i);
4583     Mask.push_back(i + NumElems);
4584   }
4585   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4586 }
4587
4588 /// Returns a vector_shuffle node for an unpackh operation.
4589 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4590                           SDValue V2) {
4591   unsigned NumElems = VT.getVectorNumElements();
4592   SmallVector<int, 8> Mask;
4593   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4594     Mask.push_back(i + Half);
4595     Mask.push_back(i + NumElems + Half);
4596   }
4597   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4598 }
4599
4600 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4601 /// This produces a shuffle where the low element of V2 is swizzled into the
4602 /// zero/undef vector, landing at element Idx.
4603 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4604 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4605                                            bool IsZero,
4606                                            const X86Subtarget *Subtarget,
4607                                            SelectionDAG &DAG) {
4608   MVT VT = V2.getSimpleValueType();
4609   SDValue V1 = IsZero
4610     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4611   unsigned NumElems = VT.getVectorNumElements();
4612   SmallVector<int, 16> MaskVec;
4613   for (unsigned i = 0; i != NumElems; ++i)
4614     // If this is the insertion idx, put the low elt of V2 here.
4615     MaskVec.push_back(i == Idx ? NumElems : i);
4616   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4617 }
4618
4619 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4620 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4621 /// uses one source. Note that this will set IsUnary for shuffles which use a
4622 /// single input multiple times, and in those cases it will
4623 /// adjust the mask to only have indices within that single input.
4624 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4625 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4626                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4627   unsigned NumElems = VT.getVectorNumElements();
4628   SDValue ImmN;
4629
4630   IsUnary = false;
4631   bool IsFakeUnary = false;
4632   switch(N->getOpcode()) {
4633   case X86ISD::BLENDI:
4634     ImmN = N->getOperand(N->getNumOperands()-1);
4635     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4636     break;
4637   case X86ISD::SHUFP:
4638     ImmN = N->getOperand(N->getNumOperands()-1);
4639     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4640     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4641     break;
4642   case X86ISD::UNPCKH:
4643     DecodeUNPCKHMask(VT, Mask);
4644     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4645     break;
4646   case X86ISD::UNPCKL:
4647     DecodeUNPCKLMask(VT, Mask);
4648     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4649     break;
4650   case X86ISD::MOVHLPS:
4651     DecodeMOVHLPSMask(NumElems, Mask);
4652     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4653     break;
4654   case X86ISD::MOVLHPS:
4655     DecodeMOVLHPSMask(NumElems, Mask);
4656     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4657     break;
4658   case X86ISD::PALIGNR:
4659     ImmN = N->getOperand(N->getNumOperands()-1);
4660     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4661     break;
4662   case X86ISD::PSHUFD:
4663   case X86ISD::VPERMILPI:
4664     ImmN = N->getOperand(N->getNumOperands()-1);
4665     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4666     IsUnary = true;
4667     break;
4668   case X86ISD::PSHUFHW:
4669     ImmN = N->getOperand(N->getNumOperands()-1);
4670     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4671     IsUnary = true;
4672     break;
4673   case X86ISD::PSHUFLW:
4674     ImmN = N->getOperand(N->getNumOperands()-1);
4675     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4676     IsUnary = true;
4677     break;
4678   case X86ISD::PSHUFB: {
4679     IsUnary = true;
4680     SDValue MaskNode = N->getOperand(1);
4681     while (MaskNode->getOpcode() == ISD::BITCAST)
4682       MaskNode = MaskNode->getOperand(0);
4683
4684     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4685       // If we have a build-vector, then things are easy.
4686       EVT VT = MaskNode.getValueType();
4687       assert(VT.isVector() &&
4688              "Can't produce a non-vector with a build_vector!");
4689       if (!VT.isInteger())
4690         return false;
4691
4692       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4693
4694       SmallVector<uint64_t, 32> RawMask;
4695       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4696         SDValue Op = MaskNode->getOperand(i);
4697         if (Op->getOpcode() == ISD::UNDEF) {
4698           RawMask.push_back((uint64_t)SM_SentinelUndef);
4699           continue;
4700         }
4701         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4702         if (!CN)
4703           return false;
4704         APInt MaskElement = CN->getAPIntValue();
4705
4706         // We now have to decode the element which could be any integer size and
4707         // extract each byte of it.
4708         for (int j = 0; j < NumBytesPerElement; ++j) {
4709           // Note that this is x86 and so always little endian: the low byte is
4710           // the first byte of the mask.
4711           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4712           MaskElement = MaskElement.lshr(8);
4713         }
4714       }
4715       DecodePSHUFBMask(RawMask, Mask);
4716       break;
4717     }
4718
4719     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4720     if (!MaskLoad)
4721       return false;
4722
4723     SDValue Ptr = MaskLoad->getBasePtr();
4724     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4725         Ptr->getOpcode() == X86ISD::WrapperRIP)
4726       Ptr = Ptr->getOperand(0);
4727
4728     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4729     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4730       return false;
4731
4732     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4733       DecodePSHUFBMask(C, Mask);
4734       if (Mask.empty())
4735         return false;
4736       break;
4737     }
4738
4739     return false;
4740   }
4741   case X86ISD::VPERMI:
4742     ImmN = N->getOperand(N->getNumOperands()-1);
4743     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4744     IsUnary = true;
4745     break;
4746   case X86ISD::MOVSS:
4747   case X86ISD::MOVSD:
4748     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4749     break;
4750   case X86ISD::VPERM2X128:
4751     ImmN = N->getOperand(N->getNumOperands()-1);
4752     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4753     if (Mask.empty()) return false;
4754     // Mask only contains negative index if an element is zero.
4755     if (std::any_of(Mask.begin(), Mask.end(),
4756                     [](int M){ return M == SM_SentinelZero; }))
4757       return false;
4758     break;
4759   case X86ISD::MOVSLDUP:
4760     DecodeMOVSLDUPMask(VT, Mask);
4761     IsUnary = true;
4762     break;
4763   case X86ISD::MOVSHDUP:
4764     DecodeMOVSHDUPMask(VT, Mask);
4765     IsUnary = true;
4766     break;
4767   case X86ISD::MOVDDUP:
4768     DecodeMOVDDUPMask(VT, Mask);
4769     IsUnary = true;
4770     break;
4771   case X86ISD::MOVLHPD:
4772   case X86ISD::MOVLPD:
4773   case X86ISD::MOVLPS:
4774     // Not yet implemented
4775     return false;
4776   case X86ISD::VPERMV: {
4777     IsUnary = true;
4778     SDValue MaskNode = N->getOperand(0);
4779     while (MaskNode->getOpcode() == ISD::BITCAST)
4780       MaskNode = MaskNode->getOperand(0);
4781
4782     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4783     SmallVector<uint64_t, 32> RawMask;
4784     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4785       // If we have a build-vector, then things are easy.
4786       assert(MaskNode.getValueType().isInteger() &&
4787              MaskNode.getValueType().getVectorNumElements() ==
4788              VT.getVectorNumElements());
4789
4790       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4791         SDValue Op = MaskNode->getOperand(i);
4792         if (Op->getOpcode() == ISD::UNDEF)
4793           RawMask.push_back((uint64_t)SM_SentinelUndef);
4794         else if (isa<ConstantSDNode>(Op)) {
4795           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4796           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4797         } else
4798           return false;
4799       }
4800       DecodeVPERMVMask(RawMask, Mask);
4801       break;
4802     }
4803     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4804       unsigned NumEltsInMask = MaskNode->getNumOperands();
4805       MaskNode = MaskNode->getOperand(0);
4806       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4807       if (CN) {
4808         APInt MaskEltValue = CN->getAPIntValue();
4809         for (unsigned i = 0; i < NumEltsInMask; ++i)
4810           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4811         DecodeVPERMVMask(RawMask, Mask);
4812         break;
4813       }
4814       // It may be a scalar load
4815     }
4816
4817     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4818     if (!MaskLoad)
4819       return false;
4820
4821     SDValue Ptr = MaskLoad->getBasePtr();
4822     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4823         Ptr->getOpcode() == X86ISD::WrapperRIP)
4824       Ptr = Ptr->getOperand(0);
4825
4826     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4827     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4828       return false;
4829
4830     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4831     if (C) {
4832       DecodeVPERMVMask(C, VT, Mask);
4833       if (Mask.empty())
4834         return false;
4835       break;
4836     }
4837     return false;
4838   }
4839   case X86ISD::VPERMV3: {
4840     IsUnary = false;
4841     SDValue MaskNode = N->getOperand(1);
4842     while (MaskNode->getOpcode() == ISD::BITCAST)
4843       MaskNode = MaskNode->getOperand(1);
4844
4845     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4846       // If we have a build-vector, then things are easy.
4847       assert(MaskNode.getValueType().isInteger() &&
4848              MaskNode.getValueType().getVectorNumElements() ==
4849              VT.getVectorNumElements());
4850
4851       SmallVector<uint64_t, 32> RawMask;
4852       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4853
4854       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4855         SDValue Op = MaskNode->getOperand(i);
4856         if (Op->getOpcode() == ISD::UNDEF)
4857           RawMask.push_back((uint64_t)SM_SentinelUndef);
4858         else {
4859           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4860           if (!CN)
4861             return false;
4862           APInt MaskElement = CN->getAPIntValue();
4863           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4864         }
4865       }
4866       DecodeVPERMV3Mask(RawMask, Mask);
4867       break;
4868     }
4869
4870     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4871     if (!MaskLoad)
4872       return false;
4873
4874     SDValue Ptr = MaskLoad->getBasePtr();
4875     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4876         Ptr->getOpcode() == X86ISD::WrapperRIP)
4877       Ptr = Ptr->getOperand(0);
4878
4879     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4880     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4881       return false;
4882
4883     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4884     if (C) {
4885       DecodeVPERMV3Mask(C, VT, Mask);
4886       if (Mask.empty())
4887         return false;
4888       break;
4889     }
4890     return false;
4891   }
4892   default: llvm_unreachable("unknown target shuffle node");
4893   }
4894
4895   // If we have a fake unary shuffle, the shuffle mask is spread across two
4896   // inputs that are actually the same node. Re-map the mask to always point
4897   // into the first input.
4898   if (IsFakeUnary)
4899     for (int &M : Mask)
4900       if (M >= (int)Mask.size())
4901         M -= Mask.size();
4902
4903   return true;
4904 }
4905
4906 /// Returns the scalar element that will make up the ith
4907 /// element of the result of the vector shuffle.
4908 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4909                                    unsigned Depth) {
4910   if (Depth == 6)
4911     return SDValue();  // Limit search depth.
4912
4913   SDValue V = SDValue(N, 0);
4914   EVT VT = V.getValueType();
4915   unsigned Opcode = V.getOpcode();
4916
4917   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4918   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4919     int Elt = SV->getMaskElt(Index);
4920
4921     if (Elt < 0)
4922       return DAG.getUNDEF(VT.getVectorElementType());
4923
4924     unsigned NumElems = VT.getVectorNumElements();
4925     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4926                                          : SV->getOperand(1);
4927     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4928   }
4929
4930   // Recurse into target specific vector shuffles to find scalars.
4931   if (isTargetShuffle(Opcode)) {
4932     MVT ShufVT = V.getSimpleValueType();
4933     unsigned NumElems = ShufVT.getVectorNumElements();
4934     SmallVector<int, 16> ShuffleMask;
4935     bool IsUnary;
4936
4937     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4938       return SDValue();
4939
4940     int Elt = ShuffleMask[Index];
4941     if (Elt < 0)
4942       return DAG.getUNDEF(ShufVT.getVectorElementType());
4943
4944     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4945                                          : N->getOperand(1);
4946     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4947                                Depth+1);
4948   }
4949
4950   // Actual nodes that may contain scalar elements
4951   if (Opcode == ISD::BITCAST) {
4952     V = V.getOperand(0);
4953     EVT SrcVT = V.getValueType();
4954     unsigned NumElems = VT.getVectorNumElements();
4955
4956     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4957       return SDValue();
4958   }
4959
4960   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4961     return (Index == 0) ? V.getOperand(0)
4962                         : DAG.getUNDEF(VT.getVectorElementType());
4963
4964   if (V.getOpcode() == ISD::BUILD_VECTOR)
4965     return V.getOperand(Index);
4966
4967   return SDValue();
4968 }
4969
4970 /// Custom lower build_vector of v16i8.
4971 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4972                                        unsigned NumNonZero, unsigned NumZero,
4973                                        SelectionDAG &DAG,
4974                                        const X86Subtarget* Subtarget,
4975                                        const TargetLowering &TLI) {
4976   if (NumNonZero > 8)
4977     return SDValue();
4978
4979   SDLoc dl(Op);
4980   SDValue V;
4981   bool First = true;
4982
4983   // SSE4.1 - use PINSRB to insert each byte directly.
4984   if (Subtarget->hasSSE41()) {
4985     for (unsigned i = 0; i < 16; ++i) {
4986       bool isNonZero = (NonZeros & (1 << i)) != 0;
4987       if (isNonZero) {
4988         if (First) {
4989           if (NumZero)
4990             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4991           else
4992             V = DAG.getUNDEF(MVT::v16i8);
4993           First = false;
4994         }
4995         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4996                         MVT::v16i8, V, Op.getOperand(i),
4997                         DAG.getIntPtrConstant(i, dl));
4998       }
4999     }
5000
5001     return V;
5002   }
5003
5004   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
5005   for (unsigned i = 0; i < 16; ++i) {
5006     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5007     if (ThisIsNonZero && First) {
5008       if (NumZero)
5009         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5010       else
5011         V = DAG.getUNDEF(MVT::v8i16);
5012       First = false;
5013     }
5014
5015     if ((i & 1) != 0) {
5016       SDValue ThisElt, LastElt;
5017       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5018       if (LastIsNonZero) {
5019         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5020                               MVT::i16, Op.getOperand(i-1));
5021       }
5022       if (ThisIsNonZero) {
5023         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5024         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5025                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5026         if (LastIsNonZero)
5027           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5028       } else
5029         ThisElt = LastElt;
5030
5031       if (ThisElt.getNode())
5032         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5033                         DAG.getIntPtrConstant(i/2, dl));
5034     }
5035   }
5036
5037   return DAG.getBitcast(MVT::v16i8, V);
5038 }
5039
5040 /// Custom lower build_vector of v8i16.
5041 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5042                                      unsigned NumNonZero, unsigned NumZero,
5043                                      SelectionDAG &DAG,
5044                                      const X86Subtarget* Subtarget,
5045                                      const TargetLowering &TLI) {
5046   if (NumNonZero > 4)
5047     return SDValue();
5048
5049   SDLoc dl(Op);
5050   SDValue V;
5051   bool First = true;
5052   for (unsigned i = 0; i < 8; ++i) {
5053     bool isNonZero = (NonZeros & (1 << i)) != 0;
5054     if (isNonZero) {
5055       if (First) {
5056         if (NumZero)
5057           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5058         else
5059           V = DAG.getUNDEF(MVT::v8i16);
5060         First = false;
5061       }
5062       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5063                       MVT::v8i16, V, Op.getOperand(i),
5064                       DAG.getIntPtrConstant(i, dl));
5065     }
5066   }
5067
5068   return V;
5069 }
5070
5071 /// Custom lower build_vector of v4i32 or v4f32.
5072 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5073                                      const X86Subtarget *Subtarget,
5074                                      const TargetLowering &TLI) {
5075   // Find all zeroable elements.
5076   std::bitset<4> Zeroable;
5077   for (int i=0; i < 4; ++i) {
5078     SDValue Elt = Op->getOperand(i);
5079     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5080   }
5081   assert(Zeroable.size() - Zeroable.count() > 1 &&
5082          "We expect at least two non-zero elements!");
5083
5084   // We only know how to deal with build_vector nodes where elements are either
5085   // zeroable or extract_vector_elt with constant index.
5086   SDValue FirstNonZero;
5087   unsigned FirstNonZeroIdx;
5088   for (unsigned i=0; i < 4; ++i) {
5089     if (Zeroable[i])
5090       continue;
5091     SDValue Elt = Op->getOperand(i);
5092     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5093         !isa<ConstantSDNode>(Elt.getOperand(1)))
5094       return SDValue();
5095     // Make sure that this node is extracting from a 128-bit vector.
5096     MVT VT = Elt.getOperand(0).getSimpleValueType();
5097     if (!VT.is128BitVector())
5098       return SDValue();
5099     if (!FirstNonZero.getNode()) {
5100       FirstNonZero = Elt;
5101       FirstNonZeroIdx = i;
5102     }
5103   }
5104
5105   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5106   SDValue V1 = FirstNonZero.getOperand(0);
5107   MVT VT = V1.getSimpleValueType();
5108
5109   // See if this build_vector can be lowered as a blend with zero.
5110   SDValue Elt;
5111   unsigned EltMaskIdx, EltIdx;
5112   int Mask[4];
5113   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5114     if (Zeroable[EltIdx]) {
5115       // The zero vector will be on the right hand side.
5116       Mask[EltIdx] = EltIdx+4;
5117       continue;
5118     }
5119
5120     Elt = Op->getOperand(EltIdx);
5121     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5122     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5123     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5124       break;
5125     Mask[EltIdx] = EltIdx;
5126   }
5127
5128   if (EltIdx == 4) {
5129     // Let the shuffle legalizer deal with blend operations.
5130     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5131     if (V1.getSimpleValueType() != VT)
5132       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5133     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5134   }
5135
5136   // See if we can lower this build_vector to a INSERTPS.
5137   if (!Subtarget->hasSSE41())
5138     return SDValue();
5139
5140   SDValue V2 = Elt.getOperand(0);
5141   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5142     V1 = SDValue();
5143
5144   bool CanFold = true;
5145   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5146     if (Zeroable[i])
5147       continue;
5148
5149     SDValue Current = Op->getOperand(i);
5150     SDValue SrcVector = Current->getOperand(0);
5151     if (!V1.getNode())
5152       V1 = SrcVector;
5153     CanFold = SrcVector == V1 &&
5154       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5155   }
5156
5157   if (!CanFold)
5158     return SDValue();
5159
5160   assert(V1.getNode() && "Expected at least two non-zero elements!");
5161   if (V1.getSimpleValueType() != MVT::v4f32)
5162     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5163   if (V2.getSimpleValueType() != MVT::v4f32)
5164     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5165
5166   // Ok, we can emit an INSERTPS instruction.
5167   unsigned ZMask = Zeroable.to_ulong();
5168
5169   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5170   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5171   SDLoc DL(Op);
5172   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5173                                DAG.getIntPtrConstant(InsertPSMask, DL));
5174   return DAG.getBitcast(VT, Result);
5175 }
5176
5177 /// Return a vector logical shift node.
5178 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5179                          unsigned NumBits, SelectionDAG &DAG,
5180                          const TargetLowering &TLI, SDLoc dl) {
5181   assert(VT.is128BitVector() && "Unknown type for VShift");
5182   MVT ShVT = MVT::v2i64;
5183   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5184   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5185   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5186   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5187   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5188   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5189 }
5190
5191 static SDValue
5192 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5193
5194   // Check if the scalar load can be widened into a vector load. And if
5195   // the address is "base + cst" see if the cst can be "absorbed" into
5196   // the shuffle mask.
5197   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5198     SDValue Ptr = LD->getBasePtr();
5199     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5200       return SDValue();
5201     EVT PVT = LD->getValueType(0);
5202     if (PVT != MVT::i32 && PVT != MVT::f32)
5203       return SDValue();
5204
5205     int FI = -1;
5206     int64_t Offset = 0;
5207     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5208       FI = FINode->getIndex();
5209       Offset = 0;
5210     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5211                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5212       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5213       Offset = Ptr.getConstantOperandVal(1);
5214       Ptr = Ptr.getOperand(0);
5215     } else {
5216       return SDValue();
5217     }
5218
5219     // FIXME: 256-bit vector instructions don't require a strict alignment,
5220     // improve this code to support it better.
5221     unsigned RequiredAlign = VT.getSizeInBits()/8;
5222     SDValue Chain = LD->getChain();
5223     // Make sure the stack object alignment is at least 16 or 32.
5224     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5225     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5226       if (MFI->isFixedObjectIndex(FI)) {
5227         // Can't change the alignment. FIXME: It's possible to compute
5228         // the exact stack offset and reference FI + adjust offset instead.
5229         // If someone *really* cares about this. That's the way to implement it.
5230         return SDValue();
5231       } else {
5232         MFI->setObjectAlignment(FI, RequiredAlign);
5233       }
5234     }
5235
5236     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5237     // Ptr + (Offset & ~15).
5238     if (Offset < 0)
5239       return SDValue();
5240     if ((Offset % RequiredAlign) & 3)
5241       return SDValue();
5242     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5243     if (StartOffset) {
5244       SDLoc DL(Ptr);
5245       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5246                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5247     }
5248
5249     int EltNo = (Offset - StartOffset) >> 2;
5250     unsigned NumElems = VT.getVectorNumElements();
5251
5252     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5253     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5254                              LD->getPointerInfo().getWithOffset(StartOffset),
5255                              false, false, false, 0);
5256
5257     SmallVector<int, 8> Mask(NumElems, EltNo);
5258
5259     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5260   }
5261
5262   return SDValue();
5263 }
5264
5265 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5266 /// elements can be replaced by a single large load which has the same value as
5267 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5268 ///
5269 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5270 ///
5271 /// FIXME: we'd also like to handle the case where the last elements are zero
5272 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5273 /// There's even a handy isZeroNode for that purpose.
5274 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5275                                         SDLoc &DL, SelectionDAG &DAG,
5276                                         bool isAfterLegalize) {
5277   unsigned NumElems = Elts.size();
5278
5279   LoadSDNode *LDBase = nullptr;
5280   unsigned LastLoadedElt = -1U;
5281
5282   // For each element in the initializer, see if we've found a load or an undef.
5283   // If we don't find an initial load element, or later load elements are
5284   // non-consecutive, bail out.
5285   for (unsigned i = 0; i < NumElems; ++i) {
5286     SDValue Elt = Elts[i];
5287     // Look through a bitcast.
5288     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5289       Elt = Elt.getOperand(0);
5290     if (!Elt.getNode() ||
5291         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5292       return SDValue();
5293     if (!LDBase) {
5294       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5295         return SDValue();
5296       LDBase = cast<LoadSDNode>(Elt.getNode());
5297       LastLoadedElt = i;
5298       continue;
5299     }
5300     if (Elt.getOpcode() == ISD::UNDEF)
5301       continue;
5302
5303     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5304     EVT LdVT = Elt.getValueType();
5305     // Each loaded element must be the correct fractional portion of the
5306     // requested vector load.
5307     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5308       return SDValue();
5309     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5310       return SDValue();
5311     LastLoadedElt = i;
5312   }
5313
5314   // If we have found an entire vector of loads and undefs, then return a large
5315   // load of the entire vector width starting at the base pointer.  If we found
5316   // consecutive loads for the low half, generate a vzext_load node.
5317   if (LastLoadedElt == NumElems - 1) {
5318     assert(LDBase && "Did not find base load for merging consecutive loads");
5319     EVT EltVT = LDBase->getValueType(0);
5320     // Ensure that the input vector size for the merged loads matches the
5321     // cumulative size of the input elements.
5322     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5323       return SDValue();
5324
5325     if (isAfterLegalize &&
5326         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5327       return SDValue();
5328
5329     SDValue NewLd = SDValue();
5330
5331     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5332                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5333                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5334                         LDBase->getAlignment());
5335
5336     if (LDBase->hasAnyUseOfValue(1)) {
5337       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5338                                      SDValue(LDBase, 1),
5339                                      SDValue(NewLd.getNode(), 1));
5340       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5341       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5342                              SDValue(NewLd.getNode(), 1));
5343     }
5344
5345     return NewLd;
5346   }
5347
5348   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5349   //of a v4i32 / v4f32. It's probably worth generalizing.
5350   EVT EltVT = VT.getVectorElementType();
5351   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5352       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5353     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5354     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5355     SDValue ResNode =
5356         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5357                                 LDBase->getPointerInfo(),
5358                                 LDBase->getAlignment(),
5359                                 false/*isVolatile*/, true/*ReadMem*/,
5360                                 false/*WriteMem*/);
5361
5362     // Make sure the newly-created LOAD is in the same position as LDBase in
5363     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5364     // update uses of LDBase's output chain to use the TokenFactor.
5365     if (LDBase->hasAnyUseOfValue(1)) {
5366       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5367                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5368       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5369       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5370                              SDValue(ResNode.getNode(), 1));
5371     }
5372
5373     return DAG.getBitcast(VT, ResNode);
5374   }
5375   return SDValue();
5376 }
5377
5378 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5379 /// to generate a splat value for the following cases:
5380 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5381 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5382 /// a scalar load, or a constant.
5383 /// The VBROADCAST node is returned when a pattern is found,
5384 /// or SDValue() otherwise.
5385 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5386                                     SelectionDAG &DAG) {
5387   // VBROADCAST requires AVX.
5388   // TODO: Splats could be generated for non-AVX CPUs using SSE
5389   // instructions, but there's less potential gain for only 128-bit vectors.
5390   if (!Subtarget->hasAVX())
5391     return SDValue();
5392
5393   MVT VT = Op.getSimpleValueType();
5394   SDLoc dl(Op);
5395
5396   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5397          "Unsupported vector type for broadcast.");
5398
5399   SDValue Ld;
5400   bool ConstSplatVal;
5401
5402   switch (Op.getOpcode()) {
5403     default:
5404       // Unknown pattern found.
5405       return SDValue();
5406
5407     case ISD::BUILD_VECTOR: {
5408       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5409       BitVector UndefElements;
5410       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5411
5412       // We need a splat of a single value to use broadcast, and it doesn't
5413       // make any sense if the value is only in one element of the vector.
5414       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5415         return SDValue();
5416
5417       Ld = Splat;
5418       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5419                        Ld.getOpcode() == ISD::ConstantFP);
5420
5421       // Make sure that all of the users of a non-constant load are from the
5422       // BUILD_VECTOR node.
5423       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5424         return SDValue();
5425       break;
5426     }
5427
5428     case ISD::VECTOR_SHUFFLE: {
5429       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5430
5431       // Shuffles must have a splat mask where the first element is
5432       // broadcasted.
5433       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5434         return SDValue();
5435
5436       SDValue Sc = Op.getOperand(0);
5437       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5438           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5439
5440         if (!Subtarget->hasInt256())
5441           return SDValue();
5442
5443         // Use the register form of the broadcast instruction available on AVX2.
5444         if (VT.getSizeInBits() >= 256)
5445           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5446         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5447       }
5448
5449       Ld = Sc.getOperand(0);
5450       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5451                        Ld.getOpcode() == ISD::ConstantFP);
5452
5453       // The scalar_to_vector node and the suspected
5454       // load node must have exactly one user.
5455       // Constants may have multiple users.
5456
5457       // AVX-512 has register version of the broadcast
5458       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5459         Ld.getValueType().getSizeInBits() >= 32;
5460       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5461           !hasRegVer))
5462         return SDValue();
5463       break;
5464     }
5465   }
5466
5467   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5468   bool IsGE256 = (VT.getSizeInBits() >= 256);
5469
5470   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5471   // instruction to save 8 or more bytes of constant pool data.
5472   // TODO: If multiple splats are generated to load the same constant,
5473   // it may be detrimental to overall size. There needs to be a way to detect
5474   // that condition to know if this is truly a size win.
5475   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5476
5477   // Handle broadcasting a single constant scalar from the constant pool
5478   // into a vector.
5479   // On Sandybridge (no AVX2), it is still better to load a constant vector
5480   // from the constant pool and not to broadcast it from a scalar.
5481   // But override that restriction when optimizing for size.
5482   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5483   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5484     EVT CVT = Ld.getValueType();
5485     assert(!CVT.isVector() && "Must not broadcast a vector type");
5486
5487     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5488     // For size optimization, also splat v2f64 and v2i64, and for size opt
5489     // with AVX2, also splat i8 and i16.
5490     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5491     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5492         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5493       const Constant *C = nullptr;
5494       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5495         C = CI->getConstantIntValue();
5496       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5497         C = CF->getConstantFPValue();
5498
5499       assert(C && "Invalid constant type");
5500
5501       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5502       SDValue CP =
5503           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5504       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5505       Ld = DAG.getLoad(
5506           CVT, dl, DAG.getEntryNode(), CP,
5507           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5508           false, false, Alignment);
5509
5510       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5511     }
5512   }
5513
5514   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5515
5516   // Handle AVX2 in-register broadcasts.
5517   if (!IsLoad && Subtarget->hasInt256() &&
5518       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5519     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5520
5521   // The scalar source must be a normal load.
5522   if (!IsLoad)
5523     return SDValue();
5524
5525   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5526       (Subtarget->hasVLX() && ScalarSize == 64))
5527     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5528
5529   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5530   // double since there is no vbroadcastsd xmm
5531   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5532     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5533       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5534   }
5535
5536   // Unsupported broadcast.
5537   return SDValue();
5538 }
5539
5540 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5541 /// underlying vector and index.
5542 ///
5543 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5544 /// index.
5545 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5546                                          SDValue ExtIdx) {
5547   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5548   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5549     return Idx;
5550
5551   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5552   // lowered this:
5553   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5554   // to:
5555   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5556   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5557   //                           undef)
5558   //                       Constant<0>)
5559   // In this case the vector is the extract_subvector expression and the index
5560   // is 2, as specified by the shuffle.
5561   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5562   SDValue ShuffleVec = SVOp->getOperand(0);
5563   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5564   assert(ShuffleVecVT.getVectorElementType() ==
5565          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5566
5567   int ShuffleIdx = SVOp->getMaskElt(Idx);
5568   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5569     ExtractedFromVec = ShuffleVec;
5570     return ShuffleIdx;
5571   }
5572   return Idx;
5573 }
5574
5575 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5576   MVT VT = Op.getSimpleValueType();
5577
5578   // Skip if insert_vec_elt is not supported.
5579   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5580   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5581     return SDValue();
5582
5583   SDLoc DL(Op);
5584   unsigned NumElems = Op.getNumOperands();
5585
5586   SDValue VecIn1;
5587   SDValue VecIn2;
5588   SmallVector<unsigned, 4> InsertIndices;
5589   SmallVector<int, 8> Mask(NumElems, -1);
5590
5591   for (unsigned i = 0; i != NumElems; ++i) {
5592     unsigned Opc = Op.getOperand(i).getOpcode();
5593
5594     if (Opc == ISD::UNDEF)
5595       continue;
5596
5597     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5598       // Quit if more than 1 elements need inserting.
5599       if (InsertIndices.size() > 1)
5600         return SDValue();
5601
5602       InsertIndices.push_back(i);
5603       continue;
5604     }
5605
5606     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5607     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5608     // Quit if non-constant index.
5609     if (!isa<ConstantSDNode>(ExtIdx))
5610       return SDValue();
5611     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5612
5613     // Quit if extracted from vector of different type.
5614     if (ExtractedFromVec.getValueType() != VT)
5615       return SDValue();
5616
5617     if (!VecIn1.getNode())
5618       VecIn1 = ExtractedFromVec;
5619     else if (VecIn1 != ExtractedFromVec) {
5620       if (!VecIn2.getNode())
5621         VecIn2 = ExtractedFromVec;
5622       else if (VecIn2 != ExtractedFromVec)
5623         // Quit if more than 2 vectors to shuffle
5624         return SDValue();
5625     }
5626
5627     if (ExtractedFromVec == VecIn1)
5628       Mask[i] = Idx;
5629     else if (ExtractedFromVec == VecIn2)
5630       Mask[i] = Idx + NumElems;
5631   }
5632
5633   if (!VecIn1.getNode())
5634     return SDValue();
5635
5636   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5637   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5638   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5639     unsigned Idx = InsertIndices[i];
5640     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5641                      DAG.getIntPtrConstant(Idx, DL));
5642   }
5643
5644   return NV;
5645 }
5646
5647 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5648   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5649          Op.getScalarValueSizeInBits() == 1 &&
5650          "Can not convert non-constant vector");
5651   uint64_t Immediate = 0;
5652   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5653     SDValue In = Op.getOperand(idx);
5654     if (In.getOpcode() != ISD::UNDEF)
5655       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5656   }
5657   SDLoc dl(Op);
5658   MVT VT =
5659    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5660   return DAG.getConstant(Immediate, dl, VT);
5661 }
5662 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5663 SDValue
5664 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5665
5666   MVT VT = Op.getSimpleValueType();
5667   assert((VT.getVectorElementType() == MVT::i1) &&
5668          "Unexpected type in LowerBUILD_VECTORvXi1!");
5669
5670   SDLoc dl(Op);
5671   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5672     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5673     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5674     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5675   }
5676
5677   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5678     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5679     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5680     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5681   }
5682
5683   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5684     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5685     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5686       return DAG.getBitcast(VT, Imm);
5687     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5688     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5689                         DAG.getIntPtrConstant(0, dl));
5690   }
5691
5692   // Vector has one or more non-const elements
5693   uint64_t Immediate = 0;
5694   SmallVector<unsigned, 16> NonConstIdx;
5695   bool IsSplat = true;
5696   bool HasConstElts = false;
5697   int SplatIdx = -1;
5698   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5699     SDValue In = Op.getOperand(idx);
5700     if (In.getOpcode() == ISD::UNDEF)
5701       continue;
5702     if (!isa<ConstantSDNode>(In))
5703       NonConstIdx.push_back(idx);
5704     else {
5705       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5706       HasConstElts = true;
5707     }
5708     if (SplatIdx == -1)
5709       SplatIdx = idx;
5710     else if (In != Op.getOperand(SplatIdx))
5711       IsSplat = false;
5712   }
5713
5714   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5715   if (IsSplat)
5716     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5717                        DAG.getConstant(1, dl, VT),
5718                        DAG.getConstant(0, dl, VT));
5719
5720   // insert elements one by one
5721   SDValue DstVec;
5722   SDValue Imm;
5723   if (Immediate) {
5724     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5725     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5726   }
5727   else if (HasConstElts)
5728     Imm = DAG.getConstant(0, dl, VT);
5729   else
5730     Imm = DAG.getUNDEF(VT);
5731   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5732     DstVec = DAG.getBitcast(VT, Imm);
5733   else {
5734     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5735     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5736                          DAG.getIntPtrConstant(0, dl));
5737   }
5738
5739   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5740     unsigned InsertIdx = NonConstIdx[i];
5741     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5742                          Op.getOperand(InsertIdx),
5743                          DAG.getIntPtrConstant(InsertIdx, dl));
5744   }
5745   return DstVec;
5746 }
5747
5748 /// \brief Return true if \p N implements a horizontal binop and return the
5749 /// operands for the horizontal binop into V0 and V1.
5750 ///
5751 /// This is a helper function of LowerToHorizontalOp().
5752 /// This function checks that the build_vector \p N in input implements a
5753 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5754 /// operation to match.
5755 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5756 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5757 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5758 /// arithmetic sub.
5759 ///
5760 /// This function only analyzes elements of \p N whose indices are
5761 /// in range [BaseIdx, LastIdx).
5762 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5763                               SelectionDAG &DAG,
5764                               unsigned BaseIdx, unsigned LastIdx,
5765                               SDValue &V0, SDValue &V1) {
5766   EVT VT = N->getValueType(0);
5767
5768   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5769   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5770          "Invalid Vector in input!");
5771
5772   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5773   bool CanFold = true;
5774   unsigned ExpectedVExtractIdx = BaseIdx;
5775   unsigned NumElts = LastIdx - BaseIdx;
5776   V0 = DAG.getUNDEF(VT);
5777   V1 = DAG.getUNDEF(VT);
5778
5779   // Check if N implements a horizontal binop.
5780   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5781     SDValue Op = N->getOperand(i + BaseIdx);
5782
5783     // Skip UNDEFs.
5784     if (Op->getOpcode() == ISD::UNDEF) {
5785       // Update the expected vector extract index.
5786       if (i * 2 == NumElts)
5787         ExpectedVExtractIdx = BaseIdx;
5788       ExpectedVExtractIdx += 2;
5789       continue;
5790     }
5791
5792     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5793
5794     if (!CanFold)
5795       break;
5796
5797     SDValue Op0 = Op.getOperand(0);
5798     SDValue Op1 = Op.getOperand(1);
5799
5800     // Try to match the following pattern:
5801     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5802     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5803         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5804         Op0.getOperand(0) == Op1.getOperand(0) &&
5805         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5806         isa<ConstantSDNode>(Op1.getOperand(1)));
5807     if (!CanFold)
5808       break;
5809
5810     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5811     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5812
5813     if (i * 2 < NumElts) {
5814       if (V0.getOpcode() == ISD::UNDEF) {
5815         V0 = Op0.getOperand(0);
5816         if (V0.getValueType() != VT)
5817           return false;
5818       }
5819     } else {
5820       if (V1.getOpcode() == ISD::UNDEF) {
5821         V1 = Op0.getOperand(0);
5822         if (V1.getValueType() != VT)
5823           return false;
5824       }
5825       if (i * 2 == NumElts)
5826         ExpectedVExtractIdx = BaseIdx;
5827     }
5828
5829     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5830     if (I0 == ExpectedVExtractIdx)
5831       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5832     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5833       // Try to match the following dag sequence:
5834       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5835       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5836     } else
5837       CanFold = false;
5838
5839     ExpectedVExtractIdx += 2;
5840   }
5841
5842   return CanFold;
5843 }
5844
5845 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5846 /// a concat_vector.
5847 ///
5848 /// This is a helper function of LowerToHorizontalOp().
5849 /// This function expects two 256-bit vectors called V0 and V1.
5850 /// At first, each vector is split into two separate 128-bit vectors.
5851 /// Then, the resulting 128-bit vectors are used to implement two
5852 /// horizontal binary operations.
5853 ///
5854 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5855 ///
5856 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5857 /// the two new horizontal binop.
5858 /// When Mode is set, the first horizontal binop dag node would take as input
5859 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5860 /// horizontal binop dag node would take as input the lower 128-bit of V1
5861 /// and the upper 128-bit of V1.
5862 ///   Example:
5863 ///     HADD V0_LO, V0_HI
5864 ///     HADD V1_LO, V1_HI
5865 ///
5866 /// Otherwise, the first horizontal binop dag node takes as input the lower
5867 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5868 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5869 ///   Example:
5870 ///     HADD V0_LO, V1_LO
5871 ///     HADD V0_HI, V1_HI
5872 ///
5873 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5874 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5875 /// the upper 128-bits of the result.
5876 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5877                                      SDLoc DL, SelectionDAG &DAG,
5878                                      unsigned X86Opcode, bool Mode,
5879                                      bool isUndefLO, bool isUndefHI) {
5880   EVT VT = V0.getValueType();
5881   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5882          "Invalid nodes in input!");
5883
5884   unsigned NumElts = VT.getVectorNumElements();
5885   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5886   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5887   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5888   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5889   EVT NewVT = V0_LO.getValueType();
5890
5891   SDValue LO = DAG.getUNDEF(NewVT);
5892   SDValue HI = DAG.getUNDEF(NewVT);
5893
5894   if (Mode) {
5895     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5896     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5897       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5898     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5899       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5900   } else {
5901     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5902     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5903                        V1_LO->getOpcode() != ISD::UNDEF))
5904       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5905
5906     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5907                        V1_HI->getOpcode() != ISD::UNDEF))
5908       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5909   }
5910
5911   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5912 }
5913
5914 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5915 /// node.
5916 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5917                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5918   EVT VT = BV->getValueType(0);
5919   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5920       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5921     return SDValue();
5922
5923   SDLoc DL(BV);
5924   unsigned NumElts = VT.getVectorNumElements();
5925   SDValue InVec0 = DAG.getUNDEF(VT);
5926   SDValue InVec1 = DAG.getUNDEF(VT);
5927
5928   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5929           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5930
5931   // Odd-numbered elements in the input build vector are obtained from
5932   // adding two integer/float elements.
5933   // Even-numbered elements in the input build vector are obtained from
5934   // subtracting two integer/float elements.
5935   unsigned ExpectedOpcode = ISD::FSUB;
5936   unsigned NextExpectedOpcode = ISD::FADD;
5937   bool AddFound = false;
5938   bool SubFound = false;
5939
5940   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5941     SDValue Op = BV->getOperand(i);
5942
5943     // Skip 'undef' values.
5944     unsigned Opcode = Op.getOpcode();
5945     if (Opcode == ISD::UNDEF) {
5946       std::swap(ExpectedOpcode, NextExpectedOpcode);
5947       continue;
5948     }
5949
5950     // Early exit if we found an unexpected opcode.
5951     if (Opcode != ExpectedOpcode)
5952       return SDValue();
5953
5954     SDValue Op0 = Op.getOperand(0);
5955     SDValue Op1 = Op.getOperand(1);
5956
5957     // Try to match the following pattern:
5958     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5959     // Early exit if we cannot match that sequence.
5960     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5961         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5962         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5963         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5964         Op0.getOperand(1) != Op1.getOperand(1))
5965       return SDValue();
5966
5967     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5968     if (I0 != i)
5969       return SDValue();
5970
5971     // We found a valid add/sub node. Update the information accordingly.
5972     if (i & 1)
5973       AddFound = true;
5974     else
5975       SubFound = true;
5976
5977     // Update InVec0 and InVec1.
5978     if (InVec0.getOpcode() == ISD::UNDEF) {
5979       InVec0 = Op0.getOperand(0);
5980       if (InVec0.getValueType() != VT)
5981         return SDValue();
5982     }
5983     if (InVec1.getOpcode() == ISD::UNDEF) {
5984       InVec1 = Op1.getOperand(0);
5985       if (InVec1.getValueType() != VT)
5986         return SDValue();
5987     }
5988
5989     // Make sure that operands in input to each add/sub node always
5990     // come from a same pair of vectors.
5991     if (InVec0 != Op0.getOperand(0)) {
5992       if (ExpectedOpcode == ISD::FSUB)
5993         return SDValue();
5994
5995       // FADD is commutable. Try to commute the operands
5996       // and then test again.
5997       std::swap(Op0, Op1);
5998       if (InVec0 != Op0.getOperand(0))
5999         return SDValue();
6000     }
6001
6002     if (InVec1 != Op1.getOperand(0))
6003       return SDValue();
6004
6005     // Update the pair of expected opcodes.
6006     std::swap(ExpectedOpcode, NextExpectedOpcode);
6007   }
6008
6009   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6010   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6011       InVec1.getOpcode() != ISD::UNDEF)
6012     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6013
6014   return SDValue();
6015 }
6016
6017 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
6018 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
6019                                    const X86Subtarget *Subtarget,
6020                                    SelectionDAG &DAG) {
6021   EVT VT = BV->getValueType(0);
6022   unsigned NumElts = VT.getVectorNumElements();
6023   unsigned NumUndefsLO = 0;
6024   unsigned NumUndefsHI = 0;
6025   unsigned Half = NumElts/2;
6026
6027   // Count the number of UNDEF operands in the build_vector in input.
6028   for (unsigned i = 0, e = Half; i != e; ++i)
6029     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6030       NumUndefsLO++;
6031
6032   for (unsigned i = Half, e = NumElts; i != e; ++i)
6033     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6034       NumUndefsHI++;
6035
6036   // Early exit if this is either a build_vector of all UNDEFs or all the
6037   // operands but one are UNDEF.
6038   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6039     return SDValue();
6040
6041   SDLoc DL(BV);
6042   SDValue InVec0, InVec1;
6043   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6044     // Try to match an SSE3 float HADD/HSUB.
6045     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6046       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6047
6048     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6049       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6050   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6051     // Try to match an SSSE3 integer HADD/HSUB.
6052     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6053       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6054
6055     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6056       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6057   }
6058
6059   if (!Subtarget->hasAVX())
6060     return SDValue();
6061
6062   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6063     // Try to match an AVX horizontal add/sub of packed single/double
6064     // precision floating point values from 256-bit vectors.
6065     SDValue InVec2, InVec3;
6066     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6067         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6068         ((InVec0.getOpcode() == ISD::UNDEF ||
6069           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6070         ((InVec1.getOpcode() == ISD::UNDEF ||
6071           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6072       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6073
6074     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6075         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6076         ((InVec0.getOpcode() == ISD::UNDEF ||
6077           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6078         ((InVec1.getOpcode() == ISD::UNDEF ||
6079           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6080       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6081   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6082     // Try to match an AVX2 horizontal add/sub of signed integers.
6083     SDValue InVec2, InVec3;
6084     unsigned X86Opcode;
6085     bool CanFold = true;
6086
6087     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6088         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6089         ((InVec0.getOpcode() == ISD::UNDEF ||
6090           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6091         ((InVec1.getOpcode() == ISD::UNDEF ||
6092           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6093       X86Opcode = X86ISD::HADD;
6094     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6095         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6096         ((InVec0.getOpcode() == ISD::UNDEF ||
6097           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6098         ((InVec1.getOpcode() == ISD::UNDEF ||
6099           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6100       X86Opcode = X86ISD::HSUB;
6101     else
6102       CanFold = false;
6103
6104     if (CanFold) {
6105       // Fold this build_vector into a single horizontal add/sub.
6106       // Do this only if the target has AVX2.
6107       if (Subtarget->hasAVX2())
6108         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6109
6110       // Do not try to expand this build_vector into a pair of horizontal
6111       // add/sub if we can emit a pair of scalar add/sub.
6112       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6113         return SDValue();
6114
6115       // Convert this build_vector into a pair of horizontal binop followed by
6116       // a concat vector.
6117       bool isUndefLO = NumUndefsLO == Half;
6118       bool isUndefHI = NumUndefsHI == Half;
6119       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6120                                    isUndefLO, isUndefHI);
6121     }
6122   }
6123
6124   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6125        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6126     unsigned X86Opcode;
6127     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6128       X86Opcode = X86ISD::HADD;
6129     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6130       X86Opcode = X86ISD::HSUB;
6131     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6132       X86Opcode = X86ISD::FHADD;
6133     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6134       X86Opcode = X86ISD::FHSUB;
6135     else
6136       return SDValue();
6137
6138     // Don't try to expand this build_vector into a pair of horizontal add/sub
6139     // if we can simply emit a pair of scalar add/sub.
6140     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6141       return SDValue();
6142
6143     // Convert this build_vector into two horizontal add/sub followed by
6144     // a concat vector.
6145     bool isUndefLO = NumUndefsLO == Half;
6146     bool isUndefHI = NumUndefsHI == Half;
6147     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6148                                  isUndefLO, isUndefHI);
6149   }
6150
6151   return SDValue();
6152 }
6153
6154 SDValue
6155 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6156   SDLoc dl(Op);
6157
6158   MVT VT = Op.getSimpleValueType();
6159   MVT ExtVT = VT.getVectorElementType();
6160   unsigned NumElems = Op.getNumOperands();
6161
6162   // Generate vectors for predicate vectors.
6163   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6164     return LowerBUILD_VECTORvXi1(Op, DAG);
6165
6166   // Vectors containing all zeros can be matched by pxor and xorps later
6167   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6168     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6169     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6170     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6171       return Op;
6172
6173     return getZeroVector(VT, Subtarget, DAG, dl);
6174   }
6175
6176   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6177   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6178   // vpcmpeqd on 256-bit vectors.
6179   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6180     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6181       return Op;
6182
6183     if (!VT.is512BitVector())
6184       return getOnesVector(VT, Subtarget, DAG, dl);
6185   }
6186
6187   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6188   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6189     return AddSub;
6190   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6191     return HorizontalOp;
6192   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6193     return Broadcast;
6194
6195   unsigned EVTBits = ExtVT.getSizeInBits();
6196
6197   unsigned NumZero  = 0;
6198   unsigned NumNonZero = 0;
6199   unsigned NonZeros = 0;
6200   bool IsAllConstants = true;
6201   SmallSet<SDValue, 8> Values;
6202   for (unsigned i = 0; i < NumElems; ++i) {
6203     SDValue Elt = Op.getOperand(i);
6204     if (Elt.getOpcode() == ISD::UNDEF)
6205       continue;
6206     Values.insert(Elt);
6207     if (Elt.getOpcode() != ISD::Constant &&
6208         Elt.getOpcode() != ISD::ConstantFP)
6209       IsAllConstants = false;
6210     if (X86::isZeroNode(Elt))
6211       NumZero++;
6212     else {
6213       NonZeros |= (1 << i);
6214       NumNonZero++;
6215     }
6216   }
6217
6218   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6219   if (NumNonZero == 0)
6220     return DAG.getUNDEF(VT);
6221
6222   // Special case for single non-zero, non-undef, element.
6223   if (NumNonZero == 1) {
6224     unsigned Idx = countTrailingZeros(NonZeros);
6225     SDValue Item = Op.getOperand(Idx);
6226
6227     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6228     // the value are obviously zero, truncate the value to i32 and do the
6229     // insertion that way.  Only do this if the value is non-constant or if the
6230     // value is a constant being inserted into element 0.  It is cheaper to do
6231     // a constant pool load than it is to do a movd + shuffle.
6232     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6233         (!IsAllConstants || Idx == 0)) {
6234       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6235         // Handle SSE only.
6236         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6237         EVT VecVT = MVT::v4i32;
6238
6239         // Truncate the value (which may itself be a constant) to i32, and
6240         // convert it to a vector with movd (S2V+shuffle to zero extend).
6241         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6242         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6243         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6244                                       Item, Idx * 2, true, Subtarget, DAG));
6245       }
6246     }
6247
6248     // If we have a constant or non-constant insertion into the low element of
6249     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6250     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6251     // depending on what the source datatype is.
6252     if (Idx == 0) {
6253       if (NumZero == 0)
6254         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6255
6256       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6257           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6258         if (VT.is512BitVector()) {
6259           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6260           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6261                              Item, DAG.getIntPtrConstant(0, dl));
6262         }
6263         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6264                "Expected an SSE value type!");
6265         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6266         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6267         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6268       }
6269
6270       // We can't directly insert an i8 or i16 into a vector, so zero extend
6271       // it to i32 first.
6272       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6273         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6274         if (VT.is256BitVector()) {
6275           if (Subtarget->hasAVX()) {
6276             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6277             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6278           } else {
6279             // Without AVX, we need to extend to a 128-bit vector and then
6280             // insert into the 256-bit vector.
6281             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6282             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6283             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6284           }
6285         } else {
6286           assert(VT.is128BitVector() && "Expected an SSE value type!");
6287           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6288           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6289         }
6290         return DAG.getBitcast(VT, Item);
6291       }
6292     }
6293
6294     // Is it a vector logical left shift?
6295     if (NumElems == 2 && Idx == 1 &&
6296         X86::isZeroNode(Op.getOperand(0)) &&
6297         !X86::isZeroNode(Op.getOperand(1))) {
6298       unsigned NumBits = VT.getSizeInBits();
6299       return getVShift(true, VT,
6300                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6301                                    VT, Op.getOperand(1)),
6302                        NumBits/2, DAG, *this, dl);
6303     }
6304
6305     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6306       return SDValue();
6307
6308     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6309     // is a non-constant being inserted into an element other than the low one,
6310     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6311     // movd/movss) to move this into the low element, then shuffle it into
6312     // place.
6313     if (EVTBits == 32) {
6314       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6315       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6316     }
6317   }
6318
6319   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6320   if (Values.size() == 1) {
6321     if (EVTBits == 32) {
6322       // Instead of a shuffle like this:
6323       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6324       // Check if it's possible to issue this instead.
6325       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6326       unsigned Idx = countTrailingZeros(NonZeros);
6327       SDValue Item = Op.getOperand(Idx);
6328       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6329         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6330     }
6331     return SDValue();
6332   }
6333
6334   // A vector full of immediates; various special cases are already
6335   // handled, so this is best done with a single constant-pool load.
6336   if (IsAllConstants)
6337     return SDValue();
6338
6339   // For AVX-length vectors, see if we can use a vector load to get all of the
6340   // elements, otherwise build the individual 128-bit pieces and use
6341   // shuffles to put them in place.
6342   if (VT.is256BitVector() || VT.is512BitVector()) {
6343     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6344
6345     // Check for a build vector of consecutive loads.
6346     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6347       return LD;
6348
6349     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6350
6351     // Build both the lower and upper subvector.
6352     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6353                                 makeArrayRef(&V[0], NumElems/2));
6354     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6355                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6356
6357     // Recreate the wider vector with the lower and upper part.
6358     if (VT.is256BitVector())
6359       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6360     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6361   }
6362
6363   // Let legalizer expand 2-wide build_vectors.
6364   if (EVTBits == 64) {
6365     if (NumNonZero == 1) {
6366       // One half is zero or undef.
6367       unsigned Idx = countTrailingZeros(NonZeros);
6368       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6369                                  Op.getOperand(Idx));
6370       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6371     }
6372     return SDValue();
6373   }
6374
6375   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6376   if (EVTBits == 8 && NumElems == 16)
6377     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6378                                         Subtarget, *this))
6379       return V;
6380
6381   if (EVTBits == 16 && NumElems == 8)
6382     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6383                                       Subtarget, *this))
6384       return V;
6385
6386   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6387   if (EVTBits == 32 && NumElems == 4)
6388     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6389       return V;
6390
6391   // If element VT is == 32 bits, turn it into a number of shuffles.
6392   SmallVector<SDValue, 8> V(NumElems);
6393   if (NumElems == 4 && NumZero > 0) {
6394     for (unsigned i = 0; i < 4; ++i) {
6395       bool isZero = !(NonZeros & (1 << i));
6396       if (isZero)
6397         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6398       else
6399         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6400     }
6401
6402     for (unsigned i = 0; i < 2; ++i) {
6403       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6404         default: break;
6405         case 0:
6406           V[i] = V[i*2];  // Must be a zero vector.
6407           break;
6408         case 1:
6409           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6410           break;
6411         case 2:
6412           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6413           break;
6414         case 3:
6415           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6416           break;
6417       }
6418     }
6419
6420     bool Reverse1 = (NonZeros & 0x3) == 2;
6421     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6422     int MaskVec[] = {
6423       Reverse1 ? 1 : 0,
6424       Reverse1 ? 0 : 1,
6425       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6426       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6427     };
6428     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6429   }
6430
6431   if (Values.size() > 1 && VT.is128BitVector()) {
6432     // Check for a build vector of consecutive loads.
6433     for (unsigned i = 0; i < NumElems; ++i)
6434       V[i] = Op.getOperand(i);
6435
6436     // Check for elements which are consecutive loads.
6437     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6438       return LD;
6439
6440     // Check for a build vector from mostly shuffle plus few inserting.
6441     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6442       return Sh;
6443
6444     // For SSE 4.1, use insertps to put the high elements into the low element.
6445     if (Subtarget->hasSSE41()) {
6446       SDValue Result;
6447       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6448         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6449       else
6450         Result = DAG.getUNDEF(VT);
6451
6452       for (unsigned i = 1; i < NumElems; ++i) {
6453         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6454         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6455                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6456       }
6457       return Result;
6458     }
6459
6460     // Otherwise, expand into a number of unpckl*, start by extending each of
6461     // our (non-undef) elements to the full vector width with the element in the
6462     // bottom slot of the vector (which generates no code for SSE).
6463     for (unsigned i = 0; i < NumElems; ++i) {
6464       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6465         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6466       else
6467         V[i] = DAG.getUNDEF(VT);
6468     }
6469
6470     // Next, we iteratively mix elements, e.g. for v4f32:
6471     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6472     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6473     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6474     unsigned EltStride = NumElems >> 1;
6475     while (EltStride != 0) {
6476       for (unsigned i = 0; i < EltStride; ++i) {
6477         // If V[i+EltStride] is undef and this is the first round of mixing,
6478         // then it is safe to just drop this shuffle: V[i] is already in the
6479         // right place, the one element (since it's the first round) being
6480         // inserted as undef can be dropped.  This isn't safe for successive
6481         // rounds because they will permute elements within both vectors.
6482         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6483             EltStride == NumElems/2)
6484           continue;
6485
6486         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6487       }
6488       EltStride >>= 1;
6489     }
6490     return V[0];
6491   }
6492   return SDValue();
6493 }
6494
6495 // 256-bit AVX can use the vinsertf128 instruction
6496 // to create 256-bit vectors from two other 128-bit ones.
6497 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6498   SDLoc dl(Op);
6499   MVT ResVT = Op.getSimpleValueType();
6500
6501   assert((ResVT.is256BitVector() ||
6502           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6503
6504   SDValue V1 = Op.getOperand(0);
6505   SDValue V2 = Op.getOperand(1);
6506   unsigned NumElems = ResVT.getVectorNumElements();
6507   if (ResVT.is256BitVector())
6508     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6509
6510   if (Op.getNumOperands() == 4) {
6511     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6512                                 ResVT.getVectorNumElements()/2);
6513     SDValue V3 = Op.getOperand(2);
6514     SDValue V4 = Op.getOperand(3);
6515     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6516       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6517   }
6518   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6519 }
6520
6521 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6522                                        const X86Subtarget *Subtarget,
6523                                        SelectionDAG & DAG) {
6524   SDLoc dl(Op);
6525   MVT ResVT = Op.getSimpleValueType();
6526   unsigned NumOfOperands = Op.getNumOperands();
6527
6528   assert(isPowerOf2_32(NumOfOperands) &&
6529          "Unexpected number of operands in CONCAT_VECTORS");
6530
6531   if (NumOfOperands > 2) {
6532     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6533                                   ResVT.getVectorNumElements()/2);
6534     SmallVector<SDValue, 2> Ops;
6535     for (unsigned i = 0; i < NumOfOperands/2; i++)
6536       Ops.push_back(Op.getOperand(i));
6537     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6538     Ops.clear();
6539     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6540       Ops.push_back(Op.getOperand(i));
6541     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6542     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6543   }
6544
6545   SDValue V1 = Op.getOperand(0);
6546   SDValue V2 = Op.getOperand(1);
6547   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6548   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6549
6550   if (IsZeroV1 && IsZeroV2)
6551     return getZeroVector(ResVT, Subtarget, DAG, dl);
6552
6553   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6554   SDValue Undef = DAG.getUNDEF(ResVT);
6555   unsigned NumElems = ResVT.getVectorNumElements();
6556   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6557
6558   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6559   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6560   if (IsZeroV1)
6561     return V2;
6562
6563   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6564   // Zero the upper bits of V1
6565   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6566   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6567   if (IsZeroV2)
6568     return V1;
6569   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6570 }
6571
6572 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6573                                    const X86Subtarget *Subtarget,
6574                                    SelectionDAG &DAG) {
6575   MVT VT = Op.getSimpleValueType();
6576   if (VT.getVectorElementType() == MVT::i1)
6577     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6578
6579   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6580          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6581           Op.getNumOperands() == 4)));
6582
6583   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6584   // from two other 128-bit ones.
6585
6586   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6587   return LowerAVXCONCAT_VECTORS(Op, DAG);
6588 }
6589
6590 //===----------------------------------------------------------------------===//
6591 // Vector shuffle lowering
6592 //
6593 // This is an experimental code path for lowering vector shuffles on x86. It is
6594 // designed to handle arbitrary vector shuffles and blends, gracefully
6595 // degrading performance as necessary. It works hard to recognize idiomatic
6596 // shuffles and lower them to optimal instruction patterns without leaving
6597 // a framework that allows reasonably efficient handling of all vector shuffle
6598 // patterns.
6599 //===----------------------------------------------------------------------===//
6600
6601 /// \brief Tiny helper function to identify a no-op mask.
6602 ///
6603 /// This is a somewhat boring predicate function. It checks whether the mask
6604 /// array input, which is assumed to be a single-input shuffle mask of the kind
6605 /// used by the X86 shuffle instructions (not a fully general
6606 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6607 /// in-place shuffle are 'no-op's.
6608 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6609   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6610     if (Mask[i] != -1 && Mask[i] != i)
6611       return false;
6612   return true;
6613 }
6614
6615 /// \brief Helper function to classify a mask as a single-input mask.
6616 ///
6617 /// This isn't a generic single-input test because in the vector shuffle
6618 /// lowering we canonicalize single inputs to be the first input operand. This
6619 /// means we can more quickly test for a single input by only checking whether
6620 /// an input from the second operand exists. We also assume that the size of
6621 /// mask corresponds to the size of the input vectors which isn't true in the
6622 /// fully general case.
6623 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6624   for (int M : Mask)
6625     if (M >= (int)Mask.size())
6626       return false;
6627   return true;
6628 }
6629
6630 /// \brief Test whether there are elements crossing 128-bit lanes in this
6631 /// shuffle mask.
6632 ///
6633 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6634 /// and we routinely test for these.
6635 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6636   int LaneSize = 128 / VT.getScalarSizeInBits();
6637   int Size = Mask.size();
6638   for (int i = 0; i < Size; ++i)
6639     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6640       return true;
6641   return false;
6642 }
6643
6644 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6645 ///
6646 /// This checks a shuffle mask to see if it is performing the same
6647 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6648 /// that it is also not lane-crossing. It may however involve a blend from the
6649 /// same lane of a second vector.
6650 ///
6651 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6652 /// non-trivial to compute in the face of undef lanes. The representation is
6653 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6654 /// entries from both V1 and V2 inputs to the wider mask.
6655 static bool
6656 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6657                                 SmallVectorImpl<int> &RepeatedMask) {
6658   int LaneSize = 128 / VT.getScalarSizeInBits();
6659   RepeatedMask.resize(LaneSize, -1);
6660   int Size = Mask.size();
6661   for (int i = 0; i < Size; ++i) {
6662     if (Mask[i] < 0)
6663       continue;
6664     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6665       // This entry crosses lanes, so there is no way to model this shuffle.
6666       return false;
6667
6668     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6669     if (RepeatedMask[i % LaneSize] == -1)
6670       // This is the first non-undef entry in this slot of a 128-bit lane.
6671       RepeatedMask[i % LaneSize] =
6672           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6673     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6674       // Found a mismatch with the repeated mask.
6675       return false;
6676   }
6677   return true;
6678 }
6679
6680 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6681 /// arguments.
6682 ///
6683 /// This is a fast way to test a shuffle mask against a fixed pattern:
6684 ///
6685 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6686 ///
6687 /// It returns true if the mask is exactly as wide as the argument list, and
6688 /// each element of the mask is either -1 (signifying undef) or the value given
6689 /// in the argument.
6690 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6691                                 ArrayRef<int> ExpectedMask) {
6692   if (Mask.size() != ExpectedMask.size())
6693     return false;
6694
6695   int Size = Mask.size();
6696
6697   // If the values are build vectors, we can look through them to find
6698   // equivalent inputs that make the shuffles equivalent.
6699   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6700   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6701
6702   for (int i = 0; i < Size; ++i)
6703     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6704       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6705       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6706       if (!MaskBV || !ExpectedBV ||
6707           MaskBV->getOperand(Mask[i] % Size) !=
6708               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6709         return false;
6710     }
6711
6712   return true;
6713 }
6714
6715 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6716 ///
6717 /// This helper function produces an 8-bit shuffle immediate corresponding to
6718 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6719 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6720 /// example.
6721 ///
6722 /// NB: We rely heavily on "undef" masks preserving the input lane.
6723 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6724                                           SelectionDAG &DAG) {
6725   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6726   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6727   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6728   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6729   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6730
6731   unsigned Imm = 0;
6732   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6733   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6734   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6735   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6736   return DAG.getConstant(Imm, DL, MVT::i8);
6737 }
6738
6739 /// \brief Compute whether each element of a shuffle is zeroable.
6740 ///
6741 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6742 /// Either it is an undef element in the shuffle mask, the element of the input
6743 /// referenced is undef, or the element of the input referenced is known to be
6744 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6745 /// as many lanes with this technique as possible to simplify the remaining
6746 /// shuffle.
6747 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6748                                                      SDValue V1, SDValue V2) {
6749   SmallBitVector Zeroable(Mask.size(), false);
6750
6751   while (V1.getOpcode() == ISD::BITCAST)
6752     V1 = V1->getOperand(0);
6753   while (V2.getOpcode() == ISD::BITCAST)
6754     V2 = V2->getOperand(0);
6755
6756   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6757   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6758
6759   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6760     int M = Mask[i];
6761     // Handle the easy cases.
6762     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6763       Zeroable[i] = true;
6764       continue;
6765     }
6766
6767     // If this is an index into a build_vector node (which has the same number
6768     // of elements), dig out the input value and use it.
6769     SDValue V = M < Size ? V1 : V2;
6770     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6771       continue;
6772
6773     SDValue Input = V.getOperand(M % Size);
6774     // The UNDEF opcode check really should be dead code here, but not quite
6775     // worth asserting on (it isn't invalid, just unexpected).
6776     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6777       Zeroable[i] = true;
6778   }
6779
6780   return Zeroable;
6781 }
6782
6783 // X86 has dedicated unpack instructions that can handle specific blend
6784 // operations: UNPCKH and UNPCKL.
6785 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6786                                            SDValue V1, SDValue V2,
6787                                            SelectionDAG &DAG) {
6788   int NumElts = VT.getVectorNumElements();
6789   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6790   SmallVector<int, 8> Unpckl;
6791   SmallVector<int, 8> Unpckh;
6792
6793   for (int i = 0; i < NumElts; ++i) {
6794     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6795     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6796     int HiPos = LoPos + NumEltsInLane / 2;
6797     Unpckl.push_back(LoPos);
6798     Unpckh.push_back(HiPos);
6799   }
6800
6801   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6802     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6803   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6804     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6805
6806   // Commute and try again.
6807   ShuffleVectorSDNode::commuteMask(Unpckl);
6808   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6809     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6810
6811   ShuffleVectorSDNode::commuteMask(Unpckh);
6812   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6813     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6814
6815   return SDValue();
6816 }
6817
6818 /// \brief Try to emit a bitmask instruction for a shuffle.
6819 ///
6820 /// This handles cases where we can model a blend exactly as a bitmask due to
6821 /// one of the inputs being zeroable.
6822 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6823                                            SDValue V2, ArrayRef<int> Mask,
6824                                            SelectionDAG &DAG) {
6825   MVT EltVT = VT.getScalarType();
6826   int NumEltBits = EltVT.getSizeInBits();
6827   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6828   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6829   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6830                                     IntEltVT);
6831   if (EltVT.isFloatingPoint()) {
6832     Zero = DAG.getBitcast(EltVT, Zero);
6833     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6834   }
6835   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6836   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6837   SDValue V;
6838   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6839     if (Zeroable[i])
6840       continue;
6841     if (Mask[i] % Size != i)
6842       return SDValue(); // Not a blend.
6843     if (!V)
6844       V = Mask[i] < Size ? V1 : V2;
6845     else if (V != (Mask[i] < Size ? V1 : V2))
6846       return SDValue(); // Can only let one input through the mask.
6847
6848     VMaskOps[i] = AllOnes;
6849   }
6850   if (!V)
6851     return SDValue(); // No non-zeroable elements!
6852
6853   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6854   V = DAG.getNode(VT.isFloatingPoint()
6855                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6856                   DL, VT, V, VMask);
6857   return V;
6858 }
6859
6860 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6861 ///
6862 /// This is used as a fallback approach when first class blend instructions are
6863 /// unavailable. Currently it is only suitable for integer vectors, but could
6864 /// be generalized for floating point vectors if desirable.
6865 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6866                                             SDValue V2, ArrayRef<int> Mask,
6867                                             SelectionDAG &DAG) {
6868   assert(VT.isInteger() && "Only supports integer vector types!");
6869   MVT EltVT = VT.getScalarType();
6870   int NumEltBits = EltVT.getSizeInBits();
6871   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6872   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6873                                     EltVT);
6874   SmallVector<SDValue, 16> MaskOps;
6875   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6876     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6877       return SDValue(); // Shuffled input!
6878     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6879   }
6880
6881   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6882   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6883   // We have to cast V2 around.
6884   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6885   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6886                                       DAG.getBitcast(MaskVT, V1Mask),
6887                                       DAG.getBitcast(MaskVT, V2)));
6888   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6889 }
6890
6891 /// \brief Try to emit a blend instruction for a shuffle.
6892 ///
6893 /// This doesn't do any checks for the availability of instructions for blending
6894 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6895 /// be matched in the backend with the type given. What it does check for is
6896 /// that the shuffle mask is in fact a blend.
6897 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6898                                          SDValue V2, ArrayRef<int> Mask,
6899                                          const X86Subtarget *Subtarget,
6900                                          SelectionDAG &DAG) {
6901   unsigned BlendMask = 0;
6902   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6903     if (Mask[i] >= Size) {
6904       if (Mask[i] != i + Size)
6905         return SDValue(); // Shuffled V2 input!
6906       BlendMask |= 1u << i;
6907       continue;
6908     }
6909     if (Mask[i] >= 0 && Mask[i] != i)
6910       return SDValue(); // Shuffled V1 input!
6911   }
6912   switch (VT.SimpleTy) {
6913   case MVT::v2f64:
6914   case MVT::v4f32:
6915   case MVT::v4f64:
6916   case MVT::v8f32:
6917     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6918                        DAG.getConstant(BlendMask, DL, MVT::i8));
6919
6920   case MVT::v4i64:
6921   case MVT::v8i32:
6922     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6923     // FALLTHROUGH
6924   case MVT::v2i64:
6925   case MVT::v4i32:
6926     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6927     // that instruction.
6928     if (Subtarget->hasAVX2()) {
6929       // Scale the blend by the number of 32-bit dwords per element.
6930       int Scale =  VT.getScalarSizeInBits() / 32;
6931       BlendMask = 0;
6932       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6933         if (Mask[i] >= Size)
6934           for (int j = 0; j < Scale; ++j)
6935             BlendMask |= 1u << (i * Scale + j);
6936
6937       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6938       V1 = DAG.getBitcast(BlendVT, V1);
6939       V2 = DAG.getBitcast(BlendVT, V2);
6940       return DAG.getBitcast(
6941           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6942                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6943     }
6944     // FALLTHROUGH
6945   case MVT::v8i16: {
6946     // For integer shuffles we need to expand the mask and cast the inputs to
6947     // v8i16s prior to blending.
6948     int Scale = 8 / VT.getVectorNumElements();
6949     BlendMask = 0;
6950     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6951       if (Mask[i] >= Size)
6952         for (int j = 0; j < Scale; ++j)
6953           BlendMask |= 1u << (i * Scale + j);
6954
6955     V1 = DAG.getBitcast(MVT::v8i16, V1);
6956     V2 = DAG.getBitcast(MVT::v8i16, V2);
6957     return DAG.getBitcast(VT,
6958                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6959                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6960   }
6961
6962   case MVT::v16i16: {
6963     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6964     SmallVector<int, 8> RepeatedMask;
6965     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6966       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6967       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6968       BlendMask = 0;
6969       for (int i = 0; i < 8; ++i)
6970         if (RepeatedMask[i] >= 16)
6971           BlendMask |= 1u << i;
6972       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6973                          DAG.getConstant(BlendMask, DL, MVT::i8));
6974     }
6975   }
6976     // FALLTHROUGH
6977   case MVT::v16i8:
6978   case MVT::v32i8: {
6979     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6980            "256-bit byte-blends require AVX2 support!");
6981
6982     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6983     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6984       return Masked;
6985
6986     // Scale the blend by the number of bytes per element.
6987     int Scale = VT.getScalarSizeInBits() / 8;
6988
6989     // This form of blend is always done on bytes. Compute the byte vector
6990     // type.
6991     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6992
6993     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6994     // mix of LLVM's code generator and the x86 backend. We tell the code
6995     // generator that boolean values in the elements of an x86 vector register
6996     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6997     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6998     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6999     // of the element (the remaining are ignored) and 0 in that high bit would
7000     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7001     // the LLVM model for boolean values in vector elements gets the relevant
7002     // bit set, it is set backwards and over constrained relative to x86's
7003     // actual model.
7004     SmallVector<SDValue, 32> VSELECTMask;
7005     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7006       for (int j = 0; j < Scale; ++j)
7007         VSELECTMask.push_back(
7008             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7009                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7010                                           MVT::i8));
7011
7012     V1 = DAG.getBitcast(BlendVT, V1);
7013     V2 = DAG.getBitcast(BlendVT, V2);
7014     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7015                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7016                                                       BlendVT, VSELECTMask),
7017                                           V1, V2));
7018   }
7019
7020   default:
7021     llvm_unreachable("Not a supported integer vector type!");
7022   }
7023 }
7024
7025 /// \brief Try to lower as a blend of elements from two inputs followed by
7026 /// a single-input permutation.
7027 ///
7028 /// This matches the pattern where we can blend elements from two inputs and
7029 /// then reduce the shuffle to a single-input permutation.
7030 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7031                                                    SDValue V2,
7032                                                    ArrayRef<int> Mask,
7033                                                    SelectionDAG &DAG) {
7034   // We build up the blend mask while checking whether a blend is a viable way
7035   // to reduce the shuffle.
7036   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7037   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7038
7039   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7040     if (Mask[i] < 0)
7041       continue;
7042
7043     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7044
7045     if (BlendMask[Mask[i] % Size] == -1)
7046       BlendMask[Mask[i] % Size] = Mask[i];
7047     else if (BlendMask[Mask[i] % Size] != Mask[i])
7048       return SDValue(); // Can't blend in the needed input!
7049
7050     PermuteMask[i] = Mask[i] % Size;
7051   }
7052
7053   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7054   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7055 }
7056
7057 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7058 /// blends and permutes.
7059 ///
7060 /// This matches the extremely common pattern for handling combined
7061 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7062 /// operations. It will try to pick the best arrangement of shuffles and
7063 /// blends.
7064 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7065                                                           SDValue V1,
7066                                                           SDValue V2,
7067                                                           ArrayRef<int> Mask,
7068                                                           SelectionDAG &DAG) {
7069   // Shuffle the input elements into the desired positions in V1 and V2 and
7070   // blend them together.
7071   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7072   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7073   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7074   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7075     if (Mask[i] >= 0 && Mask[i] < Size) {
7076       V1Mask[i] = Mask[i];
7077       BlendMask[i] = i;
7078     } else if (Mask[i] >= Size) {
7079       V2Mask[i] = Mask[i] - Size;
7080       BlendMask[i] = i + Size;
7081     }
7082
7083   // Try to lower with the simpler initial blend strategy unless one of the
7084   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7085   // shuffle may be able to fold with a load or other benefit. However, when
7086   // we'll have to do 2x as many shuffles in order to achieve this, blending
7087   // first is a better strategy.
7088   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7089     if (SDValue BlendPerm =
7090             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7091       return BlendPerm;
7092
7093   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7094   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7095   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7096 }
7097
7098 /// \brief Try to lower a vector shuffle as a byte rotation.
7099 ///
7100 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7101 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7102 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7103 /// try to generically lower a vector shuffle through such an pattern. It
7104 /// does not check for the profitability of lowering either as PALIGNR or
7105 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7106 /// This matches shuffle vectors that look like:
7107 ///
7108 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7109 ///
7110 /// Essentially it concatenates V1 and V2, shifts right by some number of
7111 /// elements, and takes the low elements as the result. Note that while this is
7112 /// specified as a *right shift* because x86 is little-endian, it is a *left
7113 /// rotate* of the vector lanes.
7114 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7115                                               SDValue V2,
7116                                               ArrayRef<int> Mask,
7117                                               const X86Subtarget *Subtarget,
7118                                               SelectionDAG &DAG) {
7119   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7120
7121   int NumElts = Mask.size();
7122   int NumLanes = VT.getSizeInBits() / 128;
7123   int NumLaneElts = NumElts / NumLanes;
7124
7125   // We need to detect various ways of spelling a rotation:
7126   //   [11, 12, 13, 14, 15,  0,  1,  2]
7127   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7128   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7129   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7130   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7131   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7132   int Rotation = 0;
7133   SDValue Lo, Hi;
7134   for (int l = 0; l < NumElts; l += NumLaneElts) {
7135     for (int i = 0; i < NumLaneElts; ++i) {
7136       if (Mask[l + i] == -1)
7137         continue;
7138       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7139
7140       // Get the mod-Size index and lane correct it.
7141       int LaneIdx = (Mask[l + i] % NumElts) - l;
7142       // Make sure it was in this lane.
7143       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7144         return SDValue();
7145
7146       // Determine where a rotated vector would have started.
7147       int StartIdx = i - LaneIdx;
7148       if (StartIdx == 0)
7149         // The identity rotation isn't interesting, stop.
7150         return SDValue();
7151
7152       // If we found the tail of a vector the rotation must be the missing
7153       // front. If we found the head of a vector, it must be how much of the
7154       // head.
7155       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7156
7157       if (Rotation == 0)
7158         Rotation = CandidateRotation;
7159       else if (Rotation != CandidateRotation)
7160         // The rotations don't match, so we can't match this mask.
7161         return SDValue();
7162
7163       // Compute which value this mask is pointing at.
7164       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7165
7166       // Compute which of the two target values this index should be assigned
7167       // to. This reflects whether the high elements are remaining or the low
7168       // elements are remaining.
7169       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7170
7171       // Either set up this value if we've not encountered it before, or check
7172       // that it remains consistent.
7173       if (!TargetV)
7174         TargetV = MaskV;
7175       else if (TargetV != MaskV)
7176         // This may be a rotation, but it pulls from the inputs in some
7177         // unsupported interleaving.
7178         return SDValue();
7179     }
7180   }
7181
7182   // Check that we successfully analyzed the mask, and normalize the results.
7183   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7184   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7185   if (!Lo)
7186     Lo = Hi;
7187   else if (!Hi)
7188     Hi = Lo;
7189
7190   // The actual rotate instruction rotates bytes, so we need to scale the
7191   // rotation based on how many bytes are in the vector lane.
7192   int Scale = 16 / NumLaneElts;
7193
7194   // SSSE3 targets can use the palignr instruction.
7195   if (Subtarget->hasSSSE3()) {
7196     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7197     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7198     Lo = DAG.getBitcast(AlignVT, Lo);
7199     Hi = DAG.getBitcast(AlignVT, Hi);
7200
7201     return DAG.getBitcast(
7202         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7203                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7204   }
7205
7206   assert(VT.getSizeInBits() == 128 &&
7207          "Rotate-based lowering only supports 128-bit lowering!");
7208   assert(Mask.size() <= 16 &&
7209          "Can shuffle at most 16 bytes in a 128-bit vector!");
7210
7211   // Default SSE2 implementation
7212   int LoByteShift = 16 - Rotation * Scale;
7213   int HiByteShift = Rotation * Scale;
7214
7215   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7216   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7217   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7218
7219   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7220                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7221   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7222                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7223   return DAG.getBitcast(VT,
7224                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7225 }
7226
7227 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7228 ///
7229 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7230 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7231 /// matches elements from one of the input vectors shuffled to the left or
7232 /// right with zeroable elements 'shifted in'. It handles both the strictly
7233 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7234 /// quad word lane.
7235 ///
7236 /// PSHL : (little-endian) left bit shift.
7237 /// [ zz, 0, zz,  2 ]
7238 /// [ -1, 4, zz, -1 ]
7239 /// PSRL : (little-endian) right bit shift.
7240 /// [  1, zz,  3, zz]
7241 /// [ -1, -1,  7, zz]
7242 /// PSLLDQ : (little-endian) left byte shift
7243 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7244 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7245 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7246 /// PSRLDQ : (little-endian) right byte shift
7247 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7248 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7249 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7250 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7251                                          SDValue V2, ArrayRef<int> Mask,
7252                                          SelectionDAG &DAG) {
7253   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7254
7255   int Size = Mask.size();
7256   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7257
7258   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7259     for (int i = 0; i < Size; i += Scale)
7260       for (int j = 0; j < Shift; ++j)
7261         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7262           return false;
7263
7264     return true;
7265   };
7266
7267   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7268     for (int i = 0; i != Size; i += Scale) {
7269       unsigned Pos = Left ? i + Shift : i;
7270       unsigned Low = Left ? i : i + Shift;
7271       unsigned Len = Scale - Shift;
7272       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7273                                       Low + (V == V1 ? 0 : Size)))
7274         return SDValue();
7275     }
7276
7277     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7278     bool ByteShift = ShiftEltBits > 64;
7279     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7280                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7281     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7282
7283     // Normalize the scale for byte shifts to still produce an i64 element
7284     // type.
7285     Scale = ByteShift ? Scale / 2 : Scale;
7286
7287     // We need to round trip through the appropriate type for the shift.
7288     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7289     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7290     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7291            "Illegal integer vector type");
7292     V = DAG.getBitcast(ShiftVT, V);
7293
7294     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7295                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7296     return DAG.getBitcast(VT, V);
7297   };
7298
7299   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7300   // keep doubling the size of the integer elements up to that. We can
7301   // then shift the elements of the integer vector by whole multiples of
7302   // their width within the elements of the larger integer vector. Test each
7303   // multiple to see if we can find a match with the moved element indices
7304   // and that the shifted in elements are all zeroable.
7305   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7306     for (int Shift = 1; Shift != Scale; ++Shift)
7307       for (bool Left : {true, false})
7308         if (CheckZeros(Shift, Scale, Left))
7309           for (SDValue V : {V1, V2})
7310             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7311               return Match;
7312
7313   // no match
7314   return SDValue();
7315 }
7316
7317 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7318 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7319                                            SDValue V2, ArrayRef<int> Mask,
7320                                            SelectionDAG &DAG) {
7321   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7322   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7323
7324   int Size = Mask.size();
7325   int HalfSize = Size / 2;
7326   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7327
7328   // Upper half must be undefined.
7329   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7330     return SDValue();
7331
7332   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7333   // Remainder of lower half result is zero and upper half is all undef.
7334   auto LowerAsEXTRQ = [&]() {
7335     // Determine the extraction length from the part of the
7336     // lower half that isn't zeroable.
7337     int Len = HalfSize;
7338     for (; Len > 0; --Len)
7339       if (!Zeroable[Len - 1])
7340         break;
7341     assert(Len > 0 && "Zeroable shuffle mask");
7342
7343     // Attempt to match first Len sequential elements from the lower half.
7344     SDValue Src;
7345     int Idx = -1;
7346     for (int i = 0; i != Len; ++i) {
7347       int M = Mask[i];
7348       if (M < 0)
7349         continue;
7350       SDValue &V = (M < Size ? V1 : V2);
7351       M = M % Size;
7352
7353       // All mask elements must be in the lower half.
7354       if (M >= HalfSize)
7355         return SDValue();
7356
7357       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7358         Src = V;
7359         Idx = M - i;
7360         continue;
7361       }
7362       return SDValue();
7363     }
7364
7365     if (Idx < 0)
7366       return SDValue();
7367
7368     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7369     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7370     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7371     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7372                        DAG.getConstant(BitLen, DL, MVT::i8),
7373                        DAG.getConstant(BitIdx, DL, MVT::i8));
7374   };
7375
7376   if (SDValue ExtrQ = LowerAsEXTRQ())
7377     return ExtrQ;
7378
7379   // INSERTQ: Extract lowest Len elements from lower half of second source and
7380   // insert over first source, starting at Idx.
7381   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7382   auto LowerAsInsertQ = [&]() {
7383     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7384       SDValue Base;
7385
7386       // Attempt to match first source from mask before insertion point.
7387       if (isUndefInRange(Mask, 0, Idx)) {
7388         /* EMPTY */
7389       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7390         Base = V1;
7391       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7392         Base = V2;
7393       } else {
7394         continue;
7395       }
7396
7397       // Extend the extraction length looking to match both the insertion of
7398       // the second source and the remaining elements of the first.
7399       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7400         SDValue Insert;
7401         int Len = Hi - Idx;
7402
7403         // Match insertion.
7404         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7405           Insert = V1;
7406         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7407           Insert = V2;
7408         } else {
7409           continue;
7410         }
7411
7412         // Match the remaining elements of the lower half.
7413         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7414           /* EMPTY */
7415         } else if ((!Base || (Base == V1)) &&
7416                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7417           Base = V1;
7418         } else if ((!Base || (Base == V2)) &&
7419                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7420                                               Size + Hi)) {
7421           Base = V2;
7422         } else {
7423           continue;
7424         }
7425
7426         // We may not have a base (first source) - this can safely be undefined.
7427         if (!Base)
7428           Base = DAG.getUNDEF(VT);
7429
7430         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7431         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7432         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7433                            DAG.getConstant(BitLen, DL, MVT::i8),
7434                            DAG.getConstant(BitIdx, DL, MVT::i8));
7435       }
7436     }
7437
7438     return SDValue();
7439   };
7440
7441   if (SDValue InsertQ = LowerAsInsertQ())
7442     return InsertQ;
7443
7444   return SDValue();
7445 }
7446
7447 /// \brief Lower a vector shuffle as a zero or any extension.
7448 ///
7449 /// Given a specific number of elements, element bit width, and extension
7450 /// stride, produce either a zero or any extension based on the available
7451 /// features of the subtarget. The extended elements are consecutive and
7452 /// begin and can start from an offseted element index in the input; to
7453 /// avoid excess shuffling the offset must either being in the bottom lane
7454 /// or at the start of a higher lane. All extended elements must be from
7455 /// the same lane.
7456 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7457     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7458     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7459   assert(Scale > 1 && "Need a scale to extend.");
7460   int EltBits = VT.getScalarSizeInBits();
7461   int NumElements = VT.getVectorNumElements();
7462   int NumEltsPerLane = 128 / EltBits;
7463   int OffsetLane = Offset / NumEltsPerLane;
7464   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7465          "Only 8, 16, and 32 bit elements can be extended.");
7466   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7467   assert(0 <= Offset && "Extension offset must be positive.");
7468   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7469          "Extension offset must be in the first lane or start an upper lane.");
7470
7471   // Check that an index is in same lane as the base offset.
7472   auto SafeOffset = [&](int Idx) {
7473     return OffsetLane == (Idx / NumEltsPerLane);
7474   };
7475
7476   // Shift along an input so that the offset base moves to the first element.
7477   auto ShuffleOffset = [&](SDValue V) {
7478     if (!Offset)
7479       return V;
7480
7481     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7482     for (int i = 0; i * Scale < NumElements; ++i) {
7483       int SrcIdx = i + Offset;
7484       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7485     }
7486     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7487   };
7488
7489   // Found a valid zext mask! Try various lowering strategies based on the
7490   // input type and available ISA extensions.
7491   if (Subtarget->hasSSE41()) {
7492     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7493     // PUNPCK will catch this in a later shuffle match.
7494     if (Offset && Scale == 2 && VT.getSizeInBits() == 128)
7495       return SDValue();
7496     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7497                                  NumElements / Scale);
7498     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7499     return DAG.getBitcast(VT, InputV);
7500   }
7501
7502   assert(VT.getSizeInBits() == 128 && "Only 128-bit vectors can be extended.");
7503
7504   // For any extends we can cheat for larger element sizes and use shuffle
7505   // instructions that can fold with a load and/or copy.
7506   if (AnyExt && EltBits == 32) {
7507     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7508                          -1};
7509     return DAG.getBitcast(
7510         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7511                         DAG.getBitcast(MVT::v4i32, InputV),
7512                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7513   }
7514   if (AnyExt && EltBits == 16 && Scale > 2) {
7515     int PSHUFDMask[4] = {Offset / 2, -1,
7516                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7517     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7518                          DAG.getBitcast(MVT::v4i32, InputV),
7519                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7520     int PSHUFWMask[4] = {1, -1, -1, -1};
7521     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7522     return DAG.getBitcast(
7523         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7524                         DAG.getBitcast(MVT::v8i16, InputV),
7525                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7526   }
7527
7528   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7529   // to 64-bits.
7530   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7531     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7532     assert(VT.getSizeInBits() == 128 && "Unexpected vector width!");
7533
7534     int LoIdx = Offset * EltBits;
7535     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7536                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7537                                          DAG.getConstant(EltBits, DL, MVT::i8),
7538                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7539
7540     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7541         !SafeOffset(Offset + 1))
7542       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7543
7544     int HiIdx = (Offset + 1) * EltBits;
7545     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7546                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7547                                          DAG.getConstant(EltBits, DL, MVT::i8),
7548                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7549     return DAG.getNode(ISD::BITCAST, DL, VT,
7550                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7551   }
7552
7553   // If this would require more than 2 unpack instructions to expand, use
7554   // pshufb when available. We can only use more than 2 unpack instructions
7555   // when zero extending i8 elements which also makes it easier to use pshufb.
7556   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7557     assert(NumElements == 16 && "Unexpected byte vector width!");
7558     SDValue PSHUFBMask[16];
7559     for (int i = 0; i < 16; ++i) {
7560       int Idx = Offset + (i / Scale);
7561       PSHUFBMask[i] = DAG.getConstant(
7562           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7563     }
7564     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7565     return DAG.getBitcast(VT,
7566                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7567                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7568                                                   MVT::v16i8, PSHUFBMask)));
7569   }
7570
7571   // If we are extending from an offset, ensure we start on a boundary that
7572   // we can unpack from.
7573   int AlignToUnpack = Offset % (NumElements / Scale);
7574   if (AlignToUnpack) {
7575     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7576     for (int i = AlignToUnpack; i < NumElements; ++i)
7577       ShMask[i - AlignToUnpack] = i;
7578     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7579     Offset -= AlignToUnpack;
7580   }
7581
7582   // Otherwise emit a sequence of unpacks.
7583   do {
7584     unsigned UnpackLoHi = X86ISD::UNPCKL;
7585     if (Offset >= (NumElements / 2)) {
7586       UnpackLoHi = X86ISD::UNPCKH;
7587       Offset -= (NumElements / 2);
7588     }
7589
7590     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7591     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7592                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7593     InputV = DAG.getBitcast(InputVT, InputV);
7594     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7595     Scale /= 2;
7596     EltBits *= 2;
7597     NumElements /= 2;
7598   } while (Scale > 1);
7599   return DAG.getBitcast(VT, InputV);
7600 }
7601
7602 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7603 ///
7604 /// This routine will try to do everything in its power to cleverly lower
7605 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7606 /// check for the profitability of this lowering,  it tries to aggressively
7607 /// match this pattern. It will use all of the micro-architectural details it
7608 /// can to emit an efficient lowering. It handles both blends with all-zero
7609 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7610 /// masking out later).
7611 ///
7612 /// The reason we have dedicated lowering for zext-style shuffles is that they
7613 /// are both incredibly common and often quite performance sensitive.
7614 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7615     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7616     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7617   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7618
7619   int Bits = VT.getSizeInBits();
7620   int NumLanes = Bits / 128;
7621   int NumElements = VT.getVectorNumElements();
7622   int NumEltsPerLane = NumElements / NumLanes;
7623   assert(VT.getScalarSizeInBits() <= 32 &&
7624          "Exceeds 32-bit integer zero extension limit");
7625   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7626
7627   // Define a helper function to check a particular ext-scale and lower to it if
7628   // valid.
7629   auto Lower = [&](int Scale) -> SDValue {
7630     SDValue InputV;
7631     bool AnyExt = true;
7632     int Offset = 0;
7633     int Matches = 0;
7634     for (int i = 0; i < NumElements; ++i) {
7635       int M = Mask[i];
7636       if (M == -1)
7637         continue; // Valid anywhere but doesn't tell us anything.
7638       if (i % Scale != 0) {
7639         // Each of the extended elements need to be zeroable.
7640         if (!Zeroable[i])
7641           return SDValue();
7642
7643         // We no longer are in the anyext case.
7644         AnyExt = false;
7645         continue;
7646       }
7647
7648       // Each of the base elements needs to be consecutive indices into the
7649       // same input vector.
7650       SDValue V = M < NumElements ? V1 : V2;
7651       M = M % NumElements;
7652       if (!InputV) {
7653         InputV = V;
7654         Offset = M - (i / Scale);
7655       } else if (InputV != V)
7656         return SDValue(); // Flip-flopping inputs.
7657
7658       // Offset must start in the lowest 128-bit lane or at the start of an
7659       // upper lane.
7660       // FIXME: Is it ever worth allowing a negative base offset?
7661       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7662             (Offset % NumEltsPerLane) == 0))
7663         return SDValue();
7664
7665       // If we are offsetting, all referenced entries must come from the same
7666       // lane.
7667       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7668         return SDValue();
7669
7670       if ((M % NumElements) != (Offset + (i / Scale)))
7671         return SDValue(); // Non-consecutive strided elements.
7672       Matches++;
7673     }
7674
7675     // If we fail to find an input, we have a zero-shuffle which should always
7676     // have already been handled.
7677     // FIXME: Maybe handle this here in case during blending we end up with one?
7678     if (!InputV)
7679       return SDValue();
7680
7681     // If we are offsetting, don't extend if we only match a single input, we
7682     // can always do better by using a basic PSHUF or PUNPCK.
7683     if (Offset != 0 && Matches < 2)
7684       return SDValue();
7685
7686     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7687         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7688   };
7689
7690   // The widest scale possible for extending is to a 64-bit integer.
7691   assert(Bits % 64 == 0 &&
7692          "The number of bits in a vector must be divisible by 64 on x86!");
7693   int NumExtElements = Bits / 64;
7694
7695   // Each iteration, try extending the elements half as much, but into twice as
7696   // many elements.
7697   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7698     assert(NumElements % NumExtElements == 0 &&
7699            "The input vector size must be divisible by the extended size.");
7700     if (SDValue V = Lower(NumElements / NumExtElements))
7701       return V;
7702   }
7703
7704   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7705   if (Bits != 128)
7706     return SDValue();
7707
7708   // Returns one of the source operands if the shuffle can be reduced to a
7709   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7710   auto CanZExtLowHalf = [&]() {
7711     for (int i = NumElements / 2; i != NumElements; ++i)
7712       if (!Zeroable[i])
7713         return SDValue();
7714     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7715       return V1;
7716     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7717       return V2;
7718     return SDValue();
7719   };
7720
7721   if (SDValue V = CanZExtLowHalf()) {
7722     V = DAG.getBitcast(MVT::v2i64, V);
7723     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7724     return DAG.getBitcast(VT, V);
7725   }
7726
7727   // No viable ext lowering found.
7728   return SDValue();
7729 }
7730
7731 /// \brief Try to get a scalar value for a specific element of a vector.
7732 ///
7733 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7734 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7735                                               SelectionDAG &DAG) {
7736   MVT VT = V.getSimpleValueType();
7737   MVT EltVT = VT.getVectorElementType();
7738   while (V.getOpcode() == ISD::BITCAST)
7739     V = V.getOperand(0);
7740   // If the bitcasts shift the element size, we can't extract an equivalent
7741   // element from it.
7742   MVT NewVT = V.getSimpleValueType();
7743   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7744     return SDValue();
7745
7746   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7747       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7748     // Ensure the scalar operand is the same size as the destination.
7749     // FIXME: Add support for scalar truncation where possible.
7750     SDValue S = V.getOperand(Idx);
7751     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7752       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7753   }
7754
7755   return SDValue();
7756 }
7757
7758 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7759 ///
7760 /// This is particularly important because the set of instructions varies
7761 /// significantly based on whether the operand is a load or not.
7762 static bool isShuffleFoldableLoad(SDValue V) {
7763   while (V.getOpcode() == ISD::BITCAST)
7764     V = V.getOperand(0);
7765
7766   return ISD::isNON_EXTLoad(V.getNode());
7767 }
7768
7769 /// \brief Try to lower insertion of a single element into a zero vector.
7770 ///
7771 /// This is a common pattern that we have especially efficient patterns to lower
7772 /// across all subtarget feature sets.
7773 static SDValue lowerVectorShuffleAsElementInsertion(
7774     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7775     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7776   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7777   MVT ExtVT = VT;
7778   MVT EltVT = VT.getVectorElementType();
7779
7780   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7781                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7782                 Mask.begin();
7783   bool IsV1Zeroable = true;
7784   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7785     if (i != V2Index && !Zeroable[i]) {
7786       IsV1Zeroable = false;
7787       break;
7788     }
7789
7790   // Check for a single input from a SCALAR_TO_VECTOR node.
7791   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7792   // all the smarts here sunk into that routine. However, the current
7793   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7794   // vector shuffle lowering is dead.
7795   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7796                                                DAG);
7797   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7798     // We need to zext the scalar if it is smaller than an i32.
7799     V2S = DAG.getBitcast(EltVT, V2S);
7800     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7801       // Using zext to expand a narrow element won't work for non-zero
7802       // insertions.
7803       if (!IsV1Zeroable)
7804         return SDValue();
7805
7806       // Zero-extend directly to i32.
7807       ExtVT = MVT::v4i32;
7808       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7809     }
7810     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7811   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7812              EltVT == MVT::i16) {
7813     // Either not inserting from the low element of the input or the input
7814     // element size is too small to use VZEXT_MOVL to clear the high bits.
7815     return SDValue();
7816   }
7817
7818   if (!IsV1Zeroable) {
7819     // If V1 can't be treated as a zero vector we have fewer options to lower
7820     // this. We can't support integer vectors or non-zero targets cheaply, and
7821     // the V1 elements can't be permuted in any way.
7822     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7823     if (!VT.isFloatingPoint() || V2Index != 0)
7824       return SDValue();
7825     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7826     V1Mask[V2Index] = -1;
7827     if (!isNoopShuffleMask(V1Mask))
7828       return SDValue();
7829     // This is essentially a special case blend operation, but if we have
7830     // general purpose blend operations, they are always faster. Bail and let
7831     // the rest of the lowering handle these as blends.
7832     if (Subtarget->hasSSE41())
7833       return SDValue();
7834
7835     // Otherwise, use MOVSD or MOVSS.
7836     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7837            "Only two types of floating point element types to handle!");
7838     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7839                        ExtVT, V1, V2);
7840   }
7841
7842   // This lowering only works for the low element with floating point vectors.
7843   if (VT.isFloatingPoint() && V2Index != 0)
7844     return SDValue();
7845
7846   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7847   if (ExtVT != VT)
7848     V2 = DAG.getBitcast(VT, V2);
7849
7850   if (V2Index != 0) {
7851     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7852     // the desired position. Otherwise it is more efficient to do a vector
7853     // shift left. We know that we can do a vector shift left because all
7854     // the inputs are zero.
7855     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7856       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7857       V2Shuffle[V2Index] = 0;
7858       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7859     } else {
7860       V2 = DAG.getBitcast(MVT::v2i64, V2);
7861       V2 = DAG.getNode(
7862           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7863           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7864                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7865                               DAG.getDataLayout(), VT)));
7866       V2 = DAG.getBitcast(VT, V2);
7867     }
7868   }
7869   return V2;
7870 }
7871
7872 /// \brief Try to lower broadcast of a single element.
7873 ///
7874 /// For convenience, this code also bundles all of the subtarget feature set
7875 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7876 /// a convenient way to factor it out.
7877 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7878                                              ArrayRef<int> Mask,
7879                                              const X86Subtarget *Subtarget,
7880                                              SelectionDAG &DAG) {
7881   if (!Subtarget->hasAVX())
7882     return SDValue();
7883   if (VT.isInteger() && !Subtarget->hasAVX2())
7884     return SDValue();
7885
7886   // Check that the mask is a broadcast.
7887   int BroadcastIdx = -1;
7888   for (int M : Mask)
7889     if (M >= 0 && BroadcastIdx == -1)
7890       BroadcastIdx = M;
7891     else if (M >= 0 && M != BroadcastIdx)
7892       return SDValue();
7893
7894   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7895                                             "a sorted mask where the broadcast "
7896                                             "comes from V1.");
7897
7898   // Go up the chain of (vector) values to find a scalar load that we can
7899   // combine with the broadcast.
7900   for (;;) {
7901     switch (V.getOpcode()) {
7902     case ISD::CONCAT_VECTORS: {
7903       int OperandSize = Mask.size() / V.getNumOperands();
7904       V = V.getOperand(BroadcastIdx / OperandSize);
7905       BroadcastIdx %= OperandSize;
7906       continue;
7907     }
7908
7909     case ISD::INSERT_SUBVECTOR: {
7910       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7911       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7912       if (!ConstantIdx)
7913         break;
7914
7915       int BeginIdx = (int)ConstantIdx->getZExtValue();
7916       int EndIdx =
7917           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7918       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7919         BroadcastIdx -= BeginIdx;
7920         V = VInner;
7921       } else {
7922         V = VOuter;
7923       }
7924       continue;
7925     }
7926     }
7927     break;
7928   }
7929
7930   // Check if this is a broadcast of a scalar. We special case lowering
7931   // for scalars so that we can more effectively fold with loads.
7932   // First, look through bitcast: if the original value has a larger element
7933   // type than the shuffle, the broadcast element is in essence truncated.
7934   // Make that explicit to ease folding.
7935   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7936     EVT EltVT = VT.getVectorElementType();
7937     SDValue V0 = V.getOperand(0);
7938     EVT V0VT = V0.getValueType();
7939
7940     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7941         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7942          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7943       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7944       BroadcastIdx = 0;
7945     }
7946   }
7947
7948   // Also check the simpler case, where we can directly reuse the scalar.
7949   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7950       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7951     V = V.getOperand(BroadcastIdx);
7952
7953     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7954     // Only AVX2 has register broadcasts.
7955     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7956       return SDValue();
7957   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7958     // We can't broadcast from a vector register without AVX2, and we can only
7959     // broadcast from the zero-element of a vector register.
7960     return SDValue();
7961   }
7962
7963   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7964 }
7965
7966 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7967 // INSERTPS when the V1 elements are already in the correct locations
7968 // because otherwise we can just always use two SHUFPS instructions which
7969 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7970 // perform INSERTPS if a single V1 element is out of place and all V2
7971 // elements are zeroable.
7972 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7973                                             ArrayRef<int> Mask,
7974                                             SelectionDAG &DAG) {
7975   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7976   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7977   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7978   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7979
7980   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7981
7982   unsigned ZMask = 0;
7983   int V1DstIndex = -1;
7984   int V2DstIndex = -1;
7985   bool V1UsedInPlace = false;
7986
7987   for (int i = 0; i < 4; ++i) {
7988     // Synthesize a zero mask from the zeroable elements (includes undefs).
7989     if (Zeroable[i]) {
7990       ZMask |= 1 << i;
7991       continue;
7992     }
7993
7994     // Flag if we use any V1 inputs in place.
7995     if (i == Mask[i]) {
7996       V1UsedInPlace = true;
7997       continue;
7998     }
7999
8000     // We can only insert a single non-zeroable element.
8001     if (V1DstIndex != -1 || V2DstIndex != -1)
8002       return SDValue();
8003
8004     if (Mask[i] < 4) {
8005       // V1 input out of place for insertion.
8006       V1DstIndex = i;
8007     } else {
8008       // V2 input for insertion.
8009       V2DstIndex = i;
8010     }
8011   }
8012
8013   // Don't bother if we have no (non-zeroable) element for insertion.
8014   if (V1DstIndex == -1 && V2DstIndex == -1)
8015     return SDValue();
8016
8017   // Determine element insertion src/dst indices. The src index is from the
8018   // start of the inserted vector, not the start of the concatenated vector.
8019   unsigned V2SrcIndex = 0;
8020   if (V1DstIndex != -1) {
8021     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8022     // and don't use the original V2 at all.
8023     V2SrcIndex = Mask[V1DstIndex];
8024     V2DstIndex = V1DstIndex;
8025     V2 = V1;
8026   } else {
8027     V2SrcIndex = Mask[V2DstIndex] - 4;
8028   }
8029
8030   // If no V1 inputs are used in place, then the result is created only from
8031   // the zero mask and the V2 insertion - so remove V1 dependency.
8032   if (!V1UsedInPlace)
8033     V1 = DAG.getUNDEF(MVT::v4f32);
8034
8035   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8036   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8037
8038   // Insert the V2 element into the desired position.
8039   SDLoc DL(Op);
8040   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8041                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8042 }
8043
8044 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8045 /// UNPCK instruction.
8046 ///
8047 /// This specifically targets cases where we end up with alternating between
8048 /// the two inputs, and so can permute them into something that feeds a single
8049 /// UNPCK instruction. Note that this routine only targets integer vectors
8050 /// because for floating point vectors we have a generalized SHUFPS lowering
8051 /// strategy that handles everything that doesn't *exactly* match an unpack,
8052 /// making this clever lowering unnecessary.
8053 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8054                                                     SDValue V1, SDValue V2,
8055                                                     ArrayRef<int> Mask,
8056                                                     SelectionDAG &DAG) {
8057   assert(!VT.isFloatingPoint() &&
8058          "This routine only supports integer vectors.");
8059   assert(!isSingleInputShuffleMask(Mask) &&
8060          "This routine should only be used when blending two inputs.");
8061   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8062
8063   int Size = Mask.size();
8064
8065   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8066     return M >= 0 && M % Size < Size / 2;
8067   });
8068   int NumHiInputs = std::count_if(
8069       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8070
8071   bool UnpackLo = NumLoInputs >= NumHiInputs;
8072
8073   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8074     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8075     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8076
8077     for (int i = 0; i < Size; ++i) {
8078       if (Mask[i] < 0)
8079         continue;
8080
8081       // Each element of the unpack contains Scale elements from this mask.
8082       int UnpackIdx = i / Scale;
8083
8084       // We only handle the case where V1 feeds the first slots of the unpack.
8085       // We rely on canonicalization to ensure this is the case.
8086       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8087         return SDValue();
8088
8089       // Setup the mask for this input. The indexing is tricky as we have to
8090       // handle the unpack stride.
8091       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8092       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8093           Mask[i] % Size;
8094     }
8095
8096     // If we will have to shuffle both inputs to use the unpack, check whether
8097     // we can just unpack first and shuffle the result. If so, skip this unpack.
8098     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8099         !isNoopShuffleMask(V2Mask))
8100       return SDValue();
8101
8102     // Shuffle the inputs into place.
8103     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8104     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8105
8106     // Cast the inputs to the type we will use to unpack them.
8107     V1 = DAG.getBitcast(UnpackVT, V1);
8108     V2 = DAG.getBitcast(UnpackVT, V2);
8109
8110     // Unpack the inputs and cast the result back to the desired type.
8111     return DAG.getBitcast(
8112         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8113                         UnpackVT, V1, V2));
8114   };
8115
8116   // We try each unpack from the largest to the smallest to try and find one
8117   // that fits this mask.
8118   int OrigNumElements = VT.getVectorNumElements();
8119   int OrigScalarSize = VT.getScalarSizeInBits();
8120   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8121     int Scale = ScalarSize / OrigScalarSize;
8122     int NumElements = OrigNumElements / Scale;
8123     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8124     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8125       return Unpack;
8126   }
8127
8128   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8129   // initial unpack.
8130   if (NumLoInputs == 0 || NumHiInputs == 0) {
8131     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8132            "We have to have *some* inputs!");
8133     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8134
8135     // FIXME: We could consider the total complexity of the permute of each
8136     // possible unpacking. Or at the least we should consider how many
8137     // half-crossings are created.
8138     // FIXME: We could consider commuting the unpacks.
8139
8140     SmallVector<int, 32> PermMask;
8141     PermMask.assign(Size, -1);
8142     for (int i = 0; i < Size; ++i) {
8143       if (Mask[i] < 0)
8144         continue;
8145
8146       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8147
8148       PermMask[i] =
8149           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8150     }
8151     return DAG.getVectorShuffle(
8152         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8153                             DL, VT, V1, V2),
8154         DAG.getUNDEF(VT), PermMask);
8155   }
8156
8157   return SDValue();
8158 }
8159
8160 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8161 ///
8162 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8163 /// support for floating point shuffles but not integer shuffles. These
8164 /// instructions will incur a domain crossing penalty on some chips though so
8165 /// it is better to avoid lowering through this for integer vectors where
8166 /// possible.
8167 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8168                                        const X86Subtarget *Subtarget,
8169                                        SelectionDAG &DAG) {
8170   SDLoc DL(Op);
8171   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8172   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8173   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8174   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8175   ArrayRef<int> Mask = SVOp->getMask();
8176   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8177
8178   if (isSingleInputShuffleMask(Mask)) {
8179     // Use low duplicate instructions for masks that match their pattern.
8180     if (Subtarget->hasSSE3())
8181       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8182         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8183
8184     // Straight shuffle of a single input vector. Simulate this by using the
8185     // single input as both of the "inputs" to this instruction..
8186     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8187
8188     if (Subtarget->hasAVX()) {
8189       // If we have AVX, we can use VPERMILPS which will allow folding a load
8190       // into the shuffle.
8191       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8192                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8193     }
8194
8195     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8196                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8197   }
8198   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8199   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8200
8201   // If we have a single input, insert that into V1 if we can do so cheaply.
8202   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8203     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8204             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8205       return Insertion;
8206     // Try inverting the insertion since for v2 masks it is easy to do and we
8207     // can't reliably sort the mask one way or the other.
8208     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8209                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8210     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8211             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8212       return Insertion;
8213   }
8214
8215   // Try to use one of the special instruction patterns to handle two common
8216   // blend patterns if a zero-blend above didn't work.
8217   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8218       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8219     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8220       // We can either use a special instruction to load over the low double or
8221       // to move just the low double.
8222       return DAG.getNode(
8223           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8224           DL, MVT::v2f64, V2,
8225           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8226
8227   if (Subtarget->hasSSE41())
8228     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8229                                                   Subtarget, DAG))
8230       return Blend;
8231
8232   // Use dedicated unpack instructions for masks that match their pattern.
8233   if (SDValue V =
8234           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8235     return V;
8236
8237   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8238   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8239                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8240 }
8241
8242 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8243 ///
8244 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8245 /// the integer unit to minimize domain crossing penalties. However, for blends
8246 /// it falls back to the floating point shuffle operation with appropriate bit
8247 /// casting.
8248 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8249                                        const X86Subtarget *Subtarget,
8250                                        SelectionDAG &DAG) {
8251   SDLoc DL(Op);
8252   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8253   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8254   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8255   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8256   ArrayRef<int> Mask = SVOp->getMask();
8257   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8258
8259   if (isSingleInputShuffleMask(Mask)) {
8260     // Check for being able to broadcast a single element.
8261     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8262                                                           Mask, Subtarget, DAG))
8263       return Broadcast;
8264
8265     // Straight shuffle of a single input vector. For everything from SSE2
8266     // onward this has a single fast instruction with no scary immediates.
8267     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8268     V1 = DAG.getBitcast(MVT::v4i32, V1);
8269     int WidenedMask[4] = {
8270         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8271         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8272     return DAG.getBitcast(
8273         MVT::v2i64,
8274         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8275                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8276   }
8277   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8278   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8279   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8280   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8281
8282   // If we have a blend of two PACKUS operations an the blend aligns with the
8283   // low and half halves, we can just merge the PACKUS operations. This is
8284   // particularly important as it lets us merge shuffles that this routine itself
8285   // creates.
8286   auto GetPackNode = [](SDValue V) {
8287     while (V.getOpcode() == ISD::BITCAST)
8288       V = V.getOperand(0);
8289
8290     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8291   };
8292   if (SDValue V1Pack = GetPackNode(V1))
8293     if (SDValue V2Pack = GetPackNode(V2))
8294       return DAG.getBitcast(MVT::v2i64,
8295                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8296                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8297                                                      : V1Pack.getOperand(1),
8298                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8299                                                      : V2Pack.getOperand(1)));
8300
8301   // Try to use shift instructions.
8302   if (SDValue Shift =
8303           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8304     return Shift;
8305
8306   // When loading a scalar and then shuffling it into a vector we can often do
8307   // the insertion cheaply.
8308   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8309           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8310     return Insertion;
8311   // Try inverting the insertion since for v2 masks it is easy to do and we
8312   // can't reliably sort the mask one way or the other.
8313   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8314   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8315           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8316     return Insertion;
8317
8318   // We have different paths for blend lowering, but they all must use the
8319   // *exact* same predicate.
8320   bool IsBlendSupported = Subtarget->hasSSE41();
8321   if (IsBlendSupported)
8322     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8323                                                   Subtarget, DAG))
8324       return Blend;
8325
8326   // Use dedicated unpack instructions for masks that match their pattern.
8327   if (SDValue V =
8328           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8329     return V;
8330
8331   // Try to use byte rotation instructions.
8332   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8333   if (Subtarget->hasSSSE3())
8334     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8335             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8336       return Rotate;
8337
8338   // If we have direct support for blends, we should lower by decomposing into
8339   // a permute. That will be faster than the domain cross.
8340   if (IsBlendSupported)
8341     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8342                                                       Mask, DAG);
8343
8344   // We implement this with SHUFPD which is pretty lame because it will likely
8345   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8346   // However, all the alternatives are still more cycles and newer chips don't
8347   // have this problem. It would be really nice if x86 had better shuffles here.
8348   V1 = DAG.getBitcast(MVT::v2f64, V1);
8349   V2 = DAG.getBitcast(MVT::v2f64, V2);
8350   return DAG.getBitcast(MVT::v2i64,
8351                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8352 }
8353
8354 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8355 ///
8356 /// This is used to disable more specialized lowerings when the shufps lowering
8357 /// will happen to be efficient.
8358 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8359   // This routine only handles 128-bit shufps.
8360   assert(Mask.size() == 4 && "Unsupported mask size!");
8361
8362   // To lower with a single SHUFPS we need to have the low half and high half
8363   // each requiring a single input.
8364   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8365     return false;
8366   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8367     return false;
8368
8369   return true;
8370 }
8371
8372 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8373 ///
8374 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8375 /// It makes no assumptions about whether this is the *best* lowering, it simply
8376 /// uses it.
8377 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8378                                             ArrayRef<int> Mask, SDValue V1,
8379                                             SDValue V2, SelectionDAG &DAG) {
8380   SDValue LowV = V1, HighV = V2;
8381   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8382
8383   int NumV2Elements =
8384       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8385
8386   if (NumV2Elements == 1) {
8387     int V2Index =
8388         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8389         Mask.begin();
8390
8391     // Compute the index adjacent to V2Index and in the same half by toggling
8392     // the low bit.
8393     int V2AdjIndex = V2Index ^ 1;
8394
8395     if (Mask[V2AdjIndex] == -1) {
8396       // Handles all the cases where we have a single V2 element and an undef.
8397       // This will only ever happen in the high lanes because we commute the
8398       // vector otherwise.
8399       if (V2Index < 2)
8400         std::swap(LowV, HighV);
8401       NewMask[V2Index] -= 4;
8402     } else {
8403       // Handle the case where the V2 element ends up adjacent to a V1 element.
8404       // To make this work, blend them together as the first step.
8405       int V1Index = V2AdjIndex;
8406       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8407       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8408                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8409
8410       // Now proceed to reconstruct the final blend as we have the necessary
8411       // high or low half formed.
8412       if (V2Index < 2) {
8413         LowV = V2;
8414         HighV = V1;
8415       } else {
8416         HighV = V2;
8417       }
8418       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8419       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8420     }
8421   } else if (NumV2Elements == 2) {
8422     if (Mask[0] < 4 && Mask[1] < 4) {
8423       // Handle the easy case where we have V1 in the low lanes and V2 in the
8424       // high lanes.
8425       NewMask[2] -= 4;
8426       NewMask[3] -= 4;
8427     } else if (Mask[2] < 4 && Mask[3] < 4) {
8428       // We also handle the reversed case because this utility may get called
8429       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8430       // arrange things in the right direction.
8431       NewMask[0] -= 4;
8432       NewMask[1] -= 4;
8433       HighV = V1;
8434       LowV = V2;
8435     } else {
8436       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8437       // trying to place elements directly, just blend them and set up the final
8438       // shuffle to place them.
8439
8440       // The first two blend mask elements are for V1, the second two are for
8441       // V2.
8442       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8443                           Mask[2] < 4 ? Mask[2] : Mask[3],
8444                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8445                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8446       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8447                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8448
8449       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8450       // a blend.
8451       LowV = HighV = V1;
8452       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8453       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8454       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8455       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8456     }
8457   }
8458   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8459                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8460 }
8461
8462 /// \brief Lower 4-lane 32-bit floating point shuffles.
8463 ///
8464 /// Uses instructions exclusively from the floating point unit to minimize
8465 /// domain crossing penalties, as these are sufficient to implement all v4f32
8466 /// shuffles.
8467 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8468                                        const X86Subtarget *Subtarget,
8469                                        SelectionDAG &DAG) {
8470   SDLoc DL(Op);
8471   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8472   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8473   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8474   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8475   ArrayRef<int> Mask = SVOp->getMask();
8476   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8477
8478   int NumV2Elements =
8479       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8480
8481   if (NumV2Elements == 0) {
8482     // Check for being able to broadcast a single element.
8483     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8484                                                           Mask, Subtarget, DAG))
8485       return Broadcast;
8486
8487     // Use even/odd duplicate instructions for masks that match their pattern.
8488     if (Subtarget->hasSSE3()) {
8489       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8490         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8491       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8492         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8493     }
8494
8495     if (Subtarget->hasAVX()) {
8496       // If we have AVX, we can use VPERMILPS which will allow folding a load
8497       // into the shuffle.
8498       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8499                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8500     }
8501
8502     // Otherwise, use a straight shuffle of a single input vector. We pass the
8503     // input vector to both operands to simulate this with a SHUFPS.
8504     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8505                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8506   }
8507
8508   // There are special ways we can lower some single-element blends. However, we
8509   // have custom ways we can lower more complex single-element blends below that
8510   // we defer to if both this and BLENDPS fail to match, so restrict this to
8511   // when the V2 input is targeting element 0 of the mask -- that is the fast
8512   // case here.
8513   if (NumV2Elements == 1 && Mask[0] >= 4)
8514     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8515                                                          Mask, Subtarget, DAG))
8516       return V;
8517
8518   if (Subtarget->hasSSE41()) {
8519     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8520                                                   Subtarget, DAG))
8521       return Blend;
8522
8523     // Use INSERTPS if we can complete the shuffle efficiently.
8524     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8525       return V;
8526
8527     if (!isSingleSHUFPSMask(Mask))
8528       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8529               DL, MVT::v4f32, V1, V2, Mask, DAG))
8530         return BlendPerm;
8531   }
8532
8533   // Use dedicated unpack instructions for masks that match their pattern.
8534   if (SDValue V =
8535           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8536     return V;
8537
8538   // Otherwise fall back to a SHUFPS lowering strategy.
8539   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8540 }
8541
8542 /// \brief Lower 4-lane i32 vector shuffles.
8543 ///
8544 /// We try to handle these with integer-domain shuffles where we can, but for
8545 /// blends we use the floating point domain blend instructions.
8546 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8547                                        const X86Subtarget *Subtarget,
8548                                        SelectionDAG &DAG) {
8549   SDLoc DL(Op);
8550   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8551   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8552   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8553   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8554   ArrayRef<int> Mask = SVOp->getMask();
8555   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8556
8557   // Whenever we can lower this as a zext, that instruction is strictly faster
8558   // than any alternative. It also allows us to fold memory operands into the
8559   // shuffle in many cases.
8560   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8561                                                          Mask, Subtarget, DAG))
8562     return ZExt;
8563
8564   int NumV2Elements =
8565       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8566
8567   if (NumV2Elements == 0) {
8568     // Check for being able to broadcast a single element.
8569     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8570                                                           Mask, Subtarget, DAG))
8571       return Broadcast;
8572
8573     // Straight shuffle of a single input vector. For everything from SSE2
8574     // onward this has a single fast instruction with no scary immediates.
8575     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8576     // but we aren't actually going to use the UNPCK instruction because doing
8577     // so prevents folding a load into this instruction or making a copy.
8578     const int UnpackLoMask[] = {0, 0, 1, 1};
8579     const int UnpackHiMask[] = {2, 2, 3, 3};
8580     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8581       Mask = UnpackLoMask;
8582     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8583       Mask = UnpackHiMask;
8584
8585     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8586                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8587   }
8588
8589   // Try to use shift instructions.
8590   if (SDValue Shift =
8591           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8592     return Shift;
8593
8594   // There are special ways we can lower some single-element blends.
8595   if (NumV2Elements == 1)
8596     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8597                                                          Mask, Subtarget, DAG))
8598       return V;
8599
8600   // We have different paths for blend lowering, but they all must use the
8601   // *exact* same predicate.
8602   bool IsBlendSupported = Subtarget->hasSSE41();
8603   if (IsBlendSupported)
8604     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8605                                                   Subtarget, DAG))
8606       return Blend;
8607
8608   if (SDValue Masked =
8609           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8610     return Masked;
8611
8612   // Use dedicated unpack instructions for masks that match their pattern.
8613   if (SDValue V =
8614           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8615     return V;
8616
8617   // Try to use byte rotation instructions.
8618   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8619   if (Subtarget->hasSSSE3())
8620     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8621             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8622       return Rotate;
8623
8624   // If we have direct support for blends, we should lower by decomposing into
8625   // a permute. That will be faster than the domain cross.
8626   if (IsBlendSupported)
8627     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8628                                                       Mask, DAG);
8629
8630   // Try to lower by permuting the inputs into an unpack instruction.
8631   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8632                                                             V2, Mask, DAG))
8633     return Unpack;
8634
8635   // We implement this with SHUFPS because it can blend from two vectors.
8636   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8637   // up the inputs, bypassing domain shift penalties that we would encur if we
8638   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8639   // relevant.
8640   return DAG.getBitcast(
8641       MVT::v4i32,
8642       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8643                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8644 }
8645
8646 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8647 /// shuffle lowering, and the most complex part.
8648 ///
8649 /// The lowering strategy is to try to form pairs of input lanes which are
8650 /// targeted at the same half of the final vector, and then use a dword shuffle
8651 /// to place them onto the right half, and finally unpack the paired lanes into
8652 /// their final position.
8653 ///
8654 /// The exact breakdown of how to form these dword pairs and align them on the
8655 /// correct sides is really tricky. See the comments within the function for
8656 /// more of the details.
8657 ///
8658 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8659 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8660 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8661 /// vector, form the analogous 128-bit 8-element Mask.
8662 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8663     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8664     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8665   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8666   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8667
8668   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8669   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8670   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8671
8672   SmallVector<int, 4> LoInputs;
8673   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8674                [](int M) { return M >= 0; });
8675   std::sort(LoInputs.begin(), LoInputs.end());
8676   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8677   SmallVector<int, 4> HiInputs;
8678   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8679                [](int M) { return M >= 0; });
8680   std::sort(HiInputs.begin(), HiInputs.end());
8681   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8682   int NumLToL =
8683       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8684   int NumHToL = LoInputs.size() - NumLToL;
8685   int NumLToH =
8686       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8687   int NumHToH = HiInputs.size() - NumLToH;
8688   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8689   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8690   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8691   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8692
8693   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8694   // such inputs we can swap two of the dwords across the half mark and end up
8695   // with <=2 inputs to each half in each half. Once there, we can fall through
8696   // to the generic code below. For example:
8697   //
8698   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8699   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8700   //
8701   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8702   // and an existing 2-into-2 on the other half. In this case we may have to
8703   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8704   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8705   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8706   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8707   // half than the one we target for fixing) will be fixed when we re-enter this
8708   // path. We will also combine away any sequence of PSHUFD instructions that
8709   // result into a single instruction. Here is an example of the tricky case:
8710   //
8711   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8712   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8713   //
8714   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8715   //
8716   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8717   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8718   //
8719   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8720   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8721   //
8722   // The result is fine to be handled by the generic logic.
8723   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8724                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8725                           int AOffset, int BOffset) {
8726     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8727            "Must call this with A having 3 or 1 inputs from the A half.");
8728     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8729            "Must call this with B having 1 or 3 inputs from the B half.");
8730     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8731            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8732
8733     bool ThreeAInputs = AToAInputs.size() == 3;
8734
8735     // Compute the index of dword with only one word among the three inputs in
8736     // a half by taking the sum of the half with three inputs and subtracting
8737     // the sum of the actual three inputs. The difference is the remaining
8738     // slot.
8739     int ADWord, BDWord;
8740     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8741     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8742     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8743     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8744     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8745     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8746     int TripleNonInputIdx =
8747         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8748     TripleDWord = TripleNonInputIdx / 2;
8749
8750     // We use xor with one to compute the adjacent DWord to whichever one the
8751     // OneInput is in.
8752     OneInputDWord = (OneInput / 2) ^ 1;
8753
8754     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8755     // and BToA inputs. If there is also such a problem with the BToB and AToB
8756     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8757     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8758     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8759     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8760       // Compute how many inputs will be flipped by swapping these DWords. We
8761       // need
8762       // to balance this to ensure we don't form a 3-1 shuffle in the other
8763       // half.
8764       int NumFlippedAToBInputs =
8765           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8766           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8767       int NumFlippedBToBInputs =
8768           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8769           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8770       if ((NumFlippedAToBInputs == 1 &&
8771            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8772           (NumFlippedBToBInputs == 1 &&
8773            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8774         // We choose whether to fix the A half or B half based on whether that
8775         // half has zero flipped inputs. At zero, we may not be able to fix it
8776         // with that half. We also bias towards fixing the B half because that
8777         // will more commonly be the high half, and we have to bias one way.
8778         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8779                                                        ArrayRef<int> Inputs) {
8780           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8781           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8782                                          PinnedIdx ^ 1) != Inputs.end();
8783           // Determine whether the free index is in the flipped dword or the
8784           // unflipped dword based on where the pinned index is. We use this bit
8785           // in an xor to conditionally select the adjacent dword.
8786           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8787           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8788                                              FixFreeIdx) != Inputs.end();
8789           if (IsFixIdxInput == IsFixFreeIdxInput)
8790             FixFreeIdx += 1;
8791           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8792                                         FixFreeIdx) != Inputs.end();
8793           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8794                  "We need to be changing the number of flipped inputs!");
8795           int PSHUFHalfMask[] = {0, 1, 2, 3};
8796           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8797           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8798                           MVT::v8i16, V,
8799                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8800
8801           for (int &M : Mask)
8802             if (M != -1 && M == FixIdx)
8803               M = FixFreeIdx;
8804             else if (M != -1 && M == FixFreeIdx)
8805               M = FixIdx;
8806         };
8807         if (NumFlippedBToBInputs != 0) {
8808           int BPinnedIdx =
8809               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8810           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8811         } else {
8812           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8813           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8814           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8815         }
8816       }
8817     }
8818
8819     int PSHUFDMask[] = {0, 1, 2, 3};
8820     PSHUFDMask[ADWord] = BDWord;
8821     PSHUFDMask[BDWord] = ADWord;
8822     V = DAG.getBitcast(
8823         VT,
8824         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8825                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8826
8827     // Adjust the mask to match the new locations of A and B.
8828     for (int &M : Mask)
8829       if (M != -1 && M/2 == ADWord)
8830         M = 2 * BDWord + M % 2;
8831       else if (M != -1 && M/2 == BDWord)
8832         M = 2 * ADWord + M % 2;
8833
8834     // Recurse back into this routine to re-compute state now that this isn't
8835     // a 3 and 1 problem.
8836     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8837                                                      DAG);
8838   };
8839   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8840     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8841   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8842     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8843
8844   // At this point there are at most two inputs to the low and high halves from
8845   // each half. That means the inputs can always be grouped into dwords and
8846   // those dwords can then be moved to the correct half with a dword shuffle.
8847   // We use at most one low and one high word shuffle to collect these paired
8848   // inputs into dwords, and finally a dword shuffle to place them.
8849   int PSHUFLMask[4] = {-1, -1, -1, -1};
8850   int PSHUFHMask[4] = {-1, -1, -1, -1};
8851   int PSHUFDMask[4] = {-1, -1, -1, -1};
8852
8853   // First fix the masks for all the inputs that are staying in their
8854   // original halves. This will then dictate the targets of the cross-half
8855   // shuffles.
8856   auto fixInPlaceInputs =
8857       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8858                     MutableArrayRef<int> SourceHalfMask,
8859                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8860     if (InPlaceInputs.empty())
8861       return;
8862     if (InPlaceInputs.size() == 1) {
8863       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8864           InPlaceInputs[0] - HalfOffset;
8865       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8866       return;
8867     }
8868     if (IncomingInputs.empty()) {
8869       // Just fix all of the in place inputs.
8870       for (int Input : InPlaceInputs) {
8871         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8872         PSHUFDMask[Input / 2] = Input / 2;
8873       }
8874       return;
8875     }
8876
8877     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8878     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8879         InPlaceInputs[0] - HalfOffset;
8880     // Put the second input next to the first so that they are packed into
8881     // a dword. We find the adjacent index by toggling the low bit.
8882     int AdjIndex = InPlaceInputs[0] ^ 1;
8883     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8884     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8885     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8886   };
8887   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8888   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8889
8890   // Now gather the cross-half inputs and place them into a free dword of
8891   // their target half.
8892   // FIXME: This operation could almost certainly be simplified dramatically to
8893   // look more like the 3-1 fixing operation.
8894   auto moveInputsToRightHalf = [&PSHUFDMask](
8895       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8896       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8897       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8898       int DestOffset) {
8899     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8900       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8901     };
8902     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8903                                                int Word) {
8904       int LowWord = Word & ~1;
8905       int HighWord = Word | 1;
8906       return isWordClobbered(SourceHalfMask, LowWord) ||
8907              isWordClobbered(SourceHalfMask, HighWord);
8908     };
8909
8910     if (IncomingInputs.empty())
8911       return;
8912
8913     if (ExistingInputs.empty()) {
8914       // Map any dwords with inputs from them into the right half.
8915       for (int Input : IncomingInputs) {
8916         // If the source half mask maps over the inputs, turn those into
8917         // swaps and use the swapped lane.
8918         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8919           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8920             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8921                 Input - SourceOffset;
8922             // We have to swap the uses in our half mask in one sweep.
8923             for (int &M : HalfMask)
8924               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8925                 M = Input;
8926               else if (M == Input)
8927                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8928           } else {
8929             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8930                        Input - SourceOffset &&
8931                    "Previous placement doesn't match!");
8932           }
8933           // Note that this correctly re-maps both when we do a swap and when
8934           // we observe the other side of the swap above. We rely on that to
8935           // avoid swapping the members of the input list directly.
8936           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8937         }
8938
8939         // Map the input's dword into the correct half.
8940         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8941           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8942         else
8943           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8944                      Input / 2 &&
8945                  "Previous placement doesn't match!");
8946       }
8947
8948       // And just directly shift any other-half mask elements to be same-half
8949       // as we will have mirrored the dword containing the element into the
8950       // same position within that half.
8951       for (int &M : HalfMask)
8952         if (M >= SourceOffset && M < SourceOffset + 4) {
8953           M = M - SourceOffset + DestOffset;
8954           assert(M >= 0 && "This should never wrap below zero!");
8955         }
8956       return;
8957     }
8958
8959     // Ensure we have the input in a viable dword of its current half. This
8960     // is particularly tricky because the original position may be clobbered
8961     // by inputs being moved and *staying* in that half.
8962     if (IncomingInputs.size() == 1) {
8963       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8964         int InputFixed = std::find(std::begin(SourceHalfMask),
8965                                    std::end(SourceHalfMask), -1) -
8966                          std::begin(SourceHalfMask) + SourceOffset;
8967         SourceHalfMask[InputFixed - SourceOffset] =
8968             IncomingInputs[0] - SourceOffset;
8969         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8970                      InputFixed);
8971         IncomingInputs[0] = InputFixed;
8972       }
8973     } else if (IncomingInputs.size() == 2) {
8974       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8975           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8976         // We have two non-adjacent or clobbered inputs we need to extract from
8977         // the source half. To do this, we need to map them into some adjacent
8978         // dword slot in the source mask.
8979         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8980                               IncomingInputs[1] - SourceOffset};
8981
8982         // If there is a free slot in the source half mask adjacent to one of
8983         // the inputs, place the other input in it. We use (Index XOR 1) to
8984         // compute an adjacent index.
8985         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8986             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8987           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8988           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8989           InputsFixed[1] = InputsFixed[0] ^ 1;
8990         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8991                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8992           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8993           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8994           InputsFixed[0] = InputsFixed[1] ^ 1;
8995         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8996                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8997           // The two inputs are in the same DWord but it is clobbered and the
8998           // adjacent DWord isn't used at all. Move both inputs to the free
8999           // slot.
9000           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9001           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9002           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9003           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9004         } else {
9005           // The only way we hit this point is if there is no clobbering
9006           // (because there are no off-half inputs to this half) and there is no
9007           // free slot adjacent to one of the inputs. In this case, we have to
9008           // swap an input with a non-input.
9009           for (int i = 0; i < 4; ++i)
9010             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9011                    "We can't handle any clobbers here!");
9012           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9013                  "Cannot have adjacent inputs here!");
9014
9015           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9016           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9017
9018           // We also have to update the final source mask in this case because
9019           // it may need to undo the above swap.
9020           for (int &M : FinalSourceHalfMask)
9021             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9022               M = InputsFixed[1] + SourceOffset;
9023             else if (M == InputsFixed[1] + SourceOffset)
9024               M = (InputsFixed[0] ^ 1) + SourceOffset;
9025
9026           InputsFixed[1] = InputsFixed[0] ^ 1;
9027         }
9028
9029         // Point everything at the fixed inputs.
9030         for (int &M : HalfMask)
9031           if (M == IncomingInputs[0])
9032             M = InputsFixed[0] + SourceOffset;
9033           else if (M == IncomingInputs[1])
9034             M = InputsFixed[1] + SourceOffset;
9035
9036         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9037         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9038       }
9039     } else {
9040       llvm_unreachable("Unhandled input size!");
9041     }
9042
9043     // Now hoist the DWord down to the right half.
9044     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9045     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9046     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9047     for (int &M : HalfMask)
9048       for (int Input : IncomingInputs)
9049         if (M == Input)
9050           M = FreeDWord * 2 + Input % 2;
9051   };
9052   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9053                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9054   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9055                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9056
9057   // Now enact all the shuffles we've computed to move the inputs into their
9058   // target half.
9059   if (!isNoopShuffleMask(PSHUFLMask))
9060     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9061                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9062   if (!isNoopShuffleMask(PSHUFHMask))
9063     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9064                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9065   if (!isNoopShuffleMask(PSHUFDMask))
9066     V = DAG.getBitcast(
9067         VT,
9068         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9069                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9070
9071   // At this point, each half should contain all its inputs, and we can then
9072   // just shuffle them into their final position.
9073   assert(std::count_if(LoMask.begin(), LoMask.end(),
9074                        [](int M) { return M >= 4; }) == 0 &&
9075          "Failed to lift all the high half inputs to the low mask!");
9076   assert(std::count_if(HiMask.begin(), HiMask.end(),
9077                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9078          "Failed to lift all the low half inputs to the high mask!");
9079
9080   // Do a half shuffle for the low mask.
9081   if (!isNoopShuffleMask(LoMask))
9082     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9083                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9084
9085   // Do a half shuffle with the high mask after shifting its values down.
9086   for (int &M : HiMask)
9087     if (M >= 0)
9088       M -= 4;
9089   if (!isNoopShuffleMask(HiMask))
9090     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9091                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9092
9093   return V;
9094 }
9095
9096 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9097 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9098                                           SDValue V2, ArrayRef<int> Mask,
9099                                           SelectionDAG &DAG, bool &V1InUse,
9100                                           bool &V2InUse) {
9101   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9102   SDValue V1Mask[16];
9103   SDValue V2Mask[16];
9104   V1InUse = false;
9105   V2InUse = false;
9106
9107   int Size = Mask.size();
9108   int Scale = 16 / Size;
9109   for (int i = 0; i < 16; ++i) {
9110     if (Mask[i / Scale] == -1) {
9111       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9112     } else {
9113       const int ZeroMask = 0x80;
9114       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9115                                           : ZeroMask;
9116       int V2Idx = Mask[i / Scale] < Size
9117                       ? ZeroMask
9118                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9119       if (Zeroable[i / Scale])
9120         V1Idx = V2Idx = ZeroMask;
9121       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9122       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9123       V1InUse |= (ZeroMask != V1Idx);
9124       V2InUse |= (ZeroMask != V2Idx);
9125     }
9126   }
9127
9128   if (V1InUse)
9129     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9130                      DAG.getBitcast(MVT::v16i8, V1),
9131                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9132   if (V2InUse)
9133     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9134                      DAG.getBitcast(MVT::v16i8, V2),
9135                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9136
9137   // If we need shuffled inputs from both, blend the two.
9138   SDValue V;
9139   if (V1InUse && V2InUse)
9140     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9141   else
9142     V = V1InUse ? V1 : V2;
9143
9144   // Cast the result back to the correct type.
9145   return DAG.getBitcast(VT, V);
9146 }
9147
9148 /// \brief Generic lowering of 8-lane i16 shuffles.
9149 ///
9150 /// This handles both single-input shuffles and combined shuffle/blends with
9151 /// two inputs. The single input shuffles are immediately delegated to
9152 /// a dedicated lowering routine.
9153 ///
9154 /// The blends are lowered in one of three fundamental ways. If there are few
9155 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9156 /// of the input is significantly cheaper when lowered as an interleaving of
9157 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9158 /// halves of the inputs separately (making them have relatively few inputs)
9159 /// and then concatenate them.
9160 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9161                                        const X86Subtarget *Subtarget,
9162                                        SelectionDAG &DAG) {
9163   SDLoc DL(Op);
9164   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9165   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9166   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9167   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9168   ArrayRef<int> OrigMask = SVOp->getMask();
9169   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9170                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9171   MutableArrayRef<int> Mask(MaskStorage);
9172
9173   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9174
9175   // Whenever we can lower this as a zext, that instruction is strictly faster
9176   // than any alternative.
9177   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9178           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9179     return ZExt;
9180
9181   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9182   (void)isV1;
9183   auto isV2 = [](int M) { return M >= 8; };
9184
9185   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9186
9187   if (NumV2Inputs == 0) {
9188     // Check for being able to broadcast a single element.
9189     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9190                                                           Mask, Subtarget, DAG))
9191       return Broadcast;
9192
9193     // Try to use shift instructions.
9194     if (SDValue Shift =
9195             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9196       return Shift;
9197
9198     // Use dedicated unpack instructions for masks that match their pattern.
9199     if (SDValue V =
9200             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9201       return V;
9202
9203     // Try to use byte rotation instructions.
9204     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9205                                                         Mask, Subtarget, DAG))
9206       return Rotate;
9207
9208     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9209                                                      Subtarget, DAG);
9210   }
9211
9212   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9213          "All single-input shuffles should be canonicalized to be V1-input "
9214          "shuffles.");
9215
9216   // Try to use shift instructions.
9217   if (SDValue Shift =
9218           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9219     return Shift;
9220
9221   // See if we can use SSE4A Extraction / Insertion.
9222   if (Subtarget->hasSSE4A())
9223     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9224       return V;
9225
9226   // There are special ways we can lower some single-element blends.
9227   if (NumV2Inputs == 1)
9228     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9229                                                          Mask, Subtarget, DAG))
9230       return V;
9231
9232   // We have different paths for blend lowering, but they all must use the
9233   // *exact* same predicate.
9234   bool IsBlendSupported = Subtarget->hasSSE41();
9235   if (IsBlendSupported)
9236     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9237                                                   Subtarget, DAG))
9238       return Blend;
9239
9240   if (SDValue Masked =
9241           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9242     return Masked;
9243
9244   // Use dedicated unpack instructions for masks that match their pattern.
9245   if (SDValue V =
9246           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9247     return V;
9248
9249   // Try to use byte rotation instructions.
9250   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9251           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9252     return Rotate;
9253
9254   if (SDValue BitBlend =
9255           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9256     return BitBlend;
9257
9258   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9259                                                             V2, Mask, DAG))
9260     return Unpack;
9261
9262   // If we can't directly blend but can use PSHUFB, that will be better as it
9263   // can both shuffle and set up the inefficient blend.
9264   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9265     bool V1InUse, V2InUse;
9266     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9267                                       V1InUse, V2InUse);
9268   }
9269
9270   // We can always bit-blend if we have to so the fallback strategy is to
9271   // decompose into single-input permutes and blends.
9272   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9273                                                       Mask, DAG);
9274 }
9275
9276 /// \brief Check whether a compaction lowering can be done by dropping even
9277 /// elements and compute how many times even elements must be dropped.
9278 ///
9279 /// This handles shuffles which take every Nth element where N is a power of
9280 /// two. Example shuffle masks:
9281 ///
9282 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9283 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9284 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9285 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9286 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9287 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9288 ///
9289 /// Any of these lanes can of course be undef.
9290 ///
9291 /// This routine only supports N <= 3.
9292 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9293 /// for larger N.
9294 ///
9295 /// \returns N above, or the number of times even elements must be dropped if
9296 /// there is such a number. Otherwise returns zero.
9297 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9298   // Figure out whether we're looping over two inputs or just one.
9299   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9300
9301   // The modulus for the shuffle vector entries is based on whether this is
9302   // a single input or not.
9303   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9304   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9305          "We should only be called with masks with a power-of-2 size!");
9306
9307   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9308
9309   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9310   // and 2^3 simultaneously. This is because we may have ambiguity with
9311   // partially undef inputs.
9312   bool ViableForN[3] = {true, true, true};
9313
9314   for (int i = 0, e = Mask.size(); i < e; ++i) {
9315     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9316     // want.
9317     if (Mask[i] == -1)
9318       continue;
9319
9320     bool IsAnyViable = false;
9321     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9322       if (ViableForN[j]) {
9323         uint64_t N = j + 1;
9324
9325         // The shuffle mask must be equal to (i * 2^N) % M.
9326         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9327           IsAnyViable = true;
9328         else
9329           ViableForN[j] = false;
9330       }
9331     // Early exit if we exhaust the possible powers of two.
9332     if (!IsAnyViable)
9333       break;
9334   }
9335
9336   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9337     if (ViableForN[j])
9338       return j + 1;
9339
9340   // Return 0 as there is no viable power of two.
9341   return 0;
9342 }
9343
9344 /// \brief Generic lowering of v16i8 shuffles.
9345 ///
9346 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9347 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9348 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9349 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9350 /// back together.
9351 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9352                                        const X86Subtarget *Subtarget,
9353                                        SelectionDAG &DAG) {
9354   SDLoc DL(Op);
9355   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9356   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9357   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9358   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9359   ArrayRef<int> Mask = SVOp->getMask();
9360   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9361
9362   // Try to use shift instructions.
9363   if (SDValue Shift =
9364           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9365     return Shift;
9366
9367   // Try to use byte rotation instructions.
9368   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9369           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9370     return Rotate;
9371
9372   // Try to use a zext lowering.
9373   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9374           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9375     return ZExt;
9376
9377   // See if we can use SSE4A Extraction / Insertion.
9378   if (Subtarget->hasSSE4A())
9379     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9380       return V;
9381
9382   int NumV2Elements =
9383       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9384
9385   // For single-input shuffles, there are some nicer lowering tricks we can use.
9386   if (NumV2Elements == 0) {
9387     // Check for being able to broadcast a single element.
9388     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9389                                                           Mask, Subtarget, DAG))
9390       return Broadcast;
9391
9392     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9393     // Notably, this handles splat and partial-splat shuffles more efficiently.
9394     // However, it only makes sense if the pre-duplication shuffle simplifies
9395     // things significantly. Currently, this means we need to be able to
9396     // express the pre-duplication shuffle as an i16 shuffle.
9397     //
9398     // FIXME: We should check for other patterns which can be widened into an
9399     // i16 shuffle as well.
9400     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9401       for (int i = 0; i < 16; i += 2)
9402         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9403           return false;
9404
9405       return true;
9406     };
9407     auto tryToWidenViaDuplication = [&]() -> SDValue {
9408       if (!canWidenViaDuplication(Mask))
9409         return SDValue();
9410       SmallVector<int, 4> LoInputs;
9411       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9412                    [](int M) { return M >= 0 && M < 8; });
9413       std::sort(LoInputs.begin(), LoInputs.end());
9414       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9415                      LoInputs.end());
9416       SmallVector<int, 4> HiInputs;
9417       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9418                    [](int M) { return M >= 8; });
9419       std::sort(HiInputs.begin(), HiInputs.end());
9420       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9421                      HiInputs.end());
9422
9423       bool TargetLo = LoInputs.size() >= HiInputs.size();
9424       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9425       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9426
9427       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9428       SmallDenseMap<int, int, 8> LaneMap;
9429       for (int I : InPlaceInputs) {
9430         PreDupI16Shuffle[I/2] = I/2;
9431         LaneMap[I] = I;
9432       }
9433       int j = TargetLo ? 0 : 4, je = j + 4;
9434       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9435         // Check if j is already a shuffle of this input. This happens when
9436         // there are two adjacent bytes after we move the low one.
9437         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9438           // If we haven't yet mapped the input, search for a slot into which
9439           // we can map it.
9440           while (j < je && PreDupI16Shuffle[j] != -1)
9441             ++j;
9442
9443           if (j == je)
9444             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9445             return SDValue();
9446
9447           // Map this input with the i16 shuffle.
9448           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9449         }
9450
9451         // Update the lane map based on the mapping we ended up with.
9452         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9453       }
9454       V1 = DAG.getBitcast(
9455           MVT::v16i8,
9456           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9457                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9458
9459       // Unpack the bytes to form the i16s that will be shuffled into place.
9460       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9461                        MVT::v16i8, V1, V1);
9462
9463       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9464       for (int i = 0; i < 16; ++i)
9465         if (Mask[i] != -1) {
9466           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9467           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9468           if (PostDupI16Shuffle[i / 2] == -1)
9469             PostDupI16Shuffle[i / 2] = MappedMask;
9470           else
9471             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9472                    "Conflicting entrties in the original shuffle!");
9473         }
9474       return DAG.getBitcast(
9475           MVT::v16i8,
9476           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9477                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9478     };
9479     if (SDValue V = tryToWidenViaDuplication())
9480       return V;
9481   }
9482
9483   if (SDValue Masked =
9484           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9485     return Masked;
9486
9487   // Use dedicated unpack instructions for masks that match their pattern.
9488   if (SDValue V =
9489           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9490     return V;
9491
9492   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9493   // with PSHUFB. It is important to do this before we attempt to generate any
9494   // blends but after all of the single-input lowerings. If the single input
9495   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9496   // want to preserve that and we can DAG combine any longer sequences into
9497   // a PSHUFB in the end. But once we start blending from multiple inputs,
9498   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9499   // and there are *very* few patterns that would actually be faster than the
9500   // PSHUFB approach because of its ability to zero lanes.
9501   //
9502   // FIXME: The only exceptions to the above are blends which are exact
9503   // interleavings with direct instructions supporting them. We currently don't
9504   // handle those well here.
9505   if (Subtarget->hasSSSE3()) {
9506     bool V1InUse = false;
9507     bool V2InUse = false;
9508
9509     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9510                                                 DAG, V1InUse, V2InUse);
9511
9512     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9513     // do so. This avoids using them to handle blends-with-zero which is
9514     // important as a single pshufb is significantly faster for that.
9515     if (V1InUse && V2InUse) {
9516       if (Subtarget->hasSSE41())
9517         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9518                                                       Mask, Subtarget, DAG))
9519           return Blend;
9520
9521       // We can use an unpack to do the blending rather than an or in some
9522       // cases. Even though the or may be (very minorly) more efficient, we
9523       // preference this lowering because there are common cases where part of
9524       // the complexity of the shuffles goes away when we do the final blend as
9525       // an unpack.
9526       // FIXME: It might be worth trying to detect if the unpack-feeding
9527       // shuffles will both be pshufb, in which case we shouldn't bother with
9528       // this.
9529       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9530               DL, MVT::v16i8, V1, V2, Mask, DAG))
9531         return Unpack;
9532     }
9533
9534     return PSHUFB;
9535   }
9536
9537   // There are special ways we can lower some single-element blends.
9538   if (NumV2Elements == 1)
9539     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9540                                                          Mask, Subtarget, DAG))
9541       return V;
9542
9543   if (SDValue BitBlend =
9544           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9545     return BitBlend;
9546
9547   // Check whether a compaction lowering can be done. This handles shuffles
9548   // which take every Nth element for some even N. See the helper function for
9549   // details.
9550   //
9551   // We special case these as they can be particularly efficiently handled with
9552   // the PACKUSB instruction on x86 and they show up in common patterns of
9553   // rearranging bytes to truncate wide elements.
9554   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9555     // NumEvenDrops is the power of two stride of the elements. Another way of
9556     // thinking about it is that we need to drop the even elements this many
9557     // times to get the original input.
9558     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9559
9560     // First we need to zero all the dropped bytes.
9561     assert(NumEvenDrops <= 3 &&
9562            "No support for dropping even elements more than 3 times.");
9563     // We use the mask type to pick which bytes are preserved based on how many
9564     // elements are dropped.
9565     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9566     SDValue ByteClearMask = DAG.getBitcast(
9567         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9568     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9569     if (!IsSingleInput)
9570       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9571
9572     // Now pack things back together.
9573     V1 = DAG.getBitcast(MVT::v8i16, V1);
9574     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9575     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9576     for (int i = 1; i < NumEvenDrops; ++i) {
9577       Result = DAG.getBitcast(MVT::v8i16, Result);
9578       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9579     }
9580
9581     return Result;
9582   }
9583
9584   // Handle multi-input cases by blending single-input shuffles.
9585   if (NumV2Elements > 0)
9586     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9587                                                       Mask, DAG);
9588
9589   // The fallback path for single-input shuffles widens this into two v8i16
9590   // vectors with unpacks, shuffles those, and then pulls them back together
9591   // with a pack.
9592   SDValue V = V1;
9593
9594   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9595   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9596   for (int i = 0; i < 16; ++i)
9597     if (Mask[i] >= 0)
9598       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9599
9600   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9601
9602   SDValue VLoHalf, VHiHalf;
9603   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9604   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9605   // i16s.
9606   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9607                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9608       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9609                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9610     // Use a mask to drop the high bytes.
9611     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9612     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9613                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9614
9615     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9616     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9617
9618     // Squash the masks to point directly into VLoHalf.
9619     for (int &M : LoBlendMask)
9620       if (M >= 0)
9621         M /= 2;
9622     for (int &M : HiBlendMask)
9623       if (M >= 0)
9624         M /= 2;
9625   } else {
9626     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9627     // VHiHalf so that we can blend them as i16s.
9628     VLoHalf = DAG.getBitcast(
9629         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9630     VHiHalf = DAG.getBitcast(
9631         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9632   }
9633
9634   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9635   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9636
9637   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9638 }
9639
9640 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9641 ///
9642 /// This routine breaks down the specific type of 128-bit shuffle and
9643 /// dispatches to the lowering routines accordingly.
9644 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9645                                         MVT VT, const X86Subtarget *Subtarget,
9646                                         SelectionDAG &DAG) {
9647   switch (VT.SimpleTy) {
9648   case MVT::v2i64:
9649     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9650   case MVT::v2f64:
9651     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9652   case MVT::v4i32:
9653     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9654   case MVT::v4f32:
9655     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9656   case MVT::v8i16:
9657     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9658   case MVT::v16i8:
9659     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9660
9661   default:
9662     llvm_unreachable("Unimplemented!");
9663   }
9664 }
9665
9666 /// \brief Helper function to test whether a shuffle mask could be
9667 /// simplified by widening the elements being shuffled.
9668 ///
9669 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9670 /// leaves it in an unspecified state.
9671 ///
9672 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9673 /// shuffle masks. The latter have the special property of a '-2' representing
9674 /// a zero-ed lane of a vector.
9675 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9676                                     SmallVectorImpl<int> &WidenedMask) {
9677   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9678     // If both elements are undef, its trivial.
9679     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9680       WidenedMask.push_back(SM_SentinelUndef);
9681       continue;
9682     }
9683
9684     // Check for an undef mask and a mask value properly aligned to fit with
9685     // a pair of values. If we find such a case, use the non-undef mask's value.
9686     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9687       WidenedMask.push_back(Mask[i + 1] / 2);
9688       continue;
9689     }
9690     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9691       WidenedMask.push_back(Mask[i] / 2);
9692       continue;
9693     }
9694
9695     // When zeroing, we need to spread the zeroing across both lanes to widen.
9696     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9697       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9698           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9699         WidenedMask.push_back(SM_SentinelZero);
9700         continue;
9701       }
9702       return false;
9703     }
9704
9705     // Finally check if the two mask values are adjacent and aligned with
9706     // a pair.
9707     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9708       WidenedMask.push_back(Mask[i] / 2);
9709       continue;
9710     }
9711
9712     // Otherwise we can't safely widen the elements used in this shuffle.
9713     return false;
9714   }
9715   assert(WidenedMask.size() == Mask.size() / 2 &&
9716          "Incorrect size of mask after widening the elements!");
9717
9718   return true;
9719 }
9720
9721 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9722 ///
9723 /// This routine just extracts two subvectors, shuffles them independently, and
9724 /// then concatenates them back together. This should work effectively with all
9725 /// AVX vector shuffle types.
9726 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9727                                           SDValue V2, ArrayRef<int> Mask,
9728                                           SelectionDAG &DAG) {
9729   assert(VT.getSizeInBits() >= 256 &&
9730          "Only for 256-bit or wider vector shuffles!");
9731   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9732   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9733
9734   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9735   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9736
9737   int NumElements = VT.getVectorNumElements();
9738   int SplitNumElements = NumElements / 2;
9739   MVT ScalarVT = VT.getScalarType();
9740   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9741
9742   // Rather than splitting build-vectors, just build two narrower build
9743   // vectors. This helps shuffling with splats and zeros.
9744   auto SplitVector = [&](SDValue V) {
9745     while (V.getOpcode() == ISD::BITCAST)
9746       V = V->getOperand(0);
9747
9748     MVT OrigVT = V.getSimpleValueType();
9749     int OrigNumElements = OrigVT.getVectorNumElements();
9750     int OrigSplitNumElements = OrigNumElements / 2;
9751     MVT OrigScalarVT = OrigVT.getScalarType();
9752     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9753
9754     SDValue LoV, HiV;
9755
9756     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9757     if (!BV) {
9758       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9759                         DAG.getIntPtrConstant(0, DL));
9760       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9761                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9762     } else {
9763
9764       SmallVector<SDValue, 16> LoOps, HiOps;
9765       for (int i = 0; i < OrigSplitNumElements; ++i) {
9766         LoOps.push_back(BV->getOperand(i));
9767         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9768       }
9769       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9770       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9771     }
9772     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9773                           DAG.getBitcast(SplitVT, HiV));
9774   };
9775
9776   SDValue LoV1, HiV1, LoV2, HiV2;
9777   std::tie(LoV1, HiV1) = SplitVector(V1);
9778   std::tie(LoV2, HiV2) = SplitVector(V2);
9779
9780   // Now create two 4-way blends of these half-width vectors.
9781   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9782     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9783     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9784     for (int i = 0; i < SplitNumElements; ++i) {
9785       int M = HalfMask[i];
9786       if (M >= NumElements) {
9787         if (M >= NumElements + SplitNumElements)
9788           UseHiV2 = true;
9789         else
9790           UseLoV2 = true;
9791         V2BlendMask.push_back(M - NumElements);
9792         V1BlendMask.push_back(-1);
9793         BlendMask.push_back(SplitNumElements + i);
9794       } else if (M >= 0) {
9795         if (M >= SplitNumElements)
9796           UseHiV1 = true;
9797         else
9798           UseLoV1 = true;
9799         V2BlendMask.push_back(-1);
9800         V1BlendMask.push_back(M);
9801         BlendMask.push_back(i);
9802       } else {
9803         V2BlendMask.push_back(-1);
9804         V1BlendMask.push_back(-1);
9805         BlendMask.push_back(-1);
9806       }
9807     }
9808
9809     // Because the lowering happens after all combining takes place, we need to
9810     // manually combine these blend masks as much as possible so that we create
9811     // a minimal number of high-level vector shuffle nodes.
9812
9813     // First try just blending the halves of V1 or V2.
9814     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9815       return DAG.getUNDEF(SplitVT);
9816     if (!UseLoV2 && !UseHiV2)
9817       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9818     if (!UseLoV1 && !UseHiV1)
9819       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9820
9821     SDValue V1Blend, V2Blend;
9822     if (UseLoV1 && UseHiV1) {
9823       V1Blend =
9824         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9825     } else {
9826       // We only use half of V1 so map the usage down into the final blend mask.
9827       V1Blend = UseLoV1 ? LoV1 : HiV1;
9828       for (int i = 0; i < SplitNumElements; ++i)
9829         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9830           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9831     }
9832     if (UseLoV2 && UseHiV2) {
9833       V2Blend =
9834         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9835     } else {
9836       // We only use half of V2 so map the usage down into the final blend mask.
9837       V2Blend = UseLoV2 ? LoV2 : HiV2;
9838       for (int i = 0; i < SplitNumElements; ++i)
9839         if (BlendMask[i] >= SplitNumElements)
9840           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9841     }
9842     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9843   };
9844   SDValue Lo = HalfBlend(LoMask);
9845   SDValue Hi = HalfBlend(HiMask);
9846   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9847 }
9848
9849 /// \brief Either split a vector in halves or decompose the shuffles and the
9850 /// blend.
9851 ///
9852 /// This is provided as a good fallback for many lowerings of non-single-input
9853 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9854 /// between splitting the shuffle into 128-bit components and stitching those
9855 /// back together vs. extracting the single-input shuffles and blending those
9856 /// results.
9857 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9858                                                 SDValue V2, ArrayRef<int> Mask,
9859                                                 SelectionDAG &DAG) {
9860   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9861                                             "lower single-input shuffles as it "
9862                                             "could then recurse on itself.");
9863   int Size = Mask.size();
9864
9865   // If this can be modeled as a broadcast of two elements followed by a blend,
9866   // prefer that lowering. This is especially important because broadcasts can
9867   // often fold with memory operands.
9868   auto DoBothBroadcast = [&] {
9869     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9870     for (int M : Mask)
9871       if (M >= Size) {
9872         if (V2BroadcastIdx == -1)
9873           V2BroadcastIdx = M - Size;
9874         else if (M - Size != V2BroadcastIdx)
9875           return false;
9876       } else if (M >= 0) {
9877         if (V1BroadcastIdx == -1)
9878           V1BroadcastIdx = M;
9879         else if (M != V1BroadcastIdx)
9880           return false;
9881       }
9882     return true;
9883   };
9884   if (DoBothBroadcast())
9885     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9886                                                       DAG);
9887
9888   // If the inputs all stem from a single 128-bit lane of each input, then we
9889   // split them rather than blending because the split will decompose to
9890   // unusually few instructions.
9891   int LaneCount = VT.getSizeInBits() / 128;
9892   int LaneSize = Size / LaneCount;
9893   SmallBitVector LaneInputs[2];
9894   LaneInputs[0].resize(LaneCount, false);
9895   LaneInputs[1].resize(LaneCount, false);
9896   for (int i = 0; i < Size; ++i)
9897     if (Mask[i] >= 0)
9898       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9899   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9900     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9901
9902   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9903   // that the decomposed single-input shuffles don't end up here.
9904   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9905 }
9906
9907 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9908 /// a permutation and blend of those lanes.
9909 ///
9910 /// This essentially blends the out-of-lane inputs to each lane into the lane
9911 /// from a permuted copy of the vector. This lowering strategy results in four
9912 /// instructions in the worst case for a single-input cross lane shuffle which
9913 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9914 /// of. Special cases for each particular shuffle pattern should be handled
9915 /// prior to trying this lowering.
9916 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9917                                                        SDValue V1, SDValue V2,
9918                                                        ArrayRef<int> Mask,
9919                                                        SelectionDAG &DAG) {
9920   // FIXME: This should probably be generalized for 512-bit vectors as well.
9921   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9922   int LaneSize = Mask.size() / 2;
9923
9924   // If there are only inputs from one 128-bit lane, splitting will in fact be
9925   // less expensive. The flags track whether the given lane contains an element
9926   // that crosses to another lane.
9927   bool LaneCrossing[2] = {false, false};
9928   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9929     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9930       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9931   if (!LaneCrossing[0] || !LaneCrossing[1])
9932     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9933
9934   if (isSingleInputShuffleMask(Mask)) {
9935     SmallVector<int, 32> FlippedBlendMask;
9936     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9937       FlippedBlendMask.push_back(
9938           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9939                                   ? Mask[i]
9940                                   : Mask[i] % LaneSize +
9941                                         (i / LaneSize) * LaneSize + Size));
9942
9943     // Flip the vector, and blend the results which should now be in-lane. The
9944     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9945     // 5 for the high source. The value 3 selects the high half of source 2 and
9946     // the value 2 selects the low half of source 2. We only use source 2 to
9947     // allow folding it into a memory operand.
9948     unsigned PERMMask = 3 | 2 << 4;
9949     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9950                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9951     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9952   }
9953
9954   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9955   // will be handled by the above logic and a blend of the results, much like
9956   // other patterns in AVX.
9957   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9958 }
9959
9960 /// \brief Handle lowering 2-lane 128-bit shuffles.
9961 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9962                                         SDValue V2, ArrayRef<int> Mask,
9963                                         const X86Subtarget *Subtarget,
9964                                         SelectionDAG &DAG) {
9965   // TODO: If minimizing size and one of the inputs is a zero vector and the
9966   // the zero vector has only one use, we could use a VPERM2X128 to save the
9967   // instruction bytes needed to explicitly generate the zero vector.
9968
9969   // Blends are faster and handle all the non-lane-crossing cases.
9970   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9971                                                 Subtarget, DAG))
9972     return Blend;
9973
9974   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9975   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9976
9977   // If either input operand is a zero vector, use VPERM2X128 because its mask
9978   // allows us to replace the zero input with an implicit zero.
9979   if (!IsV1Zero && !IsV2Zero) {
9980     // Check for patterns which can be matched with a single insert of a 128-bit
9981     // subvector.
9982     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9983     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9984       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9985                                    VT.getVectorNumElements() / 2);
9986       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9987                                 DAG.getIntPtrConstant(0, DL));
9988       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9989                                 OnlyUsesV1 ? V1 : V2,
9990                                 DAG.getIntPtrConstant(0, DL));
9991       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9992     }
9993   }
9994
9995   // Otherwise form a 128-bit permutation. After accounting for undefs,
9996   // convert the 64-bit shuffle mask selection values into 128-bit
9997   // selection bits by dividing the indexes by 2 and shifting into positions
9998   // defined by a vperm2*128 instruction's immediate control byte.
9999
10000   // The immediate permute control byte looks like this:
10001   //    [1:0] - select 128 bits from sources for low half of destination
10002   //    [2]   - ignore
10003   //    [3]   - zero low half of destination
10004   //    [5:4] - select 128 bits from sources for high half of destination
10005   //    [6]   - ignore
10006   //    [7]   - zero high half of destination
10007
10008   int MaskLO = Mask[0];
10009   if (MaskLO == SM_SentinelUndef)
10010     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10011
10012   int MaskHI = Mask[2];
10013   if (MaskHI == SM_SentinelUndef)
10014     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10015
10016   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10017
10018   // If either input is a zero vector, replace it with an undef input.
10019   // Shuffle mask values <  4 are selecting elements of V1.
10020   // Shuffle mask values >= 4 are selecting elements of V2.
10021   // Adjust each half of the permute mask by clearing the half that was
10022   // selecting the zero vector and setting the zero mask bit.
10023   if (IsV1Zero) {
10024     V1 = DAG.getUNDEF(VT);
10025     if (MaskLO < 4)
10026       PermMask = (PermMask & 0xf0) | 0x08;
10027     if (MaskHI < 4)
10028       PermMask = (PermMask & 0x0f) | 0x80;
10029   }
10030   if (IsV2Zero) {
10031     V2 = DAG.getUNDEF(VT);
10032     if (MaskLO >= 4)
10033       PermMask = (PermMask & 0xf0) | 0x08;
10034     if (MaskHI >= 4)
10035       PermMask = (PermMask & 0x0f) | 0x80;
10036   }
10037
10038   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10039                      DAG.getConstant(PermMask, DL, MVT::i8));
10040 }
10041
10042 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10043 /// shuffling each lane.
10044 ///
10045 /// This will only succeed when the result of fixing the 128-bit lanes results
10046 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10047 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10048 /// the lane crosses early and then use simpler shuffles within each lane.
10049 ///
10050 /// FIXME: It might be worthwhile at some point to support this without
10051 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10052 /// in x86 only floating point has interesting non-repeating shuffles, and even
10053 /// those are still *marginally* more expensive.
10054 static SDValue lowerVectorShuffleByMerging128BitLanes(
10055     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10056     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10057   assert(!isSingleInputShuffleMask(Mask) &&
10058          "This is only useful with multiple inputs.");
10059
10060   int Size = Mask.size();
10061   int LaneSize = 128 / VT.getScalarSizeInBits();
10062   int NumLanes = Size / LaneSize;
10063   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10064
10065   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10066   // check whether the in-128-bit lane shuffles share a repeating pattern.
10067   SmallVector<int, 4> Lanes;
10068   Lanes.resize(NumLanes, -1);
10069   SmallVector<int, 4> InLaneMask;
10070   InLaneMask.resize(LaneSize, -1);
10071   for (int i = 0; i < Size; ++i) {
10072     if (Mask[i] < 0)
10073       continue;
10074
10075     int j = i / LaneSize;
10076
10077     if (Lanes[j] < 0) {
10078       // First entry we've seen for this lane.
10079       Lanes[j] = Mask[i] / LaneSize;
10080     } else if (Lanes[j] != Mask[i] / LaneSize) {
10081       // This doesn't match the lane selected previously!
10082       return SDValue();
10083     }
10084
10085     // Check that within each lane we have a consistent shuffle mask.
10086     int k = i % LaneSize;
10087     if (InLaneMask[k] < 0) {
10088       InLaneMask[k] = Mask[i] % LaneSize;
10089     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10090       // This doesn't fit a repeating in-lane mask.
10091       return SDValue();
10092     }
10093   }
10094
10095   // First shuffle the lanes into place.
10096   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10097                                 VT.getSizeInBits() / 64);
10098   SmallVector<int, 8> LaneMask;
10099   LaneMask.resize(NumLanes * 2, -1);
10100   for (int i = 0; i < NumLanes; ++i)
10101     if (Lanes[i] >= 0) {
10102       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10103       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10104     }
10105
10106   V1 = DAG.getBitcast(LaneVT, V1);
10107   V2 = DAG.getBitcast(LaneVT, V2);
10108   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10109
10110   // Cast it back to the type we actually want.
10111   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10112
10113   // Now do a simple shuffle that isn't lane crossing.
10114   SmallVector<int, 8> NewMask;
10115   NewMask.resize(Size, -1);
10116   for (int i = 0; i < Size; ++i)
10117     if (Mask[i] >= 0)
10118       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10119   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10120          "Must not introduce lane crosses at this point!");
10121
10122   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10123 }
10124
10125 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10126 /// given mask.
10127 ///
10128 /// This returns true if the elements from a particular input are already in the
10129 /// slot required by the given mask and require no permutation.
10130 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10131   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10132   int Size = Mask.size();
10133   for (int i = 0; i < Size; ++i)
10134     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10135       return false;
10136
10137   return true;
10138 }
10139
10140 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10141                                             ArrayRef<int> Mask, SDValue V1,
10142                                             SDValue V2, SelectionDAG &DAG) {
10143
10144   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10145   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10146   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10147   int NumElts = VT.getVectorNumElements();
10148   bool ShufpdMask = true;
10149   bool CommutableMask = true;
10150   unsigned Immediate = 0;
10151   for (int i = 0; i < NumElts; ++i) {
10152     if (Mask[i] < 0)
10153       continue;
10154     int Val = (i & 6) + NumElts * (i & 1);
10155     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10156     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10157       ShufpdMask = false;
10158     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10159       CommutableMask = false;
10160     Immediate |= (Mask[i] % 2) << i;
10161   }
10162   if (ShufpdMask)
10163     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10164                        DAG.getConstant(Immediate, DL, MVT::i8));
10165   if (CommutableMask)
10166     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10167                        DAG.getConstant(Immediate, DL, MVT::i8));
10168   return SDValue();
10169 }
10170
10171 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10172 ///
10173 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10174 /// isn't available.
10175 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10176                                        const X86Subtarget *Subtarget,
10177                                        SelectionDAG &DAG) {
10178   SDLoc DL(Op);
10179   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10180   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10181   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10182   ArrayRef<int> Mask = SVOp->getMask();
10183   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10184
10185   SmallVector<int, 4> WidenedMask;
10186   if (canWidenShuffleElements(Mask, WidenedMask))
10187     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10188                                     DAG);
10189
10190   if (isSingleInputShuffleMask(Mask)) {
10191     // Check for being able to broadcast a single element.
10192     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10193                                                           Mask, Subtarget, DAG))
10194       return Broadcast;
10195
10196     // Use low duplicate instructions for masks that match their pattern.
10197     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10198       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10199
10200     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10201       // Non-half-crossing single input shuffles can be lowerid with an
10202       // interleaved permutation.
10203       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10204                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10205       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10206                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10207     }
10208
10209     // With AVX2 we have direct support for this permutation.
10210     if (Subtarget->hasAVX2())
10211       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10212                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10213
10214     // Otherwise, fall back.
10215     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10216                                                    DAG);
10217   }
10218
10219   // Use dedicated unpack instructions for masks that match their pattern.
10220   if (SDValue V =
10221           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10222     return V;
10223
10224   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10225                                                 Subtarget, DAG))
10226     return Blend;
10227
10228   // Check if the blend happens to exactly fit that of SHUFPD.
10229   if (SDValue Op =
10230       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10231     return Op;
10232
10233   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10234   // shuffle. However, if we have AVX2 and either inputs are already in place,
10235   // we will be able to shuffle even across lanes the other input in a single
10236   // instruction so skip this pattern.
10237   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10238                                  isShuffleMaskInputInPlace(1, Mask))))
10239     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10240             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10241       return Result;
10242
10243   // If we have AVX2 then we always want to lower with a blend because an v4 we
10244   // can fully permute the elements.
10245   if (Subtarget->hasAVX2())
10246     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10247                                                       Mask, DAG);
10248
10249   // Otherwise fall back on generic lowering.
10250   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10251 }
10252
10253 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10254 ///
10255 /// This routine is only called when we have AVX2 and thus a reasonable
10256 /// instruction set for v4i64 shuffling..
10257 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10258                                        const X86Subtarget *Subtarget,
10259                                        SelectionDAG &DAG) {
10260   SDLoc DL(Op);
10261   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10262   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10263   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10264   ArrayRef<int> Mask = SVOp->getMask();
10265   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10266   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10267
10268   SmallVector<int, 4> WidenedMask;
10269   if (canWidenShuffleElements(Mask, WidenedMask))
10270     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10271                                     DAG);
10272
10273   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10274                                                 Subtarget, DAG))
10275     return Blend;
10276
10277   // Check for being able to broadcast a single element.
10278   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10279                                                         Mask, Subtarget, DAG))
10280     return Broadcast;
10281
10282   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10283   // use lower latency instructions that will operate on both 128-bit lanes.
10284   SmallVector<int, 2> RepeatedMask;
10285   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10286     if (isSingleInputShuffleMask(Mask)) {
10287       int PSHUFDMask[] = {-1, -1, -1, -1};
10288       for (int i = 0; i < 2; ++i)
10289         if (RepeatedMask[i] >= 0) {
10290           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10291           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10292         }
10293       return DAG.getBitcast(
10294           MVT::v4i64,
10295           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10296                       DAG.getBitcast(MVT::v8i32, V1),
10297                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10298     }
10299   }
10300
10301   // AVX2 provides a direct instruction for permuting a single input across
10302   // lanes.
10303   if (isSingleInputShuffleMask(Mask))
10304     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10305                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10306
10307   // Try to use shift instructions.
10308   if (SDValue Shift =
10309           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10310     return Shift;
10311
10312   // Use dedicated unpack instructions for masks that match their pattern.
10313   if (SDValue V =
10314           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10315     return V;
10316
10317   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10318   // shuffle. However, if we have AVX2 and either inputs are already in place,
10319   // we will be able to shuffle even across lanes the other input in a single
10320   // instruction so skip this pattern.
10321   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10322                                  isShuffleMaskInputInPlace(1, Mask))))
10323     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10324             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10325       return Result;
10326
10327   // Otherwise fall back on generic blend lowering.
10328   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10329                                                     Mask, DAG);
10330 }
10331
10332 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10333 ///
10334 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10335 /// isn't available.
10336 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10337                                        const X86Subtarget *Subtarget,
10338                                        SelectionDAG &DAG) {
10339   SDLoc DL(Op);
10340   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10341   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10342   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10343   ArrayRef<int> Mask = SVOp->getMask();
10344   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10345
10346   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10347                                                 Subtarget, DAG))
10348     return Blend;
10349
10350   // Check for being able to broadcast a single element.
10351   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10352                                                         Mask, Subtarget, DAG))
10353     return Broadcast;
10354
10355   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10356   // options to efficiently lower the shuffle.
10357   SmallVector<int, 4> RepeatedMask;
10358   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10359     assert(RepeatedMask.size() == 4 &&
10360            "Repeated masks must be half the mask width!");
10361
10362     // Use even/odd duplicate instructions for masks that match their pattern.
10363     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10364       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10365     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10366       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10367
10368     if (isSingleInputShuffleMask(Mask))
10369       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10370                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10371
10372     // Use dedicated unpack instructions for masks that match their pattern.
10373     if (SDValue V =
10374             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10375       return V;
10376
10377     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10378     // have already handled any direct blends. We also need to squash the
10379     // repeated mask into a simulated v4f32 mask.
10380     for (int i = 0; i < 4; ++i)
10381       if (RepeatedMask[i] >= 8)
10382         RepeatedMask[i] -= 4;
10383     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10384   }
10385
10386   // If we have a single input shuffle with different shuffle patterns in the
10387   // two 128-bit lanes use the variable mask to VPERMILPS.
10388   if (isSingleInputShuffleMask(Mask)) {
10389     SDValue VPermMask[8];
10390     for (int i = 0; i < 8; ++i)
10391       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10392                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10393     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10394       return DAG.getNode(
10395           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10396           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10397
10398     if (Subtarget->hasAVX2())
10399       return DAG.getNode(
10400           X86ISD::VPERMV, DL, MVT::v8f32,
10401           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10402                                                  MVT::v8i32, VPermMask)),
10403           V1);
10404
10405     // Otherwise, fall back.
10406     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10407                                                    DAG);
10408   }
10409
10410   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10411   // shuffle.
10412   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10413           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10414     return Result;
10415
10416   // If we have AVX2 then we always want to lower with a blend because at v8 we
10417   // can fully permute the elements.
10418   if (Subtarget->hasAVX2())
10419     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10420                                                       Mask, DAG);
10421
10422   // Otherwise fall back on generic lowering.
10423   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10424 }
10425
10426 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10427 ///
10428 /// This routine is only called when we have AVX2 and thus a reasonable
10429 /// instruction set for v8i32 shuffling..
10430 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10431                                        const X86Subtarget *Subtarget,
10432                                        SelectionDAG &DAG) {
10433   SDLoc DL(Op);
10434   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10435   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10436   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10437   ArrayRef<int> Mask = SVOp->getMask();
10438   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10439   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10440
10441   // Whenever we can lower this as a zext, that instruction is strictly faster
10442   // than any alternative. It also allows us to fold memory operands into the
10443   // shuffle in many cases.
10444   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10445                                                          Mask, Subtarget, DAG))
10446     return ZExt;
10447
10448   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10449                                                 Subtarget, DAG))
10450     return Blend;
10451
10452   // Check for being able to broadcast a single element.
10453   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10454                                                         Mask, Subtarget, DAG))
10455     return Broadcast;
10456
10457   // If the shuffle mask is repeated in each 128-bit lane we can use more
10458   // efficient instructions that mirror the shuffles across the two 128-bit
10459   // lanes.
10460   SmallVector<int, 4> RepeatedMask;
10461   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10462     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10463     if (isSingleInputShuffleMask(Mask))
10464       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10465                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10466
10467     // Use dedicated unpack instructions for masks that match their pattern.
10468     if (SDValue V =
10469             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10470       return V;
10471   }
10472
10473   // Try to use shift instructions.
10474   if (SDValue Shift =
10475           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10476     return Shift;
10477
10478   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10479           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10480     return Rotate;
10481
10482   // If the shuffle patterns aren't repeated but it is a single input, directly
10483   // generate a cross-lane VPERMD instruction.
10484   if (isSingleInputShuffleMask(Mask)) {
10485     SDValue VPermMask[8];
10486     for (int i = 0; i < 8; ++i)
10487       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10488                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10489     return DAG.getNode(
10490         X86ISD::VPERMV, DL, MVT::v8i32,
10491         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10492   }
10493
10494   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10495   // shuffle.
10496   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10497           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10498     return Result;
10499
10500   // Otherwise fall back on generic blend lowering.
10501   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10502                                                     Mask, DAG);
10503 }
10504
10505 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10506 ///
10507 /// This routine is only called when we have AVX2 and thus a reasonable
10508 /// instruction set for v16i16 shuffling..
10509 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10510                                         const X86Subtarget *Subtarget,
10511                                         SelectionDAG &DAG) {
10512   SDLoc DL(Op);
10513   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10514   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10515   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10516   ArrayRef<int> Mask = SVOp->getMask();
10517   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10518   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10519
10520   // Whenever we can lower this as a zext, that instruction is strictly faster
10521   // than any alternative. It also allows us to fold memory operands into the
10522   // shuffle in many cases.
10523   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10524                                                          Mask, Subtarget, DAG))
10525     return ZExt;
10526
10527   // Check for being able to broadcast a single element.
10528   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10529                                                         Mask, Subtarget, DAG))
10530     return Broadcast;
10531
10532   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10533                                                 Subtarget, DAG))
10534     return Blend;
10535
10536   // Use dedicated unpack instructions for masks that match their pattern.
10537   if (SDValue V =
10538           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10539     return V;
10540
10541   // Try to use shift instructions.
10542   if (SDValue Shift =
10543           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10544     return Shift;
10545
10546   // Try to use byte rotation instructions.
10547   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10548           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10549     return Rotate;
10550
10551   if (isSingleInputShuffleMask(Mask)) {
10552     // There are no generalized cross-lane shuffle operations available on i16
10553     // element types.
10554     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10555       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10556                                                      Mask, DAG);
10557
10558     SmallVector<int, 8> RepeatedMask;
10559     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10560       // As this is a single-input shuffle, the repeated mask should be
10561       // a strictly valid v8i16 mask that we can pass through to the v8i16
10562       // lowering to handle even the v16 case.
10563       return lowerV8I16GeneralSingleInputVectorShuffle(
10564           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10565     }
10566
10567     SDValue PSHUFBMask[32];
10568     for (int i = 0; i < 16; ++i) {
10569       if (Mask[i] == -1) {
10570         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10571         continue;
10572       }
10573
10574       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10575       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10576       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10577       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10578     }
10579     return DAG.getBitcast(MVT::v16i16,
10580                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10581                                       DAG.getBitcast(MVT::v32i8, V1),
10582                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10583                                                   MVT::v32i8, PSHUFBMask)));
10584   }
10585
10586   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10587   // shuffle.
10588   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10589           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10590     return Result;
10591
10592   // Otherwise fall back on generic lowering.
10593   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10594 }
10595
10596 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10597 ///
10598 /// This routine is only called when we have AVX2 and thus a reasonable
10599 /// instruction set for v32i8 shuffling..
10600 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10601                                        const X86Subtarget *Subtarget,
10602                                        SelectionDAG &DAG) {
10603   SDLoc DL(Op);
10604   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10605   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10606   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10607   ArrayRef<int> Mask = SVOp->getMask();
10608   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10609   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10610
10611   // Whenever we can lower this as a zext, that instruction is strictly faster
10612   // than any alternative. It also allows us to fold memory operands into the
10613   // shuffle in many cases.
10614   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10615                                                          Mask, Subtarget, DAG))
10616     return ZExt;
10617
10618   // Check for being able to broadcast a single element.
10619   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10620                                                         Mask, Subtarget, DAG))
10621     return Broadcast;
10622
10623   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10624                                                 Subtarget, DAG))
10625     return Blend;
10626
10627   // Use dedicated unpack instructions for masks that match their pattern.
10628   if (SDValue V =
10629           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10630     return V;
10631
10632   // Try to use shift instructions.
10633   if (SDValue Shift =
10634           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10635     return Shift;
10636
10637   // Try to use byte rotation instructions.
10638   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10639           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10640     return Rotate;
10641
10642   if (isSingleInputShuffleMask(Mask)) {
10643     // There are no generalized cross-lane shuffle operations available on i8
10644     // element types.
10645     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10646       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10647                                                      Mask, DAG);
10648
10649     SDValue PSHUFBMask[32];
10650     for (int i = 0; i < 32; ++i)
10651       PSHUFBMask[i] =
10652           Mask[i] < 0
10653               ? DAG.getUNDEF(MVT::i8)
10654               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10655                                 MVT::i8);
10656
10657     return DAG.getNode(
10658         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10659         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10660   }
10661
10662   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10663   // shuffle.
10664   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10665           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10666     return Result;
10667
10668   // Otherwise fall back on generic lowering.
10669   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10670 }
10671
10672 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10673 ///
10674 /// This routine either breaks down the specific type of a 256-bit x86 vector
10675 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10676 /// together based on the available instructions.
10677 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10678                                         MVT VT, const X86Subtarget *Subtarget,
10679                                         SelectionDAG &DAG) {
10680   SDLoc DL(Op);
10681   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10682   ArrayRef<int> Mask = SVOp->getMask();
10683
10684   // If we have a single input to the zero element, insert that into V1 if we
10685   // can do so cheaply.
10686   int NumElts = VT.getVectorNumElements();
10687   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10688     return M >= NumElts;
10689   });
10690
10691   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10692     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10693                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10694       return Insertion;
10695
10696   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10697   // can check for those subtargets here and avoid much of the subtarget
10698   // querying in the per-vector-type lowering routines. With AVX1 we have
10699   // essentially *zero* ability to manipulate a 256-bit vector with integer
10700   // types. Since we'll use floating point types there eventually, just
10701   // immediately cast everything to a float and operate entirely in that domain.
10702   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10703     int ElementBits = VT.getScalarSizeInBits();
10704     if (ElementBits < 32)
10705       // No floating point type available, decompose into 128-bit vectors.
10706       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10707
10708     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10709                                 VT.getVectorNumElements());
10710     V1 = DAG.getBitcast(FpVT, V1);
10711     V2 = DAG.getBitcast(FpVT, V2);
10712     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10713   }
10714
10715   switch (VT.SimpleTy) {
10716   case MVT::v4f64:
10717     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10718   case MVT::v4i64:
10719     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10720   case MVT::v8f32:
10721     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10722   case MVT::v8i32:
10723     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10724   case MVT::v16i16:
10725     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10726   case MVT::v32i8:
10727     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10728
10729   default:
10730     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10731   }
10732 }
10733
10734 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10735 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10736                                              ArrayRef<int> Mask,
10737                                              SDValue V1, SDValue V2,
10738                                              SelectionDAG &DAG) {
10739   assert(VT.getScalarSizeInBits() == 64 &&
10740          "Unexpected element type size for 128bit shuffle.");
10741
10742   // To handle 256 bit vector requires VLX and most probably
10743   // function lowerV2X128VectorShuffle() is better solution.
10744   assert(VT.getSizeInBits() == 512 &&
10745          "Unexpected vector size for 128bit shuffle.");
10746
10747   SmallVector<int, 4> WidenedMask;
10748   if (!canWidenShuffleElements(Mask, WidenedMask))
10749     return SDValue();
10750
10751   // Form a 128-bit permutation.
10752   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10753   // bits defined by a vshuf64x2 instruction's immediate control byte.
10754   unsigned PermMask = 0, Imm = 0;
10755   unsigned ControlBitsNum = WidenedMask.size() / 2;
10756
10757   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10758     if (WidenedMask[i] == SM_SentinelZero)
10759       return SDValue();
10760
10761     // Use first element in place of undef mask.
10762     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10763     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10764   }
10765
10766   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10767                      DAG.getConstant(PermMask, DL, MVT::i8));
10768 }
10769
10770 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10771                                            ArrayRef<int> Mask, SDValue V1,
10772                                            SDValue V2, SelectionDAG &DAG) {
10773
10774   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10775
10776   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10777   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10778
10779   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10780   if (isSingleInputShuffleMask(Mask))
10781     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10782
10783   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10784 }
10785
10786 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10787 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10788                                        const X86Subtarget *Subtarget,
10789                                        SelectionDAG &DAG) {
10790   SDLoc DL(Op);
10791   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10792   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10793   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10794   ArrayRef<int> Mask = SVOp->getMask();
10795   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10796
10797   if (SDValue Shuf128 =
10798           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10799     return Shuf128;
10800
10801   if (SDValue Unpck =
10802           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10803     return Unpck;
10804
10805   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10806 }
10807
10808 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10809 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10810                                        const X86Subtarget *Subtarget,
10811                                        SelectionDAG &DAG) {
10812   SDLoc DL(Op);
10813   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10814   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10815   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10816   ArrayRef<int> Mask = SVOp->getMask();
10817   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10818
10819   if (SDValue Unpck =
10820           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10821     return Unpck;
10822
10823   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10824 }
10825
10826 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10827 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10828                                        const X86Subtarget *Subtarget,
10829                                        SelectionDAG &DAG) {
10830   SDLoc DL(Op);
10831   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10832   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10833   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10834   ArrayRef<int> Mask = SVOp->getMask();
10835   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10836
10837   if (SDValue Shuf128 =
10838           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10839     return Shuf128;
10840
10841   if (SDValue Unpck =
10842           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10843     return Unpck;
10844
10845   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10846 }
10847
10848 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10849 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10850                                        const X86Subtarget *Subtarget,
10851                                        SelectionDAG &DAG) {
10852   SDLoc DL(Op);
10853   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10854   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10855   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10856   ArrayRef<int> Mask = SVOp->getMask();
10857   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10858
10859   if (SDValue Unpck =
10860           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10861     return Unpck;
10862
10863   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10864 }
10865
10866 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10867 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10868                                         const X86Subtarget *Subtarget,
10869                                         SelectionDAG &DAG) {
10870   SDLoc DL(Op);
10871   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10872   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10873   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10874   ArrayRef<int> Mask = SVOp->getMask();
10875   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10876   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10877
10878   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10879 }
10880
10881 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10882 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10883                                        const X86Subtarget *Subtarget,
10884                                        SelectionDAG &DAG) {
10885   SDLoc DL(Op);
10886   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10887   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10888   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10889   ArrayRef<int> Mask = SVOp->getMask();
10890   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10891   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10892
10893   // FIXME: Implement direct support for this type!
10894   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10895 }
10896
10897 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10898 ///
10899 /// This routine either breaks down the specific type of a 512-bit x86 vector
10900 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10901 /// together based on the available instructions.
10902 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10903                                         MVT VT, const X86Subtarget *Subtarget,
10904                                         SelectionDAG &DAG) {
10905   SDLoc DL(Op);
10906   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10907   ArrayRef<int> Mask = SVOp->getMask();
10908   assert(Subtarget->hasAVX512() &&
10909          "Cannot lower 512-bit vectors w/ basic ISA!");
10910
10911   // Check for being able to broadcast a single element.
10912   if (SDValue Broadcast =
10913           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10914     return Broadcast;
10915
10916   // Dispatch to each element type for lowering. If we don't have supprot for
10917   // specific element type shuffles at 512 bits, immediately split them and
10918   // lower them. Each lowering routine of a given type is allowed to assume that
10919   // the requisite ISA extensions for that element type are available.
10920   switch (VT.SimpleTy) {
10921   case MVT::v8f64:
10922     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10923   case MVT::v16f32:
10924     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10925   case MVT::v8i64:
10926     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10927   case MVT::v16i32:
10928     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10929   case MVT::v32i16:
10930     if (Subtarget->hasBWI())
10931       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10932     break;
10933   case MVT::v64i8:
10934     if (Subtarget->hasBWI())
10935       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10936     break;
10937
10938   default:
10939     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10940   }
10941
10942   // Otherwise fall back on splitting.
10943   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10944 }
10945
10946 // Lower vXi1 vector shuffles.
10947 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10948 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10949 // vector, shuffle and then truncate it back.
10950 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10951                                       MVT VT, const X86Subtarget *Subtarget,
10952                                       SelectionDAG &DAG) {
10953   SDLoc DL(Op);
10954   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10955   ArrayRef<int> Mask = SVOp->getMask();
10956   assert(Subtarget->hasAVX512() &&
10957          "Cannot lower 512-bit vectors w/o basic ISA!");
10958   EVT ExtVT;
10959   switch (VT.SimpleTy) {
10960   default:
10961     llvm_unreachable("Expected a vector of i1 elements");
10962   case MVT::v2i1:
10963     ExtVT = MVT::v2i64;
10964     break;
10965   case MVT::v4i1:
10966     ExtVT = MVT::v4i32;
10967     break;
10968   case MVT::v8i1:
10969     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
10970     break;
10971   case MVT::v16i1:
10972     ExtVT = MVT::v16i32;
10973     break;
10974   case MVT::v32i1:
10975     ExtVT = MVT::v32i16;
10976     break;
10977   case MVT::v64i1:
10978     ExtVT = MVT::v64i8;
10979     break;
10980   }
10981
10982   if (ISD::isBuildVectorAllZeros(V1.getNode()))
10983     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10984   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
10985     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10986   else
10987     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
10988
10989   if (V2.isUndef())
10990     V2 = DAG.getUNDEF(ExtVT);
10991   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
10992     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10993   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
10994     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10995   else
10996     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
10997   return DAG.getNode(ISD::TRUNCATE, DL, VT,
10998                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
10999 }
11000 /// \brief Top-level lowering for x86 vector shuffles.
11001 ///
11002 /// This handles decomposition, canonicalization, and lowering of all x86
11003 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11004 /// above in helper routines. The canonicalization attempts to widen shuffles
11005 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11006 /// s.t. only one of the two inputs needs to be tested, etc.
11007 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11008                                   SelectionDAG &DAG) {
11009   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11010   ArrayRef<int> Mask = SVOp->getMask();
11011   SDValue V1 = Op.getOperand(0);
11012   SDValue V2 = Op.getOperand(1);
11013   MVT VT = Op.getSimpleValueType();
11014   int NumElements = VT.getVectorNumElements();
11015   SDLoc dl(Op);
11016   bool Is1BitVector = (VT.getScalarType() == MVT::i1);
11017
11018   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11019          "Can't lower MMX shuffles");
11020
11021   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11022   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11023   if (V1IsUndef && V2IsUndef)
11024     return DAG.getUNDEF(VT);
11025
11026   // When we create a shuffle node we put the UNDEF node to second operand,
11027   // but in some cases the first operand may be transformed to UNDEF.
11028   // In this case we should just commute the node.
11029   if (V1IsUndef)
11030     return DAG.getCommutedVectorShuffle(*SVOp);
11031
11032   // Check for non-undef masks pointing at an undef vector and make the masks
11033   // undef as well. This makes it easier to match the shuffle based solely on
11034   // the mask.
11035   if (V2IsUndef)
11036     for (int M : Mask)
11037       if (M >= NumElements) {
11038         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11039         for (int &M : NewMask)
11040           if (M >= NumElements)
11041             M = -1;
11042         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11043       }
11044
11045   // We actually see shuffles that are entirely re-arrangements of a set of
11046   // zero inputs. This mostly happens while decomposing complex shuffles into
11047   // simple ones. Directly lower these as a buildvector of zeros.
11048   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11049   if (Zeroable.all())
11050     return getZeroVector(VT, Subtarget, DAG, dl);
11051
11052   // Try to collapse shuffles into using a vector type with fewer elements but
11053   // wider element types. We cap this to not form integers or floating point
11054   // elements wider than 64 bits, but it might be interesting to form i128
11055   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11056   SmallVector<int, 16> WidenedMask;
11057   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11058       canWidenShuffleElements(Mask, WidenedMask)) {
11059     MVT NewEltVT = VT.isFloatingPoint()
11060                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11061                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11062     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11063     // Make sure that the new vector type is legal. For example, v2f64 isn't
11064     // legal on SSE1.
11065     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11066       V1 = DAG.getBitcast(NewVT, V1);
11067       V2 = DAG.getBitcast(NewVT, V2);
11068       return DAG.getBitcast(
11069           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11070     }
11071   }
11072
11073   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11074   for (int M : SVOp->getMask())
11075     if (M < 0)
11076       ++NumUndefElements;
11077     else if (M < NumElements)
11078       ++NumV1Elements;
11079     else
11080       ++NumV2Elements;
11081
11082   // Commute the shuffle as needed such that more elements come from V1 than
11083   // V2. This allows us to match the shuffle pattern strictly on how many
11084   // elements come from V1 without handling the symmetric cases.
11085   if (NumV2Elements > NumV1Elements)
11086     return DAG.getCommutedVectorShuffle(*SVOp);
11087
11088   // When the number of V1 and V2 elements are the same, try to minimize the
11089   // number of uses of V2 in the low half of the vector. When that is tied,
11090   // ensure that the sum of indices for V1 is equal to or lower than the sum
11091   // indices for V2. When those are equal, try to ensure that the number of odd
11092   // indices for V1 is lower than the number of odd indices for V2.
11093   if (NumV1Elements == NumV2Elements) {
11094     int LowV1Elements = 0, LowV2Elements = 0;
11095     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11096       if (M >= NumElements)
11097         ++LowV2Elements;
11098       else if (M >= 0)
11099         ++LowV1Elements;
11100     if (LowV2Elements > LowV1Elements) {
11101       return DAG.getCommutedVectorShuffle(*SVOp);
11102     } else if (LowV2Elements == LowV1Elements) {
11103       int SumV1Indices = 0, SumV2Indices = 0;
11104       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11105         if (SVOp->getMask()[i] >= NumElements)
11106           SumV2Indices += i;
11107         else if (SVOp->getMask()[i] >= 0)
11108           SumV1Indices += i;
11109       if (SumV2Indices < SumV1Indices) {
11110         return DAG.getCommutedVectorShuffle(*SVOp);
11111       } else if (SumV2Indices == SumV1Indices) {
11112         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11113         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11114           if (SVOp->getMask()[i] >= NumElements)
11115             NumV2OddIndices += i % 2;
11116           else if (SVOp->getMask()[i] >= 0)
11117             NumV1OddIndices += i % 2;
11118         if (NumV2OddIndices < NumV1OddIndices)
11119           return DAG.getCommutedVectorShuffle(*SVOp);
11120       }
11121     }
11122   }
11123
11124   // For each vector width, delegate to a specialized lowering routine.
11125   if (VT.getSizeInBits() == 128)
11126     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11127
11128   if (VT.getSizeInBits() == 256)
11129     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11130
11131   if (VT.getSizeInBits() == 512)
11132     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11133
11134   if (Is1BitVector)
11135     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11136   llvm_unreachable("Unimplemented!");
11137 }
11138
11139 // This function assumes its argument is a BUILD_VECTOR of constants or
11140 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11141 // true.
11142 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11143                                     unsigned &MaskValue) {
11144   MaskValue = 0;
11145   unsigned NumElems = BuildVector->getNumOperands();
11146
11147   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11148   // We don't handle the >2 lanes case right now.
11149   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11150   if (NumLanes > 2)
11151     return false;
11152
11153   unsigned NumElemsInLane = NumElems / NumLanes;
11154
11155   // Blend for v16i16 should be symmetric for the both lanes.
11156   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11157     SDValue EltCond = BuildVector->getOperand(i);
11158     SDValue SndLaneEltCond =
11159         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11160
11161     int Lane1Cond = -1, Lane2Cond = -1;
11162     if (isa<ConstantSDNode>(EltCond))
11163       Lane1Cond = !isZero(EltCond);
11164     if (isa<ConstantSDNode>(SndLaneEltCond))
11165       Lane2Cond = !isZero(SndLaneEltCond);
11166
11167     unsigned LaneMask = 0;
11168     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11169       // Lane1Cond != 0, means we want the first argument.
11170       // Lane1Cond == 0, means we want the second argument.
11171       // The encoding of this argument is 0 for the first argument, 1
11172       // for the second. Therefore, invert the condition.
11173       LaneMask = !Lane1Cond << i;
11174     else if (Lane1Cond < 0)
11175       LaneMask = !Lane2Cond << i;
11176     else
11177       return false;
11178
11179     MaskValue |= LaneMask;
11180     if (NumLanes == 2)
11181       MaskValue |= LaneMask << NumElemsInLane;
11182   }
11183   return true;
11184 }
11185
11186 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11187 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11188                                            const X86Subtarget *Subtarget,
11189                                            SelectionDAG &DAG) {
11190   SDValue Cond = Op.getOperand(0);
11191   SDValue LHS = Op.getOperand(1);
11192   SDValue RHS = Op.getOperand(2);
11193   SDLoc dl(Op);
11194   MVT VT = Op.getSimpleValueType();
11195
11196   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11197     return SDValue();
11198   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11199
11200   // Only non-legal VSELECTs reach this lowering, convert those into generic
11201   // shuffles and re-use the shuffle lowering path for blends.
11202   SmallVector<int, 32> Mask;
11203   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11204     SDValue CondElt = CondBV->getOperand(i);
11205     Mask.push_back(
11206         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11207   }
11208   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11209 }
11210
11211 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11212   // A vselect where all conditions and data are constants can be optimized into
11213   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11214   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11215       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11216       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11217     return SDValue();
11218
11219   // Try to lower this to a blend-style vector shuffle. This can handle all
11220   // constant condition cases.
11221   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11222     return BlendOp;
11223
11224   // Variable blends are only legal from SSE4.1 onward.
11225   if (!Subtarget->hasSSE41())
11226     return SDValue();
11227
11228   // Only some types will be legal on some subtargets. If we can emit a legal
11229   // VSELECT-matching blend, return Op, and but if we need to expand, return
11230   // a null value.
11231   switch (Op.getSimpleValueType().SimpleTy) {
11232   default:
11233     // Most of the vector types have blends past SSE4.1.
11234     return Op;
11235
11236   case MVT::v32i8:
11237     // The byte blends for AVX vectors were introduced only in AVX2.
11238     if (Subtarget->hasAVX2())
11239       return Op;
11240
11241     return SDValue();
11242
11243   case MVT::v8i16:
11244   case MVT::v16i16:
11245     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11246     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11247       return Op;
11248
11249     // FIXME: We should custom lower this by fixing the condition and using i8
11250     // blends.
11251     return SDValue();
11252   }
11253 }
11254
11255 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11256   MVT VT = Op.getSimpleValueType();
11257   SDLoc dl(Op);
11258
11259   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11260     return SDValue();
11261
11262   if (VT.getSizeInBits() == 8) {
11263     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11264                                   Op.getOperand(0), Op.getOperand(1));
11265     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11266                                   DAG.getValueType(VT));
11267     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11268   }
11269
11270   if (VT.getSizeInBits() == 16) {
11271     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11272     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11273     if (Idx == 0)
11274       return DAG.getNode(
11275           ISD::TRUNCATE, dl, MVT::i16,
11276           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11277                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11278                       Op.getOperand(1)));
11279     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11280                                   Op.getOperand(0), Op.getOperand(1));
11281     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11282                                   DAG.getValueType(VT));
11283     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11284   }
11285
11286   if (VT == MVT::f32) {
11287     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11288     // the result back to FR32 register. It's only worth matching if the
11289     // result has a single use which is a store or a bitcast to i32.  And in
11290     // the case of a store, it's not worth it if the index is a constant 0,
11291     // because a MOVSSmr can be used instead, which is smaller and faster.
11292     if (!Op.hasOneUse())
11293       return SDValue();
11294     SDNode *User = *Op.getNode()->use_begin();
11295     if ((User->getOpcode() != ISD::STORE ||
11296          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11297           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11298         (User->getOpcode() != ISD::BITCAST ||
11299          User->getValueType(0) != MVT::i32))
11300       return SDValue();
11301     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11302                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11303                                   Op.getOperand(1));
11304     return DAG.getBitcast(MVT::f32, Extract);
11305   }
11306
11307   if (VT == MVT::i32 || VT == MVT::i64) {
11308     // ExtractPS/pextrq works with constant index.
11309     if (isa<ConstantSDNode>(Op.getOperand(1)))
11310       return Op;
11311   }
11312   return SDValue();
11313 }
11314
11315 /// Extract one bit from mask vector, like v16i1 or v8i1.
11316 /// AVX-512 feature.
11317 SDValue
11318 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11319   SDValue Vec = Op.getOperand(0);
11320   SDLoc dl(Vec);
11321   MVT VecVT = Vec.getSimpleValueType();
11322   SDValue Idx = Op.getOperand(1);
11323   MVT EltVT = Op.getSimpleValueType();
11324
11325   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11326   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11327          "Unexpected vector type in ExtractBitFromMaskVector");
11328
11329   // variable index can't be handled in mask registers,
11330   // extend vector to VR512
11331   if (!isa<ConstantSDNode>(Idx)) {
11332     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11333     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11334     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11335                               ExtVT.getVectorElementType(), Ext, Idx);
11336     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11337   }
11338
11339   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11340   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11341   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11342     rc = getRegClassFor(MVT::v16i1);
11343   unsigned MaxSift = rc->getSize()*8 - 1;
11344   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11345                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11346   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11347                     DAG.getConstant(MaxSift, dl, MVT::i8));
11348   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11349                        DAG.getIntPtrConstant(0, dl));
11350 }
11351
11352 SDValue
11353 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11354                                            SelectionDAG &DAG) const {
11355   SDLoc dl(Op);
11356   SDValue Vec = Op.getOperand(0);
11357   MVT VecVT = Vec.getSimpleValueType();
11358   SDValue Idx = Op.getOperand(1);
11359
11360   if (Op.getSimpleValueType() == MVT::i1)
11361     return ExtractBitFromMaskVector(Op, DAG);
11362
11363   if (!isa<ConstantSDNode>(Idx)) {
11364     if (VecVT.is512BitVector() ||
11365         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11366          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11367
11368       MVT MaskEltVT =
11369         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11370       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11371                                     MaskEltVT.getSizeInBits());
11372
11373       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11374       auto PtrVT = getPointerTy(DAG.getDataLayout());
11375       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11376                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11377                                  DAG.getConstant(0, dl, PtrVT));
11378       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11379       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11380                          DAG.getConstant(0, dl, PtrVT));
11381     }
11382     return SDValue();
11383   }
11384
11385   // If this is a 256-bit vector result, first extract the 128-bit vector and
11386   // then extract the element from the 128-bit vector.
11387   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11388
11389     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11390     // Get the 128-bit vector.
11391     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11392     MVT EltVT = VecVT.getVectorElementType();
11393
11394     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11395
11396     //if (IdxVal >= NumElems/2)
11397     //  IdxVal -= NumElems/2;
11398     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
11399     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11400                        DAG.getConstant(IdxVal, dl, MVT::i32));
11401   }
11402
11403   assert(VecVT.is128BitVector() && "Unexpected vector length");
11404
11405   if (Subtarget->hasSSE41())
11406     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11407       return Res;
11408
11409   MVT VT = Op.getSimpleValueType();
11410   // TODO: handle v16i8.
11411   if (VT.getSizeInBits() == 16) {
11412     SDValue Vec = Op.getOperand(0);
11413     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11414     if (Idx == 0)
11415       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11416                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11417                                      DAG.getBitcast(MVT::v4i32, Vec),
11418                                      Op.getOperand(1)));
11419     // Transform it so it match pextrw which produces a 32-bit result.
11420     MVT EltVT = MVT::i32;
11421     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11422                                   Op.getOperand(0), Op.getOperand(1));
11423     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11424                                   DAG.getValueType(VT));
11425     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11426   }
11427
11428   if (VT.getSizeInBits() == 32) {
11429     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11430     if (Idx == 0)
11431       return Op;
11432
11433     // SHUFPS the element to the lowest double word, then movss.
11434     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11435     MVT VVT = Op.getOperand(0).getSimpleValueType();
11436     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11437                                        DAG.getUNDEF(VVT), Mask);
11438     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11439                        DAG.getIntPtrConstant(0, dl));
11440   }
11441
11442   if (VT.getSizeInBits() == 64) {
11443     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11444     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11445     //        to match extract_elt for f64.
11446     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11447     if (Idx == 0)
11448       return Op;
11449
11450     // UNPCKHPD the element to the lowest double word, then movsd.
11451     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11452     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11453     int Mask[2] = { 1, -1 };
11454     MVT VVT = Op.getOperand(0).getSimpleValueType();
11455     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11456                                        DAG.getUNDEF(VVT), Mask);
11457     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11458                        DAG.getIntPtrConstant(0, dl));
11459   }
11460
11461   return SDValue();
11462 }
11463
11464 /// Insert one bit to mask vector, like v16i1 or v8i1.
11465 /// AVX-512 feature.
11466 SDValue
11467 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11468   SDLoc dl(Op);
11469   SDValue Vec = Op.getOperand(0);
11470   SDValue Elt = Op.getOperand(1);
11471   SDValue Idx = Op.getOperand(2);
11472   MVT VecVT = Vec.getSimpleValueType();
11473
11474   if (!isa<ConstantSDNode>(Idx)) {
11475     // Non constant index. Extend source and destination,
11476     // insert element and then truncate the result.
11477     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11478     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11479     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11480       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11481       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11482     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11483   }
11484
11485   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11486   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11487   if (IdxVal)
11488     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11489                            DAG.getConstant(IdxVal, dl, MVT::i8));
11490   if (Vec.getOpcode() == ISD::UNDEF)
11491     return EltInVec;
11492   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11493 }
11494
11495 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11496                                                   SelectionDAG &DAG) const {
11497   MVT VT = Op.getSimpleValueType();
11498   MVT EltVT = VT.getVectorElementType();
11499
11500   if (EltVT == MVT::i1)
11501     return InsertBitToMaskVector(Op, DAG);
11502
11503   SDLoc dl(Op);
11504   SDValue N0 = Op.getOperand(0);
11505   SDValue N1 = Op.getOperand(1);
11506   SDValue N2 = Op.getOperand(2);
11507   if (!isa<ConstantSDNode>(N2))
11508     return SDValue();
11509   auto *N2C = cast<ConstantSDNode>(N2);
11510   unsigned IdxVal = N2C->getZExtValue();
11511
11512   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11513   // into that, and then insert the subvector back into the result.
11514   if (VT.is256BitVector() || VT.is512BitVector()) {
11515     // With a 256-bit vector, we can insert into the zero element efficiently
11516     // using a blend if we have AVX or AVX2 and the right data type.
11517     if (VT.is256BitVector() && IdxVal == 0) {
11518       // TODO: It is worthwhile to cast integer to floating point and back
11519       // and incur a domain crossing penalty if that's what we'll end up
11520       // doing anyway after extracting to a 128-bit vector.
11521       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11522           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11523         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11524         N2 = DAG.getIntPtrConstant(1, dl);
11525         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11526       }
11527     }
11528
11529     // Get the desired 128-bit vector chunk.
11530     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11531
11532     // Insert the element into the desired chunk.
11533     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11534     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
11535
11536     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11537                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11538
11539     // Insert the changed part back into the bigger vector
11540     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11541   }
11542   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11543
11544   if (Subtarget->hasSSE41()) {
11545     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11546       unsigned Opc;
11547       if (VT == MVT::v8i16) {
11548         Opc = X86ISD::PINSRW;
11549       } else {
11550         assert(VT == MVT::v16i8);
11551         Opc = X86ISD::PINSRB;
11552       }
11553
11554       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11555       // argument.
11556       if (N1.getValueType() != MVT::i32)
11557         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11558       if (N2.getValueType() != MVT::i32)
11559         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11560       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11561     }
11562
11563     if (EltVT == MVT::f32) {
11564       // Bits [7:6] of the constant are the source select. This will always be
11565       //   zero here. The DAG Combiner may combine an extract_elt index into
11566       //   these bits. For example (insert (extract, 3), 2) could be matched by
11567       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11568       // Bits [5:4] of the constant are the destination select. This is the
11569       //   value of the incoming immediate.
11570       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11571       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11572
11573       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11574       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11575         // If this is an insertion of 32-bits into the low 32-bits of
11576         // a vector, we prefer to generate a blend with immediate rather
11577         // than an insertps. Blends are simpler operations in hardware and so
11578         // will always have equal or better performance than insertps.
11579         // But if optimizing for size and there's a load folding opportunity,
11580         // generate insertps because blendps does not have a 32-bit memory
11581         // operand form.
11582         N2 = DAG.getIntPtrConstant(1, dl);
11583         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11584         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11585       }
11586       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11587       // Create this as a scalar to vector..
11588       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11589       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11590     }
11591
11592     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11593       // PINSR* works with constant index.
11594       return Op;
11595     }
11596   }
11597
11598   if (EltVT == MVT::i8)
11599     return SDValue();
11600
11601   if (EltVT.getSizeInBits() == 16) {
11602     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11603     // as its second argument.
11604     if (N1.getValueType() != MVT::i32)
11605       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11606     if (N2.getValueType() != MVT::i32)
11607       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11608     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11609   }
11610   return SDValue();
11611 }
11612
11613 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11614   SDLoc dl(Op);
11615   MVT OpVT = Op.getSimpleValueType();
11616
11617   // If this is a 256-bit vector result, first insert into a 128-bit
11618   // vector and then insert into the 256-bit vector.
11619   if (!OpVT.is128BitVector()) {
11620     // Insert into a 128-bit vector.
11621     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11622     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11623                                  OpVT.getVectorNumElements() / SizeFactor);
11624
11625     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11626
11627     // Insert the 128-bit vector.
11628     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11629   }
11630
11631   if (OpVT == MVT::v1i64 &&
11632       Op.getOperand(0).getValueType() == MVT::i64)
11633     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11634
11635   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11636   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11637   return DAG.getBitcast(
11638       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11639 }
11640
11641 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11642 // a simple subregister reference or explicit instructions to grab
11643 // upper bits of a vector.
11644 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11645                                       SelectionDAG &DAG) {
11646   SDLoc dl(Op);
11647   SDValue In =  Op.getOperand(0);
11648   SDValue Idx = Op.getOperand(1);
11649   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11650   MVT ResVT   = Op.getSimpleValueType();
11651   MVT InVT    = In.getSimpleValueType();
11652
11653   if (Subtarget->hasFp256()) {
11654     if (ResVT.is128BitVector() &&
11655         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11656         isa<ConstantSDNode>(Idx)) {
11657       return Extract128BitVector(In, IdxVal, DAG, dl);
11658     }
11659     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11660         isa<ConstantSDNode>(Idx)) {
11661       return Extract256BitVector(In, IdxVal, DAG, dl);
11662     }
11663   }
11664   return SDValue();
11665 }
11666
11667 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11668 // simple superregister reference or explicit instructions to insert
11669 // the upper bits of a vector.
11670 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11671                                      SelectionDAG &DAG) {
11672   if (!Subtarget->hasAVX())
11673     return SDValue();
11674
11675   SDLoc dl(Op);
11676   SDValue Vec = Op.getOperand(0);
11677   SDValue SubVec = Op.getOperand(1);
11678   SDValue Idx = Op.getOperand(2);
11679
11680   if (!isa<ConstantSDNode>(Idx))
11681     return SDValue();
11682
11683   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11684   MVT OpVT = Op.getSimpleValueType();
11685   MVT SubVecVT = SubVec.getSimpleValueType();
11686
11687   // Fold two 16-byte subvector loads into one 32-byte load:
11688   // (insert_subvector (insert_subvector undef, (load addr), 0),
11689   //                   (load addr + 16), Elts/2)
11690   // --> load32 addr
11691   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11692       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11693       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11694     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11695     if (Idx2 && Idx2->getZExtValue() == 0) {
11696       SDValue SubVec2 = Vec.getOperand(1);
11697       // If needed, look through a bitcast to get to the load.
11698       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11699         SubVec2 = SubVec2.getOperand(0);
11700
11701       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11702         bool Fast;
11703         unsigned Alignment = FirstLd->getAlignment();
11704         unsigned AS = FirstLd->getAddressSpace();
11705         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11706         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11707                                     OpVT, AS, Alignment, &Fast) && Fast) {
11708           SDValue Ops[] = { SubVec2, SubVec };
11709           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11710             return Ld;
11711         }
11712       }
11713     }
11714   }
11715
11716   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11717       SubVecVT.is128BitVector())
11718     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11719
11720   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11721     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11722
11723   if (OpVT.getVectorElementType() == MVT::i1) {
11724     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11725       return Op;
11726     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11727     SDValue Undef = DAG.getUNDEF(OpVT);
11728     unsigned NumElems = OpVT.getVectorNumElements();
11729     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11730
11731     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11732       // Zero upper bits of the Vec
11733       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11734       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11735
11736       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11737                                  SubVec, ZeroIdx);
11738       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11739       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11740     }
11741     if (IdxVal == 0) {
11742       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11743                                  SubVec, ZeroIdx);
11744       // Zero upper bits of the Vec2
11745       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11746       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11747       // Zero lower bits of the Vec
11748       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11749       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11750       // Merge them together
11751       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11752     }
11753   }
11754   return SDValue();
11755 }
11756
11757 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11758 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11759 // one of the above mentioned nodes. It has to be wrapped because otherwise
11760 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11761 // be used to form addressing mode. These wrapped nodes will be selected
11762 // into MOV32ri.
11763 SDValue
11764 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11765   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11766
11767   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11768   // global base reg.
11769   unsigned char OpFlag = 0;
11770   unsigned WrapperKind = X86ISD::Wrapper;
11771   CodeModel::Model M = DAG.getTarget().getCodeModel();
11772
11773   if (Subtarget->isPICStyleRIPRel() &&
11774       (M == CodeModel::Small || M == CodeModel::Kernel))
11775     WrapperKind = X86ISD::WrapperRIP;
11776   else if (Subtarget->isPICStyleGOT())
11777     OpFlag = X86II::MO_GOTOFF;
11778   else if (Subtarget->isPICStyleStubPIC())
11779     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11780
11781   auto PtrVT = getPointerTy(DAG.getDataLayout());
11782   SDValue Result = DAG.getTargetConstantPool(
11783       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11784   SDLoc DL(CP);
11785   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11786   // With PIC, the address is actually $g + Offset.
11787   if (OpFlag) {
11788     Result =
11789         DAG.getNode(ISD::ADD, DL, PtrVT,
11790                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11791   }
11792
11793   return Result;
11794 }
11795
11796 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11797   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11798
11799   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11800   // global base reg.
11801   unsigned char OpFlag = 0;
11802   unsigned WrapperKind = X86ISD::Wrapper;
11803   CodeModel::Model M = DAG.getTarget().getCodeModel();
11804
11805   if (Subtarget->isPICStyleRIPRel() &&
11806       (M == CodeModel::Small || M == CodeModel::Kernel))
11807     WrapperKind = X86ISD::WrapperRIP;
11808   else if (Subtarget->isPICStyleGOT())
11809     OpFlag = X86II::MO_GOTOFF;
11810   else if (Subtarget->isPICStyleStubPIC())
11811     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11812
11813   auto PtrVT = getPointerTy(DAG.getDataLayout());
11814   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11815   SDLoc DL(JT);
11816   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11817
11818   // With PIC, the address is actually $g + Offset.
11819   if (OpFlag)
11820     Result =
11821         DAG.getNode(ISD::ADD, DL, PtrVT,
11822                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11823
11824   return Result;
11825 }
11826
11827 SDValue
11828 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11829   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11830
11831   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11832   // global base reg.
11833   unsigned char OpFlag = 0;
11834   unsigned WrapperKind = X86ISD::Wrapper;
11835   CodeModel::Model M = DAG.getTarget().getCodeModel();
11836
11837   if (Subtarget->isPICStyleRIPRel() &&
11838       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11839     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11840       OpFlag = X86II::MO_GOTPCREL;
11841     WrapperKind = X86ISD::WrapperRIP;
11842   } else if (Subtarget->isPICStyleGOT()) {
11843     OpFlag = X86II::MO_GOT;
11844   } else if (Subtarget->isPICStyleStubPIC()) {
11845     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11846   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11847     OpFlag = X86II::MO_DARWIN_NONLAZY;
11848   }
11849
11850   auto PtrVT = getPointerTy(DAG.getDataLayout());
11851   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11852
11853   SDLoc DL(Op);
11854   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11855
11856   // With PIC, the address is actually $g + Offset.
11857   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11858       !Subtarget->is64Bit()) {
11859     Result =
11860         DAG.getNode(ISD::ADD, DL, PtrVT,
11861                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11862   }
11863
11864   // For symbols that require a load from a stub to get the address, emit the
11865   // load.
11866   if (isGlobalStubReference(OpFlag))
11867     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11868                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11869                          false, false, false, 0);
11870
11871   return Result;
11872 }
11873
11874 SDValue
11875 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11876   // Create the TargetBlockAddressAddress node.
11877   unsigned char OpFlags =
11878     Subtarget->ClassifyBlockAddressReference();
11879   CodeModel::Model M = DAG.getTarget().getCodeModel();
11880   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11881   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11882   SDLoc dl(Op);
11883   auto PtrVT = getPointerTy(DAG.getDataLayout());
11884   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11885
11886   if (Subtarget->isPICStyleRIPRel() &&
11887       (M == CodeModel::Small || M == CodeModel::Kernel))
11888     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11889   else
11890     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11891
11892   // With PIC, the address is actually $g + Offset.
11893   if (isGlobalRelativeToPICBase(OpFlags)) {
11894     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11895                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11896   }
11897
11898   return Result;
11899 }
11900
11901 SDValue
11902 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11903                                       int64_t Offset, SelectionDAG &DAG) const {
11904   // Create the TargetGlobalAddress node, folding in the constant
11905   // offset if it is legal.
11906   unsigned char OpFlags =
11907       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11908   CodeModel::Model M = DAG.getTarget().getCodeModel();
11909   auto PtrVT = getPointerTy(DAG.getDataLayout());
11910   SDValue Result;
11911   if (OpFlags == X86II::MO_NO_FLAG &&
11912       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11913     // A direct static reference to a global.
11914     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11915     Offset = 0;
11916   } else {
11917     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11918   }
11919
11920   if (Subtarget->isPICStyleRIPRel() &&
11921       (M == CodeModel::Small || M == CodeModel::Kernel))
11922     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11923   else
11924     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11925
11926   // With PIC, the address is actually $g + Offset.
11927   if (isGlobalRelativeToPICBase(OpFlags)) {
11928     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11929                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11930   }
11931
11932   // For globals that require a load from a stub to get the address, emit the
11933   // load.
11934   if (isGlobalStubReference(OpFlags))
11935     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11936                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11937                          false, false, false, 0);
11938
11939   // If there was a non-zero offset that we didn't fold, create an explicit
11940   // addition for it.
11941   if (Offset != 0)
11942     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11943                          DAG.getConstant(Offset, dl, PtrVT));
11944
11945   return Result;
11946 }
11947
11948 SDValue
11949 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11950   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11951   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11952   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11953 }
11954
11955 static SDValue
11956 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11957            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11958            unsigned char OperandFlags, bool LocalDynamic = false) {
11959   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11960   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11961   SDLoc dl(GA);
11962   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11963                                            GA->getValueType(0),
11964                                            GA->getOffset(),
11965                                            OperandFlags);
11966
11967   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11968                                            : X86ISD::TLSADDR;
11969
11970   if (InFlag) {
11971     SDValue Ops[] = { Chain,  TGA, *InFlag };
11972     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11973   } else {
11974     SDValue Ops[]  = { Chain, TGA };
11975     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11976   }
11977
11978   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11979   MFI->setAdjustsStack(true);
11980   MFI->setHasCalls(true);
11981
11982   SDValue Flag = Chain.getValue(1);
11983   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11984 }
11985
11986 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11987 static SDValue
11988 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11989                                 const EVT PtrVT) {
11990   SDValue InFlag;
11991   SDLoc dl(GA);  // ? function entry point might be better
11992   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11993                                    DAG.getNode(X86ISD::GlobalBaseReg,
11994                                                SDLoc(), PtrVT), InFlag);
11995   InFlag = Chain.getValue(1);
11996
11997   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11998 }
11999
12000 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12001 static SDValue
12002 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12003                                 const EVT PtrVT) {
12004   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12005                     X86::RAX, X86II::MO_TLSGD);
12006 }
12007
12008 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12009                                            SelectionDAG &DAG,
12010                                            const EVT PtrVT,
12011                                            bool is64Bit) {
12012   SDLoc dl(GA);
12013
12014   // Get the start address of the TLS block for this module.
12015   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12016       .getInfo<X86MachineFunctionInfo>();
12017   MFI->incNumLocalDynamicTLSAccesses();
12018
12019   SDValue Base;
12020   if (is64Bit) {
12021     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12022                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12023   } else {
12024     SDValue InFlag;
12025     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12026         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12027     InFlag = Chain.getValue(1);
12028     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12029                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12030   }
12031
12032   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12033   // of Base.
12034
12035   // Build x@dtpoff.
12036   unsigned char OperandFlags = X86II::MO_DTPOFF;
12037   unsigned WrapperKind = X86ISD::Wrapper;
12038   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12039                                            GA->getValueType(0),
12040                                            GA->getOffset(), OperandFlags);
12041   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12042
12043   // Add x@dtpoff with the base.
12044   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12045 }
12046
12047 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12048 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12049                                    const EVT PtrVT, TLSModel::Model model,
12050                                    bool is64Bit, bool isPIC) {
12051   SDLoc dl(GA);
12052
12053   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12054   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12055                                                          is64Bit ? 257 : 256));
12056
12057   SDValue ThreadPointer =
12058       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12059                   MachinePointerInfo(Ptr), false, false, false, 0);
12060
12061   unsigned char OperandFlags = 0;
12062   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12063   // initialexec.
12064   unsigned WrapperKind = X86ISD::Wrapper;
12065   if (model == TLSModel::LocalExec) {
12066     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12067   } else if (model == TLSModel::InitialExec) {
12068     if (is64Bit) {
12069       OperandFlags = X86II::MO_GOTTPOFF;
12070       WrapperKind = X86ISD::WrapperRIP;
12071     } else {
12072       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12073     }
12074   } else {
12075     llvm_unreachable("Unexpected model");
12076   }
12077
12078   // emit "addl x@ntpoff,%eax" (local exec)
12079   // or "addl x@indntpoff,%eax" (initial exec)
12080   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12081   SDValue TGA =
12082       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12083                                  GA->getOffset(), OperandFlags);
12084   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12085
12086   if (model == TLSModel::InitialExec) {
12087     if (isPIC && !is64Bit) {
12088       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12089                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12090                            Offset);
12091     }
12092
12093     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12094                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12095                          false, false, false, 0);
12096   }
12097
12098   // The address of the thread local variable is the add of the thread
12099   // pointer with the offset of the variable.
12100   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12101 }
12102
12103 SDValue
12104 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12105
12106   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12107   const GlobalValue *GV = GA->getGlobal();
12108   auto PtrVT = getPointerTy(DAG.getDataLayout());
12109
12110   if (Subtarget->isTargetELF()) {
12111     if (DAG.getTarget().Options.EmulatedTLS)
12112       return LowerToTLSEmulatedModel(GA, DAG);
12113     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12114     switch (model) {
12115       case TLSModel::GeneralDynamic:
12116         if (Subtarget->is64Bit())
12117           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12118         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12119       case TLSModel::LocalDynamic:
12120         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12121                                            Subtarget->is64Bit());
12122       case TLSModel::InitialExec:
12123       case TLSModel::LocalExec:
12124         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12125                                    DAG.getTarget().getRelocationModel() ==
12126                                        Reloc::PIC_);
12127     }
12128     llvm_unreachable("Unknown TLS model.");
12129   }
12130
12131   if (Subtarget->isTargetDarwin()) {
12132     // Darwin only has one model of TLS.  Lower to that.
12133     unsigned char OpFlag = 0;
12134     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12135                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12136
12137     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12138     // global base reg.
12139     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12140                  !Subtarget->is64Bit();
12141     if (PIC32)
12142       OpFlag = X86II::MO_TLVP_PIC_BASE;
12143     else
12144       OpFlag = X86II::MO_TLVP;
12145     SDLoc DL(Op);
12146     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12147                                                 GA->getValueType(0),
12148                                                 GA->getOffset(), OpFlag);
12149     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12150
12151     // With PIC32, the address is actually $g + Offset.
12152     if (PIC32)
12153       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12154                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12155                            Offset);
12156
12157     // Lowering the machine isd will make sure everything is in the right
12158     // location.
12159     SDValue Chain = DAG.getEntryNode();
12160     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12161     SDValue Args[] = { Chain, Offset };
12162     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12163
12164     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12165     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12166     MFI->setAdjustsStack(true);
12167
12168     // And our return value (tls address) is in the standard call return value
12169     // location.
12170     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12171     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12172   }
12173
12174   if (Subtarget->isTargetKnownWindowsMSVC() ||
12175       Subtarget->isTargetWindowsGNU()) {
12176     // Just use the implicit TLS architecture
12177     // Need to generate someting similar to:
12178     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12179     //                                  ; from TEB
12180     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12181     //   mov     rcx, qword [rdx+rcx*8]
12182     //   mov     eax, .tls$:tlsvar
12183     //   [rax+rcx] contains the address
12184     // Windows 64bit: gs:0x58
12185     // Windows 32bit: fs:__tls_array
12186
12187     SDLoc dl(GA);
12188     SDValue Chain = DAG.getEntryNode();
12189
12190     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12191     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12192     // use its literal value of 0x2C.
12193     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12194                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12195                                                              256)
12196                                         : Type::getInt32PtrTy(*DAG.getContext(),
12197                                                               257));
12198
12199     SDValue TlsArray = Subtarget->is64Bit()
12200                            ? DAG.getIntPtrConstant(0x58, dl)
12201                            : (Subtarget->isTargetWindowsGNU()
12202                                   ? DAG.getIntPtrConstant(0x2C, dl)
12203                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12204
12205     SDValue ThreadPointer =
12206         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12207                     false, false, 0);
12208
12209     SDValue res;
12210     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12211       res = ThreadPointer;
12212     } else {
12213       // Load the _tls_index variable
12214       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12215       if (Subtarget->is64Bit())
12216         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12217                              MachinePointerInfo(), MVT::i32, false, false,
12218                              false, 0);
12219       else
12220         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12221                           false, false, 0);
12222
12223       auto &DL = DAG.getDataLayout();
12224       SDValue Scale =
12225           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12226       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12227
12228       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12229     }
12230
12231     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12232                       false, 0);
12233
12234     // Get the offset of start of .tls section
12235     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12236                                              GA->getValueType(0),
12237                                              GA->getOffset(), X86II::MO_SECREL);
12238     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12239
12240     // The address of the thread local variable is the add of the thread
12241     // pointer with the offset of the variable.
12242     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12243   }
12244
12245   llvm_unreachable("TLS not implemented for this target.");
12246 }
12247
12248 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12249 /// and take a 2 x i32 value to shift plus a shift amount.
12250 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12251   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12252   MVT VT = Op.getSimpleValueType();
12253   unsigned VTBits = VT.getSizeInBits();
12254   SDLoc dl(Op);
12255   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12256   SDValue ShOpLo = Op.getOperand(0);
12257   SDValue ShOpHi = Op.getOperand(1);
12258   SDValue ShAmt  = Op.getOperand(2);
12259   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12260   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12261   // during isel.
12262   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12263                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12264   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12265                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12266                        : DAG.getConstant(0, dl, VT);
12267
12268   SDValue Tmp2, Tmp3;
12269   if (Op.getOpcode() == ISD::SHL_PARTS) {
12270     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12271     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12272   } else {
12273     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12274     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12275   }
12276
12277   // If the shift amount is larger or equal than the width of a part we can't
12278   // rely on the results of shld/shrd. Insert a test and select the appropriate
12279   // values for large shift amounts.
12280   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12281                                 DAG.getConstant(VTBits, dl, MVT::i8));
12282   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12283                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12284
12285   SDValue Hi, Lo;
12286   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12287   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12288   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12289
12290   if (Op.getOpcode() == ISD::SHL_PARTS) {
12291     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12292     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12293   } else {
12294     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12295     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12296   }
12297
12298   SDValue Ops[2] = { Lo, Hi };
12299   return DAG.getMergeValues(Ops, dl);
12300 }
12301
12302 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12303                                            SelectionDAG &DAG) const {
12304   SDValue Src = Op.getOperand(0);
12305   MVT SrcVT = Src.getSimpleValueType();
12306   MVT VT = Op.getSimpleValueType();
12307   SDLoc dl(Op);
12308
12309   if (SrcVT.isVector()) {
12310     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12311       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12312                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12313                          DAG.getUNDEF(SrcVT)));
12314     }
12315     if (SrcVT.getVectorElementType() == MVT::i1) {
12316       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12317       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12318                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12319     }
12320     return SDValue();
12321   }
12322
12323   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12324          "Unknown SINT_TO_FP to lower!");
12325
12326   // These are really Legal; return the operand so the caller accepts it as
12327   // Legal.
12328   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12329     return Op;
12330   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12331       Subtarget->is64Bit()) {
12332     return Op;
12333   }
12334
12335   unsigned Size = SrcVT.getSizeInBits()/8;
12336   MachineFunction &MF = DAG.getMachineFunction();
12337   auto PtrVT = getPointerTy(MF.getDataLayout());
12338   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12339   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12340   SDValue Chain = DAG.getStore(
12341       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12342       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12343       false, 0);
12344   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12345 }
12346
12347 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12348                                      SDValue StackSlot,
12349                                      SelectionDAG &DAG) const {
12350   // Build the FILD
12351   SDLoc DL(Op);
12352   SDVTList Tys;
12353   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12354   if (useSSE)
12355     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12356   else
12357     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12358
12359   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12360
12361   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12362   MachineMemOperand *MMO;
12363   if (FI) {
12364     int SSFI = FI->getIndex();
12365     MMO = DAG.getMachineFunction().getMachineMemOperand(
12366         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12367         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12368   } else {
12369     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12370     StackSlot = StackSlot.getOperand(1);
12371   }
12372   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12373   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12374                                            X86ISD::FILD, DL,
12375                                            Tys, Ops, SrcVT, MMO);
12376
12377   if (useSSE) {
12378     Chain = Result.getValue(1);
12379     SDValue InFlag = Result.getValue(2);
12380
12381     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12382     // shouldn't be necessary except that RFP cannot be live across
12383     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12384     MachineFunction &MF = DAG.getMachineFunction();
12385     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12386     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12387     auto PtrVT = getPointerTy(MF.getDataLayout());
12388     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12389     Tys = DAG.getVTList(MVT::Other);
12390     SDValue Ops[] = {
12391       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12392     };
12393     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12394         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12395         MachineMemOperand::MOStore, SSFISize, SSFISize);
12396
12397     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12398                                     Ops, Op.getValueType(), MMO);
12399     Result = DAG.getLoad(
12400         Op.getValueType(), DL, Chain, StackSlot,
12401         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12402         false, false, false, 0);
12403   }
12404
12405   return Result;
12406 }
12407
12408 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12409 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12410                                                SelectionDAG &DAG) const {
12411   // This algorithm is not obvious. Here it is what we're trying to output:
12412   /*
12413      movq       %rax,  %xmm0
12414      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12415      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12416      #ifdef __SSE3__
12417        haddpd   %xmm0, %xmm0
12418      #else
12419        pshufd   $0x4e, %xmm0, %xmm1
12420        addpd    %xmm1, %xmm0
12421      #endif
12422   */
12423
12424   SDLoc dl(Op);
12425   LLVMContext *Context = DAG.getContext();
12426
12427   // Build some magic constants.
12428   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12429   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12430   auto PtrVT = getPointerTy(DAG.getDataLayout());
12431   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12432
12433   SmallVector<Constant*,2> CV1;
12434   CV1.push_back(
12435     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12436                                       APInt(64, 0x4330000000000000ULL))));
12437   CV1.push_back(
12438     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12439                                       APInt(64, 0x4530000000000000ULL))));
12440   Constant *C1 = ConstantVector::get(CV1);
12441   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12442
12443   // Load the 64-bit value into an XMM register.
12444   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12445                             Op.getOperand(0));
12446   SDValue CLod0 =
12447       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12448                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12449                   false, false, false, 16);
12450   SDValue Unpck1 =
12451       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12452
12453   SDValue CLod1 =
12454       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12455                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12456                   false, false, false, 16);
12457   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12458   // TODO: Are there any fast-math-flags to propagate here?
12459   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12460   SDValue Result;
12461
12462   if (Subtarget->hasSSE3()) {
12463     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12464     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12465   } else {
12466     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12467     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12468                                            S2F, 0x4E, DAG);
12469     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12470                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12471   }
12472
12473   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12474                      DAG.getIntPtrConstant(0, dl));
12475 }
12476
12477 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12478 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12479                                                SelectionDAG &DAG) const {
12480   SDLoc dl(Op);
12481   // FP constant to bias correct the final result.
12482   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12483                                    MVT::f64);
12484
12485   // Load the 32-bit value into an XMM register.
12486   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12487                              Op.getOperand(0));
12488
12489   // Zero out the upper parts of the register.
12490   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12491
12492   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12493                      DAG.getBitcast(MVT::v2f64, Load),
12494                      DAG.getIntPtrConstant(0, dl));
12495
12496   // Or the load with the bias.
12497   SDValue Or = DAG.getNode(
12498       ISD::OR, dl, MVT::v2i64,
12499       DAG.getBitcast(MVT::v2i64,
12500                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12501       DAG.getBitcast(MVT::v2i64,
12502                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12503   Or =
12504       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12505                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12506
12507   // Subtract the bias.
12508   // TODO: Are there any fast-math-flags to propagate here?
12509   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12510
12511   // Handle final rounding.
12512   EVT DestVT = Op.getValueType();
12513
12514   if (DestVT.bitsLT(MVT::f64))
12515     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12516                        DAG.getIntPtrConstant(0, dl));
12517   if (DestVT.bitsGT(MVT::f64))
12518     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12519
12520   // Handle final rounding.
12521   return Sub;
12522 }
12523
12524 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12525                                      const X86Subtarget &Subtarget) {
12526   // The algorithm is the following:
12527   // #ifdef __SSE4_1__
12528   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12529   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12530   //                                 (uint4) 0x53000000, 0xaa);
12531   // #else
12532   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12533   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12534   // #endif
12535   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12536   //     return (float4) lo + fhi;
12537
12538   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12539   // reassociate the two FADDs, and if we do that, the algorithm fails
12540   // spectacularly (PR24512).
12541   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12542   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12543   // there's also the MachineCombiner reassociations happening on Machine IR.
12544   if (DAG.getTarget().Options.UnsafeFPMath)
12545     return SDValue();
12546
12547   SDLoc DL(Op);
12548   SDValue V = Op->getOperand(0);
12549   EVT VecIntVT = V.getValueType();
12550   bool Is128 = VecIntVT == MVT::v4i32;
12551   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12552   // If we convert to something else than the supported type, e.g., to v4f64,
12553   // abort early.
12554   if (VecFloatVT != Op->getValueType(0))
12555     return SDValue();
12556
12557   unsigned NumElts = VecIntVT.getVectorNumElements();
12558   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12559          "Unsupported custom type");
12560   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12561
12562   // In the #idef/#else code, we have in common:
12563   // - The vector of constants:
12564   // -- 0x4b000000
12565   // -- 0x53000000
12566   // - A shift:
12567   // -- v >> 16
12568
12569   // Create the splat vector for 0x4b000000.
12570   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12571   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12572                            CstLow, CstLow, CstLow, CstLow};
12573   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12574                                   makeArrayRef(&CstLowArray[0], NumElts));
12575   // Create the splat vector for 0x53000000.
12576   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12577   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12578                             CstHigh, CstHigh, CstHigh, CstHigh};
12579   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12580                                    makeArrayRef(&CstHighArray[0], NumElts));
12581
12582   // Create the right shift.
12583   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12584   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12585                              CstShift, CstShift, CstShift, CstShift};
12586   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12587                                     makeArrayRef(&CstShiftArray[0], NumElts));
12588   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12589
12590   SDValue Low, High;
12591   if (Subtarget.hasSSE41()) {
12592     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12593     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12594     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12595     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12596     // Low will be bitcasted right away, so do not bother bitcasting back to its
12597     // original type.
12598     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12599                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12600     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12601     //                                 (uint4) 0x53000000, 0xaa);
12602     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12603     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12604     // High will be bitcasted right away, so do not bother bitcasting back to
12605     // its original type.
12606     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12607                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12608   } else {
12609     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12610     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12611                                      CstMask, CstMask, CstMask);
12612     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12613     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12614     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12615
12616     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12617     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12618   }
12619
12620   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12621   SDValue CstFAdd = DAG.getConstantFP(
12622       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12623   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12624                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12625   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12626                                    makeArrayRef(&CstFAddArray[0], NumElts));
12627
12628   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12629   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12630   // TODO: Are there any fast-math-flags to propagate here?
12631   SDValue FHigh =
12632       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12633   //     return (float4) lo + fhi;
12634   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12635   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12636 }
12637
12638 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12639                                                SelectionDAG &DAG) const {
12640   SDValue N0 = Op.getOperand(0);
12641   MVT SVT = N0.getSimpleValueType();
12642   SDLoc dl(Op);
12643
12644   switch (SVT.SimpleTy) {
12645   default:
12646     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12647   case MVT::v4i8:
12648   case MVT::v4i16:
12649   case MVT::v8i8:
12650   case MVT::v8i16: {
12651     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12652     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12653                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12654   }
12655   case MVT::v4i32:
12656   case MVT::v8i32:
12657     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12658   case MVT::v16i8:
12659   case MVT::v16i16:
12660     if (Subtarget->hasAVX512())
12661       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12662                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12663   }
12664   llvm_unreachable(nullptr);
12665 }
12666
12667 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12668                                            SelectionDAG &DAG) const {
12669   SDValue N0 = Op.getOperand(0);
12670   SDLoc dl(Op);
12671   auto PtrVT = getPointerTy(DAG.getDataLayout());
12672
12673   if (Op.getValueType().isVector())
12674     return lowerUINT_TO_FP_vec(Op, DAG);
12675
12676   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12677   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12678   // the optimization here.
12679   if (DAG.SignBitIsZero(N0))
12680     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12681
12682   MVT SrcVT = N0.getSimpleValueType();
12683   MVT DstVT = Op.getSimpleValueType();
12684
12685   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12686       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12687     // Conversions from unsigned i32 to f32/f64 are legal,
12688     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12689     return Op;
12690   }
12691
12692   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12693     return LowerUINT_TO_FP_i64(Op, DAG);
12694   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12695     return LowerUINT_TO_FP_i32(Op, DAG);
12696   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12697     return SDValue();
12698
12699   // Make a 64-bit buffer, and use it to build an FILD.
12700   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12701   if (SrcVT == MVT::i32) {
12702     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12703     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12704     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12705                                   StackSlot, MachinePointerInfo(),
12706                                   false, false, 0);
12707     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12708                                   OffsetSlot, MachinePointerInfo(),
12709                                   false, false, 0);
12710     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12711     return Fild;
12712   }
12713
12714   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12715   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12716                                StackSlot, MachinePointerInfo(),
12717                                false, false, 0);
12718   // For i64 source, we need to add the appropriate power of 2 if the input
12719   // was negative.  This is the same as the optimization in
12720   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12721   // we must be careful to do the computation in x87 extended precision, not
12722   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12723   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12724   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12725       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12726       MachineMemOperand::MOLoad, 8, 8);
12727
12728   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12729   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12730   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12731                                          MVT::i64, MMO);
12732
12733   APInt FF(32, 0x5F800000ULL);
12734
12735   // Check whether the sign bit is set.
12736   SDValue SignSet = DAG.getSetCC(
12737       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12738       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12739
12740   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12741   SDValue FudgePtr = DAG.getConstantPool(
12742       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12743
12744   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12745   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12746   SDValue Four = DAG.getIntPtrConstant(4, dl);
12747   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12748                                Zero, Four);
12749   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12750
12751   // Load the value out, extending it from f32 to f80.
12752   // FIXME: Avoid the extend by constructing the right constant pool?
12753   SDValue Fudge = DAG.getExtLoad(
12754       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12755       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12756       false, false, false, 4);
12757   // Extend everything to 80 bits to force it to be done on x87.
12758   // TODO: Are there any fast-math-flags to propagate here?
12759   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12760   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12761                      DAG.getIntPtrConstant(0, dl));
12762 }
12763
12764 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12765 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12766 // just return an <SDValue(), SDValue()> pair.
12767 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12768 // to i16, i32 or i64, and we lower it to a legal sequence.
12769 // If lowered to the final integer result we return a <result, SDValue()> pair.
12770 // Otherwise we lower it to a sequence ending with a FIST, return a
12771 // <FIST, StackSlot> pair, and the caller is responsible for loading
12772 // the final integer result from StackSlot.
12773 std::pair<SDValue,SDValue>
12774 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12775                                    bool IsSigned, bool IsReplace) const {
12776   SDLoc DL(Op);
12777
12778   EVT DstTy = Op.getValueType();
12779   EVT TheVT = Op.getOperand(0).getValueType();
12780   auto PtrVT = getPointerTy(DAG.getDataLayout());
12781
12782   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12783     // f16 must be promoted before using the lowering in this routine.
12784     // fp128 does not use this lowering.
12785     return std::make_pair(SDValue(), SDValue());
12786   }
12787
12788   // If using FIST to compute an unsigned i64, we'll need some fixup
12789   // to handle values above the maximum signed i64.  A FIST is always
12790   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12791   bool UnsignedFixup = !IsSigned &&
12792                        DstTy == MVT::i64 &&
12793                        (!Subtarget->is64Bit() ||
12794                         !isScalarFPTypeInSSEReg(TheVT));
12795
12796   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12797     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12798     // The low 32 bits of the fist result will have the correct uint32 result.
12799     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12800     DstTy = MVT::i64;
12801   }
12802
12803   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12804          DstTy.getSimpleVT() >= MVT::i16 &&
12805          "Unknown FP_TO_INT to lower!");
12806
12807   // These are really Legal.
12808   if (DstTy == MVT::i32 &&
12809       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12810     return std::make_pair(SDValue(), SDValue());
12811   if (Subtarget->is64Bit() &&
12812       DstTy == MVT::i64 &&
12813       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12814     return std::make_pair(SDValue(), SDValue());
12815
12816   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12817   // stack slot.
12818   MachineFunction &MF = DAG.getMachineFunction();
12819   unsigned MemSize = DstTy.getSizeInBits()/8;
12820   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12821   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12822
12823   unsigned Opc;
12824   switch (DstTy.getSimpleVT().SimpleTy) {
12825   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12826   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12827   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12828   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12829   }
12830
12831   SDValue Chain = DAG.getEntryNode();
12832   SDValue Value = Op.getOperand(0);
12833   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12834
12835   if (UnsignedFixup) {
12836     //
12837     // Conversion to unsigned i64 is implemented with a select,
12838     // depending on whether the source value fits in the range
12839     // of a signed i64.  Let Thresh be the FP equivalent of
12840     // 0x8000000000000000ULL.
12841     //
12842     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12843     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12844     //  Fist-to-mem64 FistSrc
12845     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12846     //  to XOR'ing the high 32 bits with Adjust.
12847     //
12848     // Being a power of 2, Thresh is exactly representable in all FP formats.
12849     // For X87 we'd like to use the smallest FP type for this constant, but
12850     // for DAG type consistency we have to match the FP operand type.
12851
12852     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12853     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12854     bool LosesInfo = false;
12855     if (TheVT == MVT::f64)
12856       // The rounding mode is irrelevant as the conversion should be exact.
12857       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12858                               &LosesInfo);
12859     else if (TheVT == MVT::f80)
12860       Status = Thresh.convert(APFloat::x87DoubleExtended,
12861                               APFloat::rmNearestTiesToEven, &LosesInfo);
12862
12863     assert(Status == APFloat::opOK && !LosesInfo &&
12864            "FP conversion should have been exact");
12865
12866     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12867
12868     SDValue Cmp = DAG.getSetCC(DL,
12869                                getSetCCResultType(DAG.getDataLayout(),
12870                                                   *DAG.getContext(), TheVT),
12871                                Value, ThreshVal, ISD::SETLT);
12872     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12873                            DAG.getConstant(0, DL, MVT::i32),
12874                            DAG.getConstant(0x80000000, DL, MVT::i32));
12875     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12876     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12877                                               *DAG.getContext(), TheVT),
12878                        Value, ThreshVal, ISD::SETLT);
12879     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12880   }
12881
12882   // FIXME This causes a redundant load/store if the SSE-class value is already
12883   // in memory, such as if it is on the callstack.
12884   if (isScalarFPTypeInSSEReg(TheVT)) {
12885     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12886     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12887                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12888                          false, 0);
12889     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12890     SDValue Ops[] = {
12891       Chain, StackSlot, DAG.getValueType(TheVT)
12892     };
12893
12894     MachineMemOperand *MMO =
12895         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12896                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12897     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12898     Chain = Value.getValue(1);
12899     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12900     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12901   }
12902
12903   MachineMemOperand *MMO =
12904       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12905                               MachineMemOperand::MOStore, MemSize, MemSize);
12906
12907   if (UnsignedFixup) {
12908
12909     // Insert the FIST, load its result as two i32's,
12910     // and XOR the high i32 with Adjust.
12911
12912     SDValue FistOps[] = { Chain, Value, StackSlot };
12913     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12914                                            FistOps, DstTy, MMO);
12915
12916     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12917                                 MachinePointerInfo(),
12918                                 false, false, false, 0);
12919     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12920                                    DAG.getConstant(4, DL, PtrVT));
12921
12922     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12923                                  MachinePointerInfo(),
12924                                  false, false, false, 0);
12925     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12926
12927     if (Subtarget->is64Bit()) {
12928       // Join High32 and Low32 into a 64-bit result.
12929       // (High32 << 32) | Low32
12930       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12931       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12932       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12933                            DAG.getConstant(32, DL, MVT::i8));
12934       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12935       return std::make_pair(Result, SDValue());
12936     }
12937
12938     SDValue ResultOps[] = { Low32, High32 };
12939
12940     SDValue pair = IsReplace
12941       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12942       : DAG.getMergeValues(ResultOps, DL);
12943     return std::make_pair(pair, SDValue());
12944   } else {
12945     // Build the FP_TO_INT*_IN_MEM
12946     SDValue Ops[] = { Chain, Value, StackSlot };
12947     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12948                                            Ops, DstTy, MMO);
12949     return std::make_pair(FIST, StackSlot);
12950   }
12951 }
12952
12953 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12954                               const X86Subtarget *Subtarget) {
12955   MVT VT = Op->getSimpleValueType(0);
12956   SDValue In = Op->getOperand(0);
12957   MVT InVT = In.getSimpleValueType();
12958   SDLoc dl(Op);
12959
12960   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12961     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12962
12963   // Optimize vectors in AVX mode:
12964   //
12965   //   v8i16 -> v8i32
12966   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12967   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12968   //   Concat upper and lower parts.
12969   //
12970   //   v4i32 -> v4i64
12971   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12972   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12973   //   Concat upper and lower parts.
12974   //
12975
12976   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12977       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12978       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12979     return SDValue();
12980
12981   if (Subtarget->hasInt256())
12982     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12983
12984   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12985   SDValue Undef = DAG.getUNDEF(InVT);
12986   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12987   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12988   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12989
12990   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12991                              VT.getVectorNumElements()/2);
12992
12993   OpLo = DAG.getBitcast(HVT, OpLo);
12994   OpHi = DAG.getBitcast(HVT, OpHi);
12995
12996   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12997 }
12998
12999 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13000                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13001   MVT VT = Op->getSimpleValueType(0);
13002   SDValue In = Op->getOperand(0);
13003   MVT InVT = In.getSimpleValueType();
13004   SDLoc DL(Op);
13005   unsigned int NumElts = VT.getVectorNumElements();
13006   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13007     return SDValue();
13008
13009   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13010     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13011
13012   assert(InVT.getVectorElementType() == MVT::i1);
13013   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13014   SDValue One =
13015    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13016   SDValue Zero =
13017    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13018
13019   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13020   if (VT.is512BitVector())
13021     return V;
13022   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13023 }
13024
13025 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13026                                SelectionDAG &DAG) {
13027   if (Subtarget->hasFp256())
13028     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13029       return Res;
13030
13031   return SDValue();
13032 }
13033
13034 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13035                                 SelectionDAG &DAG) {
13036   SDLoc DL(Op);
13037   MVT VT = Op.getSimpleValueType();
13038   SDValue In = Op.getOperand(0);
13039   MVT SVT = In.getSimpleValueType();
13040
13041   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13042     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13043
13044   if (Subtarget->hasFp256())
13045     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13046       return Res;
13047
13048   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13049          VT.getVectorNumElements() != SVT.getVectorNumElements());
13050   return SDValue();
13051 }
13052
13053 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13054   SDLoc DL(Op);
13055   MVT VT = Op.getSimpleValueType();
13056   SDValue In = Op.getOperand(0);
13057   MVT InVT = In.getSimpleValueType();
13058
13059   if (VT == MVT::i1) {
13060     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13061            "Invalid scalar TRUNCATE operation");
13062     if (InVT.getSizeInBits() >= 32)
13063       return SDValue();
13064     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13065     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13066   }
13067   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13068          "Invalid TRUNCATE operation");
13069
13070   // move vector to mask - truncate solution for SKX
13071   if (VT.getVectorElementType() == MVT::i1) {
13072     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13073         Subtarget->hasBWI())
13074       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13075     if ((InVT.is256BitVector() || InVT.is128BitVector())
13076         && InVT.getScalarSizeInBits() <= 16 &&
13077         Subtarget->hasBWI() && Subtarget->hasVLX())
13078       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13079     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13080         Subtarget->hasDQI())
13081       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13082     if ((InVT.is256BitVector() || InVT.is128BitVector())
13083         && InVT.getScalarSizeInBits() >= 32 &&
13084         Subtarget->hasDQI() && Subtarget->hasVLX())
13085       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13086   }
13087
13088   if (VT.getVectorElementType() == MVT::i1) {
13089     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13090     unsigned NumElts = InVT.getVectorNumElements();
13091     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13092     if (InVT.getSizeInBits() < 512) {
13093       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13094       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13095       InVT = ExtVT;
13096     }
13097
13098     SDValue OneV =
13099      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13100     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13101     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13102   }
13103
13104   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13105   if (((!InVT.is512BitVector() && Subtarget->hasVLX()) || InVT.is512BitVector()) &&
13106       (InVT.getVectorElementType() != MVT::i16 || Subtarget->hasBWI()))
13107     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13108
13109   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13110     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13111     if (Subtarget->hasInt256()) {
13112       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13113       In = DAG.getBitcast(MVT::v8i32, In);
13114       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13115                                 ShufMask);
13116       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13117                          DAG.getIntPtrConstant(0, DL));
13118     }
13119
13120     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13121                                DAG.getIntPtrConstant(0, DL));
13122     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13123                                DAG.getIntPtrConstant(2, DL));
13124     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13125     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13126     static const int ShufMask[] = {0, 2, 4, 6};
13127     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13128   }
13129
13130   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13131     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13132     if (Subtarget->hasInt256()) {
13133       In = DAG.getBitcast(MVT::v32i8, In);
13134
13135       SmallVector<SDValue,32> pshufbMask;
13136       for (unsigned i = 0; i < 2; ++i) {
13137         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13138         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13139         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13140         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13141         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13142         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13143         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13144         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13145         for (unsigned j = 0; j < 8; ++j)
13146           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13147       }
13148       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13149       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13150       In = DAG.getBitcast(MVT::v4i64, In);
13151
13152       static const int ShufMask[] = {0,  2,  -1,  -1};
13153       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13154                                 &ShufMask[0]);
13155       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13156                        DAG.getIntPtrConstant(0, DL));
13157       return DAG.getBitcast(VT, In);
13158     }
13159
13160     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13161                                DAG.getIntPtrConstant(0, DL));
13162
13163     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13164                                DAG.getIntPtrConstant(4, DL));
13165
13166     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13167     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13168
13169     // The PSHUFB mask:
13170     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13171                                    -1, -1, -1, -1, -1, -1, -1, -1};
13172
13173     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13174     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13175     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13176
13177     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13178     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13179
13180     // The MOVLHPS Mask:
13181     static const int ShufMask2[] = {0, 1, 4, 5};
13182     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13183     return DAG.getBitcast(MVT::v8i16, res);
13184   }
13185
13186   // Handle truncation of V256 to V128 using shuffles.
13187   if (!VT.is128BitVector() || !InVT.is256BitVector())
13188     return SDValue();
13189
13190   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13191
13192   unsigned NumElems = VT.getVectorNumElements();
13193   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13194
13195   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13196   // Prepare truncation shuffle mask
13197   for (unsigned i = 0; i != NumElems; ++i)
13198     MaskVec[i] = i * 2;
13199   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13200                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13201   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13202                      DAG.getIntPtrConstant(0, DL));
13203 }
13204
13205 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13206                                            SelectionDAG &DAG) const {
13207   assert(!Op.getSimpleValueType().isVector());
13208
13209   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13210     /*IsSigned=*/ true, /*IsReplace=*/ false);
13211   SDValue FIST = Vals.first, StackSlot = Vals.second;
13212   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13213   if (!FIST.getNode())
13214     return Op;
13215
13216   if (StackSlot.getNode())
13217     // Load the result.
13218     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13219                        FIST, StackSlot, MachinePointerInfo(),
13220                        false, false, false, 0);
13221
13222   // The node is the result.
13223   return FIST;
13224 }
13225
13226 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13227                                            SelectionDAG &DAG) const {
13228   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13229     /*IsSigned=*/ false, /*IsReplace=*/ false);
13230   SDValue FIST = Vals.first, StackSlot = Vals.second;
13231   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13232   if (!FIST.getNode())
13233     return Op;
13234
13235   if (StackSlot.getNode())
13236     // Load the result.
13237     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13238                        FIST, StackSlot, MachinePointerInfo(),
13239                        false, false, false, 0);
13240
13241   // The node is the result.
13242   return FIST;
13243 }
13244
13245 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13246   SDLoc DL(Op);
13247   MVT VT = Op.getSimpleValueType();
13248   SDValue In = Op.getOperand(0);
13249   MVT SVT = In.getSimpleValueType();
13250
13251   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13252
13253   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13254                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13255                                  In, DAG.getUNDEF(SVT)));
13256 }
13257
13258 /// The only differences between FABS and FNEG are the mask and the logic op.
13259 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13260 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13261   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13262          "Wrong opcode for lowering FABS or FNEG.");
13263
13264   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13265
13266   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13267   // into an FNABS. We'll lower the FABS after that if it is still in use.
13268   if (IsFABS)
13269     for (SDNode *User : Op->uses())
13270       if (User->getOpcode() == ISD::FNEG)
13271         return Op;
13272
13273   SDLoc dl(Op);
13274   MVT VT = Op.getSimpleValueType();
13275
13276   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13277   // decide if we should generate a 16-byte constant mask when we only need 4 or
13278   // 8 bytes for the scalar case.
13279
13280   MVT LogicVT;
13281   MVT EltVT;
13282   unsigned NumElts;
13283
13284   if (VT.isVector()) {
13285     LogicVT = VT;
13286     EltVT = VT.getVectorElementType();
13287     NumElts = VT.getVectorNumElements();
13288   } else {
13289     // There are no scalar bitwise logical SSE/AVX instructions, so we
13290     // generate a 16-byte vector constant and logic op even for the scalar case.
13291     // Using a 16-byte mask allows folding the load of the mask with
13292     // the logic op, so it can save (~4 bytes) on code size.
13293     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13294     EltVT = VT;
13295     NumElts = (VT == MVT::f64) ? 2 : 4;
13296   }
13297
13298   unsigned EltBits = EltVT.getSizeInBits();
13299   LLVMContext *Context = DAG.getContext();
13300   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13301   APInt MaskElt =
13302     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13303   Constant *C = ConstantInt::get(*Context, MaskElt);
13304   C = ConstantVector::getSplat(NumElts, C);
13305   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13306   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13307   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13308   SDValue Mask =
13309       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13310                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13311                   false, false, false, Alignment);
13312
13313   SDValue Op0 = Op.getOperand(0);
13314   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13315   unsigned LogicOp =
13316     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13317   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13318
13319   if (VT.isVector())
13320     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13321
13322   // For the scalar case extend to a 128-bit vector, perform the logic op,
13323   // and extract the scalar result back out.
13324   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13325   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13326   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13327                      DAG.getIntPtrConstant(0, dl));
13328 }
13329
13330 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13331   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13332   LLVMContext *Context = DAG.getContext();
13333   SDValue Op0 = Op.getOperand(0);
13334   SDValue Op1 = Op.getOperand(1);
13335   SDLoc dl(Op);
13336   MVT VT = Op.getSimpleValueType();
13337   MVT SrcVT = Op1.getSimpleValueType();
13338
13339   // If second operand is smaller, extend it first.
13340   if (SrcVT.bitsLT(VT)) {
13341     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13342     SrcVT = VT;
13343   }
13344   // And if it is bigger, shrink it first.
13345   if (SrcVT.bitsGT(VT)) {
13346     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13347     SrcVT = VT;
13348   }
13349
13350   // At this point the operands and the result should have the same
13351   // type, and that won't be f80 since that is not custom lowered.
13352
13353   const fltSemantics &Sem =
13354       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13355   const unsigned SizeInBits = VT.getSizeInBits();
13356
13357   SmallVector<Constant *, 4> CV(
13358       VT == MVT::f64 ? 2 : 4,
13359       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13360
13361   // First, clear all bits but the sign bit from the second operand (sign).
13362   CV[0] = ConstantFP::get(*Context,
13363                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13364   Constant *C = ConstantVector::get(CV);
13365   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13366   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13367
13368   // Perform all logic operations as 16-byte vectors because there are no
13369   // scalar FP logic instructions in SSE. This allows load folding of the
13370   // constants into the logic instructions.
13371   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13372   SDValue Mask1 =
13373       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13374                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13375                   false, false, false, 16);
13376   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13377   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13378
13379   // Next, clear the sign bit from the first operand (magnitude).
13380   // If it's a constant, we can clear it here.
13381   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13382     APFloat APF = Op0CN->getValueAPF();
13383     // If the magnitude is a positive zero, the sign bit alone is enough.
13384     if (APF.isPosZero())
13385       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13386                          DAG.getIntPtrConstant(0, dl));
13387     APF.clearSign();
13388     CV[0] = ConstantFP::get(*Context, APF);
13389   } else {
13390     CV[0] = ConstantFP::get(
13391         *Context,
13392         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13393   }
13394   C = ConstantVector::get(CV);
13395   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13396   SDValue Val =
13397       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13398                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13399                   false, false, false, 16);
13400   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13401   if (!isa<ConstantFPSDNode>(Op0)) {
13402     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13403     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13404   }
13405   // OR the magnitude value with the sign bit.
13406   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13407   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13408                      DAG.getIntPtrConstant(0, dl));
13409 }
13410
13411 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13412   SDValue N0 = Op.getOperand(0);
13413   SDLoc dl(Op);
13414   MVT VT = Op.getSimpleValueType();
13415
13416   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13417   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13418                                   DAG.getConstant(1, dl, VT));
13419   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13420 }
13421
13422 // Check whether an OR'd tree is PTEST-able.
13423 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13424                                       SelectionDAG &DAG) {
13425   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13426
13427   if (!Subtarget->hasSSE41())
13428     return SDValue();
13429
13430   if (!Op->hasOneUse())
13431     return SDValue();
13432
13433   SDNode *N = Op.getNode();
13434   SDLoc DL(N);
13435
13436   SmallVector<SDValue, 8> Opnds;
13437   DenseMap<SDValue, unsigned> VecInMap;
13438   SmallVector<SDValue, 8> VecIns;
13439   EVT VT = MVT::Other;
13440
13441   // Recognize a special case where a vector is casted into wide integer to
13442   // test all 0s.
13443   Opnds.push_back(N->getOperand(0));
13444   Opnds.push_back(N->getOperand(1));
13445
13446   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13447     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13448     // BFS traverse all OR'd operands.
13449     if (I->getOpcode() == ISD::OR) {
13450       Opnds.push_back(I->getOperand(0));
13451       Opnds.push_back(I->getOperand(1));
13452       // Re-evaluate the number of nodes to be traversed.
13453       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13454       continue;
13455     }
13456
13457     // Quit if a non-EXTRACT_VECTOR_ELT
13458     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13459       return SDValue();
13460
13461     // Quit if without a constant index.
13462     SDValue Idx = I->getOperand(1);
13463     if (!isa<ConstantSDNode>(Idx))
13464       return SDValue();
13465
13466     SDValue ExtractedFromVec = I->getOperand(0);
13467     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13468     if (M == VecInMap.end()) {
13469       VT = ExtractedFromVec.getValueType();
13470       // Quit if not 128/256-bit vector.
13471       if (!VT.is128BitVector() && !VT.is256BitVector())
13472         return SDValue();
13473       // Quit if not the same type.
13474       if (VecInMap.begin() != VecInMap.end() &&
13475           VT != VecInMap.begin()->first.getValueType())
13476         return SDValue();
13477       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13478       VecIns.push_back(ExtractedFromVec);
13479     }
13480     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13481   }
13482
13483   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13484          "Not extracted from 128-/256-bit vector.");
13485
13486   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13487
13488   for (DenseMap<SDValue, unsigned>::const_iterator
13489         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13490     // Quit if not all elements are used.
13491     if (I->second != FullMask)
13492       return SDValue();
13493   }
13494
13495   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13496
13497   // Cast all vectors into TestVT for PTEST.
13498   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13499     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13500
13501   // If more than one full vectors are evaluated, OR them first before PTEST.
13502   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13503     // Each iteration will OR 2 nodes and append the result until there is only
13504     // 1 node left, i.e. the final OR'd value of all vectors.
13505     SDValue LHS = VecIns[Slot];
13506     SDValue RHS = VecIns[Slot + 1];
13507     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13508   }
13509
13510   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13511                      VecIns.back(), VecIns.back());
13512 }
13513
13514 /// \brief return true if \c Op has a use that doesn't just read flags.
13515 static bool hasNonFlagsUse(SDValue Op) {
13516   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13517        ++UI) {
13518     SDNode *User = *UI;
13519     unsigned UOpNo = UI.getOperandNo();
13520     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13521       // Look pass truncate.
13522       UOpNo = User->use_begin().getOperandNo();
13523       User = *User->use_begin();
13524     }
13525
13526     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13527         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13528       return true;
13529   }
13530   return false;
13531 }
13532
13533 /// Emit nodes that will be selected as "test Op0,Op0", or something
13534 /// equivalent.
13535 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13536                                     SelectionDAG &DAG) const {
13537   if (Op.getValueType() == MVT::i1) {
13538     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13539     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13540                        DAG.getConstant(0, dl, MVT::i8));
13541   }
13542   // CF and OF aren't always set the way we want. Determine which
13543   // of these we need.
13544   bool NeedCF = false;
13545   bool NeedOF = false;
13546   switch (X86CC) {
13547   default: break;
13548   case X86::COND_A: case X86::COND_AE:
13549   case X86::COND_B: case X86::COND_BE:
13550     NeedCF = true;
13551     break;
13552   case X86::COND_G: case X86::COND_GE:
13553   case X86::COND_L: case X86::COND_LE:
13554   case X86::COND_O: case X86::COND_NO: {
13555     // Check if we really need to set the
13556     // Overflow flag. If NoSignedWrap is present
13557     // that is not actually needed.
13558     switch (Op->getOpcode()) {
13559     case ISD::ADD:
13560     case ISD::SUB:
13561     case ISD::MUL:
13562     case ISD::SHL: {
13563       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13564       if (BinNode->Flags.hasNoSignedWrap())
13565         break;
13566     }
13567     default:
13568       NeedOF = true;
13569       break;
13570     }
13571     break;
13572   }
13573   }
13574   // See if we can use the EFLAGS value from the operand instead of
13575   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13576   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13577   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13578     // Emit a CMP with 0, which is the TEST pattern.
13579     //if (Op.getValueType() == MVT::i1)
13580     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13581     //                     DAG.getConstant(0, MVT::i1));
13582     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13583                        DAG.getConstant(0, dl, Op.getValueType()));
13584   }
13585   unsigned Opcode = 0;
13586   unsigned NumOperands = 0;
13587
13588   // Truncate operations may prevent the merge of the SETCC instruction
13589   // and the arithmetic instruction before it. Attempt to truncate the operands
13590   // of the arithmetic instruction and use a reduced bit-width instruction.
13591   bool NeedTruncation = false;
13592   SDValue ArithOp = Op;
13593   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13594     SDValue Arith = Op->getOperand(0);
13595     // Both the trunc and the arithmetic op need to have one user each.
13596     if (Arith->hasOneUse())
13597       switch (Arith.getOpcode()) {
13598         default: break;
13599         case ISD::ADD:
13600         case ISD::SUB:
13601         case ISD::AND:
13602         case ISD::OR:
13603         case ISD::XOR: {
13604           NeedTruncation = true;
13605           ArithOp = Arith;
13606         }
13607       }
13608   }
13609
13610   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13611   // which may be the result of a CAST.  We use the variable 'Op', which is the
13612   // non-casted variable when we check for possible users.
13613   switch (ArithOp.getOpcode()) {
13614   case ISD::ADD:
13615     // Due to an isel shortcoming, be conservative if this add is likely to be
13616     // selected as part of a load-modify-store instruction. When the root node
13617     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13618     // uses of other nodes in the match, such as the ADD in this case. This
13619     // leads to the ADD being left around and reselected, with the result being
13620     // two adds in the output.  Alas, even if none our users are stores, that
13621     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13622     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13623     // climbing the DAG back to the root, and it doesn't seem to be worth the
13624     // effort.
13625     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13626          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13627       if (UI->getOpcode() != ISD::CopyToReg &&
13628           UI->getOpcode() != ISD::SETCC &&
13629           UI->getOpcode() != ISD::STORE)
13630         goto default_case;
13631
13632     if (ConstantSDNode *C =
13633         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13634       // An add of one will be selected as an INC.
13635       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13636         Opcode = X86ISD::INC;
13637         NumOperands = 1;
13638         break;
13639       }
13640
13641       // An add of negative one (subtract of one) will be selected as a DEC.
13642       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13643         Opcode = X86ISD::DEC;
13644         NumOperands = 1;
13645         break;
13646       }
13647     }
13648
13649     // Otherwise use a regular EFLAGS-setting add.
13650     Opcode = X86ISD::ADD;
13651     NumOperands = 2;
13652     break;
13653   case ISD::SHL:
13654   case ISD::SRL:
13655     // If we have a constant logical shift that's only used in a comparison
13656     // against zero turn it into an equivalent AND. This allows turning it into
13657     // a TEST instruction later.
13658     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13659         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13660       EVT VT = Op.getValueType();
13661       unsigned BitWidth = VT.getSizeInBits();
13662       unsigned ShAmt = Op->getConstantOperandVal(1);
13663       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13664         break;
13665       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13666                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13667                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13668       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13669         break;
13670       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13671                                 DAG.getConstant(Mask, dl, VT));
13672       DAG.ReplaceAllUsesWith(Op, New);
13673       Op = New;
13674     }
13675     break;
13676
13677   case ISD::AND:
13678     // If the primary and result isn't used, don't bother using X86ISD::AND,
13679     // because a TEST instruction will be better.
13680     if (!hasNonFlagsUse(Op))
13681       break;
13682     // FALL THROUGH
13683   case ISD::SUB:
13684   case ISD::OR:
13685   case ISD::XOR:
13686     // Due to the ISEL shortcoming noted above, be conservative if this op is
13687     // likely to be selected as part of a load-modify-store instruction.
13688     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13689            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13690       if (UI->getOpcode() == ISD::STORE)
13691         goto default_case;
13692
13693     // Otherwise use a regular EFLAGS-setting instruction.
13694     switch (ArithOp.getOpcode()) {
13695     default: llvm_unreachable("unexpected operator!");
13696     case ISD::SUB: Opcode = X86ISD::SUB; break;
13697     case ISD::XOR: Opcode = X86ISD::XOR; break;
13698     case ISD::AND: Opcode = X86ISD::AND; break;
13699     case ISD::OR: {
13700       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13701         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13702         if (EFLAGS.getNode())
13703           return EFLAGS;
13704       }
13705       Opcode = X86ISD::OR;
13706       break;
13707     }
13708     }
13709
13710     NumOperands = 2;
13711     break;
13712   case X86ISD::ADD:
13713   case X86ISD::SUB:
13714   case X86ISD::INC:
13715   case X86ISD::DEC:
13716   case X86ISD::OR:
13717   case X86ISD::XOR:
13718   case X86ISD::AND:
13719     return SDValue(Op.getNode(), 1);
13720   default:
13721   default_case:
13722     break;
13723   }
13724
13725   // If we found that truncation is beneficial, perform the truncation and
13726   // update 'Op'.
13727   if (NeedTruncation) {
13728     EVT VT = Op.getValueType();
13729     SDValue WideVal = Op->getOperand(0);
13730     EVT WideVT = WideVal.getValueType();
13731     unsigned ConvertedOp = 0;
13732     // Use a target machine opcode to prevent further DAGCombine
13733     // optimizations that may separate the arithmetic operations
13734     // from the setcc node.
13735     switch (WideVal.getOpcode()) {
13736       default: break;
13737       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13738       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13739       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13740       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13741       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13742     }
13743
13744     if (ConvertedOp) {
13745       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13746       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13747         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13748         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13749         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13750       }
13751     }
13752   }
13753
13754   if (Opcode == 0)
13755     // Emit a CMP with 0, which is the TEST pattern.
13756     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13757                        DAG.getConstant(0, dl, Op.getValueType()));
13758
13759   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13760   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13761
13762   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13763   DAG.ReplaceAllUsesWith(Op, New);
13764   return SDValue(New.getNode(), 1);
13765 }
13766
13767 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13768 /// equivalent.
13769 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13770                                    SDLoc dl, SelectionDAG &DAG) const {
13771   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13772     if (C->getAPIntValue() == 0)
13773       return EmitTest(Op0, X86CC, dl, DAG);
13774
13775      if (Op0.getValueType() == MVT::i1)
13776        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
13777   }
13778
13779   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13780        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13781     // Do the comparison at i32 if it's smaller, besides the Atom case.
13782     // This avoids subregister aliasing issues. Keep the smaller reference
13783     // if we're optimizing for size, however, as that'll allow better folding
13784     // of memory operations.
13785     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13786         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13787         !Subtarget->isAtom()) {
13788       unsigned ExtendOp =
13789           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13790       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13791       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13792     }
13793     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13794     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13795     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13796                               Op0, Op1);
13797     return SDValue(Sub.getNode(), 1);
13798   }
13799   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13800 }
13801
13802 /// Convert a comparison if required by the subtarget.
13803 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13804                                                  SelectionDAG &DAG) const {
13805   // If the subtarget does not support the FUCOMI instruction, floating-point
13806   // comparisons have to be converted.
13807   if (Subtarget->hasCMov() ||
13808       Cmp.getOpcode() != X86ISD::CMP ||
13809       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13810       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13811     return Cmp;
13812
13813   // The instruction selector will select an FUCOM instruction instead of
13814   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13815   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13816   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13817   SDLoc dl(Cmp);
13818   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13819   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13820   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13821                             DAG.getConstant(8, dl, MVT::i8));
13822   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13823   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13824 }
13825
13826 /// The minimum architected relative accuracy is 2^-12. We need one
13827 /// Newton-Raphson step to have a good float result (24 bits of precision).
13828 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13829                                             DAGCombinerInfo &DCI,
13830                                             unsigned &RefinementSteps,
13831                                             bool &UseOneConstNR) const {
13832   EVT VT = Op.getValueType();
13833   const char *RecipOp;
13834
13835   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13836   // TODO: Add support for AVX512 (v16f32).
13837   // It is likely not profitable to do this for f64 because a double-precision
13838   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13839   // instructions: convert to single, rsqrtss, convert back to double, refine
13840   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13841   // along with FMA, this could be a throughput win.
13842   if (VT == MVT::f32 && Subtarget->hasSSE1())
13843     RecipOp = "sqrtf";
13844   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13845            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13846     RecipOp = "vec-sqrtf";
13847   else
13848     return SDValue();
13849
13850   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13851   if (!Recips.isEnabled(RecipOp))
13852     return SDValue();
13853
13854   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13855   UseOneConstNR = false;
13856   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13857 }
13858
13859 /// The minimum architected relative accuracy is 2^-12. We need one
13860 /// Newton-Raphson step to have a good float result (24 bits of precision).
13861 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13862                                             DAGCombinerInfo &DCI,
13863                                             unsigned &RefinementSteps) const {
13864   EVT VT = Op.getValueType();
13865   const char *RecipOp;
13866
13867   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13868   // TODO: Add support for AVX512 (v16f32).
13869   // It is likely not profitable to do this for f64 because a double-precision
13870   // reciprocal estimate with refinement on x86 prior to FMA requires
13871   // 15 instructions: convert to single, rcpss, convert back to double, refine
13872   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13873   // along with FMA, this could be a throughput win.
13874   if (VT == MVT::f32 && Subtarget->hasSSE1())
13875     RecipOp = "divf";
13876   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13877            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13878     RecipOp = "vec-divf";
13879   else
13880     return SDValue();
13881
13882   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13883   if (!Recips.isEnabled(RecipOp))
13884     return SDValue();
13885
13886   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13887   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13888 }
13889
13890 /// If we have at least two divisions that use the same divisor, convert to
13891 /// multplication by a reciprocal. This may need to be adjusted for a given
13892 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13893 /// This is because we still need one division to calculate the reciprocal and
13894 /// then we need two multiplies by that reciprocal as replacements for the
13895 /// original divisions.
13896 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13897   return 2;
13898 }
13899
13900 static bool isAllOnes(SDValue V) {
13901   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13902   return C && C->isAllOnesValue();
13903 }
13904
13905 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13906 /// if it's possible.
13907 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13908                                      SDLoc dl, SelectionDAG &DAG) const {
13909   SDValue Op0 = And.getOperand(0);
13910   SDValue Op1 = And.getOperand(1);
13911   if (Op0.getOpcode() == ISD::TRUNCATE)
13912     Op0 = Op0.getOperand(0);
13913   if (Op1.getOpcode() == ISD::TRUNCATE)
13914     Op1 = Op1.getOperand(0);
13915
13916   SDValue LHS, RHS;
13917   if (Op1.getOpcode() == ISD::SHL)
13918     std::swap(Op0, Op1);
13919   if (Op0.getOpcode() == ISD::SHL) {
13920     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13921       if (And00C->getZExtValue() == 1) {
13922         // If we looked past a truncate, check that it's only truncating away
13923         // known zeros.
13924         unsigned BitWidth = Op0.getValueSizeInBits();
13925         unsigned AndBitWidth = And.getValueSizeInBits();
13926         if (BitWidth > AndBitWidth) {
13927           APInt Zeros, Ones;
13928           DAG.computeKnownBits(Op0, Zeros, Ones);
13929           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13930             return SDValue();
13931         }
13932         LHS = Op1;
13933         RHS = Op0.getOperand(1);
13934       }
13935   } else if (Op1.getOpcode() == ISD::Constant) {
13936     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13937     uint64_t AndRHSVal = AndRHS->getZExtValue();
13938     SDValue AndLHS = Op0;
13939
13940     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13941       LHS = AndLHS.getOperand(0);
13942       RHS = AndLHS.getOperand(1);
13943     }
13944
13945     // Use BT if the immediate can't be encoded in a TEST instruction.
13946     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13947       LHS = AndLHS;
13948       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13949     }
13950   }
13951
13952   if (LHS.getNode()) {
13953     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13954     // instruction.  Since the shift amount is in-range-or-undefined, we know
13955     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13956     // the encoding for the i16 version is larger than the i32 version.
13957     // Also promote i16 to i32 for performance / code size reason.
13958     if (LHS.getValueType() == MVT::i8 ||
13959         LHS.getValueType() == MVT::i16)
13960       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13961
13962     // If the operand types disagree, extend the shift amount to match.  Since
13963     // BT ignores high bits (like shifts) we can use anyextend.
13964     if (LHS.getValueType() != RHS.getValueType())
13965       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13966
13967     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13968     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13969     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13970                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13971   }
13972
13973   return SDValue();
13974 }
13975
13976 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13977 /// mask CMPs.
13978 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13979                               SDValue &Op1) {
13980   unsigned SSECC;
13981   bool Swap = false;
13982
13983   // SSE Condition code mapping:
13984   //  0 - EQ
13985   //  1 - LT
13986   //  2 - LE
13987   //  3 - UNORD
13988   //  4 - NEQ
13989   //  5 - NLT
13990   //  6 - NLE
13991   //  7 - ORD
13992   switch (SetCCOpcode) {
13993   default: llvm_unreachable("Unexpected SETCC condition");
13994   case ISD::SETOEQ:
13995   case ISD::SETEQ:  SSECC = 0; break;
13996   case ISD::SETOGT:
13997   case ISD::SETGT:  Swap = true; // Fallthrough
13998   case ISD::SETLT:
13999   case ISD::SETOLT: SSECC = 1; break;
14000   case ISD::SETOGE:
14001   case ISD::SETGE:  Swap = true; // Fallthrough
14002   case ISD::SETLE:
14003   case ISD::SETOLE: SSECC = 2; break;
14004   case ISD::SETUO:  SSECC = 3; break;
14005   case ISD::SETUNE:
14006   case ISD::SETNE:  SSECC = 4; break;
14007   case ISD::SETULE: Swap = true; // Fallthrough
14008   case ISD::SETUGE: SSECC = 5; break;
14009   case ISD::SETULT: Swap = true; // Fallthrough
14010   case ISD::SETUGT: SSECC = 6; break;
14011   case ISD::SETO:   SSECC = 7; break;
14012   case ISD::SETUEQ:
14013   case ISD::SETONE: SSECC = 8; break;
14014   }
14015   if (Swap)
14016     std::swap(Op0, Op1);
14017
14018   return SSECC;
14019 }
14020
14021 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14022 // ones, and then concatenate the result back.
14023 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14024   MVT VT = Op.getSimpleValueType();
14025
14026   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14027          "Unsupported value type for operation");
14028
14029   unsigned NumElems = VT.getVectorNumElements();
14030   SDLoc dl(Op);
14031   SDValue CC = Op.getOperand(2);
14032
14033   // Extract the LHS vectors
14034   SDValue LHS = Op.getOperand(0);
14035   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14036   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14037
14038   // Extract the RHS vectors
14039   SDValue RHS = Op.getOperand(1);
14040   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14041   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14042
14043   // Issue the operation on the smaller types and concatenate the result back
14044   MVT EltVT = VT.getVectorElementType();
14045   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14046   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14047                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14048                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14049 }
14050
14051 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14052   SDValue Op0 = Op.getOperand(0);
14053   SDValue Op1 = Op.getOperand(1);
14054   SDValue CC = Op.getOperand(2);
14055   MVT VT = Op.getSimpleValueType();
14056   SDLoc dl(Op);
14057
14058   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
14059          "Unexpected type for boolean compare operation");
14060   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14061   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14062                                DAG.getConstant(-1, dl, VT));
14063   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14064                                DAG.getConstant(-1, dl, VT));
14065   switch (SetCCOpcode) {
14066   default: llvm_unreachable("Unexpected SETCC condition");
14067   case ISD::SETEQ:
14068     // (x == y) -> ~(x ^ y)
14069     return DAG.getNode(ISD::XOR, dl, VT,
14070                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14071                        DAG.getConstant(-1, dl, VT));
14072   case ISD::SETNE:
14073     // (x != y) -> (x ^ y)
14074     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14075   case ISD::SETUGT:
14076   case ISD::SETGT:
14077     // (x > y) -> (x & ~y)
14078     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14079   case ISD::SETULT:
14080   case ISD::SETLT:
14081     // (x < y) -> (~x & y)
14082     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14083   case ISD::SETULE:
14084   case ISD::SETLE:
14085     // (x <= y) -> (~x | y)
14086     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14087   case ISD::SETUGE:
14088   case ISD::SETGE:
14089     // (x >=y) -> (x | ~y)
14090     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14091   }
14092 }
14093
14094 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14095                                      const X86Subtarget *Subtarget) {
14096   SDValue Op0 = Op.getOperand(0);
14097   SDValue Op1 = Op.getOperand(1);
14098   SDValue CC = Op.getOperand(2);
14099   MVT VT = Op.getSimpleValueType();
14100   SDLoc dl(Op);
14101
14102   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
14103          Op.getValueType().getScalarType() == MVT::i1 &&
14104          "Cannot set masked compare for this operation");
14105
14106   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14107   unsigned  Opc = 0;
14108   bool Unsigned = false;
14109   bool Swap = false;
14110   unsigned SSECC;
14111   switch (SetCCOpcode) {
14112   default: llvm_unreachable("Unexpected SETCC condition");
14113   case ISD::SETNE:  SSECC = 4; break;
14114   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14115   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14116   case ISD::SETLT:  Swap = true; //fall-through
14117   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14118   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14119   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14120   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14121   case ISD::SETULE: Unsigned = true; //fall-through
14122   case ISD::SETLE:  SSECC = 2; break;
14123   }
14124
14125   if (Swap)
14126     std::swap(Op0, Op1);
14127   if (Opc)
14128     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14129   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14130   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14131                      DAG.getConstant(SSECC, dl, MVT::i8));
14132 }
14133
14134 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14135 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14136 /// return an empty value.
14137 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14138 {
14139   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14140   if (!BV)
14141     return SDValue();
14142
14143   MVT VT = Op1.getSimpleValueType();
14144   MVT EVT = VT.getVectorElementType();
14145   unsigned n = VT.getVectorNumElements();
14146   SmallVector<SDValue, 8> ULTOp1;
14147
14148   for (unsigned i = 0; i < n; ++i) {
14149     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14150     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
14151       return SDValue();
14152
14153     // Avoid underflow.
14154     APInt Val = Elt->getAPIntValue();
14155     if (Val == 0)
14156       return SDValue();
14157
14158     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14159   }
14160
14161   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14162 }
14163
14164 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14165                            SelectionDAG &DAG) {
14166   SDValue Op0 = Op.getOperand(0);
14167   SDValue Op1 = Op.getOperand(1);
14168   SDValue CC = Op.getOperand(2);
14169   MVT VT = Op.getSimpleValueType();
14170   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14171   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14172   SDLoc dl(Op);
14173
14174   if (isFP) {
14175 #ifndef NDEBUG
14176     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14177     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14178 #endif
14179
14180     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14181     unsigned Opc = X86ISD::CMPP;
14182     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14183       assert(VT.getVectorNumElements() <= 16);
14184       Opc = X86ISD::CMPM;
14185     }
14186     // In the two special cases we can't handle, emit two comparisons.
14187     if (SSECC == 8) {
14188       unsigned CC0, CC1;
14189       unsigned CombineOpc;
14190       if (SetCCOpcode == ISD::SETUEQ) {
14191         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14192       } else {
14193         assert(SetCCOpcode == ISD::SETONE);
14194         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14195       }
14196
14197       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14198                                  DAG.getConstant(CC0, dl, MVT::i8));
14199       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14200                                  DAG.getConstant(CC1, dl, MVT::i8));
14201       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14202     }
14203     // Handle all other FP comparisons here.
14204     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14205                        DAG.getConstant(SSECC, dl, MVT::i8));
14206   }
14207
14208   MVT VTOp0 = Op0.getSimpleValueType();
14209   assert(VTOp0 == Op1.getSimpleValueType() &&
14210          "Expected operands with same type!");
14211   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14212          "Invalid number of packed elements for source and destination!");
14213
14214   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14215     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14216     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14217     // legalizer firstly checks if the first operand in input to the setcc has
14218     // a legal type. If so, then it promotes the return type to that same type.
14219     // Otherwise, the return type is promoted to the 'next legal type' which,
14220     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14221     //
14222     // We reach this code only if the following two conditions are met:
14223     // 1. Both return type and operand type have been promoted to wider types
14224     //    by the type legalizer.
14225     // 2. The original operand type has been promoted to a 256-bit vector.
14226     //
14227     // Note that condition 2. only applies for AVX targets.
14228     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14229     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14230   }
14231
14232   // The non-AVX512 code below works under the assumption that source and
14233   // destination types are the same.
14234   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14235          "Value types for source and destination must be the same!");
14236
14237   // Break 256-bit integer vector compare into smaller ones.
14238   if (VT.is256BitVector() && !Subtarget->hasInt256())
14239     return Lower256IntVSETCC(Op, DAG);
14240
14241   EVT OpVT = Op1.getValueType();
14242   if (OpVT.getVectorElementType() == MVT::i1)
14243     return LowerBoolVSETCC_AVX512(Op, DAG);
14244
14245   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14246   if (Subtarget->hasAVX512()) {
14247     if (Op1.getValueType().is512BitVector() ||
14248         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14249         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14250       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14251
14252     // In AVX-512 architecture setcc returns mask with i1 elements,
14253     // But there is no compare instruction for i8 and i16 elements in KNL.
14254     // We are not talking about 512-bit operands in this case, these
14255     // types are illegal.
14256     if (MaskResult &&
14257         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14258          OpVT.getVectorElementType().getSizeInBits() >= 8))
14259       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14260                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14261   }
14262
14263   // Lower using XOP integer comparisons.
14264   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14265        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14266     // Translate compare code to XOP PCOM compare mode.
14267     unsigned CmpMode = 0;
14268     switch (SetCCOpcode) {
14269     default: llvm_unreachable("Unexpected SETCC condition");
14270     case ISD::SETULT:
14271     case ISD::SETLT: CmpMode = 0x00; break;
14272     case ISD::SETULE:
14273     case ISD::SETLE: CmpMode = 0x01; break;
14274     case ISD::SETUGT:
14275     case ISD::SETGT: CmpMode = 0x02; break;
14276     case ISD::SETUGE:
14277     case ISD::SETGE: CmpMode = 0x03; break;
14278     case ISD::SETEQ: CmpMode = 0x04; break;
14279     case ISD::SETNE: CmpMode = 0x05; break;
14280     }
14281
14282     // Are we comparing unsigned or signed integers?
14283     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14284       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14285
14286     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14287                        DAG.getConstant(CmpMode, dl, MVT::i8));
14288   }
14289
14290   // We are handling one of the integer comparisons here.  Since SSE only has
14291   // GT and EQ comparisons for integer, swapping operands and multiple
14292   // operations may be required for some comparisons.
14293   unsigned Opc;
14294   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14295   bool Subus = false;
14296
14297   switch (SetCCOpcode) {
14298   default: llvm_unreachable("Unexpected SETCC condition");
14299   case ISD::SETNE:  Invert = true;
14300   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14301   case ISD::SETLT:  Swap = true;
14302   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14303   case ISD::SETGE:  Swap = true;
14304   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14305                     Invert = true; break;
14306   case ISD::SETULT: Swap = true;
14307   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14308                     FlipSigns = true; break;
14309   case ISD::SETUGE: Swap = true;
14310   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14311                     FlipSigns = true; Invert = true; break;
14312   }
14313
14314   // Special case: Use min/max operations for SETULE/SETUGE
14315   MVT VET = VT.getVectorElementType();
14316   bool hasMinMax =
14317        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14318     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14319
14320   if (hasMinMax) {
14321     switch (SetCCOpcode) {
14322     default: break;
14323     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14324     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14325     }
14326
14327     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14328   }
14329
14330   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14331   if (!MinMax && hasSubus) {
14332     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14333     // Op0 u<= Op1:
14334     //   t = psubus Op0, Op1
14335     //   pcmpeq t, <0..0>
14336     switch (SetCCOpcode) {
14337     default: break;
14338     case ISD::SETULT: {
14339       // If the comparison is against a constant we can turn this into a
14340       // setule.  With psubus, setule does not require a swap.  This is
14341       // beneficial because the constant in the register is no longer
14342       // destructed as the destination so it can be hoisted out of a loop.
14343       // Only do this pre-AVX since vpcmp* is no longer destructive.
14344       if (Subtarget->hasAVX())
14345         break;
14346       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14347       if (ULEOp1.getNode()) {
14348         Op1 = ULEOp1;
14349         Subus = true; Invert = false; Swap = false;
14350       }
14351       break;
14352     }
14353     // Psubus is better than flip-sign because it requires no inversion.
14354     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14355     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14356     }
14357
14358     if (Subus) {
14359       Opc = X86ISD::SUBUS;
14360       FlipSigns = false;
14361     }
14362   }
14363
14364   if (Swap)
14365     std::swap(Op0, Op1);
14366
14367   // Check that the operation in question is available (most are plain SSE2,
14368   // but PCMPGTQ and PCMPEQQ have different requirements).
14369   if (VT == MVT::v2i64) {
14370     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14371       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14372
14373       // First cast everything to the right type.
14374       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14375       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14376
14377       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14378       // bits of the inputs before performing those operations. The lower
14379       // compare is always unsigned.
14380       SDValue SB;
14381       if (FlipSigns) {
14382         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14383       } else {
14384         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14385         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14386         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14387                          Sign, Zero, Sign, Zero);
14388       }
14389       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14390       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14391
14392       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14393       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14394       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14395
14396       // Create masks for only the low parts/high parts of the 64 bit integers.
14397       static const int MaskHi[] = { 1, 1, 3, 3 };
14398       static const int MaskLo[] = { 0, 0, 2, 2 };
14399       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14400       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14401       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14402
14403       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14404       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14405
14406       if (Invert)
14407         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14408
14409       return DAG.getBitcast(VT, Result);
14410     }
14411
14412     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14413       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14414       // pcmpeqd + pshufd + pand.
14415       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14416
14417       // First cast everything to the right type.
14418       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14419       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14420
14421       // Do the compare.
14422       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14423
14424       // Make sure the lower and upper halves are both all-ones.
14425       static const int Mask[] = { 1, 0, 3, 2 };
14426       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14427       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14428
14429       if (Invert)
14430         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14431
14432       return DAG.getBitcast(VT, Result);
14433     }
14434   }
14435
14436   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14437   // bits of the inputs before performing those operations.
14438   if (FlipSigns) {
14439     EVT EltVT = VT.getVectorElementType();
14440     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14441                                  VT);
14442     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14443     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14444   }
14445
14446   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14447
14448   // If the logical-not of the result is required, perform that now.
14449   if (Invert)
14450     Result = DAG.getNOT(dl, Result, VT);
14451
14452   if (MinMax)
14453     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14454
14455   if (Subus)
14456     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14457                          getZeroVector(VT, Subtarget, DAG, dl));
14458
14459   return Result;
14460 }
14461
14462 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14463
14464   MVT VT = Op.getSimpleValueType();
14465
14466   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14467
14468   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14469          && "SetCC type must be 8-bit or 1-bit integer");
14470   SDValue Op0 = Op.getOperand(0);
14471   SDValue Op1 = Op.getOperand(1);
14472   SDLoc dl(Op);
14473   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14474
14475   // Optimize to BT if possible.
14476   // Lower (X & (1 << N)) == 0 to BT(X, N).
14477   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14478   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14479   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14480       Op1.getOpcode() == ISD::Constant &&
14481       cast<ConstantSDNode>(Op1)->isNullValue() &&
14482       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14483     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14484     if (NewSetCC.getNode()) {
14485       if (VT == MVT::i1)
14486         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14487       return NewSetCC;
14488     }
14489   }
14490
14491   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14492   // these.
14493   if (Op1.getOpcode() == ISD::Constant &&
14494       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14495        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14496       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14497
14498     // If the input is a setcc, then reuse the input setcc or use a new one with
14499     // the inverted condition.
14500     if (Op0.getOpcode() == X86ISD::SETCC) {
14501       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14502       bool Invert = (CC == ISD::SETNE) ^
14503         cast<ConstantSDNode>(Op1)->isNullValue();
14504       if (!Invert)
14505         return Op0;
14506
14507       CCode = X86::GetOppositeBranchCondition(CCode);
14508       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14509                                   DAG.getConstant(CCode, dl, MVT::i8),
14510                                   Op0.getOperand(1));
14511       if (VT == MVT::i1)
14512         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14513       return SetCC;
14514     }
14515   }
14516   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14517       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14518       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14519
14520     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14521     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14522   }
14523
14524   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14525   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14526   if (X86CC == X86::COND_INVALID)
14527     return SDValue();
14528
14529   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14530   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14531   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14532                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14533   if (VT == MVT::i1)
14534     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14535   return SetCC;
14536 }
14537
14538 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14539 static bool isX86LogicalCmp(SDValue Op) {
14540   unsigned Opc = Op.getNode()->getOpcode();
14541   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14542       Opc == X86ISD::SAHF)
14543     return true;
14544   if (Op.getResNo() == 1 &&
14545       (Opc == X86ISD::ADD ||
14546        Opc == X86ISD::SUB ||
14547        Opc == X86ISD::ADC ||
14548        Opc == X86ISD::SBB ||
14549        Opc == X86ISD::SMUL ||
14550        Opc == X86ISD::UMUL ||
14551        Opc == X86ISD::INC ||
14552        Opc == X86ISD::DEC ||
14553        Opc == X86ISD::OR ||
14554        Opc == X86ISD::XOR ||
14555        Opc == X86ISD::AND))
14556     return true;
14557
14558   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14559     return true;
14560
14561   return false;
14562 }
14563
14564 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14565   if (V.getOpcode() != ISD::TRUNCATE)
14566     return false;
14567
14568   SDValue VOp0 = V.getOperand(0);
14569   unsigned InBits = VOp0.getValueSizeInBits();
14570   unsigned Bits = V.getValueSizeInBits();
14571   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14572 }
14573
14574 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14575   bool addTest = true;
14576   SDValue Cond  = Op.getOperand(0);
14577   SDValue Op1 = Op.getOperand(1);
14578   SDValue Op2 = Op.getOperand(2);
14579   SDLoc DL(Op);
14580   EVT VT = Op1.getValueType();
14581   SDValue CC;
14582
14583   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14584   // are available or VBLENDV if AVX is available.
14585   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14586   if (Cond.getOpcode() == ISD::SETCC &&
14587       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14588        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14589       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
14590     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14591     int SSECC = translateX86FSETCC(
14592         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14593
14594     if (SSECC != 8) {
14595       if (Subtarget->hasAVX512()) {
14596         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14597                                   DAG.getConstant(SSECC, DL, MVT::i8));
14598         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14599       }
14600
14601       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14602                                 DAG.getConstant(SSECC, DL, MVT::i8));
14603
14604       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14605       // of 3 logic instructions for size savings and potentially speed.
14606       // Unfortunately, there is no scalar form of VBLENDV.
14607
14608       // If either operand is a constant, don't try this. We can expect to
14609       // optimize away at least one of the logic instructions later in that
14610       // case, so that sequence would be faster than a variable blend.
14611
14612       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14613       // uses XMM0 as the selection register. That may need just as many
14614       // instructions as the AND/ANDN/OR sequence due to register moves, so
14615       // don't bother.
14616
14617       if (Subtarget->hasAVX() &&
14618           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14619
14620         // Convert to vectors, do a VSELECT, and convert back to scalar.
14621         // All of the conversions should be optimized away.
14622
14623         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14624         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14625         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14626         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14627
14628         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14629         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14630
14631         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14632
14633         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14634                            VSel, DAG.getIntPtrConstant(0, DL));
14635       }
14636       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14637       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14638       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14639     }
14640   }
14641
14642   if (VT.isVector() && VT.getScalarType() == MVT::i1) {
14643     SDValue Op1Scalar;
14644     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14645       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14646     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14647       Op1Scalar = Op1.getOperand(0);
14648     SDValue Op2Scalar;
14649     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14650       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14651     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14652       Op2Scalar = Op2.getOperand(0);
14653     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14654       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14655                                       Op1Scalar.getValueType(),
14656                                       Cond, Op1Scalar, Op2Scalar);
14657       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14658         return DAG.getBitcast(VT, newSelect);
14659       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14660       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14661                          DAG.getIntPtrConstant(0, DL));
14662     }
14663   }
14664
14665   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14666     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14667     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14668                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14669     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14670                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14671     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14672                                     Cond, Op1, Op2);
14673     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14674   }
14675
14676   if (Cond.getOpcode() == ISD::SETCC) {
14677     SDValue NewCond = LowerSETCC(Cond, DAG);
14678     if (NewCond.getNode())
14679       Cond = NewCond;
14680   }
14681
14682   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14683   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14684   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14685   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14686   if (Cond.getOpcode() == X86ISD::SETCC &&
14687       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14688       isZero(Cond.getOperand(1).getOperand(1))) {
14689     SDValue Cmp = Cond.getOperand(1);
14690
14691     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14692
14693     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14694         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14695       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14696
14697       SDValue CmpOp0 = Cmp.getOperand(0);
14698       // Apply further optimizations for special cases
14699       // (select (x != 0), -1, 0) -> neg & sbb
14700       // (select (x == 0), 0, -1) -> neg & sbb
14701       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14702         if (YC->isNullValue() &&
14703             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14704           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14705           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14706                                     DAG.getConstant(0, DL,
14707                                                     CmpOp0.getValueType()),
14708                                     CmpOp0);
14709           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14710                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14711                                     SDValue(Neg.getNode(), 1));
14712           return Res;
14713         }
14714
14715       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14716                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14717       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14718
14719       SDValue Res =   // Res = 0 or -1.
14720         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14721                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14722
14723       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14724         Res = DAG.getNOT(DL, Res, Res.getValueType());
14725
14726       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14727       if (!N2C || !N2C->isNullValue())
14728         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14729       return Res;
14730     }
14731   }
14732
14733   // Look past (and (setcc_carry (cmp ...)), 1).
14734   if (Cond.getOpcode() == ISD::AND &&
14735       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14736     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14737     if (C && C->getAPIntValue() == 1)
14738       Cond = Cond.getOperand(0);
14739   }
14740
14741   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14742   // setting operand in place of the X86ISD::SETCC.
14743   unsigned CondOpcode = Cond.getOpcode();
14744   if (CondOpcode == X86ISD::SETCC ||
14745       CondOpcode == X86ISD::SETCC_CARRY) {
14746     CC = Cond.getOperand(0);
14747
14748     SDValue Cmp = Cond.getOperand(1);
14749     unsigned Opc = Cmp.getOpcode();
14750     MVT VT = Op.getSimpleValueType();
14751
14752     bool IllegalFPCMov = false;
14753     if (VT.isFloatingPoint() && !VT.isVector() &&
14754         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14755       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14756
14757     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14758         Opc == X86ISD::BT) { // FIXME
14759       Cond = Cmp;
14760       addTest = false;
14761     }
14762   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14763              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14764              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14765               Cond.getOperand(0).getValueType() != MVT::i8)) {
14766     SDValue LHS = Cond.getOperand(0);
14767     SDValue RHS = Cond.getOperand(1);
14768     unsigned X86Opcode;
14769     unsigned X86Cond;
14770     SDVTList VTs;
14771     switch (CondOpcode) {
14772     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14773     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14774     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14775     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14776     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14777     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14778     default: llvm_unreachable("unexpected overflowing operator");
14779     }
14780     if (CondOpcode == ISD::UMULO)
14781       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14782                           MVT::i32);
14783     else
14784       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14785
14786     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14787
14788     if (CondOpcode == ISD::UMULO)
14789       Cond = X86Op.getValue(2);
14790     else
14791       Cond = X86Op.getValue(1);
14792
14793     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14794     addTest = false;
14795   }
14796
14797   if (addTest) {
14798     // Look past the truncate if the high bits are known zero.
14799     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14800       Cond = Cond.getOperand(0);
14801
14802     // We know the result of AND is compared against zero. Try to match
14803     // it to BT.
14804     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14805       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14806       if (NewSetCC.getNode()) {
14807         CC = NewSetCC.getOperand(0);
14808         Cond = NewSetCC.getOperand(1);
14809         addTest = false;
14810       }
14811     }
14812   }
14813
14814   if (addTest) {
14815     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14816     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14817   }
14818
14819   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14820   // a <  b ?  0 : -1 -> RES = setcc_carry
14821   // a >= b ? -1 :  0 -> RES = setcc_carry
14822   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14823   if (Cond.getOpcode() == X86ISD::SUB) {
14824     Cond = ConvertCmpIfNecessary(Cond, DAG);
14825     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14826
14827     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14828         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14829       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14830                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14831                                 Cond);
14832       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14833         return DAG.getNOT(DL, Res, Res.getValueType());
14834       return Res;
14835     }
14836   }
14837
14838   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14839   // widen the cmov and push the truncate through. This avoids introducing a new
14840   // branch during isel and doesn't add any extensions.
14841   if (Op.getValueType() == MVT::i8 &&
14842       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14843     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14844     if (T1.getValueType() == T2.getValueType() &&
14845         // Blacklist CopyFromReg to avoid partial register stalls.
14846         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14847       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14848       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14849       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14850     }
14851   }
14852
14853   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14854   // condition is true.
14855   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14856   SDValue Ops[] = { Op2, Op1, CC, Cond };
14857   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14858 }
14859
14860 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14861                                        const X86Subtarget *Subtarget,
14862                                        SelectionDAG &DAG) {
14863   MVT VT = Op->getSimpleValueType(0);
14864   SDValue In = Op->getOperand(0);
14865   MVT InVT = In.getSimpleValueType();
14866   MVT VTElt = VT.getVectorElementType();
14867   MVT InVTElt = InVT.getVectorElementType();
14868   SDLoc dl(Op);
14869
14870   // SKX processor
14871   if ((InVTElt == MVT::i1) &&
14872       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14873         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14874
14875        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14876         VTElt.getSizeInBits() <= 16)) ||
14877
14878        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14879         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14880
14881        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14882         VTElt.getSizeInBits() >= 32))))
14883     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14884
14885   unsigned int NumElts = VT.getVectorNumElements();
14886
14887   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14888     return SDValue();
14889
14890   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14891     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14892       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14893     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14894   }
14895
14896   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14897   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14898   SDValue NegOne =
14899    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14900                    ExtVT);
14901   SDValue Zero =
14902    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14903
14904   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14905   if (VT.is512BitVector())
14906     return V;
14907   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14908 }
14909
14910 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14911                                              const X86Subtarget *Subtarget,
14912                                              SelectionDAG &DAG) {
14913   SDValue In = Op->getOperand(0);
14914   MVT VT = Op->getSimpleValueType(0);
14915   MVT InVT = In.getSimpleValueType();
14916   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14917
14918   MVT InSVT = InVT.getScalarType();
14919   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14920
14921   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14922     return SDValue();
14923   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14924     return SDValue();
14925
14926   SDLoc dl(Op);
14927
14928   // SSE41 targets can use the pmovsx* instructions directly.
14929   if (Subtarget->hasSSE41())
14930     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14931
14932   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14933   SDValue Curr = In;
14934   MVT CurrVT = InVT;
14935
14936   // As SRAI is only available on i16/i32 types, we expand only up to i32
14937   // and handle i64 separately.
14938   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14939     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14940     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14941     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14942     Curr = DAG.getBitcast(CurrVT, Curr);
14943   }
14944
14945   SDValue SignExt = Curr;
14946   if (CurrVT != InVT) {
14947     unsigned SignExtShift =
14948         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14949     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14950                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14951   }
14952
14953   if (CurrVT == VT)
14954     return SignExt;
14955
14956   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14957     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14958                                DAG.getConstant(31, dl, MVT::i8));
14959     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14960     return DAG.getBitcast(VT, Ext);
14961   }
14962
14963   return SDValue();
14964 }
14965
14966 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14967                                 SelectionDAG &DAG) {
14968   MVT VT = Op->getSimpleValueType(0);
14969   SDValue In = Op->getOperand(0);
14970   MVT InVT = In.getSimpleValueType();
14971   SDLoc dl(Op);
14972
14973   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14974     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14975
14976   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14977       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14978       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14979     return SDValue();
14980
14981   if (Subtarget->hasInt256())
14982     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14983
14984   // Optimize vectors in AVX mode
14985   // Sign extend  v8i16 to v8i32 and
14986   //              v4i32 to v4i64
14987   //
14988   // Divide input vector into two parts
14989   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14990   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14991   // concat the vectors to original VT
14992
14993   unsigned NumElems = InVT.getVectorNumElements();
14994   SDValue Undef = DAG.getUNDEF(InVT);
14995
14996   SmallVector<int,8> ShufMask1(NumElems, -1);
14997   for (unsigned i = 0; i != NumElems/2; ++i)
14998     ShufMask1[i] = i;
14999
15000   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15001
15002   SmallVector<int,8> ShufMask2(NumElems, -1);
15003   for (unsigned i = 0; i != NumElems/2; ++i)
15004     ShufMask2[i] = i + NumElems/2;
15005
15006   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15007
15008   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
15009                                 VT.getVectorNumElements()/2);
15010
15011   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15012   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15013
15014   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15015 }
15016
15017 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15018 // may emit an illegal shuffle but the expansion is still better than scalar
15019 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15020 // we'll emit a shuffle and a arithmetic shift.
15021 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15022 // TODO: It is possible to support ZExt by zeroing the undef values during
15023 // the shuffle phase or after the shuffle.
15024 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15025                                  SelectionDAG &DAG) {
15026   MVT RegVT = Op.getSimpleValueType();
15027   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15028   assert(RegVT.isInteger() &&
15029          "We only custom lower integer vector sext loads.");
15030
15031   // Nothing useful we can do without SSE2 shuffles.
15032   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15033
15034   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15035   SDLoc dl(Ld);
15036   EVT MemVT = Ld->getMemoryVT();
15037   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15038   unsigned RegSz = RegVT.getSizeInBits();
15039
15040   ISD::LoadExtType Ext = Ld->getExtensionType();
15041
15042   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15043          && "Only anyext and sext are currently implemented.");
15044   assert(MemVT != RegVT && "Cannot extend to the same type");
15045   assert(MemVT.isVector() && "Must load a vector from memory");
15046
15047   unsigned NumElems = RegVT.getVectorNumElements();
15048   unsigned MemSz = MemVT.getSizeInBits();
15049   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15050
15051   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15052     // The only way in which we have a legal 256-bit vector result but not the
15053     // integer 256-bit operations needed to directly lower a sextload is if we
15054     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15055     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15056     // correctly legalized. We do this late to allow the canonical form of
15057     // sextload to persist throughout the rest of the DAG combiner -- it wants
15058     // to fold together any extensions it can, and so will fuse a sign_extend
15059     // of an sextload into a sextload targeting a wider value.
15060     SDValue Load;
15061     if (MemSz == 128) {
15062       // Just switch this to a normal load.
15063       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15064                                        "it must be a legal 128-bit vector "
15065                                        "type!");
15066       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15067                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15068                   Ld->isInvariant(), Ld->getAlignment());
15069     } else {
15070       assert(MemSz < 128 &&
15071              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15072       // Do an sext load to a 128-bit vector type. We want to use the same
15073       // number of elements, but elements half as wide. This will end up being
15074       // recursively lowered by this routine, but will succeed as we definitely
15075       // have all the necessary features if we're using AVX1.
15076       EVT HalfEltVT =
15077           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15078       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15079       Load =
15080           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15081                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15082                          Ld->isNonTemporal(), Ld->isInvariant(),
15083                          Ld->getAlignment());
15084     }
15085
15086     // Replace chain users with the new chain.
15087     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15088     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15089
15090     // Finally, do a normal sign-extend to the desired register.
15091     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15092   }
15093
15094   // All sizes must be a power of two.
15095   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15096          "Non-power-of-two elements are not custom lowered!");
15097
15098   // Attempt to load the original value using scalar loads.
15099   // Find the largest scalar type that divides the total loaded size.
15100   MVT SclrLoadTy = MVT::i8;
15101   for (MVT Tp : MVT::integer_valuetypes()) {
15102     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15103       SclrLoadTy = Tp;
15104     }
15105   }
15106
15107   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15108   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15109       (64 <= MemSz))
15110     SclrLoadTy = MVT::f64;
15111
15112   // Calculate the number of scalar loads that we need to perform
15113   // in order to load our vector from memory.
15114   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15115
15116   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15117          "Can only lower sext loads with a single scalar load!");
15118
15119   unsigned loadRegZize = RegSz;
15120   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15121     loadRegZize = 128;
15122
15123   // Represent our vector as a sequence of elements which are the
15124   // largest scalar that we can load.
15125   EVT LoadUnitVecVT = EVT::getVectorVT(
15126       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15127
15128   // Represent the data using the same element type that is stored in
15129   // memory. In practice, we ''widen'' MemVT.
15130   EVT WideVecVT =
15131       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15132                        loadRegZize / MemVT.getScalarType().getSizeInBits());
15133
15134   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15135          "Invalid vector type");
15136
15137   // We can't shuffle using an illegal type.
15138   assert(TLI.isTypeLegal(WideVecVT) &&
15139          "We only lower types that form legal widened vector types");
15140
15141   SmallVector<SDValue, 8> Chains;
15142   SDValue Ptr = Ld->getBasePtr();
15143   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15144                                       TLI.getPointerTy(DAG.getDataLayout()));
15145   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15146
15147   for (unsigned i = 0; i < NumLoads; ++i) {
15148     // Perform a single load.
15149     SDValue ScalarLoad =
15150         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15151                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15152                     Ld->getAlignment());
15153     Chains.push_back(ScalarLoad.getValue(1));
15154     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15155     // another round of DAGCombining.
15156     if (i == 0)
15157       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15158     else
15159       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15160                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15161
15162     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15163   }
15164
15165   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15166
15167   // Bitcast the loaded value to a vector of the original element type, in
15168   // the size of the target vector type.
15169   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15170   unsigned SizeRatio = RegSz / MemSz;
15171
15172   if (Ext == ISD::SEXTLOAD) {
15173     // If we have SSE4.1, we can directly emit a VSEXT node.
15174     if (Subtarget->hasSSE41()) {
15175       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15176       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15177       return Sext;
15178     }
15179
15180     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15181     // lanes.
15182     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15183            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15184
15185     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15186     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15187     return Shuff;
15188   }
15189
15190   // Redistribute the loaded elements into the different locations.
15191   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15192   for (unsigned i = 0; i != NumElems; ++i)
15193     ShuffleVec[i * SizeRatio] = i;
15194
15195   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15196                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15197
15198   // Bitcast to the requested type.
15199   Shuff = DAG.getBitcast(RegVT, Shuff);
15200   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15201   return Shuff;
15202 }
15203
15204 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15205 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15206 // from the AND / OR.
15207 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15208   Opc = Op.getOpcode();
15209   if (Opc != ISD::OR && Opc != ISD::AND)
15210     return false;
15211   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15212           Op.getOperand(0).hasOneUse() &&
15213           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15214           Op.getOperand(1).hasOneUse());
15215 }
15216
15217 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15218 // 1 and that the SETCC node has a single use.
15219 static bool isXor1OfSetCC(SDValue Op) {
15220   if (Op.getOpcode() != ISD::XOR)
15221     return false;
15222   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15223   if (N1C && N1C->getAPIntValue() == 1) {
15224     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15225       Op.getOperand(0).hasOneUse();
15226   }
15227   return false;
15228 }
15229
15230 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15231   bool addTest = true;
15232   SDValue Chain = Op.getOperand(0);
15233   SDValue Cond  = Op.getOperand(1);
15234   SDValue Dest  = Op.getOperand(2);
15235   SDLoc dl(Op);
15236   SDValue CC;
15237   bool Inverted = false;
15238
15239   if (Cond.getOpcode() == ISD::SETCC) {
15240     // Check for setcc([su]{add,sub,mul}o == 0).
15241     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15242         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15243         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15244         Cond.getOperand(0).getResNo() == 1 &&
15245         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15246          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15247          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15248          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15249          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15250          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15251       Inverted = true;
15252       Cond = Cond.getOperand(0);
15253     } else {
15254       SDValue NewCond = LowerSETCC(Cond, DAG);
15255       if (NewCond.getNode())
15256         Cond = NewCond;
15257     }
15258   }
15259 #if 0
15260   // FIXME: LowerXALUO doesn't handle these!!
15261   else if (Cond.getOpcode() == X86ISD::ADD  ||
15262            Cond.getOpcode() == X86ISD::SUB  ||
15263            Cond.getOpcode() == X86ISD::SMUL ||
15264            Cond.getOpcode() == X86ISD::UMUL)
15265     Cond = LowerXALUO(Cond, DAG);
15266 #endif
15267
15268   // Look pass (and (setcc_carry (cmp ...)), 1).
15269   if (Cond.getOpcode() == ISD::AND &&
15270       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15271     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15272     if (C && C->getAPIntValue() == 1)
15273       Cond = Cond.getOperand(0);
15274   }
15275
15276   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15277   // setting operand in place of the X86ISD::SETCC.
15278   unsigned CondOpcode = Cond.getOpcode();
15279   if (CondOpcode == X86ISD::SETCC ||
15280       CondOpcode == X86ISD::SETCC_CARRY) {
15281     CC = Cond.getOperand(0);
15282
15283     SDValue Cmp = Cond.getOperand(1);
15284     unsigned Opc = Cmp.getOpcode();
15285     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15286     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15287       Cond = Cmp;
15288       addTest = false;
15289     } else {
15290       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15291       default: break;
15292       case X86::COND_O:
15293       case X86::COND_B:
15294         // These can only come from an arithmetic instruction with overflow,
15295         // e.g. SADDO, UADDO.
15296         Cond = Cond.getNode()->getOperand(1);
15297         addTest = false;
15298         break;
15299       }
15300     }
15301   }
15302   CondOpcode = Cond.getOpcode();
15303   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15304       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15305       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15306        Cond.getOperand(0).getValueType() != MVT::i8)) {
15307     SDValue LHS = Cond.getOperand(0);
15308     SDValue RHS = Cond.getOperand(1);
15309     unsigned X86Opcode;
15310     unsigned X86Cond;
15311     SDVTList VTs;
15312     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15313     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15314     // X86ISD::INC).
15315     switch (CondOpcode) {
15316     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15317     case ISD::SADDO:
15318       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15319         if (C->isOne()) {
15320           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15321           break;
15322         }
15323       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15324     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15325     case ISD::SSUBO:
15326       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15327         if (C->isOne()) {
15328           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15329           break;
15330         }
15331       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15332     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15333     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15334     default: llvm_unreachable("unexpected overflowing operator");
15335     }
15336     if (Inverted)
15337       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15338     if (CondOpcode == ISD::UMULO)
15339       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15340                           MVT::i32);
15341     else
15342       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15343
15344     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15345
15346     if (CondOpcode == ISD::UMULO)
15347       Cond = X86Op.getValue(2);
15348     else
15349       Cond = X86Op.getValue(1);
15350
15351     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15352     addTest = false;
15353   } else {
15354     unsigned CondOpc;
15355     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15356       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15357       if (CondOpc == ISD::OR) {
15358         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15359         // two branches instead of an explicit OR instruction with a
15360         // separate test.
15361         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15362             isX86LogicalCmp(Cmp)) {
15363           CC = Cond.getOperand(0).getOperand(0);
15364           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15365                               Chain, Dest, CC, Cmp);
15366           CC = Cond.getOperand(1).getOperand(0);
15367           Cond = Cmp;
15368           addTest = false;
15369         }
15370       } else { // ISD::AND
15371         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15372         // two branches instead of an explicit AND instruction with a
15373         // separate test. However, we only do this if this block doesn't
15374         // have a fall-through edge, because this requires an explicit
15375         // jmp when the condition is false.
15376         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15377             isX86LogicalCmp(Cmp) &&
15378             Op.getNode()->hasOneUse()) {
15379           X86::CondCode CCode =
15380             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15381           CCode = X86::GetOppositeBranchCondition(CCode);
15382           CC = DAG.getConstant(CCode, dl, MVT::i8);
15383           SDNode *User = *Op.getNode()->use_begin();
15384           // Look for an unconditional branch following this conditional branch.
15385           // We need this because we need to reverse the successors in order
15386           // to implement FCMP_OEQ.
15387           if (User->getOpcode() == ISD::BR) {
15388             SDValue FalseBB = User->getOperand(1);
15389             SDNode *NewBR =
15390               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15391             assert(NewBR == User);
15392             (void)NewBR;
15393             Dest = FalseBB;
15394
15395             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15396                                 Chain, Dest, CC, Cmp);
15397             X86::CondCode CCode =
15398               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15399             CCode = X86::GetOppositeBranchCondition(CCode);
15400             CC = DAG.getConstant(CCode, dl, MVT::i8);
15401             Cond = Cmp;
15402             addTest = false;
15403           }
15404         }
15405       }
15406     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15407       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15408       // It should be transformed during dag combiner except when the condition
15409       // is set by a arithmetics with overflow node.
15410       X86::CondCode CCode =
15411         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15412       CCode = X86::GetOppositeBranchCondition(CCode);
15413       CC = DAG.getConstant(CCode, dl, MVT::i8);
15414       Cond = Cond.getOperand(0).getOperand(1);
15415       addTest = false;
15416     } else if (Cond.getOpcode() == ISD::SETCC &&
15417                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15418       // For FCMP_OEQ, we can emit
15419       // two branches instead of an explicit AND instruction with a
15420       // separate test. However, we only do this if this block doesn't
15421       // have a fall-through edge, because this requires an explicit
15422       // jmp when the condition is false.
15423       if (Op.getNode()->hasOneUse()) {
15424         SDNode *User = *Op.getNode()->use_begin();
15425         // Look for an unconditional branch following this conditional branch.
15426         // We need this because we need to reverse the successors in order
15427         // to implement FCMP_OEQ.
15428         if (User->getOpcode() == ISD::BR) {
15429           SDValue FalseBB = User->getOperand(1);
15430           SDNode *NewBR =
15431             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15432           assert(NewBR == User);
15433           (void)NewBR;
15434           Dest = FalseBB;
15435
15436           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15437                                     Cond.getOperand(0), Cond.getOperand(1));
15438           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15439           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15440           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15441                               Chain, Dest, CC, Cmp);
15442           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15443           Cond = Cmp;
15444           addTest = false;
15445         }
15446       }
15447     } else if (Cond.getOpcode() == ISD::SETCC &&
15448                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15449       // For FCMP_UNE, we can emit
15450       // two branches instead of an explicit AND instruction with a
15451       // separate test. However, we only do this if this block doesn't
15452       // have a fall-through edge, because this requires an explicit
15453       // jmp when the condition is false.
15454       if (Op.getNode()->hasOneUse()) {
15455         SDNode *User = *Op.getNode()->use_begin();
15456         // Look for an unconditional branch following this conditional branch.
15457         // We need this because we need to reverse the successors in order
15458         // to implement FCMP_UNE.
15459         if (User->getOpcode() == ISD::BR) {
15460           SDValue FalseBB = User->getOperand(1);
15461           SDNode *NewBR =
15462             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15463           assert(NewBR == User);
15464           (void)NewBR;
15465
15466           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15467                                     Cond.getOperand(0), Cond.getOperand(1));
15468           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15469           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15470           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15471                               Chain, Dest, CC, Cmp);
15472           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15473           Cond = Cmp;
15474           addTest = false;
15475           Dest = FalseBB;
15476         }
15477       }
15478     }
15479   }
15480
15481   if (addTest) {
15482     // Look pass the truncate if the high bits are known zero.
15483     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15484         Cond = Cond.getOperand(0);
15485
15486     // We know the result of AND is compared against zero. Try to match
15487     // it to BT.
15488     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15489       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15490       if (NewSetCC.getNode()) {
15491         CC = NewSetCC.getOperand(0);
15492         Cond = NewSetCC.getOperand(1);
15493         addTest = false;
15494       }
15495     }
15496   }
15497
15498   if (addTest) {
15499     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15500     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15501     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15502   }
15503   Cond = ConvertCmpIfNecessary(Cond, DAG);
15504   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15505                      Chain, Dest, CC, Cond);
15506 }
15507
15508 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15509 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15510 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15511 // that the guard pages used by the OS virtual memory manager are allocated in
15512 // correct sequence.
15513 SDValue
15514 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15515                                            SelectionDAG &DAG) const {
15516   MachineFunction &MF = DAG.getMachineFunction();
15517   bool SplitStack = MF.shouldSplitStack();
15518   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15519                SplitStack;
15520   SDLoc dl(Op);
15521
15522   if (!Lower) {
15523     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15524     SDNode* Node = Op.getNode();
15525
15526     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15527     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15528         " not tell us which reg is the stack pointer!");
15529     EVT VT = Node->getValueType(0);
15530     SDValue Tmp1 = SDValue(Node, 0);
15531     SDValue Tmp2 = SDValue(Node, 1);
15532     SDValue Tmp3 = Node->getOperand(2);
15533     SDValue Chain = Tmp1.getOperand(0);
15534
15535     // Chain the dynamic stack allocation so that it doesn't modify the stack
15536     // pointer when other instructions are using the stack.
15537     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15538         SDLoc(Node));
15539
15540     SDValue Size = Tmp2.getOperand(1);
15541     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15542     Chain = SP.getValue(1);
15543     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15544     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15545     unsigned StackAlign = TFI.getStackAlignment();
15546     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15547     if (Align > StackAlign)
15548       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15549           DAG.getConstant(-(uint64_t)Align, dl, VT));
15550     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15551
15552     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15553         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15554         SDLoc(Node));
15555
15556     SDValue Ops[2] = { Tmp1, Tmp2 };
15557     return DAG.getMergeValues(Ops, dl);
15558   }
15559
15560   // Get the inputs.
15561   SDValue Chain = Op.getOperand(0);
15562   SDValue Size  = Op.getOperand(1);
15563   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15564   EVT VT = Op.getNode()->getValueType(0);
15565
15566   bool Is64Bit = Subtarget->is64Bit();
15567   MVT SPTy = getPointerTy(DAG.getDataLayout());
15568
15569   if (SplitStack) {
15570     MachineRegisterInfo &MRI = MF.getRegInfo();
15571
15572     if (Is64Bit) {
15573       // The 64 bit implementation of segmented stacks needs to clobber both r10
15574       // r11. This makes it impossible to use it along with nested parameters.
15575       const Function *F = MF.getFunction();
15576
15577       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15578            I != E; ++I)
15579         if (I->hasNestAttr())
15580           report_fatal_error("Cannot use segmented stacks with functions that "
15581                              "have nested arguments.");
15582     }
15583
15584     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15585     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15586     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15587     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15588                                 DAG.getRegister(Vreg, SPTy));
15589     SDValue Ops1[2] = { Value, Chain };
15590     return DAG.getMergeValues(Ops1, dl);
15591   } else {
15592     SDValue Flag;
15593     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15594
15595     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15596     Flag = Chain.getValue(1);
15597     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15598
15599     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15600
15601     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15602     unsigned SPReg = RegInfo->getStackRegister();
15603     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15604     Chain = SP.getValue(1);
15605
15606     if (Align) {
15607       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15608                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15609       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15610     }
15611
15612     SDValue Ops1[2] = { SP, Chain };
15613     return DAG.getMergeValues(Ops1, dl);
15614   }
15615 }
15616
15617 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15618   MachineFunction &MF = DAG.getMachineFunction();
15619   auto PtrVT = getPointerTy(MF.getDataLayout());
15620   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15621
15622   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15623   SDLoc DL(Op);
15624
15625   if (!Subtarget->is64Bit() ||
15626       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15627     // vastart just stores the address of the VarArgsFrameIndex slot into the
15628     // memory location argument.
15629     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15630     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15631                         MachinePointerInfo(SV), false, false, 0);
15632   }
15633
15634   // __va_list_tag:
15635   //   gp_offset         (0 - 6 * 8)
15636   //   fp_offset         (48 - 48 + 8 * 16)
15637   //   overflow_arg_area (point to parameters coming in memory).
15638   //   reg_save_area
15639   SmallVector<SDValue, 8> MemOps;
15640   SDValue FIN = Op.getOperand(1);
15641   // Store gp_offset
15642   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15643                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15644                                                DL, MVT::i32),
15645                                FIN, MachinePointerInfo(SV), false, false, 0);
15646   MemOps.push_back(Store);
15647
15648   // Store fp_offset
15649   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15650   Store = DAG.getStore(Op.getOperand(0), DL,
15651                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15652                                        MVT::i32),
15653                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15654   MemOps.push_back(Store);
15655
15656   // Store ptr to overflow_arg_area
15657   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15658   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15659   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15660                        MachinePointerInfo(SV, 8),
15661                        false, false, 0);
15662   MemOps.push_back(Store);
15663
15664   // Store ptr to reg_save_area.
15665   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15666       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15667   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15668   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15669       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15670   MemOps.push_back(Store);
15671   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15672 }
15673
15674 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15675   assert(Subtarget->is64Bit() &&
15676          "LowerVAARG only handles 64-bit va_arg!");
15677   assert(Op.getNode()->getNumOperands() == 4);
15678
15679   MachineFunction &MF = DAG.getMachineFunction();
15680   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15681     // The Win64 ABI uses char* instead of a structure.
15682     return DAG.expandVAArg(Op.getNode());
15683
15684   SDValue Chain = Op.getOperand(0);
15685   SDValue SrcPtr = Op.getOperand(1);
15686   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15687   unsigned Align = Op.getConstantOperandVal(3);
15688   SDLoc dl(Op);
15689
15690   EVT ArgVT = Op.getNode()->getValueType(0);
15691   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15692   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15693   uint8_t ArgMode;
15694
15695   // Decide which area this value should be read from.
15696   // TODO: Implement the AMD64 ABI in its entirety. This simple
15697   // selection mechanism works only for the basic types.
15698   if (ArgVT == MVT::f80) {
15699     llvm_unreachable("va_arg for f80 not yet implemented");
15700   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15701     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15702   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15703     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15704   } else {
15705     llvm_unreachable("Unhandled argument type in LowerVAARG");
15706   }
15707
15708   if (ArgMode == 2) {
15709     // Sanity Check: Make sure using fp_offset makes sense.
15710     assert(!Subtarget->useSoftFloat() &&
15711            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15712            Subtarget->hasSSE1());
15713   }
15714
15715   // Insert VAARG_64 node into the DAG
15716   // VAARG_64 returns two values: Variable Argument Address, Chain
15717   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15718                        DAG.getConstant(ArgMode, dl, MVT::i8),
15719                        DAG.getConstant(Align, dl, MVT::i32)};
15720   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15721   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15722                                           VTs, InstOps, MVT::i64,
15723                                           MachinePointerInfo(SV),
15724                                           /*Align=*/0,
15725                                           /*Volatile=*/false,
15726                                           /*ReadMem=*/true,
15727                                           /*WriteMem=*/true);
15728   Chain = VAARG.getValue(1);
15729
15730   // Load the next argument and return it
15731   return DAG.getLoad(ArgVT, dl,
15732                      Chain,
15733                      VAARG,
15734                      MachinePointerInfo(),
15735                      false, false, false, 0);
15736 }
15737
15738 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15739                            SelectionDAG &DAG) {
15740   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15741   // where a va_list is still an i8*.
15742   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15743   if (Subtarget->isCallingConvWin64(
15744         DAG.getMachineFunction().getFunction()->getCallingConv()))
15745     // Probably a Win64 va_copy.
15746     return DAG.expandVACopy(Op.getNode());
15747
15748   SDValue Chain = Op.getOperand(0);
15749   SDValue DstPtr = Op.getOperand(1);
15750   SDValue SrcPtr = Op.getOperand(2);
15751   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15752   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15753   SDLoc DL(Op);
15754
15755   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15756                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15757                        false, false,
15758                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15759 }
15760
15761 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15762 // amount is a constant. Takes immediate version of shift as input.
15763 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15764                                           SDValue SrcOp, uint64_t ShiftAmt,
15765                                           SelectionDAG &DAG) {
15766   MVT ElementType = VT.getVectorElementType();
15767
15768   // Fold this packed shift into its first operand if ShiftAmt is 0.
15769   if (ShiftAmt == 0)
15770     return SrcOp;
15771
15772   // Check for ShiftAmt >= element width
15773   if (ShiftAmt >= ElementType.getSizeInBits()) {
15774     if (Opc == X86ISD::VSRAI)
15775       ShiftAmt = ElementType.getSizeInBits() - 1;
15776     else
15777       return DAG.getConstant(0, dl, VT);
15778   }
15779
15780   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15781          && "Unknown target vector shift-by-constant node");
15782
15783   // Fold this packed vector shift into a build vector if SrcOp is a
15784   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15785   if (VT == SrcOp.getSimpleValueType() &&
15786       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15787     SmallVector<SDValue, 8> Elts;
15788     unsigned NumElts = SrcOp->getNumOperands();
15789     ConstantSDNode *ND;
15790
15791     switch(Opc) {
15792     default: llvm_unreachable(nullptr);
15793     case X86ISD::VSHLI:
15794       for (unsigned i=0; i!=NumElts; ++i) {
15795         SDValue CurrentOp = SrcOp->getOperand(i);
15796         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15797           Elts.push_back(CurrentOp);
15798           continue;
15799         }
15800         ND = cast<ConstantSDNode>(CurrentOp);
15801         const APInt &C = ND->getAPIntValue();
15802         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15803       }
15804       break;
15805     case X86ISD::VSRLI:
15806       for (unsigned i=0; i!=NumElts; ++i) {
15807         SDValue CurrentOp = SrcOp->getOperand(i);
15808         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15809           Elts.push_back(CurrentOp);
15810           continue;
15811         }
15812         ND = cast<ConstantSDNode>(CurrentOp);
15813         const APInt &C = ND->getAPIntValue();
15814         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15815       }
15816       break;
15817     case X86ISD::VSRAI:
15818       for (unsigned i=0; i!=NumElts; ++i) {
15819         SDValue CurrentOp = SrcOp->getOperand(i);
15820         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15821           Elts.push_back(CurrentOp);
15822           continue;
15823         }
15824         ND = cast<ConstantSDNode>(CurrentOp);
15825         const APInt &C = ND->getAPIntValue();
15826         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15827       }
15828       break;
15829     }
15830
15831     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15832   }
15833
15834   return DAG.getNode(Opc, dl, VT, SrcOp,
15835                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15836 }
15837
15838 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15839 // may or may not be a constant. Takes immediate version of shift as input.
15840 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15841                                    SDValue SrcOp, SDValue ShAmt,
15842                                    SelectionDAG &DAG) {
15843   MVT SVT = ShAmt.getSimpleValueType();
15844   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15845
15846   // Catch shift-by-constant.
15847   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15848     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15849                                       CShAmt->getZExtValue(), DAG);
15850
15851   // Change opcode to non-immediate version
15852   switch (Opc) {
15853     default: llvm_unreachable("Unknown target vector shift node");
15854     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15855     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15856     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15857   }
15858
15859   const X86Subtarget &Subtarget =
15860       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15861   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15862       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15863     // Let the shuffle legalizer expand this shift amount node.
15864     SDValue Op0 = ShAmt.getOperand(0);
15865     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15866     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15867   } else {
15868     // Need to build a vector containing shift amount.
15869     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15870     SmallVector<SDValue, 4> ShOps;
15871     ShOps.push_back(ShAmt);
15872     if (SVT == MVT::i32) {
15873       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15874       ShOps.push_back(DAG.getUNDEF(SVT));
15875     }
15876     ShOps.push_back(DAG.getUNDEF(SVT));
15877
15878     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15879     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15880   }
15881
15882   // The return type has to be a 128-bit type with the same element
15883   // type as the input type.
15884   MVT EltVT = VT.getVectorElementType();
15885   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15886
15887   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15888   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15889 }
15890
15891 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15892 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15893 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15894 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15895                                     SDValue PreservedSrc,
15896                                     const X86Subtarget *Subtarget,
15897                                     SelectionDAG &DAG) {
15898     EVT VT = Op.getValueType();
15899     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15900                                   MVT::i1, VT.getVectorNumElements());
15901     SDValue VMask = SDValue();
15902     unsigned OpcodeSelect = ISD::VSELECT;
15903     SDLoc dl(Op);
15904
15905     assert(MaskVT.isSimple() && "invalid mask type");
15906
15907     if (isAllOnes(Mask))
15908       return Op;
15909
15910     if (MaskVT.bitsGT(Mask.getValueType())) {
15911       EVT newMaskVT =  EVT::getIntegerVT(*DAG.getContext(),
15912                                          MaskVT.getSizeInBits());
15913       VMask = DAG.getBitcast(MaskVT,
15914                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15915     } else {
15916       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15917                                        Mask.getValueType().getSizeInBits());
15918       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15919       // are extracted by EXTRACT_SUBVECTOR.
15920       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15921                           DAG.getBitcast(BitcastVT, Mask),
15922                           DAG.getIntPtrConstant(0, dl));
15923     }
15924
15925     switch (Op.getOpcode()) {
15926       default: break;
15927       case X86ISD::PCMPEQM:
15928       case X86ISD::PCMPGTM:
15929       case X86ISD::CMPM:
15930       case X86ISD::CMPMU:
15931         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15932       case X86ISD::VFPCLASS:
15933         return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15934       case X86ISD::VTRUNC:
15935       case X86ISD::VTRUNCS:
15936       case X86ISD::VTRUNCUS:
15937         // We can't use ISD::VSELECT here because it is not always "Legal"
15938         // for the destination type. For example vpmovqb require only AVX512
15939         // and vselect that can operate on byte element type require BWI
15940         OpcodeSelect = X86ISD::SELECT;
15941         break;
15942     }
15943     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15944       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15945     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15946 }
15947
15948 /// \brief Creates an SDNode for a predicated scalar operation.
15949 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15950 /// The mask is coming as MVT::i8 and it should be truncated
15951 /// to MVT::i1 while lowering masking intrinsics.
15952 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15953 /// "X86select" instead of "vselect". We just can't create the "vselect" node
15954 /// for a scalar instruction.
15955 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15956                                     SDValue PreservedSrc,
15957                                     const X86Subtarget *Subtarget,
15958                                     SelectionDAG &DAG) {
15959   if (isAllOnes(Mask))
15960     return Op;
15961
15962   EVT VT = Op.getValueType();
15963   SDLoc dl(Op);
15964   // The mask should be of type MVT::i1
15965   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15966
15967   if (Op.getOpcode() == X86ISD::FSETCC)
15968     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
15969   if (Op.getOpcode() == X86ISD::VFPCLASS)
15970     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
15971
15972   if (PreservedSrc.getOpcode() == ISD::UNDEF)
15973     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15974   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15975 }
15976
15977 static int getSEHRegistrationNodeSize(const Function *Fn) {
15978   if (!Fn->hasPersonalityFn())
15979     report_fatal_error(
15980         "querying registration node size for function without personality");
15981   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
15982   // WinEHStatePass for the full struct definition.
15983   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
15984   case EHPersonality::MSVC_X86SEH: return 24;
15985   case EHPersonality::MSVC_CXX: return 16;
15986   default: break;
15987   }
15988   report_fatal_error("can only recover FP for MSVC EH personality functions");
15989 }
15990
15991 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
15992 /// function or when returning to a parent frame after catching an exception, we
15993 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
15994 /// Here's the math:
15995 ///   RegNodeBase = EntryEBP - RegNodeSize
15996 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
15997 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
15998 /// subtracting the offset (negative on x86) takes us back to the parent FP.
15999 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16000                                    SDValue EntryEBP) {
16001   MachineFunction &MF = DAG.getMachineFunction();
16002   SDLoc dl;
16003
16004   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16005   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16006
16007   // It's possible that the parent function no longer has a personality function
16008   // if the exceptional code was optimized away, in which case we just return
16009   // the incoming EBP.
16010   if (!Fn->hasPersonalityFn())
16011     return EntryEBP;
16012
16013   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16014
16015   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16016   // registration.
16017   MCSymbol *OffsetSym =
16018       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16019           GlobalValue::getRealLinkageName(Fn->getName()));
16020   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16021   SDValue RegNodeFrameOffset =
16022       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16023
16024   // RegNodeBase = EntryEBP - RegNodeSize
16025   // ParentFP = RegNodeBase - RegNodeFrameOffset
16026   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16027                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16028   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16029 }
16030
16031 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16032                                        SelectionDAG &DAG) {
16033   SDLoc dl(Op);
16034   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16035   EVT VT = Op.getValueType();
16036   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16037   if (IntrData) {
16038     switch(IntrData->Type) {
16039     case INTR_TYPE_1OP:
16040       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16041     case INTR_TYPE_2OP:
16042       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16043         Op.getOperand(2));
16044     case INTR_TYPE_2OP_IMM8:
16045       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16046                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16047     case INTR_TYPE_3OP:
16048       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16049         Op.getOperand(2), Op.getOperand(3));
16050     case INTR_TYPE_4OP:
16051       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16052         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16053     case INTR_TYPE_1OP_MASK_RM: {
16054       SDValue Src = Op.getOperand(1);
16055       SDValue PassThru = Op.getOperand(2);
16056       SDValue Mask = Op.getOperand(3);
16057       SDValue RoundingMode;
16058       // We allways add rounding mode to the Node.
16059       // If the rounding mode is not specified, we add the
16060       // "current direction" mode.
16061       if (Op.getNumOperands() == 4)
16062         RoundingMode =
16063           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16064       else
16065         RoundingMode = Op.getOperand(4);
16066       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16067       if (IntrWithRoundingModeOpcode != 0)
16068         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16069             X86::STATIC_ROUNDING::CUR_DIRECTION)
16070           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16071                                       dl, Op.getValueType(), Src, RoundingMode),
16072                                       Mask, PassThru, Subtarget, DAG);
16073       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16074                                               RoundingMode),
16075                                   Mask, PassThru, Subtarget, DAG);
16076     }
16077     case INTR_TYPE_1OP_MASK: {
16078       SDValue Src = Op.getOperand(1);
16079       SDValue PassThru = Op.getOperand(2);
16080       SDValue Mask = Op.getOperand(3);
16081       // We add rounding mode to the Node when
16082       //   - RM Opcode is specified and
16083       //   - RM is not "current direction".
16084       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16085       if (IntrWithRoundingModeOpcode != 0) {
16086         SDValue Rnd = Op.getOperand(4);
16087         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16088         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16089           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16090                                       dl, Op.getValueType(),
16091                                       Src, Rnd),
16092                                       Mask, PassThru, Subtarget, DAG);
16093         }
16094       }
16095       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16096                                   Mask, PassThru, Subtarget, DAG);
16097     }
16098     case INTR_TYPE_SCALAR_MASK: {
16099       SDValue Src1 = Op.getOperand(1);
16100       SDValue Src2 = Op.getOperand(2);
16101       SDValue passThru = Op.getOperand(3);
16102       SDValue Mask = Op.getOperand(4);
16103       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16104                                   Mask, passThru, Subtarget, DAG);
16105     }
16106     case INTR_TYPE_SCALAR_MASK_RM: {
16107       SDValue Src1 = Op.getOperand(1);
16108       SDValue Src2 = Op.getOperand(2);
16109       SDValue Src0 = Op.getOperand(3);
16110       SDValue Mask = Op.getOperand(4);
16111       // There are 2 kinds of intrinsics in this group:
16112       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16113       // (2) With rounding mode and sae - 7 operands.
16114       if (Op.getNumOperands() == 6) {
16115         SDValue Sae  = Op.getOperand(5);
16116         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16117         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16118                                                 Sae),
16119                                     Mask, Src0, Subtarget, DAG);
16120       }
16121       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16122       SDValue RoundingMode  = Op.getOperand(5);
16123       SDValue Sae  = Op.getOperand(6);
16124       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16125                                               RoundingMode, Sae),
16126                                   Mask, Src0, Subtarget, DAG);
16127     }
16128     case INTR_TYPE_2OP_MASK:
16129     case INTR_TYPE_2OP_IMM8_MASK: {
16130       SDValue Src1 = Op.getOperand(1);
16131       SDValue Src2 = Op.getOperand(2);
16132       SDValue PassThru = Op.getOperand(3);
16133       SDValue Mask = Op.getOperand(4);
16134
16135       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16136         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16137
16138       // We specify 2 possible opcodes for intrinsics with rounding modes.
16139       // First, we check if the intrinsic may have non-default rounding mode,
16140       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16141       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16142       if (IntrWithRoundingModeOpcode != 0) {
16143         SDValue Rnd = Op.getOperand(5);
16144         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16145         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16146           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16147                                       dl, Op.getValueType(),
16148                                       Src1, Src2, Rnd),
16149                                       Mask, PassThru, Subtarget, DAG);
16150         }
16151       }
16152       // TODO: Intrinsics should have fast-math-flags to propagate.
16153       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16154                                   Mask, PassThru, Subtarget, DAG);
16155     }
16156     case INTR_TYPE_2OP_MASK_RM: {
16157       SDValue Src1 = Op.getOperand(1);
16158       SDValue Src2 = Op.getOperand(2);
16159       SDValue PassThru = Op.getOperand(3);
16160       SDValue Mask = Op.getOperand(4);
16161       // We specify 2 possible modes for intrinsics, with/without rounding
16162       // modes.
16163       // First, we check if the intrinsic have rounding mode (6 operands),
16164       // if not, we set rounding mode to "current".
16165       SDValue Rnd;
16166       if (Op.getNumOperands() == 6)
16167         Rnd = Op.getOperand(5);
16168       else
16169         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16170       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16171                                               Src1, Src2, Rnd),
16172                                   Mask, PassThru, Subtarget, DAG);
16173     }
16174     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16175       SDValue Src1 = Op.getOperand(1);
16176       SDValue Src2 = Op.getOperand(2);
16177       SDValue Src3 = Op.getOperand(3);
16178       SDValue PassThru = Op.getOperand(4);
16179       SDValue Mask = Op.getOperand(5);
16180       SDValue Sae  = Op.getOperand(6);
16181
16182       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16183                                               Src2, Src3, Sae),
16184                                   Mask, PassThru, Subtarget, DAG);
16185     }
16186     case INTR_TYPE_3OP_MASK_RM: {
16187       SDValue Src1 = Op.getOperand(1);
16188       SDValue Src2 = Op.getOperand(2);
16189       SDValue Imm = Op.getOperand(3);
16190       SDValue PassThru = Op.getOperand(4);
16191       SDValue Mask = Op.getOperand(5);
16192       // We specify 2 possible modes for intrinsics, with/without rounding
16193       // modes.
16194       // First, we check if the intrinsic have rounding mode (7 operands),
16195       // if not, we set rounding mode to "current".
16196       SDValue Rnd;
16197       if (Op.getNumOperands() == 7)
16198         Rnd = Op.getOperand(6);
16199       else
16200         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16201       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16202         Src1, Src2, Imm, Rnd),
16203         Mask, PassThru, Subtarget, DAG);
16204     }
16205     case INTR_TYPE_3OP_IMM8_MASK:
16206     case INTR_TYPE_3OP_MASK:
16207     case INSERT_SUBVEC: {
16208       SDValue Src1 = Op.getOperand(1);
16209       SDValue Src2 = Op.getOperand(2);
16210       SDValue Src3 = Op.getOperand(3);
16211       SDValue PassThru = Op.getOperand(4);
16212       SDValue Mask = Op.getOperand(5);
16213
16214       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16215         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16216       else if (IntrData->Type == INSERT_SUBVEC) {
16217         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16218         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16219         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16220         Imm *= Src2.getValueType().getVectorNumElements();
16221         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16222       }
16223
16224       // We specify 2 possible opcodes for intrinsics with rounding modes.
16225       // First, we check if the intrinsic may have non-default rounding mode,
16226       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16227       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16228       if (IntrWithRoundingModeOpcode != 0) {
16229         SDValue Rnd = Op.getOperand(6);
16230         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16231         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16232           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16233                                       dl, Op.getValueType(),
16234                                       Src1, Src2, Src3, Rnd),
16235                                       Mask, PassThru, Subtarget, DAG);
16236         }
16237       }
16238       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16239                                               Src1, Src2, Src3),
16240                                   Mask, PassThru, Subtarget, DAG);
16241     }
16242     case VPERM_3OP_MASKZ:
16243     case VPERM_3OP_MASK:
16244     case FMA_OP_MASK3:
16245     case FMA_OP_MASKZ:
16246     case FMA_OP_MASK: {
16247       SDValue Src1 = Op.getOperand(1);
16248       SDValue Src2 = Op.getOperand(2);
16249       SDValue Src3 = Op.getOperand(3);
16250       SDValue Mask = Op.getOperand(4);
16251       EVT VT = Op.getValueType();
16252       SDValue PassThru = SDValue();
16253
16254       // set PassThru element
16255       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16256         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16257       else if (IntrData->Type == FMA_OP_MASK3)
16258         PassThru = Src3;
16259       else
16260         PassThru = Src1;
16261
16262       // We specify 2 possible opcodes for intrinsics with rounding modes.
16263       // First, we check if the intrinsic may have non-default rounding mode,
16264       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16265       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16266       if (IntrWithRoundingModeOpcode != 0) {
16267         SDValue Rnd = Op.getOperand(5);
16268         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16269             X86::STATIC_ROUNDING::CUR_DIRECTION)
16270           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16271                                                   dl, Op.getValueType(),
16272                                                   Src1, Src2, Src3, Rnd),
16273                                       Mask, PassThru, Subtarget, DAG);
16274       }
16275       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16276                                               dl, Op.getValueType(),
16277                                               Src1, Src2, Src3),
16278                                   Mask, PassThru, Subtarget, DAG);
16279     }
16280     case TERLOG_OP_MASK:
16281     case TERLOG_OP_MASKZ: {
16282       SDValue Src1 = Op.getOperand(1);
16283       SDValue Src2 = Op.getOperand(2);
16284       SDValue Src3 = Op.getOperand(3);
16285       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16286       SDValue Mask = Op.getOperand(5);
16287       EVT VT = Op.getValueType();
16288       SDValue PassThru = Src1;
16289       // Set PassThru element.
16290       if (IntrData->Type == TERLOG_OP_MASKZ)
16291         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16292
16293       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16294                                               Src1, Src2, Src3, Src4),
16295                                   Mask, PassThru, Subtarget, DAG);
16296     }
16297     case FPCLASS: {
16298       // FPclass intrinsics with mask
16299        SDValue Src1 = Op.getOperand(1);
16300        EVT VT = Src1.getValueType();
16301        EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16302                                       VT.getVectorNumElements());
16303        SDValue Imm = Op.getOperand(2);
16304        SDValue Mask = Op.getOperand(3);
16305        EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16306                                         Mask.getValueType().getSizeInBits());
16307        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16308        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16309                                                  DAG.getTargetConstant(0, dl, MaskVT),
16310                                                  Subtarget, DAG);
16311        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16312                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16313                                  DAG.getIntPtrConstant(0, dl));
16314        return DAG.getBitcast(Op.getValueType(), Res);
16315     }
16316     case FPCLASSS: {
16317       SDValue Src1 = Op.getOperand(1);
16318       SDValue Imm = Op.getOperand(2);
16319       SDValue Mask = Op.getOperand(3);
16320       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16321       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16322         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16323       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16324     }
16325     case CMP_MASK:
16326     case CMP_MASK_CC: {
16327       // Comparison intrinsics with masks.
16328       // Example of transformation:
16329       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16330       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16331       // (i8 (bitcast
16332       //   (v8i1 (insert_subvector undef,
16333       //           (v2i1 (and (PCMPEQM %a, %b),
16334       //                      (extract_subvector
16335       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16336       EVT VT = Op.getOperand(1).getValueType();
16337       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16338                                     VT.getVectorNumElements());
16339       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16340       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16341                                        Mask.getValueType().getSizeInBits());
16342       SDValue Cmp;
16343       if (IntrData->Type == CMP_MASK_CC) {
16344         SDValue CC = Op.getOperand(3);
16345         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16346         // We specify 2 possible opcodes for intrinsics with rounding modes.
16347         // First, we check if the intrinsic may have non-default rounding mode,
16348         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16349         if (IntrData->Opc1 != 0) {
16350           SDValue Rnd = Op.getOperand(5);
16351           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16352               X86::STATIC_ROUNDING::CUR_DIRECTION)
16353             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16354                               Op.getOperand(2), CC, Rnd);
16355         }
16356         //default rounding mode
16357         if(!Cmp.getNode())
16358             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16359                               Op.getOperand(2), CC);
16360
16361       } else {
16362         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16363         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16364                           Op.getOperand(2));
16365       }
16366       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16367                                              DAG.getTargetConstant(0, dl,
16368                                                                    MaskVT),
16369                                              Subtarget, DAG);
16370       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16371                                 DAG.getUNDEF(BitcastVT), CmpMask,
16372                                 DAG.getIntPtrConstant(0, dl));
16373       return DAG.getBitcast(Op.getValueType(), Res);
16374     }
16375     case CMP_MASK_SCALAR_CC: {
16376       SDValue Src1 = Op.getOperand(1);
16377       SDValue Src2 = Op.getOperand(2);
16378       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16379       SDValue Mask = Op.getOperand(4);
16380
16381       SDValue Cmp;
16382       if (IntrData->Opc1 != 0) {
16383         SDValue Rnd = Op.getOperand(5);
16384         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16385             X86::STATIC_ROUNDING::CUR_DIRECTION)
16386           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16387       }
16388       //default rounding mode
16389       if(!Cmp.getNode())
16390         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16391
16392       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16393                                              DAG.getTargetConstant(0, dl,
16394                                                                    MVT::i1),
16395                                              Subtarget, DAG);
16396
16397       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16398                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16399                          DAG.getValueType(MVT::i1));
16400     }
16401     case COMI: { // Comparison intrinsics
16402       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16403       SDValue LHS = Op.getOperand(1);
16404       SDValue RHS = Op.getOperand(2);
16405       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16406       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16407       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16408       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16409                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16410       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16411     }
16412     case VSHIFT:
16413       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16414                                  Op.getOperand(1), Op.getOperand(2), DAG);
16415     case VSHIFT_MASK:
16416       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16417                                                       Op.getSimpleValueType(),
16418                                                       Op.getOperand(1),
16419                                                       Op.getOperand(2), DAG),
16420                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16421                                   DAG);
16422     case COMPRESS_EXPAND_IN_REG: {
16423       SDValue Mask = Op.getOperand(3);
16424       SDValue DataToCompress = Op.getOperand(1);
16425       SDValue PassThru = Op.getOperand(2);
16426       if (isAllOnes(Mask)) // return data as is
16427         return Op.getOperand(1);
16428
16429       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16430                                               DataToCompress),
16431                                   Mask, PassThru, Subtarget, DAG);
16432     }
16433     case BLEND: {
16434       SDValue Mask = Op.getOperand(3);
16435       EVT VT = Op.getValueType();
16436       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16437                                     VT.getVectorNumElements());
16438       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16439                                        Mask.getValueType().getSizeInBits());
16440       SDLoc dl(Op);
16441       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16442                                   DAG.getBitcast(BitcastVT, Mask),
16443                                   DAG.getIntPtrConstant(0, dl));
16444       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16445                          Op.getOperand(2));
16446     }
16447     default:
16448       break;
16449     }
16450   }
16451
16452   switch (IntNo) {
16453   default: return SDValue();    // Don't custom lower most intrinsics.
16454
16455   case Intrinsic::x86_avx2_permd:
16456   case Intrinsic::x86_avx2_permps:
16457     // Operands intentionally swapped. Mask is last operand to intrinsic,
16458     // but second operand for node/instruction.
16459     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16460                        Op.getOperand(2), Op.getOperand(1));
16461
16462   // ptest and testp intrinsics. The intrinsic these come from are designed to
16463   // return an integer value, not just an instruction so lower it to the ptest
16464   // or testp pattern and a setcc for the result.
16465   case Intrinsic::x86_sse41_ptestz:
16466   case Intrinsic::x86_sse41_ptestc:
16467   case Intrinsic::x86_sse41_ptestnzc:
16468   case Intrinsic::x86_avx_ptestz_256:
16469   case Intrinsic::x86_avx_ptestc_256:
16470   case Intrinsic::x86_avx_ptestnzc_256:
16471   case Intrinsic::x86_avx_vtestz_ps:
16472   case Intrinsic::x86_avx_vtestc_ps:
16473   case Intrinsic::x86_avx_vtestnzc_ps:
16474   case Intrinsic::x86_avx_vtestz_pd:
16475   case Intrinsic::x86_avx_vtestc_pd:
16476   case Intrinsic::x86_avx_vtestnzc_pd:
16477   case Intrinsic::x86_avx_vtestz_ps_256:
16478   case Intrinsic::x86_avx_vtestc_ps_256:
16479   case Intrinsic::x86_avx_vtestnzc_ps_256:
16480   case Intrinsic::x86_avx_vtestz_pd_256:
16481   case Intrinsic::x86_avx_vtestc_pd_256:
16482   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16483     bool IsTestPacked = false;
16484     unsigned X86CC;
16485     switch (IntNo) {
16486     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16487     case Intrinsic::x86_avx_vtestz_ps:
16488     case Intrinsic::x86_avx_vtestz_pd:
16489     case Intrinsic::x86_avx_vtestz_ps_256:
16490     case Intrinsic::x86_avx_vtestz_pd_256:
16491       IsTestPacked = true; // Fallthrough
16492     case Intrinsic::x86_sse41_ptestz:
16493     case Intrinsic::x86_avx_ptestz_256:
16494       // ZF = 1
16495       X86CC = X86::COND_E;
16496       break;
16497     case Intrinsic::x86_avx_vtestc_ps:
16498     case Intrinsic::x86_avx_vtestc_pd:
16499     case Intrinsic::x86_avx_vtestc_ps_256:
16500     case Intrinsic::x86_avx_vtestc_pd_256:
16501       IsTestPacked = true; // Fallthrough
16502     case Intrinsic::x86_sse41_ptestc:
16503     case Intrinsic::x86_avx_ptestc_256:
16504       // CF = 1
16505       X86CC = X86::COND_B;
16506       break;
16507     case Intrinsic::x86_avx_vtestnzc_ps:
16508     case Intrinsic::x86_avx_vtestnzc_pd:
16509     case Intrinsic::x86_avx_vtestnzc_ps_256:
16510     case Intrinsic::x86_avx_vtestnzc_pd_256:
16511       IsTestPacked = true; // Fallthrough
16512     case Intrinsic::x86_sse41_ptestnzc:
16513     case Intrinsic::x86_avx_ptestnzc_256:
16514       // ZF and CF = 0
16515       X86CC = X86::COND_A;
16516       break;
16517     }
16518
16519     SDValue LHS = Op.getOperand(1);
16520     SDValue RHS = Op.getOperand(2);
16521     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16522     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16523     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16524     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16525     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16526   }
16527   case Intrinsic::x86_avx512_kortestz_w:
16528   case Intrinsic::x86_avx512_kortestc_w: {
16529     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16530     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16531     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16532     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16533     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16534     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16535     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16536   }
16537
16538   case Intrinsic::x86_sse42_pcmpistria128:
16539   case Intrinsic::x86_sse42_pcmpestria128:
16540   case Intrinsic::x86_sse42_pcmpistric128:
16541   case Intrinsic::x86_sse42_pcmpestric128:
16542   case Intrinsic::x86_sse42_pcmpistrio128:
16543   case Intrinsic::x86_sse42_pcmpestrio128:
16544   case Intrinsic::x86_sse42_pcmpistris128:
16545   case Intrinsic::x86_sse42_pcmpestris128:
16546   case Intrinsic::x86_sse42_pcmpistriz128:
16547   case Intrinsic::x86_sse42_pcmpestriz128: {
16548     unsigned Opcode;
16549     unsigned X86CC;
16550     switch (IntNo) {
16551     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16552     case Intrinsic::x86_sse42_pcmpistria128:
16553       Opcode = X86ISD::PCMPISTRI;
16554       X86CC = X86::COND_A;
16555       break;
16556     case Intrinsic::x86_sse42_pcmpestria128:
16557       Opcode = X86ISD::PCMPESTRI;
16558       X86CC = X86::COND_A;
16559       break;
16560     case Intrinsic::x86_sse42_pcmpistric128:
16561       Opcode = X86ISD::PCMPISTRI;
16562       X86CC = X86::COND_B;
16563       break;
16564     case Intrinsic::x86_sse42_pcmpestric128:
16565       Opcode = X86ISD::PCMPESTRI;
16566       X86CC = X86::COND_B;
16567       break;
16568     case Intrinsic::x86_sse42_pcmpistrio128:
16569       Opcode = X86ISD::PCMPISTRI;
16570       X86CC = X86::COND_O;
16571       break;
16572     case Intrinsic::x86_sse42_pcmpestrio128:
16573       Opcode = X86ISD::PCMPESTRI;
16574       X86CC = X86::COND_O;
16575       break;
16576     case Intrinsic::x86_sse42_pcmpistris128:
16577       Opcode = X86ISD::PCMPISTRI;
16578       X86CC = X86::COND_S;
16579       break;
16580     case Intrinsic::x86_sse42_pcmpestris128:
16581       Opcode = X86ISD::PCMPESTRI;
16582       X86CC = X86::COND_S;
16583       break;
16584     case Intrinsic::x86_sse42_pcmpistriz128:
16585       Opcode = X86ISD::PCMPISTRI;
16586       X86CC = X86::COND_E;
16587       break;
16588     case Intrinsic::x86_sse42_pcmpestriz128:
16589       Opcode = X86ISD::PCMPESTRI;
16590       X86CC = X86::COND_E;
16591       break;
16592     }
16593     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16594     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16595     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16596     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16597                                 DAG.getConstant(X86CC, dl, MVT::i8),
16598                                 SDValue(PCMP.getNode(), 1));
16599     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16600   }
16601
16602   case Intrinsic::x86_sse42_pcmpistri128:
16603   case Intrinsic::x86_sse42_pcmpestri128: {
16604     unsigned Opcode;
16605     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16606       Opcode = X86ISD::PCMPISTRI;
16607     else
16608       Opcode = X86ISD::PCMPESTRI;
16609
16610     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16611     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16612     return DAG.getNode(Opcode, dl, VTs, NewOps);
16613   }
16614
16615   case Intrinsic::x86_seh_lsda: {
16616     // Compute the symbol for the LSDA. We know it'll get emitted later.
16617     MachineFunction &MF = DAG.getMachineFunction();
16618     SDValue Op1 = Op.getOperand(1);
16619     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16620     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16621         GlobalValue::getRealLinkageName(Fn->getName()));
16622
16623     // Generate a simple absolute symbol reference. This intrinsic is only
16624     // supported on 32-bit Windows, which isn't PIC.
16625     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16626     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16627   }
16628
16629   case Intrinsic::x86_seh_recoverfp: {
16630     SDValue FnOp = Op.getOperand(1);
16631     SDValue IncomingFPOp = Op.getOperand(2);
16632     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16633     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16634     if (!Fn)
16635       report_fatal_error(
16636           "llvm.x86.seh.recoverfp must take a function as the first argument");
16637     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16638   }
16639
16640   case Intrinsic::localaddress: {
16641     // Returns one of the stack, base, or frame pointer registers, depending on
16642     // which is used to reference local variables.
16643     MachineFunction &MF = DAG.getMachineFunction();
16644     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16645     unsigned Reg;
16646     if (RegInfo->hasBasePointer(MF))
16647       Reg = RegInfo->getBaseRegister();
16648     else // This function handles the SP or FP case.
16649       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16650     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16651   }
16652   }
16653 }
16654
16655 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16656                               SDValue Src, SDValue Mask, SDValue Base,
16657                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16658                               const X86Subtarget * Subtarget) {
16659   SDLoc dl(Op);
16660   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16661   if (!C)
16662     llvm_unreachable("Invalid scale type");
16663   unsigned ScaleVal = C->getZExtValue();
16664   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16665     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16666
16667   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16668   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16669                              Index.getSimpleValueType().getVectorNumElements());
16670   SDValue MaskInReg;
16671   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16672   if (MaskC)
16673     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16674   else {
16675     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16676                                      Mask.getValueType().getSizeInBits());
16677
16678     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16679     // are extracted by EXTRACT_SUBVECTOR.
16680     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16681                             DAG.getBitcast(BitcastVT, Mask),
16682                             DAG.getIntPtrConstant(0, dl));
16683   }
16684   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16685   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16686   SDValue Segment = DAG.getRegister(0, MVT::i32);
16687   if (Src.getOpcode() == ISD::UNDEF)
16688     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16689   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16690   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16691   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16692   return DAG.getMergeValues(RetOps, dl);
16693 }
16694
16695 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16696                                SDValue Src, SDValue Mask, SDValue Base,
16697                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16698   SDLoc dl(Op);
16699   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16700   if (!C)
16701     llvm_unreachable("Invalid scale type");
16702   unsigned ScaleVal = C->getZExtValue();
16703   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16704     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16705
16706   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16707   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16708   SDValue Segment = DAG.getRegister(0, MVT::i32);
16709   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16710                              Index.getSimpleValueType().getVectorNumElements());
16711   SDValue MaskInReg;
16712   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16713   if (MaskC)
16714     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16715   else {
16716     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16717                                      Mask.getValueType().getSizeInBits());
16718
16719     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16720     // are extracted by EXTRACT_SUBVECTOR.
16721     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16722                             DAG.getBitcast(BitcastVT, Mask),
16723                             DAG.getIntPtrConstant(0, dl));
16724   }
16725   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16726   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16727   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16728   return SDValue(Res, 1);
16729 }
16730
16731 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16732                                SDValue Mask, SDValue Base, SDValue Index,
16733                                SDValue ScaleOp, SDValue Chain) {
16734   SDLoc dl(Op);
16735   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16736   assert(C && "Invalid scale type");
16737   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16738   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16739   SDValue Segment = DAG.getRegister(0, MVT::i32);
16740   EVT MaskVT =
16741     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16742   SDValue MaskInReg;
16743   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16744   if (MaskC)
16745     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16746   else
16747     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16748   //SDVTList VTs = DAG.getVTList(MVT::Other);
16749   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16750   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16751   return SDValue(Res, 0);
16752 }
16753
16754 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16755 // read performance monitor counters (x86_rdpmc).
16756 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16757                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16758                               SmallVectorImpl<SDValue> &Results) {
16759   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16760   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16761   SDValue LO, HI;
16762
16763   // The ECX register is used to select the index of the performance counter
16764   // to read.
16765   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16766                                    N->getOperand(2));
16767   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16768
16769   // Reads the content of a 64-bit performance counter and returns it in the
16770   // registers EDX:EAX.
16771   if (Subtarget->is64Bit()) {
16772     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16773     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16774                             LO.getValue(2));
16775   } else {
16776     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16777     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16778                             LO.getValue(2));
16779   }
16780   Chain = HI.getValue(1);
16781
16782   if (Subtarget->is64Bit()) {
16783     // The EAX register is loaded with the low-order 32 bits. The EDX register
16784     // is loaded with the supported high-order bits of the counter.
16785     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16786                               DAG.getConstant(32, DL, MVT::i8));
16787     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16788     Results.push_back(Chain);
16789     return;
16790   }
16791
16792   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16793   SDValue Ops[] = { LO, HI };
16794   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16795   Results.push_back(Pair);
16796   Results.push_back(Chain);
16797 }
16798
16799 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16800 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16801 // also used to custom lower READCYCLECOUNTER nodes.
16802 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16803                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16804                               SmallVectorImpl<SDValue> &Results) {
16805   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16806   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16807   SDValue LO, HI;
16808
16809   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16810   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16811   // and the EAX register is loaded with the low-order 32 bits.
16812   if (Subtarget->is64Bit()) {
16813     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16814     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16815                             LO.getValue(2));
16816   } else {
16817     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16818     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16819                             LO.getValue(2));
16820   }
16821   SDValue Chain = HI.getValue(1);
16822
16823   if (Opcode == X86ISD::RDTSCP_DAG) {
16824     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16825
16826     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16827     // the ECX register. Add 'ecx' explicitly to the chain.
16828     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16829                                      HI.getValue(2));
16830     // Explicitly store the content of ECX at the location passed in input
16831     // to the 'rdtscp' intrinsic.
16832     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16833                          MachinePointerInfo(), false, false, 0);
16834   }
16835
16836   if (Subtarget->is64Bit()) {
16837     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16838     // the EAX register is loaded with the low-order 32 bits.
16839     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16840                               DAG.getConstant(32, DL, MVT::i8));
16841     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16842     Results.push_back(Chain);
16843     return;
16844   }
16845
16846   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16847   SDValue Ops[] = { LO, HI };
16848   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16849   Results.push_back(Pair);
16850   Results.push_back(Chain);
16851 }
16852
16853 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16854                                      SelectionDAG &DAG) {
16855   SmallVector<SDValue, 2> Results;
16856   SDLoc DL(Op);
16857   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16858                           Results);
16859   return DAG.getMergeValues(Results, DL);
16860 }
16861
16862 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16863                                     SelectionDAG &DAG) {
16864   MachineFunction &MF = DAG.getMachineFunction();
16865   const Function *Fn = MF.getFunction();
16866   SDLoc dl(Op);
16867   SDValue Chain = Op.getOperand(0);
16868
16869   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16870          "using llvm.x86.seh.restoreframe requires a frame pointer");
16871
16872   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16873   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16874
16875   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16876   unsigned FrameReg =
16877       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16878   unsigned SPReg = RegInfo->getStackRegister();
16879   unsigned SlotSize = RegInfo->getSlotSize();
16880
16881   // Get incoming EBP.
16882   SDValue IncomingEBP =
16883       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16884
16885   // SP is saved in the first field of every registration node, so load
16886   // [EBP-RegNodeSize] into SP.
16887   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16888   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16889                                DAG.getConstant(-RegNodeSize, dl, VT));
16890   SDValue NewSP =
16891       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16892                   false, VT.getScalarSizeInBits() / 8);
16893   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16894
16895   if (!RegInfo->needsStackRealignment(MF)) {
16896     // Adjust EBP to point back to the original frame position.
16897     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16898     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16899   } else {
16900     assert(RegInfo->hasBasePointer(MF) &&
16901            "functions with Win32 EH must use frame or base pointer register");
16902
16903     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16904     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16905     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16906
16907     // Reload the spilled EBP value, now that the stack and base pointers are
16908     // set up.
16909     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16910     X86FI->setHasSEHFramePtrSave(true);
16911     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16912     X86FI->setSEHFramePtrSaveIndex(FI);
16913     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16914                                 MachinePointerInfo(), false, false, false,
16915                                 VT.getScalarSizeInBits() / 8);
16916     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16917   }
16918
16919   return Chain;
16920 }
16921
16922 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16923 /// return truncate Store/MaskedStore Node
16924 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16925                                                SelectionDAG &DAG,
16926                                                MVT ElementType) {
16927   SDLoc dl(Op);
16928   SDValue Mask = Op.getOperand(4);
16929   SDValue DataToTruncate = Op.getOperand(3);
16930   SDValue Addr = Op.getOperand(2);
16931   SDValue Chain = Op.getOperand(0);
16932
16933   EVT VT  = DataToTruncate.getValueType();
16934   EVT SVT = EVT::getVectorVT(*DAG.getContext(),
16935                              ElementType, VT.getVectorNumElements());
16936
16937   if (isAllOnes(Mask)) // return just a truncate store
16938     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16939                              MachinePointerInfo(), SVT, false, false,
16940                              SVT.getScalarSizeInBits()/8);
16941
16942   EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
16943                                 MVT::i1, VT.getVectorNumElements());
16944   EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16945                                    Mask.getValueType().getSizeInBits());
16946   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16947   // are extracted by EXTRACT_SUBVECTOR.
16948   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16949                               DAG.getBitcast(BitcastVT, Mask),
16950                               DAG.getIntPtrConstant(0, dl));
16951
16952   MachineMemOperand *MMO = DAG.getMachineFunction().
16953     getMachineMemOperand(MachinePointerInfo(),
16954                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16955                          SVT.getScalarSizeInBits()/8);
16956
16957   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16958                             VMask, SVT, MMO, true);
16959 }
16960
16961 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16962                                       SelectionDAG &DAG) {
16963   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16964
16965   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16966   if (!IntrData) {
16967     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16968       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16969     return SDValue();
16970   }
16971
16972   SDLoc dl(Op);
16973   switch(IntrData->Type) {
16974   default:
16975     llvm_unreachable("Unknown Intrinsic Type");
16976     break;
16977   case RDSEED:
16978   case RDRAND: {
16979     // Emit the node with the right value type.
16980     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16981     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16982
16983     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
16984     // Otherwise return the value from Rand, which is always 0, casted to i32.
16985     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
16986                       DAG.getConstant(1, dl, Op->getValueType(1)),
16987                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
16988                       SDValue(Result.getNode(), 1) };
16989     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
16990                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
16991                                   Ops);
16992
16993     // Return { result, isValid, chain }.
16994     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
16995                        SDValue(Result.getNode(), 2));
16996   }
16997   case GATHER: {
16998   //gather(v1, mask, index, base, scale);
16999     SDValue Chain = Op.getOperand(0);
17000     SDValue Src   = Op.getOperand(2);
17001     SDValue Base  = Op.getOperand(3);
17002     SDValue Index = Op.getOperand(4);
17003     SDValue Mask  = Op.getOperand(5);
17004     SDValue Scale = Op.getOperand(6);
17005     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17006                          Chain, Subtarget);
17007   }
17008   case SCATTER: {
17009   //scatter(base, mask, index, v1, scale);
17010     SDValue Chain = Op.getOperand(0);
17011     SDValue Base  = Op.getOperand(2);
17012     SDValue Mask  = Op.getOperand(3);
17013     SDValue Index = Op.getOperand(4);
17014     SDValue Src   = Op.getOperand(5);
17015     SDValue Scale = Op.getOperand(6);
17016     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17017                           Scale, Chain);
17018   }
17019   case PREFETCH: {
17020     SDValue Hint = Op.getOperand(6);
17021     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17022     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17023     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17024     SDValue Chain = Op.getOperand(0);
17025     SDValue Mask  = Op.getOperand(2);
17026     SDValue Index = Op.getOperand(3);
17027     SDValue Base  = Op.getOperand(4);
17028     SDValue Scale = Op.getOperand(5);
17029     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17030   }
17031   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17032   case RDTSC: {
17033     SmallVector<SDValue, 2> Results;
17034     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17035                             Results);
17036     return DAG.getMergeValues(Results, dl);
17037   }
17038   // Read Performance Monitoring Counters.
17039   case RDPMC: {
17040     SmallVector<SDValue, 2> Results;
17041     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17042     return DAG.getMergeValues(Results, dl);
17043   }
17044   // XTEST intrinsics.
17045   case XTEST: {
17046     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17047     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17048     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17049                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17050                                 InTrans);
17051     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17052     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17053                        Ret, SDValue(InTrans.getNode(), 1));
17054   }
17055   // ADC/ADCX/SBB
17056   case ADX: {
17057     SmallVector<SDValue, 2> Results;
17058     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17059     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17060     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17061                                 DAG.getConstant(-1, dl, MVT::i8));
17062     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17063                               Op.getOperand(4), GenCF.getValue(1));
17064     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17065                                  Op.getOperand(5), MachinePointerInfo(),
17066                                  false, false, 0);
17067     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17068                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17069                                 Res.getValue(1));
17070     Results.push_back(SetCC);
17071     Results.push_back(Store);
17072     return DAG.getMergeValues(Results, dl);
17073   }
17074   case COMPRESS_TO_MEM: {
17075     SDLoc dl(Op);
17076     SDValue Mask = Op.getOperand(4);
17077     SDValue DataToCompress = Op.getOperand(3);
17078     SDValue Addr = Op.getOperand(2);
17079     SDValue Chain = Op.getOperand(0);
17080
17081     EVT VT = DataToCompress.getValueType();
17082     if (isAllOnes(Mask)) // return just a store
17083       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17084                           MachinePointerInfo(), false, false,
17085                           VT.getScalarSizeInBits()/8);
17086
17087     SDValue Compressed =
17088       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17089                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17090     return DAG.getStore(Chain, dl, Compressed, Addr,
17091                         MachinePointerInfo(), false, false,
17092                         VT.getScalarSizeInBits()/8);
17093   }
17094   case TRUNCATE_TO_MEM_VI8:
17095     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17096   case TRUNCATE_TO_MEM_VI16:
17097     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17098   case TRUNCATE_TO_MEM_VI32:
17099     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17100   case EXPAND_FROM_MEM: {
17101     SDLoc dl(Op);
17102     SDValue Mask = Op.getOperand(4);
17103     SDValue PassThru = Op.getOperand(3);
17104     SDValue Addr = Op.getOperand(2);
17105     SDValue Chain = Op.getOperand(0);
17106     EVT VT = Op.getValueType();
17107
17108     if (isAllOnes(Mask)) // return just a load
17109       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17110                          false, VT.getScalarSizeInBits()/8);
17111
17112     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17113                                        false, false, false,
17114                                        VT.getScalarSizeInBits()/8);
17115
17116     SDValue Results[] = {
17117       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17118                            Mask, PassThru, Subtarget, DAG), Chain};
17119     return DAG.getMergeValues(Results, dl);
17120   }
17121   }
17122 }
17123
17124 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17125                                            SelectionDAG &DAG) const {
17126   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17127   MFI->setReturnAddressIsTaken(true);
17128
17129   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17130     return SDValue();
17131
17132   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17133   SDLoc dl(Op);
17134   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17135
17136   if (Depth > 0) {
17137     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17138     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17139     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17140     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17141                        DAG.getNode(ISD::ADD, dl, PtrVT,
17142                                    FrameAddr, Offset),
17143                        MachinePointerInfo(), false, false, false, 0);
17144   }
17145
17146   // Just load the return address.
17147   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17148   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17149                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17150 }
17151
17152 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17153   MachineFunction &MF = DAG.getMachineFunction();
17154   MachineFrameInfo *MFI = MF.getFrameInfo();
17155   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17156   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17157   EVT VT = Op.getValueType();
17158
17159   MFI->setFrameAddressIsTaken(true);
17160
17161   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17162     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17163     // is not possible to crawl up the stack without looking at the unwind codes
17164     // simultaneously.
17165     int FrameAddrIndex = FuncInfo->getFAIndex();
17166     if (!FrameAddrIndex) {
17167       // Set up a frame object for the return address.
17168       unsigned SlotSize = RegInfo->getSlotSize();
17169       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17170           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17171       FuncInfo->setFAIndex(FrameAddrIndex);
17172     }
17173     return DAG.getFrameIndex(FrameAddrIndex, VT);
17174   }
17175
17176   unsigned FrameReg =
17177       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17178   SDLoc dl(Op);  // FIXME probably not meaningful
17179   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17180   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17181           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17182          "Invalid Frame Register!");
17183   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17184   while (Depth--)
17185     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17186                             MachinePointerInfo(),
17187                             false, false, false, 0);
17188   return FrameAddr;
17189 }
17190
17191 // FIXME? Maybe this could be a TableGen attribute on some registers and
17192 // this table could be generated automatically from RegInfo.
17193 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17194                                               SelectionDAG &DAG) const {
17195   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17196   const MachineFunction &MF = DAG.getMachineFunction();
17197
17198   unsigned Reg = StringSwitch<unsigned>(RegName)
17199                        .Case("esp", X86::ESP)
17200                        .Case("rsp", X86::RSP)
17201                        .Case("ebp", X86::EBP)
17202                        .Case("rbp", X86::RBP)
17203                        .Default(0);
17204
17205   if (Reg == X86::EBP || Reg == X86::RBP) {
17206     if (!TFI.hasFP(MF))
17207       report_fatal_error("register " + StringRef(RegName) +
17208                          " is allocatable: function has no frame pointer");
17209 #ifndef NDEBUG
17210     else {
17211       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17212       unsigned FrameReg =
17213           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17214       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17215              "Invalid Frame Register!");
17216     }
17217 #endif
17218   }
17219
17220   if (Reg)
17221     return Reg;
17222
17223   report_fatal_error("Invalid register name global variable");
17224 }
17225
17226 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17227                                                      SelectionDAG &DAG) const {
17228   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17229   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17230 }
17231
17232 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17233   SDValue Chain     = Op.getOperand(0);
17234   SDValue Offset    = Op.getOperand(1);
17235   SDValue Handler   = Op.getOperand(2);
17236   SDLoc dl      (Op);
17237
17238   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17239   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17240   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17241   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17242           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17243          "Invalid Frame Register!");
17244   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17245   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17246
17247   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17248                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17249                                                        dl));
17250   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17251   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17252                        false, false, 0);
17253   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17254
17255   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17256                      DAG.getRegister(StoreAddrReg, PtrVT));
17257 }
17258
17259 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17260                                                SelectionDAG &DAG) const {
17261   SDLoc DL(Op);
17262   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17263                      DAG.getVTList(MVT::i32, MVT::Other),
17264                      Op.getOperand(0), Op.getOperand(1));
17265 }
17266
17267 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17268                                                 SelectionDAG &DAG) const {
17269   SDLoc DL(Op);
17270   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17271                      Op.getOperand(0), Op.getOperand(1));
17272 }
17273
17274 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17275   return Op.getOperand(0);
17276 }
17277
17278 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17279                                                 SelectionDAG &DAG) const {
17280   SDValue Root = Op.getOperand(0);
17281   SDValue Trmp = Op.getOperand(1); // trampoline
17282   SDValue FPtr = Op.getOperand(2); // nested function
17283   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17284   SDLoc dl (Op);
17285
17286   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17287   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17288
17289   if (Subtarget->is64Bit()) {
17290     SDValue OutChains[6];
17291
17292     // Large code-model.
17293     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17294     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17295
17296     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17297     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17298
17299     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17300
17301     // Load the pointer to the nested function into R11.
17302     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17303     SDValue Addr = Trmp;
17304     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17305                                 Addr, MachinePointerInfo(TrmpAddr),
17306                                 false, false, 0);
17307
17308     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17309                        DAG.getConstant(2, dl, MVT::i64));
17310     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17311                                 MachinePointerInfo(TrmpAddr, 2),
17312                                 false, false, 2);
17313
17314     // Load the 'nest' parameter value into R10.
17315     // R10 is specified in X86CallingConv.td
17316     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17317     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17318                        DAG.getConstant(10, dl, MVT::i64));
17319     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17320                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17321                                 false, false, 0);
17322
17323     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17324                        DAG.getConstant(12, dl, MVT::i64));
17325     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17326                                 MachinePointerInfo(TrmpAddr, 12),
17327                                 false, false, 2);
17328
17329     // Jump to the nested function.
17330     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17331     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17332                        DAG.getConstant(20, dl, MVT::i64));
17333     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17334                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17335                                 false, false, 0);
17336
17337     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17338     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17339                        DAG.getConstant(22, dl, MVT::i64));
17340     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17341                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17342                                 false, false, 0);
17343
17344     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17345   } else {
17346     const Function *Func =
17347       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17348     CallingConv::ID CC = Func->getCallingConv();
17349     unsigned NestReg;
17350
17351     switch (CC) {
17352     default:
17353       llvm_unreachable("Unsupported calling convention");
17354     case CallingConv::C:
17355     case CallingConv::X86_StdCall: {
17356       // Pass 'nest' parameter in ECX.
17357       // Must be kept in sync with X86CallingConv.td
17358       NestReg = X86::ECX;
17359
17360       // Check that ECX wasn't needed by an 'inreg' parameter.
17361       FunctionType *FTy = Func->getFunctionType();
17362       const AttributeSet &Attrs = Func->getAttributes();
17363
17364       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17365         unsigned InRegCount = 0;
17366         unsigned Idx = 1;
17367
17368         for (FunctionType::param_iterator I = FTy->param_begin(),
17369              E = FTy->param_end(); I != E; ++I, ++Idx)
17370           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17371             auto &DL = DAG.getDataLayout();
17372             // FIXME: should only count parameters that are lowered to integers.
17373             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17374           }
17375
17376         if (InRegCount > 2) {
17377           report_fatal_error("Nest register in use - reduce number of inreg"
17378                              " parameters!");
17379         }
17380       }
17381       break;
17382     }
17383     case CallingConv::X86_FastCall:
17384     case CallingConv::X86_ThisCall:
17385     case CallingConv::Fast:
17386       // Pass 'nest' parameter in EAX.
17387       // Must be kept in sync with X86CallingConv.td
17388       NestReg = X86::EAX;
17389       break;
17390     }
17391
17392     SDValue OutChains[4];
17393     SDValue Addr, Disp;
17394
17395     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17396                        DAG.getConstant(10, dl, MVT::i32));
17397     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17398
17399     // This is storing the opcode for MOV32ri.
17400     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17401     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17402     OutChains[0] = DAG.getStore(Root, dl,
17403                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17404                                 Trmp, MachinePointerInfo(TrmpAddr),
17405                                 false, false, 0);
17406
17407     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17408                        DAG.getConstant(1, dl, MVT::i32));
17409     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17410                                 MachinePointerInfo(TrmpAddr, 1),
17411                                 false, false, 1);
17412
17413     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17414     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17415                        DAG.getConstant(5, dl, MVT::i32));
17416     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17417                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17418                                 false, false, 1);
17419
17420     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17421                        DAG.getConstant(6, dl, MVT::i32));
17422     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17423                                 MachinePointerInfo(TrmpAddr, 6),
17424                                 false, false, 1);
17425
17426     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17427   }
17428 }
17429
17430 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17431                                             SelectionDAG &DAG) const {
17432   /*
17433    The rounding mode is in bits 11:10 of FPSR, and has the following
17434    settings:
17435      00 Round to nearest
17436      01 Round to -inf
17437      10 Round to +inf
17438      11 Round to 0
17439
17440   FLT_ROUNDS, on the other hand, expects the following:
17441     -1 Undefined
17442      0 Round to 0
17443      1 Round to nearest
17444      2 Round to +inf
17445      3 Round to -inf
17446
17447   To perform the conversion, we do:
17448     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17449   */
17450
17451   MachineFunction &MF = DAG.getMachineFunction();
17452   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17453   unsigned StackAlignment = TFI.getStackAlignment();
17454   MVT VT = Op.getSimpleValueType();
17455   SDLoc DL(Op);
17456
17457   // Save FP Control Word to stack slot
17458   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17459   SDValue StackSlot =
17460       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17461
17462   MachineMemOperand *MMO =
17463       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17464                               MachineMemOperand::MOStore, 2, 2);
17465
17466   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17467   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17468                                           DAG.getVTList(MVT::Other),
17469                                           Ops, MVT::i16, MMO);
17470
17471   // Load FP Control Word from stack slot
17472   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17473                             MachinePointerInfo(), false, false, false, 0);
17474
17475   // Transform as necessary
17476   SDValue CWD1 =
17477     DAG.getNode(ISD::SRL, DL, MVT::i16,
17478                 DAG.getNode(ISD::AND, DL, MVT::i16,
17479                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17480                 DAG.getConstant(11, DL, MVT::i8));
17481   SDValue CWD2 =
17482     DAG.getNode(ISD::SRL, DL, MVT::i16,
17483                 DAG.getNode(ISD::AND, DL, MVT::i16,
17484                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17485                 DAG.getConstant(9, DL, MVT::i8));
17486
17487   SDValue RetVal =
17488     DAG.getNode(ISD::AND, DL, MVT::i16,
17489                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17490                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17491                             DAG.getConstant(1, DL, MVT::i16)),
17492                 DAG.getConstant(3, DL, MVT::i16));
17493
17494   return DAG.getNode((VT.getSizeInBits() < 16 ?
17495                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17496 }
17497
17498 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17499 //
17500 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17501 //    to 512-bit vector.
17502 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17503 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17504 //    split the vector, perform operation on it's Lo a Hi part and
17505 //    concatenate the results.
17506 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17507   SDLoc dl(Op);
17508   MVT VT = Op.getSimpleValueType();
17509   MVT EltVT = VT.getVectorElementType();
17510   unsigned NumElems = VT.getVectorNumElements();
17511
17512   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17513     // Extend to 512 bit vector.
17514     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17515               "Unsupported value type for operation");
17516
17517     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17518     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17519                                  DAG.getUNDEF(NewVT),
17520                                  Op.getOperand(0),
17521                                  DAG.getIntPtrConstant(0, dl));
17522     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17523
17524     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17525                        DAG.getIntPtrConstant(0, dl));
17526   }
17527
17528   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17529           "Unsupported element type");
17530
17531   if (16 < NumElems) {
17532     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17533     SDValue Lo, Hi;
17534     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17535     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17536
17537     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17538     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17539
17540     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17541   }
17542
17543   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17544
17545   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17546           "Unsupported value type for operation");
17547
17548   // Use native supported vector instruction vplzcntd.
17549   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17550   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17551   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17552   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17553
17554   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17555 }
17556
17557 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17558                          SelectionDAG &DAG) {
17559   MVT VT = Op.getSimpleValueType();
17560   EVT OpVT = VT;
17561   unsigned NumBits = VT.getSizeInBits();
17562   SDLoc dl(Op);
17563
17564   if (VT.isVector() && Subtarget->hasAVX512())
17565     return LowerVectorCTLZ_AVX512(Op, DAG);
17566
17567   Op = Op.getOperand(0);
17568   if (VT == MVT::i8) {
17569     // Zero extend to i32 since there is not an i8 bsr.
17570     OpVT = MVT::i32;
17571     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17572   }
17573
17574   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17575   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17576   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17577
17578   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17579   SDValue Ops[] = {
17580     Op,
17581     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17582     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17583     Op.getValue(1)
17584   };
17585   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17586
17587   // Finally xor with NumBits-1.
17588   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17589                    DAG.getConstant(NumBits - 1, dl, OpVT));
17590
17591   if (VT == MVT::i8)
17592     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17593   return Op;
17594 }
17595
17596 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17597                                     SelectionDAG &DAG) {
17598   MVT VT = Op.getSimpleValueType();
17599   EVT OpVT = VT;
17600   unsigned NumBits = VT.getSizeInBits();
17601   SDLoc dl(Op);
17602
17603   if (VT.isVector() && Subtarget->hasAVX512())
17604     return LowerVectorCTLZ_AVX512(Op, DAG);
17605
17606   Op = Op.getOperand(0);
17607   if (VT == MVT::i8) {
17608     // Zero extend to i32 since there is not an i8 bsr.
17609     OpVT = MVT::i32;
17610     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17611   }
17612
17613   // Issue a bsr (scan bits in reverse).
17614   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17615   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17616
17617   // And xor with NumBits-1.
17618   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17619                    DAG.getConstant(NumBits - 1, dl, OpVT));
17620
17621   if (VT == MVT::i8)
17622     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17623   return Op;
17624 }
17625
17626 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17627   MVT VT = Op.getSimpleValueType();
17628   unsigned NumBits = VT.getScalarSizeInBits();
17629   SDLoc dl(Op);
17630
17631   if (VT.isVector()) {
17632     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17633
17634     SDValue N0 = Op.getOperand(0);
17635     SDValue Zero = DAG.getConstant(0, dl, VT);
17636
17637     // lsb(x) = (x & -x)
17638     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17639                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17640
17641     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17642     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17643         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17644       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17645       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17646                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17647     }
17648
17649     // cttz(x) = ctpop(lsb - 1)
17650     SDValue One = DAG.getConstant(1, dl, VT);
17651     return DAG.getNode(ISD::CTPOP, dl, VT,
17652                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17653   }
17654
17655   assert(Op.getOpcode() == ISD::CTTZ &&
17656          "Only scalar CTTZ requires custom lowering");
17657
17658   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17659   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17660   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17661
17662   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17663   SDValue Ops[] = {
17664     Op,
17665     DAG.getConstant(NumBits, dl, VT),
17666     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17667     Op.getValue(1)
17668   };
17669   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17670 }
17671
17672 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17673 // ones, and then concatenate the result back.
17674 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17675   MVT VT = Op.getSimpleValueType();
17676
17677   assert(VT.is256BitVector() && VT.isInteger() &&
17678          "Unsupported value type for operation");
17679
17680   unsigned NumElems = VT.getVectorNumElements();
17681   SDLoc dl(Op);
17682
17683   // Extract the LHS vectors
17684   SDValue LHS = Op.getOperand(0);
17685   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17686   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17687
17688   // Extract the RHS vectors
17689   SDValue RHS = Op.getOperand(1);
17690   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17691   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17692
17693   MVT EltVT = VT.getVectorElementType();
17694   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17695
17696   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17697                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17698                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17699 }
17700
17701 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17702   if (Op.getValueType() == MVT::i1)
17703     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17704                        Op.getOperand(0), Op.getOperand(1));
17705   assert(Op.getSimpleValueType().is256BitVector() &&
17706          Op.getSimpleValueType().isInteger() &&
17707          "Only handle AVX 256-bit vector integer operation");
17708   return Lower256IntArith(Op, DAG);
17709 }
17710
17711 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17712   if (Op.getValueType() == MVT::i1)
17713     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17714                        Op.getOperand(0), Op.getOperand(1));
17715   assert(Op.getSimpleValueType().is256BitVector() &&
17716          Op.getSimpleValueType().isInteger() &&
17717          "Only handle AVX 256-bit vector integer operation");
17718   return Lower256IntArith(Op, DAG);
17719 }
17720
17721 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17722   assert(Op.getSimpleValueType().is256BitVector() &&
17723          Op.getSimpleValueType().isInteger() &&
17724          "Only handle AVX 256-bit vector integer operation");
17725   return Lower256IntArith(Op, DAG);
17726 }
17727
17728 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17729                         SelectionDAG &DAG) {
17730   SDLoc dl(Op);
17731   MVT VT = Op.getSimpleValueType();
17732
17733   if (VT == MVT::i1)
17734     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17735
17736   // Decompose 256-bit ops into smaller 128-bit ops.
17737   if (VT.is256BitVector() && !Subtarget->hasInt256())
17738     return Lower256IntArith(Op, DAG);
17739
17740   SDValue A = Op.getOperand(0);
17741   SDValue B = Op.getOperand(1);
17742
17743   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17744   // pairs, multiply and truncate.
17745   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17746     if (Subtarget->hasInt256()) {
17747       if (VT == MVT::v32i8) {
17748         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17749         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17750         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17751         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17752         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17753         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17754         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17755         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17756                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17757                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17758       }
17759
17760       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17761       return DAG.getNode(
17762           ISD::TRUNCATE, dl, VT,
17763           DAG.getNode(ISD::MUL, dl, ExVT,
17764                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17765                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17766     }
17767
17768     assert(VT == MVT::v16i8 &&
17769            "Pre-AVX2 support only supports v16i8 multiplication");
17770     MVT ExVT = MVT::v8i16;
17771
17772     // Extract the lo parts and sign extend to i16
17773     SDValue ALo, BLo;
17774     if (Subtarget->hasSSE41()) {
17775       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17776       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17777     } else {
17778       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17779                               -1, 4, -1, 5, -1, 6, -1, 7};
17780       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17781       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17782       ALo = DAG.getBitcast(ExVT, ALo);
17783       BLo = DAG.getBitcast(ExVT, BLo);
17784       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17785       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17786     }
17787
17788     // Extract the hi parts and sign extend to i16
17789     SDValue AHi, BHi;
17790     if (Subtarget->hasSSE41()) {
17791       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17792                               -1, -1, -1, -1, -1, -1, -1, -1};
17793       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17794       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17795       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17796       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17797     } else {
17798       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17799                               -1, 12, -1, 13, -1, 14, -1, 15};
17800       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17801       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17802       AHi = DAG.getBitcast(ExVT, AHi);
17803       BHi = DAG.getBitcast(ExVT, BHi);
17804       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17805       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17806     }
17807
17808     // Multiply, mask the lower 8bits of the lo/hi results and pack
17809     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17810     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17811     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17812     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17813     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17814   }
17815
17816   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17817   if (VT == MVT::v4i32) {
17818     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17819            "Should not custom lower when pmuldq is available!");
17820
17821     // Extract the odd parts.
17822     static const int UnpackMask[] = { 1, -1, 3, -1 };
17823     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17824     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17825
17826     // Multiply the even parts.
17827     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17828     // Now multiply odd parts.
17829     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17830
17831     Evens = DAG.getBitcast(VT, Evens);
17832     Odds = DAG.getBitcast(VT, Odds);
17833
17834     // Merge the two vectors back together with a shuffle. This expands into 2
17835     // shuffles.
17836     static const int ShufMask[] = { 0, 4, 2, 6 };
17837     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17838   }
17839
17840   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17841          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17842
17843   //  Ahi = psrlqi(a, 32);
17844   //  Bhi = psrlqi(b, 32);
17845   //
17846   //  AloBlo = pmuludq(a, b);
17847   //  AloBhi = pmuludq(a, Bhi);
17848   //  AhiBlo = pmuludq(Ahi, b);
17849
17850   //  AloBhi = psllqi(AloBhi, 32);
17851   //  AhiBlo = psllqi(AhiBlo, 32);
17852   //  return AloBlo + AloBhi + AhiBlo;
17853
17854   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17855   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17856
17857   SDValue AhiBlo = Ahi;
17858   SDValue AloBhi = Bhi;
17859   // Bit cast to 32-bit vectors for MULUDQ
17860   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17861                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17862   A = DAG.getBitcast(MulVT, A);
17863   B = DAG.getBitcast(MulVT, B);
17864   Ahi = DAG.getBitcast(MulVT, Ahi);
17865   Bhi = DAG.getBitcast(MulVT, Bhi);
17866
17867   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17868   // After shifting right const values the result may be all-zero.
17869   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17870     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17871     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17872   }
17873   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17874     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17875     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17876   }
17877
17878   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17879   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17880 }
17881
17882 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17883   assert(Subtarget->isTargetWin64() && "Unexpected target");
17884   EVT VT = Op.getValueType();
17885   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17886          "Unexpected return type for lowering");
17887
17888   RTLIB::Libcall LC;
17889   bool isSigned;
17890   switch (Op->getOpcode()) {
17891   default: llvm_unreachable("Unexpected request for libcall!");
17892   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17893   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17894   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17895   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17896   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17897   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17898   }
17899
17900   SDLoc dl(Op);
17901   SDValue InChain = DAG.getEntryNode();
17902
17903   TargetLowering::ArgListTy Args;
17904   TargetLowering::ArgListEntry Entry;
17905   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17906     EVT ArgVT = Op->getOperand(i).getValueType();
17907     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17908            "Unexpected argument type for lowering");
17909     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17910     Entry.Node = StackPtr;
17911     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17912                            false, false, 16);
17913     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17914     Entry.Ty = PointerType::get(ArgTy,0);
17915     Entry.isSExt = false;
17916     Entry.isZExt = false;
17917     Args.push_back(Entry);
17918   }
17919
17920   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17921                                          getPointerTy(DAG.getDataLayout()));
17922
17923   TargetLowering::CallLoweringInfo CLI(DAG);
17924   CLI.setDebugLoc(dl).setChain(InChain)
17925     .setCallee(getLibcallCallingConv(LC),
17926                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17927                Callee, std::move(Args), 0)
17928     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17929
17930   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17931   return DAG.getBitcast(VT, CallInfo.first);
17932 }
17933
17934 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17935                              SelectionDAG &DAG) {
17936   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17937   EVT VT = Op0.getValueType();
17938   SDLoc dl(Op);
17939
17940   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17941          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17942
17943   // PMULxD operations multiply each even value (starting at 0) of LHS with
17944   // the related value of RHS and produce a widen result.
17945   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17946   // => <2 x i64> <ae|cg>
17947   //
17948   // In other word, to have all the results, we need to perform two PMULxD:
17949   // 1. one with the even values.
17950   // 2. one with the odd values.
17951   // To achieve #2, with need to place the odd values at an even position.
17952   //
17953   // Place the odd value at an even position (basically, shift all values 1
17954   // step to the left):
17955   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17956   // <a|b|c|d> => <b|undef|d|undef>
17957   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17958   // <e|f|g|h> => <f|undef|h|undef>
17959   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17960
17961   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17962   // ints.
17963   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17964   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17965   unsigned Opcode =
17966       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17967   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17968   // => <2 x i64> <ae|cg>
17969   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17970   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17971   // => <2 x i64> <bf|dh>
17972   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17973
17974   // Shuffle it back into the right order.
17975   SDValue Highs, Lows;
17976   if (VT == MVT::v8i32) {
17977     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17978     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17979     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17980     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17981   } else {
17982     const int HighMask[] = {1, 5, 3, 7};
17983     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17984     const int LowMask[] = {0, 4, 2, 6};
17985     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17986   }
17987
17988   // If we have a signed multiply but no PMULDQ fix up the high parts of a
17989   // unsigned multiply.
17990   if (IsSigned && !Subtarget->hasSSE41()) {
17991     SDValue ShAmt = DAG.getConstant(
17992         31, dl,
17993         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
17994     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
17995                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
17996     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
17997                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
17998
17999     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18000     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18001   }
18002
18003   // The first result of MUL_LOHI is actually the low value, followed by the
18004   // high value.
18005   SDValue Ops[] = {Lows, Highs};
18006   return DAG.getMergeValues(Ops, dl);
18007 }
18008
18009 // Return true if the required (according to Opcode) shift-imm form is natively
18010 // supported by the Subtarget
18011 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18012                                         unsigned Opcode) {
18013   if (VT.getScalarSizeInBits() < 16)
18014     return false;
18015
18016   if (VT.is512BitVector() &&
18017       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18018     return true;
18019
18020   bool LShift = VT.is128BitVector() ||
18021     (VT.is256BitVector() && Subtarget->hasInt256());
18022
18023   bool AShift = LShift && (Subtarget->hasVLX() ||
18024     (VT != MVT::v2i64 && VT != MVT::v4i64));
18025   return (Opcode == ISD::SRA) ? AShift : LShift;
18026 }
18027
18028 // The shift amount is a variable, but it is the same for all vector lanes.
18029 // These instructions are defined together with shift-immediate.
18030 static
18031 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18032                                       unsigned Opcode) {
18033   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18034 }
18035
18036 // Return true if the required (according to Opcode) variable-shift form is
18037 // natively supported by the Subtarget
18038 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18039                                     unsigned Opcode) {
18040
18041   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18042     return false;
18043
18044   // vXi16 supported only on AVX-512, BWI
18045   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18046     return false;
18047
18048   if (VT.is512BitVector() || Subtarget->hasVLX())
18049     return true;
18050
18051   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18052   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18053   return (Opcode == ISD::SRA) ? AShift : LShift;
18054 }
18055
18056 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18057                                          const X86Subtarget *Subtarget) {
18058   MVT VT = Op.getSimpleValueType();
18059   SDLoc dl(Op);
18060   SDValue R = Op.getOperand(0);
18061   SDValue Amt = Op.getOperand(1);
18062
18063   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18064     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18065
18066   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18067     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18068     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18069     SDValue Ex = DAG.getBitcast(ExVT, R);
18070
18071     if (ShiftAmt >= 32) {
18072       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18073       SDValue Upper =
18074           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18075       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18076                                                  ShiftAmt - 32, DAG);
18077       if (VT == MVT::v2i64)
18078         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18079       if (VT == MVT::v4i64)
18080         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18081                                   {9, 1, 11, 3, 13, 5, 15, 7});
18082     } else {
18083       // SRA upper i32, SHL whole i64 and select lower i32.
18084       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18085                                                  ShiftAmt, DAG);
18086       SDValue Lower =
18087           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18088       Lower = DAG.getBitcast(ExVT, Lower);
18089       if (VT == MVT::v2i64)
18090         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18091       if (VT == MVT::v4i64)
18092         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18093                                   {8, 1, 10, 3, 12, 5, 14, 7});
18094     }
18095     return DAG.getBitcast(VT, Ex);
18096   };
18097
18098   // Optimize shl/srl/sra with constant shift amount.
18099   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18100     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18101       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18102
18103       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18104         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18105
18106       // i64 SRA needs to be performed as partial shifts.
18107       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18108           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18109         return ArithmeticShiftRight64(ShiftAmt);
18110
18111       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18112         unsigned NumElts = VT.getVectorNumElements();
18113         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18114
18115         // Simple i8 add case
18116         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18117           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18118
18119         // ashr(R, 7)  === cmp_slt(R, 0)
18120         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18121           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18122           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18123         }
18124
18125         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18126         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18127           return SDValue();
18128
18129         if (Op.getOpcode() == ISD::SHL) {
18130           // Make a large shift.
18131           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18132                                                    R, ShiftAmt, DAG);
18133           SHL = DAG.getBitcast(VT, SHL);
18134           // Zero out the rightmost bits.
18135           SmallVector<SDValue, 32> V(
18136               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18137           return DAG.getNode(ISD::AND, dl, VT, SHL,
18138                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18139         }
18140         if (Op.getOpcode() == ISD::SRL) {
18141           // Make a large shift.
18142           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18143                                                    R, ShiftAmt, DAG);
18144           SRL = DAG.getBitcast(VT, SRL);
18145           // Zero out the leftmost bits.
18146           SmallVector<SDValue, 32> V(
18147               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18148           return DAG.getNode(ISD::AND, dl, VT, SRL,
18149                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18150         }
18151         if (Op.getOpcode() == ISD::SRA) {
18152           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18153           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18154           SmallVector<SDValue, 32> V(NumElts,
18155                                      DAG.getConstant(128 >> ShiftAmt, dl,
18156                                                      MVT::i8));
18157           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18158           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18159           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18160           return Res;
18161         }
18162         llvm_unreachable("Unknown shift opcode.");
18163       }
18164     }
18165   }
18166
18167   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18168   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18169       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18170
18171     // Peek through any splat that was introduced for i64 shift vectorization.
18172     int SplatIndex = -1;
18173     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18174       if (SVN->isSplat()) {
18175         SplatIndex = SVN->getSplatIndex();
18176         Amt = Amt.getOperand(0);
18177         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18178                "Splat shuffle referencing second operand");
18179       }
18180
18181     if (Amt.getOpcode() != ISD::BITCAST ||
18182         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18183       return SDValue();
18184
18185     Amt = Amt.getOperand(0);
18186     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18187                      VT.getVectorNumElements();
18188     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18189     uint64_t ShiftAmt = 0;
18190     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18191     for (unsigned i = 0; i != Ratio; ++i) {
18192       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18193       if (!C)
18194         return SDValue();
18195       // 6 == Log2(64)
18196       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18197     }
18198
18199     // Check remaining shift amounts (if not a splat).
18200     if (SplatIndex < 0) {
18201       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18202         uint64_t ShAmt = 0;
18203         for (unsigned j = 0; j != Ratio; ++j) {
18204           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18205           if (!C)
18206             return SDValue();
18207           // 6 == Log2(64)
18208           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18209         }
18210         if (ShAmt != ShiftAmt)
18211           return SDValue();
18212       }
18213     }
18214
18215     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18216       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18217
18218     if (Op.getOpcode() == ISD::SRA)
18219       return ArithmeticShiftRight64(ShiftAmt);
18220   }
18221
18222   return SDValue();
18223 }
18224
18225 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18226                                         const X86Subtarget* Subtarget) {
18227   MVT VT = Op.getSimpleValueType();
18228   SDLoc dl(Op);
18229   SDValue R = Op.getOperand(0);
18230   SDValue Amt = Op.getOperand(1);
18231
18232   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18233     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18234
18235   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18236     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18237
18238   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18239     SDValue BaseShAmt;
18240     EVT EltVT = VT.getVectorElementType();
18241
18242     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18243       // Check if this build_vector node is doing a splat.
18244       // If so, then set BaseShAmt equal to the splat value.
18245       BaseShAmt = BV->getSplatValue();
18246       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18247         BaseShAmt = SDValue();
18248     } else {
18249       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18250         Amt = Amt.getOperand(0);
18251
18252       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18253       if (SVN && SVN->isSplat()) {
18254         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18255         SDValue InVec = Amt.getOperand(0);
18256         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18257           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
18258                  "Unexpected shuffle index found!");
18259           BaseShAmt = InVec.getOperand(SplatIdx);
18260         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18261            if (ConstantSDNode *C =
18262                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18263              if (C->getZExtValue() == SplatIdx)
18264                BaseShAmt = InVec.getOperand(1);
18265            }
18266         }
18267
18268         if (!BaseShAmt)
18269           // Avoid introducing an extract element from a shuffle.
18270           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18271                                   DAG.getIntPtrConstant(SplatIdx, dl));
18272       }
18273     }
18274
18275     if (BaseShAmt.getNode()) {
18276       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18277       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18278         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18279       else if (EltVT.bitsLT(MVT::i32))
18280         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18281
18282       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18283     }
18284   }
18285
18286   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18287   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18288       Amt.getOpcode() == ISD::BITCAST &&
18289       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18290     Amt = Amt.getOperand(0);
18291     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18292                      VT.getVectorNumElements();
18293     std::vector<SDValue> Vals(Ratio);
18294     for (unsigned i = 0; i != Ratio; ++i)
18295       Vals[i] = Amt.getOperand(i);
18296     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18297       for (unsigned j = 0; j != Ratio; ++j)
18298         if (Vals[j] != Amt.getOperand(i + j))
18299           return SDValue();
18300     }
18301
18302     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18303       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18304   }
18305   return SDValue();
18306 }
18307
18308 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18309                           SelectionDAG &DAG) {
18310   MVT VT = Op.getSimpleValueType();
18311   SDLoc dl(Op);
18312   SDValue R = Op.getOperand(0);
18313   SDValue Amt = Op.getOperand(1);
18314
18315   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18316   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18317
18318   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18319     return V;
18320
18321   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18322     return V;
18323
18324   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18325     return Op;
18326
18327   // XOP has 128-bit variable logical/arithmetic shifts.
18328   // +ve/-ve Amt = shift left/right.
18329   if (Subtarget->hasXOP() &&
18330       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18331        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18332     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18333       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18334       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18335     }
18336     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18337       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18338     if (Op.getOpcode() == ISD::SRA)
18339       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18340   }
18341
18342   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18343   // shifts per-lane and then shuffle the partial results back together.
18344   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18345     // Splat the shift amounts so the scalar shifts above will catch it.
18346     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18347     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18348     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18349     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18350     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18351   }
18352
18353   // i64 vector arithmetic shift can be emulated with the transform:
18354   // M = lshr(SIGN_BIT, Amt)
18355   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18356   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18357       Op.getOpcode() == ISD::SRA) {
18358     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18359     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18360     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18361     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18362     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18363     return R;
18364   }
18365
18366   // If possible, lower this packed shift into a vector multiply instead of
18367   // expanding it into a sequence of scalar shifts.
18368   // Do this only if the vector shift count is a constant build_vector.
18369   if (Op.getOpcode() == ISD::SHL &&
18370       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18371        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18372       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18373     SmallVector<SDValue, 8> Elts;
18374     EVT SVT = VT.getScalarType();
18375     unsigned SVTBits = SVT.getSizeInBits();
18376     const APInt &One = APInt(SVTBits, 1);
18377     unsigned NumElems = VT.getVectorNumElements();
18378
18379     for (unsigned i=0; i !=NumElems; ++i) {
18380       SDValue Op = Amt->getOperand(i);
18381       if (Op->getOpcode() == ISD::UNDEF) {
18382         Elts.push_back(Op);
18383         continue;
18384       }
18385
18386       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18387       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
18388       uint64_t ShAmt = C.getZExtValue();
18389       if (ShAmt >= SVTBits) {
18390         Elts.push_back(DAG.getUNDEF(SVT));
18391         continue;
18392       }
18393       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18394     }
18395     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18396     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18397   }
18398
18399   // Lower SHL with variable shift amount.
18400   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18401     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18402
18403     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18404                      DAG.getConstant(0x3f800000U, dl, VT));
18405     Op = DAG.getBitcast(MVT::v4f32, Op);
18406     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18407     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18408   }
18409
18410   // If possible, lower this shift as a sequence of two shifts by
18411   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18412   // Example:
18413   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18414   //
18415   // Could be rewritten as:
18416   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18417   //
18418   // The advantage is that the two shifts from the example would be
18419   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18420   // the vector shift into four scalar shifts plus four pairs of vector
18421   // insert/extract.
18422   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18423       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18424     unsigned TargetOpcode = X86ISD::MOVSS;
18425     bool CanBeSimplified;
18426     // The splat value for the first packed shift (the 'X' from the example).
18427     SDValue Amt1 = Amt->getOperand(0);
18428     // The splat value for the second packed shift (the 'Y' from the example).
18429     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18430                                         Amt->getOperand(2);
18431
18432     // See if it is possible to replace this node with a sequence of
18433     // two shifts followed by a MOVSS/MOVSD
18434     if (VT == MVT::v4i32) {
18435       // Check if it is legal to use a MOVSS.
18436       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18437                         Amt2 == Amt->getOperand(3);
18438       if (!CanBeSimplified) {
18439         // Otherwise, check if we can still simplify this node using a MOVSD.
18440         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18441                           Amt->getOperand(2) == Amt->getOperand(3);
18442         TargetOpcode = X86ISD::MOVSD;
18443         Amt2 = Amt->getOperand(2);
18444       }
18445     } else {
18446       // Do similar checks for the case where the machine value type
18447       // is MVT::v8i16.
18448       CanBeSimplified = Amt1 == Amt->getOperand(1);
18449       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18450         CanBeSimplified = Amt2 == Amt->getOperand(i);
18451
18452       if (!CanBeSimplified) {
18453         TargetOpcode = X86ISD::MOVSD;
18454         CanBeSimplified = true;
18455         Amt2 = Amt->getOperand(4);
18456         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18457           CanBeSimplified = Amt1 == Amt->getOperand(i);
18458         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18459           CanBeSimplified = Amt2 == Amt->getOperand(j);
18460       }
18461     }
18462
18463     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18464         isa<ConstantSDNode>(Amt2)) {
18465       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18466       EVT CastVT = MVT::v4i32;
18467       SDValue Splat1 =
18468         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18469       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18470       SDValue Splat2 =
18471         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18472       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18473       if (TargetOpcode == X86ISD::MOVSD)
18474         CastVT = MVT::v2i64;
18475       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18476       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18477       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18478                                             BitCast1, DAG);
18479       return DAG.getBitcast(VT, Result);
18480     }
18481   }
18482
18483   // v4i32 Non Uniform Shifts.
18484   // If the shift amount is constant we can shift each lane using the SSE2
18485   // immediate shifts, else we need to zero-extend each lane to the lower i64
18486   // and shift using the SSE2 variable shifts.
18487   // The separate results can then be blended together.
18488   if (VT == MVT::v4i32) {
18489     unsigned Opc = Op.getOpcode();
18490     SDValue Amt0, Amt1, Amt2, Amt3;
18491     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18492       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18493       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18494       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18495       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18496     } else {
18497       // ISD::SHL is handled above but we include it here for completeness.
18498       switch (Opc) {
18499       default:
18500         llvm_unreachable("Unknown target vector shift node");
18501       case ISD::SHL:
18502         Opc = X86ISD::VSHL;
18503         break;
18504       case ISD::SRL:
18505         Opc = X86ISD::VSRL;
18506         break;
18507       case ISD::SRA:
18508         Opc = X86ISD::VSRA;
18509         break;
18510       }
18511       // The SSE2 shifts use the lower i64 as the same shift amount for
18512       // all lanes and the upper i64 is ignored. These shuffle masks
18513       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18514       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18515       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18516       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18517       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18518       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18519     }
18520
18521     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18522     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18523     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18524     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18525     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18526     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18527     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18528   }
18529
18530   if (VT == MVT::v16i8 ||
18531       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18532     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18533     unsigned ShiftOpcode = Op->getOpcode();
18534
18535     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18536       // On SSE41 targets we make use of the fact that VSELECT lowers
18537       // to PBLENDVB which selects bytes based just on the sign bit.
18538       if (Subtarget->hasSSE41()) {
18539         V0 = DAG.getBitcast(VT, V0);
18540         V1 = DAG.getBitcast(VT, V1);
18541         Sel = DAG.getBitcast(VT, Sel);
18542         return DAG.getBitcast(SelVT,
18543                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18544       }
18545       // On pre-SSE41 targets we test for the sign bit by comparing to
18546       // zero - a negative value will set all bits of the lanes to true
18547       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18548       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18549       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18550       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18551     };
18552
18553     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18554     // We can safely do this using i16 shifts as we're only interested in
18555     // the 3 lower bits of each byte.
18556     Amt = DAG.getBitcast(ExtVT, Amt);
18557     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18558     Amt = DAG.getBitcast(VT, Amt);
18559
18560     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18561       // r = VSELECT(r, shift(r, 4), a);
18562       SDValue M =
18563           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18564       R = SignBitSelect(VT, Amt, M, R);
18565
18566       // a += a
18567       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18568
18569       // r = VSELECT(r, shift(r, 2), a);
18570       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18571       R = SignBitSelect(VT, Amt, M, R);
18572
18573       // a += a
18574       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18575
18576       // return VSELECT(r, shift(r, 1), a);
18577       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18578       R = SignBitSelect(VT, Amt, M, R);
18579       return R;
18580     }
18581
18582     if (Op->getOpcode() == ISD::SRA) {
18583       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18584       // so we can correctly sign extend. We don't care what happens to the
18585       // lower byte.
18586       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18587       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18588       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18589       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18590       ALo = DAG.getBitcast(ExtVT, ALo);
18591       AHi = DAG.getBitcast(ExtVT, AHi);
18592       RLo = DAG.getBitcast(ExtVT, RLo);
18593       RHi = DAG.getBitcast(ExtVT, RHi);
18594
18595       // r = VSELECT(r, shift(r, 4), a);
18596       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18597                                 DAG.getConstant(4, dl, ExtVT));
18598       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18599                                 DAG.getConstant(4, dl, ExtVT));
18600       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18601       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18602
18603       // a += a
18604       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18605       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18606
18607       // r = VSELECT(r, shift(r, 2), a);
18608       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18609                         DAG.getConstant(2, dl, ExtVT));
18610       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18611                         DAG.getConstant(2, dl, ExtVT));
18612       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18613       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18614
18615       // a += a
18616       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18617       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18618
18619       // r = VSELECT(r, shift(r, 1), a);
18620       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18621                         DAG.getConstant(1, dl, ExtVT));
18622       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18623                         DAG.getConstant(1, dl, ExtVT));
18624       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18625       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18626
18627       // Logical shift the result back to the lower byte, leaving a zero upper
18628       // byte
18629       // meaning that we can safely pack with PACKUSWB.
18630       RLo =
18631           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18632       RHi =
18633           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18634       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18635     }
18636   }
18637
18638   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18639   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18640   // solution better.
18641   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18642     MVT ExtVT = MVT::v8i32;
18643     unsigned ExtOpc =
18644         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18645     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18646     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18647     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18648                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18649   }
18650
18651   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18652     MVT ExtVT = MVT::v8i32;
18653     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18654     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18655     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18656     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18657     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18658     ALo = DAG.getBitcast(ExtVT, ALo);
18659     AHi = DAG.getBitcast(ExtVT, AHi);
18660     RLo = DAG.getBitcast(ExtVT, RLo);
18661     RHi = DAG.getBitcast(ExtVT, RHi);
18662     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18663     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18664     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18665     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18666     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18667   }
18668
18669   if (VT == MVT::v8i16) {
18670     unsigned ShiftOpcode = Op->getOpcode();
18671
18672     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18673       // On SSE41 targets we make use of the fact that VSELECT lowers
18674       // to PBLENDVB which selects bytes based just on the sign bit.
18675       if (Subtarget->hasSSE41()) {
18676         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18677         V0 = DAG.getBitcast(ExtVT, V0);
18678         V1 = DAG.getBitcast(ExtVT, V1);
18679         Sel = DAG.getBitcast(ExtVT, Sel);
18680         return DAG.getBitcast(
18681             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18682       }
18683       // On pre-SSE41 targets we splat the sign bit - a negative value will
18684       // set all bits of the lanes to true and VSELECT uses that in
18685       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18686       SDValue C =
18687           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18688       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18689     };
18690
18691     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18692     if (Subtarget->hasSSE41()) {
18693       // On SSE41 targets we need to replicate the shift mask in both
18694       // bytes for PBLENDVB.
18695       Amt = DAG.getNode(
18696           ISD::OR, dl, VT,
18697           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18698           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18699     } else {
18700       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18701     }
18702
18703     // r = VSELECT(r, shift(r, 8), a);
18704     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18705     R = SignBitSelect(Amt, M, R);
18706
18707     // a += a
18708     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18709
18710     // r = VSELECT(r, shift(r, 4), a);
18711     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18712     R = SignBitSelect(Amt, M, R);
18713
18714     // a += a
18715     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18716
18717     // r = VSELECT(r, shift(r, 2), a);
18718     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18719     R = SignBitSelect(Amt, M, R);
18720
18721     // a += a
18722     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18723
18724     // return VSELECT(r, shift(r, 1), a);
18725     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18726     R = SignBitSelect(Amt, M, R);
18727     return R;
18728   }
18729
18730   // Decompose 256-bit shifts into smaller 128-bit shifts.
18731   if (VT.is256BitVector()) {
18732     unsigned NumElems = VT.getVectorNumElements();
18733     MVT EltVT = VT.getVectorElementType();
18734     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18735
18736     // Extract the two vectors
18737     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18738     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18739
18740     // Recreate the shift amount vectors
18741     SDValue Amt1, Amt2;
18742     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18743       // Constant shift amount
18744       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18745       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18746       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18747
18748       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18749       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18750     } else {
18751       // Variable shift amount
18752       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18753       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18754     }
18755
18756     // Issue new vector shifts for the smaller types
18757     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18758     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18759
18760     // Concatenate the result back
18761     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18762   }
18763
18764   return SDValue();
18765 }
18766
18767 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18768                            SelectionDAG &DAG) {
18769   MVT VT = Op.getSimpleValueType();
18770   SDLoc DL(Op);
18771   SDValue R = Op.getOperand(0);
18772   SDValue Amt = Op.getOperand(1);
18773
18774   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18775   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18776   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18777
18778   // XOP has 128-bit vector variable + immediate rotates.
18779   // +ve/-ve Amt = rotate left/right.
18780
18781   // Split 256-bit integers.
18782   if (VT.getSizeInBits() == 256)
18783     return Lower256IntArith(Op, DAG);
18784
18785   assert(VT.getSizeInBits() == 128 && "Only rotate 128-bit vectors!");
18786
18787   // Attempt to rotate by immediate.
18788   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18789     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18790       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18791       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18792       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18793                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18794     }
18795   }
18796
18797   // Use general rotate by variable (per-element).
18798   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18799 }
18800
18801 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18802   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18803   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18804   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18805   // has only one use.
18806   SDNode *N = Op.getNode();
18807   SDValue LHS = N->getOperand(0);
18808   SDValue RHS = N->getOperand(1);
18809   unsigned BaseOp = 0;
18810   unsigned Cond = 0;
18811   SDLoc DL(Op);
18812   switch (Op.getOpcode()) {
18813   default: llvm_unreachable("Unknown ovf instruction!");
18814   case ISD::SADDO:
18815     // A subtract of one will be selected as a INC. Note that INC doesn't
18816     // set CF, so we can't do this for UADDO.
18817     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18818       if (C->isOne()) {
18819         BaseOp = X86ISD::INC;
18820         Cond = X86::COND_O;
18821         break;
18822       }
18823     BaseOp = X86ISD::ADD;
18824     Cond = X86::COND_O;
18825     break;
18826   case ISD::UADDO:
18827     BaseOp = X86ISD::ADD;
18828     Cond = X86::COND_B;
18829     break;
18830   case ISD::SSUBO:
18831     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18832     // set CF, so we can't do this for USUBO.
18833     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18834       if (C->isOne()) {
18835         BaseOp = X86ISD::DEC;
18836         Cond = X86::COND_O;
18837         break;
18838       }
18839     BaseOp = X86ISD::SUB;
18840     Cond = X86::COND_O;
18841     break;
18842   case ISD::USUBO:
18843     BaseOp = X86ISD::SUB;
18844     Cond = X86::COND_B;
18845     break;
18846   case ISD::SMULO:
18847     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18848     Cond = X86::COND_O;
18849     break;
18850   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18851     if (N->getValueType(0) == MVT::i8) {
18852       BaseOp = X86ISD::UMUL8;
18853       Cond = X86::COND_O;
18854       break;
18855     }
18856     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18857                                  MVT::i32);
18858     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18859
18860     SDValue SetCC =
18861       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18862                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18863                   SDValue(Sum.getNode(), 2));
18864
18865     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18866   }
18867   }
18868
18869   // Also sets EFLAGS.
18870   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18871   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18872
18873   SDValue SetCC =
18874     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18875                 DAG.getConstant(Cond, DL, MVT::i32),
18876                 SDValue(Sum.getNode(), 1));
18877
18878   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18879 }
18880
18881 /// Returns true if the operand type is exactly twice the native width, and
18882 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18883 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18884 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18885 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18886   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18887
18888   if (OpWidth == 64)
18889     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18890   else if (OpWidth == 128)
18891     return Subtarget->hasCmpxchg16b();
18892   else
18893     return false;
18894 }
18895
18896 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18897   return needsCmpXchgNb(SI->getValueOperand()->getType());
18898 }
18899
18900 // Note: this turns large loads into lock cmpxchg8b/16b.
18901 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18902 TargetLowering::AtomicExpansionKind
18903 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18904   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18905   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18906                                                : AtomicExpansionKind::None;
18907 }
18908
18909 TargetLowering::AtomicExpansionKind
18910 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18911   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18912   Type *MemType = AI->getType();
18913
18914   // If the operand is too big, we must see if cmpxchg8/16b is available
18915   // and default to library calls otherwise.
18916   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18917     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18918                                    : AtomicExpansionKind::None;
18919   }
18920
18921   AtomicRMWInst::BinOp Op = AI->getOperation();
18922   switch (Op) {
18923   default:
18924     llvm_unreachable("Unknown atomic operation");
18925   case AtomicRMWInst::Xchg:
18926   case AtomicRMWInst::Add:
18927   case AtomicRMWInst::Sub:
18928     // It's better to use xadd, xsub or xchg for these in all cases.
18929     return AtomicExpansionKind::None;
18930   case AtomicRMWInst::Or:
18931   case AtomicRMWInst::And:
18932   case AtomicRMWInst::Xor:
18933     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18934     // prefix to a normal instruction for these operations.
18935     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18936                             : AtomicExpansionKind::None;
18937   case AtomicRMWInst::Nand:
18938   case AtomicRMWInst::Max:
18939   case AtomicRMWInst::Min:
18940   case AtomicRMWInst::UMax:
18941   case AtomicRMWInst::UMin:
18942     // These always require a non-trivial set of data operations on x86. We must
18943     // use a cmpxchg loop.
18944     return AtomicExpansionKind::CmpXChg;
18945   }
18946 }
18947
18948 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18949   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18950   // no-sse2). There isn't any reason to disable it if the target processor
18951   // supports it.
18952   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18953 }
18954
18955 LoadInst *
18956 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18957   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18958   Type *MemType = AI->getType();
18959   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18960   // there is no benefit in turning such RMWs into loads, and it is actually
18961   // harmful as it introduces a mfence.
18962   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18963     return nullptr;
18964
18965   auto Builder = IRBuilder<>(AI);
18966   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18967   auto SynchScope = AI->getSynchScope();
18968   // We must restrict the ordering to avoid generating loads with Release or
18969   // ReleaseAcquire orderings.
18970   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18971   auto Ptr = AI->getPointerOperand();
18972
18973   // Before the load we need a fence. Here is an example lifted from
18974   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18975   // is required:
18976   // Thread 0:
18977   //   x.store(1, relaxed);
18978   //   r1 = y.fetch_add(0, release);
18979   // Thread 1:
18980   //   y.fetch_add(42, acquire);
18981   //   r2 = x.load(relaxed);
18982   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
18983   // lowered to just a load without a fence. A mfence flushes the store buffer,
18984   // making the optimization clearly correct.
18985   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
18986   // otherwise, we might be able to be more aggressive on relaxed idempotent
18987   // rmw. In practice, they do not look useful, so we don't try to be
18988   // especially clever.
18989   if (SynchScope == SingleThread)
18990     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
18991     // the IR level, so we must wrap it in an intrinsic.
18992     return nullptr;
18993
18994   if (!hasMFENCE(*Subtarget))
18995     // FIXME: it might make sense to use a locked operation here but on a
18996     // different cache-line to prevent cache-line bouncing. In practice it
18997     // is probably a small win, and x86 processors without mfence are rare
18998     // enough that we do not bother.
18999     return nullptr;
19000
19001   Function *MFence =
19002       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19003   Builder.CreateCall(MFence, {});
19004
19005   // Finally we can emit the atomic load.
19006   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19007           AI->getType()->getPrimitiveSizeInBits());
19008   Loaded->setAtomic(Order, SynchScope);
19009   AI->replaceAllUsesWith(Loaded);
19010   AI->eraseFromParent();
19011   return Loaded;
19012 }
19013
19014 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19015                                  SelectionDAG &DAG) {
19016   SDLoc dl(Op);
19017   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19018     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19019   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19020     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19021
19022   // The only fence that needs an instruction is a sequentially-consistent
19023   // cross-thread fence.
19024   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19025     if (hasMFENCE(*Subtarget))
19026       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19027
19028     SDValue Chain = Op.getOperand(0);
19029     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19030     SDValue Ops[] = {
19031       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19032       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19033       DAG.getRegister(0, MVT::i32),            // Index
19034       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19035       DAG.getRegister(0, MVT::i32),            // Segment.
19036       Zero,
19037       Chain
19038     };
19039     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19040     return SDValue(Res, 0);
19041   }
19042
19043   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19044   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19045 }
19046
19047 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19048                              SelectionDAG &DAG) {
19049   MVT T = Op.getSimpleValueType();
19050   SDLoc DL(Op);
19051   unsigned Reg = 0;
19052   unsigned size = 0;
19053   switch(T.SimpleTy) {
19054   default: llvm_unreachable("Invalid value type!");
19055   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19056   case MVT::i16: Reg = X86::AX;  size = 2; break;
19057   case MVT::i32: Reg = X86::EAX; size = 4; break;
19058   case MVT::i64:
19059     assert(Subtarget->is64Bit() && "Node not type legal!");
19060     Reg = X86::RAX; size = 8;
19061     break;
19062   }
19063   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19064                                   Op.getOperand(2), SDValue());
19065   SDValue Ops[] = { cpIn.getValue(0),
19066                     Op.getOperand(1),
19067                     Op.getOperand(3),
19068                     DAG.getTargetConstant(size, DL, MVT::i8),
19069                     cpIn.getValue(1) };
19070   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19071   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19072   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19073                                            Ops, T, MMO);
19074
19075   SDValue cpOut =
19076     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19077   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19078                                       MVT::i32, cpOut.getValue(2));
19079   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19080                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19081                                 EFLAGS);
19082
19083   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19084   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19085   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19086   return SDValue();
19087 }
19088
19089 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19090                             SelectionDAG &DAG) {
19091   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19092   MVT DstVT = Op.getSimpleValueType();
19093
19094   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19095     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19096     if (DstVT != MVT::f64)
19097       // This conversion needs to be expanded.
19098       return SDValue();
19099
19100     SDValue InVec = Op->getOperand(0);
19101     SDLoc dl(Op);
19102     unsigned NumElts = SrcVT.getVectorNumElements();
19103     EVT SVT = SrcVT.getVectorElementType();
19104
19105     // Widen the vector in input in the case of MVT::v2i32.
19106     // Example: from MVT::v2i32 to MVT::v4i32.
19107     SmallVector<SDValue, 16> Elts;
19108     for (unsigned i = 0, e = NumElts; i != e; ++i)
19109       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19110                                  DAG.getIntPtrConstant(i, dl)));
19111
19112     // Explicitly mark the extra elements as Undef.
19113     Elts.append(NumElts, DAG.getUNDEF(SVT));
19114
19115     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19116     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19117     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19118     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19119                        DAG.getIntPtrConstant(0, dl));
19120   }
19121
19122   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19123          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19124   assert((DstVT == MVT::i64 ||
19125           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19126          "Unexpected custom BITCAST");
19127   // i64 <=> MMX conversions are Legal.
19128   if (SrcVT==MVT::i64 && DstVT.isVector())
19129     return Op;
19130   if (DstVT==MVT::i64 && SrcVT.isVector())
19131     return Op;
19132   // MMX <=> MMX conversions are Legal.
19133   if (SrcVT.isVector() && DstVT.isVector())
19134     return Op;
19135   // All other conversions need to be expanded.
19136   return SDValue();
19137 }
19138
19139 /// Compute the horizontal sum of bytes in V for the elements of VT.
19140 ///
19141 /// Requires V to be a byte vector and VT to be an integer vector type with
19142 /// wider elements than V's type. The width of the elements of VT determines
19143 /// how many bytes of V are summed horizontally to produce each element of the
19144 /// result.
19145 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19146                                       const X86Subtarget *Subtarget,
19147                                       SelectionDAG &DAG) {
19148   SDLoc DL(V);
19149   MVT ByteVecVT = V.getSimpleValueType();
19150   MVT EltVT = VT.getVectorElementType();
19151   int NumElts = VT.getVectorNumElements();
19152   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19153          "Expected value to have byte element type.");
19154   assert(EltVT != MVT::i8 &&
19155          "Horizontal byte sum only makes sense for wider elements!");
19156   unsigned VecSize = VT.getSizeInBits();
19157   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19158
19159   // PSADBW instruction horizontally add all bytes and leave the result in i64
19160   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19161   if (EltVT == MVT::i64) {
19162     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19163     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19164     return DAG.getBitcast(VT, V);
19165   }
19166
19167   if (EltVT == MVT::i32) {
19168     // We unpack the low half and high half into i32s interleaved with zeros so
19169     // that we can use PSADBW to horizontally sum them. The most useful part of
19170     // this is that it lines up the results of two PSADBW instructions to be
19171     // two v2i64 vectors which concatenated are the 4 population counts. We can
19172     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19173     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19174     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19175     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19176
19177     // Do the horizontal sums into two v2i64s.
19178     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19179     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19180                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19181     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19182                        DAG.getBitcast(ByteVecVT, High), Zeros);
19183
19184     // Merge them together.
19185     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19186     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19187                     DAG.getBitcast(ShortVecVT, Low),
19188                     DAG.getBitcast(ShortVecVT, High));
19189
19190     return DAG.getBitcast(VT, V);
19191   }
19192
19193   // The only element type left is i16.
19194   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19195
19196   // To obtain pop count for each i16 element starting from the pop count for
19197   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19198   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19199   // directly supported.
19200   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19201   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19202   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19203   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19204                   DAG.getBitcast(ByteVecVT, V));
19205   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19206 }
19207
19208 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19209                                         const X86Subtarget *Subtarget,
19210                                         SelectionDAG &DAG) {
19211   MVT VT = Op.getSimpleValueType();
19212   MVT EltVT = VT.getVectorElementType();
19213   unsigned VecSize = VT.getSizeInBits();
19214
19215   // Implement a lookup table in register by using an algorithm based on:
19216   // http://wm.ite.pl/articles/sse-popcount.html
19217   //
19218   // The general idea is that every lower byte nibble in the input vector is an
19219   // index into a in-register pre-computed pop count table. We then split up the
19220   // input vector in two new ones: (1) a vector with only the shifted-right
19221   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19222   // masked out higher ones) for each byte. PSHUB is used separately with both
19223   // to index the in-register table. Next, both are added and the result is a
19224   // i8 vector where each element contains the pop count for input byte.
19225   //
19226   // To obtain the pop count for elements != i8, we follow up with the same
19227   // approach and use additional tricks as described below.
19228   //
19229   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19230                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19231                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19232                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19233
19234   int NumByteElts = VecSize / 8;
19235   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19236   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19237   SmallVector<SDValue, 16> LUTVec;
19238   for (int i = 0; i < NumByteElts; ++i)
19239     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19240   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19241   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19242                                   DAG.getConstant(0x0F, DL, MVT::i8));
19243   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19244
19245   // High nibbles
19246   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19247   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19248   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19249
19250   // Low nibbles
19251   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19252
19253   // The input vector is used as the shuffle mask that index elements into the
19254   // LUT. After counting low and high nibbles, add the vector to obtain the
19255   // final pop count per i8 element.
19256   SDValue HighPopCnt =
19257       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19258   SDValue LowPopCnt =
19259       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19260   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19261
19262   if (EltVT == MVT::i8)
19263     return PopCnt;
19264
19265   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19266 }
19267
19268 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19269                                        const X86Subtarget *Subtarget,
19270                                        SelectionDAG &DAG) {
19271   MVT VT = Op.getSimpleValueType();
19272   assert(VT.is128BitVector() &&
19273          "Only 128-bit vector bitmath lowering supported.");
19274
19275   int VecSize = VT.getSizeInBits();
19276   MVT EltVT = VT.getVectorElementType();
19277   int Len = EltVT.getSizeInBits();
19278
19279   // This is the vectorized version of the "best" algorithm from
19280   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19281   // with a minor tweak to use a series of adds + shifts instead of vector
19282   // multiplications. Implemented for all integer vector types. We only use
19283   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19284   // much faster, even faster than using native popcnt instructions.
19285
19286   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19287     MVT VT = V.getSimpleValueType();
19288     SmallVector<SDValue, 32> Shifters(
19289         VT.getVectorNumElements(),
19290         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19291     return DAG.getNode(OpCode, DL, VT, V,
19292                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19293   };
19294   auto GetMask = [&](SDValue V, APInt Mask) {
19295     MVT VT = V.getSimpleValueType();
19296     SmallVector<SDValue, 32> Masks(
19297         VT.getVectorNumElements(),
19298         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19299     return DAG.getNode(ISD::AND, DL, VT, V,
19300                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19301   };
19302
19303   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19304   // x86, so set the SRL type to have elements at least i16 wide. This is
19305   // correct because all of our SRLs are followed immediately by a mask anyways
19306   // that handles any bits that sneak into the high bits of the byte elements.
19307   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19308
19309   SDValue V = Op;
19310
19311   // v = v - ((v >> 1) & 0x55555555...)
19312   SDValue Srl =
19313       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19314   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19315   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19316
19317   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19318   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19319   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19320   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19321   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19322
19323   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19324   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19325   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19326   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19327
19328   // At this point, V contains the byte-wise population count, and we are
19329   // merely doing a horizontal sum if necessary to get the wider element
19330   // counts.
19331   if (EltVT == MVT::i8)
19332     return V;
19333
19334   return LowerHorizontalByteSum(
19335       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19336       DAG);
19337 }
19338
19339 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19340                                 SelectionDAG &DAG) {
19341   MVT VT = Op.getSimpleValueType();
19342   // FIXME: Need to add AVX-512 support here!
19343   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19344          "Unknown CTPOP type to handle");
19345   SDLoc DL(Op.getNode());
19346   SDValue Op0 = Op.getOperand(0);
19347
19348   if (!Subtarget->hasSSSE3()) {
19349     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19350     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19351     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19352   }
19353
19354   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19355     unsigned NumElems = VT.getVectorNumElements();
19356
19357     // Extract each 128-bit vector, compute pop count and concat the result.
19358     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19359     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19360
19361     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19362                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19363                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19364   }
19365
19366   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19367 }
19368
19369 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19370                           SelectionDAG &DAG) {
19371   assert(Op.getValueType().isVector() &&
19372          "We only do custom lowering for vector population count.");
19373   return LowerVectorCTPOP(Op, Subtarget, DAG);
19374 }
19375
19376 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19377   SDNode *Node = Op.getNode();
19378   SDLoc dl(Node);
19379   EVT T = Node->getValueType(0);
19380   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19381                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19382   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19383                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19384                        Node->getOperand(0),
19385                        Node->getOperand(1), negOp,
19386                        cast<AtomicSDNode>(Node)->getMemOperand(),
19387                        cast<AtomicSDNode>(Node)->getOrdering(),
19388                        cast<AtomicSDNode>(Node)->getSynchScope());
19389 }
19390
19391 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19392   SDNode *Node = Op.getNode();
19393   SDLoc dl(Node);
19394   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19395
19396   // Convert seq_cst store -> xchg
19397   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19398   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19399   //        (The only way to get a 16-byte store is cmpxchg16b)
19400   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19401   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19402       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19403     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19404                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19405                                  Node->getOperand(0),
19406                                  Node->getOperand(1), Node->getOperand(2),
19407                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19408                                  cast<AtomicSDNode>(Node)->getOrdering(),
19409                                  cast<AtomicSDNode>(Node)->getSynchScope());
19410     return Swap.getValue(1);
19411   }
19412   // Other atomic stores have a simple pattern.
19413   return Op;
19414 }
19415
19416 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19417   EVT VT = Op.getNode()->getSimpleValueType(0);
19418
19419   // Let legalize expand this if it isn't a legal type yet.
19420   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19421     return SDValue();
19422
19423   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19424
19425   unsigned Opc;
19426   bool ExtraOp = false;
19427   switch (Op.getOpcode()) {
19428   default: llvm_unreachable("Invalid code");
19429   case ISD::ADDC: Opc = X86ISD::ADD; break;
19430   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19431   case ISD::SUBC: Opc = X86ISD::SUB; break;
19432   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19433   }
19434
19435   if (!ExtraOp)
19436     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19437                        Op.getOperand(1));
19438   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19439                      Op.getOperand(1), Op.getOperand(2));
19440 }
19441
19442 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19443                             SelectionDAG &DAG) {
19444   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19445
19446   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19447   // which returns the values as { float, float } (in XMM0) or
19448   // { double, double } (which is returned in XMM0, XMM1).
19449   SDLoc dl(Op);
19450   SDValue Arg = Op.getOperand(0);
19451   EVT ArgVT = Arg.getValueType();
19452   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19453
19454   TargetLowering::ArgListTy Args;
19455   TargetLowering::ArgListEntry Entry;
19456
19457   Entry.Node = Arg;
19458   Entry.Ty = ArgTy;
19459   Entry.isSExt = false;
19460   Entry.isZExt = false;
19461   Args.push_back(Entry);
19462
19463   bool isF64 = ArgVT == MVT::f64;
19464   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19465   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19466   // the results are returned via SRet in memory.
19467   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19468   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19469   SDValue Callee =
19470       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19471
19472   Type *RetTy = isF64
19473     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19474     : (Type*)VectorType::get(ArgTy, 4);
19475
19476   TargetLowering::CallLoweringInfo CLI(DAG);
19477   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19478     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19479
19480   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19481
19482   if (isF64)
19483     // Returned in xmm0 and xmm1.
19484     return CallResult.first;
19485
19486   // Returned in bits 0:31 and 32:64 xmm0.
19487   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19488                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19489   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19490                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19491   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19492   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19493 }
19494
19495 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19496                              SelectionDAG &DAG) {
19497   assert(Subtarget->hasAVX512() &&
19498          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19499
19500   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19501   EVT VT = N->getValue().getValueType();
19502   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19503   SDLoc dl(Op);
19504
19505   // X86 scatter kills mask register, so its type should be added to
19506   // the list of return values
19507   if (N->getNumValues() == 1) {
19508     SDValue Index = N->getIndex();
19509     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19510         !Index.getValueType().is512BitVector())
19511       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19512
19513     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19514     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19515                       N->getOperand(3), Index };
19516
19517     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19518     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19519     return SDValue(NewScatter.getNode(), 0);
19520   }
19521   return Op;
19522 }
19523
19524 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19525                             SelectionDAG &DAG) {
19526   assert(Subtarget->hasAVX512() &&
19527          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19528
19529   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19530   EVT VT = Op.getValueType();
19531   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19532   SDLoc dl(Op);
19533
19534   SDValue Index = N->getIndex();
19535   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19536       !Index.getValueType().is512BitVector()) {
19537     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19538     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19539                       N->getOperand(3), Index };
19540     DAG.UpdateNodeOperands(N, Ops);
19541   }
19542   return Op;
19543 }
19544
19545 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19546                                                     SelectionDAG &DAG) const {
19547   // TODO: Eventually, the lowering of these nodes should be informed by or
19548   // deferred to the GC strategy for the function in which they appear. For
19549   // now, however, they must be lowered to something. Since they are logically
19550   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19551   // require special handling for these nodes), lower them as literal NOOPs for
19552   // the time being.
19553   SmallVector<SDValue, 2> Ops;
19554
19555   Ops.push_back(Op.getOperand(0));
19556   if (Op->getGluedNode())
19557     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19558
19559   SDLoc OpDL(Op);
19560   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19561   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19562
19563   return NOOP;
19564 }
19565
19566 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19567                                                   SelectionDAG &DAG) const {
19568   // TODO: Eventually, the lowering of these nodes should be informed by or
19569   // deferred to the GC strategy for the function in which they appear. For
19570   // now, however, they must be lowered to something. Since they are logically
19571   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19572   // require special handling for these nodes), lower them as literal NOOPs for
19573   // the time being.
19574   SmallVector<SDValue, 2> Ops;
19575
19576   Ops.push_back(Op.getOperand(0));
19577   if (Op->getGluedNode())
19578     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19579
19580   SDLoc OpDL(Op);
19581   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19582   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19583
19584   return NOOP;
19585 }
19586
19587 /// LowerOperation - Provide custom lowering hooks for some operations.
19588 ///
19589 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19590   switch (Op.getOpcode()) {
19591   default: llvm_unreachable("Should not custom lower this!");
19592   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19593   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19594     return LowerCMP_SWAP(Op, Subtarget, DAG);
19595   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19596   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19597   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19598   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19599   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19600   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19601   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19602   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19603   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19604   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19605   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19606   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19607   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19608   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19609   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19610   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19611   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19612   case ISD::SHL_PARTS:
19613   case ISD::SRA_PARTS:
19614   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19615   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19616   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19617   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19618   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19619   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19620   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19621   case ISD::SIGN_EXTEND_VECTOR_INREG:
19622     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19623   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19624   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19625   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19626   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19627   case ISD::FABS:
19628   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19629   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19630   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19631   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19632   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19633   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19634   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19635   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19636   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19637   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19638   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19639   case ISD::INTRINSIC_VOID:
19640   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19641   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19642   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19643   case ISD::FRAME_TO_ARGS_OFFSET:
19644                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19645   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19646   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19647   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19648   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19649   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19650   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19651   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19652   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19653   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19654   case ISD::CTTZ:
19655   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19656   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19657   case ISD::UMUL_LOHI:
19658   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19659   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19660   case ISD::SRA:
19661   case ISD::SRL:
19662   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19663   case ISD::SADDO:
19664   case ISD::UADDO:
19665   case ISD::SSUBO:
19666   case ISD::USUBO:
19667   case ISD::SMULO:
19668   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19669   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19670   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19671   case ISD::ADDC:
19672   case ISD::ADDE:
19673   case ISD::SUBC:
19674   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19675   case ISD::ADD:                return LowerADD(Op, DAG);
19676   case ISD::SUB:                return LowerSUB(Op, DAG);
19677   case ISD::SMAX:
19678   case ISD::SMIN:
19679   case ISD::UMAX:
19680   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19681   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19682   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19683   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19684   case ISD::GC_TRANSITION_START:
19685                                 return LowerGC_TRANSITION_START(Op, DAG);
19686   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19687   }
19688 }
19689
19690 /// ReplaceNodeResults - Replace a node with an illegal result type
19691 /// with a new node built out of custom code.
19692 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19693                                            SmallVectorImpl<SDValue>&Results,
19694                                            SelectionDAG &DAG) const {
19695   SDLoc dl(N);
19696   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19697   switch (N->getOpcode()) {
19698   default:
19699     llvm_unreachable("Do not know how to custom type legalize this operation!");
19700   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19701   case X86ISD::FMINC:
19702   case X86ISD::FMIN:
19703   case X86ISD::FMAXC:
19704   case X86ISD::FMAX: {
19705     EVT VT = N->getValueType(0);
19706     if (VT != MVT::v2f32)
19707       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
19708     SDValue UNDEF = DAG.getUNDEF(VT);
19709     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19710                               N->getOperand(0), UNDEF);
19711     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19712                               N->getOperand(1), UNDEF);
19713     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19714     return;
19715   }
19716   case ISD::SIGN_EXTEND_INREG:
19717   case ISD::ADDC:
19718   case ISD::ADDE:
19719   case ISD::SUBC:
19720   case ISD::SUBE:
19721     // We don't want to expand or promote these.
19722     return;
19723   case ISD::SDIV:
19724   case ISD::UDIV:
19725   case ISD::SREM:
19726   case ISD::UREM:
19727   case ISD::SDIVREM:
19728   case ISD::UDIVREM: {
19729     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19730     Results.push_back(V);
19731     return;
19732   }
19733   case ISD::FP_TO_SINT:
19734   case ISD::FP_TO_UINT: {
19735     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19736
19737     std::pair<SDValue,SDValue> Vals =
19738         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19739     SDValue FIST = Vals.first, StackSlot = Vals.second;
19740     if (FIST.getNode()) {
19741       EVT VT = N->getValueType(0);
19742       // Return a load from the stack slot.
19743       if (StackSlot.getNode())
19744         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19745                                       MachinePointerInfo(),
19746                                       false, false, false, 0));
19747       else
19748         Results.push_back(FIST);
19749     }
19750     return;
19751   }
19752   case ISD::UINT_TO_FP: {
19753     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19754     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19755         N->getValueType(0) != MVT::v2f32)
19756       return;
19757     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19758                                  N->getOperand(0));
19759     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19760                                      MVT::f64);
19761     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19762     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19763                              DAG.getBitcast(MVT::v2i64, VBias));
19764     Or = DAG.getBitcast(MVT::v2f64, Or);
19765     // TODO: Are there any fast-math-flags to propagate here?
19766     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19767     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19768     return;
19769   }
19770   case ISD::FP_ROUND: {
19771     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19772         return;
19773     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19774     Results.push_back(V);
19775     return;
19776   }
19777   case ISD::FP_EXTEND: {
19778     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19779     // No other ValueType for FP_EXTEND should reach this point.
19780     assert(N->getValueType(0) == MVT::v2f32 &&
19781            "Do not know how to legalize this Node");
19782     return;
19783   }
19784   case ISD::INTRINSIC_W_CHAIN: {
19785     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19786     switch (IntNo) {
19787     default : llvm_unreachable("Do not know how to custom type "
19788                                "legalize this intrinsic operation!");
19789     case Intrinsic::x86_rdtsc:
19790       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19791                                      Results);
19792     case Intrinsic::x86_rdtscp:
19793       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19794                                      Results);
19795     case Intrinsic::x86_rdpmc:
19796       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19797     }
19798   }
19799   case ISD::READCYCLECOUNTER: {
19800     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19801                                    Results);
19802   }
19803   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19804     EVT T = N->getValueType(0);
19805     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19806     bool Regs64bit = T == MVT::i128;
19807     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19808     SDValue cpInL, cpInH;
19809     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19810                         DAG.getConstant(0, dl, HalfT));
19811     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19812                         DAG.getConstant(1, dl, HalfT));
19813     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19814                              Regs64bit ? X86::RAX : X86::EAX,
19815                              cpInL, SDValue());
19816     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19817                              Regs64bit ? X86::RDX : X86::EDX,
19818                              cpInH, cpInL.getValue(1));
19819     SDValue swapInL, swapInH;
19820     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19821                           DAG.getConstant(0, dl, HalfT));
19822     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19823                           DAG.getConstant(1, dl, HalfT));
19824     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19825                                Regs64bit ? X86::RBX : X86::EBX,
19826                                swapInL, cpInH.getValue(1));
19827     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19828                                Regs64bit ? X86::RCX : X86::ECX,
19829                                swapInH, swapInL.getValue(1));
19830     SDValue Ops[] = { swapInH.getValue(0),
19831                       N->getOperand(1),
19832                       swapInH.getValue(1) };
19833     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19834     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19835     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19836                                   X86ISD::LCMPXCHG8_DAG;
19837     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19838     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19839                                         Regs64bit ? X86::RAX : X86::EAX,
19840                                         HalfT, Result.getValue(1));
19841     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19842                                         Regs64bit ? X86::RDX : X86::EDX,
19843                                         HalfT, cpOutL.getValue(2));
19844     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19845
19846     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19847                                         MVT::i32, cpOutH.getValue(2));
19848     SDValue Success =
19849         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19850                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19851     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19852
19853     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19854     Results.push_back(Success);
19855     Results.push_back(EFLAGS.getValue(1));
19856     return;
19857   }
19858   case ISD::ATOMIC_SWAP:
19859   case ISD::ATOMIC_LOAD_ADD:
19860   case ISD::ATOMIC_LOAD_SUB:
19861   case ISD::ATOMIC_LOAD_AND:
19862   case ISD::ATOMIC_LOAD_OR:
19863   case ISD::ATOMIC_LOAD_XOR:
19864   case ISD::ATOMIC_LOAD_NAND:
19865   case ISD::ATOMIC_LOAD_MIN:
19866   case ISD::ATOMIC_LOAD_MAX:
19867   case ISD::ATOMIC_LOAD_UMIN:
19868   case ISD::ATOMIC_LOAD_UMAX:
19869   case ISD::ATOMIC_LOAD: {
19870     // Delegate to generic TypeLegalization. Situations we can really handle
19871     // should have already been dealt with by AtomicExpandPass.cpp.
19872     break;
19873   }
19874   case ISD::BITCAST: {
19875     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19876     EVT DstVT = N->getValueType(0);
19877     EVT SrcVT = N->getOperand(0)->getValueType(0);
19878
19879     if (SrcVT != MVT::f64 ||
19880         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19881       return;
19882
19883     unsigned NumElts = DstVT.getVectorNumElements();
19884     EVT SVT = DstVT.getVectorElementType();
19885     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19886     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19887                                    MVT::v2f64, N->getOperand(0));
19888     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19889
19890     if (ExperimentalVectorWideningLegalization) {
19891       // If we are legalizing vectors by widening, we already have the desired
19892       // legal vector type, just return it.
19893       Results.push_back(ToVecInt);
19894       return;
19895     }
19896
19897     SmallVector<SDValue, 8> Elts;
19898     for (unsigned i = 0, e = NumElts; i != e; ++i)
19899       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19900                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19901
19902     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19903   }
19904   }
19905 }
19906
19907 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19908   switch ((X86ISD::NodeType)Opcode) {
19909   case X86ISD::FIRST_NUMBER:       break;
19910   case X86ISD::BSF:                return "X86ISD::BSF";
19911   case X86ISD::BSR:                return "X86ISD::BSR";
19912   case X86ISD::SHLD:               return "X86ISD::SHLD";
19913   case X86ISD::SHRD:               return "X86ISD::SHRD";
19914   case X86ISD::FAND:               return "X86ISD::FAND";
19915   case X86ISD::FANDN:              return "X86ISD::FANDN";
19916   case X86ISD::FOR:                return "X86ISD::FOR";
19917   case X86ISD::FXOR:               return "X86ISD::FXOR";
19918   case X86ISD::FILD:               return "X86ISD::FILD";
19919   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19920   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19921   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19922   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19923   case X86ISD::FLD:                return "X86ISD::FLD";
19924   case X86ISD::FST:                return "X86ISD::FST";
19925   case X86ISD::CALL:               return "X86ISD::CALL";
19926   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19927   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19928   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19929   case X86ISD::BT:                 return "X86ISD::BT";
19930   case X86ISD::CMP:                return "X86ISD::CMP";
19931   case X86ISD::COMI:               return "X86ISD::COMI";
19932   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19933   case X86ISD::CMPM:               return "X86ISD::CMPM";
19934   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19935   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19936   case X86ISD::SETCC:              return "X86ISD::SETCC";
19937   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19938   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19939   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19940   case X86ISD::CMOV:               return "X86ISD::CMOV";
19941   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19942   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19943   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19944   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19945   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19946   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19947   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19948   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19949   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19950   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19951   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19952   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19953   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19954   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19955   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19956   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19957   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19958   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19959   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19960   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19961   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19962   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19963   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19964   case X86ISD::HADD:               return "X86ISD::HADD";
19965   case X86ISD::HSUB:               return "X86ISD::HSUB";
19966   case X86ISD::FHADD:              return "X86ISD::FHADD";
19967   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19968   case X86ISD::ABS:                return "X86ISD::ABS";
19969   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
19970   case X86ISD::FMAX:               return "X86ISD::FMAX";
19971   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19972   case X86ISD::FMIN:               return "X86ISD::FMIN";
19973   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19974   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19975   case X86ISD::FMINC:              return "X86ISD::FMINC";
19976   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19977   case X86ISD::FRCP:               return "X86ISD::FRCP";
19978   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19979   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19980   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19981   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19982   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19983   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19984   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19985   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19986   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19987   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19988   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19989   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19990   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19991   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19992   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19993   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19994   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19995   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19996   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19997   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
19998   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
19999   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20000   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20001   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20002   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20003   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20004   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20005   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20006   case X86ISD::VSHL:               return "X86ISD::VSHL";
20007   case X86ISD::VSRL:               return "X86ISD::VSRL";
20008   case X86ISD::VSRA:               return "X86ISD::VSRA";
20009   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20010   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20011   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20012   case X86ISD::CMPP:               return "X86ISD::CMPP";
20013   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20014   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20015   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20016   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20017   case X86ISD::ADD:                return "X86ISD::ADD";
20018   case X86ISD::SUB:                return "X86ISD::SUB";
20019   case X86ISD::ADC:                return "X86ISD::ADC";
20020   case X86ISD::SBB:                return "X86ISD::SBB";
20021   case X86ISD::SMUL:               return "X86ISD::SMUL";
20022   case X86ISD::UMUL:               return "X86ISD::UMUL";
20023   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20024   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20025   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20026   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20027   case X86ISD::INC:                return "X86ISD::INC";
20028   case X86ISD::DEC:                return "X86ISD::DEC";
20029   case X86ISD::OR:                 return "X86ISD::OR";
20030   case X86ISD::XOR:                return "X86ISD::XOR";
20031   case X86ISD::AND:                return "X86ISD::AND";
20032   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20033   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20034   case X86ISD::PTEST:              return "X86ISD::PTEST";
20035   case X86ISD::TESTP:              return "X86ISD::TESTP";
20036   case X86ISD::TESTM:              return "X86ISD::TESTM";
20037   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20038   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20039   case X86ISD::KTEST:              return "X86ISD::KTEST";
20040   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20041   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20042   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20043   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20044   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20045   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20046   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20047   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20048   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20049   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20050   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20051   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20052   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20053   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20054   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20055   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20056   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20057   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20058   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20059   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20060   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20061   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20062   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20063   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20064   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20065   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20066   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20067   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20068   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20069   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20070   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20071   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20072   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20073   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20074   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20075   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20076   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20077   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20078   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20079   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20080   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20081   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20082   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20083   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20084   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20085   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20086   case X86ISD::SAHF:               return "X86ISD::SAHF";
20087   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20088   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20089   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20090   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20091   case X86ISD::VPROT:              return "X86ISD::VPROT";
20092   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20093   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20094   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20095   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20096   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20097   case X86ISD::FMADD:              return "X86ISD::FMADD";
20098   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20099   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20100   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20101   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20102   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20103   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20104   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20105   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20106   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20107   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20108   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20109   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20110   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20111   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20112   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20113   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20114   case X86ISD::XTEST:              return "X86ISD::XTEST";
20115   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20116   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20117   case X86ISD::SELECT:             return "X86ISD::SELECT";
20118   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20119   case X86ISD::RCP28:              return "X86ISD::RCP28";
20120   case X86ISD::EXP2:               return "X86ISD::EXP2";
20121   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20122   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20123   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20124   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20125   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20126   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20127   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20128   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20129   case X86ISD::ADDS:               return "X86ISD::ADDS";
20130   case X86ISD::SUBS:               return "X86ISD::SUBS";
20131   case X86ISD::AVG:                return "X86ISD::AVG";
20132   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20133   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20134   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20135   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20136   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20137   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20138   }
20139   return nullptr;
20140 }
20141
20142 // isLegalAddressingMode - Return true if the addressing mode represented
20143 // by AM is legal for this target, for a load/store of the specified type.
20144 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20145                                               const AddrMode &AM, Type *Ty,
20146                                               unsigned AS) const {
20147   // X86 supports extremely general addressing modes.
20148   CodeModel::Model M = getTargetMachine().getCodeModel();
20149   Reloc::Model R = getTargetMachine().getRelocationModel();
20150
20151   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20152   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20153     return false;
20154
20155   if (AM.BaseGV) {
20156     unsigned GVFlags =
20157       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20158
20159     // If a reference to this global requires an extra load, we can't fold it.
20160     if (isGlobalStubReference(GVFlags))
20161       return false;
20162
20163     // If BaseGV requires a register for the PIC base, we cannot also have a
20164     // BaseReg specified.
20165     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20166       return false;
20167
20168     // If lower 4G is not available, then we must use rip-relative addressing.
20169     if ((M != CodeModel::Small || R != Reloc::Static) &&
20170         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20171       return false;
20172   }
20173
20174   switch (AM.Scale) {
20175   case 0:
20176   case 1:
20177   case 2:
20178   case 4:
20179   case 8:
20180     // These scales always work.
20181     break;
20182   case 3:
20183   case 5:
20184   case 9:
20185     // These scales are formed with basereg+scalereg.  Only accept if there is
20186     // no basereg yet.
20187     if (AM.HasBaseReg)
20188       return false;
20189     break;
20190   default:  // Other stuff never works.
20191     return false;
20192   }
20193
20194   return true;
20195 }
20196
20197 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20198   unsigned Bits = Ty->getScalarSizeInBits();
20199
20200   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20201   // particularly cheaper than those without.
20202   if (Bits == 8)
20203     return false;
20204
20205   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20206   // variable shifts just as cheap as scalar ones.
20207   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20208     return false;
20209
20210   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20211   // fully general vector.
20212   return true;
20213 }
20214
20215 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20216   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20217     return false;
20218   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20219   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20220   return NumBits1 > NumBits2;
20221 }
20222
20223 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20224   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20225     return false;
20226
20227   if (!isTypeLegal(EVT::getEVT(Ty1)))
20228     return false;
20229
20230   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20231
20232   // Assuming the caller doesn't have a zeroext or signext return parameter,
20233   // truncation all the way down to i1 is valid.
20234   return true;
20235 }
20236
20237 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20238   return isInt<32>(Imm);
20239 }
20240
20241 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20242   // Can also use sub to handle negated immediates.
20243   return isInt<32>(Imm);
20244 }
20245
20246 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20247   if (!VT1.isInteger() || !VT2.isInteger())
20248     return false;
20249   unsigned NumBits1 = VT1.getSizeInBits();
20250   unsigned NumBits2 = VT2.getSizeInBits();
20251   return NumBits1 > NumBits2;
20252 }
20253
20254 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20255   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20256   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20257 }
20258
20259 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20260   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20261   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20262 }
20263
20264 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20265   EVT VT1 = Val.getValueType();
20266   if (isZExtFree(VT1, VT2))
20267     return true;
20268
20269   if (Val.getOpcode() != ISD::LOAD)
20270     return false;
20271
20272   if (!VT1.isSimple() || !VT1.isInteger() ||
20273       !VT2.isSimple() || !VT2.isInteger())
20274     return false;
20275
20276   switch (VT1.getSimpleVT().SimpleTy) {
20277   default: break;
20278   case MVT::i8:
20279   case MVT::i16:
20280   case MVT::i32:
20281     // X86 has 8, 16, and 32-bit zero-extending loads.
20282     return true;
20283   }
20284
20285   return false;
20286 }
20287
20288 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20289
20290 bool
20291 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20292   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20293     return false;
20294
20295   VT = VT.getScalarType();
20296
20297   if (!VT.isSimple())
20298     return false;
20299
20300   switch (VT.getSimpleVT().SimpleTy) {
20301   case MVT::f32:
20302   case MVT::f64:
20303     return true;
20304   default:
20305     break;
20306   }
20307
20308   return false;
20309 }
20310
20311 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20312   // i16 instructions are longer (0x66 prefix) and potentially slower.
20313   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20314 }
20315
20316 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20317 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20318 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20319 /// are assumed to be legal.
20320 bool
20321 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20322                                       EVT VT) const {
20323   if (!VT.isSimple())
20324     return false;
20325
20326   // Not for i1 vectors
20327   if (VT.getScalarType() == MVT::i1)
20328     return false;
20329
20330   // Very little shuffling can be done for 64-bit vectors right now.
20331   if (VT.getSizeInBits() == 64)
20332     return false;
20333
20334   // We only care that the types being shuffled are legal. The lowering can
20335   // handle any possible shuffle mask that results.
20336   return isTypeLegal(VT.getSimpleVT());
20337 }
20338
20339 bool
20340 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20341                                           EVT VT) const {
20342   // Just delegate to the generic legality, clear masks aren't special.
20343   return isShuffleMaskLegal(Mask, VT);
20344 }
20345
20346 //===----------------------------------------------------------------------===//
20347 //                           X86 Scheduler Hooks
20348 //===----------------------------------------------------------------------===//
20349
20350 /// Utility function to emit xbegin specifying the start of an RTM region.
20351 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20352                                      const TargetInstrInfo *TII) {
20353   DebugLoc DL = MI->getDebugLoc();
20354
20355   const BasicBlock *BB = MBB->getBasicBlock();
20356   MachineFunction::iterator I = ++MBB->getIterator();
20357
20358   // For the v = xbegin(), we generate
20359   //
20360   // thisMBB:
20361   //  xbegin sinkMBB
20362   //
20363   // mainMBB:
20364   //  eax = -1
20365   //
20366   // sinkMBB:
20367   //  v = eax
20368
20369   MachineBasicBlock *thisMBB = MBB;
20370   MachineFunction *MF = MBB->getParent();
20371   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20372   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20373   MF->insert(I, mainMBB);
20374   MF->insert(I, sinkMBB);
20375
20376   // Transfer the remainder of BB and its successor edges to sinkMBB.
20377   sinkMBB->splice(sinkMBB->begin(), MBB,
20378                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20379   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20380
20381   // thisMBB:
20382   //  xbegin sinkMBB
20383   //  # fallthrough to mainMBB
20384   //  # abortion to sinkMBB
20385   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20386   thisMBB->addSuccessor(mainMBB);
20387   thisMBB->addSuccessor(sinkMBB);
20388
20389   // mainMBB:
20390   //  EAX = -1
20391   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20392   mainMBB->addSuccessor(sinkMBB);
20393
20394   // sinkMBB:
20395   // EAX is live into the sinkMBB
20396   sinkMBB->addLiveIn(X86::EAX);
20397   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20398           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20399     .addReg(X86::EAX);
20400
20401   MI->eraseFromParent();
20402   return sinkMBB;
20403 }
20404
20405 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20406 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20407 // in the .td file.
20408 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20409                                        const TargetInstrInfo *TII) {
20410   unsigned Opc;
20411   switch (MI->getOpcode()) {
20412   default: llvm_unreachable("illegal opcode!");
20413   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20414   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20415   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20416   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20417   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20418   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20419   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20420   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20421   }
20422
20423   DebugLoc dl = MI->getDebugLoc();
20424   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20425
20426   unsigned NumArgs = MI->getNumOperands();
20427   for (unsigned i = 1; i < NumArgs; ++i) {
20428     MachineOperand &Op = MI->getOperand(i);
20429     if (!(Op.isReg() && Op.isImplicit()))
20430       MIB.addOperand(Op);
20431   }
20432   if (MI->hasOneMemOperand())
20433     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20434
20435   BuildMI(*BB, MI, dl,
20436     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20437     .addReg(X86::XMM0);
20438
20439   MI->eraseFromParent();
20440   return BB;
20441 }
20442
20443 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20444 // defs in an instruction pattern
20445 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20446                                        const TargetInstrInfo *TII) {
20447   unsigned Opc;
20448   switch (MI->getOpcode()) {
20449   default: llvm_unreachable("illegal opcode!");
20450   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20451   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20452   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20453   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20454   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20455   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20456   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20457   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20458   }
20459
20460   DebugLoc dl = MI->getDebugLoc();
20461   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20462
20463   unsigned NumArgs = MI->getNumOperands(); // remove the results
20464   for (unsigned i = 1; i < NumArgs; ++i) {
20465     MachineOperand &Op = MI->getOperand(i);
20466     if (!(Op.isReg() && Op.isImplicit()))
20467       MIB.addOperand(Op);
20468   }
20469   if (MI->hasOneMemOperand())
20470     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20471
20472   BuildMI(*BB, MI, dl,
20473     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20474     .addReg(X86::ECX);
20475
20476   MI->eraseFromParent();
20477   return BB;
20478 }
20479
20480 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20481                                       const X86Subtarget *Subtarget) {
20482   DebugLoc dl = MI->getDebugLoc();
20483   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20484   // Address into RAX/EAX, other two args into ECX, EDX.
20485   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20486   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20487   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20488   for (int i = 0; i < X86::AddrNumOperands; ++i)
20489     MIB.addOperand(MI->getOperand(i));
20490
20491   unsigned ValOps = X86::AddrNumOperands;
20492   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20493     .addReg(MI->getOperand(ValOps).getReg());
20494   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20495     .addReg(MI->getOperand(ValOps+1).getReg());
20496
20497   // The instruction doesn't actually take any operands though.
20498   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20499
20500   MI->eraseFromParent(); // The pseudo is gone now.
20501   return BB;
20502 }
20503
20504 MachineBasicBlock *
20505 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20506                                                  MachineBasicBlock *MBB) const {
20507   // Emit va_arg instruction on X86-64.
20508
20509   // Operands to this pseudo-instruction:
20510   // 0  ) Output        : destination address (reg)
20511   // 1-5) Input         : va_list address (addr, i64mem)
20512   // 6  ) ArgSize       : Size (in bytes) of vararg type
20513   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20514   // 8  ) Align         : Alignment of type
20515   // 9  ) EFLAGS (implicit-def)
20516
20517   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20518   static_assert(X86::AddrNumOperands == 5,
20519                 "VAARG_64 assumes 5 address operands");
20520
20521   unsigned DestReg = MI->getOperand(0).getReg();
20522   MachineOperand &Base = MI->getOperand(1);
20523   MachineOperand &Scale = MI->getOperand(2);
20524   MachineOperand &Index = MI->getOperand(3);
20525   MachineOperand &Disp = MI->getOperand(4);
20526   MachineOperand &Segment = MI->getOperand(5);
20527   unsigned ArgSize = MI->getOperand(6).getImm();
20528   unsigned ArgMode = MI->getOperand(7).getImm();
20529   unsigned Align = MI->getOperand(8).getImm();
20530
20531   // Memory Reference
20532   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20533   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20534   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20535
20536   // Machine Information
20537   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20538   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20539   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20540   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20541   DebugLoc DL = MI->getDebugLoc();
20542
20543   // struct va_list {
20544   //   i32   gp_offset
20545   //   i32   fp_offset
20546   //   i64   overflow_area (address)
20547   //   i64   reg_save_area (address)
20548   // }
20549   // sizeof(va_list) = 24
20550   // alignment(va_list) = 8
20551
20552   unsigned TotalNumIntRegs = 6;
20553   unsigned TotalNumXMMRegs = 8;
20554   bool UseGPOffset = (ArgMode == 1);
20555   bool UseFPOffset = (ArgMode == 2);
20556   unsigned MaxOffset = TotalNumIntRegs * 8 +
20557                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20558
20559   /* Align ArgSize to a multiple of 8 */
20560   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20561   bool NeedsAlign = (Align > 8);
20562
20563   MachineBasicBlock *thisMBB = MBB;
20564   MachineBasicBlock *overflowMBB;
20565   MachineBasicBlock *offsetMBB;
20566   MachineBasicBlock *endMBB;
20567
20568   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20569   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20570   unsigned OffsetReg = 0;
20571
20572   if (!UseGPOffset && !UseFPOffset) {
20573     // If we only pull from the overflow region, we don't create a branch.
20574     // We don't need to alter control flow.
20575     OffsetDestReg = 0; // unused
20576     OverflowDestReg = DestReg;
20577
20578     offsetMBB = nullptr;
20579     overflowMBB = thisMBB;
20580     endMBB = thisMBB;
20581   } else {
20582     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20583     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20584     // If not, pull from overflow_area. (branch to overflowMBB)
20585     //
20586     //       thisMBB
20587     //         |     .
20588     //         |        .
20589     //     offsetMBB   overflowMBB
20590     //         |        .
20591     //         |     .
20592     //        endMBB
20593
20594     // Registers for the PHI in endMBB
20595     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20596     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20597
20598     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20599     MachineFunction *MF = MBB->getParent();
20600     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20601     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20602     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20603
20604     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20605
20606     // Insert the new basic blocks
20607     MF->insert(MBBIter, offsetMBB);
20608     MF->insert(MBBIter, overflowMBB);
20609     MF->insert(MBBIter, endMBB);
20610
20611     // Transfer the remainder of MBB and its successor edges to endMBB.
20612     endMBB->splice(endMBB->begin(), thisMBB,
20613                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20614     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20615
20616     // Make offsetMBB and overflowMBB successors of thisMBB
20617     thisMBB->addSuccessor(offsetMBB);
20618     thisMBB->addSuccessor(overflowMBB);
20619
20620     // endMBB is a successor of both offsetMBB and overflowMBB
20621     offsetMBB->addSuccessor(endMBB);
20622     overflowMBB->addSuccessor(endMBB);
20623
20624     // Load the offset value into a register
20625     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20626     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20627       .addOperand(Base)
20628       .addOperand(Scale)
20629       .addOperand(Index)
20630       .addDisp(Disp, UseFPOffset ? 4 : 0)
20631       .addOperand(Segment)
20632       .setMemRefs(MMOBegin, MMOEnd);
20633
20634     // Check if there is enough room left to pull this argument.
20635     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20636       .addReg(OffsetReg)
20637       .addImm(MaxOffset + 8 - ArgSizeA8);
20638
20639     // Branch to "overflowMBB" if offset >= max
20640     // Fall through to "offsetMBB" otherwise
20641     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20642       .addMBB(overflowMBB);
20643   }
20644
20645   // In offsetMBB, emit code to use the reg_save_area.
20646   if (offsetMBB) {
20647     assert(OffsetReg != 0);
20648
20649     // Read the reg_save_area address.
20650     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20651     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20652       .addOperand(Base)
20653       .addOperand(Scale)
20654       .addOperand(Index)
20655       .addDisp(Disp, 16)
20656       .addOperand(Segment)
20657       .setMemRefs(MMOBegin, MMOEnd);
20658
20659     // Zero-extend the offset
20660     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20661       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20662         .addImm(0)
20663         .addReg(OffsetReg)
20664         .addImm(X86::sub_32bit);
20665
20666     // Add the offset to the reg_save_area to get the final address.
20667     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20668       .addReg(OffsetReg64)
20669       .addReg(RegSaveReg);
20670
20671     // Compute the offset for the next argument
20672     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20673     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20674       .addReg(OffsetReg)
20675       .addImm(UseFPOffset ? 16 : 8);
20676
20677     // Store it back into the va_list.
20678     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20679       .addOperand(Base)
20680       .addOperand(Scale)
20681       .addOperand(Index)
20682       .addDisp(Disp, UseFPOffset ? 4 : 0)
20683       .addOperand(Segment)
20684       .addReg(NextOffsetReg)
20685       .setMemRefs(MMOBegin, MMOEnd);
20686
20687     // Jump to endMBB
20688     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20689       .addMBB(endMBB);
20690   }
20691
20692   //
20693   // Emit code to use overflow area
20694   //
20695
20696   // Load the overflow_area address into a register.
20697   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20698   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20699     .addOperand(Base)
20700     .addOperand(Scale)
20701     .addOperand(Index)
20702     .addDisp(Disp, 8)
20703     .addOperand(Segment)
20704     .setMemRefs(MMOBegin, MMOEnd);
20705
20706   // If we need to align it, do so. Otherwise, just copy the address
20707   // to OverflowDestReg.
20708   if (NeedsAlign) {
20709     // Align the overflow address
20710     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20711     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20712
20713     // aligned_addr = (addr + (align-1)) & ~(align-1)
20714     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20715       .addReg(OverflowAddrReg)
20716       .addImm(Align-1);
20717
20718     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20719       .addReg(TmpReg)
20720       .addImm(~(uint64_t)(Align-1));
20721   } else {
20722     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20723       .addReg(OverflowAddrReg);
20724   }
20725
20726   // Compute the next overflow address after this argument.
20727   // (the overflow address should be kept 8-byte aligned)
20728   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20729   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20730     .addReg(OverflowDestReg)
20731     .addImm(ArgSizeA8);
20732
20733   // Store the new overflow address.
20734   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20735     .addOperand(Base)
20736     .addOperand(Scale)
20737     .addOperand(Index)
20738     .addDisp(Disp, 8)
20739     .addOperand(Segment)
20740     .addReg(NextAddrReg)
20741     .setMemRefs(MMOBegin, MMOEnd);
20742
20743   // If we branched, emit the PHI to the front of endMBB.
20744   if (offsetMBB) {
20745     BuildMI(*endMBB, endMBB->begin(), DL,
20746             TII->get(X86::PHI), DestReg)
20747       .addReg(OffsetDestReg).addMBB(offsetMBB)
20748       .addReg(OverflowDestReg).addMBB(overflowMBB);
20749   }
20750
20751   // Erase the pseudo instruction
20752   MI->eraseFromParent();
20753
20754   return endMBB;
20755 }
20756
20757 MachineBasicBlock *
20758 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20759                                                  MachineInstr *MI,
20760                                                  MachineBasicBlock *MBB) const {
20761   // Emit code to save XMM registers to the stack. The ABI says that the
20762   // number of registers to save is given in %al, so it's theoretically
20763   // possible to do an indirect jump trick to avoid saving all of them,
20764   // however this code takes a simpler approach and just executes all
20765   // of the stores if %al is non-zero. It's less code, and it's probably
20766   // easier on the hardware branch predictor, and stores aren't all that
20767   // expensive anyway.
20768
20769   // Create the new basic blocks. One block contains all the XMM stores,
20770   // and one block is the final destination regardless of whether any
20771   // stores were performed.
20772   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20773   MachineFunction *F = MBB->getParent();
20774   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20775   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20776   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20777   F->insert(MBBIter, XMMSaveMBB);
20778   F->insert(MBBIter, EndMBB);
20779
20780   // Transfer the remainder of MBB and its successor edges to EndMBB.
20781   EndMBB->splice(EndMBB->begin(), MBB,
20782                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20783   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20784
20785   // The original block will now fall through to the XMM save block.
20786   MBB->addSuccessor(XMMSaveMBB);
20787   // The XMMSaveMBB will fall through to the end block.
20788   XMMSaveMBB->addSuccessor(EndMBB);
20789
20790   // Now add the instructions.
20791   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20792   DebugLoc DL = MI->getDebugLoc();
20793
20794   unsigned CountReg = MI->getOperand(0).getReg();
20795   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20796   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20797
20798   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20799     // If %al is 0, branch around the XMM save block.
20800     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20801     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20802     MBB->addSuccessor(EndMBB);
20803   }
20804
20805   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20806   // that was just emitted, but clearly shouldn't be "saved".
20807   assert((MI->getNumOperands() <= 3 ||
20808           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20809           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20810          && "Expected last argument to be EFLAGS");
20811   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20812   // In the XMM save block, save all the XMM argument registers.
20813   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20814     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20815     MachineMemOperand *MMO = F->getMachineMemOperand(
20816         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20817         MachineMemOperand::MOStore,
20818         /*Size=*/16, /*Align=*/16);
20819     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20820       .addFrameIndex(RegSaveFrameIndex)
20821       .addImm(/*Scale=*/1)
20822       .addReg(/*IndexReg=*/0)
20823       .addImm(/*Disp=*/Offset)
20824       .addReg(/*Segment=*/0)
20825       .addReg(MI->getOperand(i).getReg())
20826       .addMemOperand(MMO);
20827   }
20828
20829   MI->eraseFromParent();   // The pseudo instruction is gone now.
20830
20831   return EndMBB;
20832 }
20833
20834 // The EFLAGS operand of SelectItr might be missing a kill marker
20835 // because there were multiple uses of EFLAGS, and ISel didn't know
20836 // which to mark. Figure out whether SelectItr should have had a
20837 // kill marker, and set it if it should. Returns the correct kill
20838 // marker value.
20839 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20840                                      MachineBasicBlock* BB,
20841                                      const TargetRegisterInfo* TRI) {
20842   // Scan forward through BB for a use/def of EFLAGS.
20843   MachineBasicBlock::iterator miI(std::next(SelectItr));
20844   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20845     const MachineInstr& mi = *miI;
20846     if (mi.readsRegister(X86::EFLAGS))
20847       return false;
20848     if (mi.definesRegister(X86::EFLAGS))
20849       break; // Should have kill-flag - update below.
20850   }
20851
20852   // If we hit the end of the block, check whether EFLAGS is live into a
20853   // successor.
20854   if (miI == BB->end()) {
20855     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20856                                           sEnd = BB->succ_end();
20857          sItr != sEnd; ++sItr) {
20858       MachineBasicBlock* succ = *sItr;
20859       if (succ->isLiveIn(X86::EFLAGS))
20860         return false;
20861     }
20862   }
20863
20864   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20865   // out. SelectMI should have a kill flag on EFLAGS.
20866   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20867   return true;
20868 }
20869
20870 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20871 // together with other CMOV pseudo-opcodes into a single basic-block with
20872 // conditional jump around it.
20873 static bool isCMOVPseudo(MachineInstr *MI) {
20874   switch (MI->getOpcode()) {
20875   case X86::CMOV_FR32:
20876   case X86::CMOV_FR64:
20877   case X86::CMOV_GR8:
20878   case X86::CMOV_GR16:
20879   case X86::CMOV_GR32:
20880   case X86::CMOV_RFP32:
20881   case X86::CMOV_RFP64:
20882   case X86::CMOV_RFP80:
20883   case X86::CMOV_V2F64:
20884   case X86::CMOV_V2I64:
20885   case X86::CMOV_V4F32:
20886   case X86::CMOV_V4F64:
20887   case X86::CMOV_V4I64:
20888   case X86::CMOV_V16F32:
20889   case X86::CMOV_V8F32:
20890   case X86::CMOV_V8F64:
20891   case X86::CMOV_V8I64:
20892   case X86::CMOV_V8I1:
20893   case X86::CMOV_V16I1:
20894   case X86::CMOV_V32I1:
20895   case X86::CMOV_V64I1:
20896     return true;
20897
20898   default:
20899     return false;
20900   }
20901 }
20902
20903 MachineBasicBlock *
20904 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20905                                      MachineBasicBlock *BB) const {
20906   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20907   DebugLoc DL = MI->getDebugLoc();
20908
20909   // To "insert" a SELECT_CC instruction, we actually have to insert the
20910   // diamond control-flow pattern.  The incoming instruction knows the
20911   // destination vreg to set, the condition code register to branch on, the
20912   // true/false values to select between, and a branch opcode to use.
20913   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20914   MachineFunction::iterator It = ++BB->getIterator();
20915
20916   //  thisMBB:
20917   //  ...
20918   //   TrueVal = ...
20919   //   cmpTY ccX, r1, r2
20920   //   bCC copy1MBB
20921   //   fallthrough --> copy0MBB
20922   MachineBasicBlock *thisMBB = BB;
20923   MachineFunction *F = BB->getParent();
20924
20925   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20926   // as described above, by inserting a BB, and then making a PHI at the join
20927   // point to select the true and false operands of the CMOV in the PHI.
20928   //
20929   // The code also handles two different cases of multiple CMOV opcodes
20930   // in a row.
20931   //
20932   // Case 1:
20933   // In this case, there are multiple CMOVs in a row, all which are based on
20934   // the same condition setting (or the exact opposite condition setting).
20935   // In this case we can lower all the CMOVs using a single inserted BB, and
20936   // then make a number of PHIs at the join point to model the CMOVs. The only
20937   // trickiness here, is that in a case like:
20938   //
20939   // t2 = CMOV cond1 t1, f1
20940   // t3 = CMOV cond1 t2, f2
20941   //
20942   // when rewriting this into PHIs, we have to perform some renaming on the
20943   // temps since you cannot have a PHI operand refer to a PHI result earlier
20944   // in the same block.  The "simple" but wrong lowering would be:
20945   //
20946   // t2 = PHI t1(BB1), f1(BB2)
20947   // t3 = PHI t2(BB1), f2(BB2)
20948   //
20949   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20950   // renaming is to note that on the path through BB1, t2 is really just a
20951   // copy of t1, and do that renaming, properly generating:
20952   //
20953   // t2 = PHI t1(BB1), f1(BB2)
20954   // t3 = PHI t1(BB1), f2(BB2)
20955   //
20956   // Case 2, we lower cascaded CMOVs such as
20957   //
20958   //   (CMOV (CMOV F, T, cc1), T, cc2)
20959   //
20960   // to two successives branches.  For that, we look for another CMOV as the
20961   // following instruction.
20962   //
20963   // Without this, we would add a PHI between the two jumps, which ends up
20964   // creating a few copies all around. For instance, for
20965   //
20966   //    (sitofp (zext (fcmp une)))
20967   //
20968   // we would generate:
20969   //
20970   //         ucomiss %xmm1, %xmm0
20971   //         movss  <1.0f>, %xmm0
20972   //         movaps  %xmm0, %xmm1
20973   //         jne     .LBB5_2
20974   //         xorps   %xmm1, %xmm1
20975   // .LBB5_2:
20976   //         jp      .LBB5_4
20977   //         movaps  %xmm1, %xmm0
20978   // .LBB5_4:
20979   //         retq
20980   //
20981   // because this custom-inserter would have generated:
20982   //
20983   //   A
20984   //   | \
20985   //   |  B
20986   //   | /
20987   //   C
20988   //   | \
20989   //   |  D
20990   //   | /
20991   //   E
20992   //
20993   // A: X = ...; Y = ...
20994   // B: empty
20995   // C: Z = PHI [X, A], [Y, B]
20996   // D: empty
20997   // E: PHI [X, C], [Z, D]
20998   //
20999   // If we lower both CMOVs in a single step, we can instead generate:
21000   //
21001   //   A
21002   //   | \
21003   //   |  C
21004   //   | /|
21005   //   |/ |
21006   //   |  |
21007   //   |  D
21008   //   | /
21009   //   E
21010   //
21011   // A: X = ...; Y = ...
21012   // D: empty
21013   // E: PHI [X, A], [X, C], [Y, D]
21014   //
21015   // Which, in our sitofp/fcmp example, gives us something like:
21016   //
21017   //         ucomiss %xmm1, %xmm0
21018   //         movss  <1.0f>, %xmm0
21019   //         jne     .LBB5_4
21020   //         jp      .LBB5_4
21021   //         xorps   %xmm0, %xmm0
21022   // .LBB5_4:
21023   //         retq
21024   //
21025   MachineInstr *CascadedCMOV = nullptr;
21026   MachineInstr *LastCMOV = MI;
21027   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21028   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21029   MachineBasicBlock::iterator NextMIIt =
21030       std::next(MachineBasicBlock::iterator(MI));
21031
21032   // Check for case 1, where there are multiple CMOVs with the same condition
21033   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21034   // number of jumps the most.
21035
21036   if (isCMOVPseudo(MI)) {
21037     // See if we have a string of CMOVS with the same condition.
21038     while (NextMIIt != BB->end() &&
21039            isCMOVPseudo(NextMIIt) &&
21040            (NextMIIt->getOperand(3).getImm() == CC ||
21041             NextMIIt->getOperand(3).getImm() == OppCC)) {
21042       LastCMOV = &*NextMIIt;
21043       ++NextMIIt;
21044     }
21045   }
21046
21047   // This checks for case 2, but only do this if we didn't already find
21048   // case 1, as indicated by LastCMOV == MI.
21049   if (LastCMOV == MI &&
21050       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21051       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21052       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21053     CascadedCMOV = &*NextMIIt;
21054   }
21055
21056   MachineBasicBlock *jcc1MBB = nullptr;
21057
21058   // If we have a cascaded CMOV, we lower it to two successive branches to
21059   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21060   if (CascadedCMOV) {
21061     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21062     F->insert(It, jcc1MBB);
21063     jcc1MBB->addLiveIn(X86::EFLAGS);
21064   }
21065
21066   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21067   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21068   F->insert(It, copy0MBB);
21069   F->insert(It, sinkMBB);
21070
21071   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21072   // live into the sink and copy blocks.
21073   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21074
21075   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21076   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21077       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21078     copy0MBB->addLiveIn(X86::EFLAGS);
21079     sinkMBB->addLiveIn(X86::EFLAGS);
21080   }
21081
21082   // Transfer the remainder of BB and its successor edges to sinkMBB.
21083   sinkMBB->splice(sinkMBB->begin(), BB,
21084                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21085   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21086
21087   // Add the true and fallthrough blocks as its successors.
21088   if (CascadedCMOV) {
21089     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21090     BB->addSuccessor(jcc1MBB);
21091
21092     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21093     // jump to the sinkMBB.
21094     jcc1MBB->addSuccessor(copy0MBB);
21095     jcc1MBB->addSuccessor(sinkMBB);
21096   } else {
21097     BB->addSuccessor(copy0MBB);
21098   }
21099
21100   // The true block target of the first (or only) branch is always sinkMBB.
21101   BB->addSuccessor(sinkMBB);
21102
21103   // Create the conditional branch instruction.
21104   unsigned Opc = X86::GetCondBranchFromCond(CC);
21105   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21106
21107   if (CascadedCMOV) {
21108     unsigned Opc2 = X86::GetCondBranchFromCond(
21109         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21110     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21111   }
21112
21113   //  copy0MBB:
21114   //   %FalseValue = ...
21115   //   # fallthrough to sinkMBB
21116   copy0MBB->addSuccessor(sinkMBB);
21117
21118   //  sinkMBB:
21119   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21120   //  ...
21121   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21122   MachineBasicBlock::iterator MIItEnd =
21123     std::next(MachineBasicBlock::iterator(LastCMOV));
21124   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21125   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21126   MachineInstrBuilder MIB;
21127
21128   // As we are creating the PHIs, we have to be careful if there is more than
21129   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21130   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21131   // That also means that PHI construction must work forward from earlier to
21132   // later, and that the code must maintain a mapping from earlier PHI's
21133   // destination registers, and the registers that went into the PHI.
21134
21135   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21136     unsigned DestReg = MIIt->getOperand(0).getReg();
21137     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21138     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21139
21140     // If this CMOV we are generating is the opposite condition from
21141     // the jump we generated, then we have to swap the operands for the
21142     // PHI that is going to be generated.
21143     if (MIIt->getOperand(3).getImm() == OppCC)
21144         std::swap(Op1Reg, Op2Reg);
21145
21146     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21147       Op1Reg = RegRewriteTable[Op1Reg].first;
21148
21149     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21150       Op2Reg = RegRewriteTable[Op2Reg].second;
21151
21152     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21153                   TII->get(X86::PHI), DestReg)
21154           .addReg(Op1Reg).addMBB(copy0MBB)
21155           .addReg(Op2Reg).addMBB(thisMBB);
21156
21157     // Add this PHI to the rewrite table.
21158     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21159   }
21160
21161   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21162   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21163   if (CascadedCMOV) {
21164     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21165     // Copy the PHI result to the register defined by the second CMOV.
21166     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21167             DL, TII->get(TargetOpcode::COPY),
21168             CascadedCMOV->getOperand(0).getReg())
21169         .addReg(MI->getOperand(0).getReg());
21170     CascadedCMOV->eraseFromParent();
21171   }
21172
21173   // Now remove the CMOV(s).
21174   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21175     (MIIt++)->eraseFromParent();
21176
21177   return sinkMBB;
21178 }
21179
21180 MachineBasicBlock *
21181 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21182                                        MachineBasicBlock *BB) const {
21183   // Combine the following atomic floating-point modification pattern:
21184   //   a.store(reg OP a.load(acquire), release)
21185   // Transform them into:
21186   //   OPss (%gpr), %xmm
21187   //   movss %xmm, (%gpr)
21188   // Or sd equivalent for 64-bit operations.
21189   unsigned MOp, FOp;
21190   switch (MI->getOpcode()) {
21191   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21192   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21193   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21194   }
21195   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21196   DebugLoc DL = MI->getDebugLoc();
21197   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21198   MachineOperand MSrc = MI->getOperand(0);
21199   unsigned VSrc = MI->getOperand(5).getReg();
21200   const MachineOperand &Disp = MI->getOperand(3);
21201   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21202   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21203   if (hasDisp && MSrc.isReg())
21204     MSrc.setIsKill(false);
21205   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21206                                 .addOperand(/*Base=*/MSrc)
21207                                 .addImm(/*Scale=*/1)
21208                                 .addReg(/*Index=*/0)
21209                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21210                                 .addReg(0);
21211   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21212                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21213                           .addReg(VSrc)
21214                           .addOperand(/*Base=*/MSrc)
21215                           .addImm(/*Scale=*/1)
21216                           .addReg(/*Index=*/0)
21217                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21218                           .addReg(/*Segment=*/0);
21219   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21220   MI->eraseFromParent(); // The pseudo instruction is gone now.
21221   return BB;
21222 }
21223
21224 MachineBasicBlock *
21225 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21226                                         MachineBasicBlock *BB) const {
21227   MachineFunction *MF = BB->getParent();
21228   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21229   DebugLoc DL = MI->getDebugLoc();
21230   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21231
21232   assert(MF->shouldSplitStack());
21233
21234   const bool Is64Bit = Subtarget->is64Bit();
21235   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21236
21237   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21238   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21239
21240   // BB:
21241   //  ... [Till the alloca]
21242   // If stacklet is not large enough, jump to mallocMBB
21243   //
21244   // bumpMBB:
21245   //  Allocate by subtracting from RSP
21246   //  Jump to continueMBB
21247   //
21248   // mallocMBB:
21249   //  Allocate by call to runtime
21250   //
21251   // continueMBB:
21252   //  ...
21253   //  [rest of original BB]
21254   //
21255
21256   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21257   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21258   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21259
21260   MachineRegisterInfo &MRI = MF->getRegInfo();
21261   const TargetRegisterClass *AddrRegClass =
21262       getRegClassFor(getPointerTy(MF->getDataLayout()));
21263
21264   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21265     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21266     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21267     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21268     sizeVReg = MI->getOperand(1).getReg(),
21269     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21270
21271   MachineFunction::iterator MBBIter = ++BB->getIterator();
21272
21273   MF->insert(MBBIter, bumpMBB);
21274   MF->insert(MBBIter, mallocMBB);
21275   MF->insert(MBBIter, continueMBB);
21276
21277   continueMBB->splice(continueMBB->begin(), BB,
21278                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21279   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21280
21281   // Add code to the main basic block to check if the stack limit has been hit,
21282   // and if so, jump to mallocMBB otherwise to bumpMBB.
21283   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21284   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21285     .addReg(tmpSPVReg).addReg(sizeVReg);
21286   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21287     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21288     .addReg(SPLimitVReg);
21289   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21290
21291   // bumpMBB simply decreases the stack pointer, since we know the current
21292   // stacklet has enough space.
21293   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21294     .addReg(SPLimitVReg);
21295   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21296     .addReg(SPLimitVReg);
21297   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21298
21299   // Calls into a routine in libgcc to allocate more space from the heap.
21300   const uint32_t *RegMask =
21301       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21302   if (IsLP64) {
21303     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21304       .addReg(sizeVReg);
21305     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21306       .addExternalSymbol("__morestack_allocate_stack_space")
21307       .addRegMask(RegMask)
21308       .addReg(X86::RDI, RegState::Implicit)
21309       .addReg(X86::RAX, RegState::ImplicitDefine);
21310   } else if (Is64Bit) {
21311     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21312       .addReg(sizeVReg);
21313     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21314       .addExternalSymbol("__morestack_allocate_stack_space")
21315       .addRegMask(RegMask)
21316       .addReg(X86::EDI, RegState::Implicit)
21317       .addReg(X86::EAX, RegState::ImplicitDefine);
21318   } else {
21319     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21320       .addImm(12);
21321     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21322     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21323       .addExternalSymbol("__morestack_allocate_stack_space")
21324       .addRegMask(RegMask)
21325       .addReg(X86::EAX, RegState::ImplicitDefine);
21326   }
21327
21328   if (!Is64Bit)
21329     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21330       .addImm(16);
21331
21332   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21333     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21334   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21335
21336   // Set up the CFG correctly.
21337   BB->addSuccessor(bumpMBB);
21338   BB->addSuccessor(mallocMBB);
21339   mallocMBB->addSuccessor(continueMBB);
21340   bumpMBB->addSuccessor(continueMBB);
21341
21342   // Take care of the PHI nodes.
21343   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21344           MI->getOperand(0).getReg())
21345     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21346     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21347
21348   // Delete the original pseudo instruction.
21349   MI->eraseFromParent();
21350
21351   // And we're done.
21352   return continueMBB;
21353 }
21354
21355 MachineBasicBlock *
21356 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21357                                         MachineBasicBlock *BB) const {
21358   DebugLoc DL = MI->getDebugLoc();
21359
21360   assert(!Subtarget->isTargetMachO());
21361
21362   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21363                                                     DL);
21364
21365   MI->eraseFromParent();   // The pseudo instruction is gone now.
21366   return BB;
21367 }
21368
21369 MachineBasicBlock *
21370 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21371                                       MachineBasicBlock *BB) const {
21372   // This is pretty easy.  We're taking the value that we received from
21373   // our load from the relocation, sticking it in either RDI (x86-64)
21374   // or EAX and doing an indirect call.  The return value will then
21375   // be in the normal return register.
21376   MachineFunction *F = BB->getParent();
21377   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21378   DebugLoc DL = MI->getDebugLoc();
21379
21380   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21381   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21382
21383   // Get a register mask for the lowered call.
21384   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21385   // proper register mask.
21386   const uint32_t *RegMask =
21387       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21388   if (Subtarget->is64Bit()) {
21389     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21390                                       TII->get(X86::MOV64rm), X86::RDI)
21391     .addReg(X86::RIP)
21392     .addImm(0).addReg(0)
21393     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21394                       MI->getOperand(3).getTargetFlags())
21395     .addReg(0);
21396     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21397     addDirectMem(MIB, X86::RDI);
21398     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21399   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21400     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21401                                       TII->get(X86::MOV32rm), X86::EAX)
21402     .addReg(0)
21403     .addImm(0).addReg(0)
21404     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21405                       MI->getOperand(3).getTargetFlags())
21406     .addReg(0);
21407     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21408     addDirectMem(MIB, X86::EAX);
21409     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21410   } else {
21411     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21412                                       TII->get(X86::MOV32rm), X86::EAX)
21413     .addReg(TII->getGlobalBaseReg(F))
21414     .addImm(0).addReg(0)
21415     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21416                       MI->getOperand(3).getTargetFlags())
21417     .addReg(0);
21418     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21419     addDirectMem(MIB, X86::EAX);
21420     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21421   }
21422
21423   MI->eraseFromParent(); // The pseudo instruction is gone now.
21424   return BB;
21425 }
21426
21427 MachineBasicBlock *
21428 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21429                                     MachineBasicBlock *MBB) const {
21430   DebugLoc DL = MI->getDebugLoc();
21431   MachineFunction *MF = MBB->getParent();
21432   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21433   MachineRegisterInfo &MRI = MF->getRegInfo();
21434
21435   const BasicBlock *BB = MBB->getBasicBlock();
21436   MachineFunction::iterator I = ++MBB->getIterator();
21437
21438   // Memory Reference
21439   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21440   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21441
21442   unsigned DstReg;
21443   unsigned MemOpndSlot = 0;
21444
21445   unsigned CurOp = 0;
21446
21447   DstReg = MI->getOperand(CurOp++).getReg();
21448   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21449   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21450   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21451   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21452
21453   MemOpndSlot = CurOp;
21454
21455   MVT PVT = getPointerTy(MF->getDataLayout());
21456   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21457          "Invalid Pointer Size!");
21458
21459   // For v = setjmp(buf), we generate
21460   //
21461   // thisMBB:
21462   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21463   //  SjLjSetup restoreMBB
21464   //
21465   // mainMBB:
21466   //  v_main = 0
21467   //
21468   // sinkMBB:
21469   //  v = phi(main, restore)
21470   //
21471   // restoreMBB:
21472   //  if base pointer being used, load it from frame
21473   //  v_restore = 1
21474
21475   MachineBasicBlock *thisMBB = MBB;
21476   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21477   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21478   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21479   MF->insert(I, mainMBB);
21480   MF->insert(I, sinkMBB);
21481   MF->push_back(restoreMBB);
21482   restoreMBB->setHasAddressTaken();
21483
21484   MachineInstrBuilder MIB;
21485
21486   // Transfer the remainder of BB and its successor edges to sinkMBB.
21487   sinkMBB->splice(sinkMBB->begin(), MBB,
21488                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21489   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21490
21491   // thisMBB:
21492   unsigned PtrStoreOpc = 0;
21493   unsigned LabelReg = 0;
21494   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21495   Reloc::Model RM = MF->getTarget().getRelocationModel();
21496   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21497                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21498
21499   // Prepare IP either in reg or imm.
21500   if (!UseImmLabel) {
21501     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21502     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21503     LabelReg = MRI.createVirtualRegister(PtrRC);
21504     if (Subtarget->is64Bit()) {
21505       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21506               .addReg(X86::RIP)
21507               .addImm(0)
21508               .addReg(0)
21509               .addMBB(restoreMBB)
21510               .addReg(0);
21511     } else {
21512       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21513       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21514               .addReg(XII->getGlobalBaseReg(MF))
21515               .addImm(0)
21516               .addReg(0)
21517               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21518               .addReg(0);
21519     }
21520   } else
21521     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21522   // Store IP
21523   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21524   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21525     if (i == X86::AddrDisp)
21526       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21527     else
21528       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21529   }
21530   if (!UseImmLabel)
21531     MIB.addReg(LabelReg);
21532   else
21533     MIB.addMBB(restoreMBB);
21534   MIB.setMemRefs(MMOBegin, MMOEnd);
21535   // Setup
21536   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21537           .addMBB(restoreMBB);
21538
21539   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21540   MIB.addRegMask(RegInfo->getNoPreservedMask());
21541   thisMBB->addSuccessor(mainMBB);
21542   thisMBB->addSuccessor(restoreMBB);
21543
21544   // mainMBB:
21545   //  EAX = 0
21546   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21547   mainMBB->addSuccessor(sinkMBB);
21548
21549   // sinkMBB:
21550   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21551           TII->get(X86::PHI), DstReg)
21552     .addReg(mainDstReg).addMBB(mainMBB)
21553     .addReg(restoreDstReg).addMBB(restoreMBB);
21554
21555   // restoreMBB:
21556   if (RegInfo->hasBasePointer(*MF)) {
21557     const bool Uses64BitFramePtr =
21558         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21559     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21560     X86FI->setRestoreBasePointer(MF);
21561     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21562     unsigned BasePtr = RegInfo->getBaseRegister();
21563     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21564     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21565                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21566       .setMIFlag(MachineInstr::FrameSetup);
21567   }
21568   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21569   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21570   restoreMBB->addSuccessor(sinkMBB);
21571
21572   MI->eraseFromParent();
21573   return sinkMBB;
21574 }
21575
21576 MachineBasicBlock *
21577 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21578                                      MachineBasicBlock *MBB) const {
21579   DebugLoc DL = MI->getDebugLoc();
21580   MachineFunction *MF = MBB->getParent();
21581   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21582   MachineRegisterInfo &MRI = MF->getRegInfo();
21583
21584   // Memory Reference
21585   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21586   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21587
21588   MVT PVT = getPointerTy(MF->getDataLayout());
21589   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21590          "Invalid Pointer Size!");
21591
21592   const TargetRegisterClass *RC =
21593     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21594   unsigned Tmp = MRI.createVirtualRegister(RC);
21595   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21596   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21597   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21598   unsigned SP = RegInfo->getStackRegister();
21599
21600   MachineInstrBuilder MIB;
21601
21602   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21603   const int64_t SPOffset = 2 * PVT.getStoreSize();
21604
21605   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21606   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21607
21608   // Reload FP
21609   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21610   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21611     MIB.addOperand(MI->getOperand(i));
21612   MIB.setMemRefs(MMOBegin, MMOEnd);
21613   // Reload IP
21614   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21615   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21616     if (i == X86::AddrDisp)
21617       MIB.addDisp(MI->getOperand(i), LabelOffset);
21618     else
21619       MIB.addOperand(MI->getOperand(i));
21620   }
21621   MIB.setMemRefs(MMOBegin, MMOEnd);
21622   // Reload SP
21623   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21624   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21625     if (i == X86::AddrDisp)
21626       MIB.addDisp(MI->getOperand(i), SPOffset);
21627     else
21628       MIB.addOperand(MI->getOperand(i));
21629   }
21630   MIB.setMemRefs(MMOBegin, MMOEnd);
21631   // Jump
21632   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21633
21634   MI->eraseFromParent();
21635   return MBB;
21636 }
21637
21638 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21639 // accumulator loops. Writing back to the accumulator allows the coalescer
21640 // to remove extra copies in the loop.
21641 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21642 MachineBasicBlock *
21643 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21644                                  MachineBasicBlock *MBB) const {
21645   MachineOperand &AddendOp = MI->getOperand(3);
21646
21647   // Bail out early if the addend isn't a register - we can't switch these.
21648   if (!AddendOp.isReg())
21649     return MBB;
21650
21651   MachineFunction &MF = *MBB->getParent();
21652   MachineRegisterInfo &MRI = MF.getRegInfo();
21653
21654   // Check whether the addend is defined by a PHI:
21655   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21656   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21657   if (!AddendDef.isPHI())
21658     return MBB;
21659
21660   // Look for the following pattern:
21661   // loop:
21662   //   %addend = phi [%entry, 0], [%loop, %result]
21663   //   ...
21664   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21665
21666   // Replace with:
21667   //   loop:
21668   //   %addend = phi [%entry, 0], [%loop, %result]
21669   //   ...
21670   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21671
21672   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21673     assert(AddendDef.getOperand(i).isReg());
21674     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21675     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21676     if (&PHISrcInst == MI) {
21677       // Found a matching instruction.
21678       unsigned NewFMAOpc = 0;
21679       switch (MI->getOpcode()) {
21680         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21681         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21682         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21683         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21684         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21685         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21686         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21687         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21688         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21689         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21690         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21691         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21692         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21693         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21694         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21695         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21696         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21697         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21698         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21699         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21700
21701         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21702         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21703         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21704         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21705         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21706         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21707         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21708         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21709         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21710         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21711         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21712         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21713         default: llvm_unreachable("Unrecognized FMA variant.");
21714       }
21715
21716       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21717       MachineInstrBuilder MIB =
21718         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21719         .addOperand(MI->getOperand(0))
21720         .addOperand(MI->getOperand(3))
21721         .addOperand(MI->getOperand(2))
21722         .addOperand(MI->getOperand(1));
21723       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21724       MI->eraseFromParent();
21725     }
21726   }
21727
21728   return MBB;
21729 }
21730
21731 MachineBasicBlock *
21732 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21733                                                MachineBasicBlock *BB) const {
21734   switch (MI->getOpcode()) {
21735   default: llvm_unreachable("Unexpected instr type to insert");
21736   case X86::TAILJMPd64:
21737   case X86::TAILJMPr64:
21738   case X86::TAILJMPm64:
21739   case X86::TAILJMPd64_REX:
21740   case X86::TAILJMPr64_REX:
21741   case X86::TAILJMPm64_REX:
21742     llvm_unreachable("TAILJMP64 would not be touched here.");
21743   case X86::TCRETURNdi64:
21744   case X86::TCRETURNri64:
21745   case X86::TCRETURNmi64:
21746     return BB;
21747   case X86::WIN_ALLOCA:
21748     return EmitLoweredWinAlloca(MI, BB);
21749   case X86::SEG_ALLOCA_32:
21750   case X86::SEG_ALLOCA_64:
21751     return EmitLoweredSegAlloca(MI, BB);
21752   case X86::TLSCall_32:
21753   case X86::TLSCall_64:
21754     return EmitLoweredTLSCall(MI, BB);
21755   case X86::CMOV_FR32:
21756   case X86::CMOV_FR64:
21757   case X86::CMOV_GR8:
21758   case X86::CMOV_GR16:
21759   case X86::CMOV_GR32:
21760   case X86::CMOV_RFP32:
21761   case X86::CMOV_RFP64:
21762   case X86::CMOV_RFP80:
21763   case X86::CMOV_V2F64:
21764   case X86::CMOV_V2I64:
21765   case X86::CMOV_V4F32:
21766   case X86::CMOV_V4F64:
21767   case X86::CMOV_V4I64:
21768   case X86::CMOV_V16F32:
21769   case X86::CMOV_V8F32:
21770   case X86::CMOV_V8F64:
21771   case X86::CMOV_V8I64:
21772   case X86::CMOV_V8I1:
21773   case X86::CMOV_V16I1:
21774   case X86::CMOV_V32I1:
21775   case X86::CMOV_V64I1:
21776     return EmitLoweredSelect(MI, BB);
21777
21778   case X86::RELEASE_FADD32mr:
21779   case X86::RELEASE_FADD64mr:
21780     return EmitLoweredAtomicFP(MI, BB);
21781
21782   case X86::FP32_TO_INT16_IN_MEM:
21783   case X86::FP32_TO_INT32_IN_MEM:
21784   case X86::FP32_TO_INT64_IN_MEM:
21785   case X86::FP64_TO_INT16_IN_MEM:
21786   case X86::FP64_TO_INT32_IN_MEM:
21787   case X86::FP64_TO_INT64_IN_MEM:
21788   case X86::FP80_TO_INT16_IN_MEM:
21789   case X86::FP80_TO_INT32_IN_MEM:
21790   case X86::FP80_TO_INT64_IN_MEM: {
21791     MachineFunction *F = BB->getParent();
21792     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21793     DebugLoc DL = MI->getDebugLoc();
21794
21795     // Change the floating point control register to use "round towards zero"
21796     // mode when truncating to an integer value.
21797     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21798     addFrameReference(BuildMI(*BB, MI, DL,
21799                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21800
21801     // Load the old value of the high byte of the control word...
21802     unsigned OldCW =
21803       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21804     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21805                       CWFrameIdx);
21806
21807     // Set the high part to be round to zero...
21808     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21809       .addImm(0xC7F);
21810
21811     // Reload the modified control word now...
21812     addFrameReference(BuildMI(*BB, MI, DL,
21813                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21814
21815     // Restore the memory image of control word to original value
21816     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21817       .addReg(OldCW);
21818
21819     // Get the X86 opcode to use.
21820     unsigned Opc;
21821     switch (MI->getOpcode()) {
21822     default: llvm_unreachable("illegal opcode!");
21823     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21824     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21825     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21826     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21827     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21828     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21829     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21830     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21831     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21832     }
21833
21834     X86AddressMode AM;
21835     MachineOperand &Op = MI->getOperand(0);
21836     if (Op.isReg()) {
21837       AM.BaseType = X86AddressMode::RegBase;
21838       AM.Base.Reg = Op.getReg();
21839     } else {
21840       AM.BaseType = X86AddressMode::FrameIndexBase;
21841       AM.Base.FrameIndex = Op.getIndex();
21842     }
21843     Op = MI->getOperand(1);
21844     if (Op.isImm())
21845       AM.Scale = Op.getImm();
21846     Op = MI->getOperand(2);
21847     if (Op.isImm())
21848       AM.IndexReg = Op.getImm();
21849     Op = MI->getOperand(3);
21850     if (Op.isGlobal()) {
21851       AM.GV = Op.getGlobal();
21852     } else {
21853       AM.Disp = Op.getImm();
21854     }
21855     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21856                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21857
21858     // Reload the original control word now.
21859     addFrameReference(BuildMI(*BB, MI, DL,
21860                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21861
21862     MI->eraseFromParent();   // The pseudo instruction is gone now.
21863     return BB;
21864   }
21865     // String/text processing lowering.
21866   case X86::PCMPISTRM128REG:
21867   case X86::VPCMPISTRM128REG:
21868   case X86::PCMPISTRM128MEM:
21869   case X86::VPCMPISTRM128MEM:
21870   case X86::PCMPESTRM128REG:
21871   case X86::VPCMPESTRM128REG:
21872   case X86::PCMPESTRM128MEM:
21873   case X86::VPCMPESTRM128MEM:
21874     assert(Subtarget->hasSSE42() &&
21875            "Target must have SSE4.2 or AVX features enabled");
21876     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21877
21878   // String/text processing lowering.
21879   case X86::PCMPISTRIREG:
21880   case X86::VPCMPISTRIREG:
21881   case X86::PCMPISTRIMEM:
21882   case X86::VPCMPISTRIMEM:
21883   case X86::PCMPESTRIREG:
21884   case X86::VPCMPESTRIREG:
21885   case X86::PCMPESTRIMEM:
21886   case X86::VPCMPESTRIMEM:
21887     assert(Subtarget->hasSSE42() &&
21888            "Target must have SSE4.2 or AVX features enabled");
21889     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21890
21891   // Thread synchronization.
21892   case X86::MONITOR:
21893     return EmitMonitor(MI, BB, Subtarget);
21894
21895   // xbegin
21896   case X86::XBEGIN:
21897     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21898
21899   case X86::VASTART_SAVE_XMM_REGS:
21900     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21901
21902   case X86::VAARG_64:
21903     return EmitVAARG64WithCustomInserter(MI, BB);
21904
21905   case X86::EH_SjLj_SetJmp32:
21906   case X86::EH_SjLj_SetJmp64:
21907     return emitEHSjLjSetJmp(MI, BB);
21908
21909   case X86::EH_SjLj_LongJmp32:
21910   case X86::EH_SjLj_LongJmp64:
21911     return emitEHSjLjLongJmp(MI, BB);
21912
21913   case TargetOpcode::STATEPOINT:
21914     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21915     // this point in the process.  We diverge later.
21916     return emitPatchPoint(MI, BB);
21917
21918   case TargetOpcode::STACKMAP:
21919   case TargetOpcode::PATCHPOINT:
21920     return emitPatchPoint(MI, BB);
21921
21922   case X86::VFMADDPDr213r:
21923   case X86::VFMADDPSr213r:
21924   case X86::VFMADDSDr213r:
21925   case X86::VFMADDSSr213r:
21926   case X86::VFMSUBPDr213r:
21927   case X86::VFMSUBPSr213r:
21928   case X86::VFMSUBSDr213r:
21929   case X86::VFMSUBSSr213r:
21930   case X86::VFNMADDPDr213r:
21931   case X86::VFNMADDPSr213r:
21932   case X86::VFNMADDSDr213r:
21933   case X86::VFNMADDSSr213r:
21934   case X86::VFNMSUBPDr213r:
21935   case X86::VFNMSUBPSr213r:
21936   case X86::VFNMSUBSDr213r:
21937   case X86::VFNMSUBSSr213r:
21938   case X86::VFMADDSUBPDr213r:
21939   case X86::VFMADDSUBPSr213r:
21940   case X86::VFMSUBADDPDr213r:
21941   case X86::VFMSUBADDPSr213r:
21942   case X86::VFMADDPDr213rY:
21943   case X86::VFMADDPSr213rY:
21944   case X86::VFMSUBPDr213rY:
21945   case X86::VFMSUBPSr213rY:
21946   case X86::VFNMADDPDr213rY:
21947   case X86::VFNMADDPSr213rY:
21948   case X86::VFNMSUBPDr213rY:
21949   case X86::VFNMSUBPSr213rY:
21950   case X86::VFMADDSUBPDr213rY:
21951   case X86::VFMADDSUBPSr213rY:
21952   case X86::VFMSUBADDPDr213rY:
21953   case X86::VFMSUBADDPSr213rY:
21954     return emitFMA3Instr(MI, BB);
21955   }
21956 }
21957
21958 //===----------------------------------------------------------------------===//
21959 //                           X86 Optimization Hooks
21960 //===----------------------------------------------------------------------===//
21961
21962 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
21963                                                       APInt &KnownZero,
21964                                                       APInt &KnownOne,
21965                                                       const SelectionDAG &DAG,
21966                                                       unsigned Depth) const {
21967   unsigned BitWidth = KnownZero.getBitWidth();
21968   unsigned Opc = Op.getOpcode();
21969   assert((Opc >= ISD::BUILTIN_OP_END ||
21970           Opc == ISD::INTRINSIC_WO_CHAIN ||
21971           Opc == ISD::INTRINSIC_W_CHAIN ||
21972           Opc == ISD::INTRINSIC_VOID) &&
21973          "Should use MaskedValueIsZero if you don't know whether Op"
21974          " is a target node!");
21975
21976   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
21977   switch (Opc) {
21978   default: break;
21979   case X86ISD::ADD:
21980   case X86ISD::SUB:
21981   case X86ISD::ADC:
21982   case X86ISD::SBB:
21983   case X86ISD::SMUL:
21984   case X86ISD::UMUL:
21985   case X86ISD::INC:
21986   case X86ISD::DEC:
21987   case X86ISD::OR:
21988   case X86ISD::XOR:
21989   case X86ISD::AND:
21990     // These nodes' second result is a boolean.
21991     if (Op.getResNo() == 0)
21992       break;
21993     // Fallthrough
21994   case X86ISD::SETCC:
21995     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
21996     break;
21997   case ISD::INTRINSIC_WO_CHAIN: {
21998     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
21999     unsigned NumLoBits = 0;
22000     switch (IntId) {
22001     default: break;
22002     case Intrinsic::x86_sse_movmsk_ps:
22003     case Intrinsic::x86_avx_movmsk_ps_256:
22004     case Intrinsic::x86_sse2_movmsk_pd:
22005     case Intrinsic::x86_avx_movmsk_pd_256:
22006     case Intrinsic::x86_mmx_pmovmskb:
22007     case Intrinsic::x86_sse2_pmovmskb_128:
22008     case Intrinsic::x86_avx2_pmovmskb: {
22009       // High bits of movmskp{s|d}, pmovmskb are known zero.
22010       switch (IntId) {
22011         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22012         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22013         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22014         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22015         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22016         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22017         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22018         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22019       }
22020       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22021       break;
22022     }
22023     }
22024     break;
22025   }
22026   }
22027 }
22028
22029 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22030   SDValue Op,
22031   const SelectionDAG &,
22032   unsigned Depth) const {
22033   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22034   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22035     return Op.getValueType().getScalarType().getSizeInBits();
22036
22037   // Fallback case.
22038   return 1;
22039 }
22040
22041 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22042 /// node is a GlobalAddress + offset.
22043 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22044                                        const GlobalValue* &GA,
22045                                        int64_t &Offset) const {
22046   if (N->getOpcode() == X86ISD::Wrapper) {
22047     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22048       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22049       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22050       return true;
22051     }
22052   }
22053   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22054 }
22055
22056 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22057 /// same as extracting the high 128-bit part of 256-bit vector and then
22058 /// inserting the result into the low part of a new 256-bit vector
22059 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22060   EVT VT = SVOp->getValueType(0);
22061   unsigned NumElems = VT.getVectorNumElements();
22062
22063   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22064   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22065     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22066         SVOp->getMaskElt(j) >= 0)
22067       return false;
22068
22069   return true;
22070 }
22071
22072 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22073 /// same as extracting the low 128-bit part of 256-bit vector and then
22074 /// inserting the result into the high part of a new 256-bit vector
22075 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22076   EVT VT = SVOp->getValueType(0);
22077   unsigned NumElems = VT.getVectorNumElements();
22078
22079   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22080   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22081     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22082         SVOp->getMaskElt(j) >= 0)
22083       return false;
22084
22085   return true;
22086 }
22087
22088 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22089 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22090                                         TargetLowering::DAGCombinerInfo &DCI,
22091                                         const X86Subtarget* Subtarget) {
22092   SDLoc dl(N);
22093   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22094   SDValue V1 = SVOp->getOperand(0);
22095   SDValue V2 = SVOp->getOperand(1);
22096   EVT VT = SVOp->getValueType(0);
22097   unsigned NumElems = VT.getVectorNumElements();
22098
22099   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22100       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22101     //
22102     //                   0,0,0,...
22103     //                      |
22104     //    V      UNDEF    BUILD_VECTOR    UNDEF
22105     //     \      /           \           /
22106     //  CONCAT_VECTOR         CONCAT_VECTOR
22107     //         \                  /
22108     //          \                /
22109     //          RESULT: V + zero extended
22110     //
22111     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22112         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22113         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22114       return SDValue();
22115
22116     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22117       return SDValue();
22118
22119     // To match the shuffle mask, the first half of the mask should
22120     // be exactly the first vector, and all the rest a splat with the
22121     // first element of the second one.
22122     for (unsigned i = 0; i != NumElems/2; ++i)
22123       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22124           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22125         return SDValue();
22126
22127     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22128     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22129       if (Ld->hasNUsesOfValue(1, 0)) {
22130         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22131         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22132         SDValue ResNode =
22133           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22134                                   Ld->getMemoryVT(),
22135                                   Ld->getPointerInfo(),
22136                                   Ld->getAlignment(),
22137                                   false/*isVolatile*/, true/*ReadMem*/,
22138                                   false/*WriteMem*/);
22139
22140         // Make sure the newly-created LOAD is in the same position as Ld in
22141         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22142         // and update uses of Ld's output chain to use the TokenFactor.
22143         if (Ld->hasAnyUseOfValue(1)) {
22144           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22145                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22146           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22147           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22148                                  SDValue(ResNode.getNode(), 1));
22149         }
22150
22151         return DAG.getBitcast(VT, ResNode);
22152       }
22153     }
22154
22155     // Emit a zeroed vector and insert the desired subvector on its
22156     // first half.
22157     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22158     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22159     return DCI.CombineTo(N, InsV);
22160   }
22161
22162   //===--------------------------------------------------------------------===//
22163   // Combine some shuffles into subvector extracts and inserts:
22164   //
22165
22166   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22167   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22168     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22169     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22170     return DCI.CombineTo(N, InsV);
22171   }
22172
22173   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22174   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22175     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22176     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22177     return DCI.CombineTo(N, InsV);
22178   }
22179
22180   return SDValue();
22181 }
22182
22183 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22184 /// possible.
22185 ///
22186 /// This is the leaf of the recursive combinine below. When we have found some
22187 /// chain of single-use x86 shuffle instructions and accumulated the combined
22188 /// shuffle mask represented by them, this will try to pattern match that mask
22189 /// into either a single instruction if there is a special purpose instruction
22190 /// for this operation, or into a PSHUFB instruction which is a fully general
22191 /// instruction but should only be used to replace chains over a certain depth.
22192 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22193                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22194                                    TargetLowering::DAGCombinerInfo &DCI,
22195                                    const X86Subtarget *Subtarget) {
22196   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22197
22198   // Find the operand that enters the chain. Note that multiple uses are OK
22199   // here, we're not going to remove the operand we find.
22200   SDValue Input = Op.getOperand(0);
22201   while (Input.getOpcode() == ISD::BITCAST)
22202     Input = Input.getOperand(0);
22203
22204   MVT VT = Input.getSimpleValueType();
22205   MVT RootVT = Root.getSimpleValueType();
22206   SDLoc DL(Root);
22207
22208   if (Mask.size() == 1) {
22209     int Index = Mask[0];
22210     assert((Index >= 0 || Index == SM_SentinelUndef ||
22211             Index == SM_SentinelZero) &&
22212            "Invalid shuffle index found!");
22213
22214     // We may end up with an accumulated mask of size 1 as a result of
22215     // widening of shuffle operands (see function canWidenShuffleElements).
22216     // If the only shuffle index is equal to SM_SentinelZero then propagate
22217     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22218     // mask, and therefore the entire chain of shuffles can be folded away.
22219     if (Index == SM_SentinelZero)
22220       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22221     else
22222       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22223                     /*AddTo*/ true);
22224     return true;
22225   }
22226
22227   // Use the float domain if the operand type is a floating point type.
22228   bool FloatDomain = VT.isFloatingPoint();
22229
22230   // For floating point shuffles, we don't have free copies in the shuffle
22231   // instructions or the ability to load as part of the instruction, so
22232   // canonicalize their shuffles to UNPCK or MOV variants.
22233   //
22234   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22235   // vectors because it can have a load folded into it that UNPCK cannot. This
22236   // doesn't preclude something switching to the shorter encoding post-RA.
22237   //
22238   // FIXME: Should teach these routines about AVX vector widths.
22239   if (FloatDomain && VT.getSizeInBits() == 128) {
22240     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22241       bool Lo = Mask.equals({0, 0});
22242       unsigned Shuffle;
22243       MVT ShuffleVT;
22244       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22245       // is no slower than UNPCKLPD but has the option to fold the input operand
22246       // into even an unaligned memory load.
22247       if (Lo && Subtarget->hasSSE3()) {
22248         Shuffle = X86ISD::MOVDDUP;
22249         ShuffleVT = MVT::v2f64;
22250       } else {
22251         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22252         // than the UNPCK variants.
22253         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22254         ShuffleVT = MVT::v4f32;
22255       }
22256       if (Depth == 1 && Root->getOpcode() == Shuffle)
22257         return false; // Nothing to do!
22258       Op = DAG.getBitcast(ShuffleVT, Input);
22259       DCI.AddToWorklist(Op.getNode());
22260       if (Shuffle == X86ISD::MOVDDUP)
22261         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22262       else
22263         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22264       DCI.AddToWorklist(Op.getNode());
22265       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22266                     /*AddTo*/ true);
22267       return true;
22268     }
22269     if (Subtarget->hasSSE3() &&
22270         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22271       bool Lo = Mask.equals({0, 0, 2, 2});
22272       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22273       MVT ShuffleVT = MVT::v4f32;
22274       if (Depth == 1 && Root->getOpcode() == Shuffle)
22275         return false; // Nothing to do!
22276       Op = DAG.getBitcast(ShuffleVT, Input);
22277       DCI.AddToWorklist(Op.getNode());
22278       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22279       DCI.AddToWorklist(Op.getNode());
22280       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22281                     /*AddTo*/ true);
22282       return true;
22283     }
22284     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22285       bool Lo = Mask.equals({0, 0, 1, 1});
22286       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22287       MVT ShuffleVT = MVT::v4f32;
22288       if (Depth == 1 && Root->getOpcode() == Shuffle)
22289         return false; // Nothing to do!
22290       Op = DAG.getBitcast(ShuffleVT, Input);
22291       DCI.AddToWorklist(Op.getNode());
22292       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22293       DCI.AddToWorklist(Op.getNode());
22294       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22295                     /*AddTo*/ true);
22296       return true;
22297     }
22298   }
22299
22300   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22301   // variants as none of these have single-instruction variants that are
22302   // superior to the UNPCK formulation.
22303   if (!FloatDomain && VT.getSizeInBits() == 128 &&
22304       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22305        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22306        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22307        Mask.equals(
22308            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22309     bool Lo = Mask[0] == 0;
22310     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22311     if (Depth == 1 && Root->getOpcode() == Shuffle)
22312       return false; // Nothing to do!
22313     MVT ShuffleVT;
22314     switch (Mask.size()) {
22315     case 8:
22316       ShuffleVT = MVT::v8i16;
22317       break;
22318     case 16:
22319       ShuffleVT = MVT::v16i8;
22320       break;
22321     default:
22322       llvm_unreachable("Impossible mask size!");
22323     };
22324     Op = DAG.getBitcast(ShuffleVT, Input);
22325     DCI.AddToWorklist(Op.getNode());
22326     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22327     DCI.AddToWorklist(Op.getNode());
22328     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22329                   /*AddTo*/ true);
22330     return true;
22331   }
22332
22333   // Don't try to re-form single instruction chains under any circumstances now
22334   // that we've done encoding canonicalization for them.
22335   if (Depth < 2)
22336     return false;
22337
22338   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22339   // can replace them with a single PSHUFB instruction profitably. Intel's
22340   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22341   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22342   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22343     SmallVector<SDValue, 16> PSHUFBMask;
22344     int NumBytes = VT.getSizeInBits() / 8;
22345     int Ratio = NumBytes / Mask.size();
22346     for (int i = 0; i < NumBytes; ++i) {
22347       if (Mask[i / Ratio] == SM_SentinelUndef) {
22348         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22349         continue;
22350       }
22351       int M = Mask[i / Ratio] != SM_SentinelZero
22352                   ? Ratio * Mask[i / Ratio] + i % Ratio
22353                   : 255;
22354       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22355     }
22356     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22357     Op = DAG.getBitcast(ByteVT, Input);
22358     DCI.AddToWorklist(Op.getNode());
22359     SDValue PSHUFBMaskOp =
22360         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22361     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22362     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22363     DCI.AddToWorklist(Op.getNode());
22364     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22365                   /*AddTo*/ true);
22366     return true;
22367   }
22368
22369   // Failed to find any combines.
22370   return false;
22371 }
22372
22373 /// \brief Fully generic combining of x86 shuffle instructions.
22374 ///
22375 /// This should be the last combine run over the x86 shuffle instructions. Once
22376 /// they have been fully optimized, this will recursively consider all chains
22377 /// of single-use shuffle instructions, build a generic model of the cumulative
22378 /// shuffle operation, and check for simpler instructions which implement this
22379 /// operation. We use this primarily for two purposes:
22380 ///
22381 /// 1) Collapse generic shuffles to specialized single instructions when
22382 ///    equivalent. In most cases, this is just an encoding size win, but
22383 ///    sometimes we will collapse multiple generic shuffles into a single
22384 ///    special-purpose shuffle.
22385 /// 2) Look for sequences of shuffle instructions with 3 or more total
22386 ///    instructions, and replace them with the slightly more expensive SSSE3
22387 ///    PSHUFB instruction if available. We do this as the last combining step
22388 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22389 ///    a suitable short sequence of other instructions. The PHUFB will either
22390 ///    use a register or have to read from memory and so is slightly (but only
22391 ///    slightly) more expensive than the other shuffle instructions.
22392 ///
22393 /// Because this is inherently a quadratic operation (for each shuffle in
22394 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22395 /// This should never be an issue in practice as the shuffle lowering doesn't
22396 /// produce sequences of more than 8 instructions.
22397 ///
22398 /// FIXME: We will currently miss some cases where the redundant shuffling
22399 /// would simplify under the threshold for PSHUFB formation because of
22400 /// combine-ordering. To fix this, we should do the redundant instruction
22401 /// combining in this recursive walk.
22402 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22403                                           ArrayRef<int> RootMask,
22404                                           int Depth, bool HasPSHUFB,
22405                                           SelectionDAG &DAG,
22406                                           TargetLowering::DAGCombinerInfo &DCI,
22407                                           const X86Subtarget *Subtarget) {
22408   // Bound the depth of our recursive combine because this is ultimately
22409   // quadratic in nature.
22410   if (Depth > 8)
22411     return false;
22412
22413   // Directly rip through bitcasts to find the underlying operand.
22414   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22415     Op = Op.getOperand(0);
22416
22417   MVT VT = Op.getSimpleValueType();
22418   if (!VT.isVector())
22419     return false; // Bail if we hit a non-vector.
22420
22421   assert(Root.getSimpleValueType().isVector() &&
22422          "Shuffles operate on vector types!");
22423   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22424          "Can only combine shuffles of the same vector register size.");
22425
22426   if (!isTargetShuffle(Op.getOpcode()))
22427     return false;
22428   SmallVector<int, 16> OpMask;
22429   bool IsUnary;
22430   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22431   // We only can combine unary shuffles which we can decode the mask for.
22432   if (!HaveMask || !IsUnary)
22433     return false;
22434
22435   assert(VT.getVectorNumElements() == OpMask.size() &&
22436          "Different mask size from vector size!");
22437   assert(((RootMask.size() > OpMask.size() &&
22438            RootMask.size() % OpMask.size() == 0) ||
22439           (OpMask.size() > RootMask.size() &&
22440            OpMask.size() % RootMask.size() == 0) ||
22441           OpMask.size() == RootMask.size()) &&
22442          "The smaller number of elements must divide the larger.");
22443   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22444   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22445   assert(((RootRatio == 1 && OpRatio == 1) ||
22446           (RootRatio == 1) != (OpRatio == 1)) &&
22447          "Must not have a ratio for both incoming and op masks!");
22448
22449   SmallVector<int, 16> Mask;
22450   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22451
22452   // Merge this shuffle operation's mask into our accumulated mask. Note that
22453   // this shuffle's mask will be the first applied to the input, followed by the
22454   // root mask to get us all the way to the root value arrangement. The reason
22455   // for this order is that we are recursing up the operation chain.
22456   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22457     int RootIdx = i / RootRatio;
22458     if (RootMask[RootIdx] < 0) {
22459       // This is a zero or undef lane, we're done.
22460       Mask.push_back(RootMask[RootIdx]);
22461       continue;
22462     }
22463
22464     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22465     int OpIdx = RootMaskedIdx / OpRatio;
22466     if (OpMask[OpIdx] < 0) {
22467       // The incoming lanes are zero or undef, it doesn't matter which ones we
22468       // are using.
22469       Mask.push_back(OpMask[OpIdx]);
22470       continue;
22471     }
22472
22473     // Ok, we have non-zero lanes, map them through.
22474     Mask.push_back(OpMask[OpIdx] * OpRatio +
22475                    RootMaskedIdx % OpRatio);
22476   }
22477
22478   // See if we can recurse into the operand to combine more things.
22479   switch (Op.getOpcode()) {
22480   case X86ISD::PSHUFB:
22481     HasPSHUFB = true;
22482   case X86ISD::PSHUFD:
22483   case X86ISD::PSHUFHW:
22484   case X86ISD::PSHUFLW:
22485     if (Op.getOperand(0).hasOneUse() &&
22486         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22487                                       HasPSHUFB, DAG, DCI, Subtarget))
22488       return true;
22489     break;
22490
22491   case X86ISD::UNPCKL:
22492   case X86ISD::UNPCKH:
22493     assert(Op.getOperand(0) == Op.getOperand(1) &&
22494            "We only combine unary shuffles!");
22495     // We can't check for single use, we have to check that this shuffle is the
22496     // only user.
22497     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22498         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22499                                       HasPSHUFB, DAG, DCI, Subtarget))
22500       return true;
22501     break;
22502   }
22503
22504   // Minor canonicalization of the accumulated shuffle mask to make it easier
22505   // to match below. All this does is detect masks with squential pairs of
22506   // elements, and shrink them to the half-width mask. It does this in a loop
22507   // so it will reduce the size of the mask to the minimal width mask which
22508   // performs an equivalent shuffle.
22509   SmallVector<int, 16> WidenedMask;
22510   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22511     Mask = std::move(WidenedMask);
22512     WidenedMask.clear();
22513   }
22514
22515   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22516                                 Subtarget);
22517 }
22518
22519 /// \brief Get the PSHUF-style mask from PSHUF node.
22520 ///
22521 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22522 /// PSHUF-style masks that can be reused with such instructions.
22523 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22524   MVT VT = N.getSimpleValueType();
22525   SmallVector<int, 4> Mask;
22526   bool IsUnary;
22527   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22528   (void)HaveMask;
22529   assert(HaveMask);
22530
22531   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22532   // matter. Check that the upper masks are repeats and remove them.
22533   if (VT.getSizeInBits() > 128) {
22534     int LaneElts = 128 / VT.getScalarSizeInBits();
22535 #ifndef NDEBUG
22536     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22537       for (int j = 0; j < LaneElts; ++j)
22538         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22539                "Mask doesn't repeat in high 128-bit lanes!");
22540 #endif
22541     Mask.resize(LaneElts);
22542   }
22543
22544   switch (N.getOpcode()) {
22545   case X86ISD::PSHUFD:
22546     return Mask;
22547   case X86ISD::PSHUFLW:
22548     Mask.resize(4);
22549     return Mask;
22550   case X86ISD::PSHUFHW:
22551     Mask.erase(Mask.begin(), Mask.begin() + 4);
22552     for (int &M : Mask)
22553       M -= 4;
22554     return Mask;
22555   default:
22556     llvm_unreachable("No valid shuffle instruction found!");
22557   }
22558 }
22559
22560 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22561 ///
22562 /// We walk up the chain and look for a combinable shuffle, skipping over
22563 /// shuffles that we could hoist this shuffle's transformation past without
22564 /// altering anything.
22565 static SDValue
22566 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22567                              SelectionDAG &DAG,
22568                              TargetLowering::DAGCombinerInfo &DCI) {
22569   assert(N.getOpcode() == X86ISD::PSHUFD &&
22570          "Called with something other than an x86 128-bit half shuffle!");
22571   SDLoc DL(N);
22572
22573   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22574   // of the shuffles in the chain so that we can form a fresh chain to replace
22575   // this one.
22576   SmallVector<SDValue, 8> Chain;
22577   SDValue V = N.getOperand(0);
22578   for (; V.hasOneUse(); V = V.getOperand(0)) {
22579     switch (V.getOpcode()) {
22580     default:
22581       return SDValue(); // Nothing combined!
22582
22583     case ISD::BITCAST:
22584       // Skip bitcasts as we always know the type for the target specific
22585       // instructions.
22586       continue;
22587
22588     case X86ISD::PSHUFD:
22589       // Found another dword shuffle.
22590       break;
22591
22592     case X86ISD::PSHUFLW:
22593       // Check that the low words (being shuffled) are the identity in the
22594       // dword shuffle, and the high words are self-contained.
22595       if (Mask[0] != 0 || Mask[1] != 1 ||
22596           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22597         return SDValue();
22598
22599       Chain.push_back(V);
22600       continue;
22601
22602     case X86ISD::PSHUFHW:
22603       // Check that the high words (being shuffled) are the identity in the
22604       // dword shuffle, and the low words are self-contained.
22605       if (Mask[2] != 2 || Mask[3] != 3 ||
22606           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22607         return SDValue();
22608
22609       Chain.push_back(V);
22610       continue;
22611
22612     case X86ISD::UNPCKL:
22613     case X86ISD::UNPCKH:
22614       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22615       // shuffle into a preceding word shuffle.
22616       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
22617           V.getSimpleValueType().getScalarType() != MVT::i16)
22618         return SDValue();
22619
22620       // Search for a half-shuffle which we can combine with.
22621       unsigned CombineOp =
22622           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22623       if (V.getOperand(0) != V.getOperand(1) ||
22624           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22625         return SDValue();
22626       Chain.push_back(V);
22627       V = V.getOperand(0);
22628       do {
22629         switch (V.getOpcode()) {
22630         default:
22631           return SDValue(); // Nothing to combine.
22632
22633         case X86ISD::PSHUFLW:
22634         case X86ISD::PSHUFHW:
22635           if (V.getOpcode() == CombineOp)
22636             break;
22637
22638           Chain.push_back(V);
22639
22640           // Fallthrough!
22641         case ISD::BITCAST:
22642           V = V.getOperand(0);
22643           continue;
22644         }
22645         break;
22646       } while (V.hasOneUse());
22647       break;
22648     }
22649     // Break out of the loop if we break out of the switch.
22650     break;
22651   }
22652
22653   if (!V.hasOneUse())
22654     // We fell out of the loop without finding a viable combining instruction.
22655     return SDValue();
22656
22657   // Merge this node's mask and our incoming mask.
22658   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22659   for (int &M : Mask)
22660     M = VMask[M];
22661   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22662                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22663
22664   // Rebuild the chain around this new shuffle.
22665   while (!Chain.empty()) {
22666     SDValue W = Chain.pop_back_val();
22667
22668     if (V.getValueType() != W.getOperand(0).getValueType())
22669       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22670
22671     switch (W.getOpcode()) {
22672     default:
22673       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22674
22675     case X86ISD::UNPCKL:
22676     case X86ISD::UNPCKH:
22677       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22678       break;
22679
22680     case X86ISD::PSHUFD:
22681     case X86ISD::PSHUFLW:
22682     case X86ISD::PSHUFHW:
22683       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22684       break;
22685     }
22686   }
22687   if (V.getValueType() != N.getValueType())
22688     V = DAG.getBitcast(N.getValueType(), V);
22689
22690   // Return the new chain to replace N.
22691   return V;
22692 }
22693
22694 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22695 /// pshufhw.
22696 ///
22697 /// We walk up the chain, skipping shuffles of the other half and looking
22698 /// through shuffles which switch halves trying to find a shuffle of the same
22699 /// pair of dwords.
22700 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22701                                         SelectionDAG &DAG,
22702                                         TargetLowering::DAGCombinerInfo &DCI) {
22703   assert(
22704       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22705       "Called with something other than an x86 128-bit half shuffle!");
22706   SDLoc DL(N);
22707   unsigned CombineOpcode = N.getOpcode();
22708
22709   // Walk up a single-use chain looking for a combinable shuffle.
22710   SDValue V = N.getOperand(0);
22711   for (; V.hasOneUse(); V = V.getOperand(0)) {
22712     switch (V.getOpcode()) {
22713     default:
22714       return false; // Nothing combined!
22715
22716     case ISD::BITCAST:
22717       // Skip bitcasts as we always know the type for the target specific
22718       // instructions.
22719       continue;
22720
22721     case X86ISD::PSHUFLW:
22722     case X86ISD::PSHUFHW:
22723       if (V.getOpcode() == CombineOpcode)
22724         break;
22725
22726       // Other-half shuffles are no-ops.
22727       continue;
22728     }
22729     // Break out of the loop if we break out of the switch.
22730     break;
22731   }
22732
22733   if (!V.hasOneUse())
22734     // We fell out of the loop without finding a viable combining instruction.
22735     return false;
22736
22737   // Combine away the bottom node as its shuffle will be accumulated into
22738   // a preceding shuffle.
22739   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22740
22741   // Record the old value.
22742   SDValue Old = V;
22743
22744   // Merge this node's mask and our incoming mask (adjusted to account for all
22745   // the pshufd instructions encountered).
22746   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22747   for (int &M : Mask)
22748     M = VMask[M];
22749   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22750                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22751
22752   // Check that the shuffles didn't cancel each other out. If not, we need to
22753   // combine to the new one.
22754   if (Old != V)
22755     // Replace the combinable shuffle with the combined one, updating all users
22756     // so that we re-evaluate the chain here.
22757     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22758
22759   return true;
22760 }
22761
22762 /// \brief Try to combine x86 target specific shuffles.
22763 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22764                                            TargetLowering::DAGCombinerInfo &DCI,
22765                                            const X86Subtarget *Subtarget) {
22766   SDLoc DL(N);
22767   MVT VT = N.getSimpleValueType();
22768   SmallVector<int, 4> Mask;
22769
22770   switch (N.getOpcode()) {
22771   case X86ISD::PSHUFD:
22772   case X86ISD::PSHUFLW:
22773   case X86ISD::PSHUFHW:
22774     Mask = getPSHUFShuffleMask(N);
22775     assert(Mask.size() == 4);
22776     break;
22777   default:
22778     return SDValue();
22779   }
22780
22781   // Nuke no-op shuffles that show up after combining.
22782   if (isNoopShuffleMask(Mask))
22783     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22784
22785   // Look for simplifications involving one or two shuffle instructions.
22786   SDValue V = N.getOperand(0);
22787   switch (N.getOpcode()) {
22788   default:
22789     break;
22790   case X86ISD::PSHUFLW:
22791   case X86ISD::PSHUFHW:
22792     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
22793
22794     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22795       return SDValue(); // We combined away this shuffle, so we're done.
22796
22797     // See if this reduces to a PSHUFD which is no more expensive and can
22798     // combine with more operations. Note that it has to at least flip the
22799     // dwords as otherwise it would have been removed as a no-op.
22800     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22801       int DMask[] = {0, 1, 2, 3};
22802       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22803       DMask[DOffset + 0] = DOffset + 1;
22804       DMask[DOffset + 1] = DOffset + 0;
22805       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22806       V = DAG.getBitcast(DVT, V);
22807       DCI.AddToWorklist(V.getNode());
22808       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22809                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22810       DCI.AddToWorklist(V.getNode());
22811       return DAG.getBitcast(VT, V);
22812     }
22813
22814     // Look for shuffle patterns which can be implemented as a single unpack.
22815     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22816     // only works when we have a PSHUFD followed by two half-shuffles.
22817     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22818         (V.getOpcode() == X86ISD::PSHUFLW ||
22819          V.getOpcode() == X86ISD::PSHUFHW) &&
22820         V.getOpcode() != N.getOpcode() &&
22821         V.hasOneUse()) {
22822       SDValue D = V.getOperand(0);
22823       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22824         D = D.getOperand(0);
22825       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22826         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22827         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22828         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22829         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22830         int WordMask[8];
22831         for (int i = 0; i < 4; ++i) {
22832           WordMask[i + NOffset] = Mask[i] + NOffset;
22833           WordMask[i + VOffset] = VMask[i] + VOffset;
22834         }
22835         // Map the word mask through the DWord mask.
22836         int MappedMask[8];
22837         for (int i = 0; i < 8; ++i)
22838           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22839         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22840             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22841           // We can replace all three shuffles with an unpack.
22842           V = DAG.getBitcast(VT, D.getOperand(0));
22843           DCI.AddToWorklist(V.getNode());
22844           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22845                                                 : X86ISD::UNPCKH,
22846                              DL, VT, V, V);
22847         }
22848       }
22849     }
22850
22851     break;
22852
22853   case X86ISD::PSHUFD:
22854     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22855       return NewN;
22856
22857     break;
22858   }
22859
22860   return SDValue();
22861 }
22862
22863 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22864 ///
22865 /// We combine this directly on the abstract vector shuffle nodes so it is
22866 /// easier to generically match. We also insert dummy vector shuffle nodes for
22867 /// the operands which explicitly discard the lanes which are unused by this
22868 /// operation to try to flow through the rest of the combiner the fact that
22869 /// they're unused.
22870 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22871   SDLoc DL(N);
22872   EVT VT = N->getValueType(0);
22873
22874   // We only handle target-independent shuffles.
22875   // FIXME: It would be easy and harmless to use the target shuffle mask
22876   // extraction tool to support more.
22877   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22878     return SDValue();
22879
22880   auto *SVN = cast<ShuffleVectorSDNode>(N);
22881   ArrayRef<int> Mask = SVN->getMask();
22882   SDValue V1 = N->getOperand(0);
22883   SDValue V2 = N->getOperand(1);
22884
22885   // We require the first shuffle operand to be the SUB node, and the second to
22886   // be the ADD node.
22887   // FIXME: We should support the commuted patterns.
22888   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22889     return SDValue();
22890
22891   // If there are other uses of these operations we can't fold them.
22892   if (!V1->hasOneUse() || !V2->hasOneUse())
22893     return SDValue();
22894
22895   // Ensure that both operations have the same operands. Note that we can
22896   // commute the FADD operands.
22897   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22898   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22899       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22900     return SDValue();
22901
22902   // We're looking for blends between FADD and FSUB nodes. We insist on these
22903   // nodes being lined up in a specific expected pattern.
22904   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22905         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22906         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22907     return SDValue();
22908
22909   // Only specific types are legal at this point, assert so we notice if and
22910   // when these change.
22911   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22912           VT == MVT::v4f64) &&
22913          "Unknown vector type encountered!");
22914
22915   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22916 }
22917
22918 /// PerformShuffleCombine - Performs several different shuffle combines.
22919 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22920                                      TargetLowering::DAGCombinerInfo &DCI,
22921                                      const X86Subtarget *Subtarget) {
22922   SDLoc dl(N);
22923   SDValue N0 = N->getOperand(0);
22924   SDValue N1 = N->getOperand(1);
22925   EVT VT = N->getValueType(0);
22926
22927   // Don't create instructions with illegal types after legalize types has run.
22928   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22929   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22930     return SDValue();
22931
22932   // If we have legalized the vector types, look for blends of FADD and FSUB
22933   // nodes that we can fuse into an ADDSUB node.
22934   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22935     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22936       return AddSub;
22937
22938   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22939   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22940       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22941     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
22942
22943   // During Type Legalization, when promoting illegal vector types,
22944   // the backend might introduce new shuffle dag nodes and bitcasts.
22945   //
22946   // This code performs the following transformation:
22947   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
22948   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
22949   //
22950   // We do this only if both the bitcast and the BINOP dag nodes have
22951   // one use. Also, perform this transformation only if the new binary
22952   // operation is legal. This is to avoid introducing dag nodes that
22953   // potentially need to be further expanded (or custom lowered) into a
22954   // less optimal sequence of dag nodes.
22955   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
22956       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
22957       N0.getOpcode() == ISD::BITCAST) {
22958     SDValue BC0 = N0.getOperand(0);
22959     EVT SVT = BC0.getValueType();
22960     unsigned Opcode = BC0.getOpcode();
22961     unsigned NumElts = VT.getVectorNumElements();
22962
22963     if (BC0.hasOneUse() && SVT.isVector() &&
22964         SVT.getVectorNumElements() * 2 == NumElts &&
22965         TLI.isOperationLegal(Opcode, VT)) {
22966       bool CanFold = false;
22967       switch (Opcode) {
22968       default : break;
22969       case ISD::ADD :
22970       case ISD::FADD :
22971       case ISD::SUB :
22972       case ISD::FSUB :
22973       case ISD::MUL :
22974       case ISD::FMUL :
22975         CanFold = true;
22976       }
22977
22978       unsigned SVTNumElts = SVT.getVectorNumElements();
22979       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22980       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
22981         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
22982       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
22983         CanFold = SVOp->getMaskElt(i) < 0;
22984
22985       if (CanFold) {
22986         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
22987         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
22988         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
22989         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
22990       }
22991     }
22992   }
22993
22994   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
22995   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
22996   // consecutive, non-overlapping, and in the right order.
22997   SmallVector<SDValue, 16> Elts;
22998   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
22999     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23000
23001   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23002     return LD;
23003
23004   if (isTargetShuffle(N->getOpcode())) {
23005     SDValue Shuffle =
23006         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23007     if (Shuffle.getNode())
23008       return Shuffle;
23009
23010     // Try recursively combining arbitrary sequences of x86 shuffle
23011     // instructions into higher-order shuffles. We do this after combining
23012     // specific PSHUF instruction sequences into their minimal form so that we
23013     // can evaluate how many specialized shuffle instructions are involved in
23014     // a particular chain.
23015     SmallVector<int, 1> NonceMask; // Just a placeholder.
23016     NonceMask.push_back(0);
23017     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23018                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23019                                       DCI, Subtarget))
23020       return SDValue(); // This routine will use CombineTo to replace N.
23021   }
23022
23023   return SDValue();
23024 }
23025
23026 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23027 /// specific shuffle of a load can be folded into a single element load.
23028 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23029 /// shuffles have been custom lowered so we need to handle those here.
23030 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23031                                          TargetLowering::DAGCombinerInfo &DCI) {
23032   if (DCI.isBeforeLegalizeOps())
23033     return SDValue();
23034
23035   SDValue InVec = N->getOperand(0);
23036   SDValue EltNo = N->getOperand(1);
23037
23038   if (!isa<ConstantSDNode>(EltNo))
23039     return SDValue();
23040
23041   EVT OriginalVT = InVec.getValueType();
23042
23043   if (InVec.getOpcode() == ISD::BITCAST) {
23044     // Don't duplicate a load with other uses.
23045     if (!InVec.hasOneUse())
23046       return SDValue();
23047     EVT BCVT = InVec.getOperand(0).getValueType();
23048     if (!BCVT.isVector() ||
23049         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23050       return SDValue();
23051     InVec = InVec.getOperand(0);
23052   }
23053
23054   EVT CurrentVT = InVec.getValueType();
23055
23056   if (!isTargetShuffle(InVec.getOpcode()))
23057     return SDValue();
23058
23059   // Don't duplicate a load with other uses.
23060   if (!InVec.hasOneUse())
23061     return SDValue();
23062
23063   SmallVector<int, 16> ShuffleMask;
23064   bool UnaryShuffle;
23065   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23066                             ShuffleMask, UnaryShuffle))
23067     return SDValue();
23068
23069   // Select the input vector, guarding against out of range extract vector.
23070   unsigned NumElems = CurrentVT.getVectorNumElements();
23071   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23072   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23073   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23074                                          : InVec.getOperand(1);
23075
23076   // If inputs to shuffle are the same for both ops, then allow 2 uses
23077   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23078                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23079
23080   if (LdNode.getOpcode() == ISD::BITCAST) {
23081     // Don't duplicate a load with other uses.
23082     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23083       return SDValue();
23084
23085     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23086     LdNode = LdNode.getOperand(0);
23087   }
23088
23089   if (!ISD::isNormalLoad(LdNode.getNode()))
23090     return SDValue();
23091
23092   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23093
23094   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23095     return SDValue();
23096
23097   EVT EltVT = N->getValueType(0);
23098   // If there's a bitcast before the shuffle, check if the load type and
23099   // alignment is valid.
23100   unsigned Align = LN0->getAlignment();
23101   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23102   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23103       EltVT.getTypeForEVT(*DAG.getContext()));
23104
23105   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23106     return SDValue();
23107
23108   // All checks match so transform back to vector_shuffle so that DAG combiner
23109   // can finish the job
23110   SDLoc dl(N);
23111
23112   // Create shuffle node taking into account the case that its a unary shuffle
23113   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23114                                    : InVec.getOperand(1);
23115   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23116                                  InVec.getOperand(0), Shuffle,
23117                                  &ShuffleMask[0]);
23118   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23119   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23120                      EltNo);
23121 }
23122
23123 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23124 /// special and don't usually play with other vector types, it's better to
23125 /// handle them early to be sure we emit efficient code by avoiding
23126 /// store-load conversions.
23127 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
23128   if (N->getValueType(0) != MVT::x86mmx ||
23129       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
23130       N->getOperand(0)->getValueType(0) != MVT::v2i32)
23131     return SDValue();
23132
23133   SDValue V = N->getOperand(0);
23134   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
23135   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
23136     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
23137                        N->getValueType(0), V.getOperand(0));
23138
23139   return SDValue();
23140 }
23141
23142 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23143 /// generation and convert it from being a bunch of shuffles and extracts
23144 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23145 /// storing the value and loading scalars back, while for x64 we should
23146 /// use 64-bit extracts and shifts.
23147 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23148                                          TargetLowering::DAGCombinerInfo &DCI) {
23149   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23150     return NewOp;
23151
23152   SDValue InputVector = N->getOperand(0);
23153   SDLoc dl(InputVector);
23154   // Detect mmx to i32 conversion through a v2i32 elt extract.
23155   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23156       N->getValueType(0) == MVT::i32 &&
23157       InputVector.getValueType() == MVT::v2i32) {
23158
23159     // The bitcast source is a direct mmx result.
23160     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23161     if (MMXSrc.getValueType() == MVT::x86mmx)
23162       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23163                          N->getValueType(0),
23164                          InputVector.getNode()->getOperand(0));
23165
23166     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23167     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23168         MMXSrc.getValueType() == MVT::i64) {
23169       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23170       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23171           MMXSrcOp.getValueType() == MVT::v1i64 &&
23172           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23173         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23174                            N->getValueType(0), MMXSrcOp.getOperand(0));
23175     }
23176   }
23177
23178   EVT VT = N->getValueType(0);
23179
23180   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
23181       InputVector.getOpcode() == ISD::BITCAST &&
23182       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
23183     uint64_t ExtractedElt =
23184         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23185     uint64_t InputValue =
23186         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23187     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23188     return DAG.getConstant(Res, dl, MVT::i1);
23189   }
23190   // Only operate on vectors of 4 elements, where the alternative shuffling
23191   // gets to be more expensive.
23192   if (InputVector.getValueType() != MVT::v4i32)
23193     return SDValue();
23194
23195   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23196   // single use which is a sign-extend or zero-extend, and all elements are
23197   // used.
23198   SmallVector<SDNode *, 4> Uses;
23199   unsigned ExtractedElements = 0;
23200   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23201        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23202     if (UI.getUse().getResNo() != InputVector.getResNo())
23203       return SDValue();
23204
23205     SDNode *Extract = *UI;
23206     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23207       return SDValue();
23208
23209     if (Extract->getValueType(0) != MVT::i32)
23210       return SDValue();
23211     if (!Extract->hasOneUse())
23212       return SDValue();
23213     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23214         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23215       return SDValue();
23216     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23217       return SDValue();
23218
23219     // Record which element was extracted.
23220     ExtractedElements |=
23221       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23222
23223     Uses.push_back(Extract);
23224   }
23225
23226   // If not all the elements were used, this may not be worthwhile.
23227   if (ExtractedElements != 15)
23228     return SDValue();
23229
23230   // Ok, we've now decided to do the transformation.
23231   // If 64-bit shifts are legal, use the extract-shift sequence,
23232   // otherwise bounce the vector off the cache.
23233   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23234   SDValue Vals[4];
23235
23236   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23237     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23238     auto &DL = DAG.getDataLayout();
23239     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23240     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23241       DAG.getConstant(0, dl, VecIdxTy));
23242     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23243       DAG.getConstant(1, dl, VecIdxTy));
23244
23245     SDValue ShAmt = DAG.getConstant(
23246         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23247     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23248     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23249       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23250     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23251     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23252       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23253   } else {
23254     // Store the value to a temporary stack slot.
23255     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23256     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23257       MachinePointerInfo(), false, false, 0);
23258
23259     EVT ElementType = InputVector.getValueType().getVectorElementType();
23260     unsigned EltSize = ElementType.getSizeInBits() / 8;
23261
23262     // Replace each use (extract) with a load of the appropriate element.
23263     for (unsigned i = 0; i < 4; ++i) {
23264       uint64_t Offset = EltSize * i;
23265       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23266       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23267
23268       SDValue ScalarAddr =
23269           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23270
23271       // Load the scalar.
23272       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23273                             ScalarAddr, MachinePointerInfo(),
23274                             false, false, false, 0);
23275
23276     }
23277   }
23278
23279   // Replace the extracts
23280   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23281     UE = Uses.end(); UI != UE; ++UI) {
23282     SDNode *Extract = *UI;
23283
23284     SDValue Idx = Extract->getOperand(1);
23285     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23286     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23287   }
23288
23289   // The replacement was made in place; don't return anything.
23290   return SDValue();
23291 }
23292
23293 static SDValue
23294 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23295                                       const X86Subtarget *Subtarget) {
23296   SDLoc dl(N);
23297   SDValue Cond = N->getOperand(0);
23298   SDValue LHS = N->getOperand(1);
23299   SDValue RHS = N->getOperand(2);
23300
23301   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23302     SDValue CondSrc = Cond->getOperand(0);
23303     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23304       Cond = CondSrc->getOperand(0);
23305   }
23306
23307   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23308     return SDValue();
23309
23310   // A vselect where all conditions and data are constants can be optimized into
23311   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23312   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23313       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23314     return SDValue();
23315
23316   unsigned MaskValue = 0;
23317   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23318     return SDValue();
23319
23320   MVT VT = N->getSimpleValueType(0);
23321   unsigned NumElems = VT.getVectorNumElements();
23322   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23323   for (unsigned i = 0; i < NumElems; ++i) {
23324     // Be sure we emit undef where we can.
23325     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23326       ShuffleMask[i] = -1;
23327     else
23328       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23329   }
23330
23331   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23332   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23333     return SDValue();
23334   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23335 }
23336
23337 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23338 /// nodes.
23339 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23340                                     TargetLowering::DAGCombinerInfo &DCI,
23341                                     const X86Subtarget *Subtarget) {
23342   SDLoc DL(N);
23343   SDValue Cond = N->getOperand(0);
23344   // Get the LHS/RHS of the select.
23345   SDValue LHS = N->getOperand(1);
23346   SDValue RHS = N->getOperand(2);
23347   EVT VT = LHS.getValueType();
23348   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23349
23350   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23351   // instructions match the semantics of the common C idiom x<y?x:y but not
23352   // x<=y?x:y, because of how they handle negative zero (which can be
23353   // ignored in unsafe-math mode).
23354   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23355   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23356       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23357       (Subtarget->hasSSE2() ||
23358        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23359     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23360
23361     unsigned Opcode = 0;
23362     // Check for x CC y ? x : y.
23363     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23364         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23365       switch (CC) {
23366       default: break;
23367       case ISD::SETULT:
23368         // Converting this to a min would handle NaNs incorrectly, and swapping
23369         // the operands would cause it to handle comparisons between positive
23370         // and negative zero incorrectly.
23371         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23372           if (!DAG.getTarget().Options.UnsafeFPMath &&
23373               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23374             break;
23375           std::swap(LHS, RHS);
23376         }
23377         Opcode = X86ISD::FMIN;
23378         break;
23379       case ISD::SETOLE:
23380         // Converting this to a min would handle comparisons between positive
23381         // and negative zero incorrectly.
23382         if (!DAG.getTarget().Options.UnsafeFPMath &&
23383             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23384           break;
23385         Opcode = X86ISD::FMIN;
23386         break;
23387       case ISD::SETULE:
23388         // Converting this to a min would handle both negative zeros and NaNs
23389         // incorrectly, but we can swap the operands to fix both.
23390         std::swap(LHS, RHS);
23391       case ISD::SETOLT:
23392       case ISD::SETLT:
23393       case ISD::SETLE:
23394         Opcode = X86ISD::FMIN;
23395         break;
23396
23397       case ISD::SETOGE:
23398         // Converting this to a max would handle comparisons between positive
23399         // and negative zero incorrectly.
23400         if (!DAG.getTarget().Options.UnsafeFPMath &&
23401             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23402           break;
23403         Opcode = X86ISD::FMAX;
23404         break;
23405       case ISD::SETUGT:
23406         // Converting this to a max would handle NaNs incorrectly, and swapping
23407         // the operands would cause it to handle comparisons between positive
23408         // and negative zero incorrectly.
23409         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23410           if (!DAG.getTarget().Options.UnsafeFPMath &&
23411               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23412             break;
23413           std::swap(LHS, RHS);
23414         }
23415         Opcode = X86ISD::FMAX;
23416         break;
23417       case ISD::SETUGE:
23418         // Converting this to a max would handle both negative zeros and NaNs
23419         // incorrectly, but we can swap the operands to fix both.
23420         std::swap(LHS, RHS);
23421       case ISD::SETOGT:
23422       case ISD::SETGT:
23423       case ISD::SETGE:
23424         Opcode = X86ISD::FMAX;
23425         break;
23426       }
23427     // Check for x CC y ? y : x -- a min/max with reversed arms.
23428     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23429                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23430       switch (CC) {
23431       default: break;
23432       case ISD::SETOGE:
23433         // Converting this to a min would handle comparisons between positive
23434         // and negative zero incorrectly, and swapping the operands would
23435         // cause it to handle NaNs incorrectly.
23436         if (!DAG.getTarget().Options.UnsafeFPMath &&
23437             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23438           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23439             break;
23440           std::swap(LHS, RHS);
23441         }
23442         Opcode = X86ISD::FMIN;
23443         break;
23444       case ISD::SETUGT:
23445         // Converting this to a min would handle NaNs incorrectly.
23446         if (!DAG.getTarget().Options.UnsafeFPMath &&
23447             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23448           break;
23449         Opcode = X86ISD::FMIN;
23450         break;
23451       case ISD::SETUGE:
23452         // Converting this to a min would handle both negative zeros and NaNs
23453         // incorrectly, but we can swap the operands to fix both.
23454         std::swap(LHS, RHS);
23455       case ISD::SETOGT:
23456       case ISD::SETGT:
23457       case ISD::SETGE:
23458         Opcode = X86ISD::FMIN;
23459         break;
23460
23461       case ISD::SETULT:
23462         // Converting this to a max would handle NaNs incorrectly.
23463         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23464           break;
23465         Opcode = X86ISD::FMAX;
23466         break;
23467       case ISD::SETOLE:
23468         // Converting this to a max would handle comparisons between positive
23469         // and negative zero incorrectly, and swapping the operands would
23470         // cause it to handle NaNs incorrectly.
23471         if (!DAG.getTarget().Options.UnsafeFPMath &&
23472             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23473           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23474             break;
23475           std::swap(LHS, RHS);
23476         }
23477         Opcode = X86ISD::FMAX;
23478         break;
23479       case ISD::SETULE:
23480         // Converting this to a max would handle both negative zeros and NaNs
23481         // incorrectly, but we can swap the operands to fix both.
23482         std::swap(LHS, RHS);
23483       case ISD::SETOLT:
23484       case ISD::SETLT:
23485       case ISD::SETLE:
23486         Opcode = X86ISD::FMAX;
23487         break;
23488       }
23489     }
23490
23491     if (Opcode)
23492       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23493   }
23494
23495   EVT CondVT = Cond.getValueType();
23496   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23497       CondVT.getVectorElementType() == MVT::i1) {
23498     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23499     // lowering on KNL. In this case we convert it to
23500     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23501     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23502     // Since SKX these selects have a proper lowering.
23503     EVT OpVT = LHS.getValueType();
23504     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23505         (OpVT.getVectorElementType() == MVT::i8 ||
23506          OpVT.getVectorElementType() == MVT::i16) &&
23507         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23508       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23509       DCI.AddToWorklist(Cond.getNode());
23510       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23511     }
23512   }
23513   // If this is a select between two integer constants, try to do some
23514   // optimizations.
23515   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23516     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23517       // Don't do this for crazy integer types.
23518       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23519         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23520         // so that TrueC (the true value) is larger than FalseC.
23521         bool NeedsCondInvert = false;
23522
23523         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23524             // Efficiently invertible.
23525             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23526              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23527               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23528           NeedsCondInvert = true;
23529           std::swap(TrueC, FalseC);
23530         }
23531
23532         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23533         if (FalseC->getAPIntValue() == 0 &&
23534             TrueC->getAPIntValue().isPowerOf2()) {
23535           if (NeedsCondInvert) // Invert the condition if needed.
23536             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23537                                DAG.getConstant(1, DL, Cond.getValueType()));
23538
23539           // Zero extend the condition if needed.
23540           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23541
23542           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23543           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23544                              DAG.getConstant(ShAmt, DL, MVT::i8));
23545         }
23546
23547         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23548         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23549           if (NeedsCondInvert) // Invert the condition if needed.
23550             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23551                                DAG.getConstant(1, DL, Cond.getValueType()));
23552
23553           // Zero extend the condition if needed.
23554           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23555                              FalseC->getValueType(0), Cond);
23556           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23557                              SDValue(FalseC, 0));
23558         }
23559
23560         // Optimize cases that will turn into an LEA instruction.  This requires
23561         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23562         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23563           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23564           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23565
23566           bool isFastMultiplier = false;
23567           if (Diff < 10) {
23568             switch ((unsigned char)Diff) {
23569               default: break;
23570               case 1:  // result = add base, cond
23571               case 2:  // result = lea base(    , cond*2)
23572               case 3:  // result = lea base(cond, cond*2)
23573               case 4:  // result = lea base(    , cond*4)
23574               case 5:  // result = lea base(cond, cond*4)
23575               case 8:  // result = lea base(    , cond*8)
23576               case 9:  // result = lea base(cond, cond*8)
23577                 isFastMultiplier = true;
23578                 break;
23579             }
23580           }
23581
23582           if (isFastMultiplier) {
23583             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23584             if (NeedsCondInvert) // Invert the condition if needed.
23585               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23586                                  DAG.getConstant(1, DL, Cond.getValueType()));
23587
23588             // Zero extend the condition if needed.
23589             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23590                                Cond);
23591             // Scale the condition by the difference.
23592             if (Diff != 1)
23593               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23594                                  DAG.getConstant(Diff, DL,
23595                                                  Cond.getValueType()));
23596
23597             // Add the base if non-zero.
23598             if (FalseC->getAPIntValue() != 0)
23599               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23600                                  SDValue(FalseC, 0));
23601             return Cond;
23602           }
23603         }
23604       }
23605   }
23606
23607   // Canonicalize max and min:
23608   // (x > y) ? x : y -> (x >= y) ? x : y
23609   // (x < y) ? x : y -> (x <= y) ? x : y
23610   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23611   // the need for an extra compare
23612   // against zero. e.g.
23613   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23614   // subl   %esi, %edi
23615   // testl  %edi, %edi
23616   // movl   $0, %eax
23617   // cmovgl %edi, %eax
23618   // =>
23619   // xorl   %eax, %eax
23620   // subl   %esi, $edi
23621   // cmovsl %eax, %edi
23622   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23623       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23624       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23625     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23626     switch (CC) {
23627     default: break;
23628     case ISD::SETLT:
23629     case ISD::SETGT: {
23630       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23631       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23632                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23633       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23634     }
23635     }
23636   }
23637
23638   // Early exit check
23639   if (!TLI.isTypeLegal(VT))
23640     return SDValue();
23641
23642   // Match VSELECTs into subs with unsigned saturation.
23643   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23644       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23645       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23646        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23647     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23648
23649     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23650     // left side invert the predicate to simplify logic below.
23651     SDValue Other;
23652     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23653       Other = RHS;
23654       CC = ISD::getSetCCInverse(CC, true);
23655     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23656       Other = LHS;
23657     }
23658
23659     if (Other.getNode() && Other->getNumOperands() == 2 &&
23660         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23661       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23662       SDValue CondRHS = Cond->getOperand(1);
23663
23664       // Look for a general sub with unsigned saturation first.
23665       // x >= y ? x-y : 0 --> subus x, y
23666       // x >  y ? x-y : 0 --> subus x, y
23667       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23668           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23669         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23670
23671       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23672         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23673           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23674             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23675               // If the RHS is a constant we have to reverse the const
23676               // canonicalization.
23677               // x > C-1 ? x+-C : 0 --> subus x, C
23678               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23679                   CondRHSConst->getAPIntValue() ==
23680                       (-OpRHSConst->getAPIntValue() - 1))
23681                 return DAG.getNode(
23682                     X86ISD::SUBUS, DL, VT, OpLHS,
23683                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23684
23685           // Another special case: If C was a sign bit, the sub has been
23686           // canonicalized into a xor.
23687           // FIXME: Would it be better to use computeKnownBits to determine
23688           //        whether it's safe to decanonicalize the xor?
23689           // x s< 0 ? x^C : 0 --> subus x, C
23690           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23691               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23692               OpRHSConst->getAPIntValue().isSignBit())
23693             // Note that we have to rebuild the RHS constant here to ensure we
23694             // don't rely on particular values of undef lanes.
23695             return DAG.getNode(
23696                 X86ISD::SUBUS, DL, VT, OpLHS,
23697                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23698         }
23699     }
23700   }
23701
23702   // Simplify vector selection if condition value type matches vselect
23703   // operand type
23704   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23705     assert(Cond.getValueType().isVector() &&
23706            "vector select expects a vector selector!");
23707
23708     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23709     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23710
23711     // Try invert the condition if true value is not all 1s and false value
23712     // is not all 0s.
23713     if (!TValIsAllOnes && !FValIsAllZeros &&
23714         // Check if the selector will be produced by CMPP*/PCMP*
23715         Cond.getOpcode() == ISD::SETCC &&
23716         // Check if SETCC has already been promoted
23717         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23718             CondVT) {
23719       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23720       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23721
23722       if (TValIsAllZeros || FValIsAllOnes) {
23723         SDValue CC = Cond.getOperand(2);
23724         ISD::CondCode NewCC =
23725           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23726                                Cond.getOperand(0).getValueType().isInteger());
23727         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23728         std::swap(LHS, RHS);
23729         TValIsAllOnes = FValIsAllOnes;
23730         FValIsAllZeros = TValIsAllZeros;
23731       }
23732     }
23733
23734     if (TValIsAllOnes || FValIsAllZeros) {
23735       SDValue Ret;
23736
23737       if (TValIsAllOnes && FValIsAllZeros)
23738         Ret = Cond;
23739       else if (TValIsAllOnes)
23740         Ret =
23741             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23742       else if (FValIsAllZeros)
23743         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23744                           DAG.getBitcast(CondVT, LHS));
23745
23746       return DAG.getBitcast(VT, Ret);
23747     }
23748   }
23749
23750   // We should generate an X86ISD::BLENDI from a vselect if its argument
23751   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23752   // constants. This specific pattern gets generated when we split a
23753   // selector for a 512 bit vector in a machine without AVX512 (but with
23754   // 256-bit vectors), during legalization:
23755   //
23756   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23757   //
23758   // Iff we find this pattern and the build_vectors are built from
23759   // constants, we translate the vselect into a shuffle_vector that we
23760   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23761   if ((N->getOpcode() == ISD::VSELECT ||
23762        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23763       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23764     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23765     if (Shuffle.getNode())
23766       return Shuffle;
23767   }
23768
23769   // If this is a *dynamic* select (non-constant condition) and we can match
23770   // this node with one of the variable blend instructions, restructure the
23771   // condition so that the blends can use the high bit of each element and use
23772   // SimplifyDemandedBits to simplify the condition operand.
23773   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23774       !DCI.isBeforeLegalize() &&
23775       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23776     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
23777
23778     // Don't optimize vector selects that map to mask-registers.
23779     if (BitWidth == 1)
23780       return SDValue();
23781
23782     // We can only handle the cases where VSELECT is directly legal on the
23783     // subtarget. We custom lower VSELECT nodes with constant conditions and
23784     // this makes it hard to see whether a dynamic VSELECT will correctly
23785     // lower, so we both check the operation's status and explicitly handle the
23786     // cases where a *dynamic* blend will fail even though a constant-condition
23787     // blend could be custom lowered.
23788     // FIXME: We should find a better way to handle this class of problems.
23789     // Potentially, we should combine constant-condition vselect nodes
23790     // pre-legalization into shuffles and not mark as many types as custom
23791     // lowered.
23792     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23793       return SDValue();
23794     // FIXME: We don't support i16-element blends currently. We could and
23795     // should support them by making *all* the bits in the condition be set
23796     // rather than just the high bit and using an i8-element blend.
23797     if (VT.getScalarType() == MVT::i16)
23798       return SDValue();
23799     // Dynamic blending was only available from SSE4.1 onward.
23800     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
23801       return SDValue();
23802     // Byte blends are only available in AVX2
23803     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
23804         !Subtarget->hasAVX2())
23805       return SDValue();
23806
23807     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23808     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23809
23810     APInt KnownZero, KnownOne;
23811     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23812                                           DCI.isBeforeLegalizeOps());
23813     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23814         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23815                                  TLO)) {
23816       // If we changed the computation somewhere in the DAG, this change
23817       // will affect all users of Cond.
23818       // Make sure it is fine and update all the nodes so that we do not
23819       // use the generic VSELECT anymore. Otherwise, we may perform
23820       // wrong optimizations as we messed up with the actual expectation
23821       // for the vector boolean values.
23822       if (Cond != TLO.Old) {
23823         // Check all uses of that condition operand to check whether it will be
23824         // consumed by non-BLEND instructions, which may depend on all bits are
23825         // set properly.
23826         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23827              I != E; ++I)
23828           if (I->getOpcode() != ISD::VSELECT)
23829             // TODO: Add other opcodes eventually lowered into BLEND.
23830             return SDValue();
23831
23832         // Update all the users of the condition, before committing the change,
23833         // so that the VSELECT optimizations that expect the correct vector
23834         // boolean value will not be triggered.
23835         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23836              I != E; ++I)
23837           DAG.ReplaceAllUsesOfValueWith(
23838               SDValue(*I, 0),
23839               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23840                           Cond, I->getOperand(1), I->getOperand(2)));
23841         DCI.CommitTargetLoweringOpt(TLO);
23842         return SDValue();
23843       }
23844       // At this point, only Cond is changed. Change the condition
23845       // just for N to keep the opportunity to optimize all other
23846       // users their own way.
23847       DAG.ReplaceAllUsesOfValueWith(
23848           SDValue(N, 0),
23849           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23850                       TLO.New, N->getOperand(1), N->getOperand(2)));
23851       return SDValue();
23852     }
23853   }
23854
23855   return SDValue();
23856 }
23857
23858 // Check whether a boolean test is testing a boolean value generated by
23859 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23860 // code.
23861 //
23862 // Simplify the following patterns:
23863 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23864 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23865 // to (Op EFLAGS Cond)
23866 //
23867 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23868 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23869 // to (Op EFLAGS !Cond)
23870 //
23871 // where Op could be BRCOND or CMOV.
23872 //
23873 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23874   // Quit if not CMP and SUB with its value result used.
23875   if (Cmp.getOpcode() != X86ISD::CMP &&
23876       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23877       return SDValue();
23878
23879   // Quit if not used as a boolean value.
23880   if (CC != X86::COND_E && CC != X86::COND_NE)
23881     return SDValue();
23882
23883   // Check CMP operands. One of them should be 0 or 1 and the other should be
23884   // an SetCC or extended from it.
23885   SDValue Op1 = Cmp.getOperand(0);
23886   SDValue Op2 = Cmp.getOperand(1);
23887
23888   SDValue SetCC;
23889   const ConstantSDNode* C = nullptr;
23890   bool needOppositeCond = (CC == X86::COND_E);
23891   bool checkAgainstTrue = false; // Is it a comparison against 1?
23892
23893   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23894     SetCC = Op2;
23895   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23896     SetCC = Op1;
23897   else // Quit if all operands are not constants.
23898     return SDValue();
23899
23900   if (C->getZExtValue() == 1) {
23901     needOppositeCond = !needOppositeCond;
23902     checkAgainstTrue = true;
23903   } else if (C->getZExtValue() != 0)
23904     // Quit if the constant is neither 0 or 1.
23905     return SDValue();
23906
23907   bool truncatedToBoolWithAnd = false;
23908   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23909   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23910          SetCC.getOpcode() == ISD::TRUNCATE ||
23911          SetCC.getOpcode() == ISD::AND) {
23912     if (SetCC.getOpcode() == ISD::AND) {
23913       int OpIdx = -1;
23914       ConstantSDNode *CS;
23915       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23916           CS->getZExtValue() == 1)
23917         OpIdx = 1;
23918       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23919           CS->getZExtValue() == 1)
23920         OpIdx = 0;
23921       if (OpIdx == -1)
23922         break;
23923       SetCC = SetCC.getOperand(OpIdx);
23924       truncatedToBoolWithAnd = true;
23925     } else
23926       SetCC = SetCC.getOperand(0);
23927   }
23928
23929   switch (SetCC.getOpcode()) {
23930   case X86ISD::SETCC_CARRY:
23931     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23932     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23933     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23934     // truncated to i1 using 'and'.
23935     if (checkAgainstTrue && !truncatedToBoolWithAnd)
23936       break;
23937     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
23938            "Invalid use of SETCC_CARRY!");
23939     // FALL THROUGH
23940   case X86ISD::SETCC:
23941     // Set the condition code or opposite one if necessary.
23942     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
23943     if (needOppositeCond)
23944       CC = X86::GetOppositeBranchCondition(CC);
23945     return SetCC.getOperand(1);
23946   case X86ISD::CMOV: {
23947     // Check whether false/true value has canonical one, i.e. 0 or 1.
23948     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
23949     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
23950     // Quit if true value is not a constant.
23951     if (!TVal)
23952       return SDValue();
23953     // Quit if false value is not a constant.
23954     if (!FVal) {
23955       SDValue Op = SetCC.getOperand(0);
23956       // Skip 'zext' or 'trunc' node.
23957       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
23958           Op.getOpcode() == ISD::TRUNCATE)
23959         Op = Op.getOperand(0);
23960       // A special case for rdrand/rdseed, where 0 is set if false cond is
23961       // found.
23962       if ((Op.getOpcode() != X86ISD::RDRAND &&
23963            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
23964         return SDValue();
23965     }
23966     // Quit if false value is not the constant 0 or 1.
23967     bool FValIsFalse = true;
23968     if (FVal && FVal->getZExtValue() != 0) {
23969       if (FVal->getZExtValue() != 1)
23970         return SDValue();
23971       // If FVal is 1, opposite cond is needed.
23972       needOppositeCond = !needOppositeCond;
23973       FValIsFalse = false;
23974     }
23975     // Quit if TVal is not the constant opposite of FVal.
23976     if (FValIsFalse && TVal->getZExtValue() != 1)
23977       return SDValue();
23978     if (!FValIsFalse && TVal->getZExtValue() != 0)
23979       return SDValue();
23980     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
23981     if (needOppositeCond)
23982       CC = X86::GetOppositeBranchCondition(CC);
23983     return SetCC.getOperand(3);
23984   }
23985   }
23986
23987   return SDValue();
23988 }
23989
23990 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
23991 /// Match:
23992 ///   (X86or (X86setcc) (X86setcc))
23993 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
23994 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
23995                                            X86::CondCode &CC1, SDValue &Flags,
23996                                            bool &isAnd) {
23997   if (Cond->getOpcode() == X86ISD::CMP) {
23998     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
23999     if (!CondOp1C || !CondOp1C->isNullValue())
24000       return false;
24001
24002     Cond = Cond->getOperand(0);
24003   }
24004
24005   isAnd = false;
24006
24007   SDValue SetCC0, SetCC1;
24008   switch (Cond->getOpcode()) {
24009   default: return false;
24010   case ISD::AND:
24011   case X86ISD::AND:
24012     isAnd = true;
24013     // fallthru
24014   case ISD::OR:
24015   case X86ISD::OR:
24016     SetCC0 = Cond->getOperand(0);
24017     SetCC1 = Cond->getOperand(1);
24018     break;
24019   };
24020
24021   // Make sure we have SETCC nodes, using the same flags value.
24022   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24023       SetCC1.getOpcode() != X86ISD::SETCC ||
24024       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24025     return false;
24026
24027   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24028   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24029   Flags = SetCC0->getOperand(1);
24030   return true;
24031 }
24032
24033 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24034 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24035                                   TargetLowering::DAGCombinerInfo &DCI,
24036                                   const X86Subtarget *Subtarget) {
24037   SDLoc DL(N);
24038
24039   // If the flag operand isn't dead, don't touch this CMOV.
24040   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24041     return SDValue();
24042
24043   SDValue FalseOp = N->getOperand(0);
24044   SDValue TrueOp = N->getOperand(1);
24045   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24046   SDValue Cond = N->getOperand(3);
24047
24048   if (CC == X86::COND_E || CC == X86::COND_NE) {
24049     switch (Cond.getOpcode()) {
24050     default: break;
24051     case X86ISD::BSR:
24052     case X86ISD::BSF:
24053       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24054       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24055         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24056     }
24057   }
24058
24059   SDValue Flags;
24060
24061   Flags = checkBoolTestSetCCCombine(Cond, CC);
24062   if (Flags.getNode() &&
24063       // Extra check as FCMOV only supports a subset of X86 cond.
24064       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24065     SDValue Ops[] = { FalseOp, TrueOp,
24066                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24067     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24068   }
24069
24070   // If this is a select between two integer constants, try to do some
24071   // optimizations.  Note that the operands are ordered the opposite of SELECT
24072   // operands.
24073   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24074     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24075       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24076       // larger than FalseC (the false value).
24077       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24078         CC = X86::GetOppositeBranchCondition(CC);
24079         std::swap(TrueC, FalseC);
24080         std::swap(TrueOp, FalseOp);
24081       }
24082
24083       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24084       // This is efficient for any integer data type (including i8/i16) and
24085       // shift amount.
24086       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24087         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24088                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24089
24090         // Zero extend the condition if needed.
24091         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24092
24093         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24094         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24095                            DAG.getConstant(ShAmt, DL, MVT::i8));
24096         if (N->getNumValues() == 2)  // Dead flag value?
24097           return DCI.CombineTo(N, Cond, SDValue());
24098         return Cond;
24099       }
24100
24101       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24102       // for any integer data type, including i8/i16.
24103       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24104         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24105                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24106
24107         // Zero extend the condition if needed.
24108         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24109                            FalseC->getValueType(0), Cond);
24110         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24111                            SDValue(FalseC, 0));
24112
24113         if (N->getNumValues() == 2)  // Dead flag value?
24114           return DCI.CombineTo(N, Cond, SDValue());
24115         return Cond;
24116       }
24117
24118       // Optimize cases that will turn into an LEA instruction.  This requires
24119       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24120       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24121         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24122         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24123
24124         bool isFastMultiplier = false;
24125         if (Diff < 10) {
24126           switch ((unsigned char)Diff) {
24127           default: break;
24128           case 1:  // result = add base, cond
24129           case 2:  // result = lea base(    , cond*2)
24130           case 3:  // result = lea base(cond, cond*2)
24131           case 4:  // result = lea base(    , cond*4)
24132           case 5:  // result = lea base(cond, cond*4)
24133           case 8:  // result = lea base(    , cond*8)
24134           case 9:  // result = lea base(cond, cond*8)
24135             isFastMultiplier = true;
24136             break;
24137           }
24138         }
24139
24140         if (isFastMultiplier) {
24141           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24142           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24143                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24144           // Zero extend the condition if needed.
24145           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24146                              Cond);
24147           // Scale the condition by the difference.
24148           if (Diff != 1)
24149             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24150                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24151
24152           // Add the base if non-zero.
24153           if (FalseC->getAPIntValue() != 0)
24154             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24155                                SDValue(FalseC, 0));
24156           if (N->getNumValues() == 2)  // Dead flag value?
24157             return DCI.CombineTo(N, Cond, SDValue());
24158           return Cond;
24159         }
24160       }
24161     }
24162   }
24163
24164   // Handle these cases:
24165   //   (select (x != c), e, c) -> select (x != c), e, x),
24166   //   (select (x == c), c, e) -> select (x == c), x, e)
24167   // where the c is an integer constant, and the "select" is the combination
24168   // of CMOV and CMP.
24169   //
24170   // The rationale for this change is that the conditional-move from a constant
24171   // needs two instructions, however, conditional-move from a register needs
24172   // only one instruction.
24173   //
24174   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24175   //  some instruction-combining opportunities. This opt needs to be
24176   //  postponed as late as possible.
24177   //
24178   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24179     // the DCI.xxxx conditions are provided to postpone the optimization as
24180     // late as possible.
24181
24182     ConstantSDNode *CmpAgainst = nullptr;
24183     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24184         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24185         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24186
24187       if (CC == X86::COND_NE &&
24188           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24189         CC = X86::GetOppositeBranchCondition(CC);
24190         std::swap(TrueOp, FalseOp);
24191       }
24192
24193       if (CC == X86::COND_E &&
24194           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24195         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24196                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24197         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24198       }
24199     }
24200   }
24201
24202   // Fold and/or of setcc's to double CMOV:
24203   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24204   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24205   //
24206   // This combine lets us generate:
24207   //   cmovcc1 (jcc1 if we don't have CMOV)
24208   //   cmovcc2 (same)
24209   // instead of:
24210   //   setcc1
24211   //   setcc2
24212   //   and/or
24213   //   cmovne (jne if we don't have CMOV)
24214   // When we can't use the CMOV instruction, it might increase branch
24215   // mispredicts.
24216   // When we can use CMOV, or when there is no mispredict, this improves
24217   // throughput and reduces register pressure.
24218   //
24219   if (CC == X86::COND_NE) {
24220     SDValue Flags;
24221     X86::CondCode CC0, CC1;
24222     bool isAndSetCC;
24223     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24224       if (isAndSetCC) {
24225         std::swap(FalseOp, TrueOp);
24226         CC0 = X86::GetOppositeBranchCondition(CC0);
24227         CC1 = X86::GetOppositeBranchCondition(CC1);
24228       }
24229
24230       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24231         Flags};
24232       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24233       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24234       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24235       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24236       return CMOV;
24237     }
24238   }
24239
24240   return SDValue();
24241 }
24242
24243 /// PerformMulCombine - Optimize a single multiply with constant into two
24244 /// in order to implement it with two cheaper instructions, e.g.
24245 /// LEA + SHL, LEA + LEA.
24246 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24247                                  TargetLowering::DAGCombinerInfo &DCI) {
24248   // An imul is usually smaller than the alternative sequence.
24249   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24250     return SDValue();
24251
24252   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24253     return SDValue();
24254
24255   EVT VT = N->getValueType(0);
24256   if (VT != MVT::i64 && VT != MVT::i32)
24257     return SDValue();
24258
24259   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24260   if (!C)
24261     return SDValue();
24262   uint64_t MulAmt = C->getZExtValue();
24263   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24264     return SDValue();
24265
24266   uint64_t MulAmt1 = 0;
24267   uint64_t MulAmt2 = 0;
24268   if ((MulAmt % 9) == 0) {
24269     MulAmt1 = 9;
24270     MulAmt2 = MulAmt / 9;
24271   } else if ((MulAmt % 5) == 0) {
24272     MulAmt1 = 5;
24273     MulAmt2 = MulAmt / 5;
24274   } else if ((MulAmt % 3) == 0) {
24275     MulAmt1 = 3;
24276     MulAmt2 = MulAmt / 3;
24277   }
24278   if (MulAmt2 &&
24279       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24280     SDLoc DL(N);
24281
24282     if (isPowerOf2_64(MulAmt2) &&
24283         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24284       // If second multiplifer is pow2, issue it first. We want the multiply by
24285       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24286       // is an add.
24287       std::swap(MulAmt1, MulAmt2);
24288
24289     SDValue NewMul;
24290     if (isPowerOf2_64(MulAmt1))
24291       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24292                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24293     else
24294       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24295                            DAG.getConstant(MulAmt1, DL, VT));
24296
24297     if (isPowerOf2_64(MulAmt2))
24298       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24299                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24300     else
24301       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24302                            DAG.getConstant(MulAmt2, DL, VT));
24303
24304     // Do not add new nodes to DAG combiner worklist.
24305     DCI.CombineTo(N, NewMul, false);
24306   }
24307   return SDValue();
24308 }
24309
24310 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24311   SDValue N0 = N->getOperand(0);
24312   SDValue N1 = N->getOperand(1);
24313   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24314   EVT VT = N0.getValueType();
24315
24316   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24317   // since the result of setcc_c is all zero's or all ones.
24318   if (VT.isInteger() && !VT.isVector() &&
24319       N1C && N0.getOpcode() == ISD::AND &&
24320       N0.getOperand(1).getOpcode() == ISD::Constant) {
24321     SDValue N00 = N0.getOperand(0);
24322     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24323     APInt ShAmt = N1C->getAPIntValue();
24324     Mask = Mask.shl(ShAmt);
24325     bool MaskOK = false;
24326     // We can handle cases concerning bit-widening nodes containing setcc_c if
24327     // we carefully interrogate the mask to make sure we are semantics
24328     // preserving.
24329     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24330     // of the underlying setcc_c operation if the setcc_c was zero extended.
24331     // Consider the following example:
24332     //   zext(setcc_c)                 -> i32 0x0000FFFF
24333     //   c1                            -> i32 0x0000FFFF
24334     //   c2                            -> i32 0x00000001
24335     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24336     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24337     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24338       MaskOK = true;
24339     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24340                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24341       MaskOK = true;
24342     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24343                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24344                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24345       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24346     }
24347     if (MaskOK && Mask != 0) {
24348       SDLoc DL(N);
24349       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24350     }
24351   }
24352
24353   // Hardware support for vector shifts is sparse which makes us scalarize the
24354   // vector operations in many cases. Also, on sandybridge ADD is faster than
24355   // shl.
24356   // (shl V, 1) -> add V,V
24357   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24358     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24359       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24360       // We shift all of the values by one. In many cases we do not have
24361       // hardware support for this operation. This is better expressed as an ADD
24362       // of two values.
24363       if (N1SplatC->getAPIntValue() == 1)
24364         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24365     }
24366
24367   return SDValue();
24368 }
24369
24370 /// \brief Returns a vector of 0s if the node in input is a vector logical
24371 /// shift by a constant amount which is known to be bigger than or equal
24372 /// to the vector element size in bits.
24373 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24374                                       const X86Subtarget *Subtarget) {
24375   EVT VT = N->getValueType(0);
24376
24377   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24378       (!Subtarget->hasInt256() ||
24379        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24380     return SDValue();
24381
24382   SDValue Amt = N->getOperand(1);
24383   SDLoc DL(N);
24384   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24385     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24386       APInt ShiftAmt = AmtSplat->getAPIntValue();
24387       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
24388
24389       // SSE2/AVX2 logical shifts always return a vector of 0s
24390       // if the shift amount is bigger than or equal to
24391       // the element size. The constant shift amount will be
24392       // encoded as a 8-bit immediate.
24393       if (ShiftAmt.trunc(8).uge(MaxAmount))
24394         return getZeroVector(VT, Subtarget, DAG, DL);
24395     }
24396
24397   return SDValue();
24398 }
24399
24400 /// PerformShiftCombine - Combine shifts.
24401 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24402                                    TargetLowering::DAGCombinerInfo &DCI,
24403                                    const X86Subtarget *Subtarget) {
24404   if (N->getOpcode() == ISD::SHL)
24405     if (SDValue V = PerformSHLCombine(N, DAG))
24406       return V;
24407
24408   // Try to fold this logical shift into a zero vector.
24409   if (N->getOpcode() != ISD::SRA)
24410     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24411       return V;
24412
24413   return SDValue();
24414 }
24415
24416 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24417 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24418 // and friends.  Likewise for OR -> CMPNEQSS.
24419 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24420                             TargetLowering::DAGCombinerInfo &DCI,
24421                             const X86Subtarget *Subtarget) {
24422   unsigned opcode;
24423
24424   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24425   // we're requiring SSE2 for both.
24426   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24427     SDValue N0 = N->getOperand(0);
24428     SDValue N1 = N->getOperand(1);
24429     SDValue CMP0 = N0->getOperand(1);
24430     SDValue CMP1 = N1->getOperand(1);
24431     SDLoc DL(N);
24432
24433     // The SETCCs should both refer to the same CMP.
24434     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24435       return SDValue();
24436
24437     SDValue CMP00 = CMP0->getOperand(0);
24438     SDValue CMP01 = CMP0->getOperand(1);
24439     EVT     VT    = CMP00.getValueType();
24440
24441     if (VT == MVT::f32 || VT == MVT::f64) {
24442       bool ExpectingFlags = false;
24443       // Check for any users that want flags:
24444       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24445            !ExpectingFlags && UI != UE; ++UI)
24446         switch (UI->getOpcode()) {
24447         default:
24448         case ISD::BR_CC:
24449         case ISD::BRCOND:
24450         case ISD::SELECT:
24451           ExpectingFlags = true;
24452           break;
24453         case ISD::CopyToReg:
24454         case ISD::SIGN_EXTEND:
24455         case ISD::ZERO_EXTEND:
24456         case ISD::ANY_EXTEND:
24457           break;
24458         }
24459
24460       if (!ExpectingFlags) {
24461         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24462         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24463
24464         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24465           X86::CondCode tmp = cc0;
24466           cc0 = cc1;
24467           cc1 = tmp;
24468         }
24469
24470         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24471             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24472           // FIXME: need symbolic constants for these magic numbers.
24473           // See X86ATTInstPrinter.cpp:printSSECC().
24474           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24475           if (Subtarget->hasAVX512()) {
24476             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24477                                          CMP01,
24478                                          DAG.getConstant(x86cc, DL, MVT::i8));
24479             if (N->getValueType(0) != MVT::i1)
24480               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24481                                  FSetCC);
24482             return FSetCC;
24483           }
24484           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24485                                               CMP00.getValueType(), CMP00, CMP01,
24486                                               DAG.getConstant(x86cc, DL,
24487                                                               MVT::i8));
24488
24489           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24490           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24491
24492           if (is64BitFP && !Subtarget->is64Bit()) {
24493             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24494             // 64-bit integer, since that's not a legal type. Since
24495             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24496             // bits, but can do this little dance to extract the lowest 32 bits
24497             // and work with those going forward.
24498             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24499                                            OnesOrZeroesF);
24500             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24501             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24502                                         Vector32, DAG.getIntPtrConstant(0, DL));
24503             IntVT = MVT::i32;
24504           }
24505
24506           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24507           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24508                                       DAG.getConstant(1, DL, IntVT));
24509           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24510                                               ANDed);
24511           return OneBitOfTruth;
24512         }
24513       }
24514     }
24515   }
24516   return SDValue();
24517 }
24518
24519 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24520 /// so it can be folded inside ANDNP.
24521 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24522   EVT VT = N->getValueType(0);
24523
24524   // Match direct AllOnes for 128 and 256-bit vectors
24525   if (ISD::isBuildVectorAllOnes(N))
24526     return true;
24527
24528   // Look through a bit convert.
24529   if (N->getOpcode() == ISD::BITCAST)
24530     N = N->getOperand(0).getNode();
24531
24532   // Sometimes the operand may come from a insert_subvector building a 256-bit
24533   // allones vector
24534   if (VT.is256BitVector() &&
24535       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24536     SDValue V1 = N->getOperand(0);
24537     SDValue V2 = N->getOperand(1);
24538
24539     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24540         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24541         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24542         ISD::isBuildVectorAllOnes(V2.getNode()))
24543       return true;
24544   }
24545
24546   return false;
24547 }
24548
24549 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24550 // register. In most cases we actually compare or select YMM-sized registers
24551 // and mixing the two types creates horrible code. This method optimizes
24552 // some of the transition sequences.
24553 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24554                                  TargetLowering::DAGCombinerInfo &DCI,
24555                                  const X86Subtarget *Subtarget) {
24556   EVT VT = N->getValueType(0);
24557   if (!VT.is256BitVector())
24558     return SDValue();
24559
24560   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24561           N->getOpcode() == ISD::ZERO_EXTEND ||
24562           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24563
24564   SDValue Narrow = N->getOperand(0);
24565   EVT NarrowVT = Narrow->getValueType(0);
24566   if (!NarrowVT.is128BitVector())
24567     return SDValue();
24568
24569   if (Narrow->getOpcode() != ISD::XOR &&
24570       Narrow->getOpcode() != ISD::AND &&
24571       Narrow->getOpcode() != ISD::OR)
24572     return SDValue();
24573
24574   SDValue N0  = Narrow->getOperand(0);
24575   SDValue N1  = Narrow->getOperand(1);
24576   SDLoc DL(Narrow);
24577
24578   // The Left side has to be a trunc.
24579   if (N0.getOpcode() != ISD::TRUNCATE)
24580     return SDValue();
24581
24582   // The type of the truncated inputs.
24583   EVT WideVT = N0->getOperand(0)->getValueType(0);
24584   if (WideVT != VT)
24585     return SDValue();
24586
24587   // The right side has to be a 'trunc' or a constant vector.
24588   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24589   ConstantSDNode *RHSConstSplat = nullptr;
24590   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24591     RHSConstSplat = RHSBV->getConstantSplatNode();
24592   if (!RHSTrunc && !RHSConstSplat)
24593     return SDValue();
24594
24595   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24596
24597   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24598     return SDValue();
24599
24600   // Set N0 and N1 to hold the inputs to the new wide operation.
24601   N0 = N0->getOperand(0);
24602   if (RHSConstSplat) {
24603     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
24604                      SDValue(RHSConstSplat, 0));
24605     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24606     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24607   } else if (RHSTrunc) {
24608     N1 = N1->getOperand(0);
24609   }
24610
24611   // Generate the wide operation.
24612   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24613   unsigned Opcode = N->getOpcode();
24614   switch (Opcode) {
24615   case ISD::ANY_EXTEND:
24616     return Op;
24617   case ISD::ZERO_EXTEND: {
24618     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
24619     APInt Mask = APInt::getAllOnesValue(InBits);
24620     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
24621     return DAG.getNode(ISD::AND, DL, VT,
24622                        Op, DAG.getConstant(Mask, DL, VT));
24623   }
24624   case ISD::SIGN_EXTEND:
24625     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24626                        Op, DAG.getValueType(NarrowVT));
24627   default:
24628     llvm_unreachable("Unexpected opcode");
24629   }
24630 }
24631
24632 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24633                                  TargetLowering::DAGCombinerInfo &DCI,
24634                                  const X86Subtarget *Subtarget) {
24635   SDValue N0 = N->getOperand(0);
24636   SDValue N1 = N->getOperand(1);
24637   SDLoc DL(N);
24638
24639   // A vector zext_in_reg may be represented as a shuffle,
24640   // feeding into a bitcast (this represents anyext) feeding into
24641   // an and with a mask.
24642   // We'd like to try to combine that into a shuffle with zero
24643   // plus a bitcast, removing the and.
24644   if (N0.getOpcode() != ISD::BITCAST ||
24645       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24646     return SDValue();
24647
24648   // The other side of the AND should be a splat of 2^C, where C
24649   // is the number of bits in the source type.
24650   if (N1.getOpcode() == ISD::BITCAST)
24651     N1 = N1.getOperand(0);
24652   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24653     return SDValue();
24654   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24655
24656   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24657   EVT SrcType = Shuffle->getValueType(0);
24658
24659   // We expect a single-source shuffle
24660   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24661     return SDValue();
24662
24663   unsigned SrcSize = SrcType.getScalarSizeInBits();
24664
24665   APInt SplatValue, SplatUndef;
24666   unsigned SplatBitSize;
24667   bool HasAnyUndefs;
24668   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24669                                 SplatBitSize, HasAnyUndefs))
24670     return SDValue();
24671
24672   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24673   // Make sure the splat matches the mask we expect
24674   if (SplatBitSize > ResSize ||
24675       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24676     return SDValue();
24677
24678   // Make sure the input and output size make sense
24679   if (SrcSize >= ResSize || ResSize % SrcSize)
24680     return SDValue();
24681
24682   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24683   // The number of u's between each two values depends on the ratio between
24684   // the source and dest type.
24685   unsigned ZextRatio = ResSize / SrcSize;
24686   bool IsZext = true;
24687   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24688     if (i % ZextRatio) {
24689       if (Shuffle->getMaskElt(i) > 0) {
24690         // Expected undef
24691         IsZext = false;
24692         break;
24693       }
24694     } else {
24695       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24696         // Expected element number
24697         IsZext = false;
24698         break;
24699       }
24700     }
24701   }
24702
24703   if (!IsZext)
24704     return SDValue();
24705
24706   // Ok, perform the transformation - replace the shuffle with
24707   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24708   // (instead of undef) where the k elements come from the zero vector.
24709   SmallVector<int, 8> Mask;
24710   unsigned NumElems = SrcType.getVectorNumElements();
24711   for (unsigned i = 0; i < NumElems; ++i)
24712     if (i % ZextRatio)
24713       Mask.push_back(NumElems);
24714     else
24715       Mask.push_back(i / ZextRatio);
24716
24717   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24718     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24719   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24720 }
24721
24722 /// If both input operands of a logic op are being cast from floating point
24723 /// types, try to convert this into a floating point logic node to avoid
24724 /// unnecessary moves from SSE to integer registers.
24725 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24726                                         const X86Subtarget *Subtarget) {
24727   unsigned FPOpcode = ISD::DELETED_NODE;
24728   if (N->getOpcode() == ISD::AND)
24729     FPOpcode = X86ISD::FAND;
24730   else if (N->getOpcode() == ISD::OR)
24731     FPOpcode = X86ISD::FOR;
24732   else if (N->getOpcode() == ISD::XOR)
24733     FPOpcode = X86ISD::FXOR;
24734
24735   assert(FPOpcode != ISD::DELETED_NODE &&
24736          "Unexpected input node for FP logic conversion");
24737
24738   EVT VT = N->getValueType(0);
24739   SDValue N0 = N->getOperand(0);
24740   SDValue N1 = N->getOperand(1);
24741   SDLoc DL(N);
24742   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24743       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24744        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24745     SDValue N00 = N0.getOperand(0);
24746     SDValue N10 = N1.getOperand(0);
24747     EVT N00Type = N00.getValueType();
24748     EVT N10Type = N10.getValueType();
24749     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24750       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24751       return DAG.getBitcast(VT, FPLogic);
24752     }
24753   }
24754   return SDValue();
24755 }
24756
24757 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24758                                  TargetLowering::DAGCombinerInfo &DCI,
24759                                  const X86Subtarget *Subtarget) {
24760   if (DCI.isBeforeLegalizeOps())
24761     return SDValue();
24762
24763   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24764     return Zext;
24765
24766   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24767     return R;
24768
24769   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24770     return FPLogic;
24771
24772   EVT VT = N->getValueType(0);
24773   SDValue N0 = N->getOperand(0);
24774   SDValue N1 = N->getOperand(1);
24775   SDLoc DL(N);
24776
24777   // Create BEXTR instructions
24778   // BEXTR is ((X >> imm) & (2**size-1))
24779   if (VT == MVT::i32 || VT == MVT::i64) {
24780     // Check for BEXTR.
24781     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24782         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24783       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24784       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24785       if (MaskNode && ShiftNode) {
24786         uint64_t Mask = MaskNode->getZExtValue();
24787         uint64_t Shift = ShiftNode->getZExtValue();
24788         if (isMask_64(Mask)) {
24789           uint64_t MaskSize = countPopulation(Mask);
24790           if (Shift + MaskSize <= VT.getSizeInBits())
24791             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24792                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24793                                                VT));
24794         }
24795       }
24796     } // BEXTR
24797
24798     return SDValue();
24799   }
24800
24801   // Want to form ANDNP nodes:
24802   // 1) In the hopes of then easily combining them with OR and AND nodes
24803   //    to form PBLEND/PSIGN.
24804   // 2) To match ANDN packed intrinsics
24805   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24806     return SDValue();
24807
24808   // Check LHS for vnot
24809   if (N0.getOpcode() == ISD::XOR &&
24810       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24811       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24812     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24813
24814   // Check RHS for vnot
24815   if (N1.getOpcode() == ISD::XOR &&
24816       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24817       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24818     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24819
24820   return SDValue();
24821 }
24822
24823 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24824                                 TargetLowering::DAGCombinerInfo &DCI,
24825                                 const X86Subtarget *Subtarget) {
24826   if (DCI.isBeforeLegalizeOps())
24827     return SDValue();
24828
24829   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24830     return R;
24831
24832   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24833     return FPLogic;
24834
24835   SDValue N0 = N->getOperand(0);
24836   SDValue N1 = N->getOperand(1);
24837   EVT VT = N->getValueType(0);
24838
24839   // look for psign/blend
24840   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24841     if (!Subtarget->hasSSSE3() ||
24842         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24843       return SDValue();
24844
24845     // Canonicalize pandn to RHS
24846     if (N0.getOpcode() == X86ISD::ANDNP)
24847       std::swap(N0, N1);
24848     // or (and (m, y), (pandn m, x))
24849     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24850       SDValue Mask = N1.getOperand(0);
24851       SDValue X    = N1.getOperand(1);
24852       SDValue Y;
24853       if (N0.getOperand(0) == Mask)
24854         Y = N0.getOperand(1);
24855       if (N0.getOperand(1) == Mask)
24856         Y = N0.getOperand(0);
24857
24858       // Check to see if the mask appeared in both the AND and ANDNP and
24859       if (!Y.getNode())
24860         return SDValue();
24861
24862       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24863       // Look through mask bitcast.
24864       if (Mask.getOpcode() == ISD::BITCAST)
24865         Mask = Mask.getOperand(0);
24866       if (X.getOpcode() == ISD::BITCAST)
24867         X = X.getOperand(0);
24868       if (Y.getOpcode() == ISD::BITCAST)
24869         Y = Y.getOperand(0);
24870
24871       EVT MaskVT = Mask.getValueType();
24872
24873       // Validate that the Mask operand is a vector sra node.
24874       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24875       // there is no psrai.b
24876       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24877       unsigned SraAmt = ~0;
24878       if (Mask.getOpcode() == ISD::SRA) {
24879         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24880           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24881             SraAmt = AmtConst->getZExtValue();
24882       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24883         SDValue SraC = Mask.getOperand(1);
24884         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24885       }
24886       if ((SraAmt + 1) != EltBits)
24887         return SDValue();
24888
24889       SDLoc DL(N);
24890
24891       // Now we know we at least have a plendvb with the mask val.  See if
24892       // we can form a psignb/w/d.
24893       // psign = x.type == y.type == mask.type && y = sub(0, x);
24894       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24895           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24896           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24897         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24898                "Unsupported VT for PSIGN");
24899         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24900         return DAG.getBitcast(VT, Mask);
24901       }
24902       // PBLENDVB only available on SSE 4.1
24903       if (!Subtarget->hasSSE41())
24904         return SDValue();
24905
24906       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24907
24908       X = DAG.getBitcast(BlendVT, X);
24909       Y = DAG.getBitcast(BlendVT, Y);
24910       Mask = DAG.getBitcast(BlendVT, Mask);
24911       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24912       return DAG.getBitcast(VT, Mask);
24913     }
24914   }
24915
24916   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24917     return SDValue();
24918
24919   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24920   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24921
24922   // SHLD/SHRD instructions have lower register pressure, but on some
24923   // platforms they have higher latency than the equivalent
24924   // series of shifts/or that would otherwise be generated.
24925   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24926   // have higher latencies and we are not optimizing for size.
24927   if (!OptForSize && Subtarget->isSHLDSlow())
24928     return SDValue();
24929
24930   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24931     std::swap(N0, N1);
24932   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24933     return SDValue();
24934   if (!N0.hasOneUse() || !N1.hasOneUse())
24935     return SDValue();
24936
24937   SDValue ShAmt0 = N0.getOperand(1);
24938   if (ShAmt0.getValueType() != MVT::i8)
24939     return SDValue();
24940   SDValue ShAmt1 = N1.getOperand(1);
24941   if (ShAmt1.getValueType() != MVT::i8)
24942     return SDValue();
24943   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
24944     ShAmt0 = ShAmt0.getOperand(0);
24945   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
24946     ShAmt1 = ShAmt1.getOperand(0);
24947
24948   SDLoc DL(N);
24949   unsigned Opc = X86ISD::SHLD;
24950   SDValue Op0 = N0.getOperand(0);
24951   SDValue Op1 = N1.getOperand(0);
24952   if (ShAmt0.getOpcode() == ISD::SUB) {
24953     Opc = X86ISD::SHRD;
24954     std::swap(Op0, Op1);
24955     std::swap(ShAmt0, ShAmt1);
24956   }
24957
24958   unsigned Bits = VT.getSizeInBits();
24959   if (ShAmt1.getOpcode() == ISD::SUB) {
24960     SDValue Sum = ShAmt1.getOperand(0);
24961     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
24962       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
24963       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
24964         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
24965       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
24966         return DAG.getNode(Opc, DL, VT,
24967                            Op0, Op1,
24968                            DAG.getNode(ISD::TRUNCATE, DL,
24969                                        MVT::i8, ShAmt0));
24970     }
24971   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
24972     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
24973     if (ShAmt0C &&
24974         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
24975       return DAG.getNode(Opc, DL, VT,
24976                          N0.getOperand(0), N1.getOperand(0),
24977                          DAG.getNode(ISD::TRUNCATE, DL,
24978                                        MVT::i8, ShAmt0));
24979   }
24980
24981   return SDValue();
24982 }
24983
24984 // Generate NEG and CMOV for integer abs.
24985 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
24986   EVT VT = N->getValueType(0);
24987
24988   // Since X86 does not have CMOV for 8-bit integer, we don't convert
24989   // 8-bit integer abs to NEG and CMOV.
24990   if (VT.isInteger() && VT.getSizeInBits() == 8)
24991     return SDValue();
24992
24993   SDValue N0 = N->getOperand(0);
24994   SDValue N1 = N->getOperand(1);
24995   SDLoc DL(N);
24996
24997   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
24998   // and change it to SUB and CMOV.
24999   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25000       N0.getOpcode() == ISD::ADD &&
25001       N0.getOperand(1) == N1 &&
25002       N1.getOpcode() == ISD::SRA &&
25003       N1.getOperand(0) == N0.getOperand(0))
25004     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25005       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25006         // Generate SUB & CMOV.
25007         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25008                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25009
25010         SDValue Ops[] = { N0.getOperand(0), Neg,
25011                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25012                           SDValue(Neg.getNode(), 1) };
25013         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25014       }
25015   return SDValue();
25016 }
25017
25018 // Try to turn tests against the signbit in the form of:
25019 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25020 // into:
25021 //   SETGT(X, -1)
25022 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25023   // This is only worth doing if the output type is i8.
25024   if (N->getValueType(0) != MVT::i8)
25025     return SDValue();
25026
25027   SDValue N0 = N->getOperand(0);
25028   SDValue N1 = N->getOperand(1);
25029
25030   // We should be performing an xor against a truncated shift.
25031   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25032     return SDValue();
25033
25034   // Make sure we are performing an xor against one.
25035   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25036     return SDValue();
25037
25038   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25039   SDValue Shift = N0.getOperand(0);
25040   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25041     return SDValue();
25042
25043   // Make sure we are truncating from one of i16, i32 or i64.
25044   EVT ShiftTy = Shift.getValueType();
25045   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25046     return SDValue();
25047
25048   // Make sure the shift amount extracts the sign bit.
25049   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25050       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25051     return SDValue();
25052
25053   // Create a greater-than comparison against -1.
25054   // N.B. Using SETGE against 0 works but we want a canonical looking
25055   // comparison, using SETGT matches up with what TranslateX86CC.
25056   SDLoc DL(N);
25057   SDValue ShiftOp = Shift.getOperand(0);
25058   EVT ShiftOpTy = ShiftOp.getValueType();
25059   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25060                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25061   return Cond;
25062 }
25063
25064 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25065                                  TargetLowering::DAGCombinerInfo &DCI,
25066                                  const X86Subtarget *Subtarget) {
25067   if (DCI.isBeforeLegalizeOps())
25068     return SDValue();
25069
25070   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25071     return RV;
25072
25073   if (Subtarget->hasCMov())
25074     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25075       return RV;
25076
25077   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25078     return FPLogic;
25079
25080   return SDValue();
25081 }
25082
25083 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25084 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25085                                   TargetLowering::DAGCombinerInfo &DCI,
25086                                   const X86Subtarget *Subtarget) {
25087   LoadSDNode *Ld = cast<LoadSDNode>(N);
25088   EVT RegVT = Ld->getValueType(0);
25089   EVT MemVT = Ld->getMemoryVT();
25090   SDLoc dl(Ld);
25091   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25092
25093   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25094   // into two 16-byte operations.
25095   ISD::LoadExtType Ext = Ld->getExtensionType();
25096   bool Fast;
25097   unsigned AddressSpace = Ld->getAddressSpace();
25098   unsigned Alignment = Ld->getAlignment();
25099   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25100       Ext == ISD::NON_EXTLOAD &&
25101       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25102                              AddressSpace, Alignment, &Fast) && !Fast) {
25103     unsigned NumElems = RegVT.getVectorNumElements();
25104     if (NumElems < 2)
25105       return SDValue();
25106
25107     SDValue Ptr = Ld->getBasePtr();
25108     SDValue Increment =
25109         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25110
25111     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25112                                   NumElems/2);
25113     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25114                                 Ld->getPointerInfo(), Ld->isVolatile(),
25115                                 Ld->isNonTemporal(), Ld->isInvariant(),
25116                                 Alignment);
25117     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25118     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25119                                 Ld->getPointerInfo(), Ld->isVolatile(),
25120                                 Ld->isNonTemporal(), Ld->isInvariant(),
25121                                 std::min(16U, Alignment));
25122     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25123                              Load1.getValue(1),
25124                              Load2.getValue(1));
25125
25126     SDValue NewVec = DAG.getUNDEF(RegVT);
25127     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25128     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25129     return DCI.CombineTo(N, NewVec, TF, true);
25130   }
25131
25132   return SDValue();
25133 }
25134
25135 /// PerformMLOADCombine - Resolve extending loads
25136 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25137                                    TargetLowering::DAGCombinerInfo &DCI,
25138                                    const X86Subtarget *Subtarget) {
25139   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25140   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25141     return SDValue();
25142
25143   EVT VT = Mld->getValueType(0);
25144   unsigned NumElems = VT.getVectorNumElements();
25145   EVT LdVT = Mld->getMemoryVT();
25146   SDLoc dl(Mld);
25147
25148   assert(LdVT != VT && "Cannot extend to the same type");
25149   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25150   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25151   // From, To sizes and ElemCount must be pow of two
25152   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25153     "Unexpected size for extending masked load");
25154
25155   unsigned SizeRatio  = ToSz / FromSz;
25156   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25157
25158   // Create a type on which we perform the shuffle
25159   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25160           LdVT.getScalarType(), NumElems*SizeRatio);
25161   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25162
25163   // Convert Src0 value
25164   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25165   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25166     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25167     for (unsigned i = 0; i != NumElems; ++i)
25168       ShuffleVec[i] = i * SizeRatio;
25169
25170     // Can't shuffle using an illegal type.
25171     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25172            "WideVecVT should be legal");
25173     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25174                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25175   }
25176   // Prepare the new mask
25177   SDValue NewMask;
25178   SDValue Mask = Mld->getMask();
25179   if (Mask.getValueType() == VT) {
25180     // Mask and original value have the same type
25181     NewMask = DAG.getBitcast(WideVecVT, Mask);
25182     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25183     for (unsigned i = 0; i != NumElems; ++i)
25184       ShuffleVec[i] = i * SizeRatio;
25185     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25186       ShuffleVec[i] = NumElems*SizeRatio;
25187     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25188                                    DAG.getConstant(0, dl, WideVecVT),
25189                                    &ShuffleVec[0]);
25190   }
25191   else {
25192     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25193     unsigned WidenNumElts = NumElems*SizeRatio;
25194     unsigned MaskNumElts = VT.getVectorNumElements();
25195     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25196                                      WidenNumElts);
25197
25198     unsigned NumConcat = WidenNumElts / MaskNumElts;
25199     SmallVector<SDValue, 16> Ops(NumConcat);
25200     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25201     Ops[0] = Mask;
25202     for (unsigned i = 1; i != NumConcat; ++i)
25203       Ops[i] = ZeroVal;
25204
25205     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25206   }
25207
25208   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25209                                      Mld->getBasePtr(), NewMask, WideSrc0,
25210                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25211                                      ISD::NON_EXTLOAD);
25212   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25213   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25214 }
25215 /// PerformMSTORECombine - Resolve truncating stores
25216 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25217                                     const X86Subtarget *Subtarget) {
25218   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25219   if (!Mst->isTruncatingStore())
25220     return SDValue();
25221
25222   EVT VT = Mst->getValue().getValueType();
25223   unsigned NumElems = VT.getVectorNumElements();
25224   EVT StVT = Mst->getMemoryVT();
25225   SDLoc dl(Mst);
25226
25227   assert(StVT != VT && "Cannot truncate to the same type");
25228   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25229   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25230
25231   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25232
25233   // The truncating store is legal in some cases. For example
25234   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25235   // are designated for truncate store.
25236   // In this case we don't need any further transformations.
25237   if (TLI.isTruncStoreLegal(VT, StVT))
25238     return SDValue();
25239
25240   // From, To sizes and ElemCount must be pow of two
25241   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25242     "Unexpected size for truncating masked store");
25243   // We are going to use the original vector elt for storing.
25244   // Accumulated smaller vector elements must be a multiple of the store size.
25245   assert (((NumElems * FromSz) % ToSz) == 0 &&
25246           "Unexpected ratio for truncating masked store");
25247
25248   unsigned SizeRatio  = FromSz / ToSz;
25249   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25250
25251   // Create a type on which we perform the shuffle
25252   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25253           StVT.getScalarType(), NumElems*SizeRatio);
25254
25255   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25256
25257   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25258   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25259   for (unsigned i = 0; i != NumElems; ++i)
25260     ShuffleVec[i] = i * SizeRatio;
25261
25262   // Can't shuffle using an illegal type.
25263   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25264          "WideVecVT should be legal");
25265
25266   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25267                                         DAG.getUNDEF(WideVecVT),
25268                                         &ShuffleVec[0]);
25269
25270   SDValue NewMask;
25271   SDValue Mask = Mst->getMask();
25272   if (Mask.getValueType() == VT) {
25273     // Mask and original value have the same type
25274     NewMask = DAG.getBitcast(WideVecVT, Mask);
25275     for (unsigned i = 0; i != NumElems; ++i)
25276       ShuffleVec[i] = i * SizeRatio;
25277     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25278       ShuffleVec[i] = NumElems*SizeRatio;
25279     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25280                                    DAG.getConstant(0, dl, WideVecVT),
25281                                    &ShuffleVec[0]);
25282   }
25283   else {
25284     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25285     unsigned WidenNumElts = NumElems*SizeRatio;
25286     unsigned MaskNumElts = VT.getVectorNumElements();
25287     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25288                                      WidenNumElts);
25289
25290     unsigned NumConcat = WidenNumElts / MaskNumElts;
25291     SmallVector<SDValue, 16> Ops(NumConcat);
25292     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25293     Ops[0] = Mask;
25294     for (unsigned i = 1; i != NumConcat; ++i)
25295       Ops[i] = ZeroVal;
25296
25297     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25298   }
25299
25300   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25301                             NewMask, StVT, Mst->getMemOperand(), false);
25302 }
25303 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25304 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25305                                    const X86Subtarget *Subtarget) {
25306   StoreSDNode *St = cast<StoreSDNode>(N);
25307   EVT VT = St->getValue().getValueType();
25308   EVT StVT = St->getMemoryVT();
25309   SDLoc dl(St);
25310   SDValue StoredVal = St->getOperand(1);
25311   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25312
25313   // If we are saving a concatenation of two XMM registers and 32-byte stores
25314   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25315   bool Fast;
25316   unsigned AddressSpace = St->getAddressSpace();
25317   unsigned Alignment = St->getAlignment();
25318   if (VT.is256BitVector() && StVT == VT &&
25319       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25320                              AddressSpace, Alignment, &Fast) && !Fast) {
25321     unsigned NumElems = VT.getVectorNumElements();
25322     if (NumElems < 2)
25323       return SDValue();
25324
25325     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25326     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25327
25328     SDValue Stride =
25329         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25330     SDValue Ptr0 = St->getBasePtr();
25331     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25332
25333     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25334                                 St->getPointerInfo(), St->isVolatile(),
25335                                 St->isNonTemporal(), Alignment);
25336     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25337                                 St->getPointerInfo(), St->isVolatile(),
25338                                 St->isNonTemporal(),
25339                                 std::min(16U, Alignment));
25340     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25341   }
25342
25343   // Optimize trunc store (of multiple scalars) to shuffle and store.
25344   // First, pack all of the elements in one place. Next, store to memory
25345   // in fewer chunks.
25346   if (St->isTruncatingStore() && VT.isVector()) {
25347     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25348     unsigned NumElems = VT.getVectorNumElements();
25349     assert(StVT != VT && "Cannot truncate to the same type");
25350     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25351     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25352
25353     // The truncating store is legal in some cases. For example
25354     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25355     // are designated for truncate store.
25356     // In this case we don't need any further transformations.
25357     if (TLI.isTruncStoreLegal(VT, StVT))
25358       return SDValue();
25359
25360     // From, To sizes and ElemCount must be pow of two
25361     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25362     // We are going to use the original vector elt for storing.
25363     // Accumulated smaller vector elements must be a multiple of the store size.
25364     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25365
25366     unsigned SizeRatio  = FromSz / ToSz;
25367
25368     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25369
25370     // Create a type on which we perform the shuffle
25371     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25372             StVT.getScalarType(), NumElems*SizeRatio);
25373
25374     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25375
25376     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25377     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25378     for (unsigned i = 0; i != NumElems; ++i)
25379       ShuffleVec[i] = i * SizeRatio;
25380
25381     // Can't shuffle using an illegal type.
25382     if (!TLI.isTypeLegal(WideVecVT))
25383       return SDValue();
25384
25385     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25386                                          DAG.getUNDEF(WideVecVT),
25387                                          &ShuffleVec[0]);
25388     // At this point all of the data is stored at the bottom of the
25389     // register. We now need to save it to mem.
25390
25391     // Find the largest store unit
25392     MVT StoreType = MVT::i8;
25393     for (MVT Tp : MVT::integer_valuetypes()) {
25394       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25395         StoreType = Tp;
25396     }
25397
25398     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25399     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25400         (64 <= NumElems * ToSz))
25401       StoreType = MVT::f64;
25402
25403     // Bitcast the original vector into a vector of store-size units
25404     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25405             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25406     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25407     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25408     SmallVector<SDValue, 8> Chains;
25409     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25410                                         TLI.getPointerTy(DAG.getDataLayout()));
25411     SDValue Ptr = St->getBasePtr();
25412
25413     // Perform one or more big stores into memory.
25414     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25415       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25416                                    StoreType, ShuffWide,
25417                                    DAG.getIntPtrConstant(i, dl));
25418       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25419                                 St->getPointerInfo(), St->isVolatile(),
25420                                 St->isNonTemporal(), St->getAlignment());
25421       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25422       Chains.push_back(Ch);
25423     }
25424
25425     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25426   }
25427
25428   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25429   // the FP state in cases where an emms may be missing.
25430   // A preferable solution to the general problem is to figure out the right
25431   // places to insert EMMS.  This qualifies as a quick hack.
25432
25433   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25434   if (VT.getSizeInBits() != 64)
25435     return SDValue();
25436
25437   const Function *F = DAG.getMachineFunction().getFunction();
25438   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25439   bool F64IsLegal =
25440       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25441   if ((VT.isVector() ||
25442        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25443       isa<LoadSDNode>(St->getValue()) &&
25444       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25445       St->getChain().hasOneUse() && !St->isVolatile()) {
25446     SDNode* LdVal = St->getValue().getNode();
25447     LoadSDNode *Ld = nullptr;
25448     int TokenFactorIndex = -1;
25449     SmallVector<SDValue, 8> Ops;
25450     SDNode* ChainVal = St->getChain().getNode();
25451     // Must be a store of a load.  We currently handle two cases:  the load
25452     // is a direct child, and it's under an intervening TokenFactor.  It is
25453     // possible to dig deeper under nested TokenFactors.
25454     if (ChainVal == LdVal)
25455       Ld = cast<LoadSDNode>(St->getChain());
25456     else if (St->getValue().hasOneUse() &&
25457              ChainVal->getOpcode() == ISD::TokenFactor) {
25458       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25459         if (ChainVal->getOperand(i).getNode() == LdVal) {
25460           TokenFactorIndex = i;
25461           Ld = cast<LoadSDNode>(St->getValue());
25462         } else
25463           Ops.push_back(ChainVal->getOperand(i));
25464       }
25465     }
25466
25467     if (!Ld || !ISD::isNormalLoad(Ld))
25468       return SDValue();
25469
25470     // If this is not the MMX case, i.e. we are just turning i64 load/store
25471     // into f64 load/store, avoid the transformation if there are multiple
25472     // uses of the loaded value.
25473     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25474       return SDValue();
25475
25476     SDLoc LdDL(Ld);
25477     SDLoc StDL(N);
25478     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25479     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25480     // pair instead.
25481     if (Subtarget->is64Bit() || F64IsLegal) {
25482       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25483       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25484                                   Ld->getPointerInfo(), Ld->isVolatile(),
25485                                   Ld->isNonTemporal(), Ld->isInvariant(),
25486                                   Ld->getAlignment());
25487       SDValue NewChain = NewLd.getValue(1);
25488       if (TokenFactorIndex != -1) {
25489         Ops.push_back(NewChain);
25490         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25491       }
25492       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25493                           St->getPointerInfo(),
25494                           St->isVolatile(), St->isNonTemporal(),
25495                           St->getAlignment());
25496     }
25497
25498     // Otherwise, lower to two pairs of 32-bit loads / stores.
25499     SDValue LoAddr = Ld->getBasePtr();
25500     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25501                                  DAG.getConstant(4, LdDL, MVT::i32));
25502
25503     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25504                                Ld->getPointerInfo(),
25505                                Ld->isVolatile(), Ld->isNonTemporal(),
25506                                Ld->isInvariant(), Ld->getAlignment());
25507     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25508                                Ld->getPointerInfo().getWithOffset(4),
25509                                Ld->isVolatile(), Ld->isNonTemporal(),
25510                                Ld->isInvariant(),
25511                                MinAlign(Ld->getAlignment(), 4));
25512
25513     SDValue NewChain = LoLd.getValue(1);
25514     if (TokenFactorIndex != -1) {
25515       Ops.push_back(LoLd);
25516       Ops.push_back(HiLd);
25517       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25518     }
25519
25520     LoAddr = St->getBasePtr();
25521     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25522                          DAG.getConstant(4, StDL, MVT::i32));
25523
25524     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25525                                 St->getPointerInfo(),
25526                                 St->isVolatile(), St->isNonTemporal(),
25527                                 St->getAlignment());
25528     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25529                                 St->getPointerInfo().getWithOffset(4),
25530                                 St->isVolatile(),
25531                                 St->isNonTemporal(),
25532                                 MinAlign(St->getAlignment(), 4));
25533     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25534   }
25535
25536   // This is similar to the above case, but here we handle a scalar 64-bit
25537   // integer store that is extracted from a vector on a 32-bit target.
25538   // If we have SSE2, then we can treat it like a floating-point double
25539   // to get past legalization. The execution dependencies fixup pass will
25540   // choose the optimal machine instruction for the store if this really is
25541   // an integer or v2f32 rather than an f64.
25542   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25543       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25544     SDValue OldExtract = St->getOperand(1);
25545     SDValue ExtOp0 = OldExtract.getOperand(0);
25546     unsigned VecSize = ExtOp0.getValueSizeInBits();
25547     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25548     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25549     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25550                                      BitCast, OldExtract.getOperand(1));
25551     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25552                         St->getPointerInfo(), St->isVolatile(),
25553                         St->isNonTemporal(), St->getAlignment());
25554   }
25555
25556   return SDValue();
25557 }
25558
25559 /// Return 'true' if this vector operation is "horizontal"
25560 /// and return the operands for the horizontal operation in LHS and RHS.  A
25561 /// horizontal operation performs the binary operation on successive elements
25562 /// of its first operand, then on successive elements of its second operand,
25563 /// returning the resulting values in a vector.  For example, if
25564 ///   A = < float a0, float a1, float a2, float a3 >
25565 /// and
25566 ///   B = < float b0, float b1, float b2, float b3 >
25567 /// then the result of doing a horizontal operation on A and B is
25568 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25569 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25570 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25571 /// set to A, RHS to B, and the routine returns 'true'.
25572 /// Note that the binary operation should have the property that if one of the
25573 /// operands is UNDEF then the result is UNDEF.
25574 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25575   // Look for the following pattern: if
25576   //   A = < float a0, float a1, float a2, float a3 >
25577   //   B = < float b0, float b1, float b2, float b3 >
25578   // and
25579   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25580   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25581   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25582   // which is A horizontal-op B.
25583
25584   // At least one of the operands should be a vector shuffle.
25585   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25586       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25587     return false;
25588
25589   MVT VT = LHS.getSimpleValueType();
25590
25591   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25592          "Unsupported vector type for horizontal add/sub");
25593
25594   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25595   // operate independently on 128-bit lanes.
25596   unsigned NumElts = VT.getVectorNumElements();
25597   unsigned NumLanes = VT.getSizeInBits()/128;
25598   unsigned NumLaneElts = NumElts / NumLanes;
25599   assert((NumLaneElts % 2 == 0) &&
25600          "Vector type should have an even number of elements in each lane");
25601   unsigned HalfLaneElts = NumLaneElts/2;
25602
25603   // View LHS in the form
25604   //   LHS = VECTOR_SHUFFLE A, B, LMask
25605   // If LHS is not a shuffle then pretend it is the shuffle
25606   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25607   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25608   // type VT.
25609   SDValue A, B;
25610   SmallVector<int, 16> LMask(NumElts);
25611   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25612     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25613       A = LHS.getOperand(0);
25614     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25615       B = LHS.getOperand(1);
25616     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25617     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25618   } else {
25619     if (LHS.getOpcode() != ISD::UNDEF)
25620       A = LHS;
25621     for (unsigned i = 0; i != NumElts; ++i)
25622       LMask[i] = i;
25623   }
25624
25625   // Likewise, view RHS in the form
25626   //   RHS = VECTOR_SHUFFLE C, D, RMask
25627   SDValue C, D;
25628   SmallVector<int, 16> RMask(NumElts);
25629   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25630     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25631       C = RHS.getOperand(0);
25632     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25633       D = RHS.getOperand(1);
25634     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25635     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25636   } else {
25637     if (RHS.getOpcode() != ISD::UNDEF)
25638       C = RHS;
25639     for (unsigned i = 0; i != NumElts; ++i)
25640       RMask[i] = i;
25641   }
25642
25643   // Check that the shuffles are both shuffling the same vectors.
25644   if (!(A == C && B == D) && !(A == D && B == C))
25645     return false;
25646
25647   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25648   if (!A.getNode() && !B.getNode())
25649     return false;
25650
25651   // If A and B occur in reverse order in RHS, then "swap" them (which means
25652   // rewriting the mask).
25653   if (A != C)
25654     ShuffleVectorSDNode::commuteMask(RMask);
25655
25656   // At this point LHS and RHS are equivalent to
25657   //   LHS = VECTOR_SHUFFLE A, B, LMask
25658   //   RHS = VECTOR_SHUFFLE A, B, RMask
25659   // Check that the masks correspond to performing a horizontal operation.
25660   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25661     for (unsigned i = 0; i != NumLaneElts; ++i) {
25662       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25663
25664       // Ignore any UNDEF components.
25665       if (LIdx < 0 || RIdx < 0 ||
25666           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25667           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25668         continue;
25669
25670       // Check that successive elements are being operated on.  If not, this is
25671       // not a horizontal operation.
25672       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25673       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25674       if (!(LIdx == Index && RIdx == Index + 1) &&
25675           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25676         return false;
25677     }
25678   }
25679
25680   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25681   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25682   return true;
25683 }
25684
25685 /// Do target-specific dag combines on floating point adds.
25686 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25687                                   const X86Subtarget *Subtarget) {
25688   EVT VT = N->getValueType(0);
25689   SDValue LHS = N->getOperand(0);
25690   SDValue RHS = N->getOperand(1);
25691
25692   // Try to synthesize horizontal adds from adds of shuffles.
25693   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25694        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25695       isHorizontalBinOp(LHS, RHS, true))
25696     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25697   return SDValue();
25698 }
25699
25700 /// Do target-specific dag combines on floating point subs.
25701 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25702                                   const X86Subtarget *Subtarget) {
25703   EVT VT = N->getValueType(0);
25704   SDValue LHS = N->getOperand(0);
25705   SDValue RHS = N->getOperand(1);
25706
25707   // Try to synthesize horizontal subs from subs of shuffles.
25708   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25709        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25710       isHorizontalBinOp(LHS, RHS, false))
25711     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25712   return SDValue();
25713 }
25714
25715 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25716 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25717                                  const X86Subtarget *Subtarget) {
25718   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25719
25720   // F[X]OR(0.0, x) -> x
25721   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25722     if (C->getValueAPF().isPosZero())
25723       return N->getOperand(1);
25724
25725   // F[X]OR(x, 0.0) -> x
25726   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25727     if (C->getValueAPF().isPosZero())
25728       return N->getOperand(0);
25729
25730   EVT VT = N->getValueType(0);
25731   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25732     SDLoc dl(N);
25733     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25734     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25735
25736     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25737     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25738     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25739     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25740     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25741   }
25742   return SDValue();
25743 }
25744
25745 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25746 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25747   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25748
25749   // Only perform optimizations if UnsafeMath is used.
25750   if (!DAG.getTarget().Options.UnsafeFPMath)
25751     return SDValue();
25752
25753   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25754   // into FMINC and FMAXC, which are Commutative operations.
25755   unsigned NewOp = 0;
25756   switch (N->getOpcode()) {
25757     default: llvm_unreachable("unknown opcode");
25758     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25759     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25760   }
25761
25762   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25763                      N->getOperand(0), N->getOperand(1));
25764 }
25765
25766 /// Do target-specific dag combines on X86ISD::FAND nodes.
25767 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25768   // FAND(0.0, x) -> 0.0
25769   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25770     if (C->getValueAPF().isPosZero())
25771       return N->getOperand(0);
25772
25773   // FAND(x, 0.0) -> 0.0
25774   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25775     if (C->getValueAPF().isPosZero())
25776       return N->getOperand(1);
25777
25778   return SDValue();
25779 }
25780
25781 /// Do target-specific dag combines on X86ISD::FANDN nodes
25782 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25783   // FANDN(0.0, x) -> x
25784   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25785     if (C->getValueAPF().isPosZero())
25786       return N->getOperand(1);
25787
25788   // FANDN(x, 0.0) -> 0.0
25789   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25790     if (C->getValueAPF().isPosZero())
25791       return N->getOperand(1);
25792
25793   return SDValue();
25794 }
25795
25796 static SDValue PerformBTCombine(SDNode *N,
25797                                 SelectionDAG &DAG,
25798                                 TargetLowering::DAGCombinerInfo &DCI) {
25799   // BT ignores high bits in the bit index operand.
25800   SDValue Op1 = N->getOperand(1);
25801   if (Op1.hasOneUse()) {
25802     unsigned BitWidth = Op1.getValueSizeInBits();
25803     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25804     APInt KnownZero, KnownOne;
25805     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25806                                           !DCI.isBeforeLegalizeOps());
25807     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25808     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25809         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25810       DCI.CommitTargetLoweringOpt(TLO);
25811   }
25812   return SDValue();
25813 }
25814
25815 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25816   SDValue Op = N->getOperand(0);
25817   if (Op.getOpcode() == ISD::BITCAST)
25818     Op = Op.getOperand(0);
25819   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25820   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25821       VT.getVectorElementType().getSizeInBits() ==
25822       OpVT.getVectorElementType().getSizeInBits()) {
25823     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25824   }
25825   return SDValue();
25826 }
25827
25828 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25829                                                const X86Subtarget *Subtarget) {
25830   EVT VT = N->getValueType(0);
25831   if (!VT.isVector())
25832     return SDValue();
25833
25834   SDValue N0 = N->getOperand(0);
25835   SDValue N1 = N->getOperand(1);
25836   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25837   SDLoc dl(N);
25838
25839   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25840   // both SSE and AVX2 since there is no sign-extended shift right
25841   // operation on a vector with 64-bit elements.
25842   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25843   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25844   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25845       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25846     SDValue N00 = N0.getOperand(0);
25847
25848     // EXTLOAD has a better solution on AVX2,
25849     // it may be replaced with X86ISD::VSEXT node.
25850     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25851       if (!ISD::isNormalLoad(N00.getNode()))
25852         return SDValue();
25853
25854     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25855         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25856                                   N00, N1);
25857       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25858     }
25859   }
25860   return SDValue();
25861 }
25862
25863 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
25864 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
25865 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
25866 /// eliminate extend, add, and shift instructions.
25867 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
25868                                        const X86Subtarget *Subtarget) {
25869   // TODO: This should be valid for other integer types.
25870   EVT VT = Sext->getValueType(0);
25871   if (VT != MVT::i64)
25872     return SDValue();
25873
25874   // We need an 'add nsw' feeding into the 'sext'.
25875   SDValue Add = Sext->getOperand(0);
25876   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
25877     return SDValue();
25878
25879   // Having a constant operand to the 'add' ensures that we are not increasing
25880   // the instruction count because the constant is extended for free below.
25881   // A constant operand can also become the displacement field of an LEA.
25882   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
25883   if (!AddOp1)
25884     return SDValue();
25885
25886   // Don't make the 'add' bigger if there's no hope of combining it with some
25887   // other 'add' or 'shl' instruction.
25888   // TODO: It may be profitable to generate simpler LEA instructions in place
25889   // of single 'add' instructions, but the cost model for selecting an LEA
25890   // currently has a high threshold.
25891   bool HasLEAPotential = false;
25892   for (auto *User : Sext->uses()) {
25893     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
25894       HasLEAPotential = true;
25895       break;
25896     }
25897   }
25898   if (!HasLEAPotential)
25899     return SDValue();
25900
25901   // Everything looks good, so pull the 'sext' ahead of the 'add'.
25902   int64_t AddConstant = AddOp1->getSExtValue();
25903   SDValue AddOp0 = Add.getOperand(0);
25904   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
25905   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
25906
25907   // The wider add is guaranteed to not wrap because both operands are
25908   // sign-extended.
25909   SDNodeFlags Flags;
25910   Flags.setNoSignedWrap(true);
25911   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
25912 }
25913
25914 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25915                                   TargetLowering::DAGCombinerInfo &DCI,
25916                                   const X86Subtarget *Subtarget) {
25917   SDValue N0 = N->getOperand(0);
25918   EVT VT = N->getValueType(0);
25919   EVT SVT = VT.getScalarType();
25920   EVT InVT = N0.getValueType();
25921   EVT InSVT = InVT.getScalarType();
25922   SDLoc DL(N);
25923
25924   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25925   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25926   // This exposes the sext to the sdivrem lowering, so that it directly extends
25927   // from AH (which we otherwise need to do contortions to access).
25928   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25929       InVT == MVT::i8 && VT == MVT::i32) {
25930     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25931     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
25932                             N0.getOperand(0), N0.getOperand(1));
25933     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25934     return R.getValue(1);
25935   }
25936
25937   if (!DCI.isBeforeLegalizeOps()) {
25938     if (InVT == MVT::i1) {
25939       SDValue Zero = DAG.getConstant(0, DL, VT);
25940       SDValue AllOnes =
25941         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
25942       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
25943     }
25944     return SDValue();
25945   }
25946
25947   if (VT.isVector() && Subtarget->hasSSE2()) {
25948     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
25949       EVT InVT = N.getValueType();
25950       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
25951                                    Size / InVT.getScalarSizeInBits());
25952       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
25953                                     DAG.getUNDEF(InVT));
25954       Opnds[0] = N;
25955       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
25956     };
25957
25958     // If target-size is less than 128-bits, extend to a type that would extend
25959     // to 128 bits, extend that and extract the original target vector.
25960     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
25961         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25962         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25963       unsigned Scale = 128 / VT.getSizeInBits();
25964       EVT ExVT =
25965           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
25966       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
25967       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
25968       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
25969                          DAG.getIntPtrConstant(0, DL));
25970     }
25971
25972     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
25973     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
25974     if (VT.getSizeInBits() == 128 &&
25975         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25976         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25977       SDValue ExOp = ExtendVecSize(DL, N0, 128);
25978       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
25979     }
25980
25981     // On pre-AVX2 targets, split into 128-bit nodes of
25982     // ISD::SIGN_EXTEND_VECTOR_INREG.
25983     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
25984         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25985         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25986       unsigned NumVecs = VT.getSizeInBits() / 128;
25987       unsigned NumSubElts = 128 / SVT.getSizeInBits();
25988       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
25989       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
25990
25991       SmallVector<SDValue, 8> Opnds;
25992       for (unsigned i = 0, Offset = 0; i != NumVecs;
25993            ++i, Offset += NumSubElts) {
25994         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
25995                                      DAG.getIntPtrConstant(Offset, DL));
25996         SrcVec = ExtendVecSize(DL, SrcVec, 128);
25997         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
25998         Opnds.push_back(SrcVec);
25999       }
26000       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
26001     }
26002   }
26003
26004   if (Subtarget->hasAVX() && VT.isVector() && VT.getSizeInBits() == 256)
26005     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26006       return R;
26007
26008   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26009     return NewAdd;
26010
26011   return SDValue();
26012 }
26013
26014 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26015                                  const X86Subtarget* Subtarget) {
26016   SDLoc dl(N);
26017   EVT VT = N->getValueType(0);
26018
26019   // Let legalize expand this if it isn't a legal type yet.
26020   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26021     return SDValue();
26022
26023   EVT ScalarVT = VT.getScalarType();
26024   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26025       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26026        !Subtarget->hasAVX512()))
26027     return SDValue();
26028
26029   SDValue A = N->getOperand(0);
26030   SDValue B = N->getOperand(1);
26031   SDValue C = N->getOperand(2);
26032
26033   bool NegA = (A.getOpcode() == ISD::FNEG);
26034   bool NegB = (B.getOpcode() == ISD::FNEG);
26035   bool NegC = (C.getOpcode() == ISD::FNEG);
26036
26037   // Negative multiplication when NegA xor NegB
26038   bool NegMul = (NegA != NegB);
26039   if (NegA)
26040     A = A.getOperand(0);
26041   if (NegB)
26042     B = B.getOperand(0);
26043   if (NegC)
26044     C = C.getOperand(0);
26045
26046   unsigned Opcode;
26047   if (!NegMul)
26048     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26049   else
26050     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26051
26052   return DAG.getNode(Opcode, dl, VT, A, B, C);
26053 }
26054
26055 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26056                                   TargetLowering::DAGCombinerInfo &DCI,
26057                                   const X86Subtarget *Subtarget) {
26058   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26059   //           (and (i32 x86isd::setcc_carry), 1)
26060   // This eliminates the zext. This transformation is necessary because
26061   // ISD::SETCC is always legalized to i8.
26062   SDLoc dl(N);
26063   SDValue N0 = N->getOperand(0);
26064   EVT VT = N->getValueType(0);
26065
26066   if (N0.getOpcode() == ISD::AND &&
26067       N0.hasOneUse() &&
26068       N0.getOperand(0).hasOneUse()) {
26069     SDValue N00 = N0.getOperand(0);
26070     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26071       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26072       if (!C || C->getZExtValue() != 1)
26073         return SDValue();
26074       return DAG.getNode(ISD::AND, dl, VT,
26075                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26076                                      N00.getOperand(0), N00.getOperand(1)),
26077                          DAG.getConstant(1, dl, VT));
26078     }
26079   }
26080
26081   if (N0.getOpcode() == ISD::TRUNCATE &&
26082       N0.hasOneUse() &&
26083       N0.getOperand(0).hasOneUse()) {
26084     SDValue N00 = N0.getOperand(0);
26085     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26086       return DAG.getNode(ISD::AND, dl, VT,
26087                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26088                                      N00.getOperand(0), N00.getOperand(1)),
26089                          DAG.getConstant(1, dl, VT));
26090     }
26091   }
26092
26093   if (VT.is256BitVector())
26094     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26095       return R;
26096
26097   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26098   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26099   // This exposes the zext to the udivrem lowering, so that it directly extends
26100   // from AH (which we otherwise need to do contortions to access).
26101   if (N0.getOpcode() == ISD::UDIVREM &&
26102       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26103       (VT == MVT::i32 || VT == MVT::i64)) {
26104     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26105     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26106                             N0.getOperand(0), N0.getOperand(1));
26107     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26108     return R.getValue(1);
26109   }
26110
26111   return SDValue();
26112 }
26113
26114 // Optimize x == -y --> x+y == 0
26115 //          x != -y --> x+y != 0
26116 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26117                                       const X86Subtarget* Subtarget) {
26118   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26119   SDValue LHS = N->getOperand(0);
26120   SDValue RHS = N->getOperand(1);
26121   EVT VT = N->getValueType(0);
26122   SDLoc DL(N);
26123
26124   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26125     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26126       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26127         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26128                                    LHS.getOperand(1));
26129         return DAG.getSetCC(DL, N->getValueType(0), addV,
26130                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26131       }
26132   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26133     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26134       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26135         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26136                                    RHS.getOperand(1));
26137         return DAG.getSetCC(DL, N->getValueType(0), addV,
26138                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26139       }
26140
26141   if (VT.getScalarType() == MVT::i1 &&
26142       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26143     bool IsSEXT0 =
26144         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26145         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26146     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26147
26148     if (!IsSEXT0 || !IsVZero1) {
26149       // Swap the operands and update the condition code.
26150       std::swap(LHS, RHS);
26151       CC = ISD::getSetCCSwappedOperands(CC);
26152
26153       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26154                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26155       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26156     }
26157
26158     if (IsSEXT0 && IsVZero1) {
26159       assert(VT == LHS.getOperand(0).getValueType() &&
26160              "Uexpected operand type");
26161       if (CC == ISD::SETGT)
26162         return DAG.getConstant(0, DL, VT);
26163       if (CC == ISD::SETLE)
26164         return DAG.getConstant(1, DL, VT);
26165       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26166         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26167
26168       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26169              "Unexpected condition code!");
26170       return LHS.getOperand(0);
26171     }
26172   }
26173
26174   return SDValue();
26175 }
26176
26177 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
26178                                          SelectionDAG &DAG) {
26179   SDLoc dl(Load);
26180   MVT VT = Load->getSimpleValueType(0);
26181   MVT EVT = VT.getVectorElementType();
26182   SDValue Addr = Load->getOperand(1);
26183   SDValue NewAddr = DAG.getNode(
26184       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
26185       DAG.getConstant(Index * EVT.getStoreSize(), dl,
26186                       Addr.getSimpleValueType()));
26187
26188   SDValue NewLoad =
26189       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
26190                   DAG.getMachineFunction().getMachineMemOperand(
26191                       Load->getMemOperand(), 0, EVT.getStoreSize()));
26192   return NewLoad;
26193 }
26194
26195 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
26196                                       const X86Subtarget *Subtarget) {
26197   SDLoc dl(N);
26198   MVT VT = N->getOperand(1)->getSimpleValueType(0);
26199   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
26200          "X86insertps is only defined for v4x32");
26201
26202   SDValue Ld = N->getOperand(1);
26203   if (MayFoldLoad(Ld)) {
26204     // Extract the countS bits from the immediate so we can get the proper
26205     // address when narrowing the vector load to a specific element.
26206     // When the second source op is a memory address, insertps doesn't use
26207     // countS and just gets an f32 from that address.
26208     unsigned DestIndex =
26209         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
26210
26211     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
26212
26213     // Create this as a scalar to vector to match the instruction pattern.
26214     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
26215     // countS bits are ignored when loading from memory on insertps, which
26216     // means we don't need to explicitly set them to 0.
26217     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
26218                        LoadScalarToVector, N->getOperand(2));
26219   }
26220   return SDValue();
26221 }
26222
26223 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26224   SDValue V0 = N->getOperand(0);
26225   SDValue V1 = N->getOperand(1);
26226   SDLoc DL(N);
26227   EVT VT = N->getValueType(0);
26228
26229   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26230   // operands and changing the mask to 1. This saves us a bunch of
26231   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26232   // x86InstrInfo knows how to commute this back after instruction selection
26233   // if it would help register allocation.
26234
26235   // TODO: If optimizing for size or a processor that doesn't suffer from
26236   // partial register update stalls, this should be transformed into a MOVSD
26237   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26238
26239   if (VT == MVT::v2f64)
26240     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26241       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26242         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26243         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26244       }
26245
26246   return SDValue();
26247 }
26248
26249 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26250 // as "sbb reg,reg", since it can be extended without zext and produces
26251 // an all-ones bit which is more useful than 0/1 in some cases.
26252 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26253                                MVT VT) {
26254   if (VT == MVT::i8)
26255     return DAG.getNode(ISD::AND, DL, VT,
26256                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26257                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26258                                    EFLAGS),
26259                        DAG.getConstant(1, DL, VT));
26260   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26261   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26262                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26263                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26264                                  EFLAGS));
26265 }
26266
26267 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26268 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26269                                    TargetLowering::DAGCombinerInfo &DCI,
26270                                    const X86Subtarget *Subtarget) {
26271   SDLoc DL(N);
26272   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26273   SDValue EFLAGS = N->getOperand(1);
26274
26275   if (CC == X86::COND_A) {
26276     // Try to convert COND_A into COND_B in an attempt to facilitate
26277     // materializing "setb reg".
26278     //
26279     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26280     // cannot take an immediate as its first operand.
26281     //
26282     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26283         EFLAGS.getValueType().isInteger() &&
26284         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26285       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26286                                    EFLAGS.getNode()->getVTList(),
26287                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26288       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26289       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26290     }
26291   }
26292
26293   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26294   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26295   // cases.
26296   if (CC == X86::COND_B)
26297     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26298
26299   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26300     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26301     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26302   }
26303
26304   return SDValue();
26305 }
26306
26307 // Optimize branch condition evaluation.
26308 //
26309 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26310                                     TargetLowering::DAGCombinerInfo &DCI,
26311                                     const X86Subtarget *Subtarget) {
26312   SDLoc DL(N);
26313   SDValue Chain = N->getOperand(0);
26314   SDValue Dest = N->getOperand(1);
26315   SDValue EFLAGS = N->getOperand(3);
26316   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26317
26318   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26319     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26320     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26321                        Flags);
26322   }
26323
26324   return SDValue();
26325 }
26326
26327 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26328                                                          SelectionDAG &DAG) {
26329   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26330   // optimize away operation when it's from a constant.
26331   //
26332   // The general transformation is:
26333   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26334   //       AND(VECTOR_CMP(x,y), constant2)
26335   //    constant2 = UNARYOP(constant)
26336
26337   // Early exit if this isn't a vector operation, the operand of the
26338   // unary operation isn't a bitwise AND, or if the sizes of the operations
26339   // aren't the same.
26340   EVT VT = N->getValueType(0);
26341   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26342       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26343       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26344     return SDValue();
26345
26346   // Now check that the other operand of the AND is a constant. We could
26347   // make the transformation for non-constant splats as well, but it's unclear
26348   // that would be a benefit as it would not eliminate any operations, just
26349   // perform one more step in scalar code before moving to the vector unit.
26350   if (BuildVectorSDNode *BV =
26351           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26352     // Bail out if the vector isn't a constant.
26353     if (!BV->isConstant())
26354       return SDValue();
26355
26356     // Everything checks out. Build up the new and improved node.
26357     SDLoc DL(N);
26358     EVT IntVT = BV->getValueType(0);
26359     // Create a new constant of the appropriate type for the transformed
26360     // DAG.
26361     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26362     // The AND node needs bitcasts to/from an integer vector type around it.
26363     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26364     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26365                                  N->getOperand(0)->getOperand(0), MaskConst);
26366     SDValue Res = DAG.getBitcast(VT, NewAnd);
26367     return Res;
26368   }
26369
26370   return SDValue();
26371 }
26372
26373 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26374                                         const X86Subtarget *Subtarget) {
26375   SDValue Op0 = N->getOperand(0);
26376   EVT VT = N->getValueType(0);
26377   EVT InVT = Op0.getValueType();
26378   EVT InSVT = InVT.getScalarType();
26379   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26380
26381   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26382   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26383   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26384     SDLoc dl(N);
26385     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26386                                  InVT.getVectorNumElements());
26387     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26388
26389     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26390       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26391
26392     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26393   }
26394
26395   return SDValue();
26396 }
26397
26398 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26399                                         const X86Subtarget *Subtarget) {
26400   // First try to optimize away the conversion entirely when it's
26401   // conditionally from a constant. Vectors only.
26402   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26403     return Res;
26404
26405   // Now move on to more general possibilities.
26406   SDValue Op0 = N->getOperand(0);
26407   EVT VT = N->getValueType(0);
26408   EVT InVT = Op0.getValueType();
26409   EVT InSVT = InVT.getScalarType();
26410
26411   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26412   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26413   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26414     SDLoc dl(N);
26415     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26416                                  InVT.getVectorNumElements());
26417     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26418     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26419   }
26420
26421   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26422   // a 32-bit target where SSE doesn't support i64->FP operations.
26423   if (Op0.getOpcode() == ISD::LOAD) {
26424     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26425     EVT LdVT = Ld->getValueType(0);
26426
26427     // This transformation is not supported if the result type is f16
26428     if (VT == MVT::f16)
26429       return SDValue();
26430
26431     if (!Ld->isVolatile() && !VT.isVector() &&
26432         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26433         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26434       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26435           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26436       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26437       return FILDChain;
26438     }
26439   }
26440   return SDValue();
26441 }
26442
26443 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26444 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26445                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26446   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26447   // the result is either zero or one (depending on the input carry bit).
26448   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26449   if (X86::isZeroNode(N->getOperand(0)) &&
26450       X86::isZeroNode(N->getOperand(1)) &&
26451       // We don't have a good way to replace an EFLAGS use, so only do this when
26452       // dead right now.
26453       SDValue(N, 1).use_empty()) {
26454     SDLoc DL(N);
26455     EVT VT = N->getValueType(0);
26456     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26457     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26458                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26459                                            DAG.getConstant(X86::COND_B, DL,
26460                                                            MVT::i8),
26461                                            N->getOperand(2)),
26462                                DAG.getConstant(1, DL, VT));
26463     return DCI.CombineTo(N, Res1, CarryOut);
26464   }
26465
26466   return SDValue();
26467 }
26468
26469 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26470 //      (add Y, (setne X, 0)) -> sbb -1, Y
26471 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26472 //      (sub (setne X, 0), Y) -> adc -1, Y
26473 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26474   SDLoc DL(N);
26475
26476   // Look through ZExts.
26477   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26478   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26479     return SDValue();
26480
26481   SDValue SetCC = Ext.getOperand(0);
26482   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26483     return SDValue();
26484
26485   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26486   if (CC != X86::COND_E && CC != X86::COND_NE)
26487     return SDValue();
26488
26489   SDValue Cmp = SetCC.getOperand(1);
26490   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26491       !X86::isZeroNode(Cmp.getOperand(1)) ||
26492       !Cmp.getOperand(0).getValueType().isInteger())
26493     return SDValue();
26494
26495   SDValue CmpOp0 = Cmp.getOperand(0);
26496   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26497                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26498
26499   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26500   if (CC == X86::COND_NE)
26501     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26502                        DL, OtherVal.getValueType(), OtherVal,
26503                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26504                        NewCmp);
26505   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26506                      DL, OtherVal.getValueType(), OtherVal,
26507                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26508 }
26509
26510 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26511 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26512                                  const X86Subtarget *Subtarget) {
26513   EVT VT = N->getValueType(0);
26514   SDValue Op0 = N->getOperand(0);
26515   SDValue Op1 = N->getOperand(1);
26516
26517   // Try to synthesize horizontal adds from adds of shuffles.
26518   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26519        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26520       isHorizontalBinOp(Op0, Op1, true))
26521     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26522
26523   return OptimizeConditionalInDecrement(N, DAG);
26524 }
26525
26526 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26527                                  const X86Subtarget *Subtarget) {
26528   SDValue Op0 = N->getOperand(0);
26529   SDValue Op1 = N->getOperand(1);
26530
26531   // X86 can't encode an immediate LHS of a sub. See if we can push the
26532   // negation into a preceding instruction.
26533   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26534     // If the RHS of the sub is a XOR with one use and a constant, invert the
26535     // immediate. Then add one to the LHS of the sub so we can turn
26536     // X-Y -> X+~Y+1, saving one register.
26537     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26538         isa<ConstantSDNode>(Op1.getOperand(1))) {
26539       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26540       EVT VT = Op0.getValueType();
26541       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26542                                    Op1.getOperand(0),
26543                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26544       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26545                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26546     }
26547   }
26548
26549   // Try to synthesize horizontal adds from adds of shuffles.
26550   EVT VT = N->getValueType(0);
26551   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26552        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26553       isHorizontalBinOp(Op0, Op1, true))
26554     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26555
26556   return OptimizeConditionalInDecrement(N, DAG);
26557 }
26558
26559 /// performVZEXTCombine - Performs build vector combines
26560 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26561                                    TargetLowering::DAGCombinerInfo &DCI,
26562                                    const X86Subtarget *Subtarget) {
26563   SDLoc DL(N);
26564   MVT VT = N->getSimpleValueType(0);
26565   SDValue Op = N->getOperand(0);
26566   MVT OpVT = Op.getSimpleValueType();
26567   MVT OpEltVT = OpVT.getVectorElementType();
26568   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26569
26570   // (vzext (bitcast (vzext (x)) -> (vzext x)
26571   SDValue V = Op;
26572   while (V.getOpcode() == ISD::BITCAST)
26573     V = V.getOperand(0);
26574
26575   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26576     MVT InnerVT = V.getSimpleValueType();
26577     MVT InnerEltVT = InnerVT.getVectorElementType();
26578
26579     // If the element sizes match exactly, we can just do one larger vzext. This
26580     // is always an exact type match as vzext operates on integer types.
26581     if (OpEltVT == InnerEltVT) {
26582       assert(OpVT == InnerVT && "Types must match for vzext!");
26583       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26584     }
26585
26586     // The only other way we can combine them is if only a single element of the
26587     // inner vzext is used in the input to the outer vzext.
26588     if (InnerEltVT.getSizeInBits() < InputBits)
26589       return SDValue();
26590
26591     // In this case, the inner vzext is completely dead because we're going to
26592     // only look at bits inside of the low element. Just do the outer vzext on
26593     // a bitcast of the input to the inner.
26594     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26595   }
26596
26597   // Check if we can bypass extracting and re-inserting an element of an input
26598   // vector. Essentially:
26599   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26600   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26601       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26602       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26603     SDValue ExtractedV = V.getOperand(0);
26604     SDValue OrigV = ExtractedV.getOperand(0);
26605     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26606       if (ExtractIdx->getZExtValue() == 0) {
26607         MVT OrigVT = OrigV.getSimpleValueType();
26608         // Extract a subvector if necessary...
26609         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26610           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26611           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26612                                     OrigVT.getVectorNumElements() / Ratio);
26613           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26614                               DAG.getIntPtrConstant(0, DL));
26615         }
26616         Op = DAG.getBitcast(OpVT, OrigV);
26617         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26618       }
26619   }
26620
26621   return SDValue();
26622 }
26623
26624 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26625                                              DAGCombinerInfo &DCI) const {
26626   SelectionDAG &DAG = DCI.DAG;
26627   switch (N->getOpcode()) {
26628   default: break;
26629   case ISD::EXTRACT_VECTOR_ELT:
26630     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26631   case ISD::VSELECT:
26632   case ISD::SELECT:
26633   case X86ISD::SHRUNKBLEND:
26634     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26635   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
26636   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26637   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26638   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26639   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26640   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26641   case ISD::SHL:
26642   case ISD::SRA:
26643   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26644   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26645   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26646   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26647   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26648   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26649   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26650   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26651   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26652   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26653   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26654   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26655   case X86ISD::FXOR:
26656   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26657   case X86ISD::FMIN:
26658   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26659   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26660   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26661   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26662   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26663   case ISD::ANY_EXTEND:
26664   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26665   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26666   case ISD::SIGN_EXTEND_INREG:
26667     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26668   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26669   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26670   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26671   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26672   case X86ISD::SHUFP:       // Handle all target specific shuffles
26673   case X86ISD::PALIGNR:
26674   case X86ISD::UNPCKH:
26675   case X86ISD::UNPCKL:
26676   case X86ISD::MOVHLPS:
26677   case X86ISD::MOVLHPS:
26678   case X86ISD::PSHUFB:
26679   case X86ISD::PSHUFD:
26680   case X86ISD::PSHUFHW:
26681   case X86ISD::PSHUFLW:
26682   case X86ISD::MOVSS:
26683   case X86ISD::MOVSD:
26684   case X86ISD::VPERMILPI:
26685   case X86ISD::VPERM2X128:
26686   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26687   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26688   case X86ISD::INSERTPS: {
26689     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
26690       return PerformINSERTPSCombine(N, DAG, Subtarget);
26691     break;
26692   }
26693   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26694   }
26695
26696   return SDValue();
26697 }
26698
26699 /// isTypeDesirableForOp - Return true if the target has native support for
26700 /// the specified value type and it is 'desirable' to use the type for the
26701 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26702 /// instruction encodings are longer and some i16 instructions are slow.
26703 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26704   if (!isTypeLegal(VT))
26705     return false;
26706   if (VT != MVT::i16)
26707     return true;
26708
26709   switch (Opc) {
26710   default:
26711     return true;
26712   case ISD::LOAD:
26713   case ISD::SIGN_EXTEND:
26714   case ISD::ZERO_EXTEND:
26715   case ISD::ANY_EXTEND:
26716   case ISD::SHL:
26717   case ISD::SRL:
26718   case ISD::SUB:
26719   case ISD::ADD:
26720   case ISD::MUL:
26721   case ISD::AND:
26722   case ISD::OR:
26723   case ISD::XOR:
26724     return false;
26725   }
26726 }
26727
26728 /// IsDesirableToPromoteOp - This method query the target whether it is
26729 /// beneficial for dag combiner to promote the specified node. If true, it
26730 /// should return the desired promotion type by reference.
26731 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26732   EVT VT = Op.getValueType();
26733   if (VT != MVT::i16)
26734     return false;
26735
26736   bool Promote = false;
26737   bool Commute = false;
26738   switch (Op.getOpcode()) {
26739   default: break;
26740   case ISD::LOAD: {
26741     LoadSDNode *LD = cast<LoadSDNode>(Op);
26742     // If the non-extending load has a single use and it's not live out, then it
26743     // might be folded.
26744     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26745                                                      Op.hasOneUse()*/) {
26746       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26747              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26748         // The only case where we'd want to promote LOAD (rather then it being
26749         // promoted as an operand is when it's only use is liveout.
26750         if (UI->getOpcode() != ISD::CopyToReg)
26751           return false;
26752       }
26753     }
26754     Promote = true;
26755     break;
26756   }
26757   case ISD::SIGN_EXTEND:
26758   case ISD::ZERO_EXTEND:
26759   case ISD::ANY_EXTEND:
26760     Promote = true;
26761     break;
26762   case ISD::SHL:
26763   case ISD::SRL: {
26764     SDValue N0 = Op.getOperand(0);
26765     // Look out for (store (shl (load), x)).
26766     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26767       return false;
26768     Promote = true;
26769     break;
26770   }
26771   case ISD::ADD:
26772   case ISD::MUL:
26773   case ISD::AND:
26774   case ISD::OR:
26775   case ISD::XOR:
26776     Commute = true;
26777     // fallthrough
26778   case ISD::SUB: {
26779     SDValue N0 = Op.getOperand(0);
26780     SDValue N1 = Op.getOperand(1);
26781     if (!Commute && MayFoldLoad(N1))
26782       return false;
26783     // Avoid disabling potential load folding opportunities.
26784     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26785       return false;
26786     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26787       return false;
26788     Promote = true;
26789   }
26790   }
26791
26792   PVT = MVT::i32;
26793   return Promote;
26794 }
26795
26796 //===----------------------------------------------------------------------===//
26797 //                           X86 Inline Assembly Support
26798 //===----------------------------------------------------------------------===//
26799
26800 // Helper to match a string separated by whitespace.
26801 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26802   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26803
26804   for (StringRef Piece : Pieces) {
26805     if (!S.startswith(Piece)) // Check if the piece matches.
26806       return false;
26807
26808     S = S.substr(Piece.size());
26809     StringRef::size_type Pos = S.find_first_not_of(" \t");
26810     if (Pos == 0) // We matched a prefix.
26811       return false;
26812
26813     S = S.substr(Pos);
26814   }
26815
26816   return S.empty();
26817 }
26818
26819 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26820
26821   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26822     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26823         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26824         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26825
26826       if (AsmPieces.size() == 3)
26827         return true;
26828       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26829         return true;
26830     }
26831   }
26832   return false;
26833 }
26834
26835 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26836   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26837
26838   std::string AsmStr = IA->getAsmString();
26839
26840   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26841   if (!Ty || Ty->getBitWidth() % 16 != 0)
26842     return false;
26843
26844   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26845   SmallVector<StringRef, 4> AsmPieces;
26846   SplitString(AsmStr, AsmPieces, ";\n");
26847
26848   switch (AsmPieces.size()) {
26849   default: return false;
26850   case 1:
26851     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26852     // we will turn this bswap into something that will be lowered to logical
26853     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26854     // lower so don't worry about this.
26855     // bswap $0
26856     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26857         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26858         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26859         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26860         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26861         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26862       // No need to check constraints, nothing other than the equivalent of
26863       // "=r,0" would be valid here.
26864       return IntrinsicLowering::LowerToByteSwap(CI);
26865     }
26866
26867     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26868     if (CI->getType()->isIntegerTy(16) &&
26869         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26870         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26871          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26872       AsmPieces.clear();
26873       StringRef ConstraintsStr = IA->getConstraintString();
26874       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26875       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26876       if (clobbersFlagRegisters(AsmPieces))
26877         return IntrinsicLowering::LowerToByteSwap(CI);
26878     }
26879     break;
26880   case 3:
26881     if (CI->getType()->isIntegerTy(32) &&
26882         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26883         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26884         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26885         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26886       AsmPieces.clear();
26887       StringRef ConstraintsStr = IA->getConstraintString();
26888       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26889       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26890       if (clobbersFlagRegisters(AsmPieces))
26891         return IntrinsicLowering::LowerToByteSwap(CI);
26892     }
26893
26894     if (CI->getType()->isIntegerTy(64)) {
26895       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26896       if (Constraints.size() >= 2 &&
26897           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26898           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26899         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26900         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26901             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26902             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26903           return IntrinsicLowering::LowerToByteSwap(CI);
26904       }
26905     }
26906     break;
26907   }
26908   return false;
26909 }
26910
26911 /// getConstraintType - Given a constraint letter, return the type of
26912 /// constraint it is for this target.
26913 X86TargetLowering::ConstraintType
26914 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26915   if (Constraint.size() == 1) {
26916     switch (Constraint[0]) {
26917     case 'R':
26918     case 'q':
26919     case 'Q':
26920     case 'f':
26921     case 't':
26922     case 'u':
26923     case 'y':
26924     case 'x':
26925     case 'Y':
26926     case 'l':
26927       return C_RegisterClass;
26928     case 'a':
26929     case 'b':
26930     case 'c':
26931     case 'd':
26932     case 'S':
26933     case 'D':
26934     case 'A':
26935       return C_Register;
26936     case 'I':
26937     case 'J':
26938     case 'K':
26939     case 'L':
26940     case 'M':
26941     case 'N':
26942     case 'G':
26943     case 'C':
26944     case 'e':
26945     case 'Z':
26946       return C_Other;
26947     default:
26948       break;
26949     }
26950   }
26951   return TargetLowering::getConstraintType(Constraint);
26952 }
26953
26954 /// Examine constraint type and operand type and determine a weight value.
26955 /// This object must already have been set up with the operand type
26956 /// and the current alternative constraint selected.
26957 TargetLowering::ConstraintWeight
26958   X86TargetLowering::getSingleConstraintMatchWeight(
26959     AsmOperandInfo &info, const char *constraint) const {
26960   ConstraintWeight weight = CW_Invalid;
26961   Value *CallOperandVal = info.CallOperandVal;
26962     // If we don't have a value, we can't do a match,
26963     // but allow it at the lowest weight.
26964   if (!CallOperandVal)
26965     return CW_Default;
26966   Type *type = CallOperandVal->getType();
26967   // Look at the constraint type.
26968   switch (*constraint) {
26969   default:
26970     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
26971   case 'R':
26972   case 'q':
26973   case 'Q':
26974   case 'a':
26975   case 'b':
26976   case 'c':
26977   case 'd':
26978   case 'S':
26979   case 'D':
26980   case 'A':
26981     if (CallOperandVal->getType()->isIntegerTy())
26982       weight = CW_SpecificReg;
26983     break;
26984   case 'f':
26985   case 't':
26986   case 'u':
26987     if (type->isFloatingPointTy())
26988       weight = CW_SpecificReg;
26989     break;
26990   case 'y':
26991     if (type->isX86_MMXTy() && Subtarget->hasMMX())
26992       weight = CW_SpecificReg;
26993     break;
26994   case 'x':
26995   case 'Y':
26996     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
26997         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
26998       weight = CW_Register;
26999     break;
27000   case 'I':
27001     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
27002       if (C->getZExtValue() <= 31)
27003         weight = CW_Constant;
27004     }
27005     break;
27006   case 'J':
27007     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27008       if (C->getZExtValue() <= 63)
27009         weight = CW_Constant;
27010     }
27011     break;
27012   case 'K':
27013     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27014       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
27015         weight = CW_Constant;
27016     }
27017     break;
27018   case 'L':
27019     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27020       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
27021         weight = CW_Constant;
27022     }
27023     break;
27024   case 'M':
27025     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27026       if (C->getZExtValue() <= 3)
27027         weight = CW_Constant;
27028     }
27029     break;
27030   case 'N':
27031     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27032       if (C->getZExtValue() <= 0xff)
27033         weight = CW_Constant;
27034     }
27035     break;
27036   case 'G':
27037   case 'C':
27038     if (isa<ConstantFP>(CallOperandVal)) {
27039       weight = CW_Constant;
27040     }
27041     break;
27042   case 'e':
27043     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27044       if ((C->getSExtValue() >= -0x80000000LL) &&
27045           (C->getSExtValue() <= 0x7fffffffLL))
27046         weight = CW_Constant;
27047     }
27048     break;
27049   case 'Z':
27050     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
27051       if (C->getZExtValue() <= 0xffffffff)
27052         weight = CW_Constant;
27053     }
27054     break;
27055   }
27056   return weight;
27057 }
27058
27059 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27060 /// with another that has more specific requirements based on the type of the
27061 /// corresponding operand.
27062 const char *X86TargetLowering::
27063 LowerXConstraint(EVT ConstraintVT) const {
27064   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27065   // 'f' like normal targets.
27066   if (ConstraintVT.isFloatingPoint()) {
27067     if (Subtarget->hasSSE2())
27068       return "Y";
27069     if (Subtarget->hasSSE1())
27070       return "x";
27071   }
27072
27073   return TargetLowering::LowerXConstraint(ConstraintVT);
27074 }
27075
27076 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27077 /// vector.  If it is invalid, don't add anything to Ops.
27078 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27079                                                      std::string &Constraint,
27080                                                      std::vector<SDValue>&Ops,
27081                                                      SelectionDAG &DAG) const {
27082   SDValue Result;
27083
27084   // Only support length 1 constraints for now.
27085   if (Constraint.length() > 1) return;
27086
27087   char ConstraintLetter = Constraint[0];
27088   switch (ConstraintLetter) {
27089   default: break;
27090   case 'I':
27091     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27092       if (C->getZExtValue() <= 31) {
27093         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27094                                        Op.getValueType());
27095         break;
27096       }
27097     }
27098     return;
27099   case 'J':
27100     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27101       if (C->getZExtValue() <= 63) {
27102         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27103                                        Op.getValueType());
27104         break;
27105       }
27106     }
27107     return;
27108   case 'K':
27109     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27110       if (isInt<8>(C->getSExtValue())) {
27111         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27112                                        Op.getValueType());
27113         break;
27114       }
27115     }
27116     return;
27117   case 'L':
27118     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27119       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27120           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27121         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27122                                        Op.getValueType());
27123         break;
27124       }
27125     }
27126     return;
27127   case 'M':
27128     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27129       if (C->getZExtValue() <= 3) {
27130         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27131                                        Op.getValueType());
27132         break;
27133       }
27134     }
27135     return;
27136   case 'N':
27137     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27138       if (C->getZExtValue() <= 255) {
27139         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27140                                        Op.getValueType());
27141         break;
27142       }
27143     }
27144     return;
27145   case 'O':
27146     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27147       if (C->getZExtValue() <= 127) {
27148         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27149                                        Op.getValueType());
27150         break;
27151       }
27152     }
27153     return;
27154   case 'e': {
27155     // 32-bit signed value
27156     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27157       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27158                                            C->getSExtValue())) {
27159         // Widen to 64 bits here to get it sign extended.
27160         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27161         break;
27162       }
27163     // FIXME gcc accepts some relocatable values here too, but only in certain
27164     // memory models; it's complicated.
27165     }
27166     return;
27167   }
27168   case 'Z': {
27169     // 32-bit unsigned value
27170     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27171       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27172                                            C->getZExtValue())) {
27173         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27174                                        Op.getValueType());
27175         break;
27176       }
27177     }
27178     // FIXME gcc accepts some relocatable values here too, but only in certain
27179     // memory models; it's complicated.
27180     return;
27181   }
27182   case 'i': {
27183     // Literal immediates are always ok.
27184     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27185       // Widen to 64 bits here to get it sign extended.
27186       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27187       break;
27188     }
27189
27190     // In any sort of PIC mode addresses need to be computed at runtime by
27191     // adding in a register or some sort of table lookup.  These can't
27192     // be used as immediates.
27193     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27194       return;
27195
27196     // If we are in non-pic codegen mode, we allow the address of a global (with
27197     // an optional displacement) to be used with 'i'.
27198     GlobalAddressSDNode *GA = nullptr;
27199     int64_t Offset = 0;
27200
27201     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27202     while (1) {
27203       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27204         Offset += GA->getOffset();
27205         break;
27206       } else if (Op.getOpcode() == ISD::ADD) {
27207         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27208           Offset += C->getZExtValue();
27209           Op = Op.getOperand(0);
27210           continue;
27211         }
27212       } else if (Op.getOpcode() == ISD::SUB) {
27213         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27214           Offset += -C->getZExtValue();
27215           Op = Op.getOperand(0);
27216           continue;
27217         }
27218       }
27219
27220       // Otherwise, this isn't something we can handle, reject it.
27221       return;
27222     }
27223
27224     const GlobalValue *GV = GA->getGlobal();
27225     // If we require an extra load to get this address, as in PIC mode, we
27226     // can't accept it.
27227     if (isGlobalStubReference(
27228             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27229       return;
27230
27231     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27232                                         GA->getValueType(0), Offset);
27233     break;
27234   }
27235   }
27236
27237   if (Result.getNode()) {
27238     Ops.push_back(Result);
27239     return;
27240   }
27241   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27242 }
27243
27244 std::pair<unsigned, const TargetRegisterClass *>
27245 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27246                                                 StringRef Constraint,
27247                                                 MVT VT) const {
27248   // First, see if this is a constraint that directly corresponds to an LLVM
27249   // register class.
27250   if (Constraint.size() == 1) {
27251     // GCC Constraint Letters
27252     switch (Constraint[0]) {
27253     default: break;
27254       // TODO: Slight differences here in allocation order and leaving
27255       // RIP in the class. Do they matter any more here than they do
27256       // in the normal allocation?
27257     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27258       if (Subtarget->is64Bit()) {
27259         if (VT == MVT::i32 || VT == MVT::f32)
27260           return std::make_pair(0U, &X86::GR32RegClass);
27261         if (VT == MVT::i16)
27262           return std::make_pair(0U, &X86::GR16RegClass);
27263         if (VT == MVT::i8 || VT == MVT::i1)
27264           return std::make_pair(0U, &X86::GR8RegClass);
27265         if (VT == MVT::i64 || VT == MVT::f64)
27266           return std::make_pair(0U, &X86::GR64RegClass);
27267         break;
27268       }
27269       // 32-bit fallthrough
27270     case 'Q':   // Q_REGS
27271       if (VT == MVT::i32 || VT == MVT::f32)
27272         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27273       if (VT == MVT::i16)
27274         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27275       if (VT == MVT::i8 || VT == MVT::i1)
27276         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27277       if (VT == MVT::i64)
27278         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27279       break;
27280     case 'r':   // GENERAL_REGS
27281     case 'l':   // INDEX_REGS
27282       if (VT == MVT::i8 || VT == MVT::i1)
27283         return std::make_pair(0U, &X86::GR8RegClass);
27284       if (VT == MVT::i16)
27285         return std::make_pair(0U, &X86::GR16RegClass);
27286       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27287         return std::make_pair(0U, &X86::GR32RegClass);
27288       return std::make_pair(0U, &X86::GR64RegClass);
27289     case 'R':   // LEGACY_REGS
27290       if (VT == MVT::i8 || VT == MVT::i1)
27291         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27292       if (VT == MVT::i16)
27293         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27294       if (VT == MVT::i32 || !Subtarget->is64Bit())
27295         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27296       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27297     case 'f':  // FP Stack registers.
27298       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27299       // value to the correct fpstack register class.
27300       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27301         return std::make_pair(0U, &X86::RFP32RegClass);
27302       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27303         return std::make_pair(0U, &X86::RFP64RegClass);
27304       return std::make_pair(0U, &X86::RFP80RegClass);
27305     case 'y':   // MMX_REGS if MMX allowed.
27306       if (!Subtarget->hasMMX()) break;
27307       return std::make_pair(0U, &X86::VR64RegClass);
27308     case 'Y':   // SSE_REGS if SSE2 allowed
27309       if (!Subtarget->hasSSE2()) break;
27310       // FALL THROUGH.
27311     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27312       if (!Subtarget->hasSSE1()) break;
27313
27314       switch (VT.SimpleTy) {
27315       default: break;
27316       // Scalar SSE types.
27317       case MVT::f32:
27318       case MVT::i32:
27319         return std::make_pair(0U, &X86::FR32RegClass);
27320       case MVT::f64:
27321       case MVT::i64:
27322         return std::make_pair(0U, &X86::FR64RegClass);
27323       // Vector types.
27324       case MVT::v16i8:
27325       case MVT::v8i16:
27326       case MVT::v4i32:
27327       case MVT::v2i64:
27328       case MVT::v4f32:
27329       case MVT::v2f64:
27330         return std::make_pair(0U, &X86::VR128RegClass);
27331       // AVX types.
27332       case MVT::v32i8:
27333       case MVT::v16i16:
27334       case MVT::v8i32:
27335       case MVT::v4i64:
27336       case MVT::v8f32:
27337       case MVT::v4f64:
27338         return std::make_pair(0U, &X86::VR256RegClass);
27339       case MVT::v8f64:
27340       case MVT::v16f32:
27341       case MVT::v16i32:
27342       case MVT::v8i64:
27343         return std::make_pair(0U, &X86::VR512RegClass);
27344       }
27345       break;
27346     }
27347   }
27348
27349   // Use the default implementation in TargetLowering to convert the register
27350   // constraint into a member of a register class.
27351   std::pair<unsigned, const TargetRegisterClass*> Res;
27352   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27353
27354   // Not found as a standard register?
27355   if (!Res.second) {
27356     // Map st(0) -> st(7) -> ST0
27357     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27358         tolower(Constraint[1]) == 's' &&
27359         tolower(Constraint[2]) == 't' &&
27360         Constraint[3] == '(' &&
27361         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27362         Constraint[5] == ')' &&
27363         Constraint[6] == '}') {
27364
27365       Res.first = X86::FP0+Constraint[4]-'0';
27366       Res.second = &X86::RFP80RegClass;
27367       return Res;
27368     }
27369
27370     // GCC allows "st(0)" to be called just plain "st".
27371     if (StringRef("{st}").equals_lower(Constraint)) {
27372       Res.first = X86::FP0;
27373       Res.second = &X86::RFP80RegClass;
27374       return Res;
27375     }
27376
27377     // flags -> EFLAGS
27378     if (StringRef("{flags}").equals_lower(Constraint)) {
27379       Res.first = X86::EFLAGS;
27380       Res.second = &X86::CCRRegClass;
27381       return Res;
27382     }
27383
27384     // 'A' means EAX + EDX.
27385     if (Constraint == "A") {
27386       Res.first = X86::EAX;
27387       Res.second = &X86::GR32_ADRegClass;
27388       return Res;
27389     }
27390     return Res;
27391   }
27392
27393   // Otherwise, check to see if this is a register class of the wrong value
27394   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27395   // turn into {ax},{dx}.
27396   // MVT::Other is used to specify clobber names.
27397   if (Res.second->hasType(VT) || VT == MVT::Other)
27398     return Res;   // Correct type already, nothing to do.
27399
27400   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27401   // return "eax". This should even work for things like getting 64bit integer
27402   // registers when given an f64 type.
27403   const TargetRegisterClass *Class = Res.second;
27404   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27405       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27406     unsigned Size = VT.getSizeInBits();
27407     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27408                                   : Size == 16 ? MVT::i16
27409                                   : Size == 32 ? MVT::i32
27410                                   : Size == 64 ? MVT::i64
27411                                   : MVT::Other;
27412     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27413     if (DestReg > 0) {
27414       Res.first = DestReg;
27415       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27416                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27417                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27418                  : &X86::GR64RegClass;
27419       assert(Res.second->contains(Res.first) && "Register in register class");
27420     } else {
27421       // No register found/type mismatch.
27422       Res.first = 0;
27423       Res.second = nullptr;
27424     }
27425   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27426              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27427              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27428              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27429              Class == &X86::VR512RegClass) {
27430     // Handle references to XMM physical registers that got mapped into the
27431     // wrong class.  This can happen with constraints like {xmm0} where the
27432     // target independent register mapper will just pick the first match it can
27433     // find, ignoring the required type.
27434
27435     if (VT == MVT::f32 || VT == MVT::i32)
27436       Res.second = &X86::FR32RegClass;
27437     else if (VT == MVT::f64 || VT == MVT::i64)
27438       Res.second = &X86::FR64RegClass;
27439     else if (X86::VR128RegClass.hasType(VT))
27440       Res.second = &X86::VR128RegClass;
27441     else if (X86::VR256RegClass.hasType(VT))
27442       Res.second = &X86::VR256RegClass;
27443     else if (X86::VR512RegClass.hasType(VT))
27444       Res.second = &X86::VR512RegClass;
27445     else {
27446       // Type mismatch and not a clobber: Return an error;
27447       Res.first = 0;
27448       Res.second = nullptr;
27449     }
27450   }
27451
27452   return Res;
27453 }
27454
27455 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27456                                             const AddrMode &AM, Type *Ty,
27457                                             unsigned AS) const {
27458   // Scaling factors are not free at all.
27459   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27460   // will take 2 allocations in the out of order engine instead of 1
27461   // for plain addressing mode, i.e. inst (reg1).
27462   // E.g.,
27463   // vaddps (%rsi,%drx), %ymm0, %ymm1
27464   // Requires two allocations (one for the load, one for the computation)
27465   // whereas:
27466   // vaddps (%rsi), %ymm0, %ymm1
27467   // Requires just 1 allocation, i.e., freeing allocations for other operations
27468   // and having less micro operations to execute.
27469   //
27470   // For some X86 architectures, this is even worse because for instance for
27471   // stores, the complex addressing mode forces the instruction to use the
27472   // "load" ports instead of the dedicated "store" port.
27473   // E.g., on Haswell:
27474   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27475   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27476   if (isLegalAddressingMode(DL, AM, Ty, AS))
27477     // Scale represents reg2 * scale, thus account for 1
27478     // as soon as we use a second register.
27479     return AM.Scale != 0;
27480   return -1;
27481 }
27482
27483 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27484   // Integer division on x86 is expensive. However, when aggressively optimizing
27485   // for code size, we prefer to use a div instruction, as it is usually smaller
27486   // than the alternative sequence.
27487   // The exception to this is vector division. Since x86 doesn't have vector
27488   // integer division, leaving the division as-is is a loss even in terms of
27489   // size, because it will have to be scalarized, while the alternative code
27490   // sequence can be performed in vector form.
27491   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27492                                    Attribute::MinSize);
27493   return OptSize && !VT.isVector();
27494 }
27495
27496 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
27497        TargetLowering::ArgListTy& Args) const {
27498   // The MCU psABI requires some arguments to be passed in-register.
27499   // For regular calls, the inreg arguments are marked by the front-end.
27500   // However, for compiler generated library calls, we have to patch this
27501   // up here.
27502   if (!Subtarget->isTargetMCU() || !Args.size())
27503     return;
27504
27505   unsigned FreeRegs = 3;
27506   for (auto &Arg : Args) {
27507     // For library functions, we do not expect any fancy types.
27508     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
27509     unsigned SizeInRegs = (Size + 31) / 32;
27510     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
27511       continue;
27512
27513     Arg.isInReg = true;
27514     FreeRegs -= SizeInRegs;
27515     if (!FreeRegs)
27516       break;
27517   }
27518 }