lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86ShuffleDecodeConstantPool.h"
  22 #include "X86TargetMachine.h"
  23 #include "X86TargetObjectFile.h"
  24 #include "llvm/ADT/SmallBitVector.h"
  25 #include "llvm/ADT/SmallSet.h"
  26 #include "llvm/ADT/Statistic.h"
  27 #include "llvm/ADT/StringExtras.h"
  28 #include "llvm/ADT/StringSwitch.h"
  29 #include "llvm/Analysis/EHPersonalities.h"
  30 #include "llvm/CodeGen/IntrinsicLowering.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/WinEHFuncInfo.h"
  38 #include "llvm/IR/CallSite.h"
  39 #include "llvm/IR/CallingConv.h"
  40 #include "llvm/IR/Constants.h"
  41 #include "llvm/IR/DerivedTypes.h"
  42 #include "llvm/IR/Function.h"
  43 #include "llvm/IR/GlobalAlias.h"
  44 #include "llvm/IR/GlobalVariable.h"
  45 #include "llvm/IR/Instructions.h"
  46 #include "llvm/IR/Intrinsics.h"
  47 #include "llvm/MC/MCAsmInfo.h"
  48 #include "llvm/MC/MCContext.h"
  49 #include "llvm/MC/MCExpr.h"
  50 #include "llvm/MC/MCSymbol.h"
  51 #include "llvm/Support/CommandLine.h"
  52 #include "llvm/Support/Debug.h"
  53 #include "llvm/Support/ErrorHandling.h"
  54 #include "llvm/Support/MathExtras.h"
  55 #include "llvm/Target/TargetOptions.h"
  56 #include "X86IntrinsicsInfo.h"
  57 #include <bitset>
  58 #include <numeric>
  59 #include <cctype>
  60 using namespace llvm;
  61
  62 #define DEBUG_TYPE "x86-isel"
  63
  64 STATISTIC(NumTailCalls, "Number of tail calls");
  65
  66 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  67     "x86-experimental-vector-widening-legalization", cl::init(false),
  68     cl::desc("Enable an experimental vector type legalization through widening "
  69              "rather than promotion."),
  70     cl::Hidden);
  71
  72 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  73                                      const X86Subtarget &STI)
  74     : TargetLowering(TM), Subtarget(&STI) {
  75   X86ScalarSSEf64 = Subtarget->hasSSE2();
  76   X86ScalarSSEf32 = Subtarget->hasSSE1();
  77   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  78
  79   // Set up the TargetLowering object.
  80
  81   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  82   setBooleanContents(ZeroOrOneBooleanContent);
  83   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  84   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  85
  86   // For 64-bit, since we have so many registers, use the ILP scheduler.
  87   // For 32-bit, use the register pressure specific scheduling.
  88   // For Atom, always use ILP scheduling.
  89   if (Subtarget->isAtom())
  90     setSchedulingPreference(Sched::ILP);
  91   else if (Subtarget->is64Bit())
  92     setSchedulingPreference(Sched::ILP);
  93   else
  94     setSchedulingPreference(Sched::RegPressure);
  95   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  96   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  97
  98   // Bypass expensive divides on Atom when compiling with O2.
  99   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 100     if (Subtarget->hasSlowDivide32())
 101       addBypassSlowDiv(32, 8);
 102     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 103       addBypassSlowDiv(64, 16);
 104   }
 105
 106   if (Subtarget->isTargetKnownWindowsMSVC()) {
 107     // Setup Windows compiler runtime calls.
 108     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 109     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 110     setLibcallName(RTLIB::SREM_I64, "_allrem");
 111     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 112     setLibcallName(RTLIB::MUL_I64, "_allmul");
 113     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 117     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 118   }
 119
 120   if (Subtarget->isTargetDarwin()) {
 121     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 122     setUseUnderscoreSetJmp(false);
 123     setUseUnderscoreLongJmp(false);
 124   } else if (Subtarget->isTargetWindowsGNU()) {
 125     // MS runtime is weird: it exports _setjmp, but longjmp!
 126     setUseUnderscoreSetJmp(true);
 127     setUseUnderscoreLongJmp(false);
 128   } else {
 129     setUseUnderscoreSetJmp(true);
 130     setUseUnderscoreLongJmp(true);
 131   }
 132
 133   // Set up the register classes.
 134   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 135   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 136   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 137   if (Subtarget->is64Bit())
 138     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 139
 140   for (MVT VT : MVT::integer_valuetypes())
 141     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 142
 143   // We don't accept any truncstore of integer registers.
 144   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 146   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 148   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 149   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 150
 151   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 152
 153   // SETOEQ and SETUNE require checking two conditions.
 154   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 156   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 159   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 160
 161   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 162   // operation.
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 165   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 166
 167   if (Subtarget->is64Bit()) {
 168     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 169       // f32/f64 are legal, f80 is custom.
 170       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 171     else
 172       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 173     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 174   } else if (!Subtarget->useSoftFloat()) {
 175     // We have an algorithm for SSE2->double, and we turn this into a
 176     // 64-bit FILD followed by conditional FADD for other targets.
 177     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 178     // We have an algorithm for SSE2, and we turn this into a 64-bit
 179     // FILD or VCVTUSI2SS/SD for other targets.
 180     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 181   }
 182
 183   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 184   // this operation.
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 186   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 187
 188   if (!Subtarget->useSoftFloat()) {
 189     // SSE has no i16 to fp conversion, only i32
 190     if (X86ScalarSSEf32) {
 191       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 192       // f32 and f64 cases are Legal, f80 case is not
 193       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 194     } else {
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 196       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 197     }
 198   } else {
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 200     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 201   }
 202
 203   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 204   // this operation.
 205   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 206   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 207
 208   if (!Subtarget->useSoftFloat()) {
 209     // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 210     // are Legal, f80 is custom lowered.
 211     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 212     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 213
 214     if (X86ScalarSSEf32) {
 215       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 216       // f32 and f64 cases are Legal, f80 case is not
 217       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 218     } else {
 219       setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 220       setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 221     }
 222   } else {
 223     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 224     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Expand);
 225     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Expand);
 226   }
 227
 228   // Handle FP_TO_UINT by promoting the destination to a larger signed
 229   // conversion.
 230   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 231   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 232   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 233
 234   if (Subtarget->is64Bit()) {
 235     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 236       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 237       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 238       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 239     } else {
 240       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 241       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 242     }
 243   } else if (!Subtarget->useSoftFloat()) {
 244     // Since AVX is a superset of SSE3, only check for SSE here.
 245     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 246       // Expand FP_TO_UINT into a select.
 247       // FIXME: We would like to use a Custom expander here eventually to do
 248       // the optimal thing for SSE vs. the default expansion in the legalizer.
 249       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 250     else
 251       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 252       // With SSE3 we can use fisttpll to convert to a signed i64; without
 253       // SSE, we're stuck with a fistpll.
 254       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 255
 256     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 257   }
 258
 259   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 260   if (!X86ScalarSSEf64) {
 261     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 262     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 263     if (Subtarget->is64Bit()) {
 264       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 265       // Without SSE, i64->f64 goes through memory.
 266       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 267     }
 268   }
 269
 270   // Scalar integer divide and remainder are lowered to use operations that
 271   // produce two results, to match the available instructions. This exposes
 272   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 273   // into a single instruction.
 274   //
 275   // Scalar integer multiply-high is also lowered to use two-result
 276   // operations, to match the available instructions. However, plain multiply
 277   // (low) operations are left as Legal, as there are single-result
 278   // instructions for this in x86. Using the two-result multiply instructions
 279   // when both high and low results are needed must be arranged by dagcombine.
 280   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 281     setOperationAction(ISD::MULHS, VT, Expand);
 282     setOperationAction(ISD::MULHU, VT, Expand);
 283     setOperationAction(ISD::SDIV, VT, Expand);
 284     setOperationAction(ISD::UDIV, VT, Expand);
 285     setOperationAction(ISD::SREM, VT, Expand);
 286     setOperationAction(ISD::UREM, VT, Expand);
 287
 288     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 289     setOperationAction(ISD::ADDC, VT, Custom);
 290     setOperationAction(ISD::ADDE, VT, Custom);
 291     setOperationAction(ISD::SUBC, VT, Custom);
 292     setOperationAction(ISD::SUBE, VT, Custom);
 293   }
 294
 295   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 296   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 297   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 298   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 299   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 300   setOperationAction(ISD::BR_CC            , MVT::f128,  Expand);
 301   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 304   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 305   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 306   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 307   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::f128,  Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 312   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 313   if (Subtarget->is64Bit())
 314     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 315   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 316   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 317   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 318   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 319
 320   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 321     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 322     // is. We should promote the value to 64-bits to solve this.
 323     // This is what the CRT headers do - `fmodf` is an inline header
 324     // function casting to f64 and calling `fmod`.
 325     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 326   } else {
 327     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 328   }
 329
 330   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 331   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 332   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 333
 334   // Promote the i8 variants and force them on up to i32 which has a shorter
 335   // encoding.
 336   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 337   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 338   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 339   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 340   if (Subtarget->hasBMI()) {
 341     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 342     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 343     if (Subtarget->is64Bit())
 344       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 345   } else {
 346     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 347     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 348     if (Subtarget->is64Bit())
 349       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 350   }
 351
 352   if (Subtarget->hasLZCNT()) {
 353     // When promoting the i8 variants, force them to i32 for a shorter
 354     // encoding.
 355     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 356     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 358     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 361     if (Subtarget->is64Bit())
 362       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 363   } else {
 364     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 365     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 366     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 367     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 368     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 369     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 370     if (Subtarget->is64Bit()) {
 371       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 372       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 373     }
 374   }
 375
 376   // Special handling for half-precision floating point conversions.
 377   // If we don't have F16C support, then lower half float conversions
 378   // into library calls.
 379   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 380     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 381     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 382   }
 383
 384   // There's never any support for operations beyond MVT::f32.
 385   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 386   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 387   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 388   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 389
 390   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 391   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 392   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 393   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 394   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 395   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 396
 397   if (Subtarget->hasPOPCNT()) {
 398     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 399   } else {
 400     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 401     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 402     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 403     if (Subtarget->is64Bit())
 404       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 405   }
 406
 407   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 408
 409   if (!Subtarget->hasMOVBE())
 410     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 411
 412   // These should be promoted to a larger select which is supported.
 413   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 414   // X86 wants to expand cmov itself.
 415   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 416   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 417   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 418   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 419   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 420   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 421   setOperationAction(ISD::SELECT          , MVT::f128 , Custom);
 422   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 423   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 424   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 425   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 426   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 427   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 428   setOperationAction(ISD::SETCC           , MVT::f128 , Custom);
 429   setOperationAction(ISD::SETCCE          , MVT::i8   , Custom);
 430   setOperationAction(ISD::SETCCE          , MVT::i16  , Custom);
 431   setOperationAction(ISD::SETCCE          , MVT::i32  , Custom);
 432   if (Subtarget->is64Bit()) {
 433     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 434     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 435     setOperationAction(ISD::SETCCE        , MVT::i64  , Custom);
 436   }
 437   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 438   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 439   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 440   // support continuation, user-level threading, and etc.. As a result, no
 441   // other SjLj exception interfaces are implemented and please don't build
 442   // your own exception handling based on them.
 443   // LLVM/Clang supports zero-cost DWARF exception handling.
 444   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 445   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 446
 447   // Darwin ABI issue.
 448   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 449   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 450   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 451   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 452   if (Subtarget->is64Bit())
 453     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 454   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 455   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 456   if (Subtarget->is64Bit()) {
 457     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 458     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 459     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 460     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 461     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 462   }
 463   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 464   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 465   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 466   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 467   if (Subtarget->is64Bit()) {
 468     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 469     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 470     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 471   }
 472
 473   if (Subtarget->hasSSE1())
 474     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 475
 476   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 477
 478   // Expand certain atomics
 479   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 480     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 481     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 482     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 483   }
 484
 485   if (Subtarget->hasCmpxchg16b()) {
 486     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 487   }
 488
 489   // FIXME - use subtarget debug flags
 490   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 491       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 492     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 493   }
 494
 495   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 496   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 497
 498   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 499   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 500
 501   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 502   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 503
 504   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 505   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 506   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 507   if (Subtarget->is64Bit()) {
 508     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 509     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 510   } else {
 511     // TargetInfo::CharPtrBuiltinVaList
 512     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 513     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 514   }
 515
 516   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 517   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 518
 519   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 520
 521   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 522   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 523   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 524
 525   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 526     // f32 and f64 use SSE.
 527     // Set up the FP register classes.
 528     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 529     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 530
 531     // Use ANDPD to simulate FABS.
 532     setOperationAction(ISD::FABS , MVT::f64, Custom);
 533     setOperationAction(ISD::FABS , MVT::f32, Custom);
 534
 535     // Use XORP to simulate FNEG.
 536     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 537     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 538
 539     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 540     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 541     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 542
 543     // Lower this to FGETSIGNx86 plus an AND.
 544     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 545     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 546
 547     // We don't support sin/cos/fmod
 548     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 549     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 550     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 551     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 552     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 553     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 554
 555     // Expand FP immediates into loads from the stack, except for the special
 556     // cases we handle.
 557     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 558     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 559   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 560     // Use SSE for f32, x87 for f64.
 561     // Set up the FP register classes.
 562     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 563     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 564
 565     // Use ANDPS to simulate FABS.
 566     setOperationAction(ISD::FABS , MVT::f32, Custom);
 567
 568     // Use XORP to simulate FNEG.
 569     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 570
 571     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 572
 573     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 574     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 575     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 576
 577     // We don't support sin/cos/fmod
 578     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 579     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 580     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 581
 582     // Special cases we handle for FP constants.
 583     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 584     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 585     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 586     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 587     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 588
 589     if (!TM.Options.UnsafeFPMath) {
 590       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 591       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 592       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 593     }
 594   } else if (!Subtarget->useSoftFloat()) {
 595     // f32 and f64 in x87.
 596     // Set up the FP register classes.
 597     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 598     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 599
 600     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 601     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 602     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 603     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 604
 605     if (!TM.Options.UnsafeFPMath) {
 606       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 607       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 608       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 609       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 610       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 611       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 612     }
 613     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 614     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 615     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 616     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 617     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 618     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 619     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 620     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 621   }
 622
 623   // We don't support FMA.
 624   setOperationAction(ISD::FMA, MVT::f64, Expand);
 625   setOperationAction(ISD::FMA, MVT::f32, Expand);
 626
 627   // Long double always uses X87, except f128 in MMX.
 628   if (!Subtarget->useSoftFloat()) {
 629     if (Subtarget->is64Bit() && Subtarget->hasMMX()) {
 630       addRegisterClass(MVT::f128, &X86::FR128RegClass);
 631       ValueTypeActions.setTypeAction(MVT::f128, TypeSoftenFloat);
 632       setOperationAction(ISD::FABS , MVT::f128, Custom);
 633       setOperationAction(ISD::FNEG , MVT::f128, Custom);
 634       setOperationAction(ISD::FCOPYSIGN, MVT::f128, Custom);
 635     }
 636
 637     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 638     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 639     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 640     {
 641       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 642       addLegalFPImmediate(TmpFlt);  // FLD0
 643       TmpFlt.changeSign();
 644       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 645
 646       bool ignored;
 647       APFloat TmpFlt2(+1.0);
 648       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 649                       &ignored);
 650       addLegalFPImmediate(TmpFlt2);  // FLD1
 651       TmpFlt2.changeSign();
 652       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 653     }
 654
 655     if (!TM.Options.UnsafeFPMath) {
 656       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 657       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 658       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 659     }
 660
 661     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 662     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 663     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 664     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 665     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 666     setOperationAction(ISD::FMA, MVT::f80, Expand);
 667   }
 668
 669   // Always use a library call for pow.
 670   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 671   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 672   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 673
 674   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 675   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 676   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 677   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 678   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 679   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 680   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 681
 682   // First set operation action for all vector types to either promote
 683   // (for widening) or expand (for scalarization). Then we will selectively
 684   // turn on ones that can be effectively codegen'd.
 685   for (MVT VT : MVT::vector_valuetypes()) {
 686     setOperationAction(ISD::ADD , VT, Expand);
 687     setOperationAction(ISD::SUB , VT, Expand);
 688     setOperationAction(ISD::FADD, VT, Expand);
 689     setOperationAction(ISD::FNEG, VT, Expand);
 690     setOperationAction(ISD::FSUB, VT, Expand);
 691     setOperationAction(ISD::MUL , VT, Expand);
 692     setOperationAction(ISD::FMUL, VT, Expand);
 693     setOperationAction(ISD::SDIV, VT, Expand);
 694     setOperationAction(ISD::UDIV, VT, Expand);
 695     setOperationAction(ISD::FDIV, VT, Expand);
 696     setOperationAction(ISD::SREM, VT, Expand);
 697     setOperationAction(ISD::UREM, VT, Expand);
 698     setOperationAction(ISD::LOAD, VT, Expand);
 699     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 700     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 701     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 702     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 703     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 704     setOperationAction(ISD::FABS, VT, Expand);
 705     setOperationAction(ISD::FSIN, VT, Expand);
 706     setOperationAction(ISD::FSINCOS, VT, Expand);
 707     setOperationAction(ISD::FCOS, VT, Expand);
 708     setOperationAction(ISD::FSINCOS, VT, Expand);
 709     setOperationAction(ISD::FREM, VT, Expand);
 710     setOperationAction(ISD::FMA,  VT, Expand);
 711     setOperationAction(ISD::FPOWI, VT, Expand);
 712     setOperationAction(ISD::FSQRT, VT, Expand);
 713     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 714     setOperationAction(ISD::FFLOOR, VT, Expand);
 715     setOperationAction(ISD::FCEIL, VT, Expand);
 716     setOperationAction(ISD::FTRUNC, VT, Expand);
 717     setOperationAction(ISD::FRINT, VT, Expand);
 718     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 719     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 720     setOperationAction(ISD::MULHS, VT, Expand);
 721     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 722     setOperationAction(ISD::MULHU, VT, Expand);
 723     setOperationAction(ISD::SDIVREM, VT, Expand);
 724     setOperationAction(ISD::UDIVREM, VT, Expand);
 725     setOperationAction(ISD::FPOW, VT, Expand);
 726     setOperationAction(ISD::CTPOP, VT, Expand);
 727     setOperationAction(ISD::CTTZ, VT, Expand);
 728     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 729     setOperationAction(ISD::CTLZ, VT, Expand);
 730     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 731     setOperationAction(ISD::SHL, VT, Expand);
 732     setOperationAction(ISD::SRA, VT, Expand);
 733     setOperationAction(ISD::SRL, VT, Expand);
 734     setOperationAction(ISD::ROTL, VT, Expand);
 735     setOperationAction(ISD::ROTR, VT, Expand);
 736     setOperationAction(ISD::BSWAP, VT, Expand);
 737     setOperationAction(ISD::SETCC, VT, Expand);
 738     setOperationAction(ISD::FLOG, VT, Expand);
 739     setOperationAction(ISD::FLOG2, VT, Expand);
 740     setOperationAction(ISD::FLOG10, VT, Expand);
 741     setOperationAction(ISD::FEXP, VT, Expand);
 742     setOperationAction(ISD::FEXP2, VT, Expand);
 743     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 744     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 745     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 746     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 747     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 748     setOperationAction(ISD::TRUNCATE, VT, Expand);
 749     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 750     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 751     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 752     setOperationAction(ISD::VSELECT, VT, Expand);
 753     setOperationAction(ISD::SELECT_CC, VT, Expand);
 754     for (MVT InnerVT : MVT::vector_valuetypes()) {
 755       setTruncStoreAction(InnerVT, VT, Expand);
 756
 757       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 758       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 759
 760       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 761       // types, we have to deal with them whether we ask for Expansion or not.
 762       // Setting Expand causes its own optimisation problems though, so leave
 763       // them legal.
 764       if (VT.getVectorElementType() == MVT::i1)
 765         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 766
 767       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 768       // split/scalarized right now.
 769       if (VT.getVectorElementType() == MVT::f16)
 770         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 771     }
 772   }
 773
 774   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 775   // with -msoft-float, disable use of MMX as well.
 776   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 777     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 778     // No operations on x86mmx supported, everything uses intrinsics.
 779   }
 780
 781   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 782   // into smaller operations.
 783   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 784     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 785     setOperationAction(ISD::AND,                MMXTy,      Expand);
 786     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 787     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 788     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 789     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 790     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 791   }
 792   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 793
 794   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 795     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 796
 797     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 798     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 799     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 800     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 801     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 802     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 803     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 804     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 805     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 806     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 807     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 808     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 809     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 810     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 811   }
 812
 813   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 814     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 815
 816     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 817     // registers cannot be used even for integer operations.
 818     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 819     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 820     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 821     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 822
 823     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 824     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 825     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 826     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 827     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 828     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 829     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 830     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 831     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 832     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 833     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 834     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 835     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 836     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 837     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 838     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 839     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 840     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 841     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 842     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 843     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 844     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 845     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 846
 847     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 848     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 849     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 850     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 851
 852     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 853     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 854     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 855     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 856
 857     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 858     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 859     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 860     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 861     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 862
 863     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 864     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 865     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 866     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 867
 868     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 869     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 870     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 871     // ISD::CTTZ v2i64 - scalarization is faster.
 872     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 873     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 874     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 875     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 876
 877     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 878     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 879       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 880       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 881       setOperationAction(ISD::VSELECT,            VT, Custom);
 882       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 883     }
 884
 885     // We support custom legalizing of sext and anyext loads for specific
 886     // memory vector types which we can load as a scalar (or sequence of
 887     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 888     // loads these must work with a single scalar load.
 889     for (MVT VT : MVT::integer_vector_valuetypes()) {
 890       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 891       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 892       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 893       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 894       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 895       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 896       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 897       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 898       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 899     }
 900
 901     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 902     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 903     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 904     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 905     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 906     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 907     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 908     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 909
 910     if (Subtarget->is64Bit()) {
 911       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 912       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 913     }
 914
 915     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 916     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 917       setOperationAction(ISD::AND,    VT, Promote);
 918       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 919       setOperationAction(ISD::OR,     VT, Promote);
 920       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 921       setOperationAction(ISD::XOR,    VT, Promote);
 922       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 923       setOperationAction(ISD::LOAD,   VT, Promote);
 924       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 925       setOperationAction(ISD::SELECT, VT, Promote);
 926       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 927     }
 928
 929     // Custom lower v2i64 and v2f64 selects.
 930     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 931     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 932     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 933     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 934
 935     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 936     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 937
 938     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 939
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 941     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 942     // As there is no 64-bit GPR available, we need build a special custom
 943     // sequence to convert from v2i32 to v2f32.
 944     if (!Subtarget->is64Bit())
 945       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 946
 947     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 948     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 949
 950     for (MVT VT : MVT::fp_vector_valuetypes())
 951       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 952
 953     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 955     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 956   }
 957
 958   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 959     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 960       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 961       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 962       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 963       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 964       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 965     }
 966
 967     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 968     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 970     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 972     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 974     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 975
 976     // FIXME: Do we need to handle scalar-to-vector here?
 977     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 978
 979     // We directly match byte blends in the backend as they match the VSELECT
 980     // condition form.
 981     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 982
 983     // SSE41 brings specific instructions for doing vector sign extend even in
 984     // cases where we don't have SRA.
 985     for (MVT VT : MVT::integer_vector_valuetypes()) {
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 988       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 989     }
 990
 991     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 997     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 998
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1004     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1005
1006     // i8 and i16 vectors are custom because the source register and source
1007     // source memory operand types are not the same width.  f32 vectors are
1008     // custom since the immediate controlling the insert encodes additional
1009     // information.
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1013     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1014
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1018     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1019
1020     // FIXME: these should be Legal, but that's only for the case where
1021     // the index is constant.  For now custom expand to deal with that.
1022     if (Subtarget->is64Bit()) {
1023       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1024       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1025     }
1026   }
1027
1028   if (Subtarget->hasSSE2()) {
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1031     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1032
1033     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1034     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1035
1036     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1037     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1038
1039     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1040     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1041
1042     // In the customized shift lowering, the legal cases in AVX2 will be
1043     // recognized.
1044     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1045     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1046
1047     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1048     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1049
1050     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1051     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1052   }
1053
1054   if (Subtarget->hasXOP()) {
1055     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1056     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1057     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1058     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1059     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1060     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1061     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1062     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1063   }
1064
1065   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1066     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1067     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1068     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1069     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1070     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1071     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1072
1073     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1074     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1075     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1076
1077     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1078     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1079     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1080     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1081     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1082     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1083     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1084     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1085     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1086     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1087     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1088     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1089
1090     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1091     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1092     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1093     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1094     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1095     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1096     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1097     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1098     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1099     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1100     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1101     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1102
1103     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1104     // even though v8i16 is a legal type.
1105     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1106     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1107     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1108
1109     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1110     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1111     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1112
1113     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1114     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1115
1116     for (MVT VT : MVT::fp_vector_valuetypes())
1117       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1118
1119     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1120     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1121
1122     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1123     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1124
1125     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1126     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1127
1128     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1129     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1130     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1131     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1132
1133     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1134     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1135     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1136
1137     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1138     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1139     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1140     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1141     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1142     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1143     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1144     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1145     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1146     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1147     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1148     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1149
1150     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1151     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1152     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1153     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1154
1155     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1156     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1157     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1158     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1159     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1160     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1161     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1162     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1163
1164     if (Subtarget->hasAnyFMA()) {
1165       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1166       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1167       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1168       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1169       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1170       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1171     }
1172
1173     if (Subtarget->hasInt256()) {
1174       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1175       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1176       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1177       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1178
1179       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1180       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1181       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1182       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1183
1184       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1185       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1186       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1187       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1188
1189       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1190       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1191       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1192       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1193
1194       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1195       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1196       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1197       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1198       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1199       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1200       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1201       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1202       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1203       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1204       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1205       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1206
1207       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1208       // when we have a 256bit-wide blend with immediate.
1209       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1210
1211       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1212       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1213       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1214       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1215       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1216       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1217       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1218
1219       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1220       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1221       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1222       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1223       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1224       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1225     } else {
1226       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1227       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1228       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1229       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1230
1231       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1232       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1233       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1234       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1235
1236       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1237       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1238       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1239       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1240
1241       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1242       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1243       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1244       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1245       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1246       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1247       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1248       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1249       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1250       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1251       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1252       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1253     }
1254
1255     // In the customized shift lowering, the legal cases in AVX2 will be
1256     // recognized.
1257     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1258     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1259
1260     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1261     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1262
1263     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1264     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1265
1266     // Custom lower several nodes for 256-bit types.
1267     for (MVT VT : MVT::vector_valuetypes()) {
1268       if (VT.getScalarSizeInBits() >= 32) {
1269         setOperationAction(ISD::MLOAD,  VT, Legal);
1270         setOperationAction(ISD::MSTORE, VT, Legal);
1271       }
1272       // Extract subvector is special because the value type
1273       // (result) is 128-bit but the source is 256-bit wide.
1274       if (VT.is128BitVector()) {
1275         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1276       }
1277       // Do not attempt to custom lower other non-256-bit vectors
1278       if (!VT.is256BitVector())
1279         continue;
1280
1281       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1282       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1283       setOperationAction(ISD::VSELECT,            VT, Custom);
1284       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1285       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1286       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1287       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1288       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1289     }
1290
1291     if (Subtarget->hasInt256())
1292       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1293
1294     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1295     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1296       setOperationAction(ISD::AND,    VT, Promote);
1297       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1298       setOperationAction(ISD::OR,     VT, Promote);
1299       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1300       setOperationAction(ISD::XOR,    VT, Promote);
1301       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1302       setOperationAction(ISD::LOAD,   VT, Promote);
1303       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1304       setOperationAction(ISD::SELECT, VT, Promote);
1305       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1306     }
1307   }
1308
1309   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1310     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1311     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1312     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1313     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1314
1315     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1316     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1317     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1318
1319     for (MVT VT : MVT::fp_vector_valuetypes())
1320       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1321
1322     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1323     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1324     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1325     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1326     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1327     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1328     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1329     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1330     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1331     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1332     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1333     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1334
1335     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1336     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1337     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1338     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1339     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1340     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1341     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1342     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1343     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1344     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1345     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1346     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1347     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1348     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1349
1350     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1351     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1352     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1353     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1354     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1355     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1356     setOperationAction(ISD::FABS,               MVT::v16f32, Custom);
1357
1358     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1359     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1360     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1361     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1362     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1363     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1364     setOperationAction(ISD::FABS,               MVT::v8f64, Custom);
1365     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1366     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1367
1368     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1369     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1370     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1371     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1372     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1373     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1374     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1375     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1376     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1377     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1378     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1379     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1380     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1381     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1382     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1383     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1384
1385     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1386     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1387     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1388     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1389     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1390     if (Subtarget->hasVLX()){
1391       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1392       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1393       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1394       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1395       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1396
1397       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1398       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1399       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1400       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1401       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1402     } else {
1403       setOperationAction(ISD::MLOAD,    MVT::v8i32, Custom);
1404       setOperationAction(ISD::MLOAD,    MVT::v8f32, Custom);
1405       setOperationAction(ISD::MSTORE,   MVT::v8i32, Custom);
1406       setOperationAction(ISD::MSTORE,   MVT::v8f32, Custom);
1407     }
1408     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1409     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1410     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1411     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1412     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1413     if (Subtarget->hasDQI()) {
1414       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1415       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1416
1417       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1418       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1419       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1420       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1421       if (Subtarget->hasVLX()) {
1422         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1423         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1424         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1425         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1426         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1427         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1428         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1429         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1430       }
1431     }
1432     if (Subtarget->hasVLX()) {
1433       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1434       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1435       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1436       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1437       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1438       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1439       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1440       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1441     }
1442     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1443     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1444     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1445     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1446     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1447     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1448     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1449     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1450     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1451     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1452     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1453     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1454     if (Subtarget->hasDQI()) {
1455       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1456       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1457     }
1458     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1459     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1460     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1461     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1462     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1463     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1464     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1465     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1466     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1467     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1468
1469     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1470     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1472     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1473     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1,   Custom);
1474
1475     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1476     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1477
1478     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1479
1480     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1481     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1482     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v16i1, Custom);
1483     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1484     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1485     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1486     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1487     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1488     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1489     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1490     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1491     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1492
1493     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1494     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1495     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1496     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1497     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1498     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1499     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1500     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1501
1502     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1503     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1504
1505     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1506     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1507
1508     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1509
1510     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1511     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1512
1513     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1514     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1515
1516     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1517     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1518
1519     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1520     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1521     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1522     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1523     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1524     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1525
1526     if (Subtarget->hasCDI()) {
1527       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1528       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1529       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Expand);
1530       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Expand);
1531
1532       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1533       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1534       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1535       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1536       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Expand);
1537       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Expand);
1538       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Expand);
1539       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Expand);
1540
1541       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1542       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1543
1544       if (Subtarget->hasVLX()) {
1545         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1546         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1547         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1548         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1549         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Expand);
1550         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Expand);
1551         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Expand);
1552         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Expand);
1553
1554         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1555         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1556         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1557         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1558       } else {
1559         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1560         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1561         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1562         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1563         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Expand);
1564         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Expand);
1565         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Expand);
1566         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Expand);
1567       }
1568     } // Subtarget->hasCDI()
1569
1570     if (Subtarget->hasDQI()) {
1571       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1572       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1573       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1574     }
1575     // Custom lower several nodes.
1576     for (MVT VT : MVT::vector_valuetypes()) {
1577       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1578       if (EltSize == 1) {
1579         setOperationAction(ISD::AND, VT, Legal);
1580         setOperationAction(ISD::OR,  VT, Legal);
1581         setOperationAction(ISD::XOR,  VT, Legal);
1582       }
1583       if ((VT.is128BitVector() || VT.is256BitVector()) && EltSize >= 32) {
1584         setOperationAction(ISD::MGATHER,  VT, Custom);
1585         setOperationAction(ISD::MSCATTER, VT, Custom);
1586       }
1587       // Extract subvector is special because the value type
1588       // (result) is 256/128-bit but the source is 512-bit wide.
1589       if (VT.is128BitVector() || VT.is256BitVector()) {
1590         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1591       }
1592       if (VT.getVectorElementType() == MVT::i1)
1593         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1594
1595       // Do not attempt to custom lower other non-512-bit vectors
1596       if (!VT.is512BitVector())
1597         continue;
1598
1599       if (EltSize >= 32) {
1600         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1601         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1602         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1603         setOperationAction(ISD::VSELECT,             VT, Legal);
1604         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1605         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1606         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1607         setOperationAction(ISD::MLOAD,               VT, Legal);
1608         setOperationAction(ISD::MSTORE,              VT, Legal);
1609         setOperationAction(ISD::MGATHER,  VT, Legal);
1610         setOperationAction(ISD::MSCATTER, VT, Custom);
1611       }
1612     }
1613     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1614       setOperationAction(ISD::SELECT, VT, Promote);
1615       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1616     }
1617   }// has  AVX-512
1618
1619   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1620     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1621     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1622
1623     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1624     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1625
1626     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1627     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1628     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1629     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1630     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1631     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1632     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1633     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1634     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1635     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1636     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1637     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1638     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1639     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1640     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1641     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1642     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1643     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1644     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1645     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1646     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1647     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1648     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1649     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1650     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1651     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1652     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1653     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1654     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1655     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1656     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1657     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1658     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1659     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1660     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1661     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1662     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1663     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1664     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1665     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1667     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1668
1669     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1670     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1671     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1672     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1673     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1674     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1675     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1676     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1677
1678     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1679     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1680     if (Subtarget->hasVLX())
1681       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1682
1683     if (Subtarget->hasCDI()) {
1684       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1685       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1686       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Expand);
1687       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Expand);
1688     }
1689
1690     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1691       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1692       setOperationAction(ISD::VSELECT,             VT, Legal);
1693       setOperationAction(ISD::SRL,                 VT, Custom);
1694       setOperationAction(ISD::SHL,                 VT, Custom);
1695       setOperationAction(ISD::SRA,                 VT, Custom);
1696
1697       setOperationAction(ISD::AND,    VT, Promote);
1698       AddPromotedToType (ISD::AND,    VT, MVT::v8i64);
1699       setOperationAction(ISD::OR,     VT, Promote);
1700       AddPromotedToType (ISD::OR,     VT, MVT::v8i64);
1701       setOperationAction(ISD::XOR,    VT, Promote);
1702       AddPromotedToType (ISD::XOR,    VT, MVT::v8i64);
1703     }
1704   }
1705
1706   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1707     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1708     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1709
1710     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1711     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1712     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1713     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1714     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1715     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1716     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1717     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1718     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1719     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1720     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1721     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1722
1723     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1724     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1725     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1726     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1727     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1728     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1729     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1730     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1731
1732     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1733     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1734     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1735     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1736     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1737     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1738     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1739     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1740   }
1741
1742   // We want to custom lower some of our intrinsics.
1743   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1744   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1745   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1746   if (!Subtarget->is64Bit()) {
1747     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1748     setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::i64, Custom);
1749   }
1750
1751   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1752   // handle type legalization for these operations here.
1753   //
1754   // FIXME: We really should do custom legalization for addition and
1755   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1756   // than generic legalization for 64-bit multiplication-with-overflow, though.
1757   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1758     if (VT == MVT::i64 && !Subtarget->is64Bit())
1759       continue;
1760     // Add/Sub/Mul with overflow operations are custom lowered.
1761     setOperationAction(ISD::SADDO, VT, Custom);
1762     setOperationAction(ISD::UADDO, VT, Custom);
1763     setOperationAction(ISD::SSUBO, VT, Custom);
1764     setOperationAction(ISD::USUBO, VT, Custom);
1765     setOperationAction(ISD::SMULO, VT, Custom);
1766     setOperationAction(ISD::UMULO, VT, Custom);
1767   }
1768
1769   if (!Subtarget->is64Bit()) {
1770     // These libcalls are not available in 32-bit.
1771     setLibcallName(RTLIB::SHL_I128, nullptr);
1772     setLibcallName(RTLIB::SRL_I128, nullptr);
1773     setLibcallName(RTLIB::SRA_I128, nullptr);
1774   }
1775
1776   // Combine sin / cos into one node or libcall if possible.
1777   if (Subtarget->hasSinCos()) {
1778     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1779     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1780     if (Subtarget->isTargetDarwin()) {
1781       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1782       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1783       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1784       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1785     }
1786   }
1787
1788   if (Subtarget->isTargetWin64()) {
1789     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1790     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1791     setOperationAction(ISD::SREM, MVT::i128, Custom);
1792     setOperationAction(ISD::UREM, MVT::i128, Custom);
1793     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1794     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1795   }
1796
1797   // We have target-specific dag combine patterns for the following nodes:
1798   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1799   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1800   setTargetDAGCombine(ISD::BITCAST);
1801   setTargetDAGCombine(ISD::VSELECT);
1802   setTargetDAGCombine(ISD::SELECT);
1803   setTargetDAGCombine(ISD::SHL);
1804   setTargetDAGCombine(ISD::SRA);
1805   setTargetDAGCombine(ISD::SRL);
1806   setTargetDAGCombine(ISD::OR);
1807   setTargetDAGCombine(ISD::AND);
1808   setTargetDAGCombine(ISD::ADD);
1809   setTargetDAGCombine(ISD::FADD);
1810   setTargetDAGCombine(ISD::FSUB);
1811   setTargetDAGCombine(ISD::FNEG);
1812   setTargetDAGCombine(ISD::FMA);
1813   setTargetDAGCombine(ISD::FMINNUM);
1814   setTargetDAGCombine(ISD::FMAXNUM);
1815   setTargetDAGCombine(ISD::SUB);
1816   setTargetDAGCombine(ISD::LOAD);
1817   setTargetDAGCombine(ISD::MLOAD);
1818   setTargetDAGCombine(ISD::STORE);
1819   setTargetDAGCombine(ISD::MSTORE);
1820   setTargetDAGCombine(ISD::TRUNCATE);
1821   setTargetDAGCombine(ISD::ZERO_EXTEND);
1822   setTargetDAGCombine(ISD::ANY_EXTEND);
1823   setTargetDAGCombine(ISD::SIGN_EXTEND);
1824   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1825   setTargetDAGCombine(ISD::SINT_TO_FP);
1826   setTargetDAGCombine(ISD::UINT_TO_FP);
1827   setTargetDAGCombine(ISD::SETCC);
1828   setTargetDAGCombine(ISD::BUILD_VECTOR);
1829   setTargetDAGCombine(ISD::MUL);
1830   setTargetDAGCombine(ISD::XOR);
1831   setTargetDAGCombine(ISD::MSCATTER);
1832   setTargetDAGCombine(ISD::MGATHER);
1833
1834   computeRegisterProperties(Subtarget->getRegisterInfo());
1835
1836   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1837   MaxStoresPerMemsetOptSize = 8;
1838   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1839   MaxStoresPerMemcpyOptSize = 4;
1840   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1841   MaxStoresPerMemmoveOptSize = 4;
1842   setPrefLoopAlignment(4); // 2^4 bytes.
1843
1844   // A predictable cmov does not hurt on an in-order CPU.
1845   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1846   PredictableSelectIsExpensive = !Subtarget->isAtom();
1847   EnableExtLdPromotion = true;
1848   setPrefFunctionAlignment(4); // 2^4 bytes.
1849
1850   verifyIntrinsicTables();
1851 }
1852
1853 // This has so far only been implemented for 64-bit MachO.
1854 bool X86TargetLowering::useLoadStackGuardNode() const {
1855   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1856 }
1857
1858 TargetLoweringBase::LegalizeTypeAction
1859 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1860   if (ExperimentalVectorWideningLegalization &&
1861       VT.getVectorNumElements() != 1 &&
1862       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1863     return TypeWidenVector;
1864
1865   return TargetLoweringBase::getPreferredVectorAction(VT);
1866 }
1867
1868 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1869                                           EVT VT) const {
1870   if (!VT.isVector())
1871     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1872
1873   if (VT.isSimple()) {
1874     MVT VVT = VT.getSimpleVT();
1875     const unsigned NumElts = VVT.getVectorNumElements();
1876     const MVT EltVT = VVT.getVectorElementType();
1877     if (VVT.is512BitVector()) {
1878       if (Subtarget->hasAVX512())
1879         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1880             EltVT == MVT::f32 || EltVT == MVT::f64)
1881           switch(NumElts) {
1882           case  8: return MVT::v8i1;
1883           case 16: return MVT::v16i1;
1884         }
1885       if (Subtarget->hasBWI())
1886         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1887           switch(NumElts) {
1888           case 32: return MVT::v32i1;
1889           case 64: return MVT::v64i1;
1890         }
1891     }
1892
1893     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1894       if (Subtarget->hasVLX())
1895         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1896             EltVT == MVT::f32 || EltVT == MVT::f64)
1897           switch(NumElts) {
1898           case 2: return MVT::v2i1;
1899           case 4: return MVT::v4i1;
1900           case 8: return MVT::v8i1;
1901         }
1902       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1903         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1904           switch(NumElts) {
1905           case  8: return MVT::v8i1;
1906           case 16: return MVT::v16i1;
1907           case 32: return MVT::v32i1;
1908         }
1909     }
1910   }
1911
1912   return VT.changeVectorElementTypeToInteger();
1913 }
1914
1915 /// Helper for getByValTypeAlignment to determine
1916 /// the desired ByVal argument alignment.
1917 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1918   if (MaxAlign == 16)
1919     return;
1920   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1921     if (VTy->getBitWidth() == 128)
1922       MaxAlign = 16;
1923   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1924     unsigned EltAlign = 0;
1925     getMaxByValAlign(ATy->getElementType(), EltAlign);
1926     if (EltAlign > MaxAlign)
1927       MaxAlign = EltAlign;
1928   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1929     for (auto *EltTy : STy->elements()) {
1930       unsigned EltAlign = 0;
1931       getMaxByValAlign(EltTy, EltAlign);
1932       if (EltAlign > MaxAlign)
1933         MaxAlign = EltAlign;
1934       if (MaxAlign == 16)
1935         break;
1936     }
1937   }
1938 }
1939
1940 /// Return the desired alignment for ByVal aggregate
1941 /// function arguments in the caller parameter area. For X86, aggregates
1942 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1943 /// are at 4-byte boundaries.
1944 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1945                                                   const DataLayout &DL) const {
1946   if (Subtarget->is64Bit()) {
1947     // Max of 8 and alignment of type.
1948     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1949     if (TyAlign > 8)
1950       return TyAlign;
1951     return 8;
1952   }
1953
1954   unsigned Align = 4;
1955   if (Subtarget->hasSSE1())
1956     getMaxByValAlign(Ty, Align);
1957   return Align;
1958 }
1959
1960 /// Returns the target specific optimal type for load
1961 /// and store operations as a result of memset, memcpy, and memmove
1962 /// lowering. If DstAlign is zero that means it's safe to destination
1963 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1964 /// means there isn't a need to check it against alignment requirement,
1965 /// probably because the source does not need to be loaded. If 'IsMemset' is
1966 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1967 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1968 /// source is constant so it does not need to be loaded.
1969 /// It returns EVT::Other if the type should be determined using generic
1970 /// target-independent logic.
1971 EVT
1972 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1973                                        unsigned DstAlign, unsigned SrcAlign,
1974                                        bool IsMemset, bool ZeroMemset,
1975                                        bool MemcpyStrSrc,
1976                                        MachineFunction &MF) const {
1977   const Function *F = MF.getFunction();
1978   if ((!IsMemset || ZeroMemset) &&
1979       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1980     if (Size >= 16 &&
1981         (!Subtarget->isUnalignedMem16Slow() ||
1982          ((DstAlign == 0 || DstAlign >= 16) &&
1983           (SrcAlign == 0 || SrcAlign >= 16)))) {
1984       if (Size >= 32) {
1985         // FIXME: Check if unaligned 32-byte accesses are slow.
1986         if (Subtarget->hasInt256())
1987           return MVT::v8i32;
1988         if (Subtarget->hasFp256())
1989           return MVT::v8f32;
1990       }
1991       if (Subtarget->hasSSE2())
1992         return MVT::v4i32;
1993       if (Subtarget->hasSSE1())
1994         return MVT::v4f32;
1995     } else if (!MemcpyStrSrc && Size >= 8 &&
1996                !Subtarget->is64Bit() &&
1997                Subtarget->hasSSE2()) {
1998       // Do not use f64 to lower memcpy if source is string constant. It's
1999       // better to use i32 to avoid the loads.
2000       return MVT::f64;
2001     }
2002   }
2003   // This is a compromise. If we reach here, unaligned accesses may be slow on
2004   // this target. However, creating smaller, aligned accesses could be even
2005   // slower and would certainly be a lot more code.
2006   if (Subtarget->is64Bit() && Size >= 8)
2007     return MVT::i64;
2008   return MVT::i32;
2009 }
2010
2011 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
2012   if (VT == MVT::f32)
2013     return X86ScalarSSEf32;
2014   else if (VT == MVT::f64)
2015     return X86ScalarSSEf64;
2016   return true;
2017 }
2018
2019 bool
2020 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
2021                                                   unsigned,
2022                                                   unsigned,
2023                                                   bool *Fast) const {
2024   if (Fast) {
2025     switch (VT.getSizeInBits()) {
2026     default:
2027       // 8-byte and under are always assumed to be fast.
2028       *Fast = true;
2029       break;
2030     case 128:
2031       *Fast = !Subtarget->isUnalignedMem16Slow();
2032       break;
2033     case 256:
2034       *Fast = !Subtarget->isUnalignedMem32Slow();
2035       break;
2036     // TODO: What about AVX-512 (512-bit) accesses?
2037     }
2038   }
2039   // Misaligned accesses of any size are always allowed.
2040   return true;
2041 }
2042
2043 /// Return the entry encoding for a jump table in the
2044 /// current function.  The returned value is a member of the
2045 /// MachineJumpTableInfo::JTEntryKind enum.
2046 unsigned X86TargetLowering::getJumpTableEncoding() const {
2047   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2048   // symbol.
2049   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2050       Subtarget->isPICStyleGOT())
2051     return MachineJumpTableInfo::EK_Custom32;
2052
2053   // Otherwise, use the normal jump table encoding heuristics.
2054   return TargetLowering::getJumpTableEncoding();
2055 }
2056
2057 bool X86TargetLowering::useSoftFloat() const {
2058   return Subtarget->useSoftFloat();
2059 }
2060
2061 const MCExpr *
2062 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2063                                              const MachineBasicBlock *MBB,
2064                                              unsigned uid,MCContext &Ctx) const{
2065   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2066          Subtarget->isPICStyleGOT());
2067   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2068   // entries.
2069   return MCSymbolRefExpr::create(MBB->getSymbol(),
2070                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2071 }
2072
2073 /// Returns relocation base for the given PIC jumptable.
2074 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2075                                                     SelectionDAG &DAG) const {
2076   if (!Subtarget->is64Bit())
2077     // This doesn't have SDLoc associated with it, but is not really the
2078     // same as a Register.
2079     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2080                        getPointerTy(DAG.getDataLayout()));
2081   return Table;
2082 }
2083
2084 /// This returns the relocation base for the given PIC jumptable,
2085 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2086 const MCExpr *X86TargetLowering::
2087 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2088                              MCContext &Ctx) const {
2089   // X86-64 uses RIP relative addressing based on the jump table label.
2090   if (Subtarget->isPICStyleRIPRel())
2091     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2092
2093   // Otherwise, the reference is relative to the PIC base.
2094   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2095 }
2096
2097 std::pair<const TargetRegisterClass *, uint8_t>
2098 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2099                                            MVT VT) const {
2100   const TargetRegisterClass *RRC = nullptr;
2101   uint8_t Cost = 1;
2102   switch (VT.SimpleTy) {
2103   default:
2104     return TargetLowering::findRepresentativeClass(TRI, VT);
2105   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2106     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2107     break;
2108   case MVT::x86mmx:
2109     RRC = &X86::VR64RegClass;
2110     break;
2111   case MVT::f32: case MVT::f64:
2112   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2113   case MVT::v4f32: case MVT::v2f64:
2114   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2115   case MVT::v4f64:
2116     RRC = &X86::VR128RegClass;
2117     break;
2118   }
2119   return std::make_pair(RRC, Cost);
2120 }
2121
2122 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2123                                                unsigned &Offset) const {
2124   if (!Subtarget->isTargetLinux())
2125     return false;
2126
2127   if (Subtarget->is64Bit()) {
2128     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2129     Offset = 0x28;
2130     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2131       AddressSpace = 256;
2132     else
2133       AddressSpace = 257;
2134   } else {
2135     // %gs:0x14 on i386
2136     Offset = 0x14;
2137     AddressSpace = 256;
2138   }
2139   return true;
2140 }
2141
2142 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2143   if (!Subtarget->isTargetAndroid())
2144     return TargetLowering::getSafeStackPointerLocation(IRB);
2145
2146   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2147   // definition of TLS_SLOT_SAFESTACK in
2148   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2149   unsigned AddressSpace, Offset;
2150   if (Subtarget->is64Bit()) {
2151     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2152     Offset = 0x48;
2153     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2154       AddressSpace = 256;
2155     else
2156       AddressSpace = 257;
2157   } else {
2158     // %gs:0x24 on i386
2159     Offset = 0x24;
2160     AddressSpace = 256;
2161   }
2162
2163   return ConstantExpr::getIntToPtr(
2164       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2165       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2166 }
2167
2168 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2169                                             unsigned DestAS) const {
2170   assert(SrcAS != DestAS && "Expected different address spaces!");
2171
2172   return SrcAS < 256 && DestAS < 256;
2173 }
2174
2175 //===----------------------------------------------------------------------===//
2176 //               Return Value Calling Convention Implementation
2177 //===----------------------------------------------------------------------===//
2178
2179 #include "X86GenCallingConv.inc"
2180
2181 bool X86TargetLowering::CanLowerReturn(
2182     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2183     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2184   SmallVector<CCValAssign, 16> RVLocs;
2185   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2186   return CCInfo.CheckReturn(Outs, RetCC_X86);
2187 }
2188
2189 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2190   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2191   return ScratchRegs;
2192 }
2193
2194 SDValue
2195 X86TargetLowering::LowerReturn(SDValue Chain,
2196                                CallingConv::ID CallConv, bool isVarArg,
2197                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2198                                const SmallVectorImpl<SDValue> &OutVals,
2199                                SDLoc dl, SelectionDAG &DAG) const {
2200   MachineFunction &MF = DAG.getMachineFunction();
2201   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2202
2203   if (CallConv == CallingConv::X86_INTR && !Outs.empty())
2204     report_fatal_error("X86 interrupts may not return any value");
2205
2206   SmallVector<CCValAssign, 16> RVLocs;
2207   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2208   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2209
2210   SDValue Flag;
2211   SmallVector<SDValue, 6> RetOps;
2212   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2213   // Operand #1 = Bytes To Pop
2214   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2215                    MVT::i16));
2216
2217   // Copy the result values into the output registers.
2218   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2219     CCValAssign &VA = RVLocs[i];
2220     assert(VA.isRegLoc() && "Can only return in registers!");
2221     SDValue ValToCopy = OutVals[i];
2222     EVT ValVT = ValToCopy.getValueType();
2223
2224     // Promote values to the appropriate types.
2225     if (VA.getLocInfo() == CCValAssign::SExt)
2226       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2227     else if (VA.getLocInfo() == CCValAssign::ZExt)
2228       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2229     else if (VA.getLocInfo() == CCValAssign::AExt) {
2230       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2231         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2232       else
2233         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2234     }
2235     else if (VA.getLocInfo() == CCValAssign::BCvt)
2236       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2237
2238     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2239            "Unexpected FP-extend for return value.");
2240
2241     // If this is x86-64, and we disabled SSE, we can't return FP values,
2242     // or SSE or MMX vectors.
2243     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2244          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2245           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2246       report_fatal_error("SSE register return with SSE disabled");
2247     }
2248     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2249     // llvm-gcc has never done it right and no one has noticed, so this
2250     // should be OK for now.
2251     if (ValVT == MVT::f64 &&
2252         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2253       report_fatal_error("SSE2 register return with SSE2 disabled");
2254
2255     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2256     // the RET instruction and handled by the FP Stackifier.
2257     if (VA.getLocReg() == X86::FP0 ||
2258         VA.getLocReg() == X86::FP1) {
2259       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2260       // change the value to the FP stack register class.
2261       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2262         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2263       RetOps.push_back(ValToCopy);
2264       // Don't emit a copytoreg.
2265       continue;
2266     }
2267
2268     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2269     // which is returned in RAX / RDX.
2270     if (Subtarget->is64Bit()) {
2271       if (ValVT == MVT::x86mmx) {
2272         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2273           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2274           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2275                                   ValToCopy);
2276           // If we don't have SSE2 available, convert to v4f32 so the generated
2277           // register is legal.
2278           if (!Subtarget->hasSSE2())
2279             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2280         }
2281       }
2282     }
2283
2284     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2285     Flag = Chain.getValue(1);
2286     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2287   }
2288
2289   // All x86 ABIs require that for returning structs by value we copy
2290   // the sret argument into %rax/%eax (depending on ABI) for the return.
2291   // We saved the argument into a virtual register in the entry block,
2292   // so now we copy the value out and into %rax/%eax.
2293   //
2294   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2295   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2296   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2297   // either case FuncInfo->setSRetReturnReg() will have been called.
2298   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2299     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2300                                      getPointerTy(MF.getDataLayout()));
2301
2302     unsigned RetValReg
2303         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2304           X86::RAX : X86::EAX;
2305     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2306     Flag = Chain.getValue(1);
2307
2308     // RAX/EAX now acts like a return value.
2309     RetOps.push_back(
2310         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2311   }
2312
2313   RetOps[0] = Chain;  // Update chain.
2314
2315   // Add the flag if we have it.
2316   if (Flag.getNode())
2317     RetOps.push_back(Flag);
2318
2319   X86ISD::NodeType opcode = X86ISD::RET_FLAG;
2320   if (CallConv == CallingConv::X86_INTR)
2321     opcode = X86ISD::IRET;
2322   return DAG.getNode(opcode, dl, MVT::Other, RetOps);
2323 }
2324
2325 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2326   if (N->getNumValues() != 1)
2327     return false;
2328   if (!N->hasNUsesOfValue(1, 0))
2329     return false;
2330
2331   SDValue TCChain = Chain;
2332   SDNode *Copy = *N->use_begin();
2333   if (Copy->getOpcode() == ISD::CopyToReg) {
2334     // If the copy has a glue operand, we conservatively assume it isn't safe to
2335     // perform a tail call.
2336     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2337       return false;
2338     TCChain = Copy->getOperand(0);
2339   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2340     return false;
2341
2342   bool HasRet = false;
2343   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2344        UI != UE; ++UI) {
2345     if (UI->getOpcode() != X86ISD::RET_FLAG)
2346       return false;
2347     // If we are returning more than one value, we can definitely
2348     // not make a tail call see PR19530
2349     if (UI->getNumOperands() > 4)
2350       return false;
2351     if (UI->getNumOperands() == 4 &&
2352         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2353       return false;
2354     HasRet = true;
2355   }
2356
2357   if (!HasRet)
2358     return false;
2359
2360   Chain = TCChain;
2361   return true;
2362 }
2363
2364 EVT
2365 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2366                                             ISD::NodeType ExtendKind) const {
2367   MVT ReturnMVT;
2368   // TODO: Is this also valid on 32-bit?
2369   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2370     ReturnMVT = MVT::i8;
2371   else
2372     ReturnMVT = MVT::i32;
2373
2374   EVT MinVT = getRegisterType(Context, ReturnMVT);
2375   return VT.bitsLT(MinVT) ? MinVT : VT;
2376 }
2377
2378 /// Lower the result values of a call into the
2379 /// appropriate copies out of appropriate physical registers.
2380 ///
2381 SDValue
2382 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2383                                    CallingConv::ID CallConv, bool isVarArg,
2384                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2385                                    SDLoc dl, SelectionDAG &DAG,
2386                                    SmallVectorImpl<SDValue> &InVals) const {
2387
2388   // Assign locations to each value returned by this call.
2389   SmallVector<CCValAssign, 16> RVLocs;
2390   bool Is64Bit = Subtarget->is64Bit();
2391   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2392                  *DAG.getContext());
2393   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2394
2395   // Copy all of the result registers out of their specified physreg.
2396   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2397     CCValAssign &VA = RVLocs[i];
2398     EVT CopyVT = VA.getLocVT();
2399
2400     // If this is x86-64, and we disabled SSE, we can't return FP values
2401     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64 || CopyVT == MVT::f128) &&
2402         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2403       report_fatal_error("SSE register return with SSE disabled");
2404     }
2405
2406     // If we prefer to use the value in xmm registers, copy it out as f80 and
2407     // use a truncate to move it from fp stack reg to xmm reg.
2408     bool RoundAfterCopy = false;
2409     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2410         isScalarFPTypeInSSEReg(VA.getValVT())) {
2411       CopyVT = MVT::f80;
2412       RoundAfterCopy = (CopyVT != VA.getLocVT());
2413     }
2414
2415     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2416                                CopyVT, InFlag).getValue(1);
2417     SDValue Val = Chain.getValue(0);
2418
2419     if (RoundAfterCopy)
2420       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2421                         // This truncation won't change the value.
2422                         DAG.getIntPtrConstant(1, dl));
2423
2424     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2425       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2426
2427     InFlag = Chain.getValue(2);
2428     InVals.push_back(Val);
2429   }
2430
2431   return Chain;
2432 }
2433
2434 //===----------------------------------------------------------------------===//
2435 //                C & StdCall & Fast Calling Convention implementation
2436 //===----------------------------------------------------------------------===//
2437 //  StdCall calling convention seems to be standard for many Windows' API
2438 //  routines and around. It differs from C calling convention just a little:
2439 //  callee should clean up the stack, not caller. Symbols should be also
2440 //  decorated in some fancy way :) It doesn't support any vector arguments.
2441 //  For info on fast calling convention see Fast Calling Convention (tail call)
2442 //  implementation LowerX86_32FastCCCallTo.
2443
2444 /// CallIsStructReturn - Determines whether a call uses struct return
2445 /// semantics.
2446 enum StructReturnType {
2447   NotStructReturn,
2448   RegStructReturn,
2449   StackStructReturn
2450 };
2451 static StructReturnType
2452 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs, bool IsMCU) {
2453   if (Outs.empty())
2454     return NotStructReturn;
2455
2456   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2457   if (!Flags.isSRet())
2458     return NotStructReturn;
2459   if (Flags.isInReg() || IsMCU)
2460     return RegStructReturn;
2461   return StackStructReturn;
2462 }
2463
2464 /// Determines whether a function uses struct return semantics.
2465 static StructReturnType
2466 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins, bool IsMCU) {
2467   if (Ins.empty())
2468     return NotStructReturn;
2469
2470   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2471   if (!Flags.isSRet())
2472     return NotStructReturn;
2473   if (Flags.isInReg() || IsMCU)
2474     return RegStructReturn;
2475   return StackStructReturn;
2476 }
2477
2478 /// Make a copy of an aggregate at address specified by "Src" to address
2479 /// "Dst" with size and alignment information specified by the specific
2480 /// parameter attribute. The copy will be passed as a byval function parameter.
2481 static SDValue
2482 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2483                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2484                           SDLoc dl) {
2485   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2486
2487   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2488                        /*isVolatile*/false, /*AlwaysInline=*/true,
2489                        /*isTailCall*/false,
2490                        MachinePointerInfo(), MachinePointerInfo());
2491 }
2492
2493 /// Return true if the calling convention is one that we can guarantee TCO for.
2494 static bool canGuaranteeTCO(CallingConv::ID CC) {
2495   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2496           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2497 }
2498
2499 /// Return true if we might ever do TCO for calls with this calling convention.
2500 static bool mayTailCallThisCC(CallingConv::ID CC) {
2501   switch (CC) {
2502   // C calling conventions:
2503   case CallingConv::C:
2504   case CallingConv::X86_64_Win64:
2505   case CallingConv::X86_64_SysV:
2506   // Callee pop conventions:
2507   case CallingConv::X86_ThisCall:
2508   case CallingConv::X86_StdCall:
2509   case CallingConv::X86_VectorCall:
2510   case CallingConv::X86_FastCall:
2511     return true;
2512   default:
2513     return canGuaranteeTCO(CC);
2514   }
2515 }
2516
2517 /// Return true if the function is being made into a tailcall target by
2518 /// changing its ABI.
2519 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2520   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2521 }
2522
2523 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2524   auto Attr =
2525       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2526   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2527     return false;
2528
2529   CallSite CS(CI);
2530   CallingConv::ID CalleeCC = CS.getCallingConv();
2531   if (!mayTailCallThisCC(CalleeCC))
2532     return false;
2533
2534   return true;
2535 }
2536
2537 SDValue
2538 X86TargetLowering::LowerMemArgument(SDValue Chain,
2539                                     CallingConv::ID CallConv,
2540                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2541                                     SDLoc dl, SelectionDAG &DAG,
2542                                     const CCValAssign &VA,
2543                                     MachineFrameInfo *MFI,
2544                                     unsigned i) const {
2545   // Create the nodes corresponding to a load from this parameter slot.
2546   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2547   bool AlwaysUseMutable = shouldGuaranteeTCO(
2548       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2549   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2550   EVT ValVT;
2551
2552   // If value is passed by pointer we have address passed instead of the value
2553   // itself.
2554   bool ExtendedInMem = VA.isExtInLoc() &&
2555     VA.getValVT().getScalarType() == MVT::i1;
2556
2557   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2558     ValVT = VA.getLocVT();
2559   else
2560     ValVT = VA.getValVT();
2561
2562   // Calculate SP offset of interrupt parameter, re-arrange the slot normally
2563   // taken by a return address.
2564   int Offset = 0;
2565   if (CallConv == CallingConv::X86_INTR) {
2566     const X86Subtarget& Subtarget =
2567         static_cast<const X86Subtarget&>(DAG.getSubtarget());
2568     // X86 interrupts may take one or two arguments.
2569     // On the stack there will be no return address as in regular call.
2570     // Offset of last argument need to be set to -4/-8 bytes.
2571     // Where offset of the first argument out of two, should be set to 0 bytes.
2572     Offset = (Subtarget.is64Bit() ? 8 : 4) * ((i + 1) % Ins.size() - 1);
2573   }
2574
2575   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2576   // changed with more analysis.
2577   // In case of tail call optimization mark all arguments mutable. Since they
2578   // could be overwritten by lowering of arguments in case of a tail call.
2579   if (Flags.isByVal()) {
2580     unsigned Bytes = Flags.getByValSize();
2581     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2582     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2583     // Adjust SP offset of interrupt parameter.
2584     if (CallConv == CallingConv::X86_INTR) {
2585       MFI->setObjectOffset(FI, Offset);
2586     }
2587     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2588   } else {
2589     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2590                                     VA.getLocMemOffset(), isImmutable);
2591     // Adjust SP offset of interrupt parameter.
2592     if (CallConv == CallingConv::X86_INTR) {
2593       MFI->setObjectOffset(FI, Offset);
2594     }
2595
2596     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2597     SDValue Val = DAG.getLoad(
2598         ValVT, dl, Chain, FIN,
2599         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2600         false, false, 0);
2601     return ExtendedInMem ?
2602       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2603   }
2604 }
2605
2606 // FIXME: Get this from tablegen.
2607 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2608                                                 const X86Subtarget *Subtarget) {
2609   assert(Subtarget->is64Bit());
2610
2611   if (Subtarget->isCallingConvWin64(CallConv)) {
2612     static const MCPhysReg GPR64ArgRegsWin64[] = {
2613       X86::RCX, X86::RDX, X86::R8,  X86::R9
2614     };
2615     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2616   }
2617
2618   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2619     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2620   };
2621   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2622 }
2623
2624 // FIXME: Get this from tablegen.
2625 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2626                                                 CallingConv::ID CallConv,
2627                                                 const X86Subtarget *Subtarget) {
2628   assert(Subtarget->is64Bit());
2629   if (Subtarget->isCallingConvWin64(CallConv)) {
2630     // The XMM registers which might contain var arg parameters are shadowed
2631     // in their paired GPR.  So we only need to save the GPR to their home
2632     // slots.
2633     // TODO: __vectorcall will change this.
2634     return None;
2635   }
2636
2637   const Function *Fn = MF.getFunction();
2638   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2639   bool isSoftFloat = Subtarget->useSoftFloat();
2640   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2641          "SSE register cannot be used when SSE is disabled!");
2642   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2643     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2644     // registers.
2645     return None;
2646
2647   static const MCPhysReg XMMArgRegs64Bit[] = {
2648     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2649     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2650   };
2651   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2652 }
2653
2654 SDValue X86TargetLowering::LowerFormalArguments(
2655     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2656     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2657     SmallVectorImpl<SDValue> &InVals) const {
2658   MachineFunction &MF = DAG.getMachineFunction();
2659   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2660   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2661
2662   const Function* Fn = MF.getFunction();
2663   if (Fn->hasExternalLinkage() &&
2664       Subtarget->isTargetCygMing() &&
2665       Fn->getName() == "main")
2666     FuncInfo->setForceFramePointer(true);
2667
2668   MachineFrameInfo *MFI = MF.getFrameInfo();
2669   bool Is64Bit = Subtarget->is64Bit();
2670   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2671
2672   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2673          "Var args not supported with calling convention fastcc, ghc or hipe");
2674
2675   if (CallConv == CallingConv::X86_INTR) {
2676     bool isLegal = Ins.size() == 1 ||
2677                    (Ins.size() == 2 && ((Is64Bit && Ins[1].VT == MVT::i64) ||
2678                                         (!Is64Bit && Ins[1].VT == MVT::i32)));
2679     if (!isLegal)
2680       report_fatal_error("X86 interrupts may take one or two arguments");
2681   }
2682
2683   // Assign locations to all of the incoming arguments.
2684   SmallVector<CCValAssign, 16> ArgLocs;
2685   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2686
2687   // Allocate shadow area for Win64
2688   if (IsWin64)
2689     CCInfo.AllocateStack(32, 8);
2690
2691   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2692
2693   unsigned LastVal = ~0U;
2694   SDValue ArgValue;
2695   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2696     CCValAssign &VA = ArgLocs[i];
2697     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2698     // places.
2699     assert(VA.getValNo() != LastVal &&
2700            "Don't support value assigned to multiple locs yet");
2701     (void)LastVal;
2702     LastVal = VA.getValNo();
2703
2704     if (VA.isRegLoc()) {
2705       EVT RegVT = VA.getLocVT();
2706       const TargetRegisterClass *RC;
2707       if (RegVT == MVT::i32)
2708         RC = &X86::GR32RegClass;
2709       else if (Is64Bit && RegVT == MVT::i64)
2710         RC = &X86::GR64RegClass;
2711       else if (RegVT == MVT::f32)
2712         RC = &X86::FR32RegClass;
2713       else if (RegVT == MVT::f64)
2714         RC = &X86::FR64RegClass;
2715       else if (RegVT == MVT::f128)
2716         RC = &X86::FR128RegClass;
2717       else if (RegVT.is512BitVector())
2718         RC = &X86::VR512RegClass;
2719       else if (RegVT.is256BitVector())
2720         RC = &X86::VR256RegClass;
2721       else if (RegVT.is128BitVector())
2722         RC = &X86::VR128RegClass;
2723       else if (RegVT == MVT::x86mmx)
2724         RC = &X86::VR64RegClass;
2725       else if (RegVT == MVT::i1)
2726         RC = &X86::VK1RegClass;
2727       else if (RegVT == MVT::v8i1)
2728         RC = &X86::VK8RegClass;
2729       else if (RegVT == MVT::v16i1)
2730         RC = &X86::VK16RegClass;
2731       else if (RegVT == MVT::v32i1)
2732         RC = &X86::VK32RegClass;
2733       else if (RegVT == MVT::v64i1)
2734         RC = &X86::VK64RegClass;
2735       else
2736         llvm_unreachable("Unknown argument type!");
2737
2738       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2739       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2740
2741       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2742       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2743       // right size.
2744       if (VA.getLocInfo() == CCValAssign::SExt)
2745         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2746                                DAG.getValueType(VA.getValVT()));
2747       else if (VA.getLocInfo() == CCValAssign::ZExt)
2748         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2749                                DAG.getValueType(VA.getValVT()));
2750       else if (VA.getLocInfo() == CCValAssign::BCvt)
2751         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2752
2753       if (VA.isExtInLoc()) {
2754         // Handle MMX values passed in XMM regs.
2755         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2756           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2757         else
2758           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2759       }
2760     } else {
2761       assert(VA.isMemLoc());
2762       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2763     }
2764
2765     // If value is passed via pointer - do a load.
2766     if (VA.getLocInfo() == CCValAssign::Indirect)
2767       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2768                              MachinePointerInfo(), false, false, false, 0);
2769
2770     InVals.push_back(ArgValue);
2771   }
2772
2773   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2774     // All x86 ABIs require that for returning structs by value we copy the
2775     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2776     // the argument into a virtual register so that we can access it from the
2777     // return points.
2778     if (Ins[i].Flags.isSRet()) {
2779       unsigned Reg = FuncInfo->getSRetReturnReg();
2780       if (!Reg) {
2781         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2782         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2783         FuncInfo->setSRetReturnReg(Reg);
2784       }
2785       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2786       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2787       break;
2788     }
2789   }
2790
2791   unsigned StackSize = CCInfo.getNextStackOffset();
2792   // Align stack specially for tail calls.
2793   if (shouldGuaranteeTCO(CallConv,
2794                          MF.getTarget().Options.GuaranteedTailCallOpt))
2795     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2796
2797   // If the function takes variable number of arguments, make a frame index for
2798   // the start of the first vararg value... for expansion of llvm.va_start. We
2799   // can skip this if there are no va_start calls.
2800   if (MFI->hasVAStart() &&
2801       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2802                    CallConv != CallingConv::X86_ThisCall))) {
2803     FuncInfo->setVarArgsFrameIndex(
2804         MFI->CreateFixedObject(1, StackSize, true));
2805   }
2806
2807   // Figure out if XMM registers are in use.
2808   assert(!(Subtarget->useSoftFloat() &&
2809            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2810          "SSE register cannot be used when SSE is disabled!");
2811
2812   // 64-bit calling conventions support varargs and register parameters, so we
2813   // have to do extra work to spill them in the prologue.
2814   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2815     // Find the first unallocated argument registers.
2816     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2817     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2818     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2819     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2820     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2821            "SSE register cannot be used when SSE is disabled!");
2822
2823     // Gather all the live in physical registers.
2824     SmallVector<SDValue, 6> LiveGPRs;
2825     SmallVector<SDValue, 8> LiveXMMRegs;
2826     SDValue ALVal;
2827     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2828       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2829       LiveGPRs.push_back(
2830           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2831     }
2832     if (!ArgXMMs.empty()) {
2833       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2834       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2835       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2836         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2837         LiveXMMRegs.push_back(
2838             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2839       }
2840     }
2841
2842     if (IsWin64) {
2843       // Get to the caller-allocated home save location.  Add 8 to account
2844       // for the return address.
2845       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2846       FuncInfo->setRegSaveFrameIndex(
2847           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2848       // Fixup to set vararg frame on shadow area (4 x i64).
2849       if (NumIntRegs < 4)
2850         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2851     } else {
2852       // For X86-64, if there are vararg parameters that are passed via
2853       // registers, then we must store them to their spots on the stack so
2854       // they may be loaded by deferencing the result of va_next.
2855       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2856       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2857       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2858           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2859     }
2860
2861     // Store the integer parameter registers.
2862     SmallVector<SDValue, 8> MemOps;
2863     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2864                                       getPointerTy(DAG.getDataLayout()));
2865     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2866     for (SDValue Val : LiveGPRs) {
2867       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2868                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2869       SDValue Store =
2870           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2871                        MachinePointerInfo::getFixedStack(
2872                            DAG.getMachineFunction(),
2873                            FuncInfo->getRegSaveFrameIndex(), Offset),
2874                        false, false, 0);
2875       MemOps.push_back(Store);
2876       Offset += 8;
2877     }
2878
2879     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2880       // Now store the XMM (fp + vector) parameter registers.
2881       SmallVector<SDValue, 12> SaveXMMOps;
2882       SaveXMMOps.push_back(Chain);
2883       SaveXMMOps.push_back(ALVal);
2884       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2885                              FuncInfo->getRegSaveFrameIndex(), dl));
2886       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2887                              FuncInfo->getVarArgsFPOffset(), dl));
2888       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2889                         LiveXMMRegs.end());
2890       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2891                                    MVT::Other, SaveXMMOps));
2892     }
2893
2894     if (!MemOps.empty())
2895       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2896   }
2897
2898   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2899     // Find the largest legal vector type.
2900     MVT VecVT = MVT::Other;
2901     // FIXME: Only some x86_32 calling conventions support AVX512.
2902     if (Subtarget->hasAVX512() &&
2903         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2904                      CallConv == CallingConv::Intel_OCL_BI)))
2905       VecVT = MVT::v16f32;
2906     else if (Subtarget->hasAVX())
2907       VecVT = MVT::v8f32;
2908     else if (Subtarget->hasSSE2())
2909       VecVT = MVT::v4f32;
2910
2911     // We forward some GPRs and some vector types.
2912     SmallVector<MVT, 2> RegParmTypes;
2913     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2914     RegParmTypes.push_back(IntVT);
2915     if (VecVT != MVT::Other)
2916       RegParmTypes.push_back(VecVT);
2917
2918     // Compute the set of forwarded registers. The rest are scratch.
2919     SmallVectorImpl<ForwardedRegister> &Forwards =
2920         FuncInfo->getForwardedMustTailRegParms();
2921     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2922
2923     // Conservatively forward AL on x86_64, since it might be used for varargs.
2924     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2925       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2926       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2927     }
2928
2929     // Copy all forwards from physical to virtual registers.
2930     for (ForwardedRegister &F : Forwards) {
2931       // FIXME: Can we use a less constrained schedule?
2932       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2933       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2934       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2935     }
2936   }
2937
2938   // Some CCs need callee pop.
2939   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2940                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2941     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2942   } else if (CallConv == CallingConv::X86_INTR && Ins.size() == 2) {
2943     // X86 interrupts must pop the error code if present
2944     FuncInfo->setBytesToPopOnReturn(Is64Bit ? 8 : 4);
2945   } else {
2946     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2947     // If this is an sret function, the return should pop the hidden pointer.
2948     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2949         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2950         argsAreStructReturn(Ins, Subtarget->isTargetMCU()) == StackStructReturn)
2951       FuncInfo->setBytesToPopOnReturn(4);
2952   }
2953
2954   if (!Is64Bit) {
2955     // RegSaveFrameIndex is X86-64 only.
2956     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2957     if (CallConv == CallingConv::X86_FastCall ||
2958         CallConv == CallingConv::X86_ThisCall)
2959       // fastcc functions can't have varargs.
2960       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2961   }
2962
2963   FuncInfo->setArgumentStackSize(StackSize);
2964
2965   if (WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo()) {
2966     EHPersonality Personality = classifyEHPersonality(Fn->getPersonalityFn());
2967     if (Personality == EHPersonality::CoreCLR) {
2968       assert(Is64Bit);
2969       // TODO: Add a mechanism to frame lowering that will allow us to indicate
2970       // that we'd prefer this slot be allocated towards the bottom of the frame
2971       // (i.e. near the stack pointer after allocating the frame).  Every
2972       // funclet needs a copy of this slot in its (mostly empty) frame, and the
2973       // offset from the bottom of this and each funclet's frame must be the
2974       // same, so the size of funclets' (mostly empty) frames is dictated by
2975       // how far this slot is from the bottom (since they allocate just enough
2976       // space to accomodate holding this slot at the correct offset).
2977       int PSPSymFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2978       EHInfo->PSPSymFrameIdx = PSPSymFI;
2979     }
2980   }
2981
2982   return Chain;
2983 }
2984
2985 SDValue
2986 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2987                                     SDValue StackPtr, SDValue Arg,
2988                                     SDLoc dl, SelectionDAG &DAG,
2989                                     const CCValAssign &VA,
2990                                     ISD::ArgFlagsTy Flags) const {
2991   unsigned LocMemOffset = VA.getLocMemOffset();
2992   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2993   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2994                        StackPtr, PtrOff);
2995   if (Flags.isByVal())
2996     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2997
2998   return DAG.getStore(
2999       Chain, dl, Arg, PtrOff,
3000       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
3001       false, false, 0);
3002 }
3003
3004 /// Emit a load of return address if tail call
3005 /// optimization is performed and it is required.
3006 SDValue
3007 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
3008                                            SDValue &OutRetAddr, SDValue Chain,
3009                                            bool IsTailCall, bool Is64Bit,
3010                                            int FPDiff, SDLoc dl) const {
3011   // Adjust the Return address stack slot.
3012   EVT VT = getPointerTy(DAG.getDataLayout());
3013   OutRetAddr = getReturnAddressFrameIndex(DAG);
3014
3015   // Load the "old" Return address.
3016   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
3017                            false, false, false, 0);
3018   return SDValue(OutRetAddr.getNode(), 1);
3019 }
3020
3021 /// Emit a store of the return address if tail call
3022 /// optimization is performed and it is required (FPDiff!=0).
3023 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
3024                                         SDValue Chain, SDValue RetAddrFrIdx,
3025                                         EVT PtrVT, unsigned SlotSize,
3026                                         int FPDiff, SDLoc dl) {
3027   // Store the return address to the appropriate stack slot.
3028   if (!FPDiff) return Chain;
3029   // Calculate the new stack slot for the return address.
3030   int NewReturnAddrFI =
3031     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
3032                                          false);
3033   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
3034   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
3035                        MachinePointerInfo::getFixedStack(
3036                            DAG.getMachineFunction(), NewReturnAddrFI),
3037                        false, false, 0);
3038   return Chain;
3039 }
3040
3041 /// Returns a vector_shuffle mask for an movs{s|d}, movd
3042 /// operation of specified width.
3043 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
3044                        SDValue V2) {
3045   unsigned NumElems = VT.getVectorNumElements();
3046   SmallVector<int, 8> Mask;
3047   Mask.push_back(NumElems);
3048   for (unsigned i = 1; i != NumElems; ++i)
3049     Mask.push_back(i);
3050   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3051 }
3052
3053 SDValue
3054 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3055                              SmallVectorImpl<SDValue> &InVals) const {
3056   SelectionDAG &DAG                     = CLI.DAG;
3057   SDLoc &dl                             = CLI.DL;
3058   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
3059   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
3060   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
3061   SDValue Chain                         = CLI.Chain;
3062   SDValue Callee                        = CLI.Callee;
3063   CallingConv::ID CallConv              = CLI.CallConv;
3064   bool &isTailCall                      = CLI.IsTailCall;
3065   bool isVarArg                         = CLI.IsVarArg;
3066
3067   MachineFunction &MF = DAG.getMachineFunction();
3068   bool Is64Bit        = Subtarget->is64Bit();
3069   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
3070   StructReturnType SR = callIsStructReturn(Outs, Subtarget->isTargetMCU());
3071   bool IsSibcall      = false;
3072   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
3073   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
3074
3075   if (CallConv == CallingConv::X86_INTR)
3076     report_fatal_error("X86 interrupts may not be called directly");
3077
3078   if (Attr.getValueAsString() == "true")
3079     isTailCall = false;
3080
3081   if (Subtarget->isPICStyleGOT() &&
3082       !MF.getTarget().Options.GuaranteedTailCallOpt) {
3083     // If we are using a GOT, disable tail calls to external symbols with
3084     // default visibility. Tail calling such a symbol requires using a GOT
3085     // relocation, which forces early binding of the symbol. This breaks code
3086     // that require lazy function symbol resolution. Using musttail or
3087     // GuaranteedTailCallOpt will override this.
3088     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3089     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3090                G->getGlobal()->hasDefaultVisibility()))
3091       isTailCall = false;
3092   }
3093
3094   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3095   if (IsMustTail) {
3096     // Force this to be a tail call.  The verifier rules are enough to ensure
3097     // that we can lower this successfully without moving the return address
3098     // around.
3099     isTailCall = true;
3100   } else if (isTailCall) {
3101     // Check if it's really possible to do a tail call.
3102     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3103                     isVarArg, SR != NotStructReturn,
3104                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3105                     Outs, OutVals, Ins, DAG);
3106
3107     // Sibcalls are automatically detected tailcalls which do not require
3108     // ABI changes.
3109     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3110       IsSibcall = true;
3111
3112     if (isTailCall)
3113       ++NumTailCalls;
3114   }
3115
3116   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3117          "Var args not supported with calling convention fastcc, ghc or hipe");
3118
3119   // Analyze operands of the call, assigning locations to each operand.
3120   SmallVector<CCValAssign, 16> ArgLocs;
3121   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3122
3123   // Allocate shadow area for Win64
3124   if (IsWin64)
3125     CCInfo.AllocateStack(32, 8);
3126
3127   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3128
3129   // Get a count of how many bytes are to be pushed on the stack.
3130   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3131   if (IsSibcall)
3132     // This is a sibcall. The memory operands are available in caller's
3133     // own caller's stack.
3134     NumBytes = 0;
3135   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3136            canGuaranteeTCO(CallConv))
3137     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3138
3139   int FPDiff = 0;
3140   if (isTailCall && !IsSibcall && !IsMustTail) {
3141     // Lower arguments at fp - stackoffset + fpdiff.
3142     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3143
3144     FPDiff = NumBytesCallerPushed - NumBytes;
3145
3146     // Set the delta of movement of the returnaddr stackslot.
3147     // But only set if delta is greater than previous delta.
3148     if (FPDiff < X86Info->getTCReturnAddrDelta())
3149       X86Info->setTCReturnAddrDelta(FPDiff);
3150   }
3151
3152   unsigned NumBytesToPush = NumBytes;
3153   unsigned NumBytesToPop = NumBytes;
3154
3155   // If we have an inalloca argument, all stack space has already been allocated
3156   // for us and be right at the top of the stack.  We don't support multiple
3157   // arguments passed in memory when using inalloca.
3158   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3159     NumBytesToPush = 0;
3160     if (!ArgLocs.back().isMemLoc())
3161       report_fatal_error("cannot use inalloca attribute on a register "
3162                          "parameter");
3163     if (ArgLocs.back().getLocMemOffset() != 0)
3164       report_fatal_error("any parameter with the inalloca attribute must be "
3165                          "the only memory argument");
3166   }
3167
3168   if (!IsSibcall)
3169     Chain = DAG.getCALLSEQ_START(
3170         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3171
3172   SDValue RetAddrFrIdx;
3173   // Load return address for tail calls.
3174   if (isTailCall && FPDiff)
3175     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3176                                     Is64Bit, FPDiff, dl);
3177
3178   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3179   SmallVector<SDValue, 8> MemOpChains;
3180   SDValue StackPtr;
3181
3182   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3183   // of tail call optimization arguments are handle later.
3184   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3185   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3186     // Skip inalloca arguments, they have already been written.
3187     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3188     if (Flags.isInAlloca())
3189       continue;
3190
3191     CCValAssign &VA = ArgLocs[i];
3192     EVT RegVT = VA.getLocVT();
3193     SDValue Arg = OutVals[i];
3194     bool isByVal = Flags.isByVal();
3195
3196     // Promote the value if needed.
3197     switch (VA.getLocInfo()) {
3198     default: llvm_unreachable("Unknown loc info!");
3199     case CCValAssign::Full: break;
3200     case CCValAssign::SExt:
3201       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3202       break;
3203     case CCValAssign::ZExt:
3204       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3205       break;
3206     case CCValAssign::AExt:
3207       if (Arg.getValueType().isVector() &&
3208           Arg.getValueType().getVectorElementType() == MVT::i1)
3209         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3210       else if (RegVT.is128BitVector()) {
3211         // Special case: passing MMX values in XMM registers.
3212         Arg = DAG.getBitcast(MVT::i64, Arg);
3213         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3214         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3215       } else
3216         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3217       break;
3218     case CCValAssign::BCvt:
3219       Arg = DAG.getBitcast(RegVT, Arg);
3220       break;
3221     case CCValAssign::Indirect: {
3222       // Store the argument.
3223       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3224       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3225       Chain = DAG.getStore(
3226           Chain, dl, Arg, SpillSlot,
3227           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3228           false, false, 0);
3229       Arg = SpillSlot;
3230       break;
3231     }
3232     }
3233
3234     if (VA.isRegLoc()) {
3235       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3236       if (isVarArg && IsWin64) {
3237         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3238         // shadow reg if callee is a varargs function.
3239         unsigned ShadowReg = 0;
3240         switch (VA.getLocReg()) {
3241         case X86::XMM0: ShadowReg = X86::RCX; break;
3242         case X86::XMM1: ShadowReg = X86::RDX; break;
3243         case X86::XMM2: ShadowReg = X86::R8; break;
3244         case X86::XMM3: ShadowReg = X86::R9; break;
3245         }
3246         if (ShadowReg)
3247           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3248       }
3249     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3250       assert(VA.isMemLoc());
3251       if (!StackPtr.getNode())
3252         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3253                                       getPointerTy(DAG.getDataLayout()));
3254       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3255                                              dl, DAG, VA, Flags));
3256     }
3257   }
3258
3259   if (!MemOpChains.empty())
3260     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3261
3262   if (Subtarget->isPICStyleGOT()) {
3263     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3264     // GOT pointer.
3265     if (!isTailCall) {
3266       RegsToPass.push_back(std::make_pair(
3267           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3268                                           getPointerTy(DAG.getDataLayout()))));
3269     } else {
3270       // If we are tail calling and generating PIC/GOT style code load the
3271       // address of the callee into ECX. The value in ecx is used as target of
3272       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3273       // for tail calls on PIC/GOT architectures. Normally we would just put the
3274       // address of GOT into ebx and then call target@PLT. But for tail calls
3275       // ebx would be restored (since ebx is callee saved) before jumping to the
3276       // target@PLT.
3277
3278       // Note: The actual moving to ECX is done further down.
3279       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3280       if (G && !G->getGlobal()->hasLocalLinkage() &&
3281           G->getGlobal()->hasDefaultVisibility())
3282         Callee = LowerGlobalAddress(Callee, DAG);
3283       else if (isa<ExternalSymbolSDNode>(Callee))
3284         Callee = LowerExternalSymbol(Callee, DAG);
3285     }
3286   }
3287
3288   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3289     // From AMD64 ABI document:
3290     // For calls that may call functions that use varargs or stdargs
3291     // (prototype-less calls or calls to functions containing ellipsis (...) in
3292     // the declaration) %al is used as hidden argument to specify the number
3293     // of SSE registers used. The contents of %al do not need to match exactly
3294     // the number of registers, but must be an ubound on the number of SSE
3295     // registers used and is in the range 0 - 8 inclusive.
3296
3297     // Count the number of XMM registers allocated.
3298     static const MCPhysReg XMMArgRegs[] = {
3299       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3300       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3301     };
3302     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3303     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3304            && "SSE registers cannot be used when SSE is disabled");
3305
3306     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3307                                         DAG.getConstant(NumXMMRegs, dl,
3308                                                         MVT::i8)));
3309   }
3310
3311   if (isVarArg && IsMustTail) {
3312     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3313     for (const auto &F : Forwards) {
3314       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3315       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3316     }
3317   }
3318
3319   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3320   // don't need this because the eligibility check rejects calls that require
3321   // shuffling arguments passed in memory.
3322   if (!IsSibcall && isTailCall) {
3323     // Force all the incoming stack arguments to be loaded from the stack
3324     // before any new outgoing arguments are stored to the stack, because the
3325     // outgoing stack slots may alias the incoming argument stack slots, and
3326     // the alias isn't otherwise explicit. This is slightly more conservative
3327     // than necessary, because it means that each store effectively depends
3328     // on every argument instead of just those arguments it would clobber.
3329     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3330
3331     SmallVector<SDValue, 8> MemOpChains2;
3332     SDValue FIN;
3333     int FI = 0;
3334     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3335       CCValAssign &VA = ArgLocs[i];
3336       if (VA.isRegLoc())
3337         continue;
3338       assert(VA.isMemLoc());
3339       SDValue Arg = OutVals[i];
3340       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3341       // Skip inalloca arguments.  They don't require any work.
3342       if (Flags.isInAlloca())
3343         continue;
3344       // Create frame index.
3345       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3346       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3347       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3348       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3349
3350       if (Flags.isByVal()) {
3351         // Copy relative to framepointer.
3352         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3353         if (!StackPtr.getNode())
3354           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3355                                         getPointerTy(DAG.getDataLayout()));
3356         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3357                              StackPtr, Source);
3358
3359         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3360                                                          ArgChain,
3361                                                          Flags, DAG, dl));
3362       } else {
3363         // Store relative to framepointer.
3364         MemOpChains2.push_back(DAG.getStore(
3365             ArgChain, dl, Arg, FIN,
3366             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3367             false, false, 0));
3368       }
3369     }
3370
3371     if (!MemOpChains2.empty())
3372       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3373
3374     // Store the return address to the appropriate stack slot.
3375     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3376                                      getPointerTy(DAG.getDataLayout()),
3377                                      RegInfo->getSlotSize(), FPDiff, dl);
3378   }
3379
3380   // Build a sequence of copy-to-reg nodes chained together with token chain
3381   // and flag operands which copy the outgoing args into registers.
3382   SDValue InFlag;
3383   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3384     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3385                              RegsToPass[i].second, InFlag);
3386     InFlag = Chain.getValue(1);
3387   }
3388
3389   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3390     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3391     // In the 64-bit large code model, we have to make all calls
3392     // through a register, since the call instruction's 32-bit
3393     // pc-relative offset may not be large enough to hold the whole
3394     // address.
3395   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3396     // If the callee is a GlobalAddress node (quite common, every direct call
3397     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3398     // it.
3399     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3400
3401     // We should use extra load for direct calls to dllimported functions in
3402     // non-JIT mode.
3403     const GlobalValue *GV = G->getGlobal();
3404     if (!GV->hasDLLImportStorageClass()) {
3405       unsigned char OpFlags = 0;
3406       bool ExtraLoad = false;
3407       unsigned WrapperKind = ISD::DELETED_NODE;
3408
3409       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3410       // external symbols most go through the PLT in PIC mode.  If the symbol
3411       // has hidden or protected visibility, or if it is static or local, then
3412       // we don't need to use the PLT - we can directly call it.
3413       if (Subtarget->isTargetELF() &&
3414           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3415           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3416         OpFlags = X86II::MO_PLT;
3417       } else if (Subtarget->isPICStyleStubAny() &&
3418                  !GV->isStrongDefinitionForLinker() &&
3419                  (!Subtarget->getTargetTriple().isMacOSX() ||
3420                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3421         // PC-relative references to external symbols should go through $stub,
3422         // unless we're building with the leopard linker or later, which
3423         // automatically synthesizes these stubs.
3424         OpFlags = X86II::MO_DARWIN_STUB;
3425       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3426                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3427         // If the function is marked as non-lazy, generate an indirect call
3428         // which loads from the GOT directly. This avoids runtime overhead
3429         // at the cost of eager binding (and one extra byte of encoding).
3430         OpFlags = X86II::MO_GOTPCREL;
3431         WrapperKind = X86ISD::WrapperRIP;
3432         ExtraLoad = true;
3433       }
3434
3435       Callee = DAG.getTargetGlobalAddress(
3436           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3437
3438       // Add a wrapper if needed.
3439       if (WrapperKind != ISD::DELETED_NODE)
3440         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3441                              getPointerTy(DAG.getDataLayout()), Callee);
3442       // Add extra indirection if needed.
3443       if (ExtraLoad)
3444         Callee = DAG.getLoad(
3445             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3446             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3447             false, 0);
3448     }
3449   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3450     unsigned char OpFlags = 0;
3451
3452     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3453     // external symbols should go through the PLT.
3454     if (Subtarget->isTargetELF() &&
3455         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3456       OpFlags = X86II::MO_PLT;
3457     } else if (Subtarget->isPICStyleStubAny() &&
3458                (!Subtarget->getTargetTriple().isMacOSX() ||
3459                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3460       // PC-relative references to external symbols should go through $stub,
3461       // unless we're building with the leopard linker or later, which
3462       // automatically synthesizes these stubs.
3463       OpFlags = X86II::MO_DARWIN_STUB;
3464     }
3465
3466     Callee = DAG.getTargetExternalSymbol(
3467         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3468   } else if (Subtarget->isTarget64BitILP32() &&
3469              Callee->getValueType(0) == MVT::i32) {
3470     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3471     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3472   }
3473
3474   // Returns a chain & a flag for retval copy to use.
3475   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3476   SmallVector<SDValue, 8> Ops;
3477
3478   if (!IsSibcall && isTailCall) {
3479     Chain = DAG.getCALLSEQ_END(Chain,
3480                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3481                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3482     InFlag = Chain.getValue(1);
3483   }
3484
3485   Ops.push_back(Chain);
3486   Ops.push_back(Callee);
3487
3488   if (isTailCall)
3489     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3490
3491   // Add argument registers to the end of the list so that they are known live
3492   // into the call.
3493   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3494     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3495                                   RegsToPass[i].second.getValueType()));
3496
3497   // Add a register mask operand representing the call-preserved registers.
3498   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3499   assert(Mask && "Missing call preserved mask for calling convention");
3500
3501   // If this is an invoke in a 32-bit function using a funclet-based
3502   // personality, assume the function clobbers all registers. If an exception
3503   // is thrown, the runtime will not restore CSRs.
3504   // FIXME: Model this more precisely so that we can register allocate across
3505   // the normal edge and spill and fill across the exceptional edge.
3506   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3507     const Function *CallerFn = MF.getFunction();
3508     EHPersonality Pers =
3509         CallerFn->hasPersonalityFn()
3510             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3511             : EHPersonality::Unknown;
3512     if (isFuncletEHPersonality(Pers))
3513       Mask = RegInfo->getNoPreservedMask();
3514   }
3515
3516   Ops.push_back(DAG.getRegisterMask(Mask));
3517
3518   if (InFlag.getNode())
3519     Ops.push_back(InFlag);
3520
3521   if (isTailCall) {
3522     // We used to do:
3523     //// If this is the first return lowered for this function, add the regs
3524     //// to the liveout set for the function.
3525     // This isn't right, although it's probably harmless on x86; liveouts
3526     // should be computed from returns not tail calls.  Consider a void
3527     // function making a tail call to a function returning int.
3528     MF.getFrameInfo()->setHasTailCall();
3529     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3530   }
3531
3532   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3533   InFlag = Chain.getValue(1);
3534
3535   // Create the CALLSEQ_END node.
3536   unsigned NumBytesForCalleeToPop;
3537   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3538                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3539     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3540   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3541            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3542            SR == StackStructReturn)
3543     // If this is a call to a struct-return function, the callee
3544     // pops the hidden struct pointer, so we have to push it back.
3545     // This is common for Darwin/X86, Linux & Mingw32 targets.
3546     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3547     NumBytesForCalleeToPop = 4;
3548   else
3549     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3550
3551   // Returns a flag for retval copy to use.
3552   if (!IsSibcall) {
3553     Chain = DAG.getCALLSEQ_END(Chain,
3554                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3555                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3556                                                      true),
3557                                InFlag, dl);
3558     InFlag = Chain.getValue(1);
3559   }
3560
3561   // Handle result values, copying them out of physregs into vregs that we
3562   // return.
3563   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3564                          Ins, dl, DAG, InVals);
3565 }
3566
3567 //===----------------------------------------------------------------------===//
3568 //                Fast Calling Convention (tail call) implementation
3569 //===----------------------------------------------------------------------===//
3570
3571 //  Like std call, callee cleans arguments, convention except that ECX is
3572 //  reserved for storing the tail called function address. Only 2 registers are
3573 //  free for argument passing (inreg). Tail call optimization is performed
3574 //  provided:
3575 //                * tailcallopt is enabled
3576 //                * caller/callee are fastcc
3577 //  On X86_64 architecture with GOT-style position independent code only local
3578 //  (within module) calls are supported at the moment.
3579 //  To keep the stack aligned according to platform abi the function
3580 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3581 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3582 //  If a tail called function callee has more arguments than the caller the
3583 //  caller needs to make sure that there is room to move the RETADDR to. This is
3584 //  achieved by reserving an area the size of the argument delta right after the
3585 //  original RETADDR, but before the saved framepointer or the spilled registers
3586 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3587 //  stack layout:
3588 //    arg1
3589 //    arg2
3590 //    RETADDR
3591 //    [ new RETADDR
3592 //      move area ]
3593 //    (possible EBP)
3594 //    ESI
3595 //    EDI
3596 //    local1 ..
3597
3598 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3599 /// requirement.
3600 unsigned
3601 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3602                                                SelectionDAG& DAG) const {
3603   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3604   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3605   unsigned StackAlignment = TFI.getStackAlignment();
3606   uint64_t AlignMask = StackAlignment - 1;
3607   int64_t Offset = StackSize;
3608   unsigned SlotSize = RegInfo->getSlotSize();
3609   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3610     // Number smaller than 12 so just add the difference.
3611     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3612   } else {
3613     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3614     Offset = ((~AlignMask) & Offset) + StackAlignment +
3615       (StackAlignment-SlotSize);
3616   }
3617   return Offset;
3618 }
3619
3620 /// Return true if the given stack call argument is already available in the
3621 /// same position (relatively) of the caller's incoming argument stack.
3622 static
3623 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3624                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3625                          const X86InstrInfo *TII) {
3626   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3627   int FI = INT_MAX;
3628   if (Arg.getOpcode() == ISD::CopyFromReg) {
3629     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3630     if (!TargetRegisterInfo::isVirtualRegister(VR))
3631       return false;
3632     MachineInstr *Def = MRI->getVRegDef(VR);
3633     if (!Def)
3634       return false;
3635     if (!Flags.isByVal()) {
3636       if (!TII->isLoadFromStackSlot(Def, FI))
3637         return false;
3638     } else {
3639       unsigned Opcode = Def->getOpcode();
3640       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3641            Opcode == X86::LEA64_32r) &&
3642           Def->getOperand(1).isFI()) {
3643         FI = Def->getOperand(1).getIndex();
3644         Bytes = Flags.getByValSize();
3645       } else
3646         return false;
3647     }
3648   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3649     if (Flags.isByVal())
3650       // ByVal argument is passed in as a pointer but it's now being
3651       // dereferenced. e.g.
3652       // define @foo(%struct.X* %A) {
3653       //   tail call @bar(%struct.X* byval %A)
3654       // }
3655       return false;
3656     SDValue Ptr = Ld->getBasePtr();
3657     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3658     if (!FINode)
3659       return false;
3660     FI = FINode->getIndex();
3661   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3662     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3663     FI = FINode->getIndex();
3664     Bytes = Flags.getByValSize();
3665   } else
3666     return false;
3667
3668   assert(FI != INT_MAX);
3669   if (!MFI->isFixedObjectIndex(FI))
3670     return false;
3671   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3672 }
3673
3674 /// Check whether the call is eligible for tail call optimization. Targets
3675 /// that want to do tail call optimization should implement this function.
3676 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3677     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3678     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3679     const SmallVectorImpl<ISD::OutputArg> &Outs,
3680     const SmallVectorImpl<SDValue> &OutVals,
3681     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3682   if (!mayTailCallThisCC(CalleeCC))
3683     return false;
3684
3685   // If -tailcallopt is specified, make fastcc functions tail-callable.
3686   MachineFunction &MF = DAG.getMachineFunction();
3687   const Function *CallerF = MF.getFunction();
3688
3689   // If the function return type is x86_fp80 and the callee return type is not,
3690   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3691   // perform a tailcall optimization here.
3692   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3693     return false;
3694
3695   CallingConv::ID CallerCC = CallerF->getCallingConv();
3696   bool CCMatch = CallerCC == CalleeCC;
3697   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3698   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3699
3700   // Win64 functions have extra shadow space for argument homing. Don't do the
3701   // sibcall if the caller and callee have mismatched expectations for this
3702   // space.
3703   if (IsCalleeWin64 != IsCallerWin64)
3704     return false;
3705
3706   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3707     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3708       return true;
3709     return false;
3710   }
3711
3712   // Look for obvious safe cases to perform tail call optimization that do not
3713   // require ABI changes. This is what gcc calls sibcall.
3714
3715   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3716   // emit a special epilogue.
3717   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3718   if (RegInfo->needsStackRealignment(MF))
3719     return false;
3720
3721   // Also avoid sibcall optimization if either caller or callee uses struct
3722   // return semantics.
3723   if (isCalleeStructRet || isCallerStructRet)
3724     return false;
3725
3726   // Do not sibcall optimize vararg calls unless all arguments are passed via
3727   // registers.
3728   if (isVarArg && !Outs.empty()) {
3729     // Optimizing for varargs on Win64 is unlikely to be safe without
3730     // additional testing.
3731     if (IsCalleeWin64 || IsCallerWin64)
3732       return false;
3733
3734     SmallVector<CCValAssign, 16> ArgLocs;
3735     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3736                    *DAG.getContext());
3737
3738     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3739     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3740       if (!ArgLocs[i].isRegLoc())
3741         return false;
3742   }
3743
3744   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3745   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3746   // this into a sibcall.
3747   bool Unused = false;
3748   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3749     if (!Ins[i].Used) {
3750       Unused = true;
3751       break;
3752     }
3753   }
3754   if (Unused) {
3755     SmallVector<CCValAssign, 16> RVLocs;
3756     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3757                    *DAG.getContext());
3758     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3759     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3760       CCValAssign &VA = RVLocs[i];
3761       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3762         return false;
3763     }
3764   }
3765
3766   // If the calling conventions do not match, then we'd better make sure the
3767   // results are returned in the same way as what the caller expects.
3768   if (!CCMatch) {
3769     SmallVector<CCValAssign, 16> RVLocs1;
3770     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3771                     *DAG.getContext());
3772     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3773
3774     SmallVector<CCValAssign, 16> RVLocs2;
3775     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3776                     *DAG.getContext());
3777     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3778
3779     if (RVLocs1.size() != RVLocs2.size())
3780       return false;
3781     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3782       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3783         return false;
3784       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3785         return false;
3786       if (RVLocs1[i].isRegLoc()) {
3787         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3788           return false;
3789       } else {
3790         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3791           return false;
3792       }
3793     }
3794   }
3795
3796   unsigned StackArgsSize = 0;
3797
3798   // If the callee takes no arguments then go on to check the results of the
3799   // call.
3800   if (!Outs.empty()) {
3801     // Check if stack adjustment is needed. For now, do not do this if any
3802     // argument is passed on the stack.
3803     SmallVector<CCValAssign, 16> ArgLocs;
3804     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3805                    *DAG.getContext());
3806
3807     // Allocate shadow area for Win64
3808     if (IsCalleeWin64)
3809       CCInfo.AllocateStack(32, 8);
3810
3811     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3812     StackArgsSize = CCInfo.getNextStackOffset();
3813
3814     if (CCInfo.getNextStackOffset()) {
3815       // Check if the arguments are already laid out in the right way as
3816       // the caller's fixed stack objects.
3817       MachineFrameInfo *MFI = MF.getFrameInfo();
3818       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3819       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3820       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3821         CCValAssign &VA = ArgLocs[i];
3822         SDValue Arg = OutVals[i];
3823         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3824         if (VA.getLocInfo() == CCValAssign::Indirect)
3825           return false;
3826         if (!VA.isRegLoc()) {
3827           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3828                                    MFI, MRI, TII))
3829             return false;
3830         }
3831       }
3832     }
3833
3834     // If the tailcall address may be in a register, then make sure it's
3835     // possible to register allocate for it. In 32-bit, the call address can
3836     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3837     // callee-saved registers are restored. These happen to be the same
3838     // registers used to pass 'inreg' arguments so watch out for those.
3839     if (!Subtarget->is64Bit() &&
3840         ((!isa<GlobalAddressSDNode>(Callee) &&
3841           !isa<ExternalSymbolSDNode>(Callee)) ||
3842          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3843       unsigned NumInRegs = 0;
3844       // In PIC we need an extra register to formulate the address computation
3845       // for the callee.
3846       unsigned MaxInRegs =
3847         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3848
3849       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3850         CCValAssign &VA = ArgLocs[i];
3851         if (!VA.isRegLoc())
3852           continue;
3853         unsigned Reg = VA.getLocReg();
3854         switch (Reg) {
3855         default: break;
3856         case X86::EAX: case X86::EDX: case X86::ECX:
3857           if (++NumInRegs == MaxInRegs)
3858             return false;
3859           break;
3860         }
3861       }
3862     }
3863   }
3864
3865   bool CalleeWillPop =
3866       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3867                        MF.getTarget().Options.GuaranteedTailCallOpt);
3868
3869   if (unsigned BytesToPop =
3870           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3871     // If we have bytes to pop, the callee must pop them.
3872     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3873     if (!CalleePopMatches)
3874       return false;
3875   } else if (CalleeWillPop && StackArgsSize > 0) {
3876     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3877     return false;
3878   }
3879
3880   return true;
3881 }
3882
3883 FastISel *
3884 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3885                                   const TargetLibraryInfo *libInfo) const {
3886   return X86::createFastISel(funcInfo, libInfo);
3887 }
3888
3889 //===----------------------------------------------------------------------===//
3890 //                           Other Lowering Hooks
3891 //===----------------------------------------------------------------------===//
3892
3893 static bool MayFoldLoad(SDValue Op) {
3894   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3895 }
3896
3897 static bool MayFoldIntoStore(SDValue Op) {
3898   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3899 }
3900
3901 static bool isTargetShuffle(unsigned Opcode) {
3902   switch(Opcode) {
3903   default: return false;
3904   case X86ISD::BLENDI:
3905   case X86ISD::PSHUFB:
3906   case X86ISD::PSHUFD:
3907   case X86ISD::PSHUFHW:
3908   case X86ISD::PSHUFLW:
3909   case X86ISD::SHUFP:
3910   case X86ISD::INSERTPS:
3911   case X86ISD::PALIGNR:
3912   case X86ISD::MOVLHPS:
3913   case X86ISD::MOVLHPD:
3914   case X86ISD::MOVHLPS:
3915   case X86ISD::MOVLPS:
3916   case X86ISD::MOVLPD:
3917   case X86ISD::MOVSHDUP:
3918   case X86ISD::MOVSLDUP:
3919   case X86ISD::MOVDDUP:
3920   case X86ISD::MOVSS:
3921   case X86ISD::MOVSD:
3922   case X86ISD::UNPCKL:
3923   case X86ISD::UNPCKH:
3924   case X86ISD::VPERMILPI:
3925   case X86ISD::VPERM2X128:
3926   case X86ISD::VPERMI:
3927   case X86ISD::VPERMV:
3928   case X86ISD::VPERMV3:
3929     return true;
3930   }
3931 }
3932
3933 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3934                                     SDValue V1, unsigned TargetMask,
3935                                     SelectionDAG &DAG) {
3936   switch(Opc) {
3937   default: llvm_unreachable("Unknown x86 shuffle node");
3938   case X86ISD::PSHUFD:
3939   case X86ISD::PSHUFHW:
3940   case X86ISD::PSHUFLW:
3941   case X86ISD::VPERMILPI:
3942   case X86ISD::VPERMI:
3943     return DAG.getNode(Opc, dl, VT, V1,
3944                        DAG.getConstant(TargetMask, dl, MVT::i8));
3945   }
3946 }
3947
3948 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3949                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3950   switch(Opc) {
3951   default: llvm_unreachable("Unknown x86 shuffle node");
3952   case X86ISD::MOVLHPS:
3953   case X86ISD::MOVLHPD:
3954   case X86ISD::MOVHLPS:
3955   case X86ISD::MOVLPS:
3956   case X86ISD::MOVLPD:
3957   case X86ISD::MOVSS:
3958   case X86ISD::MOVSD:
3959   case X86ISD::UNPCKL:
3960   case X86ISD::UNPCKH:
3961     return DAG.getNode(Opc, dl, VT, V1, V2);
3962   }
3963 }
3964
3965 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3966   MachineFunction &MF = DAG.getMachineFunction();
3967   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3968   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3969   int ReturnAddrIndex = FuncInfo->getRAIndex();
3970
3971   if (ReturnAddrIndex == 0) {
3972     // Set up a frame object for the return address.
3973     unsigned SlotSize = RegInfo->getSlotSize();
3974     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3975                                                            -(int64_t)SlotSize,
3976                                                            false);
3977     FuncInfo->setRAIndex(ReturnAddrIndex);
3978   }
3979
3980   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3981 }
3982
3983 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3984                                        bool hasSymbolicDisplacement) {
3985   // Offset should fit into 32 bit immediate field.
3986   if (!isInt<32>(Offset))
3987     return false;
3988
3989   // If we don't have a symbolic displacement - we don't have any extra
3990   // restrictions.
3991   if (!hasSymbolicDisplacement)
3992     return true;
3993
3994   // FIXME: Some tweaks might be needed for medium code model.
3995   if (M != CodeModel::Small && M != CodeModel::Kernel)
3996     return false;
3997
3998   // For small code model we assume that latest object is 16MB before end of 31
3999   // bits boundary. We may also accept pretty large negative constants knowing
4000   // that all objects are in the positive half of address space.
4001   if (M == CodeModel::Small && Offset < 16*1024*1024)
4002     return true;
4003
4004   // For kernel code model we know that all object resist in the negative half
4005   // of 32bits address space. We may not accept negative offsets, since they may
4006   // be just off and we may accept pretty large positive ones.
4007   if (M == CodeModel::Kernel && Offset >= 0)
4008     return true;
4009
4010   return false;
4011 }
4012
4013 /// Determines whether the callee is required to pop its own arguments.
4014 /// Callee pop is necessary to support tail calls.
4015 bool X86::isCalleePop(CallingConv::ID CallingConv,
4016                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
4017   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
4018   // can guarantee TCO.
4019   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
4020     return true;
4021
4022   switch (CallingConv) {
4023   default:
4024     return false;
4025   case CallingConv::X86_StdCall:
4026   case CallingConv::X86_FastCall:
4027   case CallingConv::X86_ThisCall:
4028   case CallingConv::X86_VectorCall:
4029     return !is64Bit;
4030   }
4031 }
4032
4033 /// \brief Return true if the condition is an unsigned comparison operation.
4034 static bool isX86CCUnsigned(unsigned X86CC) {
4035   switch (X86CC) {
4036   default: llvm_unreachable("Invalid integer condition!");
4037   case X86::COND_E:     return true;
4038   case X86::COND_G:     return false;
4039   case X86::COND_GE:    return false;
4040   case X86::COND_L:     return false;
4041   case X86::COND_LE:    return false;
4042   case X86::COND_NE:    return true;
4043   case X86::COND_B:     return true;
4044   case X86::COND_A:     return true;
4045   case X86::COND_BE:    return true;
4046   case X86::COND_AE:    return true;
4047   }
4048 }
4049
4050 static X86::CondCode TranslateIntegerX86CC(ISD::CondCode SetCCOpcode) {
4051   switch (SetCCOpcode) {
4052   default: llvm_unreachable("Invalid integer condition!");
4053   case ISD::SETEQ:  return X86::COND_E;
4054   case ISD::SETGT:  return X86::COND_G;
4055   case ISD::SETGE:  return X86::COND_GE;
4056   case ISD::SETLT:  return X86::COND_L;
4057   case ISD::SETLE:  return X86::COND_LE;
4058   case ISD::SETNE:  return X86::COND_NE;
4059   case ISD::SETULT: return X86::COND_B;
4060   case ISD::SETUGT: return X86::COND_A;
4061   case ISD::SETULE: return X86::COND_BE;
4062   case ISD::SETUGE: return X86::COND_AE;
4063   }
4064 }
4065
4066 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
4067 /// condition code, returning the condition code and the LHS/RHS of the
4068 /// comparison to make.
4069 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
4070                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
4071   if (!isFP) {
4072     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
4073       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
4074         // X > -1   -> X == 0, jump !sign.
4075         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4076         return X86::COND_NS;
4077       }
4078       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
4079         // X < 0   -> X == 0, jump on sign.
4080         return X86::COND_S;
4081       }
4082       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
4083         // X < 1   -> X <= 0
4084         RHS = DAG.getConstant(0, DL, RHS.getValueType());
4085         return X86::COND_LE;
4086       }
4087     }
4088
4089     return TranslateIntegerX86CC(SetCCOpcode);
4090   }
4091
4092   // First determine if it is required or is profitable to flip the operands.
4093
4094   // If LHS is a foldable load, but RHS is not, flip the condition.
4095   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4096       !ISD::isNON_EXTLoad(RHS.getNode())) {
4097     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4098     std::swap(LHS, RHS);
4099   }
4100
4101   switch (SetCCOpcode) {
4102   default: break;
4103   case ISD::SETOLT:
4104   case ISD::SETOLE:
4105   case ISD::SETUGT:
4106   case ISD::SETUGE:
4107     std::swap(LHS, RHS);
4108     break;
4109   }
4110
4111   // On a floating point condition, the flags are set as follows:
4112   // ZF  PF  CF   op
4113   //  0 | 0 | 0 | X > Y
4114   //  0 | 0 | 1 | X < Y
4115   //  1 | 0 | 0 | X == Y
4116   //  1 | 1 | 1 | unordered
4117   switch (SetCCOpcode) {
4118   default: llvm_unreachable("Condcode should be pre-legalized away");
4119   case ISD::SETUEQ:
4120   case ISD::SETEQ:   return X86::COND_E;
4121   case ISD::SETOLT:              // flipped
4122   case ISD::SETOGT:
4123   case ISD::SETGT:   return X86::COND_A;
4124   case ISD::SETOLE:              // flipped
4125   case ISD::SETOGE:
4126   case ISD::SETGE:   return X86::COND_AE;
4127   case ISD::SETUGT:              // flipped
4128   case ISD::SETULT:
4129   case ISD::SETLT:   return X86::COND_B;
4130   case ISD::SETUGE:              // flipped
4131   case ISD::SETULE:
4132   case ISD::SETLE:   return X86::COND_BE;
4133   case ISD::SETONE:
4134   case ISD::SETNE:   return X86::COND_NE;
4135   case ISD::SETUO:   return X86::COND_P;
4136   case ISD::SETO:    return X86::COND_NP;
4137   case ISD::SETOEQ:
4138   case ISD::SETUNE:  return X86::COND_INVALID;
4139   }
4140 }
4141
4142 /// Is there a floating point cmov for the specific X86 condition code?
4143 /// Current x86 isa includes the following FP cmov instructions:
4144 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4145 static bool hasFPCMov(unsigned X86CC) {
4146   switch (X86CC) {
4147   default:
4148     return false;
4149   case X86::COND_B:
4150   case X86::COND_BE:
4151   case X86::COND_E:
4152   case X86::COND_P:
4153   case X86::COND_A:
4154   case X86::COND_AE:
4155   case X86::COND_NE:
4156   case X86::COND_NP:
4157     return true;
4158   }
4159 }
4160
4161 /// Returns true if the target can instruction select the
4162 /// specified FP immediate natively. If false, the legalizer will
4163 /// materialize the FP immediate as a load from a constant pool.
4164 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4165   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4166     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4167       return true;
4168   }
4169   return false;
4170 }
4171
4172 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4173                                               ISD::LoadExtType ExtTy,
4174                                               EVT NewVT) const {
4175   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4176   // relocation target a movq or addq instruction: don't let the load shrink.
4177   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4178   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4179     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4180       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4181   return true;
4182 }
4183
4184 /// \brief Returns true if it is beneficial to convert a load of a constant
4185 /// to just the constant itself.
4186 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4187                                                           Type *Ty) const {
4188   assert(Ty->isIntegerTy());
4189
4190   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4191   if (BitSize == 0 || BitSize > 64)
4192     return false;
4193   return true;
4194 }
4195
4196 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4197                                                 unsigned Index) const {
4198   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4199     return false;
4200
4201   return (Index == 0 || Index == ResVT.getVectorNumElements());
4202 }
4203
4204 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4205   // Speculate cttz only if we can directly use TZCNT.
4206   return Subtarget->hasBMI();
4207 }
4208
4209 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4210   // Speculate ctlz only if we can directly use LZCNT.
4211   return Subtarget->hasLZCNT();
4212 }
4213
4214 /// Return true if every element in Mask, beginning
4215 /// from position Pos and ending in Pos+Size is undef.
4216 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4217   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4218     if (0 <= Mask[i])
4219       return false;
4220   return true;
4221 }
4222
4223 /// Return true if Val is undef or if its value falls within the
4224 /// specified range (L, H].
4225 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4226   return (Val < 0) || (Val >= Low && Val < Hi);
4227 }
4228
4229 /// Val is either less than zero (undef) or equal to the specified value.
4230 static bool isUndefOrEqual(int Val, int CmpVal) {
4231   return (Val < 0 || Val == CmpVal);
4232 }
4233
4234 /// Return true if every element in Mask, beginning
4235 /// from position Pos and ending in Pos+Size, falls within the specified
4236 /// sequential range (Low, Low+Size]. or is undef.
4237 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4238                                        unsigned Pos, unsigned Size, int Low) {
4239   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4240     if (!isUndefOrEqual(Mask[i], Low))
4241       return false;
4242   return true;
4243 }
4244
4245 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4246 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4247 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4248   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4249   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4250     return false;
4251
4252   // The index should be aligned on a vecWidth-bit boundary.
4253   uint64_t Index =
4254     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4255
4256   MVT VT = N->getSimpleValueType(0);
4257   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4258   bool Result = (Index * ElSize) % vecWidth == 0;
4259
4260   return Result;
4261 }
4262
4263 /// Return true if the specified INSERT_SUBVECTOR
4264 /// operand specifies a subvector insert that is suitable for input to
4265 /// insertion of 128 or 256-bit subvectors
4266 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4267   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4268   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4269     return false;
4270   // The index should be aligned on a vecWidth-bit boundary.
4271   uint64_t Index =
4272     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4273
4274   MVT VT = N->getSimpleValueType(0);
4275   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4276   bool Result = (Index * ElSize) % vecWidth == 0;
4277
4278   return Result;
4279 }
4280
4281 bool X86::isVINSERT128Index(SDNode *N) {
4282   return isVINSERTIndex(N, 128);
4283 }
4284
4285 bool X86::isVINSERT256Index(SDNode *N) {
4286   return isVINSERTIndex(N, 256);
4287 }
4288
4289 bool X86::isVEXTRACT128Index(SDNode *N) {
4290   return isVEXTRACTIndex(N, 128);
4291 }
4292
4293 bool X86::isVEXTRACT256Index(SDNode *N) {
4294   return isVEXTRACTIndex(N, 256);
4295 }
4296
4297 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4298   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4299   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4300          "Illegal extract subvector for VEXTRACT");
4301
4302   uint64_t Index =
4303     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4304
4305   MVT VecVT = N->getOperand(0).getSimpleValueType();
4306   MVT ElVT = VecVT.getVectorElementType();
4307
4308   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4309   return Index / NumElemsPerChunk;
4310 }
4311
4312 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4313   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4314   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4315          "Illegal insert subvector for VINSERT");
4316
4317   uint64_t Index =
4318     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4319
4320   MVT VecVT = N->getSimpleValueType(0);
4321   MVT ElVT = VecVT.getVectorElementType();
4322
4323   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4324   return Index / NumElemsPerChunk;
4325 }
4326
4327 /// Return the appropriate immediate to extract the specified
4328 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4329 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4330   return getExtractVEXTRACTImmediate(N, 128);
4331 }
4332
4333 /// Return the appropriate immediate to extract the specified
4334 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4335 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4336   return getExtractVEXTRACTImmediate(N, 256);
4337 }
4338
4339 /// Return the appropriate immediate to insert at the specified
4340 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4341 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4342   return getInsertVINSERTImmediate(N, 128);
4343 }
4344
4345 /// Return the appropriate immediate to insert at the specified
4346 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4347 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4348   return getInsertVINSERTImmediate(N, 256);
4349 }
4350
4351 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4352 bool X86::isZeroNode(SDValue Elt) {
4353   return isNullConstant(Elt) || isNullFPConstant(Elt);
4354 }
4355
4356 // Build a vector of constants
4357 // Use an UNDEF node if MaskElt == -1.
4358 // Spilt 64-bit constants in the 32-bit mode.
4359 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4360                               SelectionDAG &DAG,
4361                               SDLoc dl, bool IsMask = false) {
4362
4363   SmallVector<SDValue, 32>  Ops;
4364   bool Split = false;
4365
4366   MVT ConstVecVT = VT;
4367   unsigned NumElts = VT.getVectorNumElements();
4368   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4369   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4370     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4371     Split = true;
4372   }
4373
4374   MVT EltVT = ConstVecVT.getVectorElementType();
4375   for (unsigned i = 0; i < NumElts; ++i) {
4376     bool IsUndef = Values[i] < 0 && IsMask;
4377     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4378       DAG.getConstant(Values[i], dl, EltVT);
4379     Ops.push_back(OpNode);
4380     if (Split)
4381       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4382                     DAG.getConstant(0, dl, EltVT));
4383   }
4384   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4385   if (Split)
4386     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4387   return ConstsNode;
4388 }
4389
4390 /// Returns a vector of specified type with all zero elements.
4391 static SDValue getZeroVector(MVT VT, const X86Subtarget *Subtarget,
4392                              SelectionDAG &DAG, SDLoc dl) {
4393   assert(VT.isVector() && "Expected a vector type");
4394
4395   // Always build SSE zero vectors as <4 x i32> bitcasted
4396   // to their dest type. This ensures they get CSE'd.
4397   SDValue Vec;
4398   if (VT.is128BitVector()) {  // SSE
4399     if (Subtarget->hasSSE2()) {  // SSE2
4400       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4401       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4402     } else { // SSE1
4403       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4404       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4405     }
4406   } else if (VT.is256BitVector()) { // AVX
4407     if (Subtarget->hasInt256()) { // AVX2
4408       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4409       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4410       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4411     } else {
4412       // 256-bit logic and arithmetic instructions in AVX are all
4413       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4414       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4415       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4416       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4417     }
4418   } else if (VT.is512BitVector()) { // AVX-512
4419       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4420       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4421                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4422       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4423   } else if (VT.getVectorElementType() == MVT::i1) {
4424
4425     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4426             && "Unexpected vector type");
4427     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4428             && "Unexpected vector type");
4429     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4430     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4431     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4432   } else
4433     llvm_unreachable("Unexpected vector type");
4434
4435   return DAG.getBitcast(VT, Vec);
4436 }
4437
4438 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4439                                 SelectionDAG &DAG, SDLoc dl,
4440                                 unsigned vectorWidth) {
4441   assert((vectorWidth == 128 || vectorWidth == 256) &&
4442          "Unsupported vector width");
4443   EVT VT = Vec.getValueType();
4444   EVT ElVT = VT.getVectorElementType();
4445   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4446   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4447                                   VT.getVectorNumElements()/Factor);
4448
4449   // Extract from UNDEF is UNDEF.
4450   if (Vec.getOpcode() == ISD::UNDEF)
4451     return DAG.getUNDEF(ResultVT);
4452
4453   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4454   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4455   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4456
4457   // This is the index of the first element of the vectorWidth-bit chunk
4458   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4459   IdxVal &= ~(ElemsPerChunk - 1);
4460
4461   // If the input is a buildvector just emit a smaller one.
4462   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4463     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4464                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4465
4466   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4467   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4468 }
4469
4470 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4471 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4472 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4473 /// instructions or a simple subregister reference. Idx is an index in the
4474 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4475 /// lowering EXTRACT_VECTOR_ELT operations easier.
4476 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4477                                    SelectionDAG &DAG, SDLoc dl) {
4478   assert((Vec.getValueType().is256BitVector() ||
4479           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4480   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4481 }
4482
4483 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4484 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4485                                    SelectionDAG &DAG, SDLoc dl) {
4486   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4487   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4488 }
4489
4490 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4491                                unsigned IdxVal, SelectionDAG &DAG,
4492                                SDLoc dl, unsigned vectorWidth) {
4493   assert((vectorWidth == 128 || vectorWidth == 256) &&
4494          "Unsupported vector width");
4495   // Inserting UNDEF is Result
4496   if (Vec.getOpcode() == ISD::UNDEF)
4497     return Result;
4498   EVT VT = Vec.getValueType();
4499   EVT ElVT = VT.getVectorElementType();
4500   EVT ResultVT = Result.getValueType();
4501
4502   // Insert the relevant vectorWidth bits.
4503   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4504   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4505
4506   // This is the index of the first element of the vectorWidth-bit chunk
4507   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4508   IdxVal &= ~(ElemsPerChunk - 1);
4509
4510   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4511   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4512 }
4513
4514 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4515 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4516 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4517 /// simple superregister reference.  Idx is an index in the 128 bits
4518 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4519 /// lowering INSERT_VECTOR_ELT operations easier.
4520 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4521                                   SelectionDAG &DAG, SDLoc dl) {
4522   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4523
4524   // For insertion into the zero index (low half) of a 256-bit vector, it is
4525   // more efficient to generate a blend with immediate instead of an insert*128.
4526   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4527   // extend the subvector to the size of the result vector. Make sure that
4528   // we are not recursing on that node by checking for undef here.
4529   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4530       Result.getOpcode() != ISD::UNDEF) {
4531     EVT ResultVT = Result.getValueType();
4532     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4533     SDValue Undef = DAG.getUNDEF(ResultVT);
4534     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4535                                  Vec, ZeroIndex);
4536
4537     // The blend instruction, and therefore its mask, depend on the data type.
4538     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4539     if (ScalarType.isFloatingPoint()) {
4540       // Choose either vblendps (float) or vblendpd (double).
4541       unsigned ScalarSize = ScalarType.getSizeInBits();
4542       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4543       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4544       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4545       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4546     }
4547
4548     const X86Subtarget &Subtarget =
4549     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4550
4551     // AVX2 is needed for 256-bit integer blend support.
4552     // Integers must be cast to 32-bit because there is only vpblendd;
4553     // vpblendw can't be used for this because it has a handicapped mask.
4554
4555     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4556     // is still more efficient than using the wrong domain vinsertf128 that
4557     // will be created by InsertSubVector().
4558     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4559
4560     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4561     Result = DAG.getBitcast(CastVT, Result);
4562     Vec256 = DAG.getBitcast(CastVT, Vec256);
4563     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4564     return DAG.getBitcast(ResultVT, Vec256);
4565   }
4566
4567   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4568 }
4569
4570 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4571                                   SelectionDAG &DAG, SDLoc dl) {
4572   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4573   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4574 }
4575
4576 /// Insert i1-subvector to i1-vector.
4577 static SDValue Insert1BitVector(SDValue Op, SelectionDAG &DAG) {
4578
4579   SDLoc dl(Op);
4580   SDValue Vec = Op.getOperand(0);
4581   SDValue SubVec = Op.getOperand(1);
4582   SDValue Idx = Op.getOperand(2);
4583
4584   if (!isa<ConstantSDNode>(Idx))
4585     return SDValue();
4586
4587   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
4588   if (IdxVal == 0  && Vec.isUndef()) // the operation is legal
4589     return Op;
4590
4591   MVT OpVT = Op.getSimpleValueType();
4592   MVT SubVecVT = SubVec.getSimpleValueType();
4593   unsigned NumElems = OpVT.getVectorNumElements();
4594   unsigned SubVecNumElems = SubVecVT.getVectorNumElements();
4595
4596   assert(IdxVal + SubVecNumElems <= NumElems &&
4597          IdxVal % SubVecVT.getSizeInBits() == 0 &&
4598          "Unexpected index value in INSERT_SUBVECTOR");
4599
4600   // There are 3 possible cases:
4601   // 1. Subvector should be inserted in the lower part (IdxVal == 0)
4602   // 2. Subvector should be inserted in the upper part
4603   //    (IdxVal + SubVecNumElems == NumElems)
4604   // 3. Subvector should be inserted in the middle (for example v2i1
4605   //    to v16i1, index 2)
4606
4607   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
4608   SDValue Undef = DAG.getUNDEF(OpVT);
4609   SDValue WideSubVec =
4610     DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef, SubVec, ZeroIdx);
4611   if (Vec.isUndef())
4612     return DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4613       DAG.getConstant(IdxVal, dl, MVT::i8));
4614
4615   if (ISD::isBuildVectorAllZeros(Vec.getNode())) {
4616     unsigned ShiftLeft = NumElems - SubVecNumElems;
4617     unsigned ShiftRight = NumElems - SubVecNumElems - IdxVal;
4618     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, WideSubVec,
4619       DAG.getConstant(ShiftLeft, dl, MVT::i8));
4620     return ShiftRight ? DAG.getNode(X86ISD::VSRLI, dl, OpVT, WideSubVec,
4621       DAG.getConstant(ShiftRight, dl, MVT::i8)) : WideSubVec;
4622   }
4623
4624   if (IdxVal == 0) {
4625     // Zero lower bits of the Vec
4626     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4627     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4628     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4629     // Merge them together
4630     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4631   }
4632
4633   // Simple case when we put subvector in the upper part
4634   if (IdxVal + SubVecNumElems == NumElems) {
4635     // Zero upper bits of the Vec
4636     WideSubVec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec,
4637                         DAG.getConstant(IdxVal, dl, MVT::i8));
4638     SDValue ShiftBits = DAG.getConstant(SubVecNumElems, dl, MVT::i8);
4639     Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
4640     Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
4641     return DAG.getNode(ISD::OR, dl, OpVT, Vec, WideSubVec);
4642   }
4643   // Subvector should be inserted in the middle - use shuffle
4644   SmallVector<int, 64> Mask;
4645   for (unsigned i = 0; i < NumElems; ++i)
4646     Mask.push_back(i >= IdxVal && i < IdxVal + SubVecNumElems ?
4647                     i : i + NumElems);
4648   return DAG.getVectorShuffle(OpVT, dl, WideSubVec, Vec, Mask);
4649 }
4650
4651 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4652 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4653 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4654 /// large BUILD_VECTORS.
4655 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4656                                    unsigned NumElems, SelectionDAG &DAG,
4657                                    SDLoc dl) {
4658   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4659   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4660 }
4661
4662 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4663                                    unsigned NumElems, SelectionDAG &DAG,
4664                                    SDLoc dl) {
4665   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4666   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4667 }
4668
4669 /// Returns a vector of specified type with all bits set.
4670 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4671 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4672 /// Then bitcast to their original type, ensuring they get CSE'd.
4673 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4674                              SelectionDAG &DAG, SDLoc dl) {
4675   assert(VT.isVector() && "Expected a vector type");
4676
4677   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4678   SDValue Vec;
4679   if (VT.is512BitVector()) {
4680     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4681                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4682     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4683   } else if (VT.is256BitVector()) {
4684     if (Subtarget->hasInt256()) { // AVX2
4685       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4686       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4687     } else { // AVX
4688       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4689       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4690     }
4691   } else if (VT.is128BitVector()) {
4692     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4693   } else
4694     llvm_unreachable("Unexpected vector type");
4695
4696   return DAG.getBitcast(VT, Vec);
4697 }
4698
4699 /// Returns a vector_shuffle node for an unpackl operation.
4700 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4701                           SDValue V2) {
4702   unsigned NumElems = VT.getVectorNumElements();
4703   SmallVector<int, 8> Mask;
4704   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4705     Mask.push_back(i);
4706     Mask.push_back(i + NumElems);
4707   }
4708   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4709 }
4710
4711 /// Returns a vector_shuffle node for an unpackh operation.
4712 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4713                           SDValue V2) {
4714   unsigned NumElems = VT.getVectorNumElements();
4715   SmallVector<int, 8> Mask;
4716   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4717     Mask.push_back(i + Half);
4718     Mask.push_back(i + NumElems + Half);
4719   }
4720   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4721 }
4722
4723 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4724 /// This produces a shuffle where the low element of V2 is swizzled into the
4725 /// zero/undef vector, landing at element Idx.
4726 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4727 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4728                                            bool IsZero,
4729                                            const X86Subtarget *Subtarget,
4730                                            SelectionDAG &DAG) {
4731   MVT VT = V2.getSimpleValueType();
4732   SDValue V1 = IsZero
4733     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4734   unsigned NumElems = VT.getVectorNumElements();
4735   SmallVector<int, 16> MaskVec;
4736   for (unsigned i = 0; i != NumElems; ++i)
4737     // If this is the insertion idx, put the low elt of V2 here.
4738     MaskVec.push_back(i == Idx ? NumElems : i);
4739   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4740 }
4741
4742 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4743 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4744 /// uses one source. Note that this will set IsUnary for shuffles which use a
4745 /// single input multiple times, and in those cases it will
4746 /// adjust the mask to only have indices within that single input.
4747 static bool getTargetShuffleMask(SDNode *N, MVT VT, bool AllowSentinelZero,
4748                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4749   unsigned NumElems = VT.getVectorNumElements();
4750   SDValue ImmN;
4751
4752   IsUnary = false;
4753   bool IsFakeUnary = false;
4754   switch(N->getOpcode()) {
4755   case X86ISD::BLENDI:
4756     ImmN = N->getOperand(N->getNumOperands()-1);
4757     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4758     break;
4759   case X86ISD::SHUFP:
4760     ImmN = N->getOperand(N->getNumOperands()-1);
4761     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4762     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4763     break;
4764   case X86ISD::INSERTPS:
4765     ImmN = N->getOperand(N->getNumOperands()-1);
4766     DecodeINSERTPSMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4767     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4768     break;
4769   case X86ISD::UNPCKH:
4770     DecodeUNPCKHMask(VT, Mask);
4771     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4772     break;
4773   case X86ISD::UNPCKL:
4774     DecodeUNPCKLMask(VT, Mask);
4775     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4776     break;
4777   case X86ISD::MOVHLPS:
4778     DecodeMOVHLPSMask(NumElems, Mask);
4779     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4780     break;
4781   case X86ISD::MOVLHPS:
4782     DecodeMOVLHPSMask(NumElems, Mask);
4783     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4784     break;
4785   case X86ISD::PALIGNR:
4786     ImmN = N->getOperand(N->getNumOperands()-1);
4787     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4788     break;
4789   case X86ISD::PSHUFD:
4790   case X86ISD::VPERMILPI:
4791     ImmN = N->getOperand(N->getNumOperands()-1);
4792     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4793     IsUnary = true;
4794     break;
4795   case X86ISD::PSHUFHW:
4796     ImmN = N->getOperand(N->getNumOperands()-1);
4797     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4798     IsUnary = true;
4799     break;
4800   case X86ISD::PSHUFLW:
4801     ImmN = N->getOperand(N->getNumOperands()-1);
4802     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4803     IsUnary = true;
4804     break;
4805   case X86ISD::PSHUFB: {
4806     IsUnary = true;
4807     SDValue MaskNode = N->getOperand(1);
4808     while (MaskNode->getOpcode() == ISD::BITCAST)
4809       MaskNode = MaskNode->getOperand(0);
4810
4811     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4812       // If we have a build-vector, then things are easy.
4813       MVT VT = MaskNode.getSimpleValueType();
4814       assert(VT.isVector() &&
4815              "Can't produce a non-vector with a build_vector!");
4816       if (!VT.isInteger())
4817         return false;
4818
4819       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4820
4821       SmallVector<uint64_t, 32> RawMask;
4822       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4823         SDValue Op = MaskNode->getOperand(i);
4824         if (Op->getOpcode() == ISD::UNDEF) {
4825           RawMask.push_back((uint64_t)SM_SentinelUndef);
4826           continue;
4827         }
4828         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4829         if (!CN)
4830           return false;
4831         APInt MaskElement = CN->getAPIntValue();
4832
4833         // We now have to decode the element which could be any integer size and
4834         // extract each byte of it.
4835         for (int j = 0; j < NumBytesPerElement; ++j) {
4836           // Note that this is x86 and so always little endian: the low byte is
4837           // the first byte of the mask.
4838           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4839           MaskElement = MaskElement.lshr(8);
4840         }
4841       }
4842       DecodePSHUFBMask(RawMask, Mask);
4843       break;
4844     }
4845
4846     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4847     if (!MaskLoad)
4848       return false;
4849
4850     SDValue Ptr = MaskLoad->getBasePtr();
4851     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4852         Ptr->getOpcode() == X86ISD::WrapperRIP)
4853       Ptr = Ptr->getOperand(0);
4854
4855     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4856     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4857       return false;
4858
4859     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4860       DecodePSHUFBMask(C, Mask);
4861       break;
4862     }
4863
4864     return false;
4865   }
4866   case X86ISD::VPERMI:
4867     ImmN = N->getOperand(N->getNumOperands()-1);
4868     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4869     IsUnary = true;
4870     break;
4871   case X86ISD::MOVSS:
4872   case X86ISD::MOVSD:
4873     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4874     break;
4875   case X86ISD::VPERM2X128:
4876     ImmN = N->getOperand(N->getNumOperands()-1);
4877     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4878     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4879     break;
4880   case X86ISD::MOVSLDUP:
4881     DecodeMOVSLDUPMask(VT, Mask);
4882     IsUnary = true;
4883     break;
4884   case X86ISD::MOVSHDUP:
4885     DecodeMOVSHDUPMask(VT, Mask);
4886     IsUnary = true;
4887     break;
4888   case X86ISD::MOVDDUP:
4889     DecodeMOVDDUPMask(VT, Mask);
4890     IsUnary = true;
4891     break;
4892   case X86ISD::MOVLHPD:
4893   case X86ISD::MOVLPD:
4894   case X86ISD::MOVLPS:
4895     // Not yet implemented
4896     return false;
4897   case X86ISD::VPERMV: {
4898     IsUnary = true;
4899     SDValue MaskNode = N->getOperand(0);
4900     while (MaskNode->getOpcode() == ISD::BITCAST)
4901       MaskNode = MaskNode->getOperand(0);
4902
4903     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4904     SmallVector<uint64_t, 32> RawMask;
4905     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4906       // If we have a build-vector, then things are easy.
4907       assert(MaskNode.getSimpleValueType().isInteger() &&
4908              MaskNode.getSimpleValueType().getVectorNumElements() ==
4909              VT.getVectorNumElements());
4910
4911       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4912         SDValue Op = MaskNode->getOperand(i);
4913         if (Op->getOpcode() == ISD::UNDEF)
4914           RawMask.push_back((uint64_t)SM_SentinelUndef);
4915         else if (isa<ConstantSDNode>(Op)) {
4916           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4917           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4918         } else
4919           return false;
4920       }
4921       DecodeVPERMVMask(RawMask, Mask);
4922       break;
4923     }
4924     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4925       unsigned NumEltsInMask = MaskNode->getNumOperands();
4926       MaskNode = MaskNode->getOperand(0);
4927       if (auto *CN = dyn_cast<ConstantSDNode>(MaskNode)) {
4928         APInt MaskEltValue = CN->getAPIntValue();
4929         for (unsigned i = 0; i < NumEltsInMask; ++i)
4930           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4931         DecodeVPERMVMask(RawMask, Mask);
4932         break;
4933       }
4934       // It may be a scalar load
4935     }
4936
4937     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4938     if (!MaskLoad)
4939       return false;
4940
4941     SDValue Ptr = MaskLoad->getBasePtr();
4942     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4943         Ptr->getOpcode() == X86ISD::WrapperRIP)
4944       Ptr = Ptr->getOperand(0);
4945
4946     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4947     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4948       return false;
4949
4950     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4951       DecodeVPERMVMask(C, VT, Mask);
4952       break;
4953     }
4954     return false;
4955   }
4956   case X86ISD::VPERMV3: {
4957     IsUnary = false;
4958     SDValue MaskNode = N->getOperand(1);
4959     while (MaskNode->getOpcode() == ISD::BITCAST)
4960       MaskNode = MaskNode->getOperand(1);
4961
4962     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4963       // If we have a build-vector, then things are easy.
4964       assert(MaskNode.getSimpleValueType().isInteger() &&
4965              MaskNode.getSimpleValueType().getVectorNumElements() ==
4966              VT.getVectorNumElements());
4967
4968       SmallVector<uint64_t, 32> RawMask;
4969       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4970
4971       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4972         SDValue Op = MaskNode->getOperand(i);
4973         if (Op->getOpcode() == ISD::UNDEF)
4974           RawMask.push_back((uint64_t)SM_SentinelUndef);
4975         else {
4976           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4977           if (!CN)
4978             return false;
4979           APInt MaskElement = CN->getAPIntValue();
4980           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4981         }
4982       }
4983       DecodeVPERMV3Mask(RawMask, Mask);
4984       break;
4985     }
4986
4987     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4988     if (!MaskLoad)
4989       return false;
4990
4991     SDValue Ptr = MaskLoad->getBasePtr();
4992     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4993         Ptr->getOpcode() == X86ISD::WrapperRIP)
4994       Ptr = Ptr->getOperand(0);
4995
4996     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4997     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4998       return false;
4999
5000     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
5001       DecodeVPERMV3Mask(C, VT, Mask);
5002       break;
5003     }
5004     return false;
5005   }
5006   default: llvm_unreachable("unknown target shuffle node");
5007   }
5008
5009   // Empty mask indicates the decode failed.
5010   if (Mask.empty())
5011     return false;
5012
5013   // Check if we're getting a shuffle mask with zero'd elements.
5014   if (!AllowSentinelZero)
5015     if (std::any_of(Mask.begin(), Mask.end(),
5016                     [](int M){ return M == SM_SentinelZero; }))
5017       return false;
5018
5019   // If we have a fake unary shuffle, the shuffle mask is spread across two
5020   // inputs that are actually the same node. Re-map the mask to always point
5021   // into the first input.
5022   if (IsFakeUnary)
5023     for (int &M : Mask)
5024       if (M >= (int)Mask.size())
5025         M -= Mask.size();
5026
5027   return true;
5028 }
5029
5030 /// Returns the scalar element that will make up the ith
5031 /// element of the result of the vector shuffle.
5032 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
5033                                    unsigned Depth) {
5034   if (Depth == 6)
5035     return SDValue();  // Limit search depth.
5036
5037   SDValue V = SDValue(N, 0);
5038   EVT VT = V.getValueType();
5039   unsigned Opcode = V.getOpcode();
5040
5041   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
5042   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
5043     int Elt = SV->getMaskElt(Index);
5044
5045     if (Elt < 0)
5046       return DAG.getUNDEF(VT.getVectorElementType());
5047
5048     unsigned NumElems = VT.getVectorNumElements();
5049     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
5050                                          : SV->getOperand(1);
5051     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
5052   }
5053
5054   // Recurse into target specific vector shuffles to find scalars.
5055   if (isTargetShuffle(Opcode)) {
5056     MVT ShufVT = V.getSimpleValueType();
5057     int NumElems = (int)ShufVT.getVectorNumElements();
5058     SmallVector<int, 16> ShuffleMask;
5059     bool IsUnary;
5060
5061     if (!getTargetShuffleMask(N, ShufVT, false, ShuffleMask, IsUnary))
5062       return SDValue();
5063
5064     int Elt = ShuffleMask[Index];
5065     if (Elt == SM_SentinelUndef)
5066       return DAG.getUNDEF(ShufVT.getVectorElementType());
5067
5068     assert(0 <= Elt && Elt < (2*NumElems) && "Shuffle index out of range");
5069     SDValue NewV = (Elt < NumElems) ? N->getOperand(0) : N->getOperand(1);
5070     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
5071                                Depth+1);
5072   }
5073
5074   // Actual nodes that may contain scalar elements
5075   if (Opcode == ISD::BITCAST) {
5076     V = V.getOperand(0);
5077     EVT SrcVT = V.getValueType();
5078     unsigned NumElems = VT.getVectorNumElements();
5079
5080     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
5081       return SDValue();
5082   }
5083
5084   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5085     return (Index == 0) ? V.getOperand(0)
5086                         : DAG.getUNDEF(VT.getVectorElementType());
5087
5088   if (V.getOpcode() == ISD::BUILD_VECTOR)
5089     return V.getOperand(Index);
5090
5091   return SDValue();
5092 }
5093
5094 /// Custom lower build_vector of v16i8.
5095 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
5096                                        unsigned NumNonZero, unsigned NumZero,
5097                                        SelectionDAG &DAG,
5098                                        const X86Subtarget* Subtarget,
5099                                        const TargetLowering &TLI) {
5100   if (NumNonZero > 8)
5101     return SDValue();
5102
5103   SDLoc dl(Op);
5104   SDValue V;
5105   bool First = true;
5106
5107   // SSE4.1 - use PINSRB to insert each byte directly.
5108   if (Subtarget->hasSSE41()) {
5109     for (unsigned i = 0; i < 16; ++i) {
5110       bool isNonZero = (NonZeros & (1 << i)) != 0;
5111       if (isNonZero) {
5112         if (First) {
5113           if (NumZero)
5114             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
5115           else
5116             V = DAG.getUNDEF(MVT::v16i8);
5117           First = false;
5118         }
5119         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5120                         MVT::v16i8, V, Op.getOperand(i),
5121                         DAG.getIntPtrConstant(i, dl));
5122       }
5123     }
5124
5125     return V;
5126   }
5127
5128   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
5129   for (unsigned i = 0; i < 16; ++i) {
5130     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5131     if (ThisIsNonZero && First) {
5132       if (NumZero)
5133         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5134       else
5135         V = DAG.getUNDEF(MVT::v8i16);
5136       First = false;
5137     }
5138
5139     if ((i & 1) != 0) {
5140       SDValue ThisElt, LastElt;
5141       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5142       if (LastIsNonZero) {
5143         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5144                               MVT::i16, Op.getOperand(i-1));
5145       }
5146       if (ThisIsNonZero) {
5147         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5148         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5149                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
5150         if (LastIsNonZero)
5151           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5152       } else
5153         ThisElt = LastElt;
5154
5155       if (ThisElt.getNode())
5156         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5157                         DAG.getIntPtrConstant(i/2, dl));
5158     }
5159   }
5160
5161   return DAG.getBitcast(MVT::v16i8, V);
5162 }
5163
5164 /// Custom lower build_vector of v8i16.
5165 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5166                                      unsigned NumNonZero, unsigned NumZero,
5167                                      SelectionDAG &DAG,
5168                                      const X86Subtarget* Subtarget,
5169                                      const TargetLowering &TLI) {
5170   if (NumNonZero > 4)
5171     return SDValue();
5172
5173   SDLoc dl(Op);
5174   SDValue V;
5175   bool First = true;
5176   for (unsigned i = 0; i < 8; ++i) {
5177     bool isNonZero = (NonZeros & (1 << i)) != 0;
5178     if (isNonZero) {
5179       if (First) {
5180         if (NumZero)
5181           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5182         else
5183           V = DAG.getUNDEF(MVT::v8i16);
5184         First = false;
5185       }
5186       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5187                       MVT::v8i16, V, Op.getOperand(i),
5188                       DAG.getIntPtrConstant(i, dl));
5189     }
5190   }
5191
5192   return V;
5193 }
5194
5195 /// Custom lower build_vector of v4i32 or v4f32.
5196 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5197                                      const X86Subtarget *Subtarget,
5198                                      const TargetLowering &TLI) {
5199   // Find all zeroable elements.
5200   std::bitset<4> Zeroable;
5201   for (int i=0; i < 4; ++i) {
5202     SDValue Elt = Op->getOperand(i);
5203     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5204   }
5205   assert(Zeroable.size() - Zeroable.count() > 1 &&
5206          "We expect at least two non-zero elements!");
5207
5208   // We only know how to deal with build_vector nodes where elements are either
5209   // zeroable or extract_vector_elt with constant index.
5210   SDValue FirstNonZero;
5211   unsigned FirstNonZeroIdx;
5212   for (unsigned i=0; i < 4; ++i) {
5213     if (Zeroable[i])
5214       continue;
5215     SDValue Elt = Op->getOperand(i);
5216     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5217         !isa<ConstantSDNode>(Elt.getOperand(1)))
5218       return SDValue();
5219     // Make sure that this node is extracting from a 128-bit vector.
5220     MVT VT = Elt.getOperand(0).getSimpleValueType();
5221     if (!VT.is128BitVector())
5222       return SDValue();
5223     if (!FirstNonZero.getNode()) {
5224       FirstNonZero = Elt;
5225       FirstNonZeroIdx = i;
5226     }
5227   }
5228
5229   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5230   SDValue V1 = FirstNonZero.getOperand(0);
5231   MVT VT = V1.getSimpleValueType();
5232
5233   // See if this build_vector can be lowered as a blend with zero.
5234   SDValue Elt;
5235   unsigned EltMaskIdx, EltIdx;
5236   int Mask[4];
5237   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5238     if (Zeroable[EltIdx]) {
5239       // The zero vector will be on the right hand side.
5240       Mask[EltIdx] = EltIdx+4;
5241       continue;
5242     }
5243
5244     Elt = Op->getOperand(EltIdx);
5245     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5246     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5247     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5248       break;
5249     Mask[EltIdx] = EltIdx;
5250   }
5251
5252   if (EltIdx == 4) {
5253     // Let the shuffle legalizer deal with blend operations.
5254     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5255     if (V1.getSimpleValueType() != VT)
5256       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5257     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5258   }
5259
5260   // See if we can lower this build_vector to a INSERTPS.
5261   if (!Subtarget->hasSSE41())
5262     return SDValue();
5263
5264   SDValue V2 = Elt.getOperand(0);
5265   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5266     V1 = SDValue();
5267
5268   bool CanFold = true;
5269   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5270     if (Zeroable[i])
5271       continue;
5272
5273     SDValue Current = Op->getOperand(i);
5274     SDValue SrcVector = Current->getOperand(0);
5275     if (!V1.getNode())
5276       V1 = SrcVector;
5277     CanFold = SrcVector == V1 &&
5278       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5279   }
5280
5281   if (!CanFold)
5282     return SDValue();
5283
5284   assert(V1.getNode() && "Expected at least two non-zero elements!");
5285   if (V1.getSimpleValueType() != MVT::v4f32)
5286     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5287   if (V2.getSimpleValueType() != MVT::v4f32)
5288     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5289
5290   // Ok, we can emit an INSERTPS instruction.
5291   unsigned ZMask = Zeroable.to_ulong();
5292
5293   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5294   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5295   SDLoc DL(Op);
5296   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5297                                DAG.getIntPtrConstant(InsertPSMask, DL));
5298   return DAG.getBitcast(VT, Result);
5299 }
5300
5301 /// Return a vector logical shift node.
5302 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5303                          unsigned NumBits, SelectionDAG &DAG,
5304                          const TargetLowering &TLI, SDLoc dl) {
5305   assert(VT.is128BitVector() && "Unknown type for VShift");
5306   MVT ShVT = MVT::v2i64;
5307   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5308   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5309   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5310   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5311   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5312   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5313 }
5314
5315 static SDValue
5316 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5317
5318   // Check if the scalar load can be widened into a vector load. And if
5319   // the address is "base + cst" see if the cst can be "absorbed" into
5320   // the shuffle mask.
5321   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5322     SDValue Ptr = LD->getBasePtr();
5323     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5324       return SDValue();
5325     EVT PVT = LD->getValueType(0);
5326     if (PVT != MVT::i32 && PVT != MVT::f32)
5327       return SDValue();
5328
5329     int FI = -1;
5330     int64_t Offset = 0;
5331     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5332       FI = FINode->getIndex();
5333       Offset = 0;
5334     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5335                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5336       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5337       Offset = Ptr.getConstantOperandVal(1);
5338       Ptr = Ptr.getOperand(0);
5339     } else {
5340       return SDValue();
5341     }
5342
5343     // FIXME: 256-bit vector instructions don't require a strict alignment,
5344     // improve this code to support it better.
5345     unsigned RequiredAlign = VT.getSizeInBits()/8;
5346     SDValue Chain = LD->getChain();
5347     // Make sure the stack object alignment is at least 16 or 32.
5348     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5349     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5350       if (MFI->isFixedObjectIndex(FI)) {
5351         // Can't change the alignment. FIXME: It's possible to compute
5352         // the exact stack offset and reference FI + adjust offset instead.
5353         // If someone *really* cares about this. That's the way to implement it.
5354         return SDValue();
5355       } else {
5356         MFI->setObjectAlignment(FI, RequiredAlign);
5357       }
5358     }
5359
5360     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5361     // Ptr + (Offset & ~15).
5362     if (Offset < 0)
5363       return SDValue();
5364     if ((Offset % RequiredAlign) & 3)
5365       return SDValue();
5366     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5367     if (StartOffset) {
5368       SDLoc DL(Ptr);
5369       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5370                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5371     }
5372
5373     int EltNo = (Offset - StartOffset) >> 2;
5374     unsigned NumElems = VT.getVectorNumElements();
5375
5376     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5377     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5378                              LD->getPointerInfo().getWithOffset(StartOffset),
5379                              false, false, false, 0);
5380
5381     SmallVector<int, 8> Mask(NumElems, EltNo);
5382
5383     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5384   }
5385
5386   return SDValue();
5387 }
5388
5389 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5390 /// elements can be replaced by a single large load which has the same value as
5391 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5392 ///
5393 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5394 ///
5395 /// FIXME: we'd also like to handle the case where the last elements are zero
5396 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5397 /// There's even a handy isZeroNode for that purpose.
5398 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5399                                         SDLoc &DL, SelectionDAG &DAG,
5400                                         bool isAfterLegalize) {
5401   unsigned NumElems = Elts.size();
5402
5403   LoadSDNode *LDBase = nullptr;
5404   unsigned LastLoadedElt = -1U;
5405
5406   // For each element in the initializer, see if we've found a load or an undef.
5407   // If we don't find an initial load element, or later load elements are
5408   // non-consecutive, bail out.
5409   for (unsigned i = 0; i < NumElems; ++i) {
5410     SDValue Elt = Elts[i];
5411     // Look through a bitcast.
5412     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5413       Elt = Elt.getOperand(0);
5414     if (!Elt.getNode() ||
5415         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5416       return SDValue();
5417     if (!LDBase) {
5418       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5419         return SDValue();
5420       LDBase = cast<LoadSDNode>(Elt.getNode());
5421       LastLoadedElt = i;
5422       continue;
5423     }
5424     if (Elt.getOpcode() == ISD::UNDEF)
5425       continue;
5426
5427     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5428     EVT LdVT = Elt.getValueType();
5429     // Each loaded element must be the correct fractional portion of the
5430     // requested vector load.
5431     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5432       return SDValue();
5433     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5434       return SDValue();
5435     LastLoadedElt = i;
5436   }
5437
5438   // If we have found an entire vector of loads and undefs, then return a large
5439   // load of the entire vector width starting at the base pointer.  If we found
5440   // consecutive loads for the low half, generate a vzext_load node.
5441   if (LastLoadedElt == NumElems - 1) {
5442     assert(LDBase && "Did not find base load for merging consecutive loads");
5443     EVT EltVT = LDBase->getValueType(0);
5444     // Ensure that the input vector size for the merged loads matches the
5445     // cumulative size of the input elements.
5446     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5447       return SDValue();
5448
5449     if (isAfterLegalize &&
5450         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5451       return SDValue();
5452
5453     SDValue NewLd = SDValue();
5454
5455     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5456                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5457                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5458                         LDBase->getAlignment());
5459
5460     if (LDBase->hasAnyUseOfValue(1)) {
5461       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5462                                      SDValue(LDBase, 1),
5463                                      SDValue(NewLd.getNode(), 1));
5464       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5465       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5466                              SDValue(NewLd.getNode(), 1));
5467     }
5468
5469     return NewLd;
5470   }
5471
5472   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5473   //of a v4i32 / v4f32. It's probably worth generalizing.
5474   EVT EltVT = VT.getVectorElementType();
5475   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5476       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5477     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5478     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5479     SDValue ResNode =
5480         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5481                                 LDBase->getPointerInfo(),
5482                                 LDBase->getAlignment(),
5483                                 false/*isVolatile*/, true/*ReadMem*/,
5484                                 false/*WriteMem*/);
5485
5486     // Make sure the newly-created LOAD is in the same position as LDBase in
5487     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5488     // update uses of LDBase's output chain to use the TokenFactor.
5489     if (LDBase->hasAnyUseOfValue(1)) {
5490       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5491                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5492       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5493       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5494                              SDValue(ResNode.getNode(), 1));
5495     }
5496
5497     return DAG.getBitcast(VT, ResNode);
5498   }
5499   return SDValue();
5500 }
5501
5502 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5503 /// to generate a splat value for the following cases:
5504 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5505 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5506 /// a scalar load, or a constant.
5507 /// The VBROADCAST node is returned when a pattern is found,
5508 /// or SDValue() otherwise.
5509 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5510                                     SelectionDAG &DAG) {
5511   // VBROADCAST requires AVX.
5512   // TODO: Splats could be generated for non-AVX CPUs using SSE
5513   // instructions, but there's less potential gain for only 128-bit vectors.
5514   if (!Subtarget->hasAVX())
5515     return SDValue();
5516
5517   MVT VT = Op.getSimpleValueType();
5518   SDLoc dl(Op);
5519
5520   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5521          "Unsupported vector type for broadcast.");
5522
5523   SDValue Ld;
5524   bool ConstSplatVal;
5525
5526   switch (Op.getOpcode()) {
5527     default:
5528       // Unknown pattern found.
5529       return SDValue();
5530
5531     case ISD::BUILD_VECTOR: {
5532       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5533       BitVector UndefElements;
5534       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5535
5536       // We need a splat of a single value to use broadcast, and it doesn't
5537       // make any sense if the value is only in one element of the vector.
5538       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5539         return SDValue();
5540
5541       Ld = Splat;
5542       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5543                        Ld.getOpcode() == ISD::ConstantFP);
5544
5545       // Make sure that all of the users of a non-constant load are from the
5546       // BUILD_VECTOR node.
5547       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5548         return SDValue();
5549       break;
5550     }
5551
5552     case ISD::VECTOR_SHUFFLE: {
5553       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5554
5555       // Shuffles must have a splat mask where the first element is
5556       // broadcasted.
5557       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5558         return SDValue();
5559
5560       SDValue Sc = Op.getOperand(0);
5561       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5562           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5563
5564         if (!Subtarget->hasInt256())
5565           return SDValue();
5566
5567         // Use the register form of the broadcast instruction available on AVX2.
5568         if (VT.getSizeInBits() >= 256)
5569           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5570         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5571       }
5572
5573       Ld = Sc.getOperand(0);
5574       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5575                        Ld.getOpcode() == ISD::ConstantFP);
5576
5577       // The scalar_to_vector node and the suspected
5578       // load node must have exactly one user.
5579       // Constants may have multiple users.
5580
5581       // AVX-512 has register version of the broadcast
5582       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5583         Ld.getValueType().getSizeInBits() >= 32;
5584       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5585           !hasRegVer))
5586         return SDValue();
5587       break;
5588     }
5589   }
5590
5591   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5592   bool IsGE256 = (VT.getSizeInBits() >= 256);
5593
5594   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5595   // instruction to save 8 or more bytes of constant pool data.
5596   // TODO: If multiple splats are generated to load the same constant,
5597   // it may be detrimental to overall size. There needs to be a way to detect
5598   // that condition to know if this is truly a size win.
5599   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5600
5601   // Handle broadcasting a single constant scalar from the constant pool
5602   // into a vector.
5603   // On Sandybridge (no AVX2), it is still better to load a constant vector
5604   // from the constant pool and not to broadcast it from a scalar.
5605   // But override that restriction when optimizing for size.
5606   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5607   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5608     EVT CVT = Ld.getValueType();
5609     assert(!CVT.isVector() && "Must not broadcast a vector type");
5610
5611     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5612     // For size optimization, also splat v2f64 and v2i64, and for size opt
5613     // with AVX2, also splat i8 and i16.
5614     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5615     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5616         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5617       const Constant *C = nullptr;
5618       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5619         C = CI->getConstantIntValue();
5620       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5621         C = CF->getConstantFPValue();
5622
5623       assert(C && "Invalid constant type");
5624
5625       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5626       SDValue CP =
5627           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5628       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5629       Ld = DAG.getLoad(
5630           CVT, dl, DAG.getEntryNode(), CP,
5631           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5632           false, false, Alignment);
5633
5634       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5635     }
5636   }
5637
5638   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5639
5640   // Handle AVX2 in-register broadcasts.
5641   if (!IsLoad && Subtarget->hasInt256() &&
5642       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5643     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5644
5645   // The scalar source must be a normal load.
5646   if (!IsLoad)
5647     return SDValue();
5648
5649   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5650       (Subtarget->hasVLX() && ScalarSize == 64))
5651     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5652
5653   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5654   // double since there is no vbroadcastsd xmm
5655   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5656     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5657       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5658   }
5659
5660   // Unsupported broadcast.
5661   return SDValue();
5662 }
5663
5664 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5665 /// underlying vector and index.
5666 ///
5667 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5668 /// index.
5669 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5670                                          SDValue ExtIdx) {
5671   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5672   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5673     return Idx;
5674
5675   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5676   // lowered this:
5677   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5678   // to:
5679   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5680   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5681   //                           undef)
5682   //                       Constant<0>)
5683   // In this case the vector is the extract_subvector expression and the index
5684   // is 2, as specified by the shuffle.
5685   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5686   SDValue ShuffleVec = SVOp->getOperand(0);
5687   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5688   assert(ShuffleVecVT.getVectorElementType() ==
5689          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5690
5691   int ShuffleIdx = SVOp->getMaskElt(Idx);
5692   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5693     ExtractedFromVec = ShuffleVec;
5694     return ShuffleIdx;
5695   }
5696   return Idx;
5697 }
5698
5699 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5700   MVT VT = Op.getSimpleValueType();
5701
5702   // Skip if insert_vec_elt is not supported.
5703   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5704   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5705     return SDValue();
5706
5707   SDLoc DL(Op);
5708   unsigned NumElems = Op.getNumOperands();
5709
5710   SDValue VecIn1;
5711   SDValue VecIn2;
5712   SmallVector<unsigned, 4> InsertIndices;
5713   SmallVector<int, 8> Mask(NumElems, -1);
5714
5715   for (unsigned i = 0; i != NumElems; ++i) {
5716     unsigned Opc = Op.getOperand(i).getOpcode();
5717
5718     if (Opc == ISD::UNDEF)
5719       continue;
5720
5721     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5722       // Quit if more than 1 elements need inserting.
5723       if (InsertIndices.size() > 1)
5724         return SDValue();
5725
5726       InsertIndices.push_back(i);
5727       continue;
5728     }
5729
5730     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5731     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5732     // Quit if non-constant index.
5733     if (!isa<ConstantSDNode>(ExtIdx))
5734       return SDValue();
5735     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5736
5737     // Quit if extracted from vector of different type.
5738     if (ExtractedFromVec.getValueType() != VT)
5739       return SDValue();
5740
5741     if (!VecIn1.getNode())
5742       VecIn1 = ExtractedFromVec;
5743     else if (VecIn1 != ExtractedFromVec) {
5744       if (!VecIn2.getNode())
5745         VecIn2 = ExtractedFromVec;
5746       else if (VecIn2 != ExtractedFromVec)
5747         // Quit if more than 2 vectors to shuffle
5748         return SDValue();
5749     }
5750
5751     if (ExtractedFromVec == VecIn1)
5752       Mask[i] = Idx;
5753     else if (ExtractedFromVec == VecIn2)
5754       Mask[i] = Idx + NumElems;
5755   }
5756
5757   if (!VecIn1.getNode())
5758     return SDValue();
5759
5760   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5761   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5762   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5763     unsigned Idx = InsertIndices[i];
5764     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5765                      DAG.getIntPtrConstant(Idx, DL));
5766   }
5767
5768   return NV;
5769 }
5770
5771 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5772   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5773          Op.getScalarValueSizeInBits() == 1 &&
5774          "Can not convert non-constant vector");
5775   uint64_t Immediate = 0;
5776   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5777     SDValue In = Op.getOperand(idx);
5778     if (In.getOpcode() != ISD::UNDEF)
5779       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5780   }
5781   SDLoc dl(Op);
5782   MVT VT =
5783    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5784   return DAG.getConstant(Immediate, dl, VT);
5785 }
5786 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5787 SDValue
5788 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5789
5790   MVT VT = Op.getSimpleValueType();
5791   assert((VT.getVectorElementType() == MVT::i1) &&
5792          "Unexpected type in LowerBUILD_VECTORvXi1!");
5793
5794   SDLoc dl(Op);
5795   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5796     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5797     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5798     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5799   }
5800
5801   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5802     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5803     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5804     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5805   }
5806
5807   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5808     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5809     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5810       return DAG.getBitcast(VT, Imm);
5811     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5812     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5813                         DAG.getIntPtrConstant(0, dl));
5814   }
5815
5816   // Vector has one or more non-const elements
5817   uint64_t Immediate = 0;
5818   SmallVector<unsigned, 16> NonConstIdx;
5819   bool IsSplat = true;
5820   bool HasConstElts = false;
5821   int SplatIdx = -1;
5822   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5823     SDValue In = Op.getOperand(idx);
5824     if (In.getOpcode() == ISD::UNDEF)
5825       continue;
5826     if (!isa<ConstantSDNode>(In))
5827       NonConstIdx.push_back(idx);
5828     else {
5829       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5830       HasConstElts = true;
5831     }
5832     if (SplatIdx == -1)
5833       SplatIdx = idx;
5834     else if (In != Op.getOperand(SplatIdx))
5835       IsSplat = false;
5836   }
5837
5838   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5839   if (IsSplat)
5840     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5841                        DAG.getConstant(1, dl, VT),
5842                        DAG.getConstant(0, dl, VT));
5843
5844   // insert elements one by one
5845   SDValue DstVec;
5846   SDValue Imm;
5847   if (Immediate) {
5848     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5849     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5850   }
5851   else if (HasConstElts)
5852     Imm = DAG.getConstant(0, dl, VT);
5853   else
5854     Imm = DAG.getUNDEF(VT);
5855   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5856     DstVec = DAG.getBitcast(VT, Imm);
5857   else {
5858     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5859     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5860                          DAG.getIntPtrConstant(0, dl));
5861   }
5862
5863   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5864     unsigned InsertIdx = NonConstIdx[i];
5865     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5866                          Op.getOperand(InsertIdx),
5867                          DAG.getIntPtrConstant(InsertIdx, dl));
5868   }
5869   return DstVec;
5870 }
5871
5872 /// \brief Return true if \p N implements a horizontal binop and return the
5873 /// operands for the horizontal binop into V0 and V1.
5874 ///
5875 /// This is a helper function of LowerToHorizontalOp().
5876 /// This function checks that the build_vector \p N in input implements a
5877 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5878 /// operation to match.
5879 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5880 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5881 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5882 /// arithmetic sub.
5883 ///
5884 /// This function only analyzes elements of \p N whose indices are
5885 /// in range [BaseIdx, LastIdx).
5886 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5887                               SelectionDAG &DAG,
5888                               unsigned BaseIdx, unsigned LastIdx,
5889                               SDValue &V0, SDValue &V1) {
5890   EVT VT = N->getValueType(0);
5891
5892   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5893   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5894          "Invalid Vector in input!");
5895
5896   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5897   bool CanFold = true;
5898   unsigned ExpectedVExtractIdx = BaseIdx;
5899   unsigned NumElts = LastIdx - BaseIdx;
5900   V0 = DAG.getUNDEF(VT);
5901   V1 = DAG.getUNDEF(VT);
5902
5903   // Check if N implements a horizontal binop.
5904   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5905     SDValue Op = N->getOperand(i + BaseIdx);
5906
5907     // Skip UNDEFs.
5908     if (Op->getOpcode() == ISD::UNDEF) {
5909       // Update the expected vector extract index.
5910       if (i * 2 == NumElts)
5911         ExpectedVExtractIdx = BaseIdx;
5912       ExpectedVExtractIdx += 2;
5913       continue;
5914     }
5915
5916     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5917
5918     if (!CanFold)
5919       break;
5920
5921     SDValue Op0 = Op.getOperand(0);
5922     SDValue Op1 = Op.getOperand(1);
5923
5924     // Try to match the following pattern:
5925     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5926     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5927         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5928         Op0.getOperand(0) == Op1.getOperand(0) &&
5929         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5930         isa<ConstantSDNode>(Op1.getOperand(1)));
5931     if (!CanFold)
5932       break;
5933
5934     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5935     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5936
5937     if (i * 2 < NumElts) {
5938       if (V0.getOpcode() == ISD::UNDEF) {
5939         V0 = Op0.getOperand(0);
5940         if (V0.getValueType() != VT)
5941           return false;
5942       }
5943     } else {
5944       if (V1.getOpcode() == ISD::UNDEF) {
5945         V1 = Op0.getOperand(0);
5946         if (V1.getValueType() != VT)
5947           return false;
5948       }
5949       if (i * 2 == NumElts)
5950         ExpectedVExtractIdx = BaseIdx;
5951     }
5952
5953     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5954     if (I0 == ExpectedVExtractIdx)
5955       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5956     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5957       // Try to match the following dag sequence:
5958       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5959       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5960     } else
5961       CanFold = false;
5962
5963     ExpectedVExtractIdx += 2;
5964   }
5965
5966   return CanFold;
5967 }
5968
5969 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5970 /// a concat_vector.
5971 ///
5972 /// This is a helper function of LowerToHorizontalOp().
5973 /// This function expects two 256-bit vectors called V0 and V1.
5974 /// At first, each vector is split into two separate 128-bit vectors.
5975 /// Then, the resulting 128-bit vectors are used to implement two
5976 /// horizontal binary operations.
5977 ///
5978 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5979 ///
5980 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5981 /// the two new horizontal binop.
5982 /// When Mode is set, the first horizontal binop dag node would take as input
5983 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5984 /// horizontal binop dag node would take as input the lower 128-bit of V1
5985 /// and the upper 128-bit of V1.
5986 ///   Example:
5987 ///     HADD V0_LO, V0_HI
5988 ///     HADD V1_LO, V1_HI
5989 ///
5990 /// Otherwise, the first horizontal binop dag node takes as input the lower
5991 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5992 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5993 ///   Example:
5994 ///     HADD V0_LO, V1_LO
5995 ///     HADD V0_HI, V1_HI
5996 ///
5997 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5998 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5999 /// the upper 128-bits of the result.
6000 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
6001                                      SDLoc DL, SelectionDAG &DAG,
6002                                      unsigned X86Opcode, bool Mode,
6003                                      bool isUndefLO, bool isUndefHI) {
6004   EVT VT = V0.getValueType();
6005   assert(VT.is256BitVector() && VT == V1.getValueType() &&
6006          "Invalid nodes in input!");
6007
6008   unsigned NumElts = VT.getVectorNumElements();
6009   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
6010   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
6011   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
6012   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
6013   EVT NewVT = V0_LO.getValueType();
6014
6015   SDValue LO = DAG.getUNDEF(NewVT);
6016   SDValue HI = DAG.getUNDEF(NewVT);
6017
6018   if (Mode) {
6019     // Don't emit a horizontal binop if the result is expected to be UNDEF.
6020     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
6021       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
6022     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
6023       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
6024   } else {
6025     // Don't emit a horizontal binop if the result is expected to be UNDEF.
6026     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
6027                        V1_LO->getOpcode() != ISD::UNDEF))
6028       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
6029
6030     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
6031                        V1_HI->getOpcode() != ISD::UNDEF))
6032       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
6033   }
6034
6035   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
6036 }
6037
6038 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
6039 /// node.
6040 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
6041                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6042   MVT VT = BV->getSimpleValueType(0);
6043   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
6044       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
6045     return SDValue();
6046
6047   SDLoc DL(BV);
6048   unsigned NumElts = VT.getVectorNumElements();
6049   SDValue InVec0 = DAG.getUNDEF(VT);
6050   SDValue InVec1 = DAG.getUNDEF(VT);
6051
6052   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
6053           VT == MVT::v2f64) && "build_vector with an invalid type found!");
6054
6055   // Odd-numbered elements in the input build vector are obtained from
6056   // adding two integer/float elements.
6057   // Even-numbered elements in the input build vector are obtained from
6058   // subtracting two integer/float elements.
6059   unsigned ExpectedOpcode = ISD::FSUB;
6060   unsigned NextExpectedOpcode = ISD::FADD;
6061   bool AddFound = false;
6062   bool SubFound = false;
6063
6064   for (unsigned i = 0, e = NumElts; i != e; ++i) {
6065     SDValue Op = BV->getOperand(i);
6066
6067     // Skip 'undef' values.
6068     unsigned Opcode = Op.getOpcode();
6069     if (Opcode == ISD::UNDEF) {
6070       std::swap(ExpectedOpcode, NextExpectedOpcode);
6071       continue;
6072     }
6073
6074     // Early exit if we found an unexpected opcode.
6075     if (Opcode != ExpectedOpcode)
6076       return SDValue();
6077
6078     SDValue Op0 = Op.getOperand(0);
6079     SDValue Op1 = Op.getOperand(1);
6080
6081     // Try to match the following pattern:
6082     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
6083     // Early exit if we cannot match that sequence.
6084     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6085         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6086         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
6087         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
6088         Op0.getOperand(1) != Op1.getOperand(1))
6089       return SDValue();
6090
6091     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6092     if (I0 != i)
6093       return SDValue();
6094
6095     // We found a valid add/sub node. Update the information accordingly.
6096     if (i & 1)
6097       AddFound = true;
6098     else
6099       SubFound = true;
6100
6101     // Update InVec0 and InVec1.
6102     if (InVec0.getOpcode() == ISD::UNDEF) {
6103       InVec0 = Op0.getOperand(0);
6104       if (InVec0.getSimpleValueType() != VT)
6105         return SDValue();
6106     }
6107     if (InVec1.getOpcode() == ISD::UNDEF) {
6108       InVec1 = Op1.getOperand(0);
6109       if (InVec1.getSimpleValueType() != VT)
6110         return SDValue();
6111     }
6112
6113     // Make sure that operands in input to each add/sub node always
6114     // come from a same pair of vectors.
6115     if (InVec0 != Op0.getOperand(0)) {
6116       if (ExpectedOpcode == ISD::FSUB)
6117         return SDValue();
6118
6119       // FADD is commutable. Try to commute the operands
6120       // and then test again.
6121       std::swap(Op0, Op1);
6122       if (InVec0 != Op0.getOperand(0))
6123         return SDValue();
6124     }
6125
6126     if (InVec1 != Op1.getOperand(0))
6127       return SDValue();
6128
6129     // Update the pair of expected opcodes.
6130     std::swap(ExpectedOpcode, NextExpectedOpcode);
6131   }
6132
6133   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6134   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6135       InVec1.getOpcode() != ISD::UNDEF)
6136     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6137
6138   return SDValue();
6139 }
6140
6141 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
6142 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
6143                                    const X86Subtarget *Subtarget,
6144                                    SelectionDAG &DAG) {
6145   MVT VT = BV->getSimpleValueType(0);
6146   unsigned NumElts = VT.getVectorNumElements();
6147   unsigned NumUndefsLO = 0;
6148   unsigned NumUndefsHI = 0;
6149   unsigned Half = NumElts/2;
6150
6151   // Count the number of UNDEF operands in the build_vector in input.
6152   for (unsigned i = 0, e = Half; i != e; ++i)
6153     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6154       NumUndefsLO++;
6155
6156   for (unsigned i = Half, e = NumElts; i != e; ++i)
6157     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6158       NumUndefsHI++;
6159
6160   // Early exit if this is either a build_vector of all UNDEFs or all the
6161   // operands but one are UNDEF.
6162   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6163     return SDValue();
6164
6165   SDLoc DL(BV);
6166   SDValue InVec0, InVec1;
6167   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6168     // Try to match an SSE3 float HADD/HSUB.
6169     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6170       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6171
6172     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6173       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6174   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6175     // Try to match an SSSE3 integer HADD/HSUB.
6176     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6177       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6178
6179     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6180       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6181   }
6182
6183   if (!Subtarget->hasAVX())
6184     return SDValue();
6185
6186   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6187     // Try to match an AVX horizontal add/sub of packed single/double
6188     // precision floating point values from 256-bit vectors.
6189     SDValue InVec2, InVec3;
6190     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6191         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6192         ((InVec0.getOpcode() == ISD::UNDEF ||
6193           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6194         ((InVec1.getOpcode() == ISD::UNDEF ||
6195           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6196       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6197
6198     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6199         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6200         ((InVec0.getOpcode() == ISD::UNDEF ||
6201           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6202         ((InVec1.getOpcode() == ISD::UNDEF ||
6203           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6204       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6205   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6206     // Try to match an AVX2 horizontal add/sub of signed integers.
6207     SDValue InVec2, InVec3;
6208     unsigned X86Opcode;
6209     bool CanFold = true;
6210
6211     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6212         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6213         ((InVec0.getOpcode() == ISD::UNDEF ||
6214           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6215         ((InVec1.getOpcode() == ISD::UNDEF ||
6216           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6217       X86Opcode = X86ISD::HADD;
6218     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6219         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6220         ((InVec0.getOpcode() == ISD::UNDEF ||
6221           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6222         ((InVec1.getOpcode() == ISD::UNDEF ||
6223           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6224       X86Opcode = X86ISD::HSUB;
6225     else
6226       CanFold = false;
6227
6228     if (CanFold) {
6229       // Fold this build_vector into a single horizontal add/sub.
6230       // Do this only if the target has AVX2.
6231       if (Subtarget->hasAVX2())
6232         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6233
6234       // Do not try to expand this build_vector into a pair of horizontal
6235       // add/sub if we can emit a pair of scalar add/sub.
6236       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6237         return SDValue();
6238
6239       // Convert this build_vector into a pair of horizontal binop followed by
6240       // a concat vector.
6241       bool isUndefLO = NumUndefsLO == Half;
6242       bool isUndefHI = NumUndefsHI == Half;
6243       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6244                                    isUndefLO, isUndefHI);
6245     }
6246   }
6247
6248   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6249        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6250     unsigned X86Opcode;
6251     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6252       X86Opcode = X86ISD::HADD;
6253     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6254       X86Opcode = X86ISD::HSUB;
6255     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6256       X86Opcode = X86ISD::FHADD;
6257     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6258       X86Opcode = X86ISD::FHSUB;
6259     else
6260       return SDValue();
6261
6262     // Don't try to expand this build_vector into a pair of horizontal add/sub
6263     // if we can simply emit a pair of scalar add/sub.
6264     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6265       return SDValue();
6266
6267     // Convert this build_vector into two horizontal add/sub followed by
6268     // a concat vector.
6269     bool isUndefLO = NumUndefsLO == Half;
6270     bool isUndefHI = NumUndefsHI == Half;
6271     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6272                                  isUndefLO, isUndefHI);
6273   }
6274
6275   return SDValue();
6276 }
6277
6278 SDValue
6279 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6280   SDLoc dl(Op);
6281
6282   MVT VT = Op.getSimpleValueType();
6283   MVT ExtVT = VT.getVectorElementType();
6284   unsigned NumElems = Op.getNumOperands();
6285
6286   // Generate vectors for predicate vectors.
6287   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6288     return LowerBUILD_VECTORvXi1(Op, DAG);
6289
6290   // Vectors containing all zeros can be matched by pxor and xorps later
6291   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6292     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6293     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6294     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6295       return Op;
6296
6297     return getZeroVector(VT, Subtarget, DAG, dl);
6298   }
6299
6300   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6301   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6302   // vpcmpeqd on 256-bit vectors.
6303   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6304     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6305       return Op;
6306
6307     if (!VT.is512BitVector())
6308       return getOnesVector(VT, Subtarget, DAG, dl);
6309   }
6310
6311   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6312   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6313     return AddSub;
6314   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6315     return HorizontalOp;
6316   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6317     return Broadcast;
6318
6319   unsigned EVTBits = ExtVT.getSizeInBits();
6320
6321   unsigned NumZero  = 0;
6322   unsigned NumNonZero = 0;
6323   uint64_t NonZeros = 0;
6324   bool IsAllConstants = true;
6325   SmallSet<SDValue, 8> Values;
6326   for (unsigned i = 0; i < NumElems; ++i) {
6327     SDValue Elt = Op.getOperand(i);
6328     if (Elt.getOpcode() == ISD::UNDEF)
6329       continue;
6330     Values.insert(Elt);
6331     if (Elt.getOpcode() != ISD::Constant &&
6332         Elt.getOpcode() != ISD::ConstantFP)
6333       IsAllConstants = false;
6334     if (X86::isZeroNode(Elt))
6335       NumZero++;
6336     else {
6337       assert(i < sizeof(NonZeros) * 8); // Make sure the shift is within range.
6338       NonZeros |= ((uint64_t)1 << i);
6339       NumNonZero++;
6340     }
6341   }
6342
6343   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6344   if (NumNonZero == 0)
6345     return DAG.getUNDEF(VT);
6346
6347   // Special case for single non-zero, non-undef, element.
6348   if (NumNonZero == 1) {
6349     unsigned Idx = countTrailingZeros(NonZeros);
6350     SDValue Item = Op.getOperand(Idx);
6351
6352     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6353     // the value are obviously zero, truncate the value to i32 and do the
6354     // insertion that way.  Only do this if the value is non-constant or if the
6355     // value is a constant being inserted into element 0.  It is cheaper to do
6356     // a constant pool load than it is to do a movd + shuffle.
6357     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6358         (!IsAllConstants || Idx == 0)) {
6359       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6360         // Handle SSE only.
6361         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6362         MVT VecVT = MVT::v4i32;
6363
6364         // Truncate the value (which may itself be a constant) to i32, and
6365         // convert it to a vector with movd (S2V+shuffle to zero extend).
6366         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6367         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6368         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6369                                       Item, Idx * 2, true, Subtarget, DAG));
6370       }
6371     }
6372
6373     // If we have a constant or non-constant insertion into the low element of
6374     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6375     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6376     // depending on what the source datatype is.
6377     if (Idx == 0) {
6378       if (NumZero == 0)
6379         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6380
6381       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6382           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6383         if (VT.is512BitVector()) {
6384           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6385           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6386                              Item, DAG.getIntPtrConstant(0, dl));
6387         }
6388         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6389                "Expected an SSE value type!");
6390         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6391         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6392         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6393       }
6394
6395       // We can't directly insert an i8 or i16 into a vector, so zero extend
6396       // it to i32 first.
6397       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6398         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6399         if (VT.is256BitVector()) {
6400           if (Subtarget->hasAVX()) {
6401             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6402             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6403           } else {
6404             // Without AVX, we need to extend to a 128-bit vector and then
6405             // insert into the 256-bit vector.
6406             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6407             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6408             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6409           }
6410         } else {
6411           assert(VT.is128BitVector() && "Expected an SSE value type!");
6412           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6413           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6414         }
6415         return DAG.getBitcast(VT, Item);
6416       }
6417     }
6418
6419     // Is it a vector logical left shift?
6420     if (NumElems == 2 && Idx == 1 &&
6421         X86::isZeroNode(Op.getOperand(0)) &&
6422         !X86::isZeroNode(Op.getOperand(1))) {
6423       unsigned NumBits = VT.getSizeInBits();
6424       return getVShift(true, VT,
6425                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6426                                    VT, Op.getOperand(1)),
6427                        NumBits/2, DAG, *this, dl);
6428     }
6429
6430     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6431       return SDValue();
6432
6433     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6434     // is a non-constant being inserted into an element other than the low one,
6435     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6436     // movd/movss) to move this into the low element, then shuffle it into
6437     // place.
6438     if (EVTBits == 32) {
6439       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6440       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6441     }
6442   }
6443
6444   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6445   if (Values.size() == 1) {
6446     if (EVTBits == 32) {
6447       // Instead of a shuffle like this:
6448       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6449       // Check if it's possible to issue this instead.
6450       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6451       unsigned Idx = countTrailingZeros(NonZeros);
6452       SDValue Item = Op.getOperand(Idx);
6453       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6454         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6455     }
6456     return SDValue();
6457   }
6458
6459   // A vector full of immediates; various special cases are already
6460   // handled, so this is best done with a single constant-pool load.
6461   if (IsAllConstants)
6462     return SDValue();
6463
6464   // For AVX-length vectors, see if we can use a vector load to get all of the
6465   // elements, otherwise build the individual 128-bit pieces and use
6466   // shuffles to put them in place.
6467   if (VT.is256BitVector() || VT.is512BitVector()) {
6468     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6469
6470     // Check for a build vector of consecutive loads.
6471     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6472       return LD;
6473
6474     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6475
6476     // Build both the lower and upper subvector.
6477     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6478                                 makeArrayRef(&V[0], NumElems/2));
6479     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6480                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6481
6482     // Recreate the wider vector with the lower and upper part.
6483     if (VT.is256BitVector())
6484       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6485     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6486   }
6487
6488   // Let legalizer expand 2-wide build_vectors.
6489   if (EVTBits == 64) {
6490     if (NumNonZero == 1) {
6491       // One half is zero or undef.
6492       unsigned Idx = countTrailingZeros(NonZeros);
6493       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6494                                Op.getOperand(Idx));
6495       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6496     }
6497     return SDValue();
6498   }
6499
6500   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6501   if (EVTBits == 8 && NumElems == 16)
6502     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros, NumNonZero, NumZero,
6503                                           DAG, Subtarget, *this))
6504       return V;
6505
6506   if (EVTBits == 16 && NumElems == 8)
6507     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros, NumNonZero, NumZero,
6508                                           DAG, Subtarget, *this))
6509       return V;
6510
6511   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6512   if (EVTBits == 32 && NumElems == 4)
6513     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6514       return V;
6515
6516   // If element VT is == 32 bits, turn it into a number of shuffles.
6517   SmallVector<SDValue, 8> V(NumElems);
6518   if (NumElems == 4 && NumZero > 0) {
6519     for (unsigned i = 0; i < 4; ++i) {
6520       bool isZero = !(NonZeros & (1ULL << i));
6521       if (isZero)
6522         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6523       else
6524         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6525     }
6526
6527     for (unsigned i = 0; i < 2; ++i) {
6528       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6529         default: break;
6530         case 0:
6531           V[i] = V[i*2];  // Must be a zero vector.
6532           break;
6533         case 1:
6534           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6535           break;
6536         case 2:
6537           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6538           break;
6539         case 3:
6540           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6541           break;
6542       }
6543     }
6544
6545     bool Reverse1 = (NonZeros & 0x3) == 2;
6546     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6547     int MaskVec[] = {
6548       Reverse1 ? 1 : 0,
6549       Reverse1 ? 0 : 1,
6550       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6551       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6552     };
6553     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6554   }
6555
6556   if (Values.size() > 1 && VT.is128BitVector()) {
6557     // Check for a build vector of consecutive loads.
6558     for (unsigned i = 0; i < NumElems; ++i)
6559       V[i] = Op.getOperand(i);
6560
6561     // Check for elements which are consecutive loads.
6562     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6563       return LD;
6564
6565     // Check for a build vector from mostly shuffle plus few inserting.
6566     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6567       return Sh;
6568
6569     // For SSE 4.1, use insertps to put the high elements into the low element.
6570     if (Subtarget->hasSSE41()) {
6571       SDValue Result;
6572       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6573         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6574       else
6575         Result = DAG.getUNDEF(VT);
6576
6577       for (unsigned i = 1; i < NumElems; ++i) {
6578         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6579         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6580                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6581       }
6582       return Result;
6583     }
6584
6585     // Otherwise, expand into a number of unpckl*, start by extending each of
6586     // our (non-undef) elements to the full vector width with the element in the
6587     // bottom slot of the vector (which generates no code for SSE).
6588     for (unsigned i = 0; i < NumElems; ++i) {
6589       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6590         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6591       else
6592         V[i] = DAG.getUNDEF(VT);
6593     }
6594
6595     // Next, we iteratively mix elements, e.g. for v4f32:
6596     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6597     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6598     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6599     unsigned EltStride = NumElems >> 1;
6600     while (EltStride != 0) {
6601       for (unsigned i = 0; i < EltStride; ++i) {
6602         // If V[i+EltStride] is undef and this is the first round of mixing,
6603         // then it is safe to just drop this shuffle: V[i] is already in the
6604         // right place, the one element (since it's the first round) being
6605         // inserted as undef can be dropped.  This isn't safe for successive
6606         // rounds because they will permute elements within both vectors.
6607         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6608             EltStride == NumElems/2)
6609           continue;
6610
6611         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6612       }
6613       EltStride >>= 1;
6614     }
6615     return V[0];
6616   }
6617   return SDValue();
6618 }
6619
6620 // 256-bit AVX can use the vinsertf128 instruction
6621 // to create 256-bit vectors from two other 128-bit ones.
6622 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6623   SDLoc dl(Op);
6624   MVT ResVT = Op.getSimpleValueType();
6625
6626   assert((ResVT.is256BitVector() ||
6627           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6628
6629   SDValue V1 = Op.getOperand(0);
6630   SDValue V2 = Op.getOperand(1);
6631   unsigned NumElems = ResVT.getVectorNumElements();
6632   if (ResVT.is256BitVector())
6633     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6634
6635   if (Op.getNumOperands() == 4) {
6636     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6637                                   ResVT.getVectorNumElements()/2);
6638     SDValue V3 = Op.getOperand(2);
6639     SDValue V4 = Op.getOperand(3);
6640     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6641       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6642   }
6643   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6644 }
6645
6646 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6647                                        const X86Subtarget *Subtarget,
6648                                        SelectionDAG & DAG) {
6649   SDLoc dl(Op);
6650   MVT ResVT = Op.getSimpleValueType();
6651   unsigned NumOfOperands = Op.getNumOperands();
6652
6653   assert(isPowerOf2_32(NumOfOperands) &&
6654          "Unexpected number of operands in CONCAT_VECTORS");
6655
6656   SDValue Undef = DAG.getUNDEF(ResVT);
6657   if (NumOfOperands > 2) {
6658     // Specialize the cases when all, or all but one, of the operands are undef.
6659     unsigned NumOfDefinedOps = 0;
6660     unsigned OpIdx = 0;
6661     for (unsigned i = 0; i < NumOfOperands; i++)
6662       if (!Op.getOperand(i).isUndef()) {
6663         NumOfDefinedOps++;
6664         OpIdx = i;
6665       }
6666     if (NumOfDefinedOps == 0)
6667       return Undef;
6668     if (NumOfDefinedOps == 1) {
6669       unsigned SubVecNumElts =
6670         Op.getOperand(OpIdx).getValueType().getVectorNumElements();
6671       SDValue IdxVal = DAG.getIntPtrConstant(SubVecNumElts * OpIdx, dl);
6672       return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef,
6673                          Op.getOperand(OpIdx), IdxVal);
6674     }
6675
6676     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6677                                   ResVT.getVectorNumElements()/2);
6678     SmallVector<SDValue, 2> Ops;
6679     for (unsigned i = 0; i < NumOfOperands/2; i++)
6680       Ops.push_back(Op.getOperand(i));
6681     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6682     Ops.clear();
6683     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6684       Ops.push_back(Op.getOperand(i));
6685     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6686     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6687   }
6688
6689   // 2 operands
6690   SDValue V1 = Op.getOperand(0);
6691   SDValue V2 = Op.getOperand(1);
6692   unsigned NumElems = ResVT.getVectorNumElements();
6693   assert(V1.getValueType() == V2.getValueType() &&
6694          V1.getValueType().getVectorNumElements() == NumElems/2 &&
6695          "Unexpected operands in CONCAT_VECTORS");
6696
6697   if (ResVT.getSizeInBits() >= 16)
6698     return Op; // The operation is legal with KUNPCK
6699
6700   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6701   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6702   SDValue ZeroVec = getZeroVector(ResVT, Subtarget, DAG, dl);
6703   if (IsZeroV1 && IsZeroV2)
6704     return ZeroVec;
6705
6706   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6707   if (V2.isUndef())
6708     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6709   if (IsZeroV2)
6710     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V1, ZeroIdx);
6711
6712   SDValue IdxVal = DAG.getIntPtrConstant(NumElems/2, dl);
6713   if (V1.isUndef())
6714     V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, IdxVal);
6715
6716   if (IsZeroV1)
6717     return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, ZeroVec, V2, IdxVal);
6718
6719   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6720   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, V1, V2, IdxVal);
6721 }
6722
6723 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6724                                    const X86Subtarget *Subtarget,
6725                                    SelectionDAG &DAG) {
6726   MVT VT = Op.getSimpleValueType();
6727   if (VT.getVectorElementType() == MVT::i1)
6728     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6729
6730   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6731          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6732           Op.getNumOperands() == 4)));
6733
6734   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6735   // from two other 128-bit ones.
6736
6737   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6738   return LowerAVXCONCAT_VECTORS(Op, DAG);
6739 }
6740
6741 //===----------------------------------------------------------------------===//
6742 // Vector shuffle lowering
6743 //
6744 // This is an experimental code path for lowering vector shuffles on x86. It is
6745 // designed to handle arbitrary vector shuffles and blends, gracefully
6746 // degrading performance as necessary. It works hard to recognize idiomatic
6747 // shuffles and lower them to optimal instruction patterns without leaving
6748 // a framework that allows reasonably efficient handling of all vector shuffle
6749 // patterns.
6750 //===----------------------------------------------------------------------===//
6751
6752 /// \brief Tiny helper function to identify a no-op mask.
6753 ///
6754 /// This is a somewhat boring predicate function. It checks whether the mask
6755 /// array input, which is assumed to be a single-input shuffle mask of the kind
6756 /// used by the X86 shuffle instructions (not a fully general
6757 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6758 /// in-place shuffle are 'no-op's.
6759 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6760   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6761     if (Mask[i] != -1 && Mask[i] != i)
6762       return false;
6763   return true;
6764 }
6765
6766 /// \brief Helper function to classify a mask as a single-input mask.
6767 ///
6768 /// This isn't a generic single-input test because in the vector shuffle
6769 /// lowering we canonicalize single inputs to be the first input operand. This
6770 /// means we can more quickly test for a single input by only checking whether
6771 /// an input from the second operand exists. We also assume that the size of
6772 /// mask corresponds to the size of the input vectors which isn't true in the
6773 /// fully general case.
6774 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6775   for (int M : Mask)
6776     if (M >= (int)Mask.size())
6777       return false;
6778   return true;
6779 }
6780
6781 /// \brief Test whether there are elements crossing 128-bit lanes in this
6782 /// shuffle mask.
6783 ///
6784 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6785 /// and we routinely test for these.
6786 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6787   int LaneSize = 128 / VT.getScalarSizeInBits();
6788   int Size = Mask.size();
6789   for (int i = 0; i < Size; ++i)
6790     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6791       return true;
6792   return false;
6793 }
6794
6795 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6796 ///
6797 /// This checks a shuffle mask to see if it is performing the same
6798 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6799 /// that it is also not lane-crossing. It may however involve a blend from the
6800 /// same lane of a second vector.
6801 ///
6802 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6803 /// non-trivial to compute in the face of undef lanes. The representation is
6804 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6805 /// entries from both V1 and V2 inputs to the wider mask.
6806 static bool
6807 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6808                                 SmallVectorImpl<int> &RepeatedMask) {
6809   int LaneSize = 128 / VT.getScalarSizeInBits();
6810   RepeatedMask.resize(LaneSize, -1);
6811   int Size = Mask.size();
6812   for (int i = 0; i < Size; ++i) {
6813     if (Mask[i] < 0)
6814       continue;
6815     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6816       // This entry crosses lanes, so there is no way to model this shuffle.
6817       return false;
6818
6819     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6820     if (RepeatedMask[i % LaneSize] == -1)
6821       // This is the first non-undef entry in this slot of a 128-bit lane.
6822       RepeatedMask[i % LaneSize] =
6823           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6824     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6825       // Found a mismatch with the repeated mask.
6826       return false;
6827   }
6828   return true;
6829 }
6830
6831 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6832 /// arguments.
6833 ///
6834 /// This is a fast way to test a shuffle mask against a fixed pattern:
6835 ///
6836 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6837 ///
6838 /// It returns true if the mask is exactly as wide as the argument list, and
6839 /// each element of the mask is either -1 (signifying undef) or the value given
6840 /// in the argument.
6841 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6842                                 ArrayRef<int> ExpectedMask) {
6843   if (Mask.size() != ExpectedMask.size())
6844     return false;
6845
6846   int Size = Mask.size();
6847
6848   // If the values are build vectors, we can look through them to find
6849   // equivalent inputs that make the shuffles equivalent.
6850   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6851   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6852
6853   for (int i = 0; i < Size; ++i)
6854     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6855       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6856       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6857       if (!MaskBV || !ExpectedBV ||
6858           MaskBV->getOperand(Mask[i] % Size) !=
6859               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6860         return false;
6861     }
6862
6863   return true;
6864 }
6865
6866 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6867 ///
6868 /// This helper function produces an 8-bit shuffle immediate corresponding to
6869 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6870 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6871 /// example.
6872 ///
6873 /// NB: We rely heavily on "undef" masks preserving the input lane.
6874 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6875                                           SelectionDAG &DAG) {
6876   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6877   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6878   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6879   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6880   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6881
6882   unsigned Imm = 0;
6883   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6884   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6885   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6886   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6887   return DAG.getConstant(Imm, DL, MVT::i8);
6888 }
6889
6890 /// \brief Compute whether each element of a shuffle is zeroable.
6891 ///
6892 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6893 /// Either it is an undef element in the shuffle mask, the element of the input
6894 /// referenced is undef, or the element of the input referenced is known to be
6895 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6896 /// as many lanes with this technique as possible to simplify the remaining
6897 /// shuffle.
6898 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6899                                                      SDValue V1, SDValue V2) {
6900   SmallBitVector Zeroable(Mask.size(), false);
6901
6902   while (V1.getOpcode() == ISD::BITCAST)
6903     V1 = V1->getOperand(0);
6904   while (V2.getOpcode() == ISD::BITCAST)
6905     V2 = V2->getOperand(0);
6906
6907   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6908   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6909
6910   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6911     int M = Mask[i];
6912     // Handle the easy cases.
6913     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6914       Zeroable[i] = true;
6915       continue;
6916     }
6917
6918     // If this is an index into a build_vector node (which has the same number
6919     // of elements), dig out the input value and use it.
6920     SDValue V = M < Size ? V1 : V2;
6921     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6922       continue;
6923
6924     SDValue Input = V.getOperand(M % Size);
6925     // The UNDEF opcode check really should be dead code here, but not quite
6926     // worth asserting on (it isn't invalid, just unexpected).
6927     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6928       Zeroable[i] = true;
6929   }
6930
6931   return Zeroable;
6932 }
6933
6934 // X86 has dedicated unpack instructions that can handle specific blend
6935 // operations: UNPCKH and UNPCKL.
6936 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6937                                            SDValue V1, SDValue V2,
6938                                            SelectionDAG &DAG) {
6939   int NumElts = VT.getVectorNumElements();
6940   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6941   SmallVector<int, 8> Unpckl;
6942   SmallVector<int, 8> Unpckh;
6943
6944   for (int i = 0; i < NumElts; ++i) {
6945     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6946     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6947     int HiPos = LoPos + NumEltsInLane / 2;
6948     Unpckl.push_back(LoPos);
6949     Unpckh.push_back(HiPos);
6950   }
6951
6952   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6953     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6954   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6955     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6956
6957   // Commute and try again.
6958   ShuffleVectorSDNode::commuteMask(Unpckl);
6959   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6960     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6961
6962   ShuffleVectorSDNode::commuteMask(Unpckh);
6963   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6964     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6965
6966   return SDValue();
6967 }
6968
6969 /// \brief Try to emit a bitmask instruction for a shuffle.
6970 ///
6971 /// This handles cases where we can model a blend exactly as a bitmask due to
6972 /// one of the inputs being zeroable.
6973 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6974                                            SDValue V2, ArrayRef<int> Mask,
6975                                            SelectionDAG &DAG) {
6976   MVT EltVT = VT.getVectorElementType();
6977   int NumEltBits = EltVT.getSizeInBits();
6978   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6979   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6980   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6981                                     IntEltVT);
6982   if (EltVT.isFloatingPoint()) {
6983     Zero = DAG.getBitcast(EltVT, Zero);
6984     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6985   }
6986   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6987   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6988   SDValue V;
6989   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6990     if (Zeroable[i])
6991       continue;
6992     if (Mask[i] % Size != i)
6993       return SDValue(); // Not a blend.
6994     if (!V)
6995       V = Mask[i] < Size ? V1 : V2;
6996     else if (V != (Mask[i] < Size ? V1 : V2))
6997       return SDValue(); // Can only let one input through the mask.
6998
6999     VMaskOps[i] = AllOnes;
7000   }
7001   if (!V)
7002     return SDValue(); // No non-zeroable elements!
7003
7004   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
7005   V = DAG.getNode(VT.isFloatingPoint()
7006                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
7007                   DL, VT, V, VMask);
7008   return V;
7009 }
7010
7011 /// \brief Try to emit a blend instruction for a shuffle using bit math.
7012 ///
7013 /// This is used as a fallback approach when first class blend instructions are
7014 /// unavailable. Currently it is only suitable for integer vectors, but could
7015 /// be generalized for floating point vectors if desirable.
7016 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
7017                                             SDValue V2, ArrayRef<int> Mask,
7018                                             SelectionDAG &DAG) {
7019   assert(VT.isInteger() && "Only supports integer vector types!");
7020   MVT EltVT = VT.getVectorElementType();
7021   int NumEltBits = EltVT.getSizeInBits();
7022   SDValue Zero = DAG.getConstant(0, DL, EltVT);
7023   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
7024                                     EltVT);
7025   SmallVector<SDValue, 16> MaskOps;
7026   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7027     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
7028       return SDValue(); // Shuffled input!
7029     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
7030   }
7031
7032   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
7033   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
7034   // We have to cast V2 around.
7035   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
7036   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
7037                                       DAG.getBitcast(MaskVT, V1Mask),
7038                                       DAG.getBitcast(MaskVT, V2)));
7039   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
7040 }
7041
7042 /// \brief Try to emit a blend instruction for a shuffle.
7043 ///
7044 /// This doesn't do any checks for the availability of instructions for blending
7045 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
7046 /// be matched in the backend with the type given. What it does check for is
7047 /// that the shuffle mask is a blend, or convertible into a blend with zero.
7048 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
7049                                          SDValue V2, ArrayRef<int> Original,
7050                                          const X86Subtarget *Subtarget,
7051                                          SelectionDAG &DAG) {
7052   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
7053   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
7054   SmallVector<int, 8> Mask(Original.begin(), Original.end());
7055   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7056   bool ForceV1Zero = false, ForceV2Zero = false;
7057
7058   // Attempt to generate the binary blend mask. If an input is zero then
7059   // we can use any lane.
7060   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
7061   unsigned BlendMask = 0;
7062   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7063     int M = Mask[i];
7064     if (M < 0)
7065       continue;
7066     if (M == i)
7067       continue;
7068     if (M == i + Size) {
7069       BlendMask |= 1u << i;
7070       continue;
7071     }
7072     if (Zeroable[i]) {
7073       if (V1IsZero) {
7074         ForceV1Zero = true;
7075         Mask[i] = i;
7076         continue;
7077       }
7078       if (V2IsZero) {
7079         ForceV2Zero = true;
7080         BlendMask |= 1u << i;
7081         Mask[i] = i + Size;
7082         continue;
7083       }
7084     }
7085     return SDValue(); // Shuffled input!
7086   }
7087
7088   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
7089   if (ForceV1Zero)
7090     V1 = getZeroVector(VT, Subtarget, DAG, DL);
7091   if (ForceV2Zero)
7092     V2 = getZeroVector(VT, Subtarget, DAG, DL);
7093
7094   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
7095     unsigned ScaledMask = 0;
7096     for (int i = 0; i != Size; ++i)
7097       if (BlendMask & (1u << i))
7098         for (int j = 0; j != Scale; ++j)
7099           ScaledMask |= 1u << (i * Scale + j);
7100     return ScaledMask;
7101   };
7102
7103   switch (VT.SimpleTy) {
7104   case MVT::v2f64:
7105   case MVT::v4f32:
7106   case MVT::v4f64:
7107   case MVT::v8f32:
7108     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
7109                        DAG.getConstant(BlendMask, DL, MVT::i8));
7110
7111   case MVT::v4i64:
7112   case MVT::v8i32:
7113     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7114     // FALLTHROUGH
7115   case MVT::v2i64:
7116   case MVT::v4i32:
7117     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
7118     // that instruction.
7119     if (Subtarget->hasAVX2()) {
7120       // Scale the blend by the number of 32-bit dwords per element.
7121       int Scale =  VT.getScalarSizeInBits() / 32;
7122       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7123       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
7124       V1 = DAG.getBitcast(BlendVT, V1);
7125       V2 = DAG.getBitcast(BlendVT, V2);
7126       return DAG.getBitcast(
7127           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
7128                           DAG.getConstant(BlendMask, DL, MVT::i8)));
7129     }
7130     // FALLTHROUGH
7131   case MVT::v8i16: {
7132     // For integer shuffles we need to expand the mask and cast the inputs to
7133     // v8i16s prior to blending.
7134     int Scale = 8 / VT.getVectorNumElements();
7135     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
7136     V1 = DAG.getBitcast(MVT::v8i16, V1);
7137     V2 = DAG.getBitcast(MVT::v8i16, V2);
7138     return DAG.getBitcast(VT,
7139                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
7140                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
7141   }
7142
7143   case MVT::v16i16: {
7144     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7145     SmallVector<int, 8> RepeatedMask;
7146     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
7147       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
7148       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
7149       BlendMask = 0;
7150       for (int i = 0; i < 8; ++i)
7151         if (RepeatedMask[i] >= 16)
7152           BlendMask |= 1u << i;
7153       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
7154                          DAG.getConstant(BlendMask, DL, MVT::i8));
7155     }
7156   }
7157     // FALLTHROUGH
7158   case MVT::v16i8:
7159   case MVT::v32i8: {
7160     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
7161            "256-bit byte-blends require AVX2 support!");
7162
7163     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
7164     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
7165       return Masked;
7166
7167     // Scale the blend by the number of bytes per element.
7168     int Scale = VT.getScalarSizeInBits() / 8;
7169
7170     // This form of blend is always done on bytes. Compute the byte vector
7171     // type.
7172     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
7173
7174     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
7175     // mix of LLVM's code generator and the x86 backend. We tell the code
7176     // generator that boolean values in the elements of an x86 vector register
7177     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
7178     // mapping a select to operand #1, and 'false' mapping to operand #2. The
7179     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7180     // of the element (the remaining are ignored) and 0 in that high bit would
7181     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7182     // the LLVM model for boolean values in vector elements gets the relevant
7183     // bit set, it is set backwards and over constrained relative to x86's
7184     // actual model.
7185     SmallVector<SDValue, 32> VSELECTMask;
7186     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7187       for (int j = 0; j < Scale; ++j)
7188         VSELECTMask.push_back(
7189             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7190                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7191                                           MVT::i8));
7192
7193     V1 = DAG.getBitcast(BlendVT, V1);
7194     V2 = DAG.getBitcast(BlendVT, V2);
7195     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7196                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7197                                                       BlendVT, VSELECTMask),
7198                                           V1, V2));
7199   }
7200
7201   default:
7202     llvm_unreachable("Not a supported integer vector type!");
7203   }
7204 }
7205
7206 /// \brief Try to lower as a blend of elements from two inputs followed by
7207 /// a single-input permutation.
7208 ///
7209 /// This matches the pattern where we can blend elements from two inputs and
7210 /// then reduce the shuffle to a single-input permutation.
7211 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7212                                                    SDValue V2,
7213                                                    ArrayRef<int> Mask,
7214                                                    SelectionDAG &DAG) {
7215   // We build up the blend mask while checking whether a blend is a viable way
7216   // to reduce the shuffle.
7217   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7218   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7219
7220   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7221     if (Mask[i] < 0)
7222       continue;
7223
7224     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7225
7226     if (BlendMask[Mask[i] % Size] == -1)
7227       BlendMask[Mask[i] % Size] = Mask[i];
7228     else if (BlendMask[Mask[i] % Size] != Mask[i])
7229       return SDValue(); // Can't blend in the needed input!
7230
7231     PermuteMask[i] = Mask[i] % Size;
7232   }
7233
7234   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7235   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7236 }
7237
7238 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7239 /// blends and permutes.
7240 ///
7241 /// This matches the extremely common pattern for handling combined
7242 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7243 /// operations. It will try to pick the best arrangement of shuffles and
7244 /// blends.
7245 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7246                                                           SDValue V1,
7247                                                           SDValue V2,
7248                                                           ArrayRef<int> Mask,
7249                                                           SelectionDAG &DAG) {
7250   // Shuffle the input elements into the desired positions in V1 and V2 and
7251   // blend them together.
7252   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7253   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7254   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7255   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7256     if (Mask[i] >= 0 && Mask[i] < Size) {
7257       V1Mask[i] = Mask[i];
7258       BlendMask[i] = i;
7259     } else if (Mask[i] >= Size) {
7260       V2Mask[i] = Mask[i] - Size;
7261       BlendMask[i] = i + Size;
7262     }
7263
7264   // Try to lower with the simpler initial blend strategy unless one of the
7265   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7266   // shuffle may be able to fold with a load or other benefit. However, when
7267   // we'll have to do 2x as many shuffles in order to achieve this, blending
7268   // first is a better strategy.
7269   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7270     if (SDValue BlendPerm =
7271             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7272       return BlendPerm;
7273
7274   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7275   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7276   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7277 }
7278
7279 /// \brief Try to lower a vector shuffle as a byte rotation.
7280 ///
7281 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7282 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7283 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7284 /// try to generically lower a vector shuffle through such an pattern. It
7285 /// does not check for the profitability of lowering either as PALIGNR or
7286 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7287 /// This matches shuffle vectors that look like:
7288 ///
7289 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7290 ///
7291 /// Essentially it concatenates V1 and V2, shifts right by some number of
7292 /// elements, and takes the low elements as the result. Note that while this is
7293 /// specified as a *right shift* because x86 is little-endian, it is a *left
7294 /// rotate* of the vector lanes.
7295 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7296                                               SDValue V2,
7297                                               ArrayRef<int> Mask,
7298                                               const X86Subtarget *Subtarget,
7299                                               SelectionDAG &DAG) {
7300   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7301
7302   int NumElts = Mask.size();
7303   int NumLanes = VT.getSizeInBits() / 128;
7304   int NumLaneElts = NumElts / NumLanes;
7305
7306   // We need to detect various ways of spelling a rotation:
7307   //   [11, 12, 13, 14, 15,  0,  1,  2]
7308   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7309   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7310   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7311   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7312   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7313   int Rotation = 0;
7314   SDValue Lo, Hi;
7315   for (int l = 0; l < NumElts; l += NumLaneElts) {
7316     for (int i = 0; i < NumLaneElts; ++i) {
7317       if (Mask[l + i] == -1)
7318         continue;
7319       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7320
7321       // Get the mod-Size index and lane correct it.
7322       int LaneIdx = (Mask[l + i] % NumElts) - l;
7323       // Make sure it was in this lane.
7324       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7325         return SDValue();
7326
7327       // Determine where a rotated vector would have started.
7328       int StartIdx = i - LaneIdx;
7329       if (StartIdx == 0)
7330         // The identity rotation isn't interesting, stop.
7331         return SDValue();
7332
7333       // If we found the tail of a vector the rotation must be the missing
7334       // front. If we found the head of a vector, it must be how much of the
7335       // head.
7336       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7337
7338       if (Rotation == 0)
7339         Rotation = CandidateRotation;
7340       else if (Rotation != CandidateRotation)
7341         // The rotations don't match, so we can't match this mask.
7342         return SDValue();
7343
7344       // Compute which value this mask is pointing at.
7345       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7346
7347       // Compute which of the two target values this index should be assigned
7348       // to. This reflects whether the high elements are remaining or the low
7349       // elements are remaining.
7350       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7351
7352       // Either set up this value if we've not encountered it before, or check
7353       // that it remains consistent.
7354       if (!TargetV)
7355         TargetV = MaskV;
7356       else if (TargetV != MaskV)
7357         // This may be a rotation, but it pulls from the inputs in some
7358         // unsupported interleaving.
7359         return SDValue();
7360     }
7361   }
7362
7363   // Check that we successfully analyzed the mask, and normalize the results.
7364   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7365   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7366   if (!Lo)
7367     Lo = Hi;
7368   else if (!Hi)
7369     Hi = Lo;
7370
7371   // The actual rotate instruction rotates bytes, so we need to scale the
7372   // rotation based on how many bytes are in the vector lane.
7373   int Scale = 16 / NumLaneElts;
7374
7375   // SSSE3 targets can use the palignr instruction.
7376   if (Subtarget->hasSSSE3()) {
7377     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7378     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7379     Lo = DAG.getBitcast(AlignVT, Lo);
7380     Hi = DAG.getBitcast(AlignVT, Hi);
7381
7382     return DAG.getBitcast(
7383         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7384                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7385   }
7386
7387   assert(VT.is128BitVector() &&
7388          "Rotate-based lowering only supports 128-bit lowering!");
7389   assert(Mask.size() <= 16 &&
7390          "Can shuffle at most 16 bytes in a 128-bit vector!");
7391
7392   // Default SSE2 implementation
7393   int LoByteShift = 16 - Rotation * Scale;
7394   int HiByteShift = Rotation * Scale;
7395
7396   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7397   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7398   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7399
7400   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7401                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7402   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7403                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7404   return DAG.getBitcast(VT,
7405                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7406 }
7407
7408 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7409 ///
7410 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7411 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7412 /// matches elements from one of the input vectors shuffled to the left or
7413 /// right with zeroable elements 'shifted in'. It handles both the strictly
7414 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7415 /// quad word lane.
7416 ///
7417 /// PSHL : (little-endian) left bit shift.
7418 /// [ zz, 0, zz,  2 ]
7419 /// [ -1, 4, zz, -1 ]
7420 /// PSRL : (little-endian) right bit shift.
7421 /// [  1, zz,  3, zz]
7422 /// [ -1, -1,  7, zz]
7423 /// PSLLDQ : (little-endian) left byte shift
7424 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7425 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7426 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7427 /// PSRLDQ : (little-endian) right byte shift
7428 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7429 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7430 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7431 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7432                                          SDValue V2, ArrayRef<int> Mask,
7433                                          SelectionDAG &DAG) {
7434   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7435
7436   int Size = Mask.size();
7437   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7438
7439   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7440     for (int i = 0; i < Size; i += Scale)
7441       for (int j = 0; j < Shift; ++j)
7442         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7443           return false;
7444
7445     return true;
7446   };
7447
7448   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7449     for (int i = 0; i != Size; i += Scale) {
7450       unsigned Pos = Left ? i + Shift : i;
7451       unsigned Low = Left ? i : i + Shift;
7452       unsigned Len = Scale - Shift;
7453       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7454                                       Low + (V == V1 ? 0 : Size)))
7455         return SDValue();
7456     }
7457
7458     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7459     bool ByteShift = ShiftEltBits > 64;
7460     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7461                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7462     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7463
7464     // Normalize the scale for byte shifts to still produce an i64 element
7465     // type.
7466     Scale = ByteShift ? Scale / 2 : Scale;
7467
7468     // We need to round trip through the appropriate type for the shift.
7469     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7470     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7471     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7472            "Illegal integer vector type");
7473     V = DAG.getBitcast(ShiftVT, V);
7474
7475     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7476                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7477     return DAG.getBitcast(VT, V);
7478   };
7479
7480   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7481   // keep doubling the size of the integer elements up to that. We can
7482   // then shift the elements of the integer vector by whole multiples of
7483   // their width within the elements of the larger integer vector. Test each
7484   // multiple to see if we can find a match with the moved element indices
7485   // and that the shifted in elements are all zeroable.
7486   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7487     for (int Shift = 1; Shift != Scale; ++Shift)
7488       for (bool Left : {true, false})
7489         if (CheckZeros(Shift, Scale, Left))
7490           for (SDValue V : {V1, V2})
7491             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7492               return Match;
7493
7494   // no match
7495   return SDValue();
7496 }
7497
7498 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7499 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7500                                            SDValue V2, ArrayRef<int> Mask,
7501                                            SelectionDAG &DAG) {
7502   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7503   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7504
7505   int Size = Mask.size();
7506   int HalfSize = Size / 2;
7507   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7508
7509   // Upper half must be undefined.
7510   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7511     return SDValue();
7512
7513   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7514   // Remainder of lower half result is zero and upper half is all undef.
7515   auto LowerAsEXTRQ = [&]() {
7516     // Determine the extraction length from the part of the
7517     // lower half that isn't zeroable.
7518     int Len = HalfSize;
7519     for (; Len > 0; --Len)
7520       if (!Zeroable[Len - 1])
7521         break;
7522     assert(Len > 0 && "Zeroable shuffle mask");
7523
7524     // Attempt to match first Len sequential elements from the lower half.
7525     SDValue Src;
7526     int Idx = -1;
7527     for (int i = 0; i != Len; ++i) {
7528       int M = Mask[i];
7529       if (M < 0)
7530         continue;
7531       SDValue &V = (M < Size ? V1 : V2);
7532       M = M % Size;
7533
7534       // The extracted elements must start at a valid index and all mask
7535       // elements must be in the lower half.
7536       if (i > M || M >= HalfSize)
7537         return SDValue();
7538
7539       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7540         Src = V;
7541         Idx = M - i;
7542         continue;
7543       }
7544       return SDValue();
7545     }
7546
7547     if (Idx < 0)
7548       return SDValue();
7549
7550     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7551     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7552     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7553     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7554                        DAG.getConstant(BitLen, DL, MVT::i8),
7555                        DAG.getConstant(BitIdx, DL, MVT::i8));
7556   };
7557
7558   if (SDValue ExtrQ = LowerAsEXTRQ())
7559     return ExtrQ;
7560
7561   // INSERTQ: Extract lowest Len elements from lower half of second source and
7562   // insert over first source, starting at Idx.
7563   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7564   auto LowerAsInsertQ = [&]() {
7565     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7566       SDValue Base;
7567
7568       // Attempt to match first source from mask before insertion point.
7569       if (isUndefInRange(Mask, 0, Idx)) {
7570         /* EMPTY */
7571       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7572         Base = V1;
7573       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7574         Base = V2;
7575       } else {
7576         continue;
7577       }
7578
7579       // Extend the extraction length looking to match both the insertion of
7580       // the second source and the remaining elements of the first.
7581       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7582         SDValue Insert;
7583         int Len = Hi - Idx;
7584
7585         // Match insertion.
7586         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7587           Insert = V1;
7588         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7589           Insert = V2;
7590         } else {
7591           continue;
7592         }
7593
7594         // Match the remaining elements of the lower half.
7595         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7596           /* EMPTY */
7597         } else if ((!Base || (Base == V1)) &&
7598                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7599           Base = V1;
7600         } else if ((!Base || (Base == V2)) &&
7601                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7602                                               Size + Hi)) {
7603           Base = V2;
7604         } else {
7605           continue;
7606         }
7607
7608         // We may not have a base (first source) - this can safely be undefined.
7609         if (!Base)
7610           Base = DAG.getUNDEF(VT);
7611
7612         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7613         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7614         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7615                            DAG.getConstant(BitLen, DL, MVT::i8),
7616                            DAG.getConstant(BitIdx, DL, MVT::i8));
7617       }
7618     }
7619
7620     return SDValue();
7621   };
7622
7623   if (SDValue InsertQ = LowerAsInsertQ())
7624     return InsertQ;
7625
7626   return SDValue();
7627 }
7628
7629 /// \brief Lower a vector shuffle as a zero or any extension.
7630 ///
7631 /// Given a specific number of elements, element bit width, and extension
7632 /// stride, produce either a zero or any extension based on the available
7633 /// features of the subtarget. The extended elements are consecutive and
7634 /// begin and can start from an offseted element index in the input; to
7635 /// avoid excess shuffling the offset must either being in the bottom lane
7636 /// or at the start of a higher lane. All extended elements must be from
7637 /// the same lane.
7638 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7639     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7640     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7641   assert(Scale > 1 && "Need a scale to extend.");
7642   int EltBits = VT.getScalarSizeInBits();
7643   int NumElements = VT.getVectorNumElements();
7644   int NumEltsPerLane = 128 / EltBits;
7645   int OffsetLane = Offset / NumEltsPerLane;
7646   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7647          "Only 8, 16, and 32 bit elements can be extended.");
7648   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7649   assert(0 <= Offset && "Extension offset must be positive.");
7650   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7651          "Extension offset must be in the first lane or start an upper lane.");
7652
7653   // Check that an index is in same lane as the base offset.
7654   auto SafeOffset = [&](int Idx) {
7655     return OffsetLane == (Idx / NumEltsPerLane);
7656   };
7657
7658   // Shift along an input so that the offset base moves to the first element.
7659   auto ShuffleOffset = [&](SDValue V) {
7660     if (!Offset)
7661       return V;
7662
7663     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7664     for (int i = 0; i * Scale < NumElements; ++i) {
7665       int SrcIdx = i + Offset;
7666       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7667     }
7668     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7669   };
7670
7671   // Found a valid zext mask! Try various lowering strategies based on the
7672   // input type and available ISA extensions.
7673   if (Subtarget->hasSSE41()) {
7674     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7675     // PUNPCK will catch this in a later shuffle match.
7676     if (Offset && Scale == 2 && VT.is128BitVector())
7677       return SDValue();
7678     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7679                                  NumElements / Scale);
7680     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7681     return DAG.getBitcast(VT, InputV);
7682   }
7683
7684   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7685
7686   // For any extends we can cheat for larger element sizes and use shuffle
7687   // instructions that can fold with a load and/or copy.
7688   if (AnyExt && EltBits == 32) {
7689     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7690                          -1};
7691     return DAG.getBitcast(
7692         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7693                         DAG.getBitcast(MVT::v4i32, InputV),
7694                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7695   }
7696   if (AnyExt && EltBits == 16 && Scale > 2) {
7697     int PSHUFDMask[4] = {Offset / 2, -1,
7698                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7699     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7700                          DAG.getBitcast(MVT::v4i32, InputV),
7701                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7702     int PSHUFWMask[4] = {1, -1, -1, -1};
7703     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7704     return DAG.getBitcast(
7705         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7706                         DAG.getBitcast(MVT::v8i16, InputV),
7707                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7708   }
7709
7710   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7711   // to 64-bits.
7712   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7713     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7714     assert(VT.is128BitVector() && "Unexpected vector width!");
7715
7716     int LoIdx = Offset * EltBits;
7717     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7718                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7719                                          DAG.getConstant(EltBits, DL, MVT::i8),
7720                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7721
7722     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7723         !SafeOffset(Offset + 1))
7724       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7725
7726     int HiIdx = (Offset + 1) * EltBits;
7727     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7728                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7729                                          DAG.getConstant(EltBits, DL, MVT::i8),
7730                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7731     return DAG.getNode(ISD::BITCAST, DL, VT,
7732                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7733   }
7734
7735   // If this would require more than 2 unpack instructions to expand, use
7736   // pshufb when available. We can only use more than 2 unpack instructions
7737   // when zero extending i8 elements which also makes it easier to use pshufb.
7738   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7739     assert(NumElements == 16 && "Unexpected byte vector width!");
7740     SDValue PSHUFBMask[16];
7741     for (int i = 0; i < 16; ++i) {
7742       int Idx = Offset + (i / Scale);
7743       PSHUFBMask[i] = DAG.getConstant(
7744           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7745     }
7746     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7747     return DAG.getBitcast(VT,
7748                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7749                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7750                                                   MVT::v16i8, PSHUFBMask)));
7751   }
7752
7753   // If we are extending from an offset, ensure we start on a boundary that
7754   // we can unpack from.
7755   int AlignToUnpack = Offset % (NumElements / Scale);
7756   if (AlignToUnpack) {
7757     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7758     for (int i = AlignToUnpack; i < NumElements; ++i)
7759       ShMask[i - AlignToUnpack] = i;
7760     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7761     Offset -= AlignToUnpack;
7762   }
7763
7764   // Otherwise emit a sequence of unpacks.
7765   do {
7766     unsigned UnpackLoHi = X86ISD::UNPCKL;
7767     if (Offset >= (NumElements / 2)) {
7768       UnpackLoHi = X86ISD::UNPCKH;
7769       Offset -= (NumElements / 2);
7770     }
7771
7772     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7773     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7774                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7775     InputV = DAG.getBitcast(InputVT, InputV);
7776     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7777     Scale /= 2;
7778     EltBits *= 2;
7779     NumElements /= 2;
7780   } while (Scale > 1);
7781   return DAG.getBitcast(VT, InputV);
7782 }
7783
7784 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7785 ///
7786 /// This routine will try to do everything in its power to cleverly lower
7787 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7788 /// check for the profitability of this lowering,  it tries to aggressively
7789 /// match this pattern. It will use all of the micro-architectural details it
7790 /// can to emit an efficient lowering. It handles both blends with all-zero
7791 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7792 /// masking out later).
7793 ///
7794 /// The reason we have dedicated lowering for zext-style shuffles is that they
7795 /// are both incredibly common and often quite performance sensitive.
7796 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7797     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7798     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7799   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7800
7801   int Bits = VT.getSizeInBits();
7802   int NumLanes = Bits / 128;
7803   int NumElements = VT.getVectorNumElements();
7804   int NumEltsPerLane = NumElements / NumLanes;
7805   assert(VT.getScalarSizeInBits() <= 32 &&
7806          "Exceeds 32-bit integer zero extension limit");
7807   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7808
7809   // Define a helper function to check a particular ext-scale and lower to it if
7810   // valid.
7811   auto Lower = [&](int Scale) -> SDValue {
7812     SDValue InputV;
7813     bool AnyExt = true;
7814     int Offset = 0;
7815     int Matches = 0;
7816     for (int i = 0; i < NumElements; ++i) {
7817       int M = Mask[i];
7818       if (M == -1)
7819         continue; // Valid anywhere but doesn't tell us anything.
7820       if (i % Scale != 0) {
7821         // Each of the extended elements need to be zeroable.
7822         if (!Zeroable[i])
7823           return SDValue();
7824
7825         // We no longer are in the anyext case.
7826         AnyExt = false;
7827         continue;
7828       }
7829
7830       // Each of the base elements needs to be consecutive indices into the
7831       // same input vector.
7832       SDValue V = M < NumElements ? V1 : V2;
7833       M = M % NumElements;
7834       if (!InputV) {
7835         InputV = V;
7836         Offset = M - (i / Scale);
7837       } else if (InputV != V)
7838         return SDValue(); // Flip-flopping inputs.
7839
7840       // Offset must start in the lowest 128-bit lane or at the start of an
7841       // upper lane.
7842       // FIXME: Is it ever worth allowing a negative base offset?
7843       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7844             (Offset % NumEltsPerLane) == 0))
7845         return SDValue();
7846
7847       // If we are offsetting, all referenced entries must come from the same
7848       // lane.
7849       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7850         return SDValue();
7851
7852       if ((M % NumElements) != (Offset + (i / Scale)))
7853         return SDValue(); // Non-consecutive strided elements.
7854       Matches++;
7855     }
7856
7857     // If we fail to find an input, we have a zero-shuffle which should always
7858     // have already been handled.
7859     // FIXME: Maybe handle this here in case during blending we end up with one?
7860     if (!InputV)
7861       return SDValue();
7862
7863     // If we are offsetting, don't extend if we only match a single input, we
7864     // can always do better by using a basic PSHUF or PUNPCK.
7865     if (Offset != 0 && Matches < 2)
7866       return SDValue();
7867
7868     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7869         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7870   };
7871
7872   // The widest scale possible for extending is to a 64-bit integer.
7873   assert(Bits % 64 == 0 &&
7874          "The number of bits in a vector must be divisible by 64 on x86!");
7875   int NumExtElements = Bits / 64;
7876
7877   // Each iteration, try extending the elements half as much, but into twice as
7878   // many elements.
7879   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7880     assert(NumElements % NumExtElements == 0 &&
7881            "The input vector size must be divisible by the extended size.");
7882     if (SDValue V = Lower(NumElements / NumExtElements))
7883       return V;
7884   }
7885
7886   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7887   if (Bits != 128)
7888     return SDValue();
7889
7890   // Returns one of the source operands if the shuffle can be reduced to a
7891   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7892   auto CanZExtLowHalf = [&]() {
7893     for (int i = NumElements / 2; i != NumElements; ++i)
7894       if (!Zeroable[i])
7895         return SDValue();
7896     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7897       return V1;
7898     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7899       return V2;
7900     return SDValue();
7901   };
7902
7903   if (SDValue V = CanZExtLowHalf()) {
7904     V = DAG.getBitcast(MVT::v2i64, V);
7905     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7906     return DAG.getBitcast(VT, V);
7907   }
7908
7909   // No viable ext lowering found.
7910   return SDValue();
7911 }
7912
7913 /// \brief Try to get a scalar value for a specific element of a vector.
7914 ///
7915 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7916 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7917                                               SelectionDAG &DAG) {
7918   MVT VT = V.getSimpleValueType();
7919   MVT EltVT = VT.getVectorElementType();
7920   while (V.getOpcode() == ISD::BITCAST)
7921     V = V.getOperand(0);
7922   // If the bitcasts shift the element size, we can't extract an equivalent
7923   // element from it.
7924   MVT NewVT = V.getSimpleValueType();
7925   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7926     return SDValue();
7927
7928   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7929       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7930     // Ensure the scalar operand is the same size as the destination.
7931     // FIXME: Add support for scalar truncation where possible.
7932     SDValue S = V.getOperand(Idx);
7933     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7934       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7935   }
7936
7937   return SDValue();
7938 }
7939
7940 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7941 ///
7942 /// This is particularly important because the set of instructions varies
7943 /// significantly based on whether the operand is a load or not.
7944 static bool isShuffleFoldableLoad(SDValue V) {
7945   while (V.getOpcode() == ISD::BITCAST)
7946     V = V.getOperand(0);
7947
7948   return ISD::isNON_EXTLoad(V.getNode());
7949 }
7950
7951 /// \brief Try to lower insertion of a single element into a zero vector.
7952 ///
7953 /// This is a common pattern that we have especially efficient patterns to lower
7954 /// across all subtarget feature sets.
7955 static SDValue lowerVectorShuffleAsElementInsertion(
7956     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7957     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7958   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7959   MVT ExtVT = VT;
7960   MVT EltVT = VT.getVectorElementType();
7961
7962   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7963                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7964                 Mask.begin();
7965   bool IsV1Zeroable = true;
7966   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7967     if (i != V2Index && !Zeroable[i]) {
7968       IsV1Zeroable = false;
7969       break;
7970     }
7971
7972   // Check for a single input from a SCALAR_TO_VECTOR node.
7973   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7974   // all the smarts here sunk into that routine. However, the current
7975   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7976   // vector shuffle lowering is dead.
7977   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7978                                                DAG);
7979   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7980     // We need to zext the scalar if it is smaller than an i32.
7981     V2S = DAG.getBitcast(EltVT, V2S);
7982     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7983       // Using zext to expand a narrow element won't work for non-zero
7984       // insertions.
7985       if (!IsV1Zeroable)
7986         return SDValue();
7987
7988       // Zero-extend directly to i32.
7989       ExtVT = MVT::v4i32;
7990       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7991     }
7992     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7993   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7994              EltVT == MVT::i16) {
7995     // Either not inserting from the low element of the input or the input
7996     // element size is too small to use VZEXT_MOVL to clear the high bits.
7997     return SDValue();
7998   }
7999
8000   if (!IsV1Zeroable) {
8001     // If V1 can't be treated as a zero vector we have fewer options to lower
8002     // this. We can't support integer vectors or non-zero targets cheaply, and
8003     // the V1 elements can't be permuted in any way.
8004     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
8005     if (!VT.isFloatingPoint() || V2Index != 0)
8006       return SDValue();
8007     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
8008     V1Mask[V2Index] = -1;
8009     if (!isNoopShuffleMask(V1Mask))
8010       return SDValue();
8011     // This is essentially a special case blend operation, but if we have
8012     // general purpose blend operations, they are always faster. Bail and let
8013     // the rest of the lowering handle these as blends.
8014     if (Subtarget->hasSSE41())
8015       return SDValue();
8016
8017     // Otherwise, use MOVSD or MOVSS.
8018     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
8019            "Only two types of floating point element types to handle!");
8020     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
8021                        ExtVT, V1, V2);
8022   }
8023
8024   // This lowering only works for the low element with floating point vectors.
8025   if (VT.isFloatingPoint() && V2Index != 0)
8026     return SDValue();
8027
8028   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
8029   if (ExtVT != VT)
8030     V2 = DAG.getBitcast(VT, V2);
8031
8032   if (V2Index != 0) {
8033     // If we have 4 or fewer lanes we can cheaply shuffle the element into
8034     // the desired position. Otherwise it is more efficient to do a vector
8035     // shift left. We know that we can do a vector shift left because all
8036     // the inputs are zero.
8037     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
8038       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
8039       V2Shuffle[V2Index] = 0;
8040       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
8041     } else {
8042       V2 = DAG.getBitcast(MVT::v2i64, V2);
8043       V2 = DAG.getNode(
8044           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
8045           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
8046                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
8047                               DAG.getDataLayout(), VT)));
8048       V2 = DAG.getBitcast(VT, V2);
8049     }
8050   }
8051   return V2;
8052 }
8053
8054 /// \brief Try to lower broadcast of a single - truncated - integer element,
8055 /// coming from a scalar_to_vector/build_vector node \p V0 with larger elements.
8056 ///
8057 /// This assumes we have AVX2.
8058 static SDValue lowerVectorShuffleAsTruncBroadcast(SDLoc DL, MVT VT, SDValue V0,
8059                                                   int BroadcastIdx,
8060                                                   const X86Subtarget *Subtarget,
8061                                                   SelectionDAG &DAG) {
8062   assert(Subtarget->hasAVX2() &&
8063          "We can only lower integer broadcasts with AVX2!");
8064
8065   EVT EltVT = VT.getVectorElementType();
8066   EVT V0VT = V0.getValueType();
8067
8068   assert(VT.isInteger() && "Unexpected non-integer trunc broadcast!");
8069   assert(V0VT.isVector() && "Unexpected non-vector vector-sized value!");
8070
8071   EVT V0EltVT = V0VT.getVectorElementType();
8072   if (!V0EltVT.isInteger())
8073     return SDValue();
8074
8075   const unsigned EltSize = EltVT.getSizeInBits();
8076   const unsigned V0EltSize = V0EltVT.getSizeInBits();
8077
8078   // This is only a truncation if the original element type is larger.
8079   if (V0EltSize <= EltSize)
8080     return SDValue();
8081
8082   assert(((V0EltSize % EltSize) == 0) &&
8083          "Scalar type sizes must all be powers of 2 on x86!");
8084
8085   const unsigned V0Opc = V0.getOpcode();
8086   const unsigned Scale = V0EltSize / EltSize;
8087   const unsigned V0BroadcastIdx = BroadcastIdx / Scale;
8088
8089   if ((V0Opc != ISD::SCALAR_TO_VECTOR || V0BroadcastIdx != 0) &&
8090       V0Opc != ISD::BUILD_VECTOR)
8091     return SDValue();
8092
8093   SDValue Scalar = V0.getOperand(V0BroadcastIdx);
8094
8095   // If we're extracting non-least-significant bits, shift so we can truncate.
8096   // Hopefully, we can fold away the trunc/srl/load into the broadcast.
8097   // Even if we can't (and !isShuffleFoldableLoad(Scalar)), prefer
8098   // vpbroadcast+vmovd+shr to vpshufb(m)+vmovd.
8099   if (const int OffsetIdx = BroadcastIdx % Scale)
8100     Scalar = DAG.getNode(ISD::SRL, DL, Scalar.getValueType(), Scalar,
8101             DAG.getConstant(OffsetIdx * EltSize, DL, Scalar.getValueType()));
8102
8103   return DAG.getNode(X86ISD::VBROADCAST, DL, VT,
8104                      DAG.getNode(ISD::TRUNCATE, DL, EltVT, Scalar));
8105 }
8106
8107 /// \brief Try to lower broadcast of a single element.
8108 ///
8109 /// For convenience, this code also bundles all of the subtarget feature set
8110 /// filtering. While a little annoying to re-dispatch on type here, there isn't
8111 /// a convenient way to factor it out.
8112 /// FIXME: This is very similar to LowerVectorBroadcast - can we merge them?
8113 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
8114                                              ArrayRef<int> Mask,
8115                                              const X86Subtarget *Subtarget,
8116                                              SelectionDAG &DAG) {
8117   if (!Subtarget->hasAVX())
8118     return SDValue();
8119   if (VT.isInteger() && !Subtarget->hasAVX2())
8120     return SDValue();
8121
8122   // Check that the mask is a broadcast.
8123   int BroadcastIdx = -1;
8124   for (int M : Mask)
8125     if (M >= 0 && BroadcastIdx == -1)
8126       BroadcastIdx = M;
8127     else if (M >= 0 && M != BroadcastIdx)
8128       return SDValue();
8129
8130   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
8131                                             "a sorted mask where the broadcast "
8132                                             "comes from V1.");
8133
8134   // Go up the chain of (vector) values to find a scalar load that we can
8135   // combine with the broadcast.
8136   for (;;) {
8137     switch (V.getOpcode()) {
8138     case ISD::CONCAT_VECTORS: {
8139       int OperandSize = Mask.size() / V.getNumOperands();
8140       V = V.getOperand(BroadcastIdx / OperandSize);
8141       BroadcastIdx %= OperandSize;
8142       continue;
8143     }
8144
8145     case ISD::INSERT_SUBVECTOR: {
8146       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
8147       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
8148       if (!ConstantIdx)
8149         break;
8150
8151       int BeginIdx = (int)ConstantIdx->getZExtValue();
8152       int EndIdx =
8153           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
8154       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
8155         BroadcastIdx -= BeginIdx;
8156         V = VInner;
8157       } else {
8158         V = VOuter;
8159       }
8160       continue;
8161     }
8162     }
8163     break;
8164   }
8165
8166   // Check if this is a broadcast of a scalar. We special case lowering
8167   // for scalars so that we can more effectively fold with loads.
8168   // First, look through bitcast: if the original value has a larger element
8169   // type than the shuffle, the broadcast element is in essence truncated.
8170   // Make that explicit to ease folding.
8171   if (V.getOpcode() == ISD::BITCAST && VT.isInteger())
8172     if (SDValue TruncBroadcast = lowerVectorShuffleAsTruncBroadcast(
8173             DL, VT, V.getOperand(0), BroadcastIdx, Subtarget, DAG))
8174       return TruncBroadcast;
8175
8176   MVT BroadcastVT = VT;
8177
8178   // Also check the simpler case, where we can directly reuse the scalar.
8179   if (V.getOpcode() == ISD::BUILD_VECTOR ||
8180       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
8181     V = V.getOperand(BroadcastIdx);
8182
8183     // If the scalar isn't a load, we can't broadcast from it in AVX1.
8184     // Only AVX2 has register broadcasts.
8185     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
8186       return SDValue();
8187   } else if (MayFoldLoad(V) && !cast<LoadSDNode>(V)->isVolatile()) {
8188     // 32-bit targets need to load i64 as a f64 and then bitcast the result.
8189     if (!Subtarget->is64Bit() && VT.getScalarType() == MVT::i64)
8190       BroadcastVT = MVT::getVectorVT(MVT::f64, VT.getVectorNumElements());
8191
8192     // If we are broadcasting a load that is only used by the shuffle
8193     // then we can reduce the vector load to the broadcasted scalar load.
8194     LoadSDNode *Ld = cast<LoadSDNode>(V);
8195     SDValue BaseAddr = Ld->getOperand(1);
8196     EVT AddrVT = BaseAddr.getValueType();
8197     EVT SVT = BroadcastVT.getScalarType();
8198     unsigned Offset = BroadcastIdx * SVT.getStoreSize();
8199     SDValue NewAddr = DAG.getNode(
8200         ISD::ADD, DL, AddrVT, BaseAddr,
8201         DAG.getConstant(Offset, DL, AddrVT));
8202     V = DAG.getLoad(SVT, DL, Ld->getChain(), NewAddr,
8203                     DAG.getMachineFunction().getMachineMemOperand(
8204                         Ld->getMemOperand(), Offset, SVT.getStoreSize()));
8205   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
8206     // We can't broadcast from a vector register without AVX2, and we can only
8207     // broadcast from the zero-element of a vector register.
8208     return SDValue();
8209   }
8210
8211   V = DAG.getNode(X86ISD::VBROADCAST, DL, BroadcastVT, V);
8212   return DAG.getBitcast(VT, V);
8213 }
8214
8215 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8216 // INSERTPS when the V1 elements are already in the correct locations
8217 // because otherwise we can just always use two SHUFPS instructions which
8218 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8219 // perform INSERTPS if a single V1 element is out of place and all V2
8220 // elements are zeroable.
8221 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8222                                             ArrayRef<int> Mask,
8223                                             SelectionDAG &DAG) {
8224   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8225   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8226   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8227   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8228
8229   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8230
8231   unsigned ZMask = 0;
8232   int V1DstIndex = -1;
8233   int V2DstIndex = -1;
8234   bool V1UsedInPlace = false;
8235
8236   for (int i = 0; i < 4; ++i) {
8237     // Synthesize a zero mask from the zeroable elements (includes undefs).
8238     if (Zeroable[i]) {
8239       ZMask |= 1 << i;
8240       continue;
8241     }
8242
8243     // Flag if we use any V1 inputs in place.
8244     if (i == Mask[i]) {
8245       V1UsedInPlace = true;
8246       continue;
8247     }
8248
8249     // We can only insert a single non-zeroable element.
8250     if (V1DstIndex != -1 || V2DstIndex != -1)
8251       return SDValue();
8252
8253     if (Mask[i] < 4) {
8254       // V1 input out of place for insertion.
8255       V1DstIndex = i;
8256     } else {
8257       // V2 input for insertion.
8258       V2DstIndex = i;
8259     }
8260   }
8261
8262   // Don't bother if we have no (non-zeroable) element for insertion.
8263   if (V1DstIndex == -1 && V2DstIndex == -1)
8264     return SDValue();
8265
8266   // Determine element insertion src/dst indices. The src index is from the
8267   // start of the inserted vector, not the start of the concatenated vector.
8268   unsigned V2SrcIndex = 0;
8269   if (V1DstIndex != -1) {
8270     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8271     // and don't use the original V2 at all.
8272     V2SrcIndex = Mask[V1DstIndex];
8273     V2DstIndex = V1DstIndex;
8274     V2 = V1;
8275   } else {
8276     V2SrcIndex = Mask[V2DstIndex] - 4;
8277   }
8278
8279   // If no V1 inputs are used in place, then the result is created only from
8280   // the zero mask and the V2 insertion - so remove V1 dependency.
8281   if (!V1UsedInPlace)
8282     V1 = DAG.getUNDEF(MVT::v4f32);
8283
8284   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8285   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8286
8287   // Insert the V2 element into the desired position.
8288   SDLoc DL(Op);
8289   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8290                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8291 }
8292
8293 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8294 /// UNPCK instruction.
8295 ///
8296 /// This specifically targets cases where we end up with alternating between
8297 /// the two inputs, and so can permute them into something that feeds a single
8298 /// UNPCK instruction. Note that this routine only targets integer vectors
8299 /// because for floating point vectors we have a generalized SHUFPS lowering
8300 /// strategy that handles everything that doesn't *exactly* match an unpack,
8301 /// making this clever lowering unnecessary.
8302 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8303                                                     SDValue V1, SDValue V2,
8304                                                     ArrayRef<int> Mask,
8305                                                     SelectionDAG &DAG) {
8306   assert(!VT.isFloatingPoint() &&
8307          "This routine only supports integer vectors.");
8308   assert(!isSingleInputShuffleMask(Mask) &&
8309          "This routine should only be used when blending two inputs.");
8310   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8311
8312   int Size = Mask.size();
8313
8314   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8315     return M >= 0 && M % Size < Size / 2;
8316   });
8317   int NumHiInputs = std::count_if(
8318       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8319
8320   bool UnpackLo = NumLoInputs >= NumHiInputs;
8321
8322   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8323     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8324     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8325
8326     for (int i = 0; i < Size; ++i) {
8327       if (Mask[i] < 0)
8328         continue;
8329
8330       // Each element of the unpack contains Scale elements from this mask.
8331       int UnpackIdx = i / Scale;
8332
8333       // We only handle the case where V1 feeds the first slots of the unpack.
8334       // We rely on canonicalization to ensure this is the case.
8335       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8336         return SDValue();
8337
8338       // Setup the mask for this input. The indexing is tricky as we have to
8339       // handle the unpack stride.
8340       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8341       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8342           Mask[i] % Size;
8343     }
8344
8345     // If we will have to shuffle both inputs to use the unpack, check whether
8346     // we can just unpack first and shuffle the result. If so, skip this unpack.
8347     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8348         !isNoopShuffleMask(V2Mask))
8349       return SDValue();
8350
8351     // Shuffle the inputs into place.
8352     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8353     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8354
8355     // Cast the inputs to the type we will use to unpack them.
8356     V1 = DAG.getBitcast(UnpackVT, V1);
8357     V2 = DAG.getBitcast(UnpackVT, V2);
8358
8359     // Unpack the inputs and cast the result back to the desired type.
8360     return DAG.getBitcast(
8361         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8362                         UnpackVT, V1, V2));
8363   };
8364
8365   // We try each unpack from the largest to the smallest to try and find one
8366   // that fits this mask.
8367   int OrigNumElements = VT.getVectorNumElements();
8368   int OrigScalarSize = VT.getScalarSizeInBits();
8369   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8370     int Scale = ScalarSize / OrigScalarSize;
8371     int NumElements = OrigNumElements / Scale;
8372     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8373     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8374       return Unpack;
8375   }
8376
8377   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8378   // initial unpack.
8379   if (NumLoInputs == 0 || NumHiInputs == 0) {
8380     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8381            "We have to have *some* inputs!");
8382     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8383
8384     // FIXME: We could consider the total complexity of the permute of each
8385     // possible unpacking. Or at the least we should consider how many
8386     // half-crossings are created.
8387     // FIXME: We could consider commuting the unpacks.
8388
8389     SmallVector<int, 32> PermMask;
8390     PermMask.assign(Size, -1);
8391     for (int i = 0; i < Size; ++i) {
8392       if (Mask[i] < 0)
8393         continue;
8394
8395       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8396
8397       PermMask[i] =
8398           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8399     }
8400     return DAG.getVectorShuffle(
8401         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8402                             DL, VT, V1, V2),
8403         DAG.getUNDEF(VT), PermMask);
8404   }
8405
8406   return SDValue();
8407 }
8408
8409 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8410 ///
8411 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8412 /// support for floating point shuffles but not integer shuffles. These
8413 /// instructions will incur a domain crossing penalty on some chips though so
8414 /// it is better to avoid lowering through this for integer vectors where
8415 /// possible.
8416 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8417                                        const X86Subtarget *Subtarget,
8418                                        SelectionDAG &DAG) {
8419   SDLoc DL(Op);
8420   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8421   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8422   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8423   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8424   ArrayRef<int> Mask = SVOp->getMask();
8425   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8426
8427   if (isSingleInputShuffleMask(Mask)) {
8428     // Use low duplicate instructions for masks that match their pattern.
8429     if (Subtarget->hasSSE3())
8430       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8431         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8432
8433     // Straight shuffle of a single input vector. Simulate this by using the
8434     // single input as both of the "inputs" to this instruction..
8435     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8436
8437     if (Subtarget->hasAVX()) {
8438       // If we have AVX, we can use VPERMILPS which will allow folding a load
8439       // into the shuffle.
8440       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8441                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8442     }
8443
8444     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8445                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8446   }
8447   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8448   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8449
8450   // If we have a single input, insert that into V1 if we can do so cheaply.
8451   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8452     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8453             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8454       return Insertion;
8455     // Try inverting the insertion since for v2 masks it is easy to do and we
8456     // can't reliably sort the mask one way or the other.
8457     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8458                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8459     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8460             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8461       return Insertion;
8462   }
8463
8464   // Try to use one of the special instruction patterns to handle two common
8465   // blend patterns if a zero-blend above didn't work.
8466   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8467       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8468     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8469       // We can either use a special instruction to load over the low double or
8470       // to move just the low double.
8471       return DAG.getNode(
8472           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8473           DL, MVT::v2f64, V2,
8474           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8475
8476   if (Subtarget->hasSSE41())
8477     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8478                                                   Subtarget, DAG))
8479       return Blend;
8480
8481   // Use dedicated unpack instructions for masks that match their pattern.
8482   if (SDValue V =
8483           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8484     return V;
8485
8486   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8487   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8488                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8489 }
8490
8491 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8492 ///
8493 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8494 /// the integer unit to minimize domain crossing penalties. However, for blends
8495 /// it falls back to the floating point shuffle operation with appropriate bit
8496 /// casting.
8497 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8498                                        const X86Subtarget *Subtarget,
8499                                        SelectionDAG &DAG) {
8500   SDLoc DL(Op);
8501   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8502   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8503   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8504   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8505   ArrayRef<int> Mask = SVOp->getMask();
8506   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8507
8508   if (isSingleInputShuffleMask(Mask)) {
8509     // Check for being able to broadcast a single element.
8510     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8511                                                           Mask, Subtarget, DAG))
8512       return Broadcast;
8513
8514     // Straight shuffle of a single input vector. For everything from SSE2
8515     // onward this has a single fast instruction with no scary immediates.
8516     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8517     V1 = DAG.getBitcast(MVT::v4i32, V1);
8518     int WidenedMask[4] = {
8519         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8520         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8521     return DAG.getBitcast(
8522         MVT::v2i64,
8523         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8524                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8525   }
8526   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8527   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8528   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8529   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8530
8531   // If we have a blend of two PACKUS operations an the blend aligns with the
8532   // low and half halves, we can just merge the PACKUS operations. This is
8533   // particularly important as it lets us merge shuffles that this routine itself
8534   // creates.
8535   auto GetPackNode = [](SDValue V) {
8536     while (V.getOpcode() == ISD::BITCAST)
8537       V = V.getOperand(0);
8538
8539     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8540   };
8541   if (SDValue V1Pack = GetPackNode(V1))
8542     if (SDValue V2Pack = GetPackNode(V2))
8543       return DAG.getBitcast(MVT::v2i64,
8544                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8545                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8546                                                      : V1Pack.getOperand(1),
8547                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8548                                                      : V2Pack.getOperand(1)));
8549
8550   // Try to use shift instructions.
8551   if (SDValue Shift =
8552           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8553     return Shift;
8554
8555   // When loading a scalar and then shuffling it into a vector we can often do
8556   // the insertion cheaply.
8557   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8558           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8559     return Insertion;
8560   // Try inverting the insertion since for v2 masks it is easy to do and we
8561   // can't reliably sort the mask one way or the other.
8562   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8563   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8564           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8565     return Insertion;
8566
8567   // We have different paths for blend lowering, but they all must use the
8568   // *exact* same predicate.
8569   bool IsBlendSupported = Subtarget->hasSSE41();
8570   if (IsBlendSupported)
8571     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8572                                                   Subtarget, DAG))
8573       return Blend;
8574
8575   // Use dedicated unpack instructions for masks that match their pattern.
8576   if (SDValue V =
8577           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8578     return V;
8579
8580   // Try to use byte rotation instructions.
8581   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8582   if (Subtarget->hasSSSE3())
8583     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8584             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8585       return Rotate;
8586
8587   // If we have direct support for blends, we should lower by decomposing into
8588   // a permute. That will be faster than the domain cross.
8589   if (IsBlendSupported)
8590     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8591                                                       Mask, DAG);
8592
8593   // We implement this with SHUFPD which is pretty lame because it will likely
8594   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8595   // However, all the alternatives are still more cycles and newer chips don't
8596   // have this problem. It would be really nice if x86 had better shuffles here.
8597   V1 = DAG.getBitcast(MVT::v2f64, V1);
8598   V2 = DAG.getBitcast(MVT::v2f64, V2);
8599   return DAG.getBitcast(MVT::v2i64,
8600                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8601 }
8602
8603 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8604 ///
8605 /// This is used to disable more specialized lowerings when the shufps lowering
8606 /// will happen to be efficient.
8607 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8608   // This routine only handles 128-bit shufps.
8609   assert(Mask.size() == 4 && "Unsupported mask size!");
8610
8611   // To lower with a single SHUFPS we need to have the low half and high half
8612   // each requiring a single input.
8613   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8614     return false;
8615   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8616     return false;
8617
8618   return true;
8619 }
8620
8621 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8622 ///
8623 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8624 /// It makes no assumptions about whether this is the *best* lowering, it simply
8625 /// uses it.
8626 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8627                                             ArrayRef<int> Mask, SDValue V1,
8628                                             SDValue V2, SelectionDAG &DAG) {
8629   SDValue LowV = V1, HighV = V2;
8630   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8631
8632   int NumV2Elements =
8633       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8634
8635   if (NumV2Elements == 1) {
8636     int V2Index =
8637         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8638         Mask.begin();
8639
8640     // Compute the index adjacent to V2Index and in the same half by toggling
8641     // the low bit.
8642     int V2AdjIndex = V2Index ^ 1;
8643
8644     if (Mask[V2AdjIndex] == -1) {
8645       // Handles all the cases where we have a single V2 element and an undef.
8646       // This will only ever happen in the high lanes because we commute the
8647       // vector otherwise.
8648       if (V2Index < 2)
8649         std::swap(LowV, HighV);
8650       NewMask[V2Index] -= 4;
8651     } else {
8652       // Handle the case where the V2 element ends up adjacent to a V1 element.
8653       // To make this work, blend them together as the first step.
8654       int V1Index = V2AdjIndex;
8655       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8656       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8657                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8658
8659       // Now proceed to reconstruct the final blend as we have the necessary
8660       // high or low half formed.
8661       if (V2Index < 2) {
8662         LowV = V2;
8663         HighV = V1;
8664       } else {
8665         HighV = V2;
8666       }
8667       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8668       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8669     }
8670   } else if (NumV2Elements == 2) {
8671     if (Mask[0] < 4 && Mask[1] < 4) {
8672       // Handle the easy case where we have V1 in the low lanes and V2 in the
8673       // high lanes.
8674       NewMask[2] -= 4;
8675       NewMask[3] -= 4;
8676     } else if (Mask[2] < 4 && Mask[3] < 4) {
8677       // We also handle the reversed case because this utility may get called
8678       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8679       // arrange things in the right direction.
8680       NewMask[0] -= 4;
8681       NewMask[1] -= 4;
8682       HighV = V1;
8683       LowV = V2;
8684     } else {
8685       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8686       // trying to place elements directly, just blend them and set up the final
8687       // shuffle to place them.
8688
8689       // The first two blend mask elements are for V1, the second two are for
8690       // V2.
8691       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8692                           Mask[2] < 4 ? Mask[2] : Mask[3],
8693                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8694                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8695       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8696                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8697
8698       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8699       // a blend.
8700       LowV = HighV = V1;
8701       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8702       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8703       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8704       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8705     }
8706   }
8707   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8708                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8709 }
8710
8711 /// \brief Lower 4-lane 32-bit floating point shuffles.
8712 ///
8713 /// Uses instructions exclusively from the floating point unit to minimize
8714 /// domain crossing penalties, as these are sufficient to implement all v4f32
8715 /// shuffles.
8716 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8717                                        const X86Subtarget *Subtarget,
8718                                        SelectionDAG &DAG) {
8719   SDLoc DL(Op);
8720   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8721   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8722   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8723   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8724   ArrayRef<int> Mask = SVOp->getMask();
8725   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8726
8727   int NumV2Elements =
8728       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8729
8730   if (NumV2Elements == 0) {
8731     // Check for being able to broadcast a single element.
8732     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8733                                                           Mask, Subtarget, DAG))
8734       return Broadcast;
8735
8736     // Use even/odd duplicate instructions for masks that match their pattern.
8737     if (Subtarget->hasSSE3()) {
8738       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8739         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8740       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8741         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8742     }
8743
8744     if (Subtarget->hasAVX()) {
8745       // If we have AVX, we can use VPERMILPS which will allow folding a load
8746       // into the shuffle.
8747       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8748                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8749     }
8750
8751     // Otherwise, use a straight shuffle of a single input vector. We pass the
8752     // input vector to both operands to simulate this with a SHUFPS.
8753     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8754                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8755   }
8756
8757   // There are special ways we can lower some single-element blends. However, we
8758   // have custom ways we can lower more complex single-element blends below that
8759   // we defer to if both this and BLENDPS fail to match, so restrict this to
8760   // when the V2 input is targeting element 0 of the mask -- that is the fast
8761   // case here.
8762   if (NumV2Elements == 1 && Mask[0] >= 4)
8763     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8764                                                          Mask, Subtarget, DAG))
8765       return V;
8766
8767   if (Subtarget->hasSSE41()) {
8768     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8769                                                   Subtarget, DAG))
8770       return Blend;
8771
8772     // Use INSERTPS if we can complete the shuffle efficiently.
8773     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8774       return V;
8775
8776     if (!isSingleSHUFPSMask(Mask))
8777       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8778               DL, MVT::v4f32, V1, V2, Mask, DAG))
8779         return BlendPerm;
8780   }
8781
8782   // Use dedicated unpack instructions for masks that match their pattern.
8783   if (SDValue V =
8784           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8785     return V;
8786
8787   // Otherwise fall back to a SHUFPS lowering strategy.
8788   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8789 }
8790
8791 /// \brief Lower 4-lane i32 vector shuffles.
8792 ///
8793 /// We try to handle these with integer-domain shuffles where we can, but for
8794 /// blends we use the floating point domain blend instructions.
8795 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8796                                        const X86Subtarget *Subtarget,
8797                                        SelectionDAG &DAG) {
8798   SDLoc DL(Op);
8799   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8800   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8801   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8802   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8803   ArrayRef<int> Mask = SVOp->getMask();
8804   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8805
8806   // Whenever we can lower this as a zext, that instruction is strictly faster
8807   // than any alternative. It also allows us to fold memory operands into the
8808   // shuffle in many cases.
8809   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8810                                                          Mask, Subtarget, DAG))
8811     return ZExt;
8812
8813   int NumV2Elements =
8814       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8815
8816   if (NumV2Elements == 0) {
8817     // Check for being able to broadcast a single element.
8818     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8819                                                           Mask, Subtarget, DAG))
8820       return Broadcast;
8821
8822     // Straight shuffle of a single input vector. For everything from SSE2
8823     // onward this has a single fast instruction with no scary immediates.
8824     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8825     // but we aren't actually going to use the UNPCK instruction because doing
8826     // so prevents folding a load into this instruction or making a copy.
8827     const int UnpackLoMask[] = {0, 0, 1, 1};
8828     const int UnpackHiMask[] = {2, 2, 3, 3};
8829     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8830       Mask = UnpackLoMask;
8831     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8832       Mask = UnpackHiMask;
8833
8834     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8835                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8836   }
8837
8838   // Try to use shift instructions.
8839   if (SDValue Shift =
8840           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8841     return Shift;
8842
8843   // There are special ways we can lower some single-element blends.
8844   if (NumV2Elements == 1)
8845     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8846                                                          Mask, Subtarget, DAG))
8847       return V;
8848
8849   // We have different paths for blend lowering, but they all must use the
8850   // *exact* same predicate.
8851   bool IsBlendSupported = Subtarget->hasSSE41();
8852   if (IsBlendSupported)
8853     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8854                                                   Subtarget, DAG))
8855       return Blend;
8856
8857   if (SDValue Masked =
8858           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8859     return Masked;
8860
8861   // Use dedicated unpack instructions for masks that match their pattern.
8862   if (SDValue V =
8863           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8864     return V;
8865
8866   // Try to use byte rotation instructions.
8867   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8868   if (Subtarget->hasSSSE3())
8869     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8870             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8871       return Rotate;
8872
8873   // If we have direct support for blends, we should lower by decomposing into
8874   // a permute. That will be faster than the domain cross.
8875   if (IsBlendSupported)
8876     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8877                                                       Mask, DAG);
8878
8879   // Try to lower by permuting the inputs into an unpack instruction.
8880   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8881                                                             V2, Mask, DAG))
8882     return Unpack;
8883
8884   // We implement this with SHUFPS because it can blend from two vectors.
8885   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8886   // up the inputs, bypassing domain shift penalties that we would encur if we
8887   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8888   // relevant.
8889   return DAG.getBitcast(
8890       MVT::v4i32,
8891       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8892                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8893 }
8894
8895 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8896 /// shuffle lowering, and the most complex part.
8897 ///
8898 /// The lowering strategy is to try to form pairs of input lanes which are
8899 /// targeted at the same half of the final vector, and then use a dword shuffle
8900 /// to place them onto the right half, and finally unpack the paired lanes into
8901 /// their final position.
8902 ///
8903 /// The exact breakdown of how to form these dword pairs and align them on the
8904 /// correct sides is really tricky. See the comments within the function for
8905 /// more of the details.
8906 ///
8907 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8908 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8909 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8910 /// vector, form the analogous 128-bit 8-element Mask.
8911 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8912     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8913     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8914   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8915   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8916
8917   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8918   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8919   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8920
8921   SmallVector<int, 4> LoInputs;
8922   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8923                [](int M) { return M >= 0; });
8924   std::sort(LoInputs.begin(), LoInputs.end());
8925   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8926   SmallVector<int, 4> HiInputs;
8927   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8928                [](int M) { return M >= 0; });
8929   std::sort(HiInputs.begin(), HiInputs.end());
8930   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8931   int NumLToL =
8932       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8933   int NumHToL = LoInputs.size() - NumLToL;
8934   int NumLToH =
8935       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8936   int NumHToH = HiInputs.size() - NumLToH;
8937   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8938   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8939   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8940   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8941
8942   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8943   // such inputs we can swap two of the dwords across the half mark and end up
8944   // with <=2 inputs to each half in each half. Once there, we can fall through
8945   // to the generic code below. For example:
8946   //
8947   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8948   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8949   //
8950   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8951   // and an existing 2-into-2 on the other half. In this case we may have to
8952   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8953   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8954   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8955   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8956   // half than the one we target for fixing) will be fixed when we re-enter this
8957   // path. We will also combine away any sequence of PSHUFD instructions that
8958   // result into a single instruction. Here is an example of the tricky case:
8959   //
8960   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8961   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8962   //
8963   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8964   //
8965   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8966   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8967   //
8968   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8969   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8970   //
8971   // The result is fine to be handled by the generic logic.
8972   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8973                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8974                           int AOffset, int BOffset) {
8975     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8976            "Must call this with A having 3 or 1 inputs from the A half.");
8977     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8978            "Must call this with B having 1 or 3 inputs from the B half.");
8979     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8980            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8981
8982     bool ThreeAInputs = AToAInputs.size() == 3;
8983
8984     // Compute the index of dword with only one word among the three inputs in
8985     // a half by taking the sum of the half with three inputs and subtracting
8986     // the sum of the actual three inputs. The difference is the remaining
8987     // slot.
8988     int ADWord, BDWord;
8989     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8990     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8991     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8992     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8993     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8994     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8995     int TripleNonInputIdx =
8996         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8997     TripleDWord = TripleNonInputIdx / 2;
8998
8999     // We use xor with one to compute the adjacent DWord to whichever one the
9000     // OneInput is in.
9001     OneInputDWord = (OneInput / 2) ^ 1;
9002
9003     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
9004     // and BToA inputs. If there is also such a problem with the BToB and AToB
9005     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
9006     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
9007     // is essential that we don't *create* a 3<-1 as then we might oscillate.
9008     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
9009       // Compute how many inputs will be flipped by swapping these DWords. We
9010       // need
9011       // to balance this to ensure we don't form a 3-1 shuffle in the other
9012       // half.
9013       int NumFlippedAToBInputs =
9014           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
9015           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
9016       int NumFlippedBToBInputs =
9017           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
9018           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
9019       if ((NumFlippedAToBInputs == 1 &&
9020            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
9021           (NumFlippedBToBInputs == 1 &&
9022            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
9023         // We choose whether to fix the A half or B half based on whether that
9024         // half has zero flipped inputs. At zero, we may not be able to fix it
9025         // with that half. We also bias towards fixing the B half because that
9026         // will more commonly be the high half, and we have to bias one way.
9027         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
9028                                                        ArrayRef<int> Inputs) {
9029           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
9030           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
9031                                          PinnedIdx ^ 1) != Inputs.end();
9032           // Determine whether the free index is in the flipped dword or the
9033           // unflipped dword based on where the pinned index is. We use this bit
9034           // in an xor to conditionally select the adjacent dword.
9035           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
9036           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
9037                                              FixFreeIdx) != Inputs.end();
9038           if (IsFixIdxInput == IsFixFreeIdxInput)
9039             FixFreeIdx += 1;
9040           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
9041                                         FixFreeIdx) != Inputs.end();
9042           assert(IsFixIdxInput != IsFixFreeIdxInput &&
9043                  "We need to be changing the number of flipped inputs!");
9044           int PSHUFHalfMask[] = {0, 1, 2, 3};
9045           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
9046           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
9047                           MVT::v8i16, V,
9048                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
9049
9050           for (int &M : Mask)
9051             if (M != -1 && M == FixIdx)
9052               M = FixFreeIdx;
9053             else if (M != -1 && M == FixFreeIdx)
9054               M = FixIdx;
9055         };
9056         if (NumFlippedBToBInputs != 0) {
9057           int BPinnedIdx =
9058               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
9059           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
9060         } else {
9061           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
9062           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
9063           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
9064         }
9065       }
9066     }
9067
9068     int PSHUFDMask[] = {0, 1, 2, 3};
9069     PSHUFDMask[ADWord] = BDWord;
9070     PSHUFDMask[BDWord] = ADWord;
9071     V = DAG.getBitcast(
9072         VT,
9073         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9074                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9075
9076     // Adjust the mask to match the new locations of A and B.
9077     for (int &M : Mask)
9078       if (M != -1 && M/2 == ADWord)
9079         M = 2 * BDWord + M % 2;
9080       else if (M != -1 && M/2 == BDWord)
9081         M = 2 * ADWord + M % 2;
9082
9083     // Recurse back into this routine to re-compute state now that this isn't
9084     // a 3 and 1 problem.
9085     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
9086                                                      DAG);
9087   };
9088   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
9089     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
9090   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
9091     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
9092
9093   // At this point there are at most two inputs to the low and high halves from
9094   // each half. That means the inputs can always be grouped into dwords and
9095   // those dwords can then be moved to the correct half with a dword shuffle.
9096   // We use at most one low and one high word shuffle to collect these paired
9097   // inputs into dwords, and finally a dword shuffle to place them.
9098   int PSHUFLMask[4] = {-1, -1, -1, -1};
9099   int PSHUFHMask[4] = {-1, -1, -1, -1};
9100   int PSHUFDMask[4] = {-1, -1, -1, -1};
9101
9102   // First fix the masks for all the inputs that are staying in their
9103   // original halves. This will then dictate the targets of the cross-half
9104   // shuffles.
9105   auto fixInPlaceInputs =
9106       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
9107                     MutableArrayRef<int> SourceHalfMask,
9108                     MutableArrayRef<int> HalfMask, int HalfOffset) {
9109     if (InPlaceInputs.empty())
9110       return;
9111     if (InPlaceInputs.size() == 1) {
9112       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9113           InPlaceInputs[0] - HalfOffset;
9114       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
9115       return;
9116     }
9117     if (IncomingInputs.empty()) {
9118       // Just fix all of the in place inputs.
9119       for (int Input : InPlaceInputs) {
9120         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
9121         PSHUFDMask[Input / 2] = Input / 2;
9122       }
9123       return;
9124     }
9125
9126     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
9127     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
9128         InPlaceInputs[0] - HalfOffset;
9129     // Put the second input next to the first so that they are packed into
9130     // a dword. We find the adjacent index by toggling the low bit.
9131     int AdjIndex = InPlaceInputs[0] ^ 1;
9132     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
9133     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
9134     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
9135   };
9136   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
9137   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
9138
9139   // Now gather the cross-half inputs and place them into a free dword of
9140   // their target half.
9141   // FIXME: This operation could almost certainly be simplified dramatically to
9142   // look more like the 3-1 fixing operation.
9143   auto moveInputsToRightHalf = [&PSHUFDMask](
9144       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
9145       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
9146       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
9147       int DestOffset) {
9148     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
9149       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
9150     };
9151     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
9152                                                int Word) {
9153       int LowWord = Word & ~1;
9154       int HighWord = Word | 1;
9155       return isWordClobbered(SourceHalfMask, LowWord) ||
9156              isWordClobbered(SourceHalfMask, HighWord);
9157     };
9158
9159     if (IncomingInputs.empty())
9160       return;
9161
9162     if (ExistingInputs.empty()) {
9163       // Map any dwords with inputs from them into the right half.
9164       for (int Input : IncomingInputs) {
9165         // If the source half mask maps over the inputs, turn those into
9166         // swaps and use the swapped lane.
9167         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
9168           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
9169             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
9170                 Input - SourceOffset;
9171             // We have to swap the uses in our half mask in one sweep.
9172             for (int &M : HalfMask)
9173               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
9174                 M = Input;
9175               else if (M == Input)
9176                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9177           } else {
9178             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
9179                        Input - SourceOffset &&
9180                    "Previous placement doesn't match!");
9181           }
9182           // Note that this correctly re-maps both when we do a swap and when
9183           // we observe the other side of the swap above. We rely on that to
9184           // avoid swapping the members of the input list directly.
9185           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
9186         }
9187
9188         // Map the input's dword into the correct half.
9189         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
9190           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
9191         else
9192           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
9193                      Input / 2 &&
9194                  "Previous placement doesn't match!");
9195       }
9196
9197       // And just directly shift any other-half mask elements to be same-half
9198       // as we will have mirrored the dword containing the element into the
9199       // same position within that half.
9200       for (int &M : HalfMask)
9201         if (M >= SourceOffset && M < SourceOffset + 4) {
9202           M = M - SourceOffset + DestOffset;
9203           assert(M >= 0 && "This should never wrap below zero!");
9204         }
9205       return;
9206     }
9207
9208     // Ensure we have the input in a viable dword of its current half. This
9209     // is particularly tricky because the original position may be clobbered
9210     // by inputs being moved and *staying* in that half.
9211     if (IncomingInputs.size() == 1) {
9212       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9213         int InputFixed = std::find(std::begin(SourceHalfMask),
9214                                    std::end(SourceHalfMask), -1) -
9215                          std::begin(SourceHalfMask) + SourceOffset;
9216         SourceHalfMask[InputFixed - SourceOffset] =
9217             IncomingInputs[0] - SourceOffset;
9218         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
9219                      InputFixed);
9220         IncomingInputs[0] = InputFixed;
9221       }
9222     } else if (IncomingInputs.size() == 2) {
9223       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
9224           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
9225         // We have two non-adjacent or clobbered inputs we need to extract from
9226         // the source half. To do this, we need to map them into some adjacent
9227         // dword slot in the source mask.
9228         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
9229                               IncomingInputs[1] - SourceOffset};
9230
9231         // If there is a free slot in the source half mask adjacent to one of
9232         // the inputs, place the other input in it. We use (Index XOR 1) to
9233         // compute an adjacent index.
9234         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9235             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9236           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9237           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9238           InputsFixed[1] = InputsFixed[0] ^ 1;
9239         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9240                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9241           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9242           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9243           InputsFixed[0] = InputsFixed[1] ^ 1;
9244         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9245                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9246           // The two inputs are in the same DWord but it is clobbered and the
9247           // adjacent DWord isn't used at all. Move both inputs to the free
9248           // slot.
9249           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9250           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9251           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9252           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9253         } else {
9254           // The only way we hit this point is if there is no clobbering
9255           // (because there are no off-half inputs to this half) and there is no
9256           // free slot adjacent to one of the inputs. In this case, we have to
9257           // swap an input with a non-input.
9258           for (int i = 0; i < 4; ++i)
9259             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9260                    "We can't handle any clobbers here!");
9261           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9262                  "Cannot have adjacent inputs here!");
9263
9264           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9265           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9266
9267           // We also have to update the final source mask in this case because
9268           // it may need to undo the above swap.
9269           for (int &M : FinalSourceHalfMask)
9270             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9271               M = InputsFixed[1] + SourceOffset;
9272             else if (M == InputsFixed[1] + SourceOffset)
9273               M = (InputsFixed[0] ^ 1) + SourceOffset;
9274
9275           InputsFixed[1] = InputsFixed[0] ^ 1;
9276         }
9277
9278         // Point everything at the fixed inputs.
9279         for (int &M : HalfMask)
9280           if (M == IncomingInputs[0])
9281             M = InputsFixed[0] + SourceOffset;
9282           else if (M == IncomingInputs[1])
9283             M = InputsFixed[1] + SourceOffset;
9284
9285         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9286         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9287       }
9288     } else {
9289       llvm_unreachable("Unhandled input size!");
9290     }
9291
9292     // Now hoist the DWord down to the right half.
9293     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9294     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9295     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9296     for (int &M : HalfMask)
9297       for (int Input : IncomingInputs)
9298         if (M == Input)
9299           M = FreeDWord * 2 + Input % 2;
9300   };
9301   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9302                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9303   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9304                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9305
9306   // Now enact all the shuffles we've computed to move the inputs into their
9307   // target half.
9308   if (!isNoopShuffleMask(PSHUFLMask))
9309     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9310                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9311   if (!isNoopShuffleMask(PSHUFHMask))
9312     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9313                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9314   if (!isNoopShuffleMask(PSHUFDMask))
9315     V = DAG.getBitcast(
9316         VT,
9317         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9318                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9319
9320   // At this point, each half should contain all its inputs, and we can then
9321   // just shuffle them into their final position.
9322   assert(std::count_if(LoMask.begin(), LoMask.end(),
9323                        [](int M) { return M >= 4; }) == 0 &&
9324          "Failed to lift all the high half inputs to the low mask!");
9325   assert(std::count_if(HiMask.begin(), HiMask.end(),
9326                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9327          "Failed to lift all the low half inputs to the high mask!");
9328
9329   // Do a half shuffle for the low mask.
9330   if (!isNoopShuffleMask(LoMask))
9331     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9332                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9333
9334   // Do a half shuffle with the high mask after shifting its values down.
9335   for (int &M : HiMask)
9336     if (M >= 0)
9337       M -= 4;
9338   if (!isNoopShuffleMask(HiMask))
9339     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9340                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9341
9342   return V;
9343 }
9344
9345 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9346 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9347                                           SDValue V2, ArrayRef<int> Mask,
9348                                           SelectionDAG &DAG, bool &V1InUse,
9349                                           bool &V2InUse) {
9350   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9351   SDValue V1Mask[16];
9352   SDValue V2Mask[16];
9353   V1InUse = false;
9354   V2InUse = false;
9355
9356   int Size = Mask.size();
9357   int Scale = 16 / Size;
9358   for (int i = 0; i < 16; ++i) {
9359     if (Mask[i / Scale] == -1) {
9360       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9361     } else {
9362       const int ZeroMask = 0x80;
9363       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9364                                           : ZeroMask;
9365       int V2Idx = Mask[i / Scale] < Size
9366                       ? ZeroMask
9367                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9368       if (Zeroable[i / Scale])
9369         V1Idx = V2Idx = ZeroMask;
9370       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9371       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9372       V1InUse |= (ZeroMask != V1Idx);
9373       V2InUse |= (ZeroMask != V2Idx);
9374     }
9375   }
9376
9377   if (V1InUse)
9378     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9379                      DAG.getBitcast(MVT::v16i8, V1),
9380                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9381   if (V2InUse)
9382     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9383                      DAG.getBitcast(MVT::v16i8, V2),
9384                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9385
9386   // If we need shuffled inputs from both, blend the two.
9387   SDValue V;
9388   if (V1InUse && V2InUse)
9389     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9390   else
9391     V = V1InUse ? V1 : V2;
9392
9393   // Cast the result back to the correct type.
9394   return DAG.getBitcast(VT, V);
9395 }
9396
9397 /// \brief Generic lowering of 8-lane i16 shuffles.
9398 ///
9399 /// This handles both single-input shuffles and combined shuffle/blends with
9400 /// two inputs. The single input shuffles are immediately delegated to
9401 /// a dedicated lowering routine.
9402 ///
9403 /// The blends are lowered in one of three fundamental ways. If there are few
9404 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9405 /// of the input is significantly cheaper when lowered as an interleaving of
9406 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9407 /// halves of the inputs separately (making them have relatively few inputs)
9408 /// and then concatenate them.
9409 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9410                                        const X86Subtarget *Subtarget,
9411                                        SelectionDAG &DAG) {
9412   SDLoc DL(Op);
9413   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9414   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9415   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9416   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9417   ArrayRef<int> OrigMask = SVOp->getMask();
9418   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9419                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9420   MutableArrayRef<int> Mask(MaskStorage);
9421
9422   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9423
9424   // Whenever we can lower this as a zext, that instruction is strictly faster
9425   // than any alternative.
9426   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9427           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9428     return ZExt;
9429
9430   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9431   (void)isV1;
9432   auto isV2 = [](int M) { return M >= 8; };
9433
9434   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9435
9436   if (NumV2Inputs == 0) {
9437     // Check for being able to broadcast a single element.
9438     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9439                                                           Mask, Subtarget, DAG))
9440       return Broadcast;
9441
9442     // Try to use shift instructions.
9443     if (SDValue Shift =
9444             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9445       return Shift;
9446
9447     // Use dedicated unpack instructions for masks that match their pattern.
9448     if (SDValue V =
9449             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9450       return V;
9451
9452     // Try to use byte rotation instructions.
9453     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9454                                                         Mask, Subtarget, DAG))
9455       return Rotate;
9456
9457     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9458                                                      Subtarget, DAG);
9459   }
9460
9461   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9462          "All single-input shuffles should be canonicalized to be V1-input "
9463          "shuffles.");
9464
9465   // Try to use shift instructions.
9466   if (SDValue Shift =
9467           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9468     return Shift;
9469
9470   // See if we can use SSE4A Extraction / Insertion.
9471   if (Subtarget->hasSSE4A())
9472     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9473       return V;
9474
9475   // There are special ways we can lower some single-element blends.
9476   if (NumV2Inputs == 1)
9477     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9478                                                          Mask, Subtarget, DAG))
9479       return V;
9480
9481   // We have different paths for blend lowering, but they all must use the
9482   // *exact* same predicate.
9483   bool IsBlendSupported = Subtarget->hasSSE41();
9484   if (IsBlendSupported)
9485     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9486                                                   Subtarget, DAG))
9487       return Blend;
9488
9489   if (SDValue Masked =
9490           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9491     return Masked;
9492
9493   // Use dedicated unpack instructions for masks that match their pattern.
9494   if (SDValue V =
9495           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9496     return V;
9497
9498   // Try to use byte rotation instructions.
9499   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9500           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9501     return Rotate;
9502
9503   if (SDValue BitBlend =
9504           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9505     return BitBlend;
9506
9507   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9508                                                             V2, Mask, DAG))
9509     return Unpack;
9510
9511   // If we can't directly blend but can use PSHUFB, that will be better as it
9512   // can both shuffle and set up the inefficient blend.
9513   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9514     bool V1InUse, V2InUse;
9515     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9516                                       V1InUse, V2InUse);
9517   }
9518
9519   // We can always bit-blend if we have to so the fallback strategy is to
9520   // decompose into single-input permutes and blends.
9521   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9522                                                       Mask, DAG);
9523 }
9524
9525 /// \brief Check whether a compaction lowering can be done by dropping even
9526 /// elements and compute how many times even elements must be dropped.
9527 ///
9528 /// This handles shuffles which take every Nth element where N is a power of
9529 /// two. Example shuffle masks:
9530 ///
9531 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9532 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9533 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9534 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9535 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9536 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9537 ///
9538 /// Any of these lanes can of course be undef.
9539 ///
9540 /// This routine only supports N <= 3.
9541 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9542 /// for larger N.
9543 ///
9544 /// \returns N above, or the number of times even elements must be dropped if
9545 /// there is such a number. Otherwise returns zero.
9546 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9547   // Figure out whether we're looping over two inputs or just one.
9548   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9549
9550   // The modulus for the shuffle vector entries is based on whether this is
9551   // a single input or not.
9552   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9553   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9554          "We should only be called with masks with a power-of-2 size!");
9555
9556   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9557
9558   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9559   // and 2^3 simultaneously. This is because we may have ambiguity with
9560   // partially undef inputs.
9561   bool ViableForN[3] = {true, true, true};
9562
9563   for (int i = 0, e = Mask.size(); i < e; ++i) {
9564     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9565     // want.
9566     if (Mask[i] == -1)
9567       continue;
9568
9569     bool IsAnyViable = false;
9570     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9571       if (ViableForN[j]) {
9572         uint64_t N = j + 1;
9573
9574         // The shuffle mask must be equal to (i * 2^N) % M.
9575         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9576           IsAnyViable = true;
9577         else
9578           ViableForN[j] = false;
9579       }
9580     // Early exit if we exhaust the possible powers of two.
9581     if (!IsAnyViable)
9582       break;
9583   }
9584
9585   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9586     if (ViableForN[j])
9587       return j + 1;
9588
9589   // Return 0 as there is no viable power of two.
9590   return 0;
9591 }
9592
9593 /// \brief Generic lowering of v16i8 shuffles.
9594 ///
9595 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9596 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9597 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9598 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9599 /// back together.
9600 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9601                                        const X86Subtarget *Subtarget,
9602                                        SelectionDAG &DAG) {
9603   SDLoc DL(Op);
9604   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9605   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9606   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9607   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9608   ArrayRef<int> Mask = SVOp->getMask();
9609   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9610
9611   // Try to use shift instructions.
9612   if (SDValue Shift =
9613           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9614     return Shift;
9615
9616   // Try to use byte rotation instructions.
9617   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9618           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9619     return Rotate;
9620
9621   // Try to use a zext lowering.
9622   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9623           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9624     return ZExt;
9625
9626   // See if we can use SSE4A Extraction / Insertion.
9627   if (Subtarget->hasSSE4A())
9628     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9629       return V;
9630
9631   int NumV2Elements =
9632       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9633
9634   // For single-input shuffles, there are some nicer lowering tricks we can use.
9635   if (NumV2Elements == 0) {
9636     // Check for being able to broadcast a single element.
9637     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9638                                                           Mask, Subtarget, DAG))
9639       return Broadcast;
9640
9641     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9642     // Notably, this handles splat and partial-splat shuffles more efficiently.
9643     // However, it only makes sense if the pre-duplication shuffle simplifies
9644     // things significantly. Currently, this means we need to be able to
9645     // express the pre-duplication shuffle as an i16 shuffle.
9646     //
9647     // FIXME: We should check for other patterns which can be widened into an
9648     // i16 shuffle as well.
9649     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9650       for (int i = 0; i < 16; i += 2)
9651         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9652           return false;
9653
9654       return true;
9655     };
9656     auto tryToWidenViaDuplication = [&]() -> SDValue {
9657       if (!canWidenViaDuplication(Mask))
9658         return SDValue();
9659       SmallVector<int, 4> LoInputs;
9660       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9661                    [](int M) { return M >= 0 && M < 8; });
9662       std::sort(LoInputs.begin(), LoInputs.end());
9663       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9664                      LoInputs.end());
9665       SmallVector<int, 4> HiInputs;
9666       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9667                    [](int M) { return M >= 8; });
9668       std::sort(HiInputs.begin(), HiInputs.end());
9669       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9670                      HiInputs.end());
9671
9672       bool TargetLo = LoInputs.size() >= HiInputs.size();
9673       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9674       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9675
9676       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9677       SmallDenseMap<int, int, 8> LaneMap;
9678       for (int I : InPlaceInputs) {
9679         PreDupI16Shuffle[I/2] = I/2;
9680         LaneMap[I] = I;
9681       }
9682       int j = TargetLo ? 0 : 4, je = j + 4;
9683       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9684         // Check if j is already a shuffle of this input. This happens when
9685         // there are two adjacent bytes after we move the low one.
9686         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9687           // If we haven't yet mapped the input, search for a slot into which
9688           // we can map it.
9689           while (j < je && PreDupI16Shuffle[j] != -1)
9690             ++j;
9691
9692           if (j == je)
9693             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9694             return SDValue();
9695
9696           // Map this input with the i16 shuffle.
9697           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9698         }
9699
9700         // Update the lane map based on the mapping we ended up with.
9701         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9702       }
9703       V1 = DAG.getBitcast(
9704           MVT::v16i8,
9705           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9706                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9707
9708       // Unpack the bytes to form the i16s that will be shuffled into place.
9709       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9710                        MVT::v16i8, V1, V1);
9711
9712       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9713       for (int i = 0; i < 16; ++i)
9714         if (Mask[i] != -1) {
9715           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9716           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9717           if (PostDupI16Shuffle[i / 2] == -1)
9718             PostDupI16Shuffle[i / 2] = MappedMask;
9719           else
9720             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9721                    "Conflicting entrties in the original shuffle!");
9722         }
9723       return DAG.getBitcast(
9724           MVT::v16i8,
9725           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9726                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9727     };
9728     if (SDValue V = tryToWidenViaDuplication())
9729       return V;
9730   }
9731
9732   if (SDValue Masked =
9733           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9734     return Masked;
9735
9736   // Use dedicated unpack instructions for masks that match their pattern.
9737   if (SDValue V =
9738           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9739     return V;
9740
9741   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9742   // with PSHUFB. It is important to do this before we attempt to generate any
9743   // blends but after all of the single-input lowerings. If the single input
9744   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9745   // want to preserve that and we can DAG combine any longer sequences into
9746   // a PSHUFB in the end. But once we start blending from multiple inputs,
9747   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9748   // and there are *very* few patterns that would actually be faster than the
9749   // PSHUFB approach because of its ability to zero lanes.
9750   //
9751   // FIXME: The only exceptions to the above are blends which are exact
9752   // interleavings with direct instructions supporting them. We currently don't
9753   // handle those well here.
9754   if (Subtarget->hasSSSE3()) {
9755     bool V1InUse = false;
9756     bool V2InUse = false;
9757
9758     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9759                                                 DAG, V1InUse, V2InUse);
9760
9761     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9762     // do so. This avoids using them to handle blends-with-zero which is
9763     // important as a single pshufb is significantly faster for that.
9764     if (V1InUse && V2InUse) {
9765       if (Subtarget->hasSSE41())
9766         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9767                                                       Mask, Subtarget, DAG))
9768           return Blend;
9769
9770       // We can use an unpack to do the blending rather than an or in some
9771       // cases. Even though the or may be (very minorly) more efficient, we
9772       // preference this lowering because there are common cases where part of
9773       // the complexity of the shuffles goes away when we do the final blend as
9774       // an unpack.
9775       // FIXME: It might be worth trying to detect if the unpack-feeding
9776       // shuffles will both be pshufb, in which case we shouldn't bother with
9777       // this.
9778       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9779               DL, MVT::v16i8, V1, V2, Mask, DAG))
9780         return Unpack;
9781     }
9782
9783     return PSHUFB;
9784   }
9785
9786   // There are special ways we can lower some single-element blends.
9787   if (NumV2Elements == 1)
9788     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9789                                                          Mask, Subtarget, DAG))
9790       return V;
9791
9792   if (SDValue BitBlend =
9793           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9794     return BitBlend;
9795
9796   // Check whether a compaction lowering can be done. This handles shuffles
9797   // which take every Nth element for some even N. See the helper function for
9798   // details.
9799   //
9800   // We special case these as they can be particularly efficiently handled with
9801   // the PACKUSB instruction on x86 and they show up in common patterns of
9802   // rearranging bytes to truncate wide elements.
9803   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9804     // NumEvenDrops is the power of two stride of the elements. Another way of
9805     // thinking about it is that we need to drop the even elements this many
9806     // times to get the original input.
9807     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9808
9809     // First we need to zero all the dropped bytes.
9810     assert(NumEvenDrops <= 3 &&
9811            "No support for dropping even elements more than 3 times.");
9812     // We use the mask type to pick which bytes are preserved based on how many
9813     // elements are dropped.
9814     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9815     SDValue ByteClearMask = DAG.getBitcast(
9816         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9817     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9818     if (!IsSingleInput)
9819       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9820
9821     // Now pack things back together.
9822     V1 = DAG.getBitcast(MVT::v8i16, V1);
9823     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9824     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9825     for (int i = 1; i < NumEvenDrops; ++i) {
9826       Result = DAG.getBitcast(MVT::v8i16, Result);
9827       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9828     }
9829
9830     return Result;
9831   }
9832
9833   // Handle multi-input cases by blending single-input shuffles.
9834   if (NumV2Elements > 0)
9835     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9836                                                       Mask, DAG);
9837
9838   // The fallback path for single-input shuffles widens this into two v8i16
9839   // vectors with unpacks, shuffles those, and then pulls them back together
9840   // with a pack.
9841   SDValue V = V1;
9842
9843   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9844   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9845   for (int i = 0; i < 16; ++i)
9846     if (Mask[i] >= 0)
9847       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9848
9849   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9850
9851   SDValue VLoHalf, VHiHalf;
9852   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9853   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9854   // i16s.
9855   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9856                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9857       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9858                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9859     // Use a mask to drop the high bytes.
9860     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9861     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9862                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9863
9864     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9865     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9866
9867     // Squash the masks to point directly into VLoHalf.
9868     for (int &M : LoBlendMask)
9869       if (M >= 0)
9870         M /= 2;
9871     for (int &M : HiBlendMask)
9872       if (M >= 0)
9873         M /= 2;
9874   } else {
9875     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9876     // VHiHalf so that we can blend them as i16s.
9877     VLoHalf = DAG.getBitcast(
9878         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9879     VHiHalf = DAG.getBitcast(
9880         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9881   }
9882
9883   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9884   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9885
9886   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9887 }
9888
9889 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9890 ///
9891 /// This routine breaks down the specific type of 128-bit shuffle and
9892 /// dispatches to the lowering routines accordingly.
9893 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9894                                         MVT VT, const X86Subtarget *Subtarget,
9895                                         SelectionDAG &DAG) {
9896   switch (VT.SimpleTy) {
9897   case MVT::v2i64:
9898     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9899   case MVT::v2f64:
9900     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9901   case MVT::v4i32:
9902     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9903   case MVT::v4f32:
9904     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9905   case MVT::v8i16:
9906     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9907   case MVT::v16i8:
9908     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9909
9910   default:
9911     llvm_unreachable("Unimplemented!");
9912   }
9913 }
9914
9915 /// \brief Helper function to test whether a shuffle mask could be
9916 /// simplified by widening the elements being shuffled.
9917 ///
9918 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9919 /// leaves it in an unspecified state.
9920 ///
9921 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9922 /// shuffle masks. The latter have the special property of a '-2' representing
9923 /// a zero-ed lane of a vector.
9924 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9925                                     SmallVectorImpl<int> &WidenedMask) {
9926   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9927     // If both elements are undef, its trivial.
9928     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9929       WidenedMask.push_back(SM_SentinelUndef);
9930       continue;
9931     }
9932
9933     // Check for an undef mask and a mask value properly aligned to fit with
9934     // a pair of values. If we find such a case, use the non-undef mask's value.
9935     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9936       WidenedMask.push_back(Mask[i + 1] / 2);
9937       continue;
9938     }
9939     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9940       WidenedMask.push_back(Mask[i] / 2);
9941       continue;
9942     }
9943
9944     // When zeroing, we need to spread the zeroing across both lanes to widen.
9945     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9946       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9947           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9948         WidenedMask.push_back(SM_SentinelZero);
9949         continue;
9950       }
9951       return false;
9952     }
9953
9954     // Finally check if the two mask values are adjacent and aligned with
9955     // a pair.
9956     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9957       WidenedMask.push_back(Mask[i] / 2);
9958       continue;
9959     }
9960
9961     // Otherwise we can't safely widen the elements used in this shuffle.
9962     return false;
9963   }
9964   assert(WidenedMask.size() == Mask.size() / 2 &&
9965          "Incorrect size of mask after widening the elements!");
9966
9967   return true;
9968 }
9969
9970 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9971 ///
9972 /// This routine just extracts two subvectors, shuffles them independently, and
9973 /// then concatenates them back together. This should work effectively with all
9974 /// AVX vector shuffle types.
9975 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9976                                           SDValue V2, ArrayRef<int> Mask,
9977                                           SelectionDAG &DAG) {
9978   assert(VT.getSizeInBits() >= 256 &&
9979          "Only for 256-bit or wider vector shuffles!");
9980   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9981   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9982
9983   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9984   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9985
9986   int NumElements = VT.getVectorNumElements();
9987   int SplitNumElements = NumElements / 2;
9988   MVT ScalarVT = VT.getVectorElementType();
9989   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9990
9991   // Rather than splitting build-vectors, just build two narrower build
9992   // vectors. This helps shuffling with splats and zeros.
9993   auto SplitVector = [&](SDValue V) {
9994     while (V.getOpcode() == ISD::BITCAST)
9995       V = V->getOperand(0);
9996
9997     MVT OrigVT = V.getSimpleValueType();
9998     int OrigNumElements = OrigVT.getVectorNumElements();
9999     int OrigSplitNumElements = OrigNumElements / 2;
10000     MVT OrigScalarVT = OrigVT.getVectorElementType();
10001     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
10002
10003     SDValue LoV, HiV;
10004
10005     auto *BV = dyn_cast<BuildVectorSDNode>(V);
10006     if (!BV) {
10007       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
10008                         DAG.getIntPtrConstant(0, DL));
10009       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
10010                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
10011     } else {
10012
10013       SmallVector<SDValue, 16> LoOps, HiOps;
10014       for (int i = 0; i < OrigSplitNumElements; ++i) {
10015         LoOps.push_back(BV->getOperand(i));
10016         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
10017       }
10018       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
10019       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
10020     }
10021     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
10022                           DAG.getBitcast(SplitVT, HiV));
10023   };
10024
10025   SDValue LoV1, HiV1, LoV2, HiV2;
10026   std::tie(LoV1, HiV1) = SplitVector(V1);
10027   std::tie(LoV2, HiV2) = SplitVector(V2);
10028
10029   // Now create two 4-way blends of these half-width vectors.
10030   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
10031     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
10032     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
10033     for (int i = 0; i < SplitNumElements; ++i) {
10034       int M = HalfMask[i];
10035       if (M >= NumElements) {
10036         if (M >= NumElements + SplitNumElements)
10037           UseHiV2 = true;
10038         else
10039           UseLoV2 = true;
10040         V2BlendMask.push_back(M - NumElements);
10041         V1BlendMask.push_back(-1);
10042         BlendMask.push_back(SplitNumElements + i);
10043       } else if (M >= 0) {
10044         if (M >= SplitNumElements)
10045           UseHiV1 = true;
10046         else
10047           UseLoV1 = true;
10048         V2BlendMask.push_back(-1);
10049         V1BlendMask.push_back(M);
10050         BlendMask.push_back(i);
10051       } else {
10052         V2BlendMask.push_back(-1);
10053         V1BlendMask.push_back(-1);
10054         BlendMask.push_back(-1);
10055       }
10056     }
10057
10058     // Because the lowering happens after all combining takes place, we need to
10059     // manually combine these blend masks as much as possible so that we create
10060     // a minimal number of high-level vector shuffle nodes.
10061
10062     // First try just blending the halves of V1 or V2.
10063     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
10064       return DAG.getUNDEF(SplitVT);
10065     if (!UseLoV2 && !UseHiV2)
10066       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
10067     if (!UseLoV1 && !UseHiV1)
10068       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
10069
10070     SDValue V1Blend, V2Blend;
10071     if (UseLoV1 && UseHiV1) {
10072       V1Blend =
10073         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
10074     } else {
10075       // We only use half of V1 so map the usage down into the final blend mask.
10076       V1Blend = UseLoV1 ? LoV1 : HiV1;
10077       for (int i = 0; i < SplitNumElements; ++i)
10078         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
10079           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
10080     }
10081     if (UseLoV2 && UseHiV2) {
10082       V2Blend =
10083         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
10084     } else {
10085       // We only use half of V2 so map the usage down into the final blend mask.
10086       V2Blend = UseLoV2 ? LoV2 : HiV2;
10087       for (int i = 0; i < SplitNumElements; ++i)
10088         if (BlendMask[i] >= SplitNumElements)
10089           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
10090     }
10091     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
10092   };
10093   SDValue Lo = HalfBlend(LoMask);
10094   SDValue Hi = HalfBlend(HiMask);
10095   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
10096 }
10097
10098 /// \brief Either split a vector in halves or decompose the shuffles and the
10099 /// blend.
10100 ///
10101 /// This is provided as a good fallback for many lowerings of non-single-input
10102 /// shuffles with more than one 128-bit lane. In those cases, we want to select
10103 /// between splitting the shuffle into 128-bit components and stitching those
10104 /// back together vs. extracting the single-input shuffles and blending those
10105 /// results.
10106 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
10107                                                 SDValue V2, ArrayRef<int> Mask,
10108                                                 SelectionDAG &DAG) {
10109   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
10110                                             "lower single-input shuffles as it "
10111                                             "could then recurse on itself.");
10112   int Size = Mask.size();
10113
10114   // If this can be modeled as a broadcast of two elements followed by a blend,
10115   // prefer that lowering. This is especially important because broadcasts can
10116   // often fold with memory operands.
10117   auto DoBothBroadcast = [&] {
10118     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
10119     for (int M : Mask)
10120       if (M >= Size) {
10121         if (V2BroadcastIdx == -1)
10122           V2BroadcastIdx = M - Size;
10123         else if (M - Size != V2BroadcastIdx)
10124           return false;
10125       } else if (M >= 0) {
10126         if (V1BroadcastIdx == -1)
10127           V1BroadcastIdx = M;
10128         else if (M != V1BroadcastIdx)
10129           return false;
10130       }
10131     return true;
10132   };
10133   if (DoBothBroadcast())
10134     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
10135                                                       DAG);
10136
10137   // If the inputs all stem from a single 128-bit lane of each input, then we
10138   // split them rather than blending because the split will decompose to
10139   // unusually few instructions.
10140   int LaneCount = VT.getSizeInBits() / 128;
10141   int LaneSize = Size / LaneCount;
10142   SmallBitVector LaneInputs[2];
10143   LaneInputs[0].resize(LaneCount, false);
10144   LaneInputs[1].resize(LaneCount, false);
10145   for (int i = 0; i < Size; ++i)
10146     if (Mask[i] >= 0)
10147       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
10148   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
10149     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10150
10151   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
10152   // that the decomposed single-input shuffles don't end up here.
10153   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10154 }
10155
10156 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
10157 /// a permutation and blend of those lanes.
10158 ///
10159 /// This essentially blends the out-of-lane inputs to each lane into the lane
10160 /// from a permuted copy of the vector. This lowering strategy results in four
10161 /// instructions in the worst case for a single-input cross lane shuffle which
10162 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
10163 /// of. Special cases for each particular shuffle pattern should be handled
10164 /// prior to trying this lowering.
10165 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
10166                                                        SDValue V1, SDValue V2,
10167                                                        ArrayRef<int> Mask,
10168                                                        SelectionDAG &DAG) {
10169   // FIXME: This should probably be generalized for 512-bit vectors as well.
10170   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
10171   int LaneSize = Mask.size() / 2;
10172
10173   // If there are only inputs from one 128-bit lane, splitting will in fact be
10174   // less expensive. The flags track whether the given lane contains an element
10175   // that crosses to another lane.
10176   bool LaneCrossing[2] = {false, false};
10177   for (int i = 0, Size = Mask.size(); i < Size; ++i)
10178     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
10179       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
10180   if (!LaneCrossing[0] || !LaneCrossing[1])
10181     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10182
10183   if (isSingleInputShuffleMask(Mask)) {
10184     SmallVector<int, 32> FlippedBlendMask;
10185     for (int i = 0, Size = Mask.size(); i < Size; ++i)
10186       FlippedBlendMask.push_back(
10187           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
10188                                   ? Mask[i]
10189                                   : Mask[i] % LaneSize +
10190                                         (i / LaneSize) * LaneSize + Size));
10191
10192     // Flip the vector, and blend the results which should now be in-lane. The
10193     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
10194     // 5 for the high source. The value 3 selects the high half of source 2 and
10195     // the value 2 selects the low half of source 2. We only use source 2 to
10196     // allow folding it into a memory operand.
10197     unsigned PERMMask = 3 | 2 << 4;
10198     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
10199                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
10200     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
10201   }
10202
10203   // This now reduces to two single-input shuffles of V1 and V2 which at worst
10204   // will be handled by the above logic and a blend of the results, much like
10205   // other patterns in AVX.
10206   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10207 }
10208
10209 /// \brief Handle lowering 2-lane 128-bit shuffles.
10210 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
10211                                         SDValue V2, ArrayRef<int> Mask,
10212                                         const X86Subtarget *Subtarget,
10213                                         SelectionDAG &DAG) {
10214   // TODO: If minimizing size and one of the inputs is a zero vector and the
10215   // the zero vector has only one use, we could use a VPERM2X128 to save the
10216   // instruction bytes needed to explicitly generate the zero vector.
10217
10218   // Blends are faster and handle all the non-lane-crossing cases.
10219   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10220                                                 Subtarget, DAG))
10221     return Blend;
10222
10223   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
10224   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
10225
10226   // If either input operand is a zero vector, use VPERM2X128 because its mask
10227   // allows us to replace the zero input with an implicit zero.
10228   if (!IsV1Zero && !IsV2Zero) {
10229     // Check for patterns which can be matched with a single insert of a 128-bit
10230     // subvector.
10231     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
10232     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
10233       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10234                                    VT.getVectorNumElements() / 2);
10235       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10236                                 DAG.getIntPtrConstant(0, DL));
10237       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10238                                 OnlyUsesV1 ? V1 : V2,
10239                                 DAG.getIntPtrConstant(0, DL));
10240       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10241     }
10242   }
10243
10244   // Otherwise form a 128-bit permutation. After accounting for undefs,
10245   // convert the 64-bit shuffle mask selection values into 128-bit
10246   // selection bits by dividing the indexes by 2 and shifting into positions
10247   // defined by a vperm2*128 instruction's immediate control byte.
10248
10249   // The immediate permute control byte looks like this:
10250   //    [1:0] - select 128 bits from sources for low half of destination
10251   //    [2]   - ignore
10252   //    [3]   - zero low half of destination
10253   //    [5:4] - select 128 bits from sources for high half of destination
10254   //    [6]   - ignore
10255   //    [7]   - zero high half of destination
10256
10257   int MaskLO = Mask[0];
10258   if (MaskLO == SM_SentinelUndef)
10259     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10260
10261   int MaskHI = Mask[2];
10262   if (MaskHI == SM_SentinelUndef)
10263     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10264
10265   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10266
10267   // If either input is a zero vector, replace it with an undef input.
10268   // Shuffle mask values <  4 are selecting elements of V1.
10269   // Shuffle mask values >= 4 are selecting elements of V2.
10270   // Adjust each half of the permute mask by clearing the half that was
10271   // selecting the zero vector and setting the zero mask bit.
10272   if (IsV1Zero) {
10273     V1 = DAG.getUNDEF(VT);
10274     if (MaskLO < 4)
10275       PermMask = (PermMask & 0xf0) | 0x08;
10276     if (MaskHI < 4)
10277       PermMask = (PermMask & 0x0f) | 0x80;
10278   }
10279   if (IsV2Zero) {
10280     V2 = DAG.getUNDEF(VT);
10281     if (MaskLO >= 4)
10282       PermMask = (PermMask & 0xf0) | 0x08;
10283     if (MaskHI >= 4)
10284       PermMask = (PermMask & 0x0f) | 0x80;
10285   }
10286
10287   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10288                      DAG.getConstant(PermMask, DL, MVT::i8));
10289 }
10290
10291 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10292 /// shuffling each lane.
10293 ///
10294 /// This will only succeed when the result of fixing the 128-bit lanes results
10295 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10296 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10297 /// the lane crosses early and then use simpler shuffles within each lane.
10298 ///
10299 /// FIXME: It might be worthwhile at some point to support this without
10300 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10301 /// in x86 only floating point has interesting non-repeating shuffles, and even
10302 /// those are still *marginally* more expensive.
10303 static SDValue lowerVectorShuffleByMerging128BitLanes(
10304     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10305     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10306   assert(!isSingleInputShuffleMask(Mask) &&
10307          "This is only useful with multiple inputs.");
10308
10309   int Size = Mask.size();
10310   int LaneSize = 128 / VT.getScalarSizeInBits();
10311   int NumLanes = Size / LaneSize;
10312   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10313
10314   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10315   // check whether the in-128-bit lane shuffles share a repeating pattern.
10316   SmallVector<int, 4> Lanes;
10317   Lanes.resize(NumLanes, -1);
10318   SmallVector<int, 4> InLaneMask;
10319   InLaneMask.resize(LaneSize, -1);
10320   for (int i = 0; i < Size; ++i) {
10321     if (Mask[i] < 0)
10322       continue;
10323
10324     int j = i / LaneSize;
10325
10326     if (Lanes[j] < 0) {
10327       // First entry we've seen for this lane.
10328       Lanes[j] = Mask[i] / LaneSize;
10329     } else if (Lanes[j] != Mask[i] / LaneSize) {
10330       // This doesn't match the lane selected previously!
10331       return SDValue();
10332     }
10333
10334     // Check that within each lane we have a consistent shuffle mask.
10335     int k = i % LaneSize;
10336     if (InLaneMask[k] < 0) {
10337       InLaneMask[k] = Mask[i] % LaneSize;
10338     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10339       // This doesn't fit a repeating in-lane mask.
10340       return SDValue();
10341     }
10342   }
10343
10344   // First shuffle the lanes into place.
10345   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10346                                 VT.getSizeInBits() / 64);
10347   SmallVector<int, 8> LaneMask;
10348   LaneMask.resize(NumLanes * 2, -1);
10349   for (int i = 0; i < NumLanes; ++i)
10350     if (Lanes[i] >= 0) {
10351       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10352       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10353     }
10354
10355   V1 = DAG.getBitcast(LaneVT, V1);
10356   V2 = DAG.getBitcast(LaneVT, V2);
10357   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10358
10359   // Cast it back to the type we actually want.
10360   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10361
10362   // Now do a simple shuffle that isn't lane crossing.
10363   SmallVector<int, 8> NewMask;
10364   NewMask.resize(Size, -1);
10365   for (int i = 0; i < Size; ++i)
10366     if (Mask[i] >= 0)
10367       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10368   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10369          "Must not introduce lane crosses at this point!");
10370
10371   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10372 }
10373
10374 /// Lower shuffles where an entire half of a 256-bit vector is UNDEF.
10375 /// This allows for fast cases such as subvector extraction/insertion
10376 /// or shuffling smaller vector types which can lower more efficiently.
10377 static SDValue lowerVectorShuffleWithUndefHalf(SDLoc DL, MVT VT, SDValue V1,
10378                                                SDValue V2, ArrayRef<int> Mask,
10379                                                const X86Subtarget *Subtarget,
10380                                                SelectionDAG &DAG) {
10381   assert(VT.getSizeInBits() == 256 && "Expected 256-bit vector");
10382
10383   unsigned NumElts = VT.getVectorNumElements();
10384   unsigned HalfNumElts = NumElts / 2;
10385   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(), HalfNumElts);
10386
10387   bool UndefLower = isUndefInRange(Mask, 0, HalfNumElts);
10388   bool UndefUpper = isUndefInRange(Mask, HalfNumElts, HalfNumElts);
10389   if (!UndefLower && !UndefUpper)
10390     return SDValue();
10391
10392   // Upper half is undef and lower half is whole upper subvector.
10393   // e.g. vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
10394   if (UndefUpper &&
10395       isSequentialOrUndefInRange(Mask, 0, HalfNumElts, HalfNumElts)) {
10396     SDValue Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, V1,
10397                              DAG.getIntPtrConstant(HalfNumElts, DL));
10398     return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT, DAG.getUNDEF(VT), Hi,
10399                        DAG.getIntPtrConstant(0, DL));
10400   }
10401
10402   // Lower half is undef and upper half is whole lower subvector.
10403   // e.g. vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
10404   if (UndefLower &&
10405       isSequentialOrUndefInRange(Mask, HalfNumElts, HalfNumElts, 0)) {
10406     SDValue Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, V1,
10407                              DAG.getIntPtrConstant(0, DL));
10408     return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT, DAG.getUNDEF(VT), Hi,
10409                        DAG.getIntPtrConstant(HalfNumElts, DL));
10410   }
10411
10412   // AVX2 supports efficient immediate 64-bit element cross-lane shuffles.
10413   if (UndefLower && Subtarget->hasAVX2() &&
10414       (VT == MVT::v4f64 || VT == MVT::v4i64))
10415     return SDValue();
10416
10417   // If the shuffle only uses the lower halves of the input operands,
10418   // then extract them and perform the 'half' shuffle at half width.
10419   // e.g. vector_shuffle <X, X, X, X, u, u, u, u> or <X, X, u, u>
10420   int HalfIdx1 = -1, HalfIdx2 = -1;
10421   SmallVector<int, 8> HalfMask;
10422   unsigned Offset = UndefLower ? HalfNumElts : 0;
10423   for (unsigned i = 0; i != HalfNumElts; ++i) {
10424     int M = Mask[i + Offset];
10425     if (M < 0) {
10426       HalfMask.push_back(M);
10427       continue;
10428     }
10429
10430     // Determine which of the 4 half vectors this element is from.
10431     // i.e. 0 = Lower V1, 1 = Upper V1, 2 = Lower V2, 3 = Upper V2.
10432     int HalfIdx = M / HalfNumElts;
10433
10434     // Only shuffle using the lower halves of the inputs.
10435     // TODO: Investigate usefulness of shuffling with upper halves.
10436     if (HalfIdx != 0 && HalfIdx != 2)
10437       return SDValue();
10438
10439     // Determine the element index into its half vector source.
10440     int HalfElt = M % HalfNumElts;
10441
10442     // We can shuffle with up to 2 half vectors, set the new 'half'
10443     // shuffle mask accordingly.
10444     if (-1 == HalfIdx1 || HalfIdx1 == HalfIdx) {
10445       HalfMask.push_back(HalfElt);
10446       HalfIdx1 = HalfIdx;
10447       continue;
10448     }
10449     if (-1 == HalfIdx2 || HalfIdx2 == HalfIdx) {
10450       HalfMask.push_back(HalfElt + HalfNumElts);
10451       HalfIdx2 = HalfIdx;
10452       continue;
10453     }
10454
10455     // Too many half vectors referenced.
10456     return SDValue();
10457   }
10458   assert(HalfMask.size() == HalfNumElts && "Unexpected shuffle mask length");
10459
10460   auto GetHalfVector = [&](int HalfIdx) {
10461     if (HalfIdx < 0)
10462       return DAG.getUNDEF(HalfVT);
10463     SDValue V = (HalfIdx < 2 ? V1 : V2);
10464     HalfIdx = (HalfIdx % 2) * HalfNumElts;
10465     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, V,
10466                        DAG.getIntPtrConstant(HalfIdx, DL));
10467   };
10468
10469   SDValue Half1 = GetHalfVector(HalfIdx1);
10470   SDValue Half2 = GetHalfVector(HalfIdx2);
10471   SDValue V = DAG.getVectorShuffle(HalfVT, DL, Half1, Half2, HalfMask);
10472   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT, DAG.getUNDEF(VT), V,
10473                      DAG.getIntPtrConstant(Offset, DL));
10474 }
10475
10476 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10477 /// given mask.
10478 ///
10479 /// This returns true if the elements from a particular input are already in the
10480 /// slot required by the given mask and require no permutation.
10481 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10482   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10483   int Size = Mask.size();
10484   for (int i = 0; i < Size; ++i)
10485     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10486       return false;
10487
10488   return true;
10489 }
10490
10491 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10492                                             ArrayRef<int> Mask, SDValue V1,
10493                                             SDValue V2, SelectionDAG &DAG) {
10494
10495   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10496   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10497   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10498   int NumElts = VT.getVectorNumElements();
10499   bool ShufpdMask = true;
10500   bool CommutableMask = true;
10501   unsigned Immediate = 0;
10502   for (int i = 0; i < NumElts; ++i) {
10503     if (Mask[i] < 0)
10504       continue;
10505     int Val = (i & 6) + NumElts * (i & 1);
10506     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10507     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10508       ShufpdMask = false;
10509     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10510       CommutableMask = false;
10511     Immediate |= (Mask[i] % 2) << i;
10512   }
10513   if (ShufpdMask)
10514     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10515                        DAG.getConstant(Immediate, DL, MVT::i8));
10516   if (CommutableMask)
10517     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10518                        DAG.getConstant(Immediate, DL, MVT::i8));
10519   return SDValue();
10520 }
10521
10522 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10523 ///
10524 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10525 /// isn't available.
10526 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10527                                        const X86Subtarget *Subtarget,
10528                                        SelectionDAG &DAG) {
10529   SDLoc DL(Op);
10530   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10531   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10532   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10533   ArrayRef<int> Mask = SVOp->getMask();
10534   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10535
10536   SmallVector<int, 4> WidenedMask;
10537   if (canWidenShuffleElements(Mask, WidenedMask))
10538     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10539                                     DAG);
10540
10541   if (isSingleInputShuffleMask(Mask)) {
10542     // Check for being able to broadcast a single element.
10543     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10544                                                           Mask, Subtarget, DAG))
10545       return Broadcast;
10546
10547     // Use low duplicate instructions for masks that match their pattern.
10548     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10549       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10550
10551     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10552       // Non-half-crossing single input shuffles can be lowerid with an
10553       // interleaved permutation.
10554       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10555                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10556       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10557                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10558     }
10559
10560     // With AVX2 we have direct support for this permutation.
10561     if (Subtarget->hasAVX2())
10562       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10563                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10564
10565     // Otherwise, fall back.
10566     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10567                                                    DAG);
10568   }
10569
10570   // Use dedicated unpack instructions for masks that match their pattern.
10571   if (SDValue V =
10572           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10573     return V;
10574
10575   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10576                                                 Subtarget, DAG))
10577     return Blend;
10578
10579   // Check if the blend happens to exactly fit that of SHUFPD.
10580   if (SDValue Op =
10581       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10582     return Op;
10583
10584   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10585   // shuffle. However, if we have AVX2 and either inputs are already in place,
10586   // we will be able to shuffle even across lanes the other input in a single
10587   // instruction so skip this pattern.
10588   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10589                                  isShuffleMaskInputInPlace(1, Mask))))
10590     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10591             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10592       return Result;
10593
10594   // If we have AVX2 then we always want to lower with a blend because an v4 we
10595   // can fully permute the elements.
10596   if (Subtarget->hasAVX2())
10597     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10598                                                       Mask, DAG);
10599
10600   // Otherwise fall back on generic lowering.
10601   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10602 }
10603
10604 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10605 ///
10606 /// This routine is only called when we have AVX2 and thus a reasonable
10607 /// instruction set for v4i64 shuffling..
10608 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10609                                        const X86Subtarget *Subtarget,
10610                                        SelectionDAG &DAG) {
10611   SDLoc DL(Op);
10612   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10613   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10614   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10615   ArrayRef<int> Mask = SVOp->getMask();
10616   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10617   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10618
10619   SmallVector<int, 4> WidenedMask;
10620   if (canWidenShuffleElements(Mask, WidenedMask))
10621     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10622                                     DAG);
10623
10624   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10625                                                 Subtarget, DAG))
10626     return Blend;
10627
10628   // Check for being able to broadcast a single element.
10629   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10630                                                         Mask, Subtarget, DAG))
10631     return Broadcast;
10632
10633   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10634   // use lower latency instructions that will operate on both 128-bit lanes.
10635   SmallVector<int, 2> RepeatedMask;
10636   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10637     if (isSingleInputShuffleMask(Mask)) {
10638       int PSHUFDMask[] = {-1, -1, -1, -1};
10639       for (int i = 0; i < 2; ++i)
10640         if (RepeatedMask[i] >= 0) {
10641           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10642           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10643         }
10644       return DAG.getBitcast(
10645           MVT::v4i64,
10646           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10647                       DAG.getBitcast(MVT::v8i32, V1),
10648                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10649     }
10650   }
10651
10652   // AVX2 provides a direct instruction for permuting a single input across
10653   // lanes.
10654   if (isSingleInputShuffleMask(Mask))
10655     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10656                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10657
10658   // Try to use shift instructions.
10659   if (SDValue Shift =
10660           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10661     return Shift;
10662
10663   // Use dedicated unpack instructions for masks that match their pattern.
10664   if (SDValue V =
10665           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10666     return V;
10667
10668   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10669   // shuffle. However, if we have AVX2 and either inputs are already in place,
10670   // we will be able to shuffle even across lanes the other input in a single
10671   // instruction so skip this pattern.
10672   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10673                                  isShuffleMaskInputInPlace(1, Mask))))
10674     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10675             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10676       return Result;
10677
10678   // Otherwise fall back on generic blend lowering.
10679   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10680                                                     Mask, DAG);
10681 }
10682
10683 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10684 ///
10685 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10686 /// isn't available.
10687 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10688                                        const X86Subtarget *Subtarget,
10689                                        SelectionDAG &DAG) {
10690   SDLoc DL(Op);
10691   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10692   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10693   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10694   ArrayRef<int> Mask = SVOp->getMask();
10695   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10696
10697   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10698                                                 Subtarget, DAG))
10699     return Blend;
10700
10701   // Check for being able to broadcast a single element.
10702   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10703                                                         Mask, Subtarget, DAG))
10704     return Broadcast;
10705
10706   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10707   // options to efficiently lower the shuffle.
10708   SmallVector<int, 4> RepeatedMask;
10709   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10710     assert(RepeatedMask.size() == 4 &&
10711            "Repeated masks must be half the mask width!");
10712
10713     // Use even/odd duplicate instructions for masks that match their pattern.
10714     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10715       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10716     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10717       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10718
10719     if (isSingleInputShuffleMask(Mask))
10720       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10721                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10722
10723     // Use dedicated unpack instructions for masks that match their pattern.
10724     if (SDValue V =
10725             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10726       return V;
10727
10728     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10729     // have already handled any direct blends. We also need to squash the
10730     // repeated mask into a simulated v4f32 mask.
10731     for (int i = 0; i < 4; ++i)
10732       if (RepeatedMask[i] >= 8)
10733         RepeatedMask[i] -= 4;
10734     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10735   }
10736
10737   // If we have a single input shuffle with different shuffle patterns in the
10738   // two 128-bit lanes use the variable mask to VPERMILPS.
10739   if (isSingleInputShuffleMask(Mask)) {
10740     SDValue VPermMask[8];
10741     for (int i = 0; i < 8; ++i)
10742       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10743                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10744     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10745       return DAG.getNode(
10746           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10747           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10748
10749     if (Subtarget->hasAVX2())
10750       return DAG.getNode(
10751           X86ISD::VPERMV, DL, MVT::v8f32,
10752           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10753
10754     // Otherwise, fall back.
10755     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10756                                                    DAG);
10757   }
10758
10759   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10760   // shuffle.
10761   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10762           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10763     return Result;
10764
10765   // If we have AVX2 then we always want to lower with a blend because at v8 we
10766   // can fully permute the elements.
10767   if (Subtarget->hasAVX2())
10768     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10769                                                       Mask, DAG);
10770
10771   // Otherwise fall back on generic lowering.
10772   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10773 }
10774
10775 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10776 ///
10777 /// This routine is only called when we have AVX2 and thus a reasonable
10778 /// instruction set for v8i32 shuffling..
10779 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10780                                        const X86Subtarget *Subtarget,
10781                                        SelectionDAG &DAG) {
10782   SDLoc DL(Op);
10783   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10784   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10785   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10786   ArrayRef<int> Mask = SVOp->getMask();
10787   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10788   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10789
10790   // Whenever we can lower this as a zext, that instruction is strictly faster
10791   // than any alternative. It also allows us to fold memory operands into the
10792   // shuffle in many cases.
10793   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10794                                                          Mask, Subtarget, DAG))
10795     return ZExt;
10796
10797   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10798                                                 Subtarget, DAG))
10799     return Blend;
10800
10801   // Check for being able to broadcast a single element.
10802   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10803                                                         Mask, Subtarget, DAG))
10804     return Broadcast;
10805
10806   // If the shuffle mask is repeated in each 128-bit lane we can use more
10807   // efficient instructions that mirror the shuffles across the two 128-bit
10808   // lanes.
10809   SmallVector<int, 4> RepeatedMask;
10810   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10811     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10812     if (isSingleInputShuffleMask(Mask))
10813       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10814                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10815
10816     // Use dedicated unpack instructions for masks that match their pattern.
10817     if (SDValue V =
10818             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10819       return V;
10820   }
10821
10822   // Try to use shift instructions.
10823   if (SDValue Shift =
10824           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10825     return Shift;
10826
10827   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10828           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10829     return Rotate;
10830
10831   // If the shuffle patterns aren't repeated but it is a single input, directly
10832   // generate a cross-lane VPERMD instruction.
10833   if (isSingleInputShuffleMask(Mask)) {
10834     SDValue VPermMask[8];
10835     for (int i = 0; i < 8; ++i)
10836       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10837                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10838     return DAG.getNode(
10839         X86ISD::VPERMV, DL, MVT::v8i32,
10840         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10841   }
10842
10843   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10844   // shuffle.
10845   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10846           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10847     return Result;
10848
10849   // Otherwise fall back on generic blend lowering.
10850   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10851                                                     Mask, DAG);
10852 }
10853
10854 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10855 ///
10856 /// This routine is only called when we have AVX2 and thus a reasonable
10857 /// instruction set for v16i16 shuffling..
10858 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10859                                         const X86Subtarget *Subtarget,
10860                                         SelectionDAG &DAG) {
10861   SDLoc DL(Op);
10862   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10863   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10864   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10865   ArrayRef<int> Mask = SVOp->getMask();
10866   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10867   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10868
10869   // Whenever we can lower this as a zext, that instruction is strictly faster
10870   // than any alternative. It also allows us to fold memory operands into the
10871   // shuffle in many cases.
10872   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10873                                                          Mask, Subtarget, DAG))
10874     return ZExt;
10875
10876   // Check for being able to broadcast a single element.
10877   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10878                                                         Mask, Subtarget, DAG))
10879     return Broadcast;
10880
10881   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10882                                                 Subtarget, DAG))
10883     return Blend;
10884
10885   // Use dedicated unpack instructions for masks that match their pattern.
10886   if (SDValue V =
10887           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10888     return V;
10889
10890   // Try to use shift instructions.
10891   if (SDValue Shift =
10892           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10893     return Shift;
10894
10895   // Try to use byte rotation instructions.
10896   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10897           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10898     return Rotate;
10899
10900   if (isSingleInputShuffleMask(Mask)) {
10901     // There are no generalized cross-lane shuffle operations available on i16
10902     // element types.
10903     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10904       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10905                                                      Mask, DAG);
10906
10907     SmallVector<int, 8> RepeatedMask;
10908     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10909       // As this is a single-input shuffle, the repeated mask should be
10910       // a strictly valid v8i16 mask that we can pass through to the v8i16
10911       // lowering to handle even the v16 case.
10912       return lowerV8I16GeneralSingleInputVectorShuffle(
10913           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10914     }
10915
10916     SDValue PSHUFBMask[32];
10917     for (int i = 0; i < 16; ++i) {
10918       if (Mask[i] == -1) {
10919         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10920         continue;
10921       }
10922
10923       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10924       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10925       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10926       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10927     }
10928     return DAG.getBitcast(MVT::v16i16,
10929                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10930                                       DAG.getBitcast(MVT::v32i8, V1),
10931                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10932                                                   MVT::v32i8, PSHUFBMask)));
10933   }
10934
10935   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10936   // shuffle.
10937   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10938           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10939     return Result;
10940
10941   // Otherwise fall back on generic lowering.
10942   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10943 }
10944
10945 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10946 ///
10947 /// This routine is only called when we have AVX2 and thus a reasonable
10948 /// instruction set for v32i8 shuffling..
10949 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10950                                        const X86Subtarget *Subtarget,
10951                                        SelectionDAG &DAG) {
10952   SDLoc DL(Op);
10953   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10954   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10955   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10956   ArrayRef<int> Mask = SVOp->getMask();
10957   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10958   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10959
10960   // Whenever we can lower this as a zext, that instruction is strictly faster
10961   // than any alternative. It also allows us to fold memory operands into the
10962   // shuffle in many cases.
10963   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10964                                                          Mask, Subtarget, DAG))
10965     return ZExt;
10966
10967   // Check for being able to broadcast a single element.
10968   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10969                                                         Mask, Subtarget, DAG))
10970     return Broadcast;
10971
10972   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10973                                                 Subtarget, DAG))
10974     return Blend;
10975
10976   // Use dedicated unpack instructions for masks that match their pattern.
10977   if (SDValue V =
10978           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10979     return V;
10980
10981   // Try to use shift instructions.
10982   if (SDValue Shift =
10983           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10984     return Shift;
10985
10986   // Try to use byte rotation instructions.
10987   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10988           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10989     return Rotate;
10990
10991   if (isSingleInputShuffleMask(Mask)) {
10992     // There are no generalized cross-lane shuffle operations available on i8
10993     // element types.
10994     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10995       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10996                                                      Mask, DAG);
10997
10998     SDValue PSHUFBMask[32];
10999     for (int i = 0; i < 32; ++i)
11000       PSHUFBMask[i] =
11001           Mask[i] < 0
11002               ? DAG.getUNDEF(MVT::i8)
11003               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
11004                                 MVT::i8);
11005
11006     return DAG.getNode(
11007         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
11008         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
11009   }
11010
11011   // Try to simplify this by merging 128-bit lanes to enable a lane-based
11012   // shuffle.
11013   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
11014           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
11015     return Result;
11016
11017   // Otherwise fall back on generic lowering.
11018   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
11019 }
11020
11021 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
11022 ///
11023 /// This routine either breaks down the specific type of a 256-bit x86 vector
11024 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
11025 /// together based on the available instructions.
11026 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11027                                         MVT VT, const X86Subtarget *Subtarget,
11028                                         SelectionDAG &DAG) {
11029   SDLoc DL(Op);
11030   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11031   ArrayRef<int> Mask = SVOp->getMask();
11032
11033   // If we have a single input to the zero element, insert that into V1 if we
11034   // can do so cheaply.
11035   int NumElts = VT.getVectorNumElements();
11036   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
11037     return M >= NumElts;
11038   });
11039
11040   if (NumV2Elements == 1 && Mask[0] >= NumElts)
11041     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
11042                               DL, VT, V1, V2, Mask, Subtarget, DAG))
11043       return Insertion;
11044
11045   // Handle special cases where the lower or upper half is UNDEF.
11046   if (SDValue V =
11047           lowerVectorShuffleWithUndefHalf(DL, VT, V1, V2, Mask, Subtarget, DAG))
11048     return V;
11049
11050   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
11051   // can check for those subtargets here and avoid much of the subtarget
11052   // querying in the per-vector-type lowering routines. With AVX1 we have
11053   // essentially *zero* ability to manipulate a 256-bit vector with integer
11054   // types. Since we'll use floating point types there eventually, just
11055   // immediately cast everything to a float and operate entirely in that domain.
11056   if (VT.isInteger() && !Subtarget->hasAVX2()) {
11057     int ElementBits = VT.getScalarSizeInBits();
11058     if (ElementBits < 32)
11059       // No floating point type available, decompose into 128-bit vectors.
11060       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11061
11062     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
11063                                 VT.getVectorNumElements());
11064     V1 = DAG.getBitcast(FpVT, V1);
11065     V2 = DAG.getBitcast(FpVT, V2);
11066     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
11067   }
11068
11069   switch (VT.SimpleTy) {
11070   case MVT::v4f64:
11071     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11072   case MVT::v4i64:
11073     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11074   case MVT::v8f32:
11075     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11076   case MVT::v8i32:
11077     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11078   case MVT::v16i16:
11079     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
11080   case MVT::v32i8:
11081     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
11082
11083   default:
11084     llvm_unreachable("Not a valid 256-bit x86 vector type!");
11085   }
11086 }
11087
11088 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
11089 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
11090                                         ArrayRef<int> Mask,
11091                                         SDValue V1, SDValue V2,
11092                                         SelectionDAG &DAG) {
11093   assert(VT.getScalarSizeInBits() == 64 &&
11094          "Unexpected element type size for 128bit shuffle.");
11095
11096   // To handle 256 bit vector requires VLX and most probably
11097   // function lowerV2X128VectorShuffle() is better solution.
11098   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
11099
11100   SmallVector<int, 4> WidenedMask;
11101   if (!canWidenShuffleElements(Mask, WidenedMask))
11102     return SDValue();
11103
11104   // Form a 128-bit permutation.
11105   // Convert the 64-bit shuffle mask selection values into 128-bit selection
11106   // bits defined by a vshuf64x2 instruction's immediate control byte.
11107   unsigned PermMask = 0, Imm = 0;
11108   unsigned ControlBitsNum = WidenedMask.size() / 2;
11109
11110   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
11111     if (WidenedMask[i] == SM_SentinelZero)
11112       return SDValue();
11113
11114     // Use first element in place of undef mask.
11115     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
11116     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
11117   }
11118
11119   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
11120                      DAG.getConstant(PermMask, DL, MVT::i8));
11121 }
11122
11123 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
11124                                            ArrayRef<int> Mask, SDValue V1,
11125                                            SDValue V2, SelectionDAG &DAG) {
11126
11127   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
11128
11129   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
11130   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
11131
11132   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
11133   if (isSingleInputShuffleMask(Mask))
11134     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
11135
11136   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
11137 }
11138
11139 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
11140 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11141                                        const X86Subtarget *Subtarget,
11142                                        SelectionDAG &DAG) {
11143   SDLoc DL(Op);
11144   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
11145   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
11146   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11147   ArrayRef<int> Mask = SVOp->getMask();
11148   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
11149
11150   if (SDValue Shuf128 =
11151           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
11152     return Shuf128;
11153
11154   if (SDValue Unpck =
11155           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
11156     return Unpck;
11157
11158   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
11159 }
11160
11161 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
11162 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11163                                         const X86Subtarget *Subtarget,
11164                                         SelectionDAG &DAG) {
11165   SDLoc DL(Op);
11166   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
11167   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
11168   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11169   ArrayRef<int> Mask = SVOp->getMask();
11170   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
11171
11172   if (SDValue Unpck =
11173           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
11174     return Unpck;
11175
11176   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
11177 }
11178
11179 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
11180 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11181                                        const X86Subtarget *Subtarget,
11182                                        SelectionDAG &DAG) {
11183   SDLoc DL(Op);
11184   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
11185   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
11186   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11187   ArrayRef<int> Mask = SVOp->getMask();
11188   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
11189
11190   if (SDValue Shuf128 =
11191           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
11192     return Shuf128;
11193
11194   if (SDValue Unpck =
11195           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
11196     return Unpck;
11197
11198   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
11199 }
11200
11201 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
11202 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11203                                         const X86Subtarget *Subtarget,
11204                                         SelectionDAG &DAG) {
11205   SDLoc DL(Op);
11206   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11207   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
11208   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11209   ArrayRef<int> Mask = SVOp->getMask();
11210   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
11211
11212   if (SDValue Unpck =
11213           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
11214     return Unpck;
11215
11216   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
11217 }
11218
11219 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
11220 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11221                                         const X86Subtarget *Subtarget,
11222                                         SelectionDAG &DAG) {
11223   SDLoc DL(Op);
11224   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11225   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
11226   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11227   ArrayRef<int> Mask = SVOp->getMask();
11228   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
11229   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
11230
11231   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
11232 }
11233
11234 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
11235 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11236                                        const X86Subtarget *Subtarget,
11237                                        SelectionDAG &DAG) {
11238   SDLoc DL(Op);
11239   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11240   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
11241   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11242   ArrayRef<int> Mask = SVOp->getMask();
11243   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
11244   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
11245
11246   // FIXME: Implement direct support for this type!
11247   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
11248 }
11249
11250 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
11251 ///
11252 /// This routine either breaks down the specific type of a 512-bit x86 vector
11253 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
11254 /// together based on the available instructions.
11255 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11256                                         MVT VT, const X86Subtarget *Subtarget,
11257                                         SelectionDAG &DAG) {
11258   SDLoc DL(Op);
11259   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11260   ArrayRef<int> Mask = SVOp->getMask();
11261   assert(Subtarget->hasAVX512() &&
11262          "Cannot lower 512-bit vectors w/ basic ISA!");
11263
11264   // Check for being able to broadcast a single element.
11265   if (SDValue Broadcast =
11266           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
11267     return Broadcast;
11268
11269   // Dispatch to each element type for lowering. If we don't have supprot for
11270   // specific element type shuffles at 512 bits, immediately split them and
11271   // lower them. Each lowering routine of a given type is allowed to assume that
11272   // the requisite ISA extensions for that element type are available.
11273   switch (VT.SimpleTy) {
11274   case MVT::v8f64:
11275     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11276   case MVT::v16f32:
11277     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11278   case MVT::v8i64:
11279     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
11280   case MVT::v16i32:
11281     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
11282   case MVT::v32i16:
11283     if (Subtarget->hasBWI())
11284       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
11285     break;
11286   case MVT::v64i8:
11287     if (Subtarget->hasBWI())
11288       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
11289     break;
11290
11291   default:
11292     llvm_unreachable("Not a valid 512-bit x86 vector type!");
11293   }
11294
11295   // Otherwise fall back on splitting.
11296   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
11297 }
11298
11299 // Lower vXi1 vector shuffles.
11300 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
11301 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
11302 // vector, shuffle and then truncate it back.
11303 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
11304                                       MVT VT, const X86Subtarget *Subtarget,
11305                                       SelectionDAG &DAG) {
11306   SDLoc DL(Op);
11307   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11308   ArrayRef<int> Mask = SVOp->getMask();
11309   assert(Subtarget->hasAVX512() &&
11310          "Cannot lower 512-bit vectors w/o basic ISA!");
11311   MVT ExtVT;
11312   switch (VT.SimpleTy) {
11313   default:
11314     llvm_unreachable("Expected a vector of i1 elements");
11315   case MVT::v2i1:
11316     ExtVT = MVT::v2i64;
11317     break;
11318   case MVT::v4i1:
11319     ExtVT = MVT::v4i32;
11320     break;
11321   case MVT::v8i1:
11322     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
11323     break;
11324   case MVT::v16i1:
11325     ExtVT = MVT::v16i32;
11326     break;
11327   case MVT::v32i1:
11328     ExtVT = MVT::v32i16;
11329     break;
11330   case MVT::v64i1:
11331     ExtVT = MVT::v64i8;
11332     break;
11333   }
11334
11335   if (ISD::isBuildVectorAllZeros(V1.getNode()))
11336     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11337   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
11338     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11339   else
11340     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
11341
11342   if (V2.isUndef())
11343     V2 = DAG.getUNDEF(ExtVT);
11344   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
11345     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
11346   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
11347     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
11348   else
11349     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
11350   return DAG.getNode(ISD::TRUNCATE, DL, VT,
11351                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
11352 }
11353 /// \brief Top-level lowering for x86 vector shuffles.
11354 ///
11355 /// This handles decomposition, canonicalization, and lowering of all x86
11356 /// vector shuffles. Most of the specific lowering strategies are encapsulated
11357 /// above in helper routines. The canonicalization attempts to widen shuffles
11358 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
11359 /// s.t. only one of the two inputs needs to be tested, etc.
11360 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
11361                                   SelectionDAG &DAG) {
11362   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11363   ArrayRef<int> Mask = SVOp->getMask();
11364   SDValue V1 = Op.getOperand(0);
11365   SDValue V2 = Op.getOperand(1);
11366   MVT VT = Op.getSimpleValueType();
11367   int NumElements = VT.getVectorNumElements();
11368   SDLoc dl(Op);
11369   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11370
11371   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11372          "Can't lower MMX shuffles");
11373
11374   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11375   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11376   if (V1IsUndef && V2IsUndef)
11377     return DAG.getUNDEF(VT);
11378
11379   // When we create a shuffle node we put the UNDEF node to second operand,
11380   // but in some cases the first operand may be transformed to UNDEF.
11381   // In this case we should just commute the node.
11382   if (V1IsUndef)
11383     return DAG.getCommutedVectorShuffle(*SVOp);
11384
11385   // Check for non-undef masks pointing at an undef vector and make the masks
11386   // undef as well. This makes it easier to match the shuffle based solely on
11387   // the mask.
11388   if (V2IsUndef)
11389     for (int M : Mask)
11390       if (M >= NumElements) {
11391         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11392         for (int &M : NewMask)
11393           if (M >= NumElements)
11394             M = -1;
11395         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11396       }
11397
11398   // We actually see shuffles that are entirely re-arrangements of a set of
11399   // zero inputs. This mostly happens while decomposing complex shuffles into
11400   // simple ones. Directly lower these as a buildvector of zeros.
11401   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11402   if (Zeroable.all())
11403     return getZeroVector(VT, Subtarget, DAG, dl);
11404
11405   // Try to collapse shuffles into using a vector type with fewer elements but
11406   // wider element types. We cap this to not form integers or floating point
11407   // elements wider than 64 bits, but it might be interesting to form i128
11408   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11409   SmallVector<int, 16> WidenedMask;
11410   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11411       canWidenShuffleElements(Mask, WidenedMask)) {
11412     MVT NewEltVT = VT.isFloatingPoint()
11413                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11414                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11415     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11416     // Make sure that the new vector type is legal. For example, v2f64 isn't
11417     // legal on SSE1.
11418     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11419       V1 = DAG.getBitcast(NewVT, V1);
11420       V2 = DAG.getBitcast(NewVT, V2);
11421       return DAG.getBitcast(
11422           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11423     }
11424   }
11425
11426   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11427   for (int M : SVOp->getMask())
11428     if (M < 0)
11429       ++NumUndefElements;
11430     else if (M < NumElements)
11431       ++NumV1Elements;
11432     else
11433       ++NumV2Elements;
11434
11435   // Commute the shuffle as needed such that more elements come from V1 than
11436   // V2. This allows us to match the shuffle pattern strictly on how many
11437   // elements come from V1 without handling the symmetric cases.
11438   if (NumV2Elements > NumV1Elements)
11439     return DAG.getCommutedVectorShuffle(*SVOp);
11440
11441   // When the number of V1 and V2 elements are the same, try to minimize the
11442   // number of uses of V2 in the low half of the vector. When that is tied,
11443   // ensure that the sum of indices for V1 is equal to or lower than the sum
11444   // indices for V2. When those are equal, try to ensure that the number of odd
11445   // indices for V1 is lower than the number of odd indices for V2.
11446   if (NumV1Elements == NumV2Elements) {
11447     int LowV1Elements = 0, LowV2Elements = 0;
11448     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11449       if (M >= NumElements)
11450         ++LowV2Elements;
11451       else if (M >= 0)
11452         ++LowV1Elements;
11453     if (LowV2Elements > LowV1Elements) {
11454       return DAG.getCommutedVectorShuffle(*SVOp);
11455     } else if (LowV2Elements == LowV1Elements) {
11456       int SumV1Indices = 0, SumV2Indices = 0;
11457       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11458         if (SVOp->getMask()[i] >= NumElements)
11459           SumV2Indices += i;
11460         else if (SVOp->getMask()[i] >= 0)
11461           SumV1Indices += i;
11462       if (SumV2Indices < SumV1Indices) {
11463         return DAG.getCommutedVectorShuffle(*SVOp);
11464       } else if (SumV2Indices == SumV1Indices) {
11465         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11466         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11467           if (SVOp->getMask()[i] >= NumElements)
11468             NumV2OddIndices += i % 2;
11469           else if (SVOp->getMask()[i] >= 0)
11470             NumV1OddIndices += i % 2;
11471         if (NumV2OddIndices < NumV1OddIndices)
11472           return DAG.getCommutedVectorShuffle(*SVOp);
11473       }
11474     }
11475   }
11476
11477   // For each vector width, delegate to a specialized lowering routine.
11478   if (VT.is128BitVector())
11479     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11480
11481   if (VT.is256BitVector())
11482     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11483
11484   if (VT.is512BitVector())
11485     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11486
11487   if (Is1BitVector)
11488     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11489   llvm_unreachable("Unimplemented!");
11490 }
11491
11492 // This function assumes its argument is a BUILD_VECTOR of constants or
11493 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11494 // true.
11495 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11496                                     unsigned &MaskValue) {
11497   MaskValue = 0;
11498   unsigned NumElems = BuildVector->getNumOperands();
11499
11500   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11501   // We don't handle the >2 lanes case right now.
11502   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11503   if (NumLanes > 2)
11504     return false;
11505
11506   unsigned NumElemsInLane = NumElems / NumLanes;
11507
11508   // Blend for v16i16 should be symmetric for the both lanes.
11509   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11510     SDValue EltCond = BuildVector->getOperand(i);
11511     SDValue SndLaneEltCond =
11512         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11513
11514     int Lane1Cond = -1, Lane2Cond = -1;
11515     if (isa<ConstantSDNode>(EltCond))
11516       Lane1Cond = !isNullConstant(EltCond);
11517     if (isa<ConstantSDNode>(SndLaneEltCond))
11518       Lane2Cond = !isNullConstant(SndLaneEltCond);
11519
11520     unsigned LaneMask = 0;
11521     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11522       // Lane1Cond != 0, means we want the first argument.
11523       // Lane1Cond == 0, means we want the second argument.
11524       // The encoding of this argument is 0 for the first argument, 1
11525       // for the second. Therefore, invert the condition.
11526       LaneMask = !Lane1Cond << i;
11527     else if (Lane1Cond < 0)
11528       LaneMask = !Lane2Cond << i;
11529     else
11530       return false;
11531
11532     MaskValue |= LaneMask;
11533     if (NumLanes == 2)
11534       MaskValue |= LaneMask << NumElemsInLane;
11535   }
11536   return true;
11537 }
11538
11539 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11540 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11541                                            const X86Subtarget *Subtarget,
11542                                            SelectionDAG &DAG) {
11543   SDValue Cond = Op.getOperand(0);
11544   SDValue LHS = Op.getOperand(1);
11545   SDValue RHS = Op.getOperand(2);
11546   SDLoc dl(Op);
11547   MVT VT = Op.getSimpleValueType();
11548
11549   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11550     return SDValue();
11551   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11552
11553   // Only non-legal VSELECTs reach this lowering, convert those into generic
11554   // shuffles and re-use the shuffle lowering path for blends.
11555   SmallVector<int, 32> Mask;
11556   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11557     SDValue CondElt = CondBV->getOperand(i);
11558     Mask.push_back(
11559         isa<ConstantSDNode>(CondElt) ? i + (isNullConstant(CondElt) ? Size : 0)
11560                                      : -1);
11561   }
11562   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11563 }
11564
11565 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11566   // A vselect where all conditions and data are constants can be optimized into
11567   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11568   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11569       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11570       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11571     return SDValue();
11572
11573   // Try to lower this to a blend-style vector shuffle. This can handle all
11574   // constant condition cases.
11575   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11576     return BlendOp;
11577
11578   // Variable blends are only legal from SSE4.1 onward.
11579   if (!Subtarget->hasSSE41())
11580     return SDValue();
11581
11582   // Only some types will be legal on some subtargets. If we can emit a legal
11583   // VSELECT-matching blend, return Op, and but if we need to expand, return
11584   // a null value.
11585   switch (Op.getSimpleValueType().SimpleTy) {
11586   default:
11587     // Most of the vector types have blends past SSE4.1.
11588     return Op;
11589
11590   case MVT::v32i8:
11591     // The byte blends for AVX vectors were introduced only in AVX2.
11592     if (Subtarget->hasAVX2())
11593       return Op;
11594
11595     return SDValue();
11596
11597   case MVT::v8i16:
11598   case MVT::v16i16:
11599     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11600     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11601       return Op;
11602
11603     // FIXME: We should custom lower this by fixing the condition and using i8
11604     // blends.
11605     return SDValue();
11606   }
11607 }
11608
11609 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11610   MVT VT = Op.getSimpleValueType();
11611   SDLoc dl(Op);
11612
11613   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11614     return SDValue();
11615
11616   if (VT.getSizeInBits() == 8) {
11617     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11618                                   Op.getOperand(0), Op.getOperand(1));
11619     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11620                                   DAG.getValueType(VT));
11621     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11622   }
11623
11624   if (VT.getSizeInBits() == 16) {
11625     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11626     if (isNullConstant(Op.getOperand(1)))
11627       return DAG.getNode(
11628           ISD::TRUNCATE, dl, MVT::i16,
11629           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11630                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11631                       Op.getOperand(1)));
11632     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11633                                   Op.getOperand(0), Op.getOperand(1));
11634     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11635                                   DAG.getValueType(VT));
11636     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11637   }
11638
11639   if (VT == MVT::f32) {
11640     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11641     // the result back to FR32 register. It's only worth matching if the
11642     // result has a single use which is a store or a bitcast to i32.  And in
11643     // the case of a store, it's not worth it if the index is a constant 0,
11644     // because a MOVSSmr can be used instead, which is smaller and faster.
11645     if (!Op.hasOneUse())
11646       return SDValue();
11647     SDNode *User = *Op.getNode()->use_begin();
11648     if ((User->getOpcode() != ISD::STORE ||
11649          isNullConstant(Op.getOperand(1))) &&
11650         (User->getOpcode() != ISD::BITCAST ||
11651          User->getValueType(0) != MVT::i32))
11652       return SDValue();
11653     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11654                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11655                                   Op.getOperand(1));
11656     return DAG.getBitcast(MVT::f32, Extract);
11657   }
11658
11659   if (VT == MVT::i32 || VT == MVT::i64) {
11660     // ExtractPS/pextrq works with constant index.
11661     if (isa<ConstantSDNode>(Op.getOperand(1)))
11662       return Op;
11663   }
11664   return SDValue();
11665 }
11666
11667 /// Extract one bit from mask vector, like v16i1 or v8i1.
11668 /// AVX-512 feature.
11669 SDValue
11670 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11671   SDValue Vec = Op.getOperand(0);
11672   SDLoc dl(Vec);
11673   MVT VecVT = Vec.getSimpleValueType();
11674   SDValue Idx = Op.getOperand(1);
11675   MVT EltVT = Op.getSimpleValueType();
11676
11677   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11678   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11679          "Unexpected vector type in ExtractBitFromMaskVector");
11680
11681   // variable index can't be handled in mask registers,
11682   // extend vector to VR512
11683   if (!isa<ConstantSDNode>(Idx)) {
11684     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11685     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11686     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11687                               ExtVT.getVectorElementType(), Ext, Idx);
11688     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11689   }
11690
11691   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11692   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11693   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11694     rc = getRegClassFor(MVT::v16i1);
11695   unsigned MaxSift = rc->getSize()*8 - 1;
11696   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11697                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11698   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11699                     DAG.getConstant(MaxSift, dl, MVT::i8));
11700   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11701                        DAG.getIntPtrConstant(0, dl));
11702 }
11703
11704 SDValue
11705 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11706                                            SelectionDAG &DAG) const {
11707   SDLoc dl(Op);
11708   SDValue Vec = Op.getOperand(0);
11709   MVT VecVT = Vec.getSimpleValueType();
11710   SDValue Idx = Op.getOperand(1);
11711
11712   if (Op.getSimpleValueType() == MVT::i1)
11713     return ExtractBitFromMaskVector(Op, DAG);
11714
11715   if (!isa<ConstantSDNode>(Idx)) {
11716     if (VecVT.is512BitVector() ||
11717         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11718          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11719
11720       MVT MaskEltVT =
11721         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11722       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11723                                     MaskEltVT.getSizeInBits());
11724
11725       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11726       auto PtrVT = getPointerTy(DAG.getDataLayout());
11727       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11728                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11729                                  DAG.getConstant(0, dl, PtrVT));
11730       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11731       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11732                          DAG.getConstant(0, dl, PtrVT));
11733     }
11734     return SDValue();
11735   }
11736
11737   // If this is a 256-bit vector result, first extract the 128-bit vector and
11738   // then extract the element from the 128-bit vector.
11739   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11740
11741     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11742     // Get the 128-bit vector.
11743     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11744     MVT EltVT = VecVT.getVectorElementType();
11745
11746     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11747     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11748
11749     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11750     // this can be done with a mask.
11751     IdxVal &= ElemsPerChunk - 1;
11752     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11753                        DAG.getConstant(IdxVal, dl, MVT::i32));
11754   }
11755
11756   assert(VecVT.is128BitVector() && "Unexpected vector length");
11757
11758   if (Subtarget->hasSSE41())
11759     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11760       return Res;
11761
11762   MVT VT = Op.getSimpleValueType();
11763   // TODO: handle v16i8.
11764   if (VT.getSizeInBits() == 16) {
11765     SDValue Vec = Op.getOperand(0);
11766     if (isNullConstant(Op.getOperand(1)))
11767       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11768                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11769                                      DAG.getBitcast(MVT::v4i32, Vec),
11770                                      Op.getOperand(1)));
11771     // Transform it so it match pextrw which produces a 32-bit result.
11772     MVT EltVT = MVT::i32;
11773     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11774                                   Op.getOperand(0), Op.getOperand(1));
11775     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11776                                   DAG.getValueType(VT));
11777     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11778   }
11779
11780   if (VT.getSizeInBits() == 32) {
11781     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11782     if (Idx == 0)
11783       return Op;
11784
11785     // SHUFPS the element to the lowest double word, then movss.
11786     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11787     MVT VVT = Op.getOperand(0).getSimpleValueType();
11788     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11789                                        DAG.getUNDEF(VVT), Mask);
11790     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11791                        DAG.getIntPtrConstant(0, dl));
11792   }
11793
11794   if (VT.getSizeInBits() == 64) {
11795     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11796     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11797     //        to match extract_elt for f64.
11798     if (isNullConstant(Op.getOperand(1)))
11799       return Op;
11800
11801     // UNPCKHPD the element to the lowest double word, then movsd.
11802     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11803     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11804     int Mask[2] = { 1, -1 };
11805     MVT VVT = Op.getOperand(0).getSimpleValueType();
11806     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11807                                        DAG.getUNDEF(VVT), Mask);
11808     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11809                        DAG.getIntPtrConstant(0, dl));
11810   }
11811
11812   return SDValue();
11813 }
11814
11815 /// Insert one bit to mask vector, like v16i1 or v8i1.
11816 /// AVX-512 feature.
11817 SDValue
11818 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11819   SDLoc dl(Op);
11820   SDValue Vec = Op.getOperand(0);
11821   SDValue Elt = Op.getOperand(1);
11822   SDValue Idx = Op.getOperand(2);
11823   MVT VecVT = Vec.getSimpleValueType();
11824
11825   if (!isa<ConstantSDNode>(Idx)) {
11826     // Non constant index. Extend source and destination,
11827     // insert element and then truncate the result.
11828     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11829     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11830     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11831       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11832       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11833     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11834   }
11835
11836   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11837   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11838   if (IdxVal)
11839     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11840                            DAG.getConstant(IdxVal, dl, MVT::i8));
11841   if (Vec.getOpcode() == ISD::UNDEF)
11842     return EltInVec;
11843   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11844 }
11845
11846 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11847                                                   SelectionDAG &DAG) const {
11848   MVT VT = Op.getSimpleValueType();
11849   MVT EltVT = VT.getVectorElementType();
11850
11851   if (EltVT == MVT::i1)
11852     return InsertBitToMaskVector(Op, DAG);
11853
11854   SDLoc dl(Op);
11855   SDValue N0 = Op.getOperand(0);
11856   SDValue N1 = Op.getOperand(1);
11857   SDValue N2 = Op.getOperand(2);
11858   if (!isa<ConstantSDNode>(N2))
11859     return SDValue();
11860   auto *N2C = cast<ConstantSDNode>(N2);
11861   unsigned IdxVal = N2C->getZExtValue();
11862
11863   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11864   // into that, and then insert the subvector back into the result.
11865   if (VT.is256BitVector() || VT.is512BitVector()) {
11866     // With a 256-bit vector, we can insert into the zero element efficiently
11867     // using a blend if we have AVX or AVX2 and the right data type.
11868     if (VT.is256BitVector() && IdxVal == 0) {
11869       // TODO: It is worthwhile to cast integer to floating point and back
11870       // and incur a domain crossing penalty if that's what we'll end up
11871       // doing anyway after extracting to a 128-bit vector.
11872       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11873           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11874         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11875         N2 = DAG.getIntPtrConstant(1, dl);
11876         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11877       }
11878     }
11879
11880     // Get the desired 128-bit vector chunk.
11881     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11882
11883     // Insert the element into the desired chunk.
11884     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11885     assert(isPowerOf2_32(NumEltsIn128));
11886     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11887     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11888
11889     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11890                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11891
11892     // Insert the changed part back into the bigger vector
11893     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11894   }
11895   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11896
11897   if (Subtarget->hasSSE41()) {
11898     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11899       unsigned Opc;
11900       if (VT == MVT::v8i16) {
11901         Opc = X86ISD::PINSRW;
11902       } else {
11903         assert(VT == MVT::v16i8);
11904         Opc = X86ISD::PINSRB;
11905       }
11906
11907       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11908       // argument.
11909       if (N1.getValueType() != MVT::i32)
11910         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11911       if (N2.getValueType() != MVT::i32)
11912         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11913       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11914     }
11915
11916     if (EltVT == MVT::f32) {
11917       // Bits [7:6] of the constant are the source select. This will always be
11918       //   zero here. The DAG Combiner may combine an extract_elt index into
11919       //   these bits. For example (insert (extract, 3), 2) could be matched by
11920       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11921       // Bits [5:4] of the constant are the destination select. This is the
11922       //   value of the incoming immediate.
11923       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11924       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11925
11926       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11927       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11928         // If this is an insertion of 32-bits into the low 32-bits of
11929         // a vector, we prefer to generate a blend with immediate rather
11930         // than an insertps. Blends are simpler operations in hardware and so
11931         // will always have equal or better performance than insertps.
11932         // But if optimizing for size and there's a load folding opportunity,
11933         // generate insertps because blendps does not have a 32-bit memory
11934         // operand form.
11935         N2 = DAG.getIntPtrConstant(1, dl);
11936         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11937         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11938       }
11939       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11940       // Create this as a scalar to vector..
11941       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11942       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11943     }
11944
11945     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11946       // PINSR* works with constant index.
11947       return Op;
11948     }
11949   }
11950
11951   if (EltVT == MVT::i8)
11952     return SDValue();
11953
11954   if (EltVT.getSizeInBits() == 16) {
11955     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11956     // as its second argument.
11957     if (N1.getValueType() != MVT::i32)
11958       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11959     if (N2.getValueType() != MVT::i32)
11960       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11961     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11962   }
11963   return SDValue();
11964 }
11965
11966 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11967   SDLoc dl(Op);
11968   MVT OpVT = Op.getSimpleValueType();
11969
11970   // If this is a 256-bit vector result, first insert into a 128-bit
11971   // vector and then insert into the 256-bit vector.
11972   if (!OpVT.is128BitVector()) {
11973     // Insert into a 128-bit vector.
11974     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11975     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11976                                  OpVT.getVectorNumElements() / SizeFactor);
11977
11978     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11979
11980     // Insert the 128-bit vector.
11981     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11982   }
11983
11984   if (OpVT == MVT::v1i64 &&
11985       Op.getOperand(0).getValueType() == MVT::i64)
11986     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11987
11988   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11989   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11990   return DAG.getBitcast(
11991       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11992 }
11993
11994 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11995 // a simple subregister reference or explicit instructions to grab
11996 // upper bits of a vector.
11997 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11998                                       SelectionDAG &DAG) {
11999   SDLoc dl(Op);
12000   SDValue In =  Op.getOperand(0);
12001   SDValue Idx = Op.getOperand(1);
12002   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
12003   MVT ResVT   = Op.getSimpleValueType();
12004   MVT InVT    = In.getSimpleValueType();
12005
12006   if (Subtarget->hasFp256()) {
12007     if (ResVT.is128BitVector() &&
12008         (InVT.is256BitVector() || InVT.is512BitVector()) &&
12009         isa<ConstantSDNode>(Idx)) {
12010       return Extract128BitVector(In, IdxVal, DAG, dl);
12011     }
12012     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
12013         isa<ConstantSDNode>(Idx)) {
12014       return Extract256BitVector(In, IdxVal, DAG, dl);
12015     }
12016   }
12017   return SDValue();
12018 }
12019
12020 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
12021 // simple superregister reference or explicit instructions to insert
12022 // the upper bits of a vector.
12023 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
12024                                      SelectionDAG &DAG) {
12025   if (!Subtarget->hasAVX())
12026     return SDValue();
12027
12028   SDLoc dl(Op);
12029   SDValue Vec = Op.getOperand(0);
12030   SDValue SubVec = Op.getOperand(1);
12031   SDValue Idx = Op.getOperand(2);
12032
12033   if (!isa<ConstantSDNode>(Idx))
12034     return SDValue();
12035
12036   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
12037   MVT OpVT = Op.getSimpleValueType();
12038   MVT SubVecVT = SubVec.getSimpleValueType();
12039
12040   // Fold two 16-byte subvector loads into one 32-byte load:
12041   // (insert_subvector (insert_subvector undef, (load addr), 0),
12042   //                   (load addr + 16), Elts/2)
12043   // --> load32 addr
12044   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
12045       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
12046       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
12047     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
12048     if (Idx2 && Idx2->getZExtValue() == 0) {
12049       SDValue SubVec2 = Vec.getOperand(1);
12050       // If needed, look through a bitcast to get to the load.
12051       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
12052         SubVec2 = SubVec2.getOperand(0);
12053
12054       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
12055         bool Fast;
12056         unsigned Alignment = FirstLd->getAlignment();
12057         unsigned AS = FirstLd->getAddressSpace();
12058         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
12059         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
12060                                     OpVT, AS, Alignment, &Fast) && Fast) {
12061           SDValue Ops[] = { SubVec2, SubVec };
12062           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
12063             return Ld;
12064         }
12065       }
12066     }
12067   }
12068
12069   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
12070       SubVecVT.is128BitVector())
12071     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
12072
12073   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
12074     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
12075
12076   if (OpVT.getVectorElementType() == MVT::i1)
12077     return Insert1BitVector(Op, DAG);
12078
12079   return SDValue();
12080 }
12081
12082 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
12083 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
12084 // one of the above mentioned nodes. It has to be wrapped because otherwise
12085 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
12086 // be used to form addressing mode. These wrapped nodes will be selected
12087 // into MOV32ri.
12088 SDValue
12089 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
12090   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
12091
12092   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12093   // global base reg.
12094   unsigned char OpFlag = 0;
12095   unsigned WrapperKind = X86ISD::Wrapper;
12096   CodeModel::Model M = DAG.getTarget().getCodeModel();
12097
12098   if (Subtarget->isPICStyleRIPRel() &&
12099       (M == CodeModel::Small || M == CodeModel::Kernel))
12100     WrapperKind = X86ISD::WrapperRIP;
12101   else if (Subtarget->isPICStyleGOT())
12102     OpFlag = X86II::MO_GOTOFF;
12103   else if (Subtarget->isPICStyleStubPIC())
12104     OpFlag = X86II::MO_PIC_BASE_OFFSET;
12105
12106   auto PtrVT = getPointerTy(DAG.getDataLayout());
12107   SDValue Result = DAG.getTargetConstantPool(
12108       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
12109   SDLoc DL(CP);
12110   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12111   // With PIC, the address is actually $g + Offset.
12112   if (OpFlag) {
12113     Result =
12114         DAG.getNode(ISD::ADD, DL, PtrVT,
12115                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
12116   }
12117
12118   return Result;
12119 }
12120
12121 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
12122   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
12123
12124   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12125   // global base reg.
12126   unsigned char OpFlag = 0;
12127   unsigned WrapperKind = X86ISD::Wrapper;
12128   CodeModel::Model M = DAG.getTarget().getCodeModel();
12129
12130   if (Subtarget->isPICStyleRIPRel() &&
12131       (M == CodeModel::Small || M == CodeModel::Kernel))
12132     WrapperKind = X86ISD::WrapperRIP;
12133   else if (Subtarget->isPICStyleGOT())
12134     OpFlag = X86II::MO_GOTOFF;
12135   else if (Subtarget->isPICStyleStubPIC())
12136     OpFlag = X86II::MO_PIC_BASE_OFFSET;
12137
12138   auto PtrVT = getPointerTy(DAG.getDataLayout());
12139   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
12140   SDLoc DL(JT);
12141   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12142
12143   // With PIC, the address is actually $g + Offset.
12144   if (OpFlag)
12145     Result =
12146         DAG.getNode(ISD::ADD, DL, PtrVT,
12147                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
12148
12149   return Result;
12150 }
12151
12152 SDValue
12153 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
12154   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
12155
12156   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12157   // global base reg.
12158   unsigned char OpFlag = 0;
12159   unsigned WrapperKind = X86ISD::Wrapper;
12160   CodeModel::Model M = DAG.getTarget().getCodeModel();
12161
12162   if (Subtarget->isPICStyleRIPRel() &&
12163       (M == CodeModel::Small || M == CodeModel::Kernel)) {
12164     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
12165       OpFlag = X86II::MO_GOTPCREL;
12166     WrapperKind = X86ISD::WrapperRIP;
12167   } else if (Subtarget->isPICStyleGOT()) {
12168     OpFlag = X86II::MO_GOT;
12169   } else if (Subtarget->isPICStyleStubPIC()) {
12170     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
12171   } else if (Subtarget->isPICStyleStubNoDynamic()) {
12172     OpFlag = X86II::MO_DARWIN_NONLAZY;
12173   }
12174
12175   auto PtrVT = getPointerTy(DAG.getDataLayout());
12176   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
12177
12178   SDLoc DL(Op);
12179   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12180
12181   // With PIC, the address is actually $g + Offset.
12182   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
12183       !Subtarget->is64Bit()) {
12184     Result =
12185         DAG.getNode(ISD::ADD, DL, PtrVT,
12186                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
12187   }
12188
12189   // For symbols that require a load from a stub to get the address, emit the
12190   // load.
12191   if (isGlobalStubReference(OpFlag))
12192     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
12193                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12194                          false, false, false, 0);
12195
12196   return Result;
12197 }
12198
12199 SDValue
12200 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
12201   // Create the TargetBlockAddressAddress node.
12202   unsigned char OpFlags =
12203     Subtarget->ClassifyBlockAddressReference();
12204   CodeModel::Model M = DAG.getTarget().getCodeModel();
12205   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
12206   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
12207   SDLoc dl(Op);
12208   auto PtrVT = getPointerTy(DAG.getDataLayout());
12209   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
12210
12211   if (Subtarget->isPICStyleRIPRel() &&
12212       (M == CodeModel::Small || M == CodeModel::Kernel))
12213     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12214   else
12215     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12216
12217   // With PIC, the address is actually $g + Offset.
12218   if (isGlobalRelativeToPICBase(OpFlags)) {
12219     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12220                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12221   }
12222
12223   return Result;
12224 }
12225
12226 SDValue
12227 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
12228                                       int64_t Offset, SelectionDAG &DAG) const {
12229   // Create the TargetGlobalAddress node, folding in the constant
12230   // offset if it is legal.
12231   unsigned char OpFlags =
12232       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
12233   CodeModel::Model M = DAG.getTarget().getCodeModel();
12234   auto PtrVT = getPointerTy(DAG.getDataLayout());
12235   SDValue Result;
12236   if (OpFlags == X86II::MO_NO_FLAG &&
12237       X86::isOffsetSuitableForCodeModel(Offset, M)) {
12238     // A direct static reference to a global.
12239     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
12240     Offset = 0;
12241   } else {
12242     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
12243   }
12244
12245   if (Subtarget->isPICStyleRIPRel() &&
12246       (M == CodeModel::Small || M == CodeModel::Kernel))
12247     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
12248   else
12249     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
12250
12251   // With PIC, the address is actually $g + Offset.
12252   if (isGlobalRelativeToPICBase(OpFlags)) {
12253     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
12254                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
12255   }
12256
12257   // For globals that require a load from a stub to get the address, emit the
12258   // load.
12259   if (isGlobalStubReference(OpFlags))
12260     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
12261                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12262                          false, false, false, 0);
12263
12264   // If there was a non-zero offset that we didn't fold, create an explicit
12265   // addition for it.
12266   if (Offset != 0)
12267     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
12268                          DAG.getConstant(Offset, dl, PtrVT));
12269
12270   return Result;
12271 }
12272
12273 SDValue
12274 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
12275   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
12276   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
12277   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
12278 }
12279
12280 static SDValue
12281 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
12282            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
12283            unsigned char OperandFlags, bool LocalDynamic = false) {
12284   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12285   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12286   SDLoc dl(GA);
12287   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12288                                            GA->getValueType(0),
12289                                            GA->getOffset(),
12290                                            OperandFlags);
12291
12292   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
12293                                            : X86ISD::TLSADDR;
12294
12295   if (InFlag) {
12296     SDValue Ops[] = { Chain,  TGA, *InFlag };
12297     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12298   } else {
12299     SDValue Ops[]  = { Chain, TGA };
12300     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
12301   }
12302
12303   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
12304   MFI->setAdjustsStack(true);
12305   MFI->setHasCalls(true);
12306
12307   SDValue Flag = Chain.getValue(1);
12308   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
12309 }
12310
12311 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
12312 static SDValue
12313 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12314                                 const EVT PtrVT) {
12315   SDValue InFlag;
12316   SDLoc dl(GA);  // ? function entry point might be better
12317   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12318                                    DAG.getNode(X86ISD::GlobalBaseReg,
12319                                                SDLoc(), PtrVT), InFlag);
12320   InFlag = Chain.getValue(1);
12321
12322   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
12323 }
12324
12325 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
12326 static SDValue
12327 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12328                                 const EVT PtrVT) {
12329   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
12330                     X86::RAX, X86II::MO_TLSGD);
12331 }
12332
12333 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12334                                            SelectionDAG &DAG,
12335                                            const EVT PtrVT,
12336                                            bool is64Bit) {
12337   SDLoc dl(GA);
12338
12339   // Get the start address of the TLS block for this module.
12340   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12341       .getInfo<X86MachineFunctionInfo>();
12342   MFI->incNumLocalDynamicTLSAccesses();
12343
12344   SDValue Base;
12345   if (is64Bit) {
12346     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12347                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12348   } else {
12349     SDValue InFlag;
12350     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12351         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12352     InFlag = Chain.getValue(1);
12353     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12354                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12355   }
12356
12357   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12358   // of Base.
12359
12360   // Build x@dtpoff.
12361   unsigned char OperandFlags = X86II::MO_DTPOFF;
12362   unsigned WrapperKind = X86ISD::Wrapper;
12363   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12364                                            GA->getValueType(0),
12365                                            GA->getOffset(), OperandFlags);
12366   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12367
12368   // Add x@dtpoff with the base.
12369   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12370 }
12371
12372 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12373 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12374                                    const EVT PtrVT, TLSModel::Model model,
12375                                    bool is64Bit, bool isPIC) {
12376   SDLoc dl(GA);
12377
12378   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12379   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12380                                                          is64Bit ? 257 : 256));
12381
12382   SDValue ThreadPointer =
12383       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12384                   MachinePointerInfo(Ptr), false, false, false, 0);
12385
12386   unsigned char OperandFlags = 0;
12387   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12388   // initialexec.
12389   unsigned WrapperKind = X86ISD::Wrapper;
12390   if (model == TLSModel::LocalExec) {
12391     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12392   } else if (model == TLSModel::InitialExec) {
12393     if (is64Bit) {
12394       OperandFlags = X86II::MO_GOTTPOFF;
12395       WrapperKind = X86ISD::WrapperRIP;
12396     } else {
12397       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12398     }
12399   } else {
12400     llvm_unreachable("Unexpected model");
12401   }
12402
12403   // emit "addl x@ntpoff,%eax" (local exec)
12404   // or "addl x@indntpoff,%eax" (initial exec)
12405   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12406   SDValue TGA =
12407       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12408                                  GA->getOffset(), OperandFlags);
12409   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12410
12411   if (model == TLSModel::InitialExec) {
12412     if (isPIC && !is64Bit) {
12413       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12414                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12415                            Offset);
12416     }
12417
12418     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12419                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12420                          false, false, false, 0);
12421   }
12422
12423   // The address of the thread local variable is the add of the thread
12424   // pointer with the offset of the variable.
12425   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12426 }
12427
12428 SDValue
12429 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12430
12431   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12432
12433   // Cygwin uses emutls.
12434   // FIXME: It may be EmulatedTLS-generic also for X86-Android.
12435   if (Subtarget->isTargetWindowsCygwin())
12436     return LowerToTLSEmulatedModel(GA, DAG);
12437
12438   const GlobalValue *GV = GA->getGlobal();
12439   auto PtrVT = getPointerTy(DAG.getDataLayout());
12440
12441   if (Subtarget->isTargetELF()) {
12442     if (DAG.getTarget().Options.EmulatedTLS)
12443       return LowerToTLSEmulatedModel(GA, DAG);
12444     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12445     switch (model) {
12446       case TLSModel::GeneralDynamic:
12447         if (Subtarget->is64Bit())
12448           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12449         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12450       case TLSModel::LocalDynamic:
12451         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12452                                            Subtarget->is64Bit());
12453       case TLSModel::InitialExec:
12454       case TLSModel::LocalExec:
12455         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12456                                    DAG.getTarget().getRelocationModel() ==
12457                                        Reloc::PIC_);
12458     }
12459     llvm_unreachable("Unknown TLS model.");
12460   }
12461
12462   if (Subtarget->isTargetDarwin()) {
12463     // Darwin only has one model of TLS.  Lower to that.
12464     unsigned char OpFlag = 0;
12465     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12466                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12467
12468     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12469     // global base reg.
12470     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12471                  !Subtarget->is64Bit();
12472     if (PIC32)
12473       OpFlag = X86II::MO_TLVP_PIC_BASE;
12474     else
12475       OpFlag = X86II::MO_TLVP;
12476     SDLoc DL(Op);
12477     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12478                                                 GA->getValueType(0),
12479                                                 GA->getOffset(), OpFlag);
12480     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12481
12482     // With PIC32, the address is actually $g + Offset.
12483     if (PIC32)
12484       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12485                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12486                            Offset);
12487
12488     // Lowering the machine isd will make sure everything is in the right
12489     // location.
12490     SDValue Chain = DAG.getEntryNode();
12491     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12492     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, DL, true), DL);
12493     SDValue Args[] = { Chain, Offset };
12494     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12495     Chain =
12496         DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, DL, true),
12497                            DAG.getIntPtrConstant(0, DL, true), SDValue(), DL);
12498
12499     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12500     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12501     MFI->setAdjustsStack(true);
12502
12503     // And our return value (tls address) is in the standard call return value
12504     // location.
12505     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12506     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12507   }
12508
12509   if (Subtarget->isTargetKnownWindowsMSVC() ||
12510       Subtarget->isTargetWindowsGNU()) {
12511     // Just use the implicit TLS architecture
12512     // Need to generate someting similar to:
12513     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12514     //                                  ; from TEB
12515     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12516     //   mov     rcx, qword [rdx+rcx*8]
12517     //   mov     eax, .tls$:tlsvar
12518     //   [rax+rcx] contains the address
12519     // Windows 64bit: gs:0x58
12520     // Windows 32bit: fs:__tls_array
12521
12522     SDLoc dl(GA);
12523     SDValue Chain = DAG.getEntryNode();
12524
12525     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12526     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12527     // use its literal value of 0x2C.
12528     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12529                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12530                                                              256)
12531                                         : Type::getInt32PtrTy(*DAG.getContext(),
12532                                                               257));
12533
12534     SDValue TlsArray = Subtarget->is64Bit()
12535                            ? DAG.getIntPtrConstant(0x58, dl)
12536                            : (Subtarget->isTargetWindowsGNU()
12537                                   ? DAG.getIntPtrConstant(0x2C, dl)
12538                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12539
12540     SDValue ThreadPointer =
12541         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12542                     false, false, 0);
12543
12544     SDValue res;
12545     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12546       res = ThreadPointer;
12547     } else {
12548       // Load the _tls_index variable
12549       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12550       if (Subtarget->is64Bit())
12551         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12552                              MachinePointerInfo(), MVT::i32, false, false,
12553                              false, 0);
12554       else
12555         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12556                           false, false, 0);
12557
12558       auto &DL = DAG.getDataLayout();
12559       SDValue Scale =
12560           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12561       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12562
12563       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12564     }
12565
12566     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12567                       false, 0);
12568
12569     // Get the offset of start of .tls section
12570     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12571                                              GA->getValueType(0),
12572                                              GA->getOffset(), X86II::MO_SECREL);
12573     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12574
12575     // The address of the thread local variable is the add of the thread
12576     // pointer with the offset of the variable.
12577     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12578   }
12579
12580   llvm_unreachable("TLS not implemented for this target.");
12581 }
12582
12583 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12584 /// and take a 2 x i32 value to shift plus a shift amount.
12585 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12586   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12587   MVT VT = Op.getSimpleValueType();
12588   unsigned VTBits = VT.getSizeInBits();
12589   SDLoc dl(Op);
12590   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12591   SDValue ShOpLo = Op.getOperand(0);
12592   SDValue ShOpHi = Op.getOperand(1);
12593   SDValue ShAmt  = Op.getOperand(2);
12594   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12595   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12596   // during isel.
12597   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12598                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12599   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12600                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12601                        : DAG.getConstant(0, dl, VT);
12602
12603   SDValue Tmp2, Tmp3;
12604   if (Op.getOpcode() == ISD::SHL_PARTS) {
12605     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12606     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12607   } else {
12608     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12609     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12610   }
12611
12612   // If the shift amount is larger or equal than the width of a part we can't
12613   // rely on the results of shld/shrd. Insert a test and select the appropriate
12614   // values for large shift amounts.
12615   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12616                                 DAG.getConstant(VTBits, dl, MVT::i8));
12617   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12618                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12619
12620   SDValue Hi, Lo;
12621   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12622   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12623   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12624
12625   if (Op.getOpcode() == ISD::SHL_PARTS) {
12626     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12627     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12628   } else {
12629     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12630     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12631   }
12632
12633   SDValue Ops[2] = { Lo, Hi };
12634   return DAG.getMergeValues(Ops, dl);
12635 }
12636
12637 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12638                                            SelectionDAG &DAG) const {
12639   SDValue Src = Op.getOperand(0);
12640   MVT SrcVT = Src.getSimpleValueType();
12641   MVT VT = Op.getSimpleValueType();
12642   SDLoc dl(Op);
12643
12644   if (SrcVT.isVector()) {
12645     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12646       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12647                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12648                          DAG.getUNDEF(SrcVT)));
12649     }
12650     if (SrcVT.getVectorElementType() == MVT::i1) {
12651       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12652       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12653                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12654     }
12655     return SDValue();
12656   }
12657
12658   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12659          "Unknown SINT_TO_FP to lower!");
12660
12661   // These are really Legal; return the operand so the caller accepts it as
12662   // Legal.
12663   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12664     return Op;
12665   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12666       Subtarget->is64Bit()) {
12667     return Op;
12668   }
12669
12670   unsigned Size = SrcVT.getSizeInBits()/8;
12671   MachineFunction &MF = DAG.getMachineFunction();
12672   auto PtrVT = getPointerTy(MF.getDataLayout());
12673   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12674   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12675   SDValue Chain = DAG.getStore(
12676       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12677       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12678       false, 0);
12679   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12680 }
12681
12682 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12683                                      SDValue StackSlot,
12684                                      SelectionDAG &DAG) const {
12685   // Build the FILD
12686   SDLoc DL(Op);
12687   SDVTList Tys;
12688   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12689   if (useSSE)
12690     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12691   else
12692     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12693
12694   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12695
12696   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12697   MachineMemOperand *MMO;
12698   if (FI) {
12699     int SSFI = FI->getIndex();
12700     MMO = DAG.getMachineFunction().getMachineMemOperand(
12701         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12702         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12703   } else {
12704     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12705     StackSlot = StackSlot.getOperand(1);
12706   }
12707   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12708   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12709                                            X86ISD::FILD, DL,
12710                                            Tys, Ops, SrcVT, MMO);
12711
12712   if (useSSE) {
12713     Chain = Result.getValue(1);
12714     SDValue InFlag = Result.getValue(2);
12715
12716     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12717     // shouldn't be necessary except that RFP cannot be live across
12718     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12719     MachineFunction &MF = DAG.getMachineFunction();
12720     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12721     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12722     auto PtrVT = getPointerTy(MF.getDataLayout());
12723     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12724     Tys = DAG.getVTList(MVT::Other);
12725     SDValue Ops[] = {
12726       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12727     };
12728     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12729         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12730         MachineMemOperand::MOStore, SSFISize, SSFISize);
12731
12732     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12733                                     Ops, Op.getValueType(), MMO);
12734     Result = DAG.getLoad(
12735         Op.getValueType(), DL, Chain, StackSlot,
12736         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12737         false, false, false, 0);
12738   }
12739
12740   return Result;
12741 }
12742
12743 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12744 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12745                                                SelectionDAG &DAG) const {
12746   // This algorithm is not obvious. Here it is what we're trying to output:
12747   /*
12748      movq       %rax,  %xmm0
12749      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12750      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12751      #ifdef __SSE3__
12752        haddpd   %xmm0, %xmm0
12753      #else
12754        pshufd   $0x4e, %xmm0, %xmm1
12755        addpd    %xmm1, %xmm0
12756      #endif
12757   */
12758
12759   SDLoc dl(Op);
12760   LLVMContext *Context = DAG.getContext();
12761
12762   // Build some magic constants.
12763   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12764   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12765   auto PtrVT = getPointerTy(DAG.getDataLayout());
12766   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12767
12768   SmallVector<Constant*,2> CV1;
12769   CV1.push_back(
12770     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12771                                       APInt(64, 0x4330000000000000ULL))));
12772   CV1.push_back(
12773     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12774                                       APInt(64, 0x4530000000000000ULL))));
12775   Constant *C1 = ConstantVector::get(CV1);
12776   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12777
12778   // Load the 64-bit value into an XMM register.
12779   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12780                             Op.getOperand(0));
12781   SDValue CLod0 =
12782       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12783                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12784                   false, false, false, 16);
12785   SDValue Unpck1 =
12786       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12787
12788   SDValue CLod1 =
12789       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12790                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12791                   false, false, false, 16);
12792   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12793   // TODO: Are there any fast-math-flags to propagate here?
12794   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12795   SDValue Result;
12796
12797   if (Subtarget->hasSSE3()) {
12798     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12799     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12800   } else {
12801     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12802     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12803                                            S2F, 0x4E, DAG);
12804     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12805                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12806   }
12807
12808   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12809                      DAG.getIntPtrConstant(0, dl));
12810 }
12811
12812 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12813 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12814                                                SelectionDAG &DAG) const {
12815   SDLoc dl(Op);
12816   // FP constant to bias correct the final result.
12817   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12818                                    MVT::f64);
12819
12820   // Load the 32-bit value into an XMM register.
12821   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12822                              Op.getOperand(0));
12823
12824   // Zero out the upper parts of the register.
12825   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12826
12827   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12828                      DAG.getBitcast(MVT::v2f64, Load),
12829                      DAG.getIntPtrConstant(0, dl));
12830
12831   // Or the load with the bias.
12832   SDValue Or = DAG.getNode(
12833       ISD::OR, dl, MVT::v2i64,
12834       DAG.getBitcast(MVT::v2i64,
12835                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12836       DAG.getBitcast(MVT::v2i64,
12837                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12838   Or =
12839       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12840                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12841
12842   // Subtract the bias.
12843   // TODO: Are there any fast-math-flags to propagate here?
12844   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12845
12846   // Handle final rounding.
12847   MVT DestVT = Op.getSimpleValueType();
12848
12849   if (DestVT.bitsLT(MVT::f64))
12850     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12851                        DAG.getIntPtrConstant(0, dl));
12852   if (DestVT.bitsGT(MVT::f64))
12853     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12854
12855   // Handle final rounding.
12856   return Sub;
12857 }
12858
12859 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12860                                      const X86Subtarget &Subtarget) {
12861   // The algorithm is the following:
12862   // #ifdef __SSE4_1__
12863   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12864   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12865   //                                 (uint4) 0x53000000, 0xaa);
12866   // #else
12867   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12868   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12869   // #endif
12870   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12871   //     return (float4) lo + fhi;
12872
12873   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12874   // reassociate the two FADDs, and if we do that, the algorithm fails
12875   // spectacularly (PR24512).
12876   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12877   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12878   // there's also the MachineCombiner reassociations happening on Machine IR.
12879   if (DAG.getTarget().Options.UnsafeFPMath)
12880     return SDValue();
12881
12882   SDLoc DL(Op);
12883   SDValue V = Op->getOperand(0);
12884   MVT VecIntVT = V.getSimpleValueType();
12885   bool Is128 = VecIntVT == MVT::v4i32;
12886   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12887   // If we convert to something else than the supported type, e.g., to v4f64,
12888   // abort early.
12889   if (VecFloatVT != Op->getSimpleValueType(0))
12890     return SDValue();
12891
12892   unsigned NumElts = VecIntVT.getVectorNumElements();
12893   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12894          "Unsupported custom type");
12895   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12896
12897   // In the #idef/#else code, we have in common:
12898   // - The vector of constants:
12899   // -- 0x4b000000
12900   // -- 0x53000000
12901   // - A shift:
12902   // -- v >> 16
12903
12904   // Create the splat vector for 0x4b000000.
12905   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12906   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12907                            CstLow, CstLow, CstLow, CstLow};
12908   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12909                                   makeArrayRef(&CstLowArray[0], NumElts));
12910   // Create the splat vector for 0x53000000.
12911   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12912   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12913                             CstHigh, CstHigh, CstHigh, CstHigh};
12914   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12915                                    makeArrayRef(&CstHighArray[0], NumElts));
12916
12917   // Create the right shift.
12918   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12919   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12920                              CstShift, CstShift, CstShift, CstShift};
12921   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12922                                     makeArrayRef(&CstShiftArray[0], NumElts));
12923   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12924
12925   SDValue Low, High;
12926   if (Subtarget.hasSSE41()) {
12927     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12928     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12929     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12930     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12931     // Low will be bitcasted right away, so do not bother bitcasting back to its
12932     // original type.
12933     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12934                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12935     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12936     //                                 (uint4) 0x53000000, 0xaa);
12937     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12938     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12939     // High will be bitcasted right away, so do not bother bitcasting back to
12940     // its original type.
12941     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12942                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12943   } else {
12944     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12945     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12946                                      CstMask, CstMask, CstMask);
12947     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12948     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12949     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12950
12951     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12952     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12953   }
12954
12955   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12956   SDValue CstFAdd = DAG.getConstantFP(
12957       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12958   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12959                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12960   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12961                                    makeArrayRef(&CstFAddArray[0], NumElts));
12962
12963   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12964   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12965   // TODO: Are there any fast-math-flags to propagate here?
12966   SDValue FHigh =
12967       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12968   //     return (float4) lo + fhi;
12969   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12970   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12971 }
12972
12973 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12974                                                SelectionDAG &DAG) const {
12975   SDValue N0 = Op.getOperand(0);
12976   MVT SVT = N0.getSimpleValueType();
12977   SDLoc dl(Op);
12978
12979   switch (SVT.SimpleTy) {
12980   default:
12981     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12982   case MVT::v4i8:
12983   case MVT::v4i16:
12984   case MVT::v8i8:
12985   case MVT::v8i16: {
12986     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12987     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12988                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12989   }
12990   case MVT::v4i32:
12991   case MVT::v8i32:
12992     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12993   case MVT::v16i8:
12994   case MVT::v16i16:
12995     assert(Subtarget->hasAVX512());
12996     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12997                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12998   }
12999 }
13000
13001 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
13002                                            SelectionDAG &DAG) const {
13003   SDValue N0 = Op.getOperand(0);
13004   SDLoc dl(Op);
13005   auto PtrVT = getPointerTy(DAG.getDataLayout());
13006
13007   if (Op.getSimpleValueType().isVector())
13008     return lowerUINT_TO_FP_vec(Op, DAG);
13009
13010   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
13011   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
13012   // the optimization here.
13013   if (DAG.SignBitIsZero(N0))
13014     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
13015
13016   MVT SrcVT = N0.getSimpleValueType();
13017   MVT DstVT = Op.getSimpleValueType();
13018
13019   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
13020       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
13021     // Conversions from unsigned i32 to f32/f64 are legal,
13022     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
13023     return Op;
13024   }
13025
13026   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
13027     return LowerUINT_TO_FP_i64(Op, DAG);
13028   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
13029     return LowerUINT_TO_FP_i32(Op, DAG);
13030   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
13031     return SDValue();
13032
13033   // Make a 64-bit buffer, and use it to build an FILD.
13034   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
13035   if (SrcVT == MVT::i32) {
13036     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
13037     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
13038     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
13039                                   StackSlot, MachinePointerInfo(),
13040                                   false, false, 0);
13041     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
13042                                   OffsetSlot, MachinePointerInfo(),
13043                                   false, false, 0);
13044     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
13045     return Fild;
13046   }
13047
13048   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
13049   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
13050                                StackSlot, MachinePointerInfo(),
13051                                false, false, 0);
13052   // For i64 source, we need to add the appropriate power of 2 if the input
13053   // was negative.  This is the same as the optimization in
13054   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
13055   // we must be careful to do the computation in x87 extended precision, not
13056   // in SSE. (The generic code can't know it's OK to do this, or how to.)
13057   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
13058   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
13059       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
13060       MachineMemOperand::MOLoad, 8, 8);
13061
13062   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
13063   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
13064   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
13065                                          MVT::i64, MMO);
13066
13067   APInt FF(32, 0x5F800000ULL);
13068
13069   // Check whether the sign bit is set.
13070   SDValue SignSet = DAG.getSetCC(
13071       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
13072       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
13073
13074   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
13075   SDValue FudgePtr = DAG.getConstantPool(
13076       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
13077
13078   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
13079   SDValue Zero = DAG.getIntPtrConstant(0, dl);
13080   SDValue Four = DAG.getIntPtrConstant(4, dl);
13081   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
13082                                Zero, Four);
13083   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
13084
13085   // Load the value out, extending it from f32 to f80.
13086   // FIXME: Avoid the extend by constructing the right constant pool?
13087   SDValue Fudge = DAG.getExtLoad(
13088       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
13089       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
13090       false, false, false, 4);
13091   // Extend everything to 80 bits to force it to be done on x87.
13092   // TODO: Are there any fast-math-flags to propagate here?
13093   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
13094   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
13095                      DAG.getIntPtrConstant(0, dl));
13096 }
13097
13098 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
13099 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
13100 // just return an <SDValue(), SDValue()> pair.
13101 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
13102 // to i16, i32 or i64, and we lower it to a legal sequence.
13103 // If lowered to the final integer result we return a <result, SDValue()> pair.
13104 // Otherwise we lower it to a sequence ending with a FIST, return a
13105 // <FIST, StackSlot> pair, and the caller is responsible for loading
13106 // the final integer result from StackSlot.
13107 std::pair<SDValue,SDValue>
13108 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
13109                                    bool IsSigned, bool IsReplace) const {
13110   SDLoc DL(Op);
13111
13112   EVT DstTy = Op.getValueType();
13113   EVT TheVT = Op.getOperand(0).getValueType();
13114   auto PtrVT = getPointerTy(DAG.getDataLayout());
13115
13116   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
13117     // f16 must be promoted before using the lowering in this routine.
13118     // fp128 does not use this lowering.
13119     return std::make_pair(SDValue(), SDValue());
13120   }
13121
13122   // If using FIST to compute an unsigned i64, we'll need some fixup
13123   // to handle values above the maximum signed i64.  A FIST is always
13124   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
13125   bool UnsignedFixup = !IsSigned &&
13126                        DstTy == MVT::i64 &&
13127                        (!Subtarget->is64Bit() ||
13128                         !isScalarFPTypeInSSEReg(TheVT));
13129
13130   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
13131     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
13132     // The low 32 bits of the fist result will have the correct uint32 result.
13133     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
13134     DstTy = MVT::i64;
13135   }
13136
13137   assert(DstTy.getSimpleVT() <= MVT::i64 &&
13138          DstTy.getSimpleVT() >= MVT::i16 &&
13139          "Unknown FP_TO_INT to lower!");
13140
13141   // These are really Legal.
13142   if (DstTy == MVT::i32 &&
13143       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
13144     return std::make_pair(SDValue(), SDValue());
13145   if (Subtarget->is64Bit() &&
13146       DstTy == MVT::i64 &&
13147       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
13148     return std::make_pair(SDValue(), SDValue());
13149
13150   // We lower FP->int64 into FISTP64 followed by a load from a temporary
13151   // stack slot.
13152   MachineFunction &MF = DAG.getMachineFunction();
13153   unsigned MemSize = DstTy.getSizeInBits()/8;
13154   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
13155   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
13156
13157   unsigned Opc;
13158   switch (DstTy.getSimpleVT().SimpleTy) {
13159   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
13160   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
13161   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
13162   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
13163   }
13164
13165   SDValue Chain = DAG.getEntryNode();
13166   SDValue Value = Op.getOperand(0);
13167   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
13168
13169   if (UnsignedFixup) {
13170     //
13171     // Conversion to unsigned i64 is implemented with a select,
13172     // depending on whether the source value fits in the range
13173     // of a signed i64.  Let Thresh be the FP equivalent of
13174     // 0x8000000000000000ULL.
13175     //
13176     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
13177     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
13178     //  Fist-to-mem64 FistSrc
13179     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
13180     //  to XOR'ing the high 32 bits with Adjust.
13181     //
13182     // Being a power of 2, Thresh is exactly representable in all FP formats.
13183     // For X87 we'd like to use the smallest FP type for this constant, but
13184     // for DAG type consistency we have to match the FP operand type.
13185
13186     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
13187     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
13188     bool LosesInfo = false;
13189     if (TheVT == MVT::f64)
13190       // The rounding mode is irrelevant as the conversion should be exact.
13191       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
13192                               &LosesInfo);
13193     else if (TheVT == MVT::f80)
13194       Status = Thresh.convert(APFloat::x87DoubleExtended,
13195                               APFloat::rmNearestTiesToEven, &LosesInfo);
13196
13197     assert(Status == APFloat::opOK && !LosesInfo &&
13198            "FP conversion should have been exact");
13199
13200     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
13201
13202     SDValue Cmp = DAG.getSetCC(DL,
13203                                getSetCCResultType(DAG.getDataLayout(),
13204                                                   *DAG.getContext(), TheVT),
13205                                Value, ThreshVal, ISD::SETLT);
13206     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
13207                            DAG.getConstant(0, DL, MVT::i32),
13208                            DAG.getConstant(0x80000000, DL, MVT::i32));
13209     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
13210     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
13211                                               *DAG.getContext(), TheVT),
13212                        Value, ThreshVal, ISD::SETLT);
13213     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
13214   }
13215
13216   // FIXME This causes a redundant load/store if the SSE-class value is already
13217   // in memory, such as if it is on the callstack.
13218   if (isScalarFPTypeInSSEReg(TheVT)) {
13219     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
13220     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
13221                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
13222                          false, 0);
13223     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
13224     SDValue Ops[] = {
13225       Chain, StackSlot, DAG.getValueType(TheVT)
13226     };
13227
13228     MachineMemOperand *MMO =
13229         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13230                                 MachineMemOperand::MOLoad, MemSize, MemSize);
13231     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
13232     Chain = Value.getValue(1);
13233     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
13234     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
13235   }
13236
13237   MachineMemOperand *MMO =
13238       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
13239                               MachineMemOperand::MOStore, MemSize, MemSize);
13240
13241   if (UnsignedFixup) {
13242
13243     // Insert the FIST, load its result as two i32's,
13244     // and XOR the high i32 with Adjust.
13245
13246     SDValue FistOps[] = { Chain, Value, StackSlot };
13247     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13248                                            FistOps, DstTy, MMO);
13249
13250     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
13251                                 MachinePointerInfo(),
13252                                 false, false, false, 0);
13253     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
13254                                    DAG.getConstant(4, DL, PtrVT));
13255
13256     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
13257                                  MachinePointerInfo(),
13258                                  false, false, false, 0);
13259     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
13260
13261     if (Subtarget->is64Bit()) {
13262       // Join High32 and Low32 into a 64-bit result.
13263       // (High32 << 32) | Low32
13264       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
13265       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
13266       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
13267                            DAG.getConstant(32, DL, MVT::i8));
13268       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
13269       return std::make_pair(Result, SDValue());
13270     }
13271
13272     SDValue ResultOps[] = { Low32, High32 };
13273
13274     SDValue pair = IsReplace
13275       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
13276       : DAG.getMergeValues(ResultOps, DL);
13277     return std::make_pair(pair, SDValue());
13278   } else {
13279     // Build the FP_TO_INT*_IN_MEM
13280     SDValue Ops[] = { Chain, Value, StackSlot };
13281     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
13282                                            Ops, DstTy, MMO);
13283     return std::make_pair(FIST, StackSlot);
13284   }
13285 }
13286
13287 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
13288                               const X86Subtarget *Subtarget) {
13289   MVT VT = Op->getSimpleValueType(0);
13290   SDValue In = Op->getOperand(0);
13291   MVT InVT = In.getSimpleValueType();
13292   SDLoc dl(Op);
13293
13294   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13295     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
13296
13297   // Optimize vectors in AVX mode:
13298   //
13299   //   v8i16 -> v8i32
13300   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
13301   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
13302   //   Concat upper and lower parts.
13303   //
13304   //   v4i32 -> v4i64
13305   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
13306   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
13307   //   Concat upper and lower parts.
13308   //
13309
13310   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
13311       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
13312       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
13313     return SDValue();
13314
13315   if (Subtarget->hasInt256())
13316     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
13317
13318   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
13319   SDValue Undef = DAG.getUNDEF(InVT);
13320   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
13321   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13322   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
13323
13324   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
13325                              VT.getVectorNumElements()/2);
13326
13327   OpLo = DAG.getBitcast(HVT, OpLo);
13328   OpHi = DAG.getBitcast(HVT, OpHi);
13329
13330   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13331 }
13332
13333 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
13334                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
13335   MVT VT = Op->getSimpleValueType(0);
13336   SDValue In = Op->getOperand(0);
13337   MVT InVT = In.getSimpleValueType();
13338   SDLoc DL(Op);
13339   unsigned int NumElts = VT.getVectorNumElements();
13340   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13341     return SDValue();
13342
13343   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13344     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13345
13346   assert(InVT.getVectorElementType() == MVT::i1);
13347   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13348   SDValue One =
13349    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13350   SDValue Zero =
13351    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13352
13353   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13354   if (VT.is512BitVector())
13355     return V;
13356   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13357 }
13358
13359 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13360                                SelectionDAG &DAG) {
13361   if (Subtarget->hasFp256())
13362     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13363       return Res;
13364
13365   return SDValue();
13366 }
13367
13368 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13369                                 SelectionDAG &DAG) {
13370   SDLoc DL(Op);
13371   MVT VT = Op.getSimpleValueType();
13372   SDValue In = Op.getOperand(0);
13373   MVT SVT = In.getSimpleValueType();
13374
13375   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13376     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13377
13378   if (Subtarget->hasFp256())
13379     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13380       return Res;
13381
13382   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13383          VT.getVectorNumElements() != SVT.getVectorNumElements());
13384   return SDValue();
13385 }
13386
13387 static SDValue LowerTruncateVecI1(SDValue Op, SelectionDAG &DAG,
13388                                   const X86Subtarget *Subtarget) {
13389
13390   SDLoc DL(Op);
13391   MVT VT = Op.getSimpleValueType();
13392   SDValue In = Op.getOperand(0);
13393   MVT InVT = In.getSimpleValueType();
13394
13395   assert(VT.getVectorElementType() == MVT::i1 && "Unexected vector type.");
13396
13397   // Shift LSB to MSB and use VPMOVB2M - SKX.
13398   unsigned ShiftInx = InVT.getScalarSizeInBits() - 1;
13399   if ((InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13400          Subtarget->hasBWI()) ||     // legal, will go to VPMOVB2M, VPMOVW2M
13401       ((InVT.is256BitVector() || InVT.is128BitVector()) &&
13402              InVT.getScalarSizeInBits() <= 16 && Subtarget->hasBWI() &&
13403              Subtarget->hasVLX())) { // legal, will go to VPMOVB2M, VPMOVW2M
13404     // Shift packed bytes not supported natively, bitcast to dword
13405     MVT ExtVT = MVT::getVectorVT(MVT::i16, InVT.getSizeInBits()/16);
13406     SDValue  ShiftNode = DAG.getNode(ISD::SHL, DL, ExtVT,
13407                                      DAG.getBitcast(ExtVT, In),
13408                                      DAG.getConstant(ShiftInx, DL, ExtVT));
13409     ShiftNode = DAG.getBitcast(InVT, ShiftNode);
13410     return DAG.getNode(X86ISD::CVT2MASK, DL, VT, ShiftNode);
13411   }
13412   if ((InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13413          Subtarget->hasDQI()) ||  // legal, will go to VPMOVD2M, VPMOVQ2M
13414       ((InVT.is256BitVector() || InVT.is128BitVector()) &&
13415          InVT.getScalarSizeInBits() >= 32 && Subtarget->hasDQI() &&
13416          Subtarget->hasVLX())) {  // legal, will go to VPMOVD2M, VPMOVQ2M
13417
13418     SDValue  ShiftNode = DAG.getNode(ISD::SHL, DL, InVT, In,
13419                                      DAG.getConstant(ShiftInx, DL, InVT));
13420     return DAG.getNode(X86ISD::CVT2MASK, DL, VT, ShiftNode);
13421   }
13422
13423   // Shift LSB to MSB, extend if necessary and use TESTM.
13424   unsigned NumElts = InVT.getVectorNumElements();
13425   if (InVT.getSizeInBits() < 512 &&
13426       (InVT.getScalarType() == MVT::i8 || InVT.getScalarType() == MVT::i16 ||
13427        !Subtarget->hasVLX())) {
13428     assert((NumElts == 8 || NumElts == 16) && "Unexected vector type.");
13429
13430     // TESTD/Q should be used (if BW supported we use CVT2MASK above),
13431     // so vector should be extended to packed dword/qword.
13432     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(512/NumElts), NumElts);
13433     In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13434     InVT = ExtVT;
13435     ShiftInx = InVT.getScalarSizeInBits() - 1;
13436   }
13437
13438   SDValue  ShiftNode = DAG.getNode(ISD::SHL, DL, InVT, In,
13439                                    DAG.getConstant(ShiftInx, DL, InVT));
13440   return DAG.getNode(X86ISD::TESTM, DL, VT, ShiftNode, ShiftNode);
13441 }
13442
13443 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13444   SDLoc DL(Op);
13445   MVT VT = Op.getSimpleValueType();
13446   SDValue In = Op.getOperand(0);
13447   MVT InVT = In.getSimpleValueType();
13448
13449   if (VT == MVT::i1) {
13450     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13451            "Invalid scalar TRUNCATE operation");
13452     if (InVT.getSizeInBits() >= 32)
13453       return SDValue();
13454     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13455     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13456   }
13457   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13458          "Invalid TRUNCATE operation");
13459
13460   if (VT.getVectorElementType() == MVT::i1)
13461     return LowerTruncateVecI1(Op, DAG, Subtarget);
13462
13463   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13464   if (Subtarget->hasAVX512()) {
13465     // word to byte only under BWI
13466     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13467       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13468                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13469     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13470   }
13471   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13472     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13473     if (Subtarget->hasInt256()) {
13474       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13475       In = DAG.getBitcast(MVT::v8i32, In);
13476       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13477                                 ShufMask);
13478       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13479                          DAG.getIntPtrConstant(0, DL));
13480     }
13481
13482     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13483                                DAG.getIntPtrConstant(0, DL));
13484     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13485                                DAG.getIntPtrConstant(2, DL));
13486     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13487     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13488     static const int ShufMask[] = {0, 2, 4, 6};
13489     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13490   }
13491
13492   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13493     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13494     if (Subtarget->hasInt256()) {
13495       In = DAG.getBitcast(MVT::v32i8, In);
13496
13497       SmallVector<SDValue,32> pshufbMask;
13498       for (unsigned i = 0; i < 2; ++i) {
13499         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13500         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13501         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13502         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13503         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13504         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13505         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13506         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13507         for (unsigned j = 0; j < 8; ++j)
13508           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13509       }
13510       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13511       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13512       In = DAG.getBitcast(MVT::v4i64, In);
13513
13514       static const int ShufMask[] = {0,  2,  -1,  -1};
13515       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13516                                 &ShufMask[0]);
13517       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13518                        DAG.getIntPtrConstant(0, DL));
13519       return DAG.getBitcast(VT, In);
13520     }
13521
13522     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13523                                DAG.getIntPtrConstant(0, DL));
13524
13525     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13526                                DAG.getIntPtrConstant(4, DL));
13527
13528     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13529     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13530
13531     // The PSHUFB mask:
13532     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13533                                    -1, -1, -1, -1, -1, -1, -1, -1};
13534
13535     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13536     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13537     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13538
13539     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13540     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13541
13542     // The MOVLHPS Mask:
13543     static const int ShufMask2[] = {0, 1, 4, 5};
13544     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13545     return DAG.getBitcast(MVT::v8i16, res);
13546   }
13547
13548   // Handle truncation of V256 to V128 using shuffles.
13549   if (!VT.is128BitVector() || !InVT.is256BitVector())
13550     return SDValue();
13551
13552   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13553
13554   unsigned NumElems = VT.getVectorNumElements();
13555   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13556
13557   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13558   // Prepare truncation shuffle mask
13559   for (unsigned i = 0; i != NumElems; ++i)
13560     MaskVec[i] = i * 2;
13561   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13562                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13563   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13564                      DAG.getIntPtrConstant(0, DL));
13565 }
13566
13567 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13568                                            SelectionDAG &DAG) const {
13569   assert(!Op.getSimpleValueType().isVector());
13570
13571   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13572     /*IsSigned=*/ true, /*IsReplace=*/ false);
13573   SDValue FIST = Vals.first, StackSlot = Vals.second;
13574   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13575   if (!FIST.getNode())
13576     return Op;
13577
13578   if (StackSlot.getNode())
13579     // Load the result.
13580     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13581                        FIST, StackSlot, MachinePointerInfo(),
13582                        false, false, false, 0);
13583
13584   // The node is the result.
13585   return FIST;
13586 }
13587
13588 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13589                                            SelectionDAG &DAG) const {
13590   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13591     /*IsSigned=*/ false, /*IsReplace=*/ false);
13592   SDValue FIST = Vals.first, StackSlot = Vals.second;
13593   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13594   if (!FIST.getNode())
13595     return Op;
13596
13597   if (StackSlot.getNode())
13598     // Load the result.
13599     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13600                        FIST, StackSlot, MachinePointerInfo(),
13601                        false, false, false, 0);
13602
13603   // The node is the result.
13604   return FIST;
13605 }
13606
13607 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13608   SDLoc DL(Op);
13609   MVT VT = Op.getSimpleValueType();
13610   SDValue In = Op.getOperand(0);
13611   MVT SVT = In.getSimpleValueType();
13612
13613   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13614
13615   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13616                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13617                                  In, DAG.getUNDEF(SVT)));
13618 }
13619
13620 /// The only differences between FABS and FNEG are the mask and the logic op.
13621 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13622 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13623   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13624          "Wrong opcode for lowering FABS or FNEG.");
13625
13626   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13627
13628   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13629   // into an FNABS. We'll lower the FABS after that if it is still in use.
13630   if (IsFABS)
13631     for (SDNode *User : Op->uses())
13632       if (User->getOpcode() == ISD::FNEG)
13633         return Op;
13634
13635   SDLoc dl(Op);
13636   MVT VT = Op.getSimpleValueType();
13637
13638   bool IsF128 = (VT == MVT::f128);
13639
13640   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13641   // decide if we should generate a 16-byte constant mask when we only need 4 or
13642   // 8 bytes for the scalar case.
13643
13644   MVT LogicVT;
13645   MVT EltVT;
13646   unsigned NumElts;
13647
13648   if (VT.isVector()) {
13649     LogicVT = VT;
13650     EltVT = VT.getVectorElementType();
13651     NumElts = VT.getVectorNumElements();
13652   } else if (IsF128) {
13653     // SSE instructions are used for optimized f128 logical operations.
13654     LogicVT = MVT::f128;
13655     EltVT = VT;
13656     NumElts = 1;
13657   } else {
13658     // There are no scalar bitwise logical SSE/AVX instructions, so we
13659     // generate a 16-byte vector constant and logic op even for the scalar case.
13660     // Using a 16-byte mask allows folding the load of the mask with
13661     // the logic op, so it can save (~4 bytes) on code size.
13662     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13663     EltVT = VT;
13664     NumElts = (VT == MVT::f64) ? 2 : 4;
13665   }
13666
13667   unsigned EltBits = EltVT.getSizeInBits();
13668   LLVMContext *Context = DAG.getContext();
13669   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13670   APInt MaskElt =
13671     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13672   Constant *C = ConstantInt::get(*Context, MaskElt);
13673   C = ConstantVector::getSplat(NumElts, C);
13674   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13675   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13676   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13677   SDValue Mask =
13678       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13679                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13680                   false, false, false, Alignment);
13681
13682   SDValue Op0 = Op.getOperand(0);
13683   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13684   unsigned LogicOp =
13685     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13686   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13687
13688   if (VT.isVector() || IsF128)
13689     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13690
13691   // For the scalar case extend to a 128-bit vector, perform the logic op,
13692   // and extract the scalar result back out.
13693   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13694   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13695   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13696                      DAG.getIntPtrConstant(0, dl));
13697 }
13698
13699 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13700   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13701   LLVMContext *Context = DAG.getContext();
13702   SDValue Op0 = Op.getOperand(0);
13703   SDValue Op1 = Op.getOperand(1);
13704   SDLoc dl(Op);
13705   MVT VT = Op.getSimpleValueType();
13706   MVT SrcVT = Op1.getSimpleValueType();
13707   bool IsF128 = (VT == MVT::f128);
13708
13709   // If second operand is smaller, extend it first.
13710   if (SrcVT.bitsLT(VT)) {
13711     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13712     SrcVT = VT;
13713   }
13714   // And if it is bigger, shrink it first.
13715   if (SrcVT.bitsGT(VT)) {
13716     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13717     SrcVT = VT;
13718   }
13719
13720   // At this point the operands and the result should have the same
13721   // type, and that won't be f80 since that is not custom lowered.
13722   assert((VT == MVT::f64 || VT == MVT::f32 || IsF128) &&
13723          "Unexpected type in LowerFCOPYSIGN");
13724
13725   const fltSemantics &Sem =
13726       VT == MVT::f64 ? APFloat::IEEEdouble :
13727           (IsF128 ? APFloat::IEEEquad : APFloat::IEEEsingle);
13728   const unsigned SizeInBits = VT.getSizeInBits();
13729
13730   SmallVector<Constant *, 4> CV(
13731       VT == MVT::f64 ? 2 : (IsF128 ? 1 : 4),
13732       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13733
13734   // First, clear all bits but the sign bit from the second operand (sign).
13735   CV[0] = ConstantFP::get(*Context,
13736                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13737   Constant *C = ConstantVector::get(CV);
13738   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13739   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13740
13741   // Perform all logic operations as 16-byte vectors because there are no
13742   // scalar FP logic instructions in SSE. This allows load folding of the
13743   // constants into the logic instructions.
13744   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : (IsF128 ? MVT::f128 : MVT::v4f32);
13745   SDValue Mask1 =
13746       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13747                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13748                   false, false, false, 16);
13749   if (!IsF128)
13750     Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13751   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13752
13753   // Next, clear the sign bit from the first operand (magnitude).
13754   // If it's a constant, we can clear it here.
13755   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13756     APFloat APF = Op0CN->getValueAPF();
13757     // If the magnitude is a positive zero, the sign bit alone is enough.
13758     if (APF.isPosZero())
13759       return IsF128 ? SignBit :
13760           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13761                       DAG.getIntPtrConstant(0, dl));
13762     APF.clearSign();
13763     CV[0] = ConstantFP::get(*Context, APF);
13764   } else {
13765     CV[0] = ConstantFP::get(
13766         *Context,
13767         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13768   }
13769   C = ConstantVector::get(CV);
13770   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13771   SDValue Val =
13772       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13773                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13774                   false, false, false, 16);
13775   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13776   if (!isa<ConstantFPSDNode>(Op0)) {
13777     if (!IsF128)
13778       Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13779     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13780   }
13781   // OR the magnitude value with the sign bit.
13782   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13783   return IsF128 ? Val :
13784       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13785                   DAG.getIntPtrConstant(0, dl));
13786 }
13787
13788 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13789   SDValue N0 = Op.getOperand(0);
13790   SDLoc dl(Op);
13791   MVT VT = Op.getSimpleValueType();
13792
13793   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13794   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13795                                   DAG.getConstant(1, dl, VT));
13796   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13797 }
13798
13799 // Check whether an OR'd tree is PTEST-able.
13800 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13801                                       SelectionDAG &DAG) {
13802   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13803
13804   if (!Subtarget->hasSSE41())
13805     return SDValue();
13806
13807   if (!Op->hasOneUse())
13808     return SDValue();
13809
13810   SDNode *N = Op.getNode();
13811   SDLoc DL(N);
13812
13813   SmallVector<SDValue, 8> Opnds;
13814   DenseMap<SDValue, unsigned> VecInMap;
13815   SmallVector<SDValue, 8> VecIns;
13816   EVT VT = MVT::Other;
13817
13818   // Recognize a special case where a vector is casted into wide integer to
13819   // test all 0s.
13820   Opnds.push_back(N->getOperand(0));
13821   Opnds.push_back(N->getOperand(1));
13822
13823   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13824     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13825     // BFS traverse all OR'd operands.
13826     if (I->getOpcode() == ISD::OR) {
13827       Opnds.push_back(I->getOperand(0));
13828       Opnds.push_back(I->getOperand(1));
13829       // Re-evaluate the number of nodes to be traversed.
13830       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13831       continue;
13832     }
13833
13834     // Quit if a non-EXTRACT_VECTOR_ELT
13835     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13836       return SDValue();
13837
13838     // Quit if without a constant index.
13839     SDValue Idx = I->getOperand(1);
13840     if (!isa<ConstantSDNode>(Idx))
13841       return SDValue();
13842
13843     SDValue ExtractedFromVec = I->getOperand(0);
13844     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13845     if (M == VecInMap.end()) {
13846       VT = ExtractedFromVec.getValueType();
13847       // Quit if not 128/256-bit vector.
13848       if (!VT.is128BitVector() && !VT.is256BitVector())
13849         return SDValue();
13850       // Quit if not the same type.
13851       if (VecInMap.begin() != VecInMap.end() &&
13852           VT != VecInMap.begin()->first.getValueType())
13853         return SDValue();
13854       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13855       VecIns.push_back(ExtractedFromVec);
13856     }
13857     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13858   }
13859
13860   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13861          "Not extracted from 128-/256-bit vector.");
13862
13863   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13864
13865   for (DenseMap<SDValue, unsigned>::const_iterator
13866         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13867     // Quit if not all elements are used.
13868     if (I->second != FullMask)
13869       return SDValue();
13870   }
13871
13872   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13873
13874   // Cast all vectors into TestVT for PTEST.
13875   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13876     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13877
13878   // If more than one full vectors are evaluated, OR them first before PTEST.
13879   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13880     // Each iteration will OR 2 nodes and append the result until there is only
13881     // 1 node left, i.e. the final OR'd value of all vectors.
13882     SDValue LHS = VecIns[Slot];
13883     SDValue RHS = VecIns[Slot + 1];
13884     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13885   }
13886
13887   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13888                      VecIns.back(), VecIns.back());
13889 }
13890
13891 /// \brief return true if \c Op has a use that doesn't just read flags.
13892 static bool hasNonFlagsUse(SDValue Op) {
13893   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13894        ++UI) {
13895     SDNode *User = *UI;
13896     unsigned UOpNo = UI.getOperandNo();
13897     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13898       // Look pass truncate.
13899       UOpNo = User->use_begin().getOperandNo();
13900       User = *User->use_begin();
13901     }
13902
13903     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13904         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13905       return true;
13906   }
13907   return false;
13908 }
13909
13910 /// Emit nodes that will be selected as "test Op0,Op0", or something
13911 /// equivalent.
13912 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13913                                     SelectionDAG &DAG) const {
13914   if (Op.getValueType() == MVT::i1) {
13915     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13916     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13917                        DAG.getConstant(0, dl, MVT::i8));
13918   }
13919   // CF and OF aren't always set the way we want. Determine which
13920   // of these we need.
13921   bool NeedCF = false;
13922   bool NeedOF = false;
13923   switch (X86CC) {
13924   default: break;
13925   case X86::COND_A: case X86::COND_AE:
13926   case X86::COND_B: case X86::COND_BE:
13927     NeedCF = true;
13928     break;
13929   case X86::COND_G: case X86::COND_GE:
13930   case X86::COND_L: case X86::COND_LE:
13931   case X86::COND_O: case X86::COND_NO: {
13932     // Check if we really need to set the
13933     // Overflow flag. If NoSignedWrap is present
13934     // that is not actually needed.
13935     switch (Op->getOpcode()) {
13936     case ISD::ADD:
13937     case ISD::SUB:
13938     case ISD::MUL:
13939     case ISD::SHL: {
13940       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13941       if (BinNode->Flags.hasNoSignedWrap())
13942         break;
13943     }
13944     default:
13945       NeedOF = true;
13946       break;
13947     }
13948     break;
13949   }
13950   }
13951   // See if we can use the EFLAGS value from the operand instead of
13952   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13953   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13954   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13955     // Emit a CMP with 0, which is the TEST pattern.
13956     //if (Op.getValueType() == MVT::i1)
13957     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13958     //                     DAG.getConstant(0, MVT::i1));
13959     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13960                        DAG.getConstant(0, dl, Op.getValueType()));
13961   }
13962   unsigned Opcode = 0;
13963   unsigned NumOperands = 0;
13964
13965   // Truncate operations may prevent the merge of the SETCC instruction
13966   // and the arithmetic instruction before it. Attempt to truncate the operands
13967   // of the arithmetic instruction and use a reduced bit-width instruction.
13968   bool NeedTruncation = false;
13969   SDValue ArithOp = Op;
13970   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13971     SDValue Arith = Op->getOperand(0);
13972     // Both the trunc and the arithmetic op need to have one user each.
13973     if (Arith->hasOneUse())
13974       switch (Arith.getOpcode()) {
13975         default: break;
13976         case ISD::ADD:
13977         case ISD::SUB:
13978         case ISD::AND:
13979         case ISD::OR:
13980         case ISD::XOR: {
13981           NeedTruncation = true;
13982           ArithOp = Arith;
13983         }
13984       }
13985   }
13986
13987   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13988   // which may be the result of a CAST.  We use the variable 'Op', which is the
13989   // non-casted variable when we check for possible users.
13990   switch (ArithOp.getOpcode()) {
13991   case ISD::ADD:
13992     // Due to an isel shortcoming, be conservative if this add is likely to be
13993     // selected as part of a load-modify-store instruction. When the root node
13994     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13995     // uses of other nodes in the match, such as the ADD in this case. This
13996     // leads to the ADD being left around and reselected, with the result being
13997     // two adds in the output.  Alas, even if none our users are stores, that
13998     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13999     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
14000     // climbing the DAG back to the root, and it doesn't seem to be worth the
14001     // effort.
14002     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
14003          UE = Op.getNode()->use_end(); UI != UE; ++UI)
14004       if (UI->getOpcode() != ISD::CopyToReg &&
14005           UI->getOpcode() != ISD::SETCC &&
14006           UI->getOpcode() != ISD::STORE)
14007         goto default_case;
14008
14009     if (ConstantSDNode *C =
14010         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
14011       // An add of one will be selected as an INC.
14012       if (C->isOne() && !Subtarget->slowIncDec()) {
14013         Opcode = X86ISD::INC;
14014         NumOperands = 1;
14015         break;
14016       }
14017
14018       // An add of negative one (subtract of one) will be selected as a DEC.
14019       if (C->isAllOnesValue() && !Subtarget->slowIncDec()) {
14020         Opcode = X86ISD::DEC;
14021         NumOperands = 1;
14022         break;
14023       }
14024     }
14025
14026     // Otherwise use a regular EFLAGS-setting add.
14027     Opcode = X86ISD::ADD;
14028     NumOperands = 2;
14029     break;
14030   case ISD::SHL:
14031   case ISD::SRL:
14032     // If we have a constant logical shift that's only used in a comparison
14033     // against zero turn it into an equivalent AND. This allows turning it into
14034     // a TEST instruction later.
14035     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
14036         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
14037       EVT VT = Op.getValueType();
14038       unsigned BitWidth = VT.getSizeInBits();
14039       unsigned ShAmt = Op->getConstantOperandVal(1);
14040       if (ShAmt >= BitWidth) // Avoid undefined shifts.
14041         break;
14042       APInt Mask = ArithOp.getOpcode() == ISD::SRL
14043                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
14044                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
14045       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
14046         break;
14047       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
14048                                 DAG.getConstant(Mask, dl, VT));
14049       DAG.ReplaceAllUsesWith(Op, New);
14050       Op = New;
14051     }
14052     break;
14053
14054   case ISD::AND:
14055     // If the primary and result isn't used, don't bother using X86ISD::AND,
14056     // because a TEST instruction will be better.
14057     if (!hasNonFlagsUse(Op))
14058       break;
14059     // FALL THROUGH
14060   case ISD::SUB:
14061   case ISD::OR:
14062   case ISD::XOR:
14063     // Due to the ISEL shortcoming noted above, be conservative if this op is
14064     // likely to be selected as part of a load-modify-store instruction.
14065     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
14066            UE = Op.getNode()->use_end(); UI != UE; ++UI)
14067       if (UI->getOpcode() == ISD::STORE)
14068         goto default_case;
14069
14070     // Otherwise use a regular EFLAGS-setting instruction.
14071     switch (ArithOp.getOpcode()) {
14072     default: llvm_unreachable("unexpected operator!");
14073     case ISD::SUB: Opcode = X86ISD::SUB; break;
14074     case ISD::XOR: Opcode = X86ISD::XOR; break;
14075     case ISD::AND: Opcode = X86ISD::AND; break;
14076     case ISD::OR: {
14077       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
14078         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
14079         if (EFLAGS.getNode())
14080           return EFLAGS;
14081       }
14082       Opcode = X86ISD::OR;
14083       break;
14084     }
14085     }
14086
14087     NumOperands = 2;
14088     break;
14089   case X86ISD::ADD:
14090   case X86ISD::SUB:
14091   case X86ISD::INC:
14092   case X86ISD::DEC:
14093   case X86ISD::OR:
14094   case X86ISD::XOR:
14095   case X86ISD::AND:
14096     return SDValue(Op.getNode(), 1);
14097   default:
14098   default_case:
14099     break;
14100   }
14101
14102   // If we found that truncation is beneficial, perform the truncation and
14103   // update 'Op'.
14104   if (NeedTruncation) {
14105     EVT VT = Op.getValueType();
14106     SDValue WideVal = Op->getOperand(0);
14107     EVT WideVT = WideVal.getValueType();
14108     unsigned ConvertedOp = 0;
14109     // Use a target machine opcode to prevent further DAGCombine
14110     // optimizations that may separate the arithmetic operations
14111     // from the setcc node.
14112     switch (WideVal.getOpcode()) {
14113       default: break;
14114       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
14115       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
14116       case ISD::AND: ConvertedOp = X86ISD::AND; break;
14117       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
14118       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
14119     }
14120
14121     if (ConvertedOp) {
14122       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14123       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
14124         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
14125         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
14126         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
14127       }
14128     }
14129   }
14130
14131   if (Opcode == 0)
14132     // Emit a CMP with 0, which is the TEST pattern.
14133     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
14134                        DAG.getConstant(0, dl, Op.getValueType()));
14135
14136   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14137   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
14138
14139   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
14140   DAG.ReplaceAllUsesWith(Op, New);
14141   return SDValue(New.getNode(), 1);
14142 }
14143
14144 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
14145 /// equivalent.
14146 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
14147                                    SDLoc dl, SelectionDAG &DAG) const {
14148   if (isNullConstant(Op1))
14149     return EmitTest(Op0, X86CC, dl, DAG);
14150
14151   assert(!(isa<ConstantSDNode>(Op1) && Op0.getValueType() == MVT::i1) &&
14152          "Unexpected comparison operation for MVT::i1 operands");
14153
14154   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
14155        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
14156     // Do the comparison at i32 if it's smaller, besides the Atom case.
14157     // This avoids subregister aliasing issues. Keep the smaller reference
14158     // if we're optimizing for size, however, as that'll allow better folding
14159     // of memory operations.
14160     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
14161         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
14162         !Subtarget->isAtom()) {
14163       unsigned ExtendOp =
14164           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
14165       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
14166       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
14167     }
14168     // Use SUB instead of CMP to enable CSE between SUB and CMP.
14169     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
14170     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
14171                               Op0, Op1);
14172     return SDValue(Sub.getNode(), 1);
14173   }
14174   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
14175 }
14176
14177 /// Convert a comparison if required by the subtarget.
14178 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
14179                                                  SelectionDAG &DAG) const {
14180   // If the subtarget does not support the FUCOMI instruction, floating-point
14181   // comparisons have to be converted.
14182   if (Subtarget->hasCMov() ||
14183       Cmp.getOpcode() != X86ISD::CMP ||
14184       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
14185       !Cmp.getOperand(1).getValueType().isFloatingPoint())
14186     return Cmp;
14187
14188   // The instruction selector will select an FUCOM instruction instead of
14189   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
14190   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
14191   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
14192   SDLoc dl(Cmp);
14193   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
14194   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
14195   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
14196                             DAG.getConstant(8, dl, MVT::i8));
14197   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
14198
14199   // Some 64-bit targets lack SAHF support, but they do support FCOMI.
14200   assert(Subtarget->hasLAHFSAHF() && "Target doesn't support SAHF or FCOMI?");
14201   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
14202 }
14203
14204 /// The minimum architected relative accuracy is 2^-12. We need one
14205 /// Newton-Raphson step to have a good float result (24 bits of precision).
14206 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
14207                                             DAGCombinerInfo &DCI,
14208                                             unsigned &RefinementSteps,
14209                                             bool &UseOneConstNR) const {
14210   EVT VT = Op.getValueType();
14211   const char *RecipOp;
14212
14213   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
14214   // TODO: Add support for AVX512 (v16f32).
14215   // It is likely not profitable to do this for f64 because a double-precision
14216   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
14217   // instructions: convert to single, rsqrtss, convert back to double, refine
14218   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
14219   // along with FMA, this could be a throughput win.
14220   if (VT == MVT::f32 && Subtarget->hasSSE1())
14221     RecipOp = "sqrtf";
14222   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
14223            (VT == MVT::v8f32 && Subtarget->hasAVX()))
14224     RecipOp = "vec-sqrtf";
14225   else
14226     return SDValue();
14227
14228   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
14229   if (!Recips.isEnabled(RecipOp))
14230     return SDValue();
14231
14232   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14233   UseOneConstNR = false;
14234   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
14235 }
14236
14237 /// The minimum architected relative accuracy is 2^-12. We need one
14238 /// Newton-Raphson step to have a good float result (24 bits of precision).
14239 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
14240                                             DAGCombinerInfo &DCI,
14241                                             unsigned &RefinementSteps) const {
14242   EVT VT = Op.getValueType();
14243   const char *RecipOp;
14244
14245   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
14246   // TODO: Add support for AVX512 (v16f32).
14247   // It is likely not profitable to do this for f64 because a double-precision
14248   // reciprocal estimate with refinement on x86 prior to FMA requires
14249   // 15 instructions: convert to single, rcpss, convert back to double, refine
14250   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
14251   // along with FMA, this could be a throughput win.
14252   if (VT == MVT::f32 && Subtarget->hasSSE1())
14253     RecipOp = "divf";
14254   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
14255            (VT == MVT::v8f32 && Subtarget->hasAVX()))
14256     RecipOp = "vec-divf";
14257   else
14258     return SDValue();
14259
14260   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
14261   if (!Recips.isEnabled(RecipOp))
14262     return SDValue();
14263
14264   RefinementSteps = Recips.getRefinementSteps(RecipOp);
14265   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
14266 }
14267
14268 /// If we have at least two divisions that use the same divisor, convert to
14269 /// multplication by a reciprocal. This may need to be adjusted for a given
14270 /// CPU if a division's cost is not at least twice the cost of a multiplication.
14271 /// This is because we still need one division to calculate the reciprocal and
14272 /// then we need two multiplies by that reciprocal as replacements for the
14273 /// original divisions.
14274 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
14275   return 2;
14276 }
14277
14278 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
14279 /// if it's possible.
14280 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
14281                                      SDLoc dl, SelectionDAG &DAG) const {
14282   SDValue Op0 = And.getOperand(0);
14283   SDValue Op1 = And.getOperand(1);
14284   if (Op0.getOpcode() == ISD::TRUNCATE)
14285     Op0 = Op0.getOperand(0);
14286   if (Op1.getOpcode() == ISD::TRUNCATE)
14287     Op1 = Op1.getOperand(0);
14288
14289   SDValue LHS, RHS;
14290   if (Op1.getOpcode() == ISD::SHL)
14291     std::swap(Op0, Op1);
14292   if (Op0.getOpcode() == ISD::SHL) {
14293     if (isOneConstant(Op0.getOperand(0))) {
14294         // If we looked past a truncate, check that it's only truncating away
14295         // known zeros.
14296         unsigned BitWidth = Op0.getValueSizeInBits();
14297         unsigned AndBitWidth = And.getValueSizeInBits();
14298         if (BitWidth > AndBitWidth) {
14299           APInt Zeros, Ones;
14300           DAG.computeKnownBits(Op0, Zeros, Ones);
14301           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
14302             return SDValue();
14303         }
14304         LHS = Op1;
14305         RHS = Op0.getOperand(1);
14306       }
14307   } else if (Op1.getOpcode() == ISD::Constant) {
14308     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
14309     uint64_t AndRHSVal = AndRHS->getZExtValue();
14310     SDValue AndLHS = Op0;
14311
14312     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
14313       LHS = AndLHS.getOperand(0);
14314       RHS = AndLHS.getOperand(1);
14315     }
14316
14317     // Use BT if the immediate can't be encoded in a TEST instruction.
14318     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
14319       LHS = AndLHS;
14320       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
14321     }
14322   }
14323
14324   if (LHS.getNode()) {
14325     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
14326     // instruction.  Since the shift amount is in-range-or-undefined, we know
14327     // that doing a bittest on the i32 value is ok.  We extend to i32 because
14328     // the encoding for the i16 version is larger than the i32 version.
14329     // Also promote i16 to i32 for performance / code size reason.
14330     if (LHS.getValueType() == MVT::i8 ||
14331         LHS.getValueType() == MVT::i16)
14332       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
14333
14334     // If the operand types disagree, extend the shift amount to match.  Since
14335     // BT ignores high bits (like shifts) we can use anyextend.
14336     if (LHS.getValueType() != RHS.getValueType())
14337       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
14338
14339     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
14340     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
14341     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14342                        DAG.getConstant(Cond, dl, MVT::i8), BT);
14343   }
14344
14345   return SDValue();
14346 }
14347
14348 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
14349 /// mask CMPs.
14350 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
14351                               SDValue &Op1) {
14352   unsigned SSECC;
14353   bool Swap = false;
14354
14355   // SSE Condition code mapping:
14356   //  0 - EQ
14357   //  1 - LT
14358   //  2 - LE
14359   //  3 - UNORD
14360   //  4 - NEQ
14361   //  5 - NLT
14362   //  6 - NLE
14363   //  7 - ORD
14364   switch (SetCCOpcode) {
14365   default: llvm_unreachable("Unexpected SETCC condition");
14366   case ISD::SETOEQ:
14367   case ISD::SETEQ:  SSECC = 0; break;
14368   case ISD::SETOGT:
14369   case ISD::SETGT:  Swap = true; // Fallthrough
14370   case ISD::SETLT:
14371   case ISD::SETOLT: SSECC = 1; break;
14372   case ISD::SETOGE:
14373   case ISD::SETGE:  Swap = true; // Fallthrough
14374   case ISD::SETLE:
14375   case ISD::SETOLE: SSECC = 2; break;
14376   case ISD::SETUO:  SSECC = 3; break;
14377   case ISD::SETUNE:
14378   case ISD::SETNE:  SSECC = 4; break;
14379   case ISD::SETULE: Swap = true; // Fallthrough
14380   case ISD::SETUGE: SSECC = 5; break;
14381   case ISD::SETULT: Swap = true; // Fallthrough
14382   case ISD::SETUGT: SSECC = 6; break;
14383   case ISD::SETO:   SSECC = 7; break;
14384   case ISD::SETUEQ:
14385   case ISD::SETONE: SSECC = 8; break;
14386   }
14387   if (Swap)
14388     std::swap(Op0, Op1);
14389
14390   return SSECC;
14391 }
14392
14393 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14394 // ones, and then concatenate the result back.
14395 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14396   MVT VT = Op.getSimpleValueType();
14397
14398   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14399          "Unsupported value type for operation");
14400
14401   unsigned NumElems = VT.getVectorNumElements();
14402   SDLoc dl(Op);
14403   SDValue CC = Op.getOperand(2);
14404
14405   // Extract the LHS vectors
14406   SDValue LHS = Op.getOperand(0);
14407   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14408   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14409
14410   // Extract the RHS vectors
14411   SDValue RHS = Op.getOperand(1);
14412   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14413   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14414
14415   // Issue the operation on the smaller types and concatenate the result back
14416   MVT EltVT = VT.getVectorElementType();
14417   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14418   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14419                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14420                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14421 }
14422
14423 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14424   SDValue Op0 = Op.getOperand(0);
14425   SDValue Op1 = Op.getOperand(1);
14426   SDValue CC = Op.getOperand(2);
14427   MVT VT = Op.getSimpleValueType();
14428   SDLoc dl(Op);
14429
14430   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14431          "Unexpected type for boolean compare operation");
14432   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14433   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14434                                DAG.getConstant(-1, dl, VT));
14435   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14436                                DAG.getConstant(-1, dl, VT));
14437   switch (SetCCOpcode) {
14438   default: llvm_unreachable("Unexpected SETCC condition");
14439   case ISD::SETEQ:
14440     // (x == y) -> ~(x ^ y)
14441     return DAG.getNode(ISD::XOR, dl, VT,
14442                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14443                        DAG.getConstant(-1, dl, VT));
14444   case ISD::SETNE:
14445     // (x != y) -> (x ^ y)
14446     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14447   case ISD::SETUGT:
14448   case ISD::SETGT:
14449     // (x > y) -> (x & ~y)
14450     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14451   case ISD::SETULT:
14452   case ISD::SETLT:
14453     // (x < y) -> (~x & y)
14454     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14455   case ISD::SETULE:
14456   case ISD::SETLE:
14457     // (x <= y) -> (~x | y)
14458     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14459   case ISD::SETUGE:
14460   case ISD::SETGE:
14461     // (x >=y) -> (x | ~y)
14462     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14463   }
14464 }
14465
14466 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14467                                      const X86Subtarget *Subtarget) {
14468   SDValue Op0 = Op.getOperand(0);
14469   SDValue Op1 = Op.getOperand(1);
14470   SDValue CC = Op.getOperand(2);
14471   MVT VT = Op.getSimpleValueType();
14472   SDLoc dl(Op);
14473
14474   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14475          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14476          "Cannot set masked compare for this operation");
14477
14478   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14479   unsigned  Opc = 0;
14480   bool Unsigned = false;
14481   bool Swap = false;
14482   unsigned SSECC;
14483   switch (SetCCOpcode) {
14484   default: llvm_unreachable("Unexpected SETCC condition");
14485   case ISD::SETNE:  SSECC = 4; break;
14486   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14487   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14488   case ISD::SETLT:  Swap = true; //fall-through
14489   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14490   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14491   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14492   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14493   case ISD::SETULE: Unsigned = true; //fall-through
14494   case ISD::SETLE:  SSECC = 2; break;
14495   }
14496
14497   if (Swap)
14498     std::swap(Op0, Op1);
14499   if (Opc)
14500     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14501   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14502   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14503                      DAG.getConstant(SSECC, dl, MVT::i8));
14504 }
14505
14506 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14507 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14508 /// return an empty value.
14509 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14510 {
14511   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14512   if (!BV)
14513     return SDValue();
14514
14515   MVT VT = Op1.getSimpleValueType();
14516   MVT EVT = VT.getVectorElementType();
14517   unsigned n = VT.getVectorNumElements();
14518   SmallVector<SDValue, 8> ULTOp1;
14519
14520   for (unsigned i = 0; i < n; ++i) {
14521     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14522     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14523       return SDValue();
14524
14525     // Avoid underflow.
14526     APInt Val = Elt->getAPIntValue();
14527     if (Val == 0)
14528       return SDValue();
14529
14530     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14531   }
14532
14533   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14534 }
14535
14536 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14537                            SelectionDAG &DAG) {
14538   SDValue Op0 = Op.getOperand(0);
14539   SDValue Op1 = Op.getOperand(1);
14540   SDValue CC = Op.getOperand(2);
14541   MVT VT = Op.getSimpleValueType();
14542   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14543   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14544   SDLoc dl(Op);
14545
14546   if (isFP) {
14547 #ifndef NDEBUG
14548     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14549     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14550 #endif
14551
14552     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14553     unsigned Opc = X86ISD::CMPP;
14554     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14555       assert(VT.getVectorNumElements() <= 16);
14556       Opc = X86ISD::CMPM;
14557     }
14558     // In the two special cases we can't handle, emit two comparisons.
14559     if (SSECC == 8) {
14560       unsigned CC0, CC1;
14561       unsigned CombineOpc;
14562       if (SetCCOpcode == ISD::SETUEQ) {
14563         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14564       } else {
14565         assert(SetCCOpcode == ISD::SETONE);
14566         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14567       }
14568
14569       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14570                                  DAG.getConstant(CC0, dl, MVT::i8));
14571       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14572                                  DAG.getConstant(CC1, dl, MVT::i8));
14573       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14574     }
14575     // Handle all other FP comparisons here.
14576     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14577                        DAG.getConstant(SSECC, dl, MVT::i8));
14578   }
14579
14580   MVT VTOp0 = Op0.getSimpleValueType();
14581   assert(VTOp0 == Op1.getSimpleValueType() &&
14582          "Expected operands with same type!");
14583   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14584          "Invalid number of packed elements for source and destination!");
14585
14586   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14587     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14588     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14589     // legalizer firstly checks if the first operand in input to the setcc has
14590     // a legal type. If so, then it promotes the return type to that same type.
14591     // Otherwise, the return type is promoted to the 'next legal type' which,
14592     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14593     //
14594     // We reach this code only if the following two conditions are met:
14595     // 1. Both return type and operand type have been promoted to wider types
14596     //    by the type legalizer.
14597     // 2. The original operand type has been promoted to a 256-bit vector.
14598     //
14599     // Note that condition 2. only applies for AVX targets.
14600     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14601     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14602   }
14603
14604   // The non-AVX512 code below works under the assumption that source and
14605   // destination types are the same.
14606   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14607          "Value types for source and destination must be the same!");
14608
14609   // Break 256-bit integer vector compare into smaller ones.
14610   if (VT.is256BitVector() && !Subtarget->hasInt256())
14611     return Lower256IntVSETCC(Op, DAG);
14612
14613   MVT OpVT = Op1.getSimpleValueType();
14614   if (OpVT.getVectorElementType() == MVT::i1)
14615     return LowerBoolVSETCC_AVX512(Op, DAG);
14616
14617   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14618   if (Subtarget->hasAVX512()) {
14619     if (Op1.getSimpleValueType().is512BitVector() ||
14620         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14621         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14622       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14623
14624     // In AVX-512 architecture setcc returns mask with i1 elements,
14625     // But there is no compare instruction for i8 and i16 elements in KNL.
14626     // We are not talking about 512-bit operands in this case, these
14627     // types are illegal.
14628     if (MaskResult &&
14629         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14630          OpVT.getVectorElementType().getSizeInBits() >= 8))
14631       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14632                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14633   }
14634
14635   // Lower using XOP integer comparisons.
14636   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14637        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14638     // Translate compare code to XOP PCOM compare mode.
14639     unsigned CmpMode = 0;
14640     switch (SetCCOpcode) {
14641     default: llvm_unreachable("Unexpected SETCC condition");
14642     case ISD::SETULT:
14643     case ISD::SETLT: CmpMode = 0x00; break;
14644     case ISD::SETULE:
14645     case ISD::SETLE: CmpMode = 0x01; break;
14646     case ISD::SETUGT:
14647     case ISD::SETGT: CmpMode = 0x02; break;
14648     case ISD::SETUGE:
14649     case ISD::SETGE: CmpMode = 0x03; break;
14650     case ISD::SETEQ: CmpMode = 0x04; break;
14651     case ISD::SETNE: CmpMode = 0x05; break;
14652     }
14653
14654     // Are we comparing unsigned or signed integers?
14655     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14656       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14657
14658     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14659                        DAG.getConstant(CmpMode, dl, MVT::i8));
14660   }
14661
14662   // We are handling one of the integer comparisons here.  Since SSE only has
14663   // GT and EQ comparisons for integer, swapping operands and multiple
14664   // operations may be required for some comparisons.
14665   unsigned Opc;
14666   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14667   bool Subus = false;
14668
14669   switch (SetCCOpcode) {
14670   default: llvm_unreachable("Unexpected SETCC condition");
14671   case ISD::SETNE:  Invert = true;
14672   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14673   case ISD::SETLT:  Swap = true;
14674   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14675   case ISD::SETGE:  Swap = true;
14676   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14677                     Invert = true; break;
14678   case ISD::SETULT: Swap = true;
14679   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14680                     FlipSigns = true; break;
14681   case ISD::SETUGE: Swap = true;
14682   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14683                     FlipSigns = true; Invert = true; break;
14684   }
14685
14686   // Special case: Use min/max operations for SETULE/SETUGE
14687   MVT VET = VT.getVectorElementType();
14688   bool hasMinMax =
14689        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14690     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14691
14692   if (hasMinMax) {
14693     switch (SetCCOpcode) {
14694     default: break;
14695     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14696     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14697     }
14698
14699     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14700   }
14701
14702   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14703   if (!MinMax && hasSubus) {
14704     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14705     // Op0 u<= Op1:
14706     //   t = psubus Op0, Op1
14707     //   pcmpeq t, <0..0>
14708     switch (SetCCOpcode) {
14709     default: break;
14710     case ISD::SETULT: {
14711       // If the comparison is against a constant we can turn this into a
14712       // setule.  With psubus, setule does not require a swap.  This is
14713       // beneficial because the constant in the register is no longer
14714       // destructed as the destination so it can be hoisted out of a loop.
14715       // Only do this pre-AVX since vpcmp* is no longer destructive.
14716       if (Subtarget->hasAVX())
14717         break;
14718       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14719       if (ULEOp1.getNode()) {
14720         Op1 = ULEOp1;
14721         Subus = true; Invert = false; Swap = false;
14722       }
14723       break;
14724     }
14725     // Psubus is better than flip-sign because it requires no inversion.
14726     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14727     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14728     }
14729
14730     if (Subus) {
14731       Opc = X86ISD::SUBUS;
14732       FlipSigns = false;
14733     }
14734   }
14735
14736   if (Swap)
14737     std::swap(Op0, Op1);
14738
14739   // Check that the operation in question is available (most are plain SSE2,
14740   // but PCMPGTQ and PCMPEQQ have different requirements).
14741   if (VT == MVT::v2i64) {
14742     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14743       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14744
14745       // First cast everything to the right type.
14746       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14747       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14748
14749       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14750       // bits of the inputs before performing those operations. The lower
14751       // compare is always unsigned.
14752       SDValue SB;
14753       if (FlipSigns) {
14754         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14755       } else {
14756         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14757         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14758         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14759                          Sign, Zero, Sign, Zero);
14760       }
14761       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14762       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14763
14764       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14765       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14766       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14767
14768       // Create masks for only the low parts/high parts of the 64 bit integers.
14769       static const int MaskHi[] = { 1, 1, 3, 3 };
14770       static const int MaskLo[] = { 0, 0, 2, 2 };
14771       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14772       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14773       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14774
14775       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14776       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14777
14778       if (Invert)
14779         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14780
14781       return DAG.getBitcast(VT, Result);
14782     }
14783
14784     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14785       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14786       // pcmpeqd + pshufd + pand.
14787       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14788
14789       // First cast everything to the right type.
14790       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14791       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14792
14793       // Do the compare.
14794       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14795
14796       // Make sure the lower and upper halves are both all-ones.
14797       static const int Mask[] = { 1, 0, 3, 2 };
14798       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14799       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14800
14801       if (Invert)
14802         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14803
14804       return DAG.getBitcast(VT, Result);
14805     }
14806   }
14807
14808   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14809   // bits of the inputs before performing those operations.
14810   if (FlipSigns) {
14811     MVT EltVT = VT.getVectorElementType();
14812     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14813                                  VT);
14814     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14815     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14816   }
14817
14818   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14819
14820   // If the logical-not of the result is required, perform that now.
14821   if (Invert)
14822     Result = DAG.getNOT(dl, Result, VT);
14823
14824   if (MinMax)
14825     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14826
14827   if (Subus)
14828     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14829                          getZeroVector(VT, Subtarget, DAG, dl));
14830
14831   return Result;
14832 }
14833
14834 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14835
14836   MVT VT = Op.getSimpleValueType();
14837
14838   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14839
14840   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14841          && "SetCC type must be 8-bit or 1-bit integer");
14842   SDValue Op0 = Op.getOperand(0);
14843   SDValue Op1 = Op.getOperand(1);
14844   SDLoc dl(Op);
14845   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14846
14847   // Optimize to BT if possible.
14848   // Lower (X & (1 << N)) == 0 to BT(X, N).
14849   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14850   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14851   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14852       isNullConstant(Op1) &&
14853       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14854     if (SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG)) {
14855       if (VT == MVT::i1)
14856         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14857       return NewSetCC;
14858     }
14859   }
14860
14861   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14862   // these.
14863   if ((isOneConstant(Op1) || isNullConstant(Op1)) &&
14864       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14865
14866     // If the input is a setcc, then reuse the input setcc or use a new one with
14867     // the inverted condition.
14868     if (Op0.getOpcode() == X86ISD::SETCC) {
14869       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14870       bool Invert = (CC == ISD::SETNE) ^ isNullConstant(Op1);
14871       if (!Invert)
14872         return Op0;
14873
14874       CCode = X86::GetOppositeBranchCondition(CCode);
14875       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14876                                   DAG.getConstant(CCode, dl, MVT::i8),
14877                                   Op0.getOperand(1));
14878       if (VT == MVT::i1)
14879         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14880       return SetCC;
14881     }
14882   }
14883   if ((Op0.getValueType() == MVT::i1) && isOneConstant(Op1) &&
14884       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14885
14886     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14887     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14888   }
14889
14890   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14891   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14892   if (X86CC == X86::COND_INVALID)
14893     return SDValue();
14894
14895   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14896   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14897   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14898                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14899   if (VT == MVT::i1)
14900     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14901   return SetCC;
14902 }
14903
14904 SDValue X86TargetLowering::LowerSETCCE(SDValue Op, SelectionDAG &DAG) const {
14905   SDValue LHS = Op.getOperand(0);
14906   SDValue RHS = Op.getOperand(1);
14907   SDValue Carry = Op.getOperand(2);
14908   SDValue Cond = Op.getOperand(3);
14909   SDLoc DL(Op);
14910
14911   assert(LHS.getSimpleValueType().isInteger() && "SETCCE is integer only.");
14912   X86::CondCode CC = TranslateIntegerX86CC(cast<CondCodeSDNode>(Cond)->get());
14913
14914   assert(Carry.getOpcode() != ISD::CARRY_FALSE);
14915   SDVTList VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14916   SDValue Cmp = DAG.getNode(X86ISD::SBB, DL, VTs, LHS, RHS, Carry);
14917   return DAG.getNode(X86ISD::SETCC, DL, Op.getValueType(),
14918                      DAG.getConstant(CC, DL, MVT::i8), Cmp.getValue(1));
14919 }
14920
14921 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14922 static bool isX86LogicalCmp(SDValue Op) {
14923   unsigned Opc = Op.getNode()->getOpcode();
14924   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14925       Opc == X86ISD::SAHF)
14926     return true;
14927   if (Op.getResNo() == 1 &&
14928       (Opc == X86ISD::ADD ||
14929        Opc == X86ISD::SUB ||
14930        Opc == X86ISD::ADC ||
14931        Opc == X86ISD::SBB ||
14932        Opc == X86ISD::SMUL ||
14933        Opc == X86ISD::UMUL ||
14934        Opc == X86ISD::INC ||
14935        Opc == X86ISD::DEC ||
14936        Opc == X86ISD::OR ||
14937        Opc == X86ISD::XOR ||
14938        Opc == X86ISD::AND))
14939     return true;
14940
14941   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14942     return true;
14943
14944   return false;
14945 }
14946
14947 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14948   if (V.getOpcode() != ISD::TRUNCATE)
14949     return false;
14950
14951   SDValue VOp0 = V.getOperand(0);
14952   unsigned InBits = VOp0.getValueSizeInBits();
14953   unsigned Bits = V.getValueSizeInBits();
14954   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14955 }
14956
14957 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14958   bool addTest = true;
14959   SDValue Cond  = Op.getOperand(0);
14960   SDValue Op1 = Op.getOperand(1);
14961   SDValue Op2 = Op.getOperand(2);
14962   SDLoc DL(Op);
14963   MVT VT = Op1.getSimpleValueType();
14964   SDValue CC;
14965
14966   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14967   // are available or VBLENDV if AVX is available.
14968   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14969   if (Cond.getOpcode() == ISD::SETCC &&
14970       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14971        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14972       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14973     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14974     int SSECC = translateX86FSETCC(
14975         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14976
14977     if (SSECC != 8) {
14978       if (Subtarget->hasAVX512()) {
14979         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14980                                   DAG.getConstant(SSECC, DL, MVT::i8));
14981         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14982       }
14983
14984       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14985                                 DAG.getConstant(SSECC, DL, MVT::i8));
14986
14987       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14988       // of 3 logic instructions for size savings and potentially speed.
14989       // Unfortunately, there is no scalar form of VBLENDV.
14990
14991       // If either operand is a constant, don't try this. We can expect to
14992       // optimize away at least one of the logic instructions later in that
14993       // case, so that sequence would be faster than a variable blend.
14994
14995       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14996       // uses XMM0 as the selection register. That may need just as many
14997       // instructions as the AND/ANDN/OR sequence due to register moves, so
14998       // don't bother.
14999
15000       if (Subtarget->hasAVX() &&
15001           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
15002
15003         // Convert to vectors, do a VSELECT, and convert back to scalar.
15004         // All of the conversions should be optimized away.
15005
15006         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
15007         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
15008         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
15009         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
15010
15011         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
15012         VCmp = DAG.getBitcast(VCmpVT, VCmp);
15013
15014         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
15015
15016         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
15017                            VSel, DAG.getIntPtrConstant(0, DL));
15018       }
15019       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
15020       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
15021       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
15022     }
15023   }
15024
15025   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
15026     SDValue Op1Scalar;
15027     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
15028       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
15029     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
15030       Op1Scalar = Op1.getOperand(0);
15031     SDValue Op2Scalar;
15032     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
15033       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
15034     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
15035       Op2Scalar = Op2.getOperand(0);
15036     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
15037       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
15038                                       Op1Scalar.getValueType(),
15039                                       Cond, Op1Scalar, Op2Scalar);
15040       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
15041         return DAG.getBitcast(VT, newSelect);
15042       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
15043       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
15044                          DAG.getIntPtrConstant(0, DL));
15045     }
15046   }
15047
15048   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
15049     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
15050     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
15051                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
15052     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
15053                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
15054     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
15055                                     Cond, Op1, Op2);
15056     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
15057   }
15058
15059   if (Cond.getOpcode() == ISD::SETCC) {
15060     SDValue NewCond = LowerSETCC(Cond, DAG);
15061     if (NewCond.getNode())
15062       Cond = NewCond;
15063   }
15064
15065   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
15066   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
15067   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
15068   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
15069   if (Cond.getOpcode() == X86ISD::SETCC &&
15070       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
15071       isNullConstant(Cond.getOperand(1).getOperand(1))) {
15072     SDValue Cmp = Cond.getOperand(1);
15073
15074     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
15075
15076     if ((isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
15077         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
15078       SDValue Y = isAllOnesConstant(Op2) ? Op1 : Op2;
15079
15080       SDValue CmpOp0 = Cmp.getOperand(0);
15081       // Apply further optimizations for special cases
15082       // (select (x != 0), -1, 0) -> neg & sbb
15083       // (select (x == 0), 0, -1) -> neg & sbb
15084       if (isNullConstant(Y) &&
15085             (isAllOnesConstant(Op1) == (CondCode == X86::COND_NE))) {
15086           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
15087           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
15088                                     DAG.getConstant(0, DL,
15089                                                     CmpOp0.getValueType()),
15090                                     CmpOp0);
15091           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15092                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
15093                                     SDValue(Neg.getNode(), 1));
15094           return Res;
15095         }
15096
15097       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
15098                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
15099       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15100
15101       SDValue Res =   // Res = 0 or -1.
15102         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15103                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
15104
15105       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_E))
15106         Res = DAG.getNOT(DL, Res, Res.getValueType());
15107
15108       if (!isNullConstant(Op2))
15109         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
15110       return Res;
15111     }
15112   }
15113
15114   // Look past (and (setcc_carry (cmp ...)), 1).
15115   if (Cond.getOpcode() == ISD::AND &&
15116       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
15117       isOneConstant(Cond.getOperand(1)))
15118     Cond = Cond.getOperand(0);
15119
15120   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15121   // setting operand in place of the X86ISD::SETCC.
15122   unsigned CondOpcode = Cond.getOpcode();
15123   if (CondOpcode == X86ISD::SETCC ||
15124       CondOpcode == X86ISD::SETCC_CARRY) {
15125     CC = Cond.getOperand(0);
15126
15127     SDValue Cmp = Cond.getOperand(1);
15128     unsigned Opc = Cmp.getOpcode();
15129     MVT VT = Op.getSimpleValueType();
15130
15131     bool IllegalFPCMov = false;
15132     if (VT.isFloatingPoint() && !VT.isVector() &&
15133         !isScalarFPTypeInSSEReg(VT))  // FPStack?
15134       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
15135
15136     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
15137         Opc == X86ISD::BT) { // FIXME
15138       Cond = Cmp;
15139       addTest = false;
15140     }
15141   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15142              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15143              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15144               Cond.getOperand(0).getValueType() != MVT::i8)) {
15145     SDValue LHS = Cond.getOperand(0);
15146     SDValue RHS = Cond.getOperand(1);
15147     unsigned X86Opcode;
15148     unsigned X86Cond;
15149     SDVTList VTs;
15150     switch (CondOpcode) {
15151     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15152     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15153     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15154     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15155     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15156     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15157     default: llvm_unreachable("unexpected overflowing operator");
15158     }
15159     if (CondOpcode == ISD::UMULO)
15160       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15161                           MVT::i32);
15162     else
15163       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15164
15165     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
15166
15167     if (CondOpcode == ISD::UMULO)
15168       Cond = X86Op.getValue(2);
15169     else
15170       Cond = X86Op.getValue(1);
15171
15172     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
15173     addTest = false;
15174   }
15175
15176   if (addTest) {
15177     // Look past the truncate if the high bits are known zero.
15178     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15179       Cond = Cond.getOperand(0);
15180
15181     // We know the result of AND is compared against zero. Try to match
15182     // it to BT.
15183     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15184       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG)) {
15185         CC = NewSetCC.getOperand(0);
15186         Cond = NewSetCC.getOperand(1);
15187         addTest = false;
15188       }
15189     }
15190   }
15191
15192   if (addTest) {
15193     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
15194     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
15195   }
15196
15197   // a <  b ? -1 :  0 -> RES = ~setcc_carry
15198   // a <  b ?  0 : -1 -> RES = setcc_carry
15199   // a >= b ? -1 :  0 -> RES = setcc_carry
15200   // a >= b ?  0 : -1 -> RES = ~setcc_carry
15201   if (Cond.getOpcode() == X86ISD::SUB) {
15202     Cond = ConvertCmpIfNecessary(Cond, DAG);
15203     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
15204
15205     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
15206         (isAllOnesConstant(Op1) || isAllOnesConstant(Op2)) &&
15207         (isNullConstant(Op1) || isNullConstant(Op2))) {
15208       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15209                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
15210                                 Cond);
15211       if (isAllOnesConstant(Op1) != (CondCode == X86::COND_B))
15212         return DAG.getNOT(DL, Res, Res.getValueType());
15213       return Res;
15214     }
15215   }
15216
15217   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
15218   // widen the cmov and push the truncate through. This avoids introducing a new
15219   // branch during isel and doesn't add any extensions.
15220   if (Op.getValueType() == MVT::i8 &&
15221       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
15222     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
15223     if (T1.getValueType() == T2.getValueType() &&
15224         // Blacklist CopyFromReg to avoid partial register stalls.
15225         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
15226       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
15227       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
15228       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
15229     }
15230   }
15231
15232   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
15233   // condition is true.
15234   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
15235   SDValue Ops[] = { Op2, Op1, CC, Cond };
15236   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
15237 }
15238
15239 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
15240                                        const X86Subtarget *Subtarget,
15241                                        SelectionDAG &DAG) {
15242   MVT VT = Op->getSimpleValueType(0);
15243   SDValue In = Op->getOperand(0);
15244   MVT InVT = In.getSimpleValueType();
15245   MVT VTElt = VT.getVectorElementType();
15246   MVT InVTElt = InVT.getVectorElementType();
15247   SDLoc dl(Op);
15248
15249   // SKX processor
15250   if ((InVTElt == MVT::i1) &&
15251       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
15252         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
15253
15254        ((Subtarget->hasBWI() && VT.is512BitVector() &&
15255         VTElt.getSizeInBits() <= 16)) ||
15256
15257        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
15258         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
15259
15260        ((Subtarget->hasDQI() && VT.is512BitVector() &&
15261         VTElt.getSizeInBits() >= 32))))
15262     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15263
15264   unsigned int NumElts = VT.getVectorNumElements();
15265
15266   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
15267     return SDValue();
15268
15269   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
15270     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
15271       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
15272     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15273   }
15274
15275   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
15276   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
15277   SDValue NegOne =
15278    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
15279                    ExtVT);
15280   SDValue Zero =
15281    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
15282
15283   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
15284   if (VT.is512BitVector())
15285     return V;
15286   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
15287 }
15288
15289 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
15290                                              const X86Subtarget *Subtarget,
15291                                              SelectionDAG &DAG) {
15292   SDValue In = Op->getOperand(0);
15293   MVT VT = Op->getSimpleValueType(0);
15294   MVT InVT = In.getSimpleValueType();
15295   assert(VT.getSizeInBits() == InVT.getSizeInBits());
15296
15297   MVT InSVT = InVT.getVectorElementType();
15298   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
15299
15300   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
15301     return SDValue();
15302   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
15303     return SDValue();
15304
15305   SDLoc dl(Op);
15306
15307   // SSE41 targets can use the pmovsx* instructions directly.
15308   if (Subtarget->hasSSE41())
15309     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15310
15311   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
15312   SDValue Curr = In;
15313   MVT CurrVT = InVT;
15314
15315   // As SRAI is only available on i16/i32 types, we expand only up to i32
15316   // and handle i64 separately.
15317   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
15318     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
15319     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
15320     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
15321     Curr = DAG.getBitcast(CurrVT, Curr);
15322   }
15323
15324   SDValue SignExt = Curr;
15325   if (CurrVT != InVT) {
15326     unsigned SignExtShift =
15327         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
15328     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15329                           DAG.getConstant(SignExtShift, dl, MVT::i8));
15330   }
15331
15332   if (CurrVT == VT)
15333     return SignExt;
15334
15335   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
15336     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
15337                                DAG.getConstant(31, dl, MVT::i8));
15338     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
15339     return DAG.getBitcast(VT, Ext);
15340   }
15341
15342   return SDValue();
15343 }
15344
15345 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15346                                 SelectionDAG &DAG) {
15347   MVT VT = Op->getSimpleValueType(0);
15348   SDValue In = Op->getOperand(0);
15349   MVT InVT = In.getSimpleValueType();
15350   SDLoc dl(Op);
15351
15352   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15353     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15354
15355   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15356       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15357       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15358     return SDValue();
15359
15360   if (Subtarget->hasInt256())
15361     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15362
15363   // Optimize vectors in AVX mode
15364   // Sign extend  v8i16 to v8i32 and
15365   //              v4i32 to v4i64
15366   //
15367   // Divide input vector into two parts
15368   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15369   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15370   // concat the vectors to original VT
15371
15372   unsigned NumElems = InVT.getVectorNumElements();
15373   SDValue Undef = DAG.getUNDEF(InVT);
15374
15375   SmallVector<int,8> ShufMask1(NumElems, -1);
15376   for (unsigned i = 0; i != NumElems/2; ++i)
15377     ShufMask1[i] = i;
15378
15379   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15380
15381   SmallVector<int,8> ShufMask2(NumElems, -1);
15382   for (unsigned i = 0; i != NumElems/2; ++i)
15383     ShufMask2[i] = i + NumElems/2;
15384
15385   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15386
15387   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15388                                 VT.getVectorNumElements()/2);
15389
15390   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15391   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15392
15393   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15394 }
15395
15396 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15397 // may emit an illegal shuffle but the expansion is still better than scalar
15398 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15399 // we'll emit a shuffle and a arithmetic shift.
15400 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15401 // TODO: It is possible to support ZExt by zeroing the undef values during
15402 // the shuffle phase or after the shuffle.
15403 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15404                                  SelectionDAG &DAG) {
15405   MVT RegVT = Op.getSimpleValueType();
15406   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15407   assert(RegVT.isInteger() &&
15408          "We only custom lower integer vector sext loads.");
15409
15410   // Nothing useful we can do without SSE2 shuffles.
15411   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15412
15413   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15414   SDLoc dl(Ld);
15415   EVT MemVT = Ld->getMemoryVT();
15416   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15417   unsigned RegSz = RegVT.getSizeInBits();
15418
15419   ISD::LoadExtType Ext = Ld->getExtensionType();
15420
15421   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15422          && "Only anyext and sext are currently implemented.");
15423   assert(MemVT != RegVT && "Cannot extend to the same type");
15424   assert(MemVT.isVector() && "Must load a vector from memory");
15425
15426   unsigned NumElems = RegVT.getVectorNumElements();
15427   unsigned MemSz = MemVT.getSizeInBits();
15428   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15429
15430   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15431     // The only way in which we have a legal 256-bit vector result but not the
15432     // integer 256-bit operations needed to directly lower a sextload is if we
15433     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15434     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15435     // correctly legalized. We do this late to allow the canonical form of
15436     // sextload to persist throughout the rest of the DAG combiner -- it wants
15437     // to fold together any extensions it can, and so will fuse a sign_extend
15438     // of an sextload into a sextload targeting a wider value.
15439     SDValue Load;
15440     if (MemSz == 128) {
15441       // Just switch this to a normal load.
15442       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15443                                        "it must be a legal 128-bit vector "
15444                                        "type!");
15445       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15446                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15447                   Ld->isInvariant(), Ld->getAlignment());
15448     } else {
15449       assert(MemSz < 128 &&
15450              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15451       // Do an sext load to a 128-bit vector type. We want to use the same
15452       // number of elements, but elements half as wide. This will end up being
15453       // recursively lowered by this routine, but will succeed as we definitely
15454       // have all the necessary features if we're using AVX1.
15455       EVT HalfEltVT =
15456           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15457       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15458       Load =
15459           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15460                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15461                          Ld->isNonTemporal(), Ld->isInvariant(),
15462                          Ld->getAlignment());
15463     }
15464
15465     // Replace chain users with the new chain.
15466     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15467     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15468
15469     // Finally, do a normal sign-extend to the desired register.
15470     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15471   }
15472
15473   // All sizes must be a power of two.
15474   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15475          "Non-power-of-two elements are not custom lowered!");
15476
15477   // Attempt to load the original value using scalar loads.
15478   // Find the largest scalar type that divides the total loaded size.
15479   MVT SclrLoadTy = MVT::i8;
15480   for (MVT Tp : MVT::integer_valuetypes()) {
15481     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15482       SclrLoadTy = Tp;
15483     }
15484   }
15485
15486   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15487   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15488       (64 <= MemSz))
15489     SclrLoadTy = MVT::f64;
15490
15491   // Calculate the number of scalar loads that we need to perform
15492   // in order to load our vector from memory.
15493   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15494
15495   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15496          "Can only lower sext loads with a single scalar load!");
15497
15498   unsigned loadRegZize = RegSz;
15499   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15500     loadRegZize = 128;
15501
15502   // Represent our vector as a sequence of elements which are the
15503   // largest scalar that we can load.
15504   EVT LoadUnitVecVT = EVT::getVectorVT(
15505       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15506
15507   // Represent the data using the same element type that is stored in
15508   // memory. In practice, we ''widen'' MemVT.
15509   EVT WideVecVT =
15510       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15511                        loadRegZize / MemVT.getScalarSizeInBits());
15512
15513   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15514          "Invalid vector type");
15515
15516   // We can't shuffle using an illegal type.
15517   assert(TLI.isTypeLegal(WideVecVT) &&
15518          "We only lower types that form legal widened vector types");
15519
15520   SmallVector<SDValue, 8> Chains;
15521   SDValue Ptr = Ld->getBasePtr();
15522   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15523                                       TLI.getPointerTy(DAG.getDataLayout()));
15524   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15525
15526   for (unsigned i = 0; i < NumLoads; ++i) {
15527     // Perform a single load.
15528     SDValue ScalarLoad =
15529         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15530                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15531                     Ld->getAlignment());
15532     Chains.push_back(ScalarLoad.getValue(1));
15533     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15534     // another round of DAGCombining.
15535     if (i == 0)
15536       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15537     else
15538       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15539                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15540
15541     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15542   }
15543
15544   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15545
15546   // Bitcast the loaded value to a vector of the original element type, in
15547   // the size of the target vector type.
15548   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15549   unsigned SizeRatio = RegSz / MemSz;
15550
15551   if (Ext == ISD::SEXTLOAD) {
15552     // If we have SSE4.1, we can directly emit a VSEXT node.
15553     if (Subtarget->hasSSE41()) {
15554       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15555       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15556       return Sext;
15557     }
15558
15559     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15560     // lanes.
15561     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15562            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15563
15564     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15565     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15566     return Shuff;
15567   }
15568
15569   // Redistribute the loaded elements into the different locations.
15570   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15571   for (unsigned i = 0; i != NumElems; ++i)
15572     ShuffleVec[i * SizeRatio] = i;
15573
15574   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15575                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15576
15577   // Bitcast to the requested type.
15578   Shuff = DAG.getBitcast(RegVT, Shuff);
15579   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15580   return Shuff;
15581 }
15582
15583 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15584 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15585 // from the AND / OR.
15586 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15587   Opc = Op.getOpcode();
15588   if (Opc != ISD::OR && Opc != ISD::AND)
15589     return false;
15590   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15591           Op.getOperand(0).hasOneUse() &&
15592           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15593           Op.getOperand(1).hasOneUse());
15594 }
15595
15596 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15597 // 1 and that the SETCC node has a single use.
15598 static bool isXor1OfSetCC(SDValue Op) {
15599   if (Op.getOpcode() != ISD::XOR)
15600     return false;
15601   if (isOneConstant(Op.getOperand(1)))
15602     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15603            Op.getOperand(0).hasOneUse();
15604   return false;
15605 }
15606
15607 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15608   bool addTest = true;
15609   SDValue Chain = Op.getOperand(0);
15610   SDValue Cond  = Op.getOperand(1);
15611   SDValue Dest  = Op.getOperand(2);
15612   SDLoc dl(Op);
15613   SDValue CC;
15614   bool Inverted = false;
15615
15616   if (Cond.getOpcode() == ISD::SETCC) {
15617     // Check for setcc([su]{add,sub,mul}o == 0).
15618     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15619         isNullConstant(Cond.getOperand(1)) &&
15620         Cond.getOperand(0).getResNo() == 1 &&
15621         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15622          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15623          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15624          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15625          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15626          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15627       Inverted = true;
15628       Cond = Cond.getOperand(0);
15629     } else {
15630       SDValue NewCond = LowerSETCC(Cond, DAG);
15631       if (NewCond.getNode())
15632         Cond = NewCond;
15633     }
15634   }
15635 #if 0
15636   // FIXME: LowerXALUO doesn't handle these!!
15637   else if (Cond.getOpcode() == X86ISD::ADD  ||
15638            Cond.getOpcode() == X86ISD::SUB  ||
15639            Cond.getOpcode() == X86ISD::SMUL ||
15640            Cond.getOpcode() == X86ISD::UMUL)
15641     Cond = LowerXALUO(Cond, DAG);
15642 #endif
15643
15644   // Look pass (and (setcc_carry (cmp ...)), 1).
15645   if (Cond.getOpcode() == ISD::AND &&
15646       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY &&
15647       isOneConstant(Cond.getOperand(1)))
15648     Cond = Cond.getOperand(0);
15649
15650   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15651   // setting operand in place of the X86ISD::SETCC.
15652   unsigned CondOpcode = Cond.getOpcode();
15653   if (CondOpcode == X86ISD::SETCC ||
15654       CondOpcode == X86ISD::SETCC_CARRY) {
15655     CC = Cond.getOperand(0);
15656
15657     SDValue Cmp = Cond.getOperand(1);
15658     unsigned Opc = Cmp.getOpcode();
15659     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15660     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15661       Cond = Cmp;
15662       addTest = false;
15663     } else {
15664       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15665       default: break;
15666       case X86::COND_O:
15667       case X86::COND_B:
15668         // These can only come from an arithmetic instruction with overflow,
15669         // e.g. SADDO, UADDO.
15670         Cond = Cond.getNode()->getOperand(1);
15671         addTest = false;
15672         break;
15673       }
15674     }
15675   }
15676   CondOpcode = Cond.getOpcode();
15677   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15678       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15679       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15680        Cond.getOperand(0).getValueType() != MVT::i8)) {
15681     SDValue LHS = Cond.getOperand(0);
15682     SDValue RHS = Cond.getOperand(1);
15683     unsigned X86Opcode;
15684     unsigned X86Cond;
15685     SDVTList VTs;
15686     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15687     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15688     // X86ISD::INC).
15689     switch (CondOpcode) {
15690     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15691     case ISD::SADDO:
15692       if (isOneConstant(RHS)) {
15693           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15694           break;
15695         }
15696       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15697     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15698     case ISD::SSUBO:
15699       if (isOneConstant(RHS)) {
15700           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15701           break;
15702         }
15703       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15704     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15705     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15706     default: llvm_unreachable("unexpected overflowing operator");
15707     }
15708     if (Inverted)
15709       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15710     if (CondOpcode == ISD::UMULO)
15711       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15712                           MVT::i32);
15713     else
15714       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15715
15716     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15717
15718     if (CondOpcode == ISD::UMULO)
15719       Cond = X86Op.getValue(2);
15720     else
15721       Cond = X86Op.getValue(1);
15722
15723     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15724     addTest = false;
15725   } else {
15726     unsigned CondOpc;
15727     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15728       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15729       if (CondOpc == ISD::OR) {
15730         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15731         // two branches instead of an explicit OR instruction with a
15732         // separate test.
15733         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15734             isX86LogicalCmp(Cmp)) {
15735           CC = Cond.getOperand(0).getOperand(0);
15736           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15737                               Chain, Dest, CC, Cmp);
15738           CC = Cond.getOperand(1).getOperand(0);
15739           Cond = Cmp;
15740           addTest = false;
15741         }
15742       } else { // ISD::AND
15743         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15744         // two branches instead of an explicit AND instruction with a
15745         // separate test. However, we only do this if this block doesn't
15746         // have a fall-through edge, because this requires an explicit
15747         // jmp when the condition is false.
15748         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15749             isX86LogicalCmp(Cmp) &&
15750             Op.getNode()->hasOneUse()) {
15751           X86::CondCode CCode =
15752             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15753           CCode = X86::GetOppositeBranchCondition(CCode);
15754           CC = DAG.getConstant(CCode, dl, MVT::i8);
15755           SDNode *User = *Op.getNode()->use_begin();
15756           // Look for an unconditional branch following this conditional branch.
15757           // We need this because we need to reverse the successors in order
15758           // to implement FCMP_OEQ.
15759           if (User->getOpcode() == ISD::BR) {
15760             SDValue FalseBB = User->getOperand(1);
15761             SDNode *NewBR =
15762               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15763             assert(NewBR == User);
15764             (void)NewBR;
15765             Dest = FalseBB;
15766
15767             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15768                                 Chain, Dest, CC, Cmp);
15769             X86::CondCode CCode =
15770               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15771             CCode = X86::GetOppositeBranchCondition(CCode);
15772             CC = DAG.getConstant(CCode, dl, MVT::i8);
15773             Cond = Cmp;
15774             addTest = false;
15775           }
15776         }
15777       }
15778     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15779       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15780       // It should be transformed during dag combiner except when the condition
15781       // is set by a arithmetics with overflow node.
15782       X86::CondCode CCode =
15783         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15784       CCode = X86::GetOppositeBranchCondition(CCode);
15785       CC = DAG.getConstant(CCode, dl, MVT::i8);
15786       Cond = Cond.getOperand(0).getOperand(1);
15787       addTest = false;
15788     } else if (Cond.getOpcode() == ISD::SETCC &&
15789                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15790       // For FCMP_OEQ, we can emit
15791       // two branches instead of an explicit AND instruction with a
15792       // separate test. However, we only do this if this block doesn't
15793       // have a fall-through edge, because this requires an explicit
15794       // jmp when the condition is false.
15795       if (Op.getNode()->hasOneUse()) {
15796         SDNode *User = *Op.getNode()->use_begin();
15797         // Look for an unconditional branch following this conditional branch.
15798         // We need this because we need to reverse the successors in order
15799         // to implement FCMP_OEQ.
15800         if (User->getOpcode() == ISD::BR) {
15801           SDValue FalseBB = User->getOperand(1);
15802           SDNode *NewBR =
15803             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15804           assert(NewBR == User);
15805           (void)NewBR;
15806           Dest = FalseBB;
15807
15808           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15809                                     Cond.getOperand(0), Cond.getOperand(1));
15810           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15811           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15812           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15813                               Chain, Dest, CC, Cmp);
15814           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15815           Cond = Cmp;
15816           addTest = false;
15817         }
15818       }
15819     } else if (Cond.getOpcode() == ISD::SETCC &&
15820                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15821       // For FCMP_UNE, we can emit
15822       // two branches instead of an explicit AND instruction with a
15823       // separate test. However, we only do this if this block doesn't
15824       // have a fall-through edge, because this requires an explicit
15825       // jmp when the condition is false.
15826       if (Op.getNode()->hasOneUse()) {
15827         SDNode *User = *Op.getNode()->use_begin();
15828         // Look for an unconditional branch following this conditional branch.
15829         // We need this because we need to reverse the successors in order
15830         // to implement FCMP_UNE.
15831         if (User->getOpcode() == ISD::BR) {
15832           SDValue FalseBB = User->getOperand(1);
15833           SDNode *NewBR =
15834             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15835           assert(NewBR == User);
15836           (void)NewBR;
15837
15838           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15839                                     Cond.getOperand(0), Cond.getOperand(1));
15840           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15841           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15842           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15843                               Chain, Dest, CC, Cmp);
15844           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15845           Cond = Cmp;
15846           addTest = false;
15847           Dest = FalseBB;
15848         }
15849       }
15850     }
15851   }
15852
15853   if (addTest) {
15854     // Look pass the truncate if the high bits are known zero.
15855     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15856         Cond = Cond.getOperand(0);
15857
15858     // We know the result of AND is compared against zero. Try to match
15859     // it to BT.
15860     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15861       if (SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG)) {
15862         CC = NewSetCC.getOperand(0);
15863         Cond = NewSetCC.getOperand(1);
15864         addTest = false;
15865       }
15866     }
15867   }
15868
15869   if (addTest) {
15870     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15871     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15872     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15873   }
15874   Cond = ConvertCmpIfNecessary(Cond, DAG);
15875   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15876                      Chain, Dest, CC, Cond);
15877 }
15878
15879 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15880 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15881 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15882 // that the guard pages used by the OS virtual memory manager are allocated in
15883 // correct sequence.
15884 SDValue
15885 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15886                                            SelectionDAG &DAG) const {
15887   MachineFunction &MF = DAG.getMachineFunction();
15888   bool SplitStack = MF.shouldSplitStack();
15889   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15890                SplitStack;
15891   SDLoc dl(Op);
15892
15893   // Get the inputs.
15894   SDNode *Node = Op.getNode();
15895   SDValue Chain = Op.getOperand(0);
15896   SDValue Size  = Op.getOperand(1);
15897   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15898   EVT VT = Node->getValueType(0);
15899
15900   // Chain the dynamic stack allocation so that it doesn't modify the stack
15901   // pointer when other instructions are using the stack.
15902   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true), dl);
15903
15904   bool Is64Bit = Subtarget->is64Bit();
15905   MVT SPTy = getPointerTy(DAG.getDataLayout());
15906
15907   SDValue Result;
15908   if (!Lower) {
15909     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15910     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15911     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15912                     " not tell us which reg is the stack pointer!");
15913     EVT VT = Node->getValueType(0);
15914     SDValue Tmp3 = Node->getOperand(2);
15915
15916     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15917     Chain = SP.getValue(1);
15918     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15919     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15920     unsigned StackAlign = TFI.getStackAlignment();
15921     Result = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15922     if (Align > StackAlign)
15923       Result = DAG.getNode(ISD::AND, dl, VT, Result,
15924                          DAG.getConstant(-(uint64_t)Align, dl, VT));
15925     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Result); // Output chain
15926   } else if (SplitStack) {
15927     MachineRegisterInfo &MRI = MF.getRegInfo();
15928
15929     if (Is64Bit) {
15930       // The 64 bit implementation of segmented stacks needs to clobber both r10
15931       // r11. This makes it impossible to use it along with nested parameters.
15932       const Function *F = MF.getFunction();
15933
15934       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15935            I != E; ++I)
15936         if (I->hasNestAttr())
15937           report_fatal_error("Cannot use segmented stacks with functions that "
15938                              "have nested arguments.");
15939     }
15940
15941     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15942     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15943     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15944     Result = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15945                                 DAG.getRegister(Vreg, SPTy));
15946   } else {
15947     SDValue Flag;
15948     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15949
15950     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15951     Flag = Chain.getValue(1);
15952     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15953
15954     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15955
15956     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15957     unsigned SPReg = RegInfo->getStackRegister();
15958     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15959     Chain = SP.getValue(1);
15960
15961     if (Align) {
15962       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15963                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15964       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15965     }
15966
15967     Result = SP;
15968   }
15969
15970   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15971                              DAG.getIntPtrConstant(0, dl, true), SDValue(), dl);
15972
15973   SDValue Ops[2] = {Result, Chain};
15974   return DAG.getMergeValues(Ops, dl);
15975 }
15976
15977 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15978   MachineFunction &MF = DAG.getMachineFunction();
15979   auto PtrVT = getPointerTy(MF.getDataLayout());
15980   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15981
15982   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15983   SDLoc DL(Op);
15984
15985   if (!Subtarget->is64Bit() ||
15986       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15987     // vastart just stores the address of the VarArgsFrameIndex slot into the
15988     // memory location argument.
15989     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15990     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15991                         MachinePointerInfo(SV), false, false, 0);
15992   }
15993
15994   // __va_list_tag:
15995   //   gp_offset         (0 - 6 * 8)
15996   //   fp_offset         (48 - 48 + 8 * 16)
15997   //   overflow_arg_area (point to parameters coming in memory).
15998   //   reg_save_area
15999   SmallVector<SDValue, 8> MemOps;
16000   SDValue FIN = Op.getOperand(1);
16001   // Store gp_offset
16002   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
16003                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
16004                                                DL, MVT::i32),
16005                                FIN, MachinePointerInfo(SV), false, false, 0);
16006   MemOps.push_back(Store);
16007
16008   // Store fp_offset
16009   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
16010   Store = DAG.getStore(Op.getOperand(0), DL,
16011                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
16012                                        MVT::i32),
16013                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
16014   MemOps.push_back(Store);
16015
16016   // Store ptr to overflow_arg_area
16017   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
16018   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
16019   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
16020                        MachinePointerInfo(SV, 8),
16021                        false, false, 0);
16022   MemOps.push_back(Store);
16023
16024   // Store ptr to reg_save_area.
16025   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
16026       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
16027   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
16028   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
16029       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
16030   MemOps.push_back(Store);
16031   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
16032 }
16033
16034 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
16035   assert(Subtarget->is64Bit() &&
16036          "LowerVAARG only handles 64-bit va_arg!");
16037   assert(Op.getNode()->getNumOperands() == 4);
16038
16039   MachineFunction &MF = DAG.getMachineFunction();
16040   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
16041     // The Win64 ABI uses char* instead of a structure.
16042     return DAG.expandVAArg(Op.getNode());
16043
16044   SDValue Chain = Op.getOperand(0);
16045   SDValue SrcPtr = Op.getOperand(1);
16046   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
16047   unsigned Align = Op.getConstantOperandVal(3);
16048   SDLoc dl(Op);
16049
16050   EVT ArgVT = Op.getNode()->getValueType(0);
16051   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16052   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
16053   uint8_t ArgMode;
16054
16055   // Decide which area this value should be read from.
16056   // TODO: Implement the AMD64 ABI in its entirety. This simple
16057   // selection mechanism works only for the basic types.
16058   if (ArgVT == MVT::f80) {
16059     llvm_unreachable("va_arg for f80 not yet implemented");
16060   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
16061     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
16062   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
16063     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
16064   } else {
16065     llvm_unreachable("Unhandled argument type in LowerVAARG");
16066   }
16067
16068   if (ArgMode == 2) {
16069     // Sanity Check: Make sure using fp_offset makes sense.
16070     assert(!Subtarget->useSoftFloat() &&
16071            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
16072            Subtarget->hasSSE1());
16073   }
16074
16075   // Insert VAARG_64 node into the DAG
16076   // VAARG_64 returns two values: Variable Argument Address, Chain
16077   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
16078                        DAG.getConstant(ArgMode, dl, MVT::i8),
16079                        DAG.getConstant(Align, dl, MVT::i32)};
16080   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
16081   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
16082                                           VTs, InstOps, MVT::i64,
16083                                           MachinePointerInfo(SV),
16084                                           /*Align=*/0,
16085                                           /*Volatile=*/false,
16086                                           /*ReadMem=*/true,
16087                                           /*WriteMem=*/true);
16088   Chain = VAARG.getValue(1);
16089
16090   // Load the next argument and return it
16091   return DAG.getLoad(ArgVT, dl,
16092                      Chain,
16093                      VAARG,
16094                      MachinePointerInfo(),
16095                      false, false, false, 0);
16096 }
16097
16098 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
16099                            SelectionDAG &DAG) {
16100   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
16101   // where a va_list is still an i8*.
16102   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
16103   if (Subtarget->isCallingConvWin64(
16104         DAG.getMachineFunction().getFunction()->getCallingConv()))
16105     // Probably a Win64 va_copy.
16106     return DAG.expandVACopy(Op.getNode());
16107
16108   SDValue Chain = Op.getOperand(0);
16109   SDValue DstPtr = Op.getOperand(1);
16110   SDValue SrcPtr = Op.getOperand(2);
16111   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
16112   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
16113   SDLoc DL(Op);
16114
16115   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
16116                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
16117                        false, false,
16118                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
16119 }
16120
16121 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
16122 // amount is a constant. Takes immediate version of shift as input.
16123 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
16124                                           SDValue SrcOp, uint64_t ShiftAmt,
16125                                           SelectionDAG &DAG) {
16126   MVT ElementType = VT.getVectorElementType();
16127
16128   // Fold this packed shift into its first operand if ShiftAmt is 0.
16129   if (ShiftAmt == 0)
16130     return SrcOp;
16131
16132   // Check for ShiftAmt >= element width
16133   if (ShiftAmt >= ElementType.getSizeInBits()) {
16134     if (Opc == X86ISD::VSRAI)
16135       ShiftAmt = ElementType.getSizeInBits() - 1;
16136     else
16137       return DAG.getConstant(0, dl, VT);
16138   }
16139
16140   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
16141          && "Unknown target vector shift-by-constant node");
16142
16143   // Fold this packed vector shift into a build vector if SrcOp is a
16144   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
16145   if (VT == SrcOp.getSimpleValueType() &&
16146       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
16147     SmallVector<SDValue, 8> Elts;
16148     unsigned NumElts = SrcOp->getNumOperands();
16149     ConstantSDNode *ND;
16150
16151     switch(Opc) {
16152     default: llvm_unreachable(nullptr);
16153     case X86ISD::VSHLI:
16154       for (unsigned i=0; i!=NumElts; ++i) {
16155         SDValue CurrentOp = SrcOp->getOperand(i);
16156         if (CurrentOp->getOpcode() == ISD::UNDEF) {
16157           Elts.push_back(CurrentOp);
16158           continue;
16159         }
16160         ND = cast<ConstantSDNode>(CurrentOp);
16161         const APInt &C = ND->getAPIntValue();
16162         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
16163       }
16164       break;
16165     case X86ISD::VSRLI:
16166       for (unsigned i=0; i!=NumElts; ++i) {
16167         SDValue CurrentOp = SrcOp->getOperand(i);
16168         if (CurrentOp->getOpcode() == ISD::UNDEF) {
16169           Elts.push_back(CurrentOp);
16170           continue;
16171         }
16172         ND = cast<ConstantSDNode>(CurrentOp);
16173         const APInt &C = ND->getAPIntValue();
16174         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
16175       }
16176       break;
16177     case X86ISD::VSRAI:
16178       for (unsigned i=0; i!=NumElts; ++i) {
16179         SDValue CurrentOp = SrcOp->getOperand(i);
16180         if (CurrentOp->getOpcode() == ISD::UNDEF) {
16181           Elts.push_back(CurrentOp);
16182           continue;
16183         }
16184         ND = cast<ConstantSDNode>(CurrentOp);
16185         const APInt &C = ND->getAPIntValue();
16186         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
16187       }
16188       break;
16189     }
16190
16191     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16192   }
16193
16194   return DAG.getNode(Opc, dl, VT, SrcOp,
16195                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
16196 }
16197
16198 // getTargetVShiftNode - Handle vector element shifts where the shift amount
16199 // may or may not be a constant. Takes immediate version of shift as input.
16200 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
16201                                    SDValue SrcOp, SDValue ShAmt,
16202                                    SelectionDAG &DAG) {
16203   MVT SVT = ShAmt.getSimpleValueType();
16204   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
16205
16206   // Catch shift-by-constant.
16207   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
16208     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
16209                                       CShAmt->getZExtValue(), DAG);
16210
16211   // Change opcode to non-immediate version
16212   switch (Opc) {
16213     default: llvm_unreachable("Unknown target vector shift node");
16214     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
16215     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
16216     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
16217   }
16218
16219   const X86Subtarget &Subtarget =
16220       static_cast<const X86Subtarget &>(DAG.getSubtarget());
16221   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
16222       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
16223     // Let the shuffle legalizer expand this shift amount node.
16224     SDValue Op0 = ShAmt.getOperand(0);
16225     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
16226     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
16227   } else {
16228     // Need to build a vector containing shift amount.
16229     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
16230     SmallVector<SDValue, 4> ShOps;
16231     ShOps.push_back(ShAmt);
16232     if (SVT == MVT::i32) {
16233       ShOps.push_back(DAG.getConstant(0, dl, SVT));
16234       ShOps.push_back(DAG.getUNDEF(SVT));
16235     }
16236     ShOps.push_back(DAG.getUNDEF(SVT));
16237
16238     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
16239     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
16240   }
16241
16242   // The return type has to be a 128-bit type with the same element
16243   // type as the input type.
16244   MVT EltVT = VT.getVectorElementType();
16245   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
16246
16247   ShAmt = DAG.getBitcast(ShVT, ShAmt);
16248   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
16249 }
16250
16251 /// \brief Return Mask with the necessary casting or extending
16252 /// for \p Mask according to \p MaskVT when lowering masking intrinsics
16253 static SDValue getMaskNode(SDValue Mask, MVT MaskVT,
16254                            const X86Subtarget *Subtarget,
16255                            SelectionDAG &DAG, SDLoc dl) {
16256
16257   if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
16258     // Mask should be extended
16259     Mask = DAG.getNode(ISD::ANY_EXTEND, dl,
16260                        MVT::getIntegerVT(MaskVT.getSizeInBits()), Mask);
16261   }
16262
16263   if (Mask.getSimpleValueType() == MVT::i64 && Subtarget->is32Bit()) {
16264     if (MaskVT == MVT::v64i1) {
16265       assert(Subtarget->hasBWI() && "Expected AVX512BW target!");
16266       // In case 32bit mode, bitcast i64 is illegal, extend/split it.
16267       SDValue Lo, Hi;
16268       Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16269                           DAG.getConstant(0, dl, MVT::i32));
16270       Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Mask,
16271                           DAG.getConstant(1, dl, MVT::i32));
16272
16273       Lo = DAG.getBitcast(MVT::v32i1, Lo);
16274       Hi = DAG.getBitcast(MVT::v32i1, Hi);
16275
16276       return DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v64i1, Lo, Hi);
16277     } else {
16278       // MaskVT require < 64bit. Truncate mask (should succeed in any case),
16279       // and bitcast.
16280       MVT TruncVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
16281       return DAG.getBitcast(MaskVT,
16282                             DAG.getNode(ISD::TRUNCATE, dl, TruncVT, Mask));
16283     }
16284
16285   } else {
16286     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16287                                      Mask.getSimpleValueType().getSizeInBits());
16288     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16289     // are extracted by EXTRACT_SUBVECTOR.
16290     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16291                        DAG.getBitcast(BitcastVT, Mask),
16292                        DAG.getIntPtrConstant(0, dl));
16293   }
16294 }
16295
16296 /// \brief Return (and \p Op, \p Mask) for compare instructions or
16297 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
16298 /// necessary casting or extending for \p Mask when lowering masking intrinsics
16299 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
16300                   SDValue PreservedSrc,
16301                   const X86Subtarget *Subtarget,
16302                   SelectionDAG &DAG) {
16303   MVT VT = Op.getSimpleValueType();
16304   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16305   unsigned OpcodeSelect = ISD::VSELECT;
16306   SDLoc dl(Op);
16307
16308   if (isAllOnesConstant(Mask))
16309     return Op;
16310
16311   SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16312
16313   switch (Op.getOpcode()) {
16314   default: break;
16315   case X86ISD::PCMPEQM:
16316   case X86ISD::PCMPGTM:
16317   case X86ISD::CMPM:
16318   case X86ISD::CMPMU:
16319     return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
16320   case X86ISD::VFPCLASS:
16321     case X86ISD::VFPCLASSS:
16322     return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
16323   case X86ISD::VTRUNC:
16324   case X86ISD::VTRUNCS:
16325   case X86ISD::VTRUNCUS:
16326     // We can't use ISD::VSELECT here because it is not always "Legal"
16327     // for the destination type. For example vpmovqb require only AVX512
16328     // and vselect that can operate on byte element type require BWI
16329     OpcodeSelect = X86ISD::SELECT;
16330     break;
16331   }
16332   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16333     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16334   return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
16335 }
16336
16337 /// \brief Creates an SDNode for a predicated scalar operation.
16338 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16339 /// The mask is coming as MVT::i8 and it should be truncated
16340 /// to MVT::i1 while lowering masking intrinsics.
16341 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16342 /// "X86select" instead of "vselect". We just can't create the "vselect" node
16343 /// for a scalar instruction.
16344 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16345                                     SDValue PreservedSrc,
16346                                     const X86Subtarget *Subtarget,
16347                                     SelectionDAG &DAG) {
16348   if (isAllOnesConstant(Mask))
16349     return Op;
16350
16351   MVT VT = Op.getSimpleValueType();
16352   SDLoc dl(Op);
16353   // The mask should be of type MVT::i1
16354   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16355
16356   if (Op.getOpcode() == X86ISD::FSETCC)
16357     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
16358   if (Op.getOpcode() == X86ISD::VFPCLASS ||
16359       Op.getOpcode() == X86ISD::VFPCLASSS)
16360     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
16361
16362   if (PreservedSrc.getOpcode() == ISD::UNDEF)
16363     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16364   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16365 }
16366
16367 static int getSEHRegistrationNodeSize(const Function *Fn) {
16368   if (!Fn->hasPersonalityFn())
16369     report_fatal_error(
16370         "querying registration node size for function without personality");
16371   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
16372   // WinEHStatePass for the full struct definition.
16373   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
16374   case EHPersonality::MSVC_X86SEH: return 24;
16375   case EHPersonality::MSVC_CXX: return 16;
16376   default: break;
16377   }
16378   report_fatal_error(
16379       "can only recover FP for 32-bit MSVC EH personality functions");
16380 }
16381
16382 /// When the MSVC runtime transfers control to us, either to an outlined
16383 /// function or when returning to a parent frame after catching an exception, we
16384 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
16385 /// Here's the math:
16386 ///   RegNodeBase = EntryEBP - RegNodeSize
16387 ///   ParentFP = RegNodeBase - ParentFrameOffset
16388 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
16389 /// subtracting the offset (negative on x86) takes us back to the parent FP.
16390 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
16391                                    SDValue EntryEBP) {
16392   MachineFunction &MF = DAG.getMachineFunction();
16393   SDLoc dl;
16394
16395   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16396   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
16397
16398   // It's possible that the parent function no longer has a personality function
16399   // if the exceptional code was optimized away, in which case we just return
16400   // the incoming EBP.
16401   if (!Fn->hasPersonalityFn())
16402     return EntryEBP;
16403
16404   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16405   // registration, or the .set_setframe offset.
16406   MCSymbol *OffsetSym =
16407       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16408           GlobalValue::getRealLinkageName(Fn->getName()));
16409   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16410   SDValue ParentFrameOffset =
16411       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16412
16413   // Return EntryEBP + ParentFrameOffset for x64. This adjusts from RSP after
16414   // prologue to RBP in the parent function.
16415   const X86Subtarget &Subtarget =
16416       static_cast<const X86Subtarget &>(DAG.getSubtarget());
16417   if (Subtarget.is64Bit())
16418     return DAG.getNode(ISD::ADD, dl, PtrVT, EntryEBP, ParentFrameOffset);
16419
16420   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16421   // RegNodeBase = EntryEBP - RegNodeSize
16422   // ParentFP = RegNodeBase - ParentFrameOffset
16423   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16424                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16425   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, ParentFrameOffset);
16426 }
16427
16428 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16429                                        SelectionDAG &DAG) {
16430   SDLoc dl(Op);
16431   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16432   MVT VT = Op.getSimpleValueType();
16433   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16434   if (IntrData) {
16435     switch(IntrData->Type) {
16436     case INTR_TYPE_1OP:
16437       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16438     case INTR_TYPE_2OP:
16439       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16440         Op.getOperand(2));
16441     case INTR_TYPE_2OP_IMM8:
16442       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16443                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16444     case INTR_TYPE_3OP:
16445       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16446         Op.getOperand(2), Op.getOperand(3));
16447     case INTR_TYPE_4OP:
16448       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16449         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16450     case INTR_TYPE_1OP_MASK_RM: {
16451       SDValue Src = Op.getOperand(1);
16452       SDValue PassThru = Op.getOperand(2);
16453       SDValue Mask = Op.getOperand(3);
16454       SDValue RoundingMode;
16455       // We allways add rounding mode to the Node.
16456       // If the rounding mode is not specified, we add the
16457       // "current direction" mode.
16458       if (Op.getNumOperands() == 4)
16459         RoundingMode =
16460           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16461       else
16462         RoundingMode = Op.getOperand(4);
16463       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16464       if (IntrWithRoundingModeOpcode != 0)
16465         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16466             X86::STATIC_ROUNDING::CUR_DIRECTION)
16467           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16468                                       dl, Op.getValueType(), Src, RoundingMode),
16469                                       Mask, PassThru, Subtarget, DAG);
16470       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16471                                               RoundingMode),
16472                                   Mask, PassThru, Subtarget, DAG);
16473     }
16474     case INTR_TYPE_1OP_MASK: {
16475       SDValue Src = Op.getOperand(1);
16476       SDValue PassThru = Op.getOperand(2);
16477       SDValue Mask = Op.getOperand(3);
16478       // We add rounding mode to the Node when
16479       //   - RM Opcode is specified and
16480       //   - RM is not "current direction".
16481       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16482       if (IntrWithRoundingModeOpcode != 0) {
16483         SDValue Rnd = Op.getOperand(4);
16484         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16485         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16486           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16487                                       dl, Op.getValueType(),
16488                                       Src, Rnd),
16489                                       Mask, PassThru, Subtarget, DAG);
16490         }
16491       }
16492       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16493                                   Mask, PassThru, Subtarget, DAG);
16494     }
16495     case INTR_TYPE_SCALAR_MASK: {
16496       SDValue Src1 = Op.getOperand(1);
16497       SDValue Src2 = Op.getOperand(2);
16498       SDValue passThru = Op.getOperand(3);
16499       SDValue Mask = Op.getOperand(4);
16500       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16501                                   Mask, passThru, Subtarget, DAG);
16502     }
16503     case INTR_TYPE_SCALAR_MASK_RM: {
16504       SDValue Src1 = Op.getOperand(1);
16505       SDValue Src2 = Op.getOperand(2);
16506       SDValue Src0 = Op.getOperand(3);
16507       SDValue Mask = Op.getOperand(4);
16508       // There are 2 kinds of intrinsics in this group:
16509       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16510       // (2) With rounding mode and sae - 7 operands.
16511       if (Op.getNumOperands() == 6) {
16512         SDValue Sae  = Op.getOperand(5);
16513         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16514         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16515                                                 Sae),
16516                                     Mask, Src0, Subtarget, DAG);
16517       }
16518       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16519       SDValue RoundingMode  = Op.getOperand(5);
16520       SDValue Sae  = Op.getOperand(6);
16521       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16522                                               RoundingMode, Sae),
16523                                   Mask, Src0, Subtarget, DAG);
16524     }
16525     case INTR_TYPE_2OP_MASK:
16526     case INTR_TYPE_2OP_IMM8_MASK: {
16527       SDValue Src1 = Op.getOperand(1);
16528       SDValue Src2 = Op.getOperand(2);
16529       SDValue PassThru = Op.getOperand(3);
16530       SDValue Mask = Op.getOperand(4);
16531
16532       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16533         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16534
16535       // We specify 2 possible opcodes for intrinsics with rounding modes.
16536       // First, we check if the intrinsic may have non-default rounding mode,
16537       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16538       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16539       if (IntrWithRoundingModeOpcode != 0) {
16540         SDValue Rnd = Op.getOperand(5);
16541         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16542         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16543           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16544                                       dl, Op.getValueType(),
16545                                       Src1, Src2, Rnd),
16546                                       Mask, PassThru, Subtarget, DAG);
16547         }
16548       }
16549       // TODO: Intrinsics should have fast-math-flags to propagate.
16550       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16551                                   Mask, PassThru, Subtarget, DAG);
16552     }
16553     case INTR_TYPE_2OP_MASK_RM: {
16554       SDValue Src1 = Op.getOperand(1);
16555       SDValue Src2 = Op.getOperand(2);
16556       SDValue PassThru = Op.getOperand(3);
16557       SDValue Mask = Op.getOperand(4);
16558       // We specify 2 possible modes for intrinsics, with/without rounding
16559       // modes.
16560       // First, we check if the intrinsic have rounding mode (6 operands),
16561       // if not, we set rounding mode to "current".
16562       SDValue Rnd;
16563       if (Op.getNumOperands() == 6)
16564         Rnd = Op.getOperand(5);
16565       else
16566         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16567       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16568                                               Src1, Src2, Rnd),
16569                                   Mask, PassThru, Subtarget, DAG);
16570     }
16571     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16572       SDValue Src1 = Op.getOperand(1);
16573       SDValue Src2 = Op.getOperand(2);
16574       SDValue Src3 = Op.getOperand(3);
16575       SDValue PassThru = Op.getOperand(4);
16576       SDValue Mask = Op.getOperand(5);
16577       SDValue Sae  = Op.getOperand(6);
16578
16579       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16580                                               Src2, Src3, Sae),
16581                                   Mask, PassThru, Subtarget, DAG);
16582     }
16583     case INTR_TYPE_3OP_MASK_RM: {
16584       SDValue Src1 = Op.getOperand(1);
16585       SDValue Src2 = Op.getOperand(2);
16586       SDValue Imm = Op.getOperand(3);
16587       SDValue PassThru = Op.getOperand(4);
16588       SDValue Mask = Op.getOperand(5);
16589       // We specify 2 possible modes for intrinsics, with/without rounding
16590       // modes.
16591       // First, we check if the intrinsic have rounding mode (7 operands),
16592       // if not, we set rounding mode to "current".
16593       SDValue Rnd;
16594       if (Op.getNumOperands() == 7)
16595         Rnd = Op.getOperand(6);
16596       else
16597         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16598       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16599         Src1, Src2, Imm, Rnd),
16600         Mask, PassThru, Subtarget, DAG);
16601     }
16602     case INTR_TYPE_3OP_IMM8_MASK:
16603     case INTR_TYPE_3OP_MASK:
16604     case INSERT_SUBVEC: {
16605       SDValue Src1 = Op.getOperand(1);
16606       SDValue Src2 = Op.getOperand(2);
16607       SDValue Src3 = Op.getOperand(3);
16608       SDValue PassThru = Op.getOperand(4);
16609       SDValue Mask = Op.getOperand(5);
16610
16611       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16612         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16613       else if (IntrData->Type == INSERT_SUBVEC) {
16614         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16615         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16616         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16617         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16618         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16619       }
16620
16621       // We specify 2 possible opcodes for intrinsics with rounding modes.
16622       // First, we check if the intrinsic may have non-default rounding mode,
16623       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16624       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16625       if (IntrWithRoundingModeOpcode != 0) {
16626         SDValue Rnd = Op.getOperand(6);
16627         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16628         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16629           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16630                                       dl, Op.getValueType(),
16631                                       Src1, Src2, Src3, Rnd),
16632                                       Mask, PassThru, Subtarget, DAG);
16633         }
16634       }
16635       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16636                                               Src1, Src2, Src3),
16637                                   Mask, PassThru, Subtarget, DAG);
16638     }
16639     case VPERM_3OP_MASKZ:
16640     case VPERM_3OP_MASK:{
16641       // Src2 is the PassThru
16642       SDValue Src1 = Op.getOperand(1);
16643       SDValue Src2 = Op.getOperand(2);
16644       SDValue Src3 = Op.getOperand(3);
16645       SDValue Mask = Op.getOperand(4);
16646       MVT VT = Op.getSimpleValueType();
16647       SDValue PassThru = SDValue();
16648
16649       // set PassThru element
16650       if (IntrData->Type == VPERM_3OP_MASKZ)
16651         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16652       else
16653         PassThru = DAG.getBitcast(VT, Src2);
16654
16655       // Swap Src1 and Src2 in the node creation
16656       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16657                                               dl, Op.getValueType(),
16658                                               Src2, Src1, Src3),
16659                                   Mask, PassThru, Subtarget, DAG);
16660     }
16661     case FMA_OP_MASK3:
16662     case FMA_OP_MASKZ:
16663     case FMA_OP_MASK: {
16664       SDValue Src1 = Op.getOperand(1);
16665       SDValue Src2 = Op.getOperand(2);
16666       SDValue Src3 = Op.getOperand(3);
16667       SDValue Mask = Op.getOperand(4);
16668       MVT VT = Op.getSimpleValueType();
16669       SDValue PassThru = SDValue();
16670
16671       // set PassThru element
16672       if (IntrData->Type == FMA_OP_MASKZ)
16673         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16674       else if (IntrData->Type == FMA_OP_MASK3)
16675         PassThru = Src3;
16676       else
16677         PassThru = Src1;
16678
16679       // We specify 2 possible opcodes for intrinsics with rounding modes.
16680       // First, we check if the intrinsic may have non-default rounding mode,
16681       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16682       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16683       if (IntrWithRoundingModeOpcode != 0) {
16684         SDValue Rnd = Op.getOperand(5);
16685         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16686             X86::STATIC_ROUNDING::CUR_DIRECTION)
16687           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16688                                                   dl, Op.getValueType(),
16689                                                   Src1, Src2, Src3, Rnd),
16690                                       Mask, PassThru, Subtarget, DAG);
16691       }
16692       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16693                                               dl, Op.getValueType(),
16694                                               Src1, Src2, Src3),
16695                                   Mask, PassThru, Subtarget, DAG);
16696     }
16697     case TERLOG_OP_MASK:
16698     case TERLOG_OP_MASKZ: {
16699       SDValue Src1 = Op.getOperand(1);
16700       SDValue Src2 = Op.getOperand(2);
16701       SDValue Src3 = Op.getOperand(3);
16702       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16703       SDValue Mask = Op.getOperand(5);
16704       MVT VT = Op.getSimpleValueType();
16705       SDValue PassThru = Src1;
16706       // Set PassThru element.
16707       if (IntrData->Type == TERLOG_OP_MASKZ)
16708         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16709
16710       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16711                                               Src1, Src2, Src3, Src4),
16712                                   Mask, PassThru, Subtarget, DAG);
16713     }
16714     case FPCLASS: {
16715       // FPclass intrinsics with mask
16716        SDValue Src1 = Op.getOperand(1);
16717        MVT VT = Src1.getSimpleValueType();
16718        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16719        SDValue Imm = Op.getOperand(2);
16720        SDValue Mask = Op.getOperand(3);
16721        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16722                                      Mask.getSimpleValueType().getSizeInBits());
16723        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16724        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16725                                                  DAG.getTargetConstant(0, dl, MaskVT),
16726                                                  Subtarget, DAG);
16727        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16728                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16729                                  DAG.getIntPtrConstant(0, dl));
16730        return DAG.getBitcast(Op.getValueType(), Res);
16731     }
16732     case FPCLASSS: {
16733       SDValue Src1 = Op.getOperand(1);
16734       SDValue Imm = Op.getOperand(2);
16735       SDValue Mask = Op.getOperand(3);
16736       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16737       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16738         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16739       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16740     }
16741     case CMP_MASK:
16742     case CMP_MASK_CC: {
16743       // Comparison intrinsics with masks.
16744       // Example of transformation:
16745       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16746       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16747       // (i8 (bitcast
16748       //   (v8i1 (insert_subvector undef,
16749       //           (v2i1 (and (PCMPEQM %a, %b),
16750       //                      (extract_subvector
16751       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16752       MVT VT = Op.getOperand(1).getSimpleValueType();
16753       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16754       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16755       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16756                                        Mask.getSimpleValueType().getSizeInBits());
16757       SDValue Cmp;
16758       if (IntrData->Type == CMP_MASK_CC) {
16759         SDValue CC = Op.getOperand(3);
16760         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16761         // We specify 2 possible opcodes for intrinsics with rounding modes.
16762         // First, we check if the intrinsic may have non-default rounding mode,
16763         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16764         if (IntrData->Opc1 != 0) {
16765           SDValue Rnd = Op.getOperand(5);
16766           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16767               X86::STATIC_ROUNDING::CUR_DIRECTION)
16768             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16769                               Op.getOperand(2), CC, Rnd);
16770         }
16771         //default rounding mode
16772         if(!Cmp.getNode())
16773             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16774                               Op.getOperand(2), CC);
16775
16776       } else {
16777         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16778         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16779                           Op.getOperand(2));
16780       }
16781       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16782                                              DAG.getTargetConstant(0, dl,
16783                                                                    MaskVT),
16784                                              Subtarget, DAG);
16785       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16786                                 DAG.getUNDEF(BitcastVT), CmpMask,
16787                                 DAG.getIntPtrConstant(0, dl));
16788       return DAG.getBitcast(Op.getValueType(), Res);
16789     }
16790     case CMP_MASK_SCALAR_CC: {
16791       SDValue Src1 = Op.getOperand(1);
16792       SDValue Src2 = Op.getOperand(2);
16793       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16794       SDValue Mask = Op.getOperand(4);
16795
16796       SDValue Cmp;
16797       if (IntrData->Opc1 != 0) {
16798         SDValue Rnd = Op.getOperand(5);
16799         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16800             X86::STATIC_ROUNDING::CUR_DIRECTION)
16801           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16802       }
16803       //default rounding mode
16804       if(!Cmp.getNode())
16805         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16806
16807       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16808                                              DAG.getTargetConstant(0, dl,
16809                                                                    MVT::i1),
16810                                              Subtarget, DAG);
16811
16812       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16813                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16814                          DAG.getValueType(MVT::i1));
16815     }
16816     case COMI: { // Comparison intrinsics
16817       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16818       SDValue LHS = Op.getOperand(1);
16819       SDValue RHS = Op.getOperand(2);
16820       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16821       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16822       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16823       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16824                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16825       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16826     }
16827     case COMI_RM: { // Comparison intrinsics with Sae
16828       SDValue LHS = Op.getOperand(1);
16829       SDValue RHS = Op.getOperand(2);
16830       SDValue CC = Op.getOperand(3);
16831       SDValue Sae = Op.getOperand(4);
16832       auto ComiType = TranslateX86ConstCondToX86CC(CC);
16833       // choose between ordered and unordered (comi/ucomi)
16834       unsigned comiOp = std::get<0>(ComiType) ? IntrData->Opc0 : IntrData->Opc1;
16835       SDValue Cond;
16836       if (cast<ConstantSDNode>(Sae)->getZExtValue() !=
16837                                            X86::STATIC_ROUNDING::CUR_DIRECTION)
16838         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS, Sae);
16839       else
16840         Cond = DAG.getNode(comiOp, dl, MVT::i32, LHS, RHS);
16841       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16842         DAG.getConstant(std::get<1>(ComiType), dl, MVT::i8), Cond);
16843       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16844     }
16845     case VSHIFT:
16846       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16847                                  Op.getOperand(1), Op.getOperand(2), DAG);
16848     case VSHIFT_MASK:
16849       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16850                                                       Op.getSimpleValueType(),
16851                                                       Op.getOperand(1),
16852                                                       Op.getOperand(2), DAG),
16853                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16854                                   DAG);
16855     case COMPRESS_EXPAND_IN_REG: {
16856       SDValue Mask = Op.getOperand(3);
16857       SDValue DataToCompress = Op.getOperand(1);
16858       SDValue PassThru = Op.getOperand(2);
16859       if (isAllOnesConstant(Mask)) // return data as is
16860         return Op.getOperand(1);
16861
16862       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16863                                               DataToCompress),
16864                                   Mask, PassThru, Subtarget, DAG);
16865     }
16866     case BROADCASTM: {
16867       SDValue Mask = Op.getOperand(1);
16868       MVT MaskVT = MVT::getVectorVT(MVT::i1,
16869                                     Mask.getSimpleValueType().getSizeInBits());
16870       Mask = DAG.getBitcast(MaskVT, Mask);
16871       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Mask);
16872     }
16873     case BLEND: {
16874       SDValue Mask = Op.getOperand(3);
16875       MVT VT = Op.getSimpleValueType();
16876       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16877       SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16878       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16879                          Op.getOperand(2));
16880     }
16881     case KUNPCK: {
16882       MVT VT = Op.getSimpleValueType();
16883       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getSizeInBits()/2);
16884
16885       SDValue Src1 = getMaskNode(Op.getOperand(1), MaskVT, Subtarget, DAG, dl);
16886       SDValue Src2 = getMaskNode(Op.getOperand(2), MaskVT, Subtarget, DAG, dl);
16887       // Arguments should be swapped.
16888       SDValue Res = DAG.getNode(IntrData->Opc0, dl,
16889                                 MVT::getVectorVT(MVT::i1, VT.getSizeInBits()),
16890                                 Src2, Src1);
16891       return DAG.getBitcast(VT, Res);
16892     }
16893     case CONVERT_TO_MASK: {
16894       MVT SrcVT = Op.getOperand(1).getSimpleValueType();
16895       MVT MaskVT = MVT::getVectorVT(MVT::i1, SrcVT.getVectorNumElements());
16896       MVT BitcastVT = MVT::getVectorVT(MVT::i1, VT.getSizeInBits());
16897
16898       SDValue CvtMask = DAG.getNode(IntrData->Opc0, dl, MaskVT,
16899                                     Op.getOperand(1));
16900       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16901                                 DAG.getUNDEF(BitcastVT), CvtMask,
16902                                 DAG.getIntPtrConstant(0, dl));
16903       return DAG.getBitcast(Op.getValueType(), Res);
16904     }
16905     case CONVERT_MASK_TO_VEC: {
16906       SDValue Mask = Op.getOperand(1);
16907       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16908       SDValue VMask = getMaskNode(Mask, MaskVT, Subtarget, DAG, dl);
16909       return DAG.getNode(IntrData->Opc0, dl, VT, VMask);
16910     }
16911     case BRCST_SUBVEC_TO_VEC: {
16912       SDValue Src = Op.getOperand(1);
16913       SDValue Passthru = Op.getOperand(2);
16914       SDValue Mask = Op.getOperand(3);
16915       EVT resVT = Passthru.getValueType();
16916       SDValue subVec = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, resVT,
16917                                        DAG.getUNDEF(resVT), Src,
16918                                        DAG.getIntPtrConstant(0, dl));
16919       SDValue immVal;
16920       if (Src.getSimpleValueType().is256BitVector() && resVT.is512BitVector())
16921         immVal = DAG.getConstant(0x44, dl, MVT::i8);
16922       else
16923         immVal = DAG.getConstant(0, dl, MVT::i8);
16924       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16925                                               subVec, subVec, immVal),
16926                                   Mask, Passthru, Subtarget, DAG);
16927     }
16928     default:
16929       break;
16930     }
16931   }
16932
16933   switch (IntNo) {
16934   default: return SDValue();    // Don't custom lower most intrinsics.
16935
16936   case Intrinsic::x86_avx2_permd:
16937   case Intrinsic::x86_avx2_permps:
16938     // Operands intentionally swapped. Mask is last operand to intrinsic,
16939     // but second operand for node/instruction.
16940     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16941                        Op.getOperand(2), Op.getOperand(1));
16942
16943   // ptest and testp intrinsics. The intrinsic these come from are designed to
16944   // return an integer value, not just an instruction so lower it to the ptest
16945   // or testp pattern and a setcc for the result.
16946   case Intrinsic::x86_sse41_ptestz:
16947   case Intrinsic::x86_sse41_ptestc:
16948   case Intrinsic::x86_sse41_ptestnzc:
16949   case Intrinsic::x86_avx_ptestz_256:
16950   case Intrinsic::x86_avx_ptestc_256:
16951   case Intrinsic::x86_avx_ptestnzc_256:
16952   case Intrinsic::x86_avx_vtestz_ps:
16953   case Intrinsic::x86_avx_vtestc_ps:
16954   case Intrinsic::x86_avx_vtestnzc_ps:
16955   case Intrinsic::x86_avx_vtestz_pd:
16956   case Intrinsic::x86_avx_vtestc_pd:
16957   case Intrinsic::x86_avx_vtestnzc_pd:
16958   case Intrinsic::x86_avx_vtestz_ps_256:
16959   case Intrinsic::x86_avx_vtestc_ps_256:
16960   case Intrinsic::x86_avx_vtestnzc_ps_256:
16961   case Intrinsic::x86_avx_vtestz_pd_256:
16962   case Intrinsic::x86_avx_vtestc_pd_256:
16963   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16964     bool IsTestPacked = false;
16965     unsigned X86CC;
16966     switch (IntNo) {
16967     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16968     case Intrinsic::x86_avx_vtestz_ps:
16969     case Intrinsic::x86_avx_vtestz_pd:
16970     case Intrinsic::x86_avx_vtestz_ps_256:
16971     case Intrinsic::x86_avx_vtestz_pd_256:
16972       IsTestPacked = true; // Fallthrough
16973     case Intrinsic::x86_sse41_ptestz:
16974     case Intrinsic::x86_avx_ptestz_256:
16975       // ZF = 1
16976       X86CC = X86::COND_E;
16977       break;
16978     case Intrinsic::x86_avx_vtestc_ps:
16979     case Intrinsic::x86_avx_vtestc_pd:
16980     case Intrinsic::x86_avx_vtestc_ps_256:
16981     case Intrinsic::x86_avx_vtestc_pd_256:
16982       IsTestPacked = true; // Fallthrough
16983     case Intrinsic::x86_sse41_ptestc:
16984     case Intrinsic::x86_avx_ptestc_256:
16985       // CF = 1
16986       X86CC = X86::COND_B;
16987       break;
16988     case Intrinsic::x86_avx_vtestnzc_ps:
16989     case Intrinsic::x86_avx_vtestnzc_pd:
16990     case Intrinsic::x86_avx_vtestnzc_ps_256:
16991     case Intrinsic::x86_avx_vtestnzc_pd_256:
16992       IsTestPacked = true; // Fallthrough
16993     case Intrinsic::x86_sse41_ptestnzc:
16994     case Intrinsic::x86_avx_ptestnzc_256:
16995       // ZF and CF = 0
16996       X86CC = X86::COND_A;
16997       break;
16998     }
16999
17000     SDValue LHS = Op.getOperand(1);
17001     SDValue RHS = Op.getOperand(2);
17002     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
17003     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
17004     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
17005     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
17006     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
17007   }
17008   case Intrinsic::x86_avx512_kortestz_w:
17009   case Intrinsic::x86_avx512_kortestc_w: {
17010     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
17011     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
17012     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
17013     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
17014     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
17015     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
17016     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
17017   }
17018
17019   case Intrinsic::x86_sse42_pcmpistria128:
17020   case Intrinsic::x86_sse42_pcmpestria128:
17021   case Intrinsic::x86_sse42_pcmpistric128:
17022   case Intrinsic::x86_sse42_pcmpestric128:
17023   case Intrinsic::x86_sse42_pcmpistrio128:
17024   case Intrinsic::x86_sse42_pcmpestrio128:
17025   case Intrinsic::x86_sse42_pcmpistris128:
17026   case Intrinsic::x86_sse42_pcmpestris128:
17027   case Intrinsic::x86_sse42_pcmpistriz128:
17028   case Intrinsic::x86_sse42_pcmpestriz128: {
17029     unsigned Opcode;
17030     unsigned X86CC;
17031     switch (IntNo) {
17032     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
17033     case Intrinsic::x86_sse42_pcmpistria128:
17034       Opcode = X86ISD::PCMPISTRI;
17035       X86CC = X86::COND_A;
17036       break;
17037     case Intrinsic::x86_sse42_pcmpestria128:
17038       Opcode = X86ISD::PCMPESTRI;
17039       X86CC = X86::COND_A;
17040       break;
17041     case Intrinsic::x86_sse42_pcmpistric128:
17042       Opcode = X86ISD::PCMPISTRI;
17043       X86CC = X86::COND_B;
17044       break;
17045     case Intrinsic::x86_sse42_pcmpestric128:
17046       Opcode = X86ISD::PCMPESTRI;
17047       X86CC = X86::COND_B;
17048       break;
17049     case Intrinsic::x86_sse42_pcmpistrio128:
17050       Opcode = X86ISD::PCMPISTRI;
17051       X86CC = X86::COND_O;
17052       break;
17053     case Intrinsic::x86_sse42_pcmpestrio128:
17054       Opcode = X86ISD::PCMPESTRI;
17055       X86CC = X86::COND_O;
17056       break;
17057     case Intrinsic::x86_sse42_pcmpistris128:
17058       Opcode = X86ISD::PCMPISTRI;
17059       X86CC = X86::COND_S;
17060       break;
17061     case Intrinsic::x86_sse42_pcmpestris128:
17062       Opcode = X86ISD::PCMPESTRI;
17063       X86CC = X86::COND_S;
17064       break;
17065     case Intrinsic::x86_sse42_pcmpistriz128:
17066       Opcode = X86ISD::PCMPISTRI;
17067       X86CC = X86::COND_E;
17068       break;
17069     case Intrinsic::x86_sse42_pcmpestriz128:
17070       Opcode = X86ISD::PCMPESTRI;
17071       X86CC = X86::COND_E;
17072       break;
17073     }
17074     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
17075     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
17076     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
17077     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17078                                 DAG.getConstant(X86CC, dl, MVT::i8),
17079                                 SDValue(PCMP.getNode(), 1));
17080     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
17081   }
17082
17083   case Intrinsic::x86_sse42_pcmpistri128:
17084   case Intrinsic::x86_sse42_pcmpestri128: {
17085     unsigned Opcode;
17086     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
17087       Opcode = X86ISD::PCMPISTRI;
17088     else
17089       Opcode = X86ISD::PCMPESTRI;
17090
17091     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
17092     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
17093     return DAG.getNode(Opcode, dl, VTs, NewOps);
17094   }
17095
17096   case Intrinsic::x86_seh_lsda: {
17097     // Compute the symbol for the LSDA. We know it'll get emitted later.
17098     MachineFunction &MF = DAG.getMachineFunction();
17099     SDValue Op1 = Op.getOperand(1);
17100     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
17101     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
17102         GlobalValue::getRealLinkageName(Fn->getName()));
17103
17104     // Generate a simple absolute symbol reference. This intrinsic is only
17105     // supported on 32-bit Windows, which isn't PIC.
17106     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
17107     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
17108   }
17109
17110   case Intrinsic::x86_seh_recoverfp: {
17111     SDValue FnOp = Op.getOperand(1);
17112     SDValue IncomingFPOp = Op.getOperand(2);
17113     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
17114     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
17115     if (!Fn)
17116       report_fatal_error(
17117           "llvm.x86.seh.recoverfp must take a function as the first argument");
17118     return recoverFramePointer(DAG, Fn, IncomingFPOp);
17119   }
17120
17121   case Intrinsic::localaddress: {
17122     // Returns one of the stack, base, or frame pointer registers, depending on
17123     // which is used to reference local variables.
17124     MachineFunction &MF = DAG.getMachineFunction();
17125     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17126     unsigned Reg;
17127     if (RegInfo->hasBasePointer(MF))
17128       Reg = RegInfo->getBaseRegister();
17129     else // This function handles the SP or FP case.
17130       Reg = RegInfo->getPtrSizedFrameRegister(MF);
17131     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
17132   }
17133   }
17134 }
17135
17136 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
17137                               SDValue Src, SDValue Mask, SDValue Base,
17138                               SDValue Index, SDValue ScaleOp, SDValue Chain,
17139                               const X86Subtarget * Subtarget) {
17140   SDLoc dl(Op);
17141   auto *C = cast<ConstantSDNode>(ScaleOp);
17142   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
17143   MVT MaskVT = MVT::getVectorVT(MVT::i1,
17144                              Index.getSimpleValueType().getVectorNumElements());
17145   SDValue MaskInReg;
17146   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
17147   if (MaskC)
17148     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
17149   else {
17150     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17151                                      Mask.getSimpleValueType().getSizeInBits());
17152
17153     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17154     // are extracted by EXTRACT_SUBVECTOR.
17155     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17156                             DAG.getBitcast(BitcastVT, Mask),
17157                             DAG.getIntPtrConstant(0, dl));
17158   }
17159   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
17160   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
17161   SDValue Segment = DAG.getRegister(0, MVT::i32);
17162   if (Src.getOpcode() == ISD::UNDEF)
17163     Src = getZeroVector(Op.getSimpleValueType(), Subtarget, DAG, dl);
17164   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
17165   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
17166   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
17167   return DAG.getMergeValues(RetOps, dl);
17168 }
17169
17170 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
17171                                SDValue Src, SDValue Mask, SDValue Base,
17172                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
17173   SDLoc dl(Op);
17174   auto *C = cast<ConstantSDNode>(ScaleOp);
17175   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
17176   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
17177   SDValue Segment = DAG.getRegister(0, MVT::i32);
17178   MVT MaskVT = MVT::getVectorVT(MVT::i1,
17179                              Index.getSimpleValueType().getVectorNumElements());
17180   SDValue MaskInReg;
17181   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
17182   if (MaskC)
17183     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
17184   else {
17185     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17186                                      Mask.getSimpleValueType().getSizeInBits());
17187
17188     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17189     // are extracted by EXTRACT_SUBVECTOR.
17190     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17191                             DAG.getBitcast(BitcastVT, Mask),
17192                             DAG.getIntPtrConstant(0, dl));
17193   }
17194   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
17195   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
17196   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
17197   return SDValue(Res, 1);
17198 }
17199
17200 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
17201                                SDValue Mask, SDValue Base, SDValue Index,
17202                                SDValue ScaleOp, SDValue Chain) {
17203   SDLoc dl(Op);
17204   auto *C = cast<ConstantSDNode>(ScaleOp);
17205   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
17206   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
17207   SDValue Segment = DAG.getRegister(0, MVT::i32);
17208   MVT MaskVT =
17209     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
17210   SDValue MaskInReg;
17211   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
17212   if (MaskC)
17213     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
17214   else
17215     MaskInReg = DAG.getBitcast(MaskVT, Mask);
17216   //SDVTList VTs = DAG.getVTList(MVT::Other);
17217   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
17218   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
17219   return SDValue(Res, 0);
17220 }
17221
17222 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
17223 // read performance monitor counters (x86_rdpmc).
17224 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
17225                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
17226                               SmallVectorImpl<SDValue> &Results) {
17227   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
17228   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17229   SDValue LO, HI;
17230
17231   // The ECX register is used to select the index of the performance counter
17232   // to read.
17233   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
17234                                    N->getOperand(2));
17235   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
17236
17237   // Reads the content of a 64-bit performance counter and returns it in the
17238   // registers EDX:EAX.
17239   if (Subtarget->is64Bit()) {
17240     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
17241     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17242                             LO.getValue(2));
17243   } else {
17244     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17245     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17246                             LO.getValue(2));
17247   }
17248   Chain = HI.getValue(1);
17249
17250   if (Subtarget->is64Bit()) {
17251     // The EAX register is loaded with the low-order 32 bits. The EDX register
17252     // is loaded with the supported high-order bits of the counter.
17253     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17254                               DAG.getConstant(32, DL, MVT::i8));
17255     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17256     Results.push_back(Chain);
17257     return;
17258   }
17259
17260   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17261   SDValue Ops[] = { LO, HI };
17262   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17263   Results.push_back(Pair);
17264   Results.push_back(Chain);
17265 }
17266
17267 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
17268 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
17269 // also used to custom lower READCYCLECOUNTER nodes.
17270 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
17271                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
17272                               SmallVectorImpl<SDValue> &Results) {
17273   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17274   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
17275   SDValue LO, HI;
17276
17277   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
17278   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
17279   // and the EAX register is loaded with the low-order 32 bits.
17280   if (Subtarget->is64Bit()) {
17281     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
17282     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17283                             LO.getValue(2));
17284   } else {
17285     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17286     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17287                             LO.getValue(2));
17288   }
17289   SDValue Chain = HI.getValue(1);
17290
17291   if (Opcode == X86ISD::RDTSCP_DAG) {
17292     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
17293
17294     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
17295     // the ECX register. Add 'ecx' explicitly to the chain.
17296     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
17297                                      HI.getValue(2));
17298     // Explicitly store the content of ECX at the location passed in input
17299     // to the 'rdtscp' intrinsic.
17300     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
17301                          MachinePointerInfo(), false, false, 0);
17302   }
17303
17304   if (Subtarget->is64Bit()) {
17305     // The EDX register is loaded with the high-order 32 bits of the MSR, and
17306     // the EAX register is loaded with the low-order 32 bits.
17307     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17308                               DAG.getConstant(32, DL, MVT::i8));
17309     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17310     Results.push_back(Chain);
17311     return;
17312   }
17313
17314   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17315   SDValue Ops[] = { LO, HI };
17316   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17317   Results.push_back(Pair);
17318   Results.push_back(Chain);
17319 }
17320
17321 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
17322                                      SelectionDAG &DAG) {
17323   SmallVector<SDValue, 2> Results;
17324   SDLoc DL(Op);
17325   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
17326                           Results);
17327   return DAG.getMergeValues(Results, DL);
17328 }
17329
17330 static SDValue MarkEHRegistrationNode(SDValue Op, SelectionDAG &DAG) {
17331   MachineFunction &MF = DAG.getMachineFunction();
17332   SDValue Chain = Op.getOperand(0);
17333   SDValue RegNode = Op.getOperand(2);
17334   WinEHFuncInfo *EHInfo = MF.getWinEHFuncInfo();
17335   if (!EHInfo)
17336     report_fatal_error("EH registrations only live in functions using WinEH");
17337
17338   // Cast the operand to an alloca, and remember the frame index.
17339   auto *FINode = dyn_cast<FrameIndexSDNode>(RegNode);
17340   if (!FINode)
17341     report_fatal_error("llvm.x86.seh.ehregnode expects a static alloca");
17342   EHInfo->EHRegNodeFrameIndex = FINode->getIndex();
17343
17344   // Return the chain operand without making any DAG nodes.
17345   return Chain;
17346 }
17347
17348 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
17349 /// return truncate Store/MaskedStore Node
17350 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
17351                                                SelectionDAG &DAG,
17352                                                MVT ElementType) {
17353   SDLoc dl(Op);
17354   SDValue Mask = Op.getOperand(4);
17355   SDValue DataToTruncate = Op.getOperand(3);
17356   SDValue Addr = Op.getOperand(2);
17357   SDValue Chain = Op.getOperand(0);
17358
17359   MVT VT  = DataToTruncate.getSimpleValueType();
17360   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
17361
17362   if (isAllOnesConstant(Mask)) // return just a truncate store
17363     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
17364                              MachinePointerInfo(), SVT, false, false,
17365                              SVT.getScalarSizeInBits()/8);
17366
17367   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
17368   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
17369                                    Mask.getSimpleValueType().getSizeInBits());
17370   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
17371   // are extracted by EXTRACT_SUBVECTOR.
17372   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17373                               DAG.getBitcast(BitcastVT, Mask),
17374                               DAG.getIntPtrConstant(0, dl));
17375
17376   MachineMemOperand *MMO = DAG.getMachineFunction().
17377     getMachineMemOperand(MachinePointerInfo(),
17378                          MachineMemOperand::MOStore, SVT.getStoreSize(),
17379                          SVT.getScalarSizeInBits()/8);
17380
17381   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
17382                             VMask, SVT, MMO, true);
17383 }
17384
17385 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17386                                       SelectionDAG &DAG) {
17387   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17388
17389   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17390   if (!IntrData) {
17391     if (IntNo == llvm::Intrinsic::x86_seh_ehregnode)
17392       return MarkEHRegistrationNode(Op, DAG);
17393     if (IntNo == llvm::Intrinsic::x86_flags_read_u32 ||
17394         IntNo == llvm::Intrinsic::x86_flags_read_u64 ||
17395         IntNo == llvm::Intrinsic::x86_flags_write_u32 ||
17396         IntNo == llvm::Intrinsic::x86_flags_write_u64) {
17397       // We need a frame pointer because this will get lowered to a PUSH/POP
17398       // sequence.
17399       MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17400       MFI->setHasOpaqueSPAdjustment(true);
17401       // Don't do anything here, we will expand these intrinsics out later
17402       // during ExpandISelPseudos in EmitInstrWithCustomInserter.
17403       return SDValue();
17404     }
17405     return SDValue();
17406   }
17407
17408   SDLoc dl(Op);
17409   switch(IntrData->Type) {
17410   default: llvm_unreachable("Unknown Intrinsic Type");
17411   case RDSEED:
17412   case RDRAND: {
17413     // Emit the node with the right value type.
17414     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17415     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17416
17417     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17418     // Otherwise return the value from Rand, which is always 0, casted to i32.
17419     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17420                       DAG.getConstant(1, dl, Op->getValueType(1)),
17421                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
17422                       SDValue(Result.getNode(), 1) };
17423     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17424                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17425                                   Ops);
17426
17427     // Return { result, isValid, chain }.
17428     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17429                        SDValue(Result.getNode(), 2));
17430   }
17431   case GATHER: {
17432   //gather(v1, mask, index, base, scale);
17433     SDValue Chain = Op.getOperand(0);
17434     SDValue Src   = Op.getOperand(2);
17435     SDValue Base  = Op.getOperand(3);
17436     SDValue Index = Op.getOperand(4);
17437     SDValue Mask  = Op.getOperand(5);
17438     SDValue Scale = Op.getOperand(6);
17439     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
17440                          Chain, Subtarget);
17441   }
17442   case SCATTER: {
17443   //scatter(base, mask, index, v1, scale);
17444     SDValue Chain = Op.getOperand(0);
17445     SDValue Base  = Op.getOperand(2);
17446     SDValue Mask  = Op.getOperand(3);
17447     SDValue Index = Op.getOperand(4);
17448     SDValue Src   = Op.getOperand(5);
17449     SDValue Scale = Op.getOperand(6);
17450     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
17451                           Scale, Chain);
17452   }
17453   case PREFETCH: {
17454     SDValue Hint = Op.getOperand(6);
17455     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
17456     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
17457     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17458     SDValue Chain = Op.getOperand(0);
17459     SDValue Mask  = Op.getOperand(2);
17460     SDValue Index = Op.getOperand(3);
17461     SDValue Base  = Op.getOperand(4);
17462     SDValue Scale = Op.getOperand(5);
17463     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17464   }
17465   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17466   case RDTSC: {
17467     SmallVector<SDValue, 2> Results;
17468     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17469                             Results);
17470     return DAG.getMergeValues(Results, dl);
17471   }
17472   // Read Performance Monitoring Counters.
17473   case RDPMC: {
17474     SmallVector<SDValue, 2> Results;
17475     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17476     return DAG.getMergeValues(Results, dl);
17477   }
17478   // XTEST intrinsics.
17479   case XTEST: {
17480     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17481     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17482     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17483                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17484                                 InTrans);
17485     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17486     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17487                        Ret, SDValue(InTrans.getNode(), 1));
17488   }
17489   // ADC/ADCX/SBB
17490   case ADX: {
17491     SmallVector<SDValue, 2> Results;
17492     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17493     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17494     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17495                                 DAG.getConstant(-1, dl, MVT::i8));
17496     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17497                               Op.getOperand(4), GenCF.getValue(1));
17498     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17499                                  Op.getOperand(5), MachinePointerInfo(),
17500                                  false, false, 0);
17501     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17502                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17503                                 Res.getValue(1));
17504     Results.push_back(SetCC);
17505     Results.push_back(Store);
17506     return DAG.getMergeValues(Results, dl);
17507   }
17508   case COMPRESS_TO_MEM: {
17509     SDLoc dl(Op);
17510     SDValue Mask = Op.getOperand(4);
17511     SDValue DataToCompress = Op.getOperand(3);
17512     SDValue Addr = Op.getOperand(2);
17513     SDValue Chain = Op.getOperand(0);
17514
17515     MVT VT = DataToCompress.getSimpleValueType();
17516     if (isAllOnesConstant(Mask)) // return just a store
17517       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17518                           MachinePointerInfo(), false, false,
17519                           VT.getScalarSizeInBits()/8);
17520
17521     SDValue Compressed =
17522       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17523                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17524     return DAG.getStore(Chain, dl, Compressed, Addr,
17525                         MachinePointerInfo(), false, false,
17526                         VT.getScalarSizeInBits()/8);
17527   }
17528   case TRUNCATE_TO_MEM_VI8:
17529     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17530   case TRUNCATE_TO_MEM_VI16:
17531     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17532   case TRUNCATE_TO_MEM_VI32:
17533     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17534   case EXPAND_FROM_MEM: {
17535     SDLoc dl(Op);
17536     SDValue Mask = Op.getOperand(4);
17537     SDValue PassThru = Op.getOperand(3);
17538     SDValue Addr = Op.getOperand(2);
17539     SDValue Chain = Op.getOperand(0);
17540     MVT VT = Op.getSimpleValueType();
17541
17542     if (isAllOnesConstant(Mask)) // return just a load
17543       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17544                          false, VT.getScalarSizeInBits()/8);
17545
17546     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17547                                        false, false, false,
17548                                        VT.getScalarSizeInBits()/8);
17549
17550     SDValue Results[] = {
17551       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17552                            Mask, PassThru, Subtarget, DAG), Chain};
17553     return DAG.getMergeValues(Results, dl);
17554   }
17555   }
17556 }
17557
17558 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17559                                            SelectionDAG &DAG) const {
17560   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17561   MFI->setReturnAddressIsTaken(true);
17562
17563   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17564     return SDValue();
17565
17566   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17567   SDLoc dl(Op);
17568   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17569
17570   if (Depth > 0) {
17571     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17572     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17573     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17574     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17575                        DAG.getNode(ISD::ADD, dl, PtrVT,
17576                                    FrameAddr, Offset),
17577                        MachinePointerInfo(), false, false, false, 0);
17578   }
17579
17580   // Just load the return address.
17581   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17582   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17583                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17584 }
17585
17586 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17587   MachineFunction &MF = DAG.getMachineFunction();
17588   MachineFrameInfo *MFI = MF.getFrameInfo();
17589   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17590   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17591   EVT VT = Op.getValueType();
17592
17593   MFI->setFrameAddressIsTaken(true);
17594
17595   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17596     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17597     // is not possible to crawl up the stack without looking at the unwind codes
17598     // simultaneously.
17599     int FrameAddrIndex = FuncInfo->getFAIndex();
17600     if (!FrameAddrIndex) {
17601       // Set up a frame object for the return address.
17602       unsigned SlotSize = RegInfo->getSlotSize();
17603       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17604           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17605       FuncInfo->setFAIndex(FrameAddrIndex);
17606     }
17607     return DAG.getFrameIndex(FrameAddrIndex, VT);
17608   }
17609
17610   unsigned FrameReg =
17611       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17612   SDLoc dl(Op);  // FIXME probably not meaningful
17613   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17614   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17615           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17616          "Invalid Frame Register!");
17617   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17618   while (Depth--)
17619     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17620                             MachinePointerInfo(),
17621                             false, false, false, 0);
17622   return FrameAddr;
17623 }
17624
17625 // FIXME? Maybe this could be a TableGen attribute on some registers and
17626 // this table could be generated automatically from RegInfo.
17627 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17628                                               SelectionDAG &DAG) const {
17629   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17630   const MachineFunction &MF = DAG.getMachineFunction();
17631
17632   unsigned Reg = StringSwitch<unsigned>(RegName)
17633                        .Case("esp", X86::ESP)
17634                        .Case("rsp", X86::RSP)
17635                        .Case("ebp", X86::EBP)
17636                        .Case("rbp", X86::RBP)
17637                        .Default(0);
17638
17639   if (Reg == X86::EBP || Reg == X86::RBP) {
17640     if (!TFI.hasFP(MF))
17641       report_fatal_error("register " + StringRef(RegName) +
17642                          " is allocatable: function has no frame pointer");
17643 #ifndef NDEBUG
17644     else {
17645       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17646       unsigned FrameReg =
17647           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17648       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17649              "Invalid Frame Register!");
17650     }
17651 #endif
17652   }
17653
17654   if (Reg)
17655     return Reg;
17656
17657   report_fatal_error("Invalid register name global variable");
17658 }
17659
17660 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17661                                                      SelectionDAG &DAG) const {
17662   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17663   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17664 }
17665
17666 unsigned X86TargetLowering::getExceptionPointerRegister(
17667     const Constant *PersonalityFn) const {
17668   if (classifyEHPersonality(PersonalityFn) == EHPersonality::CoreCLR)
17669     return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17670
17671   return Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX;
17672 }
17673
17674 unsigned X86TargetLowering::getExceptionSelectorRegister(
17675     const Constant *PersonalityFn) const {
17676   // Funclet personalities don't use selectors (the runtime does the selection).
17677   assert(!isFuncletEHPersonality(classifyEHPersonality(PersonalityFn)));
17678   return Subtarget->isTarget64BitLP64() ? X86::RDX : X86::EDX;
17679 }
17680
17681 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17682   SDValue Chain     = Op.getOperand(0);
17683   SDValue Offset    = Op.getOperand(1);
17684   SDValue Handler   = Op.getOperand(2);
17685   SDLoc dl      (Op);
17686
17687   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17688   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17689   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17690   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17691           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17692          "Invalid Frame Register!");
17693   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17694   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17695
17696   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17697                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17698                                                        dl));
17699   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17700   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17701                        false, false, 0);
17702   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17703
17704   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17705                      DAG.getRegister(StoreAddrReg, PtrVT));
17706 }
17707
17708 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17709                                                SelectionDAG &DAG) const {
17710   SDLoc DL(Op);
17711   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17712                      DAG.getVTList(MVT::i32, MVT::Other),
17713                      Op.getOperand(0), Op.getOperand(1));
17714 }
17715
17716 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17717                                                 SelectionDAG &DAG) const {
17718   SDLoc DL(Op);
17719   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17720                      Op.getOperand(0), Op.getOperand(1));
17721 }
17722
17723 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17724   return Op.getOperand(0);
17725 }
17726
17727 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17728                                                 SelectionDAG &DAG) const {
17729   SDValue Root = Op.getOperand(0);
17730   SDValue Trmp = Op.getOperand(1); // trampoline
17731   SDValue FPtr = Op.getOperand(2); // nested function
17732   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17733   SDLoc dl (Op);
17734
17735   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17736   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17737
17738   if (Subtarget->is64Bit()) {
17739     SDValue OutChains[6];
17740
17741     // Large code-model.
17742     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17743     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17744
17745     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17746     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17747
17748     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17749
17750     // Load the pointer to the nested function into R11.
17751     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17752     SDValue Addr = Trmp;
17753     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17754                                 Addr, MachinePointerInfo(TrmpAddr),
17755                                 false, false, 0);
17756
17757     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17758                        DAG.getConstant(2, dl, MVT::i64));
17759     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17760                                 MachinePointerInfo(TrmpAddr, 2),
17761                                 false, false, 2);
17762
17763     // Load the 'nest' parameter value into R10.
17764     // R10 is specified in X86CallingConv.td
17765     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17766     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17767                        DAG.getConstant(10, dl, MVT::i64));
17768     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17769                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17770                                 false, false, 0);
17771
17772     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17773                        DAG.getConstant(12, dl, MVT::i64));
17774     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17775                                 MachinePointerInfo(TrmpAddr, 12),
17776                                 false, false, 2);
17777
17778     // Jump to the nested function.
17779     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17780     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17781                        DAG.getConstant(20, dl, MVT::i64));
17782     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17783                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17784                                 false, false, 0);
17785
17786     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17787     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17788                        DAG.getConstant(22, dl, MVT::i64));
17789     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17790                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17791                                 false, false, 0);
17792
17793     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17794   } else {
17795     const Function *Func =
17796       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17797     CallingConv::ID CC = Func->getCallingConv();
17798     unsigned NestReg;
17799
17800     switch (CC) {
17801     default:
17802       llvm_unreachable("Unsupported calling convention");
17803     case CallingConv::C:
17804     case CallingConv::X86_StdCall: {
17805       // Pass 'nest' parameter in ECX.
17806       // Must be kept in sync with X86CallingConv.td
17807       NestReg = X86::ECX;
17808
17809       // Check that ECX wasn't needed by an 'inreg' parameter.
17810       FunctionType *FTy = Func->getFunctionType();
17811       const AttributeSet &Attrs = Func->getAttributes();
17812
17813       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17814         unsigned InRegCount = 0;
17815         unsigned Idx = 1;
17816
17817         for (FunctionType::param_iterator I = FTy->param_begin(),
17818              E = FTy->param_end(); I != E; ++I, ++Idx)
17819           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17820             auto &DL = DAG.getDataLayout();
17821             // FIXME: should only count parameters that are lowered to integers.
17822             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17823           }
17824
17825         if (InRegCount > 2) {
17826           report_fatal_error("Nest register in use - reduce number of inreg"
17827                              " parameters!");
17828         }
17829       }
17830       break;
17831     }
17832     case CallingConv::X86_FastCall:
17833     case CallingConv::X86_ThisCall:
17834     case CallingConv::Fast:
17835       // Pass 'nest' parameter in EAX.
17836       // Must be kept in sync with X86CallingConv.td
17837       NestReg = X86::EAX;
17838       break;
17839     }
17840
17841     SDValue OutChains[4];
17842     SDValue Addr, Disp;
17843
17844     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17845                        DAG.getConstant(10, dl, MVT::i32));
17846     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17847
17848     // This is storing the opcode for MOV32ri.
17849     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17850     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17851     OutChains[0] = DAG.getStore(Root, dl,
17852                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17853                                 Trmp, MachinePointerInfo(TrmpAddr),
17854                                 false, false, 0);
17855
17856     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17857                        DAG.getConstant(1, dl, MVT::i32));
17858     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17859                                 MachinePointerInfo(TrmpAddr, 1),
17860                                 false, false, 1);
17861
17862     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17863     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17864                        DAG.getConstant(5, dl, MVT::i32));
17865     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17866                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17867                                 false, false, 1);
17868
17869     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17870                        DAG.getConstant(6, dl, MVT::i32));
17871     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17872                                 MachinePointerInfo(TrmpAddr, 6),
17873                                 false, false, 1);
17874
17875     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17876   }
17877 }
17878
17879 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17880                                             SelectionDAG &DAG) const {
17881   /*
17882    The rounding mode is in bits 11:10 of FPSR, and has the following
17883    settings:
17884      00 Round to nearest
17885      01 Round to -inf
17886      10 Round to +inf
17887      11 Round to 0
17888
17889   FLT_ROUNDS, on the other hand, expects the following:
17890     -1 Undefined
17891      0 Round to 0
17892      1 Round to nearest
17893      2 Round to +inf
17894      3 Round to -inf
17895
17896   To perform the conversion, we do:
17897     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17898   */
17899
17900   MachineFunction &MF = DAG.getMachineFunction();
17901   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17902   unsigned StackAlignment = TFI.getStackAlignment();
17903   MVT VT = Op.getSimpleValueType();
17904   SDLoc DL(Op);
17905
17906   // Save FP Control Word to stack slot
17907   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17908   SDValue StackSlot =
17909       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17910
17911   MachineMemOperand *MMO =
17912       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17913                               MachineMemOperand::MOStore, 2, 2);
17914
17915   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17916   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17917                                           DAG.getVTList(MVT::Other),
17918                                           Ops, MVT::i16, MMO);
17919
17920   // Load FP Control Word from stack slot
17921   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17922                             MachinePointerInfo(), false, false, false, 0);
17923
17924   // Transform as necessary
17925   SDValue CWD1 =
17926     DAG.getNode(ISD::SRL, DL, MVT::i16,
17927                 DAG.getNode(ISD::AND, DL, MVT::i16,
17928                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17929                 DAG.getConstant(11, DL, MVT::i8));
17930   SDValue CWD2 =
17931     DAG.getNode(ISD::SRL, DL, MVT::i16,
17932                 DAG.getNode(ISD::AND, DL, MVT::i16,
17933                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17934                 DAG.getConstant(9, DL, MVT::i8));
17935
17936   SDValue RetVal =
17937     DAG.getNode(ISD::AND, DL, MVT::i16,
17938                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17939                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17940                             DAG.getConstant(1, DL, MVT::i16)),
17941                 DAG.getConstant(3, DL, MVT::i16));
17942
17943   return DAG.getNode((VT.getSizeInBits() < 16 ?
17944                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17945 }
17946
17947 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17948 //
17949 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17950 //    to 512-bit vector.
17951 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17952 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17953 //    split the vector, perform operation on it's Lo a Hi part and
17954 //    concatenate the results.
17955 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17956   SDLoc dl(Op);
17957   MVT VT = Op.getSimpleValueType();
17958   MVT EltVT = VT.getVectorElementType();
17959   unsigned NumElems = VT.getVectorNumElements();
17960
17961   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17962     // Extend to 512 bit vector.
17963     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17964               "Unsupported value type for operation");
17965
17966     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17967     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17968                                  DAG.getUNDEF(NewVT),
17969                                  Op.getOperand(0),
17970                                  DAG.getIntPtrConstant(0, dl));
17971     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17972
17973     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17974                        DAG.getIntPtrConstant(0, dl));
17975   }
17976
17977   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17978           "Unsupported element type");
17979
17980   if (16 < NumElems) {
17981     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17982     SDValue Lo, Hi;
17983     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17984     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17985
17986     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17987     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17988
17989     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17990   }
17991
17992   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17993
17994   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17995           "Unsupported value type for operation");
17996
17997   // Use native supported vector instruction vplzcntd.
17998   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17999   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
18000   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
18001   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
18002
18003   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
18004 }
18005
18006 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
18007                          SelectionDAG &DAG) {
18008   MVT VT = Op.getSimpleValueType();
18009   MVT OpVT = VT;
18010   unsigned NumBits = VT.getSizeInBits();
18011   SDLoc dl(Op);
18012
18013   if (VT.isVector() && Subtarget->hasAVX512())
18014     return LowerVectorCTLZ_AVX512(Op, DAG);
18015
18016   Op = Op.getOperand(0);
18017   if (VT == MVT::i8) {
18018     // Zero extend to i32 since there is not an i8 bsr.
18019     OpVT = MVT::i32;
18020     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
18021   }
18022
18023   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
18024   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
18025   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
18026
18027   // If src is zero (i.e. bsr sets ZF), returns NumBits.
18028   SDValue Ops[] = {
18029     Op,
18030     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
18031     DAG.getConstant(X86::COND_E, dl, MVT::i8),
18032     Op.getValue(1)
18033   };
18034   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
18035
18036   // Finally xor with NumBits-1.
18037   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
18038                    DAG.getConstant(NumBits - 1, dl, OpVT));
18039
18040   if (VT == MVT::i8)
18041     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
18042   return Op;
18043 }
18044
18045 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
18046                                     SelectionDAG &DAG) {
18047   MVT VT = Op.getSimpleValueType();
18048   EVT OpVT = VT;
18049   unsigned NumBits = VT.getSizeInBits();
18050   SDLoc dl(Op);
18051
18052   Op = Op.getOperand(0);
18053   if (VT == MVT::i8) {
18054     // Zero extend to i32 since there is not an i8 bsr.
18055     OpVT = MVT::i32;
18056     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
18057   }
18058
18059   // Issue a bsr (scan bits in reverse).
18060   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
18061   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
18062
18063   // And xor with NumBits-1.
18064   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
18065                    DAG.getConstant(NumBits - 1, dl, OpVT));
18066
18067   if (VT == MVT::i8)
18068     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
18069   return Op;
18070 }
18071
18072 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
18073   MVT VT = Op.getSimpleValueType();
18074   unsigned NumBits = VT.getScalarSizeInBits();
18075   SDLoc dl(Op);
18076
18077   if (VT.isVector()) {
18078     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
18079
18080     SDValue N0 = Op.getOperand(0);
18081     SDValue Zero = DAG.getConstant(0, dl, VT);
18082
18083     // lsb(x) = (x & -x)
18084     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
18085                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
18086
18087     // cttz_undef(x) = (width - 1) - ctlz(lsb)
18088     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
18089         TLI.isOperationLegal(ISD::CTLZ, VT)) {
18090       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
18091       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
18092                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
18093     }
18094
18095     // cttz(x) = ctpop(lsb - 1)
18096     SDValue One = DAG.getConstant(1, dl, VT);
18097     return DAG.getNode(ISD::CTPOP, dl, VT,
18098                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
18099   }
18100
18101   assert(Op.getOpcode() == ISD::CTTZ &&
18102          "Only scalar CTTZ requires custom lowering");
18103
18104   // Issue a bsf (scan bits forward) which also sets EFLAGS.
18105   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
18106   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
18107
18108   // If src is zero (i.e. bsf sets ZF), returns NumBits.
18109   SDValue Ops[] = {
18110     Op,
18111     DAG.getConstant(NumBits, dl, VT),
18112     DAG.getConstant(X86::COND_E, dl, MVT::i8),
18113     Op.getValue(1)
18114   };
18115   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
18116 }
18117
18118 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
18119 // ones, and then concatenate the result back.
18120 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
18121   MVT VT = Op.getSimpleValueType();
18122
18123   assert(VT.is256BitVector() && VT.isInteger() &&
18124          "Unsupported value type for operation");
18125
18126   unsigned NumElems = VT.getVectorNumElements();
18127   SDLoc dl(Op);
18128
18129   // Extract the LHS vectors
18130   SDValue LHS = Op.getOperand(0);
18131   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
18132   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
18133
18134   // Extract the RHS vectors
18135   SDValue RHS = Op.getOperand(1);
18136   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
18137   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
18138
18139   MVT EltVT = VT.getVectorElementType();
18140   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18141
18142   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
18143                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
18144                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
18145 }
18146
18147 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
18148   if (Op.getValueType() == MVT::i1)
18149     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
18150                        Op.getOperand(0), Op.getOperand(1));
18151   assert(Op.getSimpleValueType().is256BitVector() &&
18152          Op.getSimpleValueType().isInteger() &&
18153          "Only handle AVX 256-bit vector integer operation");
18154   return Lower256IntArith(Op, DAG);
18155 }
18156
18157 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
18158   if (Op.getValueType() == MVT::i1)
18159     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
18160                        Op.getOperand(0), Op.getOperand(1));
18161   assert(Op.getSimpleValueType().is256BitVector() &&
18162          Op.getSimpleValueType().isInteger() &&
18163          "Only handle AVX 256-bit vector integer operation");
18164   return Lower256IntArith(Op, DAG);
18165 }
18166
18167 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
18168   assert(Op.getSimpleValueType().is256BitVector() &&
18169          Op.getSimpleValueType().isInteger() &&
18170          "Only handle AVX 256-bit vector integer operation");
18171   return Lower256IntArith(Op, DAG);
18172 }
18173
18174 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
18175                         SelectionDAG &DAG) {
18176   SDLoc dl(Op);
18177   MVT VT = Op.getSimpleValueType();
18178
18179   if (VT == MVT::i1)
18180     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
18181
18182   // Decompose 256-bit ops into smaller 128-bit ops.
18183   if (VT.is256BitVector() && !Subtarget->hasInt256())
18184     return Lower256IntArith(Op, DAG);
18185
18186   SDValue A = Op.getOperand(0);
18187   SDValue B = Op.getOperand(1);
18188
18189   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
18190   // pairs, multiply and truncate.
18191   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
18192     if (Subtarget->hasInt256()) {
18193       if (VT == MVT::v32i8) {
18194         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
18195         SDValue Lo = DAG.getIntPtrConstant(0, dl);
18196         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
18197         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
18198         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
18199         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
18200         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
18201         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
18202                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
18203                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
18204       }
18205
18206       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
18207       return DAG.getNode(
18208           ISD::TRUNCATE, dl, VT,
18209           DAG.getNode(ISD::MUL, dl, ExVT,
18210                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
18211                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
18212     }
18213
18214     assert(VT == MVT::v16i8 &&
18215            "Pre-AVX2 support only supports v16i8 multiplication");
18216     MVT ExVT = MVT::v8i16;
18217
18218     // Extract the lo parts and sign extend to i16
18219     SDValue ALo, BLo;
18220     if (Subtarget->hasSSE41()) {
18221       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
18222       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
18223     } else {
18224       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
18225                               -1, 4, -1, 5, -1, 6, -1, 7};
18226       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18227       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18228       ALo = DAG.getBitcast(ExVT, ALo);
18229       BLo = DAG.getBitcast(ExVT, BLo);
18230       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
18231       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
18232     }
18233
18234     // Extract the hi parts and sign extend to i16
18235     SDValue AHi, BHi;
18236     if (Subtarget->hasSSE41()) {
18237       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
18238                               -1, -1, -1, -1, -1, -1, -1, -1};
18239       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18240       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18241       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
18242       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
18243     } else {
18244       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
18245                               -1, 12, -1, 13, -1, 14, -1, 15};
18246       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
18247       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
18248       AHi = DAG.getBitcast(ExVT, AHi);
18249       BHi = DAG.getBitcast(ExVT, BHi);
18250       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
18251       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
18252     }
18253
18254     // Multiply, mask the lower 8bits of the lo/hi results and pack
18255     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
18256     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
18257     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
18258     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
18259     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18260   }
18261
18262   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
18263   if (VT == MVT::v4i32) {
18264     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
18265            "Should not custom lower when pmuldq is available!");
18266
18267     // Extract the odd parts.
18268     static const int UnpackMask[] = { 1, -1, 3, -1 };
18269     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
18270     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
18271
18272     // Multiply the even parts.
18273     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
18274     // Now multiply odd parts.
18275     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
18276
18277     Evens = DAG.getBitcast(VT, Evens);
18278     Odds = DAG.getBitcast(VT, Odds);
18279
18280     // Merge the two vectors back together with a shuffle. This expands into 2
18281     // shuffles.
18282     static const int ShufMask[] = { 0, 4, 2, 6 };
18283     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
18284   }
18285
18286   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
18287          "Only know how to lower V2I64/V4I64/V8I64 multiply");
18288
18289   //  Ahi = psrlqi(a, 32);
18290   //  Bhi = psrlqi(b, 32);
18291   //
18292   //  AloBlo = pmuludq(a, b);
18293   //  AloBhi = pmuludq(a, Bhi);
18294   //  AhiBlo = pmuludq(Ahi, b);
18295
18296   //  AloBhi = psllqi(AloBhi, 32);
18297   //  AhiBlo = psllqi(AhiBlo, 32);
18298   //  return AloBlo + AloBhi + AhiBlo;
18299
18300   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
18301   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
18302
18303   SDValue AhiBlo = Ahi;
18304   SDValue AloBhi = Bhi;
18305   // Bit cast to 32-bit vectors for MULUDQ
18306   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
18307                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
18308   A = DAG.getBitcast(MulVT, A);
18309   B = DAG.getBitcast(MulVT, B);
18310   Ahi = DAG.getBitcast(MulVT, Ahi);
18311   Bhi = DAG.getBitcast(MulVT, Bhi);
18312
18313   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
18314   // After shifting right const values the result may be all-zero.
18315   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
18316     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
18317     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
18318   }
18319   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
18320     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
18321     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
18322   }
18323
18324   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
18325   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
18326 }
18327
18328 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
18329   assert(Subtarget->isTargetWin64() && "Unexpected target");
18330   EVT VT = Op.getValueType();
18331   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
18332          "Unexpected return type for lowering");
18333
18334   RTLIB::Libcall LC;
18335   bool isSigned;
18336   switch (Op->getOpcode()) {
18337   default: llvm_unreachable("Unexpected request for libcall!");
18338   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
18339   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
18340   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
18341   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
18342   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
18343   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
18344   }
18345
18346   SDLoc dl(Op);
18347   SDValue InChain = DAG.getEntryNode();
18348
18349   TargetLowering::ArgListTy Args;
18350   TargetLowering::ArgListEntry Entry;
18351   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
18352     EVT ArgVT = Op->getOperand(i).getValueType();
18353     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
18354            "Unexpected argument type for lowering");
18355     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
18356     Entry.Node = StackPtr;
18357     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
18358                            false, false, 16);
18359     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
18360     Entry.Ty = PointerType::get(ArgTy,0);
18361     Entry.isSExt = false;
18362     Entry.isZExt = false;
18363     Args.push_back(Entry);
18364   }
18365
18366   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
18367                                          getPointerTy(DAG.getDataLayout()));
18368
18369   TargetLowering::CallLoweringInfo CLI(DAG);
18370   CLI.setDebugLoc(dl).setChain(InChain)
18371     .setCallee(getLibcallCallingConv(LC),
18372                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
18373                Callee, std::move(Args), 0)
18374     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
18375
18376   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
18377   return DAG.getBitcast(VT, CallInfo.first);
18378 }
18379
18380 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
18381                              SelectionDAG &DAG) {
18382   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18383   MVT VT = Op0.getSimpleValueType();
18384   SDLoc dl(Op);
18385
18386   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18387          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18388
18389   // PMULxD operations multiply each even value (starting at 0) of LHS with
18390   // the related value of RHS and produce a widen result.
18391   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18392   // => <2 x i64> <ae|cg>
18393   //
18394   // In other word, to have all the results, we need to perform two PMULxD:
18395   // 1. one with the even values.
18396   // 2. one with the odd values.
18397   // To achieve #2, with need to place the odd values at an even position.
18398   //
18399   // Place the odd value at an even position (basically, shift all values 1
18400   // step to the left):
18401   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18402   // <a|b|c|d> => <b|undef|d|undef>
18403   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18404   // <e|f|g|h> => <f|undef|h|undef>
18405   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18406
18407   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18408   // ints.
18409   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18410   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18411   unsigned Opcode =
18412       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18413   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18414   // => <2 x i64> <ae|cg>
18415   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18416   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18417   // => <2 x i64> <bf|dh>
18418   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18419
18420   // Shuffle it back into the right order.
18421   SDValue Highs, Lows;
18422   if (VT == MVT::v8i32) {
18423     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18424     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18425     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18426     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18427   } else {
18428     const int HighMask[] = {1, 5, 3, 7};
18429     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18430     const int LowMask[] = {0, 4, 2, 6};
18431     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18432   }
18433
18434   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18435   // unsigned multiply.
18436   if (IsSigned && !Subtarget->hasSSE41()) {
18437     SDValue ShAmt = DAG.getConstant(
18438         31, dl,
18439         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
18440     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18441                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18442     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18443                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18444
18445     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18446     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18447   }
18448
18449   // The first result of MUL_LOHI is actually the low value, followed by the
18450   // high value.
18451   SDValue Ops[] = {Lows, Highs};
18452   return DAG.getMergeValues(Ops, dl);
18453 }
18454
18455 // Return true if the required (according to Opcode) shift-imm form is natively
18456 // supported by the Subtarget
18457 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
18458                                         unsigned Opcode) {
18459   if (VT.getScalarSizeInBits() < 16)
18460     return false;
18461
18462   if (VT.is512BitVector() &&
18463       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
18464     return true;
18465
18466   bool LShift = VT.is128BitVector() ||
18467     (VT.is256BitVector() && Subtarget->hasInt256());
18468
18469   bool AShift = LShift && (Subtarget->hasVLX() ||
18470     (VT != MVT::v2i64 && VT != MVT::v4i64));
18471   return (Opcode == ISD::SRA) ? AShift : LShift;
18472 }
18473
18474 // The shift amount is a variable, but it is the same for all vector lanes.
18475 // These instructions are defined together with shift-immediate.
18476 static
18477 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18478                                       unsigned Opcode) {
18479   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18480 }
18481
18482 // Return true if the required (according to Opcode) variable-shift form is
18483 // natively supported by the Subtarget
18484 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18485                                     unsigned Opcode) {
18486
18487   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18488     return false;
18489
18490   // vXi16 supported only on AVX-512, BWI
18491   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18492     return false;
18493
18494   if (VT.is512BitVector() || Subtarget->hasVLX())
18495     return true;
18496
18497   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18498   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18499   return (Opcode == ISD::SRA) ? AShift : LShift;
18500 }
18501
18502 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18503                                          const X86Subtarget *Subtarget) {
18504   MVT VT = Op.getSimpleValueType();
18505   SDLoc dl(Op);
18506   SDValue R = Op.getOperand(0);
18507   SDValue Amt = Op.getOperand(1);
18508
18509   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18510     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18511
18512   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18513     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18514     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18515     SDValue Ex = DAG.getBitcast(ExVT, R);
18516
18517     if (ShiftAmt >= 32) {
18518       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18519       SDValue Upper =
18520           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18521       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18522                                                  ShiftAmt - 32, DAG);
18523       if (VT == MVT::v2i64)
18524         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18525       if (VT == MVT::v4i64)
18526         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18527                                   {9, 1, 11, 3, 13, 5, 15, 7});
18528     } else {
18529       // SRA upper i32, SHL whole i64 and select lower i32.
18530       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18531                                                  ShiftAmt, DAG);
18532       SDValue Lower =
18533           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18534       Lower = DAG.getBitcast(ExVT, Lower);
18535       if (VT == MVT::v2i64)
18536         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18537       if (VT == MVT::v4i64)
18538         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18539                                   {8, 1, 10, 3, 12, 5, 14, 7});
18540     }
18541     return DAG.getBitcast(VT, Ex);
18542   };
18543
18544   // Optimize shl/srl/sra with constant shift amount.
18545   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18546     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18547       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18548
18549       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18550         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18551
18552       // i64 SRA needs to be performed as partial shifts.
18553       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18554           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18555         return ArithmeticShiftRight64(ShiftAmt);
18556
18557       if (VT == MVT::v16i8 ||
18558           (Subtarget->hasInt256() && VT == MVT::v32i8) ||
18559           VT == MVT::v64i8) {
18560         unsigned NumElts = VT.getVectorNumElements();
18561         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18562
18563         // Simple i8 add case
18564         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18565           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18566
18567         // ashr(R, 7)  === cmp_slt(R, 0)
18568         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18569           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18570           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18571         }
18572
18573         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18574         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18575           return SDValue();
18576
18577         if (Op.getOpcode() == ISD::SHL) {
18578           // Make a large shift.
18579           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18580                                                    R, ShiftAmt, DAG);
18581           SHL = DAG.getBitcast(VT, SHL);
18582           // Zero out the rightmost bits.
18583           return DAG.getNode(ISD::AND, dl, VT, SHL,
18584                              DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, VT));
18585         }
18586         if (Op.getOpcode() == ISD::SRL) {
18587           // Make a large shift.
18588           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18589                                                    R, ShiftAmt, DAG);
18590           SRL = DAG.getBitcast(VT, SRL);
18591           // Zero out the leftmost bits.
18592           return DAG.getNode(ISD::AND, dl, VT, SRL,
18593                              DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, VT));
18594         }
18595         if (Op.getOpcode() == ISD::SRA) {
18596           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18597           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18598
18599           SDValue Mask = DAG.getConstant(128 >> ShiftAmt, dl, VT);
18600           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18601           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18602           return Res;
18603         }
18604         llvm_unreachable("Unknown shift opcode.");
18605       }
18606     }
18607   }
18608
18609   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18610   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18611       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18612
18613     // Peek through any splat that was introduced for i64 shift vectorization.
18614     int SplatIndex = -1;
18615     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18616       if (SVN->isSplat()) {
18617         SplatIndex = SVN->getSplatIndex();
18618         Amt = Amt.getOperand(0);
18619         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18620                "Splat shuffle referencing second operand");
18621       }
18622
18623     if (Amt.getOpcode() != ISD::BITCAST ||
18624         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18625       return SDValue();
18626
18627     Amt = Amt.getOperand(0);
18628     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18629                      VT.getVectorNumElements();
18630     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18631     uint64_t ShiftAmt = 0;
18632     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18633     for (unsigned i = 0; i != Ratio; ++i) {
18634       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18635       if (!C)
18636         return SDValue();
18637       // 6 == Log2(64)
18638       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18639     }
18640
18641     // Check remaining shift amounts (if not a splat).
18642     if (SplatIndex < 0) {
18643       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18644         uint64_t ShAmt = 0;
18645         for (unsigned j = 0; j != Ratio; ++j) {
18646           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18647           if (!C)
18648             return SDValue();
18649           // 6 == Log2(64)
18650           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18651         }
18652         if (ShAmt != ShiftAmt)
18653           return SDValue();
18654       }
18655     }
18656
18657     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18658       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18659
18660     if (Op.getOpcode() == ISD::SRA)
18661       return ArithmeticShiftRight64(ShiftAmt);
18662   }
18663
18664   return SDValue();
18665 }
18666
18667 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18668                                         const X86Subtarget* Subtarget) {
18669   MVT VT = Op.getSimpleValueType();
18670   SDLoc dl(Op);
18671   SDValue R = Op.getOperand(0);
18672   SDValue Amt = Op.getOperand(1);
18673
18674   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18675     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18676
18677   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18678     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18679
18680   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18681     SDValue BaseShAmt;
18682     MVT EltVT = VT.getVectorElementType();
18683
18684     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18685       // Check if this build_vector node is doing a splat.
18686       // If so, then set BaseShAmt equal to the splat value.
18687       BaseShAmt = BV->getSplatValue();
18688       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18689         BaseShAmt = SDValue();
18690     } else {
18691       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18692         Amt = Amt.getOperand(0);
18693
18694       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18695       if (SVN && SVN->isSplat()) {
18696         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18697         SDValue InVec = Amt.getOperand(0);
18698         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18699           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18700                  "Unexpected shuffle index found!");
18701           BaseShAmt = InVec.getOperand(SplatIdx);
18702         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18703            if (ConstantSDNode *C =
18704                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18705              if (C->getZExtValue() == SplatIdx)
18706                BaseShAmt = InVec.getOperand(1);
18707            }
18708         }
18709
18710         if (!BaseShAmt)
18711           // Avoid introducing an extract element from a shuffle.
18712           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18713                                   DAG.getIntPtrConstant(SplatIdx, dl));
18714       }
18715     }
18716
18717     if (BaseShAmt.getNode()) {
18718       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18719       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18720         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18721       else if (EltVT.bitsLT(MVT::i32))
18722         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18723
18724       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18725     }
18726   }
18727
18728   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18729   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18730       Amt.getOpcode() == ISD::BITCAST &&
18731       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18732     Amt = Amt.getOperand(0);
18733     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18734                      VT.getVectorNumElements();
18735     std::vector<SDValue> Vals(Ratio);
18736     for (unsigned i = 0; i != Ratio; ++i)
18737       Vals[i] = Amt.getOperand(i);
18738     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18739       for (unsigned j = 0; j != Ratio; ++j)
18740         if (Vals[j] != Amt.getOperand(i + j))
18741           return SDValue();
18742     }
18743
18744     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18745       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18746   }
18747   return SDValue();
18748 }
18749
18750 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18751                           SelectionDAG &DAG) {
18752   MVT VT = Op.getSimpleValueType();
18753   SDLoc dl(Op);
18754   SDValue R = Op.getOperand(0);
18755   SDValue Amt = Op.getOperand(1);
18756
18757   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18758   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18759
18760   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18761     return V;
18762
18763   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18764     return V;
18765
18766   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18767     return Op;
18768
18769   // XOP has 128-bit variable logical/arithmetic shifts.
18770   // +ve/-ve Amt = shift left/right.
18771   if (Subtarget->hasXOP() &&
18772       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18773        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18774     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18775       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18776       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18777     }
18778     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18779       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18780     if (Op.getOpcode() == ISD::SRA)
18781       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18782   }
18783
18784   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18785   // shifts per-lane and then shuffle the partial results back together.
18786   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18787     // Splat the shift amounts so the scalar shifts above will catch it.
18788     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18789     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18790     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18791     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18792     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18793   }
18794
18795   // i64 vector arithmetic shift can be emulated with the transform:
18796   // M = lshr(SIGN_BIT, Amt)
18797   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18798   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18799       Op.getOpcode() == ISD::SRA) {
18800     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18801     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18802     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18803     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18804     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18805     return R;
18806   }
18807
18808   // If possible, lower this packed shift into a vector multiply instead of
18809   // expanding it into a sequence of scalar shifts.
18810   // Do this only if the vector shift count is a constant build_vector.
18811   if (Op.getOpcode() == ISD::SHL &&
18812       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18813        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18814       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18815     SmallVector<SDValue, 8> Elts;
18816     MVT SVT = VT.getVectorElementType();
18817     unsigned SVTBits = SVT.getSizeInBits();
18818     APInt One(SVTBits, 1);
18819     unsigned NumElems = VT.getVectorNumElements();
18820
18821     for (unsigned i=0; i !=NumElems; ++i) {
18822       SDValue Op = Amt->getOperand(i);
18823       if (Op->getOpcode() == ISD::UNDEF) {
18824         Elts.push_back(Op);
18825         continue;
18826       }
18827
18828       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18829       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18830       uint64_t ShAmt = C.getZExtValue();
18831       if (ShAmt >= SVTBits) {
18832         Elts.push_back(DAG.getUNDEF(SVT));
18833         continue;
18834       }
18835       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18836     }
18837     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18838     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18839   }
18840
18841   // Lower SHL with variable shift amount.
18842   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18843     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18844
18845     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18846                      DAG.getConstant(0x3f800000U, dl, VT));
18847     Op = DAG.getBitcast(MVT::v4f32, Op);
18848     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18849     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18850   }
18851
18852   // If possible, lower this shift as a sequence of two shifts by
18853   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18854   // Example:
18855   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18856   //
18857   // Could be rewritten as:
18858   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18859   //
18860   // The advantage is that the two shifts from the example would be
18861   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18862   // the vector shift into four scalar shifts plus four pairs of vector
18863   // insert/extract.
18864   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18865       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18866     unsigned TargetOpcode = X86ISD::MOVSS;
18867     bool CanBeSimplified;
18868     // The splat value for the first packed shift (the 'X' from the example).
18869     SDValue Amt1 = Amt->getOperand(0);
18870     // The splat value for the second packed shift (the 'Y' from the example).
18871     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18872                                         Amt->getOperand(2);
18873
18874     // See if it is possible to replace this node with a sequence of
18875     // two shifts followed by a MOVSS/MOVSD
18876     if (VT == MVT::v4i32) {
18877       // Check if it is legal to use a MOVSS.
18878       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18879                         Amt2 == Amt->getOperand(3);
18880       if (!CanBeSimplified) {
18881         // Otherwise, check if we can still simplify this node using a MOVSD.
18882         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18883                           Amt->getOperand(2) == Amt->getOperand(3);
18884         TargetOpcode = X86ISD::MOVSD;
18885         Amt2 = Amt->getOperand(2);
18886       }
18887     } else {
18888       // Do similar checks for the case where the machine value type
18889       // is MVT::v8i16.
18890       CanBeSimplified = Amt1 == Amt->getOperand(1);
18891       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18892         CanBeSimplified = Amt2 == Amt->getOperand(i);
18893
18894       if (!CanBeSimplified) {
18895         TargetOpcode = X86ISD::MOVSD;
18896         CanBeSimplified = true;
18897         Amt2 = Amt->getOperand(4);
18898         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18899           CanBeSimplified = Amt1 == Amt->getOperand(i);
18900         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18901           CanBeSimplified = Amt2 == Amt->getOperand(j);
18902       }
18903     }
18904
18905     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18906         isa<ConstantSDNode>(Amt2)) {
18907       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18908       MVT CastVT = MVT::v4i32;
18909       SDValue Splat1 =
18910         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18911       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18912       SDValue Splat2 =
18913         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18914       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18915       if (TargetOpcode == X86ISD::MOVSD)
18916         CastVT = MVT::v2i64;
18917       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18918       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18919       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18920                                             BitCast1, DAG);
18921       return DAG.getBitcast(VT, Result);
18922     }
18923   }
18924
18925   // v4i32 Non Uniform Shifts.
18926   // If the shift amount is constant we can shift each lane using the SSE2
18927   // immediate shifts, else we need to zero-extend each lane to the lower i64
18928   // and shift using the SSE2 variable shifts.
18929   // The separate results can then be blended together.
18930   if (VT == MVT::v4i32) {
18931     unsigned Opc = Op.getOpcode();
18932     SDValue Amt0, Amt1, Amt2, Amt3;
18933     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18934       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18935       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18936       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18937       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18938     } else {
18939       // ISD::SHL is handled above but we include it here for completeness.
18940       switch (Opc) {
18941       default:
18942         llvm_unreachable("Unknown target vector shift node");
18943       case ISD::SHL:
18944         Opc = X86ISD::VSHL;
18945         break;
18946       case ISD::SRL:
18947         Opc = X86ISD::VSRL;
18948         break;
18949       case ISD::SRA:
18950         Opc = X86ISD::VSRA;
18951         break;
18952       }
18953       // The SSE2 shifts use the lower i64 as the same shift amount for
18954       // all lanes and the upper i64 is ignored. These shuffle masks
18955       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18956       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18957       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18958       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18959       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18960       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18961     }
18962
18963     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18964     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18965     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18966     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18967     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18968     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18969     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18970   }
18971
18972   if (VT == MVT::v16i8 ||
18973       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18974     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18975     unsigned ShiftOpcode = Op->getOpcode();
18976
18977     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18978       // On SSE41 targets we make use of the fact that VSELECT lowers
18979       // to PBLENDVB which selects bytes based just on the sign bit.
18980       if (Subtarget->hasSSE41()) {
18981         V0 = DAG.getBitcast(VT, V0);
18982         V1 = DAG.getBitcast(VT, V1);
18983         Sel = DAG.getBitcast(VT, Sel);
18984         return DAG.getBitcast(SelVT,
18985                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18986       }
18987       // On pre-SSE41 targets we test for the sign bit by comparing to
18988       // zero - a negative value will set all bits of the lanes to true
18989       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18990       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18991       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18992       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18993     };
18994
18995     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18996     // We can safely do this using i16 shifts as we're only interested in
18997     // the 3 lower bits of each byte.
18998     Amt = DAG.getBitcast(ExtVT, Amt);
18999     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
19000     Amt = DAG.getBitcast(VT, Amt);
19001
19002     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
19003       // r = VSELECT(r, shift(r, 4), a);
19004       SDValue M =
19005           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
19006       R = SignBitSelect(VT, Amt, M, R);
19007
19008       // a += a
19009       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
19010
19011       // r = VSELECT(r, shift(r, 2), a);
19012       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
19013       R = SignBitSelect(VT, Amt, M, R);
19014
19015       // a += a
19016       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
19017
19018       // return VSELECT(r, shift(r, 1), a);
19019       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
19020       R = SignBitSelect(VT, Amt, M, R);
19021       return R;
19022     }
19023
19024     if (Op->getOpcode() == ISD::SRA) {
19025       // For SRA we need to unpack each byte to the higher byte of a i16 vector
19026       // so we can correctly sign extend. We don't care what happens to the
19027       // lower byte.
19028       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
19029       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
19030       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
19031       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
19032       ALo = DAG.getBitcast(ExtVT, ALo);
19033       AHi = DAG.getBitcast(ExtVT, AHi);
19034       RLo = DAG.getBitcast(ExtVT, RLo);
19035       RHi = DAG.getBitcast(ExtVT, RHi);
19036
19037       // r = VSELECT(r, shift(r, 4), a);
19038       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
19039                                 DAG.getConstant(4, dl, ExtVT));
19040       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
19041                                 DAG.getConstant(4, dl, ExtVT));
19042       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
19043       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
19044
19045       // a += a
19046       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
19047       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
19048
19049       // r = VSELECT(r, shift(r, 2), a);
19050       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
19051                         DAG.getConstant(2, dl, ExtVT));
19052       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
19053                         DAG.getConstant(2, dl, ExtVT));
19054       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
19055       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
19056
19057       // a += a
19058       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
19059       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
19060
19061       // r = VSELECT(r, shift(r, 1), a);
19062       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
19063                         DAG.getConstant(1, dl, ExtVT));
19064       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
19065                         DAG.getConstant(1, dl, ExtVT));
19066       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
19067       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
19068
19069       // Logical shift the result back to the lower byte, leaving a zero upper
19070       // byte
19071       // meaning that we can safely pack with PACKUSWB.
19072       RLo =
19073           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
19074       RHi =
19075           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
19076       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
19077     }
19078   }
19079
19080   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
19081   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
19082   // solution better.
19083   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
19084     MVT ExtVT = MVT::v8i32;
19085     unsigned ExtOpc =
19086         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
19087     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
19088     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
19089     return DAG.getNode(ISD::TRUNCATE, dl, VT,
19090                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
19091   }
19092
19093   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
19094     MVT ExtVT = MVT::v8i32;
19095     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
19096     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
19097     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
19098     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
19099     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
19100     ALo = DAG.getBitcast(ExtVT, ALo);
19101     AHi = DAG.getBitcast(ExtVT, AHi);
19102     RLo = DAG.getBitcast(ExtVT, RLo);
19103     RHi = DAG.getBitcast(ExtVT, RHi);
19104     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
19105     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
19106     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
19107     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
19108     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
19109   }
19110
19111   if (VT == MVT::v8i16) {
19112     unsigned ShiftOpcode = Op->getOpcode();
19113
19114     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
19115       // On SSE41 targets we make use of the fact that VSELECT lowers
19116       // to PBLENDVB which selects bytes based just on the sign bit.
19117       if (Subtarget->hasSSE41()) {
19118         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
19119         V0 = DAG.getBitcast(ExtVT, V0);
19120         V1 = DAG.getBitcast(ExtVT, V1);
19121         Sel = DAG.getBitcast(ExtVT, Sel);
19122         return DAG.getBitcast(
19123             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
19124       }
19125       // On pre-SSE41 targets we splat the sign bit - a negative value will
19126       // set all bits of the lanes to true and VSELECT uses that in
19127       // its OR(AND(V0,C),AND(V1,~C)) lowering.
19128       SDValue C =
19129           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
19130       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
19131     };
19132
19133     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
19134     if (Subtarget->hasSSE41()) {
19135       // On SSE41 targets we need to replicate the shift mask in both
19136       // bytes for PBLENDVB.
19137       Amt = DAG.getNode(
19138           ISD::OR, dl, VT,
19139           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
19140           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
19141     } else {
19142       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
19143     }
19144
19145     // r = VSELECT(r, shift(r, 8), a);
19146     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
19147     R = SignBitSelect(Amt, M, R);
19148
19149     // a += a
19150     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
19151
19152     // r = VSELECT(r, shift(r, 4), a);
19153     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
19154     R = SignBitSelect(Amt, M, R);
19155
19156     // a += a
19157     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
19158
19159     // r = VSELECT(r, shift(r, 2), a);
19160     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
19161     R = SignBitSelect(Amt, M, R);
19162
19163     // a += a
19164     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
19165
19166     // return VSELECT(r, shift(r, 1), a);
19167     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
19168     R = SignBitSelect(Amt, M, R);
19169     return R;
19170   }
19171
19172   // Decompose 256-bit shifts into smaller 128-bit shifts.
19173   if (VT.is256BitVector()) {
19174     unsigned NumElems = VT.getVectorNumElements();
19175     MVT EltVT = VT.getVectorElementType();
19176     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
19177
19178     // Extract the two vectors
19179     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
19180     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
19181
19182     // Recreate the shift amount vectors
19183     SDValue Amt1, Amt2;
19184     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
19185       // Constant shift amount
19186       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
19187       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
19188       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
19189
19190       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
19191       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
19192     } else {
19193       // Variable shift amount
19194       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
19195       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
19196     }
19197
19198     // Issue new vector shifts for the smaller types
19199     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
19200     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
19201
19202     // Concatenate the result back
19203     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
19204   }
19205
19206   return SDValue();
19207 }
19208
19209 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
19210                            SelectionDAG &DAG) {
19211   MVT VT = Op.getSimpleValueType();
19212   SDLoc DL(Op);
19213   SDValue R = Op.getOperand(0);
19214   SDValue Amt = Op.getOperand(1);
19215
19216   assert(VT.isVector() && "Custom lowering only for vector rotates!");
19217   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
19218   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
19219
19220   // XOP has 128-bit vector variable + immediate rotates.
19221   // +ve/-ve Amt = rotate left/right.
19222
19223   // Split 256-bit integers.
19224   if (VT.is256BitVector())
19225     return Lower256IntArith(Op, DAG);
19226
19227   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
19228
19229   // Attempt to rotate by immediate.
19230   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
19231     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
19232       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
19233       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
19234       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
19235                          DAG.getConstant(RotateAmt, DL, MVT::i8));
19236     }
19237   }
19238
19239   // Use general rotate by variable (per-element).
19240   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
19241 }
19242
19243 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
19244   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
19245   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
19246   // looks for this combo and may remove the "setcc" instruction if the "setcc"
19247   // has only one use.
19248   SDNode *N = Op.getNode();
19249   SDValue LHS = N->getOperand(0);
19250   SDValue RHS = N->getOperand(1);
19251   unsigned BaseOp = 0;
19252   unsigned Cond = 0;
19253   SDLoc DL(Op);
19254   switch (Op.getOpcode()) {
19255   default: llvm_unreachable("Unknown ovf instruction!");
19256   case ISD::SADDO:
19257     // A subtract of one will be selected as a INC. Note that INC doesn't
19258     // set CF, so we can't do this for UADDO.
19259     if (isOneConstant(RHS)) {
19260         BaseOp = X86ISD::INC;
19261         Cond = X86::COND_O;
19262         break;
19263       }
19264     BaseOp = X86ISD::ADD;
19265     Cond = X86::COND_O;
19266     break;
19267   case ISD::UADDO:
19268     BaseOp = X86ISD::ADD;
19269     Cond = X86::COND_B;
19270     break;
19271   case ISD::SSUBO:
19272     // A subtract of one will be selected as a DEC. Note that DEC doesn't
19273     // set CF, so we can't do this for USUBO.
19274     if (isOneConstant(RHS)) {
19275         BaseOp = X86ISD::DEC;
19276         Cond = X86::COND_O;
19277         break;
19278       }
19279     BaseOp = X86ISD::SUB;
19280     Cond = X86::COND_O;
19281     break;
19282   case ISD::USUBO:
19283     BaseOp = X86ISD::SUB;
19284     Cond = X86::COND_B;
19285     break;
19286   case ISD::SMULO:
19287     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
19288     Cond = X86::COND_O;
19289     break;
19290   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
19291     if (N->getValueType(0) == MVT::i8) {
19292       BaseOp = X86ISD::UMUL8;
19293       Cond = X86::COND_O;
19294       break;
19295     }
19296     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
19297                                  MVT::i32);
19298     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
19299
19300     SDValue SetCC =
19301       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
19302                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
19303                   SDValue(Sum.getNode(), 2));
19304
19305     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19306   }
19307   }
19308
19309   // Also sets EFLAGS.
19310   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
19311   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
19312
19313   SDValue SetCC =
19314     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
19315                 DAG.getConstant(Cond, DL, MVT::i32),
19316                 SDValue(Sum.getNode(), 1));
19317
19318   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
19319 }
19320
19321 /// Returns true if the operand type is exactly twice the native width, and
19322 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
19323 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
19324 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
19325 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
19326   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
19327
19328   if (OpWidth == 64)
19329     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
19330   else if (OpWidth == 128)
19331     return Subtarget->hasCmpxchg16b();
19332   else
19333     return false;
19334 }
19335
19336 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
19337   return needsCmpXchgNb(SI->getValueOperand()->getType());
19338 }
19339
19340 // Note: this turns large loads into lock cmpxchg8b/16b.
19341 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
19342 TargetLowering::AtomicExpansionKind
19343 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
19344   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
19345   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
19346                                                : AtomicExpansionKind::None;
19347 }
19348
19349 TargetLowering::AtomicExpansionKind
19350 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
19351   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19352   Type *MemType = AI->getType();
19353
19354   // If the operand is too big, we must see if cmpxchg8/16b is available
19355   // and default to library calls otherwise.
19356   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
19357     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
19358                                    : AtomicExpansionKind::None;
19359   }
19360
19361   AtomicRMWInst::BinOp Op = AI->getOperation();
19362   switch (Op) {
19363   default:
19364     llvm_unreachable("Unknown atomic operation");
19365   case AtomicRMWInst::Xchg:
19366   case AtomicRMWInst::Add:
19367   case AtomicRMWInst::Sub:
19368     // It's better to use xadd, xsub or xchg for these in all cases.
19369     return AtomicExpansionKind::None;
19370   case AtomicRMWInst::Or:
19371   case AtomicRMWInst::And:
19372   case AtomicRMWInst::Xor:
19373     // If the atomicrmw's result isn't actually used, we can just add a "lock"
19374     // prefix to a normal instruction for these operations.
19375     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
19376                             : AtomicExpansionKind::None;
19377   case AtomicRMWInst::Nand:
19378   case AtomicRMWInst::Max:
19379   case AtomicRMWInst::Min:
19380   case AtomicRMWInst::UMax:
19381   case AtomicRMWInst::UMin:
19382     // These always require a non-trivial set of data operations on x86. We must
19383     // use a cmpxchg loop.
19384     return AtomicExpansionKind::CmpXChg;
19385   }
19386 }
19387
19388 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19389   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19390   // no-sse2). There isn't any reason to disable it if the target processor
19391   // supports it.
19392   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19393 }
19394
19395 LoadInst *
19396 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19397   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
19398   Type *MemType = AI->getType();
19399   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19400   // there is no benefit in turning such RMWs into loads, and it is actually
19401   // harmful as it introduces a mfence.
19402   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19403     return nullptr;
19404
19405   auto Builder = IRBuilder<>(AI);
19406   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19407   auto SynchScope = AI->getSynchScope();
19408   // We must restrict the ordering to avoid generating loads with Release or
19409   // ReleaseAcquire orderings.
19410   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19411   auto Ptr = AI->getPointerOperand();
19412
19413   // Before the load we need a fence. Here is an example lifted from
19414   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19415   // is required:
19416   // Thread 0:
19417   //   x.store(1, relaxed);
19418   //   r1 = y.fetch_add(0, release);
19419   // Thread 1:
19420   //   y.fetch_add(42, acquire);
19421   //   r2 = x.load(relaxed);
19422   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19423   // lowered to just a load without a fence. A mfence flushes the store buffer,
19424   // making the optimization clearly correct.
19425   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19426   // otherwise, we might be able to be more aggressive on relaxed idempotent
19427   // rmw. In practice, they do not look useful, so we don't try to be
19428   // especially clever.
19429   if (SynchScope == SingleThread)
19430     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19431     // the IR level, so we must wrap it in an intrinsic.
19432     return nullptr;
19433
19434   if (!hasMFENCE(*Subtarget))
19435     // FIXME: it might make sense to use a locked operation here but on a
19436     // different cache-line to prevent cache-line bouncing. In practice it
19437     // is probably a small win, and x86 processors without mfence are rare
19438     // enough that we do not bother.
19439     return nullptr;
19440
19441   Function *MFence =
19442       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
19443   Builder.CreateCall(MFence, {});
19444
19445   // Finally we can emit the atomic load.
19446   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19447           AI->getType()->getPrimitiveSizeInBits());
19448   Loaded->setAtomic(Order, SynchScope);
19449   AI->replaceAllUsesWith(Loaded);
19450   AI->eraseFromParent();
19451   return Loaded;
19452 }
19453
19454 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19455                                  SelectionDAG &DAG) {
19456   SDLoc dl(Op);
19457   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19458     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19459   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19460     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19461
19462   // The only fence that needs an instruction is a sequentially-consistent
19463   // cross-thread fence.
19464   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19465     if (hasMFENCE(*Subtarget))
19466       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19467
19468     SDValue Chain = Op.getOperand(0);
19469     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19470     SDValue Ops[] = {
19471       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19472       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19473       DAG.getRegister(0, MVT::i32),            // Index
19474       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19475       DAG.getRegister(0, MVT::i32),            // Segment.
19476       Zero,
19477       Chain
19478     };
19479     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19480     return SDValue(Res, 0);
19481   }
19482
19483   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19484   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19485 }
19486
19487 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19488                              SelectionDAG &DAG) {
19489   MVT T = Op.getSimpleValueType();
19490   SDLoc DL(Op);
19491   unsigned Reg = 0;
19492   unsigned size = 0;
19493   switch(T.SimpleTy) {
19494   default: llvm_unreachable("Invalid value type!");
19495   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19496   case MVT::i16: Reg = X86::AX;  size = 2; break;
19497   case MVT::i32: Reg = X86::EAX; size = 4; break;
19498   case MVT::i64:
19499     assert(Subtarget->is64Bit() && "Node not type legal!");
19500     Reg = X86::RAX; size = 8;
19501     break;
19502   }
19503   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19504                                   Op.getOperand(2), SDValue());
19505   SDValue Ops[] = { cpIn.getValue(0),
19506                     Op.getOperand(1),
19507                     Op.getOperand(3),
19508                     DAG.getTargetConstant(size, DL, MVT::i8),
19509                     cpIn.getValue(1) };
19510   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19511   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19512   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19513                                            Ops, T, MMO);
19514
19515   SDValue cpOut =
19516     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19517   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19518                                       MVT::i32, cpOut.getValue(2));
19519   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19520                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19521                                 EFLAGS);
19522
19523   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19524   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19525   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19526   return SDValue();
19527 }
19528
19529 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19530                             SelectionDAG &DAG) {
19531   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19532   MVT DstVT = Op.getSimpleValueType();
19533
19534   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19535     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19536     if (DstVT != MVT::f64)
19537       // This conversion needs to be expanded.
19538       return SDValue();
19539
19540     SDValue InVec = Op->getOperand(0);
19541     SDLoc dl(Op);
19542     unsigned NumElts = SrcVT.getVectorNumElements();
19543     MVT SVT = SrcVT.getVectorElementType();
19544
19545     // Widen the vector in input in the case of MVT::v2i32.
19546     // Example: from MVT::v2i32 to MVT::v4i32.
19547     SmallVector<SDValue, 16> Elts;
19548     for (unsigned i = 0, e = NumElts; i != e; ++i)
19549       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19550                                  DAG.getIntPtrConstant(i, dl)));
19551
19552     // Explicitly mark the extra elements as Undef.
19553     Elts.append(NumElts, DAG.getUNDEF(SVT));
19554
19555     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19556     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19557     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19558     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19559                        DAG.getIntPtrConstant(0, dl));
19560   }
19561
19562   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19563          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19564   assert((DstVT == MVT::i64 ||
19565           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19566          "Unexpected custom BITCAST");
19567   // i64 <=> MMX conversions are Legal.
19568   if (SrcVT==MVT::i64 && DstVT.isVector())
19569     return Op;
19570   if (DstVT==MVT::i64 && SrcVT.isVector())
19571     return Op;
19572   // MMX <=> MMX conversions are Legal.
19573   if (SrcVT.isVector() && DstVT.isVector())
19574     return Op;
19575   // All other conversions need to be expanded.
19576   return SDValue();
19577 }
19578
19579 /// Compute the horizontal sum of bytes in V for the elements of VT.
19580 ///
19581 /// Requires V to be a byte vector and VT to be an integer vector type with
19582 /// wider elements than V's type. The width of the elements of VT determines
19583 /// how many bytes of V are summed horizontally to produce each element of the
19584 /// result.
19585 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19586                                       const X86Subtarget *Subtarget,
19587                                       SelectionDAG &DAG) {
19588   SDLoc DL(V);
19589   MVT ByteVecVT = V.getSimpleValueType();
19590   MVT EltVT = VT.getVectorElementType();
19591   int NumElts = VT.getVectorNumElements();
19592   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19593          "Expected value to have byte element type.");
19594   assert(EltVT != MVT::i8 &&
19595          "Horizontal byte sum only makes sense for wider elements!");
19596   unsigned VecSize = VT.getSizeInBits();
19597   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19598
19599   // PSADBW instruction horizontally add all bytes and leave the result in i64
19600   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19601   if (EltVT == MVT::i64) {
19602     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19603     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19604     V = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT, V, Zeros);
19605     return DAG.getBitcast(VT, V);
19606   }
19607
19608   if (EltVT == MVT::i32) {
19609     // We unpack the low half and high half into i32s interleaved with zeros so
19610     // that we can use PSADBW to horizontally sum them. The most useful part of
19611     // this is that it lines up the results of two PSADBW instructions to be
19612     // two v2i64 vectors which concatenated are the 4 population counts. We can
19613     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19614     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19615     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19616     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19617
19618     // Do the horizontal sums into two v2i64s.
19619     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19620     MVT SadVecVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
19621     Low = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19622                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19623     High = DAG.getNode(X86ISD::PSADBW, DL, SadVecVT,
19624                        DAG.getBitcast(ByteVecVT, High), Zeros);
19625
19626     // Merge them together.
19627     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19628     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19629                     DAG.getBitcast(ShortVecVT, Low),
19630                     DAG.getBitcast(ShortVecVT, High));
19631
19632     return DAG.getBitcast(VT, V);
19633   }
19634
19635   // The only element type left is i16.
19636   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19637
19638   // To obtain pop count for each i16 element starting from the pop count for
19639   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19640   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19641   // directly supported.
19642   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19643   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19644   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19645   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19646                   DAG.getBitcast(ByteVecVT, V));
19647   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19648 }
19649
19650 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19651                                         const X86Subtarget *Subtarget,
19652                                         SelectionDAG &DAG) {
19653   MVT VT = Op.getSimpleValueType();
19654   MVT EltVT = VT.getVectorElementType();
19655   unsigned VecSize = VT.getSizeInBits();
19656
19657   // Implement a lookup table in register by using an algorithm based on:
19658   // http://wm.ite.pl/articles/sse-popcount.html
19659   //
19660   // The general idea is that every lower byte nibble in the input vector is an
19661   // index into a in-register pre-computed pop count table. We then split up the
19662   // input vector in two new ones: (1) a vector with only the shifted-right
19663   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19664   // masked out higher ones) for each byte. PSHUB is used separately with both
19665   // to index the in-register table. Next, both are added and the result is a
19666   // i8 vector where each element contains the pop count for input byte.
19667   //
19668   // To obtain the pop count for elements != i8, we follow up with the same
19669   // approach and use additional tricks as described below.
19670   //
19671   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19672                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19673                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19674                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19675
19676   int NumByteElts = VecSize / 8;
19677   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19678   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19679   SmallVector<SDValue, 16> LUTVec;
19680   for (int i = 0; i < NumByteElts; ++i)
19681     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19682   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19683   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19684                                   DAG.getConstant(0x0F, DL, MVT::i8));
19685   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19686
19687   // High nibbles
19688   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19689   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19690   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19691
19692   // Low nibbles
19693   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19694
19695   // The input vector is used as the shuffle mask that index elements into the
19696   // LUT. After counting low and high nibbles, add the vector to obtain the
19697   // final pop count per i8 element.
19698   SDValue HighPopCnt =
19699       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19700   SDValue LowPopCnt =
19701       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19702   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19703
19704   if (EltVT == MVT::i8)
19705     return PopCnt;
19706
19707   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19708 }
19709
19710 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19711                                        const X86Subtarget *Subtarget,
19712                                        SelectionDAG &DAG) {
19713   MVT VT = Op.getSimpleValueType();
19714   assert(VT.is128BitVector() &&
19715          "Only 128-bit vector bitmath lowering supported.");
19716
19717   int VecSize = VT.getSizeInBits();
19718   MVT EltVT = VT.getVectorElementType();
19719   int Len = EltVT.getSizeInBits();
19720
19721   // This is the vectorized version of the "best" algorithm from
19722   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19723   // with a minor tweak to use a series of adds + shifts instead of vector
19724   // multiplications. Implemented for all integer vector types. We only use
19725   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19726   // much faster, even faster than using native popcnt instructions.
19727
19728   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19729     MVT VT = V.getSimpleValueType();
19730     SmallVector<SDValue, 32> Shifters(
19731         VT.getVectorNumElements(),
19732         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19733     return DAG.getNode(OpCode, DL, VT, V,
19734                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19735   };
19736   auto GetMask = [&](SDValue V, APInt Mask) {
19737     MVT VT = V.getSimpleValueType();
19738     SmallVector<SDValue, 32> Masks(
19739         VT.getVectorNumElements(),
19740         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19741     return DAG.getNode(ISD::AND, DL, VT, V,
19742                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19743   };
19744
19745   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19746   // x86, so set the SRL type to have elements at least i16 wide. This is
19747   // correct because all of our SRLs are followed immediately by a mask anyways
19748   // that handles any bits that sneak into the high bits of the byte elements.
19749   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19750
19751   SDValue V = Op;
19752
19753   // v = v - ((v >> 1) & 0x55555555...)
19754   SDValue Srl =
19755       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19756   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19757   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19758
19759   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19760   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19761   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19762   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19763   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19764
19765   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19766   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19767   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19768   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19769
19770   // At this point, V contains the byte-wise population count, and we are
19771   // merely doing a horizontal sum if necessary to get the wider element
19772   // counts.
19773   if (EltVT == MVT::i8)
19774     return V;
19775
19776   return LowerHorizontalByteSum(
19777       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19778       DAG);
19779 }
19780
19781 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19782                                 SelectionDAG &DAG) {
19783   MVT VT = Op.getSimpleValueType();
19784   // FIXME: Need to add AVX-512 support here!
19785   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19786          "Unknown CTPOP type to handle");
19787   SDLoc DL(Op.getNode());
19788   SDValue Op0 = Op.getOperand(0);
19789
19790   if (!Subtarget->hasSSSE3()) {
19791     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19792     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19793     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19794   }
19795
19796   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19797     unsigned NumElems = VT.getVectorNumElements();
19798
19799     // Extract each 128-bit vector, compute pop count and concat the result.
19800     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19801     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19802
19803     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19804                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19805                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19806   }
19807
19808   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19809 }
19810
19811 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19812                           SelectionDAG &DAG) {
19813   assert(Op.getSimpleValueType().isVector() &&
19814          "We only do custom lowering for vector population count.");
19815   return LowerVectorCTPOP(Op, Subtarget, DAG);
19816 }
19817
19818 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19819   SDNode *Node = Op.getNode();
19820   SDLoc dl(Node);
19821   EVT T = Node->getValueType(0);
19822   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19823                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19824   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19825                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19826                        Node->getOperand(0),
19827                        Node->getOperand(1), negOp,
19828                        cast<AtomicSDNode>(Node)->getMemOperand(),
19829                        cast<AtomicSDNode>(Node)->getOrdering(),
19830                        cast<AtomicSDNode>(Node)->getSynchScope());
19831 }
19832
19833 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19834   SDNode *Node = Op.getNode();
19835   SDLoc dl(Node);
19836   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19837
19838   // Convert seq_cst store -> xchg
19839   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19840   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19841   //        (The only way to get a 16-byte store is cmpxchg16b)
19842   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19843   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19844       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19845     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19846                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19847                                  Node->getOperand(0),
19848                                  Node->getOperand(1), Node->getOperand(2),
19849                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19850                                  cast<AtomicSDNode>(Node)->getOrdering(),
19851                                  cast<AtomicSDNode>(Node)->getSynchScope());
19852     return Swap.getValue(1);
19853   }
19854   // Other atomic stores have a simple pattern.
19855   return Op;
19856 }
19857
19858 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19859   MVT VT = Op.getNode()->getSimpleValueType(0);
19860
19861   // Let legalize expand this if it isn't a legal type yet.
19862   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19863     return SDValue();
19864
19865   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19866
19867   unsigned Opc;
19868   bool ExtraOp = false;
19869   switch (Op.getOpcode()) {
19870   default: llvm_unreachable("Invalid code");
19871   case ISD::ADDC: Opc = X86ISD::ADD; break;
19872   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19873   case ISD::SUBC: Opc = X86ISD::SUB; break;
19874   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19875   }
19876
19877   if (!ExtraOp)
19878     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19879                        Op.getOperand(1));
19880   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19881                      Op.getOperand(1), Op.getOperand(2));
19882 }
19883
19884 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19885                             SelectionDAG &DAG) {
19886   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19887
19888   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19889   // which returns the values as { float, float } (in XMM0) or
19890   // { double, double } (which is returned in XMM0, XMM1).
19891   SDLoc dl(Op);
19892   SDValue Arg = Op.getOperand(0);
19893   EVT ArgVT = Arg.getValueType();
19894   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19895
19896   TargetLowering::ArgListTy Args;
19897   TargetLowering::ArgListEntry Entry;
19898
19899   Entry.Node = Arg;
19900   Entry.Ty = ArgTy;
19901   Entry.isSExt = false;
19902   Entry.isZExt = false;
19903   Args.push_back(Entry);
19904
19905   bool isF64 = ArgVT == MVT::f64;
19906   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19907   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19908   // the results are returned via SRet in memory.
19909   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19910   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19911   SDValue Callee =
19912       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19913
19914   Type *RetTy = isF64
19915     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19916     : (Type*)VectorType::get(ArgTy, 4);
19917
19918   TargetLowering::CallLoweringInfo CLI(DAG);
19919   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19920     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19921
19922   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19923
19924   if (isF64)
19925     // Returned in xmm0 and xmm1.
19926     return CallResult.first;
19927
19928   // Returned in bits 0:31 and 32:64 xmm0.
19929   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19930                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19931   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19932                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19933   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19934   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19935 }
19936
19937 /// Widen a vector input to a vector of NVT.  The
19938 /// input vector must have the same element type as NVT.
19939 static SDValue ExtendToType(SDValue InOp, MVT NVT, SelectionDAG &DAG,
19940                             bool FillWithZeroes = false) {
19941   // Check if InOp already has the right width.
19942   MVT InVT = InOp.getSimpleValueType();
19943   if (InVT == NVT)
19944     return InOp;
19945
19946   if (InOp.isUndef())
19947     return DAG.getUNDEF(NVT);
19948
19949   assert(InVT.getVectorElementType() == NVT.getVectorElementType() &&
19950          "input and widen element type must match");
19951
19952   unsigned InNumElts = InVT.getVectorNumElements();
19953   unsigned WidenNumElts = NVT.getVectorNumElements();
19954   assert(WidenNumElts > InNumElts && WidenNumElts % InNumElts == 0 &&
19955          "Unexpected request for vector widening");
19956
19957   EVT EltVT = NVT.getVectorElementType();
19958
19959   SDLoc dl(InOp);
19960   if (InOp.getOpcode() == ISD::CONCAT_VECTORS &&
19961       InOp.getNumOperands() == 2) {
19962     SDValue N1 = InOp.getOperand(1);
19963     if ((ISD::isBuildVectorAllZeros(N1.getNode()) && FillWithZeroes) ||
19964         N1.isUndef()) {
19965       InOp = InOp.getOperand(0);
19966       InVT = InOp.getSimpleValueType();
19967       InNumElts = InVT.getVectorNumElements();
19968     }
19969   }
19970   if (ISD::isBuildVectorOfConstantSDNodes(InOp.getNode()) ||
19971       ISD::isBuildVectorOfConstantFPSDNodes(InOp.getNode())) {
19972     SmallVector<SDValue, 16> Ops;
19973     for (unsigned i = 0; i < InNumElts; ++i)
19974       Ops.push_back(InOp.getOperand(i));
19975
19976     SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, EltVT) :
19977       DAG.getUNDEF(EltVT);
19978     for (unsigned i = 0; i < WidenNumElts - InNumElts; ++i)
19979       Ops.push_back(FillVal);
19980     return DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Ops);
19981   }
19982   SDValue FillVal = FillWithZeroes ? DAG.getConstant(0, dl, NVT) :
19983     DAG.getUNDEF(NVT);
19984   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NVT, FillVal,
19985                      InOp, DAG.getIntPtrConstant(0, dl));
19986 }
19987
19988 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19989                              SelectionDAG &DAG) {
19990   assert(Subtarget->hasAVX512() &&
19991          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19992
19993   // X86 scatter kills mask register, so its type should be added to
19994   // the list of return values.
19995   // If the "scatter" has 2 return values, it is already handled.
19996   if (Op.getNode()->getNumValues() == 2)
19997     return Op;
19998
19999   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
20000   SDValue Src = N->getValue();
20001   MVT VT = Src.getSimpleValueType();
20002   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
20003   SDLoc dl(Op);
20004
20005   SDValue NewScatter;
20006   SDValue Index = N->getIndex();
20007   SDValue Mask = N->getMask();
20008   SDValue Chain = N->getChain();
20009   SDValue BasePtr = N->getBasePtr();
20010   MVT MemVT = N->getMemoryVT().getSimpleVT();
20011   MVT IndexVT = Index.getSimpleValueType();
20012   MVT MaskVT = Mask.getSimpleValueType();
20013
20014   if (MemVT.getScalarSizeInBits() < VT.getScalarSizeInBits()) {
20015     // The v2i32 value was promoted to v2i64.
20016     // Now we "redo" the type legalizer's work and widen the original
20017     // v2i32 value to v4i32. The original v2i32 is retrieved from v2i64
20018     // with a shuffle.
20019     assert((MemVT == MVT::v2i32 && VT == MVT::v2i64) &&
20020            "Unexpected memory type");
20021     int ShuffleMask[] = {0, 2, -1, -1};
20022     Src = DAG.getVectorShuffle(MVT::v4i32, dl, DAG.getBitcast(MVT::v4i32, Src),
20023                                DAG.getUNDEF(MVT::v4i32), ShuffleMask);
20024     // Now we have 4 elements instead of 2.
20025     // Expand the index.
20026     MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), 4);
20027     Index = ExtendToType(Index, NewIndexVT, DAG);
20028
20029     // Expand the mask with zeroes
20030     // Mask may be <2 x i64> or <2 x i1> at this moment
20031     assert((MaskVT == MVT::v2i1 || MaskVT == MVT::v2i64) &&
20032            "Unexpected mask type");
20033     MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), 4);
20034     Mask = ExtendToType(Mask, ExtMaskVT, DAG, true);
20035     VT = MVT::v4i32;
20036   }
20037
20038   unsigned NumElts = VT.getVectorNumElements();
20039   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
20040       !Index.getSimpleValueType().is512BitVector()) {
20041     // AVX512F supports only 512-bit vectors. Or data or index should
20042     // be 512 bit wide. If now the both index and data are 256-bit, but
20043     // the vector contains 8 elements, we just sign-extend the index
20044     if (IndexVT == MVT::v8i32)
20045       // Just extend index
20046       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
20047     else {
20048       // The minimal number of elts in scatter is 8
20049       NumElts = 8;
20050       // Index
20051       MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), NumElts);
20052       // Use original index here, do not modify the index twice
20053       Index = ExtendToType(N->getIndex(), NewIndexVT, DAG);
20054       if (IndexVT.getScalarType() == MVT::i32)
20055         Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
20056
20057       // Mask
20058       // At this point we have promoted mask operand
20059       assert(MaskVT.getScalarSizeInBits() >= 32 && "unexpected mask type");
20060       MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), NumElts);
20061       // Use the original mask here, do not modify the mask twice
20062       Mask = ExtendToType(N->getMask(), ExtMaskVT, DAG, true);
20063
20064       // The value that should be stored
20065       MVT NewVT = MVT::getVectorVT(VT.getScalarType(), NumElts);
20066       Src = ExtendToType(Src, NewVT, DAG);
20067     }
20068   }
20069   // If the mask is "wide" at this point - truncate it to i1 vector
20070   MVT BitMaskVT = MVT::getVectorVT(MVT::i1, NumElts);
20071   Mask = DAG.getNode(ISD::TRUNCATE, dl, BitMaskVT, Mask);
20072
20073   // The mask is killed by scatter, add it to the values
20074   SDVTList VTs = DAG.getVTList(BitMaskVT, MVT::Other);
20075   SDValue Ops[] = {Chain, Src, Mask, BasePtr, Index};
20076   NewScatter = DAG.getMaskedScatter(VTs, N->getMemoryVT(), dl, Ops,
20077                                     N->getMemOperand());
20078   DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
20079   return SDValue(NewScatter.getNode(), 0);
20080 }
20081
20082 static SDValue LowerMLOAD(SDValue Op, const X86Subtarget *Subtarget,
20083                           SelectionDAG &DAG) {
20084
20085   MaskedLoadSDNode *N = cast<MaskedLoadSDNode>(Op.getNode());
20086   MVT VT = Op.getSimpleValueType();
20087   SDValue Mask = N->getMask();
20088   SDLoc dl(Op);
20089
20090   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
20091       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
20092     // This operation is legal for targets with VLX, but without
20093     // VLX the vector should be widened to 512 bit
20094     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
20095     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
20096     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
20097     SDValue Src0 = N->getSrc0();
20098     Src0 = ExtendToType(Src0, WideDataVT, DAG);
20099     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
20100     SDValue NewLoad = DAG.getMaskedLoad(WideDataVT, dl, N->getChain(),
20101                                         N->getBasePtr(), Mask, Src0,
20102                                         N->getMemoryVT(), N->getMemOperand(),
20103                                         N->getExtensionType());
20104
20105     SDValue Exract = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
20106                                  NewLoad.getValue(0),
20107                                  DAG.getIntPtrConstant(0, dl));
20108     SDValue RetOps[] = {Exract, NewLoad.getValue(1)};
20109     return DAG.getMergeValues(RetOps, dl);
20110   }
20111   return Op;
20112 }
20113
20114 static SDValue LowerMSTORE(SDValue Op, const X86Subtarget *Subtarget,
20115                            SelectionDAG &DAG) {
20116   MaskedStoreSDNode *N = cast<MaskedStoreSDNode>(Op.getNode());
20117   SDValue DataToStore = N->getValue();
20118   MVT VT = DataToStore.getSimpleValueType();
20119   SDValue Mask = N->getMask();
20120   SDLoc dl(Op);
20121
20122   if (Subtarget->hasAVX512() && !Subtarget->hasVLX() &&
20123       !VT.is512BitVector() && Mask.getValueType() == MVT::v8i1) {
20124     // This operation is legal for targets with VLX, but without
20125     // VLX the vector should be widened to 512 bit
20126     unsigned NumEltsInWideVec = 512/VT.getScalarSizeInBits();
20127     MVT WideDataVT = MVT::getVectorVT(VT.getScalarType(), NumEltsInWideVec);
20128     MVT WideMaskVT = MVT::getVectorVT(MVT::i1, NumEltsInWideVec);
20129     DataToStore = ExtendToType(DataToStore, WideDataVT, DAG);
20130     Mask = ExtendToType(Mask, WideMaskVT, DAG, true);
20131     return DAG.getMaskedStore(N->getChain(), dl, DataToStore, N->getBasePtr(),
20132                               Mask, N->getMemoryVT(), N->getMemOperand(),
20133                               N->isTruncatingStore());
20134   }
20135   return Op;
20136 }
20137
20138 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
20139                             SelectionDAG &DAG) {
20140   assert(Subtarget->hasAVX512() &&
20141          "MGATHER/MSCATTER are supported on AVX-512 arch only");
20142
20143   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
20144   SDLoc dl(Op);
20145   MVT VT = Op.getSimpleValueType();
20146   SDValue Index = N->getIndex();
20147   SDValue Mask = N->getMask();
20148   SDValue Src0 = N->getValue();
20149   MVT IndexVT = Index.getSimpleValueType();
20150   MVT MaskVT = Mask.getSimpleValueType();
20151
20152   unsigned NumElts = VT.getVectorNumElements();
20153   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
20154
20155   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
20156       !Index.getSimpleValueType().is512BitVector()) {
20157     // AVX512F supports only 512-bit vectors. Or data or index should
20158     // be 512 bit wide. If now the both index and data are 256-bit, but
20159     // the vector contains 8 elements, we just sign-extend the index
20160     if (NumElts == 8) {
20161       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
20162       SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
20163                         N->getOperand(3), Index };
20164       DAG.UpdateNodeOperands(N, Ops);
20165       return Op;
20166     }
20167
20168     // Minimal number of elements in Gather
20169     NumElts = 8;
20170     // Index
20171     MVT NewIndexVT = MVT::getVectorVT(IndexVT.getScalarType(), NumElts);
20172     Index = ExtendToType(Index, NewIndexVT, DAG);
20173     if (IndexVT.getScalarType() == MVT::i32)
20174       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
20175
20176     // Mask
20177     MVT MaskBitVT = MVT::getVectorVT(MVT::i1, NumElts);
20178     // At this point we have promoted mask operand
20179     assert(MaskVT.getScalarSizeInBits() >= 32 && "unexpected mask type");
20180     MVT ExtMaskVT = MVT::getVectorVT(MaskVT.getScalarType(), NumElts);
20181     Mask = ExtendToType(Mask, ExtMaskVT, DAG, true);
20182     Mask = DAG.getNode(ISD::TRUNCATE, dl, MaskBitVT, Mask);
20183
20184     // The pass-thru value
20185     MVT NewVT = MVT::getVectorVT(VT.getScalarType(), NumElts);
20186     Src0 = ExtendToType(Src0, NewVT, DAG);
20187
20188     SDValue Ops[] = { N->getChain(), Src0, Mask, N->getBasePtr(), Index };
20189     SDValue NewGather = DAG.getMaskedGather(DAG.getVTList(NewVT, MVT::Other),
20190                                             N->getMemoryVT(), dl, Ops,
20191                                             N->getMemOperand());
20192     SDValue Exract = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
20193                                  NewGather.getValue(0),
20194                                  DAG.getIntPtrConstant(0, dl));
20195     SDValue RetOps[] = {Exract, NewGather.getValue(1)};
20196     return DAG.getMergeValues(RetOps, dl);
20197   }
20198   return Op;
20199 }
20200
20201 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
20202                                                     SelectionDAG &DAG) const {
20203   // TODO: Eventually, the lowering of these nodes should be informed by or
20204   // deferred to the GC strategy for the function in which they appear. For
20205   // now, however, they must be lowered to something. Since they are logically
20206   // no-ops in the case of a null GC strategy (or a GC strategy which does not
20207   // require special handling for these nodes), lower them as literal NOOPs for
20208   // the time being.
20209   SmallVector<SDValue, 2> Ops;
20210
20211   Ops.push_back(Op.getOperand(0));
20212   if (Op->getGluedNode())
20213     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
20214
20215   SDLoc OpDL(Op);
20216   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
20217   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
20218
20219   return NOOP;
20220 }
20221
20222 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
20223                                                   SelectionDAG &DAG) const {
20224   // TODO: Eventually, the lowering of these nodes should be informed by or
20225   // deferred to the GC strategy for the function in which they appear. For
20226   // now, however, they must be lowered to something. Since they are logically
20227   // no-ops in the case of a null GC strategy (or a GC strategy which does not
20228   // require special handling for these nodes), lower them as literal NOOPs for
20229   // the time being.
20230   SmallVector<SDValue, 2> Ops;
20231
20232   Ops.push_back(Op.getOperand(0));
20233   if (Op->getGluedNode())
20234     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
20235
20236   SDLoc OpDL(Op);
20237   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
20238   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
20239
20240   return NOOP;
20241 }
20242
20243 /// LowerOperation - Provide custom lowering hooks for some operations.
20244 ///
20245 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
20246   switch (Op.getOpcode()) {
20247   default: llvm_unreachable("Should not custom lower this!");
20248   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
20249   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
20250     return LowerCMP_SWAP(Op, Subtarget, DAG);
20251   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
20252   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
20253   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
20254   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
20255   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
20256   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
20257   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
20258   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
20259   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
20260   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
20261   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
20262   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
20263   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
20264   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
20265   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
20266   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
20267   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
20268   case ISD::SHL_PARTS:
20269   case ISD::SRA_PARTS:
20270   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
20271   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
20272   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
20273   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
20274   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
20275   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
20276   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
20277   case ISD::SIGN_EXTEND_VECTOR_INREG:
20278     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
20279   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
20280   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
20281   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
20282   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
20283   case ISD::FABS:
20284   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
20285   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
20286   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
20287   case ISD::SETCC:              return LowerSETCC(Op, DAG);
20288   case ISD::SETCCE:             return LowerSETCCE(Op, DAG);
20289   case ISD::SELECT:             return LowerSELECT(Op, DAG);
20290   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
20291   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
20292   case ISD::VASTART:            return LowerVASTART(Op, DAG);
20293   case ISD::VAARG:              return LowerVAARG(Op, DAG);
20294   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
20295   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
20296   case ISD::INTRINSIC_VOID:
20297   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
20298   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
20299   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
20300   case ISD::FRAME_TO_ARGS_OFFSET:
20301                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
20302   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
20303   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
20304   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
20305   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
20306   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
20307   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
20308   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
20309   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
20310   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
20311   case ISD::CTTZ:
20312   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
20313   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
20314   case ISD::UMUL_LOHI:
20315   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
20316   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
20317   case ISD::SRA:
20318   case ISD::SRL:
20319   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
20320   case ISD::SADDO:
20321   case ISD::UADDO:
20322   case ISD::SSUBO:
20323   case ISD::USUBO:
20324   case ISD::SMULO:
20325   case ISD::UMULO:              return LowerXALUO(Op, DAG);
20326   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
20327   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
20328   case ISD::ADDC:
20329   case ISD::ADDE:
20330   case ISD::SUBC:
20331   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
20332   case ISD::ADD:                return LowerADD(Op, DAG);
20333   case ISD::SUB:                return LowerSUB(Op, DAG);
20334   case ISD::SMAX:
20335   case ISD::SMIN:
20336   case ISD::UMAX:
20337   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
20338   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
20339   case ISD::MLOAD:              return LowerMLOAD(Op, Subtarget, DAG);
20340   case ISD::MSTORE:             return LowerMSTORE(Op, Subtarget, DAG);
20341   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
20342   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
20343   case ISD::GC_TRANSITION_START:
20344                                 return LowerGC_TRANSITION_START(Op, DAG);
20345   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
20346   }
20347 }
20348
20349 /// ReplaceNodeResults - Replace a node with an illegal result type
20350 /// with a new node built out of custom code.
20351 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
20352                                            SmallVectorImpl<SDValue>&Results,
20353                                            SelectionDAG &DAG) const {
20354   SDLoc dl(N);
20355   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20356   switch (N->getOpcode()) {
20357   default:
20358     llvm_unreachable("Do not know how to custom type legalize this operation!");
20359   case X86ISD::AVG: {
20360     // Legalize types for X86ISD::AVG by expanding vectors.
20361     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20362
20363     auto InVT = N->getValueType(0);
20364     auto InVTSize = InVT.getSizeInBits();
20365     const unsigned RegSize =
20366         (InVTSize > 128) ? ((InVTSize > 256) ? 512 : 256) : 128;
20367     assert((!Subtarget->hasAVX512() || RegSize < 512) &&
20368            "512-bit vector requires AVX512");
20369     assert((!Subtarget->hasAVX2() || RegSize < 256) &&
20370            "256-bit vector requires AVX2");
20371
20372     auto ElemVT = InVT.getVectorElementType();
20373     auto RegVT = EVT::getVectorVT(*DAG.getContext(), ElemVT,
20374                                   RegSize / ElemVT.getSizeInBits());
20375     assert(RegSize % InVT.getSizeInBits() == 0);
20376     unsigned NumConcat = RegSize / InVT.getSizeInBits();
20377
20378     SmallVector<SDValue, 16> Ops(NumConcat, DAG.getUNDEF(InVT));
20379     Ops[0] = N->getOperand(0);
20380     SDValue InVec0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20381     Ops[0] = N->getOperand(1);
20382     SDValue InVec1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, RegVT, Ops);
20383
20384     SDValue Res = DAG.getNode(X86ISD::AVG, dl, RegVT, InVec0, InVec1);
20385     Results.push_back(DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, InVT, Res,
20386                                   DAG.getIntPtrConstant(0, dl)));
20387     return;
20388   }
20389   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
20390   case X86ISD::FMINC:
20391   case X86ISD::FMIN:
20392   case X86ISD::FMAXC:
20393   case X86ISD::FMAX: {
20394     EVT VT = N->getValueType(0);
20395     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
20396     SDValue UNDEF = DAG.getUNDEF(VT);
20397     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20398                               N->getOperand(0), UNDEF);
20399     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
20400                               N->getOperand(1), UNDEF);
20401     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
20402     return;
20403   }
20404   case ISD::SIGN_EXTEND_INREG:
20405   case ISD::ADDC:
20406   case ISD::ADDE:
20407   case ISD::SUBC:
20408   case ISD::SUBE:
20409     // We don't want to expand or promote these.
20410     return;
20411   case ISD::SDIV:
20412   case ISD::UDIV:
20413   case ISD::SREM:
20414   case ISD::UREM:
20415   case ISD::SDIVREM:
20416   case ISD::UDIVREM: {
20417     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
20418     Results.push_back(V);
20419     return;
20420   }
20421   case ISD::FP_TO_SINT:
20422   case ISD::FP_TO_UINT: {
20423     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
20424
20425     std::pair<SDValue,SDValue> Vals =
20426         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
20427     SDValue FIST = Vals.first, StackSlot = Vals.second;
20428     if (FIST.getNode()) {
20429       EVT VT = N->getValueType(0);
20430       // Return a load from the stack slot.
20431       if (StackSlot.getNode())
20432         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
20433                                       MachinePointerInfo(),
20434                                       false, false, false, 0));
20435       else
20436         Results.push_back(FIST);
20437     }
20438     return;
20439   }
20440   case ISD::UINT_TO_FP: {
20441     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20442     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
20443         N->getValueType(0) != MVT::v2f32)
20444       return;
20445     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
20446                                  N->getOperand(0));
20447     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
20448                                      MVT::f64);
20449     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
20450     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
20451                              DAG.getBitcast(MVT::v2i64, VBias));
20452     Or = DAG.getBitcast(MVT::v2f64, Or);
20453     // TODO: Are there any fast-math-flags to propagate here?
20454     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
20455     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
20456     return;
20457   }
20458   case ISD::FP_ROUND: {
20459     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
20460         return;
20461     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
20462     Results.push_back(V);
20463     return;
20464   }
20465   case ISD::FP_EXTEND: {
20466     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
20467     // No other ValueType for FP_EXTEND should reach this point.
20468     assert(N->getValueType(0) == MVT::v2f32 &&
20469            "Do not know how to legalize this Node");
20470     return;
20471   }
20472   case ISD::INTRINSIC_W_CHAIN: {
20473     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
20474     switch (IntNo) {
20475     default : llvm_unreachable("Do not know how to custom type "
20476                                "legalize this intrinsic operation!");
20477     case Intrinsic::x86_rdtsc:
20478       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20479                                      Results);
20480     case Intrinsic::x86_rdtscp:
20481       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
20482                                      Results);
20483     case Intrinsic::x86_rdpmc:
20484       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
20485     }
20486   }
20487   case ISD::INTRINSIC_WO_CHAIN: {
20488     if (SDValue V = LowerINTRINSIC_WO_CHAIN(SDValue(N, 0), Subtarget, DAG))
20489       Results.push_back(V);
20490     return;
20491   }
20492   case ISD::READCYCLECOUNTER: {
20493     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
20494                                    Results);
20495   }
20496   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
20497     EVT T = N->getValueType(0);
20498     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
20499     bool Regs64bit = T == MVT::i128;
20500     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
20501     SDValue cpInL, cpInH;
20502     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20503                         DAG.getConstant(0, dl, HalfT));
20504     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
20505                         DAG.getConstant(1, dl, HalfT));
20506     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
20507                              Regs64bit ? X86::RAX : X86::EAX,
20508                              cpInL, SDValue());
20509     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
20510                              Regs64bit ? X86::RDX : X86::EDX,
20511                              cpInH, cpInL.getValue(1));
20512     SDValue swapInL, swapInH;
20513     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20514                           DAG.getConstant(0, dl, HalfT));
20515     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
20516                           DAG.getConstant(1, dl, HalfT));
20517     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
20518                                Regs64bit ? X86::RBX : X86::EBX,
20519                                swapInL, cpInH.getValue(1));
20520     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
20521                                Regs64bit ? X86::RCX : X86::ECX,
20522                                swapInH, swapInL.getValue(1));
20523     SDValue Ops[] = { swapInH.getValue(0),
20524                       N->getOperand(1),
20525                       swapInH.getValue(1) };
20526     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
20527     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
20528     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
20529                                   X86ISD::LCMPXCHG8_DAG;
20530     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
20531     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
20532                                         Regs64bit ? X86::RAX : X86::EAX,
20533                                         HalfT, Result.getValue(1));
20534     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
20535                                         Regs64bit ? X86::RDX : X86::EDX,
20536                                         HalfT, cpOutL.getValue(2));
20537     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
20538
20539     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
20540                                         MVT::i32, cpOutH.getValue(2));
20541     SDValue Success =
20542         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
20543                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
20544     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
20545
20546     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
20547     Results.push_back(Success);
20548     Results.push_back(EFLAGS.getValue(1));
20549     return;
20550   }
20551   case ISD::ATOMIC_SWAP:
20552   case ISD::ATOMIC_LOAD_ADD:
20553   case ISD::ATOMIC_LOAD_SUB:
20554   case ISD::ATOMIC_LOAD_AND:
20555   case ISD::ATOMIC_LOAD_OR:
20556   case ISD::ATOMIC_LOAD_XOR:
20557   case ISD::ATOMIC_LOAD_NAND:
20558   case ISD::ATOMIC_LOAD_MIN:
20559   case ISD::ATOMIC_LOAD_MAX:
20560   case ISD::ATOMIC_LOAD_UMIN:
20561   case ISD::ATOMIC_LOAD_UMAX:
20562   case ISD::ATOMIC_LOAD: {
20563     // Delegate to generic TypeLegalization. Situations we can really handle
20564     // should have already been dealt with by AtomicExpandPass.cpp.
20565     break;
20566   }
20567   case ISD::BITCAST: {
20568     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
20569     EVT DstVT = N->getValueType(0);
20570     EVT SrcVT = N->getOperand(0)->getValueType(0);
20571
20572     if (SrcVT != MVT::f64 ||
20573         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
20574       return;
20575
20576     unsigned NumElts = DstVT.getVectorNumElements();
20577     EVT SVT = DstVT.getVectorElementType();
20578     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
20579     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
20580                                    MVT::v2f64, N->getOperand(0));
20581     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
20582
20583     if (ExperimentalVectorWideningLegalization) {
20584       // If we are legalizing vectors by widening, we already have the desired
20585       // legal vector type, just return it.
20586       Results.push_back(ToVecInt);
20587       return;
20588     }
20589
20590     SmallVector<SDValue, 8> Elts;
20591     for (unsigned i = 0, e = NumElts; i != e; ++i)
20592       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
20593                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
20594
20595     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
20596   }
20597   }
20598 }
20599
20600 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
20601   switch ((X86ISD::NodeType)Opcode) {
20602   case X86ISD::FIRST_NUMBER:       break;
20603   case X86ISD::BSF:                return "X86ISD::BSF";
20604   case X86ISD::BSR:                return "X86ISD::BSR";
20605   case X86ISD::SHLD:               return "X86ISD::SHLD";
20606   case X86ISD::SHRD:               return "X86ISD::SHRD";
20607   case X86ISD::FAND:               return "X86ISD::FAND";
20608   case X86ISD::FANDN:              return "X86ISD::FANDN";
20609   case X86ISD::FOR:                return "X86ISD::FOR";
20610   case X86ISD::FXOR:               return "X86ISD::FXOR";
20611   case X86ISD::FILD:               return "X86ISD::FILD";
20612   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
20613   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
20614   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
20615   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
20616   case X86ISD::FLD:                return "X86ISD::FLD";
20617   case X86ISD::FST:                return "X86ISD::FST";
20618   case X86ISD::CALL:               return "X86ISD::CALL";
20619   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
20620   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
20621   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
20622   case X86ISD::BT:                 return "X86ISD::BT";
20623   case X86ISD::CMP:                return "X86ISD::CMP";
20624   case X86ISD::COMI:               return "X86ISD::COMI";
20625   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
20626   case X86ISD::CMPM:               return "X86ISD::CMPM";
20627   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
20628   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
20629   case X86ISD::SETCC:              return "X86ISD::SETCC";
20630   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
20631   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
20632   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
20633   case X86ISD::CMOV:               return "X86ISD::CMOV";
20634   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
20635   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
20636   case X86ISD::IRET:               return "X86ISD::IRET";
20637   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
20638   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
20639   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
20640   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
20641   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
20642   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
20643   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
20644   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
20645   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
20646   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
20647   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
20648   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
20649   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
20650   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
20651   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
20652   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
20653   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
20654   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
20655   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
20656   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
20657   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
20658   case X86ISD::HADD:               return "X86ISD::HADD";
20659   case X86ISD::HSUB:               return "X86ISD::HSUB";
20660   case X86ISD::FHADD:              return "X86ISD::FHADD";
20661   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
20662   case X86ISD::ABS:                return "X86ISD::ABS";
20663   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
20664   case X86ISD::FMAX:               return "X86ISD::FMAX";
20665   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
20666   case X86ISD::FMIN:               return "X86ISD::FMIN";
20667   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
20668   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
20669   case X86ISD::FMINC:              return "X86ISD::FMINC";
20670   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
20671   case X86ISD::FRCP:               return "X86ISD::FRCP";
20672   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
20673   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
20674   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
20675   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
20676   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
20677   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
20678   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
20679   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
20680   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
20681   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
20682   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
20683   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
20684   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
20685   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
20686   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
20687   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
20688   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
20689   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
20690   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
20691   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
20692   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
20693   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
20694   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
20695   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
20696   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
20697   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
20698   case X86ISD::CVT2MASK:           return "X86ISD::CVT2MASK";
20699   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
20700   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
20701   case X86ISD::VSHL:               return "X86ISD::VSHL";
20702   case X86ISD::VSRL:               return "X86ISD::VSRL";
20703   case X86ISD::VSRA:               return "X86ISD::VSRA";
20704   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
20705   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
20706   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
20707   case X86ISD::CMPP:               return "X86ISD::CMPP";
20708   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
20709   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
20710   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
20711   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
20712   case X86ISD::ADD:                return "X86ISD::ADD";
20713   case X86ISD::SUB:                return "X86ISD::SUB";
20714   case X86ISD::ADC:                return "X86ISD::ADC";
20715   case X86ISD::SBB:                return "X86ISD::SBB";
20716   case X86ISD::SMUL:               return "X86ISD::SMUL";
20717   case X86ISD::UMUL:               return "X86ISD::UMUL";
20718   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
20719   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
20720   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
20721   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
20722   case X86ISD::INC:                return "X86ISD::INC";
20723   case X86ISD::DEC:                return "X86ISD::DEC";
20724   case X86ISD::OR:                 return "X86ISD::OR";
20725   case X86ISD::XOR:                return "X86ISD::XOR";
20726   case X86ISD::AND:                return "X86ISD::AND";
20727   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20728   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20729   case X86ISD::PTEST:              return "X86ISD::PTEST";
20730   case X86ISD::TESTP:              return "X86ISD::TESTP";
20731   case X86ISD::TESTM:              return "X86ISD::TESTM";
20732   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20733   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20734   case X86ISD::KTEST:              return "X86ISD::KTEST";
20735   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20736   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20737   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20738   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20739   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20740   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20741   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20742   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20743   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20744   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20745   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20746   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20747   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20748   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20749   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20750   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20751   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20752   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20753   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20754   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20755   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20756   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20757   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
20758   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20759   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20760   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20761   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20762   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20763   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20764   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20765   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20766   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20767   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20768   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20769   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20770   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20771   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20772   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20773   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20774   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20775   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20776   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20777   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20778   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20779   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20780   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20781   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20782   case X86ISD::SAHF:               return "X86ISD::SAHF";
20783   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20784   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20785   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20786   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20787   case X86ISD::VPROT:              return "X86ISD::VPROT";
20788   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20789   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20790   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20791   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20792   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20793   case X86ISD::FMADD:              return "X86ISD::FMADD";
20794   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20795   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20796   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20797   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20798   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20799   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20800   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20801   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20802   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20803   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20804   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20805   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20806   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20807   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20808   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20809   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20810   case X86ISD::XTEST:              return "X86ISD::XTEST";
20811   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20812   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20813   case X86ISD::SELECT:             return "X86ISD::SELECT";
20814   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20815   case X86ISD::RCP28:              return "X86ISD::RCP28";
20816   case X86ISD::EXP2:               return "X86ISD::EXP2";
20817   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20818   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20819   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20820   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20821   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20822   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20823   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20824   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20825   case X86ISD::ADDS:               return "X86ISD::ADDS";
20826   case X86ISD::SUBS:               return "X86ISD::SUBS";
20827   case X86ISD::AVG:                return "X86ISD::AVG";
20828   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20829   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20830   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20831   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20832   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20833   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20834   case X86ISD::VFPCLASSS:          return "X86ISD::VFPCLASSS";
20835   }
20836   return nullptr;
20837 }
20838
20839 // isLegalAddressingMode - Return true if the addressing mode represented
20840 // by AM is legal for this target, for a load/store of the specified type.
20841 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20842                                               const AddrMode &AM, Type *Ty,
20843                                               unsigned AS) const {
20844   // X86 supports extremely general addressing modes.
20845   CodeModel::Model M = getTargetMachine().getCodeModel();
20846   Reloc::Model R = getTargetMachine().getRelocationModel();
20847
20848   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20849   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20850     return false;
20851
20852   if (AM.BaseGV) {
20853     unsigned GVFlags =
20854       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20855
20856     // If a reference to this global requires an extra load, we can't fold it.
20857     if (isGlobalStubReference(GVFlags))
20858       return false;
20859
20860     // If BaseGV requires a register for the PIC base, we cannot also have a
20861     // BaseReg specified.
20862     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20863       return false;
20864
20865     // If lower 4G is not available, then we must use rip-relative addressing.
20866     if ((M != CodeModel::Small || R != Reloc::Static) &&
20867         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20868       return false;
20869   }
20870
20871   switch (AM.Scale) {
20872   case 0:
20873   case 1:
20874   case 2:
20875   case 4:
20876   case 8:
20877     // These scales always work.
20878     break;
20879   case 3:
20880   case 5:
20881   case 9:
20882     // These scales are formed with basereg+scalereg.  Only accept if there is
20883     // no basereg yet.
20884     if (AM.HasBaseReg)
20885       return false;
20886     break;
20887   default:  // Other stuff never works.
20888     return false;
20889   }
20890
20891   return true;
20892 }
20893
20894 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20895   unsigned Bits = Ty->getScalarSizeInBits();
20896
20897   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20898   // particularly cheaper than those without.
20899   if (Bits == 8)
20900     return false;
20901
20902   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20903   // variable shifts just as cheap as scalar ones.
20904   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20905     return false;
20906
20907   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20908   // fully general vector.
20909   return true;
20910 }
20911
20912 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20913   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20914     return false;
20915   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20916   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20917   return NumBits1 > NumBits2;
20918 }
20919
20920 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20921   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20922     return false;
20923
20924   if (!isTypeLegal(EVT::getEVT(Ty1)))
20925     return false;
20926
20927   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20928
20929   // Assuming the caller doesn't have a zeroext or signext return parameter,
20930   // truncation all the way down to i1 is valid.
20931   return true;
20932 }
20933
20934 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20935   return isInt<32>(Imm);
20936 }
20937
20938 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20939   // Can also use sub to handle negated immediates.
20940   return isInt<32>(Imm);
20941 }
20942
20943 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20944   if (!VT1.isInteger() || !VT2.isInteger())
20945     return false;
20946   unsigned NumBits1 = VT1.getSizeInBits();
20947   unsigned NumBits2 = VT2.getSizeInBits();
20948   return NumBits1 > NumBits2;
20949 }
20950
20951 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20952   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20953   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20954 }
20955
20956 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20957   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20958   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20959 }
20960
20961 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20962   EVT VT1 = Val.getValueType();
20963   if (isZExtFree(VT1, VT2))
20964     return true;
20965
20966   if (Val.getOpcode() != ISD::LOAD)
20967     return false;
20968
20969   if (!VT1.isSimple() || !VT1.isInteger() ||
20970       !VT2.isSimple() || !VT2.isInteger())
20971     return false;
20972
20973   switch (VT1.getSimpleVT().SimpleTy) {
20974   default: break;
20975   case MVT::i8:
20976   case MVT::i16:
20977   case MVT::i32:
20978     // X86 has 8, 16, and 32-bit zero-extending loads.
20979     return true;
20980   }
20981
20982   return false;
20983 }
20984
20985 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20986
20987 bool
20988 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20989   if (!Subtarget->hasAnyFMA())
20990     return false;
20991
20992   VT = VT.getScalarType();
20993
20994   if (!VT.isSimple())
20995     return false;
20996
20997   switch (VT.getSimpleVT().SimpleTy) {
20998   case MVT::f32:
20999   case MVT::f64:
21000     return true;
21001   default:
21002     break;
21003   }
21004
21005   return false;
21006 }
21007
21008 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
21009   // i16 instructions are longer (0x66 prefix) and potentially slower.
21010   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
21011 }
21012
21013 /// isShuffleMaskLegal - Targets can use this to indicate that they only
21014 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
21015 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
21016 /// are assumed to be legal.
21017 bool
21018 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
21019                                       EVT VT) const {
21020   if (!VT.isSimple())
21021     return false;
21022
21023   // Not for i1 vectors
21024   if (VT.getSimpleVT().getScalarType() == MVT::i1)
21025     return false;
21026
21027   // Very little shuffling can be done for 64-bit vectors right now.
21028   if (VT.getSimpleVT().getSizeInBits() == 64)
21029     return false;
21030
21031   // We only care that the types being shuffled are legal. The lowering can
21032   // handle any possible shuffle mask that results.
21033   return isTypeLegal(VT.getSimpleVT());
21034 }
21035
21036 bool
21037 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
21038                                           EVT VT) const {
21039   // Just delegate to the generic legality, clear masks aren't special.
21040   return isShuffleMaskLegal(Mask, VT);
21041 }
21042
21043 //===----------------------------------------------------------------------===//
21044 //                           X86 Scheduler Hooks
21045 //===----------------------------------------------------------------------===//
21046
21047 /// Utility function to emit xbegin specifying the start of an RTM region.
21048 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
21049                                      const TargetInstrInfo *TII) {
21050   DebugLoc DL = MI->getDebugLoc();
21051
21052   const BasicBlock *BB = MBB->getBasicBlock();
21053   MachineFunction::iterator I = ++MBB->getIterator();
21054
21055   // For the v = xbegin(), we generate
21056   //
21057   // thisMBB:
21058   //  xbegin sinkMBB
21059   //
21060   // mainMBB:
21061   //  eax = -1
21062   //
21063   // sinkMBB:
21064   //  v = eax
21065
21066   MachineBasicBlock *thisMBB = MBB;
21067   MachineFunction *MF = MBB->getParent();
21068   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21069   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21070   MF->insert(I, mainMBB);
21071   MF->insert(I, sinkMBB);
21072
21073   // Transfer the remainder of BB and its successor edges to sinkMBB.
21074   sinkMBB->splice(sinkMBB->begin(), MBB,
21075                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21076   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21077
21078   // thisMBB:
21079   //  xbegin sinkMBB
21080   //  # fallthrough to mainMBB
21081   //  # abortion to sinkMBB
21082   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
21083   thisMBB->addSuccessor(mainMBB);
21084   thisMBB->addSuccessor(sinkMBB);
21085
21086   // mainMBB:
21087   //  EAX = -1
21088   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
21089   mainMBB->addSuccessor(sinkMBB);
21090
21091   // sinkMBB:
21092   // EAX is live into the sinkMBB
21093   sinkMBB->addLiveIn(X86::EAX);
21094   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21095           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
21096     .addReg(X86::EAX);
21097
21098   MI->eraseFromParent();
21099   return sinkMBB;
21100 }
21101
21102 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
21103 // or XMM0_V32I8 in AVX all of this code can be replaced with that
21104 // in the .td file.
21105 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
21106                                        const TargetInstrInfo *TII) {
21107   unsigned Opc;
21108   switch (MI->getOpcode()) {
21109   default: llvm_unreachable("illegal opcode!");
21110   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
21111   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
21112   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
21113   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
21114   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
21115   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
21116   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
21117   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
21118   }
21119
21120   DebugLoc dl = MI->getDebugLoc();
21121   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
21122
21123   unsigned NumArgs = MI->getNumOperands();
21124   for (unsigned i = 1; i < NumArgs; ++i) {
21125     MachineOperand &Op = MI->getOperand(i);
21126     if (!(Op.isReg() && Op.isImplicit()))
21127       MIB.addOperand(Op);
21128   }
21129   if (MI->hasOneMemOperand())
21130     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
21131
21132   BuildMI(*BB, MI, dl,
21133     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
21134     .addReg(X86::XMM0);
21135
21136   MI->eraseFromParent();
21137   return BB;
21138 }
21139
21140 // FIXME: Custom handling because TableGen doesn't support multiple implicit
21141 // defs in an instruction pattern
21142 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
21143                                        const TargetInstrInfo *TII) {
21144   unsigned Opc;
21145   switch (MI->getOpcode()) {
21146   default: llvm_unreachable("illegal opcode!");
21147   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
21148   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
21149   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
21150   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
21151   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
21152   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
21153   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
21154   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
21155   }
21156
21157   DebugLoc dl = MI->getDebugLoc();
21158   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
21159
21160   unsigned NumArgs = MI->getNumOperands(); // remove the results
21161   for (unsigned i = 1; i < NumArgs; ++i) {
21162     MachineOperand &Op = MI->getOperand(i);
21163     if (!(Op.isReg() && Op.isImplicit()))
21164       MIB.addOperand(Op);
21165   }
21166   if (MI->hasOneMemOperand())
21167     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
21168
21169   BuildMI(*BB, MI, dl,
21170     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
21171     .addReg(X86::ECX);
21172
21173   MI->eraseFromParent();
21174   return BB;
21175 }
21176
21177 static MachineBasicBlock *EmitWRPKRU(MachineInstr *MI, MachineBasicBlock *BB,
21178                                      const X86Subtarget *Subtarget) {
21179   DebugLoc dl = MI->getDebugLoc();
21180   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21181
21182   // insert input VAL into EAX
21183   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
21184                            .addReg(MI->getOperand(0).getReg());
21185   // insert zero to ECX
21186   BuildMI(*BB, MI, dl, TII->get(X86::XOR32rr), X86::ECX)
21187                            .addReg(X86::ECX)
21188                            .addReg(X86::ECX);
21189   // insert zero to EDX
21190   BuildMI(*BB, MI, dl, TII->get(X86::XOR32rr), X86::EDX)
21191                            .addReg(X86::EDX)
21192                            .addReg(X86::EDX);
21193   // insert WRPKRU instruction
21194   BuildMI(*BB, MI, dl, TII->get(X86::WRPKRUr));
21195
21196   MI->eraseFromParent(); // The pseudo is gone now.
21197   return BB;
21198 }
21199
21200 static MachineBasicBlock *EmitRDPKRU(MachineInstr *MI, MachineBasicBlock *BB,
21201                                      const X86Subtarget *Subtarget) {
21202   DebugLoc dl = MI->getDebugLoc();
21203   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21204
21205   // insert zero to ECX
21206   BuildMI(*BB, MI, dl, TII->get(X86::XOR32rr), X86::ECX)
21207                            .addReg(X86::ECX)
21208                            .addReg(X86::ECX);
21209   // insert RDPKRU instruction
21210   BuildMI(*BB, MI, dl, TII->get(X86::RDPKRUr));
21211   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
21212                            .addReg(X86::EAX);
21213
21214   MI->eraseFromParent(); // The pseudo is gone now.
21215   return BB;
21216 }
21217
21218 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
21219                                       const X86Subtarget *Subtarget) {
21220   DebugLoc dl = MI->getDebugLoc();
21221   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21222   // Address into RAX/EAX, other two args into ECX, EDX.
21223   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
21224   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
21225   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
21226   for (int i = 0; i < X86::AddrNumOperands; ++i)
21227     MIB.addOperand(MI->getOperand(i));
21228
21229   unsigned ValOps = X86::AddrNumOperands;
21230   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
21231     .addReg(MI->getOperand(ValOps).getReg());
21232   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
21233     .addReg(MI->getOperand(ValOps+1).getReg());
21234
21235   // The instruction doesn't actually take any operands though.
21236   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
21237
21238   MI->eraseFromParent(); // The pseudo is gone now.
21239   return BB;
21240 }
21241
21242 MachineBasicBlock *
21243 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
21244                                                  MachineBasicBlock *MBB) const {
21245   // Emit va_arg instruction on X86-64.
21246
21247   // Operands to this pseudo-instruction:
21248   // 0  ) Output        : destination address (reg)
21249   // 1-5) Input         : va_list address (addr, i64mem)
21250   // 6  ) ArgSize       : Size (in bytes) of vararg type
21251   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
21252   // 8  ) Align         : Alignment of type
21253   // 9  ) EFLAGS (implicit-def)
21254
21255   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
21256   static_assert(X86::AddrNumOperands == 5,
21257                 "VAARG_64 assumes 5 address operands");
21258
21259   unsigned DestReg = MI->getOperand(0).getReg();
21260   MachineOperand &Base = MI->getOperand(1);
21261   MachineOperand &Scale = MI->getOperand(2);
21262   MachineOperand &Index = MI->getOperand(3);
21263   MachineOperand &Disp = MI->getOperand(4);
21264   MachineOperand &Segment = MI->getOperand(5);
21265   unsigned ArgSize = MI->getOperand(6).getImm();
21266   unsigned ArgMode = MI->getOperand(7).getImm();
21267   unsigned Align = MI->getOperand(8).getImm();
21268
21269   // Memory Reference
21270   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
21271   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21272   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21273
21274   // Machine Information
21275   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21276   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
21277   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
21278   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
21279   DebugLoc DL = MI->getDebugLoc();
21280
21281   // struct va_list {
21282   //   i32   gp_offset
21283   //   i32   fp_offset
21284   //   i64   overflow_area (address)
21285   //   i64   reg_save_area (address)
21286   // }
21287   // sizeof(va_list) = 24
21288   // alignment(va_list) = 8
21289
21290   unsigned TotalNumIntRegs = 6;
21291   unsigned TotalNumXMMRegs = 8;
21292   bool UseGPOffset = (ArgMode == 1);
21293   bool UseFPOffset = (ArgMode == 2);
21294   unsigned MaxOffset = TotalNumIntRegs * 8 +
21295                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
21296
21297   /* Align ArgSize to a multiple of 8 */
21298   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
21299   bool NeedsAlign = (Align > 8);
21300
21301   MachineBasicBlock *thisMBB = MBB;
21302   MachineBasicBlock *overflowMBB;
21303   MachineBasicBlock *offsetMBB;
21304   MachineBasicBlock *endMBB;
21305
21306   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
21307   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
21308   unsigned OffsetReg = 0;
21309
21310   if (!UseGPOffset && !UseFPOffset) {
21311     // If we only pull from the overflow region, we don't create a branch.
21312     // We don't need to alter control flow.
21313     OffsetDestReg = 0; // unused
21314     OverflowDestReg = DestReg;
21315
21316     offsetMBB = nullptr;
21317     overflowMBB = thisMBB;
21318     endMBB = thisMBB;
21319   } else {
21320     // First emit code to check if gp_offset (or fp_offset) is below the bound.
21321     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
21322     // If not, pull from overflow_area. (branch to overflowMBB)
21323     //
21324     //       thisMBB
21325     //         |     .
21326     //         |        .
21327     //     offsetMBB   overflowMBB
21328     //         |        .
21329     //         |     .
21330     //        endMBB
21331
21332     // Registers for the PHI in endMBB
21333     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
21334     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
21335
21336     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
21337     MachineFunction *MF = MBB->getParent();
21338     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21339     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21340     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21341
21342     MachineFunction::iterator MBBIter = ++MBB->getIterator();
21343
21344     // Insert the new basic blocks
21345     MF->insert(MBBIter, offsetMBB);
21346     MF->insert(MBBIter, overflowMBB);
21347     MF->insert(MBBIter, endMBB);
21348
21349     // Transfer the remainder of MBB and its successor edges to endMBB.
21350     endMBB->splice(endMBB->begin(), thisMBB,
21351                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
21352     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
21353
21354     // Make offsetMBB and overflowMBB successors of thisMBB
21355     thisMBB->addSuccessor(offsetMBB);
21356     thisMBB->addSuccessor(overflowMBB);
21357
21358     // endMBB is a successor of both offsetMBB and overflowMBB
21359     offsetMBB->addSuccessor(endMBB);
21360     overflowMBB->addSuccessor(endMBB);
21361
21362     // Load the offset value into a register
21363     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
21364     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
21365       .addOperand(Base)
21366       .addOperand(Scale)
21367       .addOperand(Index)
21368       .addDisp(Disp, UseFPOffset ? 4 : 0)
21369       .addOperand(Segment)
21370       .setMemRefs(MMOBegin, MMOEnd);
21371
21372     // Check if there is enough room left to pull this argument.
21373     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
21374       .addReg(OffsetReg)
21375       .addImm(MaxOffset + 8 - ArgSizeA8);
21376
21377     // Branch to "overflowMBB" if offset >= max
21378     // Fall through to "offsetMBB" otherwise
21379     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
21380       .addMBB(overflowMBB);
21381   }
21382
21383   // In offsetMBB, emit code to use the reg_save_area.
21384   if (offsetMBB) {
21385     assert(OffsetReg != 0);
21386
21387     // Read the reg_save_area address.
21388     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
21389     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
21390       .addOperand(Base)
21391       .addOperand(Scale)
21392       .addOperand(Index)
21393       .addDisp(Disp, 16)
21394       .addOperand(Segment)
21395       .setMemRefs(MMOBegin, MMOEnd);
21396
21397     // Zero-extend the offset
21398     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
21399       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
21400         .addImm(0)
21401         .addReg(OffsetReg)
21402         .addImm(X86::sub_32bit);
21403
21404     // Add the offset to the reg_save_area to get the final address.
21405     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
21406       .addReg(OffsetReg64)
21407       .addReg(RegSaveReg);
21408
21409     // Compute the offset for the next argument
21410     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
21411     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
21412       .addReg(OffsetReg)
21413       .addImm(UseFPOffset ? 16 : 8);
21414
21415     // Store it back into the va_list.
21416     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
21417       .addOperand(Base)
21418       .addOperand(Scale)
21419       .addOperand(Index)
21420       .addDisp(Disp, UseFPOffset ? 4 : 0)
21421       .addOperand(Segment)
21422       .addReg(NextOffsetReg)
21423       .setMemRefs(MMOBegin, MMOEnd);
21424
21425     // Jump to endMBB
21426     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
21427       .addMBB(endMBB);
21428   }
21429
21430   //
21431   // Emit code to use overflow area
21432   //
21433
21434   // Load the overflow_area address into a register.
21435   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
21436   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
21437     .addOperand(Base)
21438     .addOperand(Scale)
21439     .addOperand(Index)
21440     .addDisp(Disp, 8)
21441     .addOperand(Segment)
21442     .setMemRefs(MMOBegin, MMOEnd);
21443
21444   // If we need to align it, do so. Otherwise, just copy the address
21445   // to OverflowDestReg.
21446   if (NeedsAlign) {
21447     // Align the overflow address
21448     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
21449     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
21450
21451     // aligned_addr = (addr + (align-1)) & ~(align-1)
21452     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
21453       .addReg(OverflowAddrReg)
21454       .addImm(Align-1);
21455
21456     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
21457       .addReg(TmpReg)
21458       .addImm(~(uint64_t)(Align-1));
21459   } else {
21460     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
21461       .addReg(OverflowAddrReg);
21462   }
21463
21464   // Compute the next overflow address after this argument.
21465   // (the overflow address should be kept 8-byte aligned)
21466   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
21467   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
21468     .addReg(OverflowDestReg)
21469     .addImm(ArgSizeA8);
21470
21471   // Store the new overflow address.
21472   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
21473     .addOperand(Base)
21474     .addOperand(Scale)
21475     .addOperand(Index)
21476     .addDisp(Disp, 8)
21477     .addOperand(Segment)
21478     .addReg(NextAddrReg)
21479     .setMemRefs(MMOBegin, MMOEnd);
21480
21481   // If we branched, emit the PHI to the front of endMBB.
21482   if (offsetMBB) {
21483     BuildMI(*endMBB, endMBB->begin(), DL,
21484             TII->get(X86::PHI), DestReg)
21485       .addReg(OffsetDestReg).addMBB(offsetMBB)
21486       .addReg(OverflowDestReg).addMBB(overflowMBB);
21487   }
21488
21489   // Erase the pseudo instruction
21490   MI->eraseFromParent();
21491
21492   return endMBB;
21493 }
21494
21495 MachineBasicBlock *
21496 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
21497                                                  MachineInstr *MI,
21498                                                  MachineBasicBlock *MBB) const {
21499   // Emit code to save XMM registers to the stack. The ABI says that the
21500   // number of registers to save is given in %al, so it's theoretically
21501   // possible to do an indirect jump trick to avoid saving all of them,
21502   // however this code takes a simpler approach and just executes all
21503   // of the stores if %al is non-zero. It's less code, and it's probably
21504   // easier on the hardware branch predictor, and stores aren't all that
21505   // expensive anyway.
21506
21507   // Create the new basic blocks. One block contains all the XMM stores,
21508   // and one block is the final destination regardless of whether any
21509   // stores were performed.
21510   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
21511   MachineFunction *F = MBB->getParent();
21512   MachineFunction::iterator MBBIter = ++MBB->getIterator();
21513   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
21514   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
21515   F->insert(MBBIter, XMMSaveMBB);
21516   F->insert(MBBIter, EndMBB);
21517
21518   // Transfer the remainder of MBB and its successor edges to EndMBB.
21519   EndMBB->splice(EndMBB->begin(), MBB,
21520                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21521   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
21522
21523   // The original block will now fall through to the XMM save block.
21524   MBB->addSuccessor(XMMSaveMBB);
21525   // The XMMSaveMBB will fall through to the end block.
21526   XMMSaveMBB->addSuccessor(EndMBB);
21527
21528   // Now add the instructions.
21529   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21530   DebugLoc DL = MI->getDebugLoc();
21531
21532   unsigned CountReg = MI->getOperand(0).getReg();
21533   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
21534   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
21535
21536   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
21537     // If %al is 0, branch around the XMM save block.
21538     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
21539     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
21540     MBB->addSuccessor(EndMBB);
21541   }
21542
21543   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
21544   // that was just emitted, but clearly shouldn't be "saved".
21545   assert((MI->getNumOperands() <= 3 ||
21546           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
21547           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
21548          && "Expected last argument to be EFLAGS");
21549   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
21550   // In the XMM save block, save all the XMM argument registers.
21551   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
21552     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
21553     MachineMemOperand *MMO = F->getMachineMemOperand(
21554         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
21555         MachineMemOperand::MOStore,
21556         /*Size=*/16, /*Align=*/16);
21557     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
21558       .addFrameIndex(RegSaveFrameIndex)
21559       .addImm(/*Scale=*/1)
21560       .addReg(/*IndexReg=*/0)
21561       .addImm(/*Disp=*/Offset)
21562       .addReg(/*Segment=*/0)
21563       .addReg(MI->getOperand(i).getReg())
21564       .addMemOperand(MMO);
21565   }
21566
21567   MI->eraseFromParent();   // The pseudo instruction is gone now.
21568
21569   return EndMBB;
21570 }
21571
21572 // The EFLAGS operand of SelectItr might be missing a kill marker
21573 // because there were multiple uses of EFLAGS, and ISel didn't know
21574 // which to mark. Figure out whether SelectItr should have had a
21575 // kill marker, and set it if it should. Returns the correct kill
21576 // marker value.
21577 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
21578                                      MachineBasicBlock* BB,
21579                                      const TargetRegisterInfo* TRI) {
21580   // Scan forward through BB for a use/def of EFLAGS.
21581   MachineBasicBlock::iterator miI(std::next(SelectItr));
21582   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
21583     const MachineInstr& mi = *miI;
21584     if (mi.readsRegister(X86::EFLAGS))
21585       return false;
21586     if (mi.definesRegister(X86::EFLAGS))
21587       break; // Should have kill-flag - update below.
21588   }
21589
21590   // If we hit the end of the block, check whether EFLAGS is live into a
21591   // successor.
21592   if (miI == BB->end()) {
21593     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
21594                                           sEnd = BB->succ_end();
21595          sItr != sEnd; ++sItr) {
21596       MachineBasicBlock* succ = *sItr;
21597       if (succ->isLiveIn(X86::EFLAGS))
21598         return false;
21599     }
21600   }
21601
21602   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
21603   // out. SelectMI should have a kill flag on EFLAGS.
21604   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
21605   return true;
21606 }
21607
21608 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
21609 // together with other CMOV pseudo-opcodes into a single basic-block with
21610 // conditional jump around it.
21611 static bool isCMOVPseudo(MachineInstr *MI) {
21612   switch (MI->getOpcode()) {
21613   case X86::CMOV_FR32:
21614   case X86::CMOV_FR64:
21615   case X86::CMOV_GR8:
21616   case X86::CMOV_GR16:
21617   case X86::CMOV_GR32:
21618   case X86::CMOV_RFP32:
21619   case X86::CMOV_RFP64:
21620   case X86::CMOV_RFP80:
21621   case X86::CMOV_V2F64:
21622   case X86::CMOV_V2I64:
21623   case X86::CMOV_V4F32:
21624   case X86::CMOV_V4F64:
21625   case X86::CMOV_V4I64:
21626   case X86::CMOV_V16F32:
21627   case X86::CMOV_V8F32:
21628   case X86::CMOV_V8F64:
21629   case X86::CMOV_V8I64:
21630   case X86::CMOV_V8I1:
21631   case X86::CMOV_V16I1:
21632   case X86::CMOV_V32I1:
21633   case X86::CMOV_V64I1:
21634     return true;
21635
21636   default:
21637     return false;
21638   }
21639 }
21640
21641 MachineBasicBlock *
21642 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
21643                                      MachineBasicBlock *BB) const {
21644   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21645   DebugLoc DL = MI->getDebugLoc();
21646
21647   // To "insert" a SELECT_CC instruction, we actually have to insert the
21648   // diamond control-flow pattern.  The incoming instruction knows the
21649   // destination vreg to set, the condition code register to branch on, the
21650   // true/false values to select between, and a branch opcode to use.
21651   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21652   MachineFunction::iterator It = ++BB->getIterator();
21653
21654   //  thisMBB:
21655   //  ...
21656   //   TrueVal = ...
21657   //   cmpTY ccX, r1, r2
21658   //   bCC copy1MBB
21659   //   fallthrough --> copy0MBB
21660   MachineBasicBlock *thisMBB = BB;
21661   MachineFunction *F = BB->getParent();
21662
21663   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
21664   // as described above, by inserting a BB, and then making a PHI at the join
21665   // point to select the true and false operands of the CMOV in the PHI.
21666   //
21667   // The code also handles two different cases of multiple CMOV opcodes
21668   // in a row.
21669   //
21670   // Case 1:
21671   // In this case, there are multiple CMOVs in a row, all which are based on
21672   // the same condition setting (or the exact opposite condition setting).
21673   // In this case we can lower all the CMOVs using a single inserted BB, and
21674   // then make a number of PHIs at the join point to model the CMOVs. The only
21675   // trickiness here, is that in a case like:
21676   //
21677   // t2 = CMOV cond1 t1, f1
21678   // t3 = CMOV cond1 t2, f2
21679   //
21680   // when rewriting this into PHIs, we have to perform some renaming on the
21681   // temps since you cannot have a PHI operand refer to a PHI result earlier
21682   // in the same block.  The "simple" but wrong lowering would be:
21683   //
21684   // t2 = PHI t1(BB1), f1(BB2)
21685   // t3 = PHI t2(BB1), f2(BB2)
21686   //
21687   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
21688   // renaming is to note that on the path through BB1, t2 is really just a
21689   // copy of t1, and do that renaming, properly generating:
21690   //
21691   // t2 = PHI t1(BB1), f1(BB2)
21692   // t3 = PHI t1(BB1), f2(BB2)
21693   //
21694   // Case 2, we lower cascaded CMOVs such as
21695   //
21696   //   (CMOV (CMOV F, T, cc1), T, cc2)
21697   //
21698   // to two successives branches.  For that, we look for another CMOV as the
21699   // following instruction.
21700   //
21701   // Without this, we would add a PHI between the two jumps, which ends up
21702   // creating a few copies all around. For instance, for
21703   //
21704   //    (sitofp (zext (fcmp une)))
21705   //
21706   // we would generate:
21707   //
21708   //         ucomiss %xmm1, %xmm0
21709   //         movss  <1.0f>, %xmm0
21710   //         movaps  %xmm0, %xmm1
21711   //         jne     .LBB5_2
21712   //         xorps   %xmm1, %xmm1
21713   // .LBB5_2:
21714   //         jp      .LBB5_4
21715   //         movaps  %xmm1, %xmm0
21716   // .LBB5_4:
21717   //         retq
21718   //
21719   // because this custom-inserter would have generated:
21720   //
21721   //   A
21722   //   | \
21723   //   |  B
21724   //   | /
21725   //   C
21726   //   | \
21727   //   |  D
21728   //   | /
21729   //   E
21730   //
21731   // A: X = ...; Y = ...
21732   // B: empty
21733   // C: Z = PHI [X, A], [Y, B]
21734   // D: empty
21735   // E: PHI [X, C], [Z, D]
21736   //
21737   // If we lower both CMOVs in a single step, we can instead generate:
21738   //
21739   //   A
21740   //   | \
21741   //   |  C
21742   //   | /|
21743   //   |/ |
21744   //   |  |
21745   //   |  D
21746   //   | /
21747   //   E
21748   //
21749   // A: X = ...; Y = ...
21750   // D: empty
21751   // E: PHI [X, A], [X, C], [Y, D]
21752   //
21753   // Which, in our sitofp/fcmp example, gives us something like:
21754   //
21755   //         ucomiss %xmm1, %xmm0
21756   //         movss  <1.0f>, %xmm0
21757   //         jne     .LBB5_4
21758   //         jp      .LBB5_4
21759   //         xorps   %xmm0, %xmm0
21760   // .LBB5_4:
21761   //         retq
21762   //
21763   MachineInstr *CascadedCMOV = nullptr;
21764   MachineInstr *LastCMOV = MI;
21765   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
21766   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21767   MachineBasicBlock::iterator NextMIIt =
21768       std::next(MachineBasicBlock::iterator(MI));
21769
21770   // Check for case 1, where there are multiple CMOVs with the same condition
21771   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21772   // number of jumps the most.
21773
21774   if (isCMOVPseudo(MI)) {
21775     // See if we have a string of CMOVS with the same condition.
21776     while (NextMIIt != BB->end() &&
21777            isCMOVPseudo(NextMIIt) &&
21778            (NextMIIt->getOperand(3).getImm() == CC ||
21779             NextMIIt->getOperand(3).getImm() == OppCC)) {
21780       LastCMOV = &*NextMIIt;
21781       ++NextMIIt;
21782     }
21783   }
21784
21785   // This checks for case 2, but only do this if we didn't already find
21786   // case 1, as indicated by LastCMOV == MI.
21787   if (LastCMOV == MI &&
21788       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21789       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21790       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21791     CascadedCMOV = &*NextMIIt;
21792   }
21793
21794   MachineBasicBlock *jcc1MBB = nullptr;
21795
21796   // If we have a cascaded CMOV, we lower it to two successive branches to
21797   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21798   if (CascadedCMOV) {
21799     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21800     F->insert(It, jcc1MBB);
21801     jcc1MBB->addLiveIn(X86::EFLAGS);
21802   }
21803
21804   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21805   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21806   F->insert(It, copy0MBB);
21807   F->insert(It, sinkMBB);
21808
21809   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21810   // live into the sink and copy blocks.
21811   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21812
21813   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21814   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21815       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21816     copy0MBB->addLiveIn(X86::EFLAGS);
21817     sinkMBB->addLiveIn(X86::EFLAGS);
21818   }
21819
21820   // Transfer the remainder of BB and its successor edges to sinkMBB.
21821   sinkMBB->splice(sinkMBB->begin(), BB,
21822                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21823   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21824
21825   // Add the true and fallthrough blocks as its successors.
21826   if (CascadedCMOV) {
21827     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21828     BB->addSuccessor(jcc1MBB);
21829
21830     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21831     // jump to the sinkMBB.
21832     jcc1MBB->addSuccessor(copy0MBB);
21833     jcc1MBB->addSuccessor(sinkMBB);
21834   } else {
21835     BB->addSuccessor(copy0MBB);
21836   }
21837
21838   // The true block target of the first (or only) branch is always sinkMBB.
21839   BB->addSuccessor(sinkMBB);
21840
21841   // Create the conditional branch instruction.
21842   unsigned Opc = X86::GetCondBranchFromCond(CC);
21843   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21844
21845   if (CascadedCMOV) {
21846     unsigned Opc2 = X86::GetCondBranchFromCond(
21847         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21848     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21849   }
21850
21851   //  copy0MBB:
21852   //   %FalseValue = ...
21853   //   # fallthrough to sinkMBB
21854   copy0MBB->addSuccessor(sinkMBB);
21855
21856   //  sinkMBB:
21857   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21858   //  ...
21859   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21860   MachineBasicBlock::iterator MIItEnd =
21861     std::next(MachineBasicBlock::iterator(LastCMOV));
21862   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21863   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21864   MachineInstrBuilder MIB;
21865
21866   // As we are creating the PHIs, we have to be careful if there is more than
21867   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21868   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21869   // That also means that PHI construction must work forward from earlier to
21870   // later, and that the code must maintain a mapping from earlier PHI's
21871   // destination registers, and the registers that went into the PHI.
21872
21873   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21874     unsigned DestReg = MIIt->getOperand(0).getReg();
21875     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21876     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21877
21878     // If this CMOV we are generating is the opposite condition from
21879     // the jump we generated, then we have to swap the operands for the
21880     // PHI that is going to be generated.
21881     if (MIIt->getOperand(3).getImm() == OppCC)
21882         std::swap(Op1Reg, Op2Reg);
21883
21884     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21885       Op1Reg = RegRewriteTable[Op1Reg].first;
21886
21887     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21888       Op2Reg = RegRewriteTable[Op2Reg].second;
21889
21890     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21891                   TII->get(X86::PHI), DestReg)
21892           .addReg(Op1Reg).addMBB(copy0MBB)
21893           .addReg(Op2Reg).addMBB(thisMBB);
21894
21895     // Add this PHI to the rewrite table.
21896     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21897   }
21898
21899   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21900   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21901   if (CascadedCMOV) {
21902     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21903     // Copy the PHI result to the register defined by the second CMOV.
21904     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21905             DL, TII->get(TargetOpcode::COPY),
21906             CascadedCMOV->getOperand(0).getReg())
21907         .addReg(MI->getOperand(0).getReg());
21908     CascadedCMOV->eraseFromParent();
21909   }
21910
21911   // Now remove the CMOV(s).
21912   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21913     (MIIt++)->eraseFromParent();
21914
21915   return sinkMBB;
21916 }
21917
21918 MachineBasicBlock *
21919 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21920                                        MachineBasicBlock *BB) const {
21921   // Combine the following atomic floating-point modification pattern:
21922   //   a.store(reg OP a.load(acquire), release)
21923   // Transform them into:
21924   //   OPss (%gpr), %xmm
21925   //   movss %xmm, (%gpr)
21926   // Or sd equivalent for 64-bit operations.
21927   unsigned MOp, FOp;
21928   switch (MI->getOpcode()) {
21929   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21930   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21931   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21932   }
21933   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21934   DebugLoc DL = MI->getDebugLoc();
21935   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21936   MachineOperand MSrc = MI->getOperand(0);
21937   unsigned VSrc = MI->getOperand(5).getReg();
21938   const MachineOperand &Disp = MI->getOperand(3);
21939   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21940   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21941   if (hasDisp && MSrc.isReg())
21942     MSrc.setIsKill(false);
21943   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21944                                 .addOperand(/*Base=*/MSrc)
21945                                 .addImm(/*Scale=*/1)
21946                                 .addReg(/*Index=*/0)
21947                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21948                                 .addReg(0);
21949   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21950                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21951                           .addReg(VSrc)
21952                           .addOperand(/*Base=*/MSrc)
21953                           .addImm(/*Scale=*/1)
21954                           .addReg(/*Index=*/0)
21955                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21956                           .addReg(/*Segment=*/0);
21957   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21958   MI->eraseFromParent(); // The pseudo instruction is gone now.
21959   return BB;
21960 }
21961
21962 MachineBasicBlock *
21963 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21964                                         MachineBasicBlock *BB) const {
21965   MachineFunction *MF = BB->getParent();
21966   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21967   DebugLoc DL = MI->getDebugLoc();
21968   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21969
21970   assert(MF->shouldSplitStack());
21971
21972   const bool Is64Bit = Subtarget->is64Bit();
21973   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21974
21975   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21976   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21977
21978   // BB:
21979   //  ... [Till the alloca]
21980   // If stacklet is not large enough, jump to mallocMBB
21981   //
21982   // bumpMBB:
21983   //  Allocate by subtracting from RSP
21984   //  Jump to continueMBB
21985   //
21986   // mallocMBB:
21987   //  Allocate by call to runtime
21988   //
21989   // continueMBB:
21990   //  ...
21991   //  [rest of original BB]
21992   //
21993
21994   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21995   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21996   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21997
21998   MachineRegisterInfo &MRI = MF->getRegInfo();
21999   const TargetRegisterClass *AddrRegClass =
22000       getRegClassFor(getPointerTy(MF->getDataLayout()));
22001
22002   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
22003     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
22004     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
22005     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
22006     sizeVReg = MI->getOperand(1).getReg(),
22007     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
22008
22009   MachineFunction::iterator MBBIter = ++BB->getIterator();
22010
22011   MF->insert(MBBIter, bumpMBB);
22012   MF->insert(MBBIter, mallocMBB);
22013   MF->insert(MBBIter, continueMBB);
22014
22015   continueMBB->splice(continueMBB->begin(), BB,
22016                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
22017   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
22018
22019   // Add code to the main basic block to check if the stack limit has been hit,
22020   // and if so, jump to mallocMBB otherwise to bumpMBB.
22021   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
22022   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
22023     .addReg(tmpSPVReg).addReg(sizeVReg);
22024   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
22025     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
22026     .addReg(SPLimitVReg);
22027   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
22028
22029   // bumpMBB simply decreases the stack pointer, since we know the current
22030   // stacklet has enough space.
22031   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
22032     .addReg(SPLimitVReg);
22033   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
22034     .addReg(SPLimitVReg);
22035   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
22036
22037   // Calls into a routine in libgcc to allocate more space from the heap.
22038   const uint32_t *RegMask =
22039       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
22040   if (IsLP64) {
22041     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
22042       .addReg(sizeVReg);
22043     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
22044       .addExternalSymbol("__morestack_allocate_stack_space")
22045       .addRegMask(RegMask)
22046       .addReg(X86::RDI, RegState::Implicit)
22047       .addReg(X86::RAX, RegState::ImplicitDefine);
22048   } else if (Is64Bit) {
22049     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
22050       .addReg(sizeVReg);
22051     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
22052       .addExternalSymbol("__morestack_allocate_stack_space")
22053       .addRegMask(RegMask)
22054       .addReg(X86::EDI, RegState::Implicit)
22055       .addReg(X86::EAX, RegState::ImplicitDefine);
22056   } else {
22057     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
22058       .addImm(12);
22059     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
22060     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
22061       .addExternalSymbol("__morestack_allocate_stack_space")
22062       .addRegMask(RegMask)
22063       .addReg(X86::EAX, RegState::ImplicitDefine);
22064   }
22065
22066   if (!Is64Bit)
22067     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
22068       .addImm(16);
22069
22070   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
22071     .addReg(IsLP64 ? X86::RAX : X86::EAX);
22072   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
22073
22074   // Set up the CFG correctly.
22075   BB->addSuccessor(bumpMBB);
22076   BB->addSuccessor(mallocMBB);
22077   mallocMBB->addSuccessor(continueMBB);
22078   bumpMBB->addSuccessor(continueMBB);
22079
22080   // Take care of the PHI nodes.
22081   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
22082           MI->getOperand(0).getReg())
22083     .addReg(mallocPtrVReg).addMBB(mallocMBB)
22084     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
22085
22086   // Delete the original pseudo instruction.
22087   MI->eraseFromParent();
22088
22089   // And we're done.
22090   return continueMBB;
22091 }
22092
22093 MachineBasicBlock *
22094 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
22095                                         MachineBasicBlock *BB) const {
22096   assert(!Subtarget->isTargetMachO());
22097   DebugLoc DL = MI->getDebugLoc();
22098   MachineInstr *ResumeMI = Subtarget->getFrameLowering()->emitStackProbe(
22099       *BB->getParent(), *BB, MI, DL, false);
22100   MachineBasicBlock *ResumeBB = ResumeMI->getParent();
22101   MI->eraseFromParent(); // The pseudo instruction is gone now.
22102   return ResumeBB;
22103 }
22104
22105 MachineBasicBlock *
22106 X86TargetLowering::EmitLoweredCatchRet(MachineInstr *MI,
22107                                        MachineBasicBlock *BB) const {
22108   MachineFunction *MF = BB->getParent();
22109   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
22110   MachineBasicBlock *TargetMBB = MI->getOperand(0).getMBB();
22111   DebugLoc DL = MI->getDebugLoc();
22112
22113   assert(!isAsynchronousEHPersonality(
22114              classifyEHPersonality(MF->getFunction()->getPersonalityFn())) &&
22115          "SEH does not use catchret!");
22116
22117   // Only 32-bit EH needs to worry about manually restoring stack pointers.
22118   if (!Subtarget->is32Bit())
22119     return BB;
22120
22121   // C++ EH creates a new target block to hold the restore code, and wires up
22122   // the new block to the return destination with a normal JMP_4.
22123   MachineBasicBlock *RestoreMBB =
22124       MF->CreateMachineBasicBlock(BB->getBasicBlock());
22125   assert(BB->succ_size() == 1);
22126   MF->insert(std::next(BB->getIterator()), RestoreMBB);
22127   RestoreMBB->transferSuccessorsAndUpdatePHIs(BB);
22128   BB->addSuccessor(RestoreMBB);
22129   MI->getOperand(0).setMBB(RestoreMBB);
22130
22131   auto RestoreMBBI = RestoreMBB->begin();
22132   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::EH_RESTORE));
22133   BuildMI(*RestoreMBB, RestoreMBBI, DL, TII.get(X86::JMP_4)).addMBB(TargetMBB);
22134   return BB;
22135 }
22136
22137 MachineBasicBlock *
22138 X86TargetLowering::EmitLoweredCatchPad(MachineInstr *MI,
22139                                        MachineBasicBlock *BB) const {
22140   MachineFunction *MF = BB->getParent();
22141   const Constant *PerFn = MF->getFunction()->getPersonalityFn();
22142   bool IsSEH = isAsynchronousEHPersonality(classifyEHPersonality(PerFn));
22143   // Only 32-bit SEH requires special handling for catchpad.
22144   if (IsSEH && Subtarget->is32Bit()) {
22145     const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
22146     DebugLoc DL = MI->getDebugLoc();
22147     BuildMI(*BB, MI, DL, TII.get(X86::EH_RESTORE));
22148   }
22149   MI->eraseFromParent();
22150   return BB;
22151 }
22152
22153 MachineBasicBlock *
22154 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
22155                                       MachineBasicBlock *BB) const {
22156   // This is pretty easy.  We're taking the value that we received from
22157   // our load from the relocation, sticking it in either RDI (x86-64)
22158   // or EAX and doing an indirect call.  The return value will then
22159   // be in the normal return register.
22160   MachineFunction *F = BB->getParent();
22161   const X86InstrInfo *TII = Subtarget->getInstrInfo();
22162   DebugLoc DL = MI->getDebugLoc();
22163
22164   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
22165   assert(MI->getOperand(3).isGlobal() && "This should be a global");
22166
22167   // Get a register mask for the lowered call.
22168   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
22169   // proper register mask.
22170   const uint32_t *RegMask =
22171       Subtarget->is64Bit() ?
22172       Subtarget->getRegisterInfo()->getDarwinTLSCallPreservedMask() :
22173       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
22174   if (Subtarget->is64Bit()) {
22175     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
22176                                       TII->get(X86::MOV64rm), X86::RDI)
22177     .addReg(X86::RIP)
22178     .addImm(0).addReg(0)
22179     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
22180                       MI->getOperand(3).getTargetFlags())
22181     .addReg(0);
22182     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
22183     addDirectMem(MIB, X86::RDI);
22184     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
22185   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
22186     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
22187                                       TII->get(X86::MOV32rm), X86::EAX)
22188     .addReg(0)
22189     .addImm(0).addReg(0)
22190     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
22191                       MI->getOperand(3).getTargetFlags())
22192     .addReg(0);
22193     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
22194     addDirectMem(MIB, X86::EAX);
22195     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
22196   } else {
22197     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
22198                                       TII->get(X86::MOV32rm), X86::EAX)
22199     .addReg(TII->getGlobalBaseReg(F))
22200     .addImm(0).addReg(0)
22201     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
22202                       MI->getOperand(3).getTargetFlags())
22203     .addReg(0);
22204     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
22205     addDirectMem(MIB, X86::EAX);
22206     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
22207   }
22208
22209   MI->eraseFromParent(); // The pseudo instruction is gone now.
22210   return BB;
22211 }
22212
22213 MachineBasicBlock *
22214 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
22215                                     MachineBasicBlock *MBB) const {
22216   DebugLoc DL = MI->getDebugLoc();
22217   MachineFunction *MF = MBB->getParent();
22218   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22219   MachineRegisterInfo &MRI = MF->getRegInfo();
22220
22221   const BasicBlock *BB = MBB->getBasicBlock();
22222   MachineFunction::iterator I = ++MBB->getIterator();
22223
22224   // Memory Reference
22225   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
22226   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
22227
22228   unsigned DstReg;
22229   unsigned MemOpndSlot = 0;
22230
22231   unsigned CurOp = 0;
22232
22233   DstReg = MI->getOperand(CurOp++).getReg();
22234   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
22235   assert(RC->hasType(MVT::i32) && "Invalid destination!");
22236   unsigned mainDstReg = MRI.createVirtualRegister(RC);
22237   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
22238
22239   MemOpndSlot = CurOp;
22240
22241   MVT PVT = getPointerTy(MF->getDataLayout());
22242   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
22243          "Invalid Pointer Size!");
22244
22245   // For v = setjmp(buf), we generate
22246   //
22247   // thisMBB:
22248   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
22249   //  SjLjSetup restoreMBB
22250   //
22251   // mainMBB:
22252   //  v_main = 0
22253   //
22254   // sinkMBB:
22255   //  v = phi(main, restore)
22256   //
22257   // restoreMBB:
22258   //  if base pointer being used, load it from frame
22259   //  v_restore = 1
22260
22261   MachineBasicBlock *thisMBB = MBB;
22262   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
22263   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
22264   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
22265   MF->insert(I, mainMBB);
22266   MF->insert(I, sinkMBB);
22267   MF->push_back(restoreMBB);
22268   restoreMBB->setHasAddressTaken();
22269
22270   MachineInstrBuilder MIB;
22271
22272   // Transfer the remainder of BB and its successor edges to sinkMBB.
22273   sinkMBB->splice(sinkMBB->begin(), MBB,
22274                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
22275   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
22276
22277   // thisMBB:
22278   unsigned PtrStoreOpc = 0;
22279   unsigned LabelReg = 0;
22280   const int64_t LabelOffset = 1 * PVT.getStoreSize();
22281   Reloc::Model RM = MF->getTarget().getRelocationModel();
22282   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
22283                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
22284
22285   // Prepare IP either in reg or imm.
22286   if (!UseImmLabel) {
22287     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
22288     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
22289     LabelReg = MRI.createVirtualRegister(PtrRC);
22290     if (Subtarget->is64Bit()) {
22291       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
22292               .addReg(X86::RIP)
22293               .addImm(0)
22294               .addReg(0)
22295               .addMBB(restoreMBB)
22296               .addReg(0);
22297     } else {
22298       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
22299       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
22300               .addReg(XII->getGlobalBaseReg(MF))
22301               .addImm(0)
22302               .addReg(0)
22303               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
22304               .addReg(0);
22305     }
22306   } else
22307     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
22308   // Store IP
22309   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
22310   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22311     if (i == X86::AddrDisp)
22312       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
22313     else
22314       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
22315   }
22316   if (!UseImmLabel)
22317     MIB.addReg(LabelReg);
22318   else
22319     MIB.addMBB(restoreMBB);
22320   MIB.setMemRefs(MMOBegin, MMOEnd);
22321   // Setup
22322   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
22323           .addMBB(restoreMBB);
22324
22325   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
22326   MIB.addRegMask(RegInfo->getNoPreservedMask());
22327   thisMBB->addSuccessor(mainMBB);
22328   thisMBB->addSuccessor(restoreMBB);
22329
22330   // mainMBB:
22331   //  EAX = 0
22332   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
22333   mainMBB->addSuccessor(sinkMBB);
22334
22335   // sinkMBB:
22336   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
22337           TII->get(X86::PHI), DstReg)
22338     .addReg(mainDstReg).addMBB(mainMBB)
22339     .addReg(restoreDstReg).addMBB(restoreMBB);
22340
22341   // restoreMBB:
22342   if (RegInfo->hasBasePointer(*MF)) {
22343     const bool Uses64BitFramePtr =
22344         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
22345     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
22346     X86FI->setRestoreBasePointer(MF);
22347     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
22348     unsigned BasePtr = RegInfo->getBaseRegister();
22349     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
22350     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
22351                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
22352       .setMIFlag(MachineInstr::FrameSetup);
22353   }
22354   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
22355   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
22356   restoreMBB->addSuccessor(sinkMBB);
22357
22358   MI->eraseFromParent();
22359   return sinkMBB;
22360 }
22361
22362 MachineBasicBlock *
22363 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
22364                                      MachineBasicBlock *MBB) const {
22365   DebugLoc DL = MI->getDebugLoc();
22366   MachineFunction *MF = MBB->getParent();
22367   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22368   MachineRegisterInfo &MRI = MF->getRegInfo();
22369
22370   // Memory Reference
22371   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
22372   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
22373
22374   MVT PVT = getPointerTy(MF->getDataLayout());
22375   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
22376          "Invalid Pointer Size!");
22377
22378   const TargetRegisterClass *RC =
22379     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
22380   unsigned Tmp = MRI.createVirtualRegister(RC);
22381   // Since FP is only updated here but NOT referenced, it's treated as GPR.
22382   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
22383   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
22384   unsigned SP = RegInfo->getStackRegister();
22385
22386   MachineInstrBuilder MIB;
22387
22388   const int64_t LabelOffset = 1 * PVT.getStoreSize();
22389   const int64_t SPOffset = 2 * PVT.getStoreSize();
22390
22391   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
22392   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
22393
22394   // Reload FP
22395   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
22396   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
22397     MIB.addOperand(MI->getOperand(i));
22398   MIB.setMemRefs(MMOBegin, MMOEnd);
22399   // Reload IP
22400   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
22401   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22402     if (i == X86::AddrDisp)
22403       MIB.addDisp(MI->getOperand(i), LabelOffset);
22404     else
22405       MIB.addOperand(MI->getOperand(i));
22406   }
22407   MIB.setMemRefs(MMOBegin, MMOEnd);
22408   // Reload SP
22409   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
22410   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
22411     if (i == X86::AddrDisp)
22412       MIB.addDisp(MI->getOperand(i), SPOffset);
22413     else
22414       MIB.addOperand(MI->getOperand(i));
22415   }
22416   MIB.setMemRefs(MMOBegin, MMOEnd);
22417   // Jump
22418   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
22419
22420   MI->eraseFromParent();
22421   return MBB;
22422 }
22423
22424 // Replace 213-type (isel default) FMA3 instructions with 231-type for
22425 // accumulator loops. Writing back to the accumulator allows the coalescer
22426 // to remove extra copies in the loop.
22427 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
22428 MachineBasicBlock *
22429 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
22430                                  MachineBasicBlock *MBB) const {
22431   MachineOperand &AddendOp = MI->getOperand(3);
22432
22433   // Bail out early if the addend isn't a register - we can't switch these.
22434   if (!AddendOp.isReg())
22435     return MBB;
22436
22437   MachineFunction &MF = *MBB->getParent();
22438   MachineRegisterInfo &MRI = MF.getRegInfo();
22439
22440   // Check whether the addend is defined by a PHI:
22441   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
22442   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
22443   if (!AddendDef.isPHI())
22444     return MBB;
22445
22446   // Look for the following pattern:
22447   // loop:
22448   //   %addend = phi [%entry, 0], [%loop, %result]
22449   //   ...
22450   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
22451
22452   // Replace with:
22453   //   loop:
22454   //   %addend = phi [%entry, 0], [%loop, %result]
22455   //   ...
22456   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
22457
22458   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
22459     assert(AddendDef.getOperand(i).isReg());
22460     MachineOperand PHISrcOp = AddendDef.getOperand(i);
22461     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
22462     if (&PHISrcInst == MI) {
22463       // Found a matching instruction.
22464       unsigned NewFMAOpc = 0;
22465       switch (MI->getOpcode()) {
22466         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
22467         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
22468         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
22469         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
22470         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
22471         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
22472         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
22473         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
22474         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
22475         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
22476         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
22477         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
22478         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
22479         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
22480         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
22481         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
22482         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
22483         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
22484         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
22485         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
22486
22487         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
22488         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
22489         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
22490         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
22491         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
22492         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
22493         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
22494         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
22495         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
22496         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
22497         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
22498         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
22499         default: llvm_unreachable("Unrecognized FMA variant.");
22500       }
22501
22502       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
22503       MachineInstrBuilder MIB =
22504         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
22505         .addOperand(MI->getOperand(0))
22506         .addOperand(MI->getOperand(3))
22507         .addOperand(MI->getOperand(2))
22508         .addOperand(MI->getOperand(1));
22509       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
22510       MI->eraseFromParent();
22511     }
22512   }
22513
22514   return MBB;
22515 }
22516
22517 MachineBasicBlock *
22518 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
22519                                                MachineBasicBlock *BB) const {
22520   switch (MI->getOpcode()) {
22521   default: llvm_unreachable("Unexpected instr type to insert");
22522   case X86::TAILJMPd64:
22523   case X86::TAILJMPr64:
22524   case X86::TAILJMPm64:
22525   case X86::TAILJMPd64_REX:
22526   case X86::TAILJMPr64_REX:
22527   case X86::TAILJMPm64_REX:
22528     llvm_unreachable("TAILJMP64 would not be touched here.");
22529   case X86::TCRETURNdi64:
22530   case X86::TCRETURNri64:
22531   case X86::TCRETURNmi64:
22532     return BB;
22533   case X86::WIN_ALLOCA:
22534     return EmitLoweredWinAlloca(MI, BB);
22535   case X86::CATCHRET:
22536     return EmitLoweredCatchRet(MI, BB);
22537   case X86::CATCHPAD:
22538     return EmitLoweredCatchPad(MI, BB);
22539   case X86::SEG_ALLOCA_32:
22540   case X86::SEG_ALLOCA_64:
22541     return EmitLoweredSegAlloca(MI, BB);
22542   case X86::TLSCall_32:
22543   case X86::TLSCall_64:
22544     return EmitLoweredTLSCall(MI, BB);
22545   case X86::CMOV_FR32:
22546   case X86::CMOV_FR64:
22547   case X86::CMOV_FR128:
22548   case X86::CMOV_GR8:
22549   case X86::CMOV_GR16:
22550   case X86::CMOV_GR32:
22551   case X86::CMOV_RFP32:
22552   case X86::CMOV_RFP64:
22553   case X86::CMOV_RFP80:
22554   case X86::CMOV_V2F64:
22555   case X86::CMOV_V2I64:
22556   case X86::CMOV_V4F32:
22557   case X86::CMOV_V4F64:
22558   case X86::CMOV_V4I64:
22559   case X86::CMOV_V16F32:
22560   case X86::CMOV_V8F32:
22561   case X86::CMOV_V8F64:
22562   case X86::CMOV_V8I64:
22563   case X86::CMOV_V8I1:
22564   case X86::CMOV_V16I1:
22565   case X86::CMOV_V32I1:
22566   case X86::CMOV_V64I1:
22567     return EmitLoweredSelect(MI, BB);
22568
22569   case X86::RDFLAGS32:
22570   case X86::RDFLAGS64: {
22571     DebugLoc DL = MI->getDebugLoc();
22572     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22573     unsigned PushF =
22574         MI->getOpcode() == X86::RDFLAGS32 ? X86::PUSHF32 : X86::PUSHF64;
22575     unsigned Pop =
22576         MI->getOpcode() == X86::RDFLAGS32 ? X86::POP32r : X86::POP64r;
22577     BuildMI(*BB, MI, DL, TII->get(PushF));
22578     BuildMI(*BB, MI, DL, TII->get(Pop), MI->getOperand(0).getReg());
22579
22580     MI->eraseFromParent(); // The pseudo is gone now.
22581     return BB;
22582   }
22583
22584   case X86::WRFLAGS32:
22585   case X86::WRFLAGS64: {
22586     DebugLoc DL = MI->getDebugLoc();
22587     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22588     unsigned Push =
22589         MI->getOpcode() == X86::WRFLAGS32 ? X86::PUSH32r : X86::PUSH64r;
22590     unsigned PopF =
22591         MI->getOpcode() == X86::WRFLAGS32 ? X86::POPF32 : X86::POPF64;
22592     BuildMI(*BB, MI, DL, TII->get(Push)).addReg(MI->getOperand(0).getReg());
22593     BuildMI(*BB, MI, DL, TII->get(PopF));
22594
22595     MI->eraseFromParent(); // The pseudo is gone now.
22596     return BB;
22597   }
22598
22599   case X86::RELEASE_FADD32mr:
22600   case X86::RELEASE_FADD64mr:
22601     return EmitLoweredAtomicFP(MI, BB);
22602
22603   case X86::FP32_TO_INT16_IN_MEM:
22604   case X86::FP32_TO_INT32_IN_MEM:
22605   case X86::FP32_TO_INT64_IN_MEM:
22606   case X86::FP64_TO_INT16_IN_MEM:
22607   case X86::FP64_TO_INT32_IN_MEM:
22608   case X86::FP64_TO_INT64_IN_MEM:
22609   case X86::FP80_TO_INT16_IN_MEM:
22610   case X86::FP80_TO_INT32_IN_MEM:
22611   case X86::FP80_TO_INT64_IN_MEM: {
22612     MachineFunction *F = BB->getParent();
22613     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
22614     DebugLoc DL = MI->getDebugLoc();
22615
22616     // Change the floating point control register to use "round towards zero"
22617     // mode when truncating to an integer value.
22618     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
22619     addFrameReference(BuildMI(*BB, MI, DL,
22620                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
22621
22622     // Load the old value of the high byte of the control word...
22623     unsigned OldCW =
22624       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
22625     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
22626                       CWFrameIdx);
22627
22628     // Set the high part to be round to zero...
22629     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
22630       .addImm(0xC7F);
22631
22632     // Reload the modified control word now...
22633     addFrameReference(BuildMI(*BB, MI, DL,
22634                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22635
22636     // Restore the memory image of control word to original value
22637     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
22638       .addReg(OldCW);
22639
22640     // Get the X86 opcode to use.
22641     unsigned Opc;
22642     switch (MI->getOpcode()) {
22643     default: llvm_unreachable("illegal opcode!");
22644     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
22645     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
22646     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
22647     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
22648     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
22649     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
22650     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
22651     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
22652     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
22653     }
22654
22655     X86AddressMode AM;
22656     MachineOperand &Op = MI->getOperand(0);
22657     if (Op.isReg()) {
22658       AM.BaseType = X86AddressMode::RegBase;
22659       AM.Base.Reg = Op.getReg();
22660     } else {
22661       AM.BaseType = X86AddressMode::FrameIndexBase;
22662       AM.Base.FrameIndex = Op.getIndex();
22663     }
22664     Op = MI->getOperand(1);
22665     if (Op.isImm())
22666       AM.Scale = Op.getImm();
22667     Op = MI->getOperand(2);
22668     if (Op.isImm())
22669       AM.IndexReg = Op.getImm();
22670     Op = MI->getOperand(3);
22671     if (Op.isGlobal()) {
22672       AM.GV = Op.getGlobal();
22673     } else {
22674       AM.Disp = Op.getImm();
22675     }
22676     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
22677                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
22678
22679     // Reload the original control word now.
22680     addFrameReference(BuildMI(*BB, MI, DL,
22681                               TII->get(X86::FLDCW16m)), CWFrameIdx);
22682
22683     MI->eraseFromParent();   // The pseudo instruction is gone now.
22684     return BB;
22685   }
22686     // String/text processing lowering.
22687   case X86::PCMPISTRM128REG:
22688   case X86::VPCMPISTRM128REG:
22689   case X86::PCMPISTRM128MEM:
22690   case X86::VPCMPISTRM128MEM:
22691   case X86::PCMPESTRM128REG:
22692   case X86::VPCMPESTRM128REG:
22693   case X86::PCMPESTRM128MEM:
22694   case X86::VPCMPESTRM128MEM:
22695     assert(Subtarget->hasSSE42() &&
22696            "Target must have SSE4.2 or AVX features enabled");
22697     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
22698
22699   // String/text processing lowering.
22700   case X86::PCMPISTRIREG:
22701   case X86::VPCMPISTRIREG:
22702   case X86::PCMPISTRIMEM:
22703   case X86::VPCMPISTRIMEM:
22704   case X86::PCMPESTRIREG:
22705   case X86::VPCMPESTRIREG:
22706   case X86::PCMPESTRIMEM:
22707   case X86::VPCMPESTRIMEM:
22708     assert(Subtarget->hasSSE42() &&
22709            "Target must have SSE4.2 or AVX features enabled");
22710     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
22711
22712   // Thread synchronization.
22713   case X86::MONITOR:
22714     return EmitMonitor(MI, BB, Subtarget);
22715   // PKU feature
22716   case X86::WRPKRU:
22717     return EmitWRPKRU(MI, BB, Subtarget);
22718   case X86::RDPKRU:
22719     return EmitRDPKRU(MI, BB, Subtarget);
22720   // xbegin
22721   case X86::XBEGIN:
22722     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
22723
22724   case X86::VASTART_SAVE_XMM_REGS:
22725     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
22726
22727   case X86::VAARG_64:
22728     return EmitVAARG64WithCustomInserter(MI, BB);
22729
22730   case X86::EH_SjLj_SetJmp32:
22731   case X86::EH_SjLj_SetJmp64:
22732     return emitEHSjLjSetJmp(MI, BB);
22733
22734   case X86::EH_SjLj_LongJmp32:
22735   case X86::EH_SjLj_LongJmp64:
22736     return emitEHSjLjLongJmp(MI, BB);
22737
22738   case TargetOpcode::STATEPOINT:
22739     // As an implementation detail, STATEPOINT shares the STACKMAP format at
22740     // this point in the process.  We diverge later.
22741     return emitPatchPoint(MI, BB);
22742
22743   case TargetOpcode::STACKMAP:
22744   case TargetOpcode::PATCHPOINT:
22745     return emitPatchPoint(MI, BB);
22746
22747   case X86::VFMADDPDr213r:
22748   case X86::VFMADDPSr213r:
22749   case X86::VFMADDSDr213r:
22750   case X86::VFMADDSSr213r:
22751   case X86::VFMSUBPDr213r:
22752   case X86::VFMSUBPSr213r:
22753   case X86::VFMSUBSDr213r:
22754   case X86::VFMSUBSSr213r:
22755   case X86::VFNMADDPDr213r:
22756   case X86::VFNMADDPSr213r:
22757   case X86::VFNMADDSDr213r:
22758   case X86::VFNMADDSSr213r:
22759   case X86::VFNMSUBPDr213r:
22760   case X86::VFNMSUBPSr213r:
22761   case X86::VFNMSUBSDr213r:
22762   case X86::VFNMSUBSSr213r:
22763   case X86::VFMADDSUBPDr213r:
22764   case X86::VFMADDSUBPSr213r:
22765   case X86::VFMSUBADDPDr213r:
22766   case X86::VFMSUBADDPSr213r:
22767   case X86::VFMADDPDr213rY:
22768   case X86::VFMADDPSr213rY:
22769   case X86::VFMSUBPDr213rY:
22770   case X86::VFMSUBPSr213rY:
22771   case X86::VFNMADDPDr213rY:
22772   case X86::VFNMADDPSr213rY:
22773   case X86::VFNMSUBPDr213rY:
22774   case X86::VFNMSUBPSr213rY:
22775   case X86::VFMADDSUBPDr213rY:
22776   case X86::VFMADDSUBPSr213rY:
22777   case X86::VFMSUBADDPDr213rY:
22778   case X86::VFMSUBADDPSr213rY:
22779     return emitFMA3Instr(MI, BB);
22780   }
22781 }
22782
22783 //===----------------------------------------------------------------------===//
22784 //                           X86 Optimization Hooks
22785 //===----------------------------------------------------------------------===//
22786
22787 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
22788                                                       APInt &KnownZero,
22789                                                       APInt &KnownOne,
22790                                                       const SelectionDAG &DAG,
22791                                                       unsigned Depth) const {
22792   unsigned BitWidth = KnownZero.getBitWidth();
22793   unsigned Opc = Op.getOpcode();
22794   assert((Opc >= ISD::BUILTIN_OP_END ||
22795           Opc == ISD::INTRINSIC_WO_CHAIN ||
22796           Opc == ISD::INTRINSIC_W_CHAIN ||
22797           Opc == ISD::INTRINSIC_VOID) &&
22798          "Should use MaskedValueIsZero if you don't know whether Op"
22799          " is a target node!");
22800
22801   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
22802   switch (Opc) {
22803   default: break;
22804   case X86ISD::ADD:
22805   case X86ISD::SUB:
22806   case X86ISD::ADC:
22807   case X86ISD::SBB:
22808   case X86ISD::SMUL:
22809   case X86ISD::UMUL:
22810   case X86ISD::INC:
22811   case X86ISD::DEC:
22812   case X86ISD::OR:
22813   case X86ISD::XOR:
22814   case X86ISD::AND:
22815     // These nodes' second result is a boolean.
22816     if (Op.getResNo() == 0)
22817       break;
22818     // Fallthrough
22819   case X86ISD::SETCC:
22820     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
22821     break;
22822   case ISD::INTRINSIC_WO_CHAIN: {
22823     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
22824     unsigned NumLoBits = 0;
22825     switch (IntId) {
22826     default: break;
22827     case Intrinsic::x86_sse_movmsk_ps:
22828     case Intrinsic::x86_avx_movmsk_ps_256:
22829     case Intrinsic::x86_sse2_movmsk_pd:
22830     case Intrinsic::x86_avx_movmsk_pd_256:
22831     case Intrinsic::x86_mmx_pmovmskb:
22832     case Intrinsic::x86_sse2_pmovmskb_128:
22833     case Intrinsic::x86_avx2_pmovmskb: {
22834       // High bits of movmskp{s|d}, pmovmskb are known zero.
22835       switch (IntId) {
22836         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
22837         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
22838         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
22839         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
22840         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
22841         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
22842         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
22843         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
22844       }
22845       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
22846       break;
22847     }
22848     }
22849     break;
22850   }
22851   }
22852 }
22853
22854 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22855   SDValue Op,
22856   const SelectionDAG &,
22857   unsigned Depth) const {
22858   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22859   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22860     return Op.getValueType().getScalarSizeInBits();
22861
22862   // Fallback case.
22863   return 1;
22864 }
22865
22866 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22867 /// node is a GlobalAddress + offset.
22868 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22869                                        const GlobalValue* &GA,
22870                                        int64_t &Offset) const {
22871   if (N->getOpcode() == X86ISD::Wrapper) {
22872     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22873       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22874       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22875       return true;
22876     }
22877   }
22878   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22879 }
22880
22881 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22882 /// FIXME: This could be expanded to support 512 bit vectors as well.
22883 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22884                                         TargetLowering::DAGCombinerInfo &DCI,
22885                                         const X86Subtarget* Subtarget) {
22886   SDLoc dl(N);
22887   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22888   SDValue V1 = SVOp->getOperand(0);
22889   SDValue V2 = SVOp->getOperand(1);
22890   MVT VT = SVOp->getSimpleValueType(0);
22891   unsigned NumElems = VT.getVectorNumElements();
22892
22893   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22894       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22895     //
22896     //                   0,0,0,...
22897     //                      |
22898     //    V      UNDEF    BUILD_VECTOR    UNDEF
22899     //     \      /           \           /
22900     //  CONCAT_VECTOR         CONCAT_VECTOR
22901     //         \                  /
22902     //          \                /
22903     //          RESULT: V + zero extended
22904     //
22905     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22906         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22907         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22908       return SDValue();
22909
22910     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22911       return SDValue();
22912
22913     // To match the shuffle mask, the first half of the mask should
22914     // be exactly the first vector, and all the rest a splat with the
22915     // first element of the second one.
22916     for (unsigned i = 0; i != NumElems/2; ++i)
22917       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22918           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22919         return SDValue();
22920
22921     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22922     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22923       if (Ld->hasNUsesOfValue(1, 0)) {
22924         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22925         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22926         SDValue ResNode =
22927           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22928                                   Ld->getMemoryVT(),
22929                                   Ld->getPointerInfo(),
22930                                   Ld->getAlignment(),
22931                                   false/*isVolatile*/, true/*ReadMem*/,
22932                                   false/*WriteMem*/);
22933
22934         // Make sure the newly-created LOAD is in the same position as Ld in
22935         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22936         // and update uses of Ld's output chain to use the TokenFactor.
22937         if (Ld->hasAnyUseOfValue(1)) {
22938           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22939                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22940           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22941           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22942                                  SDValue(ResNode.getNode(), 1));
22943         }
22944
22945         return DAG.getBitcast(VT, ResNode);
22946       }
22947     }
22948
22949     // Emit a zeroed vector and insert the desired subvector on its
22950     // first half.
22951     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22952     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22953     return DCI.CombineTo(N, InsV);
22954   }
22955
22956   return SDValue();
22957 }
22958
22959 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22960 /// possible.
22961 ///
22962 /// This is the leaf of the recursive combinine below. When we have found some
22963 /// chain of single-use x86 shuffle instructions and accumulated the combined
22964 /// shuffle mask represented by them, this will try to pattern match that mask
22965 /// into either a single instruction if there is a special purpose instruction
22966 /// for this operation, or into a PSHUFB instruction which is a fully general
22967 /// instruction but should only be used to replace chains over a certain depth.
22968 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22969                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22970                                    TargetLowering::DAGCombinerInfo &DCI,
22971                                    const X86Subtarget *Subtarget) {
22972   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22973
22974   // Find the operand that enters the chain. Note that multiple uses are OK
22975   // here, we're not going to remove the operand we find.
22976   SDValue Input = Op.getOperand(0);
22977   while (Input.getOpcode() == ISD::BITCAST)
22978     Input = Input.getOperand(0);
22979
22980   MVT VT = Input.getSimpleValueType();
22981   MVT RootVT = Root.getSimpleValueType();
22982   SDLoc DL(Root);
22983
22984   if (Mask.size() == 1) {
22985     int Index = Mask[0];
22986     assert((Index >= 0 || Index == SM_SentinelUndef ||
22987             Index == SM_SentinelZero) &&
22988            "Invalid shuffle index found!");
22989
22990     // We may end up with an accumulated mask of size 1 as a result of
22991     // widening of shuffle operands (see function canWidenShuffleElements).
22992     // If the only shuffle index is equal to SM_SentinelZero then propagate
22993     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22994     // mask, and therefore the entire chain of shuffles can be folded away.
22995     if (Index == SM_SentinelZero)
22996       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22997     else
22998       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22999                     /*AddTo*/ true);
23000     return true;
23001   }
23002
23003   // Use the float domain if the operand type is a floating point type.
23004   bool FloatDomain = VT.isFloatingPoint();
23005
23006   // For floating point shuffles, we don't have free copies in the shuffle
23007   // instructions or the ability to load as part of the instruction, so
23008   // canonicalize their shuffles to UNPCK or MOV variants.
23009   //
23010   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
23011   // vectors because it can have a load folded into it that UNPCK cannot. This
23012   // doesn't preclude something switching to the shorter encoding post-RA.
23013   //
23014   // FIXME: Should teach these routines about AVX vector widths.
23015   if (FloatDomain && VT.is128BitVector()) {
23016     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
23017       bool Lo = Mask.equals({0, 0});
23018       unsigned Shuffle;
23019       MVT ShuffleVT;
23020       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
23021       // is no slower than UNPCKLPD but has the option to fold the input operand
23022       // into even an unaligned memory load.
23023       if (Lo && Subtarget->hasSSE3()) {
23024         Shuffle = X86ISD::MOVDDUP;
23025         ShuffleVT = MVT::v2f64;
23026       } else {
23027         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
23028         // than the UNPCK variants.
23029         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
23030         ShuffleVT = MVT::v4f32;
23031       }
23032       if (Depth == 1 && Root->getOpcode() == Shuffle)
23033         return false; // Nothing to do!
23034       Op = DAG.getBitcast(ShuffleVT, Input);
23035       DCI.AddToWorklist(Op.getNode());
23036       if (Shuffle == X86ISD::MOVDDUP)
23037         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
23038       else
23039         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
23040       DCI.AddToWorklist(Op.getNode());
23041       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
23042                     /*AddTo*/ true);
23043       return true;
23044     }
23045     if (Subtarget->hasSSE3() &&
23046         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
23047       bool Lo = Mask.equals({0, 0, 2, 2});
23048       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
23049       MVT ShuffleVT = MVT::v4f32;
23050       if (Depth == 1 && Root->getOpcode() == Shuffle)
23051         return false; // Nothing to do!
23052       Op = DAG.getBitcast(ShuffleVT, Input);
23053       DCI.AddToWorklist(Op.getNode());
23054       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
23055       DCI.AddToWorklist(Op.getNode());
23056       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
23057                     /*AddTo*/ true);
23058       return true;
23059     }
23060     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
23061       bool Lo = Mask.equals({0, 0, 1, 1});
23062       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
23063       MVT ShuffleVT = MVT::v4f32;
23064       if (Depth == 1 && Root->getOpcode() == Shuffle)
23065         return false; // Nothing to do!
23066       Op = DAG.getBitcast(ShuffleVT, Input);
23067       DCI.AddToWorklist(Op.getNode());
23068       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
23069       DCI.AddToWorklist(Op.getNode());
23070       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
23071                     /*AddTo*/ true);
23072       return true;
23073     }
23074   }
23075
23076   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
23077   // variants as none of these have single-instruction variants that are
23078   // superior to the UNPCK formulation.
23079   if (!FloatDomain && VT.is128BitVector() &&
23080       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
23081        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
23082        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
23083        Mask.equals(
23084            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
23085     bool Lo = Mask[0] == 0;
23086     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
23087     if (Depth == 1 && Root->getOpcode() == Shuffle)
23088       return false; // Nothing to do!
23089     MVT ShuffleVT;
23090     switch (Mask.size()) {
23091     case 8:
23092       ShuffleVT = MVT::v8i16;
23093       break;
23094     case 16:
23095       ShuffleVT = MVT::v16i8;
23096       break;
23097     default:
23098       llvm_unreachable("Impossible mask size!");
23099     };
23100     Op = DAG.getBitcast(ShuffleVT, Input);
23101     DCI.AddToWorklist(Op.getNode());
23102     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
23103     DCI.AddToWorklist(Op.getNode());
23104     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
23105                   /*AddTo*/ true);
23106     return true;
23107   }
23108
23109   // Don't try to re-form single instruction chains under any circumstances now
23110   // that we've done encoding canonicalization for them.
23111   if (Depth < 2)
23112     return false;
23113
23114   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
23115   // can replace them with a single PSHUFB instruction profitably. Intel's
23116   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
23117   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
23118   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
23119     SmallVector<SDValue, 16> PSHUFBMask;
23120     int NumBytes = VT.getSizeInBits() / 8;
23121     int Ratio = NumBytes / Mask.size();
23122     for (int i = 0; i < NumBytes; ++i) {
23123       if (Mask[i / Ratio] == SM_SentinelUndef) {
23124         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
23125         continue;
23126       }
23127       int M = Mask[i / Ratio] != SM_SentinelZero
23128                   ? Ratio * Mask[i / Ratio] + i % Ratio
23129                   : 255;
23130       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
23131     }
23132     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
23133     Op = DAG.getBitcast(ByteVT, Input);
23134     DCI.AddToWorklist(Op.getNode());
23135     SDValue PSHUFBMaskOp =
23136         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
23137     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
23138     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
23139     DCI.AddToWorklist(Op.getNode());
23140     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
23141                   /*AddTo*/ true);
23142     return true;
23143   }
23144
23145   // Failed to find any combines.
23146   return false;
23147 }
23148
23149 /// \brief Fully generic combining of x86 shuffle instructions.
23150 ///
23151 /// This should be the last combine run over the x86 shuffle instructions. Once
23152 /// they have been fully optimized, this will recursively consider all chains
23153 /// of single-use shuffle instructions, build a generic model of the cumulative
23154 /// shuffle operation, and check for simpler instructions which implement this
23155 /// operation. We use this primarily for two purposes:
23156 ///
23157 /// 1) Collapse generic shuffles to specialized single instructions when
23158 ///    equivalent. In most cases, this is just an encoding size win, but
23159 ///    sometimes we will collapse multiple generic shuffles into a single
23160 ///    special-purpose shuffle.
23161 /// 2) Look for sequences of shuffle instructions with 3 or more total
23162 ///    instructions, and replace them with the slightly more expensive SSSE3
23163 ///    PSHUFB instruction if available. We do this as the last combining step
23164 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
23165 ///    a suitable short sequence of other instructions. The PHUFB will either
23166 ///    use a register or have to read from memory and so is slightly (but only
23167 ///    slightly) more expensive than the other shuffle instructions.
23168 ///
23169 /// Because this is inherently a quadratic operation (for each shuffle in
23170 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
23171 /// This should never be an issue in practice as the shuffle lowering doesn't
23172 /// produce sequences of more than 8 instructions.
23173 ///
23174 /// FIXME: We will currently miss some cases where the redundant shuffling
23175 /// would simplify under the threshold for PSHUFB formation because of
23176 /// combine-ordering. To fix this, we should do the redundant instruction
23177 /// combining in this recursive walk.
23178 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
23179                                           ArrayRef<int> RootMask,
23180                                           int Depth, bool HasPSHUFB,
23181                                           SelectionDAG &DAG,
23182                                           TargetLowering::DAGCombinerInfo &DCI,
23183                                           const X86Subtarget *Subtarget) {
23184   // Bound the depth of our recursive combine because this is ultimately
23185   // quadratic in nature.
23186   if (Depth > 8)
23187     return false;
23188
23189   // Directly rip through bitcasts to find the underlying operand.
23190   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
23191     Op = Op.getOperand(0);
23192
23193   MVT VT = Op.getSimpleValueType();
23194   if (!VT.isVector())
23195     return false; // Bail if we hit a non-vector.
23196
23197   assert(Root.getSimpleValueType().isVector() &&
23198          "Shuffles operate on vector types!");
23199   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
23200          "Can only combine shuffles of the same vector register size.");
23201
23202   if (!isTargetShuffle(Op.getOpcode()))
23203     return false;
23204   SmallVector<int, 16> OpMask;
23205   bool IsUnary;
23206   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, true, OpMask, IsUnary);
23207   // We only can combine unary shuffles which we can decode the mask for.
23208   if (!HaveMask || !IsUnary)
23209     return false;
23210
23211   assert(VT.getVectorNumElements() == OpMask.size() &&
23212          "Different mask size from vector size!");
23213   assert(((RootMask.size() > OpMask.size() &&
23214            RootMask.size() % OpMask.size() == 0) ||
23215           (OpMask.size() > RootMask.size() &&
23216            OpMask.size() % RootMask.size() == 0) ||
23217           OpMask.size() == RootMask.size()) &&
23218          "The smaller number of elements must divide the larger.");
23219   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
23220   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
23221   assert(((RootRatio == 1 && OpRatio == 1) ||
23222           (RootRatio == 1) != (OpRatio == 1)) &&
23223          "Must not have a ratio for both incoming and op masks!");
23224
23225   SmallVector<int, 16> Mask;
23226   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
23227
23228   // Merge this shuffle operation's mask into our accumulated mask. Note that
23229   // this shuffle's mask will be the first applied to the input, followed by the
23230   // root mask to get us all the way to the root value arrangement. The reason
23231   // for this order is that we are recursing up the operation chain.
23232   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
23233     int RootIdx = i / RootRatio;
23234     if (RootMask[RootIdx] < 0) {
23235       // This is a zero or undef lane, we're done.
23236       Mask.push_back(RootMask[RootIdx]);
23237       continue;
23238     }
23239
23240     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
23241     int OpIdx = RootMaskedIdx / OpRatio;
23242     if (OpMask[OpIdx] < 0) {
23243       // The incoming lanes are zero or undef, it doesn't matter which ones we
23244       // are using.
23245       Mask.push_back(OpMask[OpIdx]);
23246       continue;
23247     }
23248
23249     // Ok, we have non-zero lanes, map them through.
23250     Mask.push_back(OpMask[OpIdx] * OpRatio +
23251                    RootMaskedIdx % OpRatio);
23252   }
23253
23254   // See if we can recurse into the operand to combine more things.
23255   switch (Op.getOpcode()) {
23256   case X86ISD::PSHUFB:
23257     HasPSHUFB = true;
23258   case X86ISD::PSHUFD:
23259   case X86ISD::PSHUFHW:
23260   case X86ISD::PSHUFLW:
23261     if (Op.getOperand(0).hasOneUse() &&
23262         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
23263                                       HasPSHUFB, DAG, DCI, Subtarget))
23264       return true;
23265     break;
23266
23267   case X86ISD::UNPCKL:
23268   case X86ISD::UNPCKH:
23269     assert(Op.getOperand(0) == Op.getOperand(1) &&
23270            "We only combine unary shuffles!");
23271     // We can't check for single use, we have to check that this shuffle is the
23272     // only user.
23273     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
23274         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
23275                                       HasPSHUFB, DAG, DCI, Subtarget))
23276       return true;
23277     break;
23278   }
23279
23280   // Minor canonicalization of the accumulated shuffle mask to make it easier
23281   // to match below. All this does is detect masks with squential pairs of
23282   // elements, and shrink them to the half-width mask. It does this in a loop
23283   // so it will reduce the size of the mask to the minimal width mask which
23284   // performs an equivalent shuffle.
23285   SmallVector<int, 16> WidenedMask;
23286   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
23287     Mask = std::move(WidenedMask);
23288     WidenedMask.clear();
23289   }
23290
23291   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
23292                                 Subtarget);
23293 }
23294
23295 /// \brief Get the PSHUF-style mask from PSHUF node.
23296 ///
23297 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
23298 /// PSHUF-style masks that can be reused with such instructions.
23299 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
23300   MVT VT = N.getSimpleValueType();
23301   SmallVector<int, 4> Mask;
23302   bool IsUnary;
23303   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, false, Mask, IsUnary);
23304   (void)HaveMask;
23305   assert(HaveMask);
23306
23307   // If we have more than 128-bits, only the low 128-bits of shuffle mask
23308   // matter. Check that the upper masks are repeats and remove them.
23309   if (VT.getSizeInBits() > 128) {
23310     int LaneElts = 128 / VT.getScalarSizeInBits();
23311 #ifndef NDEBUG
23312     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
23313       for (int j = 0; j < LaneElts; ++j)
23314         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
23315                "Mask doesn't repeat in high 128-bit lanes!");
23316 #endif
23317     Mask.resize(LaneElts);
23318   }
23319
23320   switch (N.getOpcode()) {
23321   case X86ISD::PSHUFD:
23322     return Mask;
23323   case X86ISD::PSHUFLW:
23324     Mask.resize(4);
23325     return Mask;
23326   case X86ISD::PSHUFHW:
23327     Mask.erase(Mask.begin(), Mask.begin() + 4);
23328     for (int &M : Mask)
23329       M -= 4;
23330     return Mask;
23331   default:
23332     llvm_unreachable("No valid shuffle instruction found!");
23333   }
23334 }
23335
23336 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
23337 ///
23338 /// We walk up the chain and look for a combinable shuffle, skipping over
23339 /// shuffles that we could hoist this shuffle's transformation past without
23340 /// altering anything.
23341 static SDValue
23342 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
23343                              SelectionDAG &DAG,
23344                              TargetLowering::DAGCombinerInfo &DCI) {
23345   assert(N.getOpcode() == X86ISD::PSHUFD &&
23346          "Called with something other than an x86 128-bit half shuffle!");
23347   SDLoc DL(N);
23348
23349   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
23350   // of the shuffles in the chain so that we can form a fresh chain to replace
23351   // this one.
23352   SmallVector<SDValue, 8> Chain;
23353   SDValue V = N.getOperand(0);
23354   for (; V.hasOneUse(); V = V.getOperand(0)) {
23355     switch (V.getOpcode()) {
23356     default:
23357       return SDValue(); // Nothing combined!
23358
23359     case ISD::BITCAST:
23360       // Skip bitcasts as we always know the type for the target specific
23361       // instructions.
23362       continue;
23363
23364     case X86ISD::PSHUFD:
23365       // Found another dword shuffle.
23366       break;
23367
23368     case X86ISD::PSHUFLW:
23369       // Check that the low words (being shuffled) are the identity in the
23370       // dword shuffle, and the high words are self-contained.
23371       if (Mask[0] != 0 || Mask[1] != 1 ||
23372           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
23373         return SDValue();
23374
23375       Chain.push_back(V);
23376       continue;
23377
23378     case X86ISD::PSHUFHW:
23379       // Check that the high words (being shuffled) are the identity in the
23380       // dword shuffle, and the low words are self-contained.
23381       if (Mask[2] != 2 || Mask[3] != 3 ||
23382           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
23383         return SDValue();
23384
23385       Chain.push_back(V);
23386       continue;
23387
23388     case X86ISD::UNPCKL:
23389     case X86ISD::UNPCKH:
23390       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
23391       // shuffle into a preceding word shuffle.
23392       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
23393           V.getSimpleValueType().getVectorElementType() != MVT::i16)
23394         return SDValue();
23395
23396       // Search for a half-shuffle which we can combine with.
23397       unsigned CombineOp =
23398           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
23399       if (V.getOperand(0) != V.getOperand(1) ||
23400           !V->isOnlyUserOf(V.getOperand(0).getNode()))
23401         return SDValue();
23402       Chain.push_back(V);
23403       V = V.getOperand(0);
23404       do {
23405         switch (V.getOpcode()) {
23406         default:
23407           return SDValue(); // Nothing to combine.
23408
23409         case X86ISD::PSHUFLW:
23410         case X86ISD::PSHUFHW:
23411           if (V.getOpcode() == CombineOp)
23412             break;
23413
23414           Chain.push_back(V);
23415
23416           // Fallthrough!
23417         case ISD::BITCAST:
23418           V = V.getOperand(0);
23419           continue;
23420         }
23421         break;
23422       } while (V.hasOneUse());
23423       break;
23424     }
23425     // Break out of the loop if we break out of the switch.
23426     break;
23427   }
23428
23429   if (!V.hasOneUse())
23430     // We fell out of the loop without finding a viable combining instruction.
23431     return SDValue();
23432
23433   // Merge this node's mask and our incoming mask.
23434   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23435   for (int &M : Mask)
23436     M = VMask[M];
23437   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
23438                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23439
23440   // Rebuild the chain around this new shuffle.
23441   while (!Chain.empty()) {
23442     SDValue W = Chain.pop_back_val();
23443
23444     if (V.getValueType() != W.getOperand(0).getValueType())
23445       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
23446
23447     switch (W.getOpcode()) {
23448     default:
23449       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
23450
23451     case X86ISD::UNPCKL:
23452     case X86ISD::UNPCKH:
23453       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
23454       break;
23455
23456     case X86ISD::PSHUFD:
23457     case X86ISD::PSHUFLW:
23458     case X86ISD::PSHUFHW:
23459       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
23460       break;
23461     }
23462   }
23463   if (V.getValueType() != N.getValueType())
23464     V = DAG.getBitcast(N.getValueType(), V);
23465
23466   // Return the new chain to replace N.
23467   return V;
23468 }
23469
23470 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
23471 /// pshufhw.
23472 ///
23473 /// We walk up the chain, skipping shuffles of the other half and looking
23474 /// through shuffles which switch halves trying to find a shuffle of the same
23475 /// pair of dwords.
23476 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
23477                                         SelectionDAG &DAG,
23478                                         TargetLowering::DAGCombinerInfo &DCI) {
23479   assert(
23480       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
23481       "Called with something other than an x86 128-bit half shuffle!");
23482   SDLoc DL(N);
23483   unsigned CombineOpcode = N.getOpcode();
23484
23485   // Walk up a single-use chain looking for a combinable shuffle.
23486   SDValue V = N.getOperand(0);
23487   for (; V.hasOneUse(); V = V.getOperand(0)) {
23488     switch (V.getOpcode()) {
23489     default:
23490       return false; // Nothing combined!
23491
23492     case ISD::BITCAST:
23493       // Skip bitcasts as we always know the type for the target specific
23494       // instructions.
23495       continue;
23496
23497     case X86ISD::PSHUFLW:
23498     case X86ISD::PSHUFHW:
23499       if (V.getOpcode() == CombineOpcode)
23500         break;
23501
23502       // Other-half shuffles are no-ops.
23503       continue;
23504     }
23505     // Break out of the loop if we break out of the switch.
23506     break;
23507   }
23508
23509   if (!V.hasOneUse())
23510     // We fell out of the loop without finding a viable combining instruction.
23511     return false;
23512
23513   // Combine away the bottom node as its shuffle will be accumulated into
23514   // a preceding shuffle.
23515   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23516
23517   // Record the old value.
23518   SDValue Old = V;
23519
23520   // Merge this node's mask and our incoming mask (adjusted to account for all
23521   // the pshufd instructions encountered).
23522   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23523   for (int &M : Mask)
23524     M = VMask[M];
23525   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
23526                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
23527
23528   // Check that the shuffles didn't cancel each other out. If not, we need to
23529   // combine to the new one.
23530   if (Old != V)
23531     // Replace the combinable shuffle with the combined one, updating all users
23532     // so that we re-evaluate the chain here.
23533     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
23534
23535   return true;
23536 }
23537
23538 /// \brief Try to combine x86 target specific shuffles.
23539 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
23540                                            TargetLowering::DAGCombinerInfo &DCI,
23541                                            const X86Subtarget *Subtarget) {
23542   SDLoc DL(N);
23543   MVT VT = N.getSimpleValueType();
23544   SmallVector<int, 4> Mask;
23545
23546   switch (N.getOpcode()) {
23547   case X86ISD::PSHUFD:
23548   case X86ISD::PSHUFLW:
23549   case X86ISD::PSHUFHW:
23550     Mask = getPSHUFShuffleMask(N);
23551     assert(Mask.size() == 4);
23552     break;
23553   case X86ISD::UNPCKL: {
23554     // Combine X86ISD::UNPCKL and ISD::VECTOR_SHUFFLE into X86ISD::UNPCKH, in
23555     // which X86ISD::UNPCKL has a ISD::UNDEF operand, and ISD::VECTOR_SHUFFLE
23556     // moves upper half elements into the lower half part. For example:
23557     //
23558     // t2: v16i8 = vector_shuffle<8,9,10,11,12,13,14,15,u,u,u,u,u,u,u,u> t1,
23559     //     undef:v16i8
23560     // t3: v16i8 = X86ISD::UNPCKL undef:v16i8, t2
23561     //
23562     // will be combined to:
23563     //
23564     // t3: v16i8 = X86ISD::UNPCKH undef:v16i8, t1
23565
23566     // This is only for 128-bit vectors. From SSE4.1 onward this combine may not
23567     // happen due to advanced instructions.
23568     if (!VT.is128BitVector())
23569       return SDValue();
23570
23571     auto Op0 = N.getOperand(0);
23572     auto Op1 = N.getOperand(1);
23573     if (Op0.getOpcode() == ISD::UNDEF &&
23574         Op1.getNode()->getOpcode() == ISD::VECTOR_SHUFFLE) {
23575       ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op1.getNode())->getMask();
23576
23577       unsigned NumElts = VT.getVectorNumElements();
23578       SmallVector<int, 8> ExpectedMask(NumElts, -1);
23579       std::iota(ExpectedMask.begin(), ExpectedMask.begin() + NumElts / 2,
23580                 NumElts / 2);
23581
23582       auto ShufOp = Op1.getOperand(0);
23583       if (isShuffleEquivalent(Op1, ShufOp, Mask, ExpectedMask))
23584         return DAG.getNode(X86ISD::UNPCKH, DL, VT, N.getOperand(0), ShufOp);
23585     }
23586     return SDValue();
23587   }
23588   case X86ISD::BLENDI: {
23589     SDValue V0 = N->getOperand(0);
23590     SDValue V1 = N->getOperand(1);
23591     assert(VT == V0.getSimpleValueType() && VT == V1.getSimpleValueType() &&
23592            "Unexpected input vector types");
23593
23594     // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
23595     // operands and changing the mask to 1. This saves us a bunch of
23596     // pattern-matching possibilities related to scalar math ops in SSE/AVX.
23597     // x86InstrInfo knows how to commute this back after instruction selection
23598     // if it would help register allocation.
23599
23600     // TODO: If optimizing for size or a processor that doesn't suffer from
23601     // partial register update stalls, this should be transformed into a MOVSD
23602     // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
23603
23604     if (VT == MVT::v2f64)
23605       if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
23606         if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
23607           SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
23608           return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
23609         }
23610
23611     return SDValue();
23612   }
23613   default:
23614     return SDValue();
23615   }
23616
23617   // Nuke no-op shuffles that show up after combining.
23618   if (isNoopShuffleMask(Mask))
23619     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
23620
23621   // Look for simplifications involving one or two shuffle instructions.
23622   SDValue V = N.getOperand(0);
23623   switch (N.getOpcode()) {
23624   default:
23625     break;
23626   case X86ISD::PSHUFLW:
23627   case X86ISD::PSHUFHW:
23628     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
23629
23630     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
23631       return SDValue(); // We combined away this shuffle, so we're done.
23632
23633     // See if this reduces to a PSHUFD which is no more expensive and can
23634     // combine with more operations. Note that it has to at least flip the
23635     // dwords as otherwise it would have been removed as a no-op.
23636     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
23637       int DMask[] = {0, 1, 2, 3};
23638       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
23639       DMask[DOffset + 0] = DOffset + 1;
23640       DMask[DOffset + 1] = DOffset + 0;
23641       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
23642       V = DAG.getBitcast(DVT, V);
23643       DCI.AddToWorklist(V.getNode());
23644       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
23645                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
23646       DCI.AddToWorklist(V.getNode());
23647       return DAG.getBitcast(VT, V);
23648     }
23649
23650     // Look for shuffle patterns which can be implemented as a single unpack.
23651     // FIXME: This doesn't handle the location of the PSHUFD generically, and
23652     // only works when we have a PSHUFD followed by two half-shuffles.
23653     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
23654         (V.getOpcode() == X86ISD::PSHUFLW ||
23655          V.getOpcode() == X86ISD::PSHUFHW) &&
23656         V.getOpcode() != N.getOpcode() &&
23657         V.hasOneUse()) {
23658       SDValue D = V.getOperand(0);
23659       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
23660         D = D.getOperand(0);
23661       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
23662         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
23663         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
23664         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23665         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
23666         int WordMask[8];
23667         for (int i = 0; i < 4; ++i) {
23668           WordMask[i + NOffset] = Mask[i] + NOffset;
23669           WordMask[i + VOffset] = VMask[i] + VOffset;
23670         }
23671         // Map the word mask through the DWord mask.
23672         int MappedMask[8];
23673         for (int i = 0; i < 8; ++i)
23674           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
23675         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
23676             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
23677           // We can replace all three shuffles with an unpack.
23678           V = DAG.getBitcast(VT, D.getOperand(0));
23679           DCI.AddToWorklist(V.getNode());
23680           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
23681                                                 : X86ISD::UNPCKH,
23682                              DL, VT, V, V);
23683         }
23684       }
23685     }
23686
23687     break;
23688
23689   case X86ISD::PSHUFD:
23690     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
23691       return NewN;
23692
23693     break;
23694   }
23695
23696   return SDValue();
23697 }
23698
23699 /// \brief Try to combine a shuffle into a target-specific add-sub node.
23700 ///
23701 /// We combine this directly on the abstract vector shuffle nodes so it is
23702 /// easier to generically match. We also insert dummy vector shuffle nodes for
23703 /// the operands which explicitly discard the lanes which are unused by this
23704 /// operation to try to flow through the rest of the combiner the fact that
23705 /// they're unused.
23706 static SDValue combineShuffleToAddSub(SDNode *N, const X86Subtarget *Subtarget,
23707                                       SelectionDAG &DAG) {
23708   SDLoc DL(N);
23709   EVT VT = N->getValueType(0);
23710   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
23711       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
23712     return SDValue();
23713
23714   // We only handle target-independent shuffles.
23715   // FIXME: It would be easy and harmless to use the target shuffle mask
23716   // extraction tool to support more.
23717   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
23718     return SDValue();
23719
23720   auto *SVN = cast<ShuffleVectorSDNode>(N);
23721   SmallVector<int, 8> Mask;
23722   for (int M : SVN->getMask())
23723     Mask.push_back(M);
23724
23725   SDValue V1 = N->getOperand(0);
23726   SDValue V2 = N->getOperand(1);
23727
23728   // We require the first shuffle operand to be the FSUB node, and the second to
23729   // be the FADD node.
23730   if (V1.getOpcode() == ISD::FADD && V2.getOpcode() == ISD::FSUB) {
23731     ShuffleVectorSDNode::commuteMask(Mask);
23732     std::swap(V1, V2);
23733   } else if (V1.getOpcode() != ISD::FSUB || V2.getOpcode() != ISD::FADD)
23734     return SDValue();
23735
23736   // If there are other uses of these operations we can't fold them.
23737   if (!V1->hasOneUse() || !V2->hasOneUse())
23738     return SDValue();
23739
23740   // Ensure that both operations have the same operands. Note that we can
23741   // commute the FADD operands.
23742   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
23743   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
23744       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
23745     return SDValue();
23746
23747   // We're looking for blends between FADD and FSUB nodes. We insist on these
23748   // nodes being lined up in a specific expected pattern.
23749   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
23750         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
23751         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
23752     return SDValue();
23753
23754   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
23755 }
23756
23757 /// PerformShuffleCombine - Performs several different shuffle combines.
23758 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
23759                                      TargetLowering::DAGCombinerInfo &DCI,
23760                                      const X86Subtarget *Subtarget) {
23761   SDLoc dl(N);
23762   SDValue N0 = N->getOperand(0);
23763   SDValue N1 = N->getOperand(1);
23764   EVT VT = N->getValueType(0);
23765
23766   // Don't create instructions with illegal types after legalize types has run.
23767   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23768   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
23769     return SDValue();
23770
23771   // If we have legalized the vector types, look for blends of FADD and FSUB
23772   // nodes that we can fuse into an ADDSUB node.
23773   if (TLI.isTypeLegal(VT))
23774     if (SDValue AddSub = combineShuffleToAddSub(N, Subtarget, DAG))
23775       return AddSub;
23776
23777   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
23778   if (TLI.isTypeLegal(VT) && Subtarget->hasFp256() && VT.is256BitVector() &&
23779       N->getOpcode() == ISD::VECTOR_SHUFFLE)
23780     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
23781
23782   // During Type Legalization, when promoting illegal vector types,
23783   // the backend might introduce new shuffle dag nodes and bitcasts.
23784   //
23785   // This code performs the following transformation:
23786   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
23787   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
23788   //
23789   // We do this only if both the bitcast and the BINOP dag nodes have
23790   // one use. Also, perform this transformation only if the new binary
23791   // operation is legal. This is to avoid introducing dag nodes that
23792   // potentially need to be further expanded (or custom lowered) into a
23793   // less optimal sequence of dag nodes.
23794   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
23795       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
23796       N0.getOpcode() == ISD::BITCAST) {
23797     SDValue BC0 = N0.getOperand(0);
23798     EVT SVT = BC0.getValueType();
23799     unsigned Opcode = BC0.getOpcode();
23800     unsigned NumElts = VT.getVectorNumElements();
23801
23802     if (BC0.hasOneUse() && SVT.isVector() &&
23803         SVT.getVectorNumElements() * 2 == NumElts &&
23804         TLI.isOperationLegal(Opcode, VT)) {
23805       bool CanFold = false;
23806       switch (Opcode) {
23807       default : break;
23808       case ISD::ADD :
23809       case ISD::FADD :
23810       case ISD::SUB :
23811       case ISD::FSUB :
23812       case ISD::MUL :
23813       case ISD::FMUL :
23814         CanFold = true;
23815       }
23816
23817       unsigned SVTNumElts = SVT.getVectorNumElements();
23818       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
23819       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
23820         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
23821       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
23822         CanFold = SVOp->getMaskElt(i) < 0;
23823
23824       if (CanFold) {
23825         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
23826         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
23827         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
23828         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
23829       }
23830     }
23831   }
23832
23833   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
23834   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
23835   // consecutive, non-overlapping, and in the right order.
23836   SmallVector<SDValue, 16> Elts;
23837   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
23838     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
23839
23840   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
23841     return LD;
23842
23843   if (isTargetShuffle(N->getOpcode())) {
23844     SDValue Shuffle =
23845         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
23846     if (Shuffle.getNode())
23847       return Shuffle;
23848
23849     // Try recursively combining arbitrary sequences of x86 shuffle
23850     // instructions into higher-order shuffles. We do this after combining
23851     // specific PSHUF instruction sequences into their minimal form so that we
23852     // can evaluate how many specialized shuffle instructions are involved in
23853     // a particular chain.
23854     SmallVector<int, 1> NonceMask; // Just a placeholder.
23855     NonceMask.push_back(0);
23856     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
23857                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
23858                                       DCI, Subtarget))
23859       return SDValue(); // This routine will use CombineTo to replace N.
23860   }
23861
23862   return SDValue();
23863 }
23864
23865 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
23866 /// specific shuffle of a load can be folded into a single element load.
23867 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23868 /// shuffles have been custom lowered so we need to handle those here.
23869 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23870                                          TargetLowering::DAGCombinerInfo &DCI) {
23871   if (DCI.isBeforeLegalizeOps())
23872     return SDValue();
23873
23874   SDValue InVec = N->getOperand(0);
23875   SDValue EltNo = N->getOperand(1);
23876   EVT EltVT = N->getValueType(0);
23877
23878   if (!isa<ConstantSDNode>(EltNo))
23879     return SDValue();
23880
23881   EVT OriginalVT = InVec.getValueType();
23882
23883   if (InVec.getOpcode() == ISD::BITCAST) {
23884     // Don't duplicate a load with other uses.
23885     if (!InVec.hasOneUse())
23886       return SDValue();
23887     EVT BCVT = InVec.getOperand(0).getValueType();
23888     if (!BCVT.isVector() ||
23889         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23890       return SDValue();
23891     InVec = InVec.getOperand(0);
23892   }
23893
23894   EVT CurrentVT = InVec.getValueType();
23895
23896   if (!isTargetShuffle(InVec.getOpcode()))
23897     return SDValue();
23898
23899   // Don't duplicate a load with other uses.
23900   if (!InVec.hasOneUse())
23901     return SDValue();
23902
23903   SmallVector<int, 16> ShuffleMask;
23904   bool UnaryShuffle;
23905   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(), true,
23906                             ShuffleMask, UnaryShuffle))
23907     return SDValue();
23908
23909   // Select the input vector, guarding against out of range extract vector.
23910   unsigned NumElems = CurrentVT.getVectorNumElements();
23911   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23912   int Idx = (Elt > (int)NumElems) ? SM_SentinelUndef : ShuffleMask[Elt];
23913
23914   if (Idx == SM_SentinelZero)
23915     return EltVT.isInteger() ? DAG.getConstant(0, SDLoc(N), EltVT)
23916                              : DAG.getConstantFP(+0.0, SDLoc(N), EltVT);
23917   if (Idx == SM_SentinelUndef)
23918     return DAG.getUNDEF(EltVT);
23919
23920   assert(0 <= Idx && Idx < (int)(2 * NumElems) && "Shuffle index out of range");
23921   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23922                                          : InVec.getOperand(1);
23923
23924   // If inputs to shuffle are the same for both ops, then allow 2 uses
23925   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23926                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23927
23928   if (LdNode.getOpcode() == ISD::BITCAST) {
23929     // Don't duplicate a load with other uses.
23930     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23931       return SDValue();
23932
23933     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23934     LdNode = LdNode.getOperand(0);
23935   }
23936
23937   if (!ISD::isNormalLoad(LdNode.getNode()))
23938     return SDValue();
23939
23940   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23941
23942   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23943     return SDValue();
23944
23945   // If there's a bitcast before the shuffle, check if the load type and
23946   // alignment is valid.
23947   unsigned Align = LN0->getAlignment();
23948   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23949   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23950       EltVT.getTypeForEVT(*DAG.getContext()));
23951
23952   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23953     return SDValue();
23954
23955   // All checks match so transform back to vector_shuffle so that DAG combiner
23956   // can finish the job
23957   SDLoc dl(N);
23958
23959   // Create shuffle node taking into account the case that its a unary shuffle
23960   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23961                                    : InVec.getOperand(1);
23962   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23963                                  InVec.getOperand(0), Shuffle,
23964                                  &ShuffleMask[0]);
23965   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23966   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23967                      EltNo);
23968 }
23969
23970 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23971                                      const X86Subtarget *Subtarget) {
23972   SDValue N0 = N->getOperand(0);
23973   EVT VT = N->getValueType(0);
23974
23975   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23976   // special and don't usually play with other vector types, it's better to
23977   // handle them early to be sure we emit efficient code by avoiding
23978   // store-load conversions.
23979   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23980       N0.getValueType() == MVT::v2i32 &&
23981       isNullConstant(N0.getOperand(1))) {
23982     SDValue N00 = N0->getOperand(0);
23983     if (N00.getValueType() == MVT::i32)
23984       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23985   }
23986
23987   // Convert a bitcasted integer logic operation that has one bitcasted
23988   // floating-point operand and one constant operand into a floating-point
23989   // logic operation. This may create a load of the constant, but that is
23990   // cheaper than materializing the constant in an integer register and
23991   // transferring it to an SSE register or transferring the SSE operand to
23992   // integer register and back.
23993   unsigned FPOpcode;
23994   switch (N0.getOpcode()) {
23995     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23996     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23997     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23998     default: return SDValue();
23999   }
24000   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
24001        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
24002       isa<ConstantSDNode>(N0.getOperand(1)) &&
24003       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
24004       N0.getOperand(0).getOperand(0).getValueType() == VT) {
24005     SDValue N000 = N0.getOperand(0).getOperand(0);
24006     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
24007     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
24008   }
24009
24010   return SDValue();
24011 }
24012
24013 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
24014 /// generation and convert it from being a bunch of shuffles and extracts
24015 /// into a somewhat faster sequence. For i686, the best sequence is apparently
24016 /// storing the value and loading scalars back, while for x64 we should
24017 /// use 64-bit extracts and shifts.
24018 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
24019                                          TargetLowering::DAGCombinerInfo &DCI) {
24020   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
24021     return NewOp;
24022
24023   SDValue InputVector = N->getOperand(0);
24024   SDLoc dl(InputVector);
24025   // Detect mmx to i32 conversion through a v2i32 elt extract.
24026   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
24027       N->getValueType(0) == MVT::i32 &&
24028       InputVector.getValueType() == MVT::v2i32) {
24029
24030     // The bitcast source is a direct mmx result.
24031     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
24032     if (MMXSrc.getValueType() == MVT::x86mmx)
24033       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
24034                          N->getValueType(0),
24035                          InputVector.getNode()->getOperand(0));
24036
24037     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
24038     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
24039         MMXSrc.getValueType() == MVT::i64) {
24040       SDValue MMXSrcOp = MMXSrc.getOperand(0);
24041       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
24042           MMXSrcOp.getValueType() == MVT::v1i64 &&
24043           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
24044         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
24045                            N->getValueType(0), MMXSrcOp.getOperand(0));
24046     }
24047   }
24048
24049   EVT VT = N->getValueType(0);
24050
24051   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
24052       InputVector.getOpcode() == ISD::BITCAST &&
24053       isa<ConstantSDNode>(InputVector.getOperand(0))) {
24054     uint64_t ExtractedElt =
24055         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
24056     uint64_t InputValue =
24057         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
24058     uint64_t Res = (InputValue >> ExtractedElt) & 1;
24059     return DAG.getConstant(Res, dl, MVT::i1);
24060   }
24061   // Only operate on vectors of 4 elements, where the alternative shuffling
24062   // gets to be more expensive.
24063   if (InputVector.getValueType() != MVT::v4i32)
24064     return SDValue();
24065
24066   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
24067   // single use which is a sign-extend or zero-extend, and all elements are
24068   // used.
24069   SmallVector<SDNode *, 4> Uses;
24070   unsigned ExtractedElements = 0;
24071   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
24072        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
24073     if (UI.getUse().getResNo() != InputVector.getResNo())
24074       return SDValue();
24075
24076     SDNode *Extract = *UI;
24077     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
24078       return SDValue();
24079
24080     if (Extract->getValueType(0) != MVT::i32)
24081       return SDValue();
24082     if (!Extract->hasOneUse())
24083       return SDValue();
24084     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
24085         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
24086       return SDValue();
24087     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
24088       return SDValue();
24089
24090     // Record which element was extracted.
24091     ExtractedElements |=
24092       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
24093
24094     Uses.push_back(Extract);
24095   }
24096
24097   // If not all the elements were used, this may not be worthwhile.
24098   if (ExtractedElements != 15)
24099     return SDValue();
24100
24101   // Ok, we've now decided to do the transformation.
24102   // If 64-bit shifts are legal, use the extract-shift sequence,
24103   // otherwise bounce the vector off the cache.
24104   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24105   SDValue Vals[4];
24106
24107   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
24108     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
24109     auto &DL = DAG.getDataLayout();
24110     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
24111     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
24112       DAG.getConstant(0, dl, VecIdxTy));
24113     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
24114       DAG.getConstant(1, dl, VecIdxTy));
24115
24116     SDValue ShAmt = DAG.getConstant(
24117         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
24118     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
24119     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
24120       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
24121     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
24122     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
24123       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
24124   } else {
24125     // Store the value to a temporary stack slot.
24126     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
24127     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
24128       MachinePointerInfo(), false, false, 0);
24129
24130     EVT ElementType = InputVector.getValueType().getVectorElementType();
24131     unsigned EltSize = ElementType.getSizeInBits() / 8;
24132
24133     // Replace each use (extract) with a load of the appropriate element.
24134     for (unsigned i = 0; i < 4; ++i) {
24135       uint64_t Offset = EltSize * i;
24136       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
24137       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
24138
24139       SDValue ScalarAddr =
24140           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
24141
24142       // Load the scalar.
24143       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
24144                             ScalarAddr, MachinePointerInfo(),
24145                             false, false, false, 0);
24146
24147     }
24148   }
24149
24150   // Replace the extracts
24151   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
24152     UE = Uses.end(); UI != UE; ++UI) {
24153     SDNode *Extract = *UI;
24154
24155     SDValue Idx = Extract->getOperand(1);
24156     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
24157     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
24158   }
24159
24160   // The replacement was made in place; don't return anything.
24161   return SDValue();
24162 }
24163
24164 static SDValue
24165 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
24166                                       const X86Subtarget *Subtarget) {
24167   SDLoc dl(N);
24168   SDValue Cond = N->getOperand(0);
24169   SDValue LHS = N->getOperand(1);
24170   SDValue RHS = N->getOperand(2);
24171
24172   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
24173     SDValue CondSrc = Cond->getOperand(0);
24174     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
24175       Cond = CondSrc->getOperand(0);
24176   }
24177
24178   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
24179     return SDValue();
24180
24181   // A vselect where all conditions and data are constants can be optimized into
24182   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
24183   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
24184       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
24185     return SDValue();
24186
24187   unsigned MaskValue = 0;
24188   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
24189     return SDValue();
24190
24191   MVT VT = N->getSimpleValueType(0);
24192   unsigned NumElems = VT.getVectorNumElements();
24193   SmallVector<int, 8> ShuffleMask(NumElems, -1);
24194   for (unsigned i = 0; i < NumElems; ++i) {
24195     // Be sure we emit undef where we can.
24196     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
24197       ShuffleMask[i] = -1;
24198     else
24199       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
24200   }
24201
24202   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24203   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
24204     return SDValue();
24205   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
24206 }
24207
24208 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
24209 /// nodes.
24210 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
24211                                     TargetLowering::DAGCombinerInfo &DCI,
24212                                     const X86Subtarget *Subtarget) {
24213   SDLoc DL(N);
24214   SDValue Cond = N->getOperand(0);
24215   // Get the LHS/RHS of the select.
24216   SDValue LHS = N->getOperand(1);
24217   SDValue RHS = N->getOperand(2);
24218   EVT VT = LHS.getValueType();
24219   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24220
24221   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
24222   // instructions match the semantics of the common C idiom x<y?x:y but not
24223   // x<=y?x:y, because of how they handle negative zero (which can be
24224   // ignored in unsafe-math mode).
24225   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
24226   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
24227       VT != MVT::f80 && VT != MVT::f128 &&
24228       (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
24229       (Subtarget->hasSSE2() ||
24230        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
24231     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24232
24233     unsigned Opcode = 0;
24234     // Check for x CC y ? x : y.
24235     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
24236         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
24237       switch (CC) {
24238       default: break;
24239       case ISD::SETULT:
24240         // Converting this to a min would handle NaNs incorrectly, and swapping
24241         // the operands would cause it to handle comparisons between positive
24242         // and negative zero incorrectly.
24243         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
24244           if (!DAG.getTarget().Options.UnsafeFPMath &&
24245               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
24246             break;
24247           std::swap(LHS, RHS);
24248         }
24249         Opcode = X86ISD::FMIN;
24250         break;
24251       case ISD::SETOLE:
24252         // Converting this to a min would handle comparisons between positive
24253         // and negative zero incorrectly.
24254         if (!DAG.getTarget().Options.UnsafeFPMath &&
24255             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
24256           break;
24257         Opcode = X86ISD::FMIN;
24258         break;
24259       case ISD::SETULE:
24260         // Converting this to a min would handle both negative zeros and NaNs
24261         // incorrectly, but we can swap the operands to fix both.
24262         std::swap(LHS, RHS);
24263       case ISD::SETOLT:
24264       case ISD::SETLT:
24265       case ISD::SETLE:
24266         Opcode = X86ISD::FMIN;
24267         break;
24268
24269       case ISD::SETOGE:
24270         // Converting this to a max would handle comparisons between positive
24271         // and negative zero incorrectly.
24272         if (!DAG.getTarget().Options.UnsafeFPMath &&
24273             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
24274           break;
24275         Opcode = X86ISD::FMAX;
24276         break;
24277       case ISD::SETUGT:
24278         // Converting this to a max would handle NaNs incorrectly, and swapping
24279         // the operands would cause it to handle comparisons between positive
24280         // and negative zero incorrectly.
24281         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
24282           if (!DAG.getTarget().Options.UnsafeFPMath &&
24283               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
24284             break;
24285           std::swap(LHS, RHS);
24286         }
24287         Opcode = X86ISD::FMAX;
24288         break;
24289       case ISD::SETUGE:
24290         // Converting this to a max would handle both negative zeros and NaNs
24291         // incorrectly, but we can swap the operands to fix both.
24292         std::swap(LHS, RHS);
24293       case ISD::SETOGT:
24294       case ISD::SETGT:
24295       case ISD::SETGE:
24296         Opcode = X86ISD::FMAX;
24297         break;
24298       }
24299     // Check for x CC y ? y : x -- a min/max with reversed arms.
24300     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
24301                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
24302       switch (CC) {
24303       default: break;
24304       case ISD::SETOGE:
24305         // Converting this to a min would handle comparisons between positive
24306         // and negative zero incorrectly, and swapping the operands would
24307         // cause it to handle NaNs incorrectly.
24308         if (!DAG.getTarget().Options.UnsafeFPMath &&
24309             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
24310           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24311             break;
24312           std::swap(LHS, RHS);
24313         }
24314         Opcode = X86ISD::FMIN;
24315         break;
24316       case ISD::SETUGT:
24317         // Converting this to a min would handle NaNs incorrectly.
24318         if (!DAG.getTarget().Options.UnsafeFPMath &&
24319             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
24320           break;
24321         Opcode = X86ISD::FMIN;
24322         break;
24323       case ISD::SETUGE:
24324         // Converting this to a min would handle both negative zeros and NaNs
24325         // incorrectly, but we can swap the operands to fix both.
24326         std::swap(LHS, RHS);
24327       case ISD::SETOGT:
24328       case ISD::SETGT:
24329       case ISD::SETGE:
24330         Opcode = X86ISD::FMIN;
24331         break;
24332
24333       case ISD::SETULT:
24334         // Converting this to a max would handle NaNs incorrectly.
24335         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24336           break;
24337         Opcode = X86ISD::FMAX;
24338         break;
24339       case ISD::SETOLE:
24340         // Converting this to a max would handle comparisons between positive
24341         // and negative zero incorrectly, and swapping the operands would
24342         // cause it to handle NaNs incorrectly.
24343         if (!DAG.getTarget().Options.UnsafeFPMath &&
24344             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
24345           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
24346             break;
24347           std::swap(LHS, RHS);
24348         }
24349         Opcode = X86ISD::FMAX;
24350         break;
24351       case ISD::SETULE:
24352         // Converting this to a max would handle both negative zeros and NaNs
24353         // incorrectly, but we can swap the operands to fix both.
24354         std::swap(LHS, RHS);
24355       case ISD::SETOLT:
24356       case ISD::SETLT:
24357       case ISD::SETLE:
24358         Opcode = X86ISD::FMAX;
24359         break;
24360       }
24361     }
24362
24363     if (Opcode)
24364       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
24365   }
24366
24367   EVT CondVT = Cond.getValueType();
24368   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
24369       CondVT.getVectorElementType() == MVT::i1) {
24370     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
24371     // lowering on KNL. In this case we convert it to
24372     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
24373     // The same situation for all 128 and 256-bit vectors of i8 and i16.
24374     // Since SKX these selects have a proper lowering.
24375     EVT OpVT = LHS.getValueType();
24376     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
24377         (OpVT.getVectorElementType() == MVT::i8 ||
24378          OpVT.getVectorElementType() == MVT::i16) &&
24379         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
24380       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
24381       DCI.AddToWorklist(Cond.getNode());
24382       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
24383     }
24384   }
24385   // If this is a select between two integer constants, try to do some
24386   // optimizations.
24387   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
24388     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
24389       // Don't do this for crazy integer types.
24390       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
24391         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
24392         // so that TrueC (the true value) is larger than FalseC.
24393         bool NeedsCondInvert = false;
24394
24395         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
24396             // Efficiently invertible.
24397             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
24398              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
24399               isa<ConstantSDNode>(Cond.getOperand(1))))) {
24400           NeedsCondInvert = true;
24401           std::swap(TrueC, FalseC);
24402         }
24403
24404         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
24405         if (FalseC->getAPIntValue() == 0 &&
24406             TrueC->getAPIntValue().isPowerOf2()) {
24407           if (NeedsCondInvert) // Invert the condition if needed.
24408             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24409                                DAG.getConstant(1, DL, Cond.getValueType()));
24410
24411           // Zero extend the condition if needed.
24412           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
24413
24414           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24415           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
24416                              DAG.getConstant(ShAmt, DL, MVT::i8));
24417         }
24418
24419         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
24420         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24421           if (NeedsCondInvert) // Invert the condition if needed.
24422             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24423                                DAG.getConstant(1, DL, Cond.getValueType()));
24424
24425           // Zero extend the condition if needed.
24426           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24427                              FalseC->getValueType(0), Cond);
24428           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24429                              SDValue(FalseC, 0));
24430         }
24431
24432         // Optimize cases that will turn into an LEA instruction.  This requires
24433         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24434         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24435           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24436           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24437
24438           bool isFastMultiplier = false;
24439           if (Diff < 10) {
24440             switch ((unsigned char)Diff) {
24441               default: break;
24442               case 1:  // result = add base, cond
24443               case 2:  // result = lea base(    , cond*2)
24444               case 3:  // result = lea base(cond, cond*2)
24445               case 4:  // result = lea base(    , cond*4)
24446               case 5:  // result = lea base(cond, cond*4)
24447               case 8:  // result = lea base(    , cond*8)
24448               case 9:  // result = lea base(cond, cond*8)
24449                 isFastMultiplier = true;
24450                 break;
24451             }
24452           }
24453
24454           if (isFastMultiplier) {
24455             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24456             if (NeedsCondInvert) // Invert the condition if needed.
24457               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
24458                                  DAG.getConstant(1, DL, Cond.getValueType()));
24459
24460             // Zero extend the condition if needed.
24461             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24462                                Cond);
24463             // Scale the condition by the difference.
24464             if (Diff != 1)
24465               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24466                                  DAG.getConstant(Diff, DL,
24467                                                  Cond.getValueType()));
24468
24469             // Add the base if non-zero.
24470             if (FalseC->getAPIntValue() != 0)
24471               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24472                                  SDValue(FalseC, 0));
24473             return Cond;
24474           }
24475         }
24476       }
24477   }
24478
24479   // Canonicalize max and min:
24480   // (x > y) ? x : y -> (x >= y) ? x : y
24481   // (x < y) ? x : y -> (x <= y) ? x : y
24482   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
24483   // the need for an extra compare
24484   // against zero. e.g.
24485   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
24486   // subl   %esi, %edi
24487   // testl  %edi, %edi
24488   // movl   $0, %eax
24489   // cmovgl %edi, %eax
24490   // =>
24491   // xorl   %eax, %eax
24492   // subl   %esi, $edi
24493   // cmovsl %eax, %edi
24494   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
24495       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
24496       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
24497     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24498     switch (CC) {
24499     default: break;
24500     case ISD::SETLT:
24501     case ISD::SETGT: {
24502       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
24503       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
24504                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
24505       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
24506     }
24507     }
24508   }
24509
24510   // Early exit check
24511   if (!TLI.isTypeLegal(VT))
24512     return SDValue();
24513
24514   // Match VSELECTs into subs with unsigned saturation.
24515   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
24516       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
24517       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
24518        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
24519     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
24520
24521     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
24522     // left side invert the predicate to simplify logic below.
24523     SDValue Other;
24524     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
24525       Other = RHS;
24526       CC = ISD::getSetCCInverse(CC, true);
24527     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
24528       Other = LHS;
24529     }
24530
24531     if (Other.getNode() && Other->getNumOperands() == 2 &&
24532         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
24533       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
24534       SDValue CondRHS = Cond->getOperand(1);
24535
24536       // Look for a general sub with unsigned saturation first.
24537       // x >= y ? x-y : 0 --> subus x, y
24538       // x >  y ? x-y : 0 --> subus x, y
24539       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
24540           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
24541         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
24542
24543       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
24544         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
24545           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
24546             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
24547               // If the RHS is a constant we have to reverse the const
24548               // canonicalization.
24549               // x > C-1 ? x+-C : 0 --> subus x, C
24550               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
24551                   CondRHSConst->getAPIntValue() ==
24552                       (-OpRHSConst->getAPIntValue() - 1))
24553                 return DAG.getNode(
24554                     X86ISD::SUBUS, DL, VT, OpLHS,
24555                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
24556
24557           // Another special case: If C was a sign bit, the sub has been
24558           // canonicalized into a xor.
24559           // FIXME: Would it be better to use computeKnownBits to determine
24560           //        whether it's safe to decanonicalize the xor?
24561           // x s< 0 ? x^C : 0 --> subus x, C
24562           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
24563               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
24564               OpRHSConst->getAPIntValue().isSignBit())
24565             // Note that we have to rebuild the RHS constant here to ensure we
24566             // don't rely on particular values of undef lanes.
24567             return DAG.getNode(
24568                 X86ISD::SUBUS, DL, VT, OpLHS,
24569                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
24570         }
24571     }
24572   }
24573
24574   // Simplify vector selection if condition value type matches vselect
24575   // operand type
24576   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
24577     assert(Cond.getValueType().isVector() &&
24578            "vector select expects a vector selector!");
24579
24580     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
24581     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
24582
24583     // Try invert the condition if true value is not all 1s and false value
24584     // is not all 0s.
24585     if (!TValIsAllOnes && !FValIsAllZeros &&
24586         // Check if the selector will be produced by CMPP*/PCMP*
24587         Cond.getOpcode() == ISD::SETCC &&
24588         // Check if SETCC has already been promoted
24589         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
24590             CondVT) {
24591       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
24592       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
24593
24594       if (TValIsAllZeros || FValIsAllOnes) {
24595         SDValue CC = Cond.getOperand(2);
24596         ISD::CondCode NewCC =
24597           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
24598                                Cond.getOperand(0).getValueType().isInteger());
24599         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
24600         std::swap(LHS, RHS);
24601         TValIsAllOnes = FValIsAllOnes;
24602         FValIsAllZeros = TValIsAllZeros;
24603       }
24604     }
24605
24606     if (TValIsAllOnes || FValIsAllZeros) {
24607       SDValue Ret;
24608
24609       if (TValIsAllOnes && FValIsAllZeros)
24610         Ret = Cond;
24611       else if (TValIsAllOnes)
24612         Ret =
24613             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
24614       else if (FValIsAllZeros)
24615         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
24616                           DAG.getBitcast(CondVT, LHS));
24617
24618       return DAG.getBitcast(VT, Ret);
24619     }
24620   }
24621
24622   // We should generate an X86ISD::BLENDI from a vselect if its argument
24623   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
24624   // constants. This specific pattern gets generated when we split a
24625   // selector for a 512 bit vector in a machine without AVX512 (but with
24626   // 256-bit vectors), during legalization:
24627   //
24628   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
24629   //
24630   // Iff we find this pattern and the build_vectors are built from
24631   // constants, we translate the vselect into a shuffle_vector that we
24632   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
24633   if ((N->getOpcode() == ISD::VSELECT ||
24634        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
24635       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
24636     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
24637     if (Shuffle.getNode())
24638       return Shuffle;
24639   }
24640
24641   // If this is a *dynamic* select (non-constant condition) and we can match
24642   // this node with one of the variable blend instructions, restructure the
24643   // condition so that the blends can use the high bit of each element and use
24644   // SimplifyDemandedBits to simplify the condition operand.
24645   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
24646       !DCI.isBeforeLegalize() &&
24647       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
24648     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
24649
24650     // Don't optimize vector selects that map to mask-registers.
24651     if (BitWidth == 1)
24652       return SDValue();
24653
24654     // We can only handle the cases where VSELECT is directly legal on the
24655     // subtarget. We custom lower VSELECT nodes with constant conditions and
24656     // this makes it hard to see whether a dynamic VSELECT will correctly
24657     // lower, so we both check the operation's status and explicitly handle the
24658     // cases where a *dynamic* blend will fail even though a constant-condition
24659     // blend could be custom lowered.
24660     // FIXME: We should find a better way to handle this class of problems.
24661     // Potentially, we should combine constant-condition vselect nodes
24662     // pre-legalization into shuffles and not mark as many types as custom
24663     // lowered.
24664     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
24665       return SDValue();
24666     // FIXME: We don't support i16-element blends currently. We could and
24667     // should support them by making *all* the bits in the condition be set
24668     // rather than just the high bit and using an i8-element blend.
24669     if (VT.getVectorElementType() == MVT::i16)
24670       return SDValue();
24671     // Dynamic blending was only available from SSE4.1 onward.
24672     if (VT.is128BitVector() && !Subtarget->hasSSE41())
24673       return SDValue();
24674     // Byte blends are only available in AVX2
24675     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
24676       return SDValue();
24677
24678     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
24679     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
24680
24681     APInt KnownZero, KnownOne;
24682     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
24683                                           DCI.isBeforeLegalizeOps());
24684     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
24685         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
24686                                  TLO)) {
24687       // If we changed the computation somewhere in the DAG, this change
24688       // will affect all users of Cond.
24689       // Make sure it is fine and update all the nodes so that we do not
24690       // use the generic VSELECT anymore. Otherwise, we may perform
24691       // wrong optimizations as we messed up with the actual expectation
24692       // for the vector boolean values.
24693       if (Cond != TLO.Old) {
24694         // Check all uses of that condition operand to check whether it will be
24695         // consumed by non-BLEND instructions, which may depend on all bits are
24696         // set properly.
24697         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24698              I != E; ++I)
24699           if (I->getOpcode() != ISD::VSELECT)
24700             // TODO: Add other opcodes eventually lowered into BLEND.
24701             return SDValue();
24702
24703         // Update all the users of the condition, before committing the change,
24704         // so that the VSELECT optimizations that expect the correct vector
24705         // boolean value will not be triggered.
24706         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
24707              I != E; ++I)
24708           DAG.ReplaceAllUsesOfValueWith(
24709               SDValue(*I, 0),
24710               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
24711                           Cond, I->getOperand(1), I->getOperand(2)));
24712         DCI.CommitTargetLoweringOpt(TLO);
24713         return SDValue();
24714       }
24715       // At this point, only Cond is changed. Change the condition
24716       // just for N to keep the opportunity to optimize all other
24717       // users their own way.
24718       DAG.ReplaceAllUsesOfValueWith(
24719           SDValue(N, 0),
24720           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
24721                       TLO.New, N->getOperand(1), N->getOperand(2)));
24722       return SDValue();
24723     }
24724   }
24725
24726   return SDValue();
24727 }
24728
24729 // Check whether a boolean test is testing a boolean value generated by
24730 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
24731 // code.
24732 //
24733 // Simplify the following patterns:
24734 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
24735 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
24736 // to (Op EFLAGS Cond)
24737 //
24738 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
24739 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
24740 // to (Op EFLAGS !Cond)
24741 //
24742 // where Op could be BRCOND or CMOV.
24743 //
24744 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
24745   // Quit if not CMP and SUB with its value result used.
24746   if (Cmp.getOpcode() != X86ISD::CMP &&
24747       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
24748       return SDValue();
24749
24750   // Quit if not used as a boolean value.
24751   if (CC != X86::COND_E && CC != X86::COND_NE)
24752     return SDValue();
24753
24754   // Check CMP operands. One of them should be 0 or 1 and the other should be
24755   // an SetCC or extended from it.
24756   SDValue Op1 = Cmp.getOperand(0);
24757   SDValue Op2 = Cmp.getOperand(1);
24758
24759   SDValue SetCC;
24760   const ConstantSDNode* C = nullptr;
24761   bool needOppositeCond = (CC == X86::COND_E);
24762   bool checkAgainstTrue = false; // Is it a comparison against 1?
24763
24764   if ((C = dyn_cast<ConstantSDNode>(Op1)))
24765     SetCC = Op2;
24766   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
24767     SetCC = Op1;
24768   else // Quit if all operands are not constants.
24769     return SDValue();
24770
24771   if (C->getZExtValue() == 1) {
24772     needOppositeCond = !needOppositeCond;
24773     checkAgainstTrue = true;
24774   } else if (C->getZExtValue() != 0)
24775     // Quit if the constant is neither 0 or 1.
24776     return SDValue();
24777
24778   bool truncatedToBoolWithAnd = false;
24779   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
24780   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
24781          SetCC.getOpcode() == ISD::TRUNCATE ||
24782          SetCC.getOpcode() == ISD::AND) {
24783     if (SetCC.getOpcode() == ISD::AND) {
24784       int OpIdx = -1;
24785       if (isOneConstant(SetCC.getOperand(0)))
24786         OpIdx = 1;
24787       if (isOneConstant(SetCC.getOperand(1)))
24788         OpIdx = 0;
24789       if (OpIdx == -1)
24790         break;
24791       SetCC = SetCC.getOperand(OpIdx);
24792       truncatedToBoolWithAnd = true;
24793     } else
24794       SetCC = SetCC.getOperand(0);
24795   }
24796
24797   switch (SetCC.getOpcode()) {
24798   case X86ISD::SETCC_CARRY:
24799     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
24800     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
24801     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
24802     // truncated to i1 using 'and'.
24803     if (checkAgainstTrue && !truncatedToBoolWithAnd)
24804       break;
24805     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
24806            "Invalid use of SETCC_CARRY!");
24807     // FALL THROUGH
24808   case X86ISD::SETCC:
24809     // Set the condition code or opposite one if necessary.
24810     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
24811     if (needOppositeCond)
24812       CC = X86::GetOppositeBranchCondition(CC);
24813     return SetCC.getOperand(1);
24814   case X86ISD::CMOV: {
24815     // Check whether false/true value has canonical one, i.e. 0 or 1.
24816     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
24817     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
24818     // Quit if true value is not a constant.
24819     if (!TVal)
24820       return SDValue();
24821     // Quit if false value is not a constant.
24822     if (!FVal) {
24823       SDValue Op = SetCC.getOperand(0);
24824       // Skip 'zext' or 'trunc' node.
24825       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
24826           Op.getOpcode() == ISD::TRUNCATE)
24827         Op = Op.getOperand(0);
24828       // A special case for rdrand/rdseed, where 0 is set if false cond is
24829       // found.
24830       if ((Op.getOpcode() != X86ISD::RDRAND &&
24831            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
24832         return SDValue();
24833     }
24834     // Quit if false value is not the constant 0 or 1.
24835     bool FValIsFalse = true;
24836     if (FVal && FVal->getZExtValue() != 0) {
24837       if (FVal->getZExtValue() != 1)
24838         return SDValue();
24839       // If FVal is 1, opposite cond is needed.
24840       needOppositeCond = !needOppositeCond;
24841       FValIsFalse = false;
24842     }
24843     // Quit if TVal is not the constant opposite of FVal.
24844     if (FValIsFalse && TVal->getZExtValue() != 1)
24845       return SDValue();
24846     if (!FValIsFalse && TVal->getZExtValue() != 0)
24847       return SDValue();
24848     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
24849     if (needOppositeCond)
24850       CC = X86::GetOppositeBranchCondition(CC);
24851     return SetCC.getOperand(3);
24852   }
24853   }
24854
24855   return SDValue();
24856 }
24857
24858 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
24859 /// Match:
24860 ///   (X86or (X86setcc) (X86setcc))
24861 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
24862 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
24863                                            X86::CondCode &CC1, SDValue &Flags,
24864                                            bool &isAnd) {
24865   if (Cond->getOpcode() == X86ISD::CMP) {
24866     if (!isNullConstant(Cond->getOperand(1)))
24867       return false;
24868
24869     Cond = Cond->getOperand(0);
24870   }
24871
24872   isAnd = false;
24873
24874   SDValue SetCC0, SetCC1;
24875   switch (Cond->getOpcode()) {
24876   default: return false;
24877   case ISD::AND:
24878   case X86ISD::AND:
24879     isAnd = true;
24880     // fallthru
24881   case ISD::OR:
24882   case X86ISD::OR:
24883     SetCC0 = Cond->getOperand(0);
24884     SetCC1 = Cond->getOperand(1);
24885     break;
24886   };
24887
24888   // Make sure we have SETCC nodes, using the same flags value.
24889   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24890       SetCC1.getOpcode() != X86ISD::SETCC ||
24891       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24892     return false;
24893
24894   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24895   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24896   Flags = SetCC0->getOperand(1);
24897   return true;
24898 }
24899
24900 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24901 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24902                                   TargetLowering::DAGCombinerInfo &DCI,
24903                                   const X86Subtarget *Subtarget) {
24904   SDLoc DL(N);
24905
24906   // If the flag operand isn't dead, don't touch this CMOV.
24907   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24908     return SDValue();
24909
24910   SDValue FalseOp = N->getOperand(0);
24911   SDValue TrueOp = N->getOperand(1);
24912   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24913   SDValue Cond = N->getOperand(3);
24914
24915   if (CC == X86::COND_E || CC == X86::COND_NE) {
24916     switch (Cond.getOpcode()) {
24917     default: break;
24918     case X86ISD::BSR:
24919     case X86ISD::BSF:
24920       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24921       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24922         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24923     }
24924   }
24925
24926   SDValue Flags;
24927
24928   Flags = checkBoolTestSetCCCombine(Cond, CC);
24929   if (Flags.getNode() &&
24930       // Extra check as FCMOV only supports a subset of X86 cond.
24931       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24932     SDValue Ops[] = { FalseOp, TrueOp,
24933                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24934     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24935   }
24936
24937   // If this is a select between two integer constants, try to do some
24938   // optimizations.  Note that the operands are ordered the opposite of SELECT
24939   // operands.
24940   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24941     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24942       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24943       // larger than FalseC (the false value).
24944       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24945         CC = X86::GetOppositeBranchCondition(CC);
24946         std::swap(TrueC, FalseC);
24947         std::swap(TrueOp, FalseOp);
24948       }
24949
24950       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24951       // This is efficient for any integer data type (including i8/i16) and
24952       // shift amount.
24953       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24954         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24955                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24956
24957         // Zero extend the condition if needed.
24958         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24959
24960         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24961         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24962                            DAG.getConstant(ShAmt, DL, MVT::i8));
24963         if (N->getNumValues() == 2)  // Dead flag value?
24964           return DCI.CombineTo(N, Cond, SDValue());
24965         return Cond;
24966       }
24967
24968       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24969       // for any integer data type, including i8/i16.
24970       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24971         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24972                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24973
24974         // Zero extend the condition if needed.
24975         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24976                            FalseC->getValueType(0), Cond);
24977         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24978                            SDValue(FalseC, 0));
24979
24980         if (N->getNumValues() == 2)  // Dead flag value?
24981           return DCI.CombineTo(N, Cond, SDValue());
24982         return Cond;
24983       }
24984
24985       // Optimize cases that will turn into an LEA instruction.  This requires
24986       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24987       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24988         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24989         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24990
24991         bool isFastMultiplier = false;
24992         if (Diff < 10) {
24993           switch ((unsigned char)Diff) {
24994           default: break;
24995           case 1:  // result = add base, cond
24996           case 2:  // result = lea base(    , cond*2)
24997           case 3:  // result = lea base(cond, cond*2)
24998           case 4:  // result = lea base(    , cond*4)
24999           case 5:  // result = lea base(cond, cond*4)
25000           case 8:  // result = lea base(    , cond*8)
25001           case 9:  // result = lea base(cond, cond*8)
25002             isFastMultiplier = true;
25003             break;
25004           }
25005         }
25006
25007         if (isFastMultiplier) {
25008           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
25009           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
25010                              DAG.getConstant(CC, DL, MVT::i8), Cond);
25011           // Zero extend the condition if needed.
25012           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
25013                              Cond);
25014           // Scale the condition by the difference.
25015           if (Diff != 1)
25016             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
25017                                DAG.getConstant(Diff, DL, Cond.getValueType()));
25018
25019           // Add the base if non-zero.
25020           if (FalseC->getAPIntValue() != 0)
25021             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
25022                                SDValue(FalseC, 0));
25023           if (N->getNumValues() == 2)  // Dead flag value?
25024             return DCI.CombineTo(N, Cond, SDValue());
25025           return Cond;
25026         }
25027       }
25028     }
25029   }
25030
25031   // Handle these cases:
25032   //   (select (x != c), e, c) -> select (x != c), e, x),
25033   //   (select (x == c), c, e) -> select (x == c), x, e)
25034   // where the c is an integer constant, and the "select" is the combination
25035   // of CMOV and CMP.
25036   //
25037   // The rationale for this change is that the conditional-move from a constant
25038   // needs two instructions, however, conditional-move from a register needs
25039   // only one instruction.
25040   //
25041   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
25042   //  some instruction-combining opportunities. This opt needs to be
25043   //  postponed as late as possible.
25044   //
25045   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
25046     // the DCI.xxxx conditions are provided to postpone the optimization as
25047     // late as possible.
25048
25049     ConstantSDNode *CmpAgainst = nullptr;
25050     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
25051         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
25052         !isa<ConstantSDNode>(Cond.getOperand(0))) {
25053
25054       if (CC == X86::COND_NE &&
25055           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
25056         CC = X86::GetOppositeBranchCondition(CC);
25057         std::swap(TrueOp, FalseOp);
25058       }
25059
25060       if (CC == X86::COND_E &&
25061           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
25062         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
25063                           DAG.getConstant(CC, DL, MVT::i8), Cond };
25064         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
25065       }
25066     }
25067   }
25068
25069   // Fold and/or of setcc's to double CMOV:
25070   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
25071   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
25072   //
25073   // This combine lets us generate:
25074   //   cmovcc1 (jcc1 if we don't have CMOV)
25075   //   cmovcc2 (same)
25076   // instead of:
25077   //   setcc1
25078   //   setcc2
25079   //   and/or
25080   //   cmovne (jne if we don't have CMOV)
25081   // When we can't use the CMOV instruction, it might increase branch
25082   // mispredicts.
25083   // When we can use CMOV, or when there is no mispredict, this improves
25084   // throughput and reduces register pressure.
25085   //
25086   if (CC == X86::COND_NE) {
25087     SDValue Flags;
25088     X86::CondCode CC0, CC1;
25089     bool isAndSetCC;
25090     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
25091       if (isAndSetCC) {
25092         std::swap(FalseOp, TrueOp);
25093         CC0 = X86::GetOppositeBranchCondition(CC0);
25094         CC1 = X86::GetOppositeBranchCondition(CC1);
25095       }
25096
25097       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
25098         Flags};
25099       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
25100       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
25101       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
25102       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
25103       return CMOV;
25104     }
25105   }
25106
25107   return SDValue();
25108 }
25109
25110 /// PerformMulCombine - Optimize a single multiply with constant into two
25111 /// in order to implement it with two cheaper instructions, e.g.
25112 /// LEA + SHL, LEA + LEA.
25113 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
25114                                  TargetLowering::DAGCombinerInfo &DCI) {
25115   // An imul is usually smaller than the alternative sequence.
25116   if (DAG.getMachineFunction().getFunction()->optForMinSize())
25117     return SDValue();
25118
25119   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
25120     return SDValue();
25121
25122   EVT VT = N->getValueType(0);
25123   if (VT != MVT::i64 && VT != MVT::i32)
25124     return SDValue();
25125
25126   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
25127   if (!C)
25128     return SDValue();
25129   uint64_t MulAmt = C->getZExtValue();
25130   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
25131     return SDValue();
25132
25133   uint64_t MulAmt1 = 0;
25134   uint64_t MulAmt2 = 0;
25135   if ((MulAmt % 9) == 0) {
25136     MulAmt1 = 9;
25137     MulAmt2 = MulAmt / 9;
25138   } else if ((MulAmt % 5) == 0) {
25139     MulAmt1 = 5;
25140     MulAmt2 = MulAmt / 5;
25141   } else if ((MulAmt % 3) == 0) {
25142     MulAmt1 = 3;
25143     MulAmt2 = MulAmt / 3;
25144   }
25145
25146   SDLoc DL(N);
25147   SDValue NewMul;
25148   if (MulAmt2 &&
25149       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
25150
25151     if (isPowerOf2_64(MulAmt2) &&
25152         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
25153       // If second multiplifer is pow2, issue it first. We want the multiply by
25154       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
25155       // is an add.
25156       std::swap(MulAmt1, MulAmt2);
25157
25158     if (isPowerOf2_64(MulAmt1))
25159       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
25160                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
25161     else
25162       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
25163                            DAG.getConstant(MulAmt1, DL, VT));
25164
25165     if (isPowerOf2_64(MulAmt2))
25166       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
25167                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
25168     else
25169       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
25170                            DAG.getConstant(MulAmt2, DL, VT));
25171   }
25172
25173   if (!NewMul) {
25174     assert(MulAmt != 0 && MulAmt != (VT == MVT::i64 ? UINT64_MAX : UINT32_MAX)
25175            && "Both cases that could cause potential overflows should have "
25176               "already been handled.");
25177     if (isPowerOf2_64(MulAmt - 1))
25178       // (mul x, 2^N + 1) => (add (shl x, N), x)
25179       NewMul = DAG.getNode(ISD::ADD, DL, VT, N->getOperand(0),
25180                                 DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
25181                                 DAG.getConstant(Log2_64(MulAmt - 1), DL,
25182                                 MVT::i8)));
25183
25184     else if (isPowerOf2_64(MulAmt + 1))
25185       // (mul x, 2^N - 1) => (sub (shl x, N), x)
25186       NewMul = DAG.getNode(ISD::SUB, DL, VT, DAG.getNode(ISD::SHL, DL, VT,
25187                                 N->getOperand(0),
25188                                 DAG.getConstant(Log2_64(MulAmt + 1),
25189                                 DL, MVT::i8)), N->getOperand(0));
25190   }
25191
25192   if (NewMul)
25193     // Do not add new nodes to DAG combiner worklist.
25194     DCI.CombineTo(N, NewMul, false);
25195
25196   return SDValue();
25197 }
25198
25199 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
25200   SDValue N0 = N->getOperand(0);
25201   SDValue N1 = N->getOperand(1);
25202   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
25203   EVT VT = N0.getValueType();
25204
25205   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
25206   // since the result of setcc_c is all zero's or all ones.
25207   if (VT.isInteger() && !VT.isVector() &&
25208       N1C && N0.getOpcode() == ISD::AND &&
25209       N0.getOperand(1).getOpcode() == ISD::Constant) {
25210     SDValue N00 = N0.getOperand(0);
25211     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
25212     APInt ShAmt = N1C->getAPIntValue();
25213     Mask = Mask.shl(ShAmt);
25214     bool MaskOK = false;
25215     // We can handle cases concerning bit-widening nodes containing setcc_c if
25216     // we carefully interrogate the mask to make sure we are semantics
25217     // preserving.
25218     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
25219     // of the underlying setcc_c operation if the setcc_c was zero extended.
25220     // Consider the following example:
25221     //   zext(setcc_c)                 -> i32 0x0000FFFF
25222     //   c1                            -> i32 0x0000FFFF
25223     //   c2                            -> i32 0x00000001
25224     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
25225     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
25226     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25227       MaskOK = true;
25228     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
25229                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
25230       MaskOK = true;
25231     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
25232                 N00.getOpcode() == ISD::ANY_EXTEND) &&
25233                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
25234       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
25235     }
25236     if (MaskOK && Mask != 0) {
25237       SDLoc DL(N);
25238       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
25239     }
25240   }
25241
25242   // Hardware support for vector shifts is sparse which makes us scalarize the
25243   // vector operations in many cases. Also, on sandybridge ADD is faster than
25244   // shl.
25245   // (shl V, 1) -> add V,V
25246   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
25247     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
25248       assert(N0.getValueType().isVector() && "Invalid vector shift type");
25249       // We shift all of the values by one. In many cases we do not have
25250       // hardware support for this operation. This is better expressed as an ADD
25251       // of two values.
25252       if (N1SplatC->getAPIntValue() == 1)
25253         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
25254     }
25255
25256   return SDValue();
25257 }
25258
25259 static SDValue PerformSRACombine(SDNode *N, SelectionDAG &DAG) {
25260   SDValue N0 = N->getOperand(0);
25261   SDValue N1 = N->getOperand(1);
25262   EVT VT = N0.getValueType();
25263   unsigned Size = VT.getSizeInBits();
25264
25265   // fold (ashr (shl, a, [56,48,32,24,16]), SarConst)
25266   // into (shl, (sext (a), [56,48,32,24,16] - SarConst)) or
25267   // into (lshr, (sext (a), SarConst - [56,48,32,24,16]))
25268   // depending on sign of (SarConst - [56,48,32,24,16])
25269
25270   // sexts in X86 are MOVs. The MOVs have the same code size
25271   // as above SHIFTs (only SHIFT on 1 has lower code size).
25272   // However the MOVs have 2 advantages to a SHIFT:
25273   // 1. MOVs can write to a register that differs from source
25274   // 2. MOVs accept memory operands
25275
25276   if (!VT.isInteger() || VT.isVector() || N1.getOpcode() != ISD::Constant ||
25277       N0.getOpcode() != ISD::SHL || !N0.hasOneUse() ||
25278       N0.getOperand(1).getOpcode() != ISD::Constant)
25279     return SDValue();
25280
25281   SDValue N00 = N0.getOperand(0);
25282   SDValue N01 = N0.getOperand(1);
25283   APInt ShlConst = (cast<ConstantSDNode>(N01))->getAPIntValue();
25284   APInt SarConst = (cast<ConstantSDNode>(N1))->getAPIntValue();
25285   EVT CVT = N1.getValueType();
25286
25287   if (SarConst.isNegative())
25288     return SDValue();
25289
25290   for (MVT SVT : MVT::integer_valuetypes()) {
25291     unsigned ShiftSize = SVT.getSizeInBits();
25292     // skipping types without corresponding sext/zext and
25293     // ShlConst that is not one of [56,48,32,24,16]
25294     if (ShiftSize < 8 || ShiftSize > 64 || ShlConst != Size - ShiftSize)
25295       continue;
25296     SDLoc DL(N);
25297     SDValue NN =
25298         DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT, N00, DAG.getValueType(SVT));
25299     SarConst = SarConst - (Size - ShiftSize);
25300     if (SarConst == 0)
25301       return NN;
25302     else if (SarConst.isNegative())
25303       return DAG.getNode(ISD::SHL, DL, VT, NN,
25304                          DAG.getConstant(-SarConst, DL, CVT));
25305     else
25306       return DAG.getNode(ISD::SRA, DL, VT, NN,
25307                          DAG.getConstant(SarConst, DL, CVT));
25308   }
25309   return SDValue();
25310 }
25311
25312 /// \brief Returns a vector of 0s if the node in input is a vector logical
25313 /// shift by a constant amount which is known to be bigger than or equal
25314 /// to the vector element size in bits.
25315 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
25316                                       const X86Subtarget *Subtarget) {
25317   EVT VT = N->getValueType(0);
25318
25319   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
25320       (!Subtarget->hasInt256() ||
25321        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
25322     return SDValue();
25323
25324   SDValue Amt = N->getOperand(1);
25325   SDLoc DL(N);
25326   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
25327     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
25328       APInt ShiftAmt = AmtSplat->getAPIntValue();
25329       unsigned MaxAmount =
25330         VT.getSimpleVT().getVectorElementType().getSizeInBits();
25331
25332       // SSE2/AVX2 logical shifts always return a vector of 0s
25333       // if the shift amount is bigger than or equal to
25334       // the element size. The constant shift amount will be
25335       // encoded as a 8-bit immediate.
25336       if (ShiftAmt.trunc(8).uge(MaxAmount))
25337         return getZeroVector(VT.getSimpleVT(), Subtarget, DAG, DL);
25338     }
25339
25340   return SDValue();
25341 }
25342
25343 /// PerformShiftCombine - Combine shifts.
25344 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
25345                                    TargetLowering::DAGCombinerInfo &DCI,
25346                                    const X86Subtarget *Subtarget) {
25347   if (N->getOpcode() == ISD::SHL)
25348     if (SDValue V = PerformSHLCombine(N, DAG))
25349       return V;
25350
25351   if (N->getOpcode() == ISD::SRA)
25352     if (SDValue V = PerformSRACombine(N, DAG))
25353       return V;
25354
25355   // Try to fold this logical shift into a zero vector.
25356   if (N->getOpcode() != ISD::SRA)
25357     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
25358       return V;
25359
25360   return SDValue();
25361 }
25362
25363 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
25364 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
25365 // and friends.  Likewise for OR -> CMPNEQSS.
25366 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
25367                             TargetLowering::DAGCombinerInfo &DCI,
25368                             const X86Subtarget *Subtarget) {
25369   unsigned opcode;
25370
25371   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
25372   // we're requiring SSE2 for both.
25373   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
25374     SDValue N0 = N->getOperand(0);
25375     SDValue N1 = N->getOperand(1);
25376     SDValue CMP0 = N0->getOperand(1);
25377     SDValue CMP1 = N1->getOperand(1);
25378     SDLoc DL(N);
25379
25380     // The SETCCs should both refer to the same CMP.
25381     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
25382       return SDValue();
25383
25384     SDValue CMP00 = CMP0->getOperand(0);
25385     SDValue CMP01 = CMP0->getOperand(1);
25386     EVT     VT    = CMP00.getValueType();
25387
25388     if (VT == MVT::f32 || VT == MVT::f64) {
25389       bool ExpectingFlags = false;
25390       // Check for any users that want flags:
25391       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
25392            !ExpectingFlags && UI != UE; ++UI)
25393         switch (UI->getOpcode()) {
25394         default:
25395         case ISD::BR_CC:
25396         case ISD::BRCOND:
25397         case ISD::SELECT:
25398           ExpectingFlags = true;
25399           break;
25400         case ISD::CopyToReg:
25401         case ISD::SIGN_EXTEND:
25402         case ISD::ZERO_EXTEND:
25403         case ISD::ANY_EXTEND:
25404           break;
25405         }
25406
25407       if (!ExpectingFlags) {
25408         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
25409         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
25410
25411         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
25412           X86::CondCode tmp = cc0;
25413           cc0 = cc1;
25414           cc1 = tmp;
25415         }
25416
25417         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
25418             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
25419           // FIXME: need symbolic constants for these magic numbers.
25420           // See X86ATTInstPrinter.cpp:printSSECC().
25421           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
25422           if (Subtarget->hasAVX512()) {
25423             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
25424                                          CMP01,
25425                                          DAG.getConstant(x86cc, DL, MVT::i8));
25426             if (N->getValueType(0) != MVT::i1)
25427               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
25428                                  FSetCC);
25429             return FSetCC;
25430           }
25431           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
25432                                               CMP00.getValueType(), CMP00, CMP01,
25433                                               DAG.getConstant(x86cc, DL,
25434                                                               MVT::i8));
25435
25436           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
25437           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
25438
25439           if (is64BitFP && !Subtarget->is64Bit()) {
25440             // On a 32-bit target, we cannot bitcast the 64-bit float to a
25441             // 64-bit integer, since that's not a legal type. Since
25442             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
25443             // bits, but can do this little dance to extract the lowest 32 bits
25444             // and work with those going forward.
25445             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
25446                                            OnesOrZeroesF);
25447             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
25448             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
25449                                         Vector32, DAG.getIntPtrConstant(0, DL));
25450             IntVT = MVT::i32;
25451           }
25452
25453           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
25454           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
25455                                       DAG.getConstant(1, DL, IntVT));
25456           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
25457                                               ANDed);
25458           return OneBitOfTruth;
25459         }
25460       }
25461     }
25462   }
25463   return SDValue();
25464 }
25465
25466 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
25467 /// so it can be folded inside ANDNP.
25468 static bool CanFoldXORWithAllOnes(const SDNode *N) {
25469   EVT VT = N->getValueType(0);
25470
25471   // Match direct AllOnes for 128 and 256-bit vectors
25472   if (ISD::isBuildVectorAllOnes(N))
25473     return true;
25474
25475   // Look through a bit convert.
25476   if (N->getOpcode() == ISD::BITCAST)
25477     N = N->getOperand(0).getNode();
25478
25479   // Sometimes the operand may come from a insert_subvector building a 256-bit
25480   // allones vector
25481   if (VT.is256BitVector() &&
25482       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
25483     SDValue V1 = N->getOperand(0);
25484     SDValue V2 = N->getOperand(1);
25485
25486     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
25487         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
25488         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
25489         ISD::isBuildVectorAllOnes(V2.getNode()))
25490       return true;
25491   }
25492
25493   return false;
25494 }
25495
25496 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
25497 // register. In most cases we actually compare or select YMM-sized registers
25498 // and mixing the two types creates horrible code. This method optimizes
25499 // some of the transition sequences.
25500 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
25501                                  TargetLowering::DAGCombinerInfo &DCI,
25502                                  const X86Subtarget *Subtarget) {
25503   EVT VT = N->getValueType(0);
25504   if (!VT.is256BitVector())
25505     return SDValue();
25506
25507   assert((N->getOpcode() == ISD::ANY_EXTEND ||
25508           N->getOpcode() == ISD::ZERO_EXTEND ||
25509           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
25510
25511   SDValue Narrow = N->getOperand(0);
25512   EVT NarrowVT = Narrow->getValueType(0);
25513   if (!NarrowVT.is128BitVector())
25514     return SDValue();
25515
25516   if (Narrow->getOpcode() != ISD::XOR &&
25517       Narrow->getOpcode() != ISD::AND &&
25518       Narrow->getOpcode() != ISD::OR)
25519     return SDValue();
25520
25521   SDValue N0  = Narrow->getOperand(0);
25522   SDValue N1  = Narrow->getOperand(1);
25523   SDLoc DL(Narrow);
25524
25525   // The Left side has to be a trunc.
25526   if (N0.getOpcode() != ISD::TRUNCATE)
25527     return SDValue();
25528
25529   // The type of the truncated inputs.
25530   EVT WideVT = N0->getOperand(0)->getValueType(0);
25531   if (WideVT != VT)
25532     return SDValue();
25533
25534   // The right side has to be a 'trunc' or a constant vector.
25535   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
25536   ConstantSDNode *RHSConstSplat = nullptr;
25537   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
25538     RHSConstSplat = RHSBV->getConstantSplatNode();
25539   if (!RHSTrunc && !RHSConstSplat)
25540     return SDValue();
25541
25542   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25543
25544   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
25545     return SDValue();
25546
25547   // Set N0 and N1 to hold the inputs to the new wide operation.
25548   N0 = N0->getOperand(0);
25549   if (RHSConstSplat) {
25550     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
25551                      SDValue(RHSConstSplat, 0));
25552     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
25553     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
25554   } else if (RHSTrunc) {
25555     N1 = N1->getOperand(0);
25556   }
25557
25558   // Generate the wide operation.
25559   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
25560   unsigned Opcode = N->getOpcode();
25561   switch (Opcode) {
25562   case ISD::ANY_EXTEND:
25563     return Op;
25564   case ISD::ZERO_EXTEND: {
25565     unsigned InBits = NarrowVT.getScalarSizeInBits();
25566     APInt Mask = APInt::getAllOnesValue(InBits);
25567     Mask = Mask.zext(VT.getScalarSizeInBits());
25568     return DAG.getNode(ISD::AND, DL, VT,
25569                        Op, DAG.getConstant(Mask, DL, VT));
25570   }
25571   case ISD::SIGN_EXTEND:
25572     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
25573                        Op, DAG.getValueType(NarrowVT));
25574   default:
25575     llvm_unreachable("Unexpected opcode");
25576   }
25577 }
25578
25579 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
25580                                  TargetLowering::DAGCombinerInfo &DCI,
25581                                  const X86Subtarget *Subtarget) {
25582   SDValue N0 = N->getOperand(0);
25583   SDValue N1 = N->getOperand(1);
25584   SDLoc DL(N);
25585
25586   // A vector zext_in_reg may be represented as a shuffle,
25587   // feeding into a bitcast (this represents anyext) feeding into
25588   // an and with a mask.
25589   // We'd like to try to combine that into a shuffle with zero
25590   // plus a bitcast, removing the and.
25591   if (N0.getOpcode() != ISD::BITCAST ||
25592       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
25593     return SDValue();
25594
25595   // The other side of the AND should be a splat of 2^C, where C
25596   // is the number of bits in the source type.
25597   if (N1.getOpcode() == ISD::BITCAST)
25598     N1 = N1.getOperand(0);
25599   if (N1.getOpcode() != ISD::BUILD_VECTOR)
25600     return SDValue();
25601   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
25602
25603   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
25604   EVT SrcType = Shuffle->getValueType(0);
25605
25606   // We expect a single-source shuffle
25607   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
25608     return SDValue();
25609
25610   unsigned SrcSize = SrcType.getScalarSizeInBits();
25611
25612   APInt SplatValue, SplatUndef;
25613   unsigned SplatBitSize;
25614   bool HasAnyUndefs;
25615   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
25616                                 SplatBitSize, HasAnyUndefs))
25617     return SDValue();
25618
25619   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
25620   // Make sure the splat matches the mask we expect
25621   if (SplatBitSize > ResSize ||
25622       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
25623     return SDValue();
25624
25625   // Make sure the input and output size make sense
25626   if (SrcSize >= ResSize || ResSize % SrcSize)
25627     return SDValue();
25628
25629   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
25630   // The number of u's between each two values depends on the ratio between
25631   // the source and dest type.
25632   unsigned ZextRatio = ResSize / SrcSize;
25633   bool IsZext = true;
25634   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
25635     if (i % ZextRatio) {
25636       if (Shuffle->getMaskElt(i) > 0) {
25637         // Expected undef
25638         IsZext = false;
25639         break;
25640       }
25641     } else {
25642       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
25643         // Expected element number
25644         IsZext = false;
25645         break;
25646       }
25647     }
25648   }
25649
25650   if (!IsZext)
25651     return SDValue();
25652
25653   // Ok, perform the transformation - replace the shuffle with
25654   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
25655   // (instead of undef) where the k elements come from the zero vector.
25656   SmallVector<int, 8> Mask;
25657   unsigned NumElems = SrcType.getVectorNumElements();
25658   for (unsigned i = 0; i < NumElems; ++i)
25659     if (i % ZextRatio)
25660       Mask.push_back(NumElems);
25661     else
25662       Mask.push_back(i / ZextRatio);
25663
25664   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
25665     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
25666   return DAG.getBitcast(N0.getValueType(), NewShuffle);
25667 }
25668
25669 /// If both input operands of a logic op are being cast from floating point
25670 /// types, try to convert this into a floating point logic node to avoid
25671 /// unnecessary moves from SSE to integer registers.
25672 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
25673                                         const X86Subtarget *Subtarget) {
25674   unsigned FPOpcode = ISD::DELETED_NODE;
25675   if (N->getOpcode() == ISD::AND)
25676     FPOpcode = X86ISD::FAND;
25677   else if (N->getOpcode() == ISD::OR)
25678     FPOpcode = X86ISD::FOR;
25679   else if (N->getOpcode() == ISD::XOR)
25680     FPOpcode = X86ISD::FXOR;
25681
25682   assert(FPOpcode != ISD::DELETED_NODE &&
25683          "Unexpected input node for FP logic conversion");
25684
25685   EVT VT = N->getValueType(0);
25686   SDValue N0 = N->getOperand(0);
25687   SDValue N1 = N->getOperand(1);
25688   SDLoc DL(N);
25689   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
25690       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
25691        (Subtarget->hasSSE2() && VT == MVT::i64))) {
25692     SDValue N00 = N0.getOperand(0);
25693     SDValue N10 = N1.getOperand(0);
25694     EVT N00Type = N00.getValueType();
25695     EVT N10Type = N10.getValueType();
25696     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
25697       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
25698       return DAG.getBitcast(VT, FPLogic);
25699     }
25700   }
25701   return SDValue();
25702 }
25703
25704 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
25705                                  TargetLowering::DAGCombinerInfo &DCI,
25706                                  const X86Subtarget *Subtarget) {
25707   if (DCI.isBeforeLegalizeOps())
25708     return SDValue();
25709
25710   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
25711     return Zext;
25712
25713   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25714     return R;
25715
25716   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25717     return FPLogic;
25718
25719   EVT VT = N->getValueType(0);
25720   SDValue N0 = N->getOperand(0);
25721   SDValue N1 = N->getOperand(1);
25722   SDLoc DL(N);
25723
25724   // Create BEXTR instructions
25725   // BEXTR is ((X >> imm) & (2**size-1))
25726   if (VT == MVT::i32 || VT == MVT::i64) {
25727     // Check for BEXTR.
25728     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
25729         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
25730       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
25731       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25732       if (MaskNode && ShiftNode) {
25733         uint64_t Mask = MaskNode->getZExtValue();
25734         uint64_t Shift = ShiftNode->getZExtValue();
25735         if (isMask_64(Mask)) {
25736           uint64_t MaskSize = countPopulation(Mask);
25737           if (Shift + MaskSize <= VT.getSizeInBits())
25738             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
25739                                DAG.getConstant(Shift | (MaskSize << 8), DL,
25740                                                VT));
25741         }
25742       }
25743     } // BEXTR
25744
25745     return SDValue();
25746   }
25747
25748   // Want to form ANDNP nodes:
25749   // 1) In the hopes of then easily combining them with OR and AND nodes
25750   //    to form PBLEND/PSIGN.
25751   // 2) To match ANDN packed intrinsics
25752   if (VT != MVT::v2i64 && VT != MVT::v4i64)
25753     return SDValue();
25754
25755   // Check LHS for vnot
25756   if (N0.getOpcode() == ISD::XOR &&
25757       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
25758       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
25759     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
25760
25761   // Check RHS for vnot
25762   if (N1.getOpcode() == ISD::XOR &&
25763       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
25764       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
25765     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
25766
25767   return SDValue();
25768 }
25769
25770 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
25771                                 TargetLowering::DAGCombinerInfo &DCI,
25772                                 const X86Subtarget *Subtarget) {
25773   if (DCI.isBeforeLegalizeOps())
25774     return SDValue();
25775
25776   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
25777     return R;
25778
25779   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25780     return FPLogic;
25781
25782   SDValue N0 = N->getOperand(0);
25783   SDValue N1 = N->getOperand(1);
25784   EVT VT = N->getValueType(0);
25785
25786   // look for psign/blend
25787   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
25788     if (!Subtarget->hasSSSE3() ||
25789         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
25790       return SDValue();
25791
25792     // Canonicalize pandn to RHS
25793     if (N0.getOpcode() == X86ISD::ANDNP)
25794       std::swap(N0, N1);
25795     // or (and (m, y), (pandn m, x))
25796     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
25797       SDValue Mask = N1.getOperand(0);
25798       SDValue X    = N1.getOperand(1);
25799       SDValue Y;
25800       if (N0.getOperand(0) == Mask)
25801         Y = N0.getOperand(1);
25802       if (N0.getOperand(1) == Mask)
25803         Y = N0.getOperand(0);
25804
25805       // Check to see if the mask appeared in both the AND and ANDNP and
25806       if (!Y.getNode())
25807         return SDValue();
25808
25809       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
25810       // Look through mask bitcast.
25811       if (Mask.getOpcode() == ISD::BITCAST)
25812         Mask = Mask.getOperand(0);
25813       if (X.getOpcode() == ISD::BITCAST)
25814         X = X.getOperand(0);
25815       if (Y.getOpcode() == ISD::BITCAST)
25816         Y = Y.getOperand(0);
25817
25818       EVT MaskVT = Mask.getValueType();
25819
25820       // Validate that the Mask operand is a vector sra node.
25821       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
25822       // there is no psrai.b
25823       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
25824       unsigned SraAmt = ~0;
25825       if (Mask.getOpcode() == ISD::SRA) {
25826         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
25827           if (auto *AmtConst = AmtBV->getConstantSplatNode())
25828             SraAmt = AmtConst->getZExtValue();
25829       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
25830         SDValue SraC = Mask.getOperand(1);
25831         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
25832       }
25833       if ((SraAmt + 1) != EltBits)
25834         return SDValue();
25835
25836       SDLoc DL(N);
25837
25838       // Now we know we at least have a plendvb with the mask val.  See if
25839       // we can form a psignb/w/d.
25840       // psign = x.type == y.type == mask.type && y = sub(0, x);
25841       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
25842           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
25843           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
25844         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
25845                "Unsupported VT for PSIGN");
25846         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
25847         return DAG.getBitcast(VT, Mask);
25848       }
25849       // PBLENDVB only available on SSE 4.1
25850       if (!Subtarget->hasSSE41())
25851         return SDValue();
25852
25853       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
25854
25855       X = DAG.getBitcast(BlendVT, X);
25856       Y = DAG.getBitcast(BlendVT, Y);
25857       Mask = DAG.getBitcast(BlendVT, Mask);
25858       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
25859       return DAG.getBitcast(VT, Mask);
25860     }
25861   }
25862
25863   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
25864     return SDValue();
25865
25866   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
25867   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
25868
25869   // SHLD/SHRD instructions have lower register pressure, but on some
25870   // platforms they have higher latency than the equivalent
25871   // series of shifts/or that would otherwise be generated.
25872   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
25873   // have higher latencies and we are not optimizing for size.
25874   if (!OptForSize && Subtarget->isSHLDSlow())
25875     return SDValue();
25876
25877   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
25878     std::swap(N0, N1);
25879   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
25880     return SDValue();
25881   if (!N0.hasOneUse() || !N1.hasOneUse())
25882     return SDValue();
25883
25884   SDValue ShAmt0 = N0.getOperand(1);
25885   if (ShAmt0.getValueType() != MVT::i8)
25886     return SDValue();
25887   SDValue ShAmt1 = N1.getOperand(1);
25888   if (ShAmt1.getValueType() != MVT::i8)
25889     return SDValue();
25890   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
25891     ShAmt0 = ShAmt0.getOperand(0);
25892   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
25893     ShAmt1 = ShAmt1.getOperand(0);
25894
25895   SDLoc DL(N);
25896   unsigned Opc = X86ISD::SHLD;
25897   SDValue Op0 = N0.getOperand(0);
25898   SDValue Op1 = N1.getOperand(0);
25899   if (ShAmt0.getOpcode() == ISD::SUB) {
25900     Opc = X86ISD::SHRD;
25901     std::swap(Op0, Op1);
25902     std::swap(ShAmt0, ShAmt1);
25903   }
25904
25905   unsigned Bits = VT.getSizeInBits();
25906   if (ShAmt1.getOpcode() == ISD::SUB) {
25907     SDValue Sum = ShAmt1.getOperand(0);
25908     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
25909       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
25910       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
25911         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
25912       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
25913         return DAG.getNode(Opc, DL, VT,
25914                            Op0, Op1,
25915                            DAG.getNode(ISD::TRUNCATE, DL,
25916                                        MVT::i8, ShAmt0));
25917     }
25918   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
25919     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
25920     if (ShAmt0C &&
25921         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
25922       return DAG.getNode(Opc, DL, VT,
25923                          N0.getOperand(0), N1.getOperand(0),
25924                          DAG.getNode(ISD::TRUNCATE, DL,
25925                                        MVT::i8, ShAmt0));
25926   }
25927
25928   return SDValue();
25929 }
25930
25931 // Generate NEG and CMOV for integer abs.
25932 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
25933   EVT VT = N->getValueType(0);
25934
25935   // Since X86 does not have CMOV for 8-bit integer, we don't convert
25936   // 8-bit integer abs to NEG and CMOV.
25937   if (VT.isInteger() && VT.getSizeInBits() == 8)
25938     return SDValue();
25939
25940   SDValue N0 = N->getOperand(0);
25941   SDValue N1 = N->getOperand(1);
25942   SDLoc DL(N);
25943
25944   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
25945   // and change it to SUB and CMOV.
25946   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
25947       N0.getOpcode() == ISD::ADD &&
25948       N0.getOperand(1) == N1 &&
25949       N1.getOpcode() == ISD::SRA &&
25950       N1.getOperand(0) == N0.getOperand(0))
25951     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25952       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25953         // Generate SUB & CMOV.
25954         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25955                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25956
25957         SDValue Ops[] = { N0.getOperand(0), Neg,
25958                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25959                           SDValue(Neg.getNode(), 1) };
25960         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25961       }
25962   return SDValue();
25963 }
25964
25965 // Try to turn tests against the signbit in the form of:
25966 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25967 // into:
25968 //   SETGT(X, -1)
25969 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25970   // This is only worth doing if the output type is i8.
25971   if (N->getValueType(0) != MVT::i8)
25972     return SDValue();
25973
25974   SDValue N0 = N->getOperand(0);
25975   SDValue N1 = N->getOperand(1);
25976
25977   // We should be performing an xor against a truncated shift.
25978   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25979     return SDValue();
25980
25981   // Make sure we are performing an xor against one.
25982   if (!isOneConstant(N1))
25983     return SDValue();
25984
25985   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25986   SDValue Shift = N0.getOperand(0);
25987   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25988     return SDValue();
25989
25990   // Make sure we are truncating from one of i16, i32 or i64.
25991   EVT ShiftTy = Shift.getValueType();
25992   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25993     return SDValue();
25994
25995   // Make sure the shift amount extracts the sign bit.
25996   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25997       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25998     return SDValue();
25999
26000   // Create a greater-than comparison against -1.
26001   // N.B. Using SETGE against 0 works but we want a canonical looking
26002   // comparison, using SETGT matches up with what TranslateX86CC.
26003   SDLoc DL(N);
26004   SDValue ShiftOp = Shift.getOperand(0);
26005   EVT ShiftOpTy = ShiftOp.getValueType();
26006   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
26007                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
26008   return Cond;
26009 }
26010
26011 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
26012                                  TargetLowering::DAGCombinerInfo &DCI,
26013                                  const X86Subtarget *Subtarget) {
26014   if (DCI.isBeforeLegalizeOps())
26015     return SDValue();
26016
26017   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
26018     return RV;
26019
26020   if (Subtarget->hasCMov())
26021     if (SDValue RV = performIntegerAbsCombine(N, DAG))
26022       return RV;
26023
26024   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
26025     return FPLogic;
26026
26027   return SDValue();
26028 }
26029
26030 /// This function detects the AVG pattern between vectors of unsigned i8/i16,
26031 /// which is c = (a + b + 1) / 2, and replace this operation with the efficient
26032 /// X86ISD::AVG instruction.
26033 static SDValue detectAVGPattern(SDValue In, EVT VT, SelectionDAG &DAG,
26034                                 const X86Subtarget *Subtarget, SDLoc DL) {
26035   if (!VT.isVector() || !VT.isSimple())
26036     return SDValue();
26037   EVT InVT = In.getValueType();
26038   unsigned NumElems = VT.getVectorNumElements();
26039
26040   EVT ScalarVT = VT.getVectorElementType();
26041   if (!((ScalarVT == MVT::i8 || ScalarVT == MVT::i16) &&
26042         isPowerOf2_32(NumElems)))
26043     return SDValue();
26044
26045   // InScalarVT is the intermediate type in AVG pattern and it should be greater
26046   // than the original input type (i8/i16).
26047   EVT InScalarVT = InVT.getVectorElementType();
26048   if (InScalarVT.getSizeInBits() <= ScalarVT.getSizeInBits())
26049     return SDValue();
26050
26051   if (Subtarget->hasAVX512()) {
26052     if (VT.getSizeInBits() > 512)
26053       return SDValue();
26054   } else if (Subtarget->hasAVX2()) {
26055     if (VT.getSizeInBits() > 256)
26056       return SDValue();
26057   } else {
26058     if (VT.getSizeInBits() > 128)
26059       return SDValue();
26060   }
26061
26062   // Detect the following pattern:
26063   //
26064   //   %1 = zext <N x i8> %a to <N x i32>
26065   //   %2 = zext <N x i8> %b to <N x i32>
26066   //   %3 = add nuw nsw <N x i32> %1, <i32 1 x N>
26067   //   %4 = add nuw nsw <N x i32> %3, %2
26068   //   %5 = lshr <N x i32> %N, <i32 1 x N>
26069   //   %6 = trunc <N x i32> %5 to <N x i8>
26070   //
26071   // In AVX512, the last instruction can also be a trunc store.
26072
26073   if (In.getOpcode() != ISD::SRL)
26074     return SDValue();
26075
26076   // A lambda checking the given SDValue is a constant vector and each element
26077   // is in the range [Min, Max].
26078   auto IsConstVectorInRange = [](SDValue V, unsigned Min, unsigned Max) {
26079     BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(V);
26080     if (!BV || !BV->isConstant())
26081       return false;
26082     for (unsigned i = 0, e = V.getNumOperands(); i < e; i++) {
26083       ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(i));
26084       if (!C)
26085         return false;
26086       uint64_t Val = C->getZExtValue();
26087       if (Val < Min || Val > Max)
26088         return false;
26089     }
26090     return true;
26091   };
26092
26093   // Check if each element of the vector is left-shifted by one.
26094   auto LHS = In.getOperand(0);
26095   auto RHS = In.getOperand(1);
26096   if (!IsConstVectorInRange(RHS, 1, 1))
26097     return SDValue();
26098   if (LHS.getOpcode() != ISD::ADD)
26099     return SDValue();
26100
26101   // Detect a pattern of a + b + 1 where the order doesn't matter.
26102   SDValue Operands[3];
26103   Operands[0] = LHS.getOperand(0);
26104   Operands[1] = LHS.getOperand(1);
26105
26106   // Take care of the case when one of the operands is a constant vector whose
26107   // element is in the range [1, 256].
26108   if (IsConstVectorInRange(Operands[1], 1, ScalarVT == MVT::i8 ? 256 : 65536) &&
26109       Operands[0].getOpcode() == ISD::ZERO_EXTEND &&
26110       Operands[0].getOperand(0).getValueType() == VT) {
26111     // The pattern is detected. Subtract one from the constant vector, then
26112     // demote it and emit X86ISD::AVG instruction.
26113     SDValue One = DAG.getConstant(1, DL, InScalarVT);
26114     SDValue Ones = DAG.getNode(ISD::BUILD_VECTOR, DL, InVT,
26115                                SmallVector<SDValue, 8>(NumElems, One));
26116     Operands[1] = DAG.getNode(ISD::SUB, DL, InVT, Operands[1], Ones);
26117     Operands[1] = DAG.getNode(ISD::TRUNCATE, DL, VT, Operands[1]);
26118     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
26119                        Operands[1]);
26120   }
26121
26122   if (Operands[0].getOpcode() == ISD::ADD)
26123     std::swap(Operands[0], Operands[1]);
26124   else if (Operands[1].getOpcode() != ISD::ADD)
26125     return SDValue();
26126   Operands[2] = Operands[1].getOperand(0);
26127   Operands[1] = Operands[1].getOperand(1);
26128
26129   // Now we have three operands of two additions. Check that one of them is a
26130   // constant vector with ones, and the other two are promoted from i8/i16.
26131   for (int i = 0; i < 3; ++i) {
26132     if (!IsConstVectorInRange(Operands[i], 1, 1))
26133       continue;
26134     std::swap(Operands[i], Operands[2]);
26135
26136     // Check if Operands[0] and Operands[1] are results of type promotion.
26137     for (int j = 0; j < 2; ++j)
26138       if (Operands[j].getOpcode() != ISD::ZERO_EXTEND ||
26139           Operands[j].getOperand(0).getValueType() != VT)
26140         return SDValue();
26141
26142     // The pattern is detected, emit X86ISD::AVG instruction.
26143     return DAG.getNode(X86ISD::AVG, DL, VT, Operands[0].getOperand(0),
26144                        Operands[1].getOperand(0));
26145   }
26146
26147   return SDValue();
26148 }
26149
26150 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
26151 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
26152                                   TargetLowering::DAGCombinerInfo &DCI,
26153                                   const X86Subtarget *Subtarget) {
26154   LoadSDNode *Ld = cast<LoadSDNode>(N);
26155   EVT RegVT = Ld->getValueType(0);
26156   EVT MemVT = Ld->getMemoryVT();
26157   SDLoc dl(Ld);
26158   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26159
26160   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
26161   // into two 16-byte operations.
26162   ISD::LoadExtType Ext = Ld->getExtensionType();
26163   bool Fast;
26164   unsigned AddressSpace = Ld->getAddressSpace();
26165   unsigned Alignment = Ld->getAlignment();
26166   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
26167       Ext == ISD::NON_EXTLOAD &&
26168       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
26169                              AddressSpace, Alignment, &Fast) && !Fast) {
26170     unsigned NumElems = RegVT.getVectorNumElements();
26171     if (NumElems < 2)
26172       return SDValue();
26173
26174     SDValue Ptr = Ld->getBasePtr();
26175     SDValue Increment =
26176         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
26177
26178     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
26179                                   NumElems/2);
26180     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
26181                                 Ld->getPointerInfo(), Ld->isVolatile(),
26182                                 Ld->isNonTemporal(), Ld->isInvariant(),
26183                                 Alignment);
26184     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
26185     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
26186                                 Ld->getPointerInfo(), Ld->isVolatile(),
26187                                 Ld->isNonTemporal(), Ld->isInvariant(),
26188                                 std::min(16U, Alignment));
26189     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
26190                              Load1.getValue(1),
26191                              Load2.getValue(1));
26192
26193     SDValue NewVec = DAG.getUNDEF(RegVT);
26194     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
26195     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
26196     return DCI.CombineTo(N, NewVec, TF, true);
26197   }
26198
26199   return SDValue();
26200 }
26201
26202 /// PerformMLOADCombine - Resolve extending loads
26203 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
26204                                    TargetLowering::DAGCombinerInfo &DCI,
26205                                    const X86Subtarget *Subtarget) {
26206   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
26207   if (Mld->getExtensionType() != ISD::SEXTLOAD)
26208     return SDValue();
26209
26210   EVT VT = Mld->getValueType(0);
26211   unsigned NumElems = VT.getVectorNumElements();
26212   EVT LdVT = Mld->getMemoryVT();
26213   SDLoc dl(Mld);
26214
26215   assert(LdVT != VT && "Cannot extend to the same type");
26216   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
26217   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
26218   // From, To sizes and ElemCount must be pow of two
26219   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
26220     "Unexpected size for extending masked load");
26221
26222   unsigned SizeRatio  = ToSz / FromSz;
26223   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
26224
26225   // Create a type on which we perform the shuffle
26226   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26227           LdVT.getScalarType(), NumElems*SizeRatio);
26228   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26229
26230   // Convert Src0 value
26231   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
26232   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
26233     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
26234     for (unsigned i = 0; i != NumElems; ++i)
26235       ShuffleVec[i] = i * SizeRatio;
26236
26237     // Can't shuffle using an illegal type.
26238     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
26239            "WideVecVT should be legal");
26240     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
26241                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
26242   }
26243   // Prepare the new mask
26244   SDValue NewMask;
26245   SDValue Mask = Mld->getMask();
26246   if (Mask.getValueType() == VT) {
26247     // Mask and original value have the same type
26248     NewMask = DAG.getBitcast(WideVecVT, Mask);
26249     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
26250     for (unsigned i = 0; i != NumElems; ++i)
26251       ShuffleVec[i] = i * SizeRatio;
26252     for (unsigned i = NumElems; i != NumElems * SizeRatio; ++i)
26253       ShuffleVec[i] = NumElems * SizeRatio;
26254     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
26255                                    DAG.getConstant(0, dl, WideVecVT),
26256                                    &ShuffleVec[0]);
26257   }
26258   else {
26259     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
26260     unsigned WidenNumElts = NumElems*SizeRatio;
26261     unsigned MaskNumElts = VT.getVectorNumElements();
26262     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
26263                                      WidenNumElts);
26264
26265     unsigned NumConcat = WidenNumElts / MaskNumElts;
26266     SmallVector<SDValue, 16> Ops(NumConcat);
26267     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
26268     Ops[0] = Mask;
26269     for (unsigned i = 1; i != NumConcat; ++i)
26270       Ops[i] = ZeroVal;
26271
26272     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
26273   }
26274
26275   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
26276                                      Mld->getBasePtr(), NewMask, WideSrc0,
26277                                      Mld->getMemoryVT(), Mld->getMemOperand(),
26278                                      ISD::NON_EXTLOAD);
26279   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
26280   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
26281 }
26282 /// PerformMSTORECombine - Resolve truncating stores
26283 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
26284                                     const X86Subtarget *Subtarget) {
26285   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
26286   if (!Mst->isTruncatingStore())
26287     return SDValue();
26288
26289   EVT VT = Mst->getValue().getValueType();
26290   unsigned NumElems = VT.getVectorNumElements();
26291   EVT StVT = Mst->getMemoryVT();
26292   SDLoc dl(Mst);
26293
26294   assert(StVT != VT && "Cannot truncate to the same type");
26295   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
26296   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
26297
26298   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26299
26300   // The truncating store is legal in some cases. For example
26301   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
26302   // are designated for truncate store.
26303   // In this case we don't need any further transformations.
26304   if (TLI.isTruncStoreLegal(VT, StVT))
26305     return SDValue();
26306
26307   // From, To sizes and ElemCount must be pow of two
26308   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
26309     "Unexpected size for truncating masked store");
26310   // We are going to use the original vector elt for storing.
26311   // Accumulated smaller vector elements must be a multiple of the store size.
26312   assert (((NumElems * FromSz) % ToSz) == 0 &&
26313           "Unexpected ratio for truncating masked store");
26314
26315   unsigned SizeRatio  = FromSz / ToSz;
26316   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
26317
26318   // Create a type on which we perform the shuffle
26319   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26320           StVT.getScalarType(), NumElems*SizeRatio);
26321
26322   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26323
26324   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
26325   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
26326   for (unsigned i = 0; i != NumElems; ++i)
26327     ShuffleVec[i] = i * SizeRatio;
26328
26329   // Can't shuffle using an illegal type.
26330   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
26331          "WideVecVT should be legal");
26332
26333   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
26334                                               DAG.getUNDEF(WideVecVT),
26335                                               &ShuffleVec[0]);
26336
26337   SDValue NewMask;
26338   SDValue Mask = Mst->getMask();
26339   if (Mask.getValueType() == VT) {
26340     // Mask and original value have the same type
26341     NewMask = DAG.getBitcast(WideVecVT, Mask);
26342     for (unsigned i = 0; i != NumElems; ++i)
26343       ShuffleVec[i] = i * SizeRatio;
26344     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
26345       ShuffleVec[i] = NumElems*SizeRatio;
26346     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
26347                                    DAG.getConstant(0, dl, WideVecVT),
26348                                    &ShuffleVec[0]);
26349   }
26350   else {
26351     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
26352     unsigned WidenNumElts = NumElems*SizeRatio;
26353     unsigned MaskNumElts = VT.getVectorNumElements();
26354     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
26355                                      WidenNumElts);
26356
26357     unsigned NumConcat = WidenNumElts / MaskNumElts;
26358     SmallVector<SDValue, 16> Ops(NumConcat);
26359     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
26360     Ops[0] = Mask;
26361     for (unsigned i = 1; i != NumConcat; ++i)
26362       Ops[i] = ZeroVal;
26363
26364     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
26365   }
26366
26367   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal,
26368                             Mst->getBasePtr(), NewMask, StVT,
26369                             Mst->getMemOperand(), false);
26370 }
26371 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
26372 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
26373                                    const X86Subtarget *Subtarget) {
26374   StoreSDNode *St = cast<StoreSDNode>(N);
26375   EVT VT = St->getValue().getValueType();
26376   EVT StVT = St->getMemoryVT();
26377   SDLoc dl(St);
26378   SDValue StoredVal = St->getOperand(1);
26379   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26380
26381   // If we are saving a concatenation of two XMM registers and 32-byte stores
26382   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
26383   bool Fast;
26384   unsigned AddressSpace = St->getAddressSpace();
26385   unsigned Alignment = St->getAlignment();
26386   if (VT.is256BitVector() && StVT == VT &&
26387       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
26388                              AddressSpace, Alignment, &Fast) && !Fast) {
26389     unsigned NumElems = VT.getVectorNumElements();
26390     if (NumElems < 2)
26391       return SDValue();
26392
26393     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
26394     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
26395
26396     SDValue Stride =
26397         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
26398     SDValue Ptr0 = St->getBasePtr();
26399     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
26400
26401     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
26402                                 St->getPointerInfo(), St->isVolatile(),
26403                                 St->isNonTemporal(), Alignment);
26404     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
26405                                 St->getPointerInfo(), St->isVolatile(),
26406                                 St->isNonTemporal(),
26407                                 std::min(16U, Alignment));
26408     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
26409   }
26410
26411   // Optimize trunc store (of multiple scalars) to shuffle and store.
26412   // First, pack all of the elements in one place. Next, store to memory
26413   // in fewer chunks.
26414   if (St->isTruncatingStore() && VT.isVector()) {
26415     // Check if we can detect an AVG pattern from the truncation. If yes,
26416     // replace the trunc store by a normal store with the result of X86ISD::AVG
26417     // instruction.
26418     SDValue Avg =
26419         detectAVGPattern(St->getValue(), St->getMemoryVT(), DAG, Subtarget, dl);
26420     if (Avg.getNode())
26421       return DAG.getStore(St->getChain(), dl, Avg, St->getBasePtr(),
26422                           St->getPointerInfo(), St->isVolatile(),
26423                           St->isNonTemporal(), St->getAlignment());
26424
26425     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26426     unsigned NumElems = VT.getVectorNumElements();
26427     assert(StVT != VT && "Cannot truncate to the same type");
26428     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
26429     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
26430
26431     // The truncating store is legal in some cases. For example
26432     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
26433     // are designated for truncate store.
26434     // In this case we don't need any further transformations.
26435     if (TLI.isTruncStoreLegal(VT, StVT))
26436       return SDValue();
26437
26438     // From, To sizes and ElemCount must be pow of two
26439     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
26440     // We are going to use the original vector elt for storing.
26441     // Accumulated smaller vector elements must be a multiple of the store size.
26442     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
26443
26444     unsigned SizeRatio  = FromSz / ToSz;
26445
26446     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
26447
26448     // Create a type on which we perform the shuffle
26449     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
26450             StVT.getScalarType(), NumElems*SizeRatio);
26451
26452     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
26453
26454     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
26455     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
26456     for (unsigned i = 0; i != NumElems; ++i)
26457       ShuffleVec[i] = i * SizeRatio;
26458
26459     // Can't shuffle using an illegal type.
26460     if (!TLI.isTypeLegal(WideVecVT))
26461       return SDValue();
26462
26463     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
26464                                          DAG.getUNDEF(WideVecVT),
26465                                          &ShuffleVec[0]);
26466     // At this point all of the data is stored at the bottom of the
26467     // register. We now need to save it to mem.
26468
26469     // Find the largest store unit
26470     MVT StoreType = MVT::i8;
26471     for (MVT Tp : MVT::integer_valuetypes()) {
26472       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
26473         StoreType = Tp;
26474     }
26475
26476     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
26477     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
26478         (64 <= NumElems * ToSz))
26479       StoreType = MVT::f64;
26480
26481     // Bitcast the original vector into a vector of store-size units
26482     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
26483             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
26484     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
26485     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
26486     SmallVector<SDValue, 8> Chains;
26487     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
26488                                         TLI.getPointerTy(DAG.getDataLayout()));
26489     SDValue Ptr = St->getBasePtr();
26490
26491     // Perform one or more big stores into memory.
26492     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
26493       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
26494                                    StoreType, ShuffWide,
26495                                    DAG.getIntPtrConstant(i, dl));
26496       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
26497                                 St->getPointerInfo(), St->isVolatile(),
26498                                 St->isNonTemporal(), St->getAlignment());
26499       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
26500       Chains.push_back(Ch);
26501     }
26502
26503     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
26504   }
26505
26506   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
26507   // the FP state in cases where an emms may be missing.
26508   // A preferable solution to the general problem is to figure out the right
26509   // places to insert EMMS.  This qualifies as a quick hack.
26510
26511   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
26512   if (VT.getSizeInBits() != 64)
26513     return SDValue();
26514
26515   const Function *F = DAG.getMachineFunction().getFunction();
26516   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
26517   bool F64IsLegal =
26518       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
26519   if ((VT.isVector() ||
26520        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
26521       isa<LoadSDNode>(St->getValue()) &&
26522       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
26523       St->getChain().hasOneUse() && !St->isVolatile()) {
26524     SDNode* LdVal = St->getValue().getNode();
26525     LoadSDNode *Ld = nullptr;
26526     int TokenFactorIndex = -1;
26527     SmallVector<SDValue, 8> Ops;
26528     SDNode* ChainVal = St->getChain().getNode();
26529     // Must be a store of a load.  We currently handle two cases:  the load
26530     // is a direct child, and it's under an intervening TokenFactor.  It is
26531     // possible to dig deeper under nested TokenFactors.
26532     if (ChainVal == LdVal)
26533       Ld = cast<LoadSDNode>(St->getChain());
26534     else if (St->getValue().hasOneUse() &&
26535              ChainVal->getOpcode() == ISD::TokenFactor) {
26536       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
26537         if (ChainVal->getOperand(i).getNode() == LdVal) {
26538           TokenFactorIndex = i;
26539           Ld = cast<LoadSDNode>(St->getValue());
26540         } else
26541           Ops.push_back(ChainVal->getOperand(i));
26542       }
26543     }
26544
26545     if (!Ld || !ISD::isNormalLoad(Ld))
26546       return SDValue();
26547
26548     // If this is not the MMX case, i.e. we are just turning i64 load/store
26549     // into f64 load/store, avoid the transformation if there are multiple
26550     // uses of the loaded value.
26551     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
26552       return SDValue();
26553
26554     SDLoc LdDL(Ld);
26555     SDLoc StDL(N);
26556     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
26557     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
26558     // pair instead.
26559     if (Subtarget->is64Bit() || F64IsLegal) {
26560       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
26561       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
26562                                   Ld->getPointerInfo(), Ld->isVolatile(),
26563                                   Ld->isNonTemporal(), Ld->isInvariant(),
26564                                   Ld->getAlignment());
26565       SDValue NewChain = NewLd.getValue(1);
26566       if (TokenFactorIndex != -1) {
26567         Ops.push_back(NewChain);
26568         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26569       }
26570       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
26571                           St->getPointerInfo(),
26572                           St->isVolatile(), St->isNonTemporal(),
26573                           St->getAlignment());
26574     }
26575
26576     // Otherwise, lower to two pairs of 32-bit loads / stores.
26577     SDValue LoAddr = Ld->getBasePtr();
26578     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
26579                                  DAG.getConstant(4, LdDL, MVT::i32));
26580
26581     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
26582                                Ld->getPointerInfo(),
26583                                Ld->isVolatile(), Ld->isNonTemporal(),
26584                                Ld->isInvariant(), Ld->getAlignment());
26585     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
26586                                Ld->getPointerInfo().getWithOffset(4),
26587                                Ld->isVolatile(), Ld->isNonTemporal(),
26588                                Ld->isInvariant(),
26589                                MinAlign(Ld->getAlignment(), 4));
26590
26591     SDValue NewChain = LoLd.getValue(1);
26592     if (TokenFactorIndex != -1) {
26593       Ops.push_back(LoLd);
26594       Ops.push_back(HiLd);
26595       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
26596     }
26597
26598     LoAddr = St->getBasePtr();
26599     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
26600                          DAG.getConstant(4, StDL, MVT::i32));
26601
26602     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
26603                                 St->getPointerInfo(),
26604                                 St->isVolatile(), St->isNonTemporal(),
26605                                 St->getAlignment());
26606     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
26607                                 St->getPointerInfo().getWithOffset(4),
26608                                 St->isVolatile(),
26609                                 St->isNonTemporal(),
26610                                 MinAlign(St->getAlignment(), 4));
26611     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
26612   }
26613
26614   // This is similar to the above case, but here we handle a scalar 64-bit
26615   // integer store that is extracted from a vector on a 32-bit target.
26616   // If we have SSE2, then we can treat it like a floating-point double
26617   // to get past legalization. The execution dependencies fixup pass will
26618   // choose the optimal machine instruction for the store if this really is
26619   // an integer or v2f32 rather than an f64.
26620   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
26621       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
26622     SDValue OldExtract = St->getOperand(1);
26623     SDValue ExtOp0 = OldExtract.getOperand(0);
26624     unsigned VecSize = ExtOp0.getValueSizeInBits();
26625     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
26626     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
26627     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
26628                                      BitCast, OldExtract.getOperand(1));
26629     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
26630                         St->getPointerInfo(), St->isVolatile(),
26631                         St->isNonTemporal(), St->getAlignment());
26632   }
26633
26634   return SDValue();
26635 }
26636
26637 /// Return 'true' if this vector operation is "horizontal"
26638 /// and return the operands for the horizontal operation in LHS and RHS.  A
26639 /// horizontal operation performs the binary operation on successive elements
26640 /// of its first operand, then on successive elements of its second operand,
26641 /// returning the resulting values in a vector.  For example, if
26642 ///   A = < float a0, float a1, float a2, float a3 >
26643 /// and
26644 ///   B = < float b0, float b1, float b2, float b3 >
26645 /// then the result of doing a horizontal operation on A and B is
26646 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
26647 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
26648 /// A horizontal-op B, for some already available A and B, and if so then LHS is
26649 /// set to A, RHS to B, and the routine returns 'true'.
26650 /// Note that the binary operation should have the property that if one of the
26651 /// operands is UNDEF then the result is UNDEF.
26652 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
26653   // Look for the following pattern: if
26654   //   A = < float a0, float a1, float a2, float a3 >
26655   //   B = < float b0, float b1, float b2, float b3 >
26656   // and
26657   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
26658   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
26659   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
26660   // which is A horizontal-op B.
26661
26662   // At least one of the operands should be a vector shuffle.
26663   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
26664       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
26665     return false;
26666
26667   MVT VT = LHS.getSimpleValueType();
26668
26669   assert((VT.is128BitVector() || VT.is256BitVector()) &&
26670          "Unsupported vector type for horizontal add/sub");
26671
26672   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
26673   // operate independently on 128-bit lanes.
26674   unsigned NumElts = VT.getVectorNumElements();
26675   unsigned NumLanes = VT.getSizeInBits()/128;
26676   unsigned NumLaneElts = NumElts / NumLanes;
26677   assert((NumLaneElts % 2 == 0) &&
26678          "Vector type should have an even number of elements in each lane");
26679   unsigned HalfLaneElts = NumLaneElts/2;
26680
26681   // View LHS in the form
26682   //   LHS = VECTOR_SHUFFLE A, B, LMask
26683   // If LHS is not a shuffle then pretend it is the shuffle
26684   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
26685   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
26686   // type VT.
26687   SDValue A, B;
26688   SmallVector<int, 16> LMask(NumElts);
26689   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26690     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
26691       A = LHS.getOperand(0);
26692     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
26693       B = LHS.getOperand(1);
26694     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
26695     std::copy(Mask.begin(), Mask.end(), LMask.begin());
26696   } else {
26697     if (LHS.getOpcode() != ISD::UNDEF)
26698       A = LHS;
26699     for (unsigned i = 0; i != NumElts; ++i)
26700       LMask[i] = i;
26701   }
26702
26703   // Likewise, view RHS in the form
26704   //   RHS = VECTOR_SHUFFLE C, D, RMask
26705   SDValue C, D;
26706   SmallVector<int, 16> RMask(NumElts);
26707   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
26708     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
26709       C = RHS.getOperand(0);
26710     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
26711       D = RHS.getOperand(1);
26712     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
26713     std::copy(Mask.begin(), Mask.end(), RMask.begin());
26714   } else {
26715     if (RHS.getOpcode() != ISD::UNDEF)
26716       C = RHS;
26717     for (unsigned i = 0; i != NumElts; ++i)
26718       RMask[i] = i;
26719   }
26720
26721   // Check that the shuffles are both shuffling the same vectors.
26722   if (!(A == C && B == D) && !(A == D && B == C))
26723     return false;
26724
26725   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
26726   if (!A.getNode() && !B.getNode())
26727     return false;
26728
26729   // If A and B occur in reverse order in RHS, then "swap" them (which means
26730   // rewriting the mask).
26731   if (A != C)
26732     ShuffleVectorSDNode::commuteMask(RMask);
26733
26734   // At this point LHS and RHS are equivalent to
26735   //   LHS = VECTOR_SHUFFLE A, B, LMask
26736   //   RHS = VECTOR_SHUFFLE A, B, RMask
26737   // Check that the masks correspond to performing a horizontal operation.
26738   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
26739     for (unsigned i = 0; i != NumLaneElts; ++i) {
26740       int LIdx = LMask[i+l], RIdx = RMask[i+l];
26741
26742       // Ignore any UNDEF components.
26743       if (LIdx < 0 || RIdx < 0 ||
26744           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
26745           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
26746         continue;
26747
26748       // Check that successive elements are being operated on.  If not, this is
26749       // not a horizontal operation.
26750       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
26751       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
26752       if (!(LIdx == Index && RIdx == Index + 1) &&
26753           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
26754         return false;
26755     }
26756   }
26757
26758   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
26759   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
26760   return true;
26761 }
26762
26763 /// Do target-specific dag combines on floating point adds.
26764 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
26765                                   const X86Subtarget *Subtarget) {
26766   EVT VT = N->getValueType(0);
26767   SDValue LHS = N->getOperand(0);
26768   SDValue RHS = N->getOperand(1);
26769
26770   // Try to synthesize horizontal adds from adds of shuffles.
26771   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26772        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26773       isHorizontalBinOp(LHS, RHS, true))
26774     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
26775   return SDValue();
26776 }
26777
26778 /// Do target-specific dag combines on floating point subs.
26779 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
26780                                   const X86Subtarget *Subtarget) {
26781   EVT VT = N->getValueType(0);
26782   SDValue LHS = N->getOperand(0);
26783   SDValue RHS = N->getOperand(1);
26784
26785   // Try to synthesize horizontal subs from subs of shuffles.
26786   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
26787        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
26788       isHorizontalBinOp(LHS, RHS, false))
26789     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
26790   return SDValue();
26791 }
26792
26793 /// Truncate a group of v4i32 into v16i8/v8i16 using X86ISD::PACKUS.
26794 static SDValue
26795 combineVectorTruncationWithPACKUS(SDNode *N, SelectionDAG &DAG,
26796                                   SmallVector<SDValue, 8> &Regs) {
26797   assert(Regs.size() > 0 && (Regs[0].getValueType() == MVT::v4i32 ||
26798                              Regs[0].getValueType() == MVT::v2i64));
26799   EVT OutVT = N->getValueType(0);
26800   EVT OutSVT = OutVT.getVectorElementType();
26801   EVT InVT = Regs[0].getValueType();
26802   EVT InSVT = InVT.getVectorElementType();
26803   SDLoc DL(N);
26804
26805   // First, use mask to unset all bits that won't appear in the result.
26806   assert((OutSVT == MVT::i8 || OutSVT == MVT::i16) &&
26807          "OutSVT can only be either i8 or i16.");
26808   SDValue MaskVal =
26809       DAG.getConstant(OutSVT == MVT::i8 ? 0xFF : 0xFFFF, DL, InSVT);
26810   SDValue MaskVec = DAG.getNode(
26811       ISD::BUILD_VECTOR, DL, InVT,
26812       SmallVector<SDValue, 8>(InVT.getVectorNumElements(), MaskVal));
26813   for (auto &Reg : Regs)
26814     Reg = DAG.getNode(ISD::AND, DL, InVT, MaskVec, Reg);
26815
26816   MVT UnpackedVT, PackedVT;
26817   if (OutSVT == MVT::i8) {
26818     UnpackedVT = MVT::v8i16;
26819     PackedVT = MVT::v16i8;
26820   } else {
26821     UnpackedVT = MVT::v4i32;
26822     PackedVT = MVT::v8i16;
26823   }
26824
26825   // In each iteration, truncate the type by a half size.
26826   auto RegNum = Regs.size();
26827   for (unsigned j = 1, e = InSVT.getSizeInBits() / OutSVT.getSizeInBits();
26828        j < e; j *= 2, RegNum /= 2) {
26829     for (unsigned i = 0; i < RegNum; i++)
26830       Regs[i] = DAG.getNode(ISD::BITCAST, DL, UnpackedVT, Regs[i]);
26831     for (unsigned i = 0; i < RegNum / 2; i++)
26832       Regs[i] = DAG.getNode(X86ISD::PACKUS, DL, PackedVT, Regs[i * 2],
26833                             Regs[i * 2 + 1]);
26834   }
26835
26836   // If the type of the result is v8i8, we need do one more X86ISD::PACKUS, and
26837   // then extract a subvector as the result since v8i8 is not a legal type.
26838   if (OutVT == MVT::v8i8) {
26839     Regs[0] = DAG.getNode(X86ISD::PACKUS, DL, PackedVT, Regs[0], Regs[0]);
26840     Regs[0] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OutVT, Regs[0],
26841                           DAG.getIntPtrConstant(0, DL));
26842     return Regs[0];
26843   } else if (RegNum > 1) {
26844     Regs.resize(RegNum);
26845     return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Regs);
26846   } else
26847     return Regs[0];
26848 }
26849
26850 /// Truncate a group of v4i32 into v8i16 using X86ISD::PACKSS.
26851 static SDValue
26852 combineVectorTruncationWithPACKSS(SDNode *N, SelectionDAG &DAG,
26853                                   SmallVector<SDValue, 8> &Regs) {
26854   assert(Regs.size() > 0 && Regs[0].getValueType() == MVT::v4i32);
26855   EVT OutVT = N->getValueType(0);
26856   SDLoc DL(N);
26857
26858   // Shift left by 16 bits, then arithmetic-shift right by 16 bits.
26859   SDValue ShAmt = DAG.getConstant(16, DL, MVT::i32);
26860   for (auto &Reg : Regs) {
26861     Reg = getTargetVShiftNode(X86ISD::VSHLI, DL, MVT::v4i32, Reg, ShAmt, DAG);
26862     Reg = getTargetVShiftNode(X86ISD::VSRAI, DL, MVT::v4i32, Reg, ShAmt, DAG);
26863   }
26864
26865   for (unsigned i = 0, e = Regs.size() / 2; i < e; i++)
26866     Regs[i] = DAG.getNode(X86ISD::PACKSS, DL, MVT::v8i16, Regs[i * 2],
26867                           Regs[i * 2 + 1]);
26868
26869   if (Regs.size() > 2) {
26870     Regs.resize(Regs.size() / 2);
26871     return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Regs);
26872   } else
26873     return Regs[0];
26874 }
26875
26876 /// This function transforms truncation from vXi32/vXi64 to vXi8/vXi16 into
26877 /// X86ISD::PACKUS/X86ISD::PACKSS operations. We do it here because after type
26878 /// legalization the truncation will be translated into a BUILD_VECTOR with each
26879 /// element that is extracted from a vector and then truncated, and it is
26880 /// diffcult to do this optimization based on them.
26881 static SDValue combineVectorTruncation(SDNode *N, SelectionDAG &DAG,
26882                                        const X86Subtarget *Subtarget) {
26883   EVT OutVT = N->getValueType(0);
26884   if (!OutVT.isVector())
26885     return SDValue();
26886
26887   SDValue In = N->getOperand(0);
26888   if (!In.getValueType().isSimple())
26889     return SDValue();
26890
26891   EVT InVT = In.getValueType();
26892   unsigned NumElems = OutVT.getVectorNumElements();
26893
26894   // TODO: On AVX2, the behavior of X86ISD::PACKUS is different from that on
26895   // SSE2, and we need to take care of it specially.
26896   // AVX512 provides vpmovdb.
26897   if (!Subtarget->hasSSE2() || Subtarget->hasAVX2())
26898     return SDValue();
26899
26900   EVT OutSVT = OutVT.getVectorElementType();
26901   EVT InSVT = InVT.getVectorElementType();
26902   if (!((InSVT == MVT::i32 || InSVT == MVT::i64) &&
26903         (OutSVT == MVT::i8 || OutSVT == MVT::i16) && isPowerOf2_32(NumElems) &&
26904         NumElems >= 8))
26905     return SDValue();
26906
26907   // SSSE3's pshufb results in less instructions in the cases below.
26908   if (Subtarget->hasSSSE3() && NumElems == 8 &&
26909       ((OutSVT == MVT::i8 && InSVT != MVT::i64) ||
26910        (InSVT == MVT::i32 && OutSVT == MVT::i16)))
26911     return SDValue();
26912
26913   SDLoc DL(N);
26914
26915   // Split a long vector into vectors of legal type.
26916   unsigned RegNum = InVT.getSizeInBits() / 128;
26917   SmallVector<SDValue, 8> SubVec(RegNum);
26918   if (InSVT == MVT::i32) {
26919     for (unsigned i = 0; i < RegNum; i++)
26920       SubVec[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
26921                               DAG.getIntPtrConstant(i * 4, DL));
26922   } else {
26923     for (unsigned i = 0; i < RegNum; i++)
26924       SubVec[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
26925                               DAG.getIntPtrConstant(i * 2, DL));
26926   }
26927
26928   // SSE2 provides PACKUS for only 2 x v8i16 -> v16i8 and SSE4.1 provides PAKCUS
26929   // for 2 x v4i32 -> v8i16. For SSSE3 and below, we need to use PACKSS to
26930   // truncate 2 x v4i32 to v8i16.
26931   if (Subtarget->hasSSE41() || OutSVT == MVT::i8)
26932     return combineVectorTruncationWithPACKUS(N, DAG, SubVec);
26933   else if (InSVT == MVT::i32)
26934     return combineVectorTruncationWithPACKSS(N, DAG, SubVec);
26935   else
26936     return SDValue();
26937 }
26938
26939 static SDValue PerformTRUNCATECombine(SDNode *N, SelectionDAG &DAG,
26940                                       const X86Subtarget *Subtarget) {
26941   // Try to detect AVG pattern first.
26942   SDValue Avg = detectAVGPattern(N->getOperand(0), N->getValueType(0), DAG,
26943                                  Subtarget, SDLoc(N));
26944   if (Avg.getNode())
26945     return Avg;
26946
26947   return combineVectorTruncation(N, DAG, Subtarget);
26948 }
26949
26950 /// Do target-specific dag combines on floating point negations.
26951 static SDValue PerformFNEGCombine(SDNode *N, SelectionDAG &DAG,
26952                                   const X86Subtarget *Subtarget) {
26953   EVT VT = N->getValueType(0);
26954   EVT SVT = VT.getScalarType();
26955   SDValue Arg = N->getOperand(0);
26956   SDLoc DL(N);
26957
26958   // Let legalize expand this if it isn't a legal type yet.
26959   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26960     return SDValue();
26961
26962   // If we're negating a FMUL node on a target with FMA, then we can avoid the
26963   // use of a constant by performing (-0 - A*B) instead.
26964   // FIXME: Check rounding control flags as well once it becomes available.
26965   if (Arg.getOpcode() == ISD::FMUL && (SVT == MVT::f32 || SVT == MVT::f64) &&
26966       Arg->getFlags()->hasNoSignedZeros() && Subtarget->hasAnyFMA()) {
26967     SDValue Zero = DAG.getConstantFP(0.0, DL, VT);
26968     return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26969                        Arg.getOperand(1), Zero);
26970   }
26971
26972   // If we're negating a FMA node, then we can adjust the
26973   // instruction to include the extra negation.
26974   if (Arg.hasOneUse()) {
26975     switch (Arg.getOpcode()) {
26976     case X86ISD::FMADD:
26977       return DAG.getNode(X86ISD::FNMSUB, DL, VT, Arg.getOperand(0),
26978                          Arg.getOperand(1), Arg.getOperand(2));
26979     case X86ISD::FMSUB:
26980       return DAG.getNode(X86ISD::FNMADD, DL, VT, Arg.getOperand(0),
26981                          Arg.getOperand(1), Arg.getOperand(2));
26982     case X86ISD::FNMADD:
26983       return DAG.getNode(X86ISD::FMSUB, DL, VT, Arg.getOperand(0),
26984                          Arg.getOperand(1), Arg.getOperand(2));
26985     case X86ISD::FNMSUB:
26986       return DAG.getNode(X86ISD::FMADD, DL, VT, Arg.getOperand(0),
26987                          Arg.getOperand(1), Arg.getOperand(2));
26988     }
26989   }
26990   return SDValue();
26991 }
26992
26993 static SDValue lowerX86FPLogicOp(SDNode *N, SelectionDAG &DAG,
26994                               const X86Subtarget *Subtarget) {
26995   EVT VT = N->getValueType(0);
26996   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
26997     // VXORPS, VORPS, VANDPS, VANDNPS are supported only under DQ extention.
26998     // These logic operations may be executed in the integer domain.
26999     SDLoc dl(N);
27000     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
27001     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
27002
27003     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
27004     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
27005     unsigned IntOpcode = 0;
27006     switch (N->getOpcode()) {
27007       default: llvm_unreachable("Unexpected FP logic op");
27008       case X86ISD::FOR: IntOpcode = ISD::OR; break;
27009       case X86ISD::FXOR: IntOpcode = ISD::XOR; break;
27010       case X86ISD::FAND: IntOpcode = ISD::AND; break;
27011       case X86ISD::FANDN: IntOpcode = X86ISD::ANDNP; break;
27012     }
27013     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
27014     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
27015   }
27016   return SDValue();
27017 }
27018 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
27019 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
27020                                  const X86Subtarget *Subtarget) {
27021   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
27022
27023   // F[X]OR(0.0, x) -> x
27024   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
27025     if (C->getValueAPF().isPosZero())
27026       return N->getOperand(1);
27027
27028   // F[X]OR(x, 0.0) -> x
27029   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
27030     if (C->getValueAPF().isPosZero())
27031       return N->getOperand(0);
27032
27033   return lowerX86FPLogicOp(N, DAG, Subtarget);
27034 }
27035
27036 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
27037 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
27038   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
27039
27040   // Only perform optimizations if UnsafeMath is used.
27041   if (!DAG.getTarget().Options.UnsafeFPMath)
27042     return SDValue();
27043
27044   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
27045   // into FMINC and FMAXC, which are Commutative operations.
27046   unsigned NewOp = 0;
27047   switch (N->getOpcode()) {
27048     default: llvm_unreachable("unknown opcode");
27049     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
27050     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
27051   }
27052
27053   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
27054                      N->getOperand(0), N->getOperand(1));
27055 }
27056
27057 static SDValue performFMinNumFMaxNumCombine(SDNode *N, SelectionDAG &DAG,
27058                                             const X86Subtarget *Subtarget) {
27059   if (Subtarget->useSoftFloat())
27060     return SDValue();
27061
27062   // TODO: Check for global or instruction-level "nnan". In that case, we
27063   //       should be able to lower to FMAX/FMIN alone.
27064   // TODO: If an operand is already known to be a NaN or not a NaN, this
27065   //       should be an optional swap and FMAX/FMIN.
27066
27067   EVT VT = N->getValueType(0);
27068   if (!((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
27069         (Subtarget->hasSSE2() && (VT == MVT::f64 || VT == MVT::v2f64)) ||
27070         (Subtarget->hasAVX() && (VT == MVT::v8f32 || VT == MVT::v4f64))))
27071     return SDValue();
27072
27073   // This takes at least 3 instructions, so favor a library call when operating
27074   // on a scalar and minimizing code size.
27075   if (!VT.isVector() && DAG.getMachineFunction().getFunction()->optForMinSize())
27076     return SDValue();
27077
27078   SDValue Op0 = N->getOperand(0);
27079   SDValue Op1 = N->getOperand(1);
27080   SDLoc DL(N);
27081   EVT SetCCType = DAG.getTargetLoweringInfo().getSetCCResultType(
27082       DAG.getDataLayout(), *DAG.getContext(), VT);
27083
27084   // There are 4 possibilities involving NaN inputs, and these are the required
27085   // outputs:
27086   //                   Op1
27087   //               Num     NaN
27088   //            ----------------
27089   //       Num  |  Max  |  Op0 |
27090   // Op0        ----------------
27091   //       NaN  |  Op1  |  NaN |
27092   //            ----------------
27093   //
27094   // The SSE FP max/min instructions were not designed for this case, but rather
27095   // to implement:
27096   //   Min = Op1 < Op0 ? Op1 : Op0
27097   //   Max = Op1 > Op0 ? Op1 : Op0
27098   //
27099   // So they always return Op0 if either input is a NaN. However, we can still
27100   // use those instructions for fmaxnum by selecting away a NaN input.
27101
27102   // If either operand is NaN, the 2nd source operand (Op0) is passed through.
27103   auto MinMaxOp = N->getOpcode() == ISD::FMAXNUM ? X86ISD::FMAX : X86ISD::FMIN;
27104   SDValue MinOrMax = DAG.getNode(MinMaxOp, DL, VT, Op1, Op0);
27105   SDValue IsOp0Nan = DAG.getSetCC(DL, SetCCType , Op0, Op0, ISD::SETUO);
27106
27107   // If Op0 is a NaN, select Op1. Otherwise, select the max. If both operands
27108   // are NaN, the NaN value of Op1 is the result.
27109   auto SelectOpcode = VT.isVector() ? ISD::VSELECT : ISD::SELECT;
27110   return DAG.getNode(SelectOpcode, DL, VT, IsOp0Nan, Op1, MinOrMax);
27111 }
27112
27113 /// Do target-specific dag combines on X86ISD::FAND nodes.
27114 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG,
27115                                   const X86Subtarget *Subtarget) {
27116   // FAND(0.0, x) -> 0.0
27117   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
27118     if (C->getValueAPF().isPosZero())
27119       return N->getOperand(0);
27120
27121   // FAND(x, 0.0) -> 0.0
27122   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
27123     if (C->getValueAPF().isPosZero())
27124       return N->getOperand(1);
27125
27126   return lowerX86FPLogicOp(N, DAG, Subtarget);
27127 }
27128
27129 /// Do target-specific dag combines on X86ISD::FANDN nodes
27130 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG,
27131                                    const X86Subtarget *Subtarget) {
27132   // FANDN(0.0, x) -> x
27133   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
27134     if (C->getValueAPF().isPosZero())
27135       return N->getOperand(1);
27136
27137   // FANDN(x, 0.0) -> 0.0
27138   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
27139     if (C->getValueAPF().isPosZero())
27140       return N->getOperand(1);
27141
27142   return lowerX86FPLogicOp(N, DAG, Subtarget);
27143 }
27144
27145 static SDValue PerformBTCombine(SDNode *N,
27146                                 SelectionDAG &DAG,
27147                                 TargetLowering::DAGCombinerInfo &DCI) {
27148   // BT ignores high bits in the bit index operand.
27149   SDValue Op1 = N->getOperand(1);
27150   if (Op1.hasOneUse()) {
27151     unsigned BitWidth = Op1.getValueSizeInBits();
27152     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
27153     APInt KnownZero, KnownOne;
27154     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
27155                                           !DCI.isBeforeLegalizeOps());
27156     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
27157     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
27158         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
27159       DCI.CommitTargetLoweringOpt(TLO);
27160   }
27161   return SDValue();
27162 }
27163
27164 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
27165   SDValue Op = N->getOperand(0);
27166   if (Op.getOpcode() == ISD::BITCAST)
27167     Op = Op.getOperand(0);
27168   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
27169   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
27170       VT.getVectorElementType().getSizeInBits() ==
27171       OpVT.getVectorElementType().getSizeInBits()) {
27172     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
27173   }
27174   return SDValue();
27175 }
27176
27177 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
27178                                                const X86Subtarget *Subtarget) {
27179   EVT VT = N->getValueType(0);
27180   if (!VT.isVector())
27181     return SDValue();
27182
27183   SDValue N0 = N->getOperand(0);
27184   SDValue N1 = N->getOperand(1);
27185   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
27186   SDLoc dl(N);
27187
27188   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
27189   // both SSE and AVX2 since there is no sign-extended shift right
27190   // operation on a vector with 64-bit elements.
27191   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
27192   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
27193   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
27194       N0.getOpcode() == ISD::SIGN_EXTEND)) {
27195     SDValue N00 = N0.getOperand(0);
27196
27197     // EXTLOAD has a better solution on AVX2,
27198     // it may be replaced with X86ISD::VSEXT node.
27199     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
27200       if (!ISD::isNormalLoad(N00.getNode()))
27201         return SDValue();
27202
27203     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
27204         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
27205                                   N00, N1);
27206       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
27207     }
27208   }
27209   return SDValue();
27210 }
27211
27212 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
27213 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
27214 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
27215 /// eliminate extend, add, and shift instructions.
27216 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
27217                                        const X86Subtarget *Subtarget) {
27218   // TODO: This should be valid for other integer types.
27219   EVT VT = Sext->getValueType(0);
27220   if (VT != MVT::i64)
27221     return SDValue();
27222
27223   // We need an 'add nsw' feeding into the 'sext'.
27224   SDValue Add = Sext->getOperand(0);
27225   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
27226     return SDValue();
27227
27228   // Having a constant operand to the 'add' ensures that we are not increasing
27229   // the instruction count because the constant is extended for free below.
27230   // A constant operand can also become the displacement field of an LEA.
27231   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
27232   if (!AddOp1)
27233     return SDValue();
27234
27235   // Don't make the 'add' bigger if there's no hope of combining it with some
27236   // other 'add' or 'shl' instruction.
27237   // TODO: It may be profitable to generate simpler LEA instructions in place
27238   // of single 'add' instructions, but the cost model for selecting an LEA
27239   // currently has a high threshold.
27240   bool HasLEAPotential = false;
27241   for (auto *User : Sext->uses()) {
27242     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
27243       HasLEAPotential = true;
27244       break;
27245     }
27246   }
27247   if (!HasLEAPotential)
27248     return SDValue();
27249
27250   // Everything looks good, so pull the 'sext' ahead of the 'add'.
27251   int64_t AddConstant = AddOp1->getSExtValue();
27252   SDValue AddOp0 = Add.getOperand(0);
27253   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
27254   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
27255
27256   // The wider add is guaranteed to not wrap because both operands are
27257   // sign-extended.
27258   SDNodeFlags Flags;
27259   Flags.setNoSignedWrap(true);
27260   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
27261 }
27262
27263 /// (i8,i32 {s/z}ext ({s/u}divrem (i8 x, i8 y)) ->
27264 /// (i8,i32 ({s/u}divrem_sext_hreg (i8 x, i8 y)
27265 /// This exposes the {s/z}ext to the sdivrem lowering, so that it directly
27266 /// extends from AH (which we otherwise need to do contortions to access).
27267 static SDValue getDivRem8(SDNode *N, SelectionDAG &DAG) {
27268   SDValue N0 = N->getOperand(0);
27269   auto OpcodeN = N->getOpcode();
27270   auto OpcodeN0 = N0.getOpcode();
27271   if (!((OpcodeN == ISD::SIGN_EXTEND && OpcodeN0 == ISD::SDIVREM) ||
27272         (OpcodeN == ISD::ZERO_EXTEND && OpcodeN0 == ISD::UDIVREM)))
27273     return SDValue();
27274
27275   EVT VT = N->getValueType(0);
27276   EVT InVT = N0.getValueType();
27277   if (N0.getResNo() != 1 || InVT != MVT::i8 || VT != MVT::i32)
27278     return SDValue();
27279
27280   SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
27281   auto DivRemOpcode = OpcodeN0 == ISD::SDIVREM ? X86ISD::SDIVREM8_SEXT_HREG
27282                                                : X86ISD::UDIVREM8_ZEXT_HREG;
27283   SDValue R = DAG.getNode(DivRemOpcode, SDLoc(N), NodeTys, N0.getOperand(0),
27284                           N0.getOperand(1));
27285   DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
27286   return R.getValue(1);
27287 }
27288
27289 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
27290                                   TargetLowering::DAGCombinerInfo &DCI,
27291                                   const X86Subtarget *Subtarget) {
27292   SDValue N0 = N->getOperand(0);
27293   EVT VT = N->getValueType(0);
27294   EVT SVT = VT.getScalarType();
27295   EVT InVT = N0.getValueType();
27296   EVT InSVT = InVT.getScalarType();
27297   SDLoc DL(N);
27298
27299   if (SDValue DivRem8 = getDivRem8(N, DAG))
27300     return DivRem8;
27301
27302   if (!DCI.isBeforeLegalizeOps()) {
27303     if (InVT == MVT::i1) {
27304       SDValue Zero = DAG.getConstant(0, DL, VT);
27305       SDValue AllOnes =
27306         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
27307       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
27308     }
27309     return SDValue();
27310   }
27311
27312   if (VT.isVector() && Subtarget->hasSSE2()) {
27313     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
27314       EVT InVT = N.getValueType();
27315       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
27316                                    Size / InVT.getScalarSizeInBits());
27317       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
27318                                     DAG.getUNDEF(InVT));
27319       Opnds[0] = N;
27320       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
27321     };
27322
27323     // If target-size is less than 128-bits, extend to a type that would extend
27324     // to 128 bits, extend that and extract the original target vector.
27325     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
27326         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
27327         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
27328       unsigned Scale = 128 / VT.getSizeInBits();
27329       EVT ExVT =
27330           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
27331       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
27332       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
27333       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
27334                          DAG.getIntPtrConstant(0, DL));
27335     }
27336
27337     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
27338     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
27339     if (VT.getSizeInBits() == 128 &&
27340         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
27341         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
27342       SDValue ExOp = ExtendVecSize(DL, N0, 128);
27343       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
27344     }
27345
27346     // On pre-AVX2 targets, split into 128-bit nodes of
27347     // ISD::SIGN_EXTEND_VECTOR_INREG.
27348     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
27349         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
27350         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
27351       unsigned NumVecs = VT.getSizeInBits() / 128;
27352       unsigned NumSubElts = 128 / SVT.getSizeInBits();
27353       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
27354       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
27355
27356       SmallVector<SDValue, 8> Opnds;
27357       for (unsigned i = 0, Offset = 0; i != NumVecs;
27358            ++i, Offset += NumSubElts) {
27359         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
27360                                      DAG.getIntPtrConstant(Offset, DL));
27361         SrcVec = ExtendVecSize(DL, SrcVec, 128);
27362         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
27363         Opnds.push_back(SrcVec);
27364       }
27365       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
27366     }
27367   }
27368
27369   if (Subtarget->hasAVX() && VT.is256BitVector())
27370     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
27371       return R;
27372
27373   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
27374     return NewAdd;
27375
27376   return SDValue();
27377 }
27378
27379 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
27380                                  const X86Subtarget* Subtarget) {
27381   SDLoc dl(N);
27382   EVT VT = N->getValueType(0);
27383
27384   // Let legalize expand this if it isn't a legal type yet.
27385   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
27386     return SDValue();
27387
27388   EVT ScalarVT = VT.getScalarType();
27389   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) || !Subtarget->hasAnyFMA())
27390     return SDValue();
27391
27392   SDValue A = N->getOperand(0);
27393   SDValue B = N->getOperand(1);
27394   SDValue C = N->getOperand(2);
27395
27396   bool NegA = (A.getOpcode() == ISD::FNEG);
27397   bool NegB = (B.getOpcode() == ISD::FNEG);
27398   bool NegC = (C.getOpcode() == ISD::FNEG);
27399
27400   // Negative multiplication when NegA xor NegB
27401   bool NegMul = (NegA != NegB);
27402   if (NegA)
27403     A = A.getOperand(0);
27404   if (NegB)
27405     B = B.getOperand(0);
27406   if (NegC)
27407     C = C.getOperand(0);
27408
27409   unsigned Opcode;
27410   if (!NegMul)
27411     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
27412   else
27413     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
27414
27415   return DAG.getNode(Opcode, dl, VT, A, B, C);
27416 }
27417
27418 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
27419                                   TargetLowering::DAGCombinerInfo &DCI,
27420                                   const X86Subtarget *Subtarget) {
27421   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
27422   //           (and (i32 x86isd::setcc_carry), 1)
27423   // This eliminates the zext. This transformation is necessary because
27424   // ISD::SETCC is always legalized to i8.
27425   SDLoc dl(N);
27426   SDValue N0 = N->getOperand(0);
27427   EVT VT = N->getValueType(0);
27428
27429   if (N0.getOpcode() == ISD::AND &&
27430       N0.hasOneUse() &&
27431       N0.getOperand(0).hasOneUse()) {
27432     SDValue N00 = N0.getOperand(0);
27433     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
27434       if (!isOneConstant(N0.getOperand(1)))
27435         return SDValue();
27436       return DAG.getNode(ISD::AND, dl, VT,
27437                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
27438                                      N00.getOperand(0), N00.getOperand(1)),
27439                          DAG.getConstant(1, dl, VT));
27440     }
27441   }
27442
27443   if (N0.getOpcode() == ISD::TRUNCATE &&
27444       N0.hasOneUse() &&
27445       N0.getOperand(0).hasOneUse()) {
27446     SDValue N00 = N0.getOperand(0);
27447     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
27448       return DAG.getNode(ISD::AND, dl, VT,
27449                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
27450                                      N00.getOperand(0), N00.getOperand(1)),
27451                          DAG.getConstant(1, dl, VT));
27452     }
27453   }
27454
27455   if (VT.is256BitVector())
27456     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
27457       return R;
27458
27459   if (SDValue DivRem8 = getDivRem8(N, DAG))
27460     return DivRem8;
27461
27462   return SDValue();
27463 }
27464
27465 // Optimize x == -y --> x+y == 0
27466 //          x != -y --> x+y != 0
27467 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
27468                                       const X86Subtarget* Subtarget) {
27469   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
27470   SDValue LHS = N->getOperand(0);
27471   SDValue RHS = N->getOperand(1);
27472   EVT VT = N->getValueType(0);
27473   SDLoc DL(N);
27474
27475   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
27476     if (isNullConstant(LHS.getOperand(0)) && LHS.hasOneUse()) {
27477       SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
27478                                  LHS.getOperand(1));
27479       return DAG.getSetCC(DL, N->getValueType(0), addV,
27480                           DAG.getConstant(0, DL, addV.getValueType()), CC);
27481     }
27482   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
27483     if (isNullConstant(RHS.getOperand(0)) && RHS.hasOneUse()) {
27484       SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
27485                                  RHS.getOperand(1));
27486       return DAG.getSetCC(DL, N->getValueType(0), addV,
27487                           DAG.getConstant(0, DL, addV.getValueType()), CC);
27488     }
27489
27490   if (VT.getScalarType() == MVT::i1 &&
27491       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
27492     bool IsSEXT0 =
27493         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
27494         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
27495     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
27496
27497     if (!IsSEXT0 || !IsVZero1) {
27498       // Swap the operands and update the condition code.
27499       std::swap(LHS, RHS);
27500       CC = ISD::getSetCCSwappedOperands(CC);
27501
27502       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
27503                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
27504       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
27505     }
27506
27507     if (IsSEXT0 && IsVZero1) {
27508       assert(VT == LHS.getOperand(0).getValueType() &&
27509              "Uexpected operand type");
27510       if (CC == ISD::SETGT)
27511         return DAG.getConstant(0, DL, VT);
27512       if (CC == ISD::SETLE)
27513         return DAG.getConstant(1, DL, VT);
27514       if (CC == ISD::SETEQ || CC == ISD::SETGE)
27515         return DAG.getNOT(DL, LHS.getOperand(0), VT);
27516
27517       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
27518              "Unexpected condition code!");
27519       return LHS.getOperand(0);
27520     }
27521   }
27522
27523   return SDValue();
27524 }
27525
27526 static SDValue PerformGatherScatterCombine(SDNode *N, SelectionDAG &DAG) {
27527   SDLoc DL(N);
27528   // Gather and Scatter instructions use k-registers for masks. The type of
27529   // the masks is v*i1. So the mask will be truncated anyway.
27530   // The SIGN_EXTEND_INREG my be dropped.
27531   SDValue Mask = N->getOperand(2);
27532   if (Mask.getOpcode() == ISD::SIGN_EXTEND_INREG) {
27533     SmallVector<SDValue, 5> NewOps(N->op_begin(), N->op_end());
27534     NewOps[2] = Mask.getOperand(0);
27535     DAG.UpdateNodeOperands(N, NewOps);
27536   }
27537   return SDValue();
27538 }
27539
27540 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
27541 // as "sbb reg,reg", since it can be extended without zext and produces
27542 // an all-ones bit which is more useful than 0/1 in some cases.
27543 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
27544                                MVT VT) {
27545   if (VT == MVT::i8)
27546     return DAG.getNode(ISD::AND, DL, VT,
27547                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
27548                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
27549                                    EFLAGS),
27550                        DAG.getConstant(1, DL, VT));
27551   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
27552   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
27553                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
27554                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
27555                                  EFLAGS));
27556 }
27557
27558 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
27559 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
27560                                    TargetLowering::DAGCombinerInfo &DCI,
27561                                    const X86Subtarget *Subtarget) {
27562   SDLoc DL(N);
27563   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
27564   SDValue EFLAGS = N->getOperand(1);
27565
27566   if (CC == X86::COND_A) {
27567     // Try to convert COND_A into COND_B in an attempt to facilitate
27568     // materializing "setb reg".
27569     //
27570     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
27571     // cannot take an immediate as its first operand.
27572     //
27573     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
27574         EFLAGS.getValueType().isInteger() &&
27575         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
27576       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
27577                                    EFLAGS.getNode()->getVTList(),
27578                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
27579       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
27580       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
27581     }
27582   }
27583
27584   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
27585   // a zext and produces an all-ones bit which is more useful than 0/1 in some
27586   // cases.
27587   if (CC == X86::COND_B)
27588     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
27589
27590   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
27591     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
27592     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
27593   }
27594
27595   return SDValue();
27596 }
27597
27598 // Optimize branch condition evaluation.
27599 //
27600 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
27601                                     TargetLowering::DAGCombinerInfo &DCI,
27602                                     const X86Subtarget *Subtarget) {
27603   SDLoc DL(N);
27604   SDValue Chain = N->getOperand(0);
27605   SDValue Dest = N->getOperand(1);
27606   SDValue EFLAGS = N->getOperand(3);
27607   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
27608
27609   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
27610     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
27611     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
27612                        Flags);
27613   }
27614
27615   return SDValue();
27616 }
27617
27618 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
27619                                                          SelectionDAG &DAG) {
27620   // Take advantage of vector comparisons producing 0 or -1 in each lane to
27621   // optimize away operation when it's from a constant.
27622   //
27623   // The general transformation is:
27624   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
27625   //       AND(VECTOR_CMP(x,y), constant2)
27626   //    constant2 = UNARYOP(constant)
27627
27628   // Early exit if this isn't a vector operation, the operand of the
27629   // unary operation isn't a bitwise AND, or if the sizes of the operations
27630   // aren't the same.
27631   EVT VT = N->getValueType(0);
27632   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
27633       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
27634       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
27635     return SDValue();
27636
27637   // Now check that the other operand of the AND is a constant. We could
27638   // make the transformation for non-constant splats as well, but it's unclear
27639   // that would be a benefit as it would not eliminate any operations, just
27640   // perform one more step in scalar code before moving to the vector unit.
27641   if (BuildVectorSDNode *BV =
27642           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
27643     // Bail out if the vector isn't a constant.
27644     if (!BV->isConstant())
27645       return SDValue();
27646
27647     // Everything checks out. Build up the new and improved node.
27648     SDLoc DL(N);
27649     EVT IntVT = BV->getValueType(0);
27650     // Create a new constant of the appropriate type for the transformed
27651     // DAG.
27652     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
27653     // The AND node needs bitcasts to/from an integer vector type around it.
27654     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
27655     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
27656                                  N->getOperand(0)->getOperand(0), MaskConst);
27657     SDValue Res = DAG.getBitcast(VT, NewAnd);
27658     return Res;
27659   }
27660
27661   return SDValue();
27662 }
27663
27664 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
27665                                         const X86Subtarget *Subtarget) {
27666   SDValue Op0 = N->getOperand(0);
27667   EVT VT = N->getValueType(0);
27668   EVT InVT = Op0.getValueType();
27669   EVT InSVT = InVT.getScalarType();
27670   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
27671
27672   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
27673   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
27674   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
27675     SDLoc dl(N);
27676     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
27677                                  InVT.getVectorNumElements());
27678     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
27679
27680     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
27681       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
27682
27683     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27684   }
27685
27686   return SDValue();
27687 }
27688
27689 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
27690                                         const X86Subtarget *Subtarget) {
27691   // First try to optimize away the conversion entirely when it's
27692   // conditionally from a constant. Vectors only.
27693   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
27694     return Res;
27695
27696   // Now move on to more general possibilities.
27697   SDValue Op0 = N->getOperand(0);
27698   EVT VT = N->getValueType(0);
27699   EVT InVT = Op0.getValueType();
27700   EVT InSVT = InVT.getScalarType();
27701
27702   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
27703   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
27704   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
27705     SDLoc dl(N);
27706     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
27707                                  InVT.getVectorNumElements());
27708     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
27709     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
27710   }
27711
27712   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
27713   // a 32-bit target where SSE doesn't support i64->FP operations.
27714   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
27715     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
27716     EVT LdVT = Ld->getValueType(0);
27717
27718     // This transformation is not supported if the result type is f16
27719     if (VT == MVT::f16)
27720       return SDValue();
27721
27722     if (!Ld->isVolatile() && !VT.isVector() &&
27723         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
27724         !Subtarget->is64Bit() && LdVT == MVT::i64) {
27725       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
27726           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
27727       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
27728       return FILDChain;
27729     }
27730   }
27731   return SDValue();
27732 }
27733
27734 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
27735 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
27736                                  X86TargetLowering::DAGCombinerInfo &DCI) {
27737   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
27738   // the result is either zero or one (depending on the input carry bit).
27739   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
27740   if (X86::isZeroNode(N->getOperand(0)) &&
27741       X86::isZeroNode(N->getOperand(1)) &&
27742       // We don't have a good way to replace an EFLAGS use, so only do this when
27743       // dead right now.
27744       SDValue(N, 1).use_empty()) {
27745     SDLoc DL(N);
27746     EVT VT = N->getValueType(0);
27747     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
27748     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
27749                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
27750                                            DAG.getConstant(X86::COND_B, DL,
27751                                                            MVT::i8),
27752                                            N->getOperand(2)),
27753                                DAG.getConstant(1, DL, VT));
27754     return DCI.CombineTo(N, Res1, CarryOut);
27755   }
27756
27757   return SDValue();
27758 }
27759
27760 // fold (add Y, (sete  X, 0)) -> adc  0, Y
27761 //      (add Y, (setne X, 0)) -> sbb -1, Y
27762 //      (sub (sete  X, 0), Y) -> sbb  0, Y
27763 //      (sub (setne X, 0), Y) -> adc -1, Y
27764 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
27765   SDLoc DL(N);
27766
27767   // Look through ZExts.
27768   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
27769   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
27770     return SDValue();
27771
27772   SDValue SetCC = Ext.getOperand(0);
27773   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
27774     return SDValue();
27775
27776   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
27777   if (CC != X86::COND_E && CC != X86::COND_NE)
27778     return SDValue();
27779
27780   SDValue Cmp = SetCC.getOperand(1);
27781   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
27782       !X86::isZeroNode(Cmp.getOperand(1)) ||
27783       !Cmp.getOperand(0).getValueType().isInteger())
27784     return SDValue();
27785
27786   SDValue CmpOp0 = Cmp.getOperand(0);
27787   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
27788                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
27789
27790   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
27791   if (CC == X86::COND_NE)
27792     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
27793                        DL, OtherVal.getValueType(), OtherVal,
27794                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
27795                        NewCmp);
27796   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
27797                      DL, OtherVal.getValueType(), OtherVal,
27798                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
27799 }
27800
27801 /// PerformADDCombine - Do target-specific dag combines on integer adds.
27802 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
27803                                  const X86Subtarget *Subtarget) {
27804   EVT VT = N->getValueType(0);
27805   SDValue Op0 = N->getOperand(0);
27806   SDValue Op1 = N->getOperand(1);
27807
27808   // Try to synthesize horizontal adds from adds of shuffles.
27809   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27810        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27811       isHorizontalBinOp(Op0, Op1, true))
27812     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
27813
27814   return OptimizeConditionalInDecrement(N, DAG);
27815 }
27816
27817 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
27818                                  const X86Subtarget *Subtarget) {
27819   SDValue Op0 = N->getOperand(0);
27820   SDValue Op1 = N->getOperand(1);
27821
27822   // X86 can't encode an immediate LHS of a sub. See if we can push the
27823   // negation into a preceding instruction.
27824   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
27825     // If the RHS of the sub is a XOR with one use and a constant, invert the
27826     // immediate. Then add one to the LHS of the sub so we can turn
27827     // X-Y -> X+~Y+1, saving one register.
27828     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
27829         isa<ConstantSDNode>(Op1.getOperand(1))) {
27830       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
27831       EVT VT = Op0.getValueType();
27832       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
27833                                    Op1.getOperand(0),
27834                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
27835       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
27836                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
27837     }
27838   }
27839
27840   // Try to synthesize horizontal adds from adds of shuffles.
27841   EVT VT = N->getValueType(0);
27842   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
27843        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
27844       isHorizontalBinOp(Op0, Op1, true))
27845     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
27846
27847   return OptimizeConditionalInDecrement(N, DAG);
27848 }
27849
27850 /// performVZEXTCombine - Performs build vector combines
27851 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
27852                                    TargetLowering::DAGCombinerInfo &DCI,
27853                                    const X86Subtarget *Subtarget) {
27854   SDLoc DL(N);
27855   MVT VT = N->getSimpleValueType(0);
27856   SDValue Op = N->getOperand(0);
27857   MVT OpVT = Op.getSimpleValueType();
27858   MVT OpEltVT = OpVT.getVectorElementType();
27859   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
27860
27861   // (vzext (bitcast (vzext (x)) -> (vzext x)
27862   SDValue V = Op;
27863   while (V.getOpcode() == ISD::BITCAST)
27864     V = V.getOperand(0);
27865
27866   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
27867     MVT InnerVT = V.getSimpleValueType();
27868     MVT InnerEltVT = InnerVT.getVectorElementType();
27869
27870     // If the element sizes match exactly, we can just do one larger vzext. This
27871     // is always an exact type match as vzext operates on integer types.
27872     if (OpEltVT == InnerEltVT) {
27873       assert(OpVT == InnerVT && "Types must match for vzext!");
27874       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
27875     }
27876
27877     // The only other way we can combine them is if only a single element of the
27878     // inner vzext is used in the input to the outer vzext.
27879     if (InnerEltVT.getSizeInBits() < InputBits)
27880       return SDValue();
27881
27882     // In this case, the inner vzext is completely dead because we're going to
27883     // only look at bits inside of the low element. Just do the outer vzext on
27884     // a bitcast of the input to the inner.
27885     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
27886   }
27887
27888   // Check if we can bypass extracting and re-inserting an element of an input
27889   // vector. Essentially:
27890   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
27891   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
27892       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
27893       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
27894     SDValue ExtractedV = V.getOperand(0);
27895     SDValue OrigV = ExtractedV.getOperand(0);
27896     if (isNullConstant(ExtractedV.getOperand(1))) {
27897         MVT OrigVT = OrigV.getSimpleValueType();
27898         // Extract a subvector if necessary...
27899         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
27900           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
27901           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
27902                                     OrigVT.getVectorNumElements() / Ratio);
27903           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
27904                               DAG.getIntPtrConstant(0, DL));
27905         }
27906         Op = DAG.getBitcast(OpVT, OrigV);
27907         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
27908       }
27909   }
27910
27911   return SDValue();
27912 }
27913
27914 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
27915                                              DAGCombinerInfo &DCI) const {
27916   SelectionDAG &DAG = DCI.DAG;
27917   switch (N->getOpcode()) {
27918   default: break;
27919   case ISD::EXTRACT_VECTOR_ELT:
27920     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
27921   case ISD::VSELECT:
27922   case ISD::SELECT:
27923   case X86ISD::SHRUNKBLEND:
27924     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
27925   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
27926   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
27927   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
27928   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
27929   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
27930   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
27931   case ISD::SHL:
27932   case ISD::SRA:
27933   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
27934   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
27935   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
27936   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
27937   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
27938   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
27939   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
27940   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
27941   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
27942   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
27943   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
27944   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
27945   case ISD::FNEG:           return PerformFNEGCombine(N, DAG, Subtarget);
27946   case ISD::TRUNCATE:       return PerformTRUNCATECombine(N, DAG, Subtarget);
27947   case X86ISD::FXOR:
27948   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
27949   case X86ISD::FMIN:
27950   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
27951   case ISD::FMINNUM:
27952   case ISD::FMAXNUM:        return performFMinNumFMaxNumCombine(N, DAG,
27953                                                                 Subtarget);
27954   case X86ISD::FAND:        return PerformFANDCombine(N, DAG, Subtarget);
27955   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG, Subtarget);
27956   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
27957   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
27958   case ISD::ANY_EXTEND:
27959   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
27960   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
27961   case ISD::SIGN_EXTEND_INREG:
27962     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
27963   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
27964   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
27965   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
27966   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
27967   case X86ISD::SHUFP:       // Handle all target specific shuffles
27968   case X86ISD::PALIGNR:
27969   case X86ISD::BLENDI:
27970   case X86ISD::UNPCKH:
27971   case X86ISD::UNPCKL:
27972   case X86ISD::MOVHLPS:
27973   case X86ISD::MOVLHPS:
27974   case X86ISD::PSHUFB:
27975   case X86ISD::PSHUFD:
27976   case X86ISD::PSHUFHW:
27977   case X86ISD::PSHUFLW:
27978   case X86ISD::MOVSS:
27979   case X86ISD::MOVSD:
27980   case X86ISD::VPERMILPI:
27981   case X86ISD::VPERM2X128:
27982   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
27983   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
27984   case ISD::MGATHER:
27985   case ISD::MSCATTER:       return PerformGatherScatterCombine(N, DAG);
27986   }
27987
27988   return SDValue();
27989 }
27990
27991 /// isTypeDesirableForOp - Return true if the target has native support for
27992 /// the specified value type and it is 'desirable' to use the type for the
27993 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
27994 /// instruction encodings are longer and some i16 instructions are slow.
27995 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
27996   if (!isTypeLegal(VT))
27997     return false;
27998   if (VT != MVT::i16)
27999     return true;
28000
28001   switch (Opc) {
28002   default:
28003     return true;
28004   case ISD::LOAD:
28005   case ISD::SIGN_EXTEND:
28006   case ISD::ZERO_EXTEND:
28007   case ISD::ANY_EXTEND:
28008   case ISD::SHL:
28009   case ISD::SRL:
28010   case ISD::SUB:
28011   case ISD::ADD:
28012   case ISD::MUL:
28013   case ISD::AND:
28014   case ISD::OR:
28015   case ISD::XOR:
28016     return false;
28017   }
28018 }
28019
28020 /// This function checks if any of the users of EFLAGS copies the EFLAGS. We
28021 /// know that the code that lowers COPY of EFLAGS has to use the stack, and if
28022 /// we don't adjust the stack we clobber the first frame index.
28023 /// See X86InstrInfo::copyPhysReg.
28024 bool X86TargetLowering::hasCopyImplyingStackAdjustment(
28025     MachineFunction *MF) const {
28026   const MachineRegisterInfo &MRI = MF->getRegInfo();
28027
28028   return any_of(MRI.reg_instructions(X86::EFLAGS),
28029                 [](const MachineInstr &RI) { return RI.isCopy(); });
28030 }
28031
28032 /// IsDesirableToPromoteOp - This method query the target whether it is
28033 /// beneficial for dag combiner to promote the specified node. If true, it
28034 /// should return the desired promotion type by reference.
28035 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
28036   EVT VT = Op.getValueType();
28037   if (VT != MVT::i16)
28038     return false;
28039
28040   bool Promote = false;
28041   bool Commute = false;
28042   switch (Op.getOpcode()) {
28043   default: break;
28044   case ISD::LOAD: {
28045     LoadSDNode *LD = cast<LoadSDNode>(Op);
28046     // If the non-extending load has a single use and it's not live out, then it
28047     // might be folded.
28048     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
28049                                                      Op.hasOneUse()*/) {
28050       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
28051              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
28052         // The only case where we'd want to promote LOAD (rather then it being
28053         // promoted as an operand is when it's only use is liveout.
28054         if (UI->getOpcode() != ISD::CopyToReg)
28055           return false;
28056       }
28057     }
28058     Promote = true;
28059     break;
28060   }
28061   case ISD::SIGN_EXTEND:
28062   case ISD::ZERO_EXTEND:
28063   case ISD::ANY_EXTEND:
28064     Promote = true;
28065     break;
28066   case ISD::SHL:
28067   case ISD::SRL: {
28068     SDValue N0 = Op.getOperand(0);
28069     // Look out for (store (shl (load), x)).
28070     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
28071       return false;
28072     Promote = true;
28073     break;
28074   }
28075   case ISD::ADD:
28076   case ISD::MUL:
28077   case ISD::AND:
28078   case ISD::OR:
28079   case ISD::XOR:
28080     Commute = true;
28081     // fallthrough
28082   case ISD::SUB: {
28083     SDValue N0 = Op.getOperand(0);
28084     SDValue N1 = Op.getOperand(1);
28085     if (!Commute && MayFoldLoad(N1))
28086       return false;
28087     // Avoid disabling potential load folding opportunities.
28088     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
28089       return false;
28090     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
28091       return false;
28092     Promote = true;
28093   }
28094   }
28095
28096   PVT = MVT::i32;
28097   return Promote;
28098 }
28099
28100 //===----------------------------------------------------------------------===//
28101 //                           X86 Inline Assembly Support
28102 //===----------------------------------------------------------------------===//
28103
28104 // Helper to match a string separated by whitespace.
28105 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
28106   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
28107
28108   for (StringRef Piece : Pieces) {
28109     if (!S.startswith(Piece)) // Check if the piece matches.
28110       return false;
28111
28112     S = S.substr(Piece.size());
28113     StringRef::size_type Pos = S.find_first_not_of(" \t");
28114     if (Pos == 0) // We matched a prefix.
28115       return false;
28116
28117     S = S.substr(Pos);
28118   }
28119
28120   return S.empty();
28121 }
28122
28123 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
28124
28125   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
28126     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
28127         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
28128         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
28129
28130       if (AsmPieces.size() == 3)
28131         return true;
28132       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
28133         return true;
28134     }
28135   }
28136   return false;
28137 }
28138
28139 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
28140   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
28141
28142   std::string AsmStr = IA->getAsmString();
28143
28144   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
28145   if (!Ty || Ty->getBitWidth() % 16 != 0)
28146     return false;
28147
28148   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
28149   SmallVector<StringRef, 4> AsmPieces;
28150   SplitString(AsmStr, AsmPieces, ";\n");
28151
28152   switch (AsmPieces.size()) {
28153   default: return false;
28154   case 1:
28155     // FIXME: this should verify that we are targeting a 486 or better.  If not,
28156     // we will turn this bswap into something that will be lowered to logical
28157     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
28158     // lower so don't worry about this.
28159     // bswap $0
28160     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
28161         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
28162         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
28163         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
28164         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
28165         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
28166       // No need to check constraints, nothing other than the equivalent of
28167       // "=r,0" would be valid here.
28168       return IntrinsicLowering::LowerToByteSwap(CI);
28169     }
28170
28171     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
28172     if (CI->getType()->isIntegerTy(16) &&
28173         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
28174         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
28175          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
28176       AsmPieces.clear();
28177       StringRef ConstraintsStr = IA->getConstraintString();
28178       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
28179       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
28180       if (clobbersFlagRegisters(AsmPieces))
28181         return IntrinsicLowering::LowerToByteSwap(CI);
28182     }
28183     break;
28184   case 3:
28185     if (CI->getType()->isIntegerTy(32) &&
28186         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
28187         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
28188         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
28189         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
28190       AsmPieces.clear();
28191       StringRef ConstraintsStr = IA->getConstraintString();
28192       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
28193       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
28194       if (clobbersFlagRegisters(AsmPieces))
28195         return IntrinsicLowering::LowerToByteSwap(CI);
28196     }
28197
28198     if (CI->getType()->isIntegerTy(64)) {
28199       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
28200       if (Constraints.size() >= 2 &&
28201           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
28202           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
28203         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
28204         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
28205             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
28206             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
28207           return IntrinsicLowering::LowerToByteSwap(CI);
28208       }
28209     }
28210     break;
28211   }
28212   return false;
28213 }
28214
28215 /// getConstraintType - Given a constraint letter, return the type of
28216 /// constraint it is for this target.
28217 X86TargetLowering::ConstraintType
28218 X86TargetLowering::getConstraintType(StringRef Constraint) const {
28219   if (Constraint.size() == 1) {
28220     switch (Constraint[0]) {
28221     case 'R':
28222     case 'q':
28223     case 'Q':
28224     case 'f':
28225     case 't':
28226     case 'u':
28227     case 'y':
28228     case 'x':
28229     case 'Y':
28230     case 'l':
28231       return C_RegisterClass;
28232     case 'a':
28233     case 'b':
28234     case 'c':
28235     case 'd':
28236     case 'S':
28237     case 'D':
28238     case 'A':
28239       return C_Register;
28240     case 'I':
28241     case 'J':
28242     case 'K':
28243     case 'L':
28244     case 'M':
28245     case 'N':
28246     case 'G':
28247     case 'C':
28248     case 'e':
28249     case 'Z':
28250       return C_Other;
28251     default:
28252       break;
28253     }
28254   }
28255   return TargetLowering::getConstraintType(Constraint);
28256 }
28257
28258 /// Examine constraint type and operand type and determine a weight value.
28259 /// This object must already have been set up with the operand type
28260 /// and the current alternative constraint selected.
28261 TargetLowering::ConstraintWeight
28262   X86TargetLowering::getSingleConstraintMatchWeight(
28263     AsmOperandInfo &info, const char *constraint) const {
28264   ConstraintWeight weight = CW_Invalid;
28265   Value *CallOperandVal = info.CallOperandVal;
28266     // If we don't have a value, we can't do a match,
28267     // but allow it at the lowest weight.
28268   if (!CallOperandVal)
28269     return CW_Default;
28270   Type *type = CallOperandVal->getType();
28271   // Look at the constraint type.
28272   switch (*constraint) {
28273   default:
28274     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
28275   case 'R':
28276   case 'q':
28277   case 'Q':
28278   case 'a':
28279   case 'b':
28280   case 'c':
28281   case 'd':
28282   case 'S':
28283   case 'D':
28284   case 'A':
28285     if (CallOperandVal->getType()->isIntegerTy())
28286       weight = CW_SpecificReg;
28287     break;
28288   case 'f':
28289   case 't':
28290   case 'u':
28291     if (type->isFloatingPointTy())
28292       weight = CW_SpecificReg;
28293     break;
28294   case 'y':
28295     if (type->isX86_MMXTy() && Subtarget->hasMMX())
28296       weight = CW_SpecificReg;
28297     break;
28298   case 'x':
28299   case 'Y':
28300     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
28301         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
28302       weight = CW_Register;
28303     break;
28304   case 'I':
28305     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
28306       if (C->getZExtValue() <= 31)
28307         weight = CW_Constant;
28308     }
28309     break;
28310   case 'J':
28311     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28312       if (C->getZExtValue() <= 63)
28313         weight = CW_Constant;
28314     }
28315     break;
28316   case 'K':
28317     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28318       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
28319         weight = CW_Constant;
28320     }
28321     break;
28322   case 'L':
28323     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28324       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
28325         weight = CW_Constant;
28326     }
28327     break;
28328   case 'M':
28329     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28330       if (C->getZExtValue() <= 3)
28331         weight = CW_Constant;
28332     }
28333     break;
28334   case 'N':
28335     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28336       if (C->getZExtValue() <= 0xff)
28337         weight = CW_Constant;
28338     }
28339     break;
28340   case 'G':
28341   case 'C':
28342     if (isa<ConstantFP>(CallOperandVal)) {
28343       weight = CW_Constant;
28344     }
28345     break;
28346   case 'e':
28347     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28348       if ((C->getSExtValue() >= -0x80000000LL) &&
28349           (C->getSExtValue() <= 0x7fffffffLL))
28350         weight = CW_Constant;
28351     }
28352     break;
28353   case 'Z':
28354     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
28355       if (C->getZExtValue() <= 0xffffffff)
28356         weight = CW_Constant;
28357     }
28358     break;
28359   }
28360   return weight;
28361 }
28362
28363 /// LowerXConstraint - try to replace an X constraint, which matches anything,
28364 /// with another that has more specific requirements based on the type of the
28365 /// corresponding operand.
28366 const char *X86TargetLowering::
28367 LowerXConstraint(EVT ConstraintVT) const {
28368   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
28369   // 'f' like normal targets.
28370   if (ConstraintVT.isFloatingPoint()) {
28371     if (Subtarget->hasSSE2())
28372       return "Y";
28373     if (Subtarget->hasSSE1())
28374       return "x";
28375   }
28376
28377   return TargetLowering::LowerXConstraint(ConstraintVT);
28378 }
28379
28380 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
28381 /// vector.  If it is invalid, don't add anything to Ops.
28382 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
28383                                                      std::string &Constraint,
28384                                                      std::vector<SDValue>&Ops,
28385                                                      SelectionDAG &DAG) const {
28386   SDValue Result;
28387
28388   // Only support length 1 constraints for now.
28389   if (Constraint.length() > 1) return;
28390
28391   char ConstraintLetter = Constraint[0];
28392   switch (ConstraintLetter) {
28393   default: break;
28394   case 'I':
28395     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28396       if (C->getZExtValue() <= 31) {
28397         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28398                                        Op.getValueType());
28399         break;
28400       }
28401     }
28402     return;
28403   case 'J':
28404     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28405       if (C->getZExtValue() <= 63) {
28406         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28407                                        Op.getValueType());
28408         break;
28409       }
28410     }
28411     return;
28412   case 'K':
28413     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28414       if (isInt<8>(C->getSExtValue())) {
28415         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28416                                        Op.getValueType());
28417         break;
28418       }
28419     }
28420     return;
28421   case 'L':
28422     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28423       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
28424           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
28425         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
28426                                        Op.getValueType());
28427         break;
28428       }
28429     }
28430     return;
28431   case 'M':
28432     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28433       if (C->getZExtValue() <= 3) {
28434         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28435                                        Op.getValueType());
28436         break;
28437       }
28438     }
28439     return;
28440   case 'N':
28441     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28442       if (C->getZExtValue() <= 255) {
28443         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28444                                        Op.getValueType());
28445         break;
28446       }
28447     }
28448     return;
28449   case 'O':
28450     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28451       if (C->getZExtValue() <= 127) {
28452         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28453                                        Op.getValueType());
28454         break;
28455       }
28456     }
28457     return;
28458   case 'e': {
28459     // 32-bit signed value
28460     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28461       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
28462                                            C->getSExtValue())) {
28463         // Widen to 64 bits here to get it sign extended.
28464         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
28465         break;
28466       }
28467     // FIXME gcc accepts some relocatable values here too, but only in certain
28468     // memory models; it's complicated.
28469     }
28470     return;
28471   }
28472   case 'Z': {
28473     // 32-bit unsigned value
28474     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
28475       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
28476                                            C->getZExtValue())) {
28477         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
28478                                        Op.getValueType());
28479         break;
28480       }
28481     }
28482     // FIXME gcc accepts some relocatable values here too, but only in certain
28483     // memory models; it's complicated.
28484     return;
28485   }
28486   case 'i': {
28487     // Literal immediates are always ok.
28488     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
28489       // Widen to 64 bits here to get it sign extended.
28490       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
28491       break;
28492     }
28493
28494     // In any sort of PIC mode addresses need to be computed at runtime by
28495     // adding in a register or some sort of table lookup.  These can't
28496     // be used as immediates.
28497     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
28498       return;
28499
28500     // If we are in non-pic codegen mode, we allow the address of a global (with
28501     // an optional displacement) to be used with 'i'.
28502     GlobalAddressSDNode *GA = nullptr;
28503     int64_t Offset = 0;
28504
28505     // Match either (GA), (GA+C), (GA+C1+C2), etc.
28506     while (1) {
28507       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
28508         Offset += GA->getOffset();
28509         break;
28510       } else if (Op.getOpcode() == ISD::ADD) {
28511         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
28512           Offset += C->getZExtValue();
28513           Op = Op.getOperand(0);
28514           continue;
28515         }
28516       } else if (Op.getOpcode() == ISD::SUB) {
28517         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
28518           Offset += -C->getZExtValue();
28519           Op = Op.getOperand(0);
28520           continue;
28521         }
28522       }
28523
28524       // Otherwise, this isn't something we can handle, reject it.
28525       return;
28526     }
28527
28528     const GlobalValue *GV = GA->getGlobal();
28529     // If we require an extra load to get this address, as in PIC mode, we
28530     // can't accept it.
28531     if (isGlobalStubReference(
28532             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
28533       return;
28534
28535     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
28536                                         GA->getValueType(0), Offset);
28537     break;
28538   }
28539   }
28540
28541   if (Result.getNode()) {
28542     Ops.push_back(Result);
28543     return;
28544   }
28545   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
28546 }
28547
28548 std::pair<unsigned, const TargetRegisterClass *>
28549 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
28550                                                 StringRef Constraint,
28551                                                 MVT VT) const {
28552   // First, see if this is a constraint that directly corresponds to an LLVM
28553   // register class.
28554   if (Constraint.size() == 1) {
28555     // GCC Constraint Letters
28556     switch (Constraint[0]) {
28557     default: break;
28558       // TODO: Slight differences here in allocation order and leaving
28559       // RIP in the class. Do they matter any more here than they do
28560       // in the normal allocation?
28561     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
28562       if (Subtarget->is64Bit()) {
28563         if (VT == MVT::i32 || VT == MVT::f32)
28564           return std::make_pair(0U, &X86::GR32RegClass);
28565         if (VT == MVT::i16)
28566           return std::make_pair(0U, &X86::GR16RegClass);
28567         if (VT == MVT::i8 || VT == MVT::i1)
28568           return std::make_pair(0U, &X86::GR8RegClass);
28569         if (VT == MVT::i64 || VT == MVT::f64)
28570           return std::make_pair(0U, &X86::GR64RegClass);
28571         break;
28572       }
28573       // 32-bit fallthrough
28574     case 'Q':   // Q_REGS
28575       if (VT == MVT::i32 || VT == MVT::f32)
28576         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
28577       if (VT == MVT::i16)
28578         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
28579       if (VT == MVT::i8 || VT == MVT::i1)
28580         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
28581       if (VT == MVT::i64)
28582         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
28583       break;
28584     case 'r':   // GENERAL_REGS
28585     case 'l':   // INDEX_REGS
28586       if (VT == MVT::i8 || VT == MVT::i1)
28587         return std::make_pair(0U, &X86::GR8RegClass);
28588       if (VT == MVT::i16)
28589         return std::make_pair(0U, &X86::GR16RegClass);
28590       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
28591         return std::make_pair(0U, &X86::GR32RegClass);
28592       return std::make_pair(0U, &X86::GR64RegClass);
28593     case 'R':   // LEGACY_REGS
28594       if (VT == MVT::i8 || VT == MVT::i1)
28595         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
28596       if (VT == MVT::i16)
28597         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
28598       if (VT == MVT::i32 || !Subtarget->is64Bit())
28599         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
28600       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
28601     case 'f':  // FP Stack registers.
28602       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
28603       // value to the correct fpstack register class.
28604       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
28605         return std::make_pair(0U, &X86::RFP32RegClass);
28606       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
28607         return std::make_pair(0U, &X86::RFP64RegClass);
28608       return std::make_pair(0U, &X86::RFP80RegClass);
28609     case 'y':   // MMX_REGS if MMX allowed.
28610       if (!Subtarget->hasMMX()) break;
28611       return std::make_pair(0U, &X86::VR64RegClass);
28612     case 'Y':   // SSE_REGS if SSE2 allowed
28613       if (!Subtarget->hasSSE2()) break;
28614       // FALL THROUGH.
28615     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
28616       if (!Subtarget->hasSSE1()) break;
28617
28618       switch (VT.SimpleTy) {
28619       default: break;
28620       // Scalar SSE types.
28621       case MVT::f32:
28622       case MVT::i32:
28623         return std::make_pair(0U, &X86::FR32RegClass);
28624       case MVT::f64:
28625       case MVT::i64:
28626         return std::make_pair(0U, &X86::FR64RegClass);
28627       // TODO: Handle f128 and i128 in FR128RegClass after it is tested well.
28628       // Vector types.
28629       case MVT::v16i8:
28630       case MVT::v8i16:
28631       case MVT::v4i32:
28632       case MVT::v2i64:
28633       case MVT::v4f32:
28634       case MVT::v2f64:
28635         return std::make_pair(0U, &X86::VR128RegClass);
28636       // AVX types.
28637       case MVT::v32i8:
28638       case MVT::v16i16:
28639       case MVT::v8i32:
28640       case MVT::v4i64:
28641       case MVT::v8f32:
28642       case MVT::v4f64:
28643         return std::make_pair(0U, &X86::VR256RegClass);
28644       case MVT::v8f64:
28645       case MVT::v16f32:
28646       case MVT::v16i32:
28647       case MVT::v8i64:
28648         return std::make_pair(0U, &X86::VR512RegClass);
28649       }
28650       break;
28651     }
28652   }
28653
28654   // Use the default implementation in TargetLowering to convert the register
28655   // constraint into a member of a register class.
28656   std::pair<unsigned, const TargetRegisterClass*> Res;
28657   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
28658
28659   // Not found as a standard register?
28660   if (!Res.second) {
28661     // Map st(0) -> st(7) -> ST0
28662     if (Constraint.size() == 7 && Constraint[0] == '{' &&
28663         tolower(Constraint[1]) == 's' &&
28664         tolower(Constraint[2]) == 't' &&
28665         Constraint[3] == '(' &&
28666         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
28667         Constraint[5] == ')' &&
28668         Constraint[6] == '}') {
28669
28670       Res.first = X86::FP0+Constraint[4]-'0';
28671       Res.second = &X86::RFP80RegClass;
28672       return Res;
28673     }
28674
28675     // GCC allows "st(0)" to be called just plain "st".
28676     if (StringRef("{st}").equals_lower(Constraint)) {
28677       Res.first = X86::FP0;
28678       Res.second = &X86::RFP80RegClass;
28679       return Res;
28680     }
28681
28682     // flags -> EFLAGS
28683     if (StringRef("{flags}").equals_lower(Constraint)) {
28684       Res.first = X86::EFLAGS;
28685       Res.second = &X86::CCRRegClass;
28686       return Res;
28687     }
28688
28689     // 'A' means EAX + EDX.
28690     if (Constraint == "A") {
28691       Res.first = X86::EAX;
28692       Res.second = &X86::GR32_ADRegClass;
28693       return Res;
28694     }
28695     return Res;
28696   }
28697
28698   // Otherwise, check to see if this is a register class of the wrong value
28699   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
28700   // turn into {ax},{dx}.
28701   // MVT::Other is used to specify clobber names.
28702   if (Res.second->hasType(VT) || VT == MVT::Other)
28703     return Res;   // Correct type already, nothing to do.
28704
28705   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
28706   // return "eax". This should even work for things like getting 64bit integer
28707   // registers when given an f64 type.
28708   const TargetRegisterClass *Class = Res.second;
28709   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
28710       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
28711     unsigned Size = VT.getSizeInBits();
28712     if (Size == 1) Size = 8;
28713     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, Size);
28714     if (DestReg > 0) {
28715       Res.first = DestReg;
28716       Res.second = Size == 8 ? &X86::GR8RegClass
28717                  : Size == 16 ? &X86::GR16RegClass
28718                  : Size == 32 ? &X86::GR32RegClass
28719                  : &X86::GR64RegClass;
28720       assert(Res.second->contains(Res.first) && "Register in register class");
28721     } else {
28722       // No register found/type mismatch.
28723       Res.first = 0;
28724       Res.second = nullptr;
28725     }
28726   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
28727              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
28728              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
28729              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
28730              Class == &X86::VR512RegClass) {
28731     // Handle references to XMM physical registers that got mapped into the
28732     // wrong class.  This can happen with constraints like {xmm0} where the
28733     // target independent register mapper will just pick the first match it can
28734     // find, ignoring the required type.
28735
28736     // TODO: Handle f128 and i128 in FR128RegClass after it is tested well.
28737     if (VT == MVT::f32 || VT == MVT::i32)
28738       Res.second = &X86::FR32RegClass;
28739     else if (VT == MVT::f64 || VT == MVT::i64)
28740       Res.second = &X86::FR64RegClass;
28741     else if (X86::VR128RegClass.hasType(VT))
28742       Res.second = &X86::VR128RegClass;
28743     else if (X86::VR256RegClass.hasType(VT))
28744       Res.second = &X86::VR256RegClass;
28745     else if (X86::VR512RegClass.hasType(VT))
28746       Res.second = &X86::VR512RegClass;
28747     else {
28748       // Type mismatch and not a clobber: Return an error;
28749       Res.first = 0;
28750       Res.second = nullptr;
28751     }
28752   }
28753
28754   return Res;
28755 }
28756
28757 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
28758                                             const AddrMode &AM, Type *Ty,
28759                                             unsigned AS) const {
28760   // Scaling factors are not free at all.
28761   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
28762   // will take 2 allocations in the out of order engine instead of 1
28763   // for plain addressing mode, i.e. inst (reg1).
28764   // E.g.,
28765   // vaddps (%rsi,%drx), %ymm0, %ymm1
28766   // Requires two allocations (one for the load, one for the computation)
28767   // whereas:
28768   // vaddps (%rsi), %ymm0, %ymm1
28769   // Requires just 1 allocation, i.e., freeing allocations for other operations
28770   // and having less micro operations to execute.
28771   //
28772   // For some X86 architectures, this is even worse because for instance for
28773   // stores, the complex addressing mode forces the instruction to use the
28774   // "load" ports instead of the dedicated "store" port.
28775   // E.g., on Haswell:
28776   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
28777   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
28778   if (isLegalAddressingMode(DL, AM, Ty, AS))
28779     // Scale represents reg2 * scale, thus account for 1
28780     // as soon as we use a second register.
28781     return AM.Scale != 0;
28782   return -1;
28783 }
28784
28785 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
28786   // Integer division on x86 is expensive. However, when aggressively optimizing
28787   // for code size, we prefer to use a div instruction, as it is usually smaller
28788   // than the alternative sequence.
28789   // The exception to this is vector division. Since x86 doesn't have vector
28790   // integer division, leaving the division as-is is a loss even in terms of
28791   // size, because it will have to be scalarized, while the alternative code
28792   // sequence can be performed in vector form.
28793   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
28794                                    Attribute::MinSize);
28795   return OptSize && !VT.isVector();
28796 }