lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  81                                      const X86Subtarget &STI)
  82     : TargetLowering(TM), Subtarget(&STI) {
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   TD = getDataLayout();
  86
  87   // Set up the TargetLowering object.
  88   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  89
  90   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  91   setBooleanContents(ZeroOrOneBooleanContent);
  92   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  93   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  94
  95   // For 64-bit, since we have so many registers, use the ILP scheduler.
  96   // For 32-bit, use the register pressure specific scheduling.
  97   // For Atom, always use ILP scheduling.
  98   if (Subtarget->isAtom())
  99     setSchedulingPreference(Sched::ILP);
 100   else if (Subtarget->is64Bit())
 101     setSchedulingPreference(Sched::ILP);
 102   else
 103     setSchedulingPreference(Sched::RegPressure);
 104   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 105   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 106
 107   // Bypass expensive divides on Atom when compiling with O2.
 108   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 109     if (Subtarget->hasSlowDivide32())
 110       addBypassSlowDiv(32, 8);
 111     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 112       addBypassSlowDiv(64, 16);
 113   }
 114
 115   if (Subtarget->isTargetKnownWindowsMSVC()) {
 116     // Setup Windows compiler runtime calls.
 117     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 118     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 119     setLibcallName(RTLIB::SREM_I64, "_allrem");
 120     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 121     setLibcallName(RTLIB::MUL_I64, "_allmul");
 122     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 123     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 124     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 125     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 126     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 127
 128     // The _ftol2 runtime function has an unusual calling conv, which
 129     // is modeled by a special pseudo-instruction.
 130     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 131     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 132     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 133     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 134   }
 135
 136   if (Subtarget->isTargetDarwin()) {
 137     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 138     setUseUnderscoreSetJmp(false);
 139     setUseUnderscoreLongJmp(false);
 140   } else if (Subtarget->isTargetWindowsGNU()) {
 141     // MS runtime is weird: it exports _setjmp, but longjmp!
 142     setUseUnderscoreSetJmp(true);
 143     setUseUnderscoreLongJmp(false);
 144   } else {
 145     setUseUnderscoreSetJmp(true);
 146     setUseUnderscoreLongJmp(true);
 147   }
 148
 149   // Set up the register classes.
 150   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 151   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 152   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 153   if (Subtarget->is64Bit())
 154     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 155
 156   for (MVT VT : MVT::integer_valuetypes())
 157     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 158
 159   // We don't accept any truncstore of integer registers.
 160   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 161   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 162   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 163   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 164   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 165   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 166
 167   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 168
 169   // SETOEQ and SETUNE require checking two conditions.
 170   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 171   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 172   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 173   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 174   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 175   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 176
 177   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 178   // operation.
 179   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 180   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 181   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 182
 183   if (Subtarget->is64Bit()) {
 184     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 185     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 186   } else if (!Subtarget->useSoftFloat()) {
 187     // We have an algorithm for SSE2->double, and we turn this into a
 188     // 64-bit FILD followed by conditional FADD for other targets.
 189     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 190     // We have an algorithm for SSE2, and we turn this into a 64-bit
 191     // FILD for other targets.
 192     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 193   }
 194
 195   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 196   // this operation.
 197   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 198   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 199
 200   if (!Subtarget->useSoftFloat()) {
 201     // SSE has no i16 to fp conversion, only i32
 202     if (X86ScalarSSEf32) {
 203       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 204       // f32 and f64 cases are Legal, f80 case is not
 205       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 206     } else {
 207       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 208       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 209     }
 210   } else {
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 212     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 213   }
 214
 215   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 216   // are Legal, f80 is custom lowered.
 217   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 218   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 219
 220   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 221   // this operation.
 222   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 224
 225   if (X86ScalarSSEf32) {
 226     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 227     // f32 and f64 cases are Legal, f80 case is not
 228     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 229   } else {
 230     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 231     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 232   }
 233
 234   // Handle FP_TO_UINT by promoting the destination to a larger signed
 235   // conversion.
 236   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 237   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 238   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 239
 240   if (Subtarget->is64Bit()) {
 241     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 242     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 243   } else if (!Subtarget->useSoftFloat()) {
 244     // Since AVX is a superset of SSE3, only check for SSE here.
 245     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 246       // Expand FP_TO_UINT into a select.
 247       // FIXME: We would like to use a Custom expander here eventually to do
 248       // the optimal thing for SSE vs. the default expansion in the legalizer.
 249       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 250     else
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254   }
 255
 256   if (isTargetFTOL()) {
 257     // Use the _ftol2 runtime function, which has a pseudo-instruction
 258     // to handle its weird calling convention.
 259     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 260   }
 261
 262   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 263   if (!X86ScalarSSEf64) {
 264     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 265     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 266     if (Subtarget->is64Bit()) {
 267       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 268       // Without SSE, i64->f64 goes through memory.
 269       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 270     }
 271   }
 272
 273   // Scalar integer divide and remainder are lowered to use operations that
 274   // produce two results, to match the available instructions. This exposes
 275   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 276   // into a single instruction.
 277   //
 278   // Scalar integer multiply-high is also lowered to use two-result
 279   // operations, to match the available instructions. However, plain multiply
 280   // (low) operations are left as Legal, as there are single-result
 281   // instructions for this in x86. Using the two-result multiply instructions
 282   // when both high and low results are needed must be arranged by dagcombine.
 283   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 284     MVT VT = IntVTs[i];
 285     setOperationAction(ISD::MULHS, VT, Expand);
 286     setOperationAction(ISD::MULHU, VT, Expand);
 287     setOperationAction(ISD::SDIV, VT, Expand);
 288     setOperationAction(ISD::UDIV, VT, Expand);
 289     setOperationAction(ISD::SREM, VT, Expand);
 290     setOperationAction(ISD::UREM, VT, Expand);
 291
 292     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 293     setOperationAction(ISD::ADDC, VT, Custom);
 294     setOperationAction(ISD::ADDE, VT, Custom);
 295     setOperationAction(ISD::SUBC, VT, Custom);
 296     setOperationAction(ISD::SUBE, VT, Custom);
 297   }
 298
 299   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 300   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 301   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 304   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 305   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 306   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 307   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 312   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 313   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 314   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 315   if (Subtarget->is64Bit())
 316     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 317   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 318   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 319   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 320   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->is64Bit()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 502     // TargetInfo::X86_64ABIBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 515
 516   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 517   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 518   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 519
 520   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 521     // f32 and f64 use SSE.
 522     // Set up the FP register classes.
 523     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 524     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 525
 526     // Use ANDPD to simulate FABS.
 527     setOperationAction(ISD::FABS , MVT::f64, Custom);
 528     setOperationAction(ISD::FABS , MVT::f32, Custom);
 529
 530     // Use XORP to simulate FNEG.
 531     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 532     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 533
 534     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 536     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 537
 538     // Lower this to FGETSIGNx86 plus an AND.
 539     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 540     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 541
 542     // We don't support sin/cos/fmod
 543     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 544     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 545     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 546     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 547     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 548     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 549
 550     // Expand FP immediates into loads from the stack, except for the special
 551     // cases we handle.
 552     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 553     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 554   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 555     // Use SSE for f32, x87 for f64.
 556     // Set up the FP register classes.
 557     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 558     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 559
 560     // Use ANDPS to simulate FABS.
 561     setOperationAction(ISD::FABS , MVT::f32, Custom);
 562
 563     // Use XORP to simulate FNEG.
 564     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 565
 566     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 567
 568     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 571
 572     // We don't support sin/cos/fmod
 573     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 574     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 575     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!TM.Options.UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 586       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 587       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 588     }
 589   } else if (!Subtarget->useSoftFloat()) {
 590     // f32 and f64 in x87.
 591     // Set up the FP register classes.
 592     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 593     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 594
 595     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 596     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 598     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 599
 600     if (!TM.Options.UnsafeFPMath) {
 601       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 602       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 604       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 606       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 607     }
 608     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 612     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 613     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 614     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 615     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 616   }
 617
 618   // We don't support FMA.
 619   setOperationAction(ISD::FMA, MVT::f64, Expand);
 620   setOperationAction(ISD::FMA, MVT::f32, Expand);
 621
 622   // Long double always uses X87.
 623   if (!Subtarget->useSoftFloat()) {
 624     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 625     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 626     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 627     {
 628       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 629       addLegalFPImmediate(TmpFlt);  // FLD0
 630       TmpFlt.changeSign();
 631       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 632
 633       bool ignored;
 634       APFloat TmpFlt2(+1.0);
 635       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 636                       &ignored);
 637       addLegalFPImmediate(TmpFlt2);  // FLD1
 638       TmpFlt2.changeSign();
 639       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 640     }
 641
 642     if (!TM.Options.UnsafeFPMath) {
 643       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 644       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 645       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 646     }
 647
 648     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 649     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 650     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 651     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 652     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 653     setOperationAction(ISD::FMA, MVT::f80, Expand);
 654   }
 655
 656   // Always use a library call for pow.
 657   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 659   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 660
 661   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 663   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 665   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 666   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 667   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 668
 669   // First set operation action for all vector types to either promote
 670   // (for widening) or expand (for scalarization). Then we will selectively
 671   // turn on ones that can be effectively codegen'd.
 672   for (MVT VT : MVT::vector_valuetypes()) {
 673     setOperationAction(ISD::ADD , VT, Expand);
 674     setOperationAction(ISD::SUB , VT, Expand);
 675     setOperationAction(ISD::FADD, VT, Expand);
 676     setOperationAction(ISD::FNEG, VT, Expand);
 677     setOperationAction(ISD::FSUB, VT, Expand);
 678     setOperationAction(ISD::MUL , VT, Expand);
 679     setOperationAction(ISD::FMUL, VT, Expand);
 680     setOperationAction(ISD::SDIV, VT, Expand);
 681     setOperationAction(ISD::UDIV, VT, Expand);
 682     setOperationAction(ISD::FDIV, VT, Expand);
 683     setOperationAction(ISD::SREM, VT, Expand);
 684     setOperationAction(ISD::UREM, VT, Expand);
 685     setOperationAction(ISD::LOAD, VT, Expand);
 686     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 687     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 688     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 689     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 691     setOperationAction(ISD::FABS, VT, Expand);
 692     setOperationAction(ISD::FSIN, VT, Expand);
 693     setOperationAction(ISD::FSINCOS, VT, Expand);
 694     setOperationAction(ISD::FCOS, VT, Expand);
 695     setOperationAction(ISD::FSINCOS, VT, Expand);
 696     setOperationAction(ISD::FREM, VT, Expand);
 697     setOperationAction(ISD::FMA,  VT, Expand);
 698     setOperationAction(ISD::FPOWI, VT, Expand);
 699     setOperationAction(ISD::FSQRT, VT, Expand);
 700     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 701     setOperationAction(ISD::FFLOOR, VT, Expand);
 702     setOperationAction(ISD::FCEIL, VT, Expand);
 703     setOperationAction(ISD::FTRUNC, VT, Expand);
 704     setOperationAction(ISD::FRINT, VT, Expand);
 705     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 706     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 707     setOperationAction(ISD::MULHS, VT, Expand);
 708     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 709     setOperationAction(ISD::MULHU, VT, Expand);
 710     setOperationAction(ISD::SDIVREM, VT, Expand);
 711     setOperationAction(ISD::UDIVREM, VT, Expand);
 712     setOperationAction(ISD::FPOW, VT, Expand);
 713     setOperationAction(ISD::CTPOP, VT, Expand);
 714     setOperationAction(ISD::CTTZ, VT, Expand);
 715     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 716     setOperationAction(ISD::CTLZ, VT, Expand);
 717     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 718     setOperationAction(ISD::SHL, VT, Expand);
 719     setOperationAction(ISD::SRA, VT, Expand);
 720     setOperationAction(ISD::SRL, VT, Expand);
 721     setOperationAction(ISD::ROTL, VT, Expand);
 722     setOperationAction(ISD::ROTR, VT, Expand);
 723     setOperationAction(ISD::BSWAP, VT, Expand);
 724     setOperationAction(ISD::SETCC, VT, Expand);
 725     setOperationAction(ISD::FLOG, VT, Expand);
 726     setOperationAction(ISD::FLOG2, VT, Expand);
 727     setOperationAction(ISD::FLOG10, VT, Expand);
 728     setOperationAction(ISD::FEXP, VT, Expand);
 729     setOperationAction(ISD::FEXP2, VT, Expand);
 730     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 731     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 732     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 734     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 735     setOperationAction(ISD::TRUNCATE, VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 738     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 739     setOperationAction(ISD::VSELECT, VT, Expand);
 740     setOperationAction(ISD::SELECT_CC, VT, Expand);
 741     for (MVT InnerVT : MVT::vector_valuetypes()) {
 742       setTruncStoreAction(InnerVT, VT, Expand);
 743
 744       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 745       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 746
 747       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 748       // types, we have to deal with them whether we ask for Expansion or not.
 749       // Setting Expand causes its own optimisation problems though, so leave
 750       // them legal.
 751       if (VT.getVectorElementType() == MVT::i1)
 752         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 753
 754       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 755       // split/scalarized right now.
 756       if (VT.getVectorElementType() == MVT::f16)
 757         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 758     }
 759   }
 760
 761   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 762   // with -msoft-float, disable use of MMX as well.
 763   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 764     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 765     // No operations on x86mmx supported, everything uses intrinsics.
 766   }
 767
 768   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 769   // into smaller operations.
 770   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 771     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 772     setOperationAction(ISD::AND,                MMXTy,      Expand);
 773     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 774     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 775     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 776     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 777     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 778   }
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780
 781   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 782     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 783
 784     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 789     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 791     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 792     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 793     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 794     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 796     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 797     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 798   }
 799
 800   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 801     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 802
 803     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 804     // registers cannot be used even for integer operations.
 805     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 808     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 809
 810     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 814     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 816     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 817     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 819     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 833
 834     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 835     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 838
 839     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 844
 845     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 846     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 849
 850     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 851     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 852       MVT VT = (MVT::SimpleValueType)i;
 853       // Do not attempt to custom lower non-power-of-2 vectors
 854       if (!isPowerOf2_32(VT.getVectorNumElements()))
 855         continue;
 856       // Do not attempt to custom lower non-128-bit vectors
 857       if (!VT.is128BitVector())
 858         continue;
 859       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 860       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 861       setOperationAction(ISD::VSELECT,            VT, Custom);
 862       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 863     }
 864
 865     // We support custom legalizing of sext and anyext loads for specific
 866     // memory vector types which we can load as a scalar (or sequence of
 867     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 868     // loads these must work with a single scalar load.
 869     for (MVT VT : MVT::integer_vector_valuetypes()) {
 870       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 871       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 872       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 873       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 874       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 875       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 879     }
 880
 881     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 882     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 883     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 884     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 885     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 886     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 887     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 888     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 889
 890     if (Subtarget->is64Bit()) {
 891       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 892       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 893     }
 894
 895     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 896     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 897       MVT VT = (MVT::SimpleValueType)i;
 898
 899       // Do not attempt to promote non-128-bit vectors
 900       if (!VT.is128BitVector())
 901         continue;
 902
 903       setOperationAction(ISD::AND,    VT, Promote);
 904       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 905       setOperationAction(ISD::OR,     VT, Promote);
 906       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 907       setOperationAction(ISD::XOR,    VT, Promote);
 908       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 909       setOperationAction(ISD::LOAD,   VT, Promote);
 910       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 911       setOperationAction(ISD::SELECT, VT, Promote);
 912       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 913     }
 914
 915     // Custom lower v2i64 and v2f64 selects.
 916     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 917     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 918     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 919     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 920
 921     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 922     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 923
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 925     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 926     // As there is no 64-bit GPR available, we need build a special custom
 927     // sequence to convert from v2i32 to v2f32.
 928     if (!Subtarget->is64Bit())
 929       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 930
 931     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 932     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 933
 934     for (MVT VT : MVT::fp_vector_valuetypes())
 935       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 936
 937     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 939     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 940   }
 941
 942   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 943     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 944       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 945       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 946       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 947       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 948       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 949     }
 950
 951     // FIXME: Do we need to handle scalar-to-vector here?
 952     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 953
 954     // We directly match byte blends in the backend as they match the VSELECT
 955     // condition form.
 956     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 957
 958     // SSE41 brings specific instructions for doing vector sign extend even in
 959     // cases where we don't have SRA.
 960     for (MVT VT : MVT::integer_vector_valuetypes()) {
 961       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 962       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 963       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 964     }
 965
 966     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 967     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 968     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 969     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 970     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 971     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 972     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 973
 974     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 975     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 976     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 977     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 978     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 979     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 980
 981     // i8 and i16 vectors are custom because the source register and source
 982     // source memory operand types are not the same width.  f32 vectors are
 983     // custom since the immediate controlling the insert encodes additional
 984     // information.
 985     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 986     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 987     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 988     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 989
 990     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 991     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 992     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 993     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 994
 995     // FIXME: these should be Legal, but that's only for the case where
 996     // the index is constant.  For now custom expand to deal with that.
 997     if (Subtarget->is64Bit()) {
 998       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 999       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1000     }
1001   }
1002
1003   if (Subtarget->hasSSE2()) {
1004     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1005     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1006     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1007
1008     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1009     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1010
1011     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1012     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1013
1014     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1015     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1016
1017     // In the customized shift lowering, the legal cases in AVX2 will be
1018     // recognized.
1019     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1020     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1021
1022     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1023     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1024
1025     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1026   }
1027
1028   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1029     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1030     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1031     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1032     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1033     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1034     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1035
1036     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1037     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1038     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1039
1040     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1041     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1042     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1043     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1044     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1045     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1046     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1047     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1048     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1049     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1050     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1051     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1052
1053     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1054     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1055     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1056     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1057     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1058     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1059     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1060     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1061     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1062     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1063     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1064     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1065
1066     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1067     // even though v8i16 is a legal type.
1068     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1069     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1070     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1071
1072     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1073     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1074     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1075
1076     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1077     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1078
1079     for (MVT VT : MVT::fp_vector_valuetypes())
1080       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1081
1082     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1083     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1084
1085     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1086     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1087
1088     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1089     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1090
1091     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1092     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1093     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1094     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1095
1096     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1097     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1098     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1099
1100     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1101     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1102     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1103     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1104     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1105     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1106     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1107     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1108     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1109     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1110     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1111     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1112
1113     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1114     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1115     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1116     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1117
1118     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1119       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1120       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1121       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1122       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1123       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1124       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1125     }
1126
1127     if (Subtarget->hasInt256()) {
1128       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1129       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1130       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1131       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1132
1133       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1134       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1135       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1136       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1137
1138       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1139       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1140       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1141       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1142
1143       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1144       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1145       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1146       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1147
1148       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1149       // when we have a 256bit-wide blend with immediate.
1150       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1151
1152       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1153       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1154       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1155       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1156       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1157       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1158       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1159
1160       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1161       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1162       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1163       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1164       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1165       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1166     } else {
1167       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1169       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1170       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1174       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1175       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1176
1177       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1178       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1179       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1180       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1181     }
1182
1183     // In the customized shift lowering, the legal cases in AVX2 will be
1184     // recognized.
1185     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1186     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1187
1188     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1189     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1190
1191     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1192
1193     // Custom lower several nodes for 256-bit types.
1194     for (MVT VT : MVT::vector_valuetypes()) {
1195       if (VT.getScalarSizeInBits() >= 32) {
1196         setOperationAction(ISD::MLOAD,  VT, Legal);
1197         setOperationAction(ISD::MSTORE, VT, Legal);
1198       }
1199       // Extract subvector is special because the value type
1200       // (result) is 128-bit but the source is 256-bit wide.
1201       if (VT.is128BitVector()) {
1202         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1203       }
1204       // Do not attempt to custom lower other non-256-bit vectors
1205       if (!VT.is256BitVector())
1206         continue;
1207
1208       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1209       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1210       setOperationAction(ISD::VSELECT,            VT, Custom);
1211       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1212       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1213       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1214       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1215       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1216     }
1217
1218     if (Subtarget->hasInt256())
1219       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1220
1221
1222     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1223     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1224       MVT VT = (MVT::SimpleValueType)i;
1225
1226       // Do not attempt to promote non-256-bit vectors
1227       if (!VT.is256BitVector())
1228         continue;
1229
1230       setOperationAction(ISD::AND,    VT, Promote);
1231       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1232       setOperationAction(ISD::OR,     VT, Promote);
1233       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1234       setOperationAction(ISD::XOR,    VT, Promote);
1235       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1236       setOperationAction(ISD::LOAD,   VT, Promote);
1237       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1238       setOperationAction(ISD::SELECT, VT, Promote);
1239       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1240     }
1241   }
1242
1243   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1244     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1245     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1246     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1247     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1248
1249     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1250     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1251     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1252
1253     for (MVT VT : MVT::fp_vector_valuetypes())
1254       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1255
1256     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1257     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1258     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1259     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1260     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1261     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1262     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1263     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1264     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1265     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1266     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1267     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1268
1269     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1270     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1271     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1272     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1273     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1274     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1275     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1276     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1277     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1278     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1279     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1280     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1281     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1282
1283     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1284     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1285     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1286     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1287     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1288     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1289
1290     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1291     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1292     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1293     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1294     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1295     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1296     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1297     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1298
1299     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1300     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1301     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1302     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1303     if (Subtarget->is64Bit()) {
1304       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1305       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1306       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1307       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1308     }
1309     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1310     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1311     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1312     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1313     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1314     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1315     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1316     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1317     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1318     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1319     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1320     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1321     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1322     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1323     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1324     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1325
1326     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1327     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1328     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1329     if (Subtarget->hasDQI()) {
1330       setOperationAction(ISD::TRUNCATE,           MVT::v2i1, Custom);
1331       setOperationAction(ISD::TRUNCATE,           MVT::v4i1, Custom);
1332     }
1333     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1334     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1335     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1336     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1337     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1338     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1339     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1340     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1341     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1342     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1343     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1344     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1345     if (Subtarget->hasDQI()) {
1346       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1347       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1348     }
1349     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1350     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1351     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1352     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1353     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1354     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1355     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1356     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1357     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1358     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1359
1360     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1361     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1362     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1363     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1364     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1365
1366     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1367     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1368
1369     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1370
1371     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1372     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1374     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1375     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1376     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1377     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1378     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1379     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1380     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1381     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1382
1383     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1384     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1385
1386     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1387     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1388
1389     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1390
1391     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1392     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1393
1394     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1395     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1396
1397     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1398     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1399
1400     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1401     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1402     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1403     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1404     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1405     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1406
1407     if (Subtarget->hasCDI()) {
1408       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1409       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1410     }
1411     if (Subtarget->hasDQI()) {
1412       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1413       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1414       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1415     }
1416     // Custom lower several nodes.
1417     for (MVT VT : MVT::vector_valuetypes()) {
1418       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1419       if (EltSize == 1) {
1420         setOperationAction(ISD::AND, VT, Legal);
1421         setOperationAction(ISD::OR,  VT, Legal);
1422         setOperationAction(ISD::XOR,  VT, Legal);
1423       }
1424       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1425         setOperationAction(ISD::MGATHER,  VT, Custom);
1426         setOperationAction(ISD::MSCATTER, VT, Custom);
1427       }
1428       // Extract subvector is special because the value type
1429       // (result) is 256/128-bit but the source is 512-bit wide.
1430       if (VT.is128BitVector() || VT.is256BitVector()) {
1431         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1432       }
1433       if (VT.getVectorElementType() == MVT::i1)
1434         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1435
1436       // Do not attempt to custom lower other non-512-bit vectors
1437       if (!VT.is512BitVector())
1438         continue;
1439
1440       if (EltSize >= 32) {
1441         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1442         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1443         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1444         setOperationAction(ISD::VSELECT,             VT, Legal);
1445         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1446         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1447         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1448         setOperationAction(ISD::MLOAD,               VT, Legal);
1449         setOperationAction(ISD::MSTORE,              VT, Legal);
1450       }
1451     }
1452     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1453       MVT VT = (MVT::SimpleValueType)i;
1454
1455       // Do not attempt to promote non-512-bit vectors.
1456       if (!VT.is512BitVector())
1457         continue;
1458
1459       setOperationAction(ISD::SELECT, VT, Promote);
1460       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1461     }
1462   }// has  AVX-512
1463
1464   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1465     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1466     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1467
1468     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1469     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1470
1471     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1472     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1473     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1474     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1475     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1476     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1477     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1478     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1479     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1480     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1481     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1482     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1483     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1484     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1485     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1486     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1487     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1488     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1489     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1490     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1491     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1492     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1493     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1494     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1495     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1496     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1497     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1498
1499     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1500       const MVT VT = (MVT::SimpleValueType)i;
1501
1502       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1503
1504       // Do not attempt to promote non-512-bit vectors.
1505       if (!VT.is512BitVector())
1506         continue;
1507
1508       if (EltSize < 32) {
1509         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1510         setOperationAction(ISD::VSELECT,             VT, Legal);
1511       }
1512     }
1513   }
1514
1515   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1516     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1517     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1518
1519     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1520     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1521     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1522     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1523     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1524     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1525     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1526     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1527     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1528     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1529
1530     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1531     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1532     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1533     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1534     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1535     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1536     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1537     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1538   }
1539
1540   // We want to custom lower some of our intrinsics.
1541   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1542   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1543   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1544   if (!Subtarget->is64Bit())
1545     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1546
1547   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1548   // handle type legalization for these operations here.
1549   //
1550   // FIXME: We really should do custom legalization for addition and
1551   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1552   // than generic legalization for 64-bit multiplication-with-overflow, though.
1553   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1554     // Add/Sub/Mul with overflow operations are custom lowered.
1555     MVT VT = IntVTs[i];
1556     setOperationAction(ISD::SADDO, VT, Custom);
1557     setOperationAction(ISD::UADDO, VT, Custom);
1558     setOperationAction(ISD::SSUBO, VT, Custom);
1559     setOperationAction(ISD::USUBO, VT, Custom);
1560     setOperationAction(ISD::SMULO, VT, Custom);
1561     setOperationAction(ISD::UMULO, VT, Custom);
1562   }
1563
1564
1565   if (!Subtarget->is64Bit()) {
1566     // These libcalls are not available in 32-bit.
1567     setLibcallName(RTLIB::SHL_I128, nullptr);
1568     setLibcallName(RTLIB::SRL_I128, nullptr);
1569     setLibcallName(RTLIB::SRA_I128, nullptr);
1570   }
1571
1572   // Combine sin / cos into one node or libcall if possible.
1573   if (Subtarget->hasSinCos()) {
1574     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1575     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1576     if (Subtarget->isTargetDarwin()) {
1577       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1578       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1579       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1580       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1581     }
1582   }
1583
1584   if (Subtarget->isTargetWin64()) {
1585     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1586     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1587     setOperationAction(ISD::SREM, MVT::i128, Custom);
1588     setOperationAction(ISD::UREM, MVT::i128, Custom);
1589     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1590     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1591   }
1592
1593   // We have target-specific dag combine patterns for the following nodes:
1594   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1595   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1596   setTargetDAGCombine(ISD::BITCAST);
1597   setTargetDAGCombine(ISD::VSELECT);
1598   setTargetDAGCombine(ISD::SELECT);
1599   setTargetDAGCombine(ISD::SHL);
1600   setTargetDAGCombine(ISD::SRA);
1601   setTargetDAGCombine(ISD::SRL);
1602   setTargetDAGCombine(ISD::OR);
1603   setTargetDAGCombine(ISD::AND);
1604   setTargetDAGCombine(ISD::ADD);
1605   setTargetDAGCombine(ISD::FADD);
1606   setTargetDAGCombine(ISD::FSUB);
1607   setTargetDAGCombine(ISD::FMA);
1608   setTargetDAGCombine(ISD::SUB);
1609   setTargetDAGCombine(ISD::LOAD);
1610   setTargetDAGCombine(ISD::MLOAD);
1611   setTargetDAGCombine(ISD::STORE);
1612   setTargetDAGCombine(ISD::MSTORE);
1613   setTargetDAGCombine(ISD::ZERO_EXTEND);
1614   setTargetDAGCombine(ISD::ANY_EXTEND);
1615   setTargetDAGCombine(ISD::SIGN_EXTEND);
1616   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1617   setTargetDAGCombine(ISD::SINT_TO_FP);
1618   setTargetDAGCombine(ISD::SETCC);
1619   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1620   setTargetDAGCombine(ISD::BUILD_VECTOR);
1621   setTargetDAGCombine(ISD::MUL);
1622   setTargetDAGCombine(ISD::XOR);
1623
1624   computeRegisterProperties(Subtarget->getRegisterInfo());
1625
1626   // On Darwin, -Os means optimize for size without hurting performance,
1627   // do not reduce the limit.
1628   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1629   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1630   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1631   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1632   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1633   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1634   setPrefLoopAlignment(4); // 2^4 bytes.
1635
1636   // Predictable cmov don't hurt on atom because it's in-order.
1637   PredictableSelectIsExpensive = !Subtarget->isAtom();
1638   EnableExtLdPromotion = true;
1639   setPrefFunctionAlignment(4); // 2^4 bytes.
1640
1641   verifyIntrinsicTables();
1642 }
1643
1644 // This has so far only been implemented for 64-bit MachO.
1645 bool X86TargetLowering::useLoadStackGuardNode() const {
1646   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1647 }
1648
1649 TargetLoweringBase::LegalizeTypeAction
1650 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1651   if (ExperimentalVectorWideningLegalization &&
1652       VT.getVectorNumElements() != 1 &&
1653       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1654     return TypeWidenVector;
1655
1656   return TargetLoweringBase::getPreferredVectorAction(VT);
1657 }
1658
1659 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1660   if (!VT.isVector())
1661     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1662
1663   const unsigned NumElts = VT.getVectorNumElements();
1664   const EVT EltVT = VT.getVectorElementType();
1665   if (VT.is512BitVector()) {
1666     if (Subtarget->hasAVX512())
1667       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1668           EltVT == MVT::f32 || EltVT == MVT::f64)
1669         switch(NumElts) {
1670         case  8: return MVT::v8i1;
1671         case 16: return MVT::v16i1;
1672       }
1673     if (Subtarget->hasBWI())
1674       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1675         switch(NumElts) {
1676         case 32: return MVT::v32i1;
1677         case 64: return MVT::v64i1;
1678       }
1679   }
1680
1681   if (VT.is256BitVector() || VT.is128BitVector()) {
1682     if (Subtarget->hasVLX())
1683       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1684           EltVT == MVT::f32 || EltVT == MVT::f64)
1685         switch(NumElts) {
1686         case 2: return MVT::v2i1;
1687         case 4: return MVT::v4i1;
1688         case 8: return MVT::v8i1;
1689       }
1690     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1691       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1692         switch(NumElts) {
1693         case  8: return MVT::v8i1;
1694         case 16: return MVT::v16i1;
1695         case 32: return MVT::v32i1;
1696       }
1697   }
1698
1699   return VT.changeVectorElementTypeToInteger();
1700 }
1701
1702 /// Helper for getByValTypeAlignment to determine
1703 /// the desired ByVal argument alignment.
1704 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1705   if (MaxAlign == 16)
1706     return;
1707   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1708     if (VTy->getBitWidth() == 128)
1709       MaxAlign = 16;
1710   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1711     unsigned EltAlign = 0;
1712     getMaxByValAlign(ATy->getElementType(), EltAlign);
1713     if (EltAlign > MaxAlign)
1714       MaxAlign = EltAlign;
1715   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1716     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1717       unsigned EltAlign = 0;
1718       getMaxByValAlign(STy->getElementType(i), EltAlign);
1719       if (EltAlign > MaxAlign)
1720         MaxAlign = EltAlign;
1721       if (MaxAlign == 16)
1722         break;
1723     }
1724   }
1725 }
1726
1727 /// Return the desired alignment for ByVal aggregate
1728 /// function arguments in the caller parameter area. For X86, aggregates
1729 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1730 /// are at 4-byte boundaries.
1731 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1732   if (Subtarget->is64Bit()) {
1733     // Max of 8 and alignment of type.
1734     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1735     if (TyAlign > 8)
1736       return TyAlign;
1737     return 8;
1738   }
1739
1740   unsigned Align = 4;
1741   if (Subtarget->hasSSE1())
1742     getMaxByValAlign(Ty, Align);
1743   return Align;
1744 }
1745
1746 /// Returns the target specific optimal type for load
1747 /// and store operations as a result of memset, memcpy, and memmove
1748 /// lowering. If DstAlign is zero that means it's safe to destination
1749 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1750 /// means there isn't a need to check it against alignment requirement,
1751 /// probably because the source does not need to be loaded. If 'IsMemset' is
1752 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1753 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1754 /// source is constant so it does not need to be loaded.
1755 /// It returns EVT::Other if the type should be determined using generic
1756 /// target-independent logic.
1757 EVT
1758 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1759                                        unsigned DstAlign, unsigned SrcAlign,
1760                                        bool IsMemset, bool ZeroMemset,
1761                                        bool MemcpyStrSrc,
1762                                        MachineFunction &MF) const {
1763   const Function *F = MF.getFunction();
1764   if ((!IsMemset || ZeroMemset) &&
1765       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1766     if (Size >= 16 &&
1767         (Subtarget->isUnalignedMemAccessFast() ||
1768          ((DstAlign == 0 || DstAlign >= 16) &&
1769           (SrcAlign == 0 || SrcAlign >= 16)))) {
1770       if (Size >= 32) {
1771         if (Subtarget->hasInt256())
1772           return MVT::v8i32;
1773         if (Subtarget->hasFp256())
1774           return MVT::v8f32;
1775       }
1776       if (Subtarget->hasSSE2())
1777         return MVT::v4i32;
1778       if (Subtarget->hasSSE1())
1779         return MVT::v4f32;
1780     } else if (!MemcpyStrSrc && Size >= 8 &&
1781                !Subtarget->is64Bit() &&
1782                Subtarget->hasSSE2()) {
1783       // Do not use f64 to lower memcpy if source is string constant. It's
1784       // better to use i32 to avoid the loads.
1785       return MVT::f64;
1786     }
1787   }
1788   if (Subtarget->is64Bit() && Size >= 8)
1789     return MVT::i64;
1790   return MVT::i32;
1791 }
1792
1793 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1794   if (VT == MVT::f32)
1795     return X86ScalarSSEf32;
1796   else if (VT == MVT::f64)
1797     return X86ScalarSSEf64;
1798   return true;
1799 }
1800
1801 bool
1802 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1803                                                   unsigned,
1804                                                   unsigned,
1805                                                   bool *Fast) const {
1806   if (Fast)
1807     *Fast = Subtarget->isUnalignedMemAccessFast();
1808   return true;
1809 }
1810
1811 /// Return the entry encoding for a jump table in the
1812 /// current function.  The returned value is a member of the
1813 /// MachineJumpTableInfo::JTEntryKind enum.
1814 unsigned X86TargetLowering::getJumpTableEncoding() const {
1815   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1816   // symbol.
1817   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1818       Subtarget->isPICStyleGOT())
1819     return MachineJumpTableInfo::EK_Custom32;
1820
1821   // Otherwise, use the normal jump table encoding heuristics.
1822   return TargetLowering::getJumpTableEncoding();
1823 }
1824
1825 bool X86TargetLowering::useSoftFloat() const {
1826   return Subtarget->useSoftFloat();
1827 }
1828
1829 const MCExpr *
1830 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1831                                              const MachineBasicBlock *MBB,
1832                                              unsigned uid,MCContext &Ctx) const{
1833   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1834          Subtarget->isPICStyleGOT());
1835   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1836   // entries.
1837   return MCSymbolRefExpr::create(MBB->getSymbol(),
1838                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1839 }
1840
1841 /// Returns relocation base for the given PIC jumptable.
1842 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1843                                                     SelectionDAG &DAG) const {
1844   if (!Subtarget->is64Bit())
1845     // This doesn't have SDLoc associated with it, but is not really the
1846     // same as a Register.
1847     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1848   return Table;
1849 }
1850
1851 /// This returns the relocation base for the given PIC jumptable,
1852 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1853 const MCExpr *X86TargetLowering::
1854 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1855                              MCContext &Ctx) const {
1856   // X86-64 uses RIP relative addressing based on the jump table label.
1857   if (Subtarget->isPICStyleRIPRel())
1858     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1859
1860   // Otherwise, the reference is relative to the PIC base.
1861   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
1862 }
1863
1864 std::pair<const TargetRegisterClass *, uint8_t>
1865 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1866                                            MVT VT) const {
1867   const TargetRegisterClass *RRC = nullptr;
1868   uint8_t Cost = 1;
1869   switch (VT.SimpleTy) {
1870   default:
1871     return TargetLowering::findRepresentativeClass(TRI, VT);
1872   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1873     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1874     break;
1875   case MVT::x86mmx:
1876     RRC = &X86::VR64RegClass;
1877     break;
1878   case MVT::f32: case MVT::f64:
1879   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1880   case MVT::v4f32: case MVT::v2f64:
1881   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1882   case MVT::v4f64:
1883     RRC = &X86::VR128RegClass;
1884     break;
1885   }
1886   return std::make_pair(RRC, Cost);
1887 }
1888
1889 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1890                                                unsigned &Offset) const {
1891   if (!Subtarget->isTargetLinux())
1892     return false;
1893
1894   if (Subtarget->is64Bit()) {
1895     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1896     Offset = 0x28;
1897     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1898       AddressSpace = 256;
1899     else
1900       AddressSpace = 257;
1901   } else {
1902     // %gs:0x14 on i386
1903     Offset = 0x14;
1904     AddressSpace = 256;
1905   }
1906   return true;
1907 }
1908
1909 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1910                                             unsigned DestAS) const {
1911   assert(SrcAS != DestAS && "Expected different address spaces!");
1912
1913   return SrcAS < 256 && DestAS < 256;
1914 }
1915
1916 //===----------------------------------------------------------------------===//
1917 //               Return Value Calling Convention Implementation
1918 //===----------------------------------------------------------------------===//
1919
1920 #include "X86GenCallingConv.inc"
1921
1922 bool
1923 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1924                                   MachineFunction &MF, bool isVarArg,
1925                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1926                         LLVMContext &Context) const {
1927   SmallVector<CCValAssign, 16> RVLocs;
1928   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1929   return CCInfo.CheckReturn(Outs, RetCC_X86);
1930 }
1931
1932 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
1933   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
1934   return ScratchRegs;
1935 }
1936
1937 SDValue
1938 X86TargetLowering::LowerReturn(SDValue Chain,
1939                                CallingConv::ID CallConv, bool isVarArg,
1940                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1941                                const SmallVectorImpl<SDValue> &OutVals,
1942                                SDLoc dl, SelectionDAG &DAG) const {
1943   MachineFunction &MF = DAG.getMachineFunction();
1944   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1945
1946   SmallVector<CCValAssign, 16> RVLocs;
1947   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
1948   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1949
1950   SDValue Flag;
1951   SmallVector<SDValue, 6> RetOps;
1952   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1953   // Operand #1 = Bytes To Pop
1954   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
1955                    MVT::i16));
1956
1957   // Copy the result values into the output registers.
1958   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1959     CCValAssign &VA = RVLocs[i];
1960     assert(VA.isRegLoc() && "Can only return in registers!");
1961     SDValue ValToCopy = OutVals[i];
1962     EVT ValVT = ValToCopy.getValueType();
1963
1964     // Promote values to the appropriate types.
1965     if (VA.getLocInfo() == CCValAssign::SExt)
1966       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1967     else if (VA.getLocInfo() == CCValAssign::ZExt)
1968       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
1969     else if (VA.getLocInfo() == CCValAssign::AExt) {
1970       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
1971         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1972       else
1973         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
1974     }
1975     else if (VA.getLocInfo() == CCValAssign::BCvt)
1976       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
1977
1978     assert(VA.getLocInfo() != CCValAssign::FPExt &&
1979            "Unexpected FP-extend for return value.");
1980
1981     // If this is x86-64, and we disabled SSE, we can't return FP values,
1982     // or SSE or MMX vectors.
1983     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1984          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1985           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1986       report_fatal_error("SSE register return with SSE disabled");
1987     }
1988     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1989     // llvm-gcc has never done it right and no one has noticed, so this
1990     // should be OK for now.
1991     if (ValVT == MVT::f64 &&
1992         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1993       report_fatal_error("SSE2 register return with SSE2 disabled");
1994
1995     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1996     // the RET instruction and handled by the FP Stackifier.
1997     if (VA.getLocReg() == X86::FP0 ||
1998         VA.getLocReg() == X86::FP1) {
1999       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2000       // change the value to the FP stack register class.
2001       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2002         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2003       RetOps.push_back(ValToCopy);
2004       // Don't emit a copytoreg.
2005       continue;
2006     }
2007
2008     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2009     // which is returned in RAX / RDX.
2010     if (Subtarget->is64Bit()) {
2011       if (ValVT == MVT::x86mmx) {
2012         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2013           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2014           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2015                                   ValToCopy);
2016           // If we don't have SSE2 available, convert to v4f32 so the generated
2017           // register is legal.
2018           if (!Subtarget->hasSSE2())
2019             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2020         }
2021       }
2022     }
2023
2024     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2025     Flag = Chain.getValue(1);
2026     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2027   }
2028
2029   // All x86 ABIs require that for returning structs by value we copy
2030   // the sret argument into %rax/%eax (depending on ABI) for the return.
2031   // We saved the argument into a virtual register in the entry block,
2032   // so now we copy the value out and into %rax/%eax.
2033   //
2034   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2035   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2036   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2037   // either case FuncInfo->setSRetReturnReg() will have been called.
2038   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2039     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
2040
2041     unsigned RetValReg
2042         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2043           X86::RAX : X86::EAX;
2044     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2045     Flag = Chain.getValue(1);
2046
2047     // RAX/EAX now acts like a return value.
2048     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
2049   }
2050
2051   RetOps[0] = Chain;  // Update chain.
2052
2053   // Add the flag if we have it.
2054   if (Flag.getNode())
2055     RetOps.push_back(Flag);
2056
2057   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2058 }
2059
2060 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2061   if (N->getNumValues() != 1)
2062     return false;
2063   if (!N->hasNUsesOfValue(1, 0))
2064     return false;
2065
2066   SDValue TCChain = Chain;
2067   SDNode *Copy = *N->use_begin();
2068   if (Copy->getOpcode() == ISD::CopyToReg) {
2069     // If the copy has a glue operand, we conservatively assume it isn't safe to
2070     // perform a tail call.
2071     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2072       return false;
2073     TCChain = Copy->getOperand(0);
2074   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2075     return false;
2076
2077   bool HasRet = false;
2078   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2079        UI != UE; ++UI) {
2080     if (UI->getOpcode() != X86ISD::RET_FLAG)
2081       return false;
2082     // If we are returning more than one value, we can definitely
2083     // not make a tail call see PR19530
2084     if (UI->getNumOperands() > 4)
2085       return false;
2086     if (UI->getNumOperands() == 4 &&
2087         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2088       return false;
2089     HasRet = true;
2090   }
2091
2092   if (!HasRet)
2093     return false;
2094
2095   Chain = TCChain;
2096   return true;
2097 }
2098
2099 EVT
2100 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2101                                             ISD::NodeType ExtendKind) const {
2102   MVT ReturnMVT;
2103   // TODO: Is this also valid on 32-bit?
2104   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2105     ReturnMVT = MVT::i8;
2106   else
2107     ReturnMVT = MVT::i32;
2108
2109   EVT MinVT = getRegisterType(Context, ReturnMVT);
2110   return VT.bitsLT(MinVT) ? MinVT : VT;
2111 }
2112
2113 /// Lower the result values of a call into the
2114 /// appropriate copies out of appropriate physical registers.
2115 ///
2116 SDValue
2117 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2118                                    CallingConv::ID CallConv, bool isVarArg,
2119                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2120                                    SDLoc dl, SelectionDAG &DAG,
2121                                    SmallVectorImpl<SDValue> &InVals) const {
2122
2123   // Assign locations to each value returned by this call.
2124   SmallVector<CCValAssign, 16> RVLocs;
2125   bool Is64Bit = Subtarget->is64Bit();
2126   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2127                  *DAG.getContext());
2128   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2129
2130   // Copy all of the result registers out of their specified physreg.
2131   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2132     CCValAssign &VA = RVLocs[i];
2133     EVT CopyVT = VA.getLocVT();
2134
2135     // If this is x86-64, and we disabled SSE, we can't return FP values
2136     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2137         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2138       report_fatal_error("SSE register return with SSE disabled");
2139     }
2140
2141     // If we prefer to use the value in xmm registers, copy it out as f80 and
2142     // use a truncate to move it from fp stack reg to xmm reg.
2143     bool RoundAfterCopy = false;
2144     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2145         isScalarFPTypeInSSEReg(VA.getValVT())) {
2146       CopyVT = MVT::f80;
2147       RoundAfterCopy = (CopyVT != VA.getLocVT());
2148     }
2149
2150     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2151                                CopyVT, InFlag).getValue(1);
2152     SDValue Val = Chain.getValue(0);
2153
2154     if (RoundAfterCopy)
2155       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2156                         // This truncation won't change the value.
2157                         DAG.getIntPtrConstant(1, dl));
2158
2159     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2160       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2161
2162     InFlag = Chain.getValue(2);
2163     InVals.push_back(Val);
2164   }
2165
2166   return Chain;
2167 }
2168
2169 //===----------------------------------------------------------------------===//
2170 //                C & StdCall & Fast Calling Convention implementation
2171 //===----------------------------------------------------------------------===//
2172 //  StdCall calling convention seems to be standard for many Windows' API
2173 //  routines and around. It differs from C calling convention just a little:
2174 //  callee should clean up the stack, not caller. Symbols should be also
2175 //  decorated in some fancy way :) It doesn't support any vector arguments.
2176 //  For info on fast calling convention see Fast Calling Convention (tail call)
2177 //  implementation LowerX86_32FastCCCallTo.
2178
2179 /// CallIsStructReturn - Determines whether a call uses struct return
2180 /// semantics.
2181 enum StructReturnType {
2182   NotStructReturn,
2183   RegStructReturn,
2184   StackStructReturn
2185 };
2186 static StructReturnType
2187 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2188   if (Outs.empty())
2189     return NotStructReturn;
2190
2191   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2192   if (!Flags.isSRet())
2193     return NotStructReturn;
2194   if (Flags.isInReg())
2195     return RegStructReturn;
2196   return StackStructReturn;
2197 }
2198
2199 /// Determines whether a function uses struct return semantics.
2200 static StructReturnType
2201 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2202   if (Ins.empty())
2203     return NotStructReturn;
2204
2205   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2206   if (!Flags.isSRet())
2207     return NotStructReturn;
2208   if (Flags.isInReg())
2209     return RegStructReturn;
2210   return StackStructReturn;
2211 }
2212
2213 /// Make a copy of an aggregate at address specified by "Src" to address
2214 /// "Dst" with size and alignment information specified by the specific
2215 /// parameter attribute. The copy will be passed as a byval function parameter.
2216 static SDValue
2217 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2218                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2219                           SDLoc dl) {
2220   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2221
2222   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2223                        /*isVolatile*/false, /*AlwaysInline=*/true,
2224                        /*isTailCall*/false,
2225                        MachinePointerInfo(), MachinePointerInfo());
2226 }
2227
2228 /// Return true if the calling convention is one that
2229 /// supports tail call optimization.
2230 static bool IsTailCallConvention(CallingConv::ID CC) {
2231   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2232           CC == CallingConv::HiPE);
2233 }
2234
2235 /// \brief Return true if the calling convention is a C calling convention.
2236 static bool IsCCallConvention(CallingConv::ID CC) {
2237   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2238           CC == CallingConv::X86_64_SysV);
2239 }
2240
2241 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2242   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2243     return false;
2244
2245   CallSite CS(CI);
2246   CallingConv::ID CalleeCC = CS.getCallingConv();
2247   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2248     return false;
2249
2250   return true;
2251 }
2252
2253 /// Return true if the function is being made into
2254 /// a tailcall target by changing its ABI.
2255 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2256                                    bool GuaranteedTailCallOpt) {
2257   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2258 }
2259
2260 SDValue
2261 X86TargetLowering::LowerMemArgument(SDValue Chain,
2262                                     CallingConv::ID CallConv,
2263                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2264                                     SDLoc dl, SelectionDAG &DAG,
2265                                     const CCValAssign &VA,
2266                                     MachineFrameInfo *MFI,
2267                                     unsigned i) const {
2268   // Create the nodes corresponding to a load from this parameter slot.
2269   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2270   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2271       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2272   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2273   EVT ValVT;
2274
2275   // If value is passed by pointer we have address passed instead of the value
2276   // itself.
2277   bool ExtendedInMem = VA.isExtInLoc() &&
2278     VA.getValVT().getScalarType() == MVT::i1;
2279
2280   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2281     ValVT = VA.getLocVT();
2282   else
2283     ValVT = VA.getValVT();
2284
2285   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2286   // changed with more analysis.
2287   // In case of tail call optimization mark all arguments mutable. Since they
2288   // could be overwritten by lowering of arguments in case of a tail call.
2289   if (Flags.isByVal()) {
2290     unsigned Bytes = Flags.getByValSize();
2291     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2292     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2293     return DAG.getFrameIndex(FI, getPointerTy());
2294   } else {
2295     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2296                                     VA.getLocMemOffset(), isImmutable);
2297     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2298     SDValue Val =  DAG.getLoad(ValVT, dl, Chain, FIN,
2299                                MachinePointerInfo::getFixedStack(FI),
2300                                false, false, false, 0);
2301     return ExtendedInMem ?
2302       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2303   }
2304 }
2305
2306 // FIXME: Get this from tablegen.
2307 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2308                                                 const X86Subtarget *Subtarget) {
2309   assert(Subtarget->is64Bit());
2310
2311   if (Subtarget->isCallingConvWin64(CallConv)) {
2312     static const MCPhysReg GPR64ArgRegsWin64[] = {
2313       X86::RCX, X86::RDX, X86::R8,  X86::R9
2314     };
2315     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2316   }
2317
2318   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2319     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2320   };
2321   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2322 }
2323
2324 // FIXME: Get this from tablegen.
2325 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2326                                                 CallingConv::ID CallConv,
2327                                                 const X86Subtarget *Subtarget) {
2328   assert(Subtarget->is64Bit());
2329   if (Subtarget->isCallingConvWin64(CallConv)) {
2330     // The XMM registers which might contain var arg parameters are shadowed
2331     // in their paired GPR.  So we only need to save the GPR to their home
2332     // slots.
2333     // TODO: __vectorcall will change this.
2334     return None;
2335   }
2336
2337   const Function *Fn = MF.getFunction();
2338   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2339   bool isSoftFloat = Subtarget->useSoftFloat();
2340   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2341          "SSE register cannot be used when SSE is disabled!");
2342   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2343     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2344     // registers.
2345     return None;
2346
2347   static const MCPhysReg XMMArgRegs64Bit[] = {
2348     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2349     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2350   };
2351   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2352 }
2353
2354 SDValue
2355 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2356                                         CallingConv::ID CallConv,
2357                                         bool isVarArg,
2358                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2359                                         SDLoc dl,
2360                                         SelectionDAG &DAG,
2361                                         SmallVectorImpl<SDValue> &InVals)
2362                                           const {
2363   MachineFunction &MF = DAG.getMachineFunction();
2364   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2365   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2366
2367   const Function* Fn = MF.getFunction();
2368   if (Fn->hasExternalLinkage() &&
2369       Subtarget->isTargetCygMing() &&
2370       Fn->getName() == "main")
2371     FuncInfo->setForceFramePointer(true);
2372
2373   MachineFrameInfo *MFI = MF.getFrameInfo();
2374   bool Is64Bit = Subtarget->is64Bit();
2375   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2376
2377   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2378          "Var args not supported with calling convention fastcc, ghc or hipe");
2379
2380   // Assign locations to all of the incoming arguments.
2381   SmallVector<CCValAssign, 16> ArgLocs;
2382   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2383
2384   // Allocate shadow area for Win64
2385   if (IsWin64)
2386     CCInfo.AllocateStack(32, 8);
2387
2388   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2389
2390   unsigned LastVal = ~0U;
2391   SDValue ArgValue;
2392   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2393     CCValAssign &VA = ArgLocs[i];
2394     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2395     // places.
2396     assert(VA.getValNo() != LastVal &&
2397            "Don't support value assigned to multiple locs yet");
2398     (void)LastVal;
2399     LastVal = VA.getValNo();
2400
2401     if (VA.isRegLoc()) {
2402       EVT RegVT = VA.getLocVT();
2403       const TargetRegisterClass *RC;
2404       if (RegVT == MVT::i32)
2405         RC = &X86::GR32RegClass;
2406       else if (Is64Bit && RegVT == MVT::i64)
2407         RC = &X86::GR64RegClass;
2408       else if (RegVT == MVT::f32)
2409         RC = &X86::FR32RegClass;
2410       else if (RegVT == MVT::f64)
2411         RC = &X86::FR64RegClass;
2412       else if (RegVT.is512BitVector())
2413         RC = &X86::VR512RegClass;
2414       else if (RegVT.is256BitVector())
2415         RC = &X86::VR256RegClass;
2416       else if (RegVT.is128BitVector())
2417         RC = &X86::VR128RegClass;
2418       else if (RegVT == MVT::x86mmx)
2419         RC = &X86::VR64RegClass;
2420       else if (RegVT == MVT::i1)
2421         RC = &X86::VK1RegClass;
2422       else if (RegVT == MVT::v8i1)
2423         RC = &X86::VK8RegClass;
2424       else if (RegVT == MVT::v16i1)
2425         RC = &X86::VK16RegClass;
2426       else if (RegVT == MVT::v32i1)
2427         RC = &X86::VK32RegClass;
2428       else if (RegVT == MVT::v64i1)
2429         RC = &X86::VK64RegClass;
2430       else
2431         llvm_unreachable("Unknown argument type!");
2432
2433       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2434       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2435
2436       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2437       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2438       // right size.
2439       if (VA.getLocInfo() == CCValAssign::SExt)
2440         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2441                                DAG.getValueType(VA.getValVT()));
2442       else if (VA.getLocInfo() == CCValAssign::ZExt)
2443         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2444                                DAG.getValueType(VA.getValVT()));
2445       else if (VA.getLocInfo() == CCValAssign::BCvt)
2446         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2447
2448       if (VA.isExtInLoc()) {
2449         // Handle MMX values passed in XMM regs.
2450         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2451           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2452         else
2453           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2454       }
2455     } else {
2456       assert(VA.isMemLoc());
2457       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2458     }
2459
2460     // If value is passed via pointer - do a load.
2461     if (VA.getLocInfo() == CCValAssign::Indirect)
2462       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2463                              MachinePointerInfo(), false, false, false, 0);
2464
2465     InVals.push_back(ArgValue);
2466   }
2467
2468   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2469     // All x86 ABIs require that for returning structs by value we copy the
2470     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2471     // the argument into a virtual register so that we can access it from the
2472     // return points.
2473     if (Ins[i].Flags.isSRet()) {
2474       unsigned Reg = FuncInfo->getSRetReturnReg();
2475       if (!Reg) {
2476         MVT PtrTy = getPointerTy();
2477         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2478         FuncInfo->setSRetReturnReg(Reg);
2479       }
2480       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2481       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2482       break;
2483     }
2484   }
2485
2486   unsigned StackSize = CCInfo.getNextStackOffset();
2487   // Align stack specially for tail calls.
2488   if (FuncIsMadeTailCallSafe(CallConv,
2489                              MF.getTarget().Options.GuaranteedTailCallOpt))
2490     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2491
2492   // If the function takes variable number of arguments, make a frame index for
2493   // the start of the first vararg value... for expansion of llvm.va_start. We
2494   // can skip this if there are no va_start calls.
2495   if (MFI->hasVAStart() &&
2496       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2497                    CallConv != CallingConv::X86_ThisCall))) {
2498     FuncInfo->setVarArgsFrameIndex(
2499         MFI->CreateFixedObject(1, StackSize, true));
2500   }
2501
2502   MachineModuleInfo &MMI = MF.getMMI();
2503   const Function *WinEHParent = nullptr;
2504   if (IsWin64 && MMI.hasWinEHFuncInfo(Fn))
2505     WinEHParent = MMI.getWinEHParent(Fn);
2506   bool IsWinEHOutlined = WinEHParent && WinEHParent != Fn;
2507   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2508
2509   // Figure out if XMM registers are in use.
2510   assert(!(Subtarget->useSoftFloat() &&
2511            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2512          "SSE register cannot be used when SSE is disabled!");
2513
2514   // 64-bit calling conventions support varargs and register parameters, so we
2515   // have to do extra work to spill them in the prologue.
2516   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2517     // Find the first unallocated argument registers.
2518     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2519     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2520     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2521     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2522     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2523            "SSE register cannot be used when SSE is disabled!");
2524
2525     // Gather all the live in physical registers.
2526     SmallVector<SDValue, 6> LiveGPRs;
2527     SmallVector<SDValue, 8> LiveXMMRegs;
2528     SDValue ALVal;
2529     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2530       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2531       LiveGPRs.push_back(
2532           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2533     }
2534     if (!ArgXMMs.empty()) {
2535       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2536       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2537       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2538         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2539         LiveXMMRegs.push_back(
2540             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2541       }
2542     }
2543
2544     if (IsWin64) {
2545       // Get to the caller-allocated home save location.  Add 8 to account
2546       // for the return address.
2547       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2548       FuncInfo->setRegSaveFrameIndex(
2549           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2550       // Fixup to set vararg frame on shadow area (4 x i64).
2551       if (NumIntRegs < 4)
2552         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2553     } else {
2554       // For X86-64, if there are vararg parameters that are passed via
2555       // registers, then we must store them to their spots on the stack so
2556       // they may be loaded by deferencing the result of va_next.
2557       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2558       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2559       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2560           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2561     }
2562
2563     // Store the integer parameter registers.
2564     SmallVector<SDValue, 8> MemOps;
2565     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2566                                       getPointerTy());
2567     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2568     for (SDValue Val : LiveGPRs) {
2569       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2570                                 DAG.getIntPtrConstant(Offset, dl));
2571       SDValue Store =
2572         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2573                      MachinePointerInfo::getFixedStack(
2574                        FuncInfo->getRegSaveFrameIndex(), Offset),
2575                      false, false, 0);
2576       MemOps.push_back(Store);
2577       Offset += 8;
2578     }
2579
2580     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2581       // Now store the XMM (fp + vector) parameter registers.
2582       SmallVector<SDValue, 12> SaveXMMOps;
2583       SaveXMMOps.push_back(Chain);
2584       SaveXMMOps.push_back(ALVal);
2585       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2586                              FuncInfo->getRegSaveFrameIndex(), dl));
2587       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2588                              FuncInfo->getVarArgsFPOffset(), dl));
2589       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2590                         LiveXMMRegs.end());
2591       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2592                                    MVT::Other, SaveXMMOps));
2593     }
2594
2595     if (!MemOps.empty())
2596       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2597   } else if (IsWinEHOutlined) {
2598     // Get to the caller-allocated home save location.  Add 8 to account
2599     // for the return address.
2600     int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2601     FuncInfo->setRegSaveFrameIndex(MFI->CreateFixedObject(
2602         /*Size=*/1, /*SPOffset=*/HomeOffset + 8, /*Immutable=*/false));
2603
2604     MMI.getWinEHFuncInfo(Fn)
2605         .CatchHandlerParentFrameObjIdx[const_cast<Function *>(Fn)] =
2606         FuncInfo->getRegSaveFrameIndex();
2607
2608     // Store the second integer parameter (rdx) into rsp+16 relative to the
2609     // stack pointer at the entry of the function.
2610     SDValue RSFIN =
2611         DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), getPointerTy());
2612     unsigned GPR = MF.addLiveIn(X86::RDX, &X86::GR64RegClass);
2613     SDValue Val = DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64);
2614     Chain = DAG.getStore(
2615         Val.getValue(1), dl, Val, RSFIN,
2616         MachinePointerInfo::getFixedStack(FuncInfo->getRegSaveFrameIndex()),
2617         /*isVolatile=*/true, /*isNonTemporal=*/false, /*Alignment=*/0);
2618   }
2619
2620   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2621     // Find the largest legal vector type.
2622     MVT VecVT = MVT::Other;
2623     // FIXME: Only some x86_32 calling conventions support AVX512.
2624     if (Subtarget->hasAVX512() &&
2625         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2626                      CallConv == CallingConv::Intel_OCL_BI)))
2627       VecVT = MVT::v16f32;
2628     else if (Subtarget->hasAVX())
2629       VecVT = MVT::v8f32;
2630     else if (Subtarget->hasSSE2())
2631       VecVT = MVT::v4f32;
2632
2633     // We forward some GPRs and some vector types.
2634     SmallVector<MVT, 2> RegParmTypes;
2635     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2636     RegParmTypes.push_back(IntVT);
2637     if (VecVT != MVT::Other)
2638       RegParmTypes.push_back(VecVT);
2639
2640     // Compute the set of forwarded registers. The rest are scratch.
2641     SmallVectorImpl<ForwardedRegister> &Forwards =
2642         FuncInfo->getForwardedMustTailRegParms();
2643     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2644
2645     // Conservatively forward AL on x86_64, since it might be used for varargs.
2646     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2647       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2648       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2649     }
2650
2651     // Copy all forwards from physical to virtual registers.
2652     for (ForwardedRegister &F : Forwards) {
2653       // FIXME: Can we use a less constrained schedule?
2654       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2655       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2656       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2657     }
2658   }
2659
2660   // Some CCs need callee pop.
2661   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2662                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2663     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2664   } else {
2665     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2666     // If this is an sret function, the return should pop the hidden pointer.
2667     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2668         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2669         argsAreStructReturn(Ins) == StackStructReturn)
2670       FuncInfo->setBytesToPopOnReturn(4);
2671   }
2672
2673   if (!Is64Bit) {
2674     // RegSaveFrameIndex is X86-64 only.
2675     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2676     if (CallConv == CallingConv::X86_FastCall ||
2677         CallConv == CallingConv::X86_ThisCall)
2678       // fastcc functions can't have varargs.
2679       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2680   }
2681
2682   FuncInfo->setArgumentStackSize(StackSize);
2683
2684   if (IsWinEHParent) {
2685     int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2686     SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2687     MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2688     SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2689     Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2690                          MachinePointerInfo::getFixedStack(UnwindHelpFI),
2691                          /*isVolatile=*/true,
2692                          /*isNonTemporal=*/false, /*Alignment=*/0);
2693   }
2694
2695   return Chain;
2696 }
2697
2698 SDValue
2699 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2700                                     SDValue StackPtr, SDValue Arg,
2701                                     SDLoc dl, SelectionDAG &DAG,
2702                                     const CCValAssign &VA,
2703                                     ISD::ArgFlagsTy Flags) const {
2704   unsigned LocMemOffset = VA.getLocMemOffset();
2705   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2706   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2707   if (Flags.isByVal())
2708     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2709
2710   return DAG.getStore(Chain, dl, Arg, PtrOff,
2711                       MachinePointerInfo::getStack(LocMemOffset),
2712                       false, false, 0);
2713 }
2714
2715 /// Emit a load of return address if tail call
2716 /// optimization is performed and it is required.
2717 SDValue
2718 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2719                                            SDValue &OutRetAddr, SDValue Chain,
2720                                            bool IsTailCall, bool Is64Bit,
2721                                            int FPDiff, SDLoc dl) const {
2722   // Adjust the Return address stack slot.
2723   EVT VT = getPointerTy();
2724   OutRetAddr = getReturnAddressFrameIndex(DAG);
2725
2726   // Load the "old" Return address.
2727   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2728                            false, false, false, 0);
2729   return SDValue(OutRetAddr.getNode(), 1);
2730 }
2731
2732 /// Emit a store of the return address if tail call
2733 /// optimization is performed and it is required (FPDiff!=0).
2734 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2735                                         SDValue Chain, SDValue RetAddrFrIdx,
2736                                         EVT PtrVT, unsigned SlotSize,
2737                                         int FPDiff, SDLoc dl) {
2738   // Store the return address to the appropriate stack slot.
2739   if (!FPDiff) return Chain;
2740   // Calculate the new stack slot for the return address.
2741   int NewReturnAddrFI =
2742     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2743                                          false);
2744   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2745   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2746                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2747                        false, false, 0);
2748   return Chain;
2749 }
2750
2751 SDValue
2752 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2753                              SmallVectorImpl<SDValue> &InVals) const {
2754   SelectionDAG &DAG                     = CLI.DAG;
2755   SDLoc &dl                             = CLI.DL;
2756   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2757   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2758   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2759   SDValue Chain                         = CLI.Chain;
2760   SDValue Callee                        = CLI.Callee;
2761   CallingConv::ID CallConv              = CLI.CallConv;
2762   bool &isTailCall                      = CLI.IsTailCall;
2763   bool isVarArg                         = CLI.IsVarArg;
2764
2765   MachineFunction &MF = DAG.getMachineFunction();
2766   bool Is64Bit        = Subtarget->is64Bit();
2767   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2768   StructReturnType SR = callIsStructReturn(Outs);
2769   bool IsSibcall      = false;
2770   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2771
2772   if (MF.getTarget().Options.DisableTailCalls)
2773     isTailCall = false;
2774
2775   if (Subtarget->isPICStyleGOT() &&
2776       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2777     // If we are using a GOT, disable tail calls to external symbols with
2778     // default visibility. Tail calling such a symbol requires using a GOT
2779     // relocation, which forces early binding of the symbol. This breaks code
2780     // that require lazy function symbol resolution. Using musttail or
2781     // GuaranteedTailCallOpt will override this.
2782     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2783     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
2784                G->getGlobal()->hasDefaultVisibility()))
2785       isTailCall = false;
2786   }
2787
2788   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2789   if (IsMustTail) {
2790     // Force this to be a tail call.  The verifier rules are enough to ensure
2791     // that we can lower this successfully without moving the return address
2792     // around.
2793     isTailCall = true;
2794   } else if (isTailCall) {
2795     // Check if it's really possible to do a tail call.
2796     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2797                     isVarArg, SR != NotStructReturn,
2798                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2799                     Outs, OutVals, Ins, DAG);
2800
2801     // Sibcalls are automatically detected tailcalls which do not require
2802     // ABI changes.
2803     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2804       IsSibcall = true;
2805
2806     if (isTailCall)
2807       ++NumTailCalls;
2808   }
2809
2810   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2811          "Var args not supported with calling convention fastcc, ghc or hipe");
2812
2813   // Analyze operands of the call, assigning locations to each operand.
2814   SmallVector<CCValAssign, 16> ArgLocs;
2815   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2816
2817   // Allocate shadow area for Win64
2818   if (IsWin64)
2819     CCInfo.AllocateStack(32, 8);
2820
2821   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2822
2823   // Get a count of how many bytes are to be pushed on the stack.
2824   unsigned NumBytes = CCInfo.getNextStackOffset();
2825   if (IsSibcall)
2826     // This is a sibcall. The memory operands are available in caller's
2827     // own caller's stack.
2828     NumBytes = 0;
2829   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2830            IsTailCallConvention(CallConv))
2831     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2832
2833   int FPDiff = 0;
2834   if (isTailCall && !IsSibcall && !IsMustTail) {
2835     // Lower arguments at fp - stackoffset + fpdiff.
2836     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2837
2838     FPDiff = NumBytesCallerPushed - NumBytes;
2839
2840     // Set the delta of movement of the returnaddr stackslot.
2841     // But only set if delta is greater than previous delta.
2842     if (FPDiff < X86Info->getTCReturnAddrDelta())
2843       X86Info->setTCReturnAddrDelta(FPDiff);
2844   }
2845
2846   unsigned NumBytesToPush = NumBytes;
2847   unsigned NumBytesToPop = NumBytes;
2848
2849   // If we have an inalloca argument, all stack space has already been allocated
2850   // for us and be right at the top of the stack.  We don't support multiple
2851   // arguments passed in memory when using inalloca.
2852   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2853     NumBytesToPush = 0;
2854     if (!ArgLocs.back().isMemLoc())
2855       report_fatal_error("cannot use inalloca attribute on a register "
2856                          "parameter");
2857     if (ArgLocs.back().getLocMemOffset() != 0)
2858       report_fatal_error("any parameter with the inalloca attribute must be "
2859                          "the only memory argument");
2860   }
2861
2862   if (!IsSibcall)
2863     Chain = DAG.getCALLSEQ_START(
2864         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
2865
2866   SDValue RetAddrFrIdx;
2867   // Load return address for tail calls.
2868   if (isTailCall && FPDiff)
2869     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2870                                     Is64Bit, FPDiff, dl);
2871
2872   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2873   SmallVector<SDValue, 8> MemOpChains;
2874   SDValue StackPtr;
2875
2876   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2877   // of tail call optimization arguments are handle later.
2878   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2879   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2880     // Skip inalloca arguments, they have already been written.
2881     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2882     if (Flags.isInAlloca())
2883       continue;
2884
2885     CCValAssign &VA = ArgLocs[i];
2886     EVT RegVT = VA.getLocVT();
2887     SDValue Arg = OutVals[i];
2888     bool isByVal = Flags.isByVal();
2889
2890     // Promote the value if needed.
2891     switch (VA.getLocInfo()) {
2892     default: llvm_unreachable("Unknown loc info!");
2893     case CCValAssign::Full: break;
2894     case CCValAssign::SExt:
2895       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2896       break;
2897     case CCValAssign::ZExt:
2898       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2899       break;
2900     case CCValAssign::AExt:
2901       if (Arg.getValueType().isVector() &&
2902           Arg.getValueType().getScalarType() == MVT::i1)
2903         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2904       else if (RegVT.is128BitVector()) {
2905         // Special case: passing MMX values in XMM registers.
2906         Arg = DAG.getBitcast(MVT::i64, Arg);
2907         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2908         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2909       } else
2910         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2911       break;
2912     case CCValAssign::BCvt:
2913       Arg = DAG.getBitcast(RegVT, Arg);
2914       break;
2915     case CCValAssign::Indirect: {
2916       // Store the argument.
2917       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2918       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2919       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2920                            MachinePointerInfo::getFixedStack(FI),
2921                            false, false, 0);
2922       Arg = SpillSlot;
2923       break;
2924     }
2925     }
2926
2927     if (VA.isRegLoc()) {
2928       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2929       if (isVarArg && IsWin64) {
2930         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2931         // shadow reg if callee is a varargs function.
2932         unsigned ShadowReg = 0;
2933         switch (VA.getLocReg()) {
2934         case X86::XMM0: ShadowReg = X86::RCX; break;
2935         case X86::XMM1: ShadowReg = X86::RDX; break;
2936         case X86::XMM2: ShadowReg = X86::R8; break;
2937         case X86::XMM3: ShadowReg = X86::R9; break;
2938         }
2939         if (ShadowReg)
2940           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2941       }
2942     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2943       assert(VA.isMemLoc());
2944       if (!StackPtr.getNode())
2945         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2946                                       getPointerTy());
2947       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2948                                              dl, DAG, VA, Flags));
2949     }
2950   }
2951
2952   if (!MemOpChains.empty())
2953     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2954
2955   if (Subtarget->isPICStyleGOT()) {
2956     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2957     // GOT pointer.
2958     if (!isTailCall) {
2959       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2960                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2961     } else {
2962       // If we are tail calling and generating PIC/GOT style code load the
2963       // address of the callee into ECX. The value in ecx is used as target of
2964       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2965       // for tail calls on PIC/GOT architectures. Normally we would just put the
2966       // address of GOT into ebx and then call target@PLT. But for tail calls
2967       // ebx would be restored (since ebx is callee saved) before jumping to the
2968       // target@PLT.
2969
2970       // Note: The actual moving to ECX is done further down.
2971       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2972       if (G && !G->getGlobal()->hasLocalLinkage() &&
2973           G->getGlobal()->hasDefaultVisibility())
2974         Callee = LowerGlobalAddress(Callee, DAG);
2975       else if (isa<ExternalSymbolSDNode>(Callee))
2976         Callee = LowerExternalSymbol(Callee, DAG);
2977     }
2978   }
2979
2980   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2981     // From AMD64 ABI document:
2982     // For calls that may call functions that use varargs or stdargs
2983     // (prototype-less calls or calls to functions containing ellipsis (...) in
2984     // the declaration) %al is used as hidden argument to specify the number
2985     // of SSE registers used. The contents of %al do not need to match exactly
2986     // the number of registers, but must be an ubound on the number of SSE
2987     // registers used and is in the range 0 - 8 inclusive.
2988
2989     // Count the number of XMM registers allocated.
2990     static const MCPhysReg XMMArgRegs[] = {
2991       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2992       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2993     };
2994     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2995     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2996            && "SSE registers cannot be used when SSE is disabled");
2997
2998     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
2999                                         DAG.getConstant(NumXMMRegs, dl,
3000                                                         MVT::i8)));
3001   }
3002
3003   if (isVarArg && IsMustTail) {
3004     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3005     for (const auto &F : Forwards) {
3006       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3007       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3008     }
3009   }
3010
3011   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3012   // don't need this because the eligibility check rejects calls that require
3013   // shuffling arguments passed in memory.
3014   if (!IsSibcall && isTailCall) {
3015     // Force all the incoming stack arguments to be loaded from the stack
3016     // before any new outgoing arguments are stored to the stack, because the
3017     // outgoing stack slots may alias the incoming argument stack slots, and
3018     // the alias isn't otherwise explicit. This is slightly more conservative
3019     // than necessary, because it means that each store effectively depends
3020     // on every argument instead of just those arguments it would clobber.
3021     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3022
3023     SmallVector<SDValue, 8> MemOpChains2;
3024     SDValue FIN;
3025     int FI = 0;
3026     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3027       CCValAssign &VA = ArgLocs[i];
3028       if (VA.isRegLoc())
3029         continue;
3030       assert(VA.isMemLoc());
3031       SDValue Arg = OutVals[i];
3032       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3033       // Skip inalloca arguments.  They don't require any work.
3034       if (Flags.isInAlloca())
3035         continue;
3036       // Create frame index.
3037       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3038       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3039       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3040       FIN = DAG.getFrameIndex(FI, getPointerTy());
3041
3042       if (Flags.isByVal()) {
3043         // Copy relative to framepointer.
3044         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3045         if (!StackPtr.getNode())
3046           StackPtr = DAG.getCopyFromReg(Chain, dl,
3047                                         RegInfo->getStackRegister(),
3048                                         getPointerTy());
3049         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
3050
3051         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3052                                                          ArgChain,
3053                                                          Flags, DAG, dl));
3054       } else {
3055         // Store relative to framepointer.
3056         MemOpChains2.push_back(
3057           DAG.getStore(ArgChain, dl, Arg, FIN,
3058                        MachinePointerInfo::getFixedStack(FI),
3059                        false, false, 0));
3060       }
3061     }
3062
3063     if (!MemOpChains2.empty())
3064       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3065
3066     // Store the return address to the appropriate stack slot.
3067     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3068                                      getPointerTy(), RegInfo->getSlotSize(),
3069                                      FPDiff, dl);
3070   }
3071
3072   // Build a sequence of copy-to-reg nodes chained together with token chain
3073   // and flag operands which copy the outgoing args into registers.
3074   SDValue InFlag;
3075   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3076     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3077                              RegsToPass[i].second, InFlag);
3078     InFlag = Chain.getValue(1);
3079   }
3080
3081   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3082     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3083     // In the 64-bit large code model, we have to make all calls
3084     // through a register, since the call instruction's 32-bit
3085     // pc-relative offset may not be large enough to hold the whole
3086     // address.
3087   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3088     // If the callee is a GlobalAddress node (quite common, every direct call
3089     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3090     // it.
3091     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3092
3093     // We should use extra load for direct calls to dllimported functions in
3094     // non-JIT mode.
3095     const GlobalValue *GV = G->getGlobal();
3096     if (!GV->hasDLLImportStorageClass()) {
3097       unsigned char OpFlags = 0;
3098       bool ExtraLoad = false;
3099       unsigned WrapperKind = ISD::DELETED_NODE;
3100
3101       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3102       // external symbols most go through the PLT in PIC mode.  If the symbol
3103       // has hidden or protected visibility, or if it is static or local, then
3104       // we don't need to use the PLT - we can directly call it.
3105       if (Subtarget->isTargetELF() &&
3106           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3107           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3108         OpFlags = X86II::MO_PLT;
3109       } else if (Subtarget->isPICStyleStubAny() &&
3110                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3111                  (!Subtarget->getTargetTriple().isMacOSX() ||
3112                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3113         // PC-relative references to external symbols should go through $stub,
3114         // unless we're building with the leopard linker or later, which
3115         // automatically synthesizes these stubs.
3116         OpFlags = X86II::MO_DARWIN_STUB;
3117       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3118                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3119         // If the function is marked as non-lazy, generate an indirect call
3120         // which loads from the GOT directly. This avoids runtime overhead
3121         // at the cost of eager binding (and one extra byte of encoding).
3122         OpFlags = X86II::MO_GOTPCREL;
3123         WrapperKind = X86ISD::WrapperRIP;
3124         ExtraLoad = true;
3125       }
3126
3127       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3128                                           G->getOffset(), OpFlags);
3129
3130       // Add a wrapper if needed.
3131       if (WrapperKind != ISD::DELETED_NODE)
3132         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3133       // Add extra indirection if needed.
3134       if (ExtraLoad)
3135         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3136                              MachinePointerInfo::getGOT(),
3137                              false, false, false, 0);
3138     }
3139   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3140     unsigned char OpFlags = 0;
3141
3142     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3143     // external symbols should go through the PLT.
3144     if (Subtarget->isTargetELF() &&
3145         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3146       OpFlags = X86II::MO_PLT;
3147     } else if (Subtarget->isPICStyleStubAny() &&
3148                (!Subtarget->getTargetTriple().isMacOSX() ||
3149                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3150       // PC-relative references to external symbols should go through $stub,
3151       // unless we're building with the leopard linker or later, which
3152       // automatically synthesizes these stubs.
3153       OpFlags = X86II::MO_DARWIN_STUB;
3154     }
3155
3156     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3157                                          OpFlags);
3158   } else if (Subtarget->isTarget64BitILP32() &&
3159              Callee->getValueType(0) == MVT::i32) {
3160     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3161     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3162   }
3163
3164   // Returns a chain & a flag for retval copy to use.
3165   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3166   SmallVector<SDValue, 8> Ops;
3167
3168   if (!IsSibcall && isTailCall) {
3169     Chain = DAG.getCALLSEQ_END(Chain,
3170                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3171                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3172     InFlag = Chain.getValue(1);
3173   }
3174
3175   Ops.push_back(Chain);
3176   Ops.push_back(Callee);
3177
3178   if (isTailCall)
3179     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3180
3181   // Add argument registers to the end of the list so that they are known live
3182   // into the call.
3183   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3184     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3185                                   RegsToPass[i].second.getValueType()));
3186
3187   // Add a register mask operand representing the call-preserved registers.
3188   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3189   const uint32_t *Mask = TRI->getCallPreservedMask(MF, CallConv);
3190   assert(Mask && "Missing call preserved mask for calling convention");
3191   Ops.push_back(DAG.getRegisterMask(Mask));
3192
3193   if (InFlag.getNode())
3194     Ops.push_back(InFlag);
3195
3196   if (isTailCall) {
3197     // We used to do:
3198     //// If this is the first return lowered for this function, add the regs
3199     //// to the liveout set for the function.
3200     // This isn't right, although it's probably harmless on x86; liveouts
3201     // should be computed from returns not tail calls.  Consider a void
3202     // function making a tail call to a function returning int.
3203     MF.getFrameInfo()->setHasTailCall();
3204     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3205   }
3206
3207   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3208   InFlag = Chain.getValue(1);
3209
3210   // Create the CALLSEQ_END node.
3211   unsigned NumBytesForCalleeToPop;
3212   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3213                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3214     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3215   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3216            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3217            SR == StackStructReturn)
3218     // If this is a call to a struct-return function, the callee
3219     // pops the hidden struct pointer, so we have to push it back.
3220     // This is common for Darwin/X86, Linux & Mingw32 targets.
3221     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3222     NumBytesForCalleeToPop = 4;
3223   else
3224     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3225
3226   // Returns a flag for retval copy to use.
3227   if (!IsSibcall) {
3228     Chain = DAG.getCALLSEQ_END(Chain,
3229                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3230                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3231                                                      true),
3232                                InFlag, dl);
3233     InFlag = Chain.getValue(1);
3234   }
3235
3236   // Handle result values, copying them out of physregs into vregs that we
3237   // return.
3238   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3239                          Ins, dl, DAG, InVals);
3240 }
3241
3242 //===----------------------------------------------------------------------===//
3243 //                Fast Calling Convention (tail call) implementation
3244 //===----------------------------------------------------------------------===//
3245
3246 //  Like std call, callee cleans arguments, convention except that ECX is
3247 //  reserved for storing the tail called function address. Only 2 registers are
3248 //  free for argument passing (inreg). Tail call optimization is performed
3249 //  provided:
3250 //                * tailcallopt is enabled
3251 //                * caller/callee are fastcc
3252 //  On X86_64 architecture with GOT-style position independent code only local
3253 //  (within module) calls are supported at the moment.
3254 //  To keep the stack aligned according to platform abi the function
3255 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3256 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3257 //  If a tail called function callee has more arguments than the caller the
3258 //  caller needs to make sure that there is room to move the RETADDR to. This is
3259 //  achieved by reserving an area the size of the argument delta right after the
3260 //  original RETADDR, but before the saved framepointer or the spilled registers
3261 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3262 //  stack layout:
3263 //    arg1
3264 //    arg2
3265 //    RETADDR
3266 //    [ new RETADDR
3267 //      move area ]
3268 //    (possible EBP)
3269 //    ESI
3270 //    EDI
3271 //    local1 ..
3272
3273 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3274 /// for a 16 byte align requirement.
3275 unsigned
3276 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3277                                                SelectionDAG& DAG) const {
3278   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3279   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3280   unsigned StackAlignment = TFI.getStackAlignment();
3281   uint64_t AlignMask = StackAlignment - 1;
3282   int64_t Offset = StackSize;
3283   unsigned SlotSize = RegInfo->getSlotSize();
3284   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3285     // Number smaller than 12 so just add the difference.
3286     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3287   } else {
3288     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3289     Offset = ((~AlignMask) & Offset) + StackAlignment +
3290       (StackAlignment-SlotSize);
3291   }
3292   return Offset;
3293 }
3294
3295 /// MatchingStackOffset - Return true if the given stack call argument is
3296 /// already available in the same position (relatively) of the caller's
3297 /// incoming argument stack.
3298 static
3299 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3300                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3301                          const X86InstrInfo *TII) {
3302   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3303   int FI = INT_MAX;
3304   if (Arg.getOpcode() == ISD::CopyFromReg) {
3305     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3306     if (!TargetRegisterInfo::isVirtualRegister(VR))
3307       return false;
3308     MachineInstr *Def = MRI->getVRegDef(VR);
3309     if (!Def)
3310       return false;
3311     if (!Flags.isByVal()) {
3312       if (!TII->isLoadFromStackSlot(Def, FI))
3313         return false;
3314     } else {
3315       unsigned Opcode = Def->getOpcode();
3316       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3317            Opcode == X86::LEA64_32r) &&
3318           Def->getOperand(1).isFI()) {
3319         FI = Def->getOperand(1).getIndex();
3320         Bytes = Flags.getByValSize();
3321       } else
3322         return false;
3323     }
3324   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3325     if (Flags.isByVal())
3326       // ByVal argument is passed in as a pointer but it's now being
3327       // dereferenced. e.g.
3328       // define @foo(%struct.X* %A) {
3329       //   tail call @bar(%struct.X* byval %A)
3330       // }
3331       return false;
3332     SDValue Ptr = Ld->getBasePtr();
3333     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3334     if (!FINode)
3335       return false;
3336     FI = FINode->getIndex();
3337   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3338     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3339     FI = FINode->getIndex();
3340     Bytes = Flags.getByValSize();
3341   } else
3342     return false;
3343
3344   assert(FI != INT_MAX);
3345   if (!MFI->isFixedObjectIndex(FI))
3346     return false;
3347   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3348 }
3349
3350 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3351 /// for tail call optimization. Targets which want to do tail call
3352 /// optimization should implement this function.
3353 bool
3354 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3355                                                      CallingConv::ID CalleeCC,
3356                                                      bool isVarArg,
3357                                                      bool isCalleeStructRet,
3358                                                      bool isCallerStructRet,
3359                                                      Type *RetTy,
3360                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3361                                     const SmallVectorImpl<SDValue> &OutVals,
3362                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3363                                                      SelectionDAG &DAG) const {
3364   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3365     return false;
3366
3367   // If -tailcallopt is specified, make fastcc functions tail-callable.
3368   const MachineFunction &MF = DAG.getMachineFunction();
3369   const Function *CallerF = MF.getFunction();
3370
3371   // If the function return type is x86_fp80 and the callee return type is not,
3372   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3373   // perform a tailcall optimization here.
3374   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3375     return false;
3376
3377   CallingConv::ID CallerCC = CallerF->getCallingConv();
3378   bool CCMatch = CallerCC == CalleeCC;
3379   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3380   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3381
3382   // Win64 functions have extra shadow space for argument homing. Don't do the
3383   // sibcall if the caller and callee have mismatched expectations for this
3384   // space.
3385   if (IsCalleeWin64 != IsCallerWin64)
3386     return false;
3387
3388   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3389     if (IsTailCallConvention(CalleeCC) && CCMatch)
3390       return true;
3391     return false;
3392   }
3393
3394   // Look for obvious safe cases to perform tail call optimization that do not
3395   // require ABI changes. This is what gcc calls sibcall.
3396
3397   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3398   // emit a special epilogue.
3399   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3400   if (RegInfo->needsStackRealignment(MF))
3401     return false;
3402
3403   // Also avoid sibcall optimization if either caller or callee uses struct
3404   // return semantics.
3405   if (isCalleeStructRet || isCallerStructRet)
3406     return false;
3407
3408   // An stdcall/thiscall caller is expected to clean up its arguments; the
3409   // callee isn't going to do that.
3410   // FIXME: this is more restrictive than needed. We could produce a tailcall
3411   // when the stack adjustment matches. For example, with a thiscall that takes
3412   // only one argument.
3413   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3414                    CallerCC == CallingConv::X86_ThisCall))
3415     return false;
3416
3417   // Do not sibcall optimize vararg calls unless all arguments are passed via
3418   // registers.
3419   if (isVarArg && !Outs.empty()) {
3420
3421     // Optimizing for varargs on Win64 is unlikely to be safe without
3422     // additional testing.
3423     if (IsCalleeWin64 || IsCallerWin64)
3424       return false;
3425
3426     SmallVector<CCValAssign, 16> ArgLocs;
3427     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3428                    *DAG.getContext());
3429
3430     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3431     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3432       if (!ArgLocs[i].isRegLoc())
3433         return false;
3434   }
3435
3436   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3437   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3438   // this into a sibcall.
3439   bool Unused = false;
3440   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3441     if (!Ins[i].Used) {
3442       Unused = true;
3443       break;
3444     }
3445   }
3446   if (Unused) {
3447     SmallVector<CCValAssign, 16> RVLocs;
3448     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3449                    *DAG.getContext());
3450     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3451     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3452       CCValAssign &VA = RVLocs[i];
3453       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3454         return false;
3455     }
3456   }
3457
3458   // If the calling conventions do not match, then we'd better make sure the
3459   // results are returned in the same way as what the caller expects.
3460   if (!CCMatch) {
3461     SmallVector<CCValAssign, 16> RVLocs1;
3462     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3463                     *DAG.getContext());
3464     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3465
3466     SmallVector<CCValAssign, 16> RVLocs2;
3467     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3468                     *DAG.getContext());
3469     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3470
3471     if (RVLocs1.size() != RVLocs2.size())
3472       return false;
3473     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3474       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3475         return false;
3476       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3477         return false;
3478       if (RVLocs1[i].isRegLoc()) {
3479         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3480           return false;
3481       } else {
3482         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3483           return false;
3484       }
3485     }
3486   }
3487
3488   // If the callee takes no arguments then go on to check the results of the
3489   // call.
3490   if (!Outs.empty()) {
3491     // Check if stack adjustment is needed. For now, do not do this if any
3492     // argument is passed on the stack.
3493     SmallVector<CCValAssign, 16> ArgLocs;
3494     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3495                    *DAG.getContext());
3496
3497     // Allocate shadow area for Win64
3498     if (IsCalleeWin64)
3499       CCInfo.AllocateStack(32, 8);
3500
3501     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3502     if (CCInfo.getNextStackOffset()) {
3503       MachineFunction &MF = DAG.getMachineFunction();
3504       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3505         return false;
3506
3507       // Check if the arguments are already laid out in the right way as
3508       // the caller's fixed stack objects.
3509       MachineFrameInfo *MFI = MF.getFrameInfo();
3510       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3511       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3512       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3513         CCValAssign &VA = ArgLocs[i];
3514         SDValue Arg = OutVals[i];
3515         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3516         if (VA.getLocInfo() == CCValAssign::Indirect)
3517           return false;
3518         if (!VA.isRegLoc()) {
3519           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3520                                    MFI, MRI, TII))
3521             return false;
3522         }
3523       }
3524     }
3525
3526     // If the tailcall address may be in a register, then make sure it's
3527     // possible to register allocate for it. In 32-bit, the call address can
3528     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3529     // callee-saved registers are restored. These happen to be the same
3530     // registers used to pass 'inreg' arguments so watch out for those.
3531     if (!Subtarget->is64Bit() &&
3532         ((!isa<GlobalAddressSDNode>(Callee) &&
3533           !isa<ExternalSymbolSDNode>(Callee)) ||
3534          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3535       unsigned NumInRegs = 0;
3536       // In PIC we need an extra register to formulate the address computation
3537       // for the callee.
3538       unsigned MaxInRegs =
3539         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3540
3541       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3542         CCValAssign &VA = ArgLocs[i];
3543         if (!VA.isRegLoc())
3544           continue;
3545         unsigned Reg = VA.getLocReg();
3546         switch (Reg) {
3547         default: break;
3548         case X86::EAX: case X86::EDX: case X86::ECX:
3549           if (++NumInRegs == MaxInRegs)
3550             return false;
3551           break;
3552         }
3553       }
3554     }
3555   }
3556
3557   return true;
3558 }
3559
3560 FastISel *
3561 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3562                                   const TargetLibraryInfo *libInfo) const {
3563   return X86::createFastISel(funcInfo, libInfo);
3564 }
3565
3566 //===----------------------------------------------------------------------===//
3567 //                           Other Lowering Hooks
3568 //===----------------------------------------------------------------------===//
3569
3570 static bool MayFoldLoad(SDValue Op) {
3571   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3572 }
3573
3574 static bool MayFoldIntoStore(SDValue Op) {
3575   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3576 }
3577
3578 static bool isTargetShuffle(unsigned Opcode) {
3579   switch(Opcode) {
3580   default: return false;
3581   case X86ISD::BLENDI:
3582   case X86ISD::PSHUFB:
3583   case X86ISD::PSHUFD:
3584   case X86ISD::PSHUFHW:
3585   case X86ISD::PSHUFLW:
3586   case X86ISD::SHUFP:
3587   case X86ISD::PALIGNR:
3588   case X86ISD::MOVLHPS:
3589   case X86ISD::MOVLHPD:
3590   case X86ISD::MOVHLPS:
3591   case X86ISD::MOVLPS:
3592   case X86ISD::MOVLPD:
3593   case X86ISD::MOVSHDUP:
3594   case X86ISD::MOVSLDUP:
3595   case X86ISD::MOVDDUP:
3596   case X86ISD::MOVSS:
3597   case X86ISD::MOVSD:
3598   case X86ISD::UNPCKL:
3599   case X86ISD::UNPCKH:
3600   case X86ISD::VPERMILPI:
3601   case X86ISD::VPERM2X128:
3602   case X86ISD::VPERMI:
3603     return true;
3604   }
3605 }
3606
3607 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3608                                     SDValue V1, unsigned TargetMask,
3609                                     SelectionDAG &DAG) {
3610   switch(Opc) {
3611   default: llvm_unreachable("Unknown x86 shuffle node");
3612   case X86ISD::PSHUFD:
3613   case X86ISD::PSHUFHW:
3614   case X86ISD::PSHUFLW:
3615   case X86ISD::VPERMILPI:
3616   case X86ISD::VPERMI:
3617     return DAG.getNode(Opc, dl, VT, V1,
3618                        DAG.getConstant(TargetMask, dl, MVT::i8));
3619   }
3620 }
3621
3622 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3623                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3624   switch(Opc) {
3625   default: llvm_unreachable("Unknown x86 shuffle node");
3626   case X86ISD::MOVLHPS:
3627   case X86ISD::MOVLHPD:
3628   case X86ISD::MOVHLPS:
3629   case X86ISD::MOVLPS:
3630   case X86ISD::MOVLPD:
3631   case X86ISD::MOVSS:
3632   case X86ISD::MOVSD:
3633   case X86ISD::UNPCKL:
3634   case X86ISD::UNPCKH:
3635     return DAG.getNode(Opc, dl, VT, V1, V2);
3636   }
3637 }
3638
3639 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3640   MachineFunction &MF = DAG.getMachineFunction();
3641   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3642   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3643   int ReturnAddrIndex = FuncInfo->getRAIndex();
3644
3645   if (ReturnAddrIndex == 0) {
3646     // Set up a frame object for the return address.
3647     unsigned SlotSize = RegInfo->getSlotSize();
3648     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3649                                                            -(int64_t)SlotSize,
3650                                                            false);
3651     FuncInfo->setRAIndex(ReturnAddrIndex);
3652   }
3653
3654   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3655 }
3656
3657 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3658                                        bool hasSymbolicDisplacement) {
3659   // Offset should fit into 32 bit immediate field.
3660   if (!isInt<32>(Offset))
3661     return false;
3662
3663   // If we don't have a symbolic displacement - we don't have any extra
3664   // restrictions.
3665   if (!hasSymbolicDisplacement)
3666     return true;
3667
3668   // FIXME: Some tweaks might be needed for medium code model.
3669   if (M != CodeModel::Small && M != CodeModel::Kernel)
3670     return false;
3671
3672   // For small code model we assume that latest object is 16MB before end of 31
3673   // bits boundary. We may also accept pretty large negative constants knowing
3674   // that all objects are in the positive half of address space.
3675   if (M == CodeModel::Small && Offset < 16*1024*1024)
3676     return true;
3677
3678   // For kernel code model we know that all object resist in the negative half
3679   // of 32bits address space. We may not accept negative offsets, since they may
3680   // be just off and we may accept pretty large positive ones.
3681   if (M == CodeModel::Kernel && Offset >= 0)
3682     return true;
3683
3684   return false;
3685 }
3686
3687 /// isCalleePop - Determines whether the callee is required to pop its
3688 /// own arguments. Callee pop is necessary to support tail calls.
3689 bool X86::isCalleePop(CallingConv::ID CallingConv,
3690                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3691   switch (CallingConv) {
3692   default:
3693     return false;
3694   case CallingConv::X86_StdCall:
3695   case CallingConv::X86_FastCall:
3696   case CallingConv::X86_ThisCall:
3697     return !is64Bit;
3698   case CallingConv::Fast:
3699   case CallingConv::GHC:
3700   case CallingConv::HiPE:
3701     if (IsVarArg)
3702       return false;
3703     return TailCallOpt;
3704   }
3705 }
3706
3707 /// \brief Return true if the condition is an unsigned comparison operation.
3708 static bool isX86CCUnsigned(unsigned X86CC) {
3709   switch (X86CC) {
3710   default: llvm_unreachable("Invalid integer condition!");
3711   case X86::COND_E:     return true;
3712   case X86::COND_G:     return false;
3713   case X86::COND_GE:    return false;
3714   case X86::COND_L:     return false;
3715   case X86::COND_LE:    return false;
3716   case X86::COND_NE:    return true;
3717   case X86::COND_B:     return true;
3718   case X86::COND_A:     return true;
3719   case X86::COND_BE:    return true;
3720   case X86::COND_AE:    return true;
3721   }
3722   llvm_unreachable("covered switch fell through?!");
3723 }
3724
3725 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3726 /// specific condition code, returning the condition code and the LHS/RHS of the
3727 /// comparison to make.
3728 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3729                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3730   if (!isFP) {
3731     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3732       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3733         // X > -1   -> X == 0, jump !sign.
3734         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3735         return X86::COND_NS;
3736       }
3737       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3738         // X < 0   -> X == 0, jump on sign.
3739         return X86::COND_S;
3740       }
3741       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3742         // X < 1   -> X <= 0
3743         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3744         return X86::COND_LE;
3745       }
3746     }
3747
3748     switch (SetCCOpcode) {
3749     default: llvm_unreachable("Invalid integer condition!");
3750     case ISD::SETEQ:  return X86::COND_E;
3751     case ISD::SETGT:  return X86::COND_G;
3752     case ISD::SETGE:  return X86::COND_GE;
3753     case ISD::SETLT:  return X86::COND_L;
3754     case ISD::SETLE:  return X86::COND_LE;
3755     case ISD::SETNE:  return X86::COND_NE;
3756     case ISD::SETULT: return X86::COND_B;
3757     case ISD::SETUGT: return X86::COND_A;
3758     case ISD::SETULE: return X86::COND_BE;
3759     case ISD::SETUGE: return X86::COND_AE;
3760     }
3761   }
3762
3763   // First determine if it is required or is profitable to flip the operands.
3764
3765   // If LHS is a foldable load, but RHS is not, flip the condition.
3766   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3767       !ISD::isNON_EXTLoad(RHS.getNode())) {
3768     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3769     std::swap(LHS, RHS);
3770   }
3771
3772   switch (SetCCOpcode) {
3773   default: break;
3774   case ISD::SETOLT:
3775   case ISD::SETOLE:
3776   case ISD::SETUGT:
3777   case ISD::SETUGE:
3778     std::swap(LHS, RHS);
3779     break;
3780   }
3781
3782   // On a floating point condition, the flags are set as follows:
3783   // ZF  PF  CF   op
3784   //  0 | 0 | 0 | X > Y
3785   //  0 | 0 | 1 | X < Y
3786   //  1 | 0 | 0 | X == Y
3787   //  1 | 1 | 1 | unordered
3788   switch (SetCCOpcode) {
3789   default: llvm_unreachable("Condcode should be pre-legalized away");
3790   case ISD::SETUEQ:
3791   case ISD::SETEQ:   return X86::COND_E;
3792   case ISD::SETOLT:              // flipped
3793   case ISD::SETOGT:
3794   case ISD::SETGT:   return X86::COND_A;
3795   case ISD::SETOLE:              // flipped
3796   case ISD::SETOGE:
3797   case ISD::SETGE:   return X86::COND_AE;
3798   case ISD::SETUGT:              // flipped
3799   case ISD::SETULT:
3800   case ISD::SETLT:   return X86::COND_B;
3801   case ISD::SETUGE:              // flipped
3802   case ISD::SETULE:
3803   case ISD::SETLE:   return X86::COND_BE;
3804   case ISD::SETONE:
3805   case ISD::SETNE:   return X86::COND_NE;
3806   case ISD::SETUO:   return X86::COND_P;
3807   case ISD::SETO:    return X86::COND_NP;
3808   case ISD::SETOEQ:
3809   case ISD::SETUNE:  return X86::COND_INVALID;
3810   }
3811 }
3812
3813 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3814 /// code. Current x86 isa includes the following FP cmov instructions:
3815 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3816 static bool hasFPCMov(unsigned X86CC) {
3817   switch (X86CC) {
3818   default:
3819     return false;
3820   case X86::COND_B:
3821   case X86::COND_BE:
3822   case X86::COND_E:
3823   case X86::COND_P:
3824   case X86::COND_A:
3825   case X86::COND_AE:
3826   case X86::COND_NE:
3827   case X86::COND_NP:
3828     return true;
3829   }
3830 }
3831
3832 /// isFPImmLegal - Returns true if the target can instruction select the
3833 /// specified FP immediate natively. If false, the legalizer will
3834 /// materialize the FP immediate as a load from a constant pool.
3835 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3836   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3837     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3838       return true;
3839   }
3840   return false;
3841 }
3842
3843 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3844                                               ISD::LoadExtType ExtTy,
3845                                               EVT NewVT) const {
3846   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3847   // relocation target a movq or addq instruction: don't let the load shrink.
3848   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3849   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3850     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3851       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3852   return true;
3853 }
3854
3855 /// \brief Returns true if it is beneficial to convert a load of a constant
3856 /// to just the constant itself.
3857 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3858                                                           Type *Ty) const {
3859   assert(Ty->isIntegerTy());
3860
3861   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3862   if (BitSize == 0 || BitSize > 64)
3863     return false;
3864   return true;
3865 }
3866
3867 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3868                                                 unsigned Index) const {
3869   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3870     return false;
3871
3872   return (Index == 0 || Index == ResVT.getVectorNumElements());
3873 }
3874
3875 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3876   // Speculate cttz only if we can directly use TZCNT.
3877   return Subtarget->hasBMI();
3878 }
3879
3880 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3881   // Speculate ctlz only if we can directly use LZCNT.
3882   return Subtarget->hasLZCNT();
3883 }
3884
3885 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3886 /// the specified range (L, H].
3887 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3888   return (Val < 0) || (Val >= Low && Val < Hi);
3889 }
3890
3891 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3892 /// specified value.
3893 static bool isUndefOrEqual(int Val, int CmpVal) {
3894   return (Val < 0 || Val == CmpVal);
3895 }
3896
3897 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3898 /// from position Pos and ending in Pos+Size, falls within the specified
3899 /// sequential range (Low, Low+Size]. or is undef.
3900 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3901                                        unsigned Pos, unsigned Size, int Low) {
3902   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3903     if (!isUndefOrEqual(Mask[i], Low))
3904       return false;
3905   return true;
3906 }
3907
3908 /// isVEXTRACTIndex - Return true if the specified
3909 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3910 /// suitable for instruction that extract 128 or 256 bit vectors
3911 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3912   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3913   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3914     return false;
3915
3916   // The index should be aligned on a vecWidth-bit boundary.
3917   uint64_t Index =
3918     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3919
3920   MVT VT = N->getSimpleValueType(0);
3921   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3922   bool Result = (Index * ElSize) % vecWidth == 0;
3923
3924   return Result;
3925 }
3926
3927 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3928 /// operand specifies a subvector insert that is suitable for input to
3929 /// insertion of 128 or 256-bit subvectors
3930 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3931   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3932   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3933     return false;
3934   // The index should be aligned on a vecWidth-bit boundary.
3935   uint64_t Index =
3936     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3937
3938   MVT VT = N->getSimpleValueType(0);
3939   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3940   bool Result = (Index * ElSize) % vecWidth == 0;
3941
3942   return Result;
3943 }
3944
3945 bool X86::isVINSERT128Index(SDNode *N) {
3946   return isVINSERTIndex(N, 128);
3947 }
3948
3949 bool X86::isVINSERT256Index(SDNode *N) {
3950   return isVINSERTIndex(N, 256);
3951 }
3952
3953 bool X86::isVEXTRACT128Index(SDNode *N) {
3954   return isVEXTRACTIndex(N, 128);
3955 }
3956
3957 bool X86::isVEXTRACT256Index(SDNode *N) {
3958   return isVEXTRACTIndex(N, 256);
3959 }
3960
3961 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3962   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3963   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3964     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3965
3966   uint64_t Index =
3967     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3968
3969   MVT VecVT = N->getOperand(0).getSimpleValueType();
3970   MVT ElVT = VecVT.getVectorElementType();
3971
3972   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3973   return Index / NumElemsPerChunk;
3974 }
3975
3976 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3977   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3978   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3979     llvm_unreachable("Illegal insert subvector for VINSERT");
3980
3981   uint64_t Index =
3982     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3983
3984   MVT VecVT = N->getSimpleValueType(0);
3985   MVT ElVT = VecVT.getVectorElementType();
3986
3987   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3988   return Index / NumElemsPerChunk;
3989 }
3990
3991 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
3992 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3993 /// and VINSERTI128 instructions.
3994 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
3995   return getExtractVEXTRACTImmediate(N, 128);
3996 }
3997
3998 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
3999 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4000 /// and VINSERTI64x4 instructions.
4001 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4002   return getExtractVEXTRACTImmediate(N, 256);
4003 }
4004
4005 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4006 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4007 /// and VINSERTI128 instructions.
4008 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4009   return getInsertVINSERTImmediate(N, 128);
4010 }
4011
4012 /// getInsertVINSERT256Immediate - Return the appropriate immediate
4013 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
4014 /// and VINSERTI64x4 instructions.
4015 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4016   return getInsertVINSERTImmediate(N, 256);
4017 }
4018
4019 /// isZero - Returns true if Elt is a constant integer zero
4020 static bool isZero(SDValue V) {
4021   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4022   return C && C->isNullValue();
4023 }
4024
4025 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4026 /// constant +0.0.
4027 bool X86::isZeroNode(SDValue Elt) {
4028   if (isZero(Elt))
4029     return true;
4030   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4031     return CFP->getValueAPF().isPosZero();
4032   return false;
4033 }
4034
4035 /// getZeroVector - Returns a vector of specified type with all zero elements.
4036 ///
4037 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4038                              SelectionDAG &DAG, SDLoc dl) {
4039   assert(VT.isVector() && "Expected a vector type");
4040
4041   // Always build SSE zero vectors as <4 x i32> bitcasted
4042   // to their dest type. This ensures they get CSE'd.
4043   SDValue Vec;
4044   if (VT.is128BitVector()) {  // SSE
4045     if (Subtarget->hasSSE2()) {  // SSE2
4046       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4047       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4048     } else { // SSE1
4049       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4050       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4051     }
4052   } else if (VT.is256BitVector()) { // AVX
4053     if (Subtarget->hasInt256()) { // AVX2
4054       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4055       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4056       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4057     } else {
4058       // 256-bit logic and arithmetic instructions in AVX are all
4059       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4060       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4061       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4062       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4063     }
4064   } else if (VT.is512BitVector()) { // AVX-512
4065       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4066       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4067                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4068       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4069   } else if (VT.getScalarType() == MVT::i1) {
4070
4071     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4072             && "Unexpected vector type");
4073     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4074             && "Unexpected vector type");
4075     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4076     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4077     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4078   } else
4079     llvm_unreachable("Unexpected vector type");
4080
4081   return DAG.getBitcast(VT, Vec);
4082 }
4083
4084 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4085                                 SelectionDAG &DAG, SDLoc dl,
4086                                 unsigned vectorWidth) {
4087   assert((vectorWidth == 128 || vectorWidth == 256) &&
4088          "Unsupported vector width");
4089   EVT VT = Vec.getValueType();
4090   EVT ElVT = VT.getVectorElementType();
4091   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4092   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4093                                   VT.getVectorNumElements()/Factor);
4094
4095   // Extract from UNDEF is UNDEF.
4096   if (Vec.getOpcode() == ISD::UNDEF)
4097     return DAG.getUNDEF(ResultVT);
4098
4099   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4100   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4101
4102   // This is the index of the first element of the vectorWidth-bit chunk
4103   // we want.
4104   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4105                                * ElemsPerChunk);
4106
4107   // If the input is a buildvector just emit a smaller one.
4108   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4109     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4110                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4111                                     ElemsPerChunk));
4112
4113   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4114   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4115 }
4116
4117 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4118 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4119 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4120 /// instructions or a simple subregister reference. Idx is an index in the
4121 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4122 /// lowering EXTRACT_VECTOR_ELT operations easier.
4123 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4124                                    SelectionDAG &DAG, SDLoc dl) {
4125   assert((Vec.getValueType().is256BitVector() ||
4126           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4127   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4128 }
4129
4130 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4131 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4132                                    SelectionDAG &DAG, SDLoc dl) {
4133   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4134   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4135 }
4136
4137 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4138                                unsigned IdxVal, SelectionDAG &DAG,
4139                                SDLoc dl, unsigned vectorWidth) {
4140   assert((vectorWidth == 128 || vectorWidth == 256) &&
4141          "Unsupported vector width");
4142   // Inserting UNDEF is Result
4143   if (Vec.getOpcode() == ISD::UNDEF)
4144     return Result;
4145   EVT VT = Vec.getValueType();
4146   EVT ElVT = VT.getVectorElementType();
4147   EVT ResultVT = Result.getValueType();
4148
4149   // Insert the relevant vectorWidth bits.
4150   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4151
4152   // This is the index of the first element of the vectorWidth-bit chunk
4153   // we want.
4154   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4155                                * ElemsPerChunk);
4156
4157   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4158   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4159 }
4160
4161 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4162 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4163 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4164 /// simple superregister reference.  Idx is an index in the 128 bits
4165 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4166 /// lowering INSERT_VECTOR_ELT operations easier.
4167 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4168                                   SelectionDAG &DAG, SDLoc dl) {
4169   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4170
4171   // For insertion into the zero index (low half) of a 256-bit vector, it is
4172   // more efficient to generate a blend with immediate instead of an insert*128.
4173   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4174   // extend the subvector to the size of the result vector. Make sure that
4175   // we are not recursing on that node by checking for undef here.
4176   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4177       Result.getOpcode() != ISD::UNDEF) {
4178     EVT ResultVT = Result.getValueType();
4179     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4180     SDValue Undef = DAG.getUNDEF(ResultVT);
4181     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4182                                  Vec, ZeroIndex);
4183
4184     // The blend instruction, and therefore its mask, depend on the data type.
4185     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4186     if (ScalarType.isFloatingPoint()) {
4187       // Choose either vblendps (float) or vblendpd (double).
4188       unsigned ScalarSize = ScalarType.getSizeInBits();
4189       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4190       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4191       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4192       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4193     }
4194
4195     const X86Subtarget &Subtarget =
4196     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4197
4198     // AVX2 is needed for 256-bit integer blend support.
4199     // Integers must be cast to 32-bit because there is only vpblendd;
4200     // vpblendw can't be used for this because it has a handicapped mask.
4201
4202     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4203     // is still more efficient than using the wrong domain vinsertf128 that
4204     // will be created by InsertSubVector().
4205     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4206
4207     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4208     Vec256 = DAG.getBitcast(CastVT, Vec256);
4209     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4210     return DAG.getBitcast(ResultVT, Vec256);
4211   }
4212
4213   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4214 }
4215
4216 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4217                                   SelectionDAG &DAG, SDLoc dl) {
4218   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4219   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4220 }
4221
4222 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4223 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4224 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4225 /// large BUILD_VECTORS.
4226 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4227                                    unsigned NumElems, SelectionDAG &DAG,
4228                                    SDLoc dl) {
4229   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4230   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4231 }
4232
4233 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4234                                    unsigned NumElems, SelectionDAG &DAG,
4235                                    SDLoc dl) {
4236   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4237   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4238 }
4239
4240 /// getOnesVector - Returns a vector of specified type with all bits set.
4241 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4242 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4243 /// Then bitcast to their original type, ensuring they get CSE'd.
4244 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4245                              SDLoc dl) {
4246   assert(VT.isVector() && "Expected a vector type");
4247
4248   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4249   SDValue Vec;
4250   if (VT.is256BitVector()) {
4251     if (HasInt256) { // AVX2
4252       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4253       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4254     } else { // AVX
4255       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4256       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4257     }
4258   } else if (VT.is128BitVector()) {
4259     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4260   } else
4261     llvm_unreachable("Unexpected vector type");
4262
4263   return DAG.getBitcast(VT, Vec);
4264 }
4265
4266 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4267 /// operation of specified width.
4268 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4269                        SDValue V2) {
4270   unsigned NumElems = VT.getVectorNumElements();
4271   SmallVector<int, 8> Mask;
4272   Mask.push_back(NumElems);
4273   for (unsigned i = 1; i != NumElems; ++i)
4274     Mask.push_back(i);
4275   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4276 }
4277
4278 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4279 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4280                           SDValue V2) {
4281   unsigned NumElems = VT.getVectorNumElements();
4282   SmallVector<int, 8> Mask;
4283   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4284     Mask.push_back(i);
4285     Mask.push_back(i + NumElems);
4286   }
4287   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4288 }
4289
4290 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4291 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4292                           SDValue V2) {
4293   unsigned NumElems = VT.getVectorNumElements();
4294   SmallVector<int, 8> Mask;
4295   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4296     Mask.push_back(i + Half);
4297     Mask.push_back(i + NumElems + Half);
4298   }
4299   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4300 }
4301
4302 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4303 /// vector of zero or undef vector.  This produces a shuffle where the low
4304 /// element of V2 is swizzled into the zero/undef vector, landing at element
4305 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4306 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4307                                            bool IsZero,
4308                                            const X86Subtarget *Subtarget,
4309                                            SelectionDAG &DAG) {
4310   MVT VT = V2.getSimpleValueType();
4311   SDValue V1 = IsZero
4312     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4313   unsigned NumElems = VT.getVectorNumElements();
4314   SmallVector<int, 16> MaskVec;
4315   for (unsigned i = 0; i != NumElems; ++i)
4316     // If this is the insertion idx, put the low elt of V2 here.
4317     MaskVec.push_back(i == Idx ? NumElems : i);
4318   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4319 }
4320
4321 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4322 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4323 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4324 /// shuffles which use a single input multiple times, and in those cases it will
4325 /// adjust the mask to only have indices within that single input.
4326 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4327                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4328   unsigned NumElems = VT.getVectorNumElements();
4329   SDValue ImmN;
4330
4331   IsUnary = false;
4332   bool IsFakeUnary = false;
4333   switch(N->getOpcode()) {
4334   case X86ISD::BLENDI:
4335     ImmN = N->getOperand(N->getNumOperands()-1);
4336     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4337     break;
4338   case X86ISD::SHUFP:
4339     ImmN = N->getOperand(N->getNumOperands()-1);
4340     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4341     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4342     break;
4343   case X86ISD::UNPCKH:
4344     DecodeUNPCKHMask(VT, Mask);
4345     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4346     break;
4347   case X86ISD::UNPCKL:
4348     DecodeUNPCKLMask(VT, Mask);
4349     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4350     break;
4351   case X86ISD::MOVHLPS:
4352     DecodeMOVHLPSMask(NumElems, Mask);
4353     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4354     break;
4355   case X86ISD::MOVLHPS:
4356     DecodeMOVLHPSMask(NumElems, Mask);
4357     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4358     break;
4359   case X86ISD::PALIGNR:
4360     ImmN = N->getOperand(N->getNumOperands()-1);
4361     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4362     break;
4363   case X86ISD::PSHUFD:
4364   case X86ISD::VPERMILPI:
4365     ImmN = N->getOperand(N->getNumOperands()-1);
4366     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4367     IsUnary = true;
4368     break;
4369   case X86ISD::PSHUFHW:
4370     ImmN = N->getOperand(N->getNumOperands()-1);
4371     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4372     IsUnary = true;
4373     break;
4374   case X86ISD::PSHUFLW:
4375     ImmN = N->getOperand(N->getNumOperands()-1);
4376     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4377     IsUnary = true;
4378     break;
4379   case X86ISD::PSHUFB: {
4380     IsUnary = true;
4381     SDValue MaskNode = N->getOperand(1);
4382     while (MaskNode->getOpcode() == ISD::BITCAST)
4383       MaskNode = MaskNode->getOperand(0);
4384
4385     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4386       // If we have a build-vector, then things are easy.
4387       EVT VT = MaskNode.getValueType();
4388       assert(VT.isVector() &&
4389              "Can't produce a non-vector with a build_vector!");
4390       if (!VT.isInteger())
4391         return false;
4392
4393       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4394
4395       SmallVector<uint64_t, 32> RawMask;
4396       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4397         SDValue Op = MaskNode->getOperand(i);
4398         if (Op->getOpcode() == ISD::UNDEF) {
4399           RawMask.push_back((uint64_t)SM_SentinelUndef);
4400           continue;
4401         }
4402         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4403         if (!CN)
4404           return false;
4405         APInt MaskElement = CN->getAPIntValue();
4406
4407         // We now have to decode the element which could be any integer size and
4408         // extract each byte of it.
4409         for (int j = 0; j < NumBytesPerElement; ++j) {
4410           // Note that this is x86 and so always little endian: the low byte is
4411           // the first byte of the mask.
4412           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4413           MaskElement = MaskElement.lshr(8);
4414         }
4415       }
4416       DecodePSHUFBMask(RawMask, Mask);
4417       break;
4418     }
4419
4420     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4421     if (!MaskLoad)
4422       return false;
4423
4424     SDValue Ptr = MaskLoad->getBasePtr();
4425     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4426         Ptr->getOpcode() == X86ISD::WrapperRIP)
4427       Ptr = Ptr->getOperand(0);
4428
4429     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4430     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4431       return false;
4432
4433     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4434       DecodePSHUFBMask(C, Mask);
4435       if (Mask.empty())
4436         return false;
4437       break;
4438     }
4439
4440     return false;
4441   }
4442   case X86ISD::VPERMI:
4443     ImmN = N->getOperand(N->getNumOperands()-1);
4444     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4445     IsUnary = true;
4446     break;
4447   case X86ISD::MOVSS:
4448   case X86ISD::MOVSD:
4449     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4450     break;
4451   case X86ISD::VPERM2X128:
4452     ImmN = N->getOperand(N->getNumOperands()-1);
4453     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4454     if (Mask.empty()) return false;
4455     break;
4456   case X86ISD::MOVSLDUP:
4457     DecodeMOVSLDUPMask(VT, Mask);
4458     IsUnary = true;
4459     break;
4460   case X86ISD::MOVSHDUP:
4461     DecodeMOVSHDUPMask(VT, Mask);
4462     IsUnary = true;
4463     break;
4464   case X86ISD::MOVDDUP:
4465     DecodeMOVDDUPMask(VT, Mask);
4466     IsUnary = true;
4467     break;
4468   case X86ISD::MOVLHPD:
4469   case X86ISD::MOVLPD:
4470   case X86ISD::MOVLPS:
4471     // Not yet implemented
4472     return false;
4473   default: llvm_unreachable("unknown target shuffle node");
4474   }
4475
4476   // If we have a fake unary shuffle, the shuffle mask is spread across two
4477   // inputs that are actually the same node. Re-map the mask to always point
4478   // into the first input.
4479   if (IsFakeUnary)
4480     for (int &M : Mask)
4481       if (M >= (int)Mask.size())
4482         M -= Mask.size();
4483
4484   return true;
4485 }
4486
4487 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4488 /// element of the result of the vector shuffle.
4489 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4490                                    unsigned Depth) {
4491   if (Depth == 6)
4492     return SDValue();  // Limit search depth.
4493
4494   SDValue V = SDValue(N, 0);
4495   EVT VT = V.getValueType();
4496   unsigned Opcode = V.getOpcode();
4497
4498   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4499   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4500     int Elt = SV->getMaskElt(Index);
4501
4502     if (Elt < 0)
4503       return DAG.getUNDEF(VT.getVectorElementType());
4504
4505     unsigned NumElems = VT.getVectorNumElements();
4506     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4507                                          : SV->getOperand(1);
4508     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4509   }
4510
4511   // Recurse into target specific vector shuffles to find scalars.
4512   if (isTargetShuffle(Opcode)) {
4513     MVT ShufVT = V.getSimpleValueType();
4514     unsigned NumElems = ShufVT.getVectorNumElements();
4515     SmallVector<int, 16> ShuffleMask;
4516     bool IsUnary;
4517
4518     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4519       return SDValue();
4520
4521     int Elt = ShuffleMask[Index];
4522     if (Elt < 0)
4523       return DAG.getUNDEF(ShufVT.getVectorElementType());
4524
4525     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4526                                          : N->getOperand(1);
4527     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4528                                Depth+1);
4529   }
4530
4531   // Actual nodes that may contain scalar elements
4532   if (Opcode == ISD::BITCAST) {
4533     V = V.getOperand(0);
4534     EVT SrcVT = V.getValueType();
4535     unsigned NumElems = VT.getVectorNumElements();
4536
4537     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4538       return SDValue();
4539   }
4540
4541   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4542     return (Index == 0) ? V.getOperand(0)
4543                         : DAG.getUNDEF(VT.getVectorElementType());
4544
4545   if (V.getOpcode() == ISD::BUILD_VECTOR)
4546     return V.getOperand(Index);
4547
4548   return SDValue();
4549 }
4550
4551 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4552 ///
4553 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4554                                        unsigned NumNonZero, unsigned NumZero,
4555                                        SelectionDAG &DAG,
4556                                        const X86Subtarget* Subtarget,
4557                                        const TargetLowering &TLI) {
4558   if (NumNonZero > 8)
4559     return SDValue();
4560
4561   SDLoc dl(Op);
4562   SDValue V;
4563   bool First = true;
4564
4565   // SSE4.1 - use PINSRB to insert each byte directly.
4566   if (Subtarget->hasSSE41()) {
4567     for (unsigned i = 0; i < 16; ++i) {
4568       bool isNonZero = (NonZeros & (1 << i)) != 0;
4569       if (isNonZero) {
4570         if (First) {
4571           if (NumZero)
4572             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4573           else
4574             V = DAG.getUNDEF(MVT::v16i8);
4575           First = false;
4576         }
4577         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4578                         MVT::v16i8, V, Op.getOperand(i),
4579                         DAG.getIntPtrConstant(i, dl));
4580       }
4581     }
4582
4583     return V;
4584   }
4585
4586   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4587   for (unsigned i = 0; i < 16; ++i) {
4588     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4589     if (ThisIsNonZero && First) {
4590       if (NumZero)
4591         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4592       else
4593         V = DAG.getUNDEF(MVT::v8i16);
4594       First = false;
4595     }
4596
4597     if ((i & 1) != 0) {
4598       SDValue ThisElt, LastElt;
4599       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4600       if (LastIsNonZero) {
4601         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4602                               MVT::i16, Op.getOperand(i-1));
4603       }
4604       if (ThisIsNonZero) {
4605         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4606         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4607                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4608         if (LastIsNonZero)
4609           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4610       } else
4611         ThisElt = LastElt;
4612
4613       if (ThisElt.getNode())
4614         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4615                         DAG.getIntPtrConstant(i/2, dl));
4616     }
4617   }
4618
4619   return DAG.getBitcast(MVT::v16i8, V);
4620 }
4621
4622 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4623 ///
4624 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4625                                      unsigned NumNonZero, unsigned NumZero,
4626                                      SelectionDAG &DAG,
4627                                      const X86Subtarget* Subtarget,
4628                                      const TargetLowering &TLI) {
4629   if (NumNonZero > 4)
4630     return SDValue();
4631
4632   SDLoc dl(Op);
4633   SDValue V;
4634   bool First = true;
4635   for (unsigned i = 0; i < 8; ++i) {
4636     bool isNonZero = (NonZeros & (1 << i)) != 0;
4637     if (isNonZero) {
4638       if (First) {
4639         if (NumZero)
4640           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4641         else
4642           V = DAG.getUNDEF(MVT::v8i16);
4643         First = false;
4644       }
4645       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4646                       MVT::v8i16, V, Op.getOperand(i),
4647                       DAG.getIntPtrConstant(i, dl));
4648     }
4649   }
4650
4651   return V;
4652 }
4653
4654 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4655 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4656                                      const X86Subtarget *Subtarget,
4657                                      const TargetLowering &TLI) {
4658   // Find all zeroable elements.
4659   std::bitset<4> Zeroable;
4660   for (int i=0; i < 4; ++i) {
4661     SDValue Elt = Op->getOperand(i);
4662     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4663   }
4664   assert(Zeroable.size() - Zeroable.count() > 1 &&
4665          "We expect at least two non-zero elements!");
4666
4667   // We only know how to deal with build_vector nodes where elements are either
4668   // zeroable or extract_vector_elt with constant index.
4669   SDValue FirstNonZero;
4670   unsigned FirstNonZeroIdx;
4671   for (unsigned i=0; i < 4; ++i) {
4672     if (Zeroable[i])
4673       continue;
4674     SDValue Elt = Op->getOperand(i);
4675     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4676         !isa<ConstantSDNode>(Elt.getOperand(1)))
4677       return SDValue();
4678     // Make sure that this node is extracting from a 128-bit vector.
4679     MVT VT = Elt.getOperand(0).getSimpleValueType();
4680     if (!VT.is128BitVector())
4681       return SDValue();
4682     if (!FirstNonZero.getNode()) {
4683       FirstNonZero = Elt;
4684       FirstNonZeroIdx = i;
4685     }
4686   }
4687
4688   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4689   SDValue V1 = FirstNonZero.getOperand(0);
4690   MVT VT = V1.getSimpleValueType();
4691
4692   // See if this build_vector can be lowered as a blend with zero.
4693   SDValue Elt;
4694   unsigned EltMaskIdx, EltIdx;
4695   int Mask[4];
4696   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4697     if (Zeroable[EltIdx]) {
4698       // The zero vector will be on the right hand side.
4699       Mask[EltIdx] = EltIdx+4;
4700       continue;
4701     }
4702
4703     Elt = Op->getOperand(EltIdx);
4704     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4705     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4706     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4707       break;
4708     Mask[EltIdx] = EltIdx;
4709   }
4710
4711   if (EltIdx == 4) {
4712     // Let the shuffle legalizer deal with blend operations.
4713     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4714     if (V1.getSimpleValueType() != VT)
4715       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4716     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4717   }
4718
4719   // See if we can lower this build_vector to a INSERTPS.
4720   if (!Subtarget->hasSSE41())
4721     return SDValue();
4722
4723   SDValue V2 = Elt.getOperand(0);
4724   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4725     V1 = SDValue();
4726
4727   bool CanFold = true;
4728   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4729     if (Zeroable[i])
4730       continue;
4731
4732     SDValue Current = Op->getOperand(i);
4733     SDValue SrcVector = Current->getOperand(0);
4734     if (!V1.getNode())
4735       V1 = SrcVector;
4736     CanFold = SrcVector == V1 &&
4737       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4738   }
4739
4740   if (!CanFold)
4741     return SDValue();
4742
4743   assert(V1.getNode() && "Expected at least two non-zero elements!");
4744   if (V1.getSimpleValueType() != MVT::v4f32)
4745     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4746   if (V2.getSimpleValueType() != MVT::v4f32)
4747     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4748
4749   // Ok, we can emit an INSERTPS instruction.
4750   unsigned ZMask = Zeroable.to_ulong();
4751
4752   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4753   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4754   SDLoc DL(Op);
4755   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
4756                                DAG.getIntPtrConstant(InsertPSMask, DL));
4757   return DAG.getBitcast(VT, Result);
4758 }
4759
4760 /// Return a vector logical shift node.
4761 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4762                          unsigned NumBits, SelectionDAG &DAG,
4763                          const TargetLowering &TLI, SDLoc dl) {
4764   assert(VT.is128BitVector() && "Unknown type for VShift");
4765   MVT ShVT = MVT::v2i64;
4766   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4767   SrcOp = DAG.getBitcast(ShVT, SrcOp);
4768   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4769   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4770   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
4771   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4772 }
4773
4774 static SDValue
4775 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4776
4777   // Check if the scalar load can be widened into a vector load. And if
4778   // the address is "base + cst" see if the cst can be "absorbed" into
4779   // the shuffle mask.
4780   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4781     SDValue Ptr = LD->getBasePtr();
4782     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4783       return SDValue();
4784     EVT PVT = LD->getValueType(0);
4785     if (PVT != MVT::i32 && PVT != MVT::f32)
4786       return SDValue();
4787
4788     int FI = -1;
4789     int64_t Offset = 0;
4790     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4791       FI = FINode->getIndex();
4792       Offset = 0;
4793     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4794                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4795       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4796       Offset = Ptr.getConstantOperandVal(1);
4797       Ptr = Ptr.getOperand(0);
4798     } else {
4799       return SDValue();
4800     }
4801
4802     // FIXME: 256-bit vector instructions don't require a strict alignment,
4803     // improve this code to support it better.
4804     unsigned RequiredAlign = VT.getSizeInBits()/8;
4805     SDValue Chain = LD->getChain();
4806     // Make sure the stack object alignment is at least 16 or 32.
4807     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4808     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4809       if (MFI->isFixedObjectIndex(FI)) {
4810         // Can't change the alignment. FIXME: It's possible to compute
4811         // the exact stack offset and reference FI + adjust offset instead.
4812         // If someone *really* cares about this. That's the way to implement it.
4813         return SDValue();
4814       } else {
4815         MFI->setObjectAlignment(FI, RequiredAlign);
4816       }
4817     }
4818
4819     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4820     // Ptr + (Offset & ~15).
4821     if (Offset < 0)
4822       return SDValue();
4823     if ((Offset % RequiredAlign) & 3)
4824       return SDValue();
4825     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4826     if (StartOffset) {
4827       SDLoc DL(Ptr);
4828       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4829                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
4830     }
4831
4832     int EltNo = (Offset - StartOffset) >> 2;
4833     unsigned NumElems = VT.getVectorNumElements();
4834
4835     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4836     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4837                              LD->getPointerInfo().getWithOffset(StartOffset),
4838                              false, false, false, 0);
4839
4840     SmallVector<int, 8> Mask(NumElems, EltNo);
4841
4842     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4843   }
4844
4845   return SDValue();
4846 }
4847
4848 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4849 /// elements can be replaced by a single large load which has the same value as
4850 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4851 ///
4852 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4853 ///
4854 /// FIXME: we'd also like to handle the case where the last elements are zero
4855 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4856 /// There's even a handy isZeroNode for that purpose.
4857 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4858                                         SDLoc &DL, SelectionDAG &DAG,
4859                                         bool isAfterLegalize) {
4860   unsigned NumElems = Elts.size();
4861
4862   LoadSDNode *LDBase = nullptr;
4863   unsigned LastLoadedElt = -1U;
4864
4865   // For each element in the initializer, see if we've found a load or an undef.
4866   // If we don't find an initial load element, or later load elements are
4867   // non-consecutive, bail out.
4868   for (unsigned i = 0; i < NumElems; ++i) {
4869     SDValue Elt = Elts[i];
4870     // Look through a bitcast.
4871     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4872       Elt = Elt.getOperand(0);
4873     if (!Elt.getNode() ||
4874         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4875       return SDValue();
4876     if (!LDBase) {
4877       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4878         return SDValue();
4879       LDBase = cast<LoadSDNode>(Elt.getNode());
4880       LastLoadedElt = i;
4881       continue;
4882     }
4883     if (Elt.getOpcode() == ISD::UNDEF)
4884       continue;
4885
4886     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4887     EVT LdVT = Elt.getValueType();
4888     // Each loaded element must be the correct fractional portion of the
4889     // requested vector load.
4890     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4891       return SDValue();
4892     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4893       return SDValue();
4894     LastLoadedElt = i;
4895   }
4896
4897   // If we have found an entire vector of loads and undefs, then return a large
4898   // load of the entire vector width starting at the base pointer.  If we found
4899   // consecutive loads for the low half, generate a vzext_load node.
4900   if (LastLoadedElt == NumElems - 1) {
4901     assert(LDBase && "Did not find base load for merging consecutive loads");
4902     EVT EltVT = LDBase->getValueType(0);
4903     // Ensure that the input vector size for the merged loads matches the
4904     // cumulative size of the input elements.
4905     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4906       return SDValue();
4907
4908     if (isAfterLegalize &&
4909         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4910       return SDValue();
4911
4912     SDValue NewLd = SDValue();
4913
4914     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4915                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4916                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4917                         LDBase->getAlignment());
4918
4919     if (LDBase->hasAnyUseOfValue(1)) {
4920       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4921                                      SDValue(LDBase, 1),
4922                                      SDValue(NewLd.getNode(), 1));
4923       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4924       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4925                              SDValue(NewLd.getNode(), 1));
4926     }
4927
4928     return NewLd;
4929   }
4930
4931   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4932   //of a v4i32 / v4f32. It's probably worth generalizing.
4933   EVT EltVT = VT.getVectorElementType();
4934   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4935       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4936     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4937     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4938     SDValue ResNode =
4939         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4940                                 LDBase->getPointerInfo(),
4941                                 LDBase->getAlignment(),
4942                                 false/*isVolatile*/, true/*ReadMem*/,
4943                                 false/*WriteMem*/);
4944
4945     // Make sure the newly-created LOAD is in the same position as LDBase in
4946     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4947     // update uses of LDBase's output chain to use the TokenFactor.
4948     if (LDBase->hasAnyUseOfValue(1)) {
4949       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4950                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4951       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4952       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4953                              SDValue(ResNode.getNode(), 1));
4954     }
4955
4956     return DAG.getBitcast(VT, ResNode);
4957   }
4958   return SDValue();
4959 }
4960
4961 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4962 /// to generate a splat value for the following cases:
4963 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4964 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4965 /// a scalar load, or a constant.
4966 /// The VBROADCAST node is returned when a pattern is found,
4967 /// or SDValue() otherwise.
4968 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4969                                     SelectionDAG &DAG) {
4970   // VBROADCAST requires AVX.
4971   // TODO: Splats could be generated for non-AVX CPUs using SSE
4972   // instructions, but there's less potential gain for only 128-bit vectors.
4973   if (!Subtarget->hasAVX())
4974     return SDValue();
4975
4976   MVT VT = Op.getSimpleValueType();
4977   SDLoc dl(Op);
4978
4979   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4980          "Unsupported vector type for broadcast.");
4981
4982   SDValue Ld;
4983   bool ConstSplatVal;
4984
4985   switch (Op.getOpcode()) {
4986     default:
4987       // Unknown pattern found.
4988       return SDValue();
4989
4990     case ISD::BUILD_VECTOR: {
4991       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4992       BitVector UndefElements;
4993       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4994
4995       // We need a splat of a single value to use broadcast, and it doesn't
4996       // make any sense if the value is only in one element of the vector.
4997       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4998         return SDValue();
4999
5000       Ld = Splat;
5001       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5002                        Ld.getOpcode() == ISD::ConstantFP);
5003
5004       // Make sure that all of the users of a non-constant load are from the
5005       // BUILD_VECTOR node.
5006       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5007         return SDValue();
5008       break;
5009     }
5010
5011     case ISD::VECTOR_SHUFFLE: {
5012       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5013
5014       // Shuffles must have a splat mask where the first element is
5015       // broadcasted.
5016       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5017         return SDValue();
5018
5019       SDValue Sc = Op.getOperand(0);
5020       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5021           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5022
5023         if (!Subtarget->hasInt256())
5024           return SDValue();
5025
5026         // Use the register form of the broadcast instruction available on AVX2.
5027         if (VT.getSizeInBits() >= 256)
5028           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5029         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5030       }
5031
5032       Ld = Sc.getOperand(0);
5033       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5034                        Ld.getOpcode() == ISD::ConstantFP);
5035
5036       // The scalar_to_vector node and the suspected
5037       // load node must have exactly one user.
5038       // Constants may have multiple users.
5039
5040       // AVX-512 has register version of the broadcast
5041       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5042         Ld.getValueType().getSizeInBits() >= 32;
5043       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5044           !hasRegVer))
5045         return SDValue();
5046       break;
5047     }
5048   }
5049
5050   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5051   bool IsGE256 = (VT.getSizeInBits() >= 256);
5052
5053   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5054   // instruction to save 8 or more bytes of constant pool data.
5055   // TODO: If multiple splats are generated to load the same constant,
5056   // it may be detrimental to overall size. There needs to be a way to detect
5057   // that condition to know if this is truly a size win.
5058   const Function *F = DAG.getMachineFunction().getFunction();
5059   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
5060
5061   // Handle broadcasting a single constant scalar from the constant pool
5062   // into a vector.
5063   // On Sandybridge (no AVX2), it is still better to load a constant vector
5064   // from the constant pool and not to broadcast it from a scalar.
5065   // But override that restriction when optimizing for size.
5066   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5067   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5068     EVT CVT = Ld.getValueType();
5069     assert(!CVT.isVector() && "Must not broadcast a vector type");
5070
5071     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5072     // For size optimization, also splat v2f64 and v2i64, and for size opt
5073     // with AVX2, also splat i8 and i16.
5074     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5075     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5076         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5077       const Constant *C = nullptr;
5078       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5079         C = CI->getConstantIntValue();
5080       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5081         C = CF->getConstantFPValue();
5082
5083       assert(C && "Invalid constant type");
5084
5085       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5086       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
5087       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5088       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5089                        MachinePointerInfo::getConstantPool(),
5090                        false, false, false, Alignment);
5091
5092       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5093     }
5094   }
5095
5096   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5097
5098   // Handle AVX2 in-register broadcasts.
5099   if (!IsLoad && Subtarget->hasInt256() &&
5100       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5101     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5102
5103   // The scalar source must be a normal load.
5104   if (!IsLoad)
5105     return SDValue();
5106
5107   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5108       (Subtarget->hasVLX() && ScalarSize == 64))
5109     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5110
5111   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5112   // double since there is no vbroadcastsd xmm
5113   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5114     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5115       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5116   }
5117
5118   // Unsupported broadcast.
5119   return SDValue();
5120 }
5121
5122 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5123 /// underlying vector and index.
5124 ///
5125 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5126 /// index.
5127 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5128                                          SDValue ExtIdx) {
5129   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5130   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5131     return Idx;
5132
5133   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5134   // lowered this:
5135   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5136   // to:
5137   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5138   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5139   //                           undef)
5140   //                       Constant<0>)
5141   // In this case the vector is the extract_subvector expression and the index
5142   // is 2, as specified by the shuffle.
5143   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5144   SDValue ShuffleVec = SVOp->getOperand(0);
5145   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5146   assert(ShuffleVecVT.getVectorElementType() ==
5147          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5148
5149   int ShuffleIdx = SVOp->getMaskElt(Idx);
5150   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5151     ExtractedFromVec = ShuffleVec;
5152     return ShuffleIdx;
5153   }
5154   return Idx;
5155 }
5156
5157 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5158   MVT VT = Op.getSimpleValueType();
5159
5160   // Skip if insert_vec_elt is not supported.
5161   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5162   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5163     return SDValue();
5164
5165   SDLoc DL(Op);
5166   unsigned NumElems = Op.getNumOperands();
5167
5168   SDValue VecIn1;
5169   SDValue VecIn2;
5170   SmallVector<unsigned, 4> InsertIndices;
5171   SmallVector<int, 8> Mask(NumElems, -1);
5172
5173   for (unsigned i = 0; i != NumElems; ++i) {
5174     unsigned Opc = Op.getOperand(i).getOpcode();
5175
5176     if (Opc == ISD::UNDEF)
5177       continue;
5178
5179     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5180       // Quit if more than 1 elements need inserting.
5181       if (InsertIndices.size() > 1)
5182         return SDValue();
5183
5184       InsertIndices.push_back(i);
5185       continue;
5186     }
5187
5188     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5189     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5190     // Quit if non-constant index.
5191     if (!isa<ConstantSDNode>(ExtIdx))
5192       return SDValue();
5193     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5194
5195     // Quit if extracted from vector of different type.
5196     if (ExtractedFromVec.getValueType() != VT)
5197       return SDValue();
5198
5199     if (!VecIn1.getNode())
5200       VecIn1 = ExtractedFromVec;
5201     else if (VecIn1 != ExtractedFromVec) {
5202       if (!VecIn2.getNode())
5203         VecIn2 = ExtractedFromVec;
5204       else if (VecIn2 != ExtractedFromVec)
5205         // Quit if more than 2 vectors to shuffle
5206         return SDValue();
5207     }
5208
5209     if (ExtractedFromVec == VecIn1)
5210       Mask[i] = Idx;
5211     else if (ExtractedFromVec == VecIn2)
5212       Mask[i] = Idx + NumElems;
5213   }
5214
5215   if (!VecIn1.getNode())
5216     return SDValue();
5217
5218   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5219   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5220   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5221     unsigned Idx = InsertIndices[i];
5222     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5223                      DAG.getIntPtrConstant(Idx, DL));
5224   }
5225
5226   return NV;
5227 }
5228
5229 static SDValue ConvertI1VectorToInterger(SDValue Op, SelectionDAG &DAG) {
5230   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5231          Op.getScalarValueSizeInBits() == 1 &&
5232          "Can not convert non-constant vector");
5233   uint64_t Immediate = 0;
5234   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5235     SDValue In = Op.getOperand(idx);
5236     if (In.getOpcode() != ISD::UNDEF)
5237       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5238   }
5239   SDLoc dl(Op);
5240   MVT VT =
5241    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5242   return DAG.getConstant(Immediate, dl, VT);
5243 }
5244 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5245 SDValue
5246 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5247
5248   MVT VT = Op.getSimpleValueType();
5249   assert((VT.getVectorElementType() == MVT::i1) &&
5250          "Unexpected type in LowerBUILD_VECTORvXi1!");
5251
5252   SDLoc dl(Op);
5253   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5254     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5255     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5256     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5257   }
5258
5259   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5260     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5261     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5262     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5263   }
5264
5265   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5266     SDValue Imm = ConvertI1VectorToInterger(Op, DAG);
5267     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5268       return DAG.getBitcast(VT, Imm);
5269     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5270     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5271                         DAG.getIntPtrConstant(0, dl));
5272   }
5273
5274   // Vector has one or more non-const elements
5275   uint64_t Immediate = 0;
5276   SmallVector<unsigned, 16> NonConstIdx;
5277   bool IsSplat = true;
5278   bool HasConstElts = false;
5279   int SplatIdx = -1;
5280   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5281     SDValue In = Op.getOperand(idx);
5282     if (In.getOpcode() == ISD::UNDEF)
5283       continue;
5284     if (!isa<ConstantSDNode>(In))
5285       NonConstIdx.push_back(idx);
5286     else {
5287       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5288       HasConstElts = true;
5289     }
5290     if (SplatIdx == -1)
5291       SplatIdx = idx;
5292     else if (In != Op.getOperand(SplatIdx))
5293       IsSplat = false;
5294   }
5295
5296   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5297   if (IsSplat)
5298     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5299                        DAG.getConstant(1, dl, VT),
5300                        DAG.getConstant(0, dl, VT));
5301
5302   // insert elements one by one
5303   SDValue DstVec;
5304   SDValue Imm;
5305   if (Immediate) {
5306     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5307     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5308   }
5309   else if (HasConstElts)
5310     Imm = DAG.getConstant(0, dl, VT);
5311   else
5312     Imm = DAG.getUNDEF(VT);
5313   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5314     DstVec = DAG.getBitcast(VT, Imm);
5315   else {
5316     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5317     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5318                          DAG.getIntPtrConstant(0, dl));
5319   }
5320
5321   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5322     unsigned InsertIdx = NonConstIdx[i];
5323     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5324                          Op.getOperand(InsertIdx),
5325                          DAG.getIntPtrConstant(InsertIdx, dl));
5326   }
5327   return DstVec;
5328 }
5329
5330 /// \brief Return true if \p N implements a horizontal binop and return the
5331 /// operands for the horizontal binop into V0 and V1.
5332 ///
5333 /// This is a helper function of LowerToHorizontalOp().
5334 /// This function checks that the build_vector \p N in input implements a
5335 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5336 /// operation to match.
5337 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5338 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5339 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5340 /// arithmetic sub.
5341 ///
5342 /// This function only analyzes elements of \p N whose indices are
5343 /// in range [BaseIdx, LastIdx).
5344 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5345                               SelectionDAG &DAG,
5346                               unsigned BaseIdx, unsigned LastIdx,
5347                               SDValue &V0, SDValue &V1) {
5348   EVT VT = N->getValueType(0);
5349
5350   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5351   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5352          "Invalid Vector in input!");
5353
5354   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5355   bool CanFold = true;
5356   unsigned ExpectedVExtractIdx = BaseIdx;
5357   unsigned NumElts = LastIdx - BaseIdx;
5358   V0 = DAG.getUNDEF(VT);
5359   V1 = DAG.getUNDEF(VT);
5360
5361   // Check if N implements a horizontal binop.
5362   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5363     SDValue Op = N->getOperand(i + BaseIdx);
5364
5365     // Skip UNDEFs.
5366     if (Op->getOpcode() == ISD::UNDEF) {
5367       // Update the expected vector extract index.
5368       if (i * 2 == NumElts)
5369         ExpectedVExtractIdx = BaseIdx;
5370       ExpectedVExtractIdx += 2;
5371       continue;
5372     }
5373
5374     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5375
5376     if (!CanFold)
5377       break;
5378
5379     SDValue Op0 = Op.getOperand(0);
5380     SDValue Op1 = Op.getOperand(1);
5381
5382     // Try to match the following pattern:
5383     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5384     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5385         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5386         Op0.getOperand(0) == Op1.getOperand(0) &&
5387         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5388         isa<ConstantSDNode>(Op1.getOperand(1)));
5389     if (!CanFold)
5390       break;
5391
5392     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5393     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5394
5395     if (i * 2 < NumElts) {
5396       if (V0.getOpcode() == ISD::UNDEF) {
5397         V0 = Op0.getOperand(0);
5398         if (V0.getValueType() != VT)
5399           return false;
5400       }
5401     } else {
5402       if (V1.getOpcode() == ISD::UNDEF) {
5403         V1 = Op0.getOperand(0);
5404         if (V1.getValueType() != VT)
5405           return false;
5406       }
5407       if (i * 2 == NumElts)
5408         ExpectedVExtractIdx = BaseIdx;
5409     }
5410
5411     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5412     if (I0 == ExpectedVExtractIdx)
5413       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5414     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5415       // Try to match the following dag sequence:
5416       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5417       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5418     } else
5419       CanFold = false;
5420
5421     ExpectedVExtractIdx += 2;
5422   }
5423
5424   return CanFold;
5425 }
5426
5427 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5428 /// a concat_vector.
5429 ///
5430 /// This is a helper function of LowerToHorizontalOp().
5431 /// This function expects two 256-bit vectors called V0 and V1.
5432 /// At first, each vector is split into two separate 128-bit vectors.
5433 /// Then, the resulting 128-bit vectors are used to implement two
5434 /// horizontal binary operations.
5435 ///
5436 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5437 ///
5438 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5439 /// the two new horizontal binop.
5440 /// When Mode is set, the first horizontal binop dag node would take as input
5441 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5442 /// horizontal binop dag node would take as input the lower 128-bit of V1
5443 /// and the upper 128-bit of V1.
5444 ///   Example:
5445 ///     HADD V0_LO, V0_HI
5446 ///     HADD V1_LO, V1_HI
5447 ///
5448 /// Otherwise, the first horizontal binop dag node takes as input the lower
5449 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5450 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5451 ///   Example:
5452 ///     HADD V0_LO, V1_LO
5453 ///     HADD V0_HI, V1_HI
5454 ///
5455 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5456 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5457 /// the upper 128-bits of the result.
5458 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5459                                      SDLoc DL, SelectionDAG &DAG,
5460                                      unsigned X86Opcode, bool Mode,
5461                                      bool isUndefLO, bool isUndefHI) {
5462   EVT VT = V0.getValueType();
5463   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5464          "Invalid nodes in input!");
5465
5466   unsigned NumElts = VT.getVectorNumElements();
5467   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5468   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5469   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5470   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5471   EVT NewVT = V0_LO.getValueType();
5472
5473   SDValue LO = DAG.getUNDEF(NewVT);
5474   SDValue HI = DAG.getUNDEF(NewVT);
5475
5476   if (Mode) {
5477     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5478     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5479       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5480     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5481       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5482   } else {
5483     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5484     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5485                        V1_LO->getOpcode() != ISD::UNDEF))
5486       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5487
5488     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5489                        V1_HI->getOpcode() != ISD::UNDEF))
5490       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5491   }
5492
5493   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5494 }
5495
5496 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5497 /// node.
5498 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5499                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5500   EVT VT = BV->getValueType(0);
5501   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5502       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5503     return SDValue();
5504
5505   SDLoc DL(BV);
5506   unsigned NumElts = VT.getVectorNumElements();
5507   SDValue InVec0 = DAG.getUNDEF(VT);
5508   SDValue InVec1 = DAG.getUNDEF(VT);
5509
5510   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5511           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5512
5513   // Odd-numbered elements in the input build vector are obtained from
5514   // adding two integer/float elements.
5515   // Even-numbered elements in the input build vector are obtained from
5516   // subtracting two integer/float elements.
5517   unsigned ExpectedOpcode = ISD::FSUB;
5518   unsigned NextExpectedOpcode = ISD::FADD;
5519   bool AddFound = false;
5520   bool SubFound = false;
5521
5522   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5523     SDValue Op = BV->getOperand(i);
5524
5525     // Skip 'undef' values.
5526     unsigned Opcode = Op.getOpcode();
5527     if (Opcode == ISD::UNDEF) {
5528       std::swap(ExpectedOpcode, NextExpectedOpcode);
5529       continue;
5530     }
5531
5532     // Early exit if we found an unexpected opcode.
5533     if (Opcode != ExpectedOpcode)
5534       return SDValue();
5535
5536     SDValue Op0 = Op.getOperand(0);
5537     SDValue Op1 = Op.getOperand(1);
5538
5539     // Try to match the following pattern:
5540     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5541     // Early exit if we cannot match that sequence.
5542     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5543         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5544         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5545         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5546         Op0.getOperand(1) != Op1.getOperand(1))
5547       return SDValue();
5548
5549     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5550     if (I0 != i)
5551       return SDValue();
5552
5553     // We found a valid add/sub node. Update the information accordingly.
5554     if (i & 1)
5555       AddFound = true;
5556     else
5557       SubFound = true;
5558
5559     // Update InVec0 and InVec1.
5560     if (InVec0.getOpcode() == ISD::UNDEF) {
5561       InVec0 = Op0.getOperand(0);
5562       if (InVec0.getValueType() != VT)
5563         return SDValue();
5564     }
5565     if (InVec1.getOpcode() == ISD::UNDEF) {
5566       InVec1 = Op1.getOperand(0);
5567       if (InVec1.getValueType() != VT)
5568         return SDValue();
5569     }
5570
5571     // Make sure that operands in input to each add/sub node always
5572     // come from a same pair of vectors.
5573     if (InVec0 != Op0.getOperand(0)) {
5574       if (ExpectedOpcode == ISD::FSUB)
5575         return SDValue();
5576
5577       // FADD is commutable. Try to commute the operands
5578       // and then test again.
5579       std::swap(Op0, Op1);
5580       if (InVec0 != Op0.getOperand(0))
5581         return SDValue();
5582     }
5583
5584     if (InVec1 != Op1.getOperand(0))
5585       return SDValue();
5586
5587     // Update the pair of expected opcodes.
5588     std::swap(ExpectedOpcode, NextExpectedOpcode);
5589   }
5590
5591   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5592   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5593       InVec1.getOpcode() != ISD::UNDEF)
5594     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5595
5596   return SDValue();
5597 }
5598
5599 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5600 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5601                                    const X86Subtarget *Subtarget,
5602                                    SelectionDAG &DAG) {
5603   EVT VT = BV->getValueType(0);
5604   unsigned NumElts = VT.getVectorNumElements();
5605   unsigned NumUndefsLO = 0;
5606   unsigned NumUndefsHI = 0;
5607   unsigned Half = NumElts/2;
5608
5609   // Count the number of UNDEF operands in the build_vector in input.
5610   for (unsigned i = 0, e = Half; i != e; ++i)
5611     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5612       NumUndefsLO++;
5613
5614   for (unsigned i = Half, e = NumElts; i != e; ++i)
5615     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5616       NumUndefsHI++;
5617
5618   // Early exit if this is either a build_vector of all UNDEFs or all the
5619   // operands but one are UNDEF.
5620   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5621     return SDValue();
5622
5623   SDLoc DL(BV);
5624   SDValue InVec0, InVec1;
5625   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5626     // Try to match an SSE3 float HADD/HSUB.
5627     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5628       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5629
5630     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5631       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5632   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5633     // Try to match an SSSE3 integer HADD/HSUB.
5634     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5635       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5636
5637     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5638       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5639   }
5640
5641   if (!Subtarget->hasAVX())
5642     return SDValue();
5643
5644   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5645     // Try to match an AVX horizontal add/sub of packed single/double
5646     // precision floating point values from 256-bit vectors.
5647     SDValue InVec2, InVec3;
5648     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5649         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5650         ((InVec0.getOpcode() == ISD::UNDEF ||
5651           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5652         ((InVec1.getOpcode() == ISD::UNDEF ||
5653           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5654       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5655
5656     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5657         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5658         ((InVec0.getOpcode() == ISD::UNDEF ||
5659           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5660         ((InVec1.getOpcode() == ISD::UNDEF ||
5661           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5662       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5663   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5664     // Try to match an AVX2 horizontal add/sub of signed integers.
5665     SDValue InVec2, InVec3;
5666     unsigned X86Opcode;
5667     bool CanFold = true;
5668
5669     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5670         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5671         ((InVec0.getOpcode() == ISD::UNDEF ||
5672           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5673         ((InVec1.getOpcode() == ISD::UNDEF ||
5674           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5675       X86Opcode = X86ISD::HADD;
5676     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5677         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5678         ((InVec0.getOpcode() == ISD::UNDEF ||
5679           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5680         ((InVec1.getOpcode() == ISD::UNDEF ||
5681           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5682       X86Opcode = X86ISD::HSUB;
5683     else
5684       CanFold = false;
5685
5686     if (CanFold) {
5687       // Fold this build_vector into a single horizontal add/sub.
5688       // Do this only if the target has AVX2.
5689       if (Subtarget->hasAVX2())
5690         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5691
5692       // Do not try to expand this build_vector into a pair of horizontal
5693       // add/sub if we can emit a pair of scalar add/sub.
5694       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5695         return SDValue();
5696
5697       // Convert this build_vector into a pair of horizontal binop followed by
5698       // a concat vector.
5699       bool isUndefLO = NumUndefsLO == Half;
5700       bool isUndefHI = NumUndefsHI == Half;
5701       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5702                                    isUndefLO, isUndefHI);
5703     }
5704   }
5705
5706   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5707        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5708     unsigned X86Opcode;
5709     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5710       X86Opcode = X86ISD::HADD;
5711     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5712       X86Opcode = X86ISD::HSUB;
5713     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5714       X86Opcode = X86ISD::FHADD;
5715     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5716       X86Opcode = X86ISD::FHSUB;
5717     else
5718       return SDValue();
5719
5720     // Don't try to expand this build_vector into a pair of horizontal add/sub
5721     // if we can simply emit a pair of scalar add/sub.
5722     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5723       return SDValue();
5724
5725     // Convert this build_vector into two horizontal add/sub followed by
5726     // a concat vector.
5727     bool isUndefLO = NumUndefsLO == Half;
5728     bool isUndefHI = NumUndefsHI == Half;
5729     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5730                                  isUndefLO, isUndefHI);
5731   }
5732
5733   return SDValue();
5734 }
5735
5736 SDValue
5737 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5738   SDLoc dl(Op);
5739
5740   MVT VT = Op.getSimpleValueType();
5741   MVT ExtVT = VT.getVectorElementType();
5742   unsigned NumElems = Op.getNumOperands();
5743
5744   // Generate vectors for predicate vectors.
5745   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5746     return LowerBUILD_VECTORvXi1(Op, DAG);
5747
5748   // Vectors containing all zeros can be matched by pxor and xorps later
5749   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5750     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5751     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5752     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5753       return Op;
5754
5755     return getZeroVector(VT, Subtarget, DAG, dl);
5756   }
5757
5758   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5759   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5760   // vpcmpeqd on 256-bit vectors.
5761   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5762     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5763       return Op;
5764
5765     if (!VT.is512BitVector())
5766       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5767   }
5768
5769   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
5770   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
5771     return AddSub;
5772   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
5773     return HorizontalOp;
5774   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
5775     return Broadcast;
5776
5777   unsigned EVTBits = ExtVT.getSizeInBits();
5778
5779   unsigned NumZero  = 0;
5780   unsigned NumNonZero = 0;
5781   unsigned NonZeros = 0;
5782   bool IsAllConstants = true;
5783   SmallSet<SDValue, 8> Values;
5784   for (unsigned i = 0; i < NumElems; ++i) {
5785     SDValue Elt = Op.getOperand(i);
5786     if (Elt.getOpcode() == ISD::UNDEF)
5787       continue;
5788     Values.insert(Elt);
5789     if (Elt.getOpcode() != ISD::Constant &&
5790         Elt.getOpcode() != ISD::ConstantFP)
5791       IsAllConstants = false;
5792     if (X86::isZeroNode(Elt))
5793       NumZero++;
5794     else {
5795       NonZeros |= (1 << i);
5796       NumNonZero++;
5797     }
5798   }
5799
5800   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5801   if (NumNonZero == 0)
5802     return DAG.getUNDEF(VT);
5803
5804   // Special case for single non-zero, non-undef, element.
5805   if (NumNonZero == 1) {
5806     unsigned Idx = countTrailingZeros(NonZeros);
5807     SDValue Item = Op.getOperand(Idx);
5808
5809     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5810     // the value are obviously zero, truncate the value to i32 and do the
5811     // insertion that way.  Only do this if the value is non-constant or if the
5812     // value is a constant being inserted into element 0.  It is cheaper to do
5813     // a constant pool load than it is to do a movd + shuffle.
5814     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5815         (!IsAllConstants || Idx == 0)) {
5816       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5817         // Handle SSE only.
5818         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5819         EVT VecVT = MVT::v4i32;
5820
5821         // Truncate the value (which may itself be a constant) to i32, and
5822         // convert it to a vector with movd (S2V+shuffle to zero extend).
5823         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5824         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5825         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
5826                                       Item, Idx * 2, true, Subtarget, DAG));
5827       }
5828     }
5829
5830     // If we have a constant or non-constant insertion into the low element of
5831     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5832     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5833     // depending on what the source datatype is.
5834     if (Idx == 0) {
5835       if (NumZero == 0)
5836         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5837
5838       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5839           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5840         if (VT.is512BitVector()) {
5841           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5842           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5843                              Item, DAG.getIntPtrConstant(0, dl));
5844         }
5845         assert((VT.is128BitVector() || VT.is256BitVector()) &&
5846                "Expected an SSE value type!");
5847         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5848         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5849         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5850       }
5851
5852       // We can't directly insert an i8 or i16 into a vector, so zero extend
5853       // it to i32 first.
5854       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5855         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5856         if (VT.is256BitVector()) {
5857           if (Subtarget->hasAVX()) {
5858             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
5859             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5860           } else {
5861             // Without AVX, we need to extend to a 128-bit vector and then
5862             // insert into the 256-bit vector.
5863             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5864             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5865             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5866           }
5867         } else {
5868           assert(VT.is128BitVector() && "Expected an SSE value type!");
5869           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5870           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5871         }
5872         return DAG.getBitcast(VT, Item);
5873       }
5874     }
5875
5876     // Is it a vector logical left shift?
5877     if (NumElems == 2 && Idx == 1 &&
5878         X86::isZeroNode(Op.getOperand(0)) &&
5879         !X86::isZeroNode(Op.getOperand(1))) {
5880       unsigned NumBits = VT.getSizeInBits();
5881       return getVShift(true, VT,
5882                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5883                                    VT, Op.getOperand(1)),
5884                        NumBits/2, DAG, *this, dl);
5885     }
5886
5887     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5888       return SDValue();
5889
5890     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5891     // is a non-constant being inserted into an element other than the low one,
5892     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5893     // movd/movss) to move this into the low element, then shuffle it into
5894     // place.
5895     if (EVTBits == 32) {
5896       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5897       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5898     }
5899   }
5900
5901   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5902   if (Values.size() == 1) {
5903     if (EVTBits == 32) {
5904       // Instead of a shuffle like this:
5905       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5906       // Check if it's possible to issue this instead.
5907       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5908       unsigned Idx = countTrailingZeros(NonZeros);
5909       SDValue Item = Op.getOperand(Idx);
5910       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5911         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5912     }
5913     return SDValue();
5914   }
5915
5916   // A vector full of immediates; various special cases are already
5917   // handled, so this is best done with a single constant-pool load.
5918   if (IsAllConstants)
5919     return SDValue();
5920
5921   // For AVX-length vectors, see if we can use a vector load to get all of the
5922   // elements, otherwise build the individual 128-bit pieces and use
5923   // shuffles to put them in place.
5924   if (VT.is256BitVector() || VT.is512BitVector()) {
5925     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5926
5927     // Check for a build vector of consecutive loads.
5928     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5929       return LD;
5930
5931     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5932
5933     // Build both the lower and upper subvector.
5934     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5935                                 makeArrayRef(&V[0], NumElems/2));
5936     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5937                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5938
5939     // Recreate the wider vector with the lower and upper part.
5940     if (VT.is256BitVector())
5941       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5942     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5943   }
5944
5945   // Let legalizer expand 2-wide build_vectors.
5946   if (EVTBits == 64) {
5947     if (NumNonZero == 1) {
5948       // One half is zero or undef.
5949       unsigned Idx = countTrailingZeros(NonZeros);
5950       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5951                                  Op.getOperand(Idx));
5952       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5953     }
5954     return SDValue();
5955   }
5956
5957   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5958   if (EVTBits == 8 && NumElems == 16)
5959     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5960                                         Subtarget, *this))
5961       return V;
5962
5963   if (EVTBits == 16 && NumElems == 8)
5964     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5965                                       Subtarget, *this))
5966       return V;
5967
5968   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5969   if (EVTBits == 32 && NumElems == 4)
5970     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
5971       return V;
5972
5973   // If element VT is == 32 bits, turn it into a number of shuffles.
5974   SmallVector<SDValue, 8> V(NumElems);
5975   if (NumElems == 4 && NumZero > 0) {
5976     for (unsigned i = 0; i < 4; ++i) {
5977       bool isZero = !(NonZeros & (1 << i));
5978       if (isZero)
5979         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5980       else
5981         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5982     }
5983
5984     for (unsigned i = 0; i < 2; ++i) {
5985       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5986         default: break;
5987         case 0:
5988           V[i] = V[i*2];  // Must be a zero vector.
5989           break;
5990         case 1:
5991           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5992           break;
5993         case 2:
5994           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5995           break;
5996         case 3:
5997           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5998           break;
5999       }
6000     }
6001
6002     bool Reverse1 = (NonZeros & 0x3) == 2;
6003     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6004     int MaskVec[] = {
6005       Reverse1 ? 1 : 0,
6006       Reverse1 ? 0 : 1,
6007       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6008       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6009     };
6010     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6011   }
6012
6013   if (Values.size() > 1 && VT.is128BitVector()) {
6014     // Check for a build vector of consecutive loads.
6015     for (unsigned i = 0; i < NumElems; ++i)
6016       V[i] = Op.getOperand(i);
6017
6018     // Check for elements which are consecutive loads.
6019     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6020       return LD;
6021
6022     // Check for a build vector from mostly shuffle plus few inserting.
6023     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6024       return Sh;
6025
6026     // For SSE 4.1, use insertps to put the high elements into the low element.
6027     if (Subtarget->hasSSE41()) {
6028       SDValue Result;
6029       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6030         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6031       else
6032         Result = DAG.getUNDEF(VT);
6033
6034       for (unsigned i = 1; i < NumElems; ++i) {
6035         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6036         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6037                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6038       }
6039       return Result;
6040     }
6041
6042     // Otherwise, expand into a number of unpckl*, start by extending each of
6043     // our (non-undef) elements to the full vector width with the element in the
6044     // bottom slot of the vector (which generates no code for SSE).
6045     for (unsigned i = 0; i < NumElems; ++i) {
6046       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6047         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6048       else
6049         V[i] = DAG.getUNDEF(VT);
6050     }
6051
6052     // Next, we iteratively mix elements, e.g. for v4f32:
6053     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6054     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6055     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6056     unsigned EltStride = NumElems >> 1;
6057     while (EltStride != 0) {
6058       for (unsigned i = 0; i < EltStride; ++i) {
6059         // If V[i+EltStride] is undef and this is the first round of mixing,
6060         // then it is safe to just drop this shuffle: V[i] is already in the
6061         // right place, the one element (since it's the first round) being
6062         // inserted as undef can be dropped.  This isn't safe for successive
6063         // rounds because they will permute elements within both vectors.
6064         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6065             EltStride == NumElems/2)
6066           continue;
6067
6068         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6069       }
6070       EltStride >>= 1;
6071     }
6072     return V[0];
6073   }
6074   return SDValue();
6075 }
6076
6077 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
6078 // to create 256-bit vectors from two other 128-bit ones.
6079 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6080   SDLoc dl(Op);
6081   MVT ResVT = Op.getSimpleValueType();
6082
6083   assert((ResVT.is256BitVector() ||
6084           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6085
6086   SDValue V1 = Op.getOperand(0);
6087   SDValue V2 = Op.getOperand(1);
6088   unsigned NumElems = ResVT.getVectorNumElements();
6089   if (ResVT.is256BitVector())
6090     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6091
6092   if (Op.getNumOperands() == 4) {
6093     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6094                                 ResVT.getVectorNumElements()/2);
6095     SDValue V3 = Op.getOperand(2);
6096     SDValue V4 = Op.getOperand(3);
6097     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6098       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6099   }
6100   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6101 }
6102
6103 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6104                                        const X86Subtarget *Subtarget,
6105                                        SelectionDAG & DAG) {
6106   SDLoc dl(Op);
6107   MVT ResVT = Op.getSimpleValueType();
6108   unsigned NumOfOperands = Op.getNumOperands();
6109
6110   assert(isPowerOf2_32(NumOfOperands) &&
6111          "Unexpected number of operands in CONCAT_VECTORS");
6112
6113   if (NumOfOperands > 2) {
6114     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6115                                   ResVT.getVectorNumElements()/2);
6116     SmallVector<SDValue, 2> Ops;
6117     for (unsigned i = 0; i < NumOfOperands/2; i++)
6118       Ops.push_back(Op.getOperand(i));
6119     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6120     Ops.clear();
6121     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6122       Ops.push_back(Op.getOperand(i));
6123     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6124     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6125   }
6126
6127   SDValue V1 = Op.getOperand(0);
6128   SDValue V2 = Op.getOperand(1);
6129   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6130   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6131
6132   if (IsZeroV1 && IsZeroV2)
6133     return getZeroVector(ResVT, Subtarget, DAG, dl);
6134
6135   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6136   SDValue Undef = DAG.getUNDEF(ResVT);
6137   unsigned NumElems = ResVT.getVectorNumElements();
6138   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6139
6140   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6141   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6142   if (IsZeroV1)
6143     return V2;
6144
6145   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6146   // Zero the upper bits of V1
6147   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6148   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6149   if (IsZeroV2)
6150     return V1;
6151   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6152 }
6153
6154 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6155                                    const X86Subtarget *Subtarget,
6156                                    SelectionDAG &DAG) {
6157   MVT VT = Op.getSimpleValueType();
6158   if (VT.getVectorElementType() == MVT::i1)
6159     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6160
6161   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6162          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6163           Op.getNumOperands() == 4)));
6164
6165   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6166   // from two other 128-bit ones.
6167
6168   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6169   return LowerAVXCONCAT_VECTORS(Op, DAG);
6170 }
6171
6172
6173 //===----------------------------------------------------------------------===//
6174 // Vector shuffle lowering
6175 //
6176 // This is an experimental code path for lowering vector shuffles on x86. It is
6177 // designed to handle arbitrary vector shuffles and blends, gracefully
6178 // degrading performance as necessary. It works hard to recognize idiomatic
6179 // shuffles and lower them to optimal instruction patterns without leaving
6180 // a framework that allows reasonably efficient handling of all vector shuffle
6181 // patterns.
6182 //===----------------------------------------------------------------------===//
6183
6184 /// \brief Tiny helper function to identify a no-op mask.
6185 ///
6186 /// This is a somewhat boring predicate function. It checks whether the mask
6187 /// array input, which is assumed to be a single-input shuffle mask of the kind
6188 /// used by the X86 shuffle instructions (not a fully general
6189 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6190 /// in-place shuffle are 'no-op's.
6191 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6192   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6193     if (Mask[i] != -1 && Mask[i] != i)
6194       return false;
6195   return true;
6196 }
6197
6198 /// \brief Helper function to classify a mask as a single-input mask.
6199 ///
6200 /// This isn't a generic single-input test because in the vector shuffle
6201 /// lowering we canonicalize single inputs to be the first input operand. This
6202 /// means we can more quickly test for a single input by only checking whether
6203 /// an input from the second operand exists. We also assume that the size of
6204 /// mask corresponds to the size of the input vectors which isn't true in the
6205 /// fully general case.
6206 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6207   for (int M : Mask)
6208     if (M >= (int)Mask.size())
6209       return false;
6210   return true;
6211 }
6212
6213 /// \brief Test whether there are elements crossing 128-bit lanes in this
6214 /// shuffle mask.
6215 ///
6216 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6217 /// and we routinely test for these.
6218 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6219   int LaneSize = 128 / VT.getScalarSizeInBits();
6220   int Size = Mask.size();
6221   for (int i = 0; i < Size; ++i)
6222     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6223       return true;
6224   return false;
6225 }
6226
6227 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6228 ///
6229 /// This checks a shuffle mask to see if it is performing the same
6230 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6231 /// that it is also not lane-crossing. It may however involve a blend from the
6232 /// same lane of a second vector.
6233 ///
6234 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6235 /// non-trivial to compute in the face of undef lanes. The representation is
6236 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6237 /// entries from both V1 and V2 inputs to the wider mask.
6238 static bool
6239 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6240                                 SmallVectorImpl<int> &RepeatedMask) {
6241   int LaneSize = 128 / VT.getScalarSizeInBits();
6242   RepeatedMask.resize(LaneSize, -1);
6243   int Size = Mask.size();
6244   for (int i = 0; i < Size; ++i) {
6245     if (Mask[i] < 0)
6246       continue;
6247     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6248       // This entry crosses lanes, so there is no way to model this shuffle.
6249       return false;
6250
6251     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6252     if (RepeatedMask[i % LaneSize] == -1)
6253       // This is the first non-undef entry in this slot of a 128-bit lane.
6254       RepeatedMask[i % LaneSize] =
6255           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6256     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6257       // Found a mismatch with the repeated mask.
6258       return false;
6259   }
6260   return true;
6261 }
6262
6263 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6264 /// arguments.
6265 ///
6266 /// This is a fast way to test a shuffle mask against a fixed pattern:
6267 ///
6268 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6269 ///
6270 /// It returns true if the mask is exactly as wide as the argument list, and
6271 /// each element of the mask is either -1 (signifying undef) or the value given
6272 /// in the argument.
6273 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6274                                 ArrayRef<int> ExpectedMask) {
6275   if (Mask.size() != ExpectedMask.size())
6276     return false;
6277
6278   int Size = Mask.size();
6279
6280   // If the values are build vectors, we can look through them to find
6281   // equivalent inputs that make the shuffles equivalent.
6282   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6283   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6284
6285   for (int i = 0; i < Size; ++i)
6286     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6287       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6288       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6289       if (!MaskBV || !ExpectedBV ||
6290           MaskBV->getOperand(Mask[i] % Size) !=
6291               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6292         return false;
6293     }
6294
6295   return true;
6296 }
6297
6298 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6299 ///
6300 /// This helper function produces an 8-bit shuffle immediate corresponding to
6301 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6302 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6303 /// example.
6304 ///
6305 /// NB: We rely heavily on "undef" masks preserving the input lane.
6306 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6307                                           SelectionDAG &DAG) {
6308   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6309   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6310   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6311   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6312   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6313
6314   unsigned Imm = 0;
6315   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6316   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6317   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6318   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6319   return DAG.getConstant(Imm, DL, MVT::i8);
6320 }
6321
6322 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6323 ///
6324 /// This is used as a fallback approach when first class blend instructions are
6325 /// unavailable. Currently it is only suitable for integer vectors, but could
6326 /// be generalized for floating point vectors if desirable.
6327 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6328                                             SDValue V2, ArrayRef<int> Mask,
6329                                             SelectionDAG &DAG) {
6330   assert(VT.isInteger() && "Only supports integer vector types!");
6331   MVT EltVT = VT.getScalarType();
6332   int NumEltBits = EltVT.getSizeInBits();
6333   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6334   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6335                                     EltVT);
6336   SmallVector<SDValue, 16> MaskOps;
6337   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6338     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6339       return SDValue(); // Shuffled input!
6340     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6341   }
6342
6343   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6344   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6345   // We have to cast V2 around.
6346   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6347   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6348                                       DAG.getBitcast(MaskVT, V1Mask),
6349                                       DAG.getBitcast(MaskVT, V2)));
6350   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6351 }
6352
6353 /// \brief Try to emit a blend instruction for a shuffle.
6354 ///
6355 /// This doesn't do any checks for the availability of instructions for blending
6356 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6357 /// be matched in the backend with the type given. What it does check for is
6358 /// that the shuffle mask is in fact a blend.
6359 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6360                                          SDValue V2, ArrayRef<int> Mask,
6361                                          const X86Subtarget *Subtarget,
6362                                          SelectionDAG &DAG) {
6363   unsigned BlendMask = 0;
6364   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6365     if (Mask[i] >= Size) {
6366       if (Mask[i] != i + Size)
6367         return SDValue(); // Shuffled V2 input!
6368       BlendMask |= 1u << i;
6369       continue;
6370     }
6371     if (Mask[i] >= 0 && Mask[i] != i)
6372       return SDValue(); // Shuffled V1 input!
6373   }
6374   switch (VT.SimpleTy) {
6375   case MVT::v2f64:
6376   case MVT::v4f32:
6377   case MVT::v4f64:
6378   case MVT::v8f32:
6379     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6380                        DAG.getConstant(BlendMask, DL, MVT::i8));
6381
6382   case MVT::v4i64:
6383   case MVT::v8i32:
6384     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6385     // FALLTHROUGH
6386   case MVT::v2i64:
6387   case MVT::v4i32:
6388     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6389     // that instruction.
6390     if (Subtarget->hasAVX2()) {
6391       // Scale the blend by the number of 32-bit dwords per element.
6392       int Scale =  VT.getScalarSizeInBits() / 32;
6393       BlendMask = 0;
6394       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6395         if (Mask[i] >= Size)
6396           for (int j = 0; j < Scale; ++j)
6397             BlendMask |= 1u << (i * Scale + j);
6398
6399       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6400       V1 = DAG.getBitcast(BlendVT, V1);
6401       V2 = DAG.getBitcast(BlendVT, V2);
6402       return DAG.getBitcast(
6403           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6404                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6405     }
6406     // FALLTHROUGH
6407   case MVT::v8i16: {
6408     // For integer shuffles we need to expand the mask and cast the inputs to
6409     // v8i16s prior to blending.
6410     int Scale = 8 / VT.getVectorNumElements();
6411     BlendMask = 0;
6412     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6413       if (Mask[i] >= Size)
6414         for (int j = 0; j < Scale; ++j)
6415           BlendMask |= 1u << (i * Scale + j);
6416
6417     V1 = DAG.getBitcast(MVT::v8i16, V1);
6418     V2 = DAG.getBitcast(MVT::v8i16, V2);
6419     return DAG.getBitcast(VT,
6420                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6421                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6422   }
6423
6424   case MVT::v16i16: {
6425     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6426     SmallVector<int, 8> RepeatedMask;
6427     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6428       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6429       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6430       BlendMask = 0;
6431       for (int i = 0; i < 8; ++i)
6432         if (RepeatedMask[i] >= 16)
6433           BlendMask |= 1u << i;
6434       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6435                          DAG.getConstant(BlendMask, DL, MVT::i8));
6436     }
6437   }
6438     // FALLTHROUGH
6439   case MVT::v16i8:
6440   case MVT::v32i8: {
6441     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6442            "256-bit byte-blends require AVX2 support!");
6443
6444     // Scale the blend by the number of bytes per element.
6445     int Scale = VT.getScalarSizeInBits() / 8;
6446
6447     // This form of blend is always done on bytes. Compute the byte vector
6448     // type.
6449     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6450
6451     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6452     // mix of LLVM's code generator and the x86 backend. We tell the code
6453     // generator that boolean values in the elements of an x86 vector register
6454     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6455     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6456     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6457     // of the element (the remaining are ignored) and 0 in that high bit would
6458     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6459     // the LLVM model for boolean values in vector elements gets the relevant
6460     // bit set, it is set backwards and over constrained relative to x86's
6461     // actual model.
6462     SmallVector<SDValue, 32> VSELECTMask;
6463     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6464       for (int j = 0; j < Scale; ++j)
6465         VSELECTMask.push_back(
6466             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6467                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6468                                           MVT::i8));
6469
6470     V1 = DAG.getBitcast(BlendVT, V1);
6471     V2 = DAG.getBitcast(BlendVT, V2);
6472     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6473                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6474                                                       BlendVT, VSELECTMask),
6475                                           V1, V2));
6476   }
6477
6478   default:
6479     llvm_unreachable("Not a supported integer vector type!");
6480   }
6481 }
6482
6483 /// \brief Try to lower as a blend of elements from two inputs followed by
6484 /// a single-input permutation.
6485 ///
6486 /// This matches the pattern where we can blend elements from two inputs and
6487 /// then reduce the shuffle to a single-input permutation.
6488 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6489                                                    SDValue V2,
6490                                                    ArrayRef<int> Mask,
6491                                                    SelectionDAG &DAG) {
6492   // We build up the blend mask while checking whether a blend is a viable way
6493   // to reduce the shuffle.
6494   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6495   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6496
6497   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6498     if (Mask[i] < 0)
6499       continue;
6500
6501     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6502
6503     if (BlendMask[Mask[i] % Size] == -1)
6504       BlendMask[Mask[i] % Size] = Mask[i];
6505     else if (BlendMask[Mask[i] % Size] != Mask[i])
6506       return SDValue(); // Can't blend in the needed input!
6507
6508     PermuteMask[i] = Mask[i] % Size;
6509   }
6510
6511   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6512   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6513 }
6514
6515 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6516 /// blends and permutes.
6517 ///
6518 /// This matches the extremely common pattern for handling combined
6519 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6520 /// operations. It will try to pick the best arrangement of shuffles and
6521 /// blends.
6522 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6523                                                           SDValue V1,
6524                                                           SDValue V2,
6525                                                           ArrayRef<int> Mask,
6526                                                           SelectionDAG &DAG) {
6527   // Shuffle the input elements into the desired positions in V1 and V2 and
6528   // blend them together.
6529   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6530   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6531   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6532   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6533     if (Mask[i] >= 0 && Mask[i] < Size) {
6534       V1Mask[i] = Mask[i];
6535       BlendMask[i] = i;
6536     } else if (Mask[i] >= Size) {
6537       V2Mask[i] = Mask[i] - Size;
6538       BlendMask[i] = i + Size;
6539     }
6540
6541   // Try to lower with the simpler initial blend strategy unless one of the
6542   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6543   // shuffle may be able to fold with a load or other benefit. However, when
6544   // we'll have to do 2x as many shuffles in order to achieve this, blending
6545   // first is a better strategy.
6546   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6547     if (SDValue BlendPerm =
6548             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6549       return BlendPerm;
6550
6551   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6552   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6553   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6554 }
6555
6556 /// \brief Try to lower a vector shuffle as a byte rotation.
6557 ///
6558 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6559 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6560 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6561 /// try to generically lower a vector shuffle through such an pattern. It
6562 /// does not check for the profitability of lowering either as PALIGNR or
6563 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6564 /// This matches shuffle vectors that look like:
6565 ///
6566 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6567 ///
6568 /// Essentially it concatenates V1 and V2, shifts right by some number of
6569 /// elements, and takes the low elements as the result. Note that while this is
6570 /// specified as a *right shift* because x86 is little-endian, it is a *left
6571 /// rotate* of the vector lanes.
6572 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6573                                               SDValue V2,
6574                                               ArrayRef<int> Mask,
6575                                               const X86Subtarget *Subtarget,
6576                                               SelectionDAG &DAG) {
6577   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6578
6579   int NumElts = Mask.size();
6580   int NumLanes = VT.getSizeInBits() / 128;
6581   int NumLaneElts = NumElts / NumLanes;
6582
6583   // We need to detect various ways of spelling a rotation:
6584   //   [11, 12, 13, 14, 15,  0,  1,  2]
6585   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6586   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6587   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6588   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6589   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6590   int Rotation = 0;
6591   SDValue Lo, Hi;
6592   for (int l = 0; l < NumElts; l += NumLaneElts) {
6593     for (int i = 0; i < NumLaneElts; ++i) {
6594       if (Mask[l + i] == -1)
6595         continue;
6596       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6597
6598       // Get the mod-Size index and lane correct it.
6599       int LaneIdx = (Mask[l + i] % NumElts) - l;
6600       // Make sure it was in this lane.
6601       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6602         return SDValue();
6603
6604       // Determine where a rotated vector would have started.
6605       int StartIdx = i - LaneIdx;
6606       if (StartIdx == 0)
6607         // The identity rotation isn't interesting, stop.
6608         return SDValue();
6609
6610       // If we found the tail of a vector the rotation must be the missing
6611       // front. If we found the head of a vector, it must be how much of the
6612       // head.
6613       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6614
6615       if (Rotation == 0)
6616         Rotation = CandidateRotation;
6617       else if (Rotation != CandidateRotation)
6618         // The rotations don't match, so we can't match this mask.
6619         return SDValue();
6620
6621       // Compute which value this mask is pointing at.
6622       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6623
6624       // Compute which of the two target values this index should be assigned
6625       // to. This reflects whether the high elements are remaining or the low
6626       // elements are remaining.
6627       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6628
6629       // Either set up this value if we've not encountered it before, or check
6630       // that it remains consistent.
6631       if (!TargetV)
6632         TargetV = MaskV;
6633       else if (TargetV != MaskV)
6634         // This may be a rotation, but it pulls from the inputs in some
6635         // unsupported interleaving.
6636         return SDValue();
6637     }
6638   }
6639
6640   // Check that we successfully analyzed the mask, and normalize the results.
6641   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6642   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6643   if (!Lo)
6644     Lo = Hi;
6645   else if (!Hi)
6646     Hi = Lo;
6647
6648   // The actual rotate instruction rotates bytes, so we need to scale the
6649   // rotation based on how many bytes are in the vector lane.
6650   int Scale = 16 / NumLaneElts;
6651
6652   // SSSE3 targets can use the palignr instruction.
6653   if (Subtarget->hasSSSE3()) {
6654     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6655     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6656     Lo = DAG.getBitcast(AlignVT, Lo);
6657     Hi = DAG.getBitcast(AlignVT, Hi);
6658
6659     return DAG.getBitcast(
6660         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6661                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
6662   }
6663
6664   assert(VT.getSizeInBits() == 128 &&
6665          "Rotate-based lowering only supports 128-bit lowering!");
6666   assert(Mask.size() <= 16 &&
6667          "Can shuffle at most 16 bytes in a 128-bit vector!");
6668
6669   // Default SSE2 implementation
6670   int LoByteShift = 16 - Rotation * Scale;
6671   int HiByteShift = Rotation * Scale;
6672
6673   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6674   Lo = DAG.getBitcast(MVT::v2i64, Lo);
6675   Hi = DAG.getBitcast(MVT::v2i64, Hi);
6676
6677   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6678                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
6679   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6680                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
6681   return DAG.getBitcast(VT,
6682                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6683 }
6684
6685 /// \brief Compute whether each element of a shuffle is zeroable.
6686 ///
6687 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6688 /// Either it is an undef element in the shuffle mask, the element of the input
6689 /// referenced is undef, or the element of the input referenced is known to be
6690 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6691 /// as many lanes with this technique as possible to simplify the remaining
6692 /// shuffle.
6693 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6694                                                      SDValue V1, SDValue V2) {
6695   SmallBitVector Zeroable(Mask.size(), false);
6696
6697   while (V1.getOpcode() == ISD::BITCAST)
6698     V1 = V1->getOperand(0);
6699   while (V2.getOpcode() == ISD::BITCAST)
6700     V2 = V2->getOperand(0);
6701
6702   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6703   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6704
6705   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6706     int M = Mask[i];
6707     // Handle the easy cases.
6708     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6709       Zeroable[i] = true;
6710       continue;
6711     }
6712
6713     // If this is an index into a build_vector node (which has the same number
6714     // of elements), dig out the input value and use it.
6715     SDValue V = M < Size ? V1 : V2;
6716     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6717       continue;
6718
6719     SDValue Input = V.getOperand(M % Size);
6720     // The UNDEF opcode check really should be dead code here, but not quite
6721     // worth asserting on (it isn't invalid, just unexpected).
6722     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6723       Zeroable[i] = true;
6724   }
6725
6726   return Zeroable;
6727 }
6728
6729 /// \brief Try to emit a bitmask instruction for a shuffle.
6730 ///
6731 /// This handles cases where we can model a blend exactly as a bitmask due to
6732 /// one of the inputs being zeroable.
6733 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6734                                            SDValue V2, ArrayRef<int> Mask,
6735                                            SelectionDAG &DAG) {
6736   MVT EltVT = VT.getScalarType();
6737   int NumEltBits = EltVT.getSizeInBits();
6738   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6739   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6740   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6741                                     IntEltVT);
6742   if (EltVT.isFloatingPoint()) {
6743     Zero = DAG.getBitcast(EltVT, Zero);
6744     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6745   }
6746   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6747   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6748   SDValue V;
6749   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6750     if (Zeroable[i])
6751       continue;
6752     if (Mask[i] % Size != i)
6753       return SDValue(); // Not a blend.
6754     if (!V)
6755       V = Mask[i] < Size ? V1 : V2;
6756     else if (V != (Mask[i] < Size ? V1 : V2))
6757       return SDValue(); // Can only let one input through the mask.
6758
6759     VMaskOps[i] = AllOnes;
6760   }
6761   if (!V)
6762     return SDValue(); // No non-zeroable elements!
6763
6764   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6765   V = DAG.getNode(VT.isFloatingPoint()
6766                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6767                   DL, VT, V, VMask);
6768   return V;
6769 }
6770
6771 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6772 ///
6773 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6774 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6775 /// matches elements from one of the input vectors shuffled to the left or
6776 /// right with zeroable elements 'shifted in'. It handles both the strictly
6777 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6778 /// quad word lane.
6779 ///
6780 /// PSHL : (little-endian) left bit shift.
6781 /// [ zz, 0, zz,  2 ]
6782 /// [ -1, 4, zz, -1 ]
6783 /// PSRL : (little-endian) right bit shift.
6784 /// [  1, zz,  3, zz]
6785 /// [ -1, -1,  7, zz]
6786 /// PSLLDQ : (little-endian) left byte shift
6787 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6788 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6789 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6790 /// PSRLDQ : (little-endian) right byte shift
6791 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6792 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6793 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6794 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6795                                          SDValue V2, ArrayRef<int> Mask,
6796                                          SelectionDAG &DAG) {
6797   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6798
6799   int Size = Mask.size();
6800   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6801
6802   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6803     for (int i = 0; i < Size; i += Scale)
6804       for (int j = 0; j < Shift; ++j)
6805         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6806           return false;
6807
6808     return true;
6809   };
6810
6811   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6812     for (int i = 0; i != Size; i += Scale) {
6813       unsigned Pos = Left ? i + Shift : i;
6814       unsigned Low = Left ? i : i + Shift;
6815       unsigned Len = Scale - Shift;
6816       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6817                                       Low + (V == V1 ? 0 : Size)))
6818         return SDValue();
6819     }
6820
6821     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6822     bool ByteShift = ShiftEltBits > 64;
6823     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6824                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6825     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6826
6827     // Normalize the scale for byte shifts to still produce an i64 element
6828     // type.
6829     Scale = ByteShift ? Scale / 2 : Scale;
6830
6831     // We need to round trip through the appropriate type for the shift.
6832     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6833     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6834     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6835            "Illegal integer vector type");
6836     V = DAG.getBitcast(ShiftVT, V);
6837
6838     V = DAG.getNode(OpCode, DL, ShiftVT, V,
6839                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
6840     return DAG.getBitcast(VT, V);
6841   };
6842
6843   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6844   // keep doubling the size of the integer elements up to that. We can
6845   // then shift the elements of the integer vector by whole multiples of
6846   // their width within the elements of the larger integer vector. Test each
6847   // multiple to see if we can find a match with the moved element indices
6848   // and that the shifted in elements are all zeroable.
6849   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6850     for (int Shift = 1; Shift != Scale; ++Shift)
6851       for (bool Left : {true, false})
6852         if (CheckZeros(Shift, Scale, Left))
6853           for (SDValue V : {V1, V2})
6854             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6855               return Match;
6856
6857   // no match
6858   return SDValue();
6859 }
6860
6861 /// \brief Lower a vector shuffle as a zero or any extension.
6862 ///
6863 /// Given a specific number of elements, element bit width, and extension
6864 /// stride, produce either a zero or any extension based on the available
6865 /// features of the subtarget.
6866 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6867     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6868     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6869   assert(Scale > 1 && "Need a scale to extend.");
6870   int NumElements = VT.getVectorNumElements();
6871   int EltBits = VT.getScalarSizeInBits();
6872   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6873          "Only 8, 16, and 32 bit elements can be extended.");
6874   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6875
6876   // Found a valid zext mask! Try various lowering strategies based on the
6877   // input type and available ISA extensions.
6878   if (Subtarget->hasSSE41()) {
6879     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6880                                  NumElements / Scale);
6881     return DAG.getBitcast(VT, DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6882   }
6883
6884   // For any extends we can cheat for larger element sizes and use shuffle
6885   // instructions that can fold with a load and/or copy.
6886   if (AnyExt && EltBits == 32) {
6887     int PSHUFDMask[4] = {0, -1, 1, -1};
6888     return DAG.getBitcast(
6889         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6890                         DAG.getBitcast(MVT::v4i32, InputV),
6891                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
6892   }
6893   if (AnyExt && EltBits == 16 && Scale > 2) {
6894     int PSHUFDMask[4] = {0, -1, 0, -1};
6895     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6896                          DAG.getBitcast(MVT::v4i32, InputV),
6897                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
6898     int PSHUFHWMask[4] = {1, -1, -1, -1};
6899     return DAG.getBitcast(
6900         VT, DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6901                         DAG.getBitcast(MVT::v8i16, InputV),
6902                         getV4X86ShuffleImm8ForMask(PSHUFHWMask, DL, DAG)));
6903   }
6904
6905   // If this would require more than 2 unpack instructions to expand, use
6906   // pshufb when available. We can only use more than 2 unpack instructions
6907   // when zero extending i8 elements which also makes it easier to use pshufb.
6908   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6909     assert(NumElements == 16 && "Unexpected byte vector width!");
6910     SDValue PSHUFBMask[16];
6911     for (int i = 0; i < 16; ++i)
6912       PSHUFBMask[i] =
6913           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, DL, MVT::i8);
6914     InputV = DAG.getBitcast(MVT::v16i8, InputV);
6915     return DAG.getBitcast(VT,
6916                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6917                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
6918                                                   MVT::v16i8, PSHUFBMask)));
6919   }
6920
6921   // Otherwise emit a sequence of unpacks.
6922   do {
6923     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6924     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6925                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6926     InputV = DAG.getBitcast(InputVT, InputV);
6927     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6928     Scale /= 2;
6929     EltBits *= 2;
6930     NumElements /= 2;
6931   } while (Scale > 1);
6932   return DAG.getBitcast(VT, InputV);
6933 }
6934
6935 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6936 ///
6937 /// This routine will try to do everything in its power to cleverly lower
6938 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6939 /// check for the profitability of this lowering,  it tries to aggressively
6940 /// match this pattern. It will use all of the micro-architectural details it
6941 /// can to emit an efficient lowering. It handles both blends with all-zero
6942 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6943 /// masking out later).
6944 ///
6945 /// The reason we have dedicated lowering for zext-style shuffles is that they
6946 /// are both incredibly common and often quite performance sensitive.
6947 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6948     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6949     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6950   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6951
6952   int Bits = VT.getSizeInBits();
6953   int NumElements = VT.getVectorNumElements();
6954   assert(VT.getScalarSizeInBits() <= 32 &&
6955          "Exceeds 32-bit integer zero extension limit");
6956   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6957
6958   // Define a helper function to check a particular ext-scale and lower to it if
6959   // valid.
6960   auto Lower = [&](int Scale) -> SDValue {
6961     SDValue InputV;
6962     bool AnyExt = true;
6963     for (int i = 0; i < NumElements; ++i) {
6964       if (Mask[i] == -1)
6965         continue; // Valid anywhere but doesn't tell us anything.
6966       if (i % Scale != 0) {
6967         // Each of the extended elements need to be zeroable.
6968         if (!Zeroable[i])
6969           return SDValue();
6970
6971         // We no longer are in the anyext case.
6972         AnyExt = false;
6973         continue;
6974       }
6975
6976       // Each of the base elements needs to be consecutive indices into the
6977       // same input vector.
6978       SDValue V = Mask[i] < NumElements ? V1 : V2;
6979       if (!InputV)
6980         InputV = V;
6981       else if (InputV != V)
6982         return SDValue(); // Flip-flopping inputs.
6983
6984       if (Mask[i] % NumElements != i / Scale)
6985         return SDValue(); // Non-consecutive strided elements.
6986     }
6987
6988     // If we fail to find an input, we have a zero-shuffle which should always
6989     // have already been handled.
6990     // FIXME: Maybe handle this here in case during blending we end up with one?
6991     if (!InputV)
6992       return SDValue();
6993
6994     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6995         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
6996   };
6997
6998   // The widest scale possible for extending is to a 64-bit integer.
6999   assert(Bits % 64 == 0 &&
7000          "The number of bits in a vector must be divisible by 64 on x86!");
7001   int NumExtElements = Bits / 64;
7002
7003   // Each iteration, try extending the elements half as much, but into twice as
7004   // many elements.
7005   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7006     assert(NumElements % NumExtElements == 0 &&
7007            "The input vector size must be divisible by the extended size.");
7008     if (SDValue V = Lower(NumElements / NumExtElements))
7009       return V;
7010   }
7011
7012   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7013   if (Bits != 128)
7014     return SDValue();
7015
7016   // Returns one of the source operands if the shuffle can be reduced to a
7017   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7018   auto CanZExtLowHalf = [&]() {
7019     for (int i = NumElements / 2; i != NumElements; ++i)
7020       if (!Zeroable[i])
7021         return SDValue();
7022     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7023       return V1;
7024     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7025       return V2;
7026     return SDValue();
7027   };
7028
7029   if (SDValue V = CanZExtLowHalf()) {
7030     V = DAG.getBitcast(MVT::v2i64, V);
7031     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7032     return DAG.getBitcast(VT, V);
7033   }
7034
7035   // No viable ext lowering found.
7036   return SDValue();
7037 }
7038
7039 /// \brief Try to get a scalar value for a specific element of a vector.
7040 ///
7041 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7042 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7043                                               SelectionDAG &DAG) {
7044   MVT VT = V.getSimpleValueType();
7045   MVT EltVT = VT.getVectorElementType();
7046   while (V.getOpcode() == ISD::BITCAST)
7047     V = V.getOperand(0);
7048   // If the bitcasts shift the element size, we can't extract an equivalent
7049   // element from it.
7050   MVT NewVT = V.getSimpleValueType();
7051   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7052     return SDValue();
7053
7054   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7055       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7056     // Ensure the scalar operand is the same size as the destination.
7057     // FIXME: Add support for scalar truncation where possible.
7058     SDValue S = V.getOperand(Idx);
7059     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7060       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7061   }
7062
7063   return SDValue();
7064 }
7065
7066 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7067 ///
7068 /// This is particularly important because the set of instructions varies
7069 /// significantly based on whether the operand is a load or not.
7070 static bool isShuffleFoldableLoad(SDValue V) {
7071   while (V.getOpcode() == ISD::BITCAST)
7072     V = V.getOperand(0);
7073
7074   return ISD::isNON_EXTLoad(V.getNode());
7075 }
7076
7077 /// \brief Try to lower insertion of a single element into a zero vector.
7078 ///
7079 /// This is a common pattern that we have especially efficient patterns to lower
7080 /// across all subtarget feature sets.
7081 static SDValue lowerVectorShuffleAsElementInsertion(
7082     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7083     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7084   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7085   MVT ExtVT = VT;
7086   MVT EltVT = VT.getVectorElementType();
7087
7088   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7089                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7090                 Mask.begin();
7091   bool IsV1Zeroable = true;
7092   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7093     if (i != V2Index && !Zeroable[i]) {
7094       IsV1Zeroable = false;
7095       break;
7096     }
7097
7098   // Check for a single input from a SCALAR_TO_VECTOR node.
7099   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7100   // all the smarts here sunk into that routine. However, the current
7101   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7102   // vector shuffle lowering is dead.
7103   if (SDValue V2S = getScalarValueForVectorElement(
7104           V2, Mask[V2Index] - Mask.size(), DAG)) {
7105     // We need to zext the scalar if it is smaller than an i32.
7106     V2S = DAG.getBitcast(EltVT, V2S);
7107     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7108       // Using zext to expand a narrow element won't work for non-zero
7109       // insertions.
7110       if (!IsV1Zeroable)
7111         return SDValue();
7112
7113       // Zero-extend directly to i32.
7114       ExtVT = MVT::v4i32;
7115       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7116     }
7117     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7118   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7119              EltVT == MVT::i16) {
7120     // Either not inserting from the low element of the input or the input
7121     // element size is too small to use VZEXT_MOVL to clear the high bits.
7122     return SDValue();
7123   }
7124
7125   if (!IsV1Zeroable) {
7126     // If V1 can't be treated as a zero vector we have fewer options to lower
7127     // this. We can't support integer vectors or non-zero targets cheaply, and
7128     // the V1 elements can't be permuted in any way.
7129     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7130     if (!VT.isFloatingPoint() || V2Index != 0)
7131       return SDValue();
7132     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7133     V1Mask[V2Index] = -1;
7134     if (!isNoopShuffleMask(V1Mask))
7135       return SDValue();
7136     // This is essentially a special case blend operation, but if we have
7137     // general purpose blend operations, they are always faster. Bail and let
7138     // the rest of the lowering handle these as blends.
7139     if (Subtarget->hasSSE41())
7140       return SDValue();
7141
7142     // Otherwise, use MOVSD or MOVSS.
7143     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7144            "Only two types of floating point element types to handle!");
7145     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7146                        ExtVT, V1, V2);
7147   }
7148
7149   // This lowering only works for the low element with floating point vectors.
7150   if (VT.isFloatingPoint() && V2Index != 0)
7151     return SDValue();
7152
7153   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7154   if (ExtVT != VT)
7155     V2 = DAG.getBitcast(VT, V2);
7156
7157   if (V2Index != 0) {
7158     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7159     // the desired position. Otherwise it is more efficient to do a vector
7160     // shift left. We know that we can do a vector shift left because all
7161     // the inputs are zero.
7162     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7163       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7164       V2Shuffle[V2Index] = 0;
7165       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7166     } else {
7167       V2 = DAG.getBitcast(MVT::v2i64, V2);
7168       V2 = DAG.getNode(
7169           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7170           DAG.getConstant(
7171               V2Index * EltVT.getSizeInBits()/8, DL,
7172               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
7173       V2 = DAG.getBitcast(VT, V2);
7174     }
7175   }
7176   return V2;
7177 }
7178
7179 /// \brief Try to lower broadcast of a single element.
7180 ///
7181 /// For convenience, this code also bundles all of the subtarget feature set
7182 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7183 /// a convenient way to factor it out.
7184 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7185                                              ArrayRef<int> Mask,
7186                                              const X86Subtarget *Subtarget,
7187                                              SelectionDAG &DAG) {
7188   if (!Subtarget->hasAVX())
7189     return SDValue();
7190   if (VT.isInteger() && !Subtarget->hasAVX2())
7191     return SDValue();
7192
7193   // Check that the mask is a broadcast.
7194   int BroadcastIdx = -1;
7195   for (int M : Mask)
7196     if (M >= 0 && BroadcastIdx == -1)
7197       BroadcastIdx = M;
7198     else if (M >= 0 && M != BroadcastIdx)
7199       return SDValue();
7200
7201   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7202                                             "a sorted mask where the broadcast "
7203                                             "comes from V1.");
7204
7205   // Go up the chain of (vector) values to find a scalar load that we can
7206   // combine with the broadcast.
7207   for (;;) {
7208     switch (V.getOpcode()) {
7209     case ISD::CONCAT_VECTORS: {
7210       int OperandSize = Mask.size() / V.getNumOperands();
7211       V = V.getOperand(BroadcastIdx / OperandSize);
7212       BroadcastIdx %= OperandSize;
7213       continue;
7214     }
7215
7216     case ISD::INSERT_SUBVECTOR: {
7217       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7218       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7219       if (!ConstantIdx)
7220         break;
7221
7222       int BeginIdx = (int)ConstantIdx->getZExtValue();
7223       int EndIdx =
7224           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7225       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7226         BroadcastIdx -= BeginIdx;
7227         V = VInner;
7228       } else {
7229         V = VOuter;
7230       }
7231       continue;
7232     }
7233     }
7234     break;
7235   }
7236
7237   // Check if this is a broadcast of a scalar. We special case lowering
7238   // for scalars so that we can more effectively fold with loads.
7239   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7240       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7241     V = V.getOperand(BroadcastIdx);
7242
7243     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7244     // Only AVX2 has register broadcasts.
7245     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7246       return SDValue();
7247   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7248     // We can't broadcast from a vector register without AVX2, and we can only
7249     // broadcast from the zero-element of a vector register.
7250     return SDValue();
7251   }
7252
7253   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7254 }
7255
7256 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7257 // INSERTPS when the V1 elements are already in the correct locations
7258 // because otherwise we can just always use two SHUFPS instructions which
7259 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7260 // perform INSERTPS if a single V1 element is out of place and all V2
7261 // elements are zeroable.
7262 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7263                                             ArrayRef<int> Mask,
7264                                             SelectionDAG &DAG) {
7265   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7266   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7267   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7268   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7269
7270   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7271
7272   unsigned ZMask = 0;
7273   int V1DstIndex = -1;
7274   int V2DstIndex = -1;
7275   bool V1UsedInPlace = false;
7276
7277   for (int i = 0; i < 4; ++i) {
7278     // Synthesize a zero mask from the zeroable elements (includes undefs).
7279     if (Zeroable[i]) {
7280       ZMask |= 1 << i;
7281       continue;
7282     }
7283
7284     // Flag if we use any V1 inputs in place.
7285     if (i == Mask[i]) {
7286       V1UsedInPlace = true;
7287       continue;
7288     }
7289
7290     // We can only insert a single non-zeroable element.
7291     if (V1DstIndex != -1 || V2DstIndex != -1)
7292       return SDValue();
7293
7294     if (Mask[i] < 4) {
7295       // V1 input out of place for insertion.
7296       V1DstIndex = i;
7297     } else {
7298       // V2 input for insertion.
7299       V2DstIndex = i;
7300     }
7301   }
7302
7303   // Don't bother if we have no (non-zeroable) element for insertion.
7304   if (V1DstIndex == -1 && V2DstIndex == -1)
7305     return SDValue();
7306
7307   // Determine element insertion src/dst indices. The src index is from the
7308   // start of the inserted vector, not the start of the concatenated vector.
7309   unsigned V2SrcIndex = 0;
7310   if (V1DstIndex != -1) {
7311     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7312     // and don't use the original V2 at all.
7313     V2SrcIndex = Mask[V1DstIndex];
7314     V2DstIndex = V1DstIndex;
7315     V2 = V1;
7316   } else {
7317     V2SrcIndex = Mask[V2DstIndex] - 4;
7318   }
7319
7320   // If no V1 inputs are used in place, then the result is created only from
7321   // the zero mask and the V2 insertion - so remove V1 dependency.
7322   if (!V1UsedInPlace)
7323     V1 = DAG.getUNDEF(MVT::v4f32);
7324
7325   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7326   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7327
7328   // Insert the V2 element into the desired position.
7329   SDLoc DL(Op);
7330   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7331                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7332 }
7333
7334 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7335 /// UNPCK instruction.
7336 ///
7337 /// This specifically targets cases where we end up with alternating between
7338 /// the two inputs, and so can permute them into something that feeds a single
7339 /// UNPCK instruction. Note that this routine only targets integer vectors
7340 /// because for floating point vectors we have a generalized SHUFPS lowering
7341 /// strategy that handles everything that doesn't *exactly* match an unpack,
7342 /// making this clever lowering unnecessary.
7343 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7344                                           SDValue V2, ArrayRef<int> Mask,
7345                                           SelectionDAG &DAG) {
7346   assert(!VT.isFloatingPoint() &&
7347          "This routine only supports integer vectors.");
7348   assert(!isSingleInputShuffleMask(Mask) &&
7349          "This routine should only be used when blending two inputs.");
7350   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7351
7352   int Size = Mask.size();
7353
7354   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7355     return M >= 0 && M % Size < Size / 2;
7356   });
7357   int NumHiInputs = std::count_if(
7358       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7359
7360   bool UnpackLo = NumLoInputs >= NumHiInputs;
7361
7362   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7363     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7364     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7365
7366     for (int i = 0; i < Size; ++i) {
7367       if (Mask[i] < 0)
7368         continue;
7369
7370       // Each element of the unpack contains Scale elements from this mask.
7371       int UnpackIdx = i / Scale;
7372
7373       // We only handle the case where V1 feeds the first slots of the unpack.
7374       // We rely on canonicalization to ensure this is the case.
7375       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7376         return SDValue();
7377
7378       // Setup the mask for this input. The indexing is tricky as we have to
7379       // handle the unpack stride.
7380       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7381       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7382           Mask[i] % Size;
7383     }
7384
7385     // If we will have to shuffle both inputs to use the unpack, check whether
7386     // we can just unpack first and shuffle the result. If so, skip this unpack.
7387     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7388         !isNoopShuffleMask(V2Mask))
7389       return SDValue();
7390
7391     // Shuffle the inputs into place.
7392     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7393     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7394
7395     // Cast the inputs to the type we will use to unpack them.
7396     V1 = DAG.getBitcast(UnpackVT, V1);
7397     V2 = DAG.getBitcast(UnpackVT, V2);
7398
7399     // Unpack the inputs and cast the result back to the desired type.
7400     return DAG.getBitcast(
7401         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
7402                         UnpackVT, V1, V2));
7403   };
7404
7405   // We try each unpack from the largest to the smallest to try and find one
7406   // that fits this mask.
7407   int OrigNumElements = VT.getVectorNumElements();
7408   int OrigScalarSize = VT.getScalarSizeInBits();
7409   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7410     int Scale = ScalarSize / OrigScalarSize;
7411     int NumElements = OrigNumElements / Scale;
7412     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7413     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7414       return Unpack;
7415   }
7416
7417   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7418   // initial unpack.
7419   if (NumLoInputs == 0 || NumHiInputs == 0) {
7420     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7421            "We have to have *some* inputs!");
7422     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7423
7424     // FIXME: We could consider the total complexity of the permute of each
7425     // possible unpacking. Or at the least we should consider how many
7426     // half-crossings are created.
7427     // FIXME: We could consider commuting the unpacks.
7428
7429     SmallVector<int, 32> PermMask;
7430     PermMask.assign(Size, -1);
7431     for (int i = 0; i < Size; ++i) {
7432       if (Mask[i] < 0)
7433         continue;
7434
7435       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7436
7437       PermMask[i] =
7438           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7439     }
7440     return DAG.getVectorShuffle(
7441         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7442                             DL, VT, V1, V2),
7443         DAG.getUNDEF(VT), PermMask);
7444   }
7445
7446   return SDValue();
7447 }
7448
7449 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7450 ///
7451 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7452 /// support for floating point shuffles but not integer shuffles. These
7453 /// instructions will incur a domain crossing penalty on some chips though so
7454 /// it is better to avoid lowering through this for integer vectors where
7455 /// possible.
7456 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7457                                        const X86Subtarget *Subtarget,
7458                                        SelectionDAG &DAG) {
7459   SDLoc DL(Op);
7460   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7461   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7462   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7463   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7464   ArrayRef<int> Mask = SVOp->getMask();
7465   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7466
7467   if (isSingleInputShuffleMask(Mask)) {
7468     // Use low duplicate instructions for masks that match their pattern.
7469     if (Subtarget->hasSSE3())
7470       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7471         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7472
7473     // Straight shuffle of a single input vector. Simulate this by using the
7474     // single input as both of the "inputs" to this instruction..
7475     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7476
7477     if (Subtarget->hasAVX()) {
7478       // If we have AVX, we can use VPERMILPS which will allow folding a load
7479       // into the shuffle.
7480       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7481                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7482     }
7483
7484     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
7485                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7486   }
7487   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7488   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7489
7490   // If we have a single input, insert that into V1 if we can do so cheaply.
7491   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7492     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7493             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7494       return Insertion;
7495     // Try inverting the insertion since for v2 masks it is easy to do and we
7496     // can't reliably sort the mask one way or the other.
7497     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7498                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7499     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7500             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7501       return Insertion;
7502   }
7503
7504   // Try to use one of the special instruction patterns to handle two common
7505   // blend patterns if a zero-blend above didn't work.
7506   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7507       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7508     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7509       // We can either use a special instruction to load over the low double or
7510       // to move just the low double.
7511       return DAG.getNode(
7512           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7513           DL, MVT::v2f64, V2,
7514           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7515
7516   if (Subtarget->hasSSE41())
7517     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7518                                                   Subtarget, DAG))
7519       return Blend;
7520
7521   // Use dedicated unpack instructions for masks that match their pattern.
7522   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7523     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7524   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7525     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7526
7527   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7528   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
7529                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7530 }
7531
7532 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7533 ///
7534 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7535 /// the integer unit to minimize domain crossing penalties. However, for blends
7536 /// it falls back to the floating point shuffle operation with appropriate bit
7537 /// casting.
7538 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7539                                        const X86Subtarget *Subtarget,
7540                                        SelectionDAG &DAG) {
7541   SDLoc DL(Op);
7542   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7543   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7544   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7545   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7546   ArrayRef<int> Mask = SVOp->getMask();
7547   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7548
7549   if (isSingleInputShuffleMask(Mask)) {
7550     // Check for being able to broadcast a single element.
7551     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7552                                                           Mask, Subtarget, DAG))
7553       return Broadcast;
7554
7555     // Straight shuffle of a single input vector. For everything from SSE2
7556     // onward this has a single fast instruction with no scary immediates.
7557     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7558     V1 = DAG.getBitcast(MVT::v4i32, V1);
7559     int WidenedMask[4] = {
7560         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7561         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7562     return DAG.getBitcast(
7563         MVT::v2i64,
7564         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7565                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
7566   }
7567   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7568   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7569   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7570   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7571
7572   // If we have a blend of two PACKUS operations an the blend aligns with the
7573   // low and half halves, we can just merge the PACKUS operations. This is
7574   // particularly important as it lets us merge shuffles that this routine itself
7575   // creates.
7576   auto GetPackNode = [](SDValue V) {
7577     while (V.getOpcode() == ISD::BITCAST)
7578       V = V.getOperand(0);
7579
7580     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7581   };
7582   if (SDValue V1Pack = GetPackNode(V1))
7583     if (SDValue V2Pack = GetPackNode(V2))
7584       return DAG.getBitcast(MVT::v2i64,
7585                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7586                                         Mask[0] == 0 ? V1Pack.getOperand(0)
7587                                                      : V1Pack.getOperand(1),
7588                                         Mask[1] == 2 ? V2Pack.getOperand(0)
7589                                                      : V2Pack.getOperand(1)));
7590
7591   // Try to use shift instructions.
7592   if (SDValue Shift =
7593           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7594     return Shift;
7595
7596   // When loading a scalar and then shuffling it into a vector we can often do
7597   // the insertion cheaply.
7598   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7599           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7600     return Insertion;
7601   // Try inverting the insertion since for v2 masks it is easy to do and we
7602   // can't reliably sort the mask one way or the other.
7603   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7604   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7605           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7606     return Insertion;
7607
7608   // We have different paths for blend lowering, but they all must use the
7609   // *exact* same predicate.
7610   bool IsBlendSupported = Subtarget->hasSSE41();
7611   if (IsBlendSupported)
7612     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7613                                                   Subtarget, DAG))
7614       return Blend;
7615
7616   // Use dedicated unpack instructions for masks that match their pattern.
7617   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7618     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7619   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7620     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7621
7622   // Try to use byte rotation instructions.
7623   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7624   if (Subtarget->hasSSSE3())
7625     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7626             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7627       return Rotate;
7628
7629   // If we have direct support for blends, we should lower by decomposing into
7630   // a permute. That will be faster than the domain cross.
7631   if (IsBlendSupported)
7632     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7633                                                       Mask, DAG);
7634
7635   // We implement this with SHUFPD which is pretty lame because it will likely
7636   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7637   // However, all the alternatives are still more cycles and newer chips don't
7638   // have this problem. It would be really nice if x86 had better shuffles here.
7639   V1 = DAG.getBitcast(MVT::v2f64, V1);
7640   V2 = DAG.getBitcast(MVT::v2f64, V2);
7641   return DAG.getBitcast(MVT::v2i64,
7642                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7643 }
7644
7645 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7646 ///
7647 /// This is used to disable more specialized lowerings when the shufps lowering
7648 /// will happen to be efficient.
7649 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7650   // This routine only handles 128-bit shufps.
7651   assert(Mask.size() == 4 && "Unsupported mask size!");
7652
7653   // To lower with a single SHUFPS we need to have the low half and high half
7654   // each requiring a single input.
7655   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7656     return false;
7657   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7658     return false;
7659
7660   return true;
7661 }
7662
7663 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7664 ///
7665 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7666 /// It makes no assumptions about whether this is the *best* lowering, it simply
7667 /// uses it.
7668 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7669                                             ArrayRef<int> Mask, SDValue V1,
7670                                             SDValue V2, SelectionDAG &DAG) {
7671   SDValue LowV = V1, HighV = V2;
7672   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7673
7674   int NumV2Elements =
7675       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7676
7677   if (NumV2Elements == 1) {
7678     int V2Index =
7679         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7680         Mask.begin();
7681
7682     // Compute the index adjacent to V2Index and in the same half by toggling
7683     // the low bit.
7684     int V2AdjIndex = V2Index ^ 1;
7685
7686     if (Mask[V2AdjIndex] == -1) {
7687       // Handles all the cases where we have a single V2 element and an undef.
7688       // This will only ever happen in the high lanes because we commute the
7689       // vector otherwise.
7690       if (V2Index < 2)
7691         std::swap(LowV, HighV);
7692       NewMask[V2Index] -= 4;
7693     } else {
7694       // Handle the case where the V2 element ends up adjacent to a V1 element.
7695       // To make this work, blend them together as the first step.
7696       int V1Index = V2AdjIndex;
7697       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7698       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7699                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7700
7701       // Now proceed to reconstruct the final blend as we have the necessary
7702       // high or low half formed.
7703       if (V2Index < 2) {
7704         LowV = V2;
7705         HighV = V1;
7706       } else {
7707         HighV = V2;
7708       }
7709       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7710       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7711     }
7712   } else if (NumV2Elements == 2) {
7713     if (Mask[0] < 4 && Mask[1] < 4) {
7714       // Handle the easy case where we have V1 in the low lanes and V2 in the
7715       // high lanes.
7716       NewMask[2] -= 4;
7717       NewMask[3] -= 4;
7718     } else if (Mask[2] < 4 && Mask[3] < 4) {
7719       // We also handle the reversed case because this utility may get called
7720       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7721       // arrange things in the right direction.
7722       NewMask[0] -= 4;
7723       NewMask[1] -= 4;
7724       HighV = V1;
7725       LowV = V2;
7726     } else {
7727       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7728       // trying to place elements directly, just blend them and set up the final
7729       // shuffle to place them.
7730
7731       // The first two blend mask elements are for V1, the second two are for
7732       // V2.
7733       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7734                           Mask[2] < 4 ? Mask[2] : Mask[3],
7735                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7736                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7737       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7738                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7739
7740       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7741       // a blend.
7742       LowV = HighV = V1;
7743       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7744       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7745       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7746       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7747     }
7748   }
7749   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7750                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
7751 }
7752
7753 /// \brief Lower 4-lane 32-bit floating point shuffles.
7754 ///
7755 /// Uses instructions exclusively from the floating point unit to minimize
7756 /// domain crossing penalties, as these are sufficient to implement all v4f32
7757 /// shuffles.
7758 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7759                                        const X86Subtarget *Subtarget,
7760                                        SelectionDAG &DAG) {
7761   SDLoc DL(Op);
7762   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7763   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7764   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7765   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7766   ArrayRef<int> Mask = SVOp->getMask();
7767   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7768
7769   int NumV2Elements =
7770       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7771
7772   if (NumV2Elements == 0) {
7773     // Check for being able to broadcast a single element.
7774     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7775                                                           Mask, Subtarget, DAG))
7776       return Broadcast;
7777
7778     // Use even/odd duplicate instructions for masks that match their pattern.
7779     if (Subtarget->hasSSE3()) {
7780       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7781         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7782       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7783         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7784     }
7785
7786     if (Subtarget->hasAVX()) {
7787       // If we have AVX, we can use VPERMILPS which will allow folding a load
7788       // into the shuffle.
7789       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7790                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7791     }
7792
7793     // Otherwise, use a straight shuffle of a single input vector. We pass the
7794     // input vector to both operands to simulate this with a SHUFPS.
7795     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7796                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7797   }
7798
7799   // There are special ways we can lower some single-element blends. However, we
7800   // have custom ways we can lower more complex single-element blends below that
7801   // we defer to if both this and BLENDPS fail to match, so restrict this to
7802   // when the V2 input is targeting element 0 of the mask -- that is the fast
7803   // case here.
7804   if (NumV2Elements == 1 && Mask[0] >= 4)
7805     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7806                                                          Mask, Subtarget, DAG))
7807       return V;
7808
7809   if (Subtarget->hasSSE41()) {
7810     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7811                                                   Subtarget, DAG))
7812       return Blend;
7813
7814     // Use INSERTPS if we can complete the shuffle efficiently.
7815     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7816       return V;
7817
7818     if (!isSingleSHUFPSMask(Mask))
7819       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7820               DL, MVT::v4f32, V1, V2, Mask, DAG))
7821         return BlendPerm;
7822   }
7823
7824   // Use dedicated unpack instructions for masks that match their pattern.
7825   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7826     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7827   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7828     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7829   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7830     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7831   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7832     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7833
7834   // Otherwise fall back to a SHUFPS lowering strategy.
7835   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7836 }
7837
7838 /// \brief Lower 4-lane i32 vector shuffles.
7839 ///
7840 /// We try to handle these with integer-domain shuffles where we can, but for
7841 /// blends we use the floating point domain blend instructions.
7842 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7843                                        const X86Subtarget *Subtarget,
7844                                        SelectionDAG &DAG) {
7845   SDLoc DL(Op);
7846   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7847   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7848   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7849   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7850   ArrayRef<int> Mask = SVOp->getMask();
7851   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7852
7853   // Whenever we can lower this as a zext, that instruction is strictly faster
7854   // than any alternative. It also allows us to fold memory operands into the
7855   // shuffle in many cases.
7856   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7857                                                          Mask, Subtarget, DAG))
7858     return ZExt;
7859
7860   int NumV2Elements =
7861       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7862
7863   if (NumV2Elements == 0) {
7864     // Check for being able to broadcast a single element.
7865     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7866                                                           Mask, Subtarget, DAG))
7867       return Broadcast;
7868
7869     // Straight shuffle of a single input vector. For everything from SSE2
7870     // onward this has a single fast instruction with no scary immediates.
7871     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7872     // but we aren't actually going to use the UNPCK instruction because doing
7873     // so prevents folding a load into this instruction or making a copy.
7874     const int UnpackLoMask[] = {0, 0, 1, 1};
7875     const int UnpackHiMask[] = {2, 2, 3, 3};
7876     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7877       Mask = UnpackLoMask;
7878     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7879       Mask = UnpackHiMask;
7880
7881     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7882                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
7883   }
7884
7885   // Try to use shift instructions.
7886   if (SDValue Shift =
7887           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7888     return Shift;
7889
7890   // There are special ways we can lower some single-element blends.
7891   if (NumV2Elements == 1)
7892     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7893                                                          Mask, Subtarget, DAG))
7894       return V;
7895
7896   // We have different paths for blend lowering, but they all must use the
7897   // *exact* same predicate.
7898   bool IsBlendSupported = Subtarget->hasSSE41();
7899   if (IsBlendSupported)
7900     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7901                                                   Subtarget, DAG))
7902       return Blend;
7903
7904   if (SDValue Masked =
7905           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7906     return Masked;
7907
7908   // Use dedicated unpack instructions for masks that match their pattern.
7909   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7910     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7911   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7912     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7913   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7914     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7915   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7916     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7917
7918   // Try to use byte rotation instructions.
7919   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7920   if (Subtarget->hasSSSE3())
7921     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7922             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7923       return Rotate;
7924
7925   // If we have direct support for blends, we should lower by decomposing into
7926   // a permute. That will be faster than the domain cross.
7927   if (IsBlendSupported)
7928     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7929                                                       Mask, DAG);
7930
7931   // Try to lower by permuting the inputs into an unpack instruction.
7932   if (SDValue Unpack =
7933           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7934     return Unpack;
7935
7936   // We implement this with SHUFPS because it can blend from two vectors.
7937   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7938   // up the inputs, bypassing domain shift penalties that we would encur if we
7939   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7940   // relevant.
7941   return DAG.getBitcast(
7942       MVT::v4i32,
7943       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
7944                            DAG.getBitcast(MVT::v4f32, V2), Mask));
7945 }
7946
7947 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7948 /// shuffle lowering, and the most complex part.
7949 ///
7950 /// The lowering strategy is to try to form pairs of input lanes which are
7951 /// targeted at the same half of the final vector, and then use a dword shuffle
7952 /// to place them onto the right half, and finally unpack the paired lanes into
7953 /// their final position.
7954 ///
7955 /// The exact breakdown of how to form these dword pairs and align them on the
7956 /// correct sides is really tricky. See the comments within the function for
7957 /// more of the details.
7958 ///
7959 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
7960 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
7961 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
7962 /// vector, form the analogous 128-bit 8-element Mask.
7963 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
7964     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
7965     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7966   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
7967   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
7968
7969   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
7970   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
7971   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
7972
7973   SmallVector<int, 4> LoInputs;
7974   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
7975                [](int M) { return M >= 0; });
7976   std::sort(LoInputs.begin(), LoInputs.end());
7977   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
7978   SmallVector<int, 4> HiInputs;
7979   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
7980                [](int M) { return M >= 0; });
7981   std::sort(HiInputs.begin(), HiInputs.end());
7982   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
7983   int NumLToL =
7984       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
7985   int NumHToL = LoInputs.size() - NumLToL;
7986   int NumLToH =
7987       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
7988   int NumHToH = HiInputs.size() - NumLToH;
7989   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
7990   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
7991   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
7992   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
7993
7994   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
7995   // such inputs we can swap two of the dwords across the half mark and end up
7996   // with <=2 inputs to each half in each half. Once there, we can fall through
7997   // to the generic code below. For example:
7998   //
7999   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8000   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8001   //
8002   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8003   // and an existing 2-into-2 on the other half. In this case we may have to
8004   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8005   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8006   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8007   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8008   // half than the one we target for fixing) will be fixed when we re-enter this
8009   // path. We will also combine away any sequence of PSHUFD instructions that
8010   // result into a single instruction. Here is an example of the tricky case:
8011   //
8012   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8013   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8014   //
8015   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8016   //
8017   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8018   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8019   //
8020   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8021   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8022   //
8023   // The result is fine to be handled by the generic logic.
8024   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8025                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8026                           int AOffset, int BOffset) {
8027     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8028            "Must call this with A having 3 or 1 inputs from the A half.");
8029     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8030            "Must call this with B having 1 or 3 inputs from the B half.");
8031     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8032            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8033
8034     // Compute the index of dword with only one word among the three inputs in
8035     // a half by taking the sum of the half with three inputs and subtracting
8036     // the sum of the actual three inputs. The difference is the remaining
8037     // slot.
8038     int ADWord, BDWord;
8039     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
8040     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
8041     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
8042     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
8043     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
8044     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8045     int TripleNonInputIdx =
8046         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8047     TripleDWord = TripleNonInputIdx / 2;
8048
8049     // We use xor with one to compute the adjacent DWord to whichever one the
8050     // OneInput is in.
8051     OneInputDWord = (OneInput / 2) ^ 1;
8052
8053     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8054     // and BToA inputs. If there is also such a problem with the BToB and AToB
8055     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8056     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8057     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8058     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8059       // Compute how many inputs will be flipped by swapping these DWords. We
8060       // need
8061       // to balance this to ensure we don't form a 3-1 shuffle in the other
8062       // half.
8063       int NumFlippedAToBInputs =
8064           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8065           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8066       int NumFlippedBToBInputs =
8067           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8068           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8069       if ((NumFlippedAToBInputs == 1 &&
8070            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8071           (NumFlippedBToBInputs == 1 &&
8072            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8073         // We choose whether to fix the A half or B half based on whether that
8074         // half has zero flipped inputs. At zero, we may not be able to fix it
8075         // with that half. We also bias towards fixing the B half because that
8076         // will more commonly be the high half, and we have to bias one way.
8077         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8078                                                        ArrayRef<int> Inputs) {
8079           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8080           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8081                                          PinnedIdx ^ 1) != Inputs.end();
8082           // Determine whether the free index is in the flipped dword or the
8083           // unflipped dword based on where the pinned index is. We use this bit
8084           // in an xor to conditionally select the adjacent dword.
8085           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8086           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8087                                              FixFreeIdx) != Inputs.end();
8088           if (IsFixIdxInput == IsFixFreeIdxInput)
8089             FixFreeIdx += 1;
8090           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8091                                         FixFreeIdx) != Inputs.end();
8092           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8093                  "We need to be changing the number of flipped inputs!");
8094           int PSHUFHalfMask[] = {0, 1, 2, 3};
8095           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8096           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8097                           MVT::v8i16, V,
8098                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8099
8100           for (int &M : Mask)
8101             if (M != -1 && M == FixIdx)
8102               M = FixFreeIdx;
8103             else if (M != -1 && M == FixFreeIdx)
8104               M = FixIdx;
8105         };
8106         if (NumFlippedBToBInputs != 0) {
8107           int BPinnedIdx =
8108               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8109           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8110         } else {
8111           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8112           int APinnedIdx =
8113               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8114           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8115         }
8116       }
8117     }
8118
8119     int PSHUFDMask[] = {0, 1, 2, 3};
8120     PSHUFDMask[ADWord] = BDWord;
8121     PSHUFDMask[BDWord] = ADWord;
8122     V = DAG.getBitcast(
8123         VT,
8124         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8125                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8126
8127     // Adjust the mask to match the new locations of A and B.
8128     for (int &M : Mask)
8129       if (M != -1 && M/2 == ADWord)
8130         M = 2 * BDWord + M % 2;
8131       else if (M != -1 && M/2 == BDWord)
8132         M = 2 * ADWord + M % 2;
8133
8134     // Recurse back into this routine to re-compute state now that this isn't
8135     // a 3 and 1 problem.
8136     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8137                                                      DAG);
8138   };
8139   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8140     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8141   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8142     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8143
8144   // At this point there are at most two inputs to the low and high halves from
8145   // each half. That means the inputs can always be grouped into dwords and
8146   // those dwords can then be moved to the correct half with a dword shuffle.
8147   // We use at most one low and one high word shuffle to collect these paired
8148   // inputs into dwords, and finally a dword shuffle to place them.
8149   int PSHUFLMask[4] = {-1, -1, -1, -1};
8150   int PSHUFHMask[4] = {-1, -1, -1, -1};
8151   int PSHUFDMask[4] = {-1, -1, -1, -1};
8152
8153   // First fix the masks for all the inputs that are staying in their
8154   // original halves. This will then dictate the targets of the cross-half
8155   // shuffles.
8156   auto fixInPlaceInputs =
8157       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8158                     MutableArrayRef<int> SourceHalfMask,
8159                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8160     if (InPlaceInputs.empty())
8161       return;
8162     if (InPlaceInputs.size() == 1) {
8163       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8164           InPlaceInputs[0] - HalfOffset;
8165       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8166       return;
8167     }
8168     if (IncomingInputs.empty()) {
8169       // Just fix all of the in place inputs.
8170       for (int Input : InPlaceInputs) {
8171         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8172         PSHUFDMask[Input / 2] = Input / 2;
8173       }
8174       return;
8175     }
8176
8177     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8178     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8179         InPlaceInputs[0] - HalfOffset;
8180     // Put the second input next to the first so that they are packed into
8181     // a dword. We find the adjacent index by toggling the low bit.
8182     int AdjIndex = InPlaceInputs[0] ^ 1;
8183     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8184     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8185     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8186   };
8187   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8188   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8189
8190   // Now gather the cross-half inputs and place them into a free dword of
8191   // their target half.
8192   // FIXME: This operation could almost certainly be simplified dramatically to
8193   // look more like the 3-1 fixing operation.
8194   auto moveInputsToRightHalf = [&PSHUFDMask](
8195       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8196       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8197       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8198       int DestOffset) {
8199     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8200       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8201     };
8202     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8203                                                int Word) {
8204       int LowWord = Word & ~1;
8205       int HighWord = Word | 1;
8206       return isWordClobbered(SourceHalfMask, LowWord) ||
8207              isWordClobbered(SourceHalfMask, HighWord);
8208     };
8209
8210     if (IncomingInputs.empty())
8211       return;
8212
8213     if (ExistingInputs.empty()) {
8214       // Map any dwords with inputs from them into the right half.
8215       for (int Input : IncomingInputs) {
8216         // If the source half mask maps over the inputs, turn those into
8217         // swaps and use the swapped lane.
8218         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8219           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8220             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8221                 Input - SourceOffset;
8222             // We have to swap the uses in our half mask in one sweep.
8223             for (int &M : HalfMask)
8224               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8225                 M = Input;
8226               else if (M == Input)
8227                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8228           } else {
8229             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8230                        Input - SourceOffset &&
8231                    "Previous placement doesn't match!");
8232           }
8233           // Note that this correctly re-maps both when we do a swap and when
8234           // we observe the other side of the swap above. We rely on that to
8235           // avoid swapping the members of the input list directly.
8236           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8237         }
8238
8239         // Map the input's dword into the correct half.
8240         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8241           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8242         else
8243           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8244                      Input / 2 &&
8245                  "Previous placement doesn't match!");
8246       }
8247
8248       // And just directly shift any other-half mask elements to be same-half
8249       // as we will have mirrored the dword containing the element into the
8250       // same position within that half.
8251       for (int &M : HalfMask)
8252         if (M >= SourceOffset && M < SourceOffset + 4) {
8253           M = M - SourceOffset + DestOffset;
8254           assert(M >= 0 && "This should never wrap below zero!");
8255         }
8256       return;
8257     }
8258
8259     // Ensure we have the input in a viable dword of its current half. This
8260     // is particularly tricky because the original position may be clobbered
8261     // by inputs being moved and *staying* in that half.
8262     if (IncomingInputs.size() == 1) {
8263       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8264         int InputFixed = std::find(std::begin(SourceHalfMask),
8265                                    std::end(SourceHalfMask), -1) -
8266                          std::begin(SourceHalfMask) + SourceOffset;
8267         SourceHalfMask[InputFixed - SourceOffset] =
8268             IncomingInputs[0] - SourceOffset;
8269         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8270                      InputFixed);
8271         IncomingInputs[0] = InputFixed;
8272       }
8273     } else if (IncomingInputs.size() == 2) {
8274       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8275           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8276         // We have two non-adjacent or clobbered inputs we need to extract from
8277         // the source half. To do this, we need to map them into some adjacent
8278         // dword slot in the source mask.
8279         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8280                               IncomingInputs[1] - SourceOffset};
8281
8282         // If there is a free slot in the source half mask adjacent to one of
8283         // the inputs, place the other input in it. We use (Index XOR 1) to
8284         // compute an adjacent index.
8285         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8286             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8287           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8288           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8289           InputsFixed[1] = InputsFixed[0] ^ 1;
8290         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8291                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8292           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8293           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8294           InputsFixed[0] = InputsFixed[1] ^ 1;
8295         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8296                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8297           // The two inputs are in the same DWord but it is clobbered and the
8298           // adjacent DWord isn't used at all. Move both inputs to the free
8299           // slot.
8300           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8301           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8302           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8303           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8304         } else {
8305           // The only way we hit this point is if there is no clobbering
8306           // (because there are no off-half inputs to this half) and there is no
8307           // free slot adjacent to one of the inputs. In this case, we have to
8308           // swap an input with a non-input.
8309           for (int i = 0; i < 4; ++i)
8310             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8311                    "We can't handle any clobbers here!");
8312           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8313                  "Cannot have adjacent inputs here!");
8314
8315           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8316           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8317
8318           // We also have to update the final source mask in this case because
8319           // it may need to undo the above swap.
8320           for (int &M : FinalSourceHalfMask)
8321             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8322               M = InputsFixed[1] + SourceOffset;
8323             else if (M == InputsFixed[1] + SourceOffset)
8324               M = (InputsFixed[0] ^ 1) + SourceOffset;
8325
8326           InputsFixed[1] = InputsFixed[0] ^ 1;
8327         }
8328
8329         // Point everything at the fixed inputs.
8330         for (int &M : HalfMask)
8331           if (M == IncomingInputs[0])
8332             M = InputsFixed[0] + SourceOffset;
8333           else if (M == IncomingInputs[1])
8334             M = InputsFixed[1] + SourceOffset;
8335
8336         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8337         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8338       }
8339     } else {
8340       llvm_unreachable("Unhandled input size!");
8341     }
8342
8343     // Now hoist the DWord down to the right half.
8344     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8345     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8346     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8347     for (int &M : HalfMask)
8348       for (int Input : IncomingInputs)
8349         if (M == Input)
8350           M = FreeDWord * 2 + Input % 2;
8351   };
8352   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8353                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8354   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8355                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8356
8357   // Now enact all the shuffles we've computed to move the inputs into their
8358   // target half.
8359   if (!isNoopShuffleMask(PSHUFLMask))
8360     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8361                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8362   if (!isNoopShuffleMask(PSHUFHMask))
8363     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8364                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8365   if (!isNoopShuffleMask(PSHUFDMask))
8366     V = DAG.getBitcast(
8367         VT,
8368         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8369                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8370
8371   // At this point, each half should contain all its inputs, and we can then
8372   // just shuffle them into their final position.
8373   assert(std::count_if(LoMask.begin(), LoMask.end(),
8374                        [](int M) { return M >= 4; }) == 0 &&
8375          "Failed to lift all the high half inputs to the low mask!");
8376   assert(std::count_if(HiMask.begin(), HiMask.end(),
8377                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8378          "Failed to lift all the low half inputs to the high mask!");
8379
8380   // Do a half shuffle for the low mask.
8381   if (!isNoopShuffleMask(LoMask))
8382     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8383                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
8384
8385   // Do a half shuffle with the high mask after shifting its values down.
8386   for (int &M : HiMask)
8387     if (M >= 0)
8388       M -= 4;
8389   if (!isNoopShuffleMask(HiMask))
8390     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8391                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
8392
8393   return V;
8394 }
8395
8396 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8397 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8398                                           SDValue V2, ArrayRef<int> Mask,
8399                                           SelectionDAG &DAG, bool &V1InUse,
8400                                           bool &V2InUse) {
8401   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8402   SDValue V1Mask[16];
8403   SDValue V2Mask[16];
8404   V1InUse = false;
8405   V2InUse = false;
8406
8407   int Size = Mask.size();
8408   int Scale = 16 / Size;
8409   for (int i = 0; i < 16; ++i) {
8410     if (Mask[i / Scale] == -1) {
8411       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8412     } else {
8413       const int ZeroMask = 0x80;
8414       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8415                                           : ZeroMask;
8416       int V2Idx = Mask[i / Scale] < Size
8417                       ? ZeroMask
8418                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8419       if (Zeroable[i / Scale])
8420         V1Idx = V2Idx = ZeroMask;
8421       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
8422       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
8423       V1InUse |= (ZeroMask != V1Idx);
8424       V2InUse |= (ZeroMask != V2Idx);
8425     }
8426   }
8427
8428   if (V1InUse)
8429     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8430                      DAG.getBitcast(MVT::v16i8, V1),
8431                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8432   if (V2InUse)
8433     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8434                      DAG.getBitcast(MVT::v16i8, V2),
8435                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8436
8437   // If we need shuffled inputs from both, blend the two.
8438   SDValue V;
8439   if (V1InUse && V2InUse)
8440     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8441   else
8442     V = V1InUse ? V1 : V2;
8443
8444   // Cast the result back to the correct type.
8445   return DAG.getBitcast(VT, V);
8446 }
8447
8448 /// \brief Generic lowering of 8-lane i16 shuffles.
8449 ///
8450 /// This handles both single-input shuffles and combined shuffle/blends with
8451 /// two inputs. The single input shuffles are immediately delegated to
8452 /// a dedicated lowering routine.
8453 ///
8454 /// The blends are lowered in one of three fundamental ways. If there are few
8455 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8456 /// of the input is significantly cheaper when lowered as an interleaving of
8457 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8458 /// halves of the inputs separately (making them have relatively few inputs)
8459 /// and then concatenate them.
8460 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8461                                        const X86Subtarget *Subtarget,
8462                                        SelectionDAG &DAG) {
8463   SDLoc DL(Op);
8464   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8465   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8466   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8467   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8468   ArrayRef<int> OrigMask = SVOp->getMask();
8469   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8470                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8471   MutableArrayRef<int> Mask(MaskStorage);
8472
8473   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8474
8475   // Whenever we can lower this as a zext, that instruction is strictly faster
8476   // than any alternative.
8477   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8478           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8479     return ZExt;
8480
8481   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8482   (void)isV1;
8483   auto isV2 = [](int M) { return M >= 8; };
8484
8485   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8486
8487   if (NumV2Inputs == 0) {
8488     // Check for being able to broadcast a single element.
8489     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8490                                                           Mask, Subtarget, DAG))
8491       return Broadcast;
8492
8493     // Try to use shift instructions.
8494     if (SDValue Shift =
8495             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8496       return Shift;
8497
8498     // Use dedicated unpack instructions for masks that match their pattern.
8499     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8500       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8501     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8502       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8503
8504     // Try to use byte rotation instructions.
8505     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8506                                                         Mask, Subtarget, DAG))
8507       return Rotate;
8508
8509     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
8510                                                      Subtarget, DAG);
8511   }
8512
8513   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8514          "All single-input shuffles should be canonicalized to be V1-input "
8515          "shuffles.");
8516
8517   // Try to use shift instructions.
8518   if (SDValue Shift =
8519           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8520     return Shift;
8521
8522   // There are special ways we can lower some single-element blends.
8523   if (NumV2Inputs == 1)
8524     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8525                                                          Mask, Subtarget, DAG))
8526       return V;
8527
8528   // We have different paths for blend lowering, but they all must use the
8529   // *exact* same predicate.
8530   bool IsBlendSupported = Subtarget->hasSSE41();
8531   if (IsBlendSupported)
8532     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8533                                                   Subtarget, DAG))
8534       return Blend;
8535
8536   if (SDValue Masked =
8537           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8538     return Masked;
8539
8540   // Use dedicated unpack instructions for masks that match their pattern.
8541   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8542     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8543   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8544     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8545
8546   // Try to use byte rotation instructions.
8547   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8548           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8549     return Rotate;
8550
8551   if (SDValue BitBlend =
8552           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8553     return BitBlend;
8554
8555   if (SDValue Unpack =
8556           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8557     return Unpack;
8558
8559   // If we can't directly blend but can use PSHUFB, that will be better as it
8560   // can both shuffle and set up the inefficient blend.
8561   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8562     bool V1InUse, V2InUse;
8563     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8564                                       V1InUse, V2InUse);
8565   }
8566
8567   // We can always bit-blend if we have to so the fallback strategy is to
8568   // decompose into single-input permutes and blends.
8569   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8570                                                       Mask, DAG);
8571 }
8572
8573 /// \brief Check whether a compaction lowering can be done by dropping even
8574 /// elements and compute how many times even elements must be dropped.
8575 ///
8576 /// This handles shuffles which take every Nth element where N is a power of
8577 /// two. Example shuffle masks:
8578 ///
8579 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8580 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8581 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8582 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8583 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8584 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8585 ///
8586 /// Any of these lanes can of course be undef.
8587 ///
8588 /// This routine only supports N <= 3.
8589 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8590 /// for larger N.
8591 ///
8592 /// \returns N above, or the number of times even elements must be dropped if
8593 /// there is such a number. Otherwise returns zero.
8594 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8595   // Figure out whether we're looping over two inputs or just one.
8596   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8597
8598   // The modulus for the shuffle vector entries is based on whether this is
8599   // a single input or not.
8600   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8601   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8602          "We should only be called with masks with a power-of-2 size!");
8603
8604   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8605
8606   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8607   // and 2^3 simultaneously. This is because we may have ambiguity with
8608   // partially undef inputs.
8609   bool ViableForN[3] = {true, true, true};
8610
8611   for (int i = 0, e = Mask.size(); i < e; ++i) {
8612     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8613     // want.
8614     if (Mask[i] == -1)
8615       continue;
8616
8617     bool IsAnyViable = false;
8618     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8619       if (ViableForN[j]) {
8620         uint64_t N = j + 1;
8621
8622         // The shuffle mask must be equal to (i * 2^N) % M.
8623         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8624           IsAnyViable = true;
8625         else
8626           ViableForN[j] = false;
8627       }
8628     // Early exit if we exhaust the possible powers of two.
8629     if (!IsAnyViable)
8630       break;
8631   }
8632
8633   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8634     if (ViableForN[j])
8635       return j + 1;
8636
8637   // Return 0 as there is no viable power of two.
8638   return 0;
8639 }
8640
8641 /// \brief Generic lowering of v16i8 shuffles.
8642 ///
8643 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8644 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8645 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8646 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8647 /// back together.
8648 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8649                                        const X86Subtarget *Subtarget,
8650                                        SelectionDAG &DAG) {
8651   SDLoc DL(Op);
8652   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8653   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8654   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8655   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8656   ArrayRef<int> Mask = SVOp->getMask();
8657   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8658
8659   // Try to use shift instructions.
8660   if (SDValue Shift =
8661           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8662     return Shift;
8663
8664   // Try to use byte rotation instructions.
8665   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8666           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8667     return Rotate;
8668
8669   // Try to use a zext lowering.
8670   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8671           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8672     return ZExt;
8673
8674   int NumV2Elements =
8675       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8676
8677   // For single-input shuffles, there are some nicer lowering tricks we can use.
8678   if (NumV2Elements == 0) {
8679     // Check for being able to broadcast a single element.
8680     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8681                                                           Mask, Subtarget, DAG))
8682       return Broadcast;
8683
8684     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8685     // Notably, this handles splat and partial-splat shuffles more efficiently.
8686     // However, it only makes sense if the pre-duplication shuffle simplifies
8687     // things significantly. Currently, this means we need to be able to
8688     // express the pre-duplication shuffle as an i16 shuffle.
8689     //
8690     // FIXME: We should check for other patterns which can be widened into an
8691     // i16 shuffle as well.
8692     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8693       for (int i = 0; i < 16; i += 2)
8694         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8695           return false;
8696
8697       return true;
8698     };
8699     auto tryToWidenViaDuplication = [&]() -> SDValue {
8700       if (!canWidenViaDuplication(Mask))
8701         return SDValue();
8702       SmallVector<int, 4> LoInputs;
8703       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8704                    [](int M) { return M >= 0 && M < 8; });
8705       std::sort(LoInputs.begin(), LoInputs.end());
8706       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8707                      LoInputs.end());
8708       SmallVector<int, 4> HiInputs;
8709       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8710                    [](int M) { return M >= 8; });
8711       std::sort(HiInputs.begin(), HiInputs.end());
8712       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8713                      HiInputs.end());
8714
8715       bool TargetLo = LoInputs.size() >= HiInputs.size();
8716       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8717       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8718
8719       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8720       SmallDenseMap<int, int, 8> LaneMap;
8721       for (int I : InPlaceInputs) {
8722         PreDupI16Shuffle[I/2] = I/2;
8723         LaneMap[I] = I;
8724       }
8725       int j = TargetLo ? 0 : 4, je = j + 4;
8726       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8727         // Check if j is already a shuffle of this input. This happens when
8728         // there are two adjacent bytes after we move the low one.
8729         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8730           // If we haven't yet mapped the input, search for a slot into which
8731           // we can map it.
8732           while (j < je && PreDupI16Shuffle[j] != -1)
8733             ++j;
8734
8735           if (j == je)
8736             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8737             return SDValue();
8738
8739           // Map this input with the i16 shuffle.
8740           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8741         }
8742
8743         // Update the lane map based on the mapping we ended up with.
8744         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8745       }
8746       V1 = DAG.getBitcast(
8747           MVT::v16i8,
8748           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8749                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8750
8751       // Unpack the bytes to form the i16s that will be shuffled into place.
8752       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8753                        MVT::v16i8, V1, V1);
8754
8755       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8756       for (int i = 0; i < 16; ++i)
8757         if (Mask[i] != -1) {
8758           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8759           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8760           if (PostDupI16Shuffle[i / 2] == -1)
8761             PostDupI16Shuffle[i / 2] = MappedMask;
8762           else
8763             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8764                    "Conflicting entrties in the original shuffle!");
8765         }
8766       return DAG.getBitcast(
8767           MVT::v16i8,
8768           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
8769                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8770     };
8771     if (SDValue V = tryToWidenViaDuplication())
8772       return V;
8773   }
8774
8775   // Use dedicated unpack instructions for masks that match their pattern.
8776   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8777                                          0, 16, 1, 17, 2, 18, 3, 19,
8778                                          // High half.
8779                                          4, 20, 5, 21, 6, 22, 7, 23}))
8780     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8781   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8782                                          8, 24, 9, 25, 10, 26, 11, 27,
8783                                          // High half.
8784                                          12, 28, 13, 29, 14, 30, 15, 31}))
8785     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8786
8787   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8788   // with PSHUFB. It is important to do this before we attempt to generate any
8789   // blends but after all of the single-input lowerings. If the single input
8790   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8791   // want to preserve that and we can DAG combine any longer sequences into
8792   // a PSHUFB in the end. But once we start blending from multiple inputs,
8793   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8794   // and there are *very* few patterns that would actually be faster than the
8795   // PSHUFB approach because of its ability to zero lanes.
8796   //
8797   // FIXME: The only exceptions to the above are blends which are exact
8798   // interleavings with direct instructions supporting them. We currently don't
8799   // handle those well here.
8800   if (Subtarget->hasSSSE3()) {
8801     bool V1InUse = false;
8802     bool V2InUse = false;
8803
8804     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8805                                                 DAG, V1InUse, V2InUse);
8806
8807     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8808     // do so. This avoids using them to handle blends-with-zero which is
8809     // important as a single pshufb is significantly faster for that.
8810     if (V1InUse && V2InUse) {
8811       if (Subtarget->hasSSE41())
8812         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8813                                                       Mask, Subtarget, DAG))
8814           return Blend;
8815
8816       // We can use an unpack to do the blending rather than an or in some
8817       // cases. Even though the or may be (very minorly) more efficient, we
8818       // preference this lowering because there are common cases where part of
8819       // the complexity of the shuffles goes away when we do the final blend as
8820       // an unpack.
8821       // FIXME: It might be worth trying to detect if the unpack-feeding
8822       // shuffles will both be pshufb, in which case we shouldn't bother with
8823       // this.
8824       if (SDValue Unpack =
8825               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8826         return Unpack;
8827     }
8828
8829     return PSHUFB;
8830   }
8831
8832   // There are special ways we can lower some single-element blends.
8833   if (NumV2Elements == 1)
8834     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8835                                                          Mask, Subtarget, DAG))
8836       return V;
8837
8838   if (SDValue BitBlend =
8839           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8840     return BitBlend;
8841
8842   // Check whether a compaction lowering can be done. This handles shuffles
8843   // which take every Nth element for some even N. See the helper function for
8844   // details.
8845   //
8846   // We special case these as they can be particularly efficiently handled with
8847   // the PACKUSB instruction on x86 and they show up in common patterns of
8848   // rearranging bytes to truncate wide elements.
8849   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8850     // NumEvenDrops is the power of two stride of the elements. Another way of
8851     // thinking about it is that we need to drop the even elements this many
8852     // times to get the original input.
8853     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8854
8855     // First we need to zero all the dropped bytes.
8856     assert(NumEvenDrops <= 3 &&
8857            "No support for dropping even elements more than 3 times.");
8858     // We use the mask type to pick which bytes are preserved based on how many
8859     // elements are dropped.
8860     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8861     SDValue ByteClearMask = DAG.getBitcast(
8862         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
8863     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8864     if (!IsSingleInput)
8865       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8866
8867     // Now pack things back together.
8868     V1 = DAG.getBitcast(MVT::v8i16, V1);
8869     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
8870     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8871     for (int i = 1; i < NumEvenDrops; ++i) {
8872       Result = DAG.getBitcast(MVT::v8i16, Result);
8873       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8874     }
8875
8876     return Result;
8877   }
8878
8879   // Handle multi-input cases by blending single-input shuffles.
8880   if (NumV2Elements > 0)
8881     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8882                                                       Mask, DAG);
8883
8884   // The fallback path for single-input shuffles widens this into two v8i16
8885   // vectors with unpacks, shuffles those, and then pulls them back together
8886   // with a pack.
8887   SDValue V = V1;
8888
8889   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8890   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8891   for (int i = 0; i < 16; ++i)
8892     if (Mask[i] >= 0)
8893       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8894
8895   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8896
8897   SDValue VLoHalf, VHiHalf;
8898   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8899   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8900   // i16s.
8901   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8902                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8903       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8904                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8905     // Use a mask to drop the high bytes.
8906     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
8907     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8908                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
8909
8910     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8911     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8912
8913     // Squash the masks to point directly into VLoHalf.
8914     for (int &M : LoBlendMask)
8915       if (M >= 0)
8916         M /= 2;
8917     for (int &M : HiBlendMask)
8918       if (M >= 0)
8919         M /= 2;
8920   } else {
8921     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8922     // VHiHalf so that we can blend them as i16s.
8923     VLoHalf = DAG.getBitcast(
8924         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8925     VHiHalf = DAG.getBitcast(
8926         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8927   }
8928
8929   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8930   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8931
8932   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8933 }
8934
8935 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8936 ///
8937 /// This routine breaks down the specific type of 128-bit shuffle and
8938 /// dispatches to the lowering routines accordingly.
8939 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8940                                         MVT VT, const X86Subtarget *Subtarget,
8941                                         SelectionDAG &DAG) {
8942   switch (VT.SimpleTy) {
8943   case MVT::v2i64:
8944     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8945   case MVT::v2f64:
8946     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8947   case MVT::v4i32:
8948     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8949   case MVT::v4f32:
8950     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8951   case MVT::v8i16:
8952     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8953   case MVT::v16i8:
8954     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8955
8956   default:
8957     llvm_unreachable("Unimplemented!");
8958   }
8959 }
8960
8961 /// \brief Helper function to test whether a shuffle mask could be
8962 /// simplified by widening the elements being shuffled.
8963 ///
8964 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
8965 /// leaves it in an unspecified state.
8966 ///
8967 /// NOTE: This must handle normal vector shuffle masks and *target* vector
8968 /// shuffle masks. The latter have the special property of a '-2' representing
8969 /// a zero-ed lane of a vector.
8970 static bool canWidenShuffleElements(ArrayRef<int> Mask,
8971                                     SmallVectorImpl<int> &WidenedMask) {
8972   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
8973     // If both elements are undef, its trivial.
8974     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
8975       WidenedMask.push_back(SM_SentinelUndef);
8976       continue;
8977     }
8978
8979     // Check for an undef mask and a mask value properly aligned to fit with
8980     // a pair of values. If we find such a case, use the non-undef mask's value.
8981     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
8982       WidenedMask.push_back(Mask[i + 1] / 2);
8983       continue;
8984     }
8985     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
8986       WidenedMask.push_back(Mask[i] / 2);
8987       continue;
8988     }
8989
8990     // When zeroing, we need to spread the zeroing across both lanes to widen.
8991     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
8992       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
8993           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
8994         WidenedMask.push_back(SM_SentinelZero);
8995         continue;
8996       }
8997       return false;
8998     }
8999
9000     // Finally check if the two mask values are adjacent and aligned with
9001     // a pair.
9002     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9003       WidenedMask.push_back(Mask[i] / 2);
9004       continue;
9005     }
9006
9007     // Otherwise we can't safely widen the elements used in this shuffle.
9008     return false;
9009   }
9010   assert(WidenedMask.size() == Mask.size() / 2 &&
9011          "Incorrect size of mask after widening the elements!");
9012
9013   return true;
9014 }
9015
9016 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9017 ///
9018 /// This routine just extracts two subvectors, shuffles them independently, and
9019 /// then concatenates them back together. This should work effectively with all
9020 /// AVX vector shuffle types.
9021 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9022                                           SDValue V2, ArrayRef<int> Mask,
9023                                           SelectionDAG &DAG) {
9024   assert(VT.getSizeInBits() >= 256 &&
9025          "Only for 256-bit or wider vector shuffles!");
9026   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9027   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9028
9029   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9030   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9031
9032   int NumElements = VT.getVectorNumElements();
9033   int SplitNumElements = NumElements / 2;
9034   MVT ScalarVT = VT.getScalarType();
9035   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9036
9037   // Rather than splitting build-vectors, just build two narrower build
9038   // vectors. This helps shuffling with splats and zeros.
9039   auto SplitVector = [&](SDValue V) {
9040     while (V.getOpcode() == ISD::BITCAST)
9041       V = V->getOperand(0);
9042
9043     MVT OrigVT = V.getSimpleValueType();
9044     int OrigNumElements = OrigVT.getVectorNumElements();
9045     int OrigSplitNumElements = OrigNumElements / 2;
9046     MVT OrigScalarVT = OrigVT.getScalarType();
9047     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9048
9049     SDValue LoV, HiV;
9050
9051     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9052     if (!BV) {
9053       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9054                         DAG.getIntPtrConstant(0, DL));
9055       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9056                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9057     } else {
9058
9059       SmallVector<SDValue, 16> LoOps, HiOps;
9060       for (int i = 0; i < OrigSplitNumElements; ++i) {
9061         LoOps.push_back(BV->getOperand(i));
9062         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9063       }
9064       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9065       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9066     }
9067     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9068                           DAG.getBitcast(SplitVT, HiV));
9069   };
9070
9071   SDValue LoV1, HiV1, LoV2, HiV2;
9072   std::tie(LoV1, HiV1) = SplitVector(V1);
9073   std::tie(LoV2, HiV2) = SplitVector(V2);
9074
9075   // Now create two 4-way blends of these half-width vectors.
9076   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9077     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9078     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9079     for (int i = 0; i < SplitNumElements; ++i) {
9080       int M = HalfMask[i];
9081       if (M >= NumElements) {
9082         if (M >= NumElements + SplitNumElements)
9083           UseHiV2 = true;
9084         else
9085           UseLoV2 = true;
9086         V2BlendMask.push_back(M - NumElements);
9087         V1BlendMask.push_back(-1);
9088         BlendMask.push_back(SplitNumElements + i);
9089       } else if (M >= 0) {
9090         if (M >= SplitNumElements)
9091           UseHiV1 = true;
9092         else
9093           UseLoV1 = true;
9094         V2BlendMask.push_back(-1);
9095         V1BlendMask.push_back(M);
9096         BlendMask.push_back(i);
9097       } else {
9098         V2BlendMask.push_back(-1);
9099         V1BlendMask.push_back(-1);
9100         BlendMask.push_back(-1);
9101       }
9102     }
9103
9104     // Because the lowering happens after all combining takes place, we need to
9105     // manually combine these blend masks as much as possible so that we create
9106     // a minimal number of high-level vector shuffle nodes.
9107
9108     // First try just blending the halves of V1 or V2.
9109     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9110       return DAG.getUNDEF(SplitVT);
9111     if (!UseLoV2 && !UseHiV2)
9112       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9113     if (!UseLoV1 && !UseHiV1)
9114       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9115
9116     SDValue V1Blend, V2Blend;
9117     if (UseLoV1 && UseHiV1) {
9118       V1Blend =
9119         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9120     } else {
9121       // We only use half of V1 so map the usage down into the final blend mask.
9122       V1Blend = UseLoV1 ? LoV1 : HiV1;
9123       for (int i = 0; i < SplitNumElements; ++i)
9124         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9125           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9126     }
9127     if (UseLoV2 && UseHiV2) {
9128       V2Blend =
9129         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9130     } else {
9131       // We only use half of V2 so map the usage down into the final blend mask.
9132       V2Blend = UseLoV2 ? LoV2 : HiV2;
9133       for (int i = 0; i < SplitNumElements; ++i)
9134         if (BlendMask[i] >= SplitNumElements)
9135           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9136     }
9137     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9138   };
9139   SDValue Lo = HalfBlend(LoMask);
9140   SDValue Hi = HalfBlend(HiMask);
9141   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9142 }
9143
9144 /// \brief Either split a vector in halves or decompose the shuffles and the
9145 /// blend.
9146 ///
9147 /// This is provided as a good fallback for many lowerings of non-single-input
9148 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9149 /// between splitting the shuffle into 128-bit components and stitching those
9150 /// back together vs. extracting the single-input shuffles and blending those
9151 /// results.
9152 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9153                                                 SDValue V2, ArrayRef<int> Mask,
9154                                                 SelectionDAG &DAG) {
9155   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9156                                             "lower single-input shuffles as it "
9157                                             "could then recurse on itself.");
9158   int Size = Mask.size();
9159
9160   // If this can be modeled as a broadcast of two elements followed by a blend,
9161   // prefer that lowering. This is especially important because broadcasts can
9162   // often fold with memory operands.
9163   auto DoBothBroadcast = [&] {
9164     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9165     for (int M : Mask)
9166       if (M >= Size) {
9167         if (V2BroadcastIdx == -1)
9168           V2BroadcastIdx = M - Size;
9169         else if (M - Size != V2BroadcastIdx)
9170           return false;
9171       } else if (M >= 0) {
9172         if (V1BroadcastIdx == -1)
9173           V1BroadcastIdx = M;
9174         else if (M != V1BroadcastIdx)
9175           return false;
9176       }
9177     return true;
9178   };
9179   if (DoBothBroadcast())
9180     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9181                                                       DAG);
9182
9183   // If the inputs all stem from a single 128-bit lane of each input, then we
9184   // split them rather than blending because the split will decompose to
9185   // unusually few instructions.
9186   int LaneCount = VT.getSizeInBits() / 128;
9187   int LaneSize = Size / LaneCount;
9188   SmallBitVector LaneInputs[2];
9189   LaneInputs[0].resize(LaneCount, false);
9190   LaneInputs[1].resize(LaneCount, false);
9191   for (int i = 0; i < Size; ++i)
9192     if (Mask[i] >= 0)
9193       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9194   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9195     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9196
9197   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9198   // that the decomposed single-input shuffles don't end up here.
9199   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9200 }
9201
9202 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9203 /// a permutation and blend of those lanes.
9204 ///
9205 /// This essentially blends the out-of-lane inputs to each lane into the lane
9206 /// from a permuted copy of the vector. This lowering strategy results in four
9207 /// instructions in the worst case for a single-input cross lane shuffle which
9208 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9209 /// of. Special cases for each particular shuffle pattern should be handled
9210 /// prior to trying this lowering.
9211 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9212                                                        SDValue V1, SDValue V2,
9213                                                        ArrayRef<int> Mask,
9214                                                        SelectionDAG &DAG) {
9215   // FIXME: This should probably be generalized for 512-bit vectors as well.
9216   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9217   int LaneSize = Mask.size() / 2;
9218
9219   // If there are only inputs from one 128-bit lane, splitting will in fact be
9220   // less expensive. The flags track whether the given lane contains an element
9221   // that crosses to another lane.
9222   bool LaneCrossing[2] = {false, false};
9223   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9224     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9225       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9226   if (!LaneCrossing[0] || !LaneCrossing[1])
9227     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9228
9229   if (isSingleInputShuffleMask(Mask)) {
9230     SmallVector<int, 32> FlippedBlendMask;
9231     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9232       FlippedBlendMask.push_back(
9233           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9234                                   ? Mask[i]
9235                                   : Mask[i] % LaneSize +
9236                                         (i / LaneSize) * LaneSize + Size));
9237
9238     // Flip the vector, and blend the results which should now be in-lane. The
9239     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9240     // 5 for the high source. The value 3 selects the high half of source 2 and
9241     // the value 2 selects the low half of source 2. We only use source 2 to
9242     // allow folding it into a memory operand.
9243     unsigned PERMMask = 3 | 2 << 4;
9244     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9245                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9246     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9247   }
9248
9249   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9250   // will be handled by the above logic and a blend of the results, much like
9251   // other patterns in AVX.
9252   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9253 }
9254
9255 /// \brief Handle lowering 2-lane 128-bit shuffles.
9256 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9257                                         SDValue V2, ArrayRef<int> Mask,
9258                                         const X86Subtarget *Subtarget,
9259                                         SelectionDAG &DAG) {
9260   // TODO: If minimizing size and one of the inputs is a zero vector and the
9261   // the zero vector has only one use, we could use a VPERM2X128 to save the
9262   // instruction bytes needed to explicitly generate the zero vector.
9263
9264   // Blends are faster and handle all the non-lane-crossing cases.
9265   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9266                                                 Subtarget, DAG))
9267     return Blend;
9268
9269   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9270   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9271
9272   // If either input operand is a zero vector, use VPERM2X128 because its mask
9273   // allows us to replace the zero input with an implicit zero.
9274   if (!IsV1Zero && !IsV2Zero) {
9275     // Check for patterns which can be matched with a single insert of a 128-bit
9276     // subvector.
9277     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9278     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9279       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9280                                    VT.getVectorNumElements() / 2);
9281       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9282                                 DAG.getIntPtrConstant(0, DL));
9283       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9284                                 OnlyUsesV1 ? V1 : V2,
9285                                 DAG.getIntPtrConstant(0, DL));
9286       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9287     }
9288   }
9289
9290   // Otherwise form a 128-bit permutation. After accounting for undefs,
9291   // convert the 64-bit shuffle mask selection values into 128-bit
9292   // selection bits by dividing the indexes by 2 and shifting into positions
9293   // defined by a vperm2*128 instruction's immediate control byte.
9294
9295   // The immediate permute control byte looks like this:
9296   //    [1:0] - select 128 bits from sources for low half of destination
9297   //    [2]   - ignore
9298   //    [3]   - zero low half of destination
9299   //    [5:4] - select 128 bits from sources for high half of destination
9300   //    [6]   - ignore
9301   //    [7]   - zero high half of destination
9302
9303   int MaskLO = Mask[0];
9304   if (MaskLO == SM_SentinelUndef)
9305     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9306
9307   int MaskHI = Mask[2];
9308   if (MaskHI == SM_SentinelUndef)
9309     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9310
9311   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9312
9313   // If either input is a zero vector, replace it with an undef input.
9314   // Shuffle mask values <  4 are selecting elements of V1.
9315   // Shuffle mask values >= 4 are selecting elements of V2.
9316   // Adjust each half of the permute mask by clearing the half that was
9317   // selecting the zero vector and setting the zero mask bit.
9318   if (IsV1Zero) {
9319     V1 = DAG.getUNDEF(VT);
9320     if (MaskLO < 4)
9321       PermMask = (PermMask & 0xf0) | 0x08;
9322     if (MaskHI < 4)
9323       PermMask = (PermMask & 0x0f) | 0x80;
9324   }
9325   if (IsV2Zero) {
9326     V2 = DAG.getUNDEF(VT);
9327     if (MaskLO >= 4)
9328       PermMask = (PermMask & 0xf0) | 0x08;
9329     if (MaskHI >= 4)
9330       PermMask = (PermMask & 0x0f) | 0x80;
9331   }
9332
9333   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9334                      DAG.getConstant(PermMask, DL, MVT::i8));
9335 }
9336
9337 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9338 /// shuffling each lane.
9339 ///
9340 /// This will only succeed when the result of fixing the 128-bit lanes results
9341 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9342 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9343 /// the lane crosses early and then use simpler shuffles within each lane.
9344 ///
9345 /// FIXME: It might be worthwhile at some point to support this without
9346 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9347 /// in x86 only floating point has interesting non-repeating shuffles, and even
9348 /// those are still *marginally* more expensive.
9349 static SDValue lowerVectorShuffleByMerging128BitLanes(
9350     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9351     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9352   assert(!isSingleInputShuffleMask(Mask) &&
9353          "This is only useful with multiple inputs.");
9354
9355   int Size = Mask.size();
9356   int LaneSize = 128 / VT.getScalarSizeInBits();
9357   int NumLanes = Size / LaneSize;
9358   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9359
9360   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9361   // check whether the in-128-bit lane shuffles share a repeating pattern.
9362   SmallVector<int, 4> Lanes;
9363   Lanes.resize(NumLanes, -1);
9364   SmallVector<int, 4> InLaneMask;
9365   InLaneMask.resize(LaneSize, -1);
9366   for (int i = 0; i < Size; ++i) {
9367     if (Mask[i] < 0)
9368       continue;
9369
9370     int j = i / LaneSize;
9371
9372     if (Lanes[j] < 0) {
9373       // First entry we've seen for this lane.
9374       Lanes[j] = Mask[i] / LaneSize;
9375     } else if (Lanes[j] != Mask[i] / LaneSize) {
9376       // This doesn't match the lane selected previously!
9377       return SDValue();
9378     }
9379
9380     // Check that within each lane we have a consistent shuffle mask.
9381     int k = i % LaneSize;
9382     if (InLaneMask[k] < 0) {
9383       InLaneMask[k] = Mask[i] % LaneSize;
9384     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9385       // This doesn't fit a repeating in-lane mask.
9386       return SDValue();
9387     }
9388   }
9389
9390   // First shuffle the lanes into place.
9391   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9392                                 VT.getSizeInBits() / 64);
9393   SmallVector<int, 8> LaneMask;
9394   LaneMask.resize(NumLanes * 2, -1);
9395   for (int i = 0; i < NumLanes; ++i)
9396     if (Lanes[i] >= 0) {
9397       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9398       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9399     }
9400
9401   V1 = DAG.getBitcast(LaneVT, V1);
9402   V2 = DAG.getBitcast(LaneVT, V2);
9403   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9404
9405   // Cast it back to the type we actually want.
9406   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
9407
9408   // Now do a simple shuffle that isn't lane crossing.
9409   SmallVector<int, 8> NewMask;
9410   NewMask.resize(Size, -1);
9411   for (int i = 0; i < Size; ++i)
9412     if (Mask[i] >= 0)
9413       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9414   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9415          "Must not introduce lane crosses at this point!");
9416
9417   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9418 }
9419
9420 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9421 /// given mask.
9422 ///
9423 /// This returns true if the elements from a particular input are already in the
9424 /// slot required by the given mask and require no permutation.
9425 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9426   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9427   int Size = Mask.size();
9428   for (int i = 0; i < Size; ++i)
9429     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9430       return false;
9431
9432   return true;
9433 }
9434
9435 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9436 ///
9437 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9438 /// isn't available.
9439 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9440                                        const X86Subtarget *Subtarget,
9441                                        SelectionDAG &DAG) {
9442   SDLoc DL(Op);
9443   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9444   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9445   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9446   ArrayRef<int> Mask = SVOp->getMask();
9447   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9448
9449   SmallVector<int, 4> WidenedMask;
9450   if (canWidenShuffleElements(Mask, WidenedMask))
9451     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9452                                     DAG);
9453
9454   if (isSingleInputShuffleMask(Mask)) {
9455     // Check for being able to broadcast a single element.
9456     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9457                                                           Mask, Subtarget, DAG))
9458       return Broadcast;
9459
9460     // Use low duplicate instructions for masks that match their pattern.
9461     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9462       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9463
9464     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9465       // Non-half-crossing single input shuffles can be lowerid with an
9466       // interleaved permutation.
9467       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9468                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9469       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9470                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
9471     }
9472
9473     // With AVX2 we have direct support for this permutation.
9474     if (Subtarget->hasAVX2())
9475       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9476                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9477
9478     // Otherwise, fall back.
9479     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9480                                                    DAG);
9481   }
9482
9483   // X86 has dedicated unpack instructions that can handle specific blend
9484   // operations: UNPCKH and UNPCKL.
9485   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9486     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9487   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9488     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9489   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9490     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9491   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9492     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9493
9494   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9495                                                 Subtarget, DAG))
9496     return Blend;
9497
9498   // Check if the blend happens to exactly fit that of SHUFPD.
9499   if ((Mask[0] == -1 || Mask[0] < 2) &&
9500       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9501       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9502       (Mask[3] == -1 || Mask[3] >= 6)) {
9503     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9504                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9505     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9506                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9507   }
9508   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9509       (Mask[1] == -1 || Mask[1] < 2) &&
9510       (Mask[2] == -1 || Mask[2] >= 6) &&
9511       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9512     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9513                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9514     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9515                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
9516   }
9517
9518   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9519   // shuffle. However, if we have AVX2 and either inputs are already in place,
9520   // we will be able to shuffle even across lanes the other input in a single
9521   // instruction so skip this pattern.
9522   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9523                                  isShuffleMaskInputInPlace(1, Mask))))
9524     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9525             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9526       return Result;
9527
9528   // If we have AVX2 then we always want to lower with a blend because an v4 we
9529   // can fully permute the elements.
9530   if (Subtarget->hasAVX2())
9531     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9532                                                       Mask, DAG);
9533
9534   // Otherwise fall back on generic lowering.
9535   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9536 }
9537
9538 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9539 ///
9540 /// This routine is only called when we have AVX2 and thus a reasonable
9541 /// instruction set for v4i64 shuffling..
9542 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9543                                        const X86Subtarget *Subtarget,
9544                                        SelectionDAG &DAG) {
9545   SDLoc DL(Op);
9546   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9547   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9548   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9549   ArrayRef<int> Mask = SVOp->getMask();
9550   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9551   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9552
9553   SmallVector<int, 4> WidenedMask;
9554   if (canWidenShuffleElements(Mask, WidenedMask))
9555     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9556                                     DAG);
9557
9558   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9559                                                 Subtarget, DAG))
9560     return Blend;
9561
9562   // Check for being able to broadcast a single element.
9563   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9564                                                         Mask, Subtarget, DAG))
9565     return Broadcast;
9566
9567   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9568   // use lower latency instructions that will operate on both 128-bit lanes.
9569   SmallVector<int, 2> RepeatedMask;
9570   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9571     if (isSingleInputShuffleMask(Mask)) {
9572       int PSHUFDMask[] = {-1, -1, -1, -1};
9573       for (int i = 0; i < 2; ++i)
9574         if (RepeatedMask[i] >= 0) {
9575           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9576           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9577         }
9578       return DAG.getBitcast(
9579           MVT::v4i64,
9580           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9581                       DAG.getBitcast(MVT::v8i32, V1),
9582                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9583     }
9584   }
9585
9586   // AVX2 provides a direct instruction for permuting a single input across
9587   // lanes.
9588   if (isSingleInputShuffleMask(Mask))
9589     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9590                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9591
9592   // Try to use shift instructions.
9593   if (SDValue Shift =
9594           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9595     return Shift;
9596
9597   // Use dedicated unpack instructions for masks that match their pattern.
9598   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9599     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9600   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9601     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9602   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9603     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9604   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9605     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9606
9607   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9608   // shuffle. However, if we have AVX2 and either inputs are already in place,
9609   // we will be able to shuffle even across lanes the other input in a single
9610   // instruction so skip this pattern.
9611   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9612                                  isShuffleMaskInputInPlace(1, Mask))))
9613     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9614             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9615       return Result;
9616
9617   // Otherwise fall back on generic blend lowering.
9618   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9619                                                     Mask, DAG);
9620 }
9621
9622 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9623 ///
9624 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9625 /// isn't available.
9626 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9627                                        const X86Subtarget *Subtarget,
9628                                        SelectionDAG &DAG) {
9629   SDLoc DL(Op);
9630   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9631   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9632   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9633   ArrayRef<int> Mask = SVOp->getMask();
9634   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9635
9636   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9637                                                 Subtarget, DAG))
9638     return Blend;
9639
9640   // Check for being able to broadcast a single element.
9641   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9642                                                         Mask, Subtarget, DAG))
9643     return Broadcast;
9644
9645   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9646   // options to efficiently lower the shuffle.
9647   SmallVector<int, 4> RepeatedMask;
9648   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9649     assert(RepeatedMask.size() == 4 &&
9650            "Repeated masks must be half the mask width!");
9651
9652     // Use even/odd duplicate instructions for masks that match their pattern.
9653     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9654       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9655     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9656       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9657
9658     if (isSingleInputShuffleMask(Mask))
9659       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9660                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9661
9662     // Use dedicated unpack instructions for masks that match their pattern.
9663     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9664       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9665     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9666       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9667     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9668       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9669     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9670       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9671
9672     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9673     // have already handled any direct blends. We also need to squash the
9674     // repeated mask into a simulated v4f32 mask.
9675     for (int i = 0; i < 4; ++i)
9676       if (RepeatedMask[i] >= 8)
9677         RepeatedMask[i] -= 4;
9678     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9679   }
9680
9681   // If we have a single input shuffle with different shuffle patterns in the
9682   // two 128-bit lanes use the variable mask to VPERMILPS.
9683   if (isSingleInputShuffleMask(Mask)) {
9684     SDValue VPermMask[8];
9685     for (int i = 0; i < 8; ++i)
9686       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9687                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9688     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9689       return DAG.getNode(
9690           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9691           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9692
9693     if (Subtarget->hasAVX2())
9694       return DAG.getNode(
9695           X86ISD::VPERMV, DL, MVT::v8f32,
9696           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
9697                                                  MVT::v8i32, VPermMask)),
9698           V1);
9699
9700     // Otherwise, fall back.
9701     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9702                                                    DAG);
9703   }
9704
9705   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9706   // shuffle.
9707   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9708           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9709     return Result;
9710
9711   // If we have AVX2 then we always want to lower with a blend because at v8 we
9712   // can fully permute the elements.
9713   if (Subtarget->hasAVX2())
9714     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9715                                                       Mask, DAG);
9716
9717   // Otherwise fall back on generic lowering.
9718   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9719 }
9720
9721 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9722 ///
9723 /// This routine is only called when we have AVX2 and thus a reasonable
9724 /// instruction set for v8i32 shuffling..
9725 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9726                                        const X86Subtarget *Subtarget,
9727                                        SelectionDAG &DAG) {
9728   SDLoc DL(Op);
9729   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9730   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9731   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9732   ArrayRef<int> Mask = SVOp->getMask();
9733   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9734   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9735
9736   // Whenever we can lower this as a zext, that instruction is strictly faster
9737   // than any alternative. It also allows us to fold memory operands into the
9738   // shuffle in many cases.
9739   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9740                                                          Mask, Subtarget, DAG))
9741     return ZExt;
9742
9743   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9744                                                 Subtarget, DAG))
9745     return Blend;
9746
9747   // Check for being able to broadcast a single element.
9748   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9749                                                         Mask, Subtarget, DAG))
9750     return Broadcast;
9751
9752   // If the shuffle mask is repeated in each 128-bit lane we can use more
9753   // efficient instructions that mirror the shuffles across the two 128-bit
9754   // lanes.
9755   SmallVector<int, 4> RepeatedMask;
9756   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9757     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9758     if (isSingleInputShuffleMask(Mask))
9759       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9760                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9761
9762     // Use dedicated unpack instructions for masks that match their pattern.
9763     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9764       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9765     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9766       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9767     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9768       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9769     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9770       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9771   }
9772
9773   // Try to use shift instructions.
9774   if (SDValue Shift =
9775           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9776     return Shift;
9777
9778   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9779           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9780     return Rotate;
9781
9782   // If the shuffle patterns aren't repeated but it is a single input, directly
9783   // generate a cross-lane VPERMD instruction.
9784   if (isSingleInputShuffleMask(Mask)) {
9785     SDValue VPermMask[8];
9786     for (int i = 0; i < 8; ++i)
9787       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9788                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
9789     return DAG.getNode(
9790         X86ISD::VPERMV, DL, MVT::v8i32,
9791         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9792   }
9793
9794   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9795   // shuffle.
9796   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9797           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9798     return Result;
9799
9800   // Otherwise fall back on generic blend lowering.
9801   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9802                                                     Mask, DAG);
9803 }
9804
9805 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9806 ///
9807 /// This routine is only called when we have AVX2 and thus a reasonable
9808 /// instruction set for v16i16 shuffling..
9809 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9810                                         const X86Subtarget *Subtarget,
9811                                         SelectionDAG &DAG) {
9812   SDLoc DL(Op);
9813   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9814   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9815   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9816   ArrayRef<int> Mask = SVOp->getMask();
9817   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9818   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9819
9820   // Whenever we can lower this as a zext, that instruction is strictly faster
9821   // than any alternative. It also allows us to fold memory operands into the
9822   // shuffle in many cases.
9823   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9824                                                          Mask, Subtarget, DAG))
9825     return ZExt;
9826
9827   // Check for being able to broadcast a single element.
9828   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9829                                                         Mask, Subtarget, DAG))
9830     return Broadcast;
9831
9832   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9833                                                 Subtarget, DAG))
9834     return Blend;
9835
9836   // Use dedicated unpack instructions for masks that match their pattern.
9837   if (isShuffleEquivalent(V1, V2, Mask,
9838                           {// First 128-bit lane:
9839                            0, 16, 1, 17, 2, 18, 3, 19,
9840                            // Second 128-bit lane:
9841                            8, 24, 9, 25, 10, 26, 11, 27}))
9842     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9843   if (isShuffleEquivalent(V1, V2, Mask,
9844                           {// First 128-bit lane:
9845                            4, 20, 5, 21, 6, 22, 7, 23,
9846                            // Second 128-bit lane:
9847                            12, 28, 13, 29, 14, 30, 15, 31}))
9848     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9849
9850   // Try to use shift instructions.
9851   if (SDValue Shift =
9852           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9853     return Shift;
9854
9855   // Try to use byte rotation instructions.
9856   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9857           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9858     return Rotate;
9859
9860   if (isSingleInputShuffleMask(Mask)) {
9861     // There are no generalized cross-lane shuffle operations available on i16
9862     // element types.
9863     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9864       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9865                                                      Mask, DAG);
9866
9867     SmallVector<int, 8> RepeatedMask;
9868     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
9869       // As this is a single-input shuffle, the repeated mask should be
9870       // a strictly valid v8i16 mask that we can pass through to the v8i16
9871       // lowering to handle even the v16 case.
9872       return lowerV8I16GeneralSingleInputVectorShuffle(
9873           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
9874     }
9875
9876     SDValue PSHUFBMask[32];
9877     for (int i = 0; i < 16; ++i) {
9878       if (Mask[i] == -1) {
9879         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9880         continue;
9881       }
9882
9883       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9884       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9885       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
9886       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
9887     }
9888     return DAG.getBitcast(MVT::v16i16,
9889                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
9890                                       DAG.getBitcast(MVT::v32i8, V1),
9891                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
9892                                                   MVT::v32i8, PSHUFBMask)));
9893   }
9894
9895   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9896   // shuffle.
9897   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9898           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9899     return Result;
9900
9901   // Otherwise fall back on generic lowering.
9902   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9903 }
9904
9905 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9906 ///
9907 /// This routine is only called when we have AVX2 and thus a reasonable
9908 /// instruction set for v32i8 shuffling..
9909 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9910                                        const X86Subtarget *Subtarget,
9911                                        SelectionDAG &DAG) {
9912   SDLoc DL(Op);
9913   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9914   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9915   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9916   ArrayRef<int> Mask = SVOp->getMask();
9917   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9918   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9919
9920   // Whenever we can lower this as a zext, that instruction is strictly faster
9921   // than any alternative. It also allows us to fold memory operands into the
9922   // shuffle in many cases.
9923   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9924                                                          Mask, Subtarget, DAG))
9925     return ZExt;
9926
9927   // Check for being able to broadcast a single element.
9928   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9929                                                         Mask, Subtarget, DAG))
9930     return Broadcast;
9931
9932   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9933                                                 Subtarget, DAG))
9934     return Blend;
9935
9936   // Use dedicated unpack instructions for masks that match their pattern.
9937   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9938   // 256-bit lanes.
9939   if (isShuffleEquivalent(
9940           V1, V2, Mask,
9941           {// First 128-bit lane:
9942            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9943            // Second 128-bit lane:
9944            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9945     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9946   if (isShuffleEquivalent(
9947           V1, V2, Mask,
9948           {// First 128-bit lane:
9949            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9950            // Second 128-bit lane:
9951            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9952     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9953
9954   // Try to use shift instructions.
9955   if (SDValue Shift =
9956           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9957     return Shift;
9958
9959   // Try to use byte rotation instructions.
9960   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9961           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9962     return Rotate;
9963
9964   if (isSingleInputShuffleMask(Mask)) {
9965     // There are no generalized cross-lane shuffle operations available on i8
9966     // element types.
9967     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
9968       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
9969                                                      Mask, DAG);
9970
9971     SDValue PSHUFBMask[32];
9972     for (int i = 0; i < 32; ++i)
9973       PSHUFBMask[i] =
9974           Mask[i] < 0
9975               ? DAG.getUNDEF(MVT::i8)
9976               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
9977                                 MVT::i8);
9978
9979     return DAG.getNode(
9980         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
9981         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
9982   }
9983
9984   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9985   // shuffle.
9986   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9987           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9988     return Result;
9989
9990   // Otherwise fall back on generic lowering.
9991   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
9992 }
9993
9994 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
9995 ///
9996 /// This routine either breaks down the specific type of a 256-bit x86 vector
9997 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
9998 /// together based on the available instructions.
9999 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10000                                         MVT VT, const X86Subtarget *Subtarget,
10001                                         SelectionDAG &DAG) {
10002   SDLoc DL(Op);
10003   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10004   ArrayRef<int> Mask = SVOp->getMask();
10005
10006   // If we have a single input to the zero element, insert that into V1 if we
10007   // can do so cheaply.
10008   int NumElts = VT.getVectorNumElements();
10009   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10010     return M >= NumElts;
10011   });
10012
10013   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10014     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10015                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10016       return Insertion;
10017
10018   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
10019   // check for those subtargets here and avoid much of the subtarget querying in
10020   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
10021   // ability to manipulate a 256-bit vector with integer types. Since we'll use
10022   // floating point types there eventually, just immediately cast everything to
10023   // a float and operate entirely in that domain.
10024   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10025     int ElementBits = VT.getScalarSizeInBits();
10026     if (ElementBits < 32)
10027       // No floating point type available, decompose into 128-bit vectors.
10028       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10029
10030     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10031                                 VT.getVectorNumElements());
10032     V1 = DAG.getBitcast(FpVT, V1);
10033     V2 = DAG.getBitcast(FpVT, V2);
10034     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10035   }
10036
10037   switch (VT.SimpleTy) {
10038   case MVT::v4f64:
10039     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10040   case MVT::v4i64:
10041     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10042   case MVT::v8f32:
10043     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10044   case MVT::v8i32:
10045     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10046   case MVT::v16i16:
10047     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10048   case MVT::v32i8:
10049     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10050
10051   default:
10052     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10053   }
10054 }
10055
10056 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10057 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10058                                        const X86Subtarget *Subtarget,
10059                                        SelectionDAG &DAG) {
10060   SDLoc DL(Op);
10061   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10062   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10063   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10064   ArrayRef<int> Mask = SVOp->getMask();
10065   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10066
10067   // X86 has dedicated unpack instructions that can handle specific blend
10068   // operations: UNPCKH and UNPCKL.
10069   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10070     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f64, V1, V2);
10071   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10072     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f64, V1, V2);
10073
10074   // FIXME: Implement direct support for this type!
10075   return splitAndLowerVectorShuffle(DL, MVT::v8f64, V1, V2, Mask, DAG);
10076 }
10077
10078 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10079 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10080                                        const X86Subtarget *Subtarget,
10081                                        SelectionDAG &DAG) {
10082   SDLoc DL(Op);
10083   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10084   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10085   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10086   ArrayRef<int> Mask = SVOp->getMask();
10087   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10088
10089   // Use dedicated unpack instructions for masks that match their pattern.
10090   if (isShuffleEquivalent(V1, V2, Mask,
10091                           {// First 128-bit lane.
10092                            0, 16, 1, 17, 4, 20, 5, 21,
10093                            // Second 128-bit lane.
10094                            8, 24, 9, 25, 12, 28, 13, 29}))
10095     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16f32, V1, V2);
10096   if (isShuffleEquivalent(V1, V2, Mask,
10097                           {// First 128-bit lane.
10098                            2, 18, 3, 19, 6, 22, 7, 23,
10099                            // Second 128-bit lane.
10100                            10, 26, 11, 27, 14, 30, 15, 31}))
10101     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16f32, V1, V2);
10102
10103   // FIXME: Implement direct support for this type!
10104   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
10105 }
10106
10107 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10108 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10109                                        const X86Subtarget *Subtarget,
10110                                        SelectionDAG &DAG) {
10111   SDLoc DL(Op);
10112   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10113   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10114   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10115   ArrayRef<int> Mask = SVOp->getMask();
10116   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10117
10118   // X86 has dedicated unpack instructions that can handle specific blend
10119   // operations: UNPCKH and UNPCKL.
10120   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10121     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i64, V1, V2);
10122   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10123     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i64, V1, V2);
10124
10125   // FIXME: Implement direct support for this type!
10126   return splitAndLowerVectorShuffle(DL, MVT::v8i64, V1, V2, Mask, DAG);
10127 }
10128
10129 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10130 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10131                                        const X86Subtarget *Subtarget,
10132                                        SelectionDAG &DAG) {
10133   SDLoc DL(Op);
10134   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10135   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10136   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10137   ArrayRef<int> Mask = SVOp->getMask();
10138   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10139
10140   // Use dedicated unpack instructions for masks that match their pattern.
10141   if (isShuffleEquivalent(V1, V2, Mask,
10142                           {// First 128-bit lane.
10143                            0, 16, 1, 17, 4, 20, 5, 21,
10144                            // Second 128-bit lane.
10145                            8, 24, 9, 25, 12, 28, 13, 29}))
10146     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i32, V1, V2);
10147   if (isShuffleEquivalent(V1, V2, Mask,
10148                           {// First 128-bit lane.
10149                            2, 18, 3, 19, 6, 22, 7, 23,
10150                            // Second 128-bit lane.
10151                            10, 26, 11, 27, 14, 30, 15, 31}))
10152     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i32, V1, V2);
10153
10154   // FIXME: Implement direct support for this type!
10155   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
10156 }
10157
10158 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10159 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10160                                         const X86Subtarget *Subtarget,
10161                                         SelectionDAG &DAG) {
10162   SDLoc DL(Op);
10163   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10164   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10165   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10166   ArrayRef<int> Mask = SVOp->getMask();
10167   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10168   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10169
10170   // FIXME: Implement direct support for this type!
10171   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10172 }
10173
10174 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10175 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10176                                        const X86Subtarget *Subtarget,
10177                                        SelectionDAG &DAG) {
10178   SDLoc DL(Op);
10179   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10180   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10181   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10182   ArrayRef<int> Mask = SVOp->getMask();
10183   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10184   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10185
10186   // FIXME: Implement direct support for this type!
10187   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10188 }
10189
10190 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10191 ///
10192 /// This routine either breaks down the specific type of a 512-bit x86 vector
10193 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10194 /// together based on the available instructions.
10195 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10196                                         MVT VT, const X86Subtarget *Subtarget,
10197                                         SelectionDAG &DAG) {
10198   SDLoc DL(Op);
10199   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10200   ArrayRef<int> Mask = SVOp->getMask();
10201   assert(Subtarget->hasAVX512() &&
10202          "Cannot lower 512-bit vectors w/ basic ISA!");
10203
10204   // Check for being able to broadcast a single element.
10205   if (SDValue Broadcast =
10206           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10207     return Broadcast;
10208
10209   // Dispatch to each element type for lowering. If we don't have supprot for
10210   // specific element type shuffles at 512 bits, immediately split them and
10211   // lower them. Each lowering routine of a given type is allowed to assume that
10212   // the requisite ISA extensions for that element type are available.
10213   switch (VT.SimpleTy) {
10214   case MVT::v8f64:
10215     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10216   case MVT::v16f32:
10217     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10218   case MVT::v8i64:
10219     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10220   case MVT::v16i32:
10221     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10222   case MVT::v32i16:
10223     if (Subtarget->hasBWI())
10224       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10225     break;
10226   case MVT::v64i8:
10227     if (Subtarget->hasBWI())
10228       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10229     break;
10230
10231   default:
10232     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10233   }
10234
10235   // Otherwise fall back on splitting.
10236   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10237 }
10238
10239 /// \brief Top-level lowering for x86 vector shuffles.
10240 ///
10241 /// This handles decomposition, canonicalization, and lowering of all x86
10242 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10243 /// above in helper routines. The canonicalization attempts to widen shuffles
10244 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10245 /// s.t. only one of the two inputs needs to be tested, etc.
10246 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10247                                   SelectionDAG &DAG) {
10248   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10249   ArrayRef<int> Mask = SVOp->getMask();
10250   SDValue V1 = Op.getOperand(0);
10251   SDValue V2 = Op.getOperand(1);
10252   MVT VT = Op.getSimpleValueType();
10253   int NumElements = VT.getVectorNumElements();
10254   SDLoc dl(Op);
10255
10256   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10257
10258   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10259   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10260   if (V1IsUndef && V2IsUndef)
10261     return DAG.getUNDEF(VT);
10262
10263   // When we create a shuffle node we put the UNDEF node to second operand,
10264   // but in some cases the first operand may be transformed to UNDEF.
10265   // In this case we should just commute the node.
10266   if (V1IsUndef)
10267     return DAG.getCommutedVectorShuffle(*SVOp);
10268
10269   // Check for non-undef masks pointing at an undef vector and make the masks
10270   // undef as well. This makes it easier to match the shuffle based solely on
10271   // the mask.
10272   if (V2IsUndef)
10273     for (int M : Mask)
10274       if (M >= NumElements) {
10275         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10276         for (int &M : NewMask)
10277           if (M >= NumElements)
10278             M = -1;
10279         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10280       }
10281
10282   // We actually see shuffles that are entirely re-arrangements of a set of
10283   // zero inputs. This mostly happens while decomposing complex shuffles into
10284   // simple ones. Directly lower these as a buildvector of zeros.
10285   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10286   if (Zeroable.all())
10287     return getZeroVector(VT, Subtarget, DAG, dl);
10288
10289   // Try to collapse shuffles into using a vector type with fewer elements but
10290   // wider element types. We cap this to not form integers or floating point
10291   // elements wider than 64 bits, but it might be interesting to form i128
10292   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10293   SmallVector<int, 16> WidenedMask;
10294   if (VT.getScalarSizeInBits() < 64 &&
10295       canWidenShuffleElements(Mask, WidenedMask)) {
10296     MVT NewEltVT = VT.isFloatingPoint()
10297                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10298                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10299     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10300     // Make sure that the new vector type is legal. For example, v2f64 isn't
10301     // legal on SSE1.
10302     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10303       V1 = DAG.getBitcast(NewVT, V1);
10304       V2 = DAG.getBitcast(NewVT, V2);
10305       return DAG.getBitcast(
10306           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10307     }
10308   }
10309
10310   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10311   for (int M : SVOp->getMask())
10312     if (M < 0)
10313       ++NumUndefElements;
10314     else if (M < NumElements)
10315       ++NumV1Elements;
10316     else
10317       ++NumV2Elements;
10318
10319   // Commute the shuffle as needed such that more elements come from V1 than
10320   // V2. This allows us to match the shuffle pattern strictly on how many
10321   // elements come from V1 without handling the symmetric cases.
10322   if (NumV2Elements > NumV1Elements)
10323     return DAG.getCommutedVectorShuffle(*SVOp);
10324
10325   // When the number of V1 and V2 elements are the same, try to minimize the
10326   // number of uses of V2 in the low half of the vector. When that is tied,
10327   // ensure that the sum of indices for V1 is equal to or lower than the sum
10328   // indices for V2. When those are equal, try to ensure that the number of odd
10329   // indices for V1 is lower than the number of odd indices for V2.
10330   if (NumV1Elements == NumV2Elements) {
10331     int LowV1Elements = 0, LowV2Elements = 0;
10332     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10333       if (M >= NumElements)
10334         ++LowV2Elements;
10335       else if (M >= 0)
10336         ++LowV1Elements;
10337     if (LowV2Elements > LowV1Elements) {
10338       return DAG.getCommutedVectorShuffle(*SVOp);
10339     } else if (LowV2Elements == LowV1Elements) {
10340       int SumV1Indices = 0, SumV2Indices = 0;
10341       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10342         if (SVOp->getMask()[i] >= NumElements)
10343           SumV2Indices += i;
10344         else if (SVOp->getMask()[i] >= 0)
10345           SumV1Indices += i;
10346       if (SumV2Indices < SumV1Indices) {
10347         return DAG.getCommutedVectorShuffle(*SVOp);
10348       } else if (SumV2Indices == SumV1Indices) {
10349         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10350         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10351           if (SVOp->getMask()[i] >= NumElements)
10352             NumV2OddIndices += i % 2;
10353           else if (SVOp->getMask()[i] >= 0)
10354             NumV1OddIndices += i % 2;
10355         if (NumV2OddIndices < NumV1OddIndices)
10356           return DAG.getCommutedVectorShuffle(*SVOp);
10357       }
10358     }
10359   }
10360
10361   // For each vector width, delegate to a specialized lowering routine.
10362   if (VT.getSizeInBits() == 128)
10363     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10364
10365   if (VT.getSizeInBits() == 256)
10366     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10367
10368   // Force AVX-512 vectors to be scalarized for now.
10369   // FIXME: Implement AVX-512 support!
10370   if (VT.getSizeInBits() == 512)
10371     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10372
10373   llvm_unreachable("Unimplemented!");
10374 }
10375
10376 // This function assumes its argument is a BUILD_VECTOR of constants or
10377 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10378 // true.
10379 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10380                                     unsigned &MaskValue) {
10381   MaskValue = 0;
10382   unsigned NumElems = BuildVector->getNumOperands();
10383   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10384   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10385   unsigned NumElemsInLane = NumElems / NumLanes;
10386
10387   // Blend for v16i16 should be symetric for the both lanes.
10388   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10389     SDValue EltCond = BuildVector->getOperand(i);
10390     SDValue SndLaneEltCond =
10391         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10392
10393     int Lane1Cond = -1, Lane2Cond = -1;
10394     if (isa<ConstantSDNode>(EltCond))
10395       Lane1Cond = !isZero(EltCond);
10396     if (isa<ConstantSDNode>(SndLaneEltCond))
10397       Lane2Cond = !isZero(SndLaneEltCond);
10398
10399     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10400       // Lane1Cond != 0, means we want the first argument.
10401       // Lane1Cond == 0, means we want the second argument.
10402       // The encoding of this argument is 0 for the first argument, 1
10403       // for the second. Therefore, invert the condition.
10404       MaskValue |= !Lane1Cond << i;
10405     else if (Lane1Cond < 0)
10406       MaskValue |= !Lane2Cond << i;
10407     else
10408       return false;
10409   }
10410   return true;
10411 }
10412
10413 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10414 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10415                                            const X86Subtarget *Subtarget,
10416                                            SelectionDAG &DAG) {
10417   SDValue Cond = Op.getOperand(0);
10418   SDValue LHS = Op.getOperand(1);
10419   SDValue RHS = Op.getOperand(2);
10420   SDLoc dl(Op);
10421   MVT VT = Op.getSimpleValueType();
10422
10423   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10424     return SDValue();
10425   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10426
10427   // Only non-legal VSELECTs reach this lowering, convert those into generic
10428   // shuffles and re-use the shuffle lowering path for blends.
10429   SmallVector<int, 32> Mask;
10430   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10431     SDValue CondElt = CondBV->getOperand(i);
10432     Mask.push_back(
10433         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10434   }
10435   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10436 }
10437
10438 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10439   // A vselect where all conditions and data are constants can be optimized into
10440   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10441   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10442       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10443       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10444     return SDValue();
10445
10446   // Try to lower this to a blend-style vector shuffle. This can handle all
10447   // constant condition cases.
10448   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
10449     return BlendOp;
10450
10451   // Variable blends are only legal from SSE4.1 onward.
10452   if (!Subtarget->hasSSE41())
10453     return SDValue();
10454
10455   // Only some types will be legal on some subtargets. If we can emit a legal
10456   // VSELECT-matching blend, return Op, and but if we need to expand, return
10457   // a null value.
10458   switch (Op.getSimpleValueType().SimpleTy) {
10459   default:
10460     // Most of the vector types have blends past SSE4.1.
10461     return Op;
10462
10463   case MVT::v32i8:
10464     // The byte blends for AVX vectors were introduced only in AVX2.
10465     if (Subtarget->hasAVX2())
10466       return Op;
10467
10468     return SDValue();
10469
10470   case MVT::v8i16:
10471   case MVT::v16i16:
10472     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
10473     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10474       return Op;
10475
10476     // FIXME: We should custom lower this by fixing the condition and using i8
10477     // blends.
10478     return SDValue();
10479   }
10480 }
10481
10482 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10483   MVT VT = Op.getSimpleValueType();
10484   SDLoc dl(Op);
10485
10486   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10487     return SDValue();
10488
10489   if (VT.getSizeInBits() == 8) {
10490     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10491                                   Op.getOperand(0), Op.getOperand(1));
10492     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10493                                   DAG.getValueType(VT));
10494     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10495   }
10496
10497   if (VT.getSizeInBits() == 16) {
10498     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10499     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10500     if (Idx == 0)
10501       return DAG.getNode(
10502           ISD::TRUNCATE, dl, MVT::i16,
10503           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10504                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10505                       Op.getOperand(1)));
10506     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10507                                   Op.getOperand(0), Op.getOperand(1));
10508     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10509                                   DAG.getValueType(VT));
10510     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10511   }
10512
10513   if (VT == MVT::f32) {
10514     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10515     // the result back to FR32 register. It's only worth matching if the
10516     // result has a single use which is a store or a bitcast to i32.  And in
10517     // the case of a store, it's not worth it if the index is a constant 0,
10518     // because a MOVSSmr can be used instead, which is smaller and faster.
10519     if (!Op.hasOneUse())
10520       return SDValue();
10521     SDNode *User = *Op.getNode()->use_begin();
10522     if ((User->getOpcode() != ISD::STORE ||
10523          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10524           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10525         (User->getOpcode() != ISD::BITCAST ||
10526          User->getValueType(0) != MVT::i32))
10527       return SDValue();
10528     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10529                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10530                                   Op.getOperand(1));
10531     return DAG.getBitcast(MVT::f32, Extract);
10532   }
10533
10534   if (VT == MVT::i32 || VT == MVT::i64) {
10535     // ExtractPS/pextrq works with constant index.
10536     if (isa<ConstantSDNode>(Op.getOperand(1)))
10537       return Op;
10538   }
10539   return SDValue();
10540 }
10541
10542 /// Extract one bit from mask vector, like v16i1 or v8i1.
10543 /// AVX-512 feature.
10544 SDValue
10545 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10546   SDValue Vec = Op.getOperand(0);
10547   SDLoc dl(Vec);
10548   MVT VecVT = Vec.getSimpleValueType();
10549   SDValue Idx = Op.getOperand(1);
10550   MVT EltVT = Op.getSimpleValueType();
10551
10552   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10553   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10554          "Unexpected vector type in ExtractBitFromMaskVector");
10555
10556   // variable index can't be handled in mask registers,
10557   // extend vector to VR512
10558   if (!isa<ConstantSDNode>(Idx)) {
10559     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10560     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10561     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10562                               ExtVT.getVectorElementType(), Ext, Idx);
10563     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10564   }
10565
10566   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10567   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10568   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10569     rc = getRegClassFor(MVT::v16i1);
10570   unsigned MaxSift = rc->getSize()*8 - 1;
10571   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10572                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10573   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10574                     DAG.getConstant(MaxSift, dl, MVT::i8));
10575   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10576                        DAG.getIntPtrConstant(0, dl));
10577 }
10578
10579 SDValue
10580 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10581                                            SelectionDAG &DAG) const {
10582   SDLoc dl(Op);
10583   SDValue Vec = Op.getOperand(0);
10584   MVT VecVT = Vec.getSimpleValueType();
10585   SDValue Idx = Op.getOperand(1);
10586
10587   if (Op.getSimpleValueType() == MVT::i1)
10588     return ExtractBitFromMaskVector(Op, DAG);
10589
10590   if (!isa<ConstantSDNode>(Idx)) {
10591     if (VecVT.is512BitVector() ||
10592         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10593          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10594
10595       MVT MaskEltVT =
10596         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10597       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10598                                     MaskEltVT.getSizeInBits());
10599
10600       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10601       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10602                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10603                                 Idx, DAG.getConstant(0, dl, getPointerTy()));
10604       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10605       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10606                         Perm, DAG.getConstant(0, dl, getPointerTy()));
10607     }
10608     return SDValue();
10609   }
10610
10611   // If this is a 256-bit vector result, first extract the 128-bit vector and
10612   // then extract the element from the 128-bit vector.
10613   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10614
10615     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10616     // Get the 128-bit vector.
10617     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10618     MVT EltVT = VecVT.getVectorElementType();
10619
10620     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10621
10622     //if (IdxVal >= NumElems/2)
10623     //  IdxVal -= NumElems/2;
10624     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10625     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10626                        DAG.getConstant(IdxVal, dl, MVT::i32));
10627   }
10628
10629   assert(VecVT.is128BitVector() && "Unexpected vector length");
10630
10631   if (Subtarget->hasSSE41()) {
10632     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10633     if (Res.getNode())
10634       return Res;
10635   }
10636
10637   MVT VT = Op.getSimpleValueType();
10638   // TODO: handle v16i8.
10639   if (VT.getSizeInBits() == 16) {
10640     SDValue Vec = Op.getOperand(0);
10641     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10642     if (Idx == 0)
10643       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10644                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10645                                      DAG.getBitcast(MVT::v4i32, Vec),
10646                                      Op.getOperand(1)));
10647     // Transform it so it match pextrw which produces a 32-bit result.
10648     MVT EltVT = MVT::i32;
10649     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10650                                   Op.getOperand(0), Op.getOperand(1));
10651     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10652                                   DAG.getValueType(VT));
10653     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10654   }
10655
10656   if (VT.getSizeInBits() == 32) {
10657     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10658     if (Idx == 0)
10659       return Op;
10660
10661     // SHUFPS the element to the lowest double word, then movss.
10662     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10663     MVT VVT = Op.getOperand(0).getSimpleValueType();
10664     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10665                                        DAG.getUNDEF(VVT), Mask);
10666     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10667                        DAG.getIntPtrConstant(0, dl));
10668   }
10669
10670   if (VT.getSizeInBits() == 64) {
10671     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10672     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10673     //        to match extract_elt for f64.
10674     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10675     if (Idx == 0)
10676       return Op;
10677
10678     // UNPCKHPD the element to the lowest double word, then movsd.
10679     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10680     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10681     int Mask[2] = { 1, -1 };
10682     MVT VVT = Op.getOperand(0).getSimpleValueType();
10683     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10684                                        DAG.getUNDEF(VVT), Mask);
10685     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10686                        DAG.getIntPtrConstant(0, dl));
10687   }
10688
10689   return SDValue();
10690 }
10691
10692 /// Insert one bit to mask vector, like v16i1 or v8i1.
10693 /// AVX-512 feature.
10694 SDValue
10695 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10696   SDLoc dl(Op);
10697   SDValue Vec = Op.getOperand(0);
10698   SDValue Elt = Op.getOperand(1);
10699   SDValue Idx = Op.getOperand(2);
10700   MVT VecVT = Vec.getSimpleValueType();
10701
10702   if (!isa<ConstantSDNode>(Idx)) {
10703     // Non constant index. Extend source and destination,
10704     // insert element and then truncate the result.
10705     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10706     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10707     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10708       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10709       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10710     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10711   }
10712
10713   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10714   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10715   if (IdxVal)
10716     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10717                            DAG.getConstant(IdxVal, dl, MVT::i8));
10718   if (Vec.getOpcode() == ISD::UNDEF)
10719     return EltInVec;
10720   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10721 }
10722
10723 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10724                                                   SelectionDAG &DAG) const {
10725   MVT VT = Op.getSimpleValueType();
10726   MVT EltVT = VT.getVectorElementType();
10727
10728   if (EltVT == MVT::i1)
10729     return InsertBitToMaskVector(Op, DAG);
10730
10731   SDLoc dl(Op);
10732   SDValue N0 = Op.getOperand(0);
10733   SDValue N1 = Op.getOperand(1);
10734   SDValue N2 = Op.getOperand(2);
10735   if (!isa<ConstantSDNode>(N2))
10736     return SDValue();
10737   auto *N2C = cast<ConstantSDNode>(N2);
10738   unsigned IdxVal = N2C->getZExtValue();
10739
10740   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10741   // into that, and then insert the subvector back into the result.
10742   if (VT.is256BitVector() || VT.is512BitVector()) {
10743     // With a 256-bit vector, we can insert into the zero element efficiently
10744     // using a blend if we have AVX or AVX2 and the right data type.
10745     if (VT.is256BitVector() && IdxVal == 0) {
10746       // TODO: It is worthwhile to cast integer to floating point and back
10747       // and incur a domain crossing penalty if that's what we'll end up
10748       // doing anyway after extracting to a 128-bit vector.
10749       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
10750           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
10751         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
10752         N2 = DAG.getIntPtrConstant(1, dl);
10753         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
10754       }
10755     }
10756
10757     // Get the desired 128-bit vector chunk.
10758     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10759
10760     // Insert the element into the desired chunk.
10761     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10762     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10763
10764     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10765                     DAG.getConstant(IdxIn128, dl, MVT::i32));
10766
10767     // Insert the changed part back into the bigger vector
10768     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10769   }
10770   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10771
10772   if (Subtarget->hasSSE41()) {
10773     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10774       unsigned Opc;
10775       if (VT == MVT::v8i16) {
10776         Opc = X86ISD::PINSRW;
10777       } else {
10778         assert(VT == MVT::v16i8);
10779         Opc = X86ISD::PINSRB;
10780       }
10781
10782       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10783       // argument.
10784       if (N1.getValueType() != MVT::i32)
10785         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10786       if (N2.getValueType() != MVT::i32)
10787         N2 = DAG.getIntPtrConstant(IdxVal, dl);
10788       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10789     }
10790
10791     if (EltVT == MVT::f32) {
10792       // Bits [7:6] of the constant are the source select. This will always be
10793       //   zero here. The DAG Combiner may combine an extract_elt index into
10794       //   these bits. For example (insert (extract, 3), 2) could be matched by
10795       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
10796       // Bits [5:4] of the constant are the destination select. This is the
10797       //   value of the incoming immediate.
10798       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
10799       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10800
10801       const Function *F = DAG.getMachineFunction().getFunction();
10802       bool MinSize = F->hasFnAttribute(Attribute::MinSize);
10803       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
10804         // If this is an insertion of 32-bits into the low 32-bits of
10805         // a vector, we prefer to generate a blend with immediate rather
10806         // than an insertps. Blends are simpler operations in hardware and so
10807         // will always have equal or better performance than insertps.
10808         // But if optimizing for size and there's a load folding opportunity,
10809         // generate insertps because blendps does not have a 32-bit memory
10810         // operand form.
10811         N2 = DAG.getIntPtrConstant(1, dl);
10812         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10813         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
10814       }
10815       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
10816       // Create this as a scalar to vector..
10817       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10818       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10819     }
10820
10821     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10822       // PINSR* works with constant index.
10823       return Op;
10824     }
10825   }
10826
10827   if (EltVT == MVT::i8)
10828     return SDValue();
10829
10830   if (EltVT.getSizeInBits() == 16) {
10831     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10832     // as its second argument.
10833     if (N1.getValueType() != MVT::i32)
10834       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10835     if (N2.getValueType() != MVT::i32)
10836       N2 = DAG.getIntPtrConstant(IdxVal, dl);
10837     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10838   }
10839   return SDValue();
10840 }
10841
10842 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10843   SDLoc dl(Op);
10844   MVT OpVT = Op.getSimpleValueType();
10845
10846   // If this is a 256-bit vector result, first insert into a 128-bit
10847   // vector and then insert into the 256-bit vector.
10848   if (!OpVT.is128BitVector()) {
10849     // Insert into a 128-bit vector.
10850     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10851     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10852                                  OpVT.getVectorNumElements() / SizeFactor);
10853
10854     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10855
10856     // Insert the 128-bit vector.
10857     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10858   }
10859
10860   if (OpVT == MVT::v1i64 &&
10861       Op.getOperand(0).getValueType() == MVT::i64)
10862     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10863
10864   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10865   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10866   return DAG.getBitcast(
10867       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
10868 }
10869
10870 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10871 // a simple subregister reference or explicit instructions to grab
10872 // upper bits of a vector.
10873 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10874                                       SelectionDAG &DAG) {
10875   SDLoc dl(Op);
10876   SDValue In =  Op.getOperand(0);
10877   SDValue Idx = Op.getOperand(1);
10878   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10879   MVT ResVT   = Op.getSimpleValueType();
10880   MVT InVT    = In.getSimpleValueType();
10881
10882   if (Subtarget->hasFp256()) {
10883     if (ResVT.is128BitVector() &&
10884         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10885         isa<ConstantSDNode>(Idx)) {
10886       return Extract128BitVector(In, IdxVal, DAG, dl);
10887     }
10888     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10889         isa<ConstantSDNode>(Idx)) {
10890       return Extract256BitVector(In, IdxVal, DAG, dl);
10891     }
10892   }
10893   return SDValue();
10894 }
10895
10896 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10897 // simple superregister reference or explicit instructions to insert
10898 // the upper bits of a vector.
10899 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10900                                      SelectionDAG &DAG) {
10901   if (!Subtarget->hasAVX())
10902     return SDValue();
10903
10904   SDLoc dl(Op);
10905   SDValue Vec = Op.getOperand(0);
10906   SDValue SubVec = Op.getOperand(1);
10907   SDValue Idx = Op.getOperand(2);
10908
10909   if (!isa<ConstantSDNode>(Idx))
10910     return SDValue();
10911
10912   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10913   MVT OpVT = Op.getSimpleValueType();
10914   MVT SubVecVT = SubVec.getSimpleValueType();
10915
10916   // Fold two 16-byte subvector loads into one 32-byte load:
10917   // (insert_subvector (insert_subvector undef, (load addr), 0),
10918   //                   (load addr + 16), Elts/2)
10919   // --> load32 addr
10920   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
10921       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
10922       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
10923       !Subtarget->isUnalignedMem32Slow()) {
10924     SDValue SubVec2 = Vec.getOperand(1);
10925     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
10926       if (Idx2->getZExtValue() == 0) {
10927         SDValue Ops[] = { SubVec2, SubVec };
10928         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
10929         if (LD.getNode())
10930           return LD;
10931       }
10932     }
10933   }
10934
10935   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
10936       SubVecVT.is128BitVector())
10937     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
10938
10939   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
10940     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
10941
10942   if (OpVT.getVectorElementType() == MVT::i1) {
10943     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
10944       return Op;
10945     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
10946     SDValue Undef = DAG.getUNDEF(OpVT);
10947     unsigned NumElems = OpVT.getVectorNumElements();
10948     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
10949
10950     if (IdxVal == OpVT.getVectorNumElements() / 2) {
10951       // Zero upper bits of the Vec
10952       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
10953       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
10954
10955       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
10956                                  SubVec, ZeroIdx);
10957       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
10958       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
10959     }
10960     if (IdxVal == 0) {
10961       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
10962                                  SubVec, ZeroIdx);
10963       // Zero upper bits of the Vec2
10964       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
10965       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
10966       // Zero lower bits of the Vec
10967       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
10968       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
10969       // Merge them together
10970       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
10971     }
10972   }
10973   return SDValue();
10974 }
10975
10976 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
10977 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
10978 // one of the above mentioned nodes. It has to be wrapped because otherwise
10979 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
10980 // be used to form addressing mode. These wrapped nodes will be selected
10981 // into MOV32ri.
10982 SDValue
10983 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
10984   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
10985
10986   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10987   // global base reg.
10988   unsigned char OpFlag = 0;
10989   unsigned WrapperKind = X86ISD::Wrapper;
10990   CodeModel::Model M = DAG.getTarget().getCodeModel();
10991
10992   if (Subtarget->isPICStyleRIPRel() &&
10993       (M == CodeModel::Small || M == CodeModel::Kernel))
10994     WrapperKind = X86ISD::WrapperRIP;
10995   else if (Subtarget->isPICStyleGOT())
10996     OpFlag = X86II::MO_GOTOFF;
10997   else if (Subtarget->isPICStyleStubPIC())
10998     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10999
11000   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
11001                                              CP->getAlignment(),
11002                                              CP->getOffset(), OpFlag);
11003   SDLoc DL(CP);
11004   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11005   // With PIC, the address is actually $g + Offset.
11006   if (OpFlag) {
11007     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11008                          DAG.getNode(X86ISD::GlobalBaseReg,
11009                                      SDLoc(), getPointerTy()),
11010                          Result);
11011   }
11012
11013   return Result;
11014 }
11015
11016 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11017   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11018
11019   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11020   // global base reg.
11021   unsigned char OpFlag = 0;
11022   unsigned WrapperKind = X86ISD::Wrapper;
11023   CodeModel::Model M = DAG.getTarget().getCodeModel();
11024
11025   if (Subtarget->isPICStyleRIPRel() &&
11026       (M == CodeModel::Small || M == CodeModel::Kernel))
11027     WrapperKind = X86ISD::WrapperRIP;
11028   else if (Subtarget->isPICStyleGOT())
11029     OpFlag = X86II::MO_GOTOFF;
11030   else if (Subtarget->isPICStyleStubPIC())
11031     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11032
11033   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
11034                                           OpFlag);
11035   SDLoc DL(JT);
11036   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11037
11038   // With PIC, the address is actually $g + Offset.
11039   if (OpFlag)
11040     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11041                          DAG.getNode(X86ISD::GlobalBaseReg,
11042                                      SDLoc(), getPointerTy()),
11043                          Result);
11044
11045   return Result;
11046 }
11047
11048 SDValue
11049 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11050   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11051
11052   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11053   // global base reg.
11054   unsigned char OpFlag = 0;
11055   unsigned WrapperKind = X86ISD::Wrapper;
11056   CodeModel::Model M = DAG.getTarget().getCodeModel();
11057
11058   if (Subtarget->isPICStyleRIPRel() &&
11059       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11060     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11061       OpFlag = X86II::MO_GOTPCREL;
11062     WrapperKind = X86ISD::WrapperRIP;
11063   } else if (Subtarget->isPICStyleGOT()) {
11064     OpFlag = X86II::MO_GOT;
11065   } else if (Subtarget->isPICStyleStubPIC()) {
11066     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11067   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11068     OpFlag = X86II::MO_DARWIN_NONLAZY;
11069   }
11070
11071   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
11072
11073   SDLoc DL(Op);
11074   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11075
11076   // With PIC, the address is actually $g + Offset.
11077   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11078       !Subtarget->is64Bit()) {
11079     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11080                          DAG.getNode(X86ISD::GlobalBaseReg,
11081                                      SDLoc(), getPointerTy()),
11082                          Result);
11083   }
11084
11085   // For symbols that require a load from a stub to get the address, emit the
11086   // load.
11087   if (isGlobalStubReference(OpFlag))
11088     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
11089                          MachinePointerInfo::getGOT(), false, false, false, 0);
11090
11091   return Result;
11092 }
11093
11094 SDValue
11095 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11096   // Create the TargetBlockAddressAddress node.
11097   unsigned char OpFlags =
11098     Subtarget->ClassifyBlockAddressReference();
11099   CodeModel::Model M = DAG.getTarget().getCodeModel();
11100   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11101   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11102   SDLoc dl(Op);
11103   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
11104                                              OpFlags);
11105
11106   if (Subtarget->isPICStyleRIPRel() &&
11107       (M == CodeModel::Small || M == CodeModel::Kernel))
11108     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11109   else
11110     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11111
11112   // With PIC, the address is actually $g + Offset.
11113   if (isGlobalRelativeToPICBase(OpFlags)) {
11114     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11115                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11116                          Result);
11117   }
11118
11119   return Result;
11120 }
11121
11122 SDValue
11123 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11124                                       int64_t Offset, SelectionDAG &DAG) const {
11125   // Create the TargetGlobalAddress node, folding in the constant
11126   // offset if it is legal.
11127   unsigned char OpFlags =
11128       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11129   CodeModel::Model M = DAG.getTarget().getCodeModel();
11130   SDValue Result;
11131   if (OpFlags == X86II::MO_NO_FLAG &&
11132       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11133     // A direct static reference to a global.
11134     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
11135     Offset = 0;
11136   } else {
11137     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
11138   }
11139
11140   if (Subtarget->isPICStyleRIPRel() &&
11141       (M == CodeModel::Small || M == CodeModel::Kernel))
11142     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11143   else
11144     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11145
11146   // With PIC, the address is actually $g + Offset.
11147   if (isGlobalRelativeToPICBase(OpFlags)) {
11148     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11149                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11150                          Result);
11151   }
11152
11153   // For globals that require a load from a stub to get the address, emit the
11154   // load.
11155   if (isGlobalStubReference(OpFlags))
11156     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
11157                          MachinePointerInfo::getGOT(), false, false, false, 0);
11158
11159   // If there was a non-zero offset that we didn't fold, create an explicit
11160   // addition for it.
11161   if (Offset != 0)
11162     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
11163                          DAG.getConstant(Offset, dl, getPointerTy()));
11164
11165   return Result;
11166 }
11167
11168 SDValue
11169 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11170   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11171   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11172   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11173 }
11174
11175 static SDValue
11176 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11177            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11178            unsigned char OperandFlags, bool LocalDynamic = false) {
11179   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11180   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11181   SDLoc dl(GA);
11182   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11183                                            GA->getValueType(0),
11184                                            GA->getOffset(),
11185                                            OperandFlags);
11186
11187   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11188                                            : X86ISD::TLSADDR;
11189
11190   if (InFlag) {
11191     SDValue Ops[] = { Chain,  TGA, *InFlag };
11192     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11193   } else {
11194     SDValue Ops[]  = { Chain, TGA };
11195     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11196   }
11197
11198   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11199   MFI->setAdjustsStack(true);
11200   MFI->setHasCalls(true);
11201
11202   SDValue Flag = Chain.getValue(1);
11203   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11204 }
11205
11206 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11207 static SDValue
11208 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11209                                 const EVT PtrVT) {
11210   SDValue InFlag;
11211   SDLoc dl(GA);  // ? function entry point might be better
11212   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11213                                    DAG.getNode(X86ISD::GlobalBaseReg,
11214                                                SDLoc(), PtrVT), InFlag);
11215   InFlag = Chain.getValue(1);
11216
11217   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11218 }
11219
11220 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11221 static SDValue
11222 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11223                                 const EVT PtrVT) {
11224   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11225                     X86::RAX, X86II::MO_TLSGD);
11226 }
11227
11228 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11229                                            SelectionDAG &DAG,
11230                                            const EVT PtrVT,
11231                                            bool is64Bit) {
11232   SDLoc dl(GA);
11233
11234   // Get the start address of the TLS block for this module.
11235   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11236       .getInfo<X86MachineFunctionInfo>();
11237   MFI->incNumLocalDynamicTLSAccesses();
11238
11239   SDValue Base;
11240   if (is64Bit) {
11241     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11242                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11243   } else {
11244     SDValue InFlag;
11245     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11246         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11247     InFlag = Chain.getValue(1);
11248     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11249                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11250   }
11251
11252   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11253   // of Base.
11254
11255   // Build x@dtpoff.
11256   unsigned char OperandFlags = X86II::MO_DTPOFF;
11257   unsigned WrapperKind = X86ISD::Wrapper;
11258   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11259                                            GA->getValueType(0),
11260                                            GA->getOffset(), OperandFlags);
11261   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11262
11263   // Add x@dtpoff with the base.
11264   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11265 }
11266
11267 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11268 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11269                                    const EVT PtrVT, TLSModel::Model model,
11270                                    bool is64Bit, bool isPIC) {
11271   SDLoc dl(GA);
11272
11273   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11274   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11275                                                          is64Bit ? 257 : 256));
11276
11277   SDValue ThreadPointer =
11278       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
11279                   MachinePointerInfo(Ptr), false, false, false, 0);
11280
11281   unsigned char OperandFlags = 0;
11282   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11283   // initialexec.
11284   unsigned WrapperKind = X86ISD::Wrapper;
11285   if (model == TLSModel::LocalExec) {
11286     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11287   } else if (model == TLSModel::InitialExec) {
11288     if (is64Bit) {
11289       OperandFlags = X86II::MO_GOTTPOFF;
11290       WrapperKind = X86ISD::WrapperRIP;
11291     } else {
11292       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
11293     }
11294   } else {
11295     llvm_unreachable("Unexpected model");
11296   }
11297
11298   // emit "addl x@ntpoff,%eax" (local exec)
11299   // or "addl x@indntpoff,%eax" (initial exec)
11300   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
11301   SDValue TGA =
11302       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
11303                                  GA->getOffset(), OperandFlags);
11304   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11305
11306   if (model == TLSModel::InitialExec) {
11307     if (isPIC && !is64Bit) {
11308       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
11309                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11310                            Offset);
11311     }
11312
11313     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
11314                          MachinePointerInfo::getGOT(), false, false, false, 0);
11315   }
11316
11317   // The address of the thread local variable is the add of the thread
11318   // pointer with the offset of the variable.
11319   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
11320 }
11321
11322 SDValue
11323 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
11324
11325   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
11326   const GlobalValue *GV = GA->getGlobal();
11327
11328   if (Subtarget->isTargetELF()) {
11329     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
11330     switch (model) {
11331       case TLSModel::GeneralDynamic:
11332         if (Subtarget->is64Bit())
11333           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
11334         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
11335       case TLSModel::LocalDynamic:
11336         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
11337                                            Subtarget->is64Bit());
11338       case TLSModel::InitialExec:
11339       case TLSModel::LocalExec:
11340         return LowerToTLSExecModel(
11341             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
11342             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
11343     }
11344     llvm_unreachable("Unknown TLS model.");
11345   }
11346
11347   if (Subtarget->isTargetDarwin()) {
11348     // Darwin only has one model of TLS.  Lower to that.
11349     unsigned char OpFlag = 0;
11350     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
11351                            X86ISD::WrapperRIP : X86ISD::Wrapper;
11352
11353     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11354     // global base reg.
11355     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
11356                  !Subtarget->is64Bit();
11357     if (PIC32)
11358       OpFlag = X86II::MO_TLVP_PIC_BASE;
11359     else
11360       OpFlag = X86II::MO_TLVP;
11361     SDLoc DL(Op);
11362     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
11363                                                 GA->getValueType(0),
11364                                                 GA->getOffset(), OpFlag);
11365     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11366
11367     // With PIC32, the address is actually $g + Offset.
11368     if (PIC32)
11369       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11370                            DAG.getNode(X86ISD::GlobalBaseReg,
11371                                        SDLoc(), getPointerTy()),
11372                            Offset);
11373
11374     // Lowering the machine isd will make sure everything is in the right
11375     // location.
11376     SDValue Chain = DAG.getEntryNode();
11377     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11378     SDValue Args[] = { Chain, Offset };
11379     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
11380
11381     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
11382     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11383     MFI->setAdjustsStack(true);
11384
11385     // And our return value (tls address) is in the standard call return value
11386     // location.
11387     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11388     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
11389                               Chain.getValue(1));
11390   }
11391
11392   if (Subtarget->isTargetKnownWindowsMSVC() ||
11393       Subtarget->isTargetWindowsGNU()) {
11394     // Just use the implicit TLS architecture
11395     // Need to generate someting similar to:
11396     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11397     //                                  ; from TEB
11398     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11399     //   mov     rcx, qword [rdx+rcx*8]
11400     //   mov     eax, .tls$:tlsvar
11401     //   [rax+rcx] contains the address
11402     // Windows 64bit: gs:0x58
11403     // Windows 32bit: fs:__tls_array
11404
11405     SDLoc dl(GA);
11406     SDValue Chain = DAG.getEntryNode();
11407
11408     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11409     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11410     // use its literal value of 0x2C.
11411     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11412                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11413                                                              256)
11414                                         : Type::getInt32PtrTy(*DAG.getContext(),
11415                                                               257));
11416
11417     SDValue TlsArray =
11418         Subtarget->is64Bit()
11419             ? DAG.getIntPtrConstant(0x58, dl)
11420             : (Subtarget->isTargetWindowsGNU()
11421                    ? DAG.getIntPtrConstant(0x2C, dl)
11422                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11423
11424     SDValue ThreadPointer =
11425         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11426                     MachinePointerInfo(Ptr), false, false, false, 0);
11427
11428     SDValue res;
11429     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
11430       res = ThreadPointer;
11431     } else {
11432       // Load the _tls_index variable
11433       SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11434       if (Subtarget->is64Bit())
11435         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain, IDX,
11436                              MachinePointerInfo(), MVT::i32, false, false,
11437                              false, 0);
11438       else
11439         IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11440                           false, false, false, 0);
11441
11442       SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()), dl,
11443                                       getPointerTy());
11444       IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11445
11446       res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11447     }
11448
11449     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11450                       false, false, false, 0);
11451
11452     // Get the offset of start of .tls section
11453     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11454                                              GA->getValueType(0),
11455                                              GA->getOffset(), X86II::MO_SECREL);
11456     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11457
11458     // The address of the thread local variable is the add of the thread
11459     // pointer with the offset of the variable.
11460     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11461   }
11462
11463   llvm_unreachable("TLS not implemented for this target.");
11464 }
11465
11466 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11467 /// and take a 2 x i32 value to shift plus a shift amount.
11468 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11469   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11470   MVT VT = Op.getSimpleValueType();
11471   unsigned VTBits = VT.getSizeInBits();
11472   SDLoc dl(Op);
11473   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11474   SDValue ShOpLo = Op.getOperand(0);
11475   SDValue ShOpHi = Op.getOperand(1);
11476   SDValue ShAmt  = Op.getOperand(2);
11477   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11478   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11479   // during isel.
11480   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11481                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
11482   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11483                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
11484                        : DAG.getConstant(0, dl, VT);
11485
11486   SDValue Tmp2, Tmp3;
11487   if (Op.getOpcode() == ISD::SHL_PARTS) {
11488     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11489     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11490   } else {
11491     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11492     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11493   }
11494
11495   // If the shift amount is larger or equal than the width of a part we can't
11496   // rely on the results of shld/shrd. Insert a test and select the appropriate
11497   // values for large shift amounts.
11498   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11499                                 DAG.getConstant(VTBits, dl, MVT::i8));
11500   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11501                              AndNode, DAG.getConstant(0, dl, MVT::i8));
11502
11503   SDValue Hi, Lo;
11504   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
11505   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11506   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11507
11508   if (Op.getOpcode() == ISD::SHL_PARTS) {
11509     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11510     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11511   } else {
11512     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11513     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11514   }
11515
11516   SDValue Ops[2] = { Lo, Hi };
11517   return DAG.getMergeValues(Ops, dl);
11518 }
11519
11520 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11521                                            SelectionDAG &DAG) const {
11522   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11523   SDLoc dl(Op);
11524
11525   if (SrcVT.isVector()) {
11526     if (SrcVT.getVectorElementType() == MVT::i1) {
11527       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11528       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11529                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11530                                      Op.getOperand(0)));
11531     }
11532     return SDValue();
11533   }
11534
11535   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11536          "Unknown SINT_TO_FP to lower!");
11537
11538   // These are really Legal; return the operand so the caller accepts it as
11539   // Legal.
11540   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11541     return Op;
11542   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11543       Subtarget->is64Bit()) {
11544     return Op;
11545   }
11546
11547   unsigned Size = SrcVT.getSizeInBits()/8;
11548   MachineFunction &MF = DAG.getMachineFunction();
11549   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11550   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11551   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11552                                StackSlot,
11553                                MachinePointerInfo::getFixedStack(SSFI),
11554                                false, false, 0);
11555   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11556 }
11557
11558 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11559                                      SDValue StackSlot,
11560                                      SelectionDAG &DAG) const {
11561   // Build the FILD
11562   SDLoc DL(Op);
11563   SDVTList Tys;
11564   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11565   if (useSSE)
11566     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11567   else
11568     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11569
11570   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11571
11572   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11573   MachineMemOperand *MMO;
11574   if (FI) {
11575     int SSFI = FI->getIndex();
11576     MMO =
11577       DAG.getMachineFunction()
11578       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11579                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11580   } else {
11581     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11582     StackSlot = StackSlot.getOperand(1);
11583   }
11584   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11585   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11586                                            X86ISD::FILD, DL,
11587                                            Tys, Ops, SrcVT, MMO);
11588
11589   if (useSSE) {
11590     Chain = Result.getValue(1);
11591     SDValue InFlag = Result.getValue(2);
11592
11593     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11594     // shouldn't be necessary except that RFP cannot be live across
11595     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11596     MachineFunction &MF = DAG.getMachineFunction();
11597     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11598     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11599     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11600     Tys = DAG.getVTList(MVT::Other);
11601     SDValue Ops[] = {
11602       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11603     };
11604     MachineMemOperand *MMO =
11605       DAG.getMachineFunction()
11606       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11607                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11608
11609     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11610                                     Ops, Op.getValueType(), MMO);
11611     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11612                          MachinePointerInfo::getFixedStack(SSFI),
11613                          false, false, false, 0);
11614   }
11615
11616   return Result;
11617 }
11618
11619 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11620 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11621                                                SelectionDAG &DAG) const {
11622   // This algorithm is not obvious. Here it is what we're trying to output:
11623   /*
11624      movq       %rax,  %xmm0
11625      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11626      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11627      #ifdef __SSE3__
11628        haddpd   %xmm0, %xmm0
11629      #else
11630        pshufd   $0x4e, %xmm0, %xmm1
11631        addpd    %xmm1, %xmm0
11632      #endif
11633   */
11634
11635   SDLoc dl(Op);
11636   LLVMContext *Context = DAG.getContext();
11637
11638   // Build some magic constants.
11639   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11640   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11641   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11642
11643   SmallVector<Constant*,2> CV1;
11644   CV1.push_back(
11645     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11646                                       APInt(64, 0x4330000000000000ULL))));
11647   CV1.push_back(
11648     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11649                                       APInt(64, 0x4530000000000000ULL))));
11650   Constant *C1 = ConstantVector::get(CV1);
11651   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11652
11653   // Load the 64-bit value into an XMM register.
11654   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11655                             Op.getOperand(0));
11656   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11657                               MachinePointerInfo::getConstantPool(),
11658                               false, false, false, 16);
11659   SDValue Unpck1 =
11660       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
11661
11662   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11663                               MachinePointerInfo::getConstantPool(),
11664                               false, false, false, 16);
11665   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
11666   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11667   SDValue Result;
11668
11669   if (Subtarget->hasSSE3()) {
11670     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11671     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11672   } else {
11673     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
11674     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11675                                            S2F, 0x4E, DAG);
11676     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11677                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
11678   }
11679
11680   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11681                      DAG.getIntPtrConstant(0, dl));
11682 }
11683
11684 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11685 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11686                                                SelectionDAG &DAG) const {
11687   SDLoc dl(Op);
11688   // FP constant to bias correct the final result.
11689   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
11690                                    MVT::f64);
11691
11692   // Load the 32-bit value into an XMM register.
11693   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11694                              Op.getOperand(0));
11695
11696   // Zero out the upper parts of the register.
11697   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11698
11699   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11700                      DAG.getBitcast(MVT::v2f64, Load),
11701                      DAG.getIntPtrConstant(0, dl));
11702
11703   // Or the load with the bias.
11704   SDValue Or = DAG.getNode(
11705       ISD::OR, dl, MVT::v2i64,
11706       DAG.getBitcast(MVT::v2i64,
11707                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
11708       DAG.getBitcast(MVT::v2i64,
11709                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
11710   Or =
11711       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11712                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
11713
11714   // Subtract the bias.
11715   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11716
11717   // Handle final rounding.
11718   EVT DestVT = Op.getValueType();
11719
11720   if (DestVT.bitsLT(MVT::f64))
11721     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11722                        DAG.getIntPtrConstant(0, dl));
11723   if (DestVT.bitsGT(MVT::f64))
11724     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11725
11726   // Handle final rounding.
11727   return Sub;
11728 }
11729
11730 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11731                                      const X86Subtarget &Subtarget) {
11732   // The algorithm is the following:
11733   // #ifdef __SSE4_1__
11734   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11735   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11736   //                                 (uint4) 0x53000000, 0xaa);
11737   // #else
11738   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11739   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11740   // #endif
11741   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11742   //     return (float4) lo + fhi;
11743
11744   SDLoc DL(Op);
11745   SDValue V = Op->getOperand(0);
11746   EVT VecIntVT = V.getValueType();
11747   bool Is128 = VecIntVT == MVT::v4i32;
11748   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11749   // If we convert to something else than the supported type, e.g., to v4f64,
11750   // abort early.
11751   if (VecFloatVT != Op->getValueType(0))
11752     return SDValue();
11753
11754   unsigned NumElts = VecIntVT.getVectorNumElements();
11755   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11756          "Unsupported custom type");
11757   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11758
11759   // In the #idef/#else code, we have in common:
11760   // - The vector of constants:
11761   // -- 0x4b000000
11762   // -- 0x53000000
11763   // - A shift:
11764   // -- v >> 16
11765
11766   // Create the splat vector for 0x4b000000.
11767   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
11768   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11769                            CstLow, CstLow, CstLow, CstLow};
11770   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11771                                   makeArrayRef(&CstLowArray[0], NumElts));
11772   // Create the splat vector for 0x53000000.
11773   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
11774   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11775                             CstHigh, CstHigh, CstHigh, CstHigh};
11776   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11777                                    makeArrayRef(&CstHighArray[0], NumElts));
11778
11779   // Create the right shift.
11780   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
11781   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11782                              CstShift, CstShift, CstShift, CstShift};
11783   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11784                                     makeArrayRef(&CstShiftArray[0], NumElts));
11785   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11786
11787   SDValue Low, High;
11788   if (Subtarget.hasSSE41()) {
11789     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11790     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11791     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
11792     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
11793     // Low will be bitcasted right away, so do not bother bitcasting back to its
11794     // original type.
11795     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11796                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11797     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11798     //                                 (uint4) 0x53000000, 0xaa);
11799     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
11800     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
11801     // High will be bitcasted right away, so do not bother bitcasting back to
11802     // its original type.
11803     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11804                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
11805   } else {
11806     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
11807     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11808                                      CstMask, CstMask, CstMask);
11809     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11810     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11811     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11812
11813     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11814     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11815   }
11816
11817   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11818   SDValue CstFAdd = DAG.getConstantFP(
11819       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
11820   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11821                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11822   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11823                                    makeArrayRef(&CstFAddArray[0], NumElts));
11824
11825   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11826   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
11827   SDValue FHigh =
11828       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11829   //     return (float4) lo + fhi;
11830   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
11831   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11832 }
11833
11834 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11835                                                SelectionDAG &DAG) const {
11836   SDValue N0 = Op.getOperand(0);
11837   MVT SVT = N0.getSimpleValueType();
11838   SDLoc dl(Op);
11839
11840   switch (SVT.SimpleTy) {
11841   default:
11842     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11843   case MVT::v4i8:
11844   case MVT::v4i16:
11845   case MVT::v8i8:
11846   case MVT::v8i16: {
11847     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11848     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11849                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11850   }
11851   case MVT::v4i32:
11852   case MVT::v8i32:
11853     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11854   case MVT::v16i8:
11855   case MVT::v16i16:
11856     if (Subtarget->hasAVX512())
11857       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
11858                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
11859   }
11860   llvm_unreachable(nullptr);
11861 }
11862
11863 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11864                                            SelectionDAG &DAG) const {
11865   SDValue N0 = Op.getOperand(0);
11866   SDLoc dl(Op);
11867
11868   if (Op.getValueType().isVector())
11869     return lowerUINT_TO_FP_vec(Op, DAG);
11870
11871   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11872   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11873   // the optimization here.
11874   if (DAG.SignBitIsZero(N0))
11875     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11876
11877   MVT SrcVT = N0.getSimpleValueType();
11878   MVT DstVT = Op.getSimpleValueType();
11879   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11880     return LowerUINT_TO_FP_i64(Op, DAG);
11881   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11882     return LowerUINT_TO_FP_i32(Op, DAG);
11883   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11884     return SDValue();
11885
11886   // Make a 64-bit buffer, and use it to build an FILD.
11887   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11888   if (SrcVT == MVT::i32) {
11889     SDValue WordOff = DAG.getConstant(4, dl, getPointerTy());
11890     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11891                                      getPointerTy(), StackSlot, WordOff);
11892     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11893                                   StackSlot, MachinePointerInfo(),
11894                                   false, false, 0);
11895     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
11896                                   OffsetSlot, MachinePointerInfo(),
11897                                   false, false, 0);
11898     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
11899     return Fild;
11900   }
11901
11902   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
11903   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11904                                StackSlot, MachinePointerInfo(),
11905                                false, false, 0);
11906   // For i64 source, we need to add the appropriate power of 2 if the input
11907   // was negative.  This is the same as the optimization in
11908   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
11909   // we must be careful to do the computation in x87 extended precision, not
11910   // in SSE. (The generic code can't know it's OK to do this, or how to.)
11911   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
11912   MachineMemOperand *MMO =
11913     DAG.getMachineFunction()
11914     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11915                           MachineMemOperand::MOLoad, 8, 8);
11916
11917   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
11918   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
11919   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
11920                                          MVT::i64, MMO);
11921
11922   APInt FF(32, 0x5F800000ULL);
11923
11924   // Check whether the sign bit is set.
11925   SDValue SignSet = DAG.getSetCC(dl,
11926                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
11927                                  Op.getOperand(0),
11928                                  DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
11929
11930   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
11931   SDValue FudgePtr = DAG.getConstantPool(
11932                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
11933                                          getPointerTy());
11934
11935   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
11936   SDValue Zero = DAG.getIntPtrConstant(0, dl);
11937   SDValue Four = DAG.getIntPtrConstant(4, dl);
11938   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
11939                                Zero, Four);
11940   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
11941
11942   // Load the value out, extending it from f32 to f80.
11943   // FIXME: Avoid the extend by constructing the right constant pool?
11944   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
11945                                  FudgePtr, MachinePointerInfo::getConstantPool(),
11946                                  MVT::f32, false, false, false, 4);
11947   // Extend everything to 80 bits to force it to be done on x87.
11948   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
11949   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
11950                      DAG.getIntPtrConstant(0, dl));
11951 }
11952
11953 std::pair<SDValue,SDValue>
11954 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
11955                                     bool IsSigned, bool IsReplace) const {
11956   SDLoc DL(Op);
11957
11958   EVT DstTy = Op.getValueType();
11959
11960   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
11961     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
11962     DstTy = MVT::i64;
11963   }
11964
11965   assert(DstTy.getSimpleVT() <= MVT::i64 &&
11966          DstTy.getSimpleVT() >= MVT::i16 &&
11967          "Unknown FP_TO_INT to lower!");
11968
11969   // These are really Legal.
11970   if (DstTy == MVT::i32 &&
11971       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11972     return std::make_pair(SDValue(), SDValue());
11973   if (Subtarget->is64Bit() &&
11974       DstTy == MVT::i64 &&
11975       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11976     return std::make_pair(SDValue(), SDValue());
11977
11978   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
11979   // stack slot, or into the FTOL runtime function.
11980   MachineFunction &MF = DAG.getMachineFunction();
11981   unsigned MemSize = DstTy.getSizeInBits()/8;
11982   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11983   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11984
11985   unsigned Opc;
11986   if (!IsSigned && isIntegerTypeFTOL(DstTy))
11987     Opc = X86ISD::WIN_FTOL;
11988   else
11989     switch (DstTy.getSimpleVT().SimpleTy) {
11990     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
11991     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
11992     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
11993     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
11994     }
11995
11996   SDValue Chain = DAG.getEntryNode();
11997   SDValue Value = Op.getOperand(0);
11998   EVT TheVT = Op.getOperand(0).getValueType();
11999   // FIXME This causes a redundant load/store if the SSE-class value is already
12000   // in memory, such as if it is on the callstack.
12001   if (isScalarFPTypeInSSEReg(TheVT)) {
12002     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12003     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12004                          MachinePointerInfo::getFixedStack(SSFI),
12005                          false, false, 0);
12006     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12007     SDValue Ops[] = {
12008       Chain, StackSlot, DAG.getValueType(TheVT)
12009     };
12010
12011     MachineMemOperand *MMO =
12012       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12013                               MachineMemOperand::MOLoad, MemSize, MemSize);
12014     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12015     Chain = Value.getValue(1);
12016     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12017     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
12018   }
12019
12020   MachineMemOperand *MMO =
12021     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12022                             MachineMemOperand::MOStore, MemSize, MemSize);
12023
12024   if (Opc != X86ISD::WIN_FTOL) {
12025     // Build the FP_TO_INT*_IN_MEM
12026     SDValue Ops[] = { Chain, Value, StackSlot };
12027     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12028                                            Ops, DstTy, MMO);
12029     return std::make_pair(FIST, StackSlot);
12030   } else {
12031     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
12032       DAG.getVTList(MVT::Other, MVT::Glue),
12033       Chain, Value);
12034     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
12035       MVT::i32, ftol.getValue(1));
12036     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
12037       MVT::i32, eax.getValue(2));
12038     SDValue Ops[] = { eax, edx };
12039     SDValue pair = IsReplace
12040       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
12041       : DAG.getMergeValues(Ops, DL);
12042     return std::make_pair(pair, SDValue());
12043   }
12044 }
12045
12046 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12047                               const X86Subtarget *Subtarget) {
12048   MVT VT = Op->getSimpleValueType(0);
12049   SDValue In = Op->getOperand(0);
12050   MVT InVT = In.getSimpleValueType();
12051   SDLoc dl(Op);
12052
12053   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12054     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12055
12056   // Optimize vectors in AVX mode:
12057   //
12058   //   v8i16 -> v8i32
12059   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12060   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12061   //   Concat upper and lower parts.
12062   //
12063   //   v4i32 -> v4i64
12064   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12065   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12066   //   Concat upper and lower parts.
12067   //
12068
12069   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12070       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12071       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12072     return SDValue();
12073
12074   if (Subtarget->hasInt256())
12075     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12076
12077   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12078   SDValue Undef = DAG.getUNDEF(InVT);
12079   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12080   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12081   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12082
12083   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12084                              VT.getVectorNumElements()/2);
12085
12086   OpLo = DAG.getBitcast(HVT, OpLo);
12087   OpHi = DAG.getBitcast(HVT, OpHi);
12088
12089   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12090 }
12091
12092 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12093                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12094   MVT VT = Op->getSimpleValueType(0);
12095   SDValue In = Op->getOperand(0);
12096   MVT InVT = In.getSimpleValueType();
12097   SDLoc DL(Op);
12098   unsigned int NumElts = VT.getVectorNumElements();
12099   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12100     return SDValue();
12101
12102   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12103     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12104
12105   assert(InVT.getVectorElementType() == MVT::i1);
12106   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12107   SDValue One =
12108    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12109   SDValue Zero =
12110    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12111
12112   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12113   if (VT.is512BitVector())
12114     return V;
12115   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12116 }
12117
12118 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12119                                SelectionDAG &DAG) {
12120   if (Subtarget->hasFp256()) {
12121     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12122     if (Res.getNode())
12123       return Res;
12124   }
12125
12126   return SDValue();
12127 }
12128
12129 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12130                                 SelectionDAG &DAG) {
12131   SDLoc DL(Op);
12132   MVT VT = Op.getSimpleValueType();
12133   SDValue In = Op.getOperand(0);
12134   MVT SVT = In.getSimpleValueType();
12135
12136   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12137     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
12138
12139   if (Subtarget->hasFp256()) {
12140     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12141     if (Res.getNode())
12142       return Res;
12143   }
12144
12145   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12146          VT.getVectorNumElements() != SVT.getVectorNumElements());
12147   return SDValue();
12148 }
12149
12150 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12151   SDLoc DL(Op);
12152   MVT VT = Op.getSimpleValueType();
12153   SDValue In = Op.getOperand(0);
12154   MVT InVT = In.getSimpleValueType();
12155
12156   if (VT == MVT::i1) {
12157     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12158            "Invalid scalar TRUNCATE operation");
12159     if (InVT.getSizeInBits() >= 32)
12160       return SDValue();
12161     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12162     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12163   }
12164   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12165          "Invalid TRUNCATE operation");
12166
12167   // move vector to mask - truncate solution for SKX
12168   if (VT.getVectorElementType() == MVT::i1) {
12169     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
12170         Subtarget->hasBWI())
12171       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12172     if ((InVT.is256BitVector() || InVT.is128BitVector())
12173         && InVT.getScalarSizeInBits() <= 16 &&
12174         Subtarget->hasBWI() && Subtarget->hasVLX())
12175       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12176     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
12177         Subtarget->hasDQI())
12178       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
12179     if ((InVT.is256BitVector() || InVT.is128BitVector())
12180         && InVT.getScalarSizeInBits() >= 32 &&
12181         Subtarget->hasDQI() && Subtarget->hasVLX())
12182       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
12183   }
12184   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
12185     if (VT.getVectorElementType().getSizeInBits() >=8)
12186       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
12187
12188     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12189     unsigned NumElts = InVT.getVectorNumElements();
12190     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
12191     if (InVT.getSizeInBits() < 512) {
12192       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
12193       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
12194       InVT = ExtVT;
12195     }
12196
12197     SDValue OneV =
12198      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
12199     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
12200     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
12201   }
12202
12203   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
12204     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
12205     if (Subtarget->hasInt256()) {
12206       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
12207       In = DAG.getBitcast(MVT::v8i32, In);
12208       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
12209                                 ShufMask);
12210       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
12211                          DAG.getIntPtrConstant(0, DL));
12212     }
12213
12214     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12215                                DAG.getIntPtrConstant(0, DL));
12216     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12217                                DAG.getIntPtrConstant(2, DL));
12218     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12219     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12220     static const int ShufMask[] = {0, 2, 4, 6};
12221     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
12222   }
12223
12224   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
12225     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
12226     if (Subtarget->hasInt256()) {
12227       In = DAG.getBitcast(MVT::v32i8, In);
12228
12229       SmallVector<SDValue,32> pshufbMask;
12230       for (unsigned i = 0; i < 2; ++i) {
12231         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
12232         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
12233         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
12234         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
12235         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
12236         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
12237         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
12238         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
12239         for (unsigned j = 0; j < 8; ++j)
12240           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
12241       }
12242       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
12243       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
12244       In = DAG.getBitcast(MVT::v4i64, In);
12245
12246       static const int ShufMask[] = {0,  2,  -1,  -1};
12247       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
12248                                 &ShufMask[0]);
12249       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12250                        DAG.getIntPtrConstant(0, DL));
12251       return DAG.getBitcast(VT, In);
12252     }
12253
12254     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12255                                DAG.getIntPtrConstant(0, DL));
12256
12257     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12258                                DAG.getIntPtrConstant(4, DL));
12259
12260     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
12261     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
12262
12263     // The PSHUFB mask:
12264     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
12265                                    -1, -1, -1, -1, -1, -1, -1, -1};
12266
12267     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
12268     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
12269     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
12270
12271     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12272     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12273
12274     // The MOVLHPS Mask:
12275     static const int ShufMask2[] = {0, 1, 4, 5};
12276     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
12277     return DAG.getBitcast(MVT::v8i16, res);
12278   }
12279
12280   // Handle truncation of V256 to V128 using shuffles.
12281   if (!VT.is128BitVector() || !InVT.is256BitVector())
12282     return SDValue();
12283
12284   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
12285
12286   unsigned NumElems = VT.getVectorNumElements();
12287   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
12288
12289   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
12290   // Prepare truncation shuffle mask
12291   for (unsigned i = 0; i != NumElems; ++i)
12292     MaskVec[i] = i * 2;
12293   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
12294                                    DAG.getUNDEF(NVT), &MaskVec[0]);
12295   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
12296                      DAG.getIntPtrConstant(0, DL));
12297 }
12298
12299 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
12300                                            SelectionDAG &DAG) const {
12301   assert(!Op.getSimpleValueType().isVector());
12302
12303   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12304     /*IsSigned=*/ true, /*IsReplace=*/ false);
12305   SDValue FIST = Vals.first, StackSlot = Vals.second;
12306   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
12307   if (!FIST.getNode()) return Op;
12308
12309   if (StackSlot.getNode())
12310     // Load the result.
12311     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12312                        FIST, StackSlot, MachinePointerInfo(),
12313                        false, false, false, 0);
12314
12315   // The node is the result.
12316   return FIST;
12317 }
12318
12319 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
12320                                            SelectionDAG &DAG) const {
12321   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12322     /*IsSigned=*/ false, /*IsReplace=*/ false);
12323   SDValue FIST = Vals.first, StackSlot = Vals.second;
12324   assert(FIST.getNode() && "Unexpected failure");
12325
12326   if (StackSlot.getNode())
12327     // Load the result.
12328     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12329                        FIST, StackSlot, MachinePointerInfo(),
12330                        false, false, false, 0);
12331
12332   // The node is the result.
12333   return FIST;
12334 }
12335
12336 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
12337   SDLoc DL(Op);
12338   MVT VT = Op.getSimpleValueType();
12339   SDValue In = Op.getOperand(0);
12340   MVT SVT = In.getSimpleValueType();
12341
12342   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
12343
12344   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
12345                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
12346                                  In, DAG.getUNDEF(SVT)));
12347 }
12348
12349 /// The only differences between FABS and FNEG are the mask and the logic op.
12350 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
12351 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
12352   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
12353          "Wrong opcode for lowering FABS or FNEG.");
12354
12355   bool IsFABS = (Op.getOpcode() == ISD::FABS);
12356
12357   // If this is a FABS and it has an FNEG user, bail out to fold the combination
12358   // into an FNABS. We'll lower the FABS after that if it is still in use.
12359   if (IsFABS)
12360     for (SDNode *User : Op->uses())
12361       if (User->getOpcode() == ISD::FNEG)
12362         return Op;
12363
12364   SDValue Op0 = Op.getOperand(0);
12365   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
12366
12367   SDLoc dl(Op);
12368   MVT VT = Op.getSimpleValueType();
12369   // Assume scalar op for initialization; update for vector if needed.
12370   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
12371   // generate a 16-byte vector constant and logic op even for the scalar case.
12372   // Using a 16-byte mask allows folding the load of the mask with
12373   // the logic op, so it can save (~4 bytes) on code size.
12374   MVT EltVT = VT;
12375   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
12376   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
12377   // decide if we should generate a 16-byte constant mask when we only need 4 or
12378   // 8 bytes for the scalar case.
12379   if (VT.isVector()) {
12380     EltVT = VT.getVectorElementType();
12381     NumElts = VT.getVectorNumElements();
12382   }
12383
12384   unsigned EltBits = EltVT.getSizeInBits();
12385   LLVMContext *Context = DAG.getContext();
12386   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
12387   APInt MaskElt =
12388     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
12389   Constant *C = ConstantInt::get(*Context, MaskElt);
12390   C = ConstantVector::getSplat(NumElts, C);
12391   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12392   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
12393   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12394   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12395                              MachinePointerInfo::getConstantPool(),
12396                              false, false, false, Alignment);
12397
12398   if (VT.isVector()) {
12399     // For a vector, cast operands to a vector type, perform the logic op,
12400     // and cast the result back to the original value type.
12401     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
12402     SDValue MaskCasted = DAG.getBitcast(VecVT, Mask);
12403     SDValue Operand = IsFNABS ? DAG.getBitcast(VecVT, Op0.getOperand(0))
12404                               : DAG.getBitcast(VecVT, Op0);
12405     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12406     return DAG.getBitcast(VT,
12407                           DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12408   }
12409
12410   // If not vector, then scalar.
12411   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12412   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12413   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12414 }
12415
12416 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12417   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12418   LLVMContext *Context = DAG.getContext();
12419   SDValue Op0 = Op.getOperand(0);
12420   SDValue Op1 = Op.getOperand(1);
12421   SDLoc dl(Op);
12422   MVT VT = Op.getSimpleValueType();
12423   MVT SrcVT = Op1.getSimpleValueType();
12424
12425   // If second operand is smaller, extend it first.
12426   if (SrcVT.bitsLT(VT)) {
12427     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12428     SrcVT = VT;
12429   }
12430   // And if it is bigger, shrink it first.
12431   if (SrcVT.bitsGT(VT)) {
12432     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
12433     SrcVT = VT;
12434   }
12435
12436   // At this point the operands and the result should have the same
12437   // type, and that won't be f80 since that is not custom lowered.
12438
12439   const fltSemantics &Sem =
12440       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12441   const unsigned SizeInBits = VT.getSizeInBits();
12442
12443   SmallVector<Constant *, 4> CV(
12444       VT == MVT::f64 ? 2 : 4,
12445       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12446
12447   // First, clear all bits but the sign bit from the second operand (sign).
12448   CV[0] = ConstantFP::get(*Context,
12449                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12450   Constant *C = ConstantVector::get(CV);
12451   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12452   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12453                               MachinePointerInfo::getConstantPool(),
12454                               false, false, false, 16);
12455   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12456
12457   // Next, clear the sign bit from the first operand (magnitude).
12458   // If it's a constant, we can clear it here.
12459   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12460     APFloat APF = Op0CN->getValueAPF();
12461     // If the magnitude is a positive zero, the sign bit alone is enough.
12462     if (APF.isPosZero())
12463       return SignBit;
12464     APF.clearSign();
12465     CV[0] = ConstantFP::get(*Context, APF);
12466   } else {
12467     CV[0] = ConstantFP::get(
12468         *Context,
12469         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12470   }
12471   C = ConstantVector::get(CV);
12472   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12473   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12474                             MachinePointerInfo::getConstantPool(),
12475                             false, false, false, 16);
12476   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12477   if (!isa<ConstantFPSDNode>(Op0))
12478     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12479
12480   // OR the magnitude value with the sign bit.
12481   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12482 }
12483
12484 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12485   SDValue N0 = Op.getOperand(0);
12486   SDLoc dl(Op);
12487   MVT VT = Op.getSimpleValueType();
12488
12489   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12490   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12491                                   DAG.getConstant(1, dl, VT));
12492   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
12493 }
12494
12495 // Check whether an OR'd tree is PTEST-able.
12496 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12497                                       SelectionDAG &DAG) {
12498   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12499
12500   if (!Subtarget->hasSSE41())
12501     return SDValue();
12502
12503   if (!Op->hasOneUse())
12504     return SDValue();
12505
12506   SDNode *N = Op.getNode();
12507   SDLoc DL(N);
12508
12509   SmallVector<SDValue, 8> Opnds;
12510   DenseMap<SDValue, unsigned> VecInMap;
12511   SmallVector<SDValue, 8> VecIns;
12512   EVT VT = MVT::Other;
12513
12514   // Recognize a special case where a vector is casted into wide integer to
12515   // test all 0s.
12516   Opnds.push_back(N->getOperand(0));
12517   Opnds.push_back(N->getOperand(1));
12518
12519   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12520     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12521     // BFS traverse all OR'd operands.
12522     if (I->getOpcode() == ISD::OR) {
12523       Opnds.push_back(I->getOperand(0));
12524       Opnds.push_back(I->getOperand(1));
12525       // Re-evaluate the number of nodes to be traversed.
12526       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12527       continue;
12528     }
12529
12530     // Quit if a non-EXTRACT_VECTOR_ELT
12531     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12532       return SDValue();
12533
12534     // Quit if without a constant index.
12535     SDValue Idx = I->getOperand(1);
12536     if (!isa<ConstantSDNode>(Idx))
12537       return SDValue();
12538
12539     SDValue ExtractedFromVec = I->getOperand(0);
12540     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12541     if (M == VecInMap.end()) {
12542       VT = ExtractedFromVec.getValueType();
12543       // Quit if not 128/256-bit vector.
12544       if (!VT.is128BitVector() && !VT.is256BitVector())
12545         return SDValue();
12546       // Quit if not the same type.
12547       if (VecInMap.begin() != VecInMap.end() &&
12548           VT != VecInMap.begin()->first.getValueType())
12549         return SDValue();
12550       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12551       VecIns.push_back(ExtractedFromVec);
12552     }
12553     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12554   }
12555
12556   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12557          "Not extracted from 128-/256-bit vector.");
12558
12559   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12560
12561   for (DenseMap<SDValue, unsigned>::const_iterator
12562         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12563     // Quit if not all elements are used.
12564     if (I->second != FullMask)
12565       return SDValue();
12566   }
12567
12568   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12569
12570   // Cast all vectors into TestVT for PTEST.
12571   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12572     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
12573
12574   // If more than one full vectors are evaluated, OR them first before PTEST.
12575   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12576     // Each iteration will OR 2 nodes and append the result until there is only
12577     // 1 node left, i.e. the final OR'd value of all vectors.
12578     SDValue LHS = VecIns[Slot];
12579     SDValue RHS = VecIns[Slot + 1];
12580     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12581   }
12582
12583   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12584                      VecIns.back(), VecIns.back());
12585 }
12586
12587 /// \brief return true if \c Op has a use that doesn't just read flags.
12588 static bool hasNonFlagsUse(SDValue Op) {
12589   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12590        ++UI) {
12591     SDNode *User = *UI;
12592     unsigned UOpNo = UI.getOperandNo();
12593     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12594       // Look pass truncate.
12595       UOpNo = User->use_begin().getOperandNo();
12596       User = *User->use_begin();
12597     }
12598
12599     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12600         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12601       return true;
12602   }
12603   return false;
12604 }
12605
12606 /// Emit nodes that will be selected as "test Op0,Op0", or something
12607 /// equivalent.
12608 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12609                                     SelectionDAG &DAG) const {
12610   if (Op.getValueType() == MVT::i1) {
12611     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12612     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12613                        DAG.getConstant(0, dl, MVT::i8));
12614   }
12615   // CF and OF aren't always set the way we want. Determine which
12616   // of these we need.
12617   bool NeedCF = false;
12618   bool NeedOF = false;
12619   switch (X86CC) {
12620   default: break;
12621   case X86::COND_A: case X86::COND_AE:
12622   case X86::COND_B: case X86::COND_BE:
12623     NeedCF = true;
12624     break;
12625   case X86::COND_G: case X86::COND_GE:
12626   case X86::COND_L: case X86::COND_LE:
12627   case X86::COND_O: case X86::COND_NO: {
12628     // Check if we really need to set the
12629     // Overflow flag. If NoSignedWrap is present
12630     // that is not actually needed.
12631     switch (Op->getOpcode()) {
12632     case ISD::ADD:
12633     case ISD::SUB:
12634     case ISD::MUL:
12635     case ISD::SHL: {
12636       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
12637       if (BinNode->Flags.hasNoSignedWrap())
12638         break;
12639     }
12640     default:
12641       NeedOF = true;
12642       break;
12643     }
12644     break;
12645   }
12646   }
12647   // See if we can use the EFLAGS value from the operand instead of
12648   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12649   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12650   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12651     // Emit a CMP with 0, which is the TEST pattern.
12652     //if (Op.getValueType() == MVT::i1)
12653     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12654     //                     DAG.getConstant(0, MVT::i1));
12655     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12656                        DAG.getConstant(0, dl, Op.getValueType()));
12657   }
12658   unsigned Opcode = 0;
12659   unsigned NumOperands = 0;
12660
12661   // Truncate operations may prevent the merge of the SETCC instruction
12662   // and the arithmetic instruction before it. Attempt to truncate the operands
12663   // of the arithmetic instruction and use a reduced bit-width instruction.
12664   bool NeedTruncation = false;
12665   SDValue ArithOp = Op;
12666   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12667     SDValue Arith = Op->getOperand(0);
12668     // Both the trunc and the arithmetic op need to have one user each.
12669     if (Arith->hasOneUse())
12670       switch (Arith.getOpcode()) {
12671         default: break;
12672         case ISD::ADD:
12673         case ISD::SUB:
12674         case ISD::AND:
12675         case ISD::OR:
12676         case ISD::XOR: {
12677           NeedTruncation = true;
12678           ArithOp = Arith;
12679         }
12680       }
12681   }
12682
12683   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12684   // which may be the result of a CAST.  We use the variable 'Op', which is the
12685   // non-casted variable when we check for possible users.
12686   switch (ArithOp.getOpcode()) {
12687   case ISD::ADD:
12688     // Due to an isel shortcoming, be conservative if this add is likely to be
12689     // selected as part of a load-modify-store instruction. When the root node
12690     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12691     // uses of other nodes in the match, such as the ADD in this case. This
12692     // leads to the ADD being left around and reselected, with the result being
12693     // two adds in the output.  Alas, even if none our users are stores, that
12694     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12695     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12696     // climbing the DAG back to the root, and it doesn't seem to be worth the
12697     // effort.
12698     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12699          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12700       if (UI->getOpcode() != ISD::CopyToReg &&
12701           UI->getOpcode() != ISD::SETCC &&
12702           UI->getOpcode() != ISD::STORE)
12703         goto default_case;
12704
12705     if (ConstantSDNode *C =
12706         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12707       // An add of one will be selected as an INC.
12708       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12709         Opcode = X86ISD::INC;
12710         NumOperands = 1;
12711         break;
12712       }
12713
12714       // An add of negative one (subtract of one) will be selected as a DEC.
12715       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12716         Opcode = X86ISD::DEC;
12717         NumOperands = 1;
12718         break;
12719       }
12720     }
12721
12722     // Otherwise use a regular EFLAGS-setting add.
12723     Opcode = X86ISD::ADD;
12724     NumOperands = 2;
12725     break;
12726   case ISD::SHL:
12727   case ISD::SRL:
12728     // If we have a constant logical shift that's only used in a comparison
12729     // against zero turn it into an equivalent AND. This allows turning it into
12730     // a TEST instruction later.
12731     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12732         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12733       EVT VT = Op.getValueType();
12734       unsigned BitWidth = VT.getSizeInBits();
12735       unsigned ShAmt = Op->getConstantOperandVal(1);
12736       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12737         break;
12738       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12739                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12740                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12741       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12742         break;
12743       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12744                                 DAG.getConstant(Mask, dl, VT));
12745       DAG.ReplaceAllUsesWith(Op, New);
12746       Op = New;
12747     }
12748     break;
12749
12750   case ISD::AND:
12751     // If the primary and result isn't used, don't bother using X86ISD::AND,
12752     // because a TEST instruction will be better.
12753     if (!hasNonFlagsUse(Op))
12754       break;
12755     // FALL THROUGH
12756   case ISD::SUB:
12757   case ISD::OR:
12758   case ISD::XOR:
12759     // Due to the ISEL shortcoming noted above, be conservative if this op is
12760     // likely to be selected as part of a load-modify-store instruction.
12761     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12762            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12763       if (UI->getOpcode() == ISD::STORE)
12764         goto default_case;
12765
12766     // Otherwise use a regular EFLAGS-setting instruction.
12767     switch (ArithOp.getOpcode()) {
12768     default: llvm_unreachable("unexpected operator!");
12769     case ISD::SUB: Opcode = X86ISD::SUB; break;
12770     case ISD::XOR: Opcode = X86ISD::XOR; break;
12771     case ISD::AND: Opcode = X86ISD::AND; break;
12772     case ISD::OR: {
12773       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12774         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12775         if (EFLAGS.getNode())
12776           return EFLAGS;
12777       }
12778       Opcode = X86ISD::OR;
12779       break;
12780     }
12781     }
12782
12783     NumOperands = 2;
12784     break;
12785   case X86ISD::ADD:
12786   case X86ISD::SUB:
12787   case X86ISD::INC:
12788   case X86ISD::DEC:
12789   case X86ISD::OR:
12790   case X86ISD::XOR:
12791   case X86ISD::AND:
12792     return SDValue(Op.getNode(), 1);
12793   default:
12794   default_case:
12795     break;
12796   }
12797
12798   // If we found that truncation is beneficial, perform the truncation and
12799   // update 'Op'.
12800   if (NeedTruncation) {
12801     EVT VT = Op.getValueType();
12802     SDValue WideVal = Op->getOperand(0);
12803     EVT WideVT = WideVal.getValueType();
12804     unsigned ConvertedOp = 0;
12805     // Use a target machine opcode to prevent further DAGCombine
12806     // optimizations that may separate the arithmetic operations
12807     // from the setcc node.
12808     switch (WideVal.getOpcode()) {
12809       default: break;
12810       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12811       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12812       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12813       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12814       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12815     }
12816
12817     if (ConvertedOp) {
12818       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12819       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12820         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12821         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12822         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12823       }
12824     }
12825   }
12826
12827   if (Opcode == 0)
12828     // Emit a CMP with 0, which is the TEST pattern.
12829     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12830                        DAG.getConstant(0, dl, Op.getValueType()));
12831
12832   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12833   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12834
12835   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12836   DAG.ReplaceAllUsesWith(Op, New);
12837   return SDValue(New.getNode(), 1);
12838 }
12839
12840 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12841 /// equivalent.
12842 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12843                                    SDLoc dl, SelectionDAG &DAG) const {
12844   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12845     if (C->getAPIntValue() == 0)
12846       return EmitTest(Op0, X86CC, dl, DAG);
12847
12848      if (Op0.getValueType() == MVT::i1)
12849        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12850   }
12851
12852   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12853        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12854     // Do the comparison at i32 if it's smaller, besides the Atom case.
12855     // This avoids subregister aliasing issues. Keep the smaller reference
12856     // if we're optimizing for size, however, as that'll allow better folding
12857     // of memory operations.
12858     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12859         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12860             Attribute::MinSize) &&
12861         !Subtarget->isAtom()) {
12862       unsigned ExtendOp =
12863           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12864       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12865       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12866     }
12867     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12868     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12869     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12870                               Op0, Op1);
12871     return SDValue(Sub.getNode(), 1);
12872   }
12873   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12874 }
12875
12876 /// Convert a comparison if required by the subtarget.
12877 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12878                                                  SelectionDAG &DAG) const {
12879   // If the subtarget does not support the FUCOMI instruction, floating-point
12880   // comparisons have to be converted.
12881   if (Subtarget->hasCMov() ||
12882       Cmp.getOpcode() != X86ISD::CMP ||
12883       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12884       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12885     return Cmp;
12886
12887   // The instruction selector will select an FUCOM instruction instead of
12888   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12889   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12890   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12891   SDLoc dl(Cmp);
12892   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12893   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12894   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12895                             DAG.getConstant(8, dl, MVT::i8));
12896   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
12897   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
12898 }
12899
12900 /// The minimum architected relative accuracy is 2^-12. We need one
12901 /// Newton-Raphson step to have a good float result (24 bits of precision).
12902 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
12903                                             DAGCombinerInfo &DCI,
12904                                             unsigned &RefinementSteps,
12905                                             bool &UseOneConstNR) const {
12906   // FIXME: We should use instruction latency models to calculate the cost of
12907   // each potential sequence, but this is very hard to do reliably because
12908   // at least Intel's Core* chips have variable timing based on the number of
12909   // significant digits in the divisor and/or sqrt operand.
12910   if (!Subtarget->useSqrtEst())
12911     return SDValue();
12912
12913   EVT VT = Op.getValueType();
12914
12915   // SSE1 has rsqrtss and rsqrtps.
12916   // TODO: Add support for AVX512 (v16f32).
12917   // It is likely not profitable to do this for f64 because a double-precision
12918   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
12919   // instructions: convert to single, rsqrtss, convert back to double, refine
12920   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
12921   // along with FMA, this could be a throughput win.
12922   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12923       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12924     RefinementSteps = 1;
12925     UseOneConstNR = false;
12926     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
12927   }
12928   return SDValue();
12929 }
12930
12931 /// The minimum architected relative accuracy is 2^-12. We need one
12932 /// Newton-Raphson step to have a good float result (24 bits of precision).
12933 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
12934                                             DAGCombinerInfo &DCI,
12935                                             unsigned &RefinementSteps) const {
12936   // FIXME: We should use instruction latency models to calculate the cost of
12937   // each potential sequence, but this is very hard to do reliably because
12938   // at least Intel's Core* chips have variable timing based on the number of
12939   // significant digits in the divisor.
12940   if (!Subtarget->useReciprocalEst())
12941     return SDValue();
12942
12943   EVT VT = Op.getValueType();
12944
12945   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
12946   // TODO: Add support for AVX512 (v16f32).
12947   // It is likely not profitable to do this for f64 because a double-precision
12948   // reciprocal estimate with refinement on x86 prior to FMA requires
12949   // 15 instructions: convert to single, rcpss, convert back to double, refine
12950   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
12951   // along with FMA, this could be a throughput win.
12952   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12953       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12954     RefinementSteps = ReciprocalEstimateRefinementSteps;
12955     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
12956   }
12957   return SDValue();
12958 }
12959
12960 /// If we have at least two divisions that use the same divisor, convert to
12961 /// multplication by a reciprocal. This may need to be adjusted for a given
12962 /// CPU if a division's cost is not at least twice the cost of a multiplication.
12963 /// This is because we still need one division to calculate the reciprocal and
12964 /// then we need two multiplies by that reciprocal as replacements for the
12965 /// original divisions.
12966 bool X86TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
12967   return NumUsers > 1;
12968 }
12969
12970 static bool isAllOnes(SDValue V) {
12971   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
12972   return C && C->isAllOnesValue();
12973 }
12974
12975 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
12976 /// if it's possible.
12977 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
12978                                      SDLoc dl, SelectionDAG &DAG) const {
12979   SDValue Op0 = And.getOperand(0);
12980   SDValue Op1 = And.getOperand(1);
12981   if (Op0.getOpcode() == ISD::TRUNCATE)
12982     Op0 = Op0.getOperand(0);
12983   if (Op1.getOpcode() == ISD::TRUNCATE)
12984     Op1 = Op1.getOperand(0);
12985
12986   SDValue LHS, RHS;
12987   if (Op1.getOpcode() == ISD::SHL)
12988     std::swap(Op0, Op1);
12989   if (Op0.getOpcode() == ISD::SHL) {
12990     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
12991       if (And00C->getZExtValue() == 1) {
12992         // If we looked past a truncate, check that it's only truncating away
12993         // known zeros.
12994         unsigned BitWidth = Op0.getValueSizeInBits();
12995         unsigned AndBitWidth = And.getValueSizeInBits();
12996         if (BitWidth > AndBitWidth) {
12997           APInt Zeros, Ones;
12998           DAG.computeKnownBits(Op0, Zeros, Ones);
12999           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13000             return SDValue();
13001         }
13002         LHS = Op1;
13003         RHS = Op0.getOperand(1);
13004       }
13005   } else if (Op1.getOpcode() == ISD::Constant) {
13006     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13007     uint64_t AndRHSVal = AndRHS->getZExtValue();
13008     SDValue AndLHS = Op0;
13009
13010     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13011       LHS = AndLHS.getOperand(0);
13012       RHS = AndLHS.getOperand(1);
13013     }
13014
13015     // Use BT if the immediate can't be encoded in a TEST instruction.
13016     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13017       LHS = AndLHS;
13018       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13019     }
13020   }
13021
13022   if (LHS.getNode()) {
13023     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13024     // instruction.  Since the shift amount is in-range-or-undefined, we know
13025     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13026     // the encoding for the i16 version is larger than the i32 version.
13027     // Also promote i16 to i32 for performance / code size reason.
13028     if (LHS.getValueType() == MVT::i8 ||
13029         LHS.getValueType() == MVT::i16)
13030       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13031
13032     // If the operand types disagree, extend the shift amount to match.  Since
13033     // BT ignores high bits (like shifts) we can use anyextend.
13034     if (LHS.getValueType() != RHS.getValueType())
13035       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13036
13037     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13038     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13039     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13040                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13041   }
13042
13043   return SDValue();
13044 }
13045
13046 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13047 /// mask CMPs.
13048 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13049                               SDValue &Op1) {
13050   unsigned SSECC;
13051   bool Swap = false;
13052
13053   // SSE Condition code mapping:
13054   //  0 - EQ
13055   //  1 - LT
13056   //  2 - LE
13057   //  3 - UNORD
13058   //  4 - NEQ
13059   //  5 - NLT
13060   //  6 - NLE
13061   //  7 - ORD
13062   switch (SetCCOpcode) {
13063   default: llvm_unreachable("Unexpected SETCC condition");
13064   case ISD::SETOEQ:
13065   case ISD::SETEQ:  SSECC = 0; break;
13066   case ISD::SETOGT:
13067   case ISD::SETGT:  Swap = true; // Fallthrough
13068   case ISD::SETLT:
13069   case ISD::SETOLT: SSECC = 1; break;
13070   case ISD::SETOGE:
13071   case ISD::SETGE:  Swap = true; // Fallthrough
13072   case ISD::SETLE:
13073   case ISD::SETOLE: SSECC = 2; break;
13074   case ISD::SETUO:  SSECC = 3; break;
13075   case ISD::SETUNE:
13076   case ISD::SETNE:  SSECC = 4; break;
13077   case ISD::SETULE: Swap = true; // Fallthrough
13078   case ISD::SETUGE: SSECC = 5; break;
13079   case ISD::SETULT: Swap = true; // Fallthrough
13080   case ISD::SETUGT: SSECC = 6; break;
13081   case ISD::SETO:   SSECC = 7; break;
13082   case ISD::SETUEQ:
13083   case ISD::SETONE: SSECC = 8; break;
13084   }
13085   if (Swap)
13086     std::swap(Op0, Op1);
13087
13088   return SSECC;
13089 }
13090
13091 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13092 // ones, and then concatenate the result back.
13093 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13094   MVT VT = Op.getSimpleValueType();
13095
13096   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13097          "Unsupported value type for operation");
13098
13099   unsigned NumElems = VT.getVectorNumElements();
13100   SDLoc dl(Op);
13101   SDValue CC = Op.getOperand(2);
13102
13103   // Extract the LHS vectors
13104   SDValue LHS = Op.getOperand(0);
13105   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13106   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13107
13108   // Extract the RHS vectors
13109   SDValue RHS = Op.getOperand(1);
13110   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13111   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13112
13113   // Issue the operation on the smaller types and concatenate the result back
13114   MVT EltVT = VT.getVectorElementType();
13115   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13116   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13117                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13118                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13119 }
13120
13121 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13122   SDValue Op0 = Op.getOperand(0);
13123   SDValue Op1 = Op.getOperand(1);
13124   SDValue CC = Op.getOperand(2);
13125   MVT VT = Op.getSimpleValueType();
13126   SDLoc dl(Op);
13127
13128   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13129          "Unexpected type for boolean compare operation");
13130   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13131   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13132                                DAG.getConstant(-1, dl, VT));
13133   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13134                                DAG.getConstant(-1, dl, VT));
13135   switch (SetCCOpcode) {
13136   default: llvm_unreachable("Unexpected SETCC condition");
13137   case ISD::SETNE:
13138     // (x != y) -> ~(x ^ y)
13139     return DAG.getNode(ISD::XOR, dl, VT,
13140                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13141                        DAG.getConstant(-1, dl, VT));
13142   case ISD::SETEQ:
13143     // (x == y) -> (x ^ y)
13144     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
13145   case ISD::SETUGT:
13146   case ISD::SETGT:
13147     // (x > y) -> (x & ~y)
13148     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
13149   case ISD::SETULT:
13150   case ISD::SETLT:
13151     // (x < y) -> (~x & y)
13152     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
13153   case ISD::SETULE:
13154   case ISD::SETLE:
13155     // (x <= y) -> (~x | y)
13156     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
13157   case ISD::SETUGE:
13158   case ISD::SETGE:
13159     // (x >=y) -> (x | ~y)
13160     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
13161   }
13162 }
13163
13164 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
13165                                      const X86Subtarget *Subtarget) {
13166   SDValue Op0 = Op.getOperand(0);
13167   SDValue Op1 = Op.getOperand(1);
13168   SDValue CC = Op.getOperand(2);
13169   MVT VT = Op.getSimpleValueType();
13170   SDLoc dl(Op);
13171
13172   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
13173          Op.getValueType().getScalarType() == MVT::i1 &&
13174          "Cannot set masked compare for this operation");
13175
13176   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13177   unsigned  Opc = 0;
13178   bool Unsigned = false;
13179   bool Swap = false;
13180   unsigned SSECC;
13181   switch (SetCCOpcode) {
13182   default: llvm_unreachable("Unexpected SETCC condition");
13183   case ISD::SETNE:  SSECC = 4; break;
13184   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
13185   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
13186   case ISD::SETLT:  Swap = true; //fall-through
13187   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
13188   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
13189   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
13190   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
13191   case ISD::SETULE: Unsigned = true; //fall-through
13192   case ISD::SETLE:  SSECC = 2; break;
13193   }
13194
13195   if (Swap)
13196     std::swap(Op0, Op1);
13197   if (Opc)
13198     return DAG.getNode(Opc, dl, VT, Op0, Op1);
13199   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
13200   return DAG.getNode(Opc, dl, VT, Op0, Op1,
13201                      DAG.getConstant(SSECC, dl, MVT::i8));
13202 }
13203
13204 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
13205 /// operand \p Op1.  If non-trivial (for example because it's not constant)
13206 /// return an empty value.
13207 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
13208 {
13209   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
13210   if (!BV)
13211     return SDValue();
13212
13213   MVT VT = Op1.getSimpleValueType();
13214   MVT EVT = VT.getVectorElementType();
13215   unsigned n = VT.getVectorNumElements();
13216   SmallVector<SDValue, 8> ULTOp1;
13217
13218   for (unsigned i = 0; i < n; ++i) {
13219     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
13220     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
13221       return SDValue();
13222
13223     // Avoid underflow.
13224     APInt Val = Elt->getAPIntValue();
13225     if (Val == 0)
13226       return SDValue();
13227
13228     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
13229   }
13230
13231   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
13232 }
13233
13234 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
13235                            SelectionDAG &DAG) {
13236   SDValue Op0 = Op.getOperand(0);
13237   SDValue Op1 = Op.getOperand(1);
13238   SDValue CC = Op.getOperand(2);
13239   MVT VT = Op.getSimpleValueType();
13240   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13241   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
13242   SDLoc dl(Op);
13243
13244   if (isFP) {
13245 #ifndef NDEBUG
13246     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
13247     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
13248 #endif
13249
13250     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
13251     unsigned Opc = X86ISD::CMPP;
13252     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
13253       assert(VT.getVectorNumElements() <= 16);
13254       Opc = X86ISD::CMPM;
13255     }
13256     // In the two special cases we can't handle, emit two comparisons.
13257     if (SSECC == 8) {
13258       unsigned CC0, CC1;
13259       unsigned CombineOpc;
13260       if (SetCCOpcode == ISD::SETUEQ) {
13261         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
13262       } else {
13263         assert(SetCCOpcode == ISD::SETONE);
13264         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
13265       }
13266
13267       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13268                                  DAG.getConstant(CC0, dl, MVT::i8));
13269       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13270                                  DAG.getConstant(CC1, dl, MVT::i8));
13271       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
13272     }
13273     // Handle all other FP comparisons here.
13274     return DAG.getNode(Opc, dl, VT, Op0, Op1,
13275                        DAG.getConstant(SSECC, dl, MVT::i8));
13276   }
13277
13278   // Break 256-bit integer vector compare into smaller ones.
13279   if (VT.is256BitVector() && !Subtarget->hasInt256())
13280     return Lower256IntVSETCC(Op, DAG);
13281
13282   EVT OpVT = Op1.getValueType();
13283   if (OpVT.getVectorElementType() == MVT::i1)
13284     return LowerBoolVSETCC_AVX512(Op, DAG);
13285
13286   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
13287   if (Subtarget->hasAVX512()) {
13288     if (Op1.getValueType().is512BitVector() ||
13289         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
13290         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
13291       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
13292
13293     // In AVX-512 architecture setcc returns mask with i1 elements,
13294     // But there is no compare instruction for i8 and i16 elements in KNL.
13295     // We are not talking about 512-bit operands in this case, these
13296     // types are illegal.
13297     if (MaskResult &&
13298         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
13299          OpVT.getVectorElementType().getSizeInBits() >= 8))
13300       return DAG.getNode(ISD::TRUNCATE, dl, VT,
13301                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
13302   }
13303
13304   // We are handling one of the integer comparisons here.  Since SSE only has
13305   // GT and EQ comparisons for integer, swapping operands and multiple
13306   // operations may be required for some comparisons.
13307   unsigned Opc;
13308   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
13309   bool Subus = false;
13310
13311   switch (SetCCOpcode) {
13312   default: llvm_unreachable("Unexpected SETCC condition");
13313   case ISD::SETNE:  Invert = true;
13314   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
13315   case ISD::SETLT:  Swap = true;
13316   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
13317   case ISD::SETGE:  Swap = true;
13318   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
13319                     Invert = true; break;
13320   case ISD::SETULT: Swap = true;
13321   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
13322                     FlipSigns = true; break;
13323   case ISD::SETUGE: Swap = true;
13324   case ISD::SETULE: Opc = X86ISD::PCMPGT;
13325                     FlipSigns = true; Invert = true; break;
13326   }
13327
13328   // Special case: Use min/max operations for SETULE/SETUGE
13329   MVT VET = VT.getVectorElementType();
13330   bool hasMinMax =
13331        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
13332     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
13333
13334   if (hasMinMax) {
13335     switch (SetCCOpcode) {
13336     default: break;
13337     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
13338     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
13339     }
13340
13341     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
13342   }
13343
13344   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
13345   if (!MinMax && hasSubus) {
13346     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
13347     // Op0 u<= Op1:
13348     //   t = psubus Op0, Op1
13349     //   pcmpeq t, <0..0>
13350     switch (SetCCOpcode) {
13351     default: break;
13352     case ISD::SETULT: {
13353       // If the comparison is against a constant we can turn this into a
13354       // setule.  With psubus, setule does not require a swap.  This is
13355       // beneficial because the constant in the register is no longer
13356       // destructed as the destination so it can be hoisted out of a loop.
13357       // Only do this pre-AVX since vpcmp* is no longer destructive.
13358       if (Subtarget->hasAVX())
13359         break;
13360       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
13361       if (ULEOp1.getNode()) {
13362         Op1 = ULEOp1;
13363         Subus = true; Invert = false; Swap = false;
13364       }
13365       break;
13366     }
13367     // Psubus is better than flip-sign because it requires no inversion.
13368     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
13369     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
13370     }
13371
13372     if (Subus) {
13373       Opc = X86ISD::SUBUS;
13374       FlipSigns = false;
13375     }
13376   }
13377
13378   if (Swap)
13379     std::swap(Op0, Op1);
13380
13381   // Check that the operation in question is available (most are plain SSE2,
13382   // but PCMPGTQ and PCMPEQQ have different requirements).
13383   if (VT == MVT::v2i64) {
13384     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
13385       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
13386
13387       // First cast everything to the right type.
13388       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13389       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13390
13391       // Since SSE has no unsigned integer comparisons, we need to flip the sign
13392       // bits of the inputs before performing those operations. The lower
13393       // compare is always unsigned.
13394       SDValue SB;
13395       if (FlipSigns) {
13396         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
13397       } else {
13398         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
13399         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
13400         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
13401                          Sign, Zero, Sign, Zero);
13402       }
13403       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
13404       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
13405
13406       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
13407       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
13408       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
13409
13410       // Create masks for only the low parts/high parts of the 64 bit integers.
13411       static const int MaskHi[] = { 1, 1, 3, 3 };
13412       static const int MaskLo[] = { 0, 0, 2, 2 };
13413       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
13414       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
13415       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
13416
13417       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
13418       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
13419
13420       if (Invert)
13421         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13422
13423       return DAG.getBitcast(VT, Result);
13424     }
13425
13426     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
13427       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
13428       // pcmpeqd + pshufd + pand.
13429       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
13430
13431       // First cast everything to the right type.
13432       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13433       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13434
13435       // Do the compare.
13436       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
13437
13438       // Make sure the lower and upper halves are both all-ones.
13439       static const int Mask[] = { 1, 0, 3, 2 };
13440       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
13441       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
13442
13443       if (Invert)
13444         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13445
13446       return DAG.getBitcast(VT, Result);
13447     }
13448   }
13449
13450   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13451   // bits of the inputs before performing those operations.
13452   if (FlipSigns) {
13453     EVT EltVT = VT.getVectorElementType();
13454     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
13455                                  VT);
13456     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13457     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13458   }
13459
13460   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13461
13462   // If the logical-not of the result is required, perform that now.
13463   if (Invert)
13464     Result = DAG.getNOT(dl, Result, VT);
13465
13466   if (MinMax)
13467     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13468
13469   if (Subus)
13470     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13471                          getZeroVector(VT, Subtarget, DAG, dl));
13472
13473   return Result;
13474 }
13475
13476 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13477
13478   MVT VT = Op.getSimpleValueType();
13479
13480   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13481
13482   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13483          && "SetCC type must be 8-bit or 1-bit integer");
13484   SDValue Op0 = Op.getOperand(0);
13485   SDValue Op1 = Op.getOperand(1);
13486   SDLoc dl(Op);
13487   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13488
13489   // Optimize to BT if possible.
13490   // Lower (X & (1 << N)) == 0 to BT(X, N).
13491   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13492   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13493   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13494       Op1.getOpcode() == ISD::Constant &&
13495       cast<ConstantSDNode>(Op1)->isNullValue() &&
13496       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13497     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13498     if (NewSetCC.getNode()) {
13499       if (VT == MVT::i1)
13500         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13501       return NewSetCC;
13502     }
13503   }
13504
13505   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13506   // these.
13507   if (Op1.getOpcode() == ISD::Constant &&
13508       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13509        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13510       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13511
13512     // If the input is a setcc, then reuse the input setcc or use a new one with
13513     // the inverted condition.
13514     if (Op0.getOpcode() == X86ISD::SETCC) {
13515       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13516       bool Invert = (CC == ISD::SETNE) ^
13517         cast<ConstantSDNode>(Op1)->isNullValue();
13518       if (!Invert)
13519         return Op0;
13520
13521       CCode = X86::GetOppositeBranchCondition(CCode);
13522       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13523                                   DAG.getConstant(CCode, dl, MVT::i8),
13524                                   Op0.getOperand(1));
13525       if (VT == MVT::i1)
13526         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13527       return SetCC;
13528     }
13529   }
13530   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13531       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13532       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13533
13534     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13535     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
13536   }
13537
13538   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13539   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
13540   if (X86CC == X86::COND_INVALID)
13541     return SDValue();
13542
13543   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13544   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13545   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13546                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
13547   if (VT == MVT::i1)
13548     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13549   return SetCC;
13550 }
13551
13552 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13553 static bool isX86LogicalCmp(SDValue Op) {
13554   unsigned Opc = Op.getNode()->getOpcode();
13555   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13556       Opc == X86ISD::SAHF)
13557     return true;
13558   if (Op.getResNo() == 1 &&
13559       (Opc == X86ISD::ADD ||
13560        Opc == X86ISD::SUB ||
13561        Opc == X86ISD::ADC ||
13562        Opc == X86ISD::SBB ||
13563        Opc == X86ISD::SMUL ||
13564        Opc == X86ISD::UMUL ||
13565        Opc == X86ISD::INC ||
13566        Opc == X86ISD::DEC ||
13567        Opc == X86ISD::OR ||
13568        Opc == X86ISD::XOR ||
13569        Opc == X86ISD::AND))
13570     return true;
13571
13572   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13573     return true;
13574
13575   return false;
13576 }
13577
13578 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13579   if (V.getOpcode() != ISD::TRUNCATE)
13580     return false;
13581
13582   SDValue VOp0 = V.getOperand(0);
13583   unsigned InBits = VOp0.getValueSizeInBits();
13584   unsigned Bits = V.getValueSizeInBits();
13585   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13586 }
13587
13588 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13589   bool addTest = true;
13590   SDValue Cond  = Op.getOperand(0);
13591   SDValue Op1 = Op.getOperand(1);
13592   SDValue Op2 = Op.getOperand(2);
13593   SDLoc DL(Op);
13594   EVT VT = Op1.getValueType();
13595   SDValue CC;
13596
13597   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13598   // are available or VBLENDV if AVX is available.
13599   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
13600   if (Cond.getOpcode() == ISD::SETCC &&
13601       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13602        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13603       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13604     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13605     int SSECC = translateX86FSETCC(
13606         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13607
13608     if (SSECC != 8) {
13609       if (Subtarget->hasAVX512()) {
13610         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13611                                   DAG.getConstant(SSECC, DL, MVT::i8));
13612         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13613       }
13614
13615       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13616                                 DAG.getConstant(SSECC, DL, MVT::i8));
13617
13618       // If we have AVX, we can use a variable vector select (VBLENDV) instead
13619       // of 3 logic instructions for size savings and potentially speed.
13620       // Unfortunately, there is no scalar form of VBLENDV.
13621
13622       // If either operand is a constant, don't try this. We can expect to
13623       // optimize away at least one of the logic instructions later in that
13624       // case, so that sequence would be faster than a variable blend.
13625
13626       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
13627       // uses XMM0 as the selection register. That may need just as many
13628       // instructions as the AND/ANDN/OR sequence due to register moves, so
13629       // don't bother.
13630
13631       if (Subtarget->hasAVX() &&
13632           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
13633
13634         // Convert to vectors, do a VSELECT, and convert back to scalar.
13635         // All of the conversions should be optimized away.
13636
13637         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
13638         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
13639         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
13640         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
13641
13642         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
13643         VCmp = DAG.getBitcast(VCmpVT, VCmp);
13644
13645         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
13646
13647         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
13648                            VSel, DAG.getIntPtrConstant(0, DL));
13649       }
13650       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13651       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13652       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13653     }
13654   }
13655
13656     if (VT.isVector() && VT.getScalarType() == MVT::i1) {
13657       SDValue Op1Scalar;
13658       if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
13659         Op1Scalar = ConvertI1VectorToInterger(Op1, DAG);
13660       else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
13661         Op1Scalar = Op1.getOperand(0);
13662       SDValue Op2Scalar;
13663       if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
13664         Op2Scalar = ConvertI1VectorToInterger(Op2, DAG);
13665       else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
13666         Op2Scalar = Op2.getOperand(0);
13667       if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
13668         SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
13669                                         Op1Scalar.getValueType(),
13670                                         Cond, Op1Scalar, Op2Scalar);
13671         if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
13672           return DAG.getBitcast(VT, newSelect);
13673         SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
13674         return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
13675                            DAG.getIntPtrConstant(0, DL));
13676     }
13677   }
13678
13679   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
13680     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
13681     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13682                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
13683     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
13684                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
13685     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
13686                                     Cond, Op1, Op2);
13687     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
13688   }
13689
13690   if (Cond.getOpcode() == ISD::SETCC) {
13691     SDValue NewCond = LowerSETCC(Cond, DAG);
13692     if (NewCond.getNode())
13693       Cond = NewCond;
13694   }
13695
13696   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13697   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13698   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13699   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13700   if (Cond.getOpcode() == X86ISD::SETCC &&
13701       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13702       isZero(Cond.getOperand(1).getOperand(1))) {
13703     SDValue Cmp = Cond.getOperand(1);
13704
13705     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13706
13707     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13708         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13709       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13710
13711       SDValue CmpOp0 = Cmp.getOperand(0);
13712       // Apply further optimizations for special cases
13713       // (select (x != 0), -1, 0) -> neg & sbb
13714       // (select (x == 0), 0, -1) -> neg & sbb
13715       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13716         if (YC->isNullValue() &&
13717             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13718           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13719           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13720                                     DAG.getConstant(0, DL,
13721                                                     CmpOp0.getValueType()),
13722                                     CmpOp0);
13723           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13724                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
13725                                     SDValue(Neg.getNode(), 1));
13726           return Res;
13727         }
13728
13729       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13730                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
13731       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13732
13733       SDValue Res =   // Res = 0 or -1.
13734         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13735                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
13736
13737       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13738         Res = DAG.getNOT(DL, Res, Res.getValueType());
13739
13740       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13741       if (!N2C || !N2C->isNullValue())
13742         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13743       return Res;
13744     }
13745   }
13746
13747   // Look past (and (setcc_carry (cmp ...)), 1).
13748   if (Cond.getOpcode() == ISD::AND &&
13749       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13750     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13751     if (C && C->getAPIntValue() == 1)
13752       Cond = Cond.getOperand(0);
13753   }
13754
13755   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13756   // setting operand in place of the X86ISD::SETCC.
13757   unsigned CondOpcode = Cond.getOpcode();
13758   if (CondOpcode == X86ISD::SETCC ||
13759       CondOpcode == X86ISD::SETCC_CARRY) {
13760     CC = Cond.getOperand(0);
13761
13762     SDValue Cmp = Cond.getOperand(1);
13763     unsigned Opc = Cmp.getOpcode();
13764     MVT VT = Op.getSimpleValueType();
13765
13766     bool IllegalFPCMov = false;
13767     if (VT.isFloatingPoint() && !VT.isVector() &&
13768         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13769       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13770
13771     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13772         Opc == X86ISD::BT) { // FIXME
13773       Cond = Cmp;
13774       addTest = false;
13775     }
13776   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13777              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13778              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13779               Cond.getOperand(0).getValueType() != MVT::i8)) {
13780     SDValue LHS = Cond.getOperand(0);
13781     SDValue RHS = Cond.getOperand(1);
13782     unsigned X86Opcode;
13783     unsigned X86Cond;
13784     SDVTList VTs;
13785     switch (CondOpcode) {
13786     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13787     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13788     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13789     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13790     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13791     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13792     default: llvm_unreachable("unexpected overflowing operator");
13793     }
13794     if (CondOpcode == ISD::UMULO)
13795       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13796                           MVT::i32);
13797     else
13798       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13799
13800     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13801
13802     if (CondOpcode == ISD::UMULO)
13803       Cond = X86Op.getValue(2);
13804     else
13805       Cond = X86Op.getValue(1);
13806
13807     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
13808     addTest = false;
13809   }
13810
13811   if (addTest) {
13812     // Look pass the truncate if the high bits are known zero.
13813     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13814         Cond = Cond.getOperand(0);
13815
13816     // We know the result of AND is compared against zero. Try to match
13817     // it to BT.
13818     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13819       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13820       if (NewSetCC.getNode()) {
13821         CC = NewSetCC.getOperand(0);
13822         Cond = NewSetCC.getOperand(1);
13823         addTest = false;
13824       }
13825     }
13826   }
13827
13828   if (addTest) {
13829     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
13830     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13831   }
13832
13833   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13834   // a <  b ?  0 : -1 -> RES = setcc_carry
13835   // a >= b ? -1 :  0 -> RES = setcc_carry
13836   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13837   if (Cond.getOpcode() == X86ISD::SUB) {
13838     Cond = ConvertCmpIfNecessary(Cond, DAG);
13839     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13840
13841     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13842         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13843       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13844                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
13845                                 Cond);
13846       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13847         return DAG.getNOT(DL, Res, Res.getValueType());
13848       return Res;
13849     }
13850   }
13851
13852   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13853   // widen the cmov and push the truncate through. This avoids introducing a new
13854   // branch during isel and doesn't add any extensions.
13855   if (Op.getValueType() == MVT::i8 &&
13856       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13857     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13858     if (T1.getValueType() == T2.getValueType() &&
13859         // Blacklist CopyFromReg to avoid partial register stalls.
13860         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13861       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13862       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13863       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13864     }
13865   }
13866
13867   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13868   // condition is true.
13869   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13870   SDValue Ops[] = { Op2, Op1, CC, Cond };
13871   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13872 }
13873
13874 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
13875                                        const X86Subtarget *Subtarget,
13876                                        SelectionDAG &DAG) {
13877   MVT VT = Op->getSimpleValueType(0);
13878   SDValue In = Op->getOperand(0);
13879   MVT InVT = In.getSimpleValueType();
13880   MVT VTElt = VT.getVectorElementType();
13881   MVT InVTElt = InVT.getVectorElementType();
13882   SDLoc dl(Op);
13883
13884   // SKX processor
13885   if ((InVTElt == MVT::i1) &&
13886       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13887         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13888
13889        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13890         VTElt.getSizeInBits() <= 16)) ||
13891
13892        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13893         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13894
13895        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13896         VTElt.getSizeInBits() >= 32))))
13897     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13898
13899   unsigned int NumElts = VT.getVectorNumElements();
13900
13901   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13902     return SDValue();
13903
13904   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
13905     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
13906       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
13907     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13908   }
13909
13910   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13911   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13912   SDValue NegOne =
13913    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
13914                    ExtVT);
13915   SDValue Zero =
13916    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
13917
13918   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
13919   if (VT.is512BitVector())
13920     return V;
13921   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
13922 }
13923
13924 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
13925                                              const X86Subtarget *Subtarget,
13926                                              SelectionDAG &DAG) {
13927   SDValue In = Op->getOperand(0);
13928   MVT VT = Op->getSimpleValueType(0);
13929   MVT InVT = In.getSimpleValueType();
13930   assert(VT.getSizeInBits() == InVT.getSizeInBits());
13931
13932   MVT InSVT = InVT.getScalarType();
13933   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
13934
13935   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
13936     return SDValue();
13937   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
13938     return SDValue();
13939
13940   SDLoc dl(Op);
13941
13942   // SSE41 targets can use the pmovsx* instructions directly.
13943   if (Subtarget->hasSSE41())
13944     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13945
13946   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
13947   SDValue Curr = In;
13948   MVT CurrVT = InVT;
13949
13950   // As SRAI is only available on i16/i32 types, we expand only up to i32
13951   // and handle i64 separately.
13952   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
13953     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
13954     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
13955     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
13956     Curr = DAG.getBitcast(CurrVT, Curr);
13957   }
13958
13959   SDValue SignExt = Curr;
13960   if (CurrVT != InVT) {
13961     unsigned SignExtShift =
13962         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
13963     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
13964                           DAG.getConstant(SignExtShift, dl, MVT::i8));
13965   }
13966
13967   if (CurrVT == VT)
13968     return SignExt;
13969
13970   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
13971     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
13972                                DAG.getConstant(31, dl, MVT::i8));
13973     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
13974     return DAG.getBitcast(VT, Ext);
13975   }
13976
13977   return SDValue();
13978 }
13979
13980 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13981                                 SelectionDAG &DAG) {
13982   MVT VT = Op->getSimpleValueType(0);
13983   SDValue In = Op->getOperand(0);
13984   MVT InVT = In.getSimpleValueType();
13985   SDLoc dl(Op);
13986
13987   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13988     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
13989
13990   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
13991       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
13992       (VT != MVT::v16i16 || InVT != MVT::v16i8))
13993     return SDValue();
13994
13995   if (Subtarget->hasInt256())
13996     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13997
13998   // Optimize vectors in AVX mode
13999   // Sign extend  v8i16 to v8i32 and
14000   //              v4i32 to v4i64
14001   //
14002   // Divide input vector into two parts
14003   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14004   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14005   // concat the vectors to original VT
14006
14007   unsigned NumElems = InVT.getVectorNumElements();
14008   SDValue Undef = DAG.getUNDEF(InVT);
14009
14010   SmallVector<int,8> ShufMask1(NumElems, -1);
14011   for (unsigned i = 0; i != NumElems/2; ++i)
14012     ShufMask1[i] = i;
14013
14014   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14015
14016   SmallVector<int,8> ShufMask2(NumElems, -1);
14017   for (unsigned i = 0; i != NumElems/2; ++i)
14018     ShufMask2[i] = i + NumElems/2;
14019
14020   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14021
14022   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14023                                 VT.getVectorNumElements()/2);
14024
14025   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14026   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14027
14028   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14029 }
14030
14031 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14032 // may emit an illegal shuffle but the expansion is still better than scalar
14033 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14034 // we'll emit a shuffle and a arithmetic shift.
14035 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14036 // TODO: It is possible to support ZExt by zeroing the undef values during
14037 // the shuffle phase or after the shuffle.
14038 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14039                                  SelectionDAG &DAG) {
14040   MVT RegVT = Op.getSimpleValueType();
14041   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14042   assert(RegVT.isInteger() &&
14043          "We only custom lower integer vector sext loads.");
14044
14045   // Nothing useful we can do without SSE2 shuffles.
14046   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14047
14048   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
14049   SDLoc dl(Ld);
14050   EVT MemVT = Ld->getMemoryVT();
14051   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14052   unsigned RegSz = RegVT.getSizeInBits();
14053
14054   ISD::LoadExtType Ext = Ld->getExtensionType();
14055
14056   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
14057          && "Only anyext and sext are currently implemented.");
14058   assert(MemVT != RegVT && "Cannot extend to the same type");
14059   assert(MemVT.isVector() && "Must load a vector from memory");
14060
14061   unsigned NumElems = RegVT.getVectorNumElements();
14062   unsigned MemSz = MemVT.getSizeInBits();
14063   assert(RegSz > MemSz && "Register size must be greater than the mem size");
14064
14065   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
14066     // The only way in which we have a legal 256-bit vector result but not the
14067     // integer 256-bit operations needed to directly lower a sextload is if we
14068     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
14069     // a 128-bit vector and a normal sign_extend to 256-bits that should get
14070     // correctly legalized. We do this late to allow the canonical form of
14071     // sextload to persist throughout the rest of the DAG combiner -- it wants
14072     // to fold together any extensions it can, and so will fuse a sign_extend
14073     // of an sextload into a sextload targeting a wider value.
14074     SDValue Load;
14075     if (MemSz == 128) {
14076       // Just switch this to a normal load.
14077       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
14078                                        "it must be a legal 128-bit vector "
14079                                        "type!");
14080       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
14081                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
14082                   Ld->isInvariant(), Ld->getAlignment());
14083     } else {
14084       assert(MemSz < 128 &&
14085              "Can't extend a type wider than 128 bits to a 256 bit vector!");
14086       // Do an sext load to a 128-bit vector type. We want to use the same
14087       // number of elements, but elements half as wide. This will end up being
14088       // recursively lowered by this routine, but will succeed as we definitely
14089       // have all the necessary features if we're using AVX1.
14090       EVT HalfEltVT =
14091           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
14092       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
14093       Load =
14094           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
14095                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
14096                          Ld->isNonTemporal(), Ld->isInvariant(),
14097                          Ld->getAlignment());
14098     }
14099
14100     // Replace chain users with the new chain.
14101     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
14102     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
14103
14104     // Finally, do a normal sign-extend to the desired register.
14105     return DAG.getSExtOrTrunc(Load, dl, RegVT);
14106   }
14107
14108   // All sizes must be a power of two.
14109   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
14110          "Non-power-of-two elements are not custom lowered!");
14111
14112   // Attempt to load the original value using scalar loads.
14113   // Find the largest scalar type that divides the total loaded size.
14114   MVT SclrLoadTy = MVT::i8;
14115   for (MVT Tp : MVT::integer_valuetypes()) {
14116     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
14117       SclrLoadTy = Tp;
14118     }
14119   }
14120
14121   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
14122   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
14123       (64 <= MemSz))
14124     SclrLoadTy = MVT::f64;
14125
14126   // Calculate the number of scalar loads that we need to perform
14127   // in order to load our vector from memory.
14128   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
14129
14130   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
14131          "Can only lower sext loads with a single scalar load!");
14132
14133   unsigned loadRegZize = RegSz;
14134   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
14135     loadRegZize = 128;
14136
14137   // Represent our vector as a sequence of elements which are the
14138   // largest scalar that we can load.
14139   EVT LoadUnitVecVT = EVT::getVectorVT(
14140       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
14141
14142   // Represent the data using the same element type that is stored in
14143   // memory. In practice, we ''widen'' MemVT.
14144   EVT WideVecVT =
14145       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
14146                        loadRegZize / MemVT.getScalarType().getSizeInBits());
14147
14148   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
14149          "Invalid vector type");
14150
14151   // We can't shuffle using an illegal type.
14152   assert(TLI.isTypeLegal(WideVecVT) &&
14153          "We only lower types that form legal widened vector types");
14154
14155   SmallVector<SDValue, 8> Chains;
14156   SDValue Ptr = Ld->getBasePtr();
14157   SDValue Increment =
14158       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl, TLI.getPointerTy());
14159   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
14160
14161   for (unsigned i = 0; i < NumLoads; ++i) {
14162     // Perform a single load.
14163     SDValue ScalarLoad =
14164         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
14165                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
14166                     Ld->getAlignment());
14167     Chains.push_back(ScalarLoad.getValue(1));
14168     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
14169     // another round of DAGCombining.
14170     if (i == 0)
14171       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
14172     else
14173       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
14174                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
14175
14176     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
14177   }
14178
14179   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
14180
14181   // Bitcast the loaded value to a vector of the original element type, in
14182   // the size of the target vector type.
14183   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
14184   unsigned SizeRatio = RegSz / MemSz;
14185
14186   if (Ext == ISD::SEXTLOAD) {
14187     // If we have SSE4.1, we can directly emit a VSEXT node.
14188     if (Subtarget->hasSSE41()) {
14189       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
14190       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14191       return Sext;
14192     }
14193
14194     // Otherwise we'll shuffle the small elements in the high bits of the
14195     // larger type and perform an arithmetic shift. If the shift is not legal
14196     // it's better to scalarize.
14197     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
14198            "We can't implement a sext load without an arithmetic right shift!");
14199
14200     // Redistribute the loaded elements into the different locations.
14201     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14202     for (unsigned i = 0; i != NumElems; ++i)
14203       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
14204
14205     SDValue Shuff = DAG.getVectorShuffle(
14206         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14207
14208     Shuff = DAG.getBitcast(RegVT, Shuff);
14209
14210     // Build the arithmetic shift.
14211     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
14212                    MemVT.getVectorElementType().getSizeInBits();
14213     Shuff =
14214         DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
14215                     DAG.getConstant(Amt, dl, RegVT));
14216
14217     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14218     return Shuff;
14219   }
14220
14221   // Redistribute the loaded elements into the different locations.
14222   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14223   for (unsigned i = 0; i != NumElems; ++i)
14224     ShuffleVec[i * SizeRatio] = i;
14225
14226   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
14227                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14228
14229   // Bitcast to the requested type.
14230   Shuff = DAG.getBitcast(RegVT, Shuff);
14231   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14232   return Shuff;
14233 }
14234
14235 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
14236 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
14237 // from the AND / OR.
14238 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
14239   Opc = Op.getOpcode();
14240   if (Opc != ISD::OR && Opc != ISD::AND)
14241     return false;
14242   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14243           Op.getOperand(0).hasOneUse() &&
14244           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
14245           Op.getOperand(1).hasOneUse());
14246 }
14247
14248 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
14249 // 1 and that the SETCC node has a single use.
14250 static bool isXor1OfSetCC(SDValue Op) {
14251   if (Op.getOpcode() != ISD::XOR)
14252     return false;
14253   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
14254   if (N1C && N1C->getAPIntValue() == 1) {
14255     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14256       Op.getOperand(0).hasOneUse();
14257   }
14258   return false;
14259 }
14260
14261 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
14262   bool addTest = true;
14263   SDValue Chain = Op.getOperand(0);
14264   SDValue Cond  = Op.getOperand(1);
14265   SDValue Dest  = Op.getOperand(2);
14266   SDLoc dl(Op);
14267   SDValue CC;
14268   bool Inverted = false;
14269
14270   if (Cond.getOpcode() == ISD::SETCC) {
14271     // Check for setcc([su]{add,sub,mul}o == 0).
14272     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
14273         isa<ConstantSDNode>(Cond.getOperand(1)) &&
14274         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
14275         Cond.getOperand(0).getResNo() == 1 &&
14276         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
14277          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
14278          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
14279          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
14280          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
14281          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
14282       Inverted = true;
14283       Cond = Cond.getOperand(0);
14284     } else {
14285       SDValue NewCond = LowerSETCC(Cond, DAG);
14286       if (NewCond.getNode())
14287         Cond = NewCond;
14288     }
14289   }
14290 #if 0
14291   // FIXME: LowerXALUO doesn't handle these!!
14292   else if (Cond.getOpcode() == X86ISD::ADD  ||
14293            Cond.getOpcode() == X86ISD::SUB  ||
14294            Cond.getOpcode() == X86ISD::SMUL ||
14295            Cond.getOpcode() == X86ISD::UMUL)
14296     Cond = LowerXALUO(Cond, DAG);
14297 #endif
14298
14299   // Look pass (and (setcc_carry (cmp ...)), 1).
14300   if (Cond.getOpcode() == ISD::AND &&
14301       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14302     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14303     if (C && C->getAPIntValue() == 1)
14304       Cond = Cond.getOperand(0);
14305   }
14306
14307   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14308   // setting operand in place of the X86ISD::SETCC.
14309   unsigned CondOpcode = Cond.getOpcode();
14310   if (CondOpcode == X86ISD::SETCC ||
14311       CondOpcode == X86ISD::SETCC_CARRY) {
14312     CC = Cond.getOperand(0);
14313
14314     SDValue Cmp = Cond.getOperand(1);
14315     unsigned Opc = Cmp.getOpcode();
14316     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
14317     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
14318       Cond = Cmp;
14319       addTest = false;
14320     } else {
14321       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
14322       default: break;
14323       case X86::COND_O:
14324       case X86::COND_B:
14325         // These can only come from an arithmetic instruction with overflow,
14326         // e.g. SADDO, UADDO.
14327         Cond = Cond.getNode()->getOperand(1);
14328         addTest = false;
14329         break;
14330       }
14331     }
14332   }
14333   CondOpcode = Cond.getOpcode();
14334   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14335       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14336       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14337        Cond.getOperand(0).getValueType() != MVT::i8)) {
14338     SDValue LHS = Cond.getOperand(0);
14339     SDValue RHS = Cond.getOperand(1);
14340     unsigned X86Opcode;
14341     unsigned X86Cond;
14342     SDVTList VTs;
14343     // Keep this in sync with LowerXALUO, otherwise we might create redundant
14344     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
14345     // X86ISD::INC).
14346     switch (CondOpcode) {
14347     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14348     case ISD::SADDO:
14349       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14350         if (C->isOne()) {
14351           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
14352           break;
14353         }
14354       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14355     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14356     case ISD::SSUBO:
14357       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14358         if (C->isOne()) {
14359           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
14360           break;
14361         }
14362       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14363     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14364     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14365     default: llvm_unreachable("unexpected overflowing operator");
14366     }
14367     if (Inverted)
14368       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
14369     if (CondOpcode == ISD::UMULO)
14370       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14371                           MVT::i32);
14372     else
14373       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14374
14375     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
14376
14377     if (CondOpcode == ISD::UMULO)
14378       Cond = X86Op.getValue(2);
14379     else
14380       Cond = X86Op.getValue(1);
14381
14382     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14383     addTest = false;
14384   } else {
14385     unsigned CondOpc;
14386     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
14387       SDValue Cmp = Cond.getOperand(0).getOperand(1);
14388       if (CondOpc == ISD::OR) {
14389         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
14390         // two branches instead of an explicit OR instruction with a
14391         // separate test.
14392         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14393             isX86LogicalCmp(Cmp)) {
14394           CC = Cond.getOperand(0).getOperand(0);
14395           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14396                               Chain, Dest, CC, Cmp);
14397           CC = Cond.getOperand(1).getOperand(0);
14398           Cond = Cmp;
14399           addTest = false;
14400         }
14401       } else { // ISD::AND
14402         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
14403         // two branches instead of an explicit AND instruction with a
14404         // separate test. However, we only do this if this block doesn't
14405         // have a fall-through edge, because this requires an explicit
14406         // jmp when the condition is false.
14407         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14408             isX86LogicalCmp(Cmp) &&
14409             Op.getNode()->hasOneUse()) {
14410           X86::CondCode CCode =
14411             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14412           CCode = X86::GetOppositeBranchCondition(CCode);
14413           CC = DAG.getConstant(CCode, dl, MVT::i8);
14414           SDNode *User = *Op.getNode()->use_begin();
14415           // Look for an unconditional branch following this conditional branch.
14416           // We need this because we need to reverse the successors in order
14417           // to implement FCMP_OEQ.
14418           if (User->getOpcode() == ISD::BR) {
14419             SDValue FalseBB = User->getOperand(1);
14420             SDNode *NewBR =
14421               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14422             assert(NewBR == User);
14423             (void)NewBR;
14424             Dest = FalseBB;
14425
14426             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14427                                 Chain, Dest, CC, Cmp);
14428             X86::CondCode CCode =
14429               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
14430             CCode = X86::GetOppositeBranchCondition(CCode);
14431             CC = DAG.getConstant(CCode, dl, MVT::i8);
14432             Cond = Cmp;
14433             addTest = false;
14434           }
14435         }
14436       }
14437     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
14438       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
14439       // It should be transformed during dag combiner except when the condition
14440       // is set by a arithmetics with overflow node.
14441       X86::CondCode CCode =
14442         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14443       CCode = X86::GetOppositeBranchCondition(CCode);
14444       CC = DAG.getConstant(CCode, dl, MVT::i8);
14445       Cond = Cond.getOperand(0).getOperand(1);
14446       addTest = false;
14447     } else if (Cond.getOpcode() == ISD::SETCC &&
14448                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
14449       // For FCMP_OEQ, we can emit
14450       // two branches instead of an explicit AND instruction with a
14451       // separate test. However, we only do this if this block doesn't
14452       // have a fall-through edge, because this requires an explicit
14453       // jmp when the condition is false.
14454       if (Op.getNode()->hasOneUse()) {
14455         SDNode *User = *Op.getNode()->use_begin();
14456         // Look for an unconditional branch following this conditional branch.
14457         // We need this because we need to reverse the successors in order
14458         // to implement FCMP_OEQ.
14459         if (User->getOpcode() == ISD::BR) {
14460           SDValue FalseBB = User->getOperand(1);
14461           SDNode *NewBR =
14462             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14463           assert(NewBR == User);
14464           (void)NewBR;
14465           Dest = FalseBB;
14466
14467           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14468                                     Cond.getOperand(0), Cond.getOperand(1));
14469           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14470           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14471           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14472                               Chain, Dest, CC, Cmp);
14473           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
14474           Cond = Cmp;
14475           addTest = false;
14476         }
14477       }
14478     } else if (Cond.getOpcode() == ISD::SETCC &&
14479                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
14480       // For FCMP_UNE, we can emit
14481       // two branches instead of an explicit AND instruction with a
14482       // separate test. However, we only do this if this block doesn't
14483       // have a fall-through edge, because this requires an explicit
14484       // jmp when the condition is false.
14485       if (Op.getNode()->hasOneUse()) {
14486         SDNode *User = *Op.getNode()->use_begin();
14487         // Look for an unconditional branch following this conditional branch.
14488         // We need this because we need to reverse the successors in order
14489         // to implement FCMP_UNE.
14490         if (User->getOpcode() == ISD::BR) {
14491           SDValue FalseBB = User->getOperand(1);
14492           SDNode *NewBR =
14493             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14494           assert(NewBR == User);
14495           (void)NewBR;
14496
14497           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14498                                     Cond.getOperand(0), Cond.getOperand(1));
14499           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14500           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14501           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14502                               Chain, Dest, CC, Cmp);
14503           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
14504           Cond = Cmp;
14505           addTest = false;
14506           Dest = FalseBB;
14507         }
14508       }
14509     }
14510   }
14511
14512   if (addTest) {
14513     // Look pass the truncate if the high bits are known zero.
14514     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14515         Cond = Cond.getOperand(0);
14516
14517     // We know the result of AND is compared against zero. Try to match
14518     // it to BT.
14519     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14520       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
14521       if (NewSetCC.getNode()) {
14522         CC = NewSetCC.getOperand(0);
14523         Cond = NewSetCC.getOperand(1);
14524         addTest = false;
14525       }
14526     }
14527   }
14528
14529   if (addTest) {
14530     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
14531     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14532     Cond = EmitTest(Cond, X86Cond, dl, DAG);
14533   }
14534   Cond = ConvertCmpIfNecessary(Cond, DAG);
14535   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14536                      Chain, Dest, CC, Cond);
14537 }
14538
14539 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
14540 // Calls to _alloca are needed to probe the stack when allocating more than 4k
14541 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
14542 // that the guard pages used by the OS virtual memory manager are allocated in
14543 // correct sequence.
14544 SDValue
14545 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
14546                                            SelectionDAG &DAG) const {
14547   MachineFunction &MF = DAG.getMachineFunction();
14548   bool SplitStack = MF.shouldSplitStack();
14549   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
14550                SplitStack;
14551   SDLoc dl(Op);
14552
14553   if (!Lower) {
14554     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14555     SDNode* Node = Op.getNode();
14556
14557     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
14558     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
14559         " not tell us which reg is the stack pointer!");
14560     EVT VT = Node->getValueType(0);
14561     SDValue Tmp1 = SDValue(Node, 0);
14562     SDValue Tmp2 = SDValue(Node, 1);
14563     SDValue Tmp3 = Node->getOperand(2);
14564     SDValue Chain = Tmp1.getOperand(0);
14565
14566     // Chain the dynamic stack allocation so that it doesn't modify the stack
14567     // pointer when other instructions are using the stack.
14568     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
14569         SDLoc(Node));
14570
14571     SDValue Size = Tmp2.getOperand(1);
14572     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
14573     Chain = SP.getValue(1);
14574     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
14575     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14576     unsigned StackAlign = TFI.getStackAlignment();
14577     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14578     if (Align > StackAlign)
14579       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14580           DAG.getConstant(-(uint64_t)Align, dl, VT));
14581     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14582
14583     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
14584         DAG.getIntPtrConstant(0, dl, true), SDValue(),
14585         SDLoc(Node));
14586
14587     SDValue Ops[2] = { Tmp1, Tmp2 };
14588     return DAG.getMergeValues(Ops, dl);
14589   }
14590
14591   // Get the inputs.
14592   SDValue Chain = Op.getOperand(0);
14593   SDValue Size  = Op.getOperand(1);
14594   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14595   EVT VT = Op.getNode()->getValueType(0);
14596
14597   bool Is64Bit = Subtarget->is64Bit();
14598   EVT SPTy = getPointerTy();
14599
14600   if (SplitStack) {
14601     MachineRegisterInfo &MRI = MF.getRegInfo();
14602
14603     if (Is64Bit) {
14604       // The 64 bit implementation of segmented stacks needs to clobber both r10
14605       // r11. This makes it impossible to use it along with nested parameters.
14606       const Function *F = MF.getFunction();
14607
14608       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14609            I != E; ++I)
14610         if (I->hasNestAttr())
14611           report_fatal_error("Cannot use segmented stacks with functions that "
14612                              "have nested arguments.");
14613     }
14614
14615     const TargetRegisterClass *AddrRegClass =
14616       getRegClassFor(getPointerTy());
14617     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14618     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14619     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14620                                 DAG.getRegister(Vreg, SPTy));
14621     SDValue Ops1[2] = { Value, Chain };
14622     return DAG.getMergeValues(Ops1, dl);
14623   } else {
14624     SDValue Flag;
14625     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14626
14627     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14628     Flag = Chain.getValue(1);
14629     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14630
14631     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14632
14633     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14634     unsigned SPReg = RegInfo->getStackRegister();
14635     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14636     Chain = SP.getValue(1);
14637
14638     if (Align) {
14639       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14640                        DAG.getConstant(-(uint64_t)Align, dl, VT));
14641       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14642     }
14643
14644     SDValue Ops1[2] = { SP, Chain };
14645     return DAG.getMergeValues(Ops1, dl);
14646   }
14647 }
14648
14649 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14650   MachineFunction &MF = DAG.getMachineFunction();
14651   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14652
14653   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14654   SDLoc DL(Op);
14655
14656   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14657     // vastart just stores the address of the VarArgsFrameIndex slot into the
14658     // memory location argument.
14659     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14660                                    getPointerTy());
14661     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14662                         MachinePointerInfo(SV), false, false, 0);
14663   }
14664
14665   // __va_list_tag:
14666   //   gp_offset         (0 - 6 * 8)
14667   //   fp_offset         (48 - 48 + 8 * 16)
14668   //   overflow_arg_area (point to parameters coming in memory).
14669   //   reg_save_area
14670   SmallVector<SDValue, 8> MemOps;
14671   SDValue FIN = Op.getOperand(1);
14672   // Store gp_offset
14673   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14674                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14675                                                DL, MVT::i32),
14676                                FIN, MachinePointerInfo(SV), false, false, 0);
14677   MemOps.push_back(Store);
14678
14679   // Store fp_offset
14680   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14681                     FIN, DAG.getIntPtrConstant(4, DL));
14682   Store = DAG.getStore(Op.getOperand(0), DL,
14683                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
14684                                        MVT::i32),
14685                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14686   MemOps.push_back(Store);
14687
14688   // Store ptr to overflow_arg_area
14689   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14690                     FIN, DAG.getIntPtrConstant(4, DL));
14691   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14692                                     getPointerTy());
14693   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14694                        MachinePointerInfo(SV, 8),
14695                        false, false, 0);
14696   MemOps.push_back(Store);
14697
14698   // Store ptr to reg_save_area.
14699   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14700                     FIN, DAG.getIntPtrConstant(8, DL));
14701   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14702                                     getPointerTy());
14703   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14704                        MachinePointerInfo(SV, 16), false, false, 0);
14705   MemOps.push_back(Store);
14706   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14707 }
14708
14709 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14710   assert(Subtarget->is64Bit() &&
14711          "LowerVAARG only handles 64-bit va_arg!");
14712   assert((Subtarget->isTargetLinux() ||
14713           Subtarget->isTargetDarwin()) &&
14714           "Unhandled target in LowerVAARG");
14715   assert(Op.getNode()->getNumOperands() == 4);
14716   SDValue Chain = Op.getOperand(0);
14717   SDValue SrcPtr = Op.getOperand(1);
14718   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14719   unsigned Align = Op.getConstantOperandVal(3);
14720   SDLoc dl(Op);
14721
14722   EVT ArgVT = Op.getNode()->getValueType(0);
14723   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14724   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14725   uint8_t ArgMode;
14726
14727   // Decide which area this value should be read from.
14728   // TODO: Implement the AMD64 ABI in its entirety. This simple
14729   // selection mechanism works only for the basic types.
14730   if (ArgVT == MVT::f80) {
14731     llvm_unreachable("va_arg for f80 not yet implemented");
14732   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14733     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14734   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14735     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14736   } else {
14737     llvm_unreachable("Unhandled argument type in LowerVAARG");
14738   }
14739
14740   if (ArgMode == 2) {
14741     // Sanity Check: Make sure using fp_offset makes sense.
14742     assert(!Subtarget->useSoftFloat() &&
14743            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14744                Attribute::NoImplicitFloat)) &&
14745            Subtarget->hasSSE1());
14746   }
14747
14748   // Insert VAARG_64 node into the DAG
14749   // VAARG_64 returns two values: Variable Argument Address, Chain
14750   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
14751                        DAG.getConstant(ArgMode, dl, MVT::i8),
14752                        DAG.getConstant(Align, dl, MVT::i32)};
14753   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14754   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14755                                           VTs, InstOps, MVT::i64,
14756                                           MachinePointerInfo(SV),
14757                                           /*Align=*/0,
14758                                           /*Volatile=*/false,
14759                                           /*ReadMem=*/true,
14760                                           /*WriteMem=*/true);
14761   Chain = VAARG.getValue(1);
14762
14763   // Load the next argument and return it
14764   return DAG.getLoad(ArgVT, dl,
14765                      Chain,
14766                      VAARG,
14767                      MachinePointerInfo(),
14768                      false, false, false, 0);
14769 }
14770
14771 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14772                            SelectionDAG &DAG) {
14773   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14774   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14775   SDValue Chain = Op.getOperand(0);
14776   SDValue DstPtr = Op.getOperand(1);
14777   SDValue SrcPtr = Op.getOperand(2);
14778   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14779   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14780   SDLoc DL(Op);
14781
14782   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14783                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
14784                        false, false,
14785                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14786 }
14787
14788 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14789 // amount is a constant. Takes immediate version of shift as input.
14790 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14791                                           SDValue SrcOp, uint64_t ShiftAmt,
14792                                           SelectionDAG &DAG) {
14793   MVT ElementType = VT.getVectorElementType();
14794
14795   // Fold this packed shift into its first operand if ShiftAmt is 0.
14796   if (ShiftAmt == 0)
14797     return SrcOp;
14798
14799   // Check for ShiftAmt >= element width
14800   if (ShiftAmt >= ElementType.getSizeInBits()) {
14801     if (Opc == X86ISD::VSRAI)
14802       ShiftAmt = ElementType.getSizeInBits() - 1;
14803     else
14804       return DAG.getConstant(0, dl, VT);
14805   }
14806
14807   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14808          && "Unknown target vector shift-by-constant node");
14809
14810   // Fold this packed vector shift into a build vector if SrcOp is a
14811   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14812   if (VT == SrcOp.getSimpleValueType() &&
14813       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14814     SmallVector<SDValue, 8> Elts;
14815     unsigned NumElts = SrcOp->getNumOperands();
14816     ConstantSDNode *ND;
14817
14818     switch(Opc) {
14819     default: llvm_unreachable(nullptr);
14820     case X86ISD::VSHLI:
14821       for (unsigned i=0; i!=NumElts; ++i) {
14822         SDValue CurrentOp = SrcOp->getOperand(i);
14823         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14824           Elts.push_back(CurrentOp);
14825           continue;
14826         }
14827         ND = cast<ConstantSDNode>(CurrentOp);
14828         const APInt &C = ND->getAPIntValue();
14829         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
14830       }
14831       break;
14832     case X86ISD::VSRLI:
14833       for (unsigned i=0; i!=NumElts; ++i) {
14834         SDValue CurrentOp = SrcOp->getOperand(i);
14835         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14836           Elts.push_back(CurrentOp);
14837           continue;
14838         }
14839         ND = cast<ConstantSDNode>(CurrentOp);
14840         const APInt &C = ND->getAPIntValue();
14841         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
14842       }
14843       break;
14844     case X86ISD::VSRAI:
14845       for (unsigned i=0; i!=NumElts; ++i) {
14846         SDValue CurrentOp = SrcOp->getOperand(i);
14847         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14848           Elts.push_back(CurrentOp);
14849           continue;
14850         }
14851         ND = cast<ConstantSDNode>(CurrentOp);
14852         const APInt &C = ND->getAPIntValue();
14853         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
14854       }
14855       break;
14856     }
14857
14858     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14859   }
14860
14861   return DAG.getNode(Opc, dl, VT, SrcOp,
14862                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
14863 }
14864
14865 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14866 // may or may not be a constant. Takes immediate version of shift as input.
14867 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14868                                    SDValue SrcOp, SDValue ShAmt,
14869                                    SelectionDAG &DAG) {
14870   MVT SVT = ShAmt.getSimpleValueType();
14871   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14872
14873   // Catch shift-by-constant.
14874   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14875     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14876                                       CShAmt->getZExtValue(), DAG);
14877
14878   // Change opcode to non-immediate version
14879   switch (Opc) {
14880     default: llvm_unreachable("Unknown target vector shift node");
14881     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14882     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14883     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14884   }
14885
14886   const X86Subtarget &Subtarget =
14887       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14888   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14889       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14890     // Let the shuffle legalizer expand this shift amount node.
14891     SDValue Op0 = ShAmt.getOperand(0);
14892     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14893     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14894   } else {
14895     // Need to build a vector containing shift amount.
14896     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
14897     SmallVector<SDValue, 4> ShOps;
14898     ShOps.push_back(ShAmt);
14899     if (SVT == MVT::i32) {
14900       ShOps.push_back(DAG.getConstant(0, dl, SVT));
14901       ShOps.push_back(DAG.getUNDEF(SVT));
14902     }
14903     ShOps.push_back(DAG.getUNDEF(SVT));
14904
14905     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
14906     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
14907   }
14908
14909   // The return type has to be a 128-bit type with the same element
14910   // type as the input type.
14911   MVT EltVT = VT.getVectorElementType();
14912   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
14913
14914   ShAmt = DAG.getBitcast(ShVT, ShAmt);
14915   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
14916 }
14917
14918 /// \brief Return (and \p Op, \p Mask) for compare instructions or
14919 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
14920 /// necessary casting for \p Mask when lowering masking intrinsics.
14921 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
14922                                     SDValue PreservedSrc,
14923                                     const X86Subtarget *Subtarget,
14924                                     SelectionDAG &DAG) {
14925     EVT VT = Op.getValueType();
14926     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
14927                                   MVT::i1, VT.getVectorNumElements());
14928     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14929                                      Mask.getValueType().getSizeInBits());
14930     SDLoc dl(Op);
14931
14932     assert(MaskVT.isSimple() && "invalid mask type");
14933
14934     if (isAllOnes(Mask))
14935       return Op;
14936
14937     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
14938     // are extracted by EXTRACT_SUBVECTOR.
14939     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14940                                 DAG.getBitcast(BitcastVT, Mask),
14941                                 DAG.getIntPtrConstant(0, dl));
14942
14943     switch (Op.getOpcode()) {
14944       default: break;
14945       case X86ISD::PCMPEQM:
14946       case X86ISD::PCMPGTM:
14947       case X86ISD::CMPM:
14948       case X86ISD::CMPMU:
14949         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
14950     }
14951     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14952       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14953     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
14954 }
14955
14956 /// \brief Creates an SDNode for a predicated scalar operation.
14957 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
14958 /// The mask is comming as MVT::i8 and it should be truncated
14959 /// to MVT::i1 while lowering masking intrinsics.
14960 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
14961 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
14962 /// a scalar instruction.
14963 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
14964                                     SDValue PreservedSrc,
14965                                     const X86Subtarget *Subtarget,
14966                                     SelectionDAG &DAG) {
14967     if (isAllOnes(Mask))
14968       return Op;
14969
14970     EVT VT = Op.getValueType();
14971     SDLoc dl(Op);
14972     // The mask should be of type MVT::i1
14973     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
14974
14975     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14976       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14977     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
14978 }
14979
14980 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14981                                        SelectionDAG &DAG) {
14982   SDLoc dl(Op);
14983   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
14984   EVT VT = Op.getValueType();
14985   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
14986   if (IntrData) {
14987     switch(IntrData->Type) {
14988     case INTR_TYPE_1OP:
14989       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
14990     case INTR_TYPE_2OP:
14991       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14992         Op.getOperand(2));
14993     case INTR_TYPE_3OP:
14994       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14995         Op.getOperand(2), Op.getOperand(3));
14996     case INTR_TYPE_1OP_MASK_RM: {
14997       SDValue Src = Op.getOperand(1);
14998       SDValue Src0 = Op.getOperand(2);
14999       SDValue Mask = Op.getOperand(3);
15000       SDValue RoundingMode = Op.getOperand(4);
15001       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
15002                                               RoundingMode),
15003                                   Mask, Src0, Subtarget, DAG);
15004     }
15005     case INTR_TYPE_SCALAR_MASK_RM: {
15006       SDValue Src1 = Op.getOperand(1);
15007       SDValue Src2 = Op.getOperand(2);
15008       SDValue Src0 = Op.getOperand(3);
15009       SDValue Mask = Op.getOperand(4);
15010       // There are 2 kinds of intrinsics in this group:
15011       // (1) With supress-all-exceptions (sae) or rounding mode- 6 operands
15012       // (2) With rounding mode and sae - 7 operands.
15013       if (Op.getNumOperands() == 6) {
15014         SDValue Sae  = Op.getOperand(5);
15015         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
15016         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
15017                                                 Sae),
15018                                     Mask, Src0, Subtarget, DAG);
15019       }
15020       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
15021       SDValue RoundingMode  = Op.getOperand(5);
15022       SDValue Sae  = Op.getOperand(6);
15023       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
15024                                               RoundingMode, Sae),
15025                                   Mask, Src0, Subtarget, DAG);
15026     }
15027     case INTR_TYPE_2OP_MASK: {
15028       SDValue Src1 = Op.getOperand(1);
15029       SDValue Src2 = Op.getOperand(2);
15030       SDValue PassThru = Op.getOperand(3);
15031       SDValue Mask = Op.getOperand(4);
15032       // We specify 2 possible opcodes for intrinsics with rounding modes.
15033       // First, we check if the intrinsic may have non-default rounding mode,
15034       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15035       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15036       if (IntrWithRoundingModeOpcode != 0) {
15037         SDValue Rnd = Op.getOperand(5);
15038         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
15039         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
15040           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15041                                       dl, Op.getValueType(),
15042                                       Src1, Src2, Rnd),
15043                                       Mask, PassThru, Subtarget, DAG);
15044         }
15045       }
15046       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15047                                               Src1,Src2),
15048                                   Mask, PassThru, Subtarget, DAG);
15049     }
15050     case FMA_OP_MASK: {
15051       SDValue Src1 = Op.getOperand(1);
15052       SDValue Src2 = Op.getOperand(2);
15053       SDValue Src3 = Op.getOperand(3);
15054       SDValue Mask = Op.getOperand(4);
15055       // We specify 2 possible opcodes for intrinsics with rounding modes.
15056       // First, we check if the intrinsic may have non-default rounding mode,
15057       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15058       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15059       if (IntrWithRoundingModeOpcode != 0) {
15060         SDValue Rnd = Op.getOperand(5);
15061         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15062             X86::STATIC_ROUNDING::CUR_DIRECTION)
15063           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15064                                                   dl, Op.getValueType(),
15065                                                   Src1, Src2, Src3, Rnd),
15066                                       Mask, Src1, Subtarget, DAG);
15067       }
15068       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
15069                                               dl, Op.getValueType(),
15070                                               Src1, Src2, Src3),
15071                                   Mask, Src1, Subtarget, DAG);
15072     }
15073     case CMP_MASK:
15074     case CMP_MASK_CC: {
15075       // Comparison intrinsics with masks.
15076       // Example of transformation:
15077       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
15078       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
15079       // (i8 (bitcast
15080       //   (v8i1 (insert_subvector undef,
15081       //           (v2i1 (and (PCMPEQM %a, %b),
15082       //                      (extract_subvector
15083       //                         (v8i1 (bitcast %mask)), 0))), 0))))
15084       EVT VT = Op.getOperand(1).getValueType();
15085       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15086                                     VT.getVectorNumElements());
15087       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
15088       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15089                                        Mask.getValueType().getSizeInBits());
15090       SDValue Cmp;
15091       if (IntrData->Type == CMP_MASK_CC) {
15092         SDValue CC = Op.getOperand(3);
15093         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
15094         // We specify 2 possible opcodes for intrinsics with rounding modes.
15095         // First, we check if the intrinsic may have non-default rounding mode,
15096         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15097         if (IntrData->Opc1 != 0) {
15098           SDValue Rnd = Op.getOperand(5);
15099           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15100               X86::STATIC_ROUNDING::CUR_DIRECTION)
15101             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
15102                               Op.getOperand(2), CC, Rnd);
15103         }
15104         //default rounding mode
15105         if(!Cmp.getNode())
15106             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15107                               Op.getOperand(2), CC);
15108
15109       } else {
15110         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
15111         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15112                           Op.getOperand(2));
15113       }
15114       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
15115                                              DAG.getTargetConstant(0, dl,
15116                                                                    MaskVT),
15117                                              Subtarget, DAG);
15118       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
15119                                 DAG.getUNDEF(BitcastVT), CmpMask,
15120                                 DAG.getIntPtrConstant(0, dl));
15121       return DAG.getBitcast(Op.getValueType(), Res);
15122     }
15123     case COMI: { // Comparison intrinsics
15124       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
15125       SDValue LHS = Op.getOperand(1);
15126       SDValue RHS = Op.getOperand(2);
15127       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
15128       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
15129       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
15130       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15131                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
15132       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15133     }
15134     case VSHIFT:
15135       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
15136                                  Op.getOperand(1), Op.getOperand(2), DAG);
15137     case VSHIFT_MASK:
15138       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
15139                                                       Op.getSimpleValueType(),
15140                                                       Op.getOperand(1),
15141                                                       Op.getOperand(2), DAG),
15142                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
15143                                   DAG);
15144     case COMPRESS_EXPAND_IN_REG: {
15145       SDValue Mask = Op.getOperand(3);
15146       SDValue DataToCompress = Op.getOperand(1);
15147       SDValue PassThru = Op.getOperand(2);
15148       if (isAllOnes(Mask)) // return data as is
15149         return Op.getOperand(1);
15150       EVT VT = Op.getValueType();
15151       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15152                                     VT.getVectorNumElements());
15153       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15154                                        Mask.getValueType().getSizeInBits());
15155       SDLoc dl(Op);
15156       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15157                                   DAG.getBitcast(BitcastVT, Mask),
15158                                   DAG.getIntPtrConstant(0, dl));
15159
15160       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
15161                          PassThru);
15162     }
15163     case BLEND: {
15164       SDValue Mask = Op.getOperand(3);
15165       EVT VT = Op.getValueType();
15166       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15167                                     VT.getVectorNumElements());
15168       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15169                                        Mask.getValueType().getSizeInBits());
15170       SDLoc dl(Op);
15171       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15172                                   DAG.getBitcast(BitcastVT, Mask),
15173                                   DAG.getIntPtrConstant(0, dl));
15174       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
15175                          Op.getOperand(2));
15176     }
15177     default:
15178       break;
15179     }
15180   }
15181
15182   switch (IntNo) {
15183   default: return SDValue();    // Don't custom lower most intrinsics.
15184
15185   case Intrinsic::x86_avx2_permd:
15186   case Intrinsic::x86_avx2_permps:
15187     // Operands intentionally swapped. Mask is last operand to intrinsic,
15188     // but second operand for node/instruction.
15189     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
15190                        Op.getOperand(2), Op.getOperand(1));
15191
15192   case Intrinsic::x86_avx512_mask_valign_q_512:
15193   case Intrinsic::x86_avx512_mask_valign_d_512:
15194     // Vector source operands are swapped.
15195     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
15196                                             Op.getValueType(), Op.getOperand(2),
15197                                             Op.getOperand(1),
15198                                             Op.getOperand(3)),
15199                                 Op.getOperand(5), Op.getOperand(4),
15200                                 Subtarget, DAG);
15201
15202   // ptest and testp intrinsics. The intrinsic these come from are designed to
15203   // return an integer value, not just an instruction so lower it to the ptest
15204   // or testp pattern and a setcc for the result.
15205   case Intrinsic::x86_sse41_ptestz:
15206   case Intrinsic::x86_sse41_ptestc:
15207   case Intrinsic::x86_sse41_ptestnzc:
15208   case Intrinsic::x86_avx_ptestz_256:
15209   case Intrinsic::x86_avx_ptestc_256:
15210   case Intrinsic::x86_avx_ptestnzc_256:
15211   case Intrinsic::x86_avx_vtestz_ps:
15212   case Intrinsic::x86_avx_vtestc_ps:
15213   case Intrinsic::x86_avx_vtestnzc_ps:
15214   case Intrinsic::x86_avx_vtestz_pd:
15215   case Intrinsic::x86_avx_vtestc_pd:
15216   case Intrinsic::x86_avx_vtestnzc_pd:
15217   case Intrinsic::x86_avx_vtestz_ps_256:
15218   case Intrinsic::x86_avx_vtestc_ps_256:
15219   case Intrinsic::x86_avx_vtestnzc_ps_256:
15220   case Intrinsic::x86_avx_vtestz_pd_256:
15221   case Intrinsic::x86_avx_vtestc_pd_256:
15222   case Intrinsic::x86_avx_vtestnzc_pd_256: {
15223     bool IsTestPacked = false;
15224     unsigned X86CC;
15225     switch (IntNo) {
15226     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
15227     case Intrinsic::x86_avx_vtestz_ps:
15228     case Intrinsic::x86_avx_vtestz_pd:
15229     case Intrinsic::x86_avx_vtestz_ps_256:
15230     case Intrinsic::x86_avx_vtestz_pd_256:
15231       IsTestPacked = true; // Fallthrough
15232     case Intrinsic::x86_sse41_ptestz:
15233     case Intrinsic::x86_avx_ptestz_256:
15234       // ZF = 1
15235       X86CC = X86::COND_E;
15236       break;
15237     case Intrinsic::x86_avx_vtestc_ps:
15238     case Intrinsic::x86_avx_vtestc_pd:
15239     case Intrinsic::x86_avx_vtestc_ps_256:
15240     case Intrinsic::x86_avx_vtestc_pd_256:
15241       IsTestPacked = true; // Fallthrough
15242     case Intrinsic::x86_sse41_ptestc:
15243     case Intrinsic::x86_avx_ptestc_256:
15244       // CF = 1
15245       X86CC = X86::COND_B;
15246       break;
15247     case Intrinsic::x86_avx_vtestnzc_ps:
15248     case Intrinsic::x86_avx_vtestnzc_pd:
15249     case Intrinsic::x86_avx_vtestnzc_ps_256:
15250     case Intrinsic::x86_avx_vtestnzc_pd_256:
15251       IsTestPacked = true; // Fallthrough
15252     case Intrinsic::x86_sse41_ptestnzc:
15253     case Intrinsic::x86_avx_ptestnzc_256:
15254       // ZF and CF = 0
15255       X86CC = X86::COND_A;
15256       break;
15257     }
15258
15259     SDValue LHS = Op.getOperand(1);
15260     SDValue RHS = Op.getOperand(2);
15261     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
15262     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
15263     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15264     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
15265     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15266   }
15267   case Intrinsic::x86_avx512_kortestz_w:
15268   case Intrinsic::x86_avx512_kortestc_w: {
15269     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
15270     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
15271     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
15272     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15273     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
15274     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
15275     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15276   }
15277
15278   case Intrinsic::x86_sse42_pcmpistria128:
15279   case Intrinsic::x86_sse42_pcmpestria128:
15280   case Intrinsic::x86_sse42_pcmpistric128:
15281   case Intrinsic::x86_sse42_pcmpestric128:
15282   case Intrinsic::x86_sse42_pcmpistrio128:
15283   case Intrinsic::x86_sse42_pcmpestrio128:
15284   case Intrinsic::x86_sse42_pcmpistris128:
15285   case Intrinsic::x86_sse42_pcmpestris128:
15286   case Intrinsic::x86_sse42_pcmpistriz128:
15287   case Intrinsic::x86_sse42_pcmpestriz128: {
15288     unsigned Opcode;
15289     unsigned X86CC;
15290     switch (IntNo) {
15291     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
15292     case Intrinsic::x86_sse42_pcmpistria128:
15293       Opcode = X86ISD::PCMPISTRI;
15294       X86CC = X86::COND_A;
15295       break;
15296     case Intrinsic::x86_sse42_pcmpestria128:
15297       Opcode = X86ISD::PCMPESTRI;
15298       X86CC = X86::COND_A;
15299       break;
15300     case Intrinsic::x86_sse42_pcmpistric128:
15301       Opcode = X86ISD::PCMPISTRI;
15302       X86CC = X86::COND_B;
15303       break;
15304     case Intrinsic::x86_sse42_pcmpestric128:
15305       Opcode = X86ISD::PCMPESTRI;
15306       X86CC = X86::COND_B;
15307       break;
15308     case Intrinsic::x86_sse42_pcmpistrio128:
15309       Opcode = X86ISD::PCMPISTRI;
15310       X86CC = X86::COND_O;
15311       break;
15312     case Intrinsic::x86_sse42_pcmpestrio128:
15313       Opcode = X86ISD::PCMPESTRI;
15314       X86CC = X86::COND_O;
15315       break;
15316     case Intrinsic::x86_sse42_pcmpistris128:
15317       Opcode = X86ISD::PCMPISTRI;
15318       X86CC = X86::COND_S;
15319       break;
15320     case Intrinsic::x86_sse42_pcmpestris128:
15321       Opcode = X86ISD::PCMPESTRI;
15322       X86CC = X86::COND_S;
15323       break;
15324     case Intrinsic::x86_sse42_pcmpistriz128:
15325       Opcode = X86ISD::PCMPISTRI;
15326       X86CC = X86::COND_E;
15327       break;
15328     case Intrinsic::x86_sse42_pcmpestriz128:
15329       Opcode = X86ISD::PCMPESTRI;
15330       X86CC = X86::COND_E;
15331       break;
15332     }
15333     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15334     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15335     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
15336     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15337                                 DAG.getConstant(X86CC, dl, MVT::i8),
15338                                 SDValue(PCMP.getNode(), 1));
15339     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15340   }
15341
15342   case Intrinsic::x86_sse42_pcmpistri128:
15343   case Intrinsic::x86_sse42_pcmpestri128: {
15344     unsigned Opcode;
15345     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
15346       Opcode = X86ISD::PCMPISTRI;
15347     else
15348       Opcode = X86ISD::PCMPESTRI;
15349
15350     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15351     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15352     return DAG.getNode(Opcode, dl, VTs, NewOps);
15353   }
15354
15355   case Intrinsic::x86_seh_lsda: {
15356     // Compute the symbol for the LSDA. We know it'll get emitted later.
15357     MachineFunction &MF = DAG.getMachineFunction();
15358     SDValue Op1 = Op.getOperand(1);
15359     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
15360     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
15361         GlobalValue::getRealLinkageName(Fn->getName()));
15362     StringRef Name = LSDASym->getName();
15363     assert(Name.data()[Name.size()] == '\0' && "not null terminated");
15364
15365     // Generate a simple absolute symbol reference. This intrinsic is only
15366     // supported on 32-bit Windows, which isn't PIC.
15367     SDValue Result =
15368         DAG.getTargetExternalSymbol(Name.data(), VT, X86II::MO_NOPREFIX);
15369     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
15370   }
15371   }
15372 }
15373
15374 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15375                               SDValue Src, SDValue Mask, SDValue Base,
15376                               SDValue Index, SDValue ScaleOp, SDValue Chain,
15377                               const X86Subtarget * Subtarget) {
15378   SDLoc dl(Op);
15379   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15380   assert(C && "Invalid scale type");
15381   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15382   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15383                              Index.getSimpleValueType().getVectorNumElements());
15384   SDValue MaskInReg;
15385   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15386   if (MaskC)
15387     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15388   else
15389     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15390   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
15391   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15392   SDValue Segment = DAG.getRegister(0, MVT::i32);
15393   if (Src.getOpcode() == ISD::UNDEF)
15394     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
15395   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15396   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15397   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
15398   return DAG.getMergeValues(RetOps, dl);
15399 }
15400
15401 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15402                                SDValue Src, SDValue Mask, SDValue Base,
15403                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
15404   SDLoc dl(Op);
15405   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15406   assert(C && "Invalid scale type");
15407   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15408   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15409   SDValue Segment = DAG.getRegister(0, MVT::i32);
15410   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15411                              Index.getSimpleValueType().getVectorNumElements());
15412   SDValue MaskInReg;
15413   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15414   if (MaskC)
15415     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15416   else
15417     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15418   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
15419   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
15420   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15421   return SDValue(Res, 1);
15422 }
15423
15424 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15425                                SDValue Mask, SDValue Base, SDValue Index,
15426                                SDValue ScaleOp, SDValue Chain) {
15427   SDLoc dl(Op);
15428   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15429   assert(C && "Invalid scale type");
15430   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15431   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15432   SDValue Segment = DAG.getRegister(0, MVT::i32);
15433   EVT MaskVT =
15434     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
15435   SDValue MaskInReg;
15436   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15437   if (MaskC)
15438     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15439   else
15440     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15441   //SDVTList VTs = DAG.getVTList(MVT::Other);
15442   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15443   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
15444   return SDValue(Res, 0);
15445 }
15446
15447 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
15448 // read performance monitor counters (x86_rdpmc).
15449 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
15450                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15451                               SmallVectorImpl<SDValue> &Results) {
15452   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15453   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15454   SDValue LO, HI;
15455
15456   // The ECX register is used to select the index of the performance counter
15457   // to read.
15458   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
15459                                    N->getOperand(2));
15460   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
15461
15462   // Reads the content of a 64-bit performance counter and returns it in the
15463   // registers EDX:EAX.
15464   if (Subtarget->is64Bit()) {
15465     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15466     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15467                             LO.getValue(2));
15468   } else {
15469     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15470     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15471                             LO.getValue(2));
15472   }
15473   Chain = HI.getValue(1);
15474
15475   if (Subtarget->is64Bit()) {
15476     // The EAX register is loaded with the low-order 32 bits. The EDX register
15477     // is loaded with the supported high-order bits of the counter.
15478     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15479                               DAG.getConstant(32, DL, MVT::i8));
15480     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15481     Results.push_back(Chain);
15482     return;
15483   }
15484
15485   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15486   SDValue Ops[] = { LO, HI };
15487   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15488   Results.push_back(Pair);
15489   Results.push_back(Chain);
15490 }
15491
15492 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
15493 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
15494 // also used to custom lower READCYCLECOUNTER nodes.
15495 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
15496                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15497                               SmallVectorImpl<SDValue> &Results) {
15498   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15499   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
15500   SDValue LO, HI;
15501
15502   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
15503   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
15504   // and the EAX register is loaded with the low-order 32 bits.
15505   if (Subtarget->is64Bit()) {
15506     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15507     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15508                             LO.getValue(2));
15509   } else {
15510     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15511     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15512                             LO.getValue(2));
15513   }
15514   SDValue Chain = HI.getValue(1);
15515
15516   if (Opcode == X86ISD::RDTSCP_DAG) {
15517     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15518
15519     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
15520     // the ECX register. Add 'ecx' explicitly to the chain.
15521     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
15522                                      HI.getValue(2));
15523     // Explicitly store the content of ECX at the location passed in input
15524     // to the 'rdtscp' intrinsic.
15525     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
15526                          MachinePointerInfo(), false, false, 0);
15527   }
15528
15529   if (Subtarget->is64Bit()) {
15530     // The EDX register is loaded with the high-order 32 bits of the MSR, and
15531     // the EAX register is loaded with the low-order 32 bits.
15532     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15533                               DAG.getConstant(32, DL, MVT::i8));
15534     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15535     Results.push_back(Chain);
15536     return;
15537   }
15538
15539   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15540   SDValue Ops[] = { LO, HI };
15541   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15542   Results.push_back(Pair);
15543   Results.push_back(Chain);
15544 }
15545
15546 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
15547                                      SelectionDAG &DAG) {
15548   SmallVector<SDValue, 2> Results;
15549   SDLoc DL(Op);
15550   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
15551                           Results);
15552   return DAG.getMergeValues(Results, DL);
15553 }
15554
15555
15556 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15557                                       SelectionDAG &DAG) {
15558   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
15559
15560   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
15561   if (!IntrData)
15562     return SDValue();
15563
15564   SDLoc dl(Op);
15565   switch(IntrData->Type) {
15566   default:
15567     llvm_unreachable("Unknown Intrinsic Type");
15568     break;
15569   case RDSEED:
15570   case RDRAND: {
15571     // Emit the node with the right value type.
15572     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
15573     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15574
15575     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
15576     // Otherwise return the value from Rand, which is always 0, casted to i32.
15577     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
15578                       DAG.getConstant(1, dl, Op->getValueType(1)),
15579                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
15580                       SDValue(Result.getNode(), 1) };
15581     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
15582                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
15583                                   Ops);
15584
15585     // Return { result, isValid, chain }.
15586     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
15587                        SDValue(Result.getNode(), 2));
15588   }
15589   case GATHER: {
15590   //gather(v1, mask, index, base, scale);
15591     SDValue Chain = Op.getOperand(0);
15592     SDValue Src   = Op.getOperand(2);
15593     SDValue Base  = Op.getOperand(3);
15594     SDValue Index = Op.getOperand(4);
15595     SDValue Mask  = Op.getOperand(5);
15596     SDValue Scale = Op.getOperand(6);
15597     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
15598                          Chain, Subtarget);
15599   }
15600   case SCATTER: {
15601   //scatter(base, mask, index, v1, scale);
15602     SDValue Chain = Op.getOperand(0);
15603     SDValue Base  = Op.getOperand(2);
15604     SDValue Mask  = Op.getOperand(3);
15605     SDValue Index = Op.getOperand(4);
15606     SDValue Src   = Op.getOperand(5);
15607     SDValue Scale = Op.getOperand(6);
15608     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
15609                           Scale, Chain);
15610   }
15611   case PREFETCH: {
15612     SDValue Hint = Op.getOperand(6);
15613     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
15614     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
15615     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
15616     SDValue Chain = Op.getOperand(0);
15617     SDValue Mask  = Op.getOperand(2);
15618     SDValue Index = Op.getOperand(3);
15619     SDValue Base  = Op.getOperand(4);
15620     SDValue Scale = Op.getOperand(5);
15621     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
15622   }
15623   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
15624   case RDTSC: {
15625     SmallVector<SDValue, 2> Results;
15626     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
15627                             Results);
15628     return DAG.getMergeValues(Results, dl);
15629   }
15630   // Read Performance Monitoring Counters.
15631   case RDPMC: {
15632     SmallVector<SDValue, 2> Results;
15633     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15634     return DAG.getMergeValues(Results, dl);
15635   }
15636   // XTEST intrinsics.
15637   case XTEST: {
15638     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15639     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15640     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15641                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
15642                                 InTrans);
15643     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15644     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15645                        Ret, SDValue(InTrans.getNode(), 1));
15646   }
15647   // ADC/ADCX/SBB
15648   case ADX: {
15649     SmallVector<SDValue, 2> Results;
15650     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15651     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15652     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15653                                 DAG.getConstant(-1, dl, MVT::i8));
15654     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15655                               Op.getOperand(4), GenCF.getValue(1));
15656     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15657                                  Op.getOperand(5), MachinePointerInfo(),
15658                                  false, false, 0);
15659     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15660                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
15661                                 Res.getValue(1));
15662     Results.push_back(SetCC);
15663     Results.push_back(Store);
15664     return DAG.getMergeValues(Results, dl);
15665   }
15666   case COMPRESS_TO_MEM: {
15667     SDLoc dl(Op);
15668     SDValue Mask = Op.getOperand(4);
15669     SDValue DataToCompress = Op.getOperand(3);
15670     SDValue Addr = Op.getOperand(2);
15671     SDValue Chain = Op.getOperand(0);
15672
15673     if (isAllOnes(Mask)) // return just a store
15674       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15675                           MachinePointerInfo(), false, false, 0);
15676
15677     EVT VT = DataToCompress.getValueType();
15678     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15679                                   VT.getVectorNumElements());
15680     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15681                                      Mask.getValueType().getSizeInBits());
15682     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15683                                 DAG.getBitcast(BitcastVT, Mask),
15684                                 DAG.getIntPtrConstant(0, dl));
15685
15686     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15687                                       DataToCompress, DAG.getUNDEF(VT));
15688     return DAG.getStore(Chain, dl, Compressed, Addr,
15689                         MachinePointerInfo(), false, false, 0);
15690   }
15691   case EXPAND_FROM_MEM: {
15692     SDLoc dl(Op);
15693     SDValue Mask = Op.getOperand(4);
15694     SDValue PathThru = Op.getOperand(3);
15695     SDValue Addr = Op.getOperand(2);
15696     SDValue Chain = Op.getOperand(0);
15697     EVT VT = Op.getValueType();
15698
15699     if (isAllOnes(Mask)) // return just a load
15700       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15701                          false, 0);
15702     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15703                                   VT.getVectorNumElements());
15704     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15705                                      Mask.getValueType().getSizeInBits());
15706     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15707                                 DAG.getBitcast(BitcastVT, Mask),
15708                                 DAG.getIntPtrConstant(0, dl));
15709
15710     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15711                                    false, false, false, 0);
15712
15713     SDValue Results[] = {
15714         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15715         Chain};
15716     return DAG.getMergeValues(Results, dl);
15717   }
15718   }
15719 }
15720
15721 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15722                                            SelectionDAG &DAG) const {
15723   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15724   MFI->setReturnAddressIsTaken(true);
15725
15726   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15727     return SDValue();
15728
15729   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15730   SDLoc dl(Op);
15731   EVT PtrVT = getPointerTy();
15732
15733   if (Depth > 0) {
15734     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15735     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15736     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
15737     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15738                        DAG.getNode(ISD::ADD, dl, PtrVT,
15739                                    FrameAddr, Offset),
15740                        MachinePointerInfo(), false, false, false, 0);
15741   }
15742
15743   // Just load the return address.
15744   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15745   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15746                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15747 }
15748
15749 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15750   MachineFunction &MF = DAG.getMachineFunction();
15751   MachineFrameInfo *MFI = MF.getFrameInfo();
15752   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15753   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15754   EVT VT = Op.getValueType();
15755
15756   MFI->setFrameAddressIsTaken(true);
15757
15758   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15759     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15760     // is not possible to crawl up the stack without looking at the unwind codes
15761     // simultaneously.
15762     int FrameAddrIndex = FuncInfo->getFAIndex();
15763     if (!FrameAddrIndex) {
15764       // Set up a frame object for the return address.
15765       unsigned SlotSize = RegInfo->getSlotSize();
15766       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15767           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
15768       FuncInfo->setFAIndex(FrameAddrIndex);
15769     }
15770     return DAG.getFrameIndex(FrameAddrIndex, VT);
15771   }
15772
15773   unsigned FrameReg =
15774       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15775   SDLoc dl(Op);  // FIXME probably not meaningful
15776   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15777   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15778           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15779          "Invalid Frame Register!");
15780   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15781   while (Depth--)
15782     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15783                             MachinePointerInfo(),
15784                             false, false, false, 0);
15785   return FrameAddr;
15786 }
15787
15788 // FIXME? Maybe this could be a TableGen attribute on some registers and
15789 // this table could be generated automatically from RegInfo.
15790 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15791                                               EVT VT) const {
15792   unsigned Reg = StringSwitch<unsigned>(RegName)
15793                        .Case("esp", X86::ESP)
15794                        .Case("rsp", X86::RSP)
15795                        .Default(0);
15796   if (Reg)
15797     return Reg;
15798   report_fatal_error("Invalid register name global variable");
15799 }
15800
15801 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15802                                                      SelectionDAG &DAG) const {
15803   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15804   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
15805 }
15806
15807 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15808   SDValue Chain     = Op.getOperand(0);
15809   SDValue Offset    = Op.getOperand(1);
15810   SDValue Handler   = Op.getOperand(2);
15811   SDLoc dl      (Op);
15812
15813   EVT PtrVT = getPointerTy();
15814   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15815   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15816   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15817           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15818          "Invalid Frame Register!");
15819   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15820   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15821
15822   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15823                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
15824                                                        dl));
15825   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15826   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15827                        false, false, 0);
15828   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15829
15830   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15831                      DAG.getRegister(StoreAddrReg, PtrVT));
15832 }
15833
15834 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15835                                                SelectionDAG &DAG) const {
15836   SDLoc DL(Op);
15837   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15838                      DAG.getVTList(MVT::i32, MVT::Other),
15839                      Op.getOperand(0), Op.getOperand(1));
15840 }
15841
15842 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15843                                                 SelectionDAG &DAG) const {
15844   SDLoc DL(Op);
15845   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15846                      Op.getOperand(0), Op.getOperand(1));
15847 }
15848
15849 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15850   return Op.getOperand(0);
15851 }
15852
15853 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15854                                                 SelectionDAG &DAG) const {
15855   SDValue Root = Op.getOperand(0);
15856   SDValue Trmp = Op.getOperand(1); // trampoline
15857   SDValue FPtr = Op.getOperand(2); // nested function
15858   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15859   SDLoc dl (Op);
15860
15861   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15862   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15863
15864   if (Subtarget->is64Bit()) {
15865     SDValue OutChains[6];
15866
15867     // Large code-model.
15868     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15869     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15870
15871     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15872     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15873
15874     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15875
15876     // Load the pointer to the nested function into R11.
15877     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15878     SDValue Addr = Trmp;
15879     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15880                                 Addr, MachinePointerInfo(TrmpAddr),
15881                                 false, false, 0);
15882
15883     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15884                        DAG.getConstant(2, dl, MVT::i64));
15885     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15886                                 MachinePointerInfo(TrmpAddr, 2),
15887                                 false, false, 2);
15888
15889     // Load the 'nest' parameter value into R10.
15890     // R10 is specified in X86CallingConv.td
15891     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15892     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15893                        DAG.getConstant(10, dl, MVT::i64));
15894     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15895                                 Addr, MachinePointerInfo(TrmpAddr, 10),
15896                                 false, false, 0);
15897
15898     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15899                        DAG.getConstant(12, dl, MVT::i64));
15900     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
15901                                 MachinePointerInfo(TrmpAddr, 12),
15902                                 false, false, 2);
15903
15904     // Jump to the nested function.
15905     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
15906     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15907                        DAG.getConstant(20, dl, MVT::i64));
15908     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
15909                                 Addr, MachinePointerInfo(TrmpAddr, 20),
15910                                 false, false, 0);
15911
15912     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
15913     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15914                        DAG.getConstant(22, dl, MVT::i64));
15915     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
15916                                 Addr, MachinePointerInfo(TrmpAddr, 22),
15917                                 false, false, 0);
15918
15919     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15920   } else {
15921     const Function *Func =
15922       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
15923     CallingConv::ID CC = Func->getCallingConv();
15924     unsigned NestReg;
15925
15926     switch (CC) {
15927     default:
15928       llvm_unreachable("Unsupported calling convention");
15929     case CallingConv::C:
15930     case CallingConv::X86_StdCall: {
15931       // Pass 'nest' parameter in ECX.
15932       // Must be kept in sync with X86CallingConv.td
15933       NestReg = X86::ECX;
15934
15935       // Check that ECX wasn't needed by an 'inreg' parameter.
15936       FunctionType *FTy = Func->getFunctionType();
15937       const AttributeSet &Attrs = Func->getAttributes();
15938
15939       if (!Attrs.isEmpty() && !Func->isVarArg()) {
15940         unsigned InRegCount = 0;
15941         unsigned Idx = 1;
15942
15943         for (FunctionType::param_iterator I = FTy->param_begin(),
15944              E = FTy->param_end(); I != E; ++I, ++Idx)
15945           if (Attrs.hasAttribute(Idx, Attribute::InReg))
15946             // FIXME: should only count parameters that are lowered to integers.
15947             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
15948
15949         if (InRegCount > 2) {
15950           report_fatal_error("Nest register in use - reduce number of inreg"
15951                              " parameters!");
15952         }
15953       }
15954       break;
15955     }
15956     case CallingConv::X86_FastCall:
15957     case CallingConv::X86_ThisCall:
15958     case CallingConv::Fast:
15959       // Pass 'nest' parameter in EAX.
15960       // Must be kept in sync with X86CallingConv.td
15961       NestReg = X86::EAX;
15962       break;
15963     }
15964
15965     SDValue OutChains[4];
15966     SDValue Addr, Disp;
15967
15968     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15969                        DAG.getConstant(10, dl, MVT::i32));
15970     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
15971
15972     // This is storing the opcode for MOV32ri.
15973     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
15974     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
15975     OutChains[0] = DAG.getStore(Root, dl,
15976                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
15977                                 Trmp, MachinePointerInfo(TrmpAddr),
15978                                 false, false, 0);
15979
15980     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15981                        DAG.getConstant(1, dl, MVT::i32));
15982     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
15983                                 MachinePointerInfo(TrmpAddr, 1),
15984                                 false, false, 1);
15985
15986     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
15987     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15988                        DAG.getConstant(5, dl, MVT::i32));
15989     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
15990                                 Addr, MachinePointerInfo(TrmpAddr, 5),
15991                                 false, false, 1);
15992
15993     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15994                        DAG.getConstant(6, dl, MVT::i32));
15995     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
15996                                 MachinePointerInfo(TrmpAddr, 6),
15997                                 false, false, 1);
15998
15999     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16000   }
16001 }
16002
16003 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
16004                                             SelectionDAG &DAG) const {
16005   /*
16006    The rounding mode is in bits 11:10 of FPSR, and has the following
16007    settings:
16008      00 Round to nearest
16009      01 Round to -inf
16010      10 Round to +inf
16011      11 Round to 0
16012
16013   FLT_ROUNDS, on the other hand, expects the following:
16014     -1 Undefined
16015      0 Round to 0
16016      1 Round to nearest
16017      2 Round to +inf
16018      3 Round to -inf
16019
16020   To perform the conversion, we do:
16021     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
16022   */
16023
16024   MachineFunction &MF = DAG.getMachineFunction();
16025   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
16026   unsigned StackAlignment = TFI.getStackAlignment();
16027   MVT VT = Op.getSimpleValueType();
16028   SDLoc DL(Op);
16029
16030   // Save FP Control Word to stack slot
16031   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
16032   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
16033
16034   MachineMemOperand *MMO =
16035    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
16036                            MachineMemOperand::MOStore, 2, 2);
16037
16038   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
16039   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
16040                                           DAG.getVTList(MVT::Other),
16041                                           Ops, MVT::i16, MMO);
16042
16043   // Load FP Control Word from stack slot
16044   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
16045                             MachinePointerInfo(), false, false, false, 0);
16046
16047   // Transform as necessary
16048   SDValue CWD1 =
16049     DAG.getNode(ISD::SRL, DL, MVT::i16,
16050                 DAG.getNode(ISD::AND, DL, MVT::i16,
16051                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
16052                 DAG.getConstant(11, DL, MVT::i8));
16053   SDValue CWD2 =
16054     DAG.getNode(ISD::SRL, DL, MVT::i16,
16055                 DAG.getNode(ISD::AND, DL, MVT::i16,
16056                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
16057                 DAG.getConstant(9, DL, MVT::i8));
16058
16059   SDValue RetVal =
16060     DAG.getNode(ISD::AND, DL, MVT::i16,
16061                 DAG.getNode(ISD::ADD, DL, MVT::i16,
16062                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
16063                             DAG.getConstant(1, DL, MVT::i16)),
16064                 DAG.getConstant(3, DL, MVT::i16));
16065
16066   return DAG.getNode((VT.getSizeInBits() < 16 ?
16067                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
16068 }
16069
16070 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
16071   MVT VT = Op.getSimpleValueType();
16072   EVT OpVT = VT;
16073   unsigned NumBits = VT.getSizeInBits();
16074   SDLoc dl(Op);
16075
16076   Op = Op.getOperand(0);
16077   if (VT == MVT::i8) {
16078     // Zero extend to i32 since there is not an i8 bsr.
16079     OpVT = MVT::i32;
16080     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16081   }
16082
16083   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
16084   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16085   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16086
16087   // If src is zero (i.e. bsr sets ZF), returns NumBits.
16088   SDValue Ops[] = {
16089     Op,
16090     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
16091     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16092     Op.getValue(1)
16093   };
16094   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
16095
16096   // Finally xor with NumBits-1.
16097   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16098                    DAG.getConstant(NumBits - 1, dl, OpVT));
16099
16100   if (VT == MVT::i8)
16101     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16102   return Op;
16103 }
16104
16105 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
16106   MVT VT = Op.getSimpleValueType();
16107   EVT OpVT = VT;
16108   unsigned NumBits = VT.getSizeInBits();
16109   SDLoc dl(Op);
16110
16111   Op = Op.getOperand(0);
16112   if (VT == MVT::i8) {
16113     // Zero extend to i32 since there is not an i8 bsr.
16114     OpVT = MVT::i32;
16115     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16116   }
16117
16118   // Issue a bsr (scan bits in reverse).
16119   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16120   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16121
16122   // And xor with NumBits-1.
16123   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16124                    DAG.getConstant(NumBits - 1, dl, OpVT));
16125
16126   if (VT == MVT::i8)
16127     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16128   return Op;
16129 }
16130
16131 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
16132   MVT VT = Op.getSimpleValueType();
16133   unsigned NumBits = VT.getSizeInBits();
16134   SDLoc dl(Op);
16135   Op = Op.getOperand(0);
16136
16137   // Issue a bsf (scan bits forward) which also sets EFLAGS.
16138   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16139   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
16140
16141   // If src is zero (i.e. bsf sets ZF), returns NumBits.
16142   SDValue Ops[] = {
16143     Op,
16144     DAG.getConstant(NumBits, dl, VT),
16145     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16146     Op.getValue(1)
16147   };
16148   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
16149 }
16150
16151 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
16152 // ones, and then concatenate the result back.
16153 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
16154   MVT VT = Op.getSimpleValueType();
16155
16156   assert(VT.is256BitVector() && VT.isInteger() &&
16157          "Unsupported value type for operation");
16158
16159   unsigned NumElems = VT.getVectorNumElements();
16160   SDLoc dl(Op);
16161
16162   // Extract the LHS vectors
16163   SDValue LHS = Op.getOperand(0);
16164   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
16165   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
16166
16167   // Extract the RHS vectors
16168   SDValue RHS = Op.getOperand(1);
16169   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
16170   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
16171
16172   MVT EltVT = VT.getVectorElementType();
16173   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16174
16175   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16176                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
16177                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
16178 }
16179
16180 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
16181   if (Op.getValueType() == MVT::i1)
16182     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16183                        Op.getOperand(0), Op.getOperand(1));
16184   assert(Op.getSimpleValueType().is256BitVector() &&
16185          Op.getSimpleValueType().isInteger() &&
16186          "Only handle AVX 256-bit vector integer operation");
16187   return Lower256IntArith(Op, DAG);
16188 }
16189
16190 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
16191   if (Op.getValueType() == MVT::i1)
16192     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16193                        Op.getOperand(0), Op.getOperand(1));
16194   assert(Op.getSimpleValueType().is256BitVector() &&
16195          Op.getSimpleValueType().isInteger() &&
16196          "Only handle AVX 256-bit vector integer operation");
16197   return Lower256IntArith(Op, DAG);
16198 }
16199
16200 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
16201                         SelectionDAG &DAG) {
16202   SDLoc dl(Op);
16203   MVT VT = Op.getSimpleValueType();
16204
16205   if (VT == MVT::i1)
16206     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
16207
16208   // Decompose 256-bit ops into smaller 128-bit ops.
16209   if (VT.is256BitVector() && !Subtarget->hasInt256())
16210     return Lower256IntArith(Op, DAG);
16211
16212   SDValue A = Op.getOperand(0);
16213   SDValue B = Op.getOperand(1);
16214
16215   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
16216   // pairs, multiply and truncate.
16217   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
16218     if (Subtarget->hasInt256()) {
16219       if (VT == MVT::v32i8) {
16220         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
16221         SDValue Lo = DAG.getIntPtrConstant(0, dl);
16222         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
16223         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
16224         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
16225         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
16226         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
16227         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16228                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
16229                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
16230       }
16231
16232       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
16233       return DAG.getNode(
16234           ISD::TRUNCATE, dl, VT,
16235           DAG.getNode(ISD::MUL, dl, ExVT,
16236                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
16237                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
16238     }
16239
16240     assert(VT == MVT::v16i8 &&
16241            "Pre-AVX2 support only supports v16i8 multiplication");
16242     MVT ExVT = MVT::v8i16;
16243
16244     // Extract the lo parts and sign extend to i16
16245     SDValue ALo, BLo;
16246     if (Subtarget->hasSSE41()) {
16247       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
16248       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
16249     } else {
16250       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
16251                               -1, 4, -1, 5, -1, 6, -1, 7};
16252       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16253       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16254       ALo = DAG.getBitcast(ExVT, ALo);
16255       BLo = DAG.getBitcast(ExVT, BLo);
16256       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
16257       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
16258     }
16259
16260     // Extract the hi parts and sign extend to i16
16261     SDValue AHi, BHi;
16262     if (Subtarget->hasSSE41()) {
16263       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
16264                               -1, -1, -1, -1, -1, -1, -1, -1};
16265       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16266       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16267       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
16268       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
16269     } else {
16270       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
16271                               -1, 12, -1, 13, -1, 14, -1, 15};
16272       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16273       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16274       AHi = DAG.getBitcast(ExVT, AHi);
16275       BHi = DAG.getBitcast(ExVT, BHi);
16276       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
16277       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
16278     }
16279
16280     // Multiply, mask the lower 8bits of the lo/hi results and pack
16281     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
16282     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
16283     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
16284     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
16285     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
16286   }
16287
16288   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
16289   if (VT == MVT::v4i32) {
16290     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
16291            "Should not custom lower when pmuldq is available!");
16292
16293     // Extract the odd parts.
16294     static const int UnpackMask[] = { 1, -1, 3, -1 };
16295     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
16296     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
16297
16298     // Multiply the even parts.
16299     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
16300     // Now multiply odd parts.
16301     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
16302
16303     Evens = DAG.getBitcast(VT, Evens);
16304     Odds = DAG.getBitcast(VT, Odds);
16305
16306     // Merge the two vectors back together with a shuffle. This expands into 2
16307     // shuffles.
16308     static const int ShufMask[] = { 0, 4, 2, 6 };
16309     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
16310   }
16311
16312   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
16313          "Only know how to lower V2I64/V4I64/V8I64 multiply");
16314
16315   //  Ahi = psrlqi(a, 32);
16316   //  Bhi = psrlqi(b, 32);
16317   //
16318   //  AloBlo = pmuludq(a, b);
16319   //  AloBhi = pmuludq(a, Bhi);
16320   //  AhiBlo = pmuludq(Ahi, b);
16321
16322   //  AloBhi = psllqi(AloBhi, 32);
16323   //  AhiBlo = psllqi(AhiBlo, 32);
16324   //  return AloBlo + AloBhi + AhiBlo;
16325
16326   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
16327   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
16328
16329   // Bit cast to 32-bit vectors for MULUDQ
16330   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
16331                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
16332   A = DAG.getBitcast(MulVT, A);
16333   B = DAG.getBitcast(MulVT, B);
16334   Ahi = DAG.getBitcast(MulVT, Ahi);
16335   Bhi = DAG.getBitcast(MulVT, Bhi);
16336
16337   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
16338   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
16339   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
16340
16341   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
16342   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
16343
16344   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
16345   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
16346 }
16347
16348 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
16349   assert(Subtarget->isTargetWin64() && "Unexpected target");
16350   EVT VT = Op.getValueType();
16351   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
16352          "Unexpected return type for lowering");
16353
16354   RTLIB::Libcall LC;
16355   bool isSigned;
16356   switch (Op->getOpcode()) {
16357   default: llvm_unreachable("Unexpected request for libcall!");
16358   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
16359   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
16360   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
16361   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
16362   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
16363   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
16364   }
16365
16366   SDLoc dl(Op);
16367   SDValue InChain = DAG.getEntryNode();
16368
16369   TargetLowering::ArgListTy Args;
16370   TargetLowering::ArgListEntry Entry;
16371   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
16372     EVT ArgVT = Op->getOperand(i).getValueType();
16373     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
16374            "Unexpected argument type for lowering");
16375     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
16376     Entry.Node = StackPtr;
16377     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
16378                            false, false, 16);
16379     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16380     Entry.Ty = PointerType::get(ArgTy,0);
16381     Entry.isSExt = false;
16382     Entry.isZExt = false;
16383     Args.push_back(Entry);
16384   }
16385
16386   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
16387                                          getPointerTy());
16388
16389   TargetLowering::CallLoweringInfo CLI(DAG);
16390   CLI.setDebugLoc(dl).setChain(InChain)
16391     .setCallee(getLibcallCallingConv(LC),
16392                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
16393                Callee, std::move(Args), 0)
16394     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
16395
16396   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
16397   return DAG.getBitcast(VT, CallInfo.first);
16398 }
16399
16400 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
16401                              SelectionDAG &DAG) {
16402   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
16403   EVT VT = Op0.getValueType();
16404   SDLoc dl(Op);
16405
16406   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
16407          (VT == MVT::v8i32 && Subtarget->hasInt256()));
16408
16409   // PMULxD operations multiply each even value (starting at 0) of LHS with
16410   // the related value of RHS and produce a widen result.
16411   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16412   // => <2 x i64> <ae|cg>
16413   //
16414   // In other word, to have all the results, we need to perform two PMULxD:
16415   // 1. one with the even values.
16416   // 2. one with the odd values.
16417   // To achieve #2, with need to place the odd values at an even position.
16418   //
16419   // Place the odd value at an even position (basically, shift all values 1
16420   // step to the left):
16421   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
16422   // <a|b|c|d> => <b|undef|d|undef>
16423   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
16424   // <e|f|g|h> => <f|undef|h|undef>
16425   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
16426
16427   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
16428   // ints.
16429   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
16430   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
16431   unsigned Opcode =
16432       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
16433   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16434   // => <2 x i64> <ae|cg>
16435   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
16436   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
16437   // => <2 x i64> <bf|dh>
16438   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
16439
16440   // Shuffle it back into the right order.
16441   SDValue Highs, Lows;
16442   if (VT == MVT::v8i32) {
16443     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
16444     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16445     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
16446     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16447   } else {
16448     const int HighMask[] = {1, 5, 3, 7};
16449     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16450     const int LowMask[] = {0, 4, 2, 6};
16451     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16452   }
16453
16454   // If we have a signed multiply but no PMULDQ fix up the high parts of a
16455   // unsigned multiply.
16456   if (IsSigned && !Subtarget->hasSSE41()) {
16457     SDValue ShAmt =
16458         DAG.getConstant(31, dl,
16459                         DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
16460     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
16461                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
16462     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
16463                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
16464
16465     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
16466     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
16467   }
16468
16469   // The first result of MUL_LOHI is actually the low value, followed by the
16470   // high value.
16471   SDValue Ops[] = {Lows, Highs};
16472   return DAG.getMergeValues(Ops, dl);
16473 }
16474
16475 // Return true if the requred (according to Opcode) shift-imm form is natively
16476 // supported by the Subtarget
16477 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
16478                                         unsigned Opcode) {
16479   if (VT.getScalarSizeInBits() < 16)
16480     return false;
16481
16482   if (VT.is512BitVector() &&
16483       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
16484     return true;
16485
16486   bool LShift = VT.is128BitVector() ||
16487     (VT.is256BitVector() && Subtarget->hasInt256());
16488
16489   bool AShift = LShift && (Subtarget->hasVLX() ||
16490     (VT != MVT::v2i64 && VT != MVT::v4i64));
16491   return (Opcode == ISD::SRA) ? AShift : LShift;
16492 }
16493
16494 // The shift amount is a variable, but it is the same for all vector lanes.
16495 // These instrcutions are defined together with shift-immediate.
16496 static
16497 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
16498                                       unsigned Opcode) {
16499   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
16500 }
16501
16502 // Return true if the requred (according to Opcode) variable-shift form is
16503 // natively supported by the Subtarget
16504 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
16505                                     unsigned Opcode) {
16506
16507   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
16508     return false;
16509
16510   // vXi16 supported only on AVX-512, BWI
16511   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
16512     return false;
16513
16514   if (VT.is512BitVector() || Subtarget->hasVLX())
16515     return true;
16516
16517   bool LShift = VT.is128BitVector() || VT.is256BitVector();
16518   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
16519   return (Opcode == ISD::SRA) ? AShift : LShift;
16520 }
16521
16522 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
16523                                          const X86Subtarget *Subtarget) {
16524   MVT VT = Op.getSimpleValueType();
16525   SDLoc dl(Op);
16526   SDValue R = Op.getOperand(0);
16527   SDValue Amt = Op.getOperand(1);
16528
16529   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16530     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16531
16532   // Optimize shl/srl/sra with constant shift amount.
16533   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
16534     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
16535       uint64_t ShiftAmt = ShiftConst->getZExtValue();
16536
16537       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
16538         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16539
16540       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
16541         unsigned NumElts = VT.getVectorNumElements();
16542         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
16543
16544         if (Op.getOpcode() == ISD::SHL) {
16545           // Simple i8 add case
16546           if (ShiftAmt == 1)
16547             return DAG.getNode(ISD::ADD, dl, VT, R, R);
16548
16549           // Make a large shift.
16550           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
16551                                                    R, ShiftAmt, DAG);
16552           SHL = DAG.getBitcast(VT, SHL);
16553           // Zero out the rightmost bits.
16554           SmallVector<SDValue, 32> V(
16555               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
16556           return DAG.getNode(ISD::AND, dl, VT, SHL,
16557                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16558         }
16559         if (Op.getOpcode() == ISD::SRL) {
16560           // Make a large shift.
16561           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
16562                                                    R, ShiftAmt, DAG);
16563           SRL = DAG.getBitcast(VT, SRL);
16564           // Zero out the leftmost bits.
16565           SmallVector<SDValue, 32> V(
16566               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
16567           return DAG.getNode(ISD::AND, dl, VT, SRL,
16568                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16569         }
16570         if (Op.getOpcode() == ISD::SRA) {
16571           if (ShiftAmt == 7) {
16572             // R s>> 7  ===  R s< 0
16573             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
16574             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
16575           }
16576
16577           // R s>> a === ((R u>> a) ^ m) - m
16578           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
16579           SmallVector<SDValue, 32> V(NumElts,
16580                                      DAG.getConstant(128 >> ShiftAmt, dl,
16581                                                      MVT::i8));
16582           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
16583           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
16584           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
16585           return Res;
16586         }
16587         llvm_unreachable("Unknown shift opcode.");
16588       }
16589     }
16590   }
16591
16592   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16593   if (!Subtarget->is64Bit() &&
16594       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
16595       Amt.getOpcode() == ISD::BITCAST &&
16596       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16597     Amt = Amt.getOperand(0);
16598     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16599                      VT.getVectorNumElements();
16600     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
16601     uint64_t ShiftAmt = 0;
16602     for (unsigned i = 0; i != Ratio; ++i) {
16603       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
16604       if (!C)
16605         return SDValue();
16606       // 6 == Log2(64)
16607       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
16608     }
16609     // Check remaining shift amounts.
16610     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16611       uint64_t ShAmt = 0;
16612       for (unsigned j = 0; j != Ratio; ++j) {
16613         ConstantSDNode *C =
16614           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
16615         if (!C)
16616           return SDValue();
16617         // 6 == Log2(64)
16618         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
16619       }
16620       if (ShAmt != ShiftAmt)
16621         return SDValue();
16622     }
16623     return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
16624   }
16625
16626   return SDValue();
16627 }
16628
16629 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
16630                                         const X86Subtarget* Subtarget) {
16631   MVT VT = Op.getSimpleValueType();
16632   SDLoc dl(Op);
16633   SDValue R = Op.getOperand(0);
16634   SDValue Amt = Op.getOperand(1);
16635
16636   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
16637     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
16638
16639   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
16640     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
16641
16642   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
16643     SDValue BaseShAmt;
16644     EVT EltVT = VT.getVectorElementType();
16645
16646     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
16647       // Check if this build_vector node is doing a splat.
16648       // If so, then set BaseShAmt equal to the splat value.
16649       BaseShAmt = BV->getSplatValue();
16650       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
16651         BaseShAmt = SDValue();
16652     } else {
16653       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
16654         Amt = Amt.getOperand(0);
16655
16656       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
16657       if (SVN && SVN->isSplat()) {
16658         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
16659         SDValue InVec = Amt.getOperand(0);
16660         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
16661           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
16662                  "Unexpected shuffle index found!");
16663           BaseShAmt = InVec.getOperand(SplatIdx);
16664         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
16665            if (ConstantSDNode *C =
16666                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
16667              if (C->getZExtValue() == SplatIdx)
16668                BaseShAmt = InVec.getOperand(1);
16669            }
16670         }
16671
16672         if (!BaseShAmt)
16673           // Avoid introducing an extract element from a shuffle.
16674           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
16675                                   DAG.getIntPtrConstant(SplatIdx, dl));
16676       }
16677     }
16678
16679     if (BaseShAmt.getNode()) {
16680       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
16681       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
16682         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
16683       else if (EltVT.bitsLT(MVT::i32))
16684         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
16685
16686       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
16687     }
16688   }
16689
16690   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16691   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
16692       Amt.getOpcode() == ISD::BITCAST &&
16693       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16694     Amt = Amt.getOperand(0);
16695     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16696                      VT.getVectorNumElements();
16697     std::vector<SDValue> Vals(Ratio);
16698     for (unsigned i = 0; i != Ratio; ++i)
16699       Vals[i] = Amt.getOperand(i);
16700     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16701       for (unsigned j = 0; j != Ratio; ++j)
16702         if (Vals[j] != Amt.getOperand(i + j))
16703           return SDValue();
16704     }
16705     return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
16706   }
16707   return SDValue();
16708 }
16709
16710 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16711                           SelectionDAG &DAG) {
16712   MVT VT = Op.getSimpleValueType();
16713   SDLoc dl(Op);
16714   SDValue R = Op.getOperand(0);
16715   SDValue Amt = Op.getOperand(1);
16716
16717   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16718   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16719
16720   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
16721     return V;
16722
16723   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
16724       return V;
16725
16726   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
16727     return Op;
16728
16729   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
16730   // shifts per-lane and then shuffle the partial results back together.
16731   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
16732     // Splat the shift amounts so the scalar shifts above will catch it.
16733     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
16734     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
16735     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
16736     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
16737     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
16738   }
16739
16740   // If possible, lower this packed shift into a vector multiply instead of
16741   // expanding it into a sequence of scalar shifts.
16742   // Do this only if the vector shift count is a constant build_vector.
16743   if (Op.getOpcode() == ISD::SHL &&
16744       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16745        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16746       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16747     SmallVector<SDValue, 8> Elts;
16748     EVT SVT = VT.getScalarType();
16749     unsigned SVTBits = SVT.getSizeInBits();
16750     const APInt &One = APInt(SVTBits, 1);
16751     unsigned NumElems = VT.getVectorNumElements();
16752
16753     for (unsigned i=0; i !=NumElems; ++i) {
16754       SDValue Op = Amt->getOperand(i);
16755       if (Op->getOpcode() == ISD::UNDEF) {
16756         Elts.push_back(Op);
16757         continue;
16758       }
16759
16760       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16761       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16762       uint64_t ShAmt = C.getZExtValue();
16763       if (ShAmt >= SVTBits) {
16764         Elts.push_back(DAG.getUNDEF(SVT));
16765         continue;
16766       }
16767       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
16768     }
16769     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16770     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16771   }
16772
16773   // Lower SHL with variable shift amount.
16774   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16775     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
16776
16777     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
16778                      DAG.getConstant(0x3f800000U, dl, VT));
16779     Op = DAG.getBitcast(MVT::v4f32, Op);
16780     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16781     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16782   }
16783
16784   // If possible, lower this shift as a sequence of two shifts by
16785   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16786   // Example:
16787   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16788   //
16789   // Could be rewritten as:
16790   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16791   //
16792   // The advantage is that the two shifts from the example would be
16793   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16794   // the vector shift into four scalar shifts plus four pairs of vector
16795   // insert/extract.
16796   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16797       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16798     unsigned TargetOpcode = X86ISD::MOVSS;
16799     bool CanBeSimplified;
16800     // The splat value for the first packed shift (the 'X' from the example).
16801     SDValue Amt1 = Amt->getOperand(0);
16802     // The splat value for the second packed shift (the 'Y' from the example).
16803     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16804                                         Amt->getOperand(2);
16805
16806     // See if it is possible to replace this node with a sequence of
16807     // two shifts followed by a MOVSS/MOVSD
16808     if (VT == MVT::v4i32) {
16809       // Check if it is legal to use a MOVSS.
16810       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16811                         Amt2 == Amt->getOperand(3);
16812       if (!CanBeSimplified) {
16813         // Otherwise, check if we can still simplify this node using a MOVSD.
16814         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16815                           Amt->getOperand(2) == Amt->getOperand(3);
16816         TargetOpcode = X86ISD::MOVSD;
16817         Amt2 = Amt->getOperand(2);
16818       }
16819     } else {
16820       // Do similar checks for the case where the machine value type
16821       // is MVT::v8i16.
16822       CanBeSimplified = Amt1 == Amt->getOperand(1);
16823       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16824         CanBeSimplified = Amt2 == Amt->getOperand(i);
16825
16826       if (!CanBeSimplified) {
16827         TargetOpcode = X86ISD::MOVSD;
16828         CanBeSimplified = true;
16829         Amt2 = Amt->getOperand(4);
16830         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16831           CanBeSimplified = Amt1 == Amt->getOperand(i);
16832         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16833           CanBeSimplified = Amt2 == Amt->getOperand(j);
16834       }
16835     }
16836
16837     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16838         isa<ConstantSDNode>(Amt2)) {
16839       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16840       EVT CastVT = MVT::v4i32;
16841       SDValue Splat1 =
16842         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
16843       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16844       SDValue Splat2 =
16845         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
16846       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16847       if (TargetOpcode == X86ISD::MOVSD)
16848         CastVT = MVT::v2i64;
16849       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
16850       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
16851       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16852                                             BitCast1, DAG);
16853       return DAG.getBitcast(VT, Result);
16854     }
16855   }
16856
16857   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16858     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
16859     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, dl, VT));
16860
16861     SDValue VSelM = DAG.getConstant(0x80, dl, VT);
16862     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16863     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16864
16865     // r = VSELECT(r, shl(r, 4), a);
16866     SDValue M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(4, dl, VT));
16867     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16868
16869     // a += a
16870     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16871     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16872     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16873
16874     // r = VSELECT(r, shl(r, 2), a);
16875     M = DAG.getNode(ISD::SHL, dl, VT, R, DAG.getConstant(2, dl, VT));
16876     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16877
16878     // a += a
16879     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16880     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16881     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16882
16883     // return VSELECT(r, r+r, a);
16884     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16885                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16886     return R;
16887   }
16888
16889   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16890   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16891   // solution better.
16892   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16893     MVT ExtVT = MVT::v8i32;
16894     unsigned ExtOpc =
16895         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
16896     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
16897     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
16898     return DAG.getNode(ISD::TRUNCATE, dl, VT,
16899                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
16900   }
16901
16902   if (Subtarget->hasInt256() && VT == MVT::v16i16) {
16903     MVT ExtVT = MVT::v8i32;
16904     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
16905     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
16906     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
16907     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
16908     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
16909     ALo = DAG.getBitcast(ExtVT, ALo);
16910     AHi = DAG.getBitcast(ExtVT, AHi);
16911     RLo = DAG.getBitcast(ExtVT, RLo);
16912     RHi = DAG.getBitcast(ExtVT, RHi);
16913     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
16914     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
16915     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
16916     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
16917     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
16918   }
16919
16920   // Decompose 256-bit shifts into smaller 128-bit shifts.
16921   if (VT.is256BitVector()) {
16922     unsigned NumElems = VT.getVectorNumElements();
16923     MVT EltVT = VT.getVectorElementType();
16924     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16925
16926     // Extract the two vectors
16927     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
16928     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
16929
16930     // Recreate the shift amount vectors
16931     SDValue Amt1, Amt2;
16932     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
16933       // Constant shift amount
16934       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
16935       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
16936       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
16937
16938       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
16939       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
16940     } else {
16941       // Variable shift amount
16942       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
16943       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
16944     }
16945
16946     // Issue new vector shifts for the smaller types
16947     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
16948     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
16949
16950     // Concatenate the result back
16951     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
16952   }
16953
16954   return SDValue();
16955 }
16956
16957 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
16958   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
16959   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
16960   // looks for this combo and may remove the "setcc" instruction if the "setcc"
16961   // has only one use.
16962   SDNode *N = Op.getNode();
16963   SDValue LHS = N->getOperand(0);
16964   SDValue RHS = N->getOperand(1);
16965   unsigned BaseOp = 0;
16966   unsigned Cond = 0;
16967   SDLoc DL(Op);
16968   switch (Op.getOpcode()) {
16969   default: llvm_unreachable("Unknown ovf instruction!");
16970   case ISD::SADDO:
16971     // A subtract of one will be selected as a INC. Note that INC doesn't
16972     // set CF, so we can't do this for UADDO.
16973     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16974       if (C->isOne()) {
16975         BaseOp = X86ISD::INC;
16976         Cond = X86::COND_O;
16977         break;
16978       }
16979     BaseOp = X86ISD::ADD;
16980     Cond = X86::COND_O;
16981     break;
16982   case ISD::UADDO:
16983     BaseOp = X86ISD::ADD;
16984     Cond = X86::COND_B;
16985     break;
16986   case ISD::SSUBO:
16987     // A subtract of one will be selected as a DEC. Note that DEC doesn't
16988     // set CF, so we can't do this for USUBO.
16989     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16990       if (C->isOne()) {
16991         BaseOp = X86ISD::DEC;
16992         Cond = X86::COND_O;
16993         break;
16994       }
16995     BaseOp = X86ISD::SUB;
16996     Cond = X86::COND_O;
16997     break;
16998   case ISD::USUBO:
16999     BaseOp = X86ISD::SUB;
17000     Cond = X86::COND_B;
17001     break;
17002   case ISD::SMULO:
17003     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
17004     Cond = X86::COND_O;
17005     break;
17006   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
17007     if (N->getValueType(0) == MVT::i8) {
17008       BaseOp = X86ISD::UMUL8;
17009       Cond = X86::COND_O;
17010       break;
17011     }
17012     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
17013                                  MVT::i32);
17014     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
17015
17016     SDValue SetCC =
17017       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
17018                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
17019                   SDValue(Sum.getNode(), 2));
17020
17021     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17022   }
17023   }
17024
17025   // Also sets EFLAGS.
17026   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
17027   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
17028
17029   SDValue SetCC =
17030     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
17031                 DAG.getConstant(Cond, DL, MVT::i32),
17032                 SDValue(Sum.getNode(), 1));
17033
17034   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17035 }
17036
17037 /// Returns true if the operand type is exactly twice the native width, and
17038 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
17039 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
17040 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
17041 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
17042   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
17043
17044   if (OpWidth == 64)
17045     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
17046   else if (OpWidth == 128)
17047     return Subtarget->hasCmpxchg16b();
17048   else
17049     return false;
17050 }
17051
17052 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
17053   return needsCmpXchgNb(SI->getValueOperand()->getType());
17054 }
17055
17056 // Note: this turns large loads into lock cmpxchg8b/16b.
17057 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
17058 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
17059   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
17060   return needsCmpXchgNb(PTy->getElementType());
17061 }
17062
17063 TargetLoweringBase::AtomicRMWExpansionKind
17064 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
17065   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17066   const Type *MemType = AI->getType();
17067
17068   // If the operand is too big, we must see if cmpxchg8/16b is available
17069   // and default to library calls otherwise.
17070   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
17071     return needsCmpXchgNb(MemType) ? AtomicRMWExpansionKind::CmpXChg
17072                                    : AtomicRMWExpansionKind::None;
17073   }
17074
17075   AtomicRMWInst::BinOp Op = AI->getOperation();
17076   switch (Op) {
17077   default:
17078     llvm_unreachable("Unknown atomic operation");
17079   case AtomicRMWInst::Xchg:
17080   case AtomicRMWInst::Add:
17081   case AtomicRMWInst::Sub:
17082     // It's better to use xadd, xsub or xchg for these in all cases.
17083     return AtomicRMWExpansionKind::None;
17084   case AtomicRMWInst::Or:
17085   case AtomicRMWInst::And:
17086   case AtomicRMWInst::Xor:
17087     // If the atomicrmw's result isn't actually used, we can just add a "lock"
17088     // prefix to a normal instruction for these operations.
17089     return !AI->use_empty() ? AtomicRMWExpansionKind::CmpXChg
17090                             : AtomicRMWExpansionKind::None;
17091   case AtomicRMWInst::Nand:
17092   case AtomicRMWInst::Max:
17093   case AtomicRMWInst::Min:
17094   case AtomicRMWInst::UMax:
17095   case AtomicRMWInst::UMin:
17096     // These always require a non-trivial set of data operations on x86. We must
17097     // use a cmpxchg loop.
17098     return AtomicRMWExpansionKind::CmpXChg;
17099   }
17100 }
17101
17102 static bool hasMFENCE(const X86Subtarget& Subtarget) {
17103   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
17104   // no-sse2). There isn't any reason to disable it if the target processor
17105   // supports it.
17106   return Subtarget.hasSSE2() || Subtarget.is64Bit();
17107 }
17108
17109 LoadInst *
17110 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
17111   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17112   const Type *MemType = AI->getType();
17113   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
17114   // there is no benefit in turning such RMWs into loads, and it is actually
17115   // harmful as it introduces a mfence.
17116   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
17117     return nullptr;
17118
17119   auto Builder = IRBuilder<>(AI);
17120   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
17121   auto SynchScope = AI->getSynchScope();
17122   // We must restrict the ordering to avoid generating loads with Release or
17123   // ReleaseAcquire orderings.
17124   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
17125   auto Ptr = AI->getPointerOperand();
17126
17127   // Before the load we need a fence. Here is an example lifted from
17128   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
17129   // is required:
17130   // Thread 0:
17131   //   x.store(1, relaxed);
17132   //   r1 = y.fetch_add(0, release);
17133   // Thread 1:
17134   //   y.fetch_add(42, acquire);
17135   //   r2 = x.load(relaxed);
17136   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
17137   // lowered to just a load without a fence. A mfence flushes the store buffer,
17138   // making the optimization clearly correct.
17139   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
17140   // otherwise, we might be able to be more agressive on relaxed idempotent
17141   // rmw. In practice, they do not look useful, so we don't try to be
17142   // especially clever.
17143   if (SynchScope == SingleThread)
17144     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
17145     // the IR level, so we must wrap it in an intrinsic.
17146     return nullptr;
17147
17148   if (!hasMFENCE(*Subtarget))
17149     // FIXME: it might make sense to use a locked operation here but on a
17150     // different cache-line to prevent cache-line bouncing. In practice it
17151     // is probably a small win, and x86 processors without mfence are rare
17152     // enough that we do not bother.
17153     return nullptr;
17154
17155   Function *MFence =
17156       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
17157   Builder.CreateCall(MFence, {});
17158
17159   // Finally we can emit the atomic load.
17160   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
17161           AI->getType()->getPrimitiveSizeInBits());
17162   Loaded->setAtomic(Order, SynchScope);
17163   AI->replaceAllUsesWith(Loaded);
17164   AI->eraseFromParent();
17165   return Loaded;
17166 }
17167
17168 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
17169                                  SelectionDAG &DAG) {
17170   SDLoc dl(Op);
17171   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
17172     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
17173   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
17174     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
17175
17176   // The only fence that needs an instruction is a sequentially-consistent
17177   // cross-thread fence.
17178   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
17179     if (hasMFENCE(*Subtarget))
17180       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
17181
17182     SDValue Chain = Op.getOperand(0);
17183     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
17184     SDValue Ops[] = {
17185       DAG.getRegister(X86::ESP, MVT::i32),     // Base
17186       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
17187       DAG.getRegister(0, MVT::i32),            // Index
17188       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
17189       DAG.getRegister(0, MVT::i32),            // Segment.
17190       Zero,
17191       Chain
17192     };
17193     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
17194     return SDValue(Res, 0);
17195   }
17196
17197   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
17198   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
17199 }
17200
17201 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
17202                              SelectionDAG &DAG) {
17203   MVT T = Op.getSimpleValueType();
17204   SDLoc DL(Op);
17205   unsigned Reg = 0;
17206   unsigned size = 0;
17207   switch(T.SimpleTy) {
17208   default: llvm_unreachable("Invalid value type!");
17209   case MVT::i8:  Reg = X86::AL;  size = 1; break;
17210   case MVT::i16: Reg = X86::AX;  size = 2; break;
17211   case MVT::i32: Reg = X86::EAX; size = 4; break;
17212   case MVT::i64:
17213     assert(Subtarget->is64Bit() && "Node not type legal!");
17214     Reg = X86::RAX; size = 8;
17215     break;
17216   }
17217   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
17218                                   Op.getOperand(2), SDValue());
17219   SDValue Ops[] = { cpIn.getValue(0),
17220                     Op.getOperand(1),
17221                     Op.getOperand(3),
17222                     DAG.getTargetConstant(size, DL, MVT::i8),
17223                     cpIn.getValue(1) };
17224   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17225   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
17226   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
17227                                            Ops, T, MMO);
17228
17229   SDValue cpOut =
17230     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
17231   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
17232                                       MVT::i32, cpOut.getValue(2));
17233   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
17234                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
17235                                 EFLAGS);
17236
17237   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
17238   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
17239   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
17240   return SDValue();
17241 }
17242
17243 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
17244                             SelectionDAG &DAG) {
17245   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
17246   MVT DstVT = Op.getSimpleValueType();
17247
17248   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
17249     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17250     if (DstVT != MVT::f64)
17251       // This conversion needs to be expanded.
17252       return SDValue();
17253
17254     SDValue InVec = Op->getOperand(0);
17255     SDLoc dl(Op);
17256     unsigned NumElts = SrcVT.getVectorNumElements();
17257     EVT SVT = SrcVT.getVectorElementType();
17258
17259     // Widen the vector in input in the case of MVT::v2i32.
17260     // Example: from MVT::v2i32 to MVT::v4i32.
17261     SmallVector<SDValue, 16> Elts;
17262     for (unsigned i = 0, e = NumElts; i != e; ++i)
17263       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
17264                                  DAG.getIntPtrConstant(i, dl)));
17265
17266     // Explicitly mark the extra elements as Undef.
17267     Elts.append(NumElts, DAG.getUNDEF(SVT));
17268
17269     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17270     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
17271     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
17272     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
17273                        DAG.getIntPtrConstant(0, dl));
17274   }
17275
17276   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
17277          Subtarget->hasMMX() && "Unexpected custom BITCAST");
17278   assert((DstVT == MVT::i64 ||
17279           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
17280          "Unexpected custom BITCAST");
17281   // i64 <=> MMX conversions are Legal.
17282   if (SrcVT==MVT::i64 && DstVT.isVector())
17283     return Op;
17284   if (DstVT==MVT::i64 && SrcVT.isVector())
17285     return Op;
17286   // MMX <=> MMX conversions are Legal.
17287   if (SrcVT.isVector() && DstVT.isVector())
17288     return Op;
17289   // All other conversions need to be expanded.
17290   return SDValue();
17291 }
17292
17293 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
17294                                   const X86Subtarget *Subtarget,
17295                                   SelectionDAG &DAG) {
17296   EVT VT = Op.getValueType();
17297   MVT EltVT = VT.getVectorElementType().getSimpleVT();
17298   unsigned VecSize = VT.getSizeInBits();
17299
17300   // Implement a lookup table in register by using an algorithm based on:
17301   // http://wm.ite.pl/articles/sse-popcount.html
17302   //
17303   // The general idea is that every lower byte nibble in the input vector is an
17304   // index into a in-register pre-computed pop count table. We then split up the
17305   // input vector in two new ones: (1) a vector with only the shifted-right
17306   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
17307   // masked out higher ones) for each byte. PSHUB is used separately with both
17308   // to index the in-register table. Next, both are added and the result is a
17309   // i8 vector where each element contains the pop count for input byte.
17310   //
17311   // To obtain the pop count for elements != i8, we follow up with the same
17312   // approach and use additional tricks as described below.
17313   //
17314   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
17315                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
17316                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
17317                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
17318
17319   int NumByteElts = VecSize / 8;
17320   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
17321   SDValue In = DAG.getBitcast(ByteVecVT, Op);
17322   SmallVector<SDValue, 16> LUTVec;
17323   for (int i = 0; i < NumByteElts; ++i)
17324     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
17325   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
17326   SmallVector<SDValue, 16> Mask0F(NumByteElts,
17327                                   DAG.getConstant(0x0F, DL, MVT::i8));
17328   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
17329
17330   // High nibbles
17331   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
17332   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
17333   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
17334
17335   // Low nibbles
17336   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
17337
17338   // The input vector is used as the shuffle mask that index elements into the
17339   // LUT. After counting low and high nibbles, add the vector to obtain the
17340   // final pop count per i8 element.
17341   SDValue HighPopCnt =
17342       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
17343   SDValue LowPopCnt =
17344       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
17345   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
17346
17347   if (EltVT == MVT::i8)
17348     return PopCnt;
17349
17350   // PSADBW instruction horizontally add all bytes and leave the result in i64
17351   // chunks, thus directly computes the pop count for v2i64 and v4i64.
17352   if (EltVT == MVT::i64) {
17353     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17354     PopCnt = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, PopCnt, Zeros);
17355     return DAG.getBitcast(VT, PopCnt);
17356   }
17357
17358   int NumI64Elts = VecSize / 64;
17359   MVT VecI64VT = MVT::getVectorVT(MVT::i64, NumI64Elts);
17360
17361   if (EltVT == MVT::i32) {
17362     // We unpack the low half and high half into i32s interleaved with zeros so
17363     // that we can use PSADBW to horizontally sum them. The most useful part of
17364     // this is that it lines up the results of two PSADBW instructions to be
17365     // two v2i64 vectors which concatenated are the 4 population counts. We can
17366     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
17367     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
17368     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, PopCnt, Zeros);
17369     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, PopCnt, Zeros);
17370
17371     // Do the horizontal sums into two v2i64s.
17372     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
17373     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17374                       DAG.getBitcast(ByteVecVT, Low), Zeros);
17375     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
17376                        DAG.getBitcast(ByteVecVT, High), Zeros);
17377
17378     // Merge them together.
17379     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
17380     PopCnt = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
17381                          DAG.getBitcast(ShortVecVT, Low),
17382                          DAG.getBitcast(ShortVecVT, High));
17383
17384     return DAG.getBitcast(VT, PopCnt);
17385   }
17386
17387   // To obtain pop count for each i16 element, shuffle the byte pop count to get
17388   // even and odd elements into distinct vectors, add them and zero-extend each
17389   // i8 elemento into i16, i.e.:
17390   //
17391   //  B -> pop count per i8
17392   //  W -> pop count per i16
17393   //
17394   //  Y = shuffle B, undef <0, 2, ...>
17395   //  Z = shuffle B, undef <1, 3, ...>
17396   //  W = zext <... x i8> to <... x i16> (Y + Z)
17397   //
17398   // Use a byte shuffle mask that matches PSHUFB.
17399   //
17400   assert(EltVT == MVT::i16 && "Unknown how to handle type");
17401   SDValue Undef = DAG.getUNDEF(ByteVecVT);
17402   SmallVector<int, 32> MaskA, MaskB;
17403
17404   // We can't use PSHUFB across lanes, so do the shuffle and sum inside each
17405   // 128-bit lane, and then collapse the result.
17406   int NumLanes = NumByteElts / 16;
17407   assert(NumByteElts % 16 == 0 && "Must have 16-byte multiple vectors!");
17408   for (int i = 0; i < NumLanes; ++i) {
17409     for (int j = 0; j < 8; ++j) {
17410       MaskA.push_back(i * 16 + j * 2);
17411       MaskB.push_back(i * 16 + (j * 2) + 1);
17412     }
17413     MaskA.append((size_t)8, -1);
17414     MaskB.append((size_t)8, -1);
17415   }
17416
17417   SDValue ShuffA = DAG.getVectorShuffle(ByteVecVT, DL, PopCnt, Undef, MaskA);
17418   SDValue ShuffB = DAG.getVectorShuffle(ByteVecVT, DL, PopCnt, Undef, MaskB);
17419   PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, ShuffA, ShuffB);
17420
17421   SmallVector<int, 4> Mask;
17422   for (int i = 0; i < NumLanes; ++i)
17423     Mask.push_back(2 * i);
17424   Mask.append((size_t)NumLanes, -1);
17425
17426   PopCnt = DAG.getBitcast(VecI64VT, PopCnt);
17427   PopCnt =
17428       DAG.getVectorShuffle(VecI64VT, DL, PopCnt, DAG.getUNDEF(VecI64VT), Mask);
17429   PopCnt = DAG.getBitcast(ByteVecVT, PopCnt);
17430
17431   // Zero extend i8s into i16 elts
17432   SmallVector<int, 16> ZExtInRegMask;
17433   for (int i = 0; i < NumByteElts / 2; ++i) {
17434     ZExtInRegMask.push_back(i);
17435     ZExtInRegMask.push_back(NumByteElts);
17436   }
17437
17438   return DAG.getBitcast(
17439       VT, DAG.getVectorShuffle(ByteVecVT, DL, PopCnt,
17440                                getZeroVector(ByteVecVT, Subtarget, DAG, DL),
17441                                ZExtInRegMask));
17442 }
17443
17444 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
17445                                        const X86Subtarget *Subtarget,
17446                                        SelectionDAG &DAG) {
17447   MVT VT = Op.getSimpleValueType();
17448   assert(VT.is128BitVector() &&
17449          "Only 128-bit vector bitmath lowering supported.");
17450
17451   int VecSize = VT.getSizeInBits();
17452   MVT EltVT = VT.getVectorElementType();
17453   int Len = EltVT.getSizeInBits();
17454
17455   // This is the vectorized version of the "best" algorithm from
17456   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
17457   // with a minor tweak to use a series of adds + shifts instead of vector
17458   // multiplications. Implemented for all integer vector types. We only use
17459   // this when we don't have SSSE3 which allows a LUT-based lowering that is
17460   // much faster, even faster than using native popcnt instructions.
17461
17462   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
17463     MVT VT = V.getSimpleValueType();
17464     SmallVector<SDValue, 32> Shifters(
17465         VT.getVectorNumElements(),
17466         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
17467     return DAG.getNode(OpCode, DL, VT, V,
17468                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
17469   };
17470   auto GetMask = [&](SDValue V, APInt Mask) {
17471     MVT VT = V.getSimpleValueType();
17472     SmallVector<SDValue, 32> Masks(
17473         VT.getVectorNumElements(),
17474         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
17475     return DAG.getNode(ISD::AND, DL, VT, V,
17476                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
17477   };
17478
17479   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
17480   // x86, so set the SRL type to have elements at least i16 wide. This is
17481   // correct because all of our SRLs are followed immediately by a mask anyways
17482   // that handles any bits that sneak into the high bits of the byte elements.
17483   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
17484
17485   SDValue V = Op;
17486
17487   // v = v - ((v >> 1) & 0x55555555...)
17488   SDValue Srl =
17489       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
17490   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
17491   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
17492
17493   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
17494   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
17495   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
17496   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
17497   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
17498
17499   // v = (v + (v >> 4)) & 0x0F0F0F0F...
17500   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
17501   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
17502   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
17503
17504   // At this point, V contains the byte-wise population count, and we are
17505   // merely doing a horizontal sum if necessary to get the wider element
17506   // counts.
17507   //
17508   // FIXME: There is a different lowering strategy above for the horizontal sum
17509   // of byte-wise population counts. This one and that one should be merged,
17510   // using the fastest of the two for each size.
17511   MVT ByteVT = MVT::getVectorVT(MVT::i8, VecSize / 8);
17512   MVT ShiftVT = MVT::getVectorVT(MVT::i64, VecSize / 64);
17513   V = DAG.getBitcast(ByteVT, V);
17514   assert(Len <= 64 && "We don't support element sizes of more than 64 bits!");
17515   assert(isPowerOf2_32(Len) && "Only power of two element sizes supported!");
17516   for (int i = Len; i > 8; i /= 2) {
17517     SDValue Shl = DAG.getBitcast(
17518         ByteVT, GetShift(ISD::SHL, DAG.getBitcast(ShiftVT, V), i / 2));
17519     V = DAG.getNode(ISD::ADD, DL, ByteVT, V, Shl);
17520   }
17521
17522   // The high byte now contains the sum of the element bytes. Shift it right
17523   // (if needed) to make it the low byte.
17524   V = DAG.getBitcast(VT, V);
17525   if (Len > 8)
17526     V = GetShift(ISD::SRL, V, Len - 8);
17527
17528   return V;
17529 }
17530
17531 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17532                                 SelectionDAG &DAG) {
17533   MVT VT = Op.getSimpleValueType();
17534   // FIXME: Need to add AVX-512 support here!
17535   assert((VT.is256BitVector() || VT.is128BitVector()) &&
17536          "Unknown CTPOP type to handle");
17537   SDLoc DL(Op.getNode());
17538   SDValue Op0 = Op.getOperand(0);
17539
17540   if (!Subtarget->hasSSSE3()) {
17541     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
17542     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
17543     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
17544   }
17545
17546   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
17547     unsigned NumElems = VT.getVectorNumElements();
17548
17549     // Extract each 128-bit vector, compute pop count and concat the result.
17550     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
17551     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
17552
17553     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
17554                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
17555                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
17556   }
17557
17558   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
17559 }
17560
17561 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17562                           SelectionDAG &DAG) {
17563   assert(Op.getValueType().isVector() &&
17564          "We only do custom lowering for vector population count.");
17565   return LowerVectorCTPOP(Op, Subtarget, DAG);
17566 }
17567
17568 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
17569   SDNode *Node = Op.getNode();
17570   SDLoc dl(Node);
17571   EVT T = Node->getValueType(0);
17572   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
17573                               DAG.getConstant(0, dl, T), Node->getOperand(2));
17574   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
17575                        cast<AtomicSDNode>(Node)->getMemoryVT(),
17576                        Node->getOperand(0),
17577                        Node->getOperand(1), negOp,
17578                        cast<AtomicSDNode>(Node)->getMemOperand(),
17579                        cast<AtomicSDNode>(Node)->getOrdering(),
17580                        cast<AtomicSDNode>(Node)->getSynchScope());
17581 }
17582
17583 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
17584   SDNode *Node = Op.getNode();
17585   SDLoc dl(Node);
17586   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
17587
17588   // Convert seq_cst store -> xchg
17589   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
17590   // FIXME: On 32-bit, store -> fist or movq would be more efficient
17591   //        (The only way to get a 16-byte store is cmpxchg16b)
17592   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
17593   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
17594       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
17595     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
17596                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
17597                                  Node->getOperand(0),
17598                                  Node->getOperand(1), Node->getOperand(2),
17599                                  cast<AtomicSDNode>(Node)->getMemOperand(),
17600                                  cast<AtomicSDNode>(Node)->getOrdering(),
17601                                  cast<AtomicSDNode>(Node)->getSynchScope());
17602     return Swap.getValue(1);
17603   }
17604   // Other atomic stores have a simple pattern.
17605   return Op;
17606 }
17607
17608 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
17609   EVT VT = Op.getNode()->getSimpleValueType(0);
17610
17611   // Let legalize expand this if it isn't a legal type yet.
17612   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
17613     return SDValue();
17614
17615   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17616
17617   unsigned Opc;
17618   bool ExtraOp = false;
17619   switch (Op.getOpcode()) {
17620   default: llvm_unreachable("Invalid code");
17621   case ISD::ADDC: Opc = X86ISD::ADD; break;
17622   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
17623   case ISD::SUBC: Opc = X86ISD::SUB; break;
17624   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
17625   }
17626
17627   if (!ExtraOp)
17628     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17629                        Op.getOperand(1));
17630   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17631                      Op.getOperand(1), Op.getOperand(2));
17632 }
17633
17634 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
17635                             SelectionDAG &DAG) {
17636   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
17637
17638   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
17639   // which returns the values as { float, float } (in XMM0) or
17640   // { double, double } (which is returned in XMM0, XMM1).
17641   SDLoc dl(Op);
17642   SDValue Arg = Op.getOperand(0);
17643   EVT ArgVT = Arg.getValueType();
17644   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17645
17646   TargetLowering::ArgListTy Args;
17647   TargetLowering::ArgListEntry Entry;
17648
17649   Entry.Node = Arg;
17650   Entry.Ty = ArgTy;
17651   Entry.isSExt = false;
17652   Entry.isZExt = false;
17653   Args.push_back(Entry);
17654
17655   bool isF64 = ArgVT == MVT::f64;
17656   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
17657   // the small struct {f32, f32} is returned in (eax, edx). For f64,
17658   // the results are returned via SRet in memory.
17659   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
17660   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17661   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
17662
17663   Type *RetTy = isF64
17664     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
17665     : (Type*)VectorType::get(ArgTy, 4);
17666
17667   TargetLowering::CallLoweringInfo CLI(DAG);
17668   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
17669     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
17670
17671   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
17672
17673   if (isF64)
17674     // Returned in xmm0 and xmm1.
17675     return CallResult.first;
17676
17677   // Returned in bits 0:31 and 32:64 xmm0.
17678   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17679                                CallResult.first, DAG.getIntPtrConstant(0, dl));
17680   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17681                                CallResult.first, DAG.getIntPtrConstant(1, dl));
17682   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
17683   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
17684 }
17685
17686 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
17687                              SelectionDAG &DAG) {
17688   assert(Subtarget->hasAVX512() &&
17689          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17690
17691   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
17692   EVT VT = N->getValue().getValueType();
17693   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
17694   SDLoc dl(Op);
17695
17696   // X86 scatter kills mask register, so its type should be added to
17697   // the list of return values
17698   if (N->getNumValues() == 1) {
17699     SDValue Index = N->getIndex();
17700     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17701         !Index.getValueType().is512BitVector())
17702       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17703
17704     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
17705     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17706                       N->getOperand(3), Index };
17707
17708     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
17709     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
17710     return SDValue(NewScatter.getNode(), 0);
17711   }
17712   return Op;
17713 }
17714
17715 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
17716                             SelectionDAG &DAG) {
17717   assert(Subtarget->hasAVX512() &&
17718          "MGATHER/MSCATTER are supported on AVX-512 arch only");
17719
17720   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
17721   EVT VT = Op.getValueType();
17722   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
17723   SDLoc dl(Op);
17724
17725   SDValue Index = N->getIndex();
17726   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
17727       !Index.getValueType().is512BitVector()) {
17728     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
17729     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
17730                       N->getOperand(3), Index };
17731     DAG.UpdateNodeOperands(N, Ops);
17732   }
17733   return Op;
17734 }
17735
17736 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
17737                                                     SelectionDAG &DAG) const {
17738   // TODO: Eventually, the lowering of these nodes should be informed by or
17739   // deferred to the GC strategy for the function in which they appear. For
17740   // now, however, they must be lowered to something. Since they are logically
17741   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17742   // require special handling for these nodes), lower them as literal NOOPs for
17743   // the time being.
17744   SmallVector<SDValue, 2> Ops;
17745
17746   Ops.push_back(Op.getOperand(0));
17747   if (Op->getGluedNode())
17748     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17749
17750   SDLoc OpDL(Op);
17751   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17752   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17753
17754   return NOOP;
17755 }
17756
17757 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
17758                                                   SelectionDAG &DAG) const {
17759   // TODO: Eventually, the lowering of these nodes should be informed by or
17760   // deferred to the GC strategy for the function in which they appear. For
17761   // now, however, they must be lowered to something. Since they are logically
17762   // no-ops in the case of a null GC strategy (or a GC strategy which does not
17763   // require special handling for these nodes), lower them as literal NOOPs for
17764   // the time being.
17765   SmallVector<SDValue, 2> Ops;
17766
17767   Ops.push_back(Op.getOperand(0));
17768   if (Op->getGluedNode())
17769     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
17770
17771   SDLoc OpDL(Op);
17772   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
17773   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
17774
17775   return NOOP;
17776 }
17777
17778 /// LowerOperation - Provide custom lowering hooks for some operations.
17779 ///
17780 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
17781   switch (Op.getOpcode()) {
17782   default: llvm_unreachable("Should not custom lower this!");
17783   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
17784   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
17785     return LowerCMP_SWAP(Op, Subtarget, DAG);
17786   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
17787   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
17788   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
17789   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
17790   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
17791   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
17792   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
17793   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
17794   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
17795   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
17796   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
17797   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
17798   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
17799   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
17800   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
17801   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
17802   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
17803   case ISD::SHL_PARTS:
17804   case ISD::SRA_PARTS:
17805   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
17806   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
17807   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
17808   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
17809   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
17810   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
17811   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
17812   case ISD::SIGN_EXTEND_VECTOR_INREG:
17813     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
17814   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
17815   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
17816   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
17817   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
17818   case ISD::FABS:
17819   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
17820   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
17821   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
17822   case ISD::SETCC:              return LowerSETCC(Op, DAG);
17823   case ISD::SELECT:             return LowerSELECT(Op, DAG);
17824   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
17825   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
17826   case ISD::VASTART:            return LowerVASTART(Op, DAG);
17827   case ISD::VAARG:              return LowerVAARG(Op, DAG);
17828   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
17829   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
17830   case ISD::INTRINSIC_VOID:
17831   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
17832   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
17833   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
17834   case ISD::FRAME_TO_ARGS_OFFSET:
17835                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
17836   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
17837   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
17838   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
17839   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
17840   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
17841   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
17842   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
17843   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
17844   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
17845   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
17846   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
17847   case ISD::UMUL_LOHI:
17848   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
17849   case ISD::SRA:
17850   case ISD::SRL:
17851   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
17852   case ISD::SADDO:
17853   case ISD::UADDO:
17854   case ISD::SSUBO:
17855   case ISD::USUBO:
17856   case ISD::SMULO:
17857   case ISD::UMULO:              return LowerXALUO(Op, DAG);
17858   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
17859   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
17860   case ISD::ADDC:
17861   case ISD::ADDE:
17862   case ISD::SUBC:
17863   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
17864   case ISD::ADD:                return LowerADD(Op, DAG);
17865   case ISD::SUB:                return LowerSUB(Op, DAG);
17866   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
17867   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
17868   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
17869   case ISD::GC_TRANSITION_START:
17870                                 return LowerGC_TRANSITION_START(Op, DAG);
17871   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
17872   }
17873 }
17874
17875 /// ReplaceNodeResults - Replace a node with an illegal result type
17876 /// with a new node built out of custom code.
17877 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
17878                                            SmallVectorImpl<SDValue>&Results,
17879                                            SelectionDAG &DAG) const {
17880   SDLoc dl(N);
17881   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17882   switch (N->getOpcode()) {
17883   default:
17884     llvm_unreachable("Do not know how to custom type legalize this operation!");
17885   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
17886   case X86ISD::FMINC:
17887   case X86ISD::FMIN:
17888   case X86ISD::FMAXC:
17889   case X86ISD::FMAX: {
17890     EVT VT = N->getValueType(0);
17891     if (VT != MVT::v2f32)
17892       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
17893     SDValue UNDEF = DAG.getUNDEF(VT);
17894     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17895                               N->getOperand(0), UNDEF);
17896     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17897                               N->getOperand(1), UNDEF);
17898     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
17899     return;
17900   }
17901   case ISD::SIGN_EXTEND_INREG:
17902   case ISD::ADDC:
17903   case ISD::ADDE:
17904   case ISD::SUBC:
17905   case ISD::SUBE:
17906     // We don't want to expand or promote these.
17907     return;
17908   case ISD::SDIV:
17909   case ISD::UDIV:
17910   case ISD::SREM:
17911   case ISD::UREM:
17912   case ISD::SDIVREM:
17913   case ISD::UDIVREM: {
17914     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
17915     Results.push_back(V);
17916     return;
17917   }
17918   case ISD::FP_TO_SINT:
17919     // FP_TO_INT*_IN_MEM is not legal for f16 inputs.  Do not convert
17920     // (FP_TO_SINT (load f16)) to FP_TO_INT*.
17921     if (N->getOperand(0).getValueType() == MVT::f16)
17922       break;
17923     // fallthrough
17924   case ISD::FP_TO_UINT: {
17925     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
17926
17927     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
17928       return;
17929
17930     std::pair<SDValue,SDValue> Vals =
17931         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
17932     SDValue FIST = Vals.first, StackSlot = Vals.second;
17933     if (FIST.getNode()) {
17934       EVT VT = N->getValueType(0);
17935       // Return a load from the stack slot.
17936       if (StackSlot.getNode())
17937         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
17938                                       MachinePointerInfo(),
17939                                       false, false, false, 0));
17940       else
17941         Results.push_back(FIST);
17942     }
17943     return;
17944   }
17945   case ISD::UINT_TO_FP: {
17946     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17947     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
17948         N->getValueType(0) != MVT::v2f32)
17949       return;
17950     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
17951                                  N->getOperand(0));
17952     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
17953                                      MVT::f64);
17954     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
17955     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
17956                              DAG.getBitcast(MVT::v2i64, VBias));
17957     Or = DAG.getBitcast(MVT::v2f64, Or);
17958     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
17959     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
17960     return;
17961   }
17962   case ISD::FP_ROUND: {
17963     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
17964         return;
17965     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
17966     Results.push_back(V);
17967     return;
17968   }
17969   case ISD::FP_EXTEND: {
17970     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
17971     // No other ValueType for FP_EXTEND should reach this point.
17972     assert(N->getValueType(0) == MVT::v2f32 &&
17973            "Do not know how to legalize this Node");
17974     return;
17975   }
17976   case ISD::INTRINSIC_W_CHAIN: {
17977     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
17978     switch (IntNo) {
17979     default : llvm_unreachable("Do not know how to custom type "
17980                                "legalize this intrinsic operation!");
17981     case Intrinsic::x86_rdtsc:
17982       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17983                                      Results);
17984     case Intrinsic::x86_rdtscp:
17985       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
17986                                      Results);
17987     case Intrinsic::x86_rdpmc:
17988       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
17989     }
17990   }
17991   case ISD::READCYCLECOUNTER: {
17992     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17993                                    Results);
17994   }
17995   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
17996     EVT T = N->getValueType(0);
17997     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
17998     bool Regs64bit = T == MVT::i128;
17999     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
18000     SDValue cpInL, cpInH;
18001     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18002                         DAG.getConstant(0, dl, HalfT));
18003     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18004                         DAG.getConstant(1, dl, HalfT));
18005     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
18006                              Regs64bit ? X86::RAX : X86::EAX,
18007                              cpInL, SDValue());
18008     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
18009                              Regs64bit ? X86::RDX : X86::EDX,
18010                              cpInH, cpInL.getValue(1));
18011     SDValue swapInL, swapInH;
18012     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18013                           DAG.getConstant(0, dl, HalfT));
18014     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18015                           DAG.getConstant(1, dl, HalfT));
18016     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
18017                                Regs64bit ? X86::RBX : X86::EBX,
18018                                swapInL, cpInH.getValue(1));
18019     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
18020                                Regs64bit ? X86::RCX : X86::ECX,
18021                                swapInH, swapInL.getValue(1));
18022     SDValue Ops[] = { swapInH.getValue(0),
18023                       N->getOperand(1),
18024                       swapInH.getValue(1) };
18025     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18026     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
18027     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
18028                                   X86ISD::LCMPXCHG8_DAG;
18029     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
18030     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
18031                                         Regs64bit ? X86::RAX : X86::EAX,
18032                                         HalfT, Result.getValue(1));
18033     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
18034                                         Regs64bit ? X86::RDX : X86::EDX,
18035                                         HalfT, cpOutL.getValue(2));
18036     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
18037
18038     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
18039                                         MVT::i32, cpOutH.getValue(2));
18040     SDValue Success =
18041         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
18042                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
18043     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
18044
18045     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
18046     Results.push_back(Success);
18047     Results.push_back(EFLAGS.getValue(1));
18048     return;
18049   }
18050   case ISD::ATOMIC_SWAP:
18051   case ISD::ATOMIC_LOAD_ADD:
18052   case ISD::ATOMIC_LOAD_SUB:
18053   case ISD::ATOMIC_LOAD_AND:
18054   case ISD::ATOMIC_LOAD_OR:
18055   case ISD::ATOMIC_LOAD_XOR:
18056   case ISD::ATOMIC_LOAD_NAND:
18057   case ISD::ATOMIC_LOAD_MIN:
18058   case ISD::ATOMIC_LOAD_MAX:
18059   case ISD::ATOMIC_LOAD_UMIN:
18060   case ISD::ATOMIC_LOAD_UMAX:
18061   case ISD::ATOMIC_LOAD: {
18062     // Delegate to generic TypeLegalization. Situations we can really handle
18063     // should have already been dealt with by AtomicExpandPass.cpp.
18064     break;
18065   }
18066   case ISD::BITCAST: {
18067     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18068     EVT DstVT = N->getValueType(0);
18069     EVT SrcVT = N->getOperand(0)->getValueType(0);
18070
18071     if (SrcVT != MVT::f64 ||
18072         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
18073       return;
18074
18075     unsigned NumElts = DstVT.getVectorNumElements();
18076     EVT SVT = DstVT.getVectorElementType();
18077     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18078     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
18079                                    MVT::v2f64, N->getOperand(0));
18080     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
18081
18082     if (ExperimentalVectorWideningLegalization) {
18083       // If we are legalizing vectors by widening, we already have the desired
18084       // legal vector type, just return it.
18085       Results.push_back(ToVecInt);
18086       return;
18087     }
18088
18089     SmallVector<SDValue, 8> Elts;
18090     for (unsigned i = 0, e = NumElts; i != e; ++i)
18091       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
18092                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
18093
18094     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
18095   }
18096   }
18097 }
18098
18099 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
18100   switch ((X86ISD::NodeType)Opcode) {
18101   case X86ISD::FIRST_NUMBER:       break;
18102   case X86ISD::BSF:                return "X86ISD::BSF";
18103   case X86ISD::BSR:                return "X86ISD::BSR";
18104   case X86ISD::SHLD:               return "X86ISD::SHLD";
18105   case X86ISD::SHRD:               return "X86ISD::SHRD";
18106   case X86ISD::FAND:               return "X86ISD::FAND";
18107   case X86ISD::FANDN:              return "X86ISD::FANDN";
18108   case X86ISD::FOR:                return "X86ISD::FOR";
18109   case X86ISD::FXOR:               return "X86ISD::FXOR";
18110   case X86ISD::FSRL:               return "X86ISD::FSRL";
18111   case X86ISD::FILD:               return "X86ISD::FILD";
18112   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
18113   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
18114   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
18115   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
18116   case X86ISD::FLD:                return "X86ISD::FLD";
18117   case X86ISD::FST:                return "X86ISD::FST";
18118   case X86ISD::CALL:               return "X86ISD::CALL";
18119   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
18120   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
18121   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
18122   case X86ISD::BT:                 return "X86ISD::BT";
18123   case X86ISD::CMP:                return "X86ISD::CMP";
18124   case X86ISD::COMI:               return "X86ISD::COMI";
18125   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
18126   case X86ISD::CMPM:               return "X86ISD::CMPM";
18127   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
18128   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
18129   case X86ISD::SETCC:              return "X86ISD::SETCC";
18130   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
18131   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
18132   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
18133   case X86ISD::CMOV:               return "X86ISD::CMOV";
18134   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
18135   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
18136   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
18137   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
18138   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
18139   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
18140   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
18141   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
18142   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
18143   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
18144   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
18145   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
18146   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
18147   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
18148   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
18149   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
18150   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
18151   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
18152   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
18153   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
18154   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
18155   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
18156   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
18157   case X86ISD::HADD:               return "X86ISD::HADD";
18158   case X86ISD::HSUB:               return "X86ISD::HSUB";
18159   case X86ISD::FHADD:              return "X86ISD::FHADD";
18160   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
18161   case X86ISD::UMAX:               return "X86ISD::UMAX";
18162   case X86ISD::UMIN:               return "X86ISD::UMIN";
18163   case X86ISD::SMAX:               return "X86ISD::SMAX";
18164   case X86ISD::SMIN:               return "X86ISD::SMIN";
18165   case X86ISD::FMAX:               return "X86ISD::FMAX";
18166   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
18167   case X86ISD::FMIN:               return "X86ISD::FMIN";
18168   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
18169   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
18170   case X86ISD::FMINC:              return "X86ISD::FMINC";
18171   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
18172   case X86ISD::FRCP:               return "X86ISD::FRCP";
18173   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
18174   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
18175   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
18176   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
18177   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
18178   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
18179   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
18180   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
18181   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
18182   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
18183   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
18184   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
18185   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
18186   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
18187   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
18188   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
18189   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
18190   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
18191   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
18192   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
18193   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
18194   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
18195   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
18196   case X86ISD::VSHL:               return "X86ISD::VSHL";
18197   case X86ISD::VSRL:               return "X86ISD::VSRL";
18198   case X86ISD::VSRA:               return "X86ISD::VSRA";
18199   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
18200   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
18201   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
18202   case X86ISD::CMPP:               return "X86ISD::CMPP";
18203   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
18204   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
18205   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
18206   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
18207   case X86ISD::ADD:                return "X86ISD::ADD";
18208   case X86ISD::SUB:                return "X86ISD::SUB";
18209   case X86ISD::ADC:                return "X86ISD::ADC";
18210   case X86ISD::SBB:                return "X86ISD::SBB";
18211   case X86ISD::SMUL:               return "X86ISD::SMUL";
18212   case X86ISD::UMUL:               return "X86ISD::UMUL";
18213   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
18214   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
18215   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
18216   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
18217   case X86ISD::INC:                return "X86ISD::INC";
18218   case X86ISD::DEC:                return "X86ISD::DEC";
18219   case X86ISD::OR:                 return "X86ISD::OR";
18220   case X86ISD::XOR:                return "X86ISD::XOR";
18221   case X86ISD::AND:                return "X86ISD::AND";
18222   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
18223   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
18224   case X86ISD::PTEST:              return "X86ISD::PTEST";
18225   case X86ISD::TESTP:              return "X86ISD::TESTP";
18226   case X86ISD::TESTM:              return "X86ISD::TESTM";
18227   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
18228   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
18229   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
18230   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
18231   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
18232   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
18233   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
18234   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
18235   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
18236   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
18237   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
18238   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
18239   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
18240   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
18241   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
18242   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
18243   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
18244   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
18245   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
18246   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
18247   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
18248   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
18249   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
18250   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
18251   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
18252   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
18253   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
18254   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
18255   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
18256   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
18257   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
18258   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
18259   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
18260   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
18261   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
18262   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
18263   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
18264   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
18265   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
18266   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
18267   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
18268   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
18269   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
18270   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
18271   case X86ISD::SAHF:               return "X86ISD::SAHF";
18272   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
18273   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
18274   case X86ISD::FMADD:              return "X86ISD::FMADD";
18275   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
18276   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
18277   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
18278   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
18279   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
18280   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
18281   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
18282   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
18283   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
18284   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
18285   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
18286   case X86ISD::RNDSCALE:           return "X86ISD::RNDSCALE";
18287   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
18288   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
18289   case X86ISD::XTEST:              return "X86ISD::XTEST";
18290   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
18291   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
18292   case X86ISD::SELECT:             return "X86ISD::SELECT";
18293   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
18294   case X86ISD::RCP28:              return "X86ISD::RCP28";
18295   case X86ISD::EXP2:               return "X86ISD::EXP2";
18296   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
18297   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
18298   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
18299   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
18300   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
18301   case X86ISD::ADDS:               return "X86ISD::ADDS";
18302   case X86ISD::SUBS:               return "X86ISD::SUBS";
18303   }
18304   return nullptr;
18305 }
18306
18307 // isLegalAddressingMode - Return true if the addressing mode represented
18308 // by AM is legal for this target, for a load/store of the specified type.
18309 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
18310                                               Type *Ty) const {
18311   // X86 supports extremely general addressing modes.
18312   CodeModel::Model M = getTargetMachine().getCodeModel();
18313   Reloc::Model R = getTargetMachine().getRelocationModel();
18314
18315   // X86 allows a sign-extended 32-bit immediate field as a displacement.
18316   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
18317     return false;
18318
18319   if (AM.BaseGV) {
18320     unsigned GVFlags =
18321       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
18322
18323     // If a reference to this global requires an extra load, we can't fold it.
18324     if (isGlobalStubReference(GVFlags))
18325       return false;
18326
18327     // If BaseGV requires a register for the PIC base, we cannot also have a
18328     // BaseReg specified.
18329     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
18330       return false;
18331
18332     // If lower 4G is not available, then we must use rip-relative addressing.
18333     if ((M != CodeModel::Small || R != Reloc::Static) &&
18334         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
18335       return false;
18336   }
18337
18338   switch (AM.Scale) {
18339   case 0:
18340   case 1:
18341   case 2:
18342   case 4:
18343   case 8:
18344     // These scales always work.
18345     break;
18346   case 3:
18347   case 5:
18348   case 9:
18349     // These scales are formed with basereg+scalereg.  Only accept if there is
18350     // no basereg yet.
18351     if (AM.HasBaseReg)
18352       return false;
18353     break;
18354   default:  // Other stuff never works.
18355     return false;
18356   }
18357
18358   return true;
18359 }
18360
18361 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
18362   unsigned Bits = Ty->getScalarSizeInBits();
18363
18364   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
18365   // particularly cheaper than those without.
18366   if (Bits == 8)
18367     return false;
18368
18369   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
18370   // variable shifts just as cheap as scalar ones.
18371   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
18372     return false;
18373
18374   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
18375   // fully general vector.
18376   return true;
18377 }
18378
18379 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
18380   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18381     return false;
18382   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
18383   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
18384   return NumBits1 > NumBits2;
18385 }
18386
18387 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
18388   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
18389     return false;
18390
18391   if (!isTypeLegal(EVT::getEVT(Ty1)))
18392     return false;
18393
18394   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
18395
18396   // Assuming the caller doesn't have a zeroext or signext return parameter,
18397   // truncation all the way down to i1 is valid.
18398   return true;
18399 }
18400
18401 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
18402   return isInt<32>(Imm);
18403 }
18404
18405 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
18406   // Can also use sub to handle negated immediates.
18407   return isInt<32>(Imm);
18408 }
18409
18410 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
18411   if (!VT1.isInteger() || !VT2.isInteger())
18412     return false;
18413   unsigned NumBits1 = VT1.getSizeInBits();
18414   unsigned NumBits2 = VT2.getSizeInBits();
18415   return NumBits1 > NumBits2;
18416 }
18417
18418 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
18419   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18420   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
18421 }
18422
18423 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
18424   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
18425   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
18426 }
18427
18428 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
18429   EVT VT1 = Val.getValueType();
18430   if (isZExtFree(VT1, VT2))
18431     return true;
18432
18433   if (Val.getOpcode() != ISD::LOAD)
18434     return false;
18435
18436   if (!VT1.isSimple() || !VT1.isInteger() ||
18437       !VT2.isSimple() || !VT2.isInteger())
18438     return false;
18439
18440   switch (VT1.getSimpleVT().SimpleTy) {
18441   default: break;
18442   case MVT::i8:
18443   case MVT::i16:
18444   case MVT::i32:
18445     // X86 has 8, 16, and 32-bit zero-extending loads.
18446     return true;
18447   }
18448
18449   return false;
18450 }
18451
18452 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
18453
18454 bool
18455 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
18456   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
18457     return false;
18458
18459   VT = VT.getScalarType();
18460
18461   if (!VT.isSimple())
18462     return false;
18463
18464   switch (VT.getSimpleVT().SimpleTy) {
18465   case MVT::f32:
18466   case MVT::f64:
18467     return true;
18468   default:
18469     break;
18470   }
18471
18472   return false;
18473 }
18474
18475 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
18476   // i16 instructions are longer (0x66 prefix) and potentially slower.
18477   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
18478 }
18479
18480 /// isShuffleMaskLegal - Targets can use this to indicate that they only
18481 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
18482 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
18483 /// are assumed to be legal.
18484 bool
18485 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
18486                                       EVT VT) const {
18487   if (!VT.isSimple())
18488     return false;
18489
18490   // Not for i1 vectors
18491   if (VT.getScalarType() == MVT::i1)
18492     return false;
18493
18494   // Very little shuffling can be done for 64-bit vectors right now.
18495   if (VT.getSizeInBits() == 64)
18496     return false;
18497
18498   // We only care that the types being shuffled are legal. The lowering can
18499   // handle any possible shuffle mask that results.
18500   return isTypeLegal(VT.getSimpleVT());
18501 }
18502
18503 bool
18504 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
18505                                           EVT VT) const {
18506   // Just delegate to the generic legality, clear masks aren't special.
18507   return isShuffleMaskLegal(Mask, VT);
18508 }
18509
18510 //===----------------------------------------------------------------------===//
18511 //                           X86 Scheduler Hooks
18512 //===----------------------------------------------------------------------===//
18513
18514 /// Utility function to emit xbegin specifying the start of an RTM region.
18515 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
18516                                      const TargetInstrInfo *TII) {
18517   DebugLoc DL = MI->getDebugLoc();
18518
18519   const BasicBlock *BB = MBB->getBasicBlock();
18520   MachineFunction::iterator I = MBB;
18521   ++I;
18522
18523   // For the v = xbegin(), we generate
18524   //
18525   // thisMBB:
18526   //  xbegin sinkMBB
18527   //
18528   // mainMBB:
18529   //  eax = -1
18530   //
18531   // sinkMBB:
18532   //  v = eax
18533
18534   MachineBasicBlock *thisMBB = MBB;
18535   MachineFunction *MF = MBB->getParent();
18536   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18537   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18538   MF->insert(I, mainMBB);
18539   MF->insert(I, sinkMBB);
18540
18541   // Transfer the remainder of BB and its successor edges to sinkMBB.
18542   sinkMBB->splice(sinkMBB->begin(), MBB,
18543                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18544   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18545
18546   // thisMBB:
18547   //  xbegin sinkMBB
18548   //  # fallthrough to mainMBB
18549   //  # abortion to sinkMBB
18550   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
18551   thisMBB->addSuccessor(mainMBB);
18552   thisMBB->addSuccessor(sinkMBB);
18553
18554   // mainMBB:
18555   //  EAX = -1
18556   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
18557   mainMBB->addSuccessor(sinkMBB);
18558
18559   // sinkMBB:
18560   // EAX is live into the sinkMBB
18561   sinkMBB->addLiveIn(X86::EAX);
18562   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18563           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18564     .addReg(X86::EAX);
18565
18566   MI->eraseFromParent();
18567   return sinkMBB;
18568 }
18569
18570 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
18571 // or XMM0_V32I8 in AVX all of this code can be replaced with that
18572 // in the .td file.
18573 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
18574                                        const TargetInstrInfo *TII) {
18575   unsigned Opc;
18576   switch (MI->getOpcode()) {
18577   default: llvm_unreachable("illegal opcode!");
18578   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
18579   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
18580   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
18581   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
18582   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
18583   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
18584   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
18585   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
18586   }
18587
18588   DebugLoc dl = MI->getDebugLoc();
18589   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18590
18591   unsigned NumArgs = MI->getNumOperands();
18592   for (unsigned i = 1; i < NumArgs; ++i) {
18593     MachineOperand &Op = MI->getOperand(i);
18594     if (!(Op.isReg() && Op.isImplicit()))
18595       MIB.addOperand(Op);
18596   }
18597   if (MI->hasOneMemOperand())
18598     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18599
18600   BuildMI(*BB, MI, dl,
18601     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18602     .addReg(X86::XMM0);
18603
18604   MI->eraseFromParent();
18605   return BB;
18606 }
18607
18608 // FIXME: Custom handling because TableGen doesn't support multiple implicit
18609 // defs in an instruction pattern
18610 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
18611                                        const TargetInstrInfo *TII) {
18612   unsigned Opc;
18613   switch (MI->getOpcode()) {
18614   default: llvm_unreachable("illegal opcode!");
18615   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
18616   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
18617   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
18618   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
18619   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
18620   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
18621   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
18622   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
18623   }
18624
18625   DebugLoc dl = MI->getDebugLoc();
18626   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18627
18628   unsigned NumArgs = MI->getNumOperands(); // remove the results
18629   for (unsigned i = 1; i < NumArgs; ++i) {
18630     MachineOperand &Op = MI->getOperand(i);
18631     if (!(Op.isReg() && Op.isImplicit()))
18632       MIB.addOperand(Op);
18633   }
18634   if (MI->hasOneMemOperand())
18635     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18636
18637   BuildMI(*BB, MI, dl,
18638     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18639     .addReg(X86::ECX);
18640
18641   MI->eraseFromParent();
18642   return BB;
18643 }
18644
18645 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
18646                                       const X86Subtarget *Subtarget) {
18647   DebugLoc dl = MI->getDebugLoc();
18648   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18649   // Address into RAX/EAX, other two args into ECX, EDX.
18650   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
18651   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
18652   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
18653   for (int i = 0; i < X86::AddrNumOperands; ++i)
18654     MIB.addOperand(MI->getOperand(i));
18655
18656   unsigned ValOps = X86::AddrNumOperands;
18657   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
18658     .addReg(MI->getOperand(ValOps).getReg());
18659   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
18660     .addReg(MI->getOperand(ValOps+1).getReg());
18661
18662   // The instruction doesn't actually take any operands though.
18663   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
18664
18665   MI->eraseFromParent(); // The pseudo is gone now.
18666   return BB;
18667 }
18668
18669 MachineBasicBlock *
18670 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
18671                                                  MachineBasicBlock *MBB) const {
18672   // Emit va_arg instruction on X86-64.
18673
18674   // Operands to this pseudo-instruction:
18675   // 0  ) Output        : destination address (reg)
18676   // 1-5) Input         : va_list address (addr, i64mem)
18677   // 6  ) ArgSize       : Size (in bytes) of vararg type
18678   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
18679   // 8  ) Align         : Alignment of type
18680   // 9  ) EFLAGS (implicit-def)
18681
18682   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
18683   static_assert(X86::AddrNumOperands == 5,
18684                 "VAARG_64 assumes 5 address operands");
18685
18686   unsigned DestReg = MI->getOperand(0).getReg();
18687   MachineOperand &Base = MI->getOperand(1);
18688   MachineOperand &Scale = MI->getOperand(2);
18689   MachineOperand &Index = MI->getOperand(3);
18690   MachineOperand &Disp = MI->getOperand(4);
18691   MachineOperand &Segment = MI->getOperand(5);
18692   unsigned ArgSize = MI->getOperand(6).getImm();
18693   unsigned ArgMode = MI->getOperand(7).getImm();
18694   unsigned Align = MI->getOperand(8).getImm();
18695
18696   // Memory Reference
18697   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
18698   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18699   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18700
18701   // Machine Information
18702   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18703   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
18704   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
18705   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
18706   DebugLoc DL = MI->getDebugLoc();
18707
18708   // struct va_list {
18709   //   i32   gp_offset
18710   //   i32   fp_offset
18711   //   i64   overflow_area (address)
18712   //   i64   reg_save_area (address)
18713   // }
18714   // sizeof(va_list) = 24
18715   // alignment(va_list) = 8
18716
18717   unsigned TotalNumIntRegs = 6;
18718   unsigned TotalNumXMMRegs = 8;
18719   bool UseGPOffset = (ArgMode == 1);
18720   bool UseFPOffset = (ArgMode == 2);
18721   unsigned MaxOffset = TotalNumIntRegs * 8 +
18722                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
18723
18724   /* Align ArgSize to a multiple of 8 */
18725   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
18726   bool NeedsAlign = (Align > 8);
18727
18728   MachineBasicBlock *thisMBB = MBB;
18729   MachineBasicBlock *overflowMBB;
18730   MachineBasicBlock *offsetMBB;
18731   MachineBasicBlock *endMBB;
18732
18733   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
18734   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
18735   unsigned OffsetReg = 0;
18736
18737   if (!UseGPOffset && !UseFPOffset) {
18738     // If we only pull from the overflow region, we don't create a branch.
18739     // We don't need to alter control flow.
18740     OffsetDestReg = 0; // unused
18741     OverflowDestReg = DestReg;
18742
18743     offsetMBB = nullptr;
18744     overflowMBB = thisMBB;
18745     endMBB = thisMBB;
18746   } else {
18747     // First emit code to check if gp_offset (or fp_offset) is below the bound.
18748     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
18749     // If not, pull from overflow_area. (branch to overflowMBB)
18750     //
18751     //       thisMBB
18752     //         |     .
18753     //         |        .
18754     //     offsetMBB   overflowMBB
18755     //         |        .
18756     //         |     .
18757     //        endMBB
18758
18759     // Registers for the PHI in endMBB
18760     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
18761     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
18762
18763     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18764     MachineFunction *MF = MBB->getParent();
18765     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18766     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18767     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18768
18769     MachineFunction::iterator MBBIter = MBB;
18770     ++MBBIter;
18771
18772     // Insert the new basic blocks
18773     MF->insert(MBBIter, offsetMBB);
18774     MF->insert(MBBIter, overflowMBB);
18775     MF->insert(MBBIter, endMBB);
18776
18777     // Transfer the remainder of MBB and its successor edges to endMBB.
18778     endMBB->splice(endMBB->begin(), thisMBB,
18779                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
18780     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
18781
18782     // Make offsetMBB and overflowMBB successors of thisMBB
18783     thisMBB->addSuccessor(offsetMBB);
18784     thisMBB->addSuccessor(overflowMBB);
18785
18786     // endMBB is a successor of both offsetMBB and overflowMBB
18787     offsetMBB->addSuccessor(endMBB);
18788     overflowMBB->addSuccessor(endMBB);
18789
18790     // Load the offset value into a register
18791     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18792     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
18793       .addOperand(Base)
18794       .addOperand(Scale)
18795       .addOperand(Index)
18796       .addDisp(Disp, UseFPOffset ? 4 : 0)
18797       .addOperand(Segment)
18798       .setMemRefs(MMOBegin, MMOEnd);
18799
18800     // Check if there is enough room left to pull this argument.
18801     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
18802       .addReg(OffsetReg)
18803       .addImm(MaxOffset + 8 - ArgSizeA8);
18804
18805     // Branch to "overflowMBB" if offset >= max
18806     // Fall through to "offsetMBB" otherwise
18807     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
18808       .addMBB(overflowMBB);
18809   }
18810
18811   // In offsetMBB, emit code to use the reg_save_area.
18812   if (offsetMBB) {
18813     assert(OffsetReg != 0);
18814
18815     // Read the reg_save_area address.
18816     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
18817     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
18818       .addOperand(Base)
18819       .addOperand(Scale)
18820       .addOperand(Index)
18821       .addDisp(Disp, 16)
18822       .addOperand(Segment)
18823       .setMemRefs(MMOBegin, MMOEnd);
18824
18825     // Zero-extend the offset
18826     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
18827       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
18828         .addImm(0)
18829         .addReg(OffsetReg)
18830         .addImm(X86::sub_32bit);
18831
18832     // Add the offset to the reg_save_area to get the final address.
18833     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
18834       .addReg(OffsetReg64)
18835       .addReg(RegSaveReg);
18836
18837     // Compute the offset for the next argument
18838     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18839     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
18840       .addReg(OffsetReg)
18841       .addImm(UseFPOffset ? 16 : 8);
18842
18843     // Store it back into the va_list.
18844     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
18845       .addOperand(Base)
18846       .addOperand(Scale)
18847       .addOperand(Index)
18848       .addDisp(Disp, UseFPOffset ? 4 : 0)
18849       .addOperand(Segment)
18850       .addReg(NextOffsetReg)
18851       .setMemRefs(MMOBegin, MMOEnd);
18852
18853     // Jump to endMBB
18854     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
18855       .addMBB(endMBB);
18856   }
18857
18858   //
18859   // Emit code to use overflow area
18860   //
18861
18862   // Load the overflow_area address into a register.
18863   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
18864   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
18865     .addOperand(Base)
18866     .addOperand(Scale)
18867     .addOperand(Index)
18868     .addDisp(Disp, 8)
18869     .addOperand(Segment)
18870     .setMemRefs(MMOBegin, MMOEnd);
18871
18872   // If we need to align it, do so. Otherwise, just copy the address
18873   // to OverflowDestReg.
18874   if (NeedsAlign) {
18875     // Align the overflow address
18876     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
18877     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
18878
18879     // aligned_addr = (addr + (align-1)) & ~(align-1)
18880     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
18881       .addReg(OverflowAddrReg)
18882       .addImm(Align-1);
18883
18884     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
18885       .addReg(TmpReg)
18886       .addImm(~(uint64_t)(Align-1));
18887   } else {
18888     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
18889       .addReg(OverflowAddrReg);
18890   }
18891
18892   // Compute the next overflow address after this argument.
18893   // (the overflow address should be kept 8-byte aligned)
18894   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
18895   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
18896     .addReg(OverflowDestReg)
18897     .addImm(ArgSizeA8);
18898
18899   // Store the new overflow address.
18900   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
18901     .addOperand(Base)
18902     .addOperand(Scale)
18903     .addOperand(Index)
18904     .addDisp(Disp, 8)
18905     .addOperand(Segment)
18906     .addReg(NextAddrReg)
18907     .setMemRefs(MMOBegin, MMOEnd);
18908
18909   // If we branched, emit the PHI to the front of endMBB.
18910   if (offsetMBB) {
18911     BuildMI(*endMBB, endMBB->begin(), DL,
18912             TII->get(X86::PHI), DestReg)
18913       .addReg(OffsetDestReg).addMBB(offsetMBB)
18914       .addReg(OverflowDestReg).addMBB(overflowMBB);
18915   }
18916
18917   // Erase the pseudo instruction
18918   MI->eraseFromParent();
18919
18920   return endMBB;
18921 }
18922
18923 MachineBasicBlock *
18924 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
18925                                                  MachineInstr *MI,
18926                                                  MachineBasicBlock *MBB) const {
18927   // Emit code to save XMM registers to the stack. The ABI says that the
18928   // number of registers to save is given in %al, so it's theoretically
18929   // possible to do an indirect jump trick to avoid saving all of them,
18930   // however this code takes a simpler approach and just executes all
18931   // of the stores if %al is non-zero. It's less code, and it's probably
18932   // easier on the hardware branch predictor, and stores aren't all that
18933   // expensive anyway.
18934
18935   // Create the new basic blocks. One block contains all the XMM stores,
18936   // and one block is the final destination regardless of whether any
18937   // stores were performed.
18938   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18939   MachineFunction *F = MBB->getParent();
18940   MachineFunction::iterator MBBIter = MBB;
18941   ++MBBIter;
18942   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
18943   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
18944   F->insert(MBBIter, XMMSaveMBB);
18945   F->insert(MBBIter, EndMBB);
18946
18947   // Transfer the remainder of MBB and its successor edges to EndMBB.
18948   EndMBB->splice(EndMBB->begin(), MBB,
18949                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18950   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
18951
18952   // The original block will now fall through to the XMM save block.
18953   MBB->addSuccessor(XMMSaveMBB);
18954   // The XMMSaveMBB will fall through to the end block.
18955   XMMSaveMBB->addSuccessor(EndMBB);
18956
18957   // Now add the instructions.
18958   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18959   DebugLoc DL = MI->getDebugLoc();
18960
18961   unsigned CountReg = MI->getOperand(0).getReg();
18962   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
18963   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
18964
18965   if (!Subtarget->isTargetWin64()) {
18966     // If %al is 0, branch around the XMM save block.
18967     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
18968     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
18969     MBB->addSuccessor(EndMBB);
18970   }
18971
18972   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
18973   // that was just emitted, but clearly shouldn't be "saved".
18974   assert((MI->getNumOperands() <= 3 ||
18975           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
18976           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
18977          && "Expected last argument to be EFLAGS");
18978   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
18979   // In the XMM save block, save all the XMM argument registers.
18980   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
18981     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
18982     MachineMemOperand *MMO =
18983       F->getMachineMemOperand(
18984           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
18985         MachineMemOperand::MOStore,
18986         /*Size=*/16, /*Align=*/16);
18987     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
18988       .addFrameIndex(RegSaveFrameIndex)
18989       .addImm(/*Scale=*/1)
18990       .addReg(/*IndexReg=*/0)
18991       .addImm(/*Disp=*/Offset)
18992       .addReg(/*Segment=*/0)
18993       .addReg(MI->getOperand(i).getReg())
18994       .addMemOperand(MMO);
18995   }
18996
18997   MI->eraseFromParent();   // The pseudo instruction is gone now.
18998
18999   return EndMBB;
19000 }
19001
19002 // The EFLAGS operand of SelectItr might be missing a kill marker
19003 // because there were multiple uses of EFLAGS, and ISel didn't know
19004 // which to mark. Figure out whether SelectItr should have had a
19005 // kill marker, and set it if it should. Returns the correct kill
19006 // marker value.
19007 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
19008                                      MachineBasicBlock* BB,
19009                                      const TargetRegisterInfo* TRI) {
19010   // Scan forward through BB for a use/def of EFLAGS.
19011   MachineBasicBlock::iterator miI(std::next(SelectItr));
19012   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
19013     const MachineInstr& mi = *miI;
19014     if (mi.readsRegister(X86::EFLAGS))
19015       return false;
19016     if (mi.definesRegister(X86::EFLAGS))
19017       break; // Should have kill-flag - update below.
19018   }
19019
19020   // If we hit the end of the block, check whether EFLAGS is live into a
19021   // successor.
19022   if (miI == BB->end()) {
19023     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
19024                                           sEnd = BB->succ_end();
19025          sItr != sEnd; ++sItr) {
19026       MachineBasicBlock* succ = *sItr;
19027       if (succ->isLiveIn(X86::EFLAGS))
19028         return false;
19029     }
19030   }
19031
19032   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
19033   // out. SelectMI should have a kill flag on EFLAGS.
19034   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
19035   return true;
19036 }
19037
19038 MachineBasicBlock *
19039 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
19040                                      MachineBasicBlock *BB) const {
19041   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19042   DebugLoc DL = MI->getDebugLoc();
19043
19044   // To "insert" a SELECT_CC instruction, we actually have to insert the
19045   // diamond control-flow pattern.  The incoming instruction knows the
19046   // destination vreg to set, the condition code register to branch on, the
19047   // true/false values to select between, and a branch opcode to use.
19048   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19049   MachineFunction::iterator It = BB;
19050   ++It;
19051
19052   //  thisMBB:
19053   //  ...
19054   //   TrueVal = ...
19055   //   cmpTY ccX, r1, r2
19056   //   bCC copy1MBB
19057   //   fallthrough --> copy0MBB
19058   MachineBasicBlock *thisMBB = BB;
19059   MachineFunction *F = BB->getParent();
19060
19061   // We also lower double CMOVs:
19062   //   (CMOV (CMOV F, T, cc1), T, cc2)
19063   // to two successives branches.  For that, we look for another CMOV as the
19064   // following instruction.
19065   //
19066   // Without this, we would add a PHI between the two jumps, which ends up
19067   // creating a few copies all around. For instance, for
19068   //
19069   //    (sitofp (zext (fcmp une)))
19070   //
19071   // we would generate:
19072   //
19073   //         ucomiss %xmm1, %xmm0
19074   //         movss  <1.0f>, %xmm0
19075   //         movaps  %xmm0, %xmm1
19076   //         jne     .LBB5_2
19077   //         xorps   %xmm1, %xmm1
19078   // .LBB5_2:
19079   //         jp      .LBB5_4
19080   //         movaps  %xmm1, %xmm0
19081   // .LBB5_4:
19082   //         retq
19083   //
19084   // because this custom-inserter would have generated:
19085   //
19086   //   A
19087   //   | \
19088   //   |  B
19089   //   | /
19090   //   C
19091   //   | \
19092   //   |  D
19093   //   | /
19094   //   E
19095   //
19096   // A: X = ...; Y = ...
19097   // B: empty
19098   // C: Z = PHI [X, A], [Y, B]
19099   // D: empty
19100   // E: PHI [X, C], [Z, D]
19101   //
19102   // If we lower both CMOVs in a single step, we can instead generate:
19103   //
19104   //   A
19105   //   | \
19106   //   |  C
19107   //   | /|
19108   //   |/ |
19109   //   |  |
19110   //   |  D
19111   //   | /
19112   //   E
19113   //
19114   // A: X = ...; Y = ...
19115   // D: empty
19116   // E: PHI [X, A], [X, C], [Y, D]
19117   //
19118   // Which, in our sitofp/fcmp example, gives us something like:
19119   //
19120   //         ucomiss %xmm1, %xmm0
19121   //         movss  <1.0f>, %xmm0
19122   //         jne     .LBB5_4
19123   //         jp      .LBB5_4
19124   //         xorps   %xmm0, %xmm0
19125   // .LBB5_4:
19126   //         retq
19127   //
19128   MachineInstr *NextCMOV = nullptr;
19129   MachineBasicBlock::iterator NextMIIt =
19130       std::next(MachineBasicBlock::iterator(MI));
19131   if (NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
19132       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
19133       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg())
19134     NextCMOV = &*NextMIIt;
19135
19136   MachineBasicBlock *jcc1MBB = nullptr;
19137
19138   // If we have a double CMOV, we lower it to two successive branches to
19139   // the same block.  EFLAGS is used by both, so mark it as live in the second.
19140   if (NextCMOV) {
19141     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
19142     F->insert(It, jcc1MBB);
19143     jcc1MBB->addLiveIn(X86::EFLAGS);
19144   }
19145
19146   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
19147   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
19148   F->insert(It, copy0MBB);
19149   F->insert(It, sinkMBB);
19150
19151   // If the EFLAGS register isn't dead in the terminator, then claim that it's
19152   // live into the sink and copy blocks.
19153   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
19154
19155   MachineInstr *LastEFLAGSUser = NextCMOV ? NextCMOV : MI;
19156   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
19157       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
19158     copy0MBB->addLiveIn(X86::EFLAGS);
19159     sinkMBB->addLiveIn(X86::EFLAGS);
19160   }
19161
19162   // Transfer the remainder of BB and its successor edges to sinkMBB.
19163   sinkMBB->splice(sinkMBB->begin(), BB,
19164                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
19165   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
19166
19167   // Add the true and fallthrough blocks as its successors.
19168   if (NextCMOV) {
19169     // The fallthrough block may be jcc1MBB, if we have a double CMOV.
19170     BB->addSuccessor(jcc1MBB);
19171
19172     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
19173     // jump to the sinkMBB.
19174     jcc1MBB->addSuccessor(copy0MBB);
19175     jcc1MBB->addSuccessor(sinkMBB);
19176   } else {
19177     BB->addSuccessor(copy0MBB);
19178   }
19179
19180   // The true block target of the first (or only) branch is always sinkMBB.
19181   BB->addSuccessor(sinkMBB);
19182
19183   // Create the conditional branch instruction.
19184   unsigned Opc =
19185     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
19186   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
19187
19188   if (NextCMOV) {
19189     unsigned Opc2 = X86::GetCondBranchFromCond(
19190         (X86::CondCode)NextCMOV->getOperand(3).getImm());
19191     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
19192   }
19193
19194   //  copy0MBB:
19195   //   %FalseValue = ...
19196   //   # fallthrough to sinkMBB
19197   copy0MBB->addSuccessor(sinkMBB);
19198
19199   //  sinkMBB:
19200   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
19201   //  ...
19202   MachineInstrBuilder MIB =
19203       BuildMI(*sinkMBB, sinkMBB->begin(), DL, TII->get(X86::PHI),
19204               MI->getOperand(0).getReg())
19205           .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
19206           .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
19207
19208   // If we have a double CMOV, the second Jcc provides the same incoming
19209   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
19210   if (NextCMOV) {
19211     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
19212     // Copy the PHI result to the register defined by the second CMOV.
19213     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
19214             DL, TII->get(TargetOpcode::COPY), NextCMOV->getOperand(0).getReg())
19215         .addReg(MI->getOperand(0).getReg());
19216     NextCMOV->eraseFromParent();
19217   }
19218
19219   MI->eraseFromParent();   // The pseudo instruction is gone now.
19220   return sinkMBB;
19221 }
19222
19223 MachineBasicBlock *
19224 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
19225                                         MachineBasicBlock *BB) const {
19226   MachineFunction *MF = BB->getParent();
19227   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19228   DebugLoc DL = MI->getDebugLoc();
19229   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19230
19231   assert(MF->shouldSplitStack());
19232
19233   const bool Is64Bit = Subtarget->is64Bit();
19234   const bool IsLP64 = Subtarget->isTarget64BitLP64();
19235
19236   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
19237   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
19238
19239   // BB:
19240   //  ... [Till the alloca]
19241   // If stacklet is not large enough, jump to mallocMBB
19242   //
19243   // bumpMBB:
19244   //  Allocate by subtracting from RSP
19245   //  Jump to continueMBB
19246   //
19247   // mallocMBB:
19248   //  Allocate by call to runtime
19249   //
19250   // continueMBB:
19251   //  ...
19252   //  [rest of original BB]
19253   //
19254
19255   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19256   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19257   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19258
19259   MachineRegisterInfo &MRI = MF->getRegInfo();
19260   const TargetRegisterClass *AddrRegClass =
19261     getRegClassFor(getPointerTy());
19262
19263   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19264     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
19265     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
19266     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
19267     sizeVReg = MI->getOperand(1).getReg(),
19268     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
19269
19270   MachineFunction::iterator MBBIter = BB;
19271   ++MBBIter;
19272
19273   MF->insert(MBBIter, bumpMBB);
19274   MF->insert(MBBIter, mallocMBB);
19275   MF->insert(MBBIter, continueMBB);
19276
19277   continueMBB->splice(continueMBB->begin(), BB,
19278                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
19279   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
19280
19281   // Add code to the main basic block to check if the stack limit has been hit,
19282   // and if so, jump to mallocMBB otherwise to bumpMBB.
19283   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
19284   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
19285     .addReg(tmpSPVReg).addReg(sizeVReg);
19286   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
19287     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
19288     .addReg(SPLimitVReg);
19289   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
19290
19291   // bumpMBB simply decreases the stack pointer, since we know the current
19292   // stacklet has enough space.
19293   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
19294     .addReg(SPLimitVReg);
19295   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
19296     .addReg(SPLimitVReg);
19297   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19298
19299   // Calls into a routine in libgcc to allocate more space from the heap.
19300   const uint32_t *RegMask =
19301       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
19302   if (IsLP64) {
19303     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
19304       .addReg(sizeVReg);
19305     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19306       .addExternalSymbol("__morestack_allocate_stack_space")
19307       .addRegMask(RegMask)
19308       .addReg(X86::RDI, RegState::Implicit)
19309       .addReg(X86::RAX, RegState::ImplicitDefine);
19310   } else if (Is64Bit) {
19311     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
19312       .addReg(sizeVReg);
19313     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
19314       .addExternalSymbol("__morestack_allocate_stack_space")
19315       .addRegMask(RegMask)
19316       .addReg(X86::EDI, RegState::Implicit)
19317       .addReg(X86::EAX, RegState::ImplicitDefine);
19318   } else {
19319     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
19320       .addImm(12);
19321     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
19322     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
19323       .addExternalSymbol("__morestack_allocate_stack_space")
19324       .addRegMask(RegMask)
19325       .addReg(X86::EAX, RegState::ImplicitDefine);
19326   }
19327
19328   if (!Is64Bit)
19329     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
19330       .addImm(16);
19331
19332   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
19333     .addReg(IsLP64 ? X86::RAX : X86::EAX);
19334   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
19335
19336   // Set up the CFG correctly.
19337   BB->addSuccessor(bumpMBB);
19338   BB->addSuccessor(mallocMBB);
19339   mallocMBB->addSuccessor(continueMBB);
19340   bumpMBB->addSuccessor(continueMBB);
19341
19342   // Take care of the PHI nodes.
19343   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
19344           MI->getOperand(0).getReg())
19345     .addReg(mallocPtrVReg).addMBB(mallocMBB)
19346     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
19347
19348   // Delete the original pseudo instruction.
19349   MI->eraseFromParent();
19350
19351   // And we're done.
19352   return continueMBB;
19353 }
19354
19355 MachineBasicBlock *
19356 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
19357                                         MachineBasicBlock *BB) const {
19358   DebugLoc DL = MI->getDebugLoc();
19359
19360   assert(!Subtarget->isTargetMachO());
19361
19362   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
19363
19364   MI->eraseFromParent();   // The pseudo instruction is gone now.
19365   return BB;
19366 }
19367
19368 MachineBasicBlock *
19369 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
19370                                       MachineBasicBlock *BB) const {
19371   // This is pretty easy.  We're taking the value that we received from
19372   // our load from the relocation, sticking it in either RDI (x86-64)
19373   // or EAX and doing an indirect call.  The return value will then
19374   // be in the normal return register.
19375   MachineFunction *F = BB->getParent();
19376   const X86InstrInfo *TII = Subtarget->getInstrInfo();
19377   DebugLoc DL = MI->getDebugLoc();
19378
19379   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
19380   assert(MI->getOperand(3).isGlobal() && "This should be a global");
19381
19382   // Get a register mask for the lowered call.
19383   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
19384   // proper register mask.
19385   const uint32_t *RegMask =
19386       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
19387   if (Subtarget->is64Bit()) {
19388     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19389                                       TII->get(X86::MOV64rm), X86::RDI)
19390     .addReg(X86::RIP)
19391     .addImm(0).addReg(0)
19392     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19393                       MI->getOperand(3).getTargetFlags())
19394     .addReg(0);
19395     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
19396     addDirectMem(MIB, X86::RDI);
19397     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
19398   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
19399     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19400                                       TII->get(X86::MOV32rm), X86::EAX)
19401     .addReg(0)
19402     .addImm(0).addReg(0)
19403     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19404                       MI->getOperand(3).getTargetFlags())
19405     .addReg(0);
19406     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19407     addDirectMem(MIB, X86::EAX);
19408     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19409   } else {
19410     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
19411                                       TII->get(X86::MOV32rm), X86::EAX)
19412     .addReg(TII->getGlobalBaseReg(F))
19413     .addImm(0).addReg(0)
19414     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
19415                       MI->getOperand(3).getTargetFlags())
19416     .addReg(0);
19417     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
19418     addDirectMem(MIB, X86::EAX);
19419     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
19420   }
19421
19422   MI->eraseFromParent(); // The pseudo instruction is gone now.
19423   return BB;
19424 }
19425
19426 MachineBasicBlock *
19427 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
19428                                     MachineBasicBlock *MBB) const {
19429   DebugLoc DL = MI->getDebugLoc();
19430   MachineFunction *MF = MBB->getParent();
19431   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19432   MachineRegisterInfo &MRI = MF->getRegInfo();
19433
19434   const BasicBlock *BB = MBB->getBasicBlock();
19435   MachineFunction::iterator I = MBB;
19436   ++I;
19437
19438   // Memory Reference
19439   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19440   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19441
19442   unsigned DstReg;
19443   unsigned MemOpndSlot = 0;
19444
19445   unsigned CurOp = 0;
19446
19447   DstReg = MI->getOperand(CurOp++).getReg();
19448   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
19449   assert(RC->hasType(MVT::i32) && "Invalid destination!");
19450   unsigned mainDstReg = MRI.createVirtualRegister(RC);
19451   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
19452
19453   MemOpndSlot = CurOp;
19454
19455   MVT PVT = getPointerTy();
19456   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19457          "Invalid Pointer Size!");
19458
19459   // For v = setjmp(buf), we generate
19460   //
19461   // thisMBB:
19462   //  buf[LabelOffset] = restoreMBB
19463   //  SjLjSetup restoreMBB
19464   //
19465   // mainMBB:
19466   //  v_main = 0
19467   //
19468   // sinkMBB:
19469   //  v = phi(main, restore)
19470   //
19471   // restoreMBB:
19472   //  if base pointer being used, load it from frame
19473   //  v_restore = 1
19474
19475   MachineBasicBlock *thisMBB = MBB;
19476   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
19477   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
19478   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
19479   MF->insert(I, mainMBB);
19480   MF->insert(I, sinkMBB);
19481   MF->push_back(restoreMBB);
19482
19483   MachineInstrBuilder MIB;
19484
19485   // Transfer the remainder of BB and its successor edges to sinkMBB.
19486   sinkMBB->splice(sinkMBB->begin(), MBB,
19487                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19488   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
19489
19490   // thisMBB:
19491   unsigned PtrStoreOpc = 0;
19492   unsigned LabelReg = 0;
19493   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19494   Reloc::Model RM = MF->getTarget().getRelocationModel();
19495   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
19496                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
19497
19498   // Prepare IP either in reg or imm.
19499   if (!UseImmLabel) {
19500     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
19501     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
19502     LabelReg = MRI.createVirtualRegister(PtrRC);
19503     if (Subtarget->is64Bit()) {
19504       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
19505               .addReg(X86::RIP)
19506               .addImm(0)
19507               .addReg(0)
19508               .addMBB(restoreMBB)
19509               .addReg(0);
19510     } else {
19511       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
19512       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
19513               .addReg(XII->getGlobalBaseReg(MF))
19514               .addImm(0)
19515               .addReg(0)
19516               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
19517               .addReg(0);
19518     }
19519   } else
19520     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
19521   // Store IP
19522   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
19523   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19524     if (i == X86::AddrDisp)
19525       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
19526     else
19527       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
19528   }
19529   if (!UseImmLabel)
19530     MIB.addReg(LabelReg);
19531   else
19532     MIB.addMBB(restoreMBB);
19533   MIB.setMemRefs(MMOBegin, MMOEnd);
19534   // Setup
19535   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
19536           .addMBB(restoreMBB);
19537
19538   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19539   MIB.addRegMask(RegInfo->getNoPreservedMask());
19540   thisMBB->addSuccessor(mainMBB);
19541   thisMBB->addSuccessor(restoreMBB);
19542
19543   // mainMBB:
19544   //  EAX = 0
19545   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
19546   mainMBB->addSuccessor(sinkMBB);
19547
19548   // sinkMBB:
19549   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
19550           TII->get(X86::PHI), DstReg)
19551     .addReg(mainDstReg).addMBB(mainMBB)
19552     .addReg(restoreDstReg).addMBB(restoreMBB);
19553
19554   // restoreMBB:
19555   if (RegInfo->hasBasePointer(*MF)) {
19556     const bool Uses64BitFramePtr =
19557         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
19558     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
19559     X86FI->setRestoreBasePointer(MF);
19560     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
19561     unsigned BasePtr = RegInfo->getBaseRegister();
19562     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
19563     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
19564                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
19565       .setMIFlag(MachineInstr::FrameSetup);
19566   }
19567   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
19568   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
19569   restoreMBB->addSuccessor(sinkMBB);
19570
19571   MI->eraseFromParent();
19572   return sinkMBB;
19573 }
19574
19575 MachineBasicBlock *
19576 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
19577                                      MachineBasicBlock *MBB) const {
19578   DebugLoc DL = MI->getDebugLoc();
19579   MachineFunction *MF = MBB->getParent();
19580   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19581   MachineRegisterInfo &MRI = MF->getRegInfo();
19582
19583   // Memory Reference
19584   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19585   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19586
19587   MVT PVT = getPointerTy();
19588   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19589          "Invalid Pointer Size!");
19590
19591   const TargetRegisterClass *RC =
19592     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
19593   unsigned Tmp = MRI.createVirtualRegister(RC);
19594   // Since FP is only updated here but NOT referenced, it's treated as GPR.
19595   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19596   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
19597   unsigned SP = RegInfo->getStackRegister();
19598
19599   MachineInstrBuilder MIB;
19600
19601   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19602   const int64_t SPOffset = 2 * PVT.getStoreSize();
19603
19604   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
19605   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
19606
19607   // Reload FP
19608   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
19609   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
19610     MIB.addOperand(MI->getOperand(i));
19611   MIB.setMemRefs(MMOBegin, MMOEnd);
19612   // Reload IP
19613   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
19614   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19615     if (i == X86::AddrDisp)
19616       MIB.addDisp(MI->getOperand(i), LabelOffset);
19617     else
19618       MIB.addOperand(MI->getOperand(i));
19619   }
19620   MIB.setMemRefs(MMOBegin, MMOEnd);
19621   // Reload SP
19622   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
19623   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19624     if (i == X86::AddrDisp)
19625       MIB.addDisp(MI->getOperand(i), SPOffset);
19626     else
19627       MIB.addOperand(MI->getOperand(i));
19628   }
19629   MIB.setMemRefs(MMOBegin, MMOEnd);
19630   // Jump
19631   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
19632
19633   MI->eraseFromParent();
19634   return MBB;
19635 }
19636
19637 // Replace 213-type (isel default) FMA3 instructions with 231-type for
19638 // accumulator loops. Writing back to the accumulator allows the coalescer
19639 // to remove extra copies in the loop.
19640 MachineBasicBlock *
19641 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
19642                                  MachineBasicBlock *MBB) const {
19643   MachineOperand &AddendOp = MI->getOperand(3);
19644
19645   // Bail out early if the addend isn't a register - we can't switch these.
19646   if (!AddendOp.isReg())
19647     return MBB;
19648
19649   MachineFunction &MF = *MBB->getParent();
19650   MachineRegisterInfo &MRI = MF.getRegInfo();
19651
19652   // Check whether the addend is defined by a PHI:
19653   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
19654   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
19655   if (!AddendDef.isPHI())
19656     return MBB;
19657
19658   // Look for the following pattern:
19659   // loop:
19660   //   %addend = phi [%entry, 0], [%loop, %result]
19661   //   ...
19662   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
19663
19664   // Replace with:
19665   //   loop:
19666   //   %addend = phi [%entry, 0], [%loop, %result]
19667   //   ...
19668   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
19669
19670   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
19671     assert(AddendDef.getOperand(i).isReg());
19672     MachineOperand PHISrcOp = AddendDef.getOperand(i);
19673     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
19674     if (&PHISrcInst == MI) {
19675       // Found a matching instruction.
19676       unsigned NewFMAOpc = 0;
19677       switch (MI->getOpcode()) {
19678         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
19679         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
19680         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
19681         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
19682         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
19683         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
19684         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
19685         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
19686         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
19687         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
19688         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
19689         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
19690         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
19691         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
19692         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
19693         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
19694         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
19695         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
19696         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
19697         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
19698
19699         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
19700         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
19701         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
19702         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
19703         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
19704         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
19705         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
19706         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
19707         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
19708         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
19709         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
19710         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
19711         default: llvm_unreachable("Unrecognized FMA variant.");
19712       }
19713
19714       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
19715       MachineInstrBuilder MIB =
19716         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
19717         .addOperand(MI->getOperand(0))
19718         .addOperand(MI->getOperand(3))
19719         .addOperand(MI->getOperand(2))
19720         .addOperand(MI->getOperand(1));
19721       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
19722       MI->eraseFromParent();
19723     }
19724   }
19725
19726   return MBB;
19727 }
19728
19729 MachineBasicBlock *
19730 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
19731                                                MachineBasicBlock *BB) const {
19732   switch (MI->getOpcode()) {
19733   default: llvm_unreachable("Unexpected instr type to insert");
19734   case X86::TAILJMPd64:
19735   case X86::TAILJMPr64:
19736   case X86::TAILJMPm64:
19737   case X86::TAILJMPd64_REX:
19738   case X86::TAILJMPr64_REX:
19739   case X86::TAILJMPm64_REX:
19740     llvm_unreachable("TAILJMP64 would not be touched here.");
19741   case X86::TCRETURNdi64:
19742   case X86::TCRETURNri64:
19743   case X86::TCRETURNmi64:
19744     return BB;
19745   case X86::WIN_ALLOCA:
19746     return EmitLoweredWinAlloca(MI, BB);
19747   case X86::SEG_ALLOCA_32:
19748   case X86::SEG_ALLOCA_64:
19749     return EmitLoweredSegAlloca(MI, BB);
19750   case X86::TLSCall_32:
19751   case X86::TLSCall_64:
19752     return EmitLoweredTLSCall(MI, BB);
19753   case X86::CMOV_GR8:
19754   case X86::CMOV_FR32:
19755   case X86::CMOV_FR64:
19756   case X86::CMOV_V4F32:
19757   case X86::CMOV_V2F64:
19758   case X86::CMOV_V2I64:
19759   case X86::CMOV_V8F32:
19760   case X86::CMOV_V4F64:
19761   case X86::CMOV_V4I64:
19762   case X86::CMOV_V16F32:
19763   case X86::CMOV_V8F64:
19764   case X86::CMOV_V8I64:
19765   case X86::CMOV_GR16:
19766   case X86::CMOV_GR32:
19767   case X86::CMOV_RFP32:
19768   case X86::CMOV_RFP64:
19769   case X86::CMOV_RFP80:
19770   case X86::CMOV_V8I1:
19771   case X86::CMOV_V16I1:
19772   case X86::CMOV_V32I1:
19773   case X86::CMOV_V64I1:
19774     return EmitLoweredSelect(MI, BB);
19775
19776   case X86::FP32_TO_INT16_IN_MEM:
19777   case X86::FP32_TO_INT32_IN_MEM:
19778   case X86::FP32_TO_INT64_IN_MEM:
19779   case X86::FP64_TO_INT16_IN_MEM:
19780   case X86::FP64_TO_INT32_IN_MEM:
19781   case X86::FP64_TO_INT64_IN_MEM:
19782   case X86::FP80_TO_INT16_IN_MEM:
19783   case X86::FP80_TO_INT32_IN_MEM:
19784   case X86::FP80_TO_INT64_IN_MEM: {
19785     MachineFunction *F = BB->getParent();
19786     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19787     DebugLoc DL = MI->getDebugLoc();
19788
19789     // Change the floating point control register to use "round towards zero"
19790     // mode when truncating to an integer value.
19791     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
19792     addFrameReference(BuildMI(*BB, MI, DL,
19793                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
19794
19795     // Load the old value of the high byte of the control word...
19796     unsigned OldCW =
19797       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
19798     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
19799                       CWFrameIdx);
19800
19801     // Set the high part to be round to zero...
19802     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
19803       .addImm(0xC7F);
19804
19805     // Reload the modified control word now...
19806     addFrameReference(BuildMI(*BB, MI, DL,
19807                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19808
19809     // Restore the memory image of control word to original value
19810     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
19811       .addReg(OldCW);
19812
19813     // Get the X86 opcode to use.
19814     unsigned Opc;
19815     switch (MI->getOpcode()) {
19816     default: llvm_unreachable("illegal opcode!");
19817     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
19818     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
19819     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
19820     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
19821     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
19822     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
19823     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
19824     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
19825     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
19826     }
19827
19828     X86AddressMode AM;
19829     MachineOperand &Op = MI->getOperand(0);
19830     if (Op.isReg()) {
19831       AM.BaseType = X86AddressMode::RegBase;
19832       AM.Base.Reg = Op.getReg();
19833     } else {
19834       AM.BaseType = X86AddressMode::FrameIndexBase;
19835       AM.Base.FrameIndex = Op.getIndex();
19836     }
19837     Op = MI->getOperand(1);
19838     if (Op.isImm())
19839       AM.Scale = Op.getImm();
19840     Op = MI->getOperand(2);
19841     if (Op.isImm())
19842       AM.IndexReg = Op.getImm();
19843     Op = MI->getOperand(3);
19844     if (Op.isGlobal()) {
19845       AM.GV = Op.getGlobal();
19846     } else {
19847       AM.Disp = Op.getImm();
19848     }
19849     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
19850                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
19851
19852     // Reload the original control word now.
19853     addFrameReference(BuildMI(*BB, MI, DL,
19854                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19855
19856     MI->eraseFromParent();   // The pseudo instruction is gone now.
19857     return BB;
19858   }
19859     // String/text processing lowering.
19860   case X86::PCMPISTRM128REG:
19861   case X86::VPCMPISTRM128REG:
19862   case X86::PCMPISTRM128MEM:
19863   case X86::VPCMPISTRM128MEM:
19864   case X86::PCMPESTRM128REG:
19865   case X86::VPCMPESTRM128REG:
19866   case X86::PCMPESTRM128MEM:
19867   case X86::VPCMPESTRM128MEM:
19868     assert(Subtarget->hasSSE42() &&
19869            "Target must have SSE4.2 or AVX features enabled");
19870     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
19871
19872   // String/text processing lowering.
19873   case X86::PCMPISTRIREG:
19874   case X86::VPCMPISTRIREG:
19875   case X86::PCMPISTRIMEM:
19876   case X86::VPCMPISTRIMEM:
19877   case X86::PCMPESTRIREG:
19878   case X86::VPCMPESTRIREG:
19879   case X86::PCMPESTRIMEM:
19880   case X86::VPCMPESTRIMEM:
19881     assert(Subtarget->hasSSE42() &&
19882            "Target must have SSE4.2 or AVX features enabled");
19883     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
19884
19885   // Thread synchronization.
19886   case X86::MONITOR:
19887     return EmitMonitor(MI, BB, Subtarget);
19888
19889   // xbegin
19890   case X86::XBEGIN:
19891     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
19892
19893   case X86::VASTART_SAVE_XMM_REGS:
19894     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
19895
19896   case X86::VAARG_64:
19897     return EmitVAARG64WithCustomInserter(MI, BB);
19898
19899   case X86::EH_SjLj_SetJmp32:
19900   case X86::EH_SjLj_SetJmp64:
19901     return emitEHSjLjSetJmp(MI, BB);
19902
19903   case X86::EH_SjLj_LongJmp32:
19904   case X86::EH_SjLj_LongJmp64:
19905     return emitEHSjLjLongJmp(MI, BB);
19906
19907   case TargetOpcode::STATEPOINT:
19908     // As an implementation detail, STATEPOINT shares the STACKMAP format at
19909     // this point in the process.  We diverge later.
19910     return emitPatchPoint(MI, BB);
19911
19912   case TargetOpcode::STACKMAP:
19913   case TargetOpcode::PATCHPOINT:
19914     return emitPatchPoint(MI, BB);
19915
19916   case X86::VFMADDPDr213r:
19917   case X86::VFMADDPSr213r:
19918   case X86::VFMADDSDr213r:
19919   case X86::VFMADDSSr213r:
19920   case X86::VFMSUBPDr213r:
19921   case X86::VFMSUBPSr213r:
19922   case X86::VFMSUBSDr213r:
19923   case X86::VFMSUBSSr213r:
19924   case X86::VFNMADDPDr213r:
19925   case X86::VFNMADDPSr213r:
19926   case X86::VFNMADDSDr213r:
19927   case X86::VFNMADDSSr213r:
19928   case X86::VFNMSUBPDr213r:
19929   case X86::VFNMSUBPSr213r:
19930   case X86::VFNMSUBSDr213r:
19931   case X86::VFNMSUBSSr213r:
19932   case X86::VFMADDSUBPDr213r:
19933   case X86::VFMADDSUBPSr213r:
19934   case X86::VFMSUBADDPDr213r:
19935   case X86::VFMSUBADDPSr213r:
19936   case X86::VFMADDPDr213rY:
19937   case X86::VFMADDPSr213rY:
19938   case X86::VFMSUBPDr213rY:
19939   case X86::VFMSUBPSr213rY:
19940   case X86::VFNMADDPDr213rY:
19941   case X86::VFNMADDPSr213rY:
19942   case X86::VFNMSUBPDr213rY:
19943   case X86::VFNMSUBPSr213rY:
19944   case X86::VFMADDSUBPDr213rY:
19945   case X86::VFMADDSUBPSr213rY:
19946   case X86::VFMSUBADDPDr213rY:
19947   case X86::VFMSUBADDPSr213rY:
19948     return emitFMA3Instr(MI, BB);
19949   }
19950 }
19951
19952 //===----------------------------------------------------------------------===//
19953 //                           X86 Optimization Hooks
19954 //===----------------------------------------------------------------------===//
19955
19956 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
19957                                                       APInt &KnownZero,
19958                                                       APInt &KnownOne,
19959                                                       const SelectionDAG &DAG,
19960                                                       unsigned Depth) const {
19961   unsigned BitWidth = KnownZero.getBitWidth();
19962   unsigned Opc = Op.getOpcode();
19963   assert((Opc >= ISD::BUILTIN_OP_END ||
19964           Opc == ISD::INTRINSIC_WO_CHAIN ||
19965           Opc == ISD::INTRINSIC_W_CHAIN ||
19966           Opc == ISD::INTRINSIC_VOID) &&
19967          "Should use MaskedValueIsZero if you don't know whether Op"
19968          " is a target node!");
19969
19970   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
19971   switch (Opc) {
19972   default: break;
19973   case X86ISD::ADD:
19974   case X86ISD::SUB:
19975   case X86ISD::ADC:
19976   case X86ISD::SBB:
19977   case X86ISD::SMUL:
19978   case X86ISD::UMUL:
19979   case X86ISD::INC:
19980   case X86ISD::DEC:
19981   case X86ISD::OR:
19982   case X86ISD::XOR:
19983   case X86ISD::AND:
19984     // These nodes' second result is a boolean.
19985     if (Op.getResNo() == 0)
19986       break;
19987     // Fallthrough
19988   case X86ISD::SETCC:
19989     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
19990     break;
19991   case ISD::INTRINSIC_WO_CHAIN: {
19992     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
19993     unsigned NumLoBits = 0;
19994     switch (IntId) {
19995     default: break;
19996     case Intrinsic::x86_sse_movmsk_ps:
19997     case Intrinsic::x86_avx_movmsk_ps_256:
19998     case Intrinsic::x86_sse2_movmsk_pd:
19999     case Intrinsic::x86_avx_movmsk_pd_256:
20000     case Intrinsic::x86_mmx_pmovmskb:
20001     case Intrinsic::x86_sse2_pmovmskb_128:
20002     case Intrinsic::x86_avx2_pmovmskb: {
20003       // High bits of movmskp{s|d}, pmovmskb are known zero.
20004       switch (IntId) {
20005         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
20006         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
20007         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
20008         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
20009         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
20010         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
20011         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
20012         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
20013       }
20014       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
20015       break;
20016     }
20017     }
20018     break;
20019   }
20020   }
20021 }
20022
20023 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
20024   SDValue Op,
20025   const SelectionDAG &,
20026   unsigned Depth) const {
20027   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
20028   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
20029     return Op.getValueType().getScalarType().getSizeInBits();
20030
20031   // Fallback case.
20032   return 1;
20033 }
20034
20035 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
20036 /// node is a GlobalAddress + offset.
20037 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
20038                                        const GlobalValue* &GA,
20039                                        int64_t &Offset) const {
20040   if (N->getOpcode() == X86ISD::Wrapper) {
20041     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
20042       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
20043       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
20044       return true;
20045     }
20046   }
20047   return TargetLowering::isGAPlusOffset(N, GA, Offset);
20048 }
20049
20050 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
20051 /// same as extracting the high 128-bit part of 256-bit vector and then
20052 /// inserting the result into the low part of a new 256-bit vector
20053 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
20054   EVT VT = SVOp->getValueType(0);
20055   unsigned NumElems = VT.getVectorNumElements();
20056
20057   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20058   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
20059     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20060         SVOp->getMaskElt(j) >= 0)
20061       return false;
20062
20063   return true;
20064 }
20065
20066 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
20067 /// same as extracting the low 128-bit part of 256-bit vector and then
20068 /// inserting the result into the high part of a new 256-bit vector
20069 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
20070   EVT VT = SVOp->getValueType(0);
20071   unsigned NumElems = VT.getVectorNumElements();
20072
20073   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20074   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
20075     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20076         SVOp->getMaskElt(j) >= 0)
20077       return false;
20078
20079   return true;
20080 }
20081
20082 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
20083 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
20084                                         TargetLowering::DAGCombinerInfo &DCI,
20085                                         const X86Subtarget* Subtarget) {
20086   SDLoc dl(N);
20087   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20088   SDValue V1 = SVOp->getOperand(0);
20089   SDValue V2 = SVOp->getOperand(1);
20090   EVT VT = SVOp->getValueType(0);
20091   unsigned NumElems = VT.getVectorNumElements();
20092
20093   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
20094       V2.getOpcode() == ISD::CONCAT_VECTORS) {
20095     //
20096     //                   0,0,0,...
20097     //                      |
20098     //    V      UNDEF    BUILD_VECTOR    UNDEF
20099     //     \      /           \           /
20100     //  CONCAT_VECTOR         CONCAT_VECTOR
20101     //         \                  /
20102     //          \                /
20103     //          RESULT: V + zero extended
20104     //
20105     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
20106         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
20107         V1.getOperand(1).getOpcode() != ISD::UNDEF)
20108       return SDValue();
20109
20110     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
20111       return SDValue();
20112
20113     // To match the shuffle mask, the first half of the mask should
20114     // be exactly the first vector, and all the rest a splat with the
20115     // first element of the second one.
20116     for (unsigned i = 0; i != NumElems/2; ++i)
20117       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
20118           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
20119         return SDValue();
20120
20121     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
20122     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
20123       if (Ld->hasNUsesOfValue(1, 0)) {
20124         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
20125         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
20126         SDValue ResNode =
20127           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
20128                                   Ld->getMemoryVT(),
20129                                   Ld->getPointerInfo(),
20130                                   Ld->getAlignment(),
20131                                   false/*isVolatile*/, true/*ReadMem*/,
20132                                   false/*WriteMem*/);
20133
20134         // Make sure the newly-created LOAD is in the same position as Ld in
20135         // terms of dependency. We create a TokenFactor for Ld and ResNode,
20136         // and update uses of Ld's output chain to use the TokenFactor.
20137         if (Ld->hasAnyUseOfValue(1)) {
20138           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
20139                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
20140           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
20141           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
20142                                  SDValue(ResNode.getNode(), 1));
20143         }
20144
20145         return DAG.getBitcast(VT, ResNode);
20146       }
20147     }
20148
20149     // Emit a zeroed vector and insert the desired subvector on its
20150     // first half.
20151     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
20152     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
20153     return DCI.CombineTo(N, InsV);
20154   }
20155
20156   //===--------------------------------------------------------------------===//
20157   // Combine some shuffles into subvector extracts and inserts:
20158   //
20159
20160   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20161   if (isShuffleHigh128VectorInsertLow(SVOp)) {
20162     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
20163     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
20164     return DCI.CombineTo(N, InsV);
20165   }
20166
20167   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20168   if (isShuffleLow128VectorInsertHigh(SVOp)) {
20169     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
20170     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
20171     return DCI.CombineTo(N, InsV);
20172   }
20173
20174   return SDValue();
20175 }
20176
20177 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
20178 /// possible.
20179 ///
20180 /// This is the leaf of the recursive combinine below. When we have found some
20181 /// chain of single-use x86 shuffle instructions and accumulated the combined
20182 /// shuffle mask represented by them, this will try to pattern match that mask
20183 /// into either a single instruction if there is a special purpose instruction
20184 /// for this operation, or into a PSHUFB instruction which is a fully general
20185 /// instruction but should only be used to replace chains over a certain depth.
20186 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
20187                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
20188                                    TargetLowering::DAGCombinerInfo &DCI,
20189                                    const X86Subtarget *Subtarget) {
20190   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
20191
20192   // Find the operand that enters the chain. Note that multiple uses are OK
20193   // here, we're not going to remove the operand we find.
20194   SDValue Input = Op.getOperand(0);
20195   while (Input.getOpcode() == ISD::BITCAST)
20196     Input = Input.getOperand(0);
20197
20198   MVT VT = Input.getSimpleValueType();
20199   MVT RootVT = Root.getSimpleValueType();
20200   SDLoc DL(Root);
20201
20202   // Just remove no-op shuffle masks.
20203   if (Mask.size() == 1) {
20204     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
20205                   /*AddTo*/ true);
20206     return true;
20207   }
20208
20209   // Use the float domain if the operand type is a floating point type.
20210   bool FloatDomain = VT.isFloatingPoint();
20211
20212   // For floating point shuffles, we don't have free copies in the shuffle
20213   // instructions or the ability to load as part of the instruction, so
20214   // canonicalize their shuffles to UNPCK or MOV variants.
20215   //
20216   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
20217   // vectors because it can have a load folded into it that UNPCK cannot. This
20218   // doesn't preclude something switching to the shorter encoding post-RA.
20219   //
20220   // FIXME: Should teach these routines about AVX vector widths.
20221   if (FloatDomain && VT.getSizeInBits() == 128) {
20222     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
20223       bool Lo = Mask.equals({0, 0});
20224       unsigned Shuffle;
20225       MVT ShuffleVT;
20226       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
20227       // is no slower than UNPCKLPD but has the option to fold the input operand
20228       // into even an unaligned memory load.
20229       if (Lo && Subtarget->hasSSE3()) {
20230         Shuffle = X86ISD::MOVDDUP;
20231         ShuffleVT = MVT::v2f64;
20232       } else {
20233         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
20234         // than the UNPCK variants.
20235         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
20236         ShuffleVT = MVT::v4f32;
20237       }
20238       if (Depth == 1 && Root->getOpcode() == Shuffle)
20239         return false; // Nothing to do!
20240       Op = DAG.getBitcast(ShuffleVT, Input);
20241       DCI.AddToWorklist(Op.getNode());
20242       if (Shuffle == X86ISD::MOVDDUP)
20243         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20244       else
20245         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20246       DCI.AddToWorklist(Op.getNode());
20247       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20248                     /*AddTo*/ true);
20249       return true;
20250     }
20251     if (Subtarget->hasSSE3() &&
20252         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
20253       bool Lo = Mask.equals({0, 0, 2, 2});
20254       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
20255       MVT ShuffleVT = MVT::v4f32;
20256       if (Depth == 1 && Root->getOpcode() == Shuffle)
20257         return false; // Nothing to do!
20258       Op = DAG.getBitcast(ShuffleVT, Input);
20259       DCI.AddToWorklist(Op.getNode());
20260       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
20261       DCI.AddToWorklist(Op.getNode());
20262       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20263                     /*AddTo*/ true);
20264       return true;
20265     }
20266     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
20267       bool Lo = Mask.equals({0, 0, 1, 1});
20268       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20269       MVT ShuffleVT = MVT::v4f32;
20270       if (Depth == 1 && Root->getOpcode() == Shuffle)
20271         return false; // Nothing to do!
20272       Op = DAG.getBitcast(ShuffleVT, Input);
20273       DCI.AddToWorklist(Op.getNode());
20274       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20275       DCI.AddToWorklist(Op.getNode());
20276       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20277                     /*AddTo*/ true);
20278       return true;
20279     }
20280   }
20281
20282   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
20283   // variants as none of these have single-instruction variants that are
20284   // superior to the UNPCK formulation.
20285   if (!FloatDomain && VT.getSizeInBits() == 128 &&
20286       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20287        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
20288        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
20289        Mask.equals(
20290            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
20291     bool Lo = Mask[0] == 0;
20292     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
20293     if (Depth == 1 && Root->getOpcode() == Shuffle)
20294       return false; // Nothing to do!
20295     MVT ShuffleVT;
20296     switch (Mask.size()) {
20297     case 8:
20298       ShuffleVT = MVT::v8i16;
20299       break;
20300     case 16:
20301       ShuffleVT = MVT::v16i8;
20302       break;
20303     default:
20304       llvm_unreachable("Impossible mask size!");
20305     };
20306     Op = DAG.getBitcast(ShuffleVT, Input);
20307     DCI.AddToWorklist(Op.getNode());
20308     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
20309     DCI.AddToWorklist(Op.getNode());
20310     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20311                   /*AddTo*/ true);
20312     return true;
20313   }
20314
20315   // Don't try to re-form single instruction chains under any circumstances now
20316   // that we've done encoding canonicalization for them.
20317   if (Depth < 2)
20318     return false;
20319
20320   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
20321   // can replace them with a single PSHUFB instruction profitably. Intel's
20322   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
20323   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
20324   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
20325     SmallVector<SDValue, 16> PSHUFBMask;
20326     int NumBytes = VT.getSizeInBits() / 8;
20327     int Ratio = NumBytes / Mask.size();
20328     for (int i = 0; i < NumBytes; ++i) {
20329       if (Mask[i / Ratio] == SM_SentinelUndef) {
20330         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
20331         continue;
20332       }
20333       int M = Mask[i / Ratio] != SM_SentinelZero
20334                   ? Ratio * Mask[i / Ratio] + i % Ratio
20335                   : 255;
20336       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
20337     }
20338     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
20339     Op = DAG.getBitcast(ByteVT, Input);
20340     DCI.AddToWorklist(Op.getNode());
20341     SDValue PSHUFBMaskOp =
20342         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
20343     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
20344     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
20345     DCI.AddToWorklist(Op.getNode());
20346     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
20347                   /*AddTo*/ true);
20348     return true;
20349   }
20350
20351   // Failed to find any combines.
20352   return false;
20353 }
20354
20355 /// \brief Fully generic combining of x86 shuffle instructions.
20356 ///
20357 /// This should be the last combine run over the x86 shuffle instructions. Once
20358 /// they have been fully optimized, this will recursively consider all chains
20359 /// of single-use shuffle instructions, build a generic model of the cumulative
20360 /// shuffle operation, and check for simpler instructions which implement this
20361 /// operation. We use this primarily for two purposes:
20362 ///
20363 /// 1) Collapse generic shuffles to specialized single instructions when
20364 ///    equivalent. In most cases, this is just an encoding size win, but
20365 ///    sometimes we will collapse multiple generic shuffles into a single
20366 ///    special-purpose shuffle.
20367 /// 2) Look for sequences of shuffle instructions with 3 or more total
20368 ///    instructions, and replace them with the slightly more expensive SSSE3
20369 ///    PSHUFB instruction if available. We do this as the last combining step
20370 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
20371 ///    a suitable short sequence of other instructions. The PHUFB will either
20372 ///    use a register or have to read from memory and so is slightly (but only
20373 ///    slightly) more expensive than the other shuffle instructions.
20374 ///
20375 /// Because this is inherently a quadratic operation (for each shuffle in
20376 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
20377 /// This should never be an issue in practice as the shuffle lowering doesn't
20378 /// produce sequences of more than 8 instructions.
20379 ///
20380 /// FIXME: We will currently miss some cases where the redundant shuffling
20381 /// would simplify under the threshold for PSHUFB formation because of
20382 /// combine-ordering. To fix this, we should do the redundant instruction
20383 /// combining in this recursive walk.
20384 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
20385                                           ArrayRef<int> RootMask,
20386                                           int Depth, bool HasPSHUFB,
20387                                           SelectionDAG &DAG,
20388                                           TargetLowering::DAGCombinerInfo &DCI,
20389                                           const X86Subtarget *Subtarget) {
20390   // Bound the depth of our recursive combine because this is ultimately
20391   // quadratic in nature.
20392   if (Depth > 8)
20393     return false;
20394
20395   // Directly rip through bitcasts to find the underlying operand.
20396   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
20397     Op = Op.getOperand(0);
20398
20399   MVT VT = Op.getSimpleValueType();
20400   if (!VT.isVector())
20401     return false; // Bail if we hit a non-vector.
20402
20403   assert(Root.getSimpleValueType().isVector() &&
20404          "Shuffles operate on vector types!");
20405   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
20406          "Can only combine shuffles of the same vector register size.");
20407
20408   if (!isTargetShuffle(Op.getOpcode()))
20409     return false;
20410   SmallVector<int, 16> OpMask;
20411   bool IsUnary;
20412   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
20413   // We only can combine unary shuffles which we can decode the mask for.
20414   if (!HaveMask || !IsUnary)
20415     return false;
20416
20417   assert(VT.getVectorNumElements() == OpMask.size() &&
20418          "Different mask size from vector size!");
20419   assert(((RootMask.size() > OpMask.size() &&
20420            RootMask.size() % OpMask.size() == 0) ||
20421           (OpMask.size() > RootMask.size() &&
20422            OpMask.size() % RootMask.size() == 0) ||
20423           OpMask.size() == RootMask.size()) &&
20424          "The smaller number of elements must divide the larger.");
20425   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
20426   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
20427   assert(((RootRatio == 1 && OpRatio == 1) ||
20428           (RootRatio == 1) != (OpRatio == 1)) &&
20429          "Must not have a ratio for both incoming and op masks!");
20430
20431   SmallVector<int, 16> Mask;
20432   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
20433
20434   // Merge this shuffle operation's mask into our accumulated mask. Note that
20435   // this shuffle's mask will be the first applied to the input, followed by the
20436   // root mask to get us all the way to the root value arrangement. The reason
20437   // for this order is that we are recursing up the operation chain.
20438   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
20439     int RootIdx = i / RootRatio;
20440     if (RootMask[RootIdx] < 0) {
20441       // This is a zero or undef lane, we're done.
20442       Mask.push_back(RootMask[RootIdx]);
20443       continue;
20444     }
20445
20446     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
20447     int OpIdx = RootMaskedIdx / OpRatio;
20448     if (OpMask[OpIdx] < 0) {
20449       // The incoming lanes are zero or undef, it doesn't matter which ones we
20450       // are using.
20451       Mask.push_back(OpMask[OpIdx]);
20452       continue;
20453     }
20454
20455     // Ok, we have non-zero lanes, map them through.
20456     Mask.push_back(OpMask[OpIdx] * OpRatio +
20457                    RootMaskedIdx % OpRatio);
20458   }
20459
20460   // See if we can recurse into the operand to combine more things.
20461   switch (Op.getOpcode()) {
20462     case X86ISD::PSHUFB:
20463       HasPSHUFB = true;
20464     case X86ISD::PSHUFD:
20465     case X86ISD::PSHUFHW:
20466     case X86ISD::PSHUFLW:
20467       if (Op.getOperand(0).hasOneUse() &&
20468           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20469                                         HasPSHUFB, DAG, DCI, Subtarget))
20470         return true;
20471       break;
20472
20473     case X86ISD::UNPCKL:
20474     case X86ISD::UNPCKH:
20475       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
20476       // We can't check for single use, we have to check that this shuffle is the only user.
20477       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
20478           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
20479                                         HasPSHUFB, DAG, DCI, Subtarget))
20480           return true;
20481       break;
20482   }
20483
20484   // Minor canonicalization of the accumulated shuffle mask to make it easier
20485   // to match below. All this does is detect masks with squential pairs of
20486   // elements, and shrink them to the half-width mask. It does this in a loop
20487   // so it will reduce the size of the mask to the minimal width mask which
20488   // performs an equivalent shuffle.
20489   SmallVector<int, 16> WidenedMask;
20490   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
20491     Mask = std::move(WidenedMask);
20492     WidenedMask.clear();
20493   }
20494
20495   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
20496                                 Subtarget);
20497 }
20498
20499 /// \brief Get the PSHUF-style mask from PSHUF node.
20500 ///
20501 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
20502 /// PSHUF-style masks that can be reused with such instructions.
20503 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
20504   MVT VT = N.getSimpleValueType();
20505   SmallVector<int, 4> Mask;
20506   bool IsUnary;
20507   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
20508   (void)HaveMask;
20509   assert(HaveMask);
20510
20511   // If we have more than 128-bits, only the low 128-bits of shuffle mask
20512   // matter. Check that the upper masks are repeats and remove them.
20513   if (VT.getSizeInBits() > 128) {
20514     int LaneElts = 128 / VT.getScalarSizeInBits();
20515 #ifndef NDEBUG
20516     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
20517       for (int j = 0; j < LaneElts; ++j)
20518         assert(Mask[j] == Mask[i * LaneElts + j] - LaneElts &&
20519                "Mask doesn't repeat in high 128-bit lanes!");
20520 #endif
20521     Mask.resize(LaneElts);
20522   }
20523
20524   switch (N.getOpcode()) {
20525   case X86ISD::PSHUFD:
20526     return Mask;
20527   case X86ISD::PSHUFLW:
20528     Mask.resize(4);
20529     return Mask;
20530   case X86ISD::PSHUFHW:
20531     Mask.erase(Mask.begin(), Mask.begin() + 4);
20532     for (int &M : Mask)
20533       M -= 4;
20534     return Mask;
20535   default:
20536     llvm_unreachable("No valid shuffle instruction found!");
20537   }
20538 }
20539
20540 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
20541 ///
20542 /// We walk up the chain and look for a combinable shuffle, skipping over
20543 /// shuffles that we could hoist this shuffle's transformation past without
20544 /// altering anything.
20545 static SDValue
20546 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
20547                              SelectionDAG &DAG,
20548                              TargetLowering::DAGCombinerInfo &DCI) {
20549   assert(N.getOpcode() == X86ISD::PSHUFD &&
20550          "Called with something other than an x86 128-bit half shuffle!");
20551   SDLoc DL(N);
20552
20553   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
20554   // of the shuffles in the chain so that we can form a fresh chain to replace
20555   // this one.
20556   SmallVector<SDValue, 8> Chain;
20557   SDValue V = N.getOperand(0);
20558   for (; V.hasOneUse(); V = V.getOperand(0)) {
20559     switch (V.getOpcode()) {
20560     default:
20561       return SDValue(); // Nothing combined!
20562
20563     case ISD::BITCAST:
20564       // Skip bitcasts as we always know the type for the target specific
20565       // instructions.
20566       continue;
20567
20568     case X86ISD::PSHUFD:
20569       // Found another dword shuffle.
20570       break;
20571
20572     case X86ISD::PSHUFLW:
20573       // Check that the low words (being shuffled) are the identity in the
20574       // dword shuffle, and the high words are self-contained.
20575       if (Mask[0] != 0 || Mask[1] != 1 ||
20576           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
20577         return SDValue();
20578
20579       Chain.push_back(V);
20580       continue;
20581
20582     case X86ISD::PSHUFHW:
20583       // Check that the high words (being shuffled) are the identity in the
20584       // dword shuffle, and the low words are self-contained.
20585       if (Mask[2] != 2 || Mask[3] != 3 ||
20586           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
20587         return SDValue();
20588
20589       Chain.push_back(V);
20590       continue;
20591
20592     case X86ISD::UNPCKL:
20593     case X86ISD::UNPCKH:
20594       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
20595       // shuffle into a preceding word shuffle.
20596       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
20597           V.getSimpleValueType().getScalarType() != MVT::i16)
20598         return SDValue();
20599
20600       // Search for a half-shuffle which we can combine with.
20601       unsigned CombineOp =
20602           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
20603       if (V.getOperand(0) != V.getOperand(1) ||
20604           !V->isOnlyUserOf(V.getOperand(0).getNode()))
20605         return SDValue();
20606       Chain.push_back(V);
20607       V = V.getOperand(0);
20608       do {
20609         switch (V.getOpcode()) {
20610         default:
20611           return SDValue(); // Nothing to combine.
20612
20613         case X86ISD::PSHUFLW:
20614         case X86ISD::PSHUFHW:
20615           if (V.getOpcode() == CombineOp)
20616             break;
20617
20618           Chain.push_back(V);
20619
20620           // Fallthrough!
20621         case ISD::BITCAST:
20622           V = V.getOperand(0);
20623           continue;
20624         }
20625         break;
20626       } while (V.hasOneUse());
20627       break;
20628     }
20629     // Break out of the loop if we break out of the switch.
20630     break;
20631   }
20632
20633   if (!V.hasOneUse())
20634     // We fell out of the loop without finding a viable combining instruction.
20635     return SDValue();
20636
20637   // Merge this node's mask and our incoming mask.
20638   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20639   for (int &M : Mask)
20640     M = VMask[M];
20641   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
20642                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20643
20644   // Rebuild the chain around this new shuffle.
20645   while (!Chain.empty()) {
20646     SDValue W = Chain.pop_back_val();
20647
20648     if (V.getValueType() != W.getOperand(0).getValueType())
20649       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
20650
20651     switch (W.getOpcode()) {
20652     default:
20653       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
20654
20655     case X86ISD::UNPCKL:
20656     case X86ISD::UNPCKH:
20657       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
20658       break;
20659
20660     case X86ISD::PSHUFD:
20661     case X86ISD::PSHUFLW:
20662     case X86ISD::PSHUFHW:
20663       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
20664       break;
20665     }
20666   }
20667   if (V.getValueType() != N.getValueType())
20668     V = DAG.getBitcast(N.getValueType(), V);
20669
20670   // Return the new chain to replace N.
20671   return V;
20672 }
20673
20674 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
20675 ///
20676 /// We walk up the chain, skipping shuffles of the other half and looking
20677 /// through shuffles which switch halves trying to find a shuffle of the same
20678 /// pair of dwords.
20679 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
20680                                         SelectionDAG &DAG,
20681                                         TargetLowering::DAGCombinerInfo &DCI) {
20682   assert(
20683       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
20684       "Called with something other than an x86 128-bit half shuffle!");
20685   SDLoc DL(N);
20686   unsigned CombineOpcode = N.getOpcode();
20687
20688   // Walk up a single-use chain looking for a combinable shuffle.
20689   SDValue V = N.getOperand(0);
20690   for (; V.hasOneUse(); V = V.getOperand(0)) {
20691     switch (V.getOpcode()) {
20692     default:
20693       return false; // Nothing combined!
20694
20695     case ISD::BITCAST:
20696       // Skip bitcasts as we always know the type for the target specific
20697       // instructions.
20698       continue;
20699
20700     case X86ISD::PSHUFLW:
20701     case X86ISD::PSHUFHW:
20702       if (V.getOpcode() == CombineOpcode)
20703         break;
20704
20705       // Other-half shuffles are no-ops.
20706       continue;
20707     }
20708     // Break out of the loop if we break out of the switch.
20709     break;
20710   }
20711
20712   if (!V.hasOneUse())
20713     // We fell out of the loop without finding a viable combining instruction.
20714     return false;
20715
20716   // Combine away the bottom node as its shuffle will be accumulated into
20717   // a preceding shuffle.
20718   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20719
20720   // Record the old value.
20721   SDValue Old = V;
20722
20723   // Merge this node's mask and our incoming mask (adjusted to account for all
20724   // the pshufd instructions encountered).
20725   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20726   for (int &M : Mask)
20727     M = VMask[M];
20728   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
20729                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
20730
20731   // Check that the shuffles didn't cancel each other out. If not, we need to
20732   // combine to the new one.
20733   if (Old != V)
20734     // Replace the combinable shuffle with the combined one, updating all users
20735     // so that we re-evaluate the chain here.
20736     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
20737
20738   return true;
20739 }
20740
20741 /// \brief Try to combine x86 target specific shuffles.
20742 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
20743                                            TargetLowering::DAGCombinerInfo &DCI,
20744                                            const X86Subtarget *Subtarget) {
20745   SDLoc DL(N);
20746   MVT VT = N.getSimpleValueType();
20747   SmallVector<int, 4> Mask;
20748
20749   switch (N.getOpcode()) {
20750   case X86ISD::PSHUFD:
20751   case X86ISD::PSHUFLW:
20752   case X86ISD::PSHUFHW:
20753     Mask = getPSHUFShuffleMask(N);
20754     assert(Mask.size() == 4);
20755     break;
20756   default:
20757     return SDValue();
20758   }
20759
20760   // Nuke no-op shuffles that show up after combining.
20761   if (isNoopShuffleMask(Mask))
20762     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20763
20764   // Look for simplifications involving one or two shuffle instructions.
20765   SDValue V = N.getOperand(0);
20766   switch (N.getOpcode()) {
20767   default:
20768     break;
20769   case X86ISD::PSHUFLW:
20770   case X86ISD::PSHUFHW:
20771     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
20772
20773     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
20774       return SDValue(); // We combined away this shuffle, so we're done.
20775
20776     // See if this reduces to a PSHUFD which is no more expensive and can
20777     // combine with more operations. Note that it has to at least flip the
20778     // dwords as otherwise it would have been removed as a no-op.
20779     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
20780       int DMask[] = {0, 1, 2, 3};
20781       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
20782       DMask[DOffset + 0] = DOffset + 1;
20783       DMask[DOffset + 1] = DOffset + 0;
20784       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
20785       V = DAG.getBitcast(DVT, V);
20786       DCI.AddToWorklist(V.getNode());
20787       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
20788                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
20789       DCI.AddToWorklist(V.getNode());
20790       return DAG.getBitcast(VT, V);
20791     }
20792
20793     // Look for shuffle patterns which can be implemented as a single unpack.
20794     // FIXME: This doesn't handle the location of the PSHUFD generically, and
20795     // only works when we have a PSHUFD followed by two half-shuffles.
20796     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
20797         (V.getOpcode() == X86ISD::PSHUFLW ||
20798          V.getOpcode() == X86ISD::PSHUFHW) &&
20799         V.getOpcode() != N.getOpcode() &&
20800         V.hasOneUse()) {
20801       SDValue D = V.getOperand(0);
20802       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
20803         D = D.getOperand(0);
20804       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
20805         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20806         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
20807         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20808         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20809         int WordMask[8];
20810         for (int i = 0; i < 4; ++i) {
20811           WordMask[i + NOffset] = Mask[i] + NOffset;
20812           WordMask[i + VOffset] = VMask[i] + VOffset;
20813         }
20814         // Map the word mask through the DWord mask.
20815         int MappedMask[8];
20816         for (int i = 0; i < 8; ++i)
20817           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
20818         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20819             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
20820           // We can replace all three shuffles with an unpack.
20821           V = DAG.getBitcast(VT, D.getOperand(0));
20822           DCI.AddToWorklist(V.getNode());
20823           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
20824                                                 : X86ISD::UNPCKH,
20825                              DL, VT, V, V);
20826         }
20827       }
20828     }
20829
20830     break;
20831
20832   case X86ISD::PSHUFD:
20833     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
20834       return NewN;
20835
20836     break;
20837   }
20838
20839   return SDValue();
20840 }
20841
20842 /// \brief Try to combine a shuffle into a target-specific add-sub node.
20843 ///
20844 /// We combine this directly on the abstract vector shuffle nodes so it is
20845 /// easier to generically match. We also insert dummy vector shuffle nodes for
20846 /// the operands which explicitly discard the lanes which are unused by this
20847 /// operation to try to flow through the rest of the combiner the fact that
20848 /// they're unused.
20849 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
20850   SDLoc DL(N);
20851   EVT VT = N->getValueType(0);
20852
20853   // We only handle target-independent shuffles.
20854   // FIXME: It would be easy and harmless to use the target shuffle mask
20855   // extraction tool to support more.
20856   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
20857     return SDValue();
20858
20859   auto *SVN = cast<ShuffleVectorSDNode>(N);
20860   ArrayRef<int> Mask = SVN->getMask();
20861   SDValue V1 = N->getOperand(0);
20862   SDValue V2 = N->getOperand(1);
20863
20864   // We require the first shuffle operand to be the SUB node, and the second to
20865   // be the ADD node.
20866   // FIXME: We should support the commuted patterns.
20867   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
20868     return SDValue();
20869
20870   // If there are other uses of these operations we can't fold them.
20871   if (!V1->hasOneUse() || !V2->hasOneUse())
20872     return SDValue();
20873
20874   // Ensure that both operations have the same operands. Note that we can
20875   // commute the FADD operands.
20876   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
20877   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
20878       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
20879     return SDValue();
20880
20881   // We're looking for blends between FADD and FSUB nodes. We insist on these
20882   // nodes being lined up in a specific expected pattern.
20883   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
20884         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
20885         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
20886     return SDValue();
20887
20888   // Only specific types are legal at this point, assert so we notice if and
20889   // when these change.
20890   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
20891           VT == MVT::v4f64) &&
20892          "Unknown vector type encountered!");
20893
20894   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
20895 }
20896
20897 /// PerformShuffleCombine - Performs several different shuffle combines.
20898 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
20899                                      TargetLowering::DAGCombinerInfo &DCI,
20900                                      const X86Subtarget *Subtarget) {
20901   SDLoc dl(N);
20902   SDValue N0 = N->getOperand(0);
20903   SDValue N1 = N->getOperand(1);
20904   EVT VT = N->getValueType(0);
20905
20906   // Don't create instructions with illegal types after legalize types has run.
20907   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20908   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
20909     return SDValue();
20910
20911   // If we have legalized the vector types, look for blends of FADD and FSUB
20912   // nodes that we can fuse into an ADDSUB node.
20913   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
20914     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
20915       return AddSub;
20916
20917   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
20918   if (Subtarget->hasFp256() && VT.is256BitVector() &&
20919       N->getOpcode() == ISD::VECTOR_SHUFFLE)
20920     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
20921
20922   // During Type Legalization, when promoting illegal vector types,
20923   // the backend might introduce new shuffle dag nodes and bitcasts.
20924   //
20925   // This code performs the following transformation:
20926   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
20927   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
20928   //
20929   // We do this only if both the bitcast and the BINOP dag nodes have
20930   // one use. Also, perform this transformation only if the new binary
20931   // operation is legal. This is to avoid introducing dag nodes that
20932   // potentially need to be further expanded (or custom lowered) into a
20933   // less optimal sequence of dag nodes.
20934   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
20935       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
20936       N0.getOpcode() == ISD::BITCAST) {
20937     SDValue BC0 = N0.getOperand(0);
20938     EVT SVT = BC0.getValueType();
20939     unsigned Opcode = BC0.getOpcode();
20940     unsigned NumElts = VT.getVectorNumElements();
20941
20942     if (BC0.hasOneUse() && SVT.isVector() &&
20943         SVT.getVectorNumElements() * 2 == NumElts &&
20944         TLI.isOperationLegal(Opcode, VT)) {
20945       bool CanFold = false;
20946       switch (Opcode) {
20947       default : break;
20948       case ISD::ADD :
20949       case ISD::FADD :
20950       case ISD::SUB :
20951       case ISD::FSUB :
20952       case ISD::MUL :
20953       case ISD::FMUL :
20954         CanFold = true;
20955       }
20956
20957       unsigned SVTNumElts = SVT.getVectorNumElements();
20958       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20959       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
20960         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
20961       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
20962         CanFold = SVOp->getMaskElt(i) < 0;
20963
20964       if (CanFold) {
20965         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
20966         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
20967         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
20968         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
20969       }
20970     }
20971   }
20972
20973   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
20974   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
20975   // consecutive, non-overlapping, and in the right order.
20976   SmallVector<SDValue, 16> Elts;
20977   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
20978     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
20979
20980   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
20981   if (LD.getNode())
20982     return LD;
20983
20984   if (isTargetShuffle(N->getOpcode())) {
20985     SDValue Shuffle =
20986         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
20987     if (Shuffle.getNode())
20988       return Shuffle;
20989
20990     // Try recursively combining arbitrary sequences of x86 shuffle
20991     // instructions into higher-order shuffles. We do this after combining
20992     // specific PSHUF instruction sequences into their minimal form so that we
20993     // can evaluate how many specialized shuffle instructions are involved in
20994     // a particular chain.
20995     SmallVector<int, 1> NonceMask; // Just a placeholder.
20996     NonceMask.push_back(0);
20997     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
20998                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
20999                                       DCI, Subtarget))
21000       return SDValue(); // This routine will use CombineTo to replace N.
21001   }
21002
21003   return SDValue();
21004 }
21005
21006 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
21007 /// specific shuffle of a load can be folded into a single element load.
21008 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
21009 /// shuffles have been custom lowered so we need to handle those here.
21010 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
21011                                          TargetLowering::DAGCombinerInfo &DCI) {
21012   if (DCI.isBeforeLegalizeOps())
21013     return SDValue();
21014
21015   SDValue InVec = N->getOperand(0);
21016   SDValue EltNo = N->getOperand(1);
21017
21018   if (!isa<ConstantSDNode>(EltNo))
21019     return SDValue();
21020
21021   EVT OriginalVT = InVec.getValueType();
21022
21023   if (InVec.getOpcode() == ISD::BITCAST) {
21024     // Don't duplicate a load with other uses.
21025     if (!InVec.hasOneUse())
21026       return SDValue();
21027     EVT BCVT = InVec.getOperand(0).getValueType();
21028     if (!BCVT.isVector() ||
21029         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
21030       return SDValue();
21031     InVec = InVec.getOperand(0);
21032   }
21033
21034   EVT CurrentVT = InVec.getValueType();
21035
21036   if (!isTargetShuffle(InVec.getOpcode()))
21037     return SDValue();
21038
21039   // Don't duplicate a load with other uses.
21040   if (!InVec.hasOneUse())
21041     return SDValue();
21042
21043   SmallVector<int, 16> ShuffleMask;
21044   bool UnaryShuffle;
21045   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
21046                             ShuffleMask, UnaryShuffle))
21047     return SDValue();
21048
21049   // Select the input vector, guarding against out of range extract vector.
21050   unsigned NumElems = CurrentVT.getVectorNumElements();
21051   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
21052   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
21053   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
21054                                          : InVec.getOperand(1);
21055
21056   // If inputs to shuffle are the same for both ops, then allow 2 uses
21057   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
21058                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
21059
21060   if (LdNode.getOpcode() == ISD::BITCAST) {
21061     // Don't duplicate a load with other uses.
21062     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
21063       return SDValue();
21064
21065     AllowedUses = 1; // only allow 1 load use if we have a bitcast
21066     LdNode = LdNode.getOperand(0);
21067   }
21068
21069   if (!ISD::isNormalLoad(LdNode.getNode()))
21070     return SDValue();
21071
21072   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
21073
21074   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
21075     return SDValue();
21076
21077   EVT EltVT = N->getValueType(0);
21078   // If there's a bitcast before the shuffle, check if the load type and
21079   // alignment is valid.
21080   unsigned Align = LN0->getAlignment();
21081   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21082   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
21083       EltVT.getTypeForEVT(*DAG.getContext()));
21084
21085   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
21086     return SDValue();
21087
21088   // All checks match so transform back to vector_shuffle so that DAG combiner
21089   // can finish the job
21090   SDLoc dl(N);
21091
21092   // Create shuffle node taking into account the case that its a unary shuffle
21093   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
21094                                    : InVec.getOperand(1);
21095   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
21096                                  InVec.getOperand(0), Shuffle,
21097                                  &ShuffleMask[0]);
21098   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
21099   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
21100                      EltNo);
21101 }
21102
21103 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
21104 /// special and don't usually play with other vector types, it's better to
21105 /// handle them early to be sure we emit efficient code by avoiding
21106 /// store-load conversions.
21107 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
21108   if (N->getValueType(0) != MVT::x86mmx ||
21109       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
21110       N->getOperand(0)->getValueType(0) != MVT::v2i32)
21111     return SDValue();
21112
21113   SDValue V = N->getOperand(0);
21114   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
21115   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
21116     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
21117                        N->getValueType(0), V.getOperand(0));
21118
21119   return SDValue();
21120 }
21121
21122 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
21123 /// generation and convert it from being a bunch of shuffles and extracts
21124 /// into a somewhat faster sequence. For i686, the best sequence is apparently
21125 /// storing the value and loading scalars back, while for x64 we should
21126 /// use 64-bit extracts and shifts.
21127 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
21128                                          TargetLowering::DAGCombinerInfo &DCI) {
21129   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
21130   if (NewOp.getNode())
21131     return NewOp;
21132
21133   SDValue InputVector = N->getOperand(0);
21134   SDLoc dl(InputVector);
21135   // Detect mmx to i32 conversion through a v2i32 elt extract.
21136   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
21137       N->getValueType(0) == MVT::i32 &&
21138       InputVector.getValueType() == MVT::v2i32) {
21139
21140     // The bitcast source is a direct mmx result.
21141     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
21142     if (MMXSrc.getValueType() == MVT::x86mmx)
21143       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21144                          N->getValueType(0),
21145                          InputVector.getNode()->getOperand(0));
21146
21147     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
21148     SDValue MMXSrcOp = MMXSrc.getOperand(0);
21149     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
21150         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
21151         MMXSrcOp.getOpcode() == ISD::BITCAST &&
21152         MMXSrcOp.getValueType() == MVT::v1i64 &&
21153         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
21154       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
21155                          N->getValueType(0),
21156                          MMXSrcOp.getOperand(0));
21157   }
21158
21159   EVT VT = N->getValueType(0);
21160
21161   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
21162       InputVector.getOpcode() == ISD::BITCAST &&
21163       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
21164     uint64_t ExtractedElt =
21165           cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
21166     uint64_t InputValue =
21167           cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
21168     uint64_t Res = (InputValue >> ExtractedElt) & 1;
21169     return DAG.getConstant(Res, dl, MVT::i1);
21170   }
21171   // Only operate on vectors of 4 elements, where the alternative shuffling
21172   // gets to be more expensive.
21173   if (InputVector.getValueType() != MVT::v4i32)
21174     return SDValue();
21175
21176   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
21177   // single use which is a sign-extend or zero-extend, and all elements are
21178   // used.
21179   SmallVector<SDNode *, 4> Uses;
21180   unsigned ExtractedElements = 0;
21181   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
21182        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
21183     if (UI.getUse().getResNo() != InputVector.getResNo())
21184       return SDValue();
21185
21186     SDNode *Extract = *UI;
21187     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
21188       return SDValue();
21189
21190     if (Extract->getValueType(0) != MVT::i32)
21191       return SDValue();
21192     if (!Extract->hasOneUse())
21193       return SDValue();
21194     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
21195         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
21196       return SDValue();
21197     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
21198       return SDValue();
21199
21200     // Record which element was extracted.
21201     ExtractedElements |=
21202       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
21203
21204     Uses.push_back(Extract);
21205   }
21206
21207   // If not all the elements were used, this may not be worthwhile.
21208   if (ExtractedElements != 15)
21209     return SDValue();
21210
21211   // Ok, we've now decided to do the transformation.
21212   // If 64-bit shifts are legal, use the extract-shift sequence,
21213   // otherwise bounce the vector off the cache.
21214   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21215   SDValue Vals[4];
21216
21217   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
21218     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
21219     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
21220     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21221       DAG.getConstant(0, dl, VecIdxTy));
21222     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
21223       DAG.getConstant(1, dl, VecIdxTy));
21224
21225     SDValue ShAmt = DAG.getConstant(32, dl,
21226       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
21227     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
21228     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21229       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
21230     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
21231     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
21232       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
21233   } else {
21234     // Store the value to a temporary stack slot.
21235     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
21236     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
21237       MachinePointerInfo(), false, false, 0);
21238
21239     EVT ElementType = InputVector.getValueType().getVectorElementType();
21240     unsigned EltSize = ElementType.getSizeInBits() / 8;
21241
21242     // Replace each use (extract) with a load of the appropriate element.
21243     for (unsigned i = 0; i < 4; ++i) {
21244       uint64_t Offset = EltSize * i;
21245       SDValue OffsetVal = DAG.getConstant(Offset, dl, TLI.getPointerTy());
21246
21247       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
21248                                        StackPtr, OffsetVal);
21249
21250       // Load the scalar.
21251       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
21252                             ScalarAddr, MachinePointerInfo(),
21253                             false, false, false, 0);
21254
21255     }
21256   }
21257
21258   // Replace the extracts
21259   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
21260     UE = Uses.end(); UI != UE; ++UI) {
21261     SDNode *Extract = *UI;
21262
21263     SDValue Idx = Extract->getOperand(1);
21264     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
21265     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
21266   }
21267
21268   // The replacement was made in place; don't return anything.
21269   return SDValue();
21270 }
21271
21272 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
21273 static std::pair<unsigned, bool>
21274 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
21275                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
21276   if (!VT.isVector())
21277     return std::make_pair(0, false);
21278
21279   bool NeedSplit = false;
21280   switch (VT.getSimpleVT().SimpleTy) {
21281   default: return std::make_pair(0, false);
21282   case MVT::v4i64:
21283   case MVT::v2i64:
21284     if (!Subtarget->hasVLX())
21285       return std::make_pair(0, false);
21286     break;
21287   case MVT::v64i8:
21288   case MVT::v32i16:
21289     if (!Subtarget->hasBWI())
21290       return std::make_pair(0, false);
21291     break;
21292   case MVT::v16i32:
21293   case MVT::v8i64:
21294     if (!Subtarget->hasAVX512())
21295       return std::make_pair(0, false);
21296     break;
21297   case MVT::v32i8:
21298   case MVT::v16i16:
21299   case MVT::v8i32:
21300     if (!Subtarget->hasAVX2())
21301       NeedSplit = true;
21302     if (!Subtarget->hasAVX())
21303       return std::make_pair(0, false);
21304     break;
21305   case MVT::v16i8:
21306   case MVT::v8i16:
21307   case MVT::v4i32:
21308     if (!Subtarget->hasSSE2())
21309       return std::make_pair(0, false);
21310   }
21311
21312   // SSE2 has only a small subset of the operations.
21313   bool hasUnsigned = Subtarget->hasSSE41() ||
21314                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
21315   bool hasSigned = Subtarget->hasSSE41() ||
21316                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
21317
21318   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21319
21320   unsigned Opc = 0;
21321   // Check for x CC y ? x : y.
21322   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21323       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21324     switch (CC) {
21325     default: break;
21326     case ISD::SETULT:
21327     case ISD::SETULE:
21328       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21329     case ISD::SETUGT:
21330     case ISD::SETUGE:
21331       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21332     case ISD::SETLT:
21333     case ISD::SETLE:
21334       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21335     case ISD::SETGT:
21336     case ISD::SETGE:
21337       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21338     }
21339   // Check for x CC y ? y : x -- a min/max with reversed arms.
21340   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21341              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21342     switch (CC) {
21343     default: break;
21344     case ISD::SETULT:
21345     case ISD::SETULE:
21346       Opc = hasUnsigned ? X86ISD::UMAX : 0u; break;
21347     case ISD::SETUGT:
21348     case ISD::SETUGE:
21349       Opc = hasUnsigned ? X86ISD::UMIN : 0u; break;
21350     case ISD::SETLT:
21351     case ISD::SETLE:
21352       Opc = hasSigned ? X86ISD::SMAX : 0u; break;
21353     case ISD::SETGT:
21354     case ISD::SETGE:
21355       Opc = hasSigned ? X86ISD::SMIN : 0u; break;
21356     }
21357   }
21358
21359   return std::make_pair(Opc, NeedSplit);
21360 }
21361
21362 static SDValue
21363 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
21364                                       const X86Subtarget *Subtarget) {
21365   SDLoc dl(N);
21366   SDValue Cond = N->getOperand(0);
21367   SDValue LHS = N->getOperand(1);
21368   SDValue RHS = N->getOperand(2);
21369
21370   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
21371     SDValue CondSrc = Cond->getOperand(0);
21372     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
21373       Cond = CondSrc->getOperand(0);
21374   }
21375
21376   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
21377     return SDValue();
21378
21379   // A vselect where all conditions and data are constants can be optimized into
21380   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
21381   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
21382       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
21383     return SDValue();
21384
21385   unsigned MaskValue = 0;
21386   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
21387     return SDValue();
21388
21389   MVT VT = N->getSimpleValueType(0);
21390   unsigned NumElems = VT.getVectorNumElements();
21391   SmallVector<int, 8> ShuffleMask(NumElems, -1);
21392   for (unsigned i = 0; i < NumElems; ++i) {
21393     // Be sure we emit undef where we can.
21394     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
21395       ShuffleMask[i] = -1;
21396     else
21397       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
21398   }
21399
21400   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21401   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
21402     return SDValue();
21403   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
21404 }
21405
21406 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
21407 /// nodes.
21408 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
21409                                     TargetLowering::DAGCombinerInfo &DCI,
21410                                     const X86Subtarget *Subtarget) {
21411   SDLoc DL(N);
21412   SDValue Cond = N->getOperand(0);
21413   // Get the LHS/RHS of the select.
21414   SDValue LHS = N->getOperand(1);
21415   SDValue RHS = N->getOperand(2);
21416   EVT VT = LHS.getValueType();
21417   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21418
21419   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
21420   // instructions match the semantics of the common C idiom x<y?x:y but not
21421   // x<=y?x:y, because of how they handle negative zero (which can be
21422   // ignored in unsafe-math mode).
21423   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
21424   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
21425       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
21426       (Subtarget->hasSSE2() ||
21427        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
21428     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21429
21430     unsigned Opcode = 0;
21431     // Check for x CC y ? x : y.
21432     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21433         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21434       switch (CC) {
21435       default: break;
21436       case ISD::SETULT:
21437         // Converting this to a min would handle NaNs incorrectly, and swapping
21438         // the operands would cause it to handle comparisons between positive
21439         // and negative zero incorrectly.
21440         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21441           if (!DAG.getTarget().Options.UnsafeFPMath &&
21442               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21443             break;
21444           std::swap(LHS, RHS);
21445         }
21446         Opcode = X86ISD::FMIN;
21447         break;
21448       case ISD::SETOLE:
21449         // Converting this to a min would handle comparisons between positive
21450         // and negative zero incorrectly.
21451         if (!DAG.getTarget().Options.UnsafeFPMath &&
21452             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21453           break;
21454         Opcode = X86ISD::FMIN;
21455         break;
21456       case ISD::SETULE:
21457         // Converting this to a min would handle both negative zeros and NaNs
21458         // incorrectly, but we can swap the operands to fix both.
21459         std::swap(LHS, RHS);
21460       case ISD::SETOLT:
21461       case ISD::SETLT:
21462       case ISD::SETLE:
21463         Opcode = X86ISD::FMIN;
21464         break;
21465
21466       case ISD::SETOGE:
21467         // Converting this to a max would handle comparisons between positive
21468         // and negative zero incorrectly.
21469         if (!DAG.getTarget().Options.UnsafeFPMath &&
21470             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
21471           break;
21472         Opcode = X86ISD::FMAX;
21473         break;
21474       case ISD::SETUGT:
21475         // Converting this to a max would handle NaNs incorrectly, and swapping
21476         // the operands would cause it to handle comparisons between positive
21477         // and negative zero incorrectly.
21478         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
21479           if (!DAG.getTarget().Options.UnsafeFPMath &&
21480               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
21481             break;
21482           std::swap(LHS, RHS);
21483         }
21484         Opcode = X86ISD::FMAX;
21485         break;
21486       case ISD::SETUGE:
21487         // Converting this to a max would handle both negative zeros and NaNs
21488         // incorrectly, but we can swap the operands to fix both.
21489         std::swap(LHS, RHS);
21490       case ISD::SETOGT:
21491       case ISD::SETGT:
21492       case ISD::SETGE:
21493         Opcode = X86ISD::FMAX;
21494         break;
21495       }
21496     // Check for x CC y ? y : x -- a min/max with reversed arms.
21497     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21498                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21499       switch (CC) {
21500       default: break;
21501       case ISD::SETOGE:
21502         // Converting this to a min would handle comparisons between positive
21503         // and negative zero incorrectly, and swapping the operands would
21504         // cause it to handle NaNs incorrectly.
21505         if (!DAG.getTarget().Options.UnsafeFPMath &&
21506             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
21507           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21508             break;
21509           std::swap(LHS, RHS);
21510         }
21511         Opcode = X86ISD::FMIN;
21512         break;
21513       case ISD::SETUGT:
21514         // Converting this to a min would handle NaNs incorrectly.
21515         if (!DAG.getTarget().Options.UnsafeFPMath &&
21516             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
21517           break;
21518         Opcode = X86ISD::FMIN;
21519         break;
21520       case ISD::SETUGE:
21521         // Converting this to a min would handle both negative zeros and NaNs
21522         // incorrectly, but we can swap the operands to fix both.
21523         std::swap(LHS, RHS);
21524       case ISD::SETOGT:
21525       case ISD::SETGT:
21526       case ISD::SETGE:
21527         Opcode = X86ISD::FMIN;
21528         break;
21529
21530       case ISD::SETULT:
21531         // Converting this to a max would handle NaNs incorrectly.
21532         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21533           break;
21534         Opcode = X86ISD::FMAX;
21535         break;
21536       case ISD::SETOLE:
21537         // Converting this to a max would handle comparisons between positive
21538         // and negative zero incorrectly, and swapping the operands would
21539         // cause it to handle NaNs incorrectly.
21540         if (!DAG.getTarget().Options.UnsafeFPMath &&
21541             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
21542           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21543             break;
21544           std::swap(LHS, RHS);
21545         }
21546         Opcode = X86ISD::FMAX;
21547         break;
21548       case ISD::SETULE:
21549         // Converting this to a max would handle both negative zeros and NaNs
21550         // incorrectly, but we can swap the operands to fix both.
21551         std::swap(LHS, RHS);
21552       case ISD::SETOLT:
21553       case ISD::SETLT:
21554       case ISD::SETLE:
21555         Opcode = X86ISD::FMAX;
21556         break;
21557       }
21558     }
21559
21560     if (Opcode)
21561       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
21562   }
21563
21564   EVT CondVT = Cond.getValueType();
21565   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
21566       CondVT.getVectorElementType() == MVT::i1) {
21567     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
21568     // lowering on KNL. In this case we convert it to
21569     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
21570     // The same situation for all 128 and 256-bit vectors of i8 and i16.
21571     // Since SKX these selects have a proper lowering.
21572     EVT OpVT = LHS.getValueType();
21573     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
21574         (OpVT.getVectorElementType() == MVT::i8 ||
21575          OpVT.getVectorElementType() == MVT::i16) &&
21576         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
21577       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
21578       DCI.AddToWorklist(Cond.getNode());
21579       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
21580     }
21581   }
21582   // If this is a select between two integer constants, try to do some
21583   // optimizations.
21584   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
21585     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
21586       // Don't do this for crazy integer types.
21587       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
21588         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
21589         // so that TrueC (the true value) is larger than FalseC.
21590         bool NeedsCondInvert = false;
21591
21592         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
21593             // Efficiently invertible.
21594             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
21595              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
21596               isa<ConstantSDNode>(Cond.getOperand(1))))) {
21597           NeedsCondInvert = true;
21598           std::swap(TrueC, FalseC);
21599         }
21600
21601         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
21602         if (FalseC->getAPIntValue() == 0 &&
21603             TrueC->getAPIntValue().isPowerOf2()) {
21604           if (NeedsCondInvert) // Invert the condition if needed.
21605             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21606                                DAG.getConstant(1, DL, Cond.getValueType()));
21607
21608           // Zero extend the condition if needed.
21609           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
21610
21611           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21612           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
21613                              DAG.getConstant(ShAmt, DL, MVT::i8));
21614         }
21615
21616         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
21617         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21618           if (NeedsCondInvert) // Invert the condition if needed.
21619             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21620                                DAG.getConstant(1, DL, Cond.getValueType()));
21621
21622           // Zero extend the condition if needed.
21623           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21624                              FalseC->getValueType(0), Cond);
21625           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21626                              SDValue(FalseC, 0));
21627         }
21628
21629         // Optimize cases that will turn into an LEA instruction.  This requires
21630         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21631         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21632           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21633           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21634
21635           bool isFastMultiplier = false;
21636           if (Diff < 10) {
21637             switch ((unsigned char)Diff) {
21638               default: break;
21639               case 1:  // result = add base, cond
21640               case 2:  // result = lea base(    , cond*2)
21641               case 3:  // result = lea base(cond, cond*2)
21642               case 4:  // result = lea base(    , cond*4)
21643               case 5:  // result = lea base(cond, cond*4)
21644               case 8:  // result = lea base(    , cond*8)
21645               case 9:  // result = lea base(cond, cond*8)
21646                 isFastMultiplier = true;
21647                 break;
21648             }
21649           }
21650
21651           if (isFastMultiplier) {
21652             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21653             if (NeedsCondInvert) // Invert the condition if needed.
21654               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21655                                  DAG.getConstant(1, DL, Cond.getValueType()));
21656
21657             // Zero extend the condition if needed.
21658             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21659                                Cond);
21660             // Scale the condition by the difference.
21661             if (Diff != 1)
21662               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21663                                  DAG.getConstant(Diff, DL,
21664                                                  Cond.getValueType()));
21665
21666             // Add the base if non-zero.
21667             if (FalseC->getAPIntValue() != 0)
21668               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21669                                  SDValue(FalseC, 0));
21670             return Cond;
21671           }
21672         }
21673       }
21674   }
21675
21676   // Canonicalize max and min:
21677   // (x > y) ? x : y -> (x >= y) ? x : y
21678   // (x < y) ? x : y -> (x <= y) ? x : y
21679   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
21680   // the need for an extra compare
21681   // against zero. e.g.
21682   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
21683   // subl   %esi, %edi
21684   // testl  %edi, %edi
21685   // movl   $0, %eax
21686   // cmovgl %edi, %eax
21687   // =>
21688   // xorl   %eax, %eax
21689   // subl   %esi, $edi
21690   // cmovsl %eax, %edi
21691   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
21692       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21693       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21694     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21695     switch (CC) {
21696     default: break;
21697     case ISD::SETLT:
21698     case ISD::SETGT: {
21699       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
21700       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
21701                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
21702       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
21703     }
21704     }
21705   }
21706
21707   // Early exit check
21708   if (!TLI.isTypeLegal(VT))
21709     return SDValue();
21710
21711   // Match VSELECTs into subs with unsigned saturation.
21712   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
21713       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
21714       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
21715        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
21716     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21717
21718     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
21719     // left side invert the predicate to simplify logic below.
21720     SDValue Other;
21721     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
21722       Other = RHS;
21723       CC = ISD::getSetCCInverse(CC, true);
21724     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
21725       Other = LHS;
21726     }
21727
21728     if (Other.getNode() && Other->getNumOperands() == 2 &&
21729         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
21730       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
21731       SDValue CondRHS = Cond->getOperand(1);
21732
21733       // Look for a general sub with unsigned saturation first.
21734       // x >= y ? x-y : 0 --> subus x, y
21735       // x >  y ? x-y : 0 --> subus x, y
21736       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
21737           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
21738         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
21739
21740       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
21741         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
21742           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
21743             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
21744               // If the RHS is a constant we have to reverse the const
21745               // canonicalization.
21746               // x > C-1 ? x+-C : 0 --> subus x, C
21747               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
21748                   CondRHSConst->getAPIntValue() ==
21749                       (-OpRHSConst->getAPIntValue() - 1))
21750                 return DAG.getNode(
21751                     X86ISD::SUBUS, DL, VT, OpLHS,
21752                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
21753
21754           // Another special case: If C was a sign bit, the sub has been
21755           // canonicalized into a xor.
21756           // FIXME: Would it be better to use computeKnownBits to determine
21757           //        whether it's safe to decanonicalize the xor?
21758           // x s< 0 ? x^C : 0 --> subus x, C
21759           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
21760               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
21761               OpRHSConst->getAPIntValue().isSignBit())
21762             // Note that we have to rebuild the RHS constant here to ensure we
21763             // don't rely on particular values of undef lanes.
21764             return DAG.getNode(
21765                 X86ISD::SUBUS, DL, VT, OpLHS,
21766                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
21767         }
21768     }
21769   }
21770
21771   // Try to match a min/max vector operation.
21772   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
21773     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
21774     unsigned Opc = ret.first;
21775     bool NeedSplit = ret.second;
21776
21777     if (Opc && NeedSplit) {
21778       unsigned NumElems = VT.getVectorNumElements();
21779       // Extract the LHS vectors
21780       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
21781       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
21782
21783       // Extract the RHS vectors
21784       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
21785       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
21786
21787       // Create min/max for each subvector
21788       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
21789       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
21790
21791       // Merge the result
21792       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
21793     } else if (Opc)
21794       return DAG.getNode(Opc, DL, VT, LHS, RHS);
21795   }
21796
21797   // Simplify vector selection if condition value type matches vselect
21798   // operand type
21799   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
21800     assert(Cond.getValueType().isVector() &&
21801            "vector select expects a vector selector!");
21802
21803     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
21804     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
21805
21806     // Try invert the condition if true value is not all 1s and false value
21807     // is not all 0s.
21808     if (!TValIsAllOnes && !FValIsAllZeros &&
21809         // Check if the selector will be produced by CMPP*/PCMP*
21810         Cond.getOpcode() == ISD::SETCC &&
21811         // Check if SETCC has already been promoted
21812         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
21813       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
21814       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
21815
21816       if (TValIsAllZeros || FValIsAllOnes) {
21817         SDValue CC = Cond.getOperand(2);
21818         ISD::CondCode NewCC =
21819           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
21820                                Cond.getOperand(0).getValueType().isInteger());
21821         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
21822         std::swap(LHS, RHS);
21823         TValIsAllOnes = FValIsAllOnes;
21824         FValIsAllZeros = TValIsAllZeros;
21825       }
21826     }
21827
21828     if (TValIsAllOnes || FValIsAllZeros) {
21829       SDValue Ret;
21830
21831       if (TValIsAllOnes && FValIsAllZeros)
21832         Ret = Cond;
21833       else if (TValIsAllOnes)
21834         Ret =
21835             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
21836       else if (FValIsAllZeros)
21837         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
21838                           DAG.getBitcast(CondVT, LHS));
21839
21840       return DAG.getBitcast(VT, Ret);
21841     }
21842   }
21843
21844   // We should generate an X86ISD::BLENDI from a vselect if its argument
21845   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
21846   // constants. This specific pattern gets generated when we split a
21847   // selector for a 512 bit vector in a machine without AVX512 (but with
21848   // 256-bit vectors), during legalization:
21849   //
21850   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
21851   //
21852   // Iff we find this pattern and the build_vectors are built from
21853   // constants, we translate the vselect into a shuffle_vector that we
21854   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
21855   if ((N->getOpcode() == ISD::VSELECT ||
21856        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
21857       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
21858     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
21859     if (Shuffle.getNode())
21860       return Shuffle;
21861   }
21862
21863   // If this is a *dynamic* select (non-constant condition) and we can match
21864   // this node with one of the variable blend instructions, restructure the
21865   // condition so that the blends can use the high bit of each element and use
21866   // SimplifyDemandedBits to simplify the condition operand.
21867   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
21868       !DCI.isBeforeLegalize() &&
21869       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
21870     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
21871
21872     // Don't optimize vector selects that map to mask-registers.
21873     if (BitWidth == 1)
21874       return SDValue();
21875
21876     // We can only handle the cases where VSELECT is directly legal on the
21877     // subtarget. We custom lower VSELECT nodes with constant conditions and
21878     // this makes it hard to see whether a dynamic VSELECT will correctly
21879     // lower, so we both check the operation's status and explicitly handle the
21880     // cases where a *dynamic* blend will fail even though a constant-condition
21881     // blend could be custom lowered.
21882     // FIXME: We should find a better way to handle this class of problems.
21883     // Potentially, we should combine constant-condition vselect nodes
21884     // pre-legalization into shuffles and not mark as many types as custom
21885     // lowered.
21886     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
21887       return SDValue();
21888     // FIXME: We don't support i16-element blends currently. We could and
21889     // should support them by making *all* the bits in the condition be set
21890     // rather than just the high bit and using an i8-element blend.
21891     if (VT.getScalarType() == MVT::i16)
21892       return SDValue();
21893     // Dynamic blending was only available from SSE4.1 onward.
21894     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
21895       return SDValue();
21896     // Byte blends are only available in AVX2
21897     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
21898         !Subtarget->hasAVX2())
21899       return SDValue();
21900
21901     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
21902     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
21903
21904     APInt KnownZero, KnownOne;
21905     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
21906                                           DCI.isBeforeLegalizeOps());
21907     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
21908         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
21909                                  TLO)) {
21910       // If we changed the computation somewhere in the DAG, this change
21911       // will affect all users of Cond.
21912       // Make sure it is fine and update all the nodes so that we do not
21913       // use the generic VSELECT anymore. Otherwise, we may perform
21914       // wrong optimizations as we messed up with the actual expectation
21915       // for the vector boolean values.
21916       if (Cond != TLO.Old) {
21917         // Check all uses of that condition operand to check whether it will be
21918         // consumed by non-BLEND instructions, which may depend on all bits are
21919         // set properly.
21920         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21921              I != E; ++I)
21922           if (I->getOpcode() != ISD::VSELECT)
21923             // TODO: Add other opcodes eventually lowered into BLEND.
21924             return SDValue();
21925
21926         // Update all the users of the condition, before committing the change,
21927         // so that the VSELECT optimizations that expect the correct vector
21928         // boolean value will not be triggered.
21929         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21930              I != E; ++I)
21931           DAG.ReplaceAllUsesOfValueWith(
21932               SDValue(*I, 0),
21933               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
21934                           Cond, I->getOperand(1), I->getOperand(2)));
21935         DCI.CommitTargetLoweringOpt(TLO);
21936         return SDValue();
21937       }
21938       // At this point, only Cond is changed. Change the condition
21939       // just for N to keep the opportunity to optimize all other
21940       // users their own way.
21941       DAG.ReplaceAllUsesOfValueWith(
21942           SDValue(N, 0),
21943           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
21944                       TLO.New, N->getOperand(1), N->getOperand(2)));
21945       return SDValue();
21946     }
21947   }
21948
21949   return SDValue();
21950 }
21951
21952 // Check whether a boolean test is testing a boolean value generated by
21953 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
21954 // code.
21955 //
21956 // Simplify the following patterns:
21957 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
21958 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
21959 // to (Op EFLAGS Cond)
21960 //
21961 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
21962 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
21963 // to (Op EFLAGS !Cond)
21964 //
21965 // where Op could be BRCOND or CMOV.
21966 //
21967 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
21968   // Quit if not CMP and SUB with its value result used.
21969   if (Cmp.getOpcode() != X86ISD::CMP &&
21970       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
21971       return SDValue();
21972
21973   // Quit if not used as a boolean value.
21974   if (CC != X86::COND_E && CC != X86::COND_NE)
21975     return SDValue();
21976
21977   // Check CMP operands. One of them should be 0 or 1 and the other should be
21978   // an SetCC or extended from it.
21979   SDValue Op1 = Cmp.getOperand(0);
21980   SDValue Op2 = Cmp.getOperand(1);
21981
21982   SDValue SetCC;
21983   const ConstantSDNode* C = nullptr;
21984   bool needOppositeCond = (CC == X86::COND_E);
21985   bool checkAgainstTrue = false; // Is it a comparison against 1?
21986
21987   if ((C = dyn_cast<ConstantSDNode>(Op1)))
21988     SetCC = Op2;
21989   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
21990     SetCC = Op1;
21991   else // Quit if all operands are not constants.
21992     return SDValue();
21993
21994   if (C->getZExtValue() == 1) {
21995     needOppositeCond = !needOppositeCond;
21996     checkAgainstTrue = true;
21997   } else if (C->getZExtValue() != 0)
21998     // Quit if the constant is neither 0 or 1.
21999     return SDValue();
22000
22001   bool truncatedToBoolWithAnd = false;
22002   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
22003   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
22004          SetCC.getOpcode() == ISD::TRUNCATE ||
22005          SetCC.getOpcode() == ISD::AND) {
22006     if (SetCC.getOpcode() == ISD::AND) {
22007       int OpIdx = -1;
22008       ConstantSDNode *CS;
22009       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
22010           CS->getZExtValue() == 1)
22011         OpIdx = 1;
22012       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
22013           CS->getZExtValue() == 1)
22014         OpIdx = 0;
22015       if (OpIdx == -1)
22016         break;
22017       SetCC = SetCC.getOperand(OpIdx);
22018       truncatedToBoolWithAnd = true;
22019     } else
22020       SetCC = SetCC.getOperand(0);
22021   }
22022
22023   switch (SetCC.getOpcode()) {
22024   case X86ISD::SETCC_CARRY:
22025     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
22026     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
22027     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
22028     // truncated to i1 using 'and'.
22029     if (checkAgainstTrue && !truncatedToBoolWithAnd)
22030       break;
22031     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
22032            "Invalid use of SETCC_CARRY!");
22033     // FALL THROUGH
22034   case X86ISD::SETCC:
22035     // Set the condition code or opposite one if necessary.
22036     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
22037     if (needOppositeCond)
22038       CC = X86::GetOppositeBranchCondition(CC);
22039     return SetCC.getOperand(1);
22040   case X86ISD::CMOV: {
22041     // Check whether false/true value has canonical one, i.e. 0 or 1.
22042     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
22043     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
22044     // Quit if true value is not a constant.
22045     if (!TVal)
22046       return SDValue();
22047     // Quit if false value is not a constant.
22048     if (!FVal) {
22049       SDValue Op = SetCC.getOperand(0);
22050       // Skip 'zext' or 'trunc' node.
22051       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
22052           Op.getOpcode() == ISD::TRUNCATE)
22053         Op = Op.getOperand(0);
22054       // A special case for rdrand/rdseed, where 0 is set if false cond is
22055       // found.
22056       if ((Op.getOpcode() != X86ISD::RDRAND &&
22057            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
22058         return SDValue();
22059     }
22060     // Quit if false value is not the constant 0 or 1.
22061     bool FValIsFalse = true;
22062     if (FVal && FVal->getZExtValue() != 0) {
22063       if (FVal->getZExtValue() != 1)
22064         return SDValue();
22065       // If FVal is 1, opposite cond is needed.
22066       needOppositeCond = !needOppositeCond;
22067       FValIsFalse = false;
22068     }
22069     // Quit if TVal is not the constant opposite of FVal.
22070     if (FValIsFalse && TVal->getZExtValue() != 1)
22071       return SDValue();
22072     if (!FValIsFalse && TVal->getZExtValue() != 0)
22073       return SDValue();
22074     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
22075     if (needOppositeCond)
22076       CC = X86::GetOppositeBranchCondition(CC);
22077     return SetCC.getOperand(3);
22078   }
22079   }
22080
22081   return SDValue();
22082 }
22083
22084 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
22085 /// Match:
22086 ///   (X86or (X86setcc) (X86setcc))
22087 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
22088 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
22089                                            X86::CondCode &CC1, SDValue &Flags,
22090                                            bool &isAnd) {
22091   if (Cond->getOpcode() == X86ISD::CMP) {
22092     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
22093     if (!CondOp1C || !CondOp1C->isNullValue())
22094       return false;
22095
22096     Cond = Cond->getOperand(0);
22097   }
22098
22099   isAnd = false;
22100
22101   SDValue SetCC0, SetCC1;
22102   switch (Cond->getOpcode()) {
22103   default: return false;
22104   case ISD::AND:
22105   case X86ISD::AND:
22106     isAnd = true;
22107     // fallthru
22108   case ISD::OR:
22109   case X86ISD::OR:
22110     SetCC0 = Cond->getOperand(0);
22111     SetCC1 = Cond->getOperand(1);
22112     break;
22113   };
22114
22115   // Make sure we have SETCC nodes, using the same flags value.
22116   if (SetCC0.getOpcode() != X86ISD::SETCC ||
22117       SetCC1.getOpcode() != X86ISD::SETCC ||
22118       SetCC0->getOperand(1) != SetCC1->getOperand(1))
22119     return false;
22120
22121   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
22122   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
22123   Flags = SetCC0->getOperand(1);
22124   return true;
22125 }
22126
22127 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
22128 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
22129                                   TargetLowering::DAGCombinerInfo &DCI,
22130                                   const X86Subtarget *Subtarget) {
22131   SDLoc DL(N);
22132
22133   // If the flag operand isn't dead, don't touch this CMOV.
22134   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
22135     return SDValue();
22136
22137   SDValue FalseOp = N->getOperand(0);
22138   SDValue TrueOp = N->getOperand(1);
22139   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
22140   SDValue Cond = N->getOperand(3);
22141
22142   if (CC == X86::COND_E || CC == X86::COND_NE) {
22143     switch (Cond.getOpcode()) {
22144     default: break;
22145     case X86ISD::BSR:
22146     case X86ISD::BSF:
22147       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
22148       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
22149         return (CC == X86::COND_E) ? FalseOp : TrueOp;
22150     }
22151   }
22152
22153   SDValue Flags;
22154
22155   Flags = checkBoolTestSetCCCombine(Cond, CC);
22156   if (Flags.getNode() &&
22157       // Extra check as FCMOV only supports a subset of X86 cond.
22158       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
22159     SDValue Ops[] = { FalseOp, TrueOp,
22160                       DAG.getConstant(CC, DL, MVT::i8), Flags };
22161     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22162   }
22163
22164   // If this is a select between two integer constants, try to do some
22165   // optimizations.  Note that the operands are ordered the opposite of SELECT
22166   // operands.
22167   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
22168     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
22169       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
22170       // larger than FalseC (the false value).
22171       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
22172         CC = X86::GetOppositeBranchCondition(CC);
22173         std::swap(TrueC, FalseC);
22174         std::swap(TrueOp, FalseOp);
22175       }
22176
22177       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
22178       // This is efficient for any integer data type (including i8/i16) and
22179       // shift amount.
22180       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
22181         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22182                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22183
22184         // Zero extend the condition if needed.
22185         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
22186
22187         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
22188         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
22189                            DAG.getConstant(ShAmt, DL, MVT::i8));
22190         if (N->getNumValues() == 2)  // Dead flag value?
22191           return DCI.CombineTo(N, Cond, SDValue());
22192         return Cond;
22193       }
22194
22195       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
22196       // for any integer data type, including i8/i16.
22197       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
22198         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22199                            DAG.getConstant(CC, DL, MVT::i8), Cond);
22200
22201         // Zero extend the condition if needed.
22202         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
22203                            FalseC->getValueType(0), Cond);
22204         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22205                            SDValue(FalseC, 0));
22206
22207         if (N->getNumValues() == 2)  // Dead flag value?
22208           return DCI.CombineTo(N, Cond, SDValue());
22209         return Cond;
22210       }
22211
22212       // Optimize cases that will turn into an LEA instruction.  This requires
22213       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
22214       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
22215         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
22216         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
22217
22218         bool isFastMultiplier = false;
22219         if (Diff < 10) {
22220           switch ((unsigned char)Diff) {
22221           default: break;
22222           case 1:  // result = add base, cond
22223           case 2:  // result = lea base(    , cond*2)
22224           case 3:  // result = lea base(cond, cond*2)
22225           case 4:  // result = lea base(    , cond*4)
22226           case 5:  // result = lea base(cond, cond*4)
22227           case 8:  // result = lea base(    , cond*8)
22228           case 9:  // result = lea base(cond, cond*8)
22229             isFastMultiplier = true;
22230             break;
22231           }
22232         }
22233
22234         if (isFastMultiplier) {
22235           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
22236           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
22237                              DAG.getConstant(CC, DL, MVT::i8), Cond);
22238           // Zero extend the condition if needed.
22239           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
22240                              Cond);
22241           // Scale the condition by the difference.
22242           if (Diff != 1)
22243             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
22244                                DAG.getConstant(Diff, DL, Cond.getValueType()));
22245
22246           // Add the base if non-zero.
22247           if (FalseC->getAPIntValue() != 0)
22248             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22249                                SDValue(FalseC, 0));
22250           if (N->getNumValues() == 2)  // Dead flag value?
22251             return DCI.CombineTo(N, Cond, SDValue());
22252           return Cond;
22253         }
22254       }
22255     }
22256   }
22257
22258   // Handle these cases:
22259   //   (select (x != c), e, c) -> select (x != c), e, x),
22260   //   (select (x == c), c, e) -> select (x == c), x, e)
22261   // where the c is an integer constant, and the "select" is the combination
22262   // of CMOV and CMP.
22263   //
22264   // The rationale for this change is that the conditional-move from a constant
22265   // needs two instructions, however, conditional-move from a register needs
22266   // only one instruction.
22267   //
22268   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
22269   //  some instruction-combining opportunities. This opt needs to be
22270   //  postponed as late as possible.
22271   //
22272   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
22273     // the DCI.xxxx conditions are provided to postpone the optimization as
22274     // late as possible.
22275
22276     ConstantSDNode *CmpAgainst = nullptr;
22277     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
22278         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
22279         !isa<ConstantSDNode>(Cond.getOperand(0))) {
22280
22281       if (CC == X86::COND_NE &&
22282           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
22283         CC = X86::GetOppositeBranchCondition(CC);
22284         std::swap(TrueOp, FalseOp);
22285       }
22286
22287       if (CC == X86::COND_E &&
22288           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
22289         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
22290                           DAG.getConstant(CC, DL, MVT::i8), Cond };
22291         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
22292       }
22293     }
22294   }
22295
22296   // Fold and/or of setcc's to double CMOV:
22297   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
22298   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
22299   //
22300   // This combine lets us generate:
22301   //   cmovcc1 (jcc1 if we don't have CMOV)
22302   //   cmovcc2 (same)
22303   // instead of:
22304   //   setcc1
22305   //   setcc2
22306   //   and/or
22307   //   cmovne (jne if we don't have CMOV)
22308   // When we can't use the CMOV instruction, it might increase branch
22309   // mispredicts.
22310   // When we can use CMOV, or when there is no mispredict, this improves
22311   // throughput and reduces register pressure.
22312   //
22313   if (CC == X86::COND_NE) {
22314     SDValue Flags;
22315     X86::CondCode CC0, CC1;
22316     bool isAndSetCC;
22317     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
22318       if (isAndSetCC) {
22319         std::swap(FalseOp, TrueOp);
22320         CC0 = X86::GetOppositeBranchCondition(CC0);
22321         CC1 = X86::GetOppositeBranchCondition(CC1);
22322       }
22323
22324       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
22325         Flags};
22326       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
22327       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
22328       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
22329       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
22330       return CMOV;
22331     }
22332   }
22333
22334   return SDValue();
22335 }
22336
22337 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
22338                                                 const X86Subtarget *Subtarget) {
22339   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
22340   switch (IntNo) {
22341   default: return SDValue();
22342   // SSE/AVX/AVX2 blend intrinsics.
22343   case Intrinsic::x86_avx2_pblendvb:
22344     // Don't try to simplify this intrinsic if we don't have AVX2.
22345     if (!Subtarget->hasAVX2())
22346       return SDValue();
22347     // FALL-THROUGH
22348   case Intrinsic::x86_avx_blendv_pd_256:
22349   case Intrinsic::x86_avx_blendv_ps_256:
22350     // Don't try to simplify this intrinsic if we don't have AVX.
22351     if (!Subtarget->hasAVX())
22352       return SDValue();
22353     // FALL-THROUGH
22354   case Intrinsic::x86_sse41_blendvps:
22355   case Intrinsic::x86_sse41_blendvpd:
22356   case Intrinsic::x86_sse41_pblendvb: {
22357     SDValue Op0 = N->getOperand(1);
22358     SDValue Op1 = N->getOperand(2);
22359     SDValue Mask = N->getOperand(3);
22360
22361     // Don't try to simplify this intrinsic if we don't have SSE4.1.
22362     if (!Subtarget->hasSSE41())
22363       return SDValue();
22364
22365     // fold (blend A, A, Mask) -> A
22366     if (Op0 == Op1)
22367       return Op0;
22368     // fold (blend A, B, allZeros) -> A
22369     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
22370       return Op0;
22371     // fold (blend A, B, allOnes) -> B
22372     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
22373       return Op1;
22374
22375     // Simplify the case where the mask is a constant i32 value.
22376     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
22377       if (C->isNullValue())
22378         return Op0;
22379       if (C->isAllOnesValue())
22380         return Op1;
22381     }
22382
22383     return SDValue();
22384   }
22385
22386   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
22387   case Intrinsic::x86_sse2_psrai_w:
22388   case Intrinsic::x86_sse2_psrai_d:
22389   case Intrinsic::x86_avx2_psrai_w:
22390   case Intrinsic::x86_avx2_psrai_d:
22391   case Intrinsic::x86_sse2_psra_w:
22392   case Intrinsic::x86_sse2_psra_d:
22393   case Intrinsic::x86_avx2_psra_w:
22394   case Intrinsic::x86_avx2_psra_d: {
22395     SDValue Op0 = N->getOperand(1);
22396     SDValue Op1 = N->getOperand(2);
22397     EVT VT = Op0.getValueType();
22398     assert(VT.isVector() && "Expected a vector type!");
22399
22400     if (isa<BuildVectorSDNode>(Op1))
22401       Op1 = Op1.getOperand(0);
22402
22403     if (!isa<ConstantSDNode>(Op1))
22404       return SDValue();
22405
22406     EVT SVT = VT.getVectorElementType();
22407     unsigned SVTBits = SVT.getSizeInBits();
22408
22409     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
22410     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
22411     uint64_t ShAmt = C.getZExtValue();
22412
22413     // Don't try to convert this shift into a ISD::SRA if the shift
22414     // count is bigger than or equal to the element size.
22415     if (ShAmt >= SVTBits)
22416       return SDValue();
22417
22418     // Trivial case: if the shift count is zero, then fold this
22419     // into the first operand.
22420     if (ShAmt == 0)
22421       return Op0;
22422
22423     // Replace this packed shift intrinsic with a target independent
22424     // shift dag node.
22425     SDLoc DL(N);
22426     SDValue Splat = DAG.getConstant(C, DL, VT);
22427     return DAG.getNode(ISD::SRA, DL, VT, Op0, Splat);
22428   }
22429   }
22430 }
22431
22432 /// PerformMulCombine - Optimize a single multiply with constant into two
22433 /// in order to implement it with two cheaper instructions, e.g.
22434 /// LEA + SHL, LEA + LEA.
22435 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
22436                                  TargetLowering::DAGCombinerInfo &DCI) {
22437   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
22438     return SDValue();
22439
22440   EVT VT = N->getValueType(0);
22441   if (VT != MVT::i64 && VT != MVT::i32)
22442     return SDValue();
22443
22444   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
22445   if (!C)
22446     return SDValue();
22447   uint64_t MulAmt = C->getZExtValue();
22448   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
22449     return SDValue();
22450
22451   uint64_t MulAmt1 = 0;
22452   uint64_t MulAmt2 = 0;
22453   if ((MulAmt % 9) == 0) {
22454     MulAmt1 = 9;
22455     MulAmt2 = MulAmt / 9;
22456   } else if ((MulAmt % 5) == 0) {
22457     MulAmt1 = 5;
22458     MulAmt2 = MulAmt / 5;
22459   } else if ((MulAmt % 3) == 0) {
22460     MulAmt1 = 3;
22461     MulAmt2 = MulAmt / 3;
22462   }
22463   if (MulAmt2 &&
22464       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
22465     SDLoc DL(N);
22466
22467     if (isPowerOf2_64(MulAmt2) &&
22468         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
22469       // If second multiplifer is pow2, issue it first. We want the multiply by
22470       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
22471       // is an add.
22472       std::swap(MulAmt1, MulAmt2);
22473
22474     SDValue NewMul;
22475     if (isPowerOf2_64(MulAmt1))
22476       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
22477                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
22478     else
22479       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
22480                            DAG.getConstant(MulAmt1, DL, VT));
22481
22482     if (isPowerOf2_64(MulAmt2))
22483       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
22484                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
22485     else
22486       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
22487                            DAG.getConstant(MulAmt2, DL, VT));
22488
22489     // Do not add new nodes to DAG combiner worklist.
22490     DCI.CombineTo(N, NewMul, false);
22491   }
22492   return SDValue();
22493 }
22494
22495 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
22496   SDValue N0 = N->getOperand(0);
22497   SDValue N1 = N->getOperand(1);
22498   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
22499   EVT VT = N0.getValueType();
22500
22501   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
22502   // since the result of setcc_c is all zero's or all ones.
22503   if (VT.isInteger() && !VT.isVector() &&
22504       N1C && N0.getOpcode() == ISD::AND &&
22505       N0.getOperand(1).getOpcode() == ISD::Constant) {
22506     SDValue N00 = N0.getOperand(0);
22507     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
22508         ((N00.getOpcode() == ISD::ANY_EXTEND ||
22509           N00.getOpcode() == ISD::ZERO_EXTEND) &&
22510          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
22511       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
22512       APInt ShAmt = N1C->getAPIntValue();
22513       Mask = Mask.shl(ShAmt);
22514       if (Mask != 0) {
22515         SDLoc DL(N);
22516         return DAG.getNode(ISD::AND, DL, VT,
22517                            N00, DAG.getConstant(Mask, DL, VT));
22518       }
22519     }
22520   }
22521
22522   // Hardware support for vector shifts is sparse which makes us scalarize the
22523   // vector operations in many cases. Also, on sandybridge ADD is faster than
22524   // shl.
22525   // (shl V, 1) -> add V,V
22526   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
22527     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
22528       assert(N0.getValueType().isVector() && "Invalid vector shift type");
22529       // We shift all of the values by one. In many cases we do not have
22530       // hardware support for this operation. This is better expressed as an ADD
22531       // of two values.
22532       if (N1SplatC->getZExtValue() == 1)
22533         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
22534     }
22535
22536   return SDValue();
22537 }
22538
22539 /// \brief Returns a vector of 0s if the node in input is a vector logical
22540 /// shift by a constant amount which is known to be bigger than or equal
22541 /// to the vector element size in bits.
22542 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
22543                                       const X86Subtarget *Subtarget) {
22544   EVT VT = N->getValueType(0);
22545
22546   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
22547       (!Subtarget->hasInt256() ||
22548        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
22549     return SDValue();
22550
22551   SDValue Amt = N->getOperand(1);
22552   SDLoc DL(N);
22553   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
22554     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
22555       APInt ShiftAmt = AmtSplat->getAPIntValue();
22556       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
22557
22558       // SSE2/AVX2 logical shifts always return a vector of 0s
22559       // if the shift amount is bigger than or equal to
22560       // the element size. The constant shift amount will be
22561       // encoded as a 8-bit immediate.
22562       if (ShiftAmt.trunc(8).uge(MaxAmount))
22563         return getZeroVector(VT, Subtarget, DAG, DL);
22564     }
22565
22566   return SDValue();
22567 }
22568
22569 /// PerformShiftCombine - Combine shifts.
22570 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
22571                                    TargetLowering::DAGCombinerInfo &DCI,
22572                                    const X86Subtarget *Subtarget) {
22573   if (N->getOpcode() == ISD::SHL) {
22574     SDValue V = PerformSHLCombine(N, DAG);
22575     if (V.getNode()) return V;
22576   }
22577
22578   if (N->getOpcode() != ISD::SRA) {
22579     // Try to fold this logical shift into a zero vector.
22580     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
22581     if (V.getNode()) return V;
22582   }
22583
22584   return SDValue();
22585 }
22586
22587 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
22588 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
22589 // and friends.  Likewise for OR -> CMPNEQSS.
22590 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
22591                             TargetLowering::DAGCombinerInfo &DCI,
22592                             const X86Subtarget *Subtarget) {
22593   unsigned opcode;
22594
22595   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
22596   // we're requiring SSE2 for both.
22597   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
22598     SDValue N0 = N->getOperand(0);
22599     SDValue N1 = N->getOperand(1);
22600     SDValue CMP0 = N0->getOperand(1);
22601     SDValue CMP1 = N1->getOperand(1);
22602     SDLoc DL(N);
22603
22604     // The SETCCs should both refer to the same CMP.
22605     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
22606       return SDValue();
22607
22608     SDValue CMP00 = CMP0->getOperand(0);
22609     SDValue CMP01 = CMP0->getOperand(1);
22610     EVT     VT    = CMP00.getValueType();
22611
22612     if (VT == MVT::f32 || VT == MVT::f64) {
22613       bool ExpectingFlags = false;
22614       // Check for any users that want flags:
22615       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
22616            !ExpectingFlags && UI != UE; ++UI)
22617         switch (UI->getOpcode()) {
22618         default:
22619         case ISD::BR_CC:
22620         case ISD::BRCOND:
22621         case ISD::SELECT:
22622           ExpectingFlags = true;
22623           break;
22624         case ISD::CopyToReg:
22625         case ISD::SIGN_EXTEND:
22626         case ISD::ZERO_EXTEND:
22627         case ISD::ANY_EXTEND:
22628           break;
22629         }
22630
22631       if (!ExpectingFlags) {
22632         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
22633         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
22634
22635         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
22636           X86::CondCode tmp = cc0;
22637           cc0 = cc1;
22638           cc1 = tmp;
22639         }
22640
22641         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
22642             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
22643           // FIXME: need symbolic constants for these magic numbers.
22644           // See X86ATTInstPrinter.cpp:printSSECC().
22645           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
22646           if (Subtarget->hasAVX512()) {
22647             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
22648                                          CMP01,
22649                                          DAG.getConstant(x86cc, DL, MVT::i8));
22650             if (N->getValueType(0) != MVT::i1)
22651               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
22652                                  FSetCC);
22653             return FSetCC;
22654           }
22655           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
22656                                               CMP00.getValueType(), CMP00, CMP01,
22657                                               DAG.getConstant(x86cc, DL,
22658                                                               MVT::i8));
22659
22660           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
22661           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
22662
22663           if (is64BitFP && !Subtarget->is64Bit()) {
22664             // On a 32-bit target, we cannot bitcast the 64-bit float to a
22665             // 64-bit integer, since that's not a legal type. Since
22666             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
22667             // bits, but can do this little dance to extract the lowest 32 bits
22668             // and work with those going forward.
22669             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
22670                                            OnesOrZeroesF);
22671             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
22672             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
22673                                         Vector32, DAG.getIntPtrConstant(0, DL));
22674             IntVT = MVT::i32;
22675           }
22676
22677           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
22678           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
22679                                       DAG.getConstant(1, DL, IntVT));
22680           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
22681                                               ANDed);
22682           return OneBitOfTruth;
22683         }
22684       }
22685     }
22686   }
22687   return SDValue();
22688 }
22689
22690 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
22691 /// so it can be folded inside ANDNP.
22692 static bool CanFoldXORWithAllOnes(const SDNode *N) {
22693   EVT VT = N->getValueType(0);
22694
22695   // Match direct AllOnes for 128 and 256-bit vectors
22696   if (ISD::isBuildVectorAllOnes(N))
22697     return true;
22698
22699   // Look through a bit convert.
22700   if (N->getOpcode() == ISD::BITCAST)
22701     N = N->getOperand(0).getNode();
22702
22703   // Sometimes the operand may come from a insert_subvector building a 256-bit
22704   // allones vector
22705   if (VT.is256BitVector() &&
22706       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
22707     SDValue V1 = N->getOperand(0);
22708     SDValue V2 = N->getOperand(1);
22709
22710     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
22711         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
22712         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
22713         ISD::isBuildVectorAllOnes(V2.getNode()))
22714       return true;
22715   }
22716
22717   return false;
22718 }
22719
22720 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
22721 // register. In most cases we actually compare or select YMM-sized registers
22722 // and mixing the two types creates horrible code. This method optimizes
22723 // some of the transition sequences.
22724 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
22725                                  TargetLowering::DAGCombinerInfo &DCI,
22726                                  const X86Subtarget *Subtarget) {
22727   EVT VT = N->getValueType(0);
22728   if (!VT.is256BitVector())
22729     return SDValue();
22730
22731   assert((N->getOpcode() == ISD::ANY_EXTEND ||
22732           N->getOpcode() == ISD::ZERO_EXTEND ||
22733           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
22734
22735   SDValue Narrow = N->getOperand(0);
22736   EVT NarrowVT = Narrow->getValueType(0);
22737   if (!NarrowVT.is128BitVector())
22738     return SDValue();
22739
22740   if (Narrow->getOpcode() != ISD::XOR &&
22741       Narrow->getOpcode() != ISD::AND &&
22742       Narrow->getOpcode() != ISD::OR)
22743     return SDValue();
22744
22745   SDValue N0  = Narrow->getOperand(0);
22746   SDValue N1  = Narrow->getOperand(1);
22747   SDLoc DL(Narrow);
22748
22749   // The Left side has to be a trunc.
22750   if (N0.getOpcode() != ISD::TRUNCATE)
22751     return SDValue();
22752
22753   // The type of the truncated inputs.
22754   EVT WideVT = N0->getOperand(0)->getValueType(0);
22755   if (WideVT != VT)
22756     return SDValue();
22757
22758   // The right side has to be a 'trunc' or a constant vector.
22759   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
22760   ConstantSDNode *RHSConstSplat = nullptr;
22761   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
22762     RHSConstSplat = RHSBV->getConstantSplatNode();
22763   if (!RHSTrunc && !RHSConstSplat)
22764     return SDValue();
22765
22766   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22767
22768   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
22769     return SDValue();
22770
22771   // Set N0 and N1 to hold the inputs to the new wide operation.
22772   N0 = N0->getOperand(0);
22773   if (RHSConstSplat) {
22774     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
22775                      SDValue(RHSConstSplat, 0));
22776     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
22777     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
22778   } else if (RHSTrunc) {
22779     N1 = N1->getOperand(0);
22780   }
22781
22782   // Generate the wide operation.
22783   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
22784   unsigned Opcode = N->getOpcode();
22785   switch (Opcode) {
22786   case ISD::ANY_EXTEND:
22787     return Op;
22788   case ISD::ZERO_EXTEND: {
22789     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
22790     APInt Mask = APInt::getAllOnesValue(InBits);
22791     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
22792     return DAG.getNode(ISD::AND, DL, VT,
22793                        Op, DAG.getConstant(Mask, DL, VT));
22794   }
22795   case ISD::SIGN_EXTEND:
22796     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
22797                        Op, DAG.getValueType(NarrowVT));
22798   default:
22799     llvm_unreachable("Unexpected opcode");
22800   }
22801 }
22802
22803 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
22804                                  TargetLowering::DAGCombinerInfo &DCI,
22805                                  const X86Subtarget *Subtarget) {
22806   SDValue N0 = N->getOperand(0);
22807   SDValue N1 = N->getOperand(1);
22808   SDLoc DL(N);
22809
22810   // A vector zext_in_reg may be represented as a shuffle,
22811   // feeding into a bitcast (this represents anyext) feeding into
22812   // an and with a mask.
22813   // We'd like to try to combine that into a shuffle with zero
22814   // plus a bitcast, removing the and.
22815   if (N0.getOpcode() != ISD::BITCAST ||
22816       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
22817     return SDValue();
22818
22819   // The other side of the AND should be a splat of 2^C, where C
22820   // is the number of bits in the source type.
22821   if (N1.getOpcode() == ISD::BITCAST)
22822     N1 = N1.getOperand(0);
22823   if (N1.getOpcode() != ISD::BUILD_VECTOR)
22824     return SDValue();
22825   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
22826
22827   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
22828   EVT SrcType = Shuffle->getValueType(0);
22829
22830   // We expect a single-source shuffle
22831   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
22832     return SDValue();
22833
22834   unsigned SrcSize = SrcType.getScalarSizeInBits();
22835
22836   APInt SplatValue, SplatUndef;
22837   unsigned SplatBitSize;
22838   bool HasAnyUndefs;
22839   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
22840                                 SplatBitSize, HasAnyUndefs))
22841     return SDValue();
22842
22843   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
22844   // Make sure the splat matches the mask we expect
22845   if (SplatBitSize > ResSize ||
22846       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
22847     return SDValue();
22848
22849   // Make sure the input and output size make sense
22850   if (SrcSize >= ResSize || ResSize % SrcSize)
22851     return SDValue();
22852
22853   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
22854   // The number of u's between each two values depends on the ratio between
22855   // the source and dest type.
22856   unsigned ZextRatio = ResSize / SrcSize;
22857   bool IsZext = true;
22858   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
22859     if (i % ZextRatio) {
22860       if (Shuffle->getMaskElt(i) > 0) {
22861         // Expected undef
22862         IsZext = false;
22863         break;
22864       }
22865     } else {
22866       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
22867         // Expected element number
22868         IsZext = false;
22869         break;
22870       }
22871     }
22872   }
22873
22874   if (!IsZext)
22875     return SDValue();
22876
22877   // Ok, perform the transformation - replace the shuffle with
22878   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
22879   // (instead of undef) where the k elements come from the zero vector.
22880   SmallVector<int, 8> Mask;
22881   unsigned NumElems = SrcType.getVectorNumElements();
22882   for (unsigned i = 0; i < NumElems; ++i)
22883     if (i % ZextRatio)
22884       Mask.push_back(NumElems);
22885     else
22886       Mask.push_back(i / ZextRatio);
22887
22888   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
22889     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
22890   return DAG.getBitcast(N0.getValueType(), NewShuffle);
22891 }
22892
22893 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
22894                                  TargetLowering::DAGCombinerInfo &DCI,
22895                                  const X86Subtarget *Subtarget) {
22896   if (DCI.isBeforeLegalizeOps())
22897     return SDValue();
22898
22899   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
22900     return Zext;
22901
22902   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
22903     return R;
22904
22905   EVT VT = N->getValueType(0);
22906   SDValue N0 = N->getOperand(0);
22907   SDValue N1 = N->getOperand(1);
22908   SDLoc DL(N);
22909
22910   // Create BEXTR instructions
22911   // BEXTR is ((X >> imm) & (2**size-1))
22912   if (VT == MVT::i32 || VT == MVT::i64) {
22913     // Check for BEXTR.
22914     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
22915         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
22916       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
22917       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22918       if (MaskNode && ShiftNode) {
22919         uint64_t Mask = MaskNode->getZExtValue();
22920         uint64_t Shift = ShiftNode->getZExtValue();
22921         if (isMask_64(Mask)) {
22922           uint64_t MaskSize = countPopulation(Mask);
22923           if (Shift + MaskSize <= VT.getSizeInBits())
22924             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
22925                                DAG.getConstant(Shift | (MaskSize << 8), DL,
22926                                                VT));
22927         }
22928       }
22929     } // BEXTR
22930
22931     return SDValue();
22932   }
22933
22934   // Want to form ANDNP nodes:
22935   // 1) In the hopes of then easily combining them with OR and AND nodes
22936   //    to form PBLEND/PSIGN.
22937   // 2) To match ANDN packed intrinsics
22938   if (VT != MVT::v2i64 && VT != MVT::v4i64)
22939     return SDValue();
22940
22941   // Check LHS for vnot
22942   if (N0.getOpcode() == ISD::XOR &&
22943       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
22944       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
22945     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
22946
22947   // Check RHS for vnot
22948   if (N1.getOpcode() == ISD::XOR &&
22949       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
22950       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
22951     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
22952
22953   return SDValue();
22954 }
22955
22956 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
22957                                 TargetLowering::DAGCombinerInfo &DCI,
22958                                 const X86Subtarget *Subtarget) {
22959   if (DCI.isBeforeLegalizeOps())
22960     return SDValue();
22961
22962   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
22963   if (R.getNode())
22964     return R;
22965
22966   SDValue N0 = N->getOperand(0);
22967   SDValue N1 = N->getOperand(1);
22968   EVT VT = N->getValueType(0);
22969
22970   // look for psign/blend
22971   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
22972     if (!Subtarget->hasSSSE3() ||
22973         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
22974       return SDValue();
22975
22976     // Canonicalize pandn to RHS
22977     if (N0.getOpcode() == X86ISD::ANDNP)
22978       std::swap(N0, N1);
22979     // or (and (m, y), (pandn m, x))
22980     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
22981       SDValue Mask = N1.getOperand(0);
22982       SDValue X    = N1.getOperand(1);
22983       SDValue Y;
22984       if (N0.getOperand(0) == Mask)
22985         Y = N0.getOperand(1);
22986       if (N0.getOperand(1) == Mask)
22987         Y = N0.getOperand(0);
22988
22989       // Check to see if the mask appeared in both the AND and ANDNP and
22990       if (!Y.getNode())
22991         return SDValue();
22992
22993       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
22994       // Look through mask bitcast.
22995       if (Mask.getOpcode() == ISD::BITCAST)
22996         Mask = Mask.getOperand(0);
22997       if (X.getOpcode() == ISD::BITCAST)
22998         X = X.getOperand(0);
22999       if (Y.getOpcode() == ISD::BITCAST)
23000         Y = Y.getOperand(0);
23001
23002       EVT MaskVT = Mask.getValueType();
23003
23004       // Validate that the Mask operand is a vector sra node.
23005       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
23006       // there is no psrai.b
23007       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
23008       unsigned SraAmt = ~0;
23009       if (Mask.getOpcode() == ISD::SRA) {
23010         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
23011           if (auto *AmtConst = AmtBV->getConstantSplatNode())
23012             SraAmt = AmtConst->getZExtValue();
23013       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
23014         SDValue SraC = Mask.getOperand(1);
23015         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
23016       }
23017       if ((SraAmt + 1) != EltBits)
23018         return SDValue();
23019
23020       SDLoc DL(N);
23021
23022       // Now we know we at least have a plendvb with the mask val.  See if
23023       // we can form a psignb/w/d.
23024       // psign = x.type == y.type == mask.type && y = sub(0, x);
23025       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
23026           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
23027           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
23028         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
23029                "Unsupported VT for PSIGN");
23030         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
23031         return DAG.getBitcast(VT, Mask);
23032       }
23033       // PBLENDVB only available on SSE 4.1
23034       if (!Subtarget->hasSSE41())
23035         return SDValue();
23036
23037       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
23038
23039       X = DAG.getBitcast(BlendVT, X);
23040       Y = DAG.getBitcast(BlendVT, Y);
23041       Mask = DAG.getBitcast(BlendVT, Mask);
23042       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
23043       return DAG.getBitcast(VT, Mask);
23044     }
23045   }
23046
23047   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
23048     return SDValue();
23049
23050   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
23051   MachineFunction &MF = DAG.getMachineFunction();
23052   bool OptForSize =
23053       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
23054
23055   // SHLD/SHRD instructions have lower register pressure, but on some
23056   // platforms they have higher latency than the equivalent
23057   // series of shifts/or that would otherwise be generated.
23058   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
23059   // have higher latencies and we are not optimizing for size.
23060   if (!OptForSize && Subtarget->isSHLDSlow())
23061     return SDValue();
23062
23063   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
23064     std::swap(N0, N1);
23065   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
23066     return SDValue();
23067   if (!N0.hasOneUse() || !N1.hasOneUse())
23068     return SDValue();
23069
23070   SDValue ShAmt0 = N0.getOperand(1);
23071   if (ShAmt0.getValueType() != MVT::i8)
23072     return SDValue();
23073   SDValue ShAmt1 = N1.getOperand(1);
23074   if (ShAmt1.getValueType() != MVT::i8)
23075     return SDValue();
23076   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
23077     ShAmt0 = ShAmt0.getOperand(0);
23078   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
23079     ShAmt1 = ShAmt1.getOperand(0);
23080
23081   SDLoc DL(N);
23082   unsigned Opc = X86ISD::SHLD;
23083   SDValue Op0 = N0.getOperand(0);
23084   SDValue Op1 = N1.getOperand(0);
23085   if (ShAmt0.getOpcode() == ISD::SUB) {
23086     Opc = X86ISD::SHRD;
23087     std::swap(Op0, Op1);
23088     std::swap(ShAmt0, ShAmt1);
23089   }
23090
23091   unsigned Bits = VT.getSizeInBits();
23092   if (ShAmt1.getOpcode() == ISD::SUB) {
23093     SDValue Sum = ShAmt1.getOperand(0);
23094     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
23095       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
23096       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
23097         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
23098       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
23099         return DAG.getNode(Opc, DL, VT,
23100                            Op0, Op1,
23101                            DAG.getNode(ISD::TRUNCATE, DL,
23102                                        MVT::i8, ShAmt0));
23103     }
23104   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
23105     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
23106     if (ShAmt0C &&
23107         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
23108       return DAG.getNode(Opc, DL, VT,
23109                          N0.getOperand(0), N1.getOperand(0),
23110                          DAG.getNode(ISD::TRUNCATE, DL,
23111                                        MVT::i8, ShAmt0));
23112   }
23113
23114   return SDValue();
23115 }
23116
23117 // Generate NEG and CMOV for integer abs.
23118 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
23119   EVT VT = N->getValueType(0);
23120
23121   // Since X86 does not have CMOV for 8-bit integer, we don't convert
23122   // 8-bit integer abs to NEG and CMOV.
23123   if (VT.isInteger() && VT.getSizeInBits() == 8)
23124     return SDValue();
23125
23126   SDValue N0 = N->getOperand(0);
23127   SDValue N1 = N->getOperand(1);
23128   SDLoc DL(N);
23129
23130   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
23131   // and change it to SUB and CMOV.
23132   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
23133       N0.getOpcode() == ISD::ADD &&
23134       N0.getOperand(1) == N1 &&
23135       N1.getOpcode() == ISD::SRA &&
23136       N1.getOperand(0) == N0.getOperand(0))
23137     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
23138       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
23139         // Generate SUB & CMOV.
23140         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
23141                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
23142
23143         SDValue Ops[] = { N0.getOperand(0), Neg,
23144                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
23145                           SDValue(Neg.getNode(), 1) };
23146         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
23147       }
23148   return SDValue();
23149 }
23150
23151 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
23152 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
23153                                  TargetLowering::DAGCombinerInfo &DCI,
23154                                  const X86Subtarget *Subtarget) {
23155   if (DCI.isBeforeLegalizeOps())
23156     return SDValue();
23157
23158   if (Subtarget->hasCMov()) {
23159     SDValue RV = performIntegerAbsCombine(N, DAG);
23160     if (RV.getNode())
23161       return RV;
23162   }
23163
23164   return SDValue();
23165 }
23166
23167 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
23168 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
23169                                   TargetLowering::DAGCombinerInfo &DCI,
23170                                   const X86Subtarget *Subtarget) {
23171   LoadSDNode *Ld = cast<LoadSDNode>(N);
23172   EVT RegVT = Ld->getValueType(0);
23173   EVT MemVT = Ld->getMemoryVT();
23174   SDLoc dl(Ld);
23175   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23176
23177   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
23178   // into two 16-byte operations.
23179   ISD::LoadExtType Ext = Ld->getExtensionType();
23180   unsigned Alignment = Ld->getAlignment();
23181   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
23182   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23183       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
23184     unsigned NumElems = RegVT.getVectorNumElements();
23185     if (NumElems < 2)
23186       return SDValue();
23187
23188     SDValue Ptr = Ld->getBasePtr();
23189     SDValue Increment = DAG.getConstant(16, dl, TLI.getPointerTy());
23190
23191     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
23192                                   NumElems/2);
23193     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23194                                 Ld->getPointerInfo(), Ld->isVolatile(),
23195                                 Ld->isNonTemporal(), Ld->isInvariant(),
23196                                 Alignment);
23197     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23198     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
23199                                 Ld->getPointerInfo(), Ld->isVolatile(),
23200                                 Ld->isNonTemporal(), Ld->isInvariant(),
23201                                 std::min(16U, Alignment));
23202     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
23203                              Load1.getValue(1),
23204                              Load2.getValue(1));
23205
23206     SDValue NewVec = DAG.getUNDEF(RegVT);
23207     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
23208     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
23209     return DCI.CombineTo(N, NewVec, TF, true);
23210   }
23211
23212   return SDValue();
23213 }
23214
23215 /// PerformMLOADCombine - Resolve extending loads
23216 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
23217                                    TargetLowering::DAGCombinerInfo &DCI,
23218                                    const X86Subtarget *Subtarget) {
23219   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
23220   if (Mld->getExtensionType() != ISD::SEXTLOAD)
23221     return SDValue();
23222
23223   EVT VT = Mld->getValueType(0);
23224   unsigned NumElems = VT.getVectorNumElements();
23225   EVT LdVT = Mld->getMemoryVT();
23226   SDLoc dl(Mld);
23227
23228   assert(LdVT != VT && "Cannot extend to the same type");
23229   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
23230   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
23231   // From, To sizes and ElemCount must be pow of two
23232   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23233     "Unexpected size for extending masked load");
23234
23235   unsigned SizeRatio  = ToSz / FromSz;
23236   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
23237
23238   // Create a type on which we perform the shuffle
23239   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23240           LdVT.getScalarType(), NumElems*SizeRatio);
23241   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23242
23243   // Convert Src0 value
23244   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
23245   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
23246     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23247     for (unsigned i = 0; i != NumElems; ++i)
23248       ShuffleVec[i] = i * SizeRatio;
23249
23250     // Can't shuffle using an illegal type.
23251     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23252             && "WideVecVT should be legal");
23253     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
23254                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
23255   }
23256   // Prepare the new mask
23257   SDValue NewMask;
23258   SDValue Mask = Mld->getMask();
23259   if (Mask.getValueType() == VT) {
23260     // Mask and original value have the same type
23261     NewMask = DAG.getBitcast(WideVecVT, Mask);
23262     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23263     for (unsigned i = 0; i != NumElems; ++i)
23264       ShuffleVec[i] = i * SizeRatio;
23265     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23266       ShuffleVec[i] = NumElems*SizeRatio;
23267     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23268                                    DAG.getConstant(0, dl, WideVecVT),
23269                                    &ShuffleVec[0]);
23270   }
23271   else {
23272     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23273     unsigned WidenNumElts = NumElems*SizeRatio;
23274     unsigned MaskNumElts = VT.getVectorNumElements();
23275     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23276                                      WidenNumElts);
23277
23278     unsigned NumConcat = WidenNumElts / MaskNumElts;
23279     SmallVector<SDValue, 16> Ops(NumConcat);
23280     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23281     Ops[0] = Mask;
23282     for (unsigned i = 1; i != NumConcat; ++i)
23283       Ops[i] = ZeroVal;
23284
23285     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23286   }
23287
23288   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
23289                                      Mld->getBasePtr(), NewMask, WideSrc0,
23290                                      Mld->getMemoryVT(), Mld->getMemOperand(),
23291                                      ISD::NON_EXTLOAD);
23292   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
23293   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
23294
23295 }
23296 /// PerformMSTORECombine - Resolve truncating stores
23297 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
23298                                     const X86Subtarget *Subtarget) {
23299   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
23300   if (!Mst->isTruncatingStore())
23301     return SDValue();
23302
23303   EVT VT = Mst->getValue().getValueType();
23304   unsigned NumElems = VT.getVectorNumElements();
23305   EVT StVT = Mst->getMemoryVT();
23306   SDLoc dl(Mst);
23307
23308   assert(StVT != VT && "Cannot truncate to the same type");
23309   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23310   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23311
23312   // From, To sizes and ElemCount must be pow of two
23313   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
23314     "Unexpected size for truncating masked store");
23315   // We are going to use the original vector elt for storing.
23316   // Accumulated smaller vector elements must be a multiple of the store size.
23317   assert (((NumElems * FromSz) % ToSz) == 0 &&
23318           "Unexpected ratio for truncating masked store");
23319
23320   unsigned SizeRatio  = FromSz / ToSz;
23321   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23322
23323   // Create a type on which we perform the shuffle
23324   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23325           StVT.getScalarType(), NumElems*SizeRatio);
23326
23327   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23328
23329   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
23330   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
23331   for (unsigned i = 0; i != NumElems; ++i)
23332     ShuffleVec[i] = i * SizeRatio;
23333
23334   // Can't shuffle using an illegal type.
23335   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
23336           && "WideVecVT should be legal");
23337
23338   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23339                                         DAG.getUNDEF(WideVecVT),
23340                                         &ShuffleVec[0]);
23341
23342   SDValue NewMask;
23343   SDValue Mask = Mst->getMask();
23344   if (Mask.getValueType() == VT) {
23345     // Mask and original value have the same type
23346     NewMask = DAG.getBitcast(WideVecVT, Mask);
23347     for (unsigned i = 0; i != NumElems; ++i)
23348       ShuffleVec[i] = i * SizeRatio;
23349     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
23350       ShuffleVec[i] = NumElems*SizeRatio;
23351     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
23352                                    DAG.getConstant(0, dl, WideVecVT),
23353                                    &ShuffleVec[0]);
23354   }
23355   else {
23356     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
23357     unsigned WidenNumElts = NumElems*SizeRatio;
23358     unsigned MaskNumElts = VT.getVectorNumElements();
23359     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
23360                                      WidenNumElts);
23361
23362     unsigned NumConcat = WidenNumElts / MaskNumElts;
23363     SmallVector<SDValue, 16> Ops(NumConcat);
23364     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
23365     Ops[0] = Mask;
23366     for (unsigned i = 1; i != NumConcat; ++i)
23367       Ops[i] = ZeroVal;
23368
23369     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
23370   }
23371
23372   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
23373                             NewMask, StVT, Mst->getMemOperand(), false);
23374 }
23375 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
23376 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
23377                                    const X86Subtarget *Subtarget) {
23378   StoreSDNode *St = cast<StoreSDNode>(N);
23379   EVT VT = St->getValue().getValueType();
23380   EVT StVT = St->getMemoryVT();
23381   SDLoc dl(St);
23382   SDValue StoredVal = St->getOperand(1);
23383   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23384
23385   // If we are saving a concatenation of two XMM registers and 32-byte stores
23386   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
23387   unsigned Alignment = St->getAlignment();
23388   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
23389   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
23390       StVT == VT && !IsAligned) {
23391     unsigned NumElems = VT.getVectorNumElements();
23392     if (NumElems < 2)
23393       return SDValue();
23394
23395     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
23396     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
23397
23398     SDValue Stride = DAG.getConstant(16, dl, TLI.getPointerTy());
23399     SDValue Ptr0 = St->getBasePtr();
23400     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
23401
23402     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
23403                                 St->getPointerInfo(), St->isVolatile(),
23404                                 St->isNonTemporal(), Alignment);
23405     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
23406                                 St->getPointerInfo(), St->isVolatile(),
23407                                 St->isNonTemporal(),
23408                                 std::min(16U, Alignment));
23409     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
23410   }
23411
23412   // Optimize trunc store (of multiple scalars) to shuffle and store.
23413   // First, pack all of the elements in one place. Next, store to memory
23414   // in fewer chunks.
23415   if (St->isTruncatingStore() && VT.isVector()) {
23416     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23417     unsigned NumElems = VT.getVectorNumElements();
23418     assert(StVT != VT && "Cannot truncate to the same type");
23419     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
23420     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
23421
23422     // From, To sizes and ElemCount must be pow of two
23423     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
23424     // We are going to use the original vector elt for storing.
23425     // Accumulated smaller vector elements must be a multiple of the store size.
23426     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
23427
23428     unsigned SizeRatio  = FromSz / ToSz;
23429
23430     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
23431
23432     // Create a type on which we perform the shuffle
23433     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
23434             StVT.getScalarType(), NumElems*SizeRatio);
23435
23436     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
23437
23438     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
23439     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
23440     for (unsigned i = 0; i != NumElems; ++i)
23441       ShuffleVec[i] = i * SizeRatio;
23442
23443     // Can't shuffle using an illegal type.
23444     if (!TLI.isTypeLegal(WideVecVT))
23445       return SDValue();
23446
23447     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
23448                                          DAG.getUNDEF(WideVecVT),
23449                                          &ShuffleVec[0]);
23450     // At this point all of the data is stored at the bottom of the
23451     // register. We now need to save it to mem.
23452
23453     // Find the largest store unit
23454     MVT StoreType = MVT::i8;
23455     for (MVT Tp : MVT::integer_valuetypes()) {
23456       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
23457         StoreType = Tp;
23458     }
23459
23460     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
23461     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
23462         (64 <= NumElems * ToSz))
23463       StoreType = MVT::f64;
23464
23465     // Bitcast the original vector into a vector of store-size units
23466     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
23467             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
23468     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
23469     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
23470     SmallVector<SDValue, 8> Chains;
23471     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8, dl,
23472                                         TLI.getPointerTy());
23473     SDValue Ptr = St->getBasePtr();
23474
23475     // Perform one or more big stores into memory.
23476     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
23477       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
23478                                    StoreType, ShuffWide,
23479                                    DAG.getIntPtrConstant(i, dl));
23480       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
23481                                 St->getPointerInfo(), St->isVolatile(),
23482                                 St->isNonTemporal(), St->getAlignment());
23483       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
23484       Chains.push_back(Ch);
23485     }
23486
23487     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
23488   }
23489
23490   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
23491   // the FP state in cases where an emms may be missing.
23492   // A preferable solution to the general problem is to figure out the right
23493   // places to insert EMMS.  This qualifies as a quick hack.
23494
23495   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
23496   if (VT.getSizeInBits() != 64)
23497     return SDValue();
23498
23499   const Function *F = DAG.getMachineFunction().getFunction();
23500   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
23501   bool F64IsLegal =
23502       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
23503   if ((VT.isVector() ||
23504        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
23505       isa<LoadSDNode>(St->getValue()) &&
23506       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
23507       St->getChain().hasOneUse() && !St->isVolatile()) {
23508     SDNode* LdVal = St->getValue().getNode();
23509     LoadSDNode *Ld = nullptr;
23510     int TokenFactorIndex = -1;
23511     SmallVector<SDValue, 8> Ops;
23512     SDNode* ChainVal = St->getChain().getNode();
23513     // Must be a store of a load.  We currently handle two cases:  the load
23514     // is a direct child, and it's under an intervening TokenFactor.  It is
23515     // possible to dig deeper under nested TokenFactors.
23516     if (ChainVal == LdVal)
23517       Ld = cast<LoadSDNode>(St->getChain());
23518     else if (St->getValue().hasOneUse() &&
23519              ChainVal->getOpcode() == ISD::TokenFactor) {
23520       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
23521         if (ChainVal->getOperand(i).getNode() == LdVal) {
23522           TokenFactorIndex = i;
23523           Ld = cast<LoadSDNode>(St->getValue());
23524         } else
23525           Ops.push_back(ChainVal->getOperand(i));
23526       }
23527     }
23528
23529     if (!Ld || !ISD::isNormalLoad(Ld))
23530       return SDValue();
23531
23532     // If this is not the MMX case, i.e. we are just turning i64 load/store
23533     // into f64 load/store, avoid the transformation if there are multiple
23534     // uses of the loaded value.
23535     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
23536       return SDValue();
23537
23538     SDLoc LdDL(Ld);
23539     SDLoc StDL(N);
23540     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
23541     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
23542     // pair instead.
23543     if (Subtarget->is64Bit() || F64IsLegal) {
23544       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
23545       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
23546                                   Ld->getPointerInfo(), Ld->isVolatile(),
23547                                   Ld->isNonTemporal(), Ld->isInvariant(),
23548                                   Ld->getAlignment());
23549       SDValue NewChain = NewLd.getValue(1);
23550       if (TokenFactorIndex != -1) {
23551         Ops.push_back(NewChain);
23552         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23553       }
23554       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
23555                           St->getPointerInfo(),
23556                           St->isVolatile(), St->isNonTemporal(),
23557                           St->getAlignment());
23558     }
23559
23560     // Otherwise, lower to two pairs of 32-bit loads / stores.
23561     SDValue LoAddr = Ld->getBasePtr();
23562     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
23563                                  DAG.getConstant(4, LdDL, MVT::i32));
23564
23565     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
23566                                Ld->getPointerInfo(),
23567                                Ld->isVolatile(), Ld->isNonTemporal(),
23568                                Ld->isInvariant(), Ld->getAlignment());
23569     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
23570                                Ld->getPointerInfo().getWithOffset(4),
23571                                Ld->isVolatile(), Ld->isNonTemporal(),
23572                                Ld->isInvariant(),
23573                                MinAlign(Ld->getAlignment(), 4));
23574
23575     SDValue NewChain = LoLd.getValue(1);
23576     if (TokenFactorIndex != -1) {
23577       Ops.push_back(LoLd);
23578       Ops.push_back(HiLd);
23579       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23580     }
23581
23582     LoAddr = St->getBasePtr();
23583     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
23584                          DAG.getConstant(4, StDL, MVT::i32));
23585
23586     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
23587                                 St->getPointerInfo(),
23588                                 St->isVolatile(), St->isNonTemporal(),
23589                                 St->getAlignment());
23590     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
23591                                 St->getPointerInfo().getWithOffset(4),
23592                                 St->isVolatile(),
23593                                 St->isNonTemporal(),
23594                                 MinAlign(St->getAlignment(), 4));
23595     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
23596   }
23597
23598   // This is similar to the above case, but here we handle a scalar 64-bit
23599   // integer store that is extracted from a vector on a 32-bit target.
23600   // If we have SSE2, then we can treat it like a floating-point double
23601   // to get past legalization. The execution dependencies fixup pass will
23602   // choose the optimal machine instruction for the store if this really is
23603   // an integer or v2f32 rather than an f64.
23604   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
23605       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
23606     SDValue OldExtract = St->getOperand(1);
23607     SDValue ExtOp0 = OldExtract.getOperand(0);
23608     unsigned VecSize = ExtOp0.getValueSizeInBits();
23609     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
23610     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
23611     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
23612                                      BitCast, OldExtract.getOperand(1));
23613     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
23614                         St->getPointerInfo(), St->isVolatile(),
23615                         St->isNonTemporal(), St->getAlignment());
23616   }
23617
23618   return SDValue();
23619 }
23620
23621 /// Return 'true' if this vector operation is "horizontal"
23622 /// and return the operands for the horizontal operation in LHS and RHS.  A
23623 /// horizontal operation performs the binary operation on successive elements
23624 /// of its first operand, then on successive elements of its second operand,
23625 /// returning the resulting values in a vector.  For example, if
23626 ///   A = < float a0, float a1, float a2, float a3 >
23627 /// and
23628 ///   B = < float b0, float b1, float b2, float b3 >
23629 /// then the result of doing a horizontal operation on A and B is
23630 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
23631 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
23632 /// A horizontal-op B, for some already available A and B, and if so then LHS is
23633 /// set to A, RHS to B, and the routine returns 'true'.
23634 /// Note that the binary operation should have the property that if one of the
23635 /// operands is UNDEF then the result is UNDEF.
23636 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
23637   // Look for the following pattern: if
23638   //   A = < float a0, float a1, float a2, float a3 >
23639   //   B = < float b0, float b1, float b2, float b3 >
23640   // and
23641   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
23642   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
23643   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
23644   // which is A horizontal-op B.
23645
23646   // At least one of the operands should be a vector shuffle.
23647   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
23648       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
23649     return false;
23650
23651   MVT VT = LHS.getSimpleValueType();
23652
23653   assert((VT.is128BitVector() || VT.is256BitVector()) &&
23654          "Unsupported vector type for horizontal add/sub");
23655
23656   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
23657   // operate independently on 128-bit lanes.
23658   unsigned NumElts = VT.getVectorNumElements();
23659   unsigned NumLanes = VT.getSizeInBits()/128;
23660   unsigned NumLaneElts = NumElts / NumLanes;
23661   assert((NumLaneElts % 2 == 0) &&
23662          "Vector type should have an even number of elements in each lane");
23663   unsigned HalfLaneElts = NumLaneElts/2;
23664
23665   // View LHS in the form
23666   //   LHS = VECTOR_SHUFFLE A, B, LMask
23667   // If LHS is not a shuffle then pretend it is the shuffle
23668   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
23669   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
23670   // type VT.
23671   SDValue A, B;
23672   SmallVector<int, 16> LMask(NumElts);
23673   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23674     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
23675       A = LHS.getOperand(0);
23676     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
23677       B = LHS.getOperand(1);
23678     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
23679     std::copy(Mask.begin(), Mask.end(), LMask.begin());
23680   } else {
23681     if (LHS.getOpcode() != ISD::UNDEF)
23682       A = LHS;
23683     for (unsigned i = 0; i != NumElts; ++i)
23684       LMask[i] = i;
23685   }
23686
23687   // Likewise, view RHS in the form
23688   //   RHS = VECTOR_SHUFFLE C, D, RMask
23689   SDValue C, D;
23690   SmallVector<int, 16> RMask(NumElts);
23691   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23692     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
23693       C = RHS.getOperand(0);
23694     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
23695       D = RHS.getOperand(1);
23696     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
23697     std::copy(Mask.begin(), Mask.end(), RMask.begin());
23698   } else {
23699     if (RHS.getOpcode() != ISD::UNDEF)
23700       C = RHS;
23701     for (unsigned i = 0; i != NumElts; ++i)
23702       RMask[i] = i;
23703   }
23704
23705   // Check that the shuffles are both shuffling the same vectors.
23706   if (!(A == C && B == D) && !(A == D && B == C))
23707     return false;
23708
23709   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
23710   if (!A.getNode() && !B.getNode())
23711     return false;
23712
23713   // If A and B occur in reverse order in RHS, then "swap" them (which means
23714   // rewriting the mask).
23715   if (A != C)
23716     ShuffleVectorSDNode::commuteMask(RMask);
23717
23718   // At this point LHS and RHS are equivalent to
23719   //   LHS = VECTOR_SHUFFLE A, B, LMask
23720   //   RHS = VECTOR_SHUFFLE A, B, RMask
23721   // Check that the masks correspond to performing a horizontal operation.
23722   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
23723     for (unsigned i = 0; i != NumLaneElts; ++i) {
23724       int LIdx = LMask[i+l], RIdx = RMask[i+l];
23725
23726       // Ignore any UNDEF components.
23727       if (LIdx < 0 || RIdx < 0 ||
23728           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
23729           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
23730         continue;
23731
23732       // Check that successive elements are being operated on.  If not, this is
23733       // not a horizontal operation.
23734       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
23735       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
23736       if (!(LIdx == Index && RIdx == Index + 1) &&
23737           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
23738         return false;
23739     }
23740   }
23741
23742   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
23743   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
23744   return true;
23745 }
23746
23747 /// Do target-specific dag combines on floating point adds.
23748 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
23749                                   const X86Subtarget *Subtarget) {
23750   EVT VT = N->getValueType(0);
23751   SDValue LHS = N->getOperand(0);
23752   SDValue RHS = N->getOperand(1);
23753
23754   // Try to synthesize horizontal adds from adds of shuffles.
23755   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23756        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23757       isHorizontalBinOp(LHS, RHS, true))
23758     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
23759   return SDValue();
23760 }
23761
23762 /// Do target-specific dag combines on floating point subs.
23763 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
23764                                   const X86Subtarget *Subtarget) {
23765   EVT VT = N->getValueType(0);
23766   SDValue LHS = N->getOperand(0);
23767   SDValue RHS = N->getOperand(1);
23768
23769   // Try to synthesize horizontal subs from subs of shuffles.
23770   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23771        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23772       isHorizontalBinOp(LHS, RHS, false))
23773     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
23774   return SDValue();
23775 }
23776
23777 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
23778 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
23779   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
23780
23781   // F[X]OR(0.0, x) -> x
23782   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23783     if (C->getValueAPF().isPosZero())
23784       return N->getOperand(1);
23785
23786   // F[X]OR(x, 0.0) -> x
23787   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23788     if (C->getValueAPF().isPosZero())
23789       return N->getOperand(0);
23790   return SDValue();
23791 }
23792
23793 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
23794 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
23795   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
23796
23797   // Only perform optimizations if UnsafeMath is used.
23798   if (!DAG.getTarget().Options.UnsafeFPMath)
23799     return SDValue();
23800
23801   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
23802   // into FMINC and FMAXC, which are Commutative operations.
23803   unsigned NewOp = 0;
23804   switch (N->getOpcode()) {
23805     default: llvm_unreachable("unknown opcode");
23806     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
23807     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
23808   }
23809
23810   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
23811                      N->getOperand(0), N->getOperand(1));
23812 }
23813
23814 /// Do target-specific dag combines on X86ISD::FAND nodes.
23815 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
23816   // FAND(0.0, x) -> 0.0
23817   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23818     if (C->getValueAPF().isPosZero())
23819       return N->getOperand(0);
23820
23821   // FAND(x, 0.0) -> 0.0
23822   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23823     if (C->getValueAPF().isPosZero())
23824       return N->getOperand(1);
23825
23826   return SDValue();
23827 }
23828
23829 /// Do target-specific dag combines on X86ISD::FANDN nodes
23830 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
23831   // FANDN(0.0, x) -> x
23832   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23833     if (C->getValueAPF().isPosZero())
23834       return N->getOperand(1);
23835
23836   // FANDN(x, 0.0) -> 0.0
23837   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23838     if (C->getValueAPF().isPosZero())
23839       return N->getOperand(1);
23840
23841   return SDValue();
23842 }
23843
23844 static SDValue PerformBTCombine(SDNode *N,
23845                                 SelectionDAG &DAG,
23846                                 TargetLowering::DAGCombinerInfo &DCI) {
23847   // BT ignores high bits in the bit index operand.
23848   SDValue Op1 = N->getOperand(1);
23849   if (Op1.hasOneUse()) {
23850     unsigned BitWidth = Op1.getValueSizeInBits();
23851     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
23852     APInt KnownZero, KnownOne;
23853     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
23854                                           !DCI.isBeforeLegalizeOps());
23855     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23856     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
23857         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
23858       DCI.CommitTargetLoweringOpt(TLO);
23859   }
23860   return SDValue();
23861 }
23862
23863 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
23864   SDValue Op = N->getOperand(0);
23865   if (Op.getOpcode() == ISD::BITCAST)
23866     Op = Op.getOperand(0);
23867   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
23868   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
23869       VT.getVectorElementType().getSizeInBits() ==
23870       OpVT.getVectorElementType().getSizeInBits()) {
23871     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
23872   }
23873   return SDValue();
23874 }
23875
23876 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
23877                                                const X86Subtarget *Subtarget) {
23878   EVT VT = N->getValueType(0);
23879   if (!VT.isVector())
23880     return SDValue();
23881
23882   SDValue N0 = N->getOperand(0);
23883   SDValue N1 = N->getOperand(1);
23884   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
23885   SDLoc dl(N);
23886
23887   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
23888   // both SSE and AVX2 since there is no sign-extended shift right
23889   // operation on a vector with 64-bit elements.
23890   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
23891   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
23892   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
23893       N0.getOpcode() == ISD::SIGN_EXTEND)) {
23894     SDValue N00 = N0.getOperand(0);
23895
23896     // EXTLOAD has a better solution on AVX2,
23897     // it may be replaced with X86ISD::VSEXT node.
23898     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
23899       if (!ISD::isNormalLoad(N00.getNode()))
23900         return SDValue();
23901
23902     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
23903         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
23904                                   N00, N1);
23905       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
23906     }
23907   }
23908   return SDValue();
23909 }
23910
23911 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
23912                                   TargetLowering::DAGCombinerInfo &DCI,
23913                                   const X86Subtarget *Subtarget) {
23914   SDValue N0 = N->getOperand(0);
23915   EVT VT = N->getValueType(0);
23916   EVT SVT = VT.getScalarType();
23917   EVT InVT = N0->getValueType(0);
23918   EVT InSVT = InVT.getScalarType();
23919   SDLoc DL(N);
23920
23921   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
23922   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
23923   // This exposes the sext to the sdivrem lowering, so that it directly extends
23924   // from AH (which we otherwise need to do contortions to access).
23925   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
23926       InVT == MVT::i8 && VT == MVT::i32) {
23927     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23928     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
23929                             N0.getOperand(0), N0.getOperand(1));
23930     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
23931     return R.getValue(1);
23932   }
23933
23934   if (!DCI.isBeforeLegalizeOps()) {
23935     if (N0.getValueType() == MVT::i1) {
23936       SDValue Zero = DAG.getConstant(0, DL, VT);
23937       SDValue AllOnes =
23938         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
23939       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
23940     }
23941     return SDValue();
23942   }
23943
23944   if (VT.isVector()) {
23945     auto ExtendToVec128 = [&DAG](SDLoc DL, SDValue N) {
23946       EVT InVT = N->getValueType(0);
23947       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
23948                                    128 / InVT.getScalarSizeInBits());
23949       SmallVector<SDValue, 8> Opnds(128 / InVT.getSizeInBits(),
23950                                     DAG.getUNDEF(InVT));
23951       Opnds[0] = N;
23952       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
23953     };
23954
23955     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
23956     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
23957     if (VT.getSizeInBits() == 128 &&
23958         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
23959         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
23960       SDValue ExOp = ExtendToVec128(DL, N0);
23961       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
23962     }
23963
23964     // On pre-AVX2 targets, split into 128-bit nodes of
23965     // ISD::SIGN_EXTEND_VECTOR_INREG.
23966     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
23967         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
23968         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
23969       unsigned NumVecs = VT.getSizeInBits() / 128;
23970       unsigned NumSubElts = 128 / SVT.getSizeInBits();
23971       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
23972       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
23973
23974       SmallVector<SDValue, 8> Opnds;
23975       for (unsigned i = 0, Offset = 0; i != NumVecs;
23976            ++i, Offset += NumSubElts) {
23977         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
23978                                      DAG.getIntPtrConstant(Offset, DL));
23979         SrcVec = ExtendToVec128(DL, SrcVec);
23980         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
23981         Opnds.push_back(SrcVec);
23982       }
23983       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
23984     }
23985   }
23986
23987   if (!Subtarget->hasFp256())
23988     return SDValue();
23989
23990   if (VT.isVector() && VT.getSizeInBits() == 256) {
23991     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
23992     if (R.getNode())
23993       return R;
23994   }
23995
23996   return SDValue();
23997 }
23998
23999 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
24000                                  const X86Subtarget* Subtarget) {
24001   SDLoc dl(N);
24002   EVT VT = N->getValueType(0);
24003
24004   // Let legalize expand this if it isn't a legal type yet.
24005   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
24006     return SDValue();
24007
24008   EVT ScalarVT = VT.getScalarType();
24009   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
24010       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
24011     return SDValue();
24012
24013   SDValue A = N->getOperand(0);
24014   SDValue B = N->getOperand(1);
24015   SDValue C = N->getOperand(2);
24016
24017   bool NegA = (A.getOpcode() == ISD::FNEG);
24018   bool NegB = (B.getOpcode() == ISD::FNEG);
24019   bool NegC = (C.getOpcode() == ISD::FNEG);
24020
24021   // Negative multiplication when NegA xor NegB
24022   bool NegMul = (NegA != NegB);
24023   if (NegA)
24024     A = A.getOperand(0);
24025   if (NegB)
24026     B = B.getOperand(0);
24027   if (NegC)
24028     C = C.getOperand(0);
24029
24030   unsigned Opcode;
24031   if (!NegMul)
24032     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
24033   else
24034     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
24035
24036   return DAG.getNode(Opcode, dl, VT, A, B, C);
24037 }
24038
24039 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
24040                                   TargetLowering::DAGCombinerInfo &DCI,
24041                                   const X86Subtarget *Subtarget) {
24042   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
24043   //           (and (i32 x86isd::setcc_carry), 1)
24044   // This eliminates the zext. This transformation is necessary because
24045   // ISD::SETCC is always legalized to i8.
24046   SDLoc dl(N);
24047   SDValue N0 = N->getOperand(0);
24048   EVT VT = N->getValueType(0);
24049
24050   if (N0.getOpcode() == ISD::AND &&
24051       N0.hasOneUse() &&
24052       N0.getOperand(0).hasOneUse()) {
24053     SDValue N00 = N0.getOperand(0);
24054     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24055       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24056       if (!C || C->getZExtValue() != 1)
24057         return SDValue();
24058       return DAG.getNode(ISD::AND, dl, VT,
24059                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24060                                      N00.getOperand(0), N00.getOperand(1)),
24061                          DAG.getConstant(1, dl, VT));
24062     }
24063   }
24064
24065   if (N0.getOpcode() == ISD::TRUNCATE &&
24066       N0.hasOneUse() &&
24067       N0.getOperand(0).hasOneUse()) {
24068     SDValue N00 = N0.getOperand(0);
24069     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24070       return DAG.getNode(ISD::AND, dl, VT,
24071                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24072                                      N00.getOperand(0), N00.getOperand(1)),
24073                          DAG.getConstant(1, dl, VT));
24074     }
24075   }
24076   if (VT.is256BitVector()) {
24077     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
24078     if (R.getNode())
24079       return R;
24080   }
24081
24082   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
24083   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
24084   // This exposes the zext to the udivrem lowering, so that it directly extends
24085   // from AH (which we otherwise need to do contortions to access).
24086   if (N0.getOpcode() == ISD::UDIVREM &&
24087       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
24088       (VT == MVT::i32 || VT == MVT::i64)) {
24089     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
24090     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
24091                             N0.getOperand(0), N0.getOperand(1));
24092     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
24093     return R.getValue(1);
24094   }
24095
24096   return SDValue();
24097 }
24098
24099 // Optimize x == -y --> x+y == 0
24100 //          x != -y --> x+y != 0
24101 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
24102                                       const X86Subtarget* Subtarget) {
24103   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
24104   SDValue LHS = N->getOperand(0);
24105   SDValue RHS = N->getOperand(1);
24106   EVT VT = N->getValueType(0);
24107   SDLoc DL(N);
24108
24109   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
24110     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
24111       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
24112         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
24113                                    LHS.getOperand(1));
24114         return DAG.getSetCC(DL, N->getValueType(0), addV,
24115                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24116       }
24117   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
24118     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
24119       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
24120         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
24121                                    RHS.getOperand(1));
24122         return DAG.getSetCC(DL, N->getValueType(0), addV,
24123                             DAG.getConstant(0, DL, addV.getValueType()), CC);
24124       }
24125
24126   if (VT.getScalarType() == MVT::i1 &&
24127       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
24128     bool IsSEXT0 =
24129         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24130         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24131     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24132
24133     if (!IsSEXT0 || !IsVZero1) {
24134       // Swap the operands and update the condition code.
24135       std::swap(LHS, RHS);
24136       CC = ISD::getSetCCSwappedOperands(CC);
24137
24138       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
24139                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
24140       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
24141     }
24142
24143     if (IsSEXT0 && IsVZero1) {
24144       assert(VT == LHS.getOperand(0).getValueType() &&
24145              "Uexpected operand type");
24146       if (CC == ISD::SETGT)
24147         return DAG.getConstant(0, DL, VT);
24148       if (CC == ISD::SETLE)
24149         return DAG.getConstant(1, DL, VT);
24150       if (CC == ISD::SETEQ || CC == ISD::SETGE)
24151         return DAG.getNOT(DL, LHS.getOperand(0), VT);
24152
24153       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
24154              "Unexpected condition code!");
24155       return LHS.getOperand(0);
24156     }
24157   }
24158
24159   return SDValue();
24160 }
24161
24162 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
24163                                          SelectionDAG &DAG) {
24164   SDLoc dl(Load);
24165   MVT VT = Load->getSimpleValueType(0);
24166   MVT EVT = VT.getVectorElementType();
24167   SDValue Addr = Load->getOperand(1);
24168   SDValue NewAddr = DAG.getNode(
24169       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
24170       DAG.getConstant(Index * EVT.getStoreSize(), dl,
24171                       Addr.getSimpleValueType()));
24172
24173   SDValue NewLoad =
24174       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
24175                   DAG.getMachineFunction().getMachineMemOperand(
24176                       Load->getMemOperand(), 0, EVT.getStoreSize()));
24177   return NewLoad;
24178 }
24179
24180 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
24181                                       const X86Subtarget *Subtarget) {
24182   SDLoc dl(N);
24183   MVT VT = N->getOperand(1)->getSimpleValueType(0);
24184   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
24185          "X86insertps is only defined for v4x32");
24186
24187   SDValue Ld = N->getOperand(1);
24188   if (MayFoldLoad(Ld)) {
24189     // Extract the countS bits from the immediate so we can get the proper
24190     // address when narrowing the vector load to a specific element.
24191     // When the second source op is a memory address, insertps doesn't use
24192     // countS and just gets an f32 from that address.
24193     unsigned DestIndex =
24194         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
24195
24196     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
24197
24198     // Create this as a scalar to vector to match the instruction pattern.
24199     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
24200     // countS bits are ignored when loading from memory on insertps, which
24201     // means we don't need to explicitly set them to 0.
24202     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
24203                        LoadScalarToVector, N->getOperand(2));
24204   }
24205   return SDValue();
24206 }
24207
24208 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
24209   SDValue V0 = N->getOperand(0);
24210   SDValue V1 = N->getOperand(1);
24211   SDLoc DL(N);
24212   EVT VT = N->getValueType(0);
24213
24214   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
24215   // operands and changing the mask to 1. This saves us a bunch of
24216   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
24217   // x86InstrInfo knows how to commute this back after instruction selection
24218   // if it would help register allocation.
24219
24220   // TODO: If optimizing for size or a processor that doesn't suffer from
24221   // partial register update stalls, this should be transformed into a MOVSD
24222   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
24223
24224   if (VT == MVT::v2f64)
24225     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
24226       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
24227         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
24228         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
24229       }
24230
24231   return SDValue();
24232 }
24233
24234 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
24235 // as "sbb reg,reg", since it can be extended without zext and produces
24236 // an all-ones bit which is more useful than 0/1 in some cases.
24237 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
24238                                MVT VT) {
24239   if (VT == MVT::i8)
24240     return DAG.getNode(ISD::AND, DL, VT,
24241                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24242                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
24243                                    EFLAGS),
24244                        DAG.getConstant(1, DL, VT));
24245   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
24246   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
24247                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
24248                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
24249                                  EFLAGS));
24250 }
24251
24252 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
24253 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
24254                                    TargetLowering::DAGCombinerInfo &DCI,
24255                                    const X86Subtarget *Subtarget) {
24256   SDLoc DL(N);
24257   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
24258   SDValue EFLAGS = N->getOperand(1);
24259
24260   if (CC == X86::COND_A) {
24261     // Try to convert COND_A into COND_B in an attempt to facilitate
24262     // materializing "setb reg".
24263     //
24264     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
24265     // cannot take an immediate as its first operand.
24266     //
24267     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
24268         EFLAGS.getValueType().isInteger() &&
24269         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
24270       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
24271                                    EFLAGS.getNode()->getVTList(),
24272                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
24273       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
24274       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
24275     }
24276   }
24277
24278   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
24279   // a zext and produces an all-ones bit which is more useful than 0/1 in some
24280   // cases.
24281   if (CC == X86::COND_B)
24282     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
24283
24284   SDValue Flags;
24285
24286   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24287   if (Flags.getNode()) {
24288     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24289     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
24290   }
24291
24292   return SDValue();
24293 }
24294
24295 // Optimize branch condition evaluation.
24296 //
24297 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
24298                                     TargetLowering::DAGCombinerInfo &DCI,
24299                                     const X86Subtarget *Subtarget) {
24300   SDLoc DL(N);
24301   SDValue Chain = N->getOperand(0);
24302   SDValue Dest = N->getOperand(1);
24303   SDValue EFLAGS = N->getOperand(3);
24304   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
24305
24306   SDValue Flags;
24307
24308   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
24309   if (Flags.getNode()) {
24310     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
24311     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
24312                        Flags);
24313   }
24314
24315   return SDValue();
24316 }
24317
24318 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
24319                                                          SelectionDAG &DAG) {
24320   // Take advantage of vector comparisons producing 0 or -1 in each lane to
24321   // optimize away operation when it's from a constant.
24322   //
24323   // The general transformation is:
24324   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
24325   //       AND(VECTOR_CMP(x,y), constant2)
24326   //    constant2 = UNARYOP(constant)
24327
24328   // Early exit if this isn't a vector operation, the operand of the
24329   // unary operation isn't a bitwise AND, or if the sizes of the operations
24330   // aren't the same.
24331   EVT VT = N->getValueType(0);
24332   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
24333       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
24334       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
24335     return SDValue();
24336
24337   // Now check that the other operand of the AND is a constant. We could
24338   // make the transformation for non-constant splats as well, but it's unclear
24339   // that would be a benefit as it would not eliminate any operations, just
24340   // perform one more step in scalar code before moving to the vector unit.
24341   if (BuildVectorSDNode *BV =
24342           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
24343     // Bail out if the vector isn't a constant.
24344     if (!BV->isConstant())
24345       return SDValue();
24346
24347     // Everything checks out. Build up the new and improved node.
24348     SDLoc DL(N);
24349     EVT IntVT = BV->getValueType(0);
24350     // Create a new constant of the appropriate type for the transformed
24351     // DAG.
24352     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
24353     // The AND node needs bitcasts to/from an integer vector type around it.
24354     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
24355     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
24356                                  N->getOperand(0)->getOperand(0), MaskConst);
24357     SDValue Res = DAG.getBitcast(VT, NewAnd);
24358     return Res;
24359   }
24360
24361   return SDValue();
24362 }
24363
24364 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
24365                                         const X86Subtarget *Subtarget) {
24366   // First try to optimize away the conversion entirely when it's
24367   // conditionally from a constant. Vectors only.
24368   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
24369   if (Res != SDValue())
24370     return Res;
24371
24372   // Now move on to more general possibilities.
24373   SDValue Op0 = N->getOperand(0);
24374   EVT InVT = Op0->getValueType(0);
24375
24376   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
24377   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
24378     SDLoc dl(N);
24379     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
24380     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
24381     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
24382   }
24383
24384   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
24385   // a 32-bit target where SSE doesn't support i64->FP operations.
24386   if (Op0.getOpcode() == ISD::LOAD) {
24387     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
24388     EVT VT = Ld->getValueType(0);
24389
24390     // This transformation is not supported if the result type is f16
24391     if (N->getValueType(0) == MVT::f16)
24392       return SDValue();
24393
24394     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
24395         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
24396         !Subtarget->is64Bit() && VT == MVT::i64) {
24397       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
24398           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
24399       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
24400       return FILDChain;
24401     }
24402   }
24403   return SDValue();
24404 }
24405
24406 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
24407 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
24408                                  X86TargetLowering::DAGCombinerInfo &DCI) {
24409   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
24410   // the result is either zero or one (depending on the input carry bit).
24411   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
24412   if (X86::isZeroNode(N->getOperand(0)) &&
24413       X86::isZeroNode(N->getOperand(1)) &&
24414       // We don't have a good way to replace an EFLAGS use, so only do this when
24415       // dead right now.
24416       SDValue(N, 1).use_empty()) {
24417     SDLoc DL(N);
24418     EVT VT = N->getValueType(0);
24419     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
24420     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
24421                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
24422                                            DAG.getConstant(X86::COND_B, DL,
24423                                                            MVT::i8),
24424                                            N->getOperand(2)),
24425                                DAG.getConstant(1, DL, VT));
24426     return DCI.CombineTo(N, Res1, CarryOut);
24427   }
24428
24429   return SDValue();
24430 }
24431
24432 // fold (add Y, (sete  X, 0)) -> adc  0, Y
24433 //      (add Y, (setne X, 0)) -> sbb -1, Y
24434 //      (sub (sete  X, 0), Y) -> sbb  0, Y
24435 //      (sub (setne X, 0), Y) -> adc -1, Y
24436 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
24437   SDLoc DL(N);
24438
24439   // Look through ZExts.
24440   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
24441   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
24442     return SDValue();
24443
24444   SDValue SetCC = Ext.getOperand(0);
24445   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
24446     return SDValue();
24447
24448   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
24449   if (CC != X86::COND_E && CC != X86::COND_NE)
24450     return SDValue();
24451
24452   SDValue Cmp = SetCC.getOperand(1);
24453   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
24454       !X86::isZeroNode(Cmp.getOperand(1)) ||
24455       !Cmp.getOperand(0).getValueType().isInteger())
24456     return SDValue();
24457
24458   SDValue CmpOp0 = Cmp.getOperand(0);
24459   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
24460                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
24461
24462   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
24463   if (CC == X86::COND_NE)
24464     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
24465                        DL, OtherVal.getValueType(), OtherVal,
24466                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
24467                        NewCmp);
24468   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
24469                      DL, OtherVal.getValueType(), OtherVal,
24470                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
24471 }
24472
24473 /// PerformADDCombine - Do target-specific dag combines on integer adds.
24474 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
24475                                  const X86Subtarget *Subtarget) {
24476   EVT VT = N->getValueType(0);
24477   SDValue Op0 = N->getOperand(0);
24478   SDValue Op1 = N->getOperand(1);
24479
24480   // Try to synthesize horizontal adds from adds of shuffles.
24481   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24482        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24483       isHorizontalBinOp(Op0, Op1, true))
24484     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
24485
24486   return OptimizeConditionalInDecrement(N, DAG);
24487 }
24488
24489 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
24490                                  const X86Subtarget *Subtarget) {
24491   SDValue Op0 = N->getOperand(0);
24492   SDValue Op1 = N->getOperand(1);
24493
24494   // X86 can't encode an immediate LHS of a sub. See if we can push the
24495   // negation into a preceding instruction.
24496   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
24497     // If the RHS of the sub is a XOR with one use and a constant, invert the
24498     // immediate. Then add one to the LHS of the sub so we can turn
24499     // X-Y -> X+~Y+1, saving one register.
24500     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
24501         isa<ConstantSDNode>(Op1.getOperand(1))) {
24502       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
24503       EVT VT = Op0.getValueType();
24504       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
24505                                    Op1.getOperand(0),
24506                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
24507       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
24508                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
24509     }
24510   }
24511
24512   // Try to synthesize horizontal adds from adds of shuffles.
24513   EVT VT = N->getValueType(0);
24514   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
24515        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
24516       isHorizontalBinOp(Op0, Op1, true))
24517     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
24518
24519   return OptimizeConditionalInDecrement(N, DAG);
24520 }
24521
24522 /// performVZEXTCombine - Performs build vector combines
24523 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
24524                                    TargetLowering::DAGCombinerInfo &DCI,
24525                                    const X86Subtarget *Subtarget) {
24526   SDLoc DL(N);
24527   MVT VT = N->getSimpleValueType(0);
24528   SDValue Op = N->getOperand(0);
24529   MVT OpVT = Op.getSimpleValueType();
24530   MVT OpEltVT = OpVT.getVectorElementType();
24531   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
24532
24533   // (vzext (bitcast (vzext (x)) -> (vzext x)
24534   SDValue V = Op;
24535   while (V.getOpcode() == ISD::BITCAST)
24536     V = V.getOperand(0);
24537
24538   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
24539     MVT InnerVT = V.getSimpleValueType();
24540     MVT InnerEltVT = InnerVT.getVectorElementType();
24541
24542     // If the element sizes match exactly, we can just do one larger vzext. This
24543     // is always an exact type match as vzext operates on integer types.
24544     if (OpEltVT == InnerEltVT) {
24545       assert(OpVT == InnerVT && "Types must match for vzext!");
24546       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
24547     }
24548
24549     // The only other way we can combine them is if only a single element of the
24550     // inner vzext is used in the input to the outer vzext.
24551     if (InnerEltVT.getSizeInBits() < InputBits)
24552       return SDValue();
24553
24554     // In this case, the inner vzext is completely dead because we're going to
24555     // only look at bits inside of the low element. Just do the outer vzext on
24556     // a bitcast of the input to the inner.
24557     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
24558   }
24559
24560   // Check if we can bypass extracting and re-inserting an element of an input
24561   // vector. Essentialy:
24562   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
24563   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
24564       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
24565       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
24566     SDValue ExtractedV = V.getOperand(0);
24567     SDValue OrigV = ExtractedV.getOperand(0);
24568     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
24569       if (ExtractIdx->getZExtValue() == 0) {
24570         MVT OrigVT = OrigV.getSimpleValueType();
24571         // Extract a subvector if necessary...
24572         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
24573           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
24574           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
24575                                     OrigVT.getVectorNumElements() / Ratio);
24576           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
24577                               DAG.getIntPtrConstant(0, DL));
24578         }
24579         Op = DAG.getBitcast(OpVT, OrigV);
24580         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
24581       }
24582   }
24583
24584   return SDValue();
24585 }
24586
24587 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
24588                                              DAGCombinerInfo &DCI) const {
24589   SelectionDAG &DAG = DCI.DAG;
24590   switch (N->getOpcode()) {
24591   default: break;
24592   case ISD::EXTRACT_VECTOR_ELT:
24593     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
24594   case ISD::VSELECT:
24595   case ISD::SELECT:
24596   case X86ISD::SHRUNKBLEND:
24597     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
24598   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
24599   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
24600   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
24601   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
24602   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
24603   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
24604   case ISD::SHL:
24605   case ISD::SRA:
24606   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
24607   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
24608   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
24609   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
24610   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
24611   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
24612   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
24613   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
24614   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
24615   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
24616   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
24617   case X86ISD::FXOR:
24618   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
24619   case X86ISD::FMIN:
24620   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
24621   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
24622   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
24623   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
24624   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
24625   case ISD::ANY_EXTEND:
24626   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
24627   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
24628   case ISD::SIGN_EXTEND_INREG:
24629     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
24630   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
24631   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
24632   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
24633   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
24634   case X86ISD::SHUFP:       // Handle all target specific shuffles
24635   case X86ISD::PALIGNR:
24636   case X86ISD::UNPCKH:
24637   case X86ISD::UNPCKL:
24638   case X86ISD::MOVHLPS:
24639   case X86ISD::MOVLHPS:
24640   case X86ISD::PSHUFB:
24641   case X86ISD::PSHUFD:
24642   case X86ISD::PSHUFHW:
24643   case X86ISD::PSHUFLW:
24644   case X86ISD::MOVSS:
24645   case X86ISD::MOVSD:
24646   case X86ISD::VPERMILPI:
24647   case X86ISD::VPERM2X128:
24648   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
24649   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
24650   case ISD::INTRINSIC_WO_CHAIN:
24651     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
24652   case X86ISD::INSERTPS: {
24653     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
24654       return PerformINSERTPSCombine(N, DAG, Subtarget);
24655     break;
24656   }
24657   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
24658   }
24659
24660   return SDValue();
24661 }
24662
24663 /// isTypeDesirableForOp - Return true if the target has native support for
24664 /// the specified value type and it is 'desirable' to use the type for the
24665 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
24666 /// instruction encodings are longer and some i16 instructions are slow.
24667 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
24668   if (!isTypeLegal(VT))
24669     return false;
24670   if (VT != MVT::i16)
24671     return true;
24672
24673   switch (Opc) {
24674   default:
24675     return true;
24676   case ISD::LOAD:
24677   case ISD::SIGN_EXTEND:
24678   case ISD::ZERO_EXTEND:
24679   case ISD::ANY_EXTEND:
24680   case ISD::SHL:
24681   case ISD::SRL:
24682   case ISD::SUB:
24683   case ISD::ADD:
24684   case ISD::MUL:
24685   case ISD::AND:
24686   case ISD::OR:
24687   case ISD::XOR:
24688     return false;
24689   }
24690 }
24691
24692 /// IsDesirableToPromoteOp - This method query the target whether it is
24693 /// beneficial for dag combiner to promote the specified node. If true, it
24694 /// should return the desired promotion type by reference.
24695 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
24696   EVT VT = Op.getValueType();
24697   if (VT != MVT::i16)
24698     return false;
24699
24700   bool Promote = false;
24701   bool Commute = false;
24702   switch (Op.getOpcode()) {
24703   default: break;
24704   case ISD::LOAD: {
24705     LoadSDNode *LD = cast<LoadSDNode>(Op);
24706     // If the non-extending load has a single use and it's not live out, then it
24707     // might be folded.
24708     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
24709                                                      Op.hasOneUse()*/) {
24710       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
24711              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
24712         // The only case where we'd want to promote LOAD (rather then it being
24713         // promoted as an operand is when it's only use is liveout.
24714         if (UI->getOpcode() != ISD::CopyToReg)
24715           return false;
24716       }
24717     }
24718     Promote = true;
24719     break;
24720   }
24721   case ISD::SIGN_EXTEND:
24722   case ISD::ZERO_EXTEND:
24723   case ISD::ANY_EXTEND:
24724     Promote = true;
24725     break;
24726   case ISD::SHL:
24727   case ISD::SRL: {
24728     SDValue N0 = Op.getOperand(0);
24729     // Look out for (store (shl (load), x)).
24730     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
24731       return false;
24732     Promote = true;
24733     break;
24734   }
24735   case ISD::ADD:
24736   case ISD::MUL:
24737   case ISD::AND:
24738   case ISD::OR:
24739   case ISD::XOR:
24740     Commute = true;
24741     // fallthrough
24742   case ISD::SUB: {
24743     SDValue N0 = Op.getOperand(0);
24744     SDValue N1 = Op.getOperand(1);
24745     if (!Commute && MayFoldLoad(N1))
24746       return false;
24747     // Avoid disabling potential load folding opportunities.
24748     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
24749       return false;
24750     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
24751       return false;
24752     Promote = true;
24753   }
24754   }
24755
24756   PVT = MVT::i32;
24757   return Promote;
24758 }
24759
24760 //===----------------------------------------------------------------------===//
24761 //                           X86 Inline Assembly Support
24762 //===----------------------------------------------------------------------===//
24763
24764 // Helper to match a string separated by whitespace.
24765 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
24766   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
24767
24768   for (StringRef Piece : Pieces) {
24769     if (!S.startswith(Piece)) // Check if the piece matches.
24770       return false;
24771
24772     S = S.substr(Piece.size());
24773     StringRef::size_type Pos = S.find_first_not_of(" \t");
24774     if (Pos == 0) // We matched a prefix.
24775       return false;
24776
24777     S = S.substr(Pos);
24778   }
24779
24780   return S.empty();
24781 }
24782
24783 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
24784
24785   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
24786     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
24787         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
24788         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
24789
24790       if (AsmPieces.size() == 3)
24791         return true;
24792       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
24793         return true;
24794     }
24795   }
24796   return false;
24797 }
24798
24799 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
24800   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
24801
24802   std::string AsmStr = IA->getAsmString();
24803
24804   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
24805   if (!Ty || Ty->getBitWidth() % 16 != 0)
24806     return false;
24807
24808   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
24809   SmallVector<StringRef, 4> AsmPieces;
24810   SplitString(AsmStr, AsmPieces, ";\n");
24811
24812   switch (AsmPieces.size()) {
24813   default: return false;
24814   case 1:
24815     // FIXME: this should verify that we are targeting a 486 or better.  If not,
24816     // we will turn this bswap into something that will be lowered to logical
24817     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
24818     // lower so don't worry about this.
24819     // bswap $0
24820     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
24821         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
24822         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
24823         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
24824         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
24825         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
24826       // No need to check constraints, nothing other than the equivalent of
24827       // "=r,0" would be valid here.
24828       return IntrinsicLowering::LowerToByteSwap(CI);
24829     }
24830
24831     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
24832     if (CI->getType()->isIntegerTy(16) &&
24833         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24834         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
24835          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
24836       AsmPieces.clear();
24837       const std::string &ConstraintsStr = IA->getConstraintString();
24838       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24839       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24840       if (clobbersFlagRegisters(AsmPieces))
24841         return IntrinsicLowering::LowerToByteSwap(CI);
24842     }
24843     break;
24844   case 3:
24845     if (CI->getType()->isIntegerTy(32) &&
24846         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24847         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
24848         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
24849         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
24850       AsmPieces.clear();
24851       const std::string &ConstraintsStr = IA->getConstraintString();
24852       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24853       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24854       if (clobbersFlagRegisters(AsmPieces))
24855         return IntrinsicLowering::LowerToByteSwap(CI);
24856     }
24857
24858     if (CI->getType()->isIntegerTy(64)) {
24859       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
24860       if (Constraints.size() >= 2 &&
24861           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
24862           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
24863         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
24864         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
24865             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
24866             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
24867           return IntrinsicLowering::LowerToByteSwap(CI);
24868       }
24869     }
24870     break;
24871   }
24872   return false;
24873 }
24874
24875 /// getConstraintType - Given a constraint letter, return the type of
24876 /// constraint it is for this target.
24877 X86TargetLowering::ConstraintType
24878 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
24879   if (Constraint.size() == 1) {
24880     switch (Constraint[0]) {
24881     case 'R':
24882     case 'q':
24883     case 'Q':
24884     case 'f':
24885     case 't':
24886     case 'u':
24887     case 'y':
24888     case 'x':
24889     case 'Y':
24890     case 'l':
24891       return C_RegisterClass;
24892     case 'a':
24893     case 'b':
24894     case 'c':
24895     case 'd':
24896     case 'S':
24897     case 'D':
24898     case 'A':
24899       return C_Register;
24900     case 'I':
24901     case 'J':
24902     case 'K':
24903     case 'L':
24904     case 'M':
24905     case 'N':
24906     case 'G':
24907     case 'C':
24908     case 'e':
24909     case 'Z':
24910       return C_Other;
24911     default:
24912       break;
24913     }
24914   }
24915   return TargetLowering::getConstraintType(Constraint);
24916 }
24917
24918 /// Examine constraint type and operand type and determine a weight value.
24919 /// This object must already have been set up with the operand type
24920 /// and the current alternative constraint selected.
24921 TargetLowering::ConstraintWeight
24922   X86TargetLowering::getSingleConstraintMatchWeight(
24923     AsmOperandInfo &info, const char *constraint) const {
24924   ConstraintWeight weight = CW_Invalid;
24925   Value *CallOperandVal = info.CallOperandVal;
24926     // If we don't have a value, we can't do a match,
24927     // but allow it at the lowest weight.
24928   if (!CallOperandVal)
24929     return CW_Default;
24930   Type *type = CallOperandVal->getType();
24931   // Look at the constraint type.
24932   switch (*constraint) {
24933   default:
24934     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
24935   case 'R':
24936   case 'q':
24937   case 'Q':
24938   case 'a':
24939   case 'b':
24940   case 'c':
24941   case 'd':
24942   case 'S':
24943   case 'D':
24944   case 'A':
24945     if (CallOperandVal->getType()->isIntegerTy())
24946       weight = CW_SpecificReg;
24947     break;
24948   case 'f':
24949   case 't':
24950   case 'u':
24951     if (type->isFloatingPointTy())
24952       weight = CW_SpecificReg;
24953     break;
24954   case 'y':
24955     if (type->isX86_MMXTy() && Subtarget->hasMMX())
24956       weight = CW_SpecificReg;
24957     break;
24958   case 'x':
24959   case 'Y':
24960     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
24961         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
24962       weight = CW_Register;
24963     break;
24964   case 'I':
24965     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
24966       if (C->getZExtValue() <= 31)
24967         weight = CW_Constant;
24968     }
24969     break;
24970   case 'J':
24971     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24972       if (C->getZExtValue() <= 63)
24973         weight = CW_Constant;
24974     }
24975     break;
24976   case 'K':
24977     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24978       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
24979         weight = CW_Constant;
24980     }
24981     break;
24982   case 'L':
24983     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24984       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
24985         weight = CW_Constant;
24986     }
24987     break;
24988   case 'M':
24989     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24990       if (C->getZExtValue() <= 3)
24991         weight = CW_Constant;
24992     }
24993     break;
24994   case 'N':
24995     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24996       if (C->getZExtValue() <= 0xff)
24997         weight = CW_Constant;
24998     }
24999     break;
25000   case 'G':
25001   case 'C':
25002     if (isa<ConstantFP>(CallOperandVal)) {
25003       weight = CW_Constant;
25004     }
25005     break;
25006   case 'e':
25007     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25008       if ((C->getSExtValue() >= -0x80000000LL) &&
25009           (C->getSExtValue() <= 0x7fffffffLL))
25010         weight = CW_Constant;
25011     }
25012     break;
25013   case 'Z':
25014     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25015       if (C->getZExtValue() <= 0xffffffff)
25016         weight = CW_Constant;
25017     }
25018     break;
25019   }
25020   return weight;
25021 }
25022
25023 /// LowerXConstraint - try to replace an X constraint, which matches anything,
25024 /// with another that has more specific requirements based on the type of the
25025 /// corresponding operand.
25026 const char *X86TargetLowering::
25027 LowerXConstraint(EVT ConstraintVT) const {
25028   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
25029   // 'f' like normal targets.
25030   if (ConstraintVT.isFloatingPoint()) {
25031     if (Subtarget->hasSSE2())
25032       return "Y";
25033     if (Subtarget->hasSSE1())
25034       return "x";
25035   }
25036
25037   return TargetLowering::LowerXConstraint(ConstraintVT);
25038 }
25039
25040 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
25041 /// vector.  If it is invalid, don't add anything to Ops.
25042 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
25043                                                      std::string &Constraint,
25044                                                      std::vector<SDValue>&Ops,
25045                                                      SelectionDAG &DAG) const {
25046   SDValue Result;
25047
25048   // Only support length 1 constraints for now.
25049   if (Constraint.length() > 1) return;
25050
25051   char ConstraintLetter = Constraint[0];
25052   switch (ConstraintLetter) {
25053   default: break;
25054   case 'I':
25055     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25056       if (C->getZExtValue() <= 31) {
25057         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25058                                        Op.getValueType());
25059         break;
25060       }
25061     }
25062     return;
25063   case 'J':
25064     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25065       if (C->getZExtValue() <= 63) {
25066         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25067                                        Op.getValueType());
25068         break;
25069       }
25070     }
25071     return;
25072   case 'K':
25073     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25074       if (isInt<8>(C->getSExtValue())) {
25075         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25076                                        Op.getValueType());
25077         break;
25078       }
25079     }
25080     return;
25081   case 'L':
25082     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25083       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
25084           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
25085         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
25086                                        Op.getValueType());
25087         break;
25088       }
25089     }
25090     return;
25091   case 'M':
25092     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25093       if (C->getZExtValue() <= 3) {
25094         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25095                                        Op.getValueType());
25096         break;
25097       }
25098     }
25099     return;
25100   case 'N':
25101     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25102       if (C->getZExtValue() <= 255) {
25103         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25104                                        Op.getValueType());
25105         break;
25106       }
25107     }
25108     return;
25109   case 'O':
25110     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25111       if (C->getZExtValue() <= 127) {
25112         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25113                                        Op.getValueType());
25114         break;
25115       }
25116     }
25117     return;
25118   case 'e': {
25119     // 32-bit signed value
25120     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25121       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25122                                            C->getSExtValue())) {
25123         // Widen to 64 bits here to get it sign extended.
25124         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
25125         break;
25126       }
25127     // FIXME gcc accepts some relocatable values here too, but only in certain
25128     // memory models; it's complicated.
25129     }
25130     return;
25131   }
25132   case 'Z': {
25133     // 32-bit unsigned value
25134     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25135       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
25136                                            C->getZExtValue())) {
25137         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25138                                        Op.getValueType());
25139         break;
25140       }
25141     }
25142     // FIXME gcc accepts some relocatable values here too, but only in certain
25143     // memory models; it's complicated.
25144     return;
25145   }
25146   case 'i': {
25147     // Literal immediates are always ok.
25148     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
25149       // Widen to 64 bits here to get it sign extended.
25150       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
25151       break;
25152     }
25153
25154     // In any sort of PIC mode addresses need to be computed at runtime by
25155     // adding in a register or some sort of table lookup.  These can't
25156     // be used as immediates.
25157     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
25158       return;
25159
25160     // If we are in non-pic codegen mode, we allow the address of a global (with
25161     // an optional displacement) to be used with 'i'.
25162     GlobalAddressSDNode *GA = nullptr;
25163     int64_t Offset = 0;
25164
25165     // Match either (GA), (GA+C), (GA+C1+C2), etc.
25166     while (1) {
25167       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
25168         Offset += GA->getOffset();
25169         break;
25170       } else if (Op.getOpcode() == ISD::ADD) {
25171         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25172           Offset += C->getZExtValue();
25173           Op = Op.getOperand(0);
25174           continue;
25175         }
25176       } else if (Op.getOpcode() == ISD::SUB) {
25177         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
25178           Offset += -C->getZExtValue();
25179           Op = Op.getOperand(0);
25180           continue;
25181         }
25182       }
25183
25184       // Otherwise, this isn't something we can handle, reject it.
25185       return;
25186     }
25187
25188     const GlobalValue *GV = GA->getGlobal();
25189     // If we require an extra load to get this address, as in PIC mode, we
25190     // can't accept it.
25191     if (isGlobalStubReference(
25192             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
25193       return;
25194
25195     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
25196                                         GA->getValueType(0), Offset);
25197     break;
25198   }
25199   }
25200
25201   if (Result.getNode()) {
25202     Ops.push_back(Result);
25203     return;
25204   }
25205   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
25206 }
25207
25208 std::pair<unsigned, const TargetRegisterClass *>
25209 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
25210                                                 const std::string &Constraint,
25211                                                 MVT VT) const {
25212   // First, see if this is a constraint that directly corresponds to an LLVM
25213   // register class.
25214   if (Constraint.size() == 1) {
25215     // GCC Constraint Letters
25216     switch (Constraint[0]) {
25217     default: break;
25218       // TODO: Slight differences here in allocation order and leaving
25219       // RIP in the class. Do they matter any more here than they do
25220       // in the normal allocation?
25221     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
25222       if (Subtarget->is64Bit()) {
25223         if (VT == MVT::i32 || VT == MVT::f32)
25224           return std::make_pair(0U, &X86::GR32RegClass);
25225         if (VT == MVT::i16)
25226           return std::make_pair(0U, &X86::GR16RegClass);
25227         if (VT == MVT::i8 || VT == MVT::i1)
25228           return std::make_pair(0U, &X86::GR8RegClass);
25229         if (VT == MVT::i64 || VT == MVT::f64)
25230           return std::make_pair(0U, &X86::GR64RegClass);
25231         break;
25232       }
25233       // 32-bit fallthrough
25234     case 'Q':   // Q_REGS
25235       if (VT == MVT::i32 || VT == MVT::f32)
25236         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
25237       if (VT == MVT::i16)
25238         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
25239       if (VT == MVT::i8 || VT == MVT::i1)
25240         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
25241       if (VT == MVT::i64)
25242         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
25243       break;
25244     case 'r':   // GENERAL_REGS
25245     case 'l':   // INDEX_REGS
25246       if (VT == MVT::i8 || VT == MVT::i1)
25247         return std::make_pair(0U, &X86::GR8RegClass);
25248       if (VT == MVT::i16)
25249         return std::make_pair(0U, &X86::GR16RegClass);
25250       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
25251         return std::make_pair(0U, &X86::GR32RegClass);
25252       return std::make_pair(0U, &X86::GR64RegClass);
25253     case 'R':   // LEGACY_REGS
25254       if (VT == MVT::i8 || VT == MVT::i1)
25255         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
25256       if (VT == MVT::i16)
25257         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
25258       if (VT == MVT::i32 || !Subtarget->is64Bit())
25259         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
25260       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
25261     case 'f':  // FP Stack registers.
25262       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
25263       // value to the correct fpstack register class.
25264       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
25265         return std::make_pair(0U, &X86::RFP32RegClass);
25266       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
25267         return std::make_pair(0U, &X86::RFP64RegClass);
25268       return std::make_pair(0U, &X86::RFP80RegClass);
25269     case 'y':   // MMX_REGS if MMX allowed.
25270       if (!Subtarget->hasMMX()) break;
25271       return std::make_pair(0U, &X86::VR64RegClass);
25272     case 'Y':   // SSE_REGS if SSE2 allowed
25273       if (!Subtarget->hasSSE2()) break;
25274       // FALL THROUGH.
25275     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
25276       if (!Subtarget->hasSSE1()) break;
25277
25278       switch (VT.SimpleTy) {
25279       default: break;
25280       // Scalar SSE types.
25281       case MVT::f32:
25282       case MVT::i32:
25283         return std::make_pair(0U, &X86::FR32RegClass);
25284       case MVT::f64:
25285       case MVT::i64:
25286         return std::make_pair(0U, &X86::FR64RegClass);
25287       // Vector types.
25288       case MVT::v16i8:
25289       case MVT::v8i16:
25290       case MVT::v4i32:
25291       case MVT::v2i64:
25292       case MVT::v4f32:
25293       case MVT::v2f64:
25294         return std::make_pair(0U, &X86::VR128RegClass);
25295       // AVX types.
25296       case MVT::v32i8:
25297       case MVT::v16i16:
25298       case MVT::v8i32:
25299       case MVT::v4i64:
25300       case MVT::v8f32:
25301       case MVT::v4f64:
25302         return std::make_pair(0U, &X86::VR256RegClass);
25303       case MVT::v8f64:
25304       case MVT::v16f32:
25305       case MVT::v16i32:
25306       case MVT::v8i64:
25307         return std::make_pair(0U, &X86::VR512RegClass);
25308       }
25309       break;
25310     }
25311   }
25312
25313   // Use the default implementation in TargetLowering to convert the register
25314   // constraint into a member of a register class.
25315   std::pair<unsigned, const TargetRegisterClass*> Res;
25316   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
25317
25318   // Not found as a standard register?
25319   if (!Res.second) {
25320     // Map st(0) -> st(7) -> ST0
25321     if (Constraint.size() == 7 && Constraint[0] == '{' &&
25322         tolower(Constraint[1]) == 's' &&
25323         tolower(Constraint[2]) == 't' &&
25324         Constraint[3] == '(' &&
25325         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
25326         Constraint[5] == ')' &&
25327         Constraint[6] == '}') {
25328
25329       Res.first = X86::FP0+Constraint[4]-'0';
25330       Res.second = &X86::RFP80RegClass;
25331       return Res;
25332     }
25333
25334     // GCC allows "st(0)" to be called just plain "st".
25335     if (StringRef("{st}").equals_lower(Constraint)) {
25336       Res.first = X86::FP0;
25337       Res.second = &X86::RFP80RegClass;
25338       return Res;
25339     }
25340
25341     // flags -> EFLAGS
25342     if (StringRef("{flags}").equals_lower(Constraint)) {
25343       Res.first = X86::EFLAGS;
25344       Res.second = &X86::CCRRegClass;
25345       return Res;
25346     }
25347
25348     // 'A' means EAX + EDX.
25349     if (Constraint == "A") {
25350       Res.first = X86::EAX;
25351       Res.second = &X86::GR32_ADRegClass;
25352       return Res;
25353     }
25354     return Res;
25355   }
25356
25357   // Otherwise, check to see if this is a register class of the wrong value
25358   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
25359   // turn into {ax},{dx}.
25360   if (Res.second->hasType(VT))
25361     return Res;   // Correct type already, nothing to do.
25362
25363   // All of the single-register GCC register classes map their values onto
25364   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
25365   // really want an 8-bit or 32-bit register, map to the appropriate register
25366   // class and return the appropriate register.
25367   if (Res.second == &X86::GR16RegClass) {
25368     if (VT == MVT::i8 || VT == MVT::i1) {
25369       unsigned DestReg = 0;
25370       switch (Res.first) {
25371       default: break;
25372       case X86::AX: DestReg = X86::AL; break;
25373       case X86::DX: DestReg = X86::DL; break;
25374       case X86::CX: DestReg = X86::CL; break;
25375       case X86::BX: DestReg = X86::BL; break;
25376       }
25377       if (DestReg) {
25378         Res.first = DestReg;
25379         Res.second = &X86::GR8RegClass;
25380       }
25381     } else if (VT == MVT::i32 || VT == MVT::f32) {
25382       unsigned DestReg = 0;
25383       switch (Res.first) {
25384       default: break;
25385       case X86::AX: DestReg = X86::EAX; break;
25386       case X86::DX: DestReg = X86::EDX; break;
25387       case X86::CX: DestReg = X86::ECX; break;
25388       case X86::BX: DestReg = X86::EBX; break;
25389       case X86::SI: DestReg = X86::ESI; break;
25390       case X86::DI: DestReg = X86::EDI; break;
25391       case X86::BP: DestReg = X86::EBP; break;
25392       case X86::SP: DestReg = X86::ESP; break;
25393       }
25394       if (DestReg) {
25395         Res.first = DestReg;
25396         Res.second = &X86::GR32RegClass;
25397       }
25398     } else if (VT == MVT::i64 || VT == MVT::f64) {
25399       unsigned DestReg = 0;
25400       switch (Res.first) {
25401       default: break;
25402       case X86::AX: DestReg = X86::RAX; break;
25403       case X86::DX: DestReg = X86::RDX; break;
25404       case X86::CX: DestReg = X86::RCX; break;
25405       case X86::BX: DestReg = X86::RBX; break;
25406       case X86::SI: DestReg = X86::RSI; break;
25407       case X86::DI: DestReg = X86::RDI; break;
25408       case X86::BP: DestReg = X86::RBP; break;
25409       case X86::SP: DestReg = X86::RSP; break;
25410       }
25411       if (DestReg) {
25412         Res.first = DestReg;
25413         Res.second = &X86::GR64RegClass;
25414       }
25415     }
25416   } else if (Res.second == &X86::FR32RegClass ||
25417              Res.second == &X86::FR64RegClass ||
25418              Res.second == &X86::VR128RegClass ||
25419              Res.second == &X86::VR256RegClass ||
25420              Res.second == &X86::FR32XRegClass ||
25421              Res.second == &X86::FR64XRegClass ||
25422              Res.second == &X86::VR128XRegClass ||
25423              Res.second == &X86::VR256XRegClass ||
25424              Res.second == &X86::VR512RegClass) {
25425     // Handle references to XMM physical registers that got mapped into the
25426     // wrong class.  This can happen with constraints like {xmm0} where the
25427     // target independent register mapper will just pick the first match it can
25428     // find, ignoring the required type.
25429
25430     if (VT == MVT::f32 || VT == MVT::i32)
25431       Res.second = &X86::FR32RegClass;
25432     else if (VT == MVT::f64 || VT == MVT::i64)
25433       Res.second = &X86::FR64RegClass;
25434     else if (X86::VR128RegClass.hasType(VT))
25435       Res.second = &X86::VR128RegClass;
25436     else if (X86::VR256RegClass.hasType(VT))
25437       Res.second = &X86::VR256RegClass;
25438     else if (X86::VR512RegClass.hasType(VT))
25439       Res.second = &X86::VR512RegClass;
25440   }
25441
25442   return Res;
25443 }
25444
25445 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
25446                                             Type *Ty) const {
25447   // Scaling factors are not free at all.
25448   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
25449   // will take 2 allocations in the out of order engine instead of 1
25450   // for plain addressing mode, i.e. inst (reg1).
25451   // E.g.,
25452   // vaddps (%rsi,%drx), %ymm0, %ymm1
25453   // Requires two allocations (one for the load, one for the computation)
25454   // whereas:
25455   // vaddps (%rsi), %ymm0, %ymm1
25456   // Requires just 1 allocation, i.e., freeing allocations for other operations
25457   // and having less micro operations to execute.
25458   //
25459   // For some X86 architectures, this is even worse because for instance for
25460   // stores, the complex addressing mode forces the instruction to use the
25461   // "load" ports instead of the dedicated "store" port.
25462   // E.g., on Haswell:
25463   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
25464   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
25465   if (isLegalAddressingMode(AM, Ty))
25466     // Scale represents reg2 * scale, thus account for 1
25467     // as soon as we use a second register.
25468     return AM.Scale != 0;
25469   return -1;
25470 }
25471
25472 bool X86TargetLowering::isTargetFTOL() const {
25473   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
25474 }