lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  66   default: llvm_unreachable("unknown subtarget type");
  67   case X86Subtarget::isDarwin:
  68     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  69       return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   case X86Subtarget::isELF:
  72    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  73      return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   case X86Subtarget::isMingw:
  76   case X86Subtarget::isCygwin:
  77   case X86Subtarget::isWindows:
  78     return new TargetLoweringObjectFileCOFF();
  79   }
  80 }
  81
  82 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  83   : TargetLowering(TM, createTLOF(TM)) {
  84   Subtarget = &TM.getSubtarget<X86Subtarget>();
  85   X86ScalarSSEf64 = Subtarget->hasSSE2();
  86   X86ScalarSSEf32 = Subtarget->hasSSE1();
  87   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  88
  89   RegInfo = TM.getRegisterInfo();
  90   TD = getTargetData();
  91
  92   // Set up the TargetLowering object.
  93
  94   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  95   setShiftAmountType(MVT::i8);
  96   setBooleanContents(ZeroOrOneBooleanContent);
  97   setSchedulingPreference(Sched::RegPressure);
  98   setStackPointerRegisterToSaveRestore(X86StackPtr);
  99
 100   if (Subtarget->isTargetDarwin()) {
 101     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 102     setUseUnderscoreSetJmp(false);
 103     setUseUnderscoreLongJmp(false);
 104   } else if (Subtarget->isTargetMingw()) {
 105     // MS runtime is weird: it exports _setjmp, but longjmp!
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(false);
 108   } else {
 109     setUseUnderscoreSetJmp(true);
 110     setUseUnderscoreLongJmp(true);
 111   }
 112
 113   // Set up the register classes.
 114   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 115   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 116   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 117   if (Subtarget->is64Bit())
 118     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 119
 120   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 121
 122   // We don't accept any truncstore of integer registers.
 123   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     // We have an algorithm for SSE2->double, and we turn this into a
 149     // 64-bit FILD followed by conditional FADD for other targets.
 150     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 151     // We have an algorithm for SSE2, and we turn this into a 64-bit
 152     // FILD for other targets.
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 154   }
 155
 156   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 157   // this operation.
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 160
 161   if (!UseSoftFloat) {
 162     // SSE has no i16 to fp conversion, only i32
 163     if (X86ScalarSSEf32) {
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 165       // f32 and f64 cases are Legal, f80 case is not
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 167     } else {
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 170     }
 171   } else {
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 174   }
 175
 176   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 177   // are Legal, f80 is custom lowered.
 178   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 179   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 180
 181   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 185
 186   if (X86ScalarSSEf32) {
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 188     // f32 and f64 cases are Legal, f80 case is not
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 190   } else {
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 193   }
 194
 195   // Handle FP_TO_UINT by promoting the destination to a larger signed
 196   // conversion.
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 200
 201   if (Subtarget->is64Bit()) {
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 204   } else if (!UseSoftFloat) {
 205     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 206       // Expand FP_TO_UINT into a select.
 207       // FIXME: We would like to use a Custom expander here eventually to do
 208       // the optimal thing for SSE vs. the default expansion in the legalizer.
 209       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 210     else
 211       // With SSE3 we can use fisttpll to convert to a signed i64; without
 212       // SSE, we're stuck with a fistpll.
 213       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 214   }
 215
 216   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 217   if (!X86ScalarSSEf64) {
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 220     if (Subtarget->is64Bit()) {
 221       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 222       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 223       if (Subtarget->hasMMX() && !DisableMMX)
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 225       else
 226         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 227     }
 228   }
 229
 230   // Scalar integer divide and remainder are lowered to use operations that
 231   // produce two results, to match the available instructions. This exposes
 232   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 233   // into a single instruction.
 234   //
 235   // Scalar integer multiply-high is also lowered to use two-result
 236   // operations, to match the available instructions. However, plain multiply
 237   // (low) operations are left as Legal, as there are single-result
 238   // instructions for this in x86. Using the two-result multiply instructions
 239   // when both high and low results are needed must be arranged by dagcombine.
 240   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 241   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 242   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 247   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 248   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 253   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 254   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 259   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 260   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 263   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 264
 265   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 266   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 267   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 268   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 269   if (Subtarget->is64Bit())
 270     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 274   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 278   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 279
 280   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 281   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 284   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 286   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 287   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 288   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 289   if (Subtarget->is64Bit()) {
 290     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 291     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 292     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 293   }
 294
 295   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 296   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 297
 298   // These should be promoted to a larger select which is supported.
 299   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 300   // X86 wants to expand cmov itself.
 301   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 302   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 312   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 313   if (Subtarget->is64Bit()) {
 314     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 315     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 316   }
 317   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 318
 319   // Darwin ABI issue.
 320   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 321   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 323   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 324   if (Subtarget->is64Bit())
 325     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 326   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 327   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 328   if (Subtarget->is64Bit()) {
 329     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 330     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 331     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 332     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 333     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 334   }
 335   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 336   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 338   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 339   if (Subtarget->is64Bit()) {
 340     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 342     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 343   }
 344
 345   if (Subtarget->hasSSE1())
 346     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 347
 348   if (!Subtarget->hasSSE2())
 349     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 350
 351   // Expand certain atomics
 352   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 353   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 354   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 355   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 356
 357   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 361
 362   if (!Subtarget->is64Bit()) {
 363     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 364     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 366     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 367     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 370   }
 371
 372   // FIXME - use subtarget debug flags
 373   if (!Subtarget->isTargetDarwin() &&
 374       !Subtarget->isTargetELF() &&
 375       !Subtarget->isTargetCygMing()) {
 376     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 377   }
 378
 379   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 380   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 381   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 382   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 383   if (Subtarget->is64Bit()) {
 384     setExceptionPointerRegister(X86::RAX);
 385     setExceptionSelectorRegister(X86::RDX);
 386   } else {
 387     setExceptionPointerRegister(X86::EAX);
 388     setExceptionSelectorRegister(X86::EDX);
 389   }
 390   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 391   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 392
 393   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 394
 395   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 396
 397   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 398   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 399   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 400   if (Subtarget->is64Bit()) {
 401     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 402     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 403   } else {
 404     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 405     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 406   }
 407
 408   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 409   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 410   if (Subtarget->is64Bit())
 411     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 412   if (Subtarget->isTargetCygMing())
 413     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 414   else
 415     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 416
 417   if (!UseSoftFloat && X86ScalarSSEf64) {
 418     // f32 and f64 use SSE.
 419     // Set up the FP register classes.
 420     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 421     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 422
 423     // Use ANDPD to simulate FABS.
 424     setOperationAction(ISD::FABS , MVT::f64, Custom);
 425     setOperationAction(ISD::FABS , MVT::f32, Custom);
 426
 427     // Use XORP to simulate FNEG.
 428     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 429     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 430
 431     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 432     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 433     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 434
 435     // We don't support sin/cos/fmod
 436     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 437     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 438     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 439     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 440
 441     // Expand FP immediates into loads from the stack, except for the special
 442     // cases we handle.
 443     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 444     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 445   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 446     // Use SSE for f32, x87 for f64.
 447     // Set up the FP register classes.
 448     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 449     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 450
 451     // Use ANDPS to simulate FABS.
 452     setOperationAction(ISD::FABS , MVT::f32, Custom);
 453
 454     // Use XORP to simulate FNEG.
 455     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 456
 457     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 458
 459     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 460     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 461     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 462
 463     // We don't support sin/cos/fmod
 464     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 465     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 466
 467     // Special cases we handle for FP constants.
 468     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 469     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 470     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 471     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 472     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 473
 474     if (!UnsafeFPMath) {
 475       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 476       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 477     }
 478   } else if (!UseSoftFloat) {
 479     // f32 and f64 in x87.
 480     // Set up the FP register classes.
 481     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 482     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 483
 484     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 485     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 486     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 487     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 488
 489     if (!UnsafeFPMath) {
 490       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 491       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 492     }
 493     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 494     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 495     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 496     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 497     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 501   }
 502
 503   // Long double always uses X87.
 504   if (!UseSoftFloat) {
 505     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 506     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 507     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 508     {
 509       bool ignored;
 510       APFloat TmpFlt(+0.0);
 511       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 512                      &ignored);
 513       addLegalFPImmediate(TmpFlt);  // FLD0
 514       TmpFlt.changeSign();
 515       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 516       APFloat TmpFlt2(+1.0);
 517       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                       &ignored);
 519       addLegalFPImmediate(TmpFlt2);  // FLD1
 520       TmpFlt2.changeSign();
 521       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 522     }
 523
 524     if (!UnsafeFPMath) {
 525       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 526       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 527     }
 528   }
 529
 530   // Always use a library call for pow.
 531   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 532   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 533   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 534
 535   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 536   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 537   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 538   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 539   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 540
 541   // First set operation action for all vector types to either promote
 542   // (for widening) or expand (for scalarization). Then we will selectively
 543   // turn on ones that can be effectively codegen'd.
 544   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 545        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 546     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 561     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 562     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 595     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 599     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 600          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 601       setTruncStoreAction((MVT::SimpleValueType)VT,
 602                           (MVT::SimpleValueType)InnerVT, Expand);
 603     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 604     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 605     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 606   }
 607
 608   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 609   // with -msoft-float, disable use of MMX as well.
 610   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 611     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 612     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 613     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 614     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass, false);
 615     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 616
 617     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 618     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 619     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 620     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 621
 622     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 628     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 629
 630     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 631     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 632     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 633     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 634     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 635     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 636     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 637
 638     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 639     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 640     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 641     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 642     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 643     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 644     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 645
 646     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 647     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 648     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 649     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 650     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 651     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 652     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 653
 654     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 655     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 656     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 657     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 658     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 659     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 660     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 663
 664     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 665     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 666     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 669
 670     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 671     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 674
 675     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 676     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 679
 680     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 681
 682     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 683     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 686     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 689
 690     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 691       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2f32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector()) {
 796         continue;
 797       }
 798
 799       setOperationAction(ISD::AND,    SVT, Promote);
 800       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 801       setOperationAction(ISD::OR,     SVT, Promote);
 802       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 803       setOperationAction(ISD::XOR,    SVT, Promote);
 804       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 805       setOperationAction(ISD::LOAD,   SVT, Promote);
 806       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 807       setOperationAction(ISD::SELECT, SVT, Promote);
 808       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 809     }
 810
 811     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 812
 813     // Custom lower v2i64 and v2f64 selects.
 814     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 815     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 816     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 817     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 818
 819     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 820     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 821     if (!DisableMMX && Subtarget->hasMMX()) {
 822       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 823       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 824     }
 825   }
 826
 827   if (Subtarget->hasSSE41()) {
 828     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 829     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 830     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 831     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 832     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 833     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 834     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 835     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 836     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 837     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 838
 839     // FIXME: Do we need to handle scalar-to-vector here?
 840     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 841
 842     // i8 and i16 vectors are custom , because the source register and source
 843     // source memory operand types are not the same width.  f32 vectors are
 844     // custom since the immediate controlling the insert encodes additional
 845     // information.
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 848     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 850
 851     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 852     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 853     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 855
 856     if (Subtarget->is64Bit()) {
 857       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 858       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 859     }
 860   }
 861
 862   if (Subtarget->hasSSE42()) {
 863     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 864   }
 865
 866   if (!UseSoftFloat && Subtarget->hasAVX()) {
 867     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 868     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 869     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 870     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 871
 872     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 873     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 874     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 875     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 876     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 879     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 880     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 881     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 882     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 883     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 884     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 885     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 886     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 887
 888     // Operations to consider commented out -v16i16 v32i8
 889     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 890     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 891     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 892     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 893     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 894     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 895     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 896     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 897     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 898     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 899     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 900     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 901     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 902     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 903
 904     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 905     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 906     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 907     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 908
 909     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 910     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 911     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 913     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 914
 915     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 916     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 917     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 918     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 919     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 920     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 921
 922 #if 0
 923     // Not sure we want to do this since there are no 256-bit integer
 924     // operations in AVX
 925
 926     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 927     // This includes 256-bit vectors
 928     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 929       EVT VT = (MVT::SimpleValueType)i;
 930
 931       // Do not attempt to custom lower non-power-of-2 vectors
 932       if (!isPowerOf2_32(VT.getVectorNumElements()))
 933         continue;
 934
 935       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 936       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 937       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 938     }
 939
 940     if (Subtarget->is64Bit()) {
 941       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 942       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 943     }
 944 #endif
 945
 946 #if 0
 947     // Not sure we want to do this since there are no 256-bit integer
 948     // operations in AVX
 949
 950     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 951     // Including 256-bit vectors
 952     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 953       EVT VT = (MVT::SimpleValueType)i;
 954
 955       if (!VT.is256BitVector()) {
 956         continue;
 957       }
 958       setOperationAction(ISD::AND,    VT, Promote);
 959       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 960       setOperationAction(ISD::OR,     VT, Promote);
 961       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 962       setOperationAction(ISD::XOR,    VT, Promote);
 963       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 964       setOperationAction(ISD::LOAD,   VT, Promote);
 965       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 966       setOperationAction(ISD::SELECT, VT, Promote);
 967       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 968     }
 969
 970     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 971 #endif
 972   }
 973
 974   // We want to custom lower some of our intrinsics.
 975   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 976
 977   // Add/Sub/Mul with overflow operations are custom lowered.
 978   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 979   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 980   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 981   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 982   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 983
 984   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 985   // handle type legalization for these operations here.
 986   //
 987   // FIXME: We really should do custom legalization for addition and
 988   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 989   // than generic legalization for 64-bit multiplication-with-overflow, though.
 990   if (Subtarget->is64Bit()) {
 991     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 992     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 993     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 994     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 995     setOperationAction(ISD::SMULO, MVT::i64, Custom);
 996   }
 997
 998   if (!Subtarget->is64Bit()) {
 999     // These libcalls are not available in 32-bit.
1000     setLibcallName(RTLIB::SHL_I128, 0);
1001     setLibcallName(RTLIB::SRL_I128, 0);
1002     setLibcallName(RTLIB::SRA_I128, 0);
1003   }
1004
1005   // We have target-specific dag combine patterns for the following nodes:
1006   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1007   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1008   setTargetDAGCombine(ISD::BUILD_VECTOR);
1009   setTargetDAGCombine(ISD::SELECT);
1010   setTargetDAGCombine(ISD::SHL);
1011   setTargetDAGCombine(ISD::SRA);
1012   setTargetDAGCombine(ISD::SRL);
1013   setTargetDAGCombine(ISD::OR);
1014   setTargetDAGCombine(ISD::STORE);
1015   setTargetDAGCombine(ISD::MEMBARRIER);
1016   setTargetDAGCombine(ISD::ZERO_EXTEND);
1017   if (Subtarget->is64Bit())
1018     setTargetDAGCombine(ISD::MUL);
1019
1020   computeRegisterProperties();
1021
1022   // FIXME: These should be based on subtarget info. Plus, the values should
1023   // be smaller when we are in optimizing for size mode.
1024   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1025   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1026   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1027   setPrefLoopAlignment(16);
1028   benefitFromCodePlacementOpt = true;
1029 }
1030
1031
1032 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1033   return MVT::i8;
1034 }
1035
1036
1037 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1038 /// the desired ByVal argument alignment.
1039 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1040   if (MaxAlign == 16)
1041     return;
1042   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1043     if (VTy->getBitWidth() == 128)
1044       MaxAlign = 16;
1045   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1046     unsigned EltAlign = 0;
1047     getMaxByValAlign(ATy->getElementType(), EltAlign);
1048     if (EltAlign > MaxAlign)
1049       MaxAlign = EltAlign;
1050   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1051     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1052       unsigned EltAlign = 0;
1053       getMaxByValAlign(STy->getElementType(i), EltAlign);
1054       if (EltAlign > MaxAlign)
1055         MaxAlign = EltAlign;
1056       if (MaxAlign == 16)
1057         break;
1058     }
1059   }
1060   return;
1061 }
1062
1063 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1064 /// function arguments in the caller parameter area. For X86, aggregates
1065 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1066 /// are at 4-byte boundaries.
1067 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1068   if (Subtarget->is64Bit()) {
1069     // Max of 8 and alignment of type.
1070     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1071     if (TyAlign > 8)
1072       return TyAlign;
1073     return 8;
1074   }
1075
1076   unsigned Align = 4;
1077   if (Subtarget->hasSSE1())
1078     getMaxByValAlign(Ty, Align);
1079   return Align;
1080 }
1081
1082 /// getOptimalMemOpType - Returns the target specific optimal type for load
1083 /// and store operations as a result of memset, memcpy, and memmove
1084 /// lowering. If DstAlign is zero that means it's safe to destination
1085 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1086 /// means there isn't a need to check it against alignment requirement,
1087 /// probably because the source does not need to be loaded. If
1088 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1089 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1090 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1091 /// constant so it does not need to be loaded.
1092 /// It returns EVT::Other if the type should be determined using generic
1093 /// target-independent logic.
1094 EVT
1095 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1096                                        unsigned DstAlign, unsigned SrcAlign,
1097                                        bool NonScalarIntSafe,
1098                                        bool MemcpyStrSrc,
1099                                        MachineFunction &MF) const {
1100   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1101   // linux.  This is because the stack realignment code can't handle certain
1102   // cases like PR2962.  This should be removed when PR2962 is fixed.
1103   const Function *F = MF.getFunction();
1104   if (NonScalarIntSafe &&
1105       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1106     if (Size >= 16 &&
1107         (Subtarget->isUnalignedMemAccessFast() ||
1108          ((DstAlign == 0 || DstAlign >= 16) &&
1109           (SrcAlign == 0 || SrcAlign >= 16))) &&
1110         Subtarget->getStackAlignment() >= 16) {
1111       if (Subtarget->hasSSE2())
1112         return MVT::v4i32;
1113       if (Subtarget->hasSSE1())
1114         return MVT::v4f32;
1115     } else if (!MemcpyStrSrc && Size >= 8 &&
1116                !Subtarget->is64Bit() &&
1117                Subtarget->getStackAlignment() >= 8 &&
1118                Subtarget->hasSSE2()) {
1119       // Do not use f64 to lower memcpy if source is string constant. It's
1120       // better to use i32 to avoid the loads.
1121       return MVT::f64;
1122     }
1123   }
1124   if (Subtarget->is64Bit() && Size >= 8)
1125     return MVT::i64;
1126   return MVT::i32;
1127 }
1128
1129 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1130 /// current function.  The returned value is a member of the
1131 /// MachineJumpTableInfo::JTEntryKind enum.
1132 unsigned X86TargetLowering::getJumpTableEncoding() const {
1133   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1134   // symbol.
1135   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1136       Subtarget->isPICStyleGOT())
1137     return MachineJumpTableInfo::EK_Custom32;
1138
1139   // Otherwise, use the normal jump table encoding heuristics.
1140   return TargetLowering::getJumpTableEncoding();
1141 }
1142
1143 /// getPICBaseSymbol - Return the X86-32 PIC base.
1144 MCSymbol *
1145 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1146                                     MCContext &Ctx) const {
1147   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1148   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1149                                Twine(MF->getFunctionNumber())+"$pb");
1150 }
1151
1152
1153 const MCExpr *
1154 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1155                                              const MachineBasicBlock *MBB,
1156                                              unsigned uid,MCContext &Ctx) const{
1157   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1158          Subtarget->isPICStyleGOT());
1159   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1160   // entries.
1161   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1162                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1163 }
1164
1165 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1166 /// jumptable.
1167 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1168                                                     SelectionDAG &DAG) const {
1169   if (!Subtarget->is64Bit())
1170     // This doesn't have DebugLoc associated with it, but is not really the
1171     // same as a Register.
1172     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1173   return Table;
1174 }
1175
1176 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1177 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1178 /// MCExpr.
1179 const MCExpr *X86TargetLowering::
1180 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1181                              MCContext &Ctx) const {
1182   // X86-64 uses RIP relative addressing based on the jump table label.
1183   if (Subtarget->isPICStyleRIPRel())
1184     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1185
1186   // Otherwise, the reference is relative to the PIC base.
1187   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1188 }
1189
1190 /// getFunctionAlignment - Return the Log2 alignment of this function.
1191 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1192   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1193 }
1194
1195 //===----------------------------------------------------------------------===//
1196 //               Return Value Calling Convention Implementation
1197 //===----------------------------------------------------------------------===//
1198
1199 #include "X86GenCallingConv.inc"
1200
1201 bool
1202 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1203                         const SmallVectorImpl<EVT> &OutTys,
1204                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1205                         SelectionDAG &DAG) const {
1206   SmallVector<CCValAssign, 16> RVLocs;
1207   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1208                  RVLocs, *DAG.getContext());
1209   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1210 }
1211
1212 SDValue
1213 X86TargetLowering::LowerReturn(SDValue Chain,
1214                                CallingConv::ID CallConv, bool isVarArg,
1215                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1216                                DebugLoc dl, SelectionDAG &DAG) const {
1217   MachineFunction &MF = DAG.getMachineFunction();
1218   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1219
1220   SmallVector<CCValAssign, 16> RVLocs;
1221   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1222                  RVLocs, *DAG.getContext());
1223   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1224
1225   // Add the regs to the liveout set for the function.
1226   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1227   for (unsigned i = 0; i != RVLocs.size(); ++i)
1228     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1229       MRI.addLiveOut(RVLocs[i].getLocReg());
1230
1231   SDValue Flag;
1232
1233   SmallVector<SDValue, 6> RetOps;
1234   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1235   // Operand #1 = Bytes To Pop
1236   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1237                    MVT::i16));
1238
1239   // Copy the result values into the output registers.
1240   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1241     CCValAssign &VA = RVLocs[i];
1242     assert(VA.isRegLoc() && "Can only return in registers!");
1243     SDValue ValToCopy = Outs[i].Val;
1244
1245     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1246     // the RET instruction and handled by the FP Stackifier.
1247     if (VA.getLocReg() == X86::ST0 ||
1248         VA.getLocReg() == X86::ST1) {
1249       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1250       // change the value to the FP stack register class.
1251       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1252         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1253       RetOps.push_back(ValToCopy);
1254       // Don't emit a copytoreg.
1255       continue;
1256     }
1257
1258     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1259     // which is returned in RAX / RDX.
1260     if (Subtarget->is64Bit()) {
1261       EVT ValVT = ValToCopy.getValueType();
1262       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1263         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1264         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1265           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1266       }
1267     }
1268
1269     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1270     Flag = Chain.getValue(1);
1271   }
1272
1273   // The x86-64 ABI for returning structs by value requires that we copy
1274   // the sret argument into %rax for the return. We saved the argument into
1275   // a virtual register in the entry block, so now we copy the value out
1276   // and into %rax.
1277   if (Subtarget->is64Bit() &&
1278       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1279     MachineFunction &MF = DAG.getMachineFunction();
1280     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1281     unsigned Reg = FuncInfo->getSRetReturnReg();
1282     assert(Reg &&
1283            "SRetReturnReg should have been set in LowerFormalArguments().");
1284     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1285
1286     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1287     Flag = Chain.getValue(1);
1288
1289     // RAX now acts like a return value.
1290     MRI.addLiveOut(X86::RAX);
1291   }
1292
1293   RetOps[0] = Chain;  // Update chain.
1294
1295   // Add the flag if we have it.
1296   if (Flag.getNode())
1297     RetOps.push_back(Flag);
1298
1299   return DAG.getNode(X86ISD::RET_FLAG, dl,
1300                      MVT::Other, &RetOps[0], RetOps.size());
1301 }
1302
1303 /// LowerCallResult - Lower the result values of a call into the
1304 /// appropriate copies out of appropriate physical registers.
1305 ///
1306 SDValue
1307 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1308                                    CallingConv::ID CallConv, bool isVarArg,
1309                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1310                                    DebugLoc dl, SelectionDAG &DAG,
1311                                    SmallVectorImpl<SDValue> &InVals) const {
1312
1313   // Assign locations to each value returned by this call.
1314   SmallVector<CCValAssign, 16> RVLocs;
1315   bool Is64Bit = Subtarget->is64Bit();
1316   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1317                  RVLocs, *DAG.getContext());
1318   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1319
1320   // Copy all of the result registers out of their specified physreg.
1321   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1322     CCValAssign &VA = RVLocs[i];
1323     EVT CopyVT = VA.getValVT();
1324
1325     // If this is x86-64, and we disabled SSE, we can't return FP values
1326     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1327         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1328       report_fatal_error("SSE register return with SSE disabled");
1329     }
1330
1331     // If this is a call to a function that returns an fp value on the floating
1332     // point stack, but where we prefer to use the value in xmm registers, copy
1333     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1334     if ((VA.getLocReg() == X86::ST0 ||
1335          VA.getLocReg() == X86::ST1) &&
1336         isScalarFPTypeInSSEReg(VA.getValVT())) {
1337       CopyVT = MVT::f80;
1338     }
1339
1340     SDValue Val;
1341     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1342       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1343       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1344         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1345                                    MVT::v2i64, InFlag).getValue(1);
1346         Val = Chain.getValue(0);
1347         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1348                           Val, DAG.getConstant(0, MVT::i64));
1349       } else {
1350         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1351                                    MVT::i64, InFlag).getValue(1);
1352         Val = Chain.getValue(0);
1353       }
1354       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1355     } else {
1356       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1357                                  CopyVT, InFlag).getValue(1);
1358       Val = Chain.getValue(0);
1359     }
1360     InFlag = Chain.getValue(2);
1361
1362     if (CopyVT != VA.getValVT()) {
1363       // Round the F80 the right size, which also moves to the appropriate xmm
1364       // register.
1365       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1366                         // This truncation won't change the value.
1367                         DAG.getIntPtrConstant(1));
1368     }
1369
1370     InVals.push_back(Val);
1371   }
1372
1373   return Chain;
1374 }
1375
1376
1377 //===----------------------------------------------------------------------===//
1378 //                C & StdCall & Fast Calling Convention implementation
1379 //===----------------------------------------------------------------------===//
1380 //  StdCall calling convention seems to be standard for many Windows' API
1381 //  routines and around. It differs from C calling convention just a little:
1382 //  callee should clean up the stack, not caller. Symbols should be also
1383 //  decorated in some fancy way :) It doesn't support any vector arguments.
1384 //  For info on fast calling convention see Fast Calling Convention (tail call)
1385 //  implementation LowerX86_32FastCCCallTo.
1386
1387 /// CallIsStructReturn - Determines whether a call uses struct return
1388 /// semantics.
1389 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1390   if (Outs.empty())
1391     return false;
1392
1393   return Outs[0].Flags.isSRet();
1394 }
1395
1396 /// ArgsAreStructReturn - Determines whether a function uses struct
1397 /// return semantics.
1398 static bool
1399 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1400   if (Ins.empty())
1401     return false;
1402
1403   return Ins[0].Flags.isSRet();
1404 }
1405
1406 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1407 /// given CallingConvention value.
1408 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1409   if (Subtarget->is64Bit()) {
1410     if (CC == CallingConv::GHC)
1411       return CC_X86_64_GHC;
1412     else if (Subtarget->isTargetWin64())
1413       return CC_X86_Win64_C;
1414     else
1415       return CC_X86_64_C;
1416   }
1417
1418   if (CC == CallingConv::X86_FastCall)
1419     return CC_X86_32_FastCall;
1420   else if (CC == CallingConv::X86_ThisCall)
1421     return CC_X86_32_ThisCall;
1422   else if (CC == CallingConv::Fast)
1423     return CC_X86_32_FastCC;
1424   else if (CC == CallingConv::GHC)
1425     return CC_X86_32_GHC;
1426   else
1427     return CC_X86_32_C;
1428 }
1429
1430 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1431 /// by "Src" to address "Dst" with size and alignment information specified by
1432 /// the specific parameter attribute. The copy will be passed as a byval
1433 /// function parameter.
1434 static SDValue
1435 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1436                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1437                           DebugLoc dl) {
1438   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1439   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1440                        /*isVolatile*/false, /*AlwaysInline=*/true,
1441                        NULL, 0, NULL, 0);
1442 }
1443
1444 /// IsTailCallConvention - Return true if the calling convention is one that
1445 /// supports tail call optimization.
1446 static bool IsTailCallConvention(CallingConv::ID CC) {
1447   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1448 }
1449
1450 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1451 /// a tailcall target by changing its ABI.
1452 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1453   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1454 }
1455
1456 SDValue
1457 X86TargetLowering::LowerMemArgument(SDValue Chain,
1458                                     CallingConv::ID CallConv,
1459                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1460                                     DebugLoc dl, SelectionDAG &DAG,
1461                                     const CCValAssign &VA,
1462                                     MachineFrameInfo *MFI,
1463                                     unsigned i) const {
1464   // Create the nodes corresponding to a load from this parameter slot.
1465   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1466   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1467   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1468   EVT ValVT;
1469
1470   // If value is passed by pointer we have address passed instead of the value
1471   // itself.
1472   if (VA.getLocInfo() == CCValAssign::Indirect)
1473     ValVT = VA.getLocVT();
1474   else
1475     ValVT = VA.getValVT();
1476
1477   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1478   // changed with more analysis.
1479   // In case of tail call optimization mark all arguments mutable. Since they
1480   // could be overwritten by lowering of arguments in case of a tail call.
1481   if (Flags.isByVal()) {
1482     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1483                                     VA.getLocMemOffset(), isImmutable, false);
1484     return DAG.getFrameIndex(FI, getPointerTy());
1485   } else {
1486     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1487                                     VA.getLocMemOffset(), isImmutable, false);
1488     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1489     return DAG.getLoad(ValVT, dl, Chain, FIN,
1490                        PseudoSourceValue::getFixedStack(FI), 0,
1491                        false, false, 0);
1492   }
1493 }
1494
1495 SDValue
1496 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1497                                         CallingConv::ID CallConv,
1498                                         bool isVarArg,
1499                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1500                                         DebugLoc dl,
1501                                         SelectionDAG &DAG,
1502                                         SmallVectorImpl<SDValue> &InVals)
1503                                           const {
1504   MachineFunction &MF = DAG.getMachineFunction();
1505   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1506
1507   const Function* Fn = MF.getFunction();
1508   if (Fn->hasExternalLinkage() &&
1509       Subtarget->isTargetCygMing() &&
1510       Fn->getName() == "main")
1511     FuncInfo->setForceFramePointer(true);
1512
1513   MachineFrameInfo *MFI = MF.getFrameInfo();
1514   bool Is64Bit = Subtarget->is64Bit();
1515   bool IsWin64 = Subtarget->isTargetWin64();
1516
1517   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1518          "Var args not supported with calling convention fastcc or ghc");
1519
1520   // Assign locations to all of the incoming arguments.
1521   SmallVector<CCValAssign, 16> ArgLocs;
1522   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1523                  ArgLocs, *DAG.getContext());
1524   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1525
1526   unsigned LastVal = ~0U;
1527   SDValue ArgValue;
1528   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1529     CCValAssign &VA = ArgLocs[i];
1530     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1531     // places.
1532     assert(VA.getValNo() != LastVal &&
1533            "Don't support value assigned to multiple locs yet");
1534     LastVal = VA.getValNo();
1535
1536     if (VA.isRegLoc()) {
1537       EVT RegVT = VA.getLocVT();
1538       TargetRegisterClass *RC = NULL;
1539       if (RegVT == MVT::i32)
1540         RC = X86::GR32RegisterClass;
1541       else if (Is64Bit && RegVT == MVT::i64)
1542         RC = X86::GR64RegisterClass;
1543       else if (RegVT == MVT::f32)
1544         RC = X86::FR32RegisterClass;
1545       else if (RegVT == MVT::f64)
1546         RC = X86::FR64RegisterClass;
1547       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1548         RC = X86::VR128RegisterClass;
1549       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1550         RC = X86::VR64RegisterClass;
1551       else
1552         llvm_unreachable("Unknown argument type!");
1553
1554       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1555       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1556
1557       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1558       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1559       // right size.
1560       if (VA.getLocInfo() == CCValAssign::SExt)
1561         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1562                                DAG.getValueType(VA.getValVT()));
1563       else if (VA.getLocInfo() == CCValAssign::ZExt)
1564         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1565                                DAG.getValueType(VA.getValVT()));
1566       else if (VA.getLocInfo() == CCValAssign::BCvt)
1567         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1568
1569       if (VA.isExtInLoc()) {
1570         // Handle MMX values passed in XMM regs.
1571         if (RegVT.isVector()) {
1572           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1573                                  ArgValue, DAG.getConstant(0, MVT::i64));
1574           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1575         } else
1576           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1577       }
1578     } else {
1579       assert(VA.isMemLoc());
1580       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1581     }
1582
1583     // If value is passed via pointer - do a load.
1584     if (VA.getLocInfo() == CCValAssign::Indirect)
1585       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1586                              false, false, 0);
1587
1588     InVals.push_back(ArgValue);
1589   }
1590
1591   // The x86-64 ABI for returning structs by value requires that we copy
1592   // the sret argument into %rax for the return. Save the argument into
1593   // a virtual register so that we can access it from the return points.
1594   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1595     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1596     unsigned Reg = FuncInfo->getSRetReturnReg();
1597     if (!Reg) {
1598       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1599       FuncInfo->setSRetReturnReg(Reg);
1600     }
1601     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1602     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1603   }
1604
1605   unsigned StackSize = CCInfo.getNextStackOffset();
1606   // Align stack specially for tail calls.
1607   if (FuncIsMadeTailCallSafe(CallConv))
1608     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1609
1610   // If the function takes variable number of arguments, make a frame index for
1611   // the start of the first vararg value... for expansion of llvm.va_start.
1612   if (isVarArg) {
1613     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1614                     CallConv != CallingConv::X86_ThisCall)) {
1615       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,
1616                                                             true, false));
1617     }
1618     if (Is64Bit) {
1619       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1620
1621       // FIXME: We should really autogenerate these arrays
1622       static const unsigned GPR64ArgRegsWin64[] = {
1623         X86::RCX, X86::RDX, X86::R8,  X86::R9
1624       };
1625       static const unsigned XMMArgRegsWin64[] = {
1626         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1627       };
1628       static const unsigned GPR64ArgRegs64Bit[] = {
1629         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1630       };
1631       static const unsigned XMMArgRegs64Bit[] = {
1632         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1633         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1634       };
1635       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1636
1637       if (IsWin64) {
1638         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1639         GPR64ArgRegs = GPR64ArgRegsWin64;
1640         XMMArgRegs = XMMArgRegsWin64;
1641       } else {
1642         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1643         GPR64ArgRegs = GPR64ArgRegs64Bit;
1644         XMMArgRegs = XMMArgRegs64Bit;
1645       }
1646       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1647                                                        TotalNumIntRegs);
1648       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1649                                                        TotalNumXMMRegs);
1650
1651       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1652       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1653              "SSE register cannot be used when SSE is disabled!");
1654       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1655              "SSE register cannot be used when SSE is disabled!");
1656       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1657         // Kernel mode asks for SSE to be disabled, so don't push them
1658         // on the stack.
1659         TotalNumXMMRegs = 0;
1660
1661       // For X86-64, if there are vararg parameters that are passed via
1662       // registers, then we must store them to their spots on the stack so they
1663       // may be loaded by deferencing the result of va_next.
1664       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1665       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1666       FuncInfo->setRegSaveFrameIndex(
1667         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1668                                false));
1669
1670       // Store the integer parameter registers.
1671       SmallVector<SDValue, 8> MemOps;
1672       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1673                                         getPointerTy());
1674       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1675       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1676         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1677                                   DAG.getIntPtrConstant(Offset));
1678         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1679                                      X86::GR64RegisterClass);
1680         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1681         SDValue Store =
1682           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1683                        PseudoSourceValue::getFixedStack(
1684                          FuncInfo->getRegSaveFrameIndex()),
1685                        Offset, false, false, 0);
1686         MemOps.push_back(Store);
1687         Offset += 8;
1688       }
1689
1690       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1691         // Now store the XMM (fp + vector) parameter registers.
1692         SmallVector<SDValue, 11> SaveXMMOps;
1693         SaveXMMOps.push_back(Chain);
1694
1695         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1696         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1697         SaveXMMOps.push_back(ALVal);
1698
1699         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1700                                FuncInfo->getRegSaveFrameIndex()));
1701         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1702                                FuncInfo->getVarArgsFPOffset()));
1703
1704         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1705           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1706                                        X86::VR128RegisterClass);
1707           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1708           SaveXMMOps.push_back(Val);
1709         }
1710         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1711                                      MVT::Other,
1712                                      &SaveXMMOps[0], SaveXMMOps.size()));
1713       }
1714
1715       if (!MemOps.empty())
1716         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1717                             &MemOps[0], MemOps.size());
1718     }
1719   }
1720
1721   // Some CCs need callee pop.
1722   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1723     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1724   } else {
1725     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1726     // If this is an sret function, the return should pop the hidden pointer.
1727     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1728       FuncInfo->setBytesToPopOnReturn(4);
1729   }
1730
1731   if (!Is64Bit) {
1732     // RegSaveFrameIndex is X86-64 only.
1733     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1734     if (CallConv == CallingConv::X86_FastCall ||
1735         CallConv == CallingConv::X86_ThisCall)
1736       // fastcc functions can't have varargs.
1737       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1738   }
1739
1740   return Chain;
1741 }
1742
1743 SDValue
1744 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1745                                     SDValue StackPtr, SDValue Arg,
1746                                     DebugLoc dl, SelectionDAG &DAG,
1747                                     const CCValAssign &VA,
1748                                     ISD::ArgFlagsTy Flags) const {
1749   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1750   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1751   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1752   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1753   if (Flags.isByVal()) {
1754     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1755   }
1756   return DAG.getStore(Chain, dl, Arg, PtrOff,
1757                       PseudoSourceValue::getStack(), LocMemOffset,
1758                       false, false, 0);
1759 }
1760
1761 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1762 /// optimization is performed and it is required.
1763 SDValue
1764 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1765                                            SDValue &OutRetAddr, SDValue Chain,
1766                                            bool IsTailCall, bool Is64Bit,
1767                                            int FPDiff, DebugLoc dl) const {
1768   // Adjust the Return address stack slot.
1769   EVT VT = getPointerTy();
1770   OutRetAddr = getReturnAddressFrameIndex(DAG);
1771
1772   // Load the "old" Return address.
1773   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1774   return SDValue(OutRetAddr.getNode(), 1);
1775 }
1776
1777 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1778 /// optimization is performed and it is required (FPDiff!=0).
1779 static SDValue
1780 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1781                          SDValue Chain, SDValue RetAddrFrIdx,
1782                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1783   // Store the return address to the appropriate stack slot.
1784   if (!FPDiff) return Chain;
1785   // Calculate the new stack slot for the return address.
1786   int SlotSize = Is64Bit ? 8 : 4;
1787   int NewReturnAddrFI =
1788     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1789   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1790   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1791   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1792                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1793                        false, false, 0);
1794   return Chain;
1795 }
1796
1797 SDValue
1798 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1799                              CallingConv::ID CallConv, bool isVarArg,
1800                              bool &isTailCall,
1801                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1802                              const SmallVectorImpl<ISD::InputArg> &Ins,
1803                              DebugLoc dl, SelectionDAG &DAG,
1804                              SmallVectorImpl<SDValue> &InVals) const {
1805   MachineFunction &MF = DAG.getMachineFunction();
1806   bool Is64Bit        = Subtarget->is64Bit();
1807   bool IsStructRet    = CallIsStructReturn(Outs);
1808   bool IsSibcall      = false;
1809
1810   if (isTailCall) {
1811     // Check if it's really possible to do a tail call.
1812     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1813                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1814                                                    Outs, Ins, DAG);
1815
1816     // Sibcalls are automatically detected tailcalls which do not require
1817     // ABI changes.
1818     if (!GuaranteedTailCallOpt && isTailCall)
1819       IsSibcall = true;
1820
1821     if (isTailCall)
1822       ++NumTailCalls;
1823   }
1824
1825   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1826          "Var args not supported with calling convention fastcc or ghc");
1827
1828   // Analyze operands of the call, assigning locations to each operand.
1829   SmallVector<CCValAssign, 16> ArgLocs;
1830   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1831                  ArgLocs, *DAG.getContext());
1832   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1833
1834   // Get a count of how many bytes are to be pushed on the stack.
1835   unsigned NumBytes = CCInfo.getNextStackOffset();
1836   if (IsSibcall)
1837     // This is a sibcall. The memory operands are available in caller's
1838     // own caller's stack.
1839     NumBytes = 0;
1840   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1841     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1842
1843   int FPDiff = 0;
1844   if (isTailCall && !IsSibcall) {
1845     // Lower arguments at fp - stackoffset + fpdiff.
1846     unsigned NumBytesCallerPushed =
1847       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1848     FPDiff = NumBytesCallerPushed - NumBytes;
1849
1850     // Set the delta of movement of the returnaddr stackslot.
1851     // But only set if delta is greater than previous delta.
1852     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1853       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1854   }
1855
1856   if (!IsSibcall)
1857     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1858
1859   SDValue RetAddrFrIdx;
1860   // Load return adress for tail calls.
1861   if (isTailCall && FPDiff)
1862     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1863                                     Is64Bit, FPDiff, dl);
1864
1865   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1866   SmallVector<SDValue, 8> MemOpChains;
1867   SDValue StackPtr;
1868
1869   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1870   // of tail call optimization arguments are handle later.
1871   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1872     CCValAssign &VA = ArgLocs[i];
1873     EVT RegVT = VA.getLocVT();
1874     SDValue Arg = Outs[i].Val;
1875     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1876     bool isByVal = Flags.isByVal();
1877
1878     // Promote the value if needed.
1879     switch (VA.getLocInfo()) {
1880     default: llvm_unreachable("Unknown loc info!");
1881     case CCValAssign::Full: break;
1882     case CCValAssign::SExt:
1883       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1884       break;
1885     case CCValAssign::ZExt:
1886       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1887       break;
1888     case CCValAssign::AExt:
1889       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1890         // Special case: passing MMX values in XMM registers.
1891         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1892         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1893         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1894       } else
1895         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1896       break;
1897     case CCValAssign::BCvt:
1898       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1899       break;
1900     case CCValAssign::Indirect: {
1901       // Store the argument.
1902       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1903       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1904       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1905                            PseudoSourceValue::getFixedStack(FI), 0,
1906                            false, false, 0);
1907       Arg = SpillSlot;
1908       break;
1909     }
1910     }
1911
1912     if (VA.isRegLoc()) {
1913       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1914     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1915       assert(VA.isMemLoc());
1916       if (StackPtr.getNode() == 0)
1917         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1918       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1919                                              dl, DAG, VA, Flags));
1920     }
1921   }
1922
1923   if (!MemOpChains.empty())
1924     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1925                         &MemOpChains[0], MemOpChains.size());
1926
1927   // Build a sequence of copy-to-reg nodes chained together with token chain
1928   // and flag operands which copy the outgoing args into registers.
1929   SDValue InFlag;
1930   // Tail call byval lowering might overwrite argument registers so in case of
1931   // tail call optimization the copies to registers are lowered later.
1932   if (!isTailCall)
1933     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1934       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1935                                RegsToPass[i].second, InFlag);
1936       InFlag = Chain.getValue(1);
1937     }
1938
1939   if (Subtarget->isPICStyleGOT()) {
1940     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1941     // GOT pointer.
1942     if (!isTailCall) {
1943       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1944                                DAG.getNode(X86ISD::GlobalBaseReg,
1945                                            DebugLoc(), getPointerTy()),
1946                                InFlag);
1947       InFlag = Chain.getValue(1);
1948     } else {
1949       // If we are tail calling and generating PIC/GOT style code load the
1950       // address of the callee into ECX. The value in ecx is used as target of
1951       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1952       // for tail calls on PIC/GOT architectures. Normally we would just put the
1953       // address of GOT into ebx and then call target@PLT. But for tail calls
1954       // ebx would be restored (since ebx is callee saved) before jumping to the
1955       // target@PLT.
1956
1957       // Note: The actual moving to ECX is done further down.
1958       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1959       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1960           !G->getGlobal()->hasProtectedVisibility())
1961         Callee = LowerGlobalAddress(Callee, DAG);
1962       else if (isa<ExternalSymbolSDNode>(Callee))
1963         Callee = LowerExternalSymbol(Callee, DAG);
1964     }
1965   }
1966
1967   if (Is64Bit && isVarArg) {
1968     // From AMD64 ABI document:
1969     // For calls that may call functions that use varargs or stdargs
1970     // (prototype-less calls or calls to functions containing ellipsis (...) in
1971     // the declaration) %al is used as hidden argument to specify the number
1972     // of SSE registers used. The contents of %al do not need to match exactly
1973     // the number of registers, but must be an ubound on the number of SSE
1974     // registers used and is in the range 0 - 8 inclusive.
1975
1976     // FIXME: Verify this on Win64
1977     // Count the number of XMM registers allocated.
1978     static const unsigned XMMArgRegs[] = {
1979       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1980       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1981     };
1982     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1983     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1984            && "SSE registers cannot be used when SSE is disabled");
1985
1986     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1987                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1988     InFlag = Chain.getValue(1);
1989   }
1990
1991
1992   // For tail calls lower the arguments to the 'real' stack slot.
1993   if (isTailCall) {
1994     // Force all the incoming stack arguments to be loaded from the stack
1995     // before any new outgoing arguments are stored to the stack, because the
1996     // outgoing stack slots may alias the incoming argument stack slots, and
1997     // the alias isn't otherwise explicit. This is slightly more conservative
1998     // than necessary, because it means that each store effectively depends
1999     // on every argument instead of just those arguments it would clobber.
2000     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2001
2002     SmallVector<SDValue, 8> MemOpChains2;
2003     SDValue FIN;
2004     int FI = 0;
2005     // Do not flag preceeding copytoreg stuff together with the following stuff.
2006     InFlag = SDValue();
2007     if (GuaranteedTailCallOpt) {
2008       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2009         CCValAssign &VA = ArgLocs[i];
2010         if (VA.isRegLoc())
2011           continue;
2012         assert(VA.isMemLoc());
2013         SDValue Arg = Outs[i].Val;
2014         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2015         // Create frame index.
2016         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2017         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2018         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
2019         FIN = DAG.getFrameIndex(FI, getPointerTy());
2020
2021         if (Flags.isByVal()) {
2022           // Copy relative to framepointer.
2023           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2024           if (StackPtr.getNode() == 0)
2025             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2026                                           getPointerTy());
2027           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2028
2029           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2030                                                            ArgChain,
2031                                                            Flags, DAG, dl));
2032         } else {
2033           // Store relative to framepointer.
2034           MemOpChains2.push_back(
2035             DAG.getStore(ArgChain, dl, Arg, FIN,
2036                          PseudoSourceValue::getFixedStack(FI), 0,
2037                          false, false, 0));
2038         }
2039       }
2040     }
2041
2042     if (!MemOpChains2.empty())
2043       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2044                           &MemOpChains2[0], MemOpChains2.size());
2045
2046     // Copy arguments to their registers.
2047     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2048       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2049                                RegsToPass[i].second, InFlag);
2050       InFlag = Chain.getValue(1);
2051     }
2052     InFlag =SDValue();
2053
2054     // Store the return address to the appropriate stack slot.
2055     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2056                                      FPDiff, dl);
2057   }
2058
2059   bool WasGlobalOrExternal = false;
2060   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2061     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2062     // In the 64-bit large code model, we have to make all calls
2063     // through a register, since the call instruction's 32-bit
2064     // pc-relative offset may not be large enough to hold the whole
2065     // address.
2066   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2067     WasGlobalOrExternal = true;
2068     // If the callee is a GlobalAddress node (quite common, every direct call
2069     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2070     // it.
2071
2072     // We should use extra load for direct calls to dllimported functions in
2073     // non-JIT mode.
2074     const GlobalValue *GV = G->getGlobal();
2075     if (!GV->hasDLLImportLinkage()) {
2076       unsigned char OpFlags = 0;
2077
2078       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2079       // external symbols most go through the PLT in PIC mode.  If the symbol
2080       // has hidden or protected visibility, or if it is static or local, then
2081       // we don't need to use the PLT - we can directly call it.
2082       if (Subtarget->isTargetELF() &&
2083           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2084           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2085         OpFlags = X86II::MO_PLT;
2086       } else if (Subtarget->isPICStyleStubAny() &&
2087                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2088                Subtarget->getDarwinVers() < 9) {
2089         // PC-relative references to external symbols should go through $stub,
2090         // unless we're building with the leopard linker or later, which
2091         // automatically synthesizes these stubs.
2092         OpFlags = X86II::MO_DARWIN_STUB;
2093       }
2094
2095       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2096                                           G->getOffset(), OpFlags);
2097     }
2098   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2099     WasGlobalOrExternal = true;
2100     unsigned char OpFlags = 0;
2101
2102     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2103     // symbols should go through the PLT.
2104     if (Subtarget->isTargetELF() &&
2105         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2106       OpFlags = X86II::MO_PLT;
2107     } else if (Subtarget->isPICStyleStubAny() &&
2108              Subtarget->getDarwinVers() < 9) {
2109       // PC-relative references to external symbols should go through $stub,
2110       // unless we're building with the leopard linker or later, which
2111       // automatically synthesizes these stubs.
2112       OpFlags = X86II::MO_DARWIN_STUB;
2113     }
2114
2115     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2116                                          OpFlags);
2117   }
2118
2119   // Returns a chain & a flag for retval copy to use.
2120   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2121   SmallVector<SDValue, 8> Ops;
2122
2123   if (!IsSibcall && isTailCall) {
2124     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2125                            DAG.getIntPtrConstant(0, true), InFlag);
2126     InFlag = Chain.getValue(1);
2127   }
2128
2129   Ops.push_back(Chain);
2130   Ops.push_back(Callee);
2131
2132   if (isTailCall)
2133     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2134
2135   // Add argument registers to the end of the list so that they are known live
2136   // into the call.
2137   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2138     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2139                                   RegsToPass[i].second.getValueType()));
2140
2141   // Add an implicit use GOT pointer in EBX.
2142   if (!isTailCall && Subtarget->isPICStyleGOT())
2143     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2144
2145   // Add an implicit use of AL for x86 vararg functions.
2146   if (Is64Bit && isVarArg)
2147     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2148
2149   if (InFlag.getNode())
2150     Ops.push_back(InFlag);
2151
2152   if (isTailCall) {
2153     // If this is the first return lowered for this function, add the regs
2154     // to the liveout set for the function.
2155     if (MF.getRegInfo().liveout_empty()) {
2156       SmallVector<CCValAssign, 16> RVLocs;
2157       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2158                      *DAG.getContext());
2159       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2160       for (unsigned i = 0; i != RVLocs.size(); ++i)
2161         if (RVLocs[i].isRegLoc())
2162           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2163     }
2164     return DAG.getNode(X86ISD::TC_RETURN, dl,
2165                        NodeTys, &Ops[0], Ops.size());
2166   }
2167
2168   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2169   InFlag = Chain.getValue(1);
2170
2171   // Create the CALLSEQ_END node.
2172   unsigned NumBytesForCalleeToPush;
2173   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2174     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2175   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2176     // If this is a call to a struct-return function, the callee
2177     // pops the hidden struct pointer, so we have to push it back.
2178     // This is common for Darwin/X86, Linux & Mingw32 targets.
2179     NumBytesForCalleeToPush = 4;
2180   else
2181     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2182
2183   // Returns a flag for retval copy to use.
2184   if (!IsSibcall) {
2185     Chain = DAG.getCALLSEQ_END(Chain,
2186                                DAG.getIntPtrConstant(NumBytes, true),
2187                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2188                                                      true),
2189                                InFlag);
2190     InFlag = Chain.getValue(1);
2191   }
2192
2193   // Handle result values, copying them out of physregs into vregs that we
2194   // return.
2195   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2196                          Ins, dl, DAG, InVals);
2197 }
2198
2199
2200 //===----------------------------------------------------------------------===//
2201 //                Fast Calling Convention (tail call) implementation
2202 //===----------------------------------------------------------------------===//
2203
2204 //  Like std call, callee cleans arguments, convention except that ECX is
2205 //  reserved for storing the tail called function address. Only 2 registers are
2206 //  free for argument passing (inreg). Tail call optimization is performed
2207 //  provided:
2208 //                * tailcallopt is enabled
2209 //                * caller/callee are fastcc
2210 //  On X86_64 architecture with GOT-style position independent code only local
2211 //  (within module) calls are supported at the moment.
2212 //  To keep the stack aligned according to platform abi the function
2213 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2214 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2215 //  If a tail called function callee has more arguments than the caller the
2216 //  caller needs to make sure that there is room to move the RETADDR to. This is
2217 //  achieved by reserving an area the size of the argument delta right after the
2218 //  original REtADDR, but before the saved framepointer or the spilled registers
2219 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2220 //  stack layout:
2221 //    arg1
2222 //    arg2
2223 //    RETADDR
2224 //    [ new RETADDR
2225 //      move area ]
2226 //    (possible EBP)
2227 //    ESI
2228 //    EDI
2229 //    local1 ..
2230
2231 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2232 /// for a 16 byte align requirement.
2233 unsigned
2234 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2235                                                SelectionDAG& DAG) const {
2236   MachineFunction &MF = DAG.getMachineFunction();
2237   const TargetMachine &TM = MF.getTarget();
2238   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2239   unsigned StackAlignment = TFI.getStackAlignment();
2240   uint64_t AlignMask = StackAlignment - 1;
2241   int64_t Offset = StackSize;
2242   uint64_t SlotSize = TD->getPointerSize();
2243   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2244     // Number smaller than 12 so just add the difference.
2245     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2246   } else {
2247     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2248     Offset = ((~AlignMask) & Offset) + StackAlignment +
2249       (StackAlignment-SlotSize);
2250   }
2251   return Offset;
2252 }
2253
2254 /// MatchingStackOffset - Return true if the given stack call argument is
2255 /// already available in the same position (relatively) of the caller's
2256 /// incoming argument stack.
2257 static
2258 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2259                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2260                          const X86InstrInfo *TII) {
2261   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2262   int FI = INT_MAX;
2263   if (Arg.getOpcode() == ISD::CopyFromReg) {
2264     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2265     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2266       return false;
2267     MachineInstr *Def = MRI->getVRegDef(VR);
2268     if (!Def)
2269       return false;
2270     if (!Flags.isByVal()) {
2271       if (!TII->isLoadFromStackSlot(Def, FI))
2272         return false;
2273     } else {
2274       unsigned Opcode = Def->getOpcode();
2275       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2276           Def->getOperand(1).isFI()) {
2277         FI = Def->getOperand(1).getIndex();
2278         Bytes = Flags.getByValSize();
2279       } else
2280         return false;
2281     }
2282   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2283     if (Flags.isByVal())
2284       // ByVal argument is passed in as a pointer but it's now being
2285       // dereferenced. e.g.
2286       // define @foo(%struct.X* %A) {
2287       //   tail call @bar(%struct.X* byval %A)
2288       // }
2289       return false;
2290     SDValue Ptr = Ld->getBasePtr();
2291     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2292     if (!FINode)
2293       return false;
2294     FI = FINode->getIndex();
2295   } else
2296     return false;
2297
2298   assert(FI != INT_MAX);
2299   if (!MFI->isFixedObjectIndex(FI))
2300     return false;
2301   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2302 }
2303
2304 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2305 /// for tail call optimization. Targets which want to do tail call
2306 /// optimization should implement this function.
2307 bool
2308 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2309                                                      CallingConv::ID CalleeCC,
2310                                                      bool isVarArg,
2311                                                      bool isCalleeStructRet,
2312                                                      bool isCallerStructRet,
2313                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2314                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2315                                                      SelectionDAG& DAG) const {
2316   if (!IsTailCallConvention(CalleeCC) &&
2317       CalleeCC != CallingConv::C)
2318     return false;
2319
2320   // If -tailcallopt is specified, make fastcc functions tail-callable.
2321   const MachineFunction &MF = DAG.getMachineFunction();
2322   const Function *CallerF = DAG.getMachineFunction().getFunction();
2323   CallingConv::ID CallerCC = CallerF->getCallingConv();
2324   bool CCMatch = CallerCC == CalleeCC;
2325
2326   if (GuaranteedTailCallOpt) {
2327     if (IsTailCallConvention(CalleeCC) && CCMatch)
2328       return true;
2329     return false;
2330   }
2331
2332   // Look for obvious safe cases to perform tail call optimization that do not
2333   // require ABI changes. This is what gcc calls sibcall.
2334
2335   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2336   // emit a special epilogue.
2337   if (RegInfo->needsStackRealignment(MF))
2338     return false;
2339
2340   // Do not sibcall optimize vararg calls unless the call site is not passing any
2341   // arguments.
2342   if (isVarArg && !Outs.empty())
2343     return false;
2344
2345   // Also avoid sibcall optimization if either caller or callee uses struct
2346   // return semantics.
2347   if (isCalleeStructRet || isCallerStructRet)
2348     return false;
2349
2350   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2351   // Therefore if it's not used by the call it is not safe to optimize this into
2352   // a sibcall.
2353   bool Unused = false;
2354   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2355     if (!Ins[i].Used) {
2356       Unused = true;
2357       break;
2358     }
2359   }
2360   if (Unused) {
2361     SmallVector<CCValAssign, 16> RVLocs;
2362     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2363                    RVLocs, *DAG.getContext());
2364     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2365     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2366       CCValAssign &VA = RVLocs[i];
2367       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2368         return false;
2369     }
2370   }
2371
2372   // If the calling conventions do not match, then we'd better make sure the
2373   // results are returned in the same way as what the caller expects.
2374   if (!CCMatch) {
2375     SmallVector<CCValAssign, 16> RVLocs1;
2376     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2377                     RVLocs1, *DAG.getContext());
2378     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2379
2380     SmallVector<CCValAssign, 16> RVLocs2;
2381     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2382                     RVLocs2, *DAG.getContext());
2383     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2384
2385     if (RVLocs1.size() != RVLocs2.size())
2386       return false;
2387     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2388       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2389         return false;
2390       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2391         return false;
2392       if (RVLocs1[i].isRegLoc()) {
2393         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2394           return false;
2395       } else {
2396         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2397           return false;
2398       }
2399     }
2400   }
2401
2402   // If the callee takes no arguments then go on to check the results of the
2403   // call.
2404   if (!Outs.empty()) {
2405     // Check if stack adjustment is needed. For now, do not do this if any
2406     // argument is passed on the stack.
2407     SmallVector<CCValAssign, 16> ArgLocs;
2408     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2409                    ArgLocs, *DAG.getContext());
2410     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2411     if (CCInfo.getNextStackOffset()) {
2412       MachineFunction &MF = DAG.getMachineFunction();
2413       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2414         return false;
2415       if (Subtarget->isTargetWin64())
2416         // Win64 ABI has additional complications.
2417         return false;
2418
2419       // Check if the arguments are already laid out in the right way as
2420       // the caller's fixed stack objects.
2421       MachineFrameInfo *MFI = MF.getFrameInfo();
2422       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2423       const X86InstrInfo *TII =
2424         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2425       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2426         CCValAssign &VA = ArgLocs[i];
2427         EVT RegVT = VA.getLocVT();
2428         SDValue Arg = Outs[i].Val;
2429         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2430         if (VA.getLocInfo() == CCValAssign::Indirect)
2431           return false;
2432         if (!VA.isRegLoc()) {
2433           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2434                                    MFI, MRI, TII))
2435             return false;
2436         }
2437       }
2438     }
2439
2440     // If the tailcall address may be in a register, then make sure it's
2441     // possible to register allocate for it. In 32-bit, the call address can
2442     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2443     // callee-saved registers are restored. In 64-bit, it's RAX, RCX, RDX, RSI,
2444     // RDI, R8, R9, R11.
2445     if (!isa<GlobalAddressSDNode>(Callee) &&
2446         !isa<ExternalSymbolSDNode>(Callee)) {
2447       unsigned Limit = Subtarget->is64Bit() ? 8 : 3;
2448       unsigned NumInRegs = 0;
2449       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2450         CCValAssign &VA = ArgLocs[i];
2451         if (VA.isRegLoc()) {
2452           if (++NumInRegs == Limit)
2453             return false;
2454         }
2455       }
2456     }
2457   }
2458
2459   return true;
2460 }
2461
2462 FastISel *
2463 X86TargetLowering::createFastISel(MachineFunction &mf,
2464                             DenseMap<const Value *, unsigned> &vm,
2465                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2466                             DenseMap<const AllocaInst *, int> &am,
2467                             std::vector<std::pair<MachineInstr*, unsigned> > &pn
2468 #ifndef NDEBUG
2469                           , SmallSet<const Instruction *, 8> &cil
2470 #endif
2471                                   ) const {
2472   return X86::createFastISel(mf, vm, bm, am, pn
2473 #ifndef NDEBUG
2474                              , cil
2475 #endif
2476                              );
2477 }
2478
2479
2480 //===----------------------------------------------------------------------===//
2481 //                           Other Lowering Hooks
2482 //===----------------------------------------------------------------------===//
2483
2484
2485 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2486   MachineFunction &MF = DAG.getMachineFunction();
2487   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2488   int ReturnAddrIndex = FuncInfo->getRAIndex();
2489
2490   if (ReturnAddrIndex == 0) {
2491     // Set up a frame object for the return address.
2492     uint64_t SlotSize = TD->getPointerSize();
2493     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2494                                                            false, false);
2495     FuncInfo->setRAIndex(ReturnAddrIndex);
2496   }
2497
2498   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2499 }
2500
2501
2502 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2503                                        bool hasSymbolicDisplacement) {
2504   // Offset should fit into 32 bit immediate field.
2505   if (!isInt<32>(Offset))
2506     return false;
2507
2508   // If we don't have a symbolic displacement - we don't have any extra
2509   // restrictions.
2510   if (!hasSymbolicDisplacement)
2511     return true;
2512
2513   // FIXME: Some tweaks might be needed for medium code model.
2514   if (M != CodeModel::Small && M != CodeModel::Kernel)
2515     return false;
2516
2517   // For small code model we assume that latest object is 16MB before end of 31
2518   // bits boundary. We may also accept pretty large negative constants knowing
2519   // that all objects are in the positive half of address space.
2520   if (M == CodeModel::Small && Offset < 16*1024*1024)
2521     return true;
2522
2523   // For kernel code model we know that all object resist in the negative half
2524   // of 32bits address space. We may not accept negative offsets, since they may
2525   // be just off and we may accept pretty large positive ones.
2526   if (M == CodeModel::Kernel && Offset > 0)
2527     return true;
2528
2529   return false;
2530 }
2531
2532 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2533 /// specific condition code, returning the condition code and the LHS/RHS of the
2534 /// comparison to make.
2535 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2536                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2537   if (!isFP) {
2538     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2539       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2540         // X > -1   -> X == 0, jump !sign.
2541         RHS = DAG.getConstant(0, RHS.getValueType());
2542         return X86::COND_NS;
2543       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2544         // X < 0   -> X == 0, jump on sign.
2545         return X86::COND_S;
2546       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2547         // X < 1   -> X <= 0
2548         RHS = DAG.getConstant(0, RHS.getValueType());
2549         return X86::COND_LE;
2550       }
2551     }
2552
2553     switch (SetCCOpcode) {
2554     default: llvm_unreachable("Invalid integer condition!");
2555     case ISD::SETEQ:  return X86::COND_E;
2556     case ISD::SETGT:  return X86::COND_G;
2557     case ISD::SETGE:  return X86::COND_GE;
2558     case ISD::SETLT:  return X86::COND_L;
2559     case ISD::SETLE:  return X86::COND_LE;
2560     case ISD::SETNE:  return X86::COND_NE;
2561     case ISD::SETULT: return X86::COND_B;
2562     case ISD::SETUGT: return X86::COND_A;
2563     case ISD::SETULE: return X86::COND_BE;
2564     case ISD::SETUGE: return X86::COND_AE;
2565     }
2566   }
2567
2568   // First determine if it is required or is profitable to flip the operands.
2569
2570   // If LHS is a foldable load, but RHS is not, flip the condition.
2571   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2572       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2573     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2574     std::swap(LHS, RHS);
2575   }
2576
2577   switch (SetCCOpcode) {
2578   default: break;
2579   case ISD::SETOLT:
2580   case ISD::SETOLE:
2581   case ISD::SETUGT:
2582   case ISD::SETUGE:
2583     std::swap(LHS, RHS);
2584     break;
2585   }
2586
2587   // On a floating point condition, the flags are set as follows:
2588   // ZF  PF  CF   op
2589   //  0 | 0 | 0 | X > Y
2590   //  0 | 0 | 1 | X < Y
2591   //  1 | 0 | 0 | X == Y
2592   //  1 | 1 | 1 | unordered
2593   switch (SetCCOpcode) {
2594   default: llvm_unreachable("Condcode should be pre-legalized away");
2595   case ISD::SETUEQ:
2596   case ISD::SETEQ:   return X86::COND_E;
2597   case ISD::SETOLT:              // flipped
2598   case ISD::SETOGT:
2599   case ISD::SETGT:   return X86::COND_A;
2600   case ISD::SETOLE:              // flipped
2601   case ISD::SETOGE:
2602   case ISD::SETGE:   return X86::COND_AE;
2603   case ISD::SETUGT:              // flipped
2604   case ISD::SETULT:
2605   case ISD::SETLT:   return X86::COND_B;
2606   case ISD::SETUGE:              // flipped
2607   case ISD::SETULE:
2608   case ISD::SETLE:   return X86::COND_BE;
2609   case ISD::SETONE:
2610   case ISD::SETNE:   return X86::COND_NE;
2611   case ISD::SETUO:   return X86::COND_P;
2612   case ISD::SETO:    return X86::COND_NP;
2613   case ISD::SETOEQ:
2614   case ISD::SETUNE:  return X86::COND_INVALID;
2615   }
2616 }
2617
2618 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2619 /// code. Current x86 isa includes the following FP cmov instructions:
2620 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2621 static bool hasFPCMov(unsigned X86CC) {
2622   switch (X86CC) {
2623   default:
2624     return false;
2625   case X86::COND_B:
2626   case X86::COND_BE:
2627   case X86::COND_E:
2628   case X86::COND_P:
2629   case X86::COND_A:
2630   case X86::COND_AE:
2631   case X86::COND_NE:
2632   case X86::COND_NP:
2633     return true;
2634   }
2635 }
2636
2637 /// isFPImmLegal - Returns true if the target can instruction select the
2638 /// specified FP immediate natively. If false, the legalizer will
2639 /// materialize the FP immediate as a load from a constant pool.
2640 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2641   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2642     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2643       return true;
2644   }
2645   return false;
2646 }
2647
2648 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2649 /// the specified range (L, H].
2650 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2651   return (Val < 0) || (Val >= Low && Val < Hi);
2652 }
2653
2654 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2655 /// specified value.
2656 static bool isUndefOrEqual(int Val, int CmpVal) {
2657   if (Val < 0 || Val == CmpVal)
2658     return true;
2659   return false;
2660 }
2661
2662 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2663 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2664 /// the second operand.
2665 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2666   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2667     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2668   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2669     return (Mask[0] < 2 && Mask[1] < 2);
2670   return false;
2671 }
2672
2673 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2674   SmallVector<int, 8> M;
2675   N->getMask(M);
2676   return ::isPSHUFDMask(M, N->getValueType(0));
2677 }
2678
2679 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2680 /// is suitable for input to PSHUFHW.
2681 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2682   if (VT != MVT::v8i16)
2683     return false;
2684
2685   // Lower quadword copied in order or undef.
2686   for (int i = 0; i != 4; ++i)
2687     if (Mask[i] >= 0 && Mask[i] != i)
2688       return false;
2689
2690   // Upper quadword shuffled.
2691   for (int i = 4; i != 8; ++i)
2692     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2693       return false;
2694
2695   return true;
2696 }
2697
2698 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2699   SmallVector<int, 8> M;
2700   N->getMask(M);
2701   return ::isPSHUFHWMask(M, N->getValueType(0));
2702 }
2703
2704 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2705 /// is suitable for input to PSHUFLW.
2706 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2707   if (VT != MVT::v8i16)
2708     return false;
2709
2710   // Upper quadword copied in order.
2711   for (int i = 4; i != 8; ++i)
2712     if (Mask[i] >= 0 && Mask[i] != i)
2713       return false;
2714
2715   // Lower quadword shuffled.
2716   for (int i = 0; i != 4; ++i)
2717     if (Mask[i] >= 4)
2718       return false;
2719
2720   return true;
2721 }
2722
2723 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2724   SmallVector<int, 8> M;
2725   N->getMask(M);
2726   return ::isPSHUFLWMask(M, N->getValueType(0));
2727 }
2728
2729 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2730 /// is suitable for input to PALIGNR.
2731 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2732                           bool hasSSSE3) {
2733   int i, e = VT.getVectorNumElements();
2734
2735   // Do not handle v2i64 / v2f64 shuffles with palignr.
2736   if (e < 4 || !hasSSSE3)
2737     return false;
2738
2739   for (i = 0; i != e; ++i)
2740     if (Mask[i] >= 0)
2741       break;
2742
2743   // All undef, not a palignr.
2744   if (i == e)
2745     return false;
2746
2747   // Determine if it's ok to perform a palignr with only the LHS, since we
2748   // don't have access to the actual shuffle elements to see if RHS is undef.
2749   bool Unary = Mask[i] < (int)e;
2750   bool NeedsUnary = false;
2751
2752   int s = Mask[i] - i;
2753
2754   // Check the rest of the elements to see if they are consecutive.
2755   for (++i; i != e; ++i) {
2756     int m = Mask[i];
2757     if (m < 0)
2758       continue;
2759
2760     Unary = Unary && (m < (int)e);
2761     NeedsUnary = NeedsUnary || (m < s);
2762
2763     if (NeedsUnary && !Unary)
2764       return false;
2765     if (Unary && m != ((s+i) & (e-1)))
2766       return false;
2767     if (!Unary && m != (s+i))
2768       return false;
2769   }
2770   return true;
2771 }
2772
2773 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2774   SmallVector<int, 8> M;
2775   N->getMask(M);
2776   return ::isPALIGNRMask(M, N->getValueType(0), true);
2777 }
2778
2779 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2780 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2781 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2782   int NumElems = VT.getVectorNumElements();
2783   if (NumElems != 2 && NumElems != 4)
2784     return false;
2785
2786   int Half = NumElems / 2;
2787   for (int i = 0; i < Half; ++i)
2788     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2789       return false;
2790   for (int i = Half; i < NumElems; ++i)
2791     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2792       return false;
2793
2794   return true;
2795 }
2796
2797 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2798   SmallVector<int, 8> M;
2799   N->getMask(M);
2800   return ::isSHUFPMask(M, N->getValueType(0));
2801 }
2802
2803 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2804 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2805 /// half elements to come from vector 1 (which would equal the dest.) and
2806 /// the upper half to come from vector 2.
2807 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2808   int NumElems = VT.getVectorNumElements();
2809
2810   if (NumElems != 2 && NumElems != 4)
2811     return false;
2812
2813   int Half = NumElems / 2;
2814   for (int i = 0; i < Half; ++i)
2815     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2816       return false;
2817   for (int i = Half; i < NumElems; ++i)
2818     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2819       return false;
2820   return true;
2821 }
2822
2823 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2824   SmallVector<int, 8> M;
2825   N->getMask(M);
2826   return isCommutedSHUFPMask(M, N->getValueType(0));
2827 }
2828
2829 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2830 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2831 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2832   if (N->getValueType(0).getVectorNumElements() != 4)
2833     return false;
2834
2835   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2836   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2837          isUndefOrEqual(N->getMaskElt(1), 7) &&
2838          isUndefOrEqual(N->getMaskElt(2), 2) &&
2839          isUndefOrEqual(N->getMaskElt(3), 3);
2840 }
2841
2842 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2843 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2844 /// <2, 3, 2, 3>
2845 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2846   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2847
2848   if (NumElems != 4)
2849     return false;
2850
2851   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2852   isUndefOrEqual(N->getMaskElt(1), 3) &&
2853   isUndefOrEqual(N->getMaskElt(2), 2) &&
2854   isUndefOrEqual(N->getMaskElt(3), 3);
2855 }
2856
2857 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2858 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2859 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2860   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2861
2862   if (NumElems != 2 && NumElems != 4)
2863     return false;
2864
2865   for (unsigned i = 0; i < NumElems/2; ++i)
2866     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2867       return false;
2868
2869   for (unsigned i = NumElems/2; i < NumElems; ++i)
2870     if (!isUndefOrEqual(N->getMaskElt(i), i))
2871       return false;
2872
2873   return true;
2874 }
2875
2876 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2877 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2878 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2879   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2880
2881   if (NumElems != 2 && NumElems != 4)
2882     return false;
2883
2884   for (unsigned i = 0; i < NumElems/2; ++i)
2885     if (!isUndefOrEqual(N->getMaskElt(i), i))
2886       return false;
2887
2888   for (unsigned i = 0; i < NumElems/2; ++i)
2889     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2890       return false;
2891
2892   return true;
2893 }
2894
2895 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2896 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2897 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2898                          bool V2IsSplat = false) {
2899   int NumElts = VT.getVectorNumElements();
2900   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2901     return false;
2902
2903   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2904     int BitI  = Mask[i];
2905     int BitI1 = Mask[i+1];
2906     if (!isUndefOrEqual(BitI, j))
2907       return false;
2908     if (V2IsSplat) {
2909       if (!isUndefOrEqual(BitI1, NumElts))
2910         return false;
2911     } else {
2912       if (!isUndefOrEqual(BitI1, j + NumElts))
2913         return false;
2914     }
2915   }
2916   return true;
2917 }
2918
2919 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2920   SmallVector<int, 8> M;
2921   N->getMask(M);
2922   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2923 }
2924
2925 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2926 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2927 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2928                          bool V2IsSplat = false) {
2929   int NumElts = VT.getVectorNumElements();
2930   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2931     return false;
2932
2933   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2934     int BitI  = Mask[i];
2935     int BitI1 = Mask[i+1];
2936     if (!isUndefOrEqual(BitI, j + NumElts/2))
2937       return false;
2938     if (V2IsSplat) {
2939       if (isUndefOrEqual(BitI1, NumElts))
2940         return false;
2941     } else {
2942       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2943         return false;
2944     }
2945   }
2946   return true;
2947 }
2948
2949 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2950   SmallVector<int, 8> M;
2951   N->getMask(M);
2952   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2953 }
2954
2955 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2956 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2957 /// <0, 0, 1, 1>
2958 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2959   int NumElems = VT.getVectorNumElements();
2960   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2961     return false;
2962
2963   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2964     int BitI  = Mask[i];
2965     int BitI1 = Mask[i+1];
2966     if (!isUndefOrEqual(BitI, j))
2967       return false;
2968     if (!isUndefOrEqual(BitI1, j))
2969       return false;
2970   }
2971   return true;
2972 }
2973
2974 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2975   SmallVector<int, 8> M;
2976   N->getMask(M);
2977   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2978 }
2979
2980 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2981 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2982 /// <2, 2, 3, 3>
2983 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2984   int NumElems = VT.getVectorNumElements();
2985   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2986     return false;
2987
2988   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2989     int BitI  = Mask[i];
2990     int BitI1 = Mask[i+1];
2991     if (!isUndefOrEqual(BitI, j))
2992       return false;
2993     if (!isUndefOrEqual(BitI1, j))
2994       return false;
2995   }
2996   return true;
2997 }
2998
2999 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3000   SmallVector<int, 8> M;
3001   N->getMask(M);
3002   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3003 }
3004
3005 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3006 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3007 /// MOVSD, and MOVD, i.e. setting the lowest element.
3008 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3009   if (VT.getVectorElementType().getSizeInBits() < 32)
3010     return false;
3011
3012   int NumElts = VT.getVectorNumElements();
3013
3014   if (!isUndefOrEqual(Mask[0], NumElts))
3015     return false;
3016
3017   for (int i = 1; i < NumElts; ++i)
3018     if (!isUndefOrEqual(Mask[i], i))
3019       return false;
3020
3021   return true;
3022 }
3023
3024 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3025   SmallVector<int, 8> M;
3026   N->getMask(M);
3027   return ::isMOVLMask(M, N->getValueType(0));
3028 }
3029
3030 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3031 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3032 /// element of vector 2 and the other elements to come from vector 1 in order.
3033 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3034                                bool V2IsSplat = false, bool V2IsUndef = false) {
3035   int NumOps = VT.getVectorNumElements();
3036   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3037     return false;
3038
3039   if (!isUndefOrEqual(Mask[0], 0))
3040     return false;
3041
3042   for (int i = 1; i < NumOps; ++i)
3043     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3044           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3045           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3046       return false;
3047
3048   return true;
3049 }
3050
3051 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3052                            bool V2IsUndef = false) {
3053   SmallVector<int, 8> M;
3054   N->getMask(M);
3055   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3056 }
3057
3058 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3059 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3060 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3061   if (N->getValueType(0).getVectorNumElements() != 4)
3062     return false;
3063
3064   // Expect 1, 1, 3, 3
3065   for (unsigned i = 0; i < 2; ++i) {
3066     int Elt = N->getMaskElt(i);
3067     if (Elt >= 0 && Elt != 1)
3068       return false;
3069   }
3070
3071   bool HasHi = false;
3072   for (unsigned i = 2; i < 4; ++i) {
3073     int Elt = N->getMaskElt(i);
3074     if (Elt >= 0 && Elt != 3)
3075       return false;
3076     if (Elt == 3)
3077       HasHi = true;
3078   }
3079   // Don't use movshdup if it can be done with a shufps.
3080   // FIXME: verify that matching u, u, 3, 3 is what we want.
3081   return HasHi;
3082 }
3083
3084 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3085 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3086 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3087   if (N->getValueType(0).getVectorNumElements() != 4)
3088     return false;
3089
3090   // Expect 0, 0, 2, 2
3091   for (unsigned i = 0; i < 2; ++i)
3092     if (N->getMaskElt(i) > 0)
3093       return false;
3094
3095   bool HasHi = false;
3096   for (unsigned i = 2; i < 4; ++i) {
3097     int Elt = N->getMaskElt(i);
3098     if (Elt >= 0 && Elt != 2)
3099       return false;
3100     if (Elt == 2)
3101       HasHi = true;
3102   }
3103   // Don't use movsldup if it can be done with a shufps.
3104   return HasHi;
3105 }
3106
3107 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3108 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3109 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3110   int e = N->getValueType(0).getVectorNumElements() / 2;
3111
3112   for (int i = 0; i < e; ++i)
3113     if (!isUndefOrEqual(N->getMaskElt(i), i))
3114       return false;
3115   for (int i = 0; i < e; ++i)
3116     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3117       return false;
3118   return true;
3119 }
3120
3121 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3122 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3123 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3124   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3125   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3126
3127   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3128   unsigned Mask = 0;
3129   for (int i = 0; i < NumOperands; ++i) {
3130     int Val = SVOp->getMaskElt(NumOperands-i-1);
3131     if (Val < 0) Val = 0;
3132     if (Val >= NumOperands) Val -= NumOperands;
3133     Mask |= Val;
3134     if (i != NumOperands - 1)
3135       Mask <<= Shift;
3136   }
3137   return Mask;
3138 }
3139
3140 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3141 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3142 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3143   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3144   unsigned Mask = 0;
3145   // 8 nodes, but we only care about the last 4.
3146   for (unsigned i = 7; i >= 4; --i) {
3147     int Val = SVOp->getMaskElt(i);
3148     if (Val >= 0)
3149       Mask |= (Val - 4);
3150     if (i != 4)
3151       Mask <<= 2;
3152   }
3153   return Mask;
3154 }
3155
3156 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3157 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3158 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3159   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3160   unsigned Mask = 0;
3161   // 8 nodes, but we only care about the first 4.
3162   for (int i = 3; i >= 0; --i) {
3163     int Val = SVOp->getMaskElt(i);
3164     if (Val >= 0)
3165       Mask |= Val;
3166     if (i != 0)
3167       Mask <<= 2;
3168   }
3169   return Mask;
3170 }
3171
3172 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3173 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3174 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3175   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3176   EVT VVT = N->getValueType(0);
3177   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3178   int Val = 0;
3179
3180   unsigned i, e;
3181   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3182     Val = SVOp->getMaskElt(i);
3183     if (Val >= 0)
3184       break;
3185   }
3186   return (Val - i) * EltSize;
3187 }
3188
3189 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3190 /// constant +0.0.
3191 bool X86::isZeroNode(SDValue Elt) {
3192   return ((isa<ConstantSDNode>(Elt) &&
3193            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3194           (isa<ConstantFPSDNode>(Elt) &&
3195            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3196 }
3197
3198 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3199 /// their permute mask.
3200 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3201                                     SelectionDAG &DAG) {
3202   EVT VT = SVOp->getValueType(0);
3203   unsigned NumElems = VT.getVectorNumElements();
3204   SmallVector<int, 8> MaskVec;
3205
3206   for (unsigned i = 0; i != NumElems; ++i) {
3207     int idx = SVOp->getMaskElt(i);
3208     if (idx < 0)
3209       MaskVec.push_back(idx);
3210     else if (idx < (int)NumElems)
3211       MaskVec.push_back(idx + NumElems);
3212     else
3213       MaskVec.push_back(idx - NumElems);
3214   }
3215   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3216                               SVOp->getOperand(0), &MaskVec[0]);
3217 }
3218
3219 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3220 /// the two vector operands have swapped position.
3221 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3222   unsigned NumElems = VT.getVectorNumElements();
3223   for (unsigned i = 0; i != NumElems; ++i) {
3224     int idx = Mask[i];
3225     if (idx < 0)
3226       continue;
3227     else if (idx < (int)NumElems)
3228       Mask[i] = idx + NumElems;
3229     else
3230       Mask[i] = idx - NumElems;
3231   }
3232 }
3233
3234 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3235 /// match movhlps. The lower half elements should come from upper half of
3236 /// V1 (and in order), and the upper half elements should come from the upper
3237 /// half of V2 (and in order).
3238 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3239   if (Op->getValueType(0).getVectorNumElements() != 4)
3240     return false;
3241   for (unsigned i = 0, e = 2; i != e; ++i)
3242     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3243       return false;
3244   for (unsigned i = 2; i != 4; ++i)
3245     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3246       return false;
3247   return true;
3248 }
3249
3250 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3251 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3252 /// required.
3253 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3254   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3255     return false;
3256   N = N->getOperand(0).getNode();
3257   if (!ISD::isNON_EXTLoad(N))
3258     return false;
3259   if (LD)
3260     *LD = cast<LoadSDNode>(N);
3261   return true;
3262 }
3263
3264 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3265 /// match movlp{s|d}. The lower half elements should come from lower half of
3266 /// V1 (and in order), and the upper half elements should come from the upper
3267 /// half of V2 (and in order). And since V1 will become the source of the
3268 /// MOVLP, it must be either a vector load or a scalar load to vector.
3269 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3270                                ShuffleVectorSDNode *Op) {
3271   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3272     return false;
3273   // Is V2 is a vector load, don't do this transformation. We will try to use
3274   // load folding shufps op.
3275   if (ISD::isNON_EXTLoad(V2))
3276     return false;
3277
3278   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3279
3280   if (NumElems != 2 && NumElems != 4)
3281     return false;
3282   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3283     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3284       return false;
3285   for (unsigned i = NumElems/2; i != NumElems; ++i)
3286     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3287       return false;
3288   return true;
3289 }
3290
3291 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3292 /// all the same.
3293 static bool isSplatVector(SDNode *N) {
3294   if (N->getOpcode() != ISD::BUILD_VECTOR)
3295     return false;
3296
3297   SDValue SplatValue = N->getOperand(0);
3298   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3299     if (N->getOperand(i) != SplatValue)
3300       return false;
3301   return true;
3302 }
3303
3304 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3305 /// to an zero vector.
3306 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3307 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3308   SDValue V1 = N->getOperand(0);
3309   SDValue V2 = N->getOperand(1);
3310   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3311   for (unsigned i = 0; i != NumElems; ++i) {
3312     int Idx = N->getMaskElt(i);
3313     if (Idx >= (int)NumElems) {
3314       unsigned Opc = V2.getOpcode();
3315       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3316         continue;
3317       if (Opc != ISD::BUILD_VECTOR ||
3318           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3319         return false;
3320     } else if (Idx >= 0) {
3321       unsigned Opc = V1.getOpcode();
3322       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3323         continue;
3324       if (Opc != ISD::BUILD_VECTOR ||
3325           !X86::isZeroNode(V1.getOperand(Idx)))
3326         return false;
3327     }
3328   }
3329   return true;
3330 }
3331
3332 /// getZeroVector - Returns a vector of specified type with all zero elements.
3333 ///
3334 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3335                              DebugLoc dl) {
3336   assert(VT.isVector() && "Expected a vector type");
3337
3338   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3339   // type.  This ensures they get CSE'd.
3340   SDValue Vec;
3341   if (VT.getSizeInBits() == 64) { // MMX
3342     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3343     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3344   } else if (HasSSE2) {  // SSE2
3345     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3346     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3347   } else { // SSE1
3348     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3349     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3350   }
3351   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3352 }
3353
3354 /// getOnesVector - Returns a vector of specified type with all bits set.
3355 ///
3356 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3357   assert(VT.isVector() && "Expected a vector type");
3358
3359   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3360   // type.  This ensures they get CSE'd.
3361   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3362   SDValue Vec;
3363   if (VT.getSizeInBits() == 64)  // MMX
3364     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3365   else                                              // SSE
3366     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3367   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3368 }
3369
3370
3371 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3372 /// that point to V2 points to its first element.
3373 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3374   EVT VT = SVOp->getValueType(0);
3375   unsigned NumElems = VT.getVectorNumElements();
3376
3377   bool Changed = false;
3378   SmallVector<int, 8> MaskVec;
3379   SVOp->getMask(MaskVec);
3380
3381   for (unsigned i = 0; i != NumElems; ++i) {
3382     if (MaskVec[i] > (int)NumElems) {
3383       MaskVec[i] = NumElems;
3384       Changed = true;
3385     }
3386   }
3387   if (Changed)
3388     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3389                                 SVOp->getOperand(1), &MaskVec[0]);
3390   return SDValue(SVOp, 0);
3391 }
3392
3393 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3394 /// operation of specified width.
3395 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3396                        SDValue V2) {
3397   unsigned NumElems = VT.getVectorNumElements();
3398   SmallVector<int, 8> Mask;
3399   Mask.push_back(NumElems);
3400   for (unsigned i = 1; i != NumElems; ++i)
3401     Mask.push_back(i);
3402   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3403 }
3404
3405 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3406 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3407                           SDValue V2) {
3408   unsigned NumElems = VT.getVectorNumElements();
3409   SmallVector<int, 8> Mask;
3410   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3411     Mask.push_back(i);
3412     Mask.push_back(i + NumElems);
3413   }
3414   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3415 }
3416
3417 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3418 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3419                           SDValue V2) {
3420   unsigned NumElems = VT.getVectorNumElements();
3421   unsigned Half = NumElems/2;
3422   SmallVector<int, 8> Mask;
3423   for (unsigned i = 0; i != Half; ++i) {
3424     Mask.push_back(i + Half);
3425     Mask.push_back(i + NumElems + Half);
3426   }
3427   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3428 }
3429
3430 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3431 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3432                             bool HasSSE2) {
3433   if (SV->getValueType(0).getVectorNumElements() <= 4)
3434     return SDValue(SV, 0);
3435
3436   EVT PVT = MVT::v4f32;
3437   EVT VT = SV->getValueType(0);
3438   DebugLoc dl = SV->getDebugLoc();
3439   SDValue V1 = SV->getOperand(0);
3440   int NumElems = VT.getVectorNumElements();
3441   int EltNo = SV->getSplatIndex();
3442
3443   // unpack elements to the correct location
3444   while (NumElems > 4) {
3445     if (EltNo < NumElems/2) {
3446       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3447     } else {
3448       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3449       EltNo -= NumElems/2;
3450     }
3451     NumElems >>= 1;
3452   }
3453
3454   // Perform the splat.
3455   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3456   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3457   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3458   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3459 }
3460
3461 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3462 /// vector of zero or undef vector.  This produces a shuffle where the low
3463 /// element of V2 is swizzled into the zero/undef vector, landing at element
3464 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3465 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3466                                              bool isZero, bool HasSSE2,
3467                                              SelectionDAG &DAG) {
3468   EVT VT = V2.getValueType();
3469   SDValue V1 = isZero
3470     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3471   unsigned NumElems = VT.getVectorNumElements();
3472   SmallVector<int, 16> MaskVec;
3473   for (unsigned i = 0; i != NumElems; ++i)
3474     // If this is the insertion idx, put the low elt of V2 here.
3475     MaskVec.push_back(i == Idx ? NumElems : i);
3476   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3477 }
3478
3479 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3480 /// a shuffle that is zero.
3481 static
3482 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3483                                   bool Low, SelectionDAG &DAG) {
3484   unsigned NumZeros = 0;
3485   for (int i = 0; i < NumElems; ++i) {
3486     unsigned Index = Low ? i : NumElems-i-1;
3487     int Idx = SVOp->getMaskElt(Index);
3488     if (Idx < 0) {
3489       ++NumZeros;
3490       continue;
3491     }
3492     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3493     if (Elt.getNode() && X86::isZeroNode(Elt))
3494       ++NumZeros;
3495     else
3496       break;
3497   }
3498   return NumZeros;
3499 }
3500
3501 /// isVectorShift - Returns true if the shuffle can be implemented as a
3502 /// logical left or right shift of a vector.
3503 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3504 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3505                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3506   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3507
3508   isLeft = true;
3509   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3510   if (!NumZeros) {
3511     isLeft = false;
3512     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3513     if (!NumZeros)
3514       return false;
3515   }
3516   bool SeenV1 = false;
3517   bool SeenV2 = false;
3518   for (unsigned i = NumZeros; i < NumElems; ++i) {
3519     unsigned Val = isLeft ? (i - NumZeros) : i;
3520     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3521     if (Idx_ < 0)
3522       continue;
3523     unsigned Idx = (unsigned) Idx_;
3524     if (Idx < NumElems)
3525       SeenV1 = true;
3526     else {
3527       Idx -= NumElems;
3528       SeenV2 = true;
3529     }
3530     if (Idx != Val)
3531       return false;
3532   }
3533   if (SeenV1 && SeenV2)
3534     return false;
3535
3536   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3537   ShAmt = NumZeros;
3538   return true;
3539 }
3540
3541
3542 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3543 ///
3544 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3545                                        unsigned NumNonZero, unsigned NumZero,
3546                                        SelectionDAG &DAG,
3547                                        const TargetLowering &TLI) {
3548   if (NumNonZero > 8)
3549     return SDValue();
3550
3551   DebugLoc dl = Op.getDebugLoc();
3552   SDValue V(0, 0);
3553   bool First = true;
3554   for (unsigned i = 0; i < 16; ++i) {
3555     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3556     if (ThisIsNonZero && First) {
3557       if (NumZero)
3558         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3559       else
3560         V = DAG.getUNDEF(MVT::v8i16);
3561       First = false;
3562     }
3563
3564     if ((i & 1) != 0) {
3565       SDValue ThisElt(0, 0), LastElt(0, 0);
3566       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3567       if (LastIsNonZero) {
3568         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3569                               MVT::i16, Op.getOperand(i-1));
3570       }
3571       if (ThisIsNonZero) {
3572         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3573         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3574                               ThisElt, DAG.getConstant(8, MVT::i8));
3575         if (LastIsNonZero)
3576           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3577       } else
3578         ThisElt = LastElt;
3579
3580       if (ThisElt.getNode())
3581         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3582                         DAG.getIntPtrConstant(i/2));
3583     }
3584   }
3585
3586   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3587 }
3588
3589 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3590 ///
3591 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3592                                      unsigned NumNonZero, unsigned NumZero,
3593                                      SelectionDAG &DAG,
3594                                      const TargetLowering &TLI) {
3595   if (NumNonZero > 4)
3596     return SDValue();
3597
3598   DebugLoc dl = Op.getDebugLoc();
3599   SDValue V(0, 0);
3600   bool First = true;
3601   for (unsigned i = 0; i < 8; ++i) {
3602     bool isNonZero = (NonZeros & (1 << i)) != 0;
3603     if (isNonZero) {
3604       if (First) {
3605         if (NumZero)
3606           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3607         else
3608           V = DAG.getUNDEF(MVT::v8i16);
3609         First = false;
3610       }
3611       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3612                       MVT::v8i16, V, Op.getOperand(i),
3613                       DAG.getIntPtrConstant(i));
3614     }
3615   }
3616
3617   return V;
3618 }
3619
3620 /// getVShift - Return a vector logical shift node.
3621 ///
3622 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3623                          unsigned NumBits, SelectionDAG &DAG,
3624                          const TargetLowering &TLI, DebugLoc dl) {
3625   bool isMMX = VT.getSizeInBits() == 64;
3626   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3627   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3628   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3629   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3630                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3631                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3632 }
3633
3634 SDValue
3635 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3636                                           SelectionDAG &DAG) const {
3637
3638   // Check if the scalar load can be widened into a vector load. And if
3639   // the address is "base + cst" see if the cst can be "absorbed" into
3640   // the shuffle mask.
3641   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3642     SDValue Ptr = LD->getBasePtr();
3643     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3644       return SDValue();
3645     EVT PVT = LD->getValueType(0);
3646     if (PVT != MVT::i32 && PVT != MVT::f32)
3647       return SDValue();
3648
3649     int FI = -1;
3650     int64_t Offset = 0;
3651     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3652       FI = FINode->getIndex();
3653       Offset = 0;
3654     } else if (Ptr.getOpcode() == ISD::ADD &&
3655                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3656                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3657       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3658       Offset = Ptr.getConstantOperandVal(1);
3659       Ptr = Ptr.getOperand(0);
3660     } else {
3661       return SDValue();
3662     }
3663
3664     SDValue Chain = LD->getChain();
3665     // Make sure the stack object alignment is at least 16.
3666     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3667     if (DAG.InferPtrAlignment(Ptr) < 16) {
3668       if (MFI->isFixedObjectIndex(FI)) {
3669         // Can't change the alignment. FIXME: It's possible to compute
3670         // the exact stack offset and reference FI + adjust offset instead.
3671         // If someone *really* cares about this. That's the way to implement it.
3672         return SDValue();
3673       } else {
3674         MFI->setObjectAlignment(FI, 16);
3675       }
3676     }
3677
3678     // (Offset % 16) must be multiple of 4. Then address is then
3679     // Ptr + (Offset & ~15).
3680     if (Offset < 0)
3681       return SDValue();
3682     if ((Offset % 16) & 3)
3683       return SDValue();
3684     int64_t StartOffset = Offset & ~15;
3685     if (StartOffset)
3686       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3687                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3688
3689     int EltNo = (Offset - StartOffset) >> 2;
3690     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3691     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3692     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3693                              false, false, 0);
3694     // Canonicalize it to a v4i32 shuffle.
3695     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3696     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3697                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3698                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3699   }
3700
3701   return SDValue();
3702 }
3703
3704 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3705 /// vector of type 'VT', see if the elements can be replaced by a single large
3706 /// load which has the same value as a build_vector whose operands are 'elts'.
3707 ///
3708 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3709 ///
3710 /// FIXME: we'd also like to handle the case where the last elements are zero
3711 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3712 /// There's even a handy isZeroNode for that purpose.
3713 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3714                                         DebugLoc &dl, SelectionDAG &DAG) {
3715   EVT EltVT = VT.getVectorElementType();
3716   unsigned NumElems = Elts.size();
3717
3718   LoadSDNode *LDBase = NULL;
3719   unsigned LastLoadedElt = -1U;
3720
3721   // For each element in the initializer, see if we've found a load or an undef.
3722   // If we don't find an initial load element, or later load elements are
3723   // non-consecutive, bail out.
3724   for (unsigned i = 0; i < NumElems; ++i) {
3725     SDValue Elt = Elts[i];
3726
3727     if (!Elt.getNode() ||
3728         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3729       return SDValue();
3730     if (!LDBase) {
3731       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3732         return SDValue();
3733       LDBase = cast<LoadSDNode>(Elt.getNode());
3734       LastLoadedElt = i;
3735       continue;
3736     }
3737     if (Elt.getOpcode() == ISD::UNDEF)
3738       continue;
3739
3740     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3741     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3742       return SDValue();
3743     LastLoadedElt = i;
3744   }
3745
3746   // If we have found an entire vector of loads and undefs, then return a large
3747   // load of the entire vector width starting at the base pointer.  If we found
3748   // consecutive loads for the low half, generate a vzext_load node.
3749   if (LastLoadedElt == NumElems - 1) {
3750     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3751       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3752                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3753                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3754     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3755                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3756                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3757                        LDBase->getAlignment());
3758   } else if (NumElems == 4 && LastLoadedElt == 1) {
3759     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3760     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3761     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3762     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3763   }
3764   return SDValue();
3765 }
3766
3767 SDValue
3768 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3769   DebugLoc dl = Op.getDebugLoc();
3770   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3771   if (ISD::isBuildVectorAllZeros(Op.getNode())
3772       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3773     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3774     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3775     // eliminated on x86-32 hosts.
3776     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3777       return Op;
3778
3779     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3780       return getOnesVector(Op.getValueType(), DAG, dl);
3781     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3782   }
3783
3784   EVT VT = Op.getValueType();
3785   EVT ExtVT = VT.getVectorElementType();
3786   unsigned EVTBits = ExtVT.getSizeInBits();
3787
3788   unsigned NumElems = Op.getNumOperands();
3789   unsigned NumZero  = 0;
3790   unsigned NumNonZero = 0;
3791   unsigned NonZeros = 0;
3792   bool IsAllConstants = true;
3793   SmallSet<SDValue, 8> Values;
3794   for (unsigned i = 0; i < NumElems; ++i) {
3795     SDValue Elt = Op.getOperand(i);
3796     if (Elt.getOpcode() == ISD::UNDEF)
3797       continue;
3798     Values.insert(Elt);
3799     if (Elt.getOpcode() != ISD::Constant &&
3800         Elt.getOpcode() != ISD::ConstantFP)
3801       IsAllConstants = false;
3802     if (X86::isZeroNode(Elt))
3803       NumZero++;
3804     else {
3805       NonZeros |= (1 << i);
3806       NumNonZero++;
3807     }
3808   }
3809
3810   if (NumNonZero == 0) {
3811     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3812     return DAG.getUNDEF(VT);
3813   }
3814
3815   // Special case for single non-zero, non-undef, element.
3816   if (NumNonZero == 1) {
3817     unsigned Idx = CountTrailingZeros_32(NonZeros);
3818     SDValue Item = Op.getOperand(Idx);
3819
3820     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3821     // the value are obviously zero, truncate the value to i32 and do the
3822     // insertion that way.  Only do this if the value is non-constant or if the
3823     // value is a constant being inserted into element 0.  It is cheaper to do
3824     // a constant pool load than it is to do a movd + shuffle.
3825     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3826         (!IsAllConstants || Idx == 0)) {
3827       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3828         // Handle MMX and SSE both.
3829         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3830         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3831
3832         // Truncate the value (which may itself be a constant) to i32, and
3833         // convert it to a vector with movd (S2V+shuffle to zero extend).
3834         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3835         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3836         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3837                                            Subtarget->hasSSE2(), DAG);
3838
3839         // Now we have our 32-bit value zero extended in the low element of
3840         // a vector.  If Idx != 0, swizzle it into place.
3841         if (Idx != 0) {
3842           SmallVector<int, 4> Mask;
3843           Mask.push_back(Idx);
3844           for (unsigned i = 1; i != VecElts; ++i)
3845             Mask.push_back(i);
3846           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3847                                       DAG.getUNDEF(Item.getValueType()),
3848                                       &Mask[0]);
3849         }
3850         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3851       }
3852     }
3853
3854     // If we have a constant or non-constant insertion into the low element of
3855     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3856     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3857     // depending on what the source datatype is.
3858     if (Idx == 0) {
3859       if (NumZero == 0) {
3860         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3861       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3862           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3863         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3864         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3865         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3866                                            DAG);
3867       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3868         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3869         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3870         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3871         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3872                                            Subtarget->hasSSE2(), DAG);
3873         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3874       }
3875     }
3876
3877     // Is it a vector logical left shift?
3878     if (NumElems == 2 && Idx == 1 &&
3879         X86::isZeroNode(Op.getOperand(0)) &&
3880         !X86::isZeroNode(Op.getOperand(1))) {
3881       unsigned NumBits = VT.getSizeInBits();
3882       return getVShift(true, VT,
3883                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3884                                    VT, Op.getOperand(1)),
3885                        NumBits/2, DAG, *this, dl);
3886     }
3887
3888     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3889       return SDValue();
3890
3891     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3892     // is a non-constant being inserted into an element other than the low one,
3893     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3894     // movd/movss) to move this into the low element, then shuffle it into
3895     // place.
3896     if (EVTBits == 32) {
3897       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3898
3899       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3900       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3901                                          Subtarget->hasSSE2(), DAG);
3902       SmallVector<int, 8> MaskVec;
3903       for (unsigned i = 0; i < NumElems; i++)
3904         MaskVec.push_back(i == Idx ? 0 : 1);
3905       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3906     }
3907   }
3908
3909   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3910   if (Values.size() == 1) {
3911     if (EVTBits == 32) {
3912       // Instead of a shuffle like this:
3913       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3914       // Check if it's possible to issue this instead.
3915       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3916       unsigned Idx = CountTrailingZeros_32(NonZeros);
3917       SDValue Item = Op.getOperand(Idx);
3918       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3919         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3920     }
3921     return SDValue();
3922   }
3923
3924   // A vector full of immediates; various special cases are already
3925   // handled, so this is best done with a single constant-pool load.
3926   if (IsAllConstants)
3927     return SDValue();
3928
3929   // Let legalizer expand 2-wide build_vectors.
3930   if (EVTBits == 64) {
3931     if (NumNonZero == 1) {
3932       // One half is zero or undef.
3933       unsigned Idx = CountTrailingZeros_32(NonZeros);
3934       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3935                                  Op.getOperand(Idx));
3936       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3937                                          Subtarget->hasSSE2(), DAG);
3938     }
3939     return SDValue();
3940   }
3941
3942   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3943   if (EVTBits == 8 && NumElems == 16) {
3944     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3945                                         *this);
3946     if (V.getNode()) return V;
3947   }
3948
3949   if (EVTBits == 16 && NumElems == 8) {
3950     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3951                                         *this);
3952     if (V.getNode()) return V;
3953   }
3954
3955   // If element VT is == 32 bits, turn it into a number of shuffles.
3956   SmallVector<SDValue, 8> V;
3957   V.resize(NumElems);
3958   if (NumElems == 4 && NumZero > 0) {
3959     for (unsigned i = 0; i < 4; ++i) {
3960       bool isZero = !(NonZeros & (1 << i));
3961       if (isZero)
3962         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3963       else
3964         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3965     }
3966
3967     for (unsigned i = 0; i < 2; ++i) {
3968       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3969         default: break;
3970         case 0:
3971           V[i] = V[i*2];  // Must be a zero vector.
3972           break;
3973         case 1:
3974           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3975           break;
3976         case 2:
3977           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3978           break;
3979         case 3:
3980           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3981           break;
3982       }
3983     }
3984
3985     SmallVector<int, 8> MaskVec;
3986     bool Reverse = (NonZeros & 0x3) == 2;
3987     for (unsigned i = 0; i < 2; ++i)
3988       MaskVec.push_back(Reverse ? 1-i : i);
3989     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3990     for (unsigned i = 0; i < 2; ++i)
3991       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3992     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3993   }
3994
3995   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3996     // Check for a build vector of consecutive loads.
3997     for (unsigned i = 0; i < NumElems; ++i)
3998       V[i] = Op.getOperand(i);
3999
4000     // Check for elements which are consecutive loads.
4001     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4002     if (LD.getNode())
4003       return LD;
4004
4005     // For SSE 4.1, use inserts into undef.
4006     if (getSubtarget()->hasSSE41()) {
4007       V[0] = DAG.getUNDEF(VT);
4008       for (unsigned i = 0; i < NumElems; ++i)
4009         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4010           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
4011                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4012       return V[0];
4013     }
4014
4015     // Otherwise, expand into a number of unpckl*
4016     // e.g. for v4f32
4017     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4018     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4019     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4020     for (unsigned i = 0; i < NumElems; ++i)
4021       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4022     NumElems >>= 1;
4023     while (NumElems != 0) {
4024       for (unsigned i = 0; i < NumElems; ++i)
4025         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
4026       NumElems >>= 1;
4027     }
4028     return V[0];
4029   }
4030   return SDValue();
4031 }
4032
4033 SDValue
4034 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4035   // We support concatenate two MMX registers and place them in a MMX
4036   // register.  This is better than doing a stack convert.
4037   DebugLoc dl = Op.getDebugLoc();
4038   EVT ResVT = Op.getValueType();
4039   assert(Op.getNumOperands() == 2);
4040   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4041          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4042   int Mask[2];
4043   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4044   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4045   InVec = Op.getOperand(1);
4046   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4047     unsigned NumElts = ResVT.getVectorNumElements();
4048     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4049     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4050                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4051   } else {
4052     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4053     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4054     Mask[0] = 0; Mask[1] = 2;
4055     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4056   }
4057   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4058 }
4059
4060 // v8i16 shuffles - Prefer shuffles in the following order:
4061 // 1. [all]   pshuflw, pshufhw, optional move
4062 // 2. [ssse3] 1 x pshufb
4063 // 3. [ssse3] 2 x pshufb + 1 x por
4064 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4065 static
4066 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4067                                  SelectionDAG &DAG,
4068                                  const X86TargetLowering &TLI) {
4069   SDValue V1 = SVOp->getOperand(0);
4070   SDValue V2 = SVOp->getOperand(1);
4071   DebugLoc dl = SVOp->getDebugLoc();
4072   SmallVector<int, 8> MaskVals;
4073
4074   // Determine if more than 1 of the words in each of the low and high quadwords
4075   // of the result come from the same quadword of one of the two inputs.  Undef
4076   // mask values count as coming from any quadword, for better codegen.
4077   SmallVector<unsigned, 4> LoQuad(4);
4078   SmallVector<unsigned, 4> HiQuad(4);
4079   BitVector InputQuads(4);
4080   for (unsigned i = 0; i < 8; ++i) {
4081     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4082     int EltIdx = SVOp->getMaskElt(i);
4083     MaskVals.push_back(EltIdx);
4084     if (EltIdx < 0) {
4085       ++Quad[0];
4086       ++Quad[1];
4087       ++Quad[2];
4088       ++Quad[3];
4089       continue;
4090     }
4091     ++Quad[EltIdx / 4];
4092     InputQuads.set(EltIdx / 4);
4093   }
4094
4095   int BestLoQuad = -1;
4096   unsigned MaxQuad = 1;
4097   for (unsigned i = 0; i < 4; ++i) {
4098     if (LoQuad[i] > MaxQuad) {
4099       BestLoQuad = i;
4100       MaxQuad = LoQuad[i];
4101     }
4102   }
4103
4104   int BestHiQuad = -1;
4105   MaxQuad = 1;
4106   for (unsigned i = 0; i < 4; ++i) {
4107     if (HiQuad[i] > MaxQuad) {
4108       BestHiQuad = i;
4109       MaxQuad = HiQuad[i];
4110     }
4111   }
4112
4113   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4114   // of the two input vectors, shuffle them into one input vector so only a
4115   // single pshufb instruction is necessary. If There are more than 2 input
4116   // quads, disable the next transformation since it does not help SSSE3.
4117   bool V1Used = InputQuads[0] || InputQuads[1];
4118   bool V2Used = InputQuads[2] || InputQuads[3];
4119   if (TLI.getSubtarget()->hasSSSE3()) {
4120     if (InputQuads.count() == 2 && V1Used && V2Used) {
4121       BestLoQuad = InputQuads.find_first();
4122       BestHiQuad = InputQuads.find_next(BestLoQuad);
4123     }
4124     if (InputQuads.count() > 2) {
4125       BestLoQuad = -1;
4126       BestHiQuad = -1;
4127     }
4128   }
4129
4130   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4131   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4132   // words from all 4 input quadwords.
4133   SDValue NewV;
4134   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4135     SmallVector<int, 8> MaskV;
4136     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4137     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4138     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4139                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4140                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4141     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4142
4143     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4144     // source words for the shuffle, to aid later transformations.
4145     bool AllWordsInNewV = true;
4146     bool InOrder[2] = { true, true };
4147     for (unsigned i = 0; i != 8; ++i) {
4148       int idx = MaskVals[i];
4149       if (idx != (int)i)
4150         InOrder[i/4] = false;
4151       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4152         continue;
4153       AllWordsInNewV = false;
4154       break;
4155     }
4156
4157     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4158     if (AllWordsInNewV) {
4159       for (int i = 0; i != 8; ++i) {
4160         int idx = MaskVals[i];
4161         if (idx < 0)
4162           continue;
4163         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4164         if ((idx != i) && idx < 4)
4165           pshufhw = false;
4166         if ((idx != i) && idx > 3)
4167           pshuflw = false;
4168       }
4169       V1 = NewV;
4170       V2Used = false;
4171       BestLoQuad = 0;
4172       BestHiQuad = 1;
4173     }
4174
4175     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4176     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4177     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4178       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4179                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4180     }
4181   }
4182
4183   // If we have SSSE3, and all words of the result are from 1 input vector,
4184   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4185   // is present, fall back to case 4.
4186   if (TLI.getSubtarget()->hasSSSE3()) {
4187     SmallVector<SDValue,16> pshufbMask;
4188
4189     // If we have elements from both input vectors, set the high bit of the
4190     // shuffle mask element to zero out elements that come from V2 in the V1
4191     // mask, and elements that come from V1 in the V2 mask, so that the two
4192     // results can be OR'd together.
4193     bool TwoInputs = V1Used && V2Used;
4194     for (unsigned i = 0; i != 8; ++i) {
4195       int EltIdx = MaskVals[i] * 2;
4196       if (TwoInputs && (EltIdx >= 16)) {
4197         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4198         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4199         continue;
4200       }
4201       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4202       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4203     }
4204     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4205     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4206                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4207                                  MVT::v16i8, &pshufbMask[0], 16));
4208     if (!TwoInputs)
4209       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4210
4211     // Calculate the shuffle mask for the second input, shuffle it, and
4212     // OR it with the first shuffled input.
4213     pshufbMask.clear();
4214     for (unsigned i = 0; i != 8; ++i) {
4215       int EltIdx = MaskVals[i] * 2;
4216       if (EltIdx < 16) {
4217         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4218         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4219         continue;
4220       }
4221       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4222       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4223     }
4224     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4225     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4226                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4227                                  MVT::v16i8, &pshufbMask[0], 16));
4228     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4229     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4230   }
4231
4232   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4233   // and update MaskVals with new element order.
4234   BitVector InOrder(8);
4235   if (BestLoQuad >= 0) {
4236     SmallVector<int, 8> MaskV;
4237     for (int i = 0; i != 4; ++i) {
4238       int idx = MaskVals[i];
4239       if (idx < 0) {
4240         MaskV.push_back(-1);
4241         InOrder.set(i);
4242       } else if ((idx / 4) == BestLoQuad) {
4243         MaskV.push_back(idx & 3);
4244         InOrder.set(i);
4245       } else {
4246         MaskV.push_back(-1);
4247       }
4248     }
4249     for (unsigned i = 4; i != 8; ++i)
4250       MaskV.push_back(i);
4251     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4252                                 &MaskV[0]);
4253   }
4254
4255   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4256   // and update MaskVals with the new element order.
4257   if (BestHiQuad >= 0) {
4258     SmallVector<int, 8> MaskV;
4259     for (unsigned i = 0; i != 4; ++i)
4260       MaskV.push_back(i);
4261     for (unsigned i = 4; i != 8; ++i) {
4262       int idx = MaskVals[i];
4263       if (idx < 0) {
4264         MaskV.push_back(-1);
4265         InOrder.set(i);
4266       } else if ((idx / 4) == BestHiQuad) {
4267         MaskV.push_back((idx & 3) + 4);
4268         InOrder.set(i);
4269       } else {
4270         MaskV.push_back(-1);
4271       }
4272     }
4273     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4274                                 &MaskV[0]);
4275   }
4276
4277   // In case BestHi & BestLo were both -1, which means each quadword has a word
4278   // from each of the four input quadwords, calculate the InOrder bitvector now
4279   // before falling through to the insert/extract cleanup.
4280   if (BestLoQuad == -1 && BestHiQuad == -1) {
4281     NewV = V1;
4282     for (int i = 0; i != 8; ++i)
4283       if (MaskVals[i] < 0 || MaskVals[i] == i)
4284         InOrder.set(i);
4285   }
4286
4287   // The other elements are put in the right place using pextrw and pinsrw.
4288   for (unsigned i = 0; i != 8; ++i) {
4289     if (InOrder[i])
4290       continue;
4291     int EltIdx = MaskVals[i];
4292     if (EltIdx < 0)
4293       continue;
4294     SDValue ExtOp = (EltIdx < 8)
4295     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4296                   DAG.getIntPtrConstant(EltIdx))
4297     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4298                   DAG.getIntPtrConstant(EltIdx - 8));
4299     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4300                        DAG.getIntPtrConstant(i));
4301   }
4302   return NewV;
4303 }
4304
4305 // v16i8 shuffles - Prefer shuffles in the following order:
4306 // 1. [ssse3] 1 x pshufb
4307 // 2. [ssse3] 2 x pshufb + 1 x por
4308 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4309 static
4310 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4311                                  SelectionDAG &DAG,
4312                                  const X86TargetLowering &TLI) {
4313   SDValue V1 = SVOp->getOperand(0);
4314   SDValue V2 = SVOp->getOperand(1);
4315   DebugLoc dl = SVOp->getDebugLoc();
4316   SmallVector<int, 16> MaskVals;
4317   SVOp->getMask(MaskVals);
4318
4319   // If we have SSSE3, case 1 is generated when all result bytes come from
4320   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4321   // present, fall back to case 3.
4322   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4323   bool V1Only = true;
4324   bool V2Only = true;
4325   for (unsigned i = 0; i < 16; ++i) {
4326     int EltIdx = MaskVals[i];
4327     if (EltIdx < 0)
4328       continue;
4329     if (EltIdx < 16)
4330       V2Only = false;
4331     else
4332       V1Only = false;
4333   }
4334
4335   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4336   if (TLI.getSubtarget()->hasSSSE3()) {
4337     SmallVector<SDValue,16> pshufbMask;
4338
4339     // If all result elements are from one input vector, then only translate
4340     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4341     //
4342     // Otherwise, we have elements from both input vectors, and must zero out
4343     // elements that come from V2 in the first mask, and V1 in the second mask
4344     // so that we can OR them together.
4345     bool TwoInputs = !(V1Only || V2Only);
4346     for (unsigned i = 0; i != 16; ++i) {
4347       int EltIdx = MaskVals[i];
4348       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4349         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4350         continue;
4351       }
4352       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4353     }
4354     // If all the elements are from V2, assign it to V1 and return after
4355     // building the first pshufb.
4356     if (V2Only)
4357       V1 = V2;
4358     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4359                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4360                                  MVT::v16i8, &pshufbMask[0], 16));
4361     if (!TwoInputs)
4362       return V1;
4363
4364     // Calculate the shuffle mask for the second input, shuffle it, and
4365     // OR it with the first shuffled input.
4366     pshufbMask.clear();
4367     for (unsigned i = 0; i != 16; ++i) {
4368       int EltIdx = MaskVals[i];
4369       if (EltIdx < 16) {
4370         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4371         continue;
4372       }
4373       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4374     }
4375     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4376                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4377                                  MVT::v16i8, &pshufbMask[0], 16));
4378     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4379   }
4380
4381   // No SSSE3 - Calculate in place words and then fix all out of place words
4382   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4383   // the 16 different words that comprise the two doublequadword input vectors.
4384   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4385   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4386   SDValue NewV = V2Only ? V2 : V1;
4387   for (int i = 0; i != 8; ++i) {
4388     int Elt0 = MaskVals[i*2];
4389     int Elt1 = MaskVals[i*2+1];
4390
4391     // This word of the result is all undef, skip it.
4392     if (Elt0 < 0 && Elt1 < 0)
4393       continue;
4394
4395     // This word of the result is already in the correct place, skip it.
4396     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4397       continue;
4398     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4399       continue;
4400
4401     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4402     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4403     SDValue InsElt;
4404
4405     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4406     // using a single extract together, load it and store it.
4407     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4408       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4409                            DAG.getIntPtrConstant(Elt1 / 2));
4410       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4411                         DAG.getIntPtrConstant(i));
4412       continue;
4413     }
4414
4415     // If Elt1 is defined, extract it from the appropriate source.  If the
4416     // source byte is not also odd, shift the extracted word left 8 bits
4417     // otherwise clear the bottom 8 bits if we need to do an or.
4418     if (Elt1 >= 0) {
4419       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4420                            DAG.getIntPtrConstant(Elt1 / 2));
4421       if ((Elt1 & 1) == 0)
4422         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4423                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4424       else if (Elt0 >= 0)
4425         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4426                              DAG.getConstant(0xFF00, MVT::i16));
4427     }
4428     // If Elt0 is defined, extract it from the appropriate source.  If the
4429     // source byte is not also even, shift the extracted word right 8 bits. If
4430     // Elt1 was also defined, OR the extracted values together before
4431     // inserting them in the result.
4432     if (Elt0 >= 0) {
4433       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4434                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4435       if ((Elt0 & 1) != 0)
4436         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4437                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4438       else if (Elt1 >= 0)
4439         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4440                              DAG.getConstant(0x00FF, MVT::i16));
4441       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4442                          : InsElt0;
4443     }
4444     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4445                        DAG.getIntPtrConstant(i));
4446   }
4447   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4448 }
4449
4450 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4451 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4452 /// done when every pair / quad of shuffle mask elements point to elements in
4453 /// the right sequence. e.g.
4454 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4455 static
4456 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4457                                  SelectionDAG &DAG,
4458                                  const TargetLowering &TLI, DebugLoc dl) {
4459   EVT VT = SVOp->getValueType(0);
4460   SDValue V1 = SVOp->getOperand(0);
4461   SDValue V2 = SVOp->getOperand(1);
4462   unsigned NumElems = VT.getVectorNumElements();
4463   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4464   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4465   EVT MaskEltVT = MaskVT.getVectorElementType();
4466   EVT NewVT = MaskVT;
4467   switch (VT.getSimpleVT().SimpleTy) {
4468   default: assert(false && "Unexpected!");
4469   case MVT::v4f32: NewVT = MVT::v2f64; break;
4470   case MVT::v4i32: NewVT = MVT::v2i64; break;
4471   case MVT::v8i16: NewVT = MVT::v4i32; break;
4472   case MVT::v16i8: NewVT = MVT::v4i32; break;
4473   }
4474
4475   if (NewWidth == 2) {
4476     if (VT.isInteger())
4477       NewVT = MVT::v2i64;
4478     else
4479       NewVT = MVT::v2f64;
4480   }
4481   int Scale = NumElems / NewWidth;
4482   SmallVector<int, 8> MaskVec;
4483   for (unsigned i = 0; i < NumElems; i += Scale) {
4484     int StartIdx = -1;
4485     for (int j = 0; j < Scale; ++j) {
4486       int EltIdx = SVOp->getMaskElt(i+j);
4487       if (EltIdx < 0)
4488         continue;
4489       if (StartIdx == -1)
4490         StartIdx = EltIdx - (EltIdx % Scale);
4491       if (EltIdx != StartIdx + j)
4492         return SDValue();
4493     }
4494     if (StartIdx == -1)
4495       MaskVec.push_back(-1);
4496     else
4497       MaskVec.push_back(StartIdx / Scale);
4498   }
4499
4500   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4501   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4502   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4503 }
4504
4505 /// getVZextMovL - Return a zero-extending vector move low node.
4506 ///
4507 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4508                             SDValue SrcOp, SelectionDAG &DAG,
4509                             const X86Subtarget *Subtarget, DebugLoc dl) {
4510   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4511     LoadSDNode *LD = NULL;
4512     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4513       LD = dyn_cast<LoadSDNode>(SrcOp);
4514     if (!LD) {
4515       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4516       // instead.
4517       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4518       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4519           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4520           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4521           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4522         // PR2108
4523         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4524         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4525                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4526                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4527                                                    OpVT,
4528                                                    SrcOp.getOperand(0)
4529                                                           .getOperand(0))));
4530       }
4531     }
4532   }
4533
4534   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4535                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4536                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4537                                              OpVT, SrcOp)));
4538 }
4539
4540 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4541 /// shuffles.
4542 static SDValue
4543 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4544   SDValue V1 = SVOp->getOperand(0);
4545   SDValue V2 = SVOp->getOperand(1);
4546   DebugLoc dl = SVOp->getDebugLoc();
4547   EVT VT = SVOp->getValueType(0);
4548
4549   SmallVector<std::pair<int, int>, 8> Locs;
4550   Locs.resize(4);
4551   SmallVector<int, 8> Mask1(4U, -1);
4552   SmallVector<int, 8> PermMask;
4553   SVOp->getMask(PermMask);
4554
4555   unsigned NumHi = 0;
4556   unsigned NumLo = 0;
4557   for (unsigned i = 0; i != 4; ++i) {
4558     int Idx = PermMask[i];
4559     if (Idx < 0) {
4560       Locs[i] = std::make_pair(-1, -1);
4561     } else {
4562       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4563       if (Idx < 4) {
4564         Locs[i] = std::make_pair(0, NumLo);
4565         Mask1[NumLo] = Idx;
4566         NumLo++;
4567       } else {
4568         Locs[i] = std::make_pair(1, NumHi);
4569         if (2+NumHi < 4)
4570           Mask1[2+NumHi] = Idx;
4571         NumHi++;
4572       }
4573     }
4574   }
4575
4576   if (NumLo <= 2 && NumHi <= 2) {
4577     // If no more than two elements come from either vector. This can be
4578     // implemented with two shuffles. First shuffle gather the elements.
4579     // The second shuffle, which takes the first shuffle as both of its
4580     // vector operands, put the elements into the right order.
4581     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4582
4583     SmallVector<int, 8> Mask2(4U, -1);
4584
4585     for (unsigned i = 0; i != 4; ++i) {
4586       if (Locs[i].first == -1)
4587         continue;
4588       else {
4589         unsigned Idx = (i < 2) ? 0 : 4;
4590         Idx += Locs[i].first * 2 + Locs[i].second;
4591         Mask2[i] = Idx;
4592       }
4593     }
4594
4595     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4596   } else if (NumLo == 3 || NumHi == 3) {
4597     // Otherwise, we must have three elements from one vector, call it X, and
4598     // one element from the other, call it Y.  First, use a shufps to build an
4599     // intermediate vector with the one element from Y and the element from X
4600     // that will be in the same half in the final destination (the indexes don't
4601     // matter). Then, use a shufps to build the final vector, taking the half
4602     // containing the element from Y from the intermediate, and the other half
4603     // from X.
4604     if (NumHi == 3) {
4605       // Normalize it so the 3 elements come from V1.
4606       CommuteVectorShuffleMask(PermMask, VT);
4607       std::swap(V1, V2);
4608     }
4609
4610     // Find the element from V2.
4611     unsigned HiIndex;
4612     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4613       int Val = PermMask[HiIndex];
4614       if (Val < 0)
4615         continue;
4616       if (Val >= 4)
4617         break;
4618     }
4619
4620     Mask1[0] = PermMask[HiIndex];
4621     Mask1[1] = -1;
4622     Mask1[2] = PermMask[HiIndex^1];
4623     Mask1[3] = -1;
4624     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4625
4626     if (HiIndex >= 2) {
4627       Mask1[0] = PermMask[0];
4628       Mask1[1] = PermMask[1];
4629       Mask1[2] = HiIndex & 1 ? 6 : 4;
4630       Mask1[3] = HiIndex & 1 ? 4 : 6;
4631       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4632     } else {
4633       Mask1[0] = HiIndex & 1 ? 2 : 0;
4634       Mask1[1] = HiIndex & 1 ? 0 : 2;
4635       Mask1[2] = PermMask[2];
4636       Mask1[3] = PermMask[3];
4637       if (Mask1[2] >= 0)
4638         Mask1[2] += 4;
4639       if (Mask1[3] >= 0)
4640         Mask1[3] += 4;
4641       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4642     }
4643   }
4644
4645   // Break it into (shuffle shuffle_hi, shuffle_lo).
4646   Locs.clear();
4647   SmallVector<int,8> LoMask(4U, -1);
4648   SmallVector<int,8> HiMask(4U, -1);
4649
4650   SmallVector<int,8> *MaskPtr = &LoMask;
4651   unsigned MaskIdx = 0;
4652   unsigned LoIdx = 0;
4653   unsigned HiIdx = 2;
4654   for (unsigned i = 0; i != 4; ++i) {
4655     if (i == 2) {
4656       MaskPtr = &HiMask;
4657       MaskIdx = 1;
4658       LoIdx = 0;
4659       HiIdx = 2;
4660     }
4661     int Idx = PermMask[i];
4662     if (Idx < 0) {
4663       Locs[i] = std::make_pair(-1, -1);
4664     } else if (Idx < 4) {
4665       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4666       (*MaskPtr)[LoIdx] = Idx;
4667       LoIdx++;
4668     } else {
4669       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4670       (*MaskPtr)[HiIdx] = Idx;
4671       HiIdx++;
4672     }
4673   }
4674
4675   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4676   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4677   SmallVector<int, 8> MaskOps;
4678   for (unsigned i = 0; i != 4; ++i) {
4679     if (Locs[i].first == -1) {
4680       MaskOps.push_back(-1);
4681     } else {
4682       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4683       MaskOps.push_back(Idx);
4684     }
4685   }
4686   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4687 }
4688
4689 SDValue
4690 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4691   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4692   SDValue V1 = Op.getOperand(0);
4693   SDValue V2 = Op.getOperand(1);
4694   EVT VT = Op.getValueType();
4695   DebugLoc dl = Op.getDebugLoc();
4696   unsigned NumElems = VT.getVectorNumElements();
4697   bool isMMX = VT.getSizeInBits() == 64;
4698   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4699   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4700   bool V1IsSplat = false;
4701   bool V2IsSplat = false;
4702
4703   if (isZeroShuffle(SVOp))
4704     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4705
4706   // Promote splats to v4f32.
4707   if (SVOp->isSplat()) {
4708     if (isMMX || NumElems < 4)
4709       return Op;
4710     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4711   }
4712
4713   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4714   // do it!
4715   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4716     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4717     if (NewOp.getNode())
4718       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4719                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4720   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4721     // FIXME: Figure out a cleaner way to do this.
4722     // Try to make use of movq to zero out the top part.
4723     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4724       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4725       if (NewOp.getNode()) {
4726         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4727           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4728                               DAG, Subtarget, dl);
4729       }
4730     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4731       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4732       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4733         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4734                             DAG, Subtarget, dl);
4735     }
4736   }
4737
4738   if (X86::isPSHUFDMask(SVOp))
4739     return Op;
4740
4741   // Check if this can be converted into a logical shift.
4742   bool isLeft = false;
4743   unsigned ShAmt = 0;
4744   SDValue ShVal;
4745   bool isShift = getSubtarget()->hasSSE2() &&
4746     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4747   if (isShift && ShVal.hasOneUse()) {
4748     // If the shifted value has multiple uses, it may be cheaper to use
4749     // v_set0 + movlhps or movhlps, etc.
4750     EVT EltVT = VT.getVectorElementType();
4751     ShAmt *= EltVT.getSizeInBits();
4752     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4753   }
4754
4755   if (X86::isMOVLMask(SVOp)) {
4756     if (V1IsUndef)
4757       return V2;
4758     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4759       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4760     if (!isMMX)
4761       return Op;
4762   }
4763
4764   // FIXME: fold these into legal mask.
4765   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4766                  X86::isMOVSLDUPMask(SVOp) ||
4767                  X86::isMOVHLPSMask(SVOp) ||
4768                  X86::isMOVLHPSMask(SVOp) ||
4769                  X86::isMOVLPMask(SVOp)))
4770     return Op;
4771
4772   if (ShouldXformToMOVHLPS(SVOp) ||
4773       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4774     return CommuteVectorShuffle(SVOp, DAG);
4775
4776   if (isShift) {
4777     // No better options. Use a vshl / vsrl.
4778     EVT EltVT = VT.getVectorElementType();
4779     ShAmt *= EltVT.getSizeInBits();
4780     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4781   }
4782
4783   bool Commuted = false;
4784   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4785   // 1,1,1,1 -> v8i16 though.
4786   V1IsSplat = isSplatVector(V1.getNode());
4787   V2IsSplat = isSplatVector(V2.getNode());
4788
4789   // Canonicalize the splat or undef, if present, to be on the RHS.
4790   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4791     Op = CommuteVectorShuffle(SVOp, DAG);
4792     SVOp = cast<ShuffleVectorSDNode>(Op);
4793     V1 = SVOp->getOperand(0);
4794     V2 = SVOp->getOperand(1);
4795     std::swap(V1IsSplat, V2IsSplat);
4796     std::swap(V1IsUndef, V2IsUndef);
4797     Commuted = true;
4798   }
4799
4800   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4801     // Shuffling low element of v1 into undef, just return v1.
4802     if (V2IsUndef)
4803       return V1;
4804     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4805     // the instruction selector will not match, so get a canonical MOVL with
4806     // swapped operands to undo the commute.
4807     return getMOVL(DAG, dl, VT, V2, V1);
4808   }
4809
4810   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4811       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4812       X86::isUNPCKLMask(SVOp) ||
4813       X86::isUNPCKHMask(SVOp))
4814     return Op;
4815
4816   if (V2IsSplat) {
4817     // Normalize mask so all entries that point to V2 points to its first
4818     // element then try to match unpck{h|l} again. If match, return a
4819     // new vector_shuffle with the corrected mask.
4820     SDValue NewMask = NormalizeMask(SVOp, DAG);
4821     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4822     if (NSVOp != SVOp) {
4823       if (X86::isUNPCKLMask(NSVOp, true)) {
4824         return NewMask;
4825       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4826         return NewMask;
4827       }
4828     }
4829   }
4830
4831   if (Commuted) {
4832     // Commute is back and try unpck* again.
4833     // FIXME: this seems wrong.
4834     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4835     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4836     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4837         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4838         X86::isUNPCKLMask(NewSVOp) ||
4839         X86::isUNPCKHMask(NewSVOp))
4840       return NewOp;
4841   }
4842
4843   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4844
4845   // Normalize the node to match x86 shuffle ops if needed
4846   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4847     return CommuteVectorShuffle(SVOp, DAG);
4848
4849   // Check for legal shuffle and return?
4850   SmallVector<int, 16> PermMask;
4851   SVOp->getMask(PermMask);
4852   if (isShuffleMaskLegal(PermMask, VT))
4853     return Op;
4854
4855   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4856   if (VT == MVT::v8i16) {
4857     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4858     if (NewOp.getNode())
4859       return NewOp;
4860   }
4861
4862   if (VT == MVT::v16i8) {
4863     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4864     if (NewOp.getNode())
4865       return NewOp;
4866   }
4867
4868   // Handle all 4 wide cases with a number of shuffles except for MMX.
4869   if (NumElems == 4 && !isMMX)
4870     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4871
4872   return SDValue();
4873 }
4874
4875 SDValue
4876 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4877                                                 SelectionDAG &DAG) const {
4878   EVT VT = Op.getValueType();
4879   DebugLoc dl = Op.getDebugLoc();
4880   if (VT.getSizeInBits() == 8) {
4881     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4882                                     Op.getOperand(0), Op.getOperand(1));
4883     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4884                                     DAG.getValueType(VT));
4885     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4886   } else if (VT.getSizeInBits() == 16) {
4887     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4888     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4889     if (Idx == 0)
4890       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4891                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4892                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4893                                                  MVT::v4i32,
4894                                                  Op.getOperand(0)),
4895                                      Op.getOperand(1)));
4896     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4897                                     Op.getOperand(0), Op.getOperand(1));
4898     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4899                                     DAG.getValueType(VT));
4900     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4901   } else if (VT == MVT::f32) {
4902     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4903     // the result back to FR32 register. It's only worth matching if the
4904     // result has a single use which is a store or a bitcast to i32.  And in
4905     // the case of a store, it's not worth it if the index is a constant 0,
4906     // because a MOVSSmr can be used instead, which is smaller and faster.
4907     if (!Op.hasOneUse())
4908       return SDValue();
4909     SDNode *User = *Op.getNode()->use_begin();
4910     if ((User->getOpcode() != ISD::STORE ||
4911          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4912           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4913         (User->getOpcode() != ISD::BIT_CONVERT ||
4914          User->getValueType(0) != MVT::i32))
4915       return SDValue();
4916     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4917                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4918                                               Op.getOperand(0)),
4919                                               Op.getOperand(1));
4920     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4921   } else if (VT == MVT::i32) {
4922     // ExtractPS works with constant index.
4923     if (isa<ConstantSDNode>(Op.getOperand(1)))
4924       return Op;
4925   }
4926   return SDValue();
4927 }
4928
4929
4930 SDValue
4931 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
4932                                            SelectionDAG &DAG) const {
4933   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4934     return SDValue();
4935
4936   if (Subtarget->hasSSE41()) {
4937     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4938     if (Res.getNode())
4939       return Res;
4940   }
4941
4942   EVT VT = Op.getValueType();
4943   DebugLoc dl = Op.getDebugLoc();
4944   // TODO: handle v16i8.
4945   if (VT.getSizeInBits() == 16) {
4946     SDValue Vec = Op.getOperand(0);
4947     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4948     if (Idx == 0)
4949       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4950                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4951                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4952                                                  MVT::v4i32, Vec),
4953                                      Op.getOperand(1)));
4954     // Transform it so it match pextrw which produces a 32-bit result.
4955     EVT EltVT = MVT::i32;
4956     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4957                                     Op.getOperand(0), Op.getOperand(1));
4958     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4959                                     DAG.getValueType(VT));
4960     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4961   } else if (VT.getSizeInBits() == 32) {
4962     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4963     if (Idx == 0)
4964       return Op;
4965
4966     // SHUFPS the element to the lowest double word, then movss.
4967     int Mask[4] = { Idx, -1, -1, -1 };
4968     EVT VVT = Op.getOperand(0).getValueType();
4969     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4970                                        DAG.getUNDEF(VVT), Mask);
4971     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4972                        DAG.getIntPtrConstant(0));
4973   } else if (VT.getSizeInBits() == 64) {
4974     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4975     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4976     //        to match extract_elt for f64.
4977     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4978     if (Idx == 0)
4979       return Op;
4980
4981     // UNPCKHPD the element to the lowest double word, then movsd.
4982     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4983     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4984     int Mask[2] = { 1, -1 };
4985     EVT VVT = Op.getOperand(0).getValueType();
4986     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4987                                        DAG.getUNDEF(VVT), Mask);
4988     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4989                        DAG.getIntPtrConstant(0));
4990   }
4991
4992   return SDValue();
4993 }
4994
4995 SDValue
4996 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
4997                                                SelectionDAG &DAG) const {
4998   EVT VT = Op.getValueType();
4999   EVT EltVT = VT.getVectorElementType();
5000   DebugLoc dl = Op.getDebugLoc();
5001
5002   SDValue N0 = Op.getOperand(0);
5003   SDValue N1 = Op.getOperand(1);
5004   SDValue N2 = Op.getOperand(2);
5005
5006   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5007       isa<ConstantSDNode>(N2)) {
5008     unsigned Opc;
5009     if (VT == MVT::v8i16)
5010       Opc = X86ISD::PINSRW;
5011     else if (VT == MVT::v4i16)
5012       Opc = X86ISD::MMX_PINSRW;
5013     else if (VT == MVT::v16i8)
5014       Opc = X86ISD::PINSRB;
5015     else
5016       Opc = X86ISD::PINSRB;
5017
5018     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5019     // argument.
5020     if (N1.getValueType() != MVT::i32)
5021       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5022     if (N2.getValueType() != MVT::i32)
5023       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5024     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5025   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5026     // Bits [7:6] of the constant are the source select.  This will always be
5027     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5028     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5029     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5030     // Bits [5:4] of the constant are the destination select.  This is the
5031     //  value of the incoming immediate.
5032     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5033     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5034     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5035     // Create this as a scalar to vector..
5036     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5037     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5038   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5039     // PINSR* works with constant index.
5040     return Op;
5041   }
5042   return SDValue();
5043 }
5044
5045 SDValue
5046 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5047   EVT VT = Op.getValueType();
5048   EVT EltVT = VT.getVectorElementType();
5049
5050   if (Subtarget->hasSSE41())
5051     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5052
5053   if (EltVT == MVT::i8)
5054     return SDValue();
5055
5056   DebugLoc dl = Op.getDebugLoc();
5057   SDValue N0 = Op.getOperand(0);
5058   SDValue N1 = Op.getOperand(1);
5059   SDValue N2 = Op.getOperand(2);
5060
5061   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5062     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5063     // as its second argument.
5064     if (N1.getValueType() != MVT::i32)
5065       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5066     if (N2.getValueType() != MVT::i32)
5067       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5068     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5069                        dl, VT, N0, N1, N2);
5070   }
5071   return SDValue();
5072 }
5073
5074 SDValue
5075 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5076   DebugLoc dl = Op.getDebugLoc();
5077   if (Op.getValueType() == MVT::v2f32)
5078     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
5079                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
5080                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
5081                                                Op.getOperand(0))));
5082
5083   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
5084     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5085
5086   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5087   EVT VT = MVT::v2i32;
5088   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5089   default: break;
5090   case MVT::v16i8:
5091   case MVT::v8i16:
5092     VT = MVT::v4i32;
5093     break;
5094   }
5095   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5096                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5097 }
5098
5099 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5100 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5101 // one of the above mentioned nodes. It has to be wrapped because otherwise
5102 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5103 // be used to form addressing mode. These wrapped nodes will be selected
5104 // into MOV32ri.
5105 SDValue
5106 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5107   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5108
5109   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5110   // global base reg.
5111   unsigned char OpFlag = 0;
5112   unsigned WrapperKind = X86ISD::Wrapper;
5113   CodeModel::Model M = getTargetMachine().getCodeModel();
5114
5115   if (Subtarget->isPICStyleRIPRel() &&
5116       (M == CodeModel::Small || M == CodeModel::Kernel))
5117     WrapperKind = X86ISD::WrapperRIP;
5118   else if (Subtarget->isPICStyleGOT())
5119     OpFlag = X86II::MO_GOTOFF;
5120   else if (Subtarget->isPICStyleStubPIC())
5121     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5122
5123   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5124                                              CP->getAlignment(),
5125                                              CP->getOffset(), OpFlag);
5126   DebugLoc DL = CP->getDebugLoc();
5127   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5128   // With PIC, the address is actually $g + Offset.
5129   if (OpFlag) {
5130     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5131                          DAG.getNode(X86ISD::GlobalBaseReg,
5132                                      DebugLoc(), getPointerTy()),
5133                          Result);
5134   }
5135
5136   return Result;
5137 }
5138
5139 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5140   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5141
5142   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5143   // global base reg.
5144   unsigned char OpFlag = 0;
5145   unsigned WrapperKind = X86ISD::Wrapper;
5146   CodeModel::Model M = getTargetMachine().getCodeModel();
5147
5148   if (Subtarget->isPICStyleRIPRel() &&
5149       (M == CodeModel::Small || M == CodeModel::Kernel))
5150     WrapperKind = X86ISD::WrapperRIP;
5151   else if (Subtarget->isPICStyleGOT())
5152     OpFlag = X86II::MO_GOTOFF;
5153   else if (Subtarget->isPICStyleStubPIC())
5154     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5155
5156   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5157                                           OpFlag);
5158   DebugLoc DL = JT->getDebugLoc();
5159   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5160
5161   // With PIC, the address is actually $g + Offset.
5162   if (OpFlag) {
5163     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5164                          DAG.getNode(X86ISD::GlobalBaseReg,
5165                                      DebugLoc(), getPointerTy()),
5166                          Result);
5167   }
5168
5169   return Result;
5170 }
5171
5172 SDValue
5173 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5174   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5175
5176   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5177   // global base reg.
5178   unsigned char OpFlag = 0;
5179   unsigned WrapperKind = X86ISD::Wrapper;
5180   CodeModel::Model M = getTargetMachine().getCodeModel();
5181
5182   if (Subtarget->isPICStyleRIPRel() &&
5183       (M == CodeModel::Small || M == CodeModel::Kernel))
5184     WrapperKind = X86ISD::WrapperRIP;
5185   else if (Subtarget->isPICStyleGOT())
5186     OpFlag = X86II::MO_GOTOFF;
5187   else if (Subtarget->isPICStyleStubPIC())
5188     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5189
5190   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5191
5192   DebugLoc DL = Op.getDebugLoc();
5193   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5194
5195
5196   // With PIC, the address is actually $g + Offset.
5197   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5198       !Subtarget->is64Bit()) {
5199     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5200                          DAG.getNode(X86ISD::GlobalBaseReg,
5201                                      DebugLoc(), getPointerTy()),
5202                          Result);
5203   }
5204
5205   return Result;
5206 }
5207
5208 SDValue
5209 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5210   // Create the TargetBlockAddressAddress node.
5211   unsigned char OpFlags =
5212     Subtarget->ClassifyBlockAddressReference();
5213   CodeModel::Model M = getTargetMachine().getCodeModel();
5214   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5215   DebugLoc dl = Op.getDebugLoc();
5216   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5217                                        /*isTarget=*/true, OpFlags);
5218
5219   if (Subtarget->isPICStyleRIPRel() &&
5220       (M == CodeModel::Small || M == CodeModel::Kernel))
5221     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5222   else
5223     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5224
5225   // With PIC, the address is actually $g + Offset.
5226   if (isGlobalRelativeToPICBase(OpFlags)) {
5227     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5228                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5229                          Result);
5230   }
5231
5232   return Result;
5233 }
5234
5235 SDValue
5236 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5237                                       int64_t Offset,
5238                                       SelectionDAG &DAG) const {
5239   // Create the TargetGlobalAddress node, folding in the constant
5240   // offset if it is legal.
5241   unsigned char OpFlags =
5242     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5243   CodeModel::Model M = getTargetMachine().getCodeModel();
5244   SDValue Result;
5245   if (OpFlags == X86II::MO_NO_FLAG &&
5246       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5247     // A direct static reference to a global.
5248     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5249     Offset = 0;
5250   } else {
5251     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5252   }
5253
5254   if (Subtarget->isPICStyleRIPRel() &&
5255       (M == CodeModel::Small || M == CodeModel::Kernel))
5256     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5257   else
5258     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5259
5260   // With PIC, the address is actually $g + Offset.
5261   if (isGlobalRelativeToPICBase(OpFlags)) {
5262     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5263                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5264                          Result);
5265   }
5266
5267   // For globals that require a load from a stub to get the address, emit the
5268   // load.
5269   if (isGlobalStubReference(OpFlags))
5270     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5271                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5272
5273   // If there was a non-zero offset that we didn't fold, create an explicit
5274   // addition for it.
5275   if (Offset != 0)
5276     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5277                          DAG.getConstant(Offset, getPointerTy()));
5278
5279   return Result;
5280 }
5281
5282 SDValue
5283 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5284   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5285   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5286   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5287 }
5288
5289 static SDValue
5290 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5291            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5292            unsigned char OperandFlags) {
5293   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5294   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5295   DebugLoc dl = GA->getDebugLoc();
5296   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5297                                            GA->getValueType(0),
5298                                            GA->getOffset(),
5299                                            OperandFlags);
5300   if (InFlag) {
5301     SDValue Ops[] = { Chain,  TGA, *InFlag };
5302     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5303   } else {
5304     SDValue Ops[]  = { Chain, TGA };
5305     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5306   }
5307
5308   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5309   MFI->setAdjustsStack(true);
5310
5311   SDValue Flag = Chain.getValue(1);
5312   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5313 }
5314
5315 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5316 static SDValue
5317 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5318                                 const EVT PtrVT) {
5319   SDValue InFlag;
5320   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5321   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5322                                      DAG.getNode(X86ISD::GlobalBaseReg,
5323                                                  DebugLoc(), PtrVT), InFlag);
5324   InFlag = Chain.getValue(1);
5325
5326   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5327 }
5328
5329 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5330 static SDValue
5331 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5332                                 const EVT PtrVT) {
5333   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5334                     X86::RAX, X86II::MO_TLSGD);
5335 }
5336
5337 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5338 // "local exec" model.
5339 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5340                                    const EVT PtrVT, TLSModel::Model model,
5341                                    bool is64Bit) {
5342   DebugLoc dl = GA->getDebugLoc();
5343   // Get the Thread Pointer
5344   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5345                              DebugLoc(), PtrVT,
5346                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5347                                              MVT::i32));
5348
5349   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5350                                       NULL, 0, false, false, 0);
5351
5352   unsigned char OperandFlags = 0;
5353   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5354   // initialexec.
5355   unsigned WrapperKind = X86ISD::Wrapper;
5356   if (model == TLSModel::LocalExec) {
5357     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5358   } else if (is64Bit) {
5359     assert(model == TLSModel::InitialExec);
5360     OperandFlags = X86II::MO_GOTTPOFF;
5361     WrapperKind = X86ISD::WrapperRIP;
5362   } else {
5363     assert(model == TLSModel::InitialExec);
5364     OperandFlags = X86II::MO_INDNTPOFF;
5365   }
5366
5367   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5368   // exec)
5369   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5370                                            GA->getOffset(), OperandFlags);
5371   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5372
5373   if (model == TLSModel::InitialExec)
5374     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5375                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5376
5377   // The address of the thread local variable is the add of the thread
5378   // pointer with the offset of the variable.
5379   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5380 }
5381
5382 SDValue
5383 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5384   // TODO: implement the "local dynamic" model
5385   // TODO: implement the "initial exec"model for pic executables
5386   assert(Subtarget->isTargetELF() &&
5387          "TLS not implemented for non-ELF targets");
5388   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5389   const GlobalValue *GV = GA->getGlobal();
5390
5391   // If GV is an alias then use the aliasee for determining
5392   // thread-localness.
5393   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5394     GV = GA->resolveAliasedGlobal(false);
5395
5396   TLSModel::Model model = getTLSModel(GV,
5397                                       getTargetMachine().getRelocationModel());
5398
5399   switch (model) {
5400   case TLSModel::GeneralDynamic:
5401   case TLSModel::LocalDynamic: // not implemented
5402     if (Subtarget->is64Bit())
5403       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5404     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5405
5406   case TLSModel::InitialExec:
5407   case TLSModel::LocalExec:
5408     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5409                                Subtarget->is64Bit());
5410   }
5411
5412   llvm_unreachable("Unreachable");
5413   return SDValue();
5414 }
5415
5416
5417 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5418 /// take a 2 x i32 value to shift plus a shift amount.
5419 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5420   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5421   EVT VT = Op.getValueType();
5422   unsigned VTBits = VT.getSizeInBits();
5423   DebugLoc dl = Op.getDebugLoc();
5424   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5425   SDValue ShOpLo = Op.getOperand(0);
5426   SDValue ShOpHi = Op.getOperand(1);
5427   SDValue ShAmt  = Op.getOperand(2);
5428   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5429                                      DAG.getConstant(VTBits - 1, MVT::i8))
5430                        : DAG.getConstant(0, VT);
5431
5432   SDValue Tmp2, Tmp3;
5433   if (Op.getOpcode() == ISD::SHL_PARTS) {
5434     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5435     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5436   } else {
5437     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5438     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5439   }
5440
5441   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5442                                 DAG.getConstant(VTBits, MVT::i8));
5443   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5444                              AndNode, DAG.getConstant(0, MVT::i8));
5445
5446   SDValue Hi, Lo;
5447   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5448   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5449   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5450
5451   if (Op.getOpcode() == ISD::SHL_PARTS) {
5452     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5453     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5454   } else {
5455     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5456     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5457   }
5458
5459   SDValue Ops[2] = { Lo, Hi };
5460   return DAG.getMergeValues(Ops, 2, dl);
5461 }
5462
5463 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5464                                            SelectionDAG &DAG) const {
5465   EVT SrcVT = Op.getOperand(0).getValueType();
5466
5467   if (SrcVT.isVector()) {
5468     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5469       return Op;
5470     }
5471     return SDValue();
5472   }
5473
5474   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5475          "Unknown SINT_TO_FP to lower!");
5476
5477   // These are really Legal; return the operand so the caller accepts it as
5478   // Legal.
5479   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5480     return Op;
5481   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5482       Subtarget->is64Bit()) {
5483     return Op;
5484   }
5485
5486   DebugLoc dl = Op.getDebugLoc();
5487   unsigned Size = SrcVT.getSizeInBits()/8;
5488   MachineFunction &MF = DAG.getMachineFunction();
5489   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5490   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5491   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5492                                StackSlot,
5493                                PseudoSourceValue::getFixedStack(SSFI), 0,
5494                                false, false, 0);
5495   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5496 }
5497
5498 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5499                                      SDValue StackSlot,
5500                                      SelectionDAG &DAG) const {
5501   // Build the FILD
5502   DebugLoc dl = Op.getDebugLoc();
5503   SDVTList Tys;
5504   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5505   if (useSSE)
5506     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5507   else
5508     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5509   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5510   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5511                                Tys, Ops, array_lengthof(Ops));
5512
5513   if (useSSE) {
5514     Chain = Result.getValue(1);
5515     SDValue InFlag = Result.getValue(2);
5516
5517     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5518     // shouldn't be necessary except that RFP cannot be live across
5519     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5520     MachineFunction &MF = DAG.getMachineFunction();
5521     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5522     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5523     Tys = DAG.getVTList(MVT::Other);
5524     SDValue Ops[] = {
5525       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5526     };
5527     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5528     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5529                          PseudoSourceValue::getFixedStack(SSFI), 0,
5530                          false, false, 0);
5531   }
5532
5533   return Result;
5534 }
5535
5536 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5537 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5538                                                SelectionDAG &DAG) const {
5539   // This algorithm is not obvious. Here it is in C code, more or less:
5540   /*
5541     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5542       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5543       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5544
5545       // Copy ints to xmm registers.
5546       __m128i xh = _mm_cvtsi32_si128( hi );
5547       __m128i xl = _mm_cvtsi32_si128( lo );
5548
5549       // Combine into low half of a single xmm register.
5550       __m128i x = _mm_unpacklo_epi32( xh, xl );
5551       __m128d d;
5552       double sd;
5553
5554       // Merge in appropriate exponents to give the integer bits the right
5555       // magnitude.
5556       x = _mm_unpacklo_epi32( x, exp );
5557
5558       // Subtract away the biases to deal with the IEEE-754 double precision
5559       // implicit 1.
5560       d = _mm_sub_pd( (__m128d) x, bias );
5561
5562       // All conversions up to here are exact. The correctly rounded result is
5563       // calculated using the current rounding mode using the following
5564       // horizontal add.
5565       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5566       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5567                                 // store doesn't really need to be here (except
5568                                 // maybe to zero the other double)
5569       return sd;
5570     }
5571   */
5572
5573   DebugLoc dl = Op.getDebugLoc();
5574   LLVMContext *Context = DAG.getContext();
5575
5576   // Build some magic constants.
5577   std::vector<Constant*> CV0;
5578   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5579   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5580   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5581   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5582   Constant *C0 = ConstantVector::get(CV0);
5583   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5584
5585   std::vector<Constant*> CV1;
5586   CV1.push_back(
5587     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5588   CV1.push_back(
5589     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5590   Constant *C1 = ConstantVector::get(CV1);
5591   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5592
5593   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5594                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5595                                         Op.getOperand(0),
5596                                         DAG.getIntPtrConstant(1)));
5597   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5598                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5599                                         Op.getOperand(0),
5600                                         DAG.getIntPtrConstant(0)));
5601   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5602   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5603                               PseudoSourceValue::getConstantPool(), 0,
5604                               false, false, 16);
5605   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5606   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5607   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5608                               PseudoSourceValue::getConstantPool(), 0,
5609                               false, false, 16);
5610   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5611
5612   // Add the halves; easiest way is to swap them into another reg first.
5613   int ShufMask[2] = { 1, -1 };
5614   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5615                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5616   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5617   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5618                      DAG.getIntPtrConstant(0));
5619 }
5620
5621 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5622 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5623                                                SelectionDAG &DAG) const {
5624   DebugLoc dl = Op.getDebugLoc();
5625   // FP constant to bias correct the final result.
5626   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5627                                    MVT::f64);
5628
5629   // Load the 32-bit value into an XMM register.
5630   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5631                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5632                                          Op.getOperand(0),
5633                                          DAG.getIntPtrConstant(0)));
5634
5635   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5636                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5637                      DAG.getIntPtrConstant(0));
5638
5639   // Or the load with the bias.
5640   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5641                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5642                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5643                                                    MVT::v2f64, Load)),
5644                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5645                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5646                                                    MVT::v2f64, Bias)));
5647   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5648                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5649                    DAG.getIntPtrConstant(0));
5650
5651   // Subtract the bias.
5652   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5653
5654   // Handle final rounding.
5655   EVT DestVT = Op.getValueType();
5656
5657   if (DestVT.bitsLT(MVT::f64)) {
5658     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5659                        DAG.getIntPtrConstant(0));
5660   } else if (DestVT.bitsGT(MVT::f64)) {
5661     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5662   }
5663
5664   // Handle final rounding.
5665   return Sub;
5666 }
5667
5668 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5669                                            SelectionDAG &DAG) const {
5670   SDValue N0 = Op.getOperand(0);
5671   DebugLoc dl = Op.getDebugLoc();
5672
5673   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5674   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5675   // the optimization here.
5676   if (DAG.SignBitIsZero(N0))
5677     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5678
5679   EVT SrcVT = N0.getValueType();
5680   EVT DstVT = Op.getValueType();
5681   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5682     return LowerUINT_TO_FP_i64(Op, DAG);
5683   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5684     return LowerUINT_TO_FP_i32(Op, DAG);
5685
5686   // Make a 64-bit buffer, and use it to build an FILD.
5687   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5688   if (SrcVT == MVT::i32) {
5689     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5690     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5691                                      getPointerTy(), StackSlot, WordOff);
5692     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5693                                   StackSlot, NULL, 0, false, false, 0);
5694     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5695                                   OffsetSlot, NULL, 0, false, false, 0);
5696     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5697     return Fild;
5698   }
5699
5700   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5701   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5702                                 StackSlot, NULL, 0, false, false, 0);
5703   // For i64 source, we need to add the appropriate power of 2 if the input
5704   // was negative.  This is the same as the optimization in
5705   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5706   // we must be careful to do the computation in x87 extended precision, not
5707   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5708   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5709   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5710   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5711
5712   APInt FF(32, 0x5F800000ULL);
5713
5714   // Check whether the sign bit is set.
5715   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5716                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5717                                  ISD::SETLT);
5718
5719   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5720   SDValue FudgePtr = DAG.getConstantPool(
5721                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5722                                          getPointerTy());
5723
5724   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5725   SDValue Zero = DAG.getIntPtrConstant(0);
5726   SDValue Four = DAG.getIntPtrConstant(4);
5727   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5728                                Zero, Four);
5729   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5730
5731   // Load the value out, extending it from f32 to f80.
5732   // FIXME: Avoid the extend by constructing the right constant pool?
5733   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
5734                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5735                                  0, MVT::f32, false, false, 4);
5736   // Extend everything to 80 bits to force it to be done on x87.
5737   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5738   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5739 }
5740
5741 std::pair<SDValue,SDValue> X86TargetLowering::
5742 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5743   DebugLoc dl = Op.getDebugLoc();
5744
5745   EVT DstTy = Op.getValueType();
5746
5747   if (!IsSigned) {
5748     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5749     DstTy = MVT::i64;
5750   }
5751
5752   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5753          DstTy.getSimpleVT() >= MVT::i16 &&
5754          "Unknown FP_TO_SINT to lower!");
5755
5756   // These are really Legal.
5757   if (DstTy == MVT::i32 &&
5758       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5759     return std::make_pair(SDValue(), SDValue());
5760   if (Subtarget->is64Bit() &&
5761       DstTy == MVT::i64 &&
5762       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5763     return std::make_pair(SDValue(), SDValue());
5764
5765   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5766   // stack slot.
5767   MachineFunction &MF = DAG.getMachineFunction();
5768   unsigned MemSize = DstTy.getSizeInBits()/8;
5769   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5770   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5771
5772   unsigned Opc;
5773   switch (DstTy.getSimpleVT().SimpleTy) {
5774   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5775   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5776   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5777   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5778   }
5779
5780   SDValue Chain = DAG.getEntryNode();
5781   SDValue Value = Op.getOperand(0);
5782   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5783     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5784     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5785                          PseudoSourceValue::getFixedStack(SSFI), 0,
5786                          false, false, 0);
5787     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5788     SDValue Ops[] = {
5789       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5790     };
5791     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5792     Chain = Value.getValue(1);
5793     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5794     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5795   }
5796
5797   // Build the FP_TO_INT*_IN_MEM
5798   SDValue Ops[] = { Chain, Value, StackSlot };
5799   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5800
5801   return std::make_pair(FIST, StackSlot);
5802 }
5803
5804 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5805                                            SelectionDAG &DAG) const {
5806   if (Op.getValueType().isVector()) {
5807     if (Op.getValueType() == MVT::v2i32 &&
5808         Op.getOperand(0).getValueType() == MVT::v2f64) {
5809       return Op;
5810     }
5811     return SDValue();
5812   }
5813
5814   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5815   SDValue FIST = Vals.first, StackSlot = Vals.second;
5816   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5817   if (FIST.getNode() == 0) return Op;
5818
5819   // Load the result.
5820   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5821                      FIST, StackSlot, NULL, 0, false, false, 0);
5822 }
5823
5824 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5825                                            SelectionDAG &DAG) const {
5826   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5827   SDValue FIST = Vals.first, StackSlot = Vals.second;
5828   assert(FIST.getNode() && "Unexpected failure");
5829
5830   // Load the result.
5831   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5832                      FIST, StackSlot, NULL, 0, false, false, 0);
5833 }
5834
5835 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5836                                      SelectionDAG &DAG) const {
5837   LLVMContext *Context = DAG.getContext();
5838   DebugLoc dl = Op.getDebugLoc();
5839   EVT VT = Op.getValueType();
5840   EVT EltVT = VT;
5841   if (VT.isVector())
5842     EltVT = VT.getVectorElementType();
5843   std::vector<Constant*> CV;
5844   if (EltVT == MVT::f64) {
5845     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5846     CV.push_back(C);
5847     CV.push_back(C);
5848   } else {
5849     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5850     CV.push_back(C);
5851     CV.push_back(C);
5852     CV.push_back(C);
5853     CV.push_back(C);
5854   }
5855   Constant *C = ConstantVector::get(CV);
5856   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5857   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5858                              PseudoSourceValue::getConstantPool(), 0,
5859                              false, false, 16);
5860   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5861 }
5862
5863 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5864   LLVMContext *Context = DAG.getContext();
5865   DebugLoc dl = Op.getDebugLoc();
5866   EVT VT = Op.getValueType();
5867   EVT EltVT = VT;
5868   if (VT.isVector())
5869     EltVT = VT.getVectorElementType();
5870   std::vector<Constant*> CV;
5871   if (EltVT == MVT::f64) {
5872     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5873     CV.push_back(C);
5874     CV.push_back(C);
5875   } else {
5876     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5877     CV.push_back(C);
5878     CV.push_back(C);
5879     CV.push_back(C);
5880     CV.push_back(C);
5881   }
5882   Constant *C = ConstantVector::get(CV);
5883   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5884   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5885                              PseudoSourceValue::getConstantPool(), 0,
5886                              false, false, 16);
5887   if (VT.isVector()) {
5888     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5889                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5890                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5891                                 Op.getOperand(0)),
5892                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5893   } else {
5894     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5895   }
5896 }
5897
5898 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
5899   LLVMContext *Context = DAG.getContext();
5900   SDValue Op0 = Op.getOperand(0);
5901   SDValue Op1 = Op.getOperand(1);
5902   DebugLoc dl = Op.getDebugLoc();
5903   EVT VT = Op.getValueType();
5904   EVT SrcVT = Op1.getValueType();
5905
5906   // If second operand is smaller, extend it first.
5907   if (SrcVT.bitsLT(VT)) {
5908     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5909     SrcVT = VT;
5910   }
5911   // And if it is bigger, shrink it first.
5912   if (SrcVT.bitsGT(VT)) {
5913     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5914     SrcVT = VT;
5915   }
5916
5917   // At this point the operands and the result should have the same
5918   // type, and that won't be f80 since that is not custom lowered.
5919
5920   // First get the sign bit of second operand.
5921   std::vector<Constant*> CV;
5922   if (SrcVT == MVT::f64) {
5923     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5924     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5925   } else {
5926     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5927     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5928     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5929     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5930   }
5931   Constant *C = ConstantVector::get(CV);
5932   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5933   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5934                               PseudoSourceValue::getConstantPool(), 0,
5935                               false, false, 16);
5936   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5937
5938   // Shift sign bit right or left if the two operands have different types.
5939   if (SrcVT.bitsGT(VT)) {
5940     // Op0 is MVT::f32, Op1 is MVT::f64.
5941     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5942     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5943                           DAG.getConstant(32, MVT::i32));
5944     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5945     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5946                           DAG.getIntPtrConstant(0));
5947   }
5948
5949   // Clear first operand sign bit.
5950   CV.clear();
5951   if (VT == MVT::f64) {
5952     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5953     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5954   } else {
5955     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5956     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5957     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5958     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5959   }
5960   C = ConstantVector::get(CV);
5961   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5962   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5963                               PseudoSourceValue::getConstantPool(), 0,
5964                               false, false, 16);
5965   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5966
5967   // Or the value with the sign bit.
5968   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5969 }
5970
5971 /// Emit nodes that will be selected as "test Op0,Op0", or something
5972 /// equivalent.
5973 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5974                                     SelectionDAG &DAG) const {
5975   DebugLoc dl = Op.getDebugLoc();
5976
5977   // CF and OF aren't always set the way we want. Determine which
5978   // of these we need.
5979   bool NeedCF = false;
5980   bool NeedOF = false;
5981   switch (X86CC) {
5982   case X86::COND_A: case X86::COND_AE:
5983   case X86::COND_B: case X86::COND_BE:
5984     NeedCF = true;
5985     break;
5986   case X86::COND_G: case X86::COND_GE:
5987   case X86::COND_L: case X86::COND_LE:
5988   case X86::COND_O: case X86::COND_NO:
5989     NeedOF = true;
5990     break;
5991   default: break;
5992   }
5993
5994   // See if we can use the EFLAGS value from the operand instead of
5995   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5996   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5997   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5998     unsigned Opcode = 0;
5999     unsigned NumOperands = 0;
6000     switch (Op.getNode()->getOpcode()) {
6001     case ISD::ADD:
6002       // Due to an isel shortcoming, be conservative if this add is
6003       // likely to be selected as part of a load-modify-store
6004       // instruction. When the root node in a match is a store, isel
6005       // doesn't know how to remap non-chain non-flag uses of other
6006       // nodes in the match, such as the ADD in this case. This leads
6007       // to the ADD being left around and reselected, with the result
6008       // being two adds in the output.  Alas, even if none our users
6009       // are stores, that doesn't prove we're O.K.  Ergo, if we have
6010       // any parents that aren't CopyToReg or SETCC, eschew INC/DEC.
6011       // A better fix seems to require climbing the DAG back to the
6012       // root, and it doesn't seem to be worth the effort.
6013       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6014              UE = Op.getNode()->use_end(); UI != UE; ++UI)
6015         if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6016           goto default_case;
6017       if (ConstantSDNode *C =
6018             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6019         // An add of one will be selected as an INC.
6020         if (C->getAPIntValue() == 1) {
6021           Opcode = X86ISD::INC;
6022           NumOperands = 1;
6023           break;
6024         }
6025         // An add of negative one (subtract of one) will be selected as a DEC.
6026         if (C->getAPIntValue().isAllOnesValue()) {
6027           Opcode = X86ISD::DEC;
6028           NumOperands = 1;
6029           break;
6030         }
6031       }
6032       // Otherwise use a regular EFLAGS-setting add.
6033       Opcode = X86ISD::ADD;
6034       NumOperands = 2;
6035       break;
6036     case ISD::AND: {
6037       // If the primary and result isn't used, don't bother using X86ISD::AND,
6038       // because a TEST instruction will be better.
6039       bool NonFlagUse = false;
6040       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6041              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6042         SDNode *User = *UI;
6043         unsigned UOpNo = UI.getOperandNo();
6044         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6045           // Look pass truncate.
6046           UOpNo = User->use_begin().getOperandNo();
6047           User = *User->use_begin();
6048         }
6049         if (User->getOpcode() != ISD::BRCOND &&
6050             User->getOpcode() != ISD::SETCC &&
6051             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6052           NonFlagUse = true;
6053           break;
6054         }
6055       }
6056       if (!NonFlagUse)
6057         break;
6058     }
6059     // FALL THROUGH
6060     case ISD::SUB:
6061     case ISD::OR:
6062     case ISD::XOR:
6063       // Due to the ISEL shortcoming noted above, be conservative if this op is
6064       // likely to be selected as part of a load-modify-store instruction.
6065       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6066            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6067         if (UI->getOpcode() == ISD::STORE)
6068           goto default_case;
6069       // Otherwise use a regular EFLAGS-setting instruction.
6070       switch (Op.getNode()->getOpcode()) {
6071       case ISD::SUB: Opcode = X86ISD::SUB; break;
6072       case ISD::OR:  Opcode = X86ISD::OR;  break;
6073       case ISD::XOR: Opcode = X86ISD::XOR; break;
6074       case ISD::AND: Opcode = X86ISD::AND; break;
6075       default: llvm_unreachable("unexpected operator!");
6076       }
6077       NumOperands = 2;
6078       break;
6079     case X86ISD::ADD:
6080     case X86ISD::SUB:
6081     case X86ISD::INC:
6082     case X86ISD::DEC:
6083     case X86ISD::OR:
6084     case X86ISD::XOR:
6085     case X86ISD::AND:
6086       return SDValue(Op.getNode(), 1);
6087     default:
6088     default_case:
6089       break;
6090     }
6091     if (Opcode != 0) {
6092       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6093       SmallVector<SDValue, 4> Ops;
6094       for (unsigned i = 0; i != NumOperands; ++i)
6095         Ops.push_back(Op.getOperand(i));
6096       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6097       DAG.ReplaceAllUsesWith(Op, New);
6098       return SDValue(New.getNode(), 1);
6099     }
6100   }
6101
6102   // Otherwise just emit a CMP with 0, which is the TEST pattern.
6103   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6104                      DAG.getConstant(0, Op.getValueType()));
6105 }
6106
6107 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6108 /// equivalent.
6109 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6110                                    SelectionDAG &DAG) const {
6111   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6112     if (C->getAPIntValue() == 0)
6113       return EmitTest(Op0, X86CC, DAG);
6114
6115   DebugLoc dl = Op0.getDebugLoc();
6116   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6117 }
6118
6119 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6120 /// if it's possible.
6121 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6122                                      DebugLoc dl, SelectionDAG &DAG) const {
6123   SDValue Op0 = And.getOperand(0);
6124   SDValue Op1 = And.getOperand(1);
6125   if (Op0.getOpcode() == ISD::TRUNCATE)
6126     Op0 = Op0.getOperand(0);
6127   if (Op1.getOpcode() == ISD::TRUNCATE)
6128     Op1 = Op1.getOperand(0);
6129
6130   SDValue LHS, RHS;
6131   if (Op1.getOpcode() == ISD::SHL) {
6132     if (ConstantSDNode *And10C = dyn_cast<ConstantSDNode>(Op1.getOperand(0)))
6133       if (And10C->getZExtValue() == 1) {
6134         LHS = Op0;
6135         RHS = Op1.getOperand(1);
6136       }
6137   } else if (Op0.getOpcode() == ISD::SHL) {
6138     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6139       if (And00C->getZExtValue() == 1) {
6140         LHS = Op1;
6141         RHS = Op0.getOperand(1);
6142       }
6143   } else if (Op1.getOpcode() == ISD::Constant) {
6144     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6145     SDValue AndLHS = Op0;
6146     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6147       LHS = AndLHS.getOperand(0);
6148       RHS = AndLHS.getOperand(1);
6149     }
6150   }
6151
6152   if (LHS.getNode()) {
6153     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6154     // instruction.  Since the shift amount is in-range-or-undefined, we know
6155     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6156     // the encoding for the i16 version is larger than the i32 version.
6157     // Also promote i16 to i32 for performance / code size reason.
6158     if (LHS.getValueType() == MVT::i8 ||
6159         LHS.getValueType() == MVT::i16)
6160       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6161
6162     // If the operand types disagree, extend the shift amount to match.  Since
6163     // BT ignores high bits (like shifts) we can use anyextend.
6164     if (LHS.getValueType() != RHS.getValueType())
6165       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6166
6167     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6168     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6169     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6170                        DAG.getConstant(Cond, MVT::i8), BT);
6171   }
6172
6173   return SDValue();
6174 }
6175
6176 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6177   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6178   SDValue Op0 = Op.getOperand(0);
6179   SDValue Op1 = Op.getOperand(1);
6180   DebugLoc dl = Op.getDebugLoc();
6181   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6182
6183   // Optimize to BT if possible.
6184   // Lower (X & (1 << N)) == 0 to BT(X, N).
6185   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6186   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6187   if (Op0.getOpcode() == ISD::AND &&
6188       Op0.hasOneUse() &&
6189       Op1.getOpcode() == ISD::Constant &&
6190       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
6191       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6192     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6193     if (NewSetCC.getNode())
6194       return NewSetCC;
6195   }
6196
6197   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6198   if (Op0.getOpcode() == X86ISD::SETCC &&
6199       Op1.getOpcode() == ISD::Constant &&
6200       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6201        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6202       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6203     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6204     bool Invert = (CC == ISD::SETNE) ^
6205       cast<ConstantSDNode>(Op1)->isNullValue();
6206     if (Invert)
6207       CCode = X86::GetOppositeBranchCondition(CCode);
6208     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6209                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6210   }
6211
6212   bool isFP = Op1.getValueType().isFloatingPoint();
6213   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6214   if (X86CC == X86::COND_INVALID)
6215     return SDValue();
6216
6217   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6218
6219   // Use sbb x, x to materialize carry bit into a GPR.
6220   if (X86CC == X86::COND_B)
6221     return DAG.getNode(ISD::AND, dl, MVT::i8,
6222                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6223                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6224                        DAG.getConstant(1, MVT::i8));
6225
6226   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6227                      DAG.getConstant(X86CC, MVT::i8), Cond);
6228 }
6229
6230 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6231   SDValue Cond;
6232   SDValue Op0 = Op.getOperand(0);
6233   SDValue Op1 = Op.getOperand(1);
6234   SDValue CC = Op.getOperand(2);
6235   EVT VT = Op.getValueType();
6236   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6237   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6238   DebugLoc dl = Op.getDebugLoc();
6239
6240   if (isFP) {
6241     unsigned SSECC = 8;
6242     EVT VT0 = Op0.getValueType();
6243     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6244     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6245     bool Swap = false;
6246
6247     switch (SetCCOpcode) {
6248     default: break;
6249     case ISD::SETOEQ:
6250     case ISD::SETEQ:  SSECC = 0; break;
6251     case ISD::SETOGT:
6252     case ISD::SETGT: Swap = true; // Fallthrough
6253     case ISD::SETLT:
6254     case ISD::SETOLT: SSECC = 1; break;
6255     case ISD::SETOGE:
6256     case ISD::SETGE: Swap = true; // Fallthrough
6257     case ISD::SETLE:
6258     case ISD::SETOLE: SSECC = 2; break;
6259     case ISD::SETUO:  SSECC = 3; break;
6260     case ISD::SETUNE:
6261     case ISD::SETNE:  SSECC = 4; break;
6262     case ISD::SETULE: Swap = true;
6263     case ISD::SETUGE: SSECC = 5; break;
6264     case ISD::SETULT: Swap = true;
6265     case ISD::SETUGT: SSECC = 6; break;
6266     case ISD::SETO:   SSECC = 7; break;
6267     }
6268     if (Swap)
6269       std::swap(Op0, Op1);
6270
6271     // In the two special cases we can't handle, emit two comparisons.
6272     if (SSECC == 8) {
6273       if (SetCCOpcode == ISD::SETUEQ) {
6274         SDValue UNORD, EQ;
6275         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6276         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6277         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6278       }
6279       else if (SetCCOpcode == ISD::SETONE) {
6280         SDValue ORD, NEQ;
6281         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6282         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6283         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6284       }
6285       llvm_unreachable("Illegal FP comparison");
6286     }
6287     // Handle all other FP comparisons here.
6288     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6289   }
6290
6291   // We are handling one of the integer comparisons here.  Since SSE only has
6292   // GT and EQ comparisons for integer, swapping operands and multiple
6293   // operations may be required for some comparisons.
6294   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6295   bool Swap = false, Invert = false, FlipSigns = false;
6296
6297   switch (VT.getSimpleVT().SimpleTy) {
6298   default: break;
6299   case MVT::v8i8:
6300   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6301   case MVT::v4i16:
6302   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6303   case MVT::v2i32:
6304   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6305   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6306   }
6307
6308   switch (SetCCOpcode) {
6309   default: break;
6310   case ISD::SETNE:  Invert = true;
6311   case ISD::SETEQ:  Opc = EQOpc; break;
6312   case ISD::SETLT:  Swap = true;
6313   case ISD::SETGT:  Opc = GTOpc; break;
6314   case ISD::SETGE:  Swap = true;
6315   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6316   case ISD::SETULT: Swap = true;
6317   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6318   case ISD::SETUGE: Swap = true;
6319   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6320   }
6321   if (Swap)
6322     std::swap(Op0, Op1);
6323
6324   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6325   // bits of the inputs before performing those operations.
6326   if (FlipSigns) {
6327     EVT EltVT = VT.getVectorElementType();
6328     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6329                                       EltVT);
6330     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6331     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6332                                     SignBits.size());
6333     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6334     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6335   }
6336
6337   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6338
6339   // If the logical-not of the result is required, perform that now.
6340   if (Invert)
6341     Result = DAG.getNOT(dl, Result, VT);
6342
6343   return Result;
6344 }
6345
6346 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6347 static bool isX86LogicalCmp(SDValue Op) {
6348   unsigned Opc = Op.getNode()->getOpcode();
6349   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6350     return true;
6351   if (Op.getResNo() == 1 &&
6352       (Opc == X86ISD::ADD ||
6353        Opc == X86ISD::SUB ||
6354        Opc == X86ISD::SMUL ||
6355        Opc == X86ISD::UMUL ||
6356        Opc == X86ISD::INC ||
6357        Opc == X86ISD::DEC ||
6358        Opc == X86ISD::OR ||
6359        Opc == X86ISD::XOR ||
6360        Opc == X86ISD::AND))
6361     return true;
6362
6363   return false;
6364 }
6365
6366 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6367   bool addTest = true;
6368   SDValue Cond  = Op.getOperand(0);
6369   DebugLoc dl = Op.getDebugLoc();
6370   SDValue CC;
6371
6372   if (Cond.getOpcode() == ISD::SETCC) {
6373     SDValue NewCond = LowerSETCC(Cond, DAG);
6374     if (NewCond.getNode())
6375       Cond = NewCond;
6376   }
6377
6378   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6379   SDValue Op1 = Op.getOperand(1);
6380   SDValue Op2 = Op.getOperand(2);
6381   if (Cond.getOpcode() == X86ISD::SETCC &&
6382       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6383     SDValue Cmp = Cond.getOperand(1);
6384     if (Cmp.getOpcode() == X86ISD::CMP) {
6385       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6386       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6387       ConstantSDNode *RHSC =
6388         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6389       if (N1C && N1C->isAllOnesValue() &&
6390           N2C && N2C->isNullValue() &&
6391           RHSC && RHSC->isNullValue()) {
6392         SDValue CmpOp0 = Cmp.getOperand(0);
6393         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6394                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6395         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6396                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6397       }
6398     }
6399   }
6400
6401   // Look pass (and (setcc_carry (cmp ...)), 1).
6402   if (Cond.getOpcode() == ISD::AND &&
6403       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6404     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6405     if (C && C->getAPIntValue() == 1)
6406       Cond = Cond.getOperand(0);
6407   }
6408
6409   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6410   // setting operand in place of the X86ISD::SETCC.
6411   if (Cond.getOpcode() == X86ISD::SETCC ||
6412       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6413     CC = Cond.getOperand(0);
6414
6415     SDValue Cmp = Cond.getOperand(1);
6416     unsigned Opc = Cmp.getOpcode();
6417     EVT VT = Op.getValueType();
6418
6419     bool IllegalFPCMov = false;
6420     if (VT.isFloatingPoint() && !VT.isVector() &&
6421         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6422       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6423
6424     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6425         Opc == X86ISD::BT) { // FIXME
6426       Cond = Cmp;
6427       addTest = false;
6428     }
6429   }
6430
6431   if (addTest) {
6432     // Look pass the truncate.
6433     if (Cond.getOpcode() == ISD::TRUNCATE)
6434       Cond = Cond.getOperand(0);
6435
6436     // We know the result of AND is compared against zero. Try to match
6437     // it to BT.
6438     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6439       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6440       if (NewSetCC.getNode()) {
6441         CC = NewSetCC.getOperand(0);
6442         Cond = NewSetCC.getOperand(1);
6443         addTest = false;
6444       }
6445     }
6446   }
6447
6448   if (addTest) {
6449     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6450     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6451   }
6452
6453   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6454   // condition is true.
6455   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6456   SDValue Ops[] = { Op2, Op1, CC, Cond };
6457   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6458 }
6459
6460 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6461 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6462 // from the AND / OR.
6463 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6464   Opc = Op.getOpcode();
6465   if (Opc != ISD::OR && Opc != ISD::AND)
6466     return false;
6467   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6468           Op.getOperand(0).hasOneUse() &&
6469           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6470           Op.getOperand(1).hasOneUse());
6471 }
6472
6473 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6474 // 1 and that the SETCC node has a single use.
6475 static bool isXor1OfSetCC(SDValue Op) {
6476   if (Op.getOpcode() != ISD::XOR)
6477     return false;
6478   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6479   if (N1C && N1C->getAPIntValue() == 1) {
6480     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6481       Op.getOperand(0).hasOneUse();
6482   }
6483   return false;
6484 }
6485
6486 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6487   bool addTest = true;
6488   SDValue Chain = Op.getOperand(0);
6489   SDValue Cond  = Op.getOperand(1);
6490   SDValue Dest  = Op.getOperand(2);
6491   DebugLoc dl = Op.getDebugLoc();
6492   SDValue CC;
6493
6494   if (Cond.getOpcode() == ISD::SETCC) {
6495     SDValue NewCond = LowerSETCC(Cond, DAG);
6496     if (NewCond.getNode())
6497       Cond = NewCond;
6498   }
6499 #if 0
6500   // FIXME: LowerXALUO doesn't handle these!!
6501   else if (Cond.getOpcode() == X86ISD::ADD  ||
6502            Cond.getOpcode() == X86ISD::SUB  ||
6503            Cond.getOpcode() == X86ISD::SMUL ||
6504            Cond.getOpcode() == X86ISD::UMUL)
6505     Cond = LowerXALUO(Cond, DAG);
6506 #endif
6507
6508   // Look pass (and (setcc_carry (cmp ...)), 1).
6509   if (Cond.getOpcode() == ISD::AND &&
6510       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6511     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6512     if (C && C->getAPIntValue() == 1)
6513       Cond = Cond.getOperand(0);
6514   }
6515
6516   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6517   // setting operand in place of the X86ISD::SETCC.
6518   if (Cond.getOpcode() == X86ISD::SETCC ||
6519       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6520     CC = Cond.getOperand(0);
6521
6522     SDValue Cmp = Cond.getOperand(1);
6523     unsigned Opc = Cmp.getOpcode();
6524     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6525     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6526       Cond = Cmp;
6527       addTest = false;
6528     } else {
6529       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6530       default: break;
6531       case X86::COND_O:
6532       case X86::COND_B:
6533         // These can only come from an arithmetic instruction with overflow,
6534         // e.g. SADDO, UADDO.
6535         Cond = Cond.getNode()->getOperand(1);
6536         addTest = false;
6537         break;
6538       }
6539     }
6540   } else {
6541     unsigned CondOpc;
6542     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6543       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6544       if (CondOpc == ISD::OR) {
6545         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6546         // two branches instead of an explicit OR instruction with a
6547         // separate test.
6548         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6549             isX86LogicalCmp(Cmp)) {
6550           CC = Cond.getOperand(0).getOperand(0);
6551           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6552                               Chain, Dest, CC, Cmp);
6553           CC = Cond.getOperand(1).getOperand(0);
6554           Cond = Cmp;
6555           addTest = false;
6556         }
6557       } else { // ISD::AND
6558         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6559         // two branches instead of an explicit AND instruction with a
6560         // separate test. However, we only do this if this block doesn't
6561         // have a fall-through edge, because this requires an explicit
6562         // jmp when the condition is false.
6563         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6564             isX86LogicalCmp(Cmp) &&
6565             Op.getNode()->hasOneUse()) {
6566           X86::CondCode CCode =
6567             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6568           CCode = X86::GetOppositeBranchCondition(CCode);
6569           CC = DAG.getConstant(CCode, MVT::i8);
6570           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6571           // Look for an unconditional branch following this conditional branch.
6572           // We need this because we need to reverse the successors in order
6573           // to implement FCMP_OEQ.
6574           if (User.getOpcode() == ISD::BR) {
6575             SDValue FalseBB = User.getOperand(1);
6576             SDValue NewBR =
6577               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6578             assert(NewBR == User);
6579             Dest = FalseBB;
6580
6581             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6582                                 Chain, Dest, CC, Cmp);
6583             X86::CondCode CCode =
6584               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6585             CCode = X86::GetOppositeBranchCondition(CCode);
6586             CC = DAG.getConstant(CCode, MVT::i8);
6587             Cond = Cmp;
6588             addTest = false;
6589           }
6590         }
6591       }
6592     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6593       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6594       // It should be transformed during dag combiner except when the condition
6595       // is set by a arithmetics with overflow node.
6596       X86::CondCode CCode =
6597         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6598       CCode = X86::GetOppositeBranchCondition(CCode);
6599       CC = DAG.getConstant(CCode, MVT::i8);
6600       Cond = Cond.getOperand(0).getOperand(1);
6601       addTest = false;
6602     }
6603   }
6604
6605   if (addTest) {
6606     // Look pass the truncate.
6607     if (Cond.getOpcode() == ISD::TRUNCATE)
6608       Cond = Cond.getOperand(0);
6609
6610     // We know the result of AND is compared against zero. Try to match
6611     // it to BT.
6612     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6613       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6614       if (NewSetCC.getNode()) {
6615         CC = NewSetCC.getOperand(0);
6616         Cond = NewSetCC.getOperand(1);
6617         addTest = false;
6618       }
6619     }
6620   }
6621
6622   if (addTest) {
6623     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6624     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6625   }
6626   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6627                      Chain, Dest, CC, Cond);
6628 }
6629
6630
6631 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6632 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6633 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6634 // that the guard pages used by the OS virtual memory manager are allocated in
6635 // correct sequence.
6636 SDValue
6637 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6638                                            SelectionDAG &DAG) const {
6639   assert(Subtarget->isTargetCygMing() &&
6640          "This should be used only on Cygwin/Mingw targets");
6641   DebugLoc dl = Op.getDebugLoc();
6642
6643   // Get the inputs.
6644   SDValue Chain = Op.getOperand(0);
6645   SDValue Size  = Op.getOperand(1);
6646   // FIXME: Ensure alignment here
6647
6648   SDValue Flag;
6649
6650   EVT IntPtr = getPointerTy();
6651   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6652
6653   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6654   Flag = Chain.getValue(1);
6655
6656   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6657
6658   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6659   Flag = Chain.getValue(1);
6660
6661   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6662
6663   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6664   return DAG.getMergeValues(Ops1, 2, dl);
6665 }
6666
6667 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6668   MachineFunction &MF = DAG.getMachineFunction();
6669   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6670
6671   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6672   DebugLoc dl = Op.getDebugLoc();
6673
6674   if (!Subtarget->is64Bit()) {
6675     // vastart just stores the address of the VarArgsFrameIndex slot into the
6676     // memory location argument.
6677     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6678                                    getPointerTy());
6679     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6680                         false, false, 0);
6681   }
6682
6683   // __va_list_tag:
6684   //   gp_offset         (0 - 6 * 8)
6685   //   fp_offset         (48 - 48 + 8 * 16)
6686   //   overflow_arg_area (point to parameters coming in memory).
6687   //   reg_save_area
6688   SmallVector<SDValue, 8> MemOps;
6689   SDValue FIN = Op.getOperand(1);
6690   // Store gp_offset
6691   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6692                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6693                                                MVT::i32),
6694                                FIN, SV, 0, false, false, 0);
6695   MemOps.push_back(Store);
6696
6697   // Store fp_offset
6698   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6699                     FIN, DAG.getIntPtrConstant(4));
6700   Store = DAG.getStore(Op.getOperand(0), dl,
6701                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6702                                        MVT::i32),
6703                        FIN, SV, 0, false, false, 0);
6704   MemOps.push_back(Store);
6705
6706   // Store ptr to overflow_arg_area
6707   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6708                     FIN, DAG.getIntPtrConstant(4));
6709   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6710                                     getPointerTy());
6711   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6712                        false, false, 0);
6713   MemOps.push_back(Store);
6714
6715   // Store ptr to reg_save_area.
6716   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6717                     FIN, DAG.getIntPtrConstant(8));
6718   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6719                                     getPointerTy());
6720   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6721                        false, false, 0);
6722   MemOps.push_back(Store);
6723   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6724                      &MemOps[0], MemOps.size());
6725 }
6726
6727 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6728   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6729   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6730   SDValue Chain = Op.getOperand(0);
6731   SDValue SrcPtr = Op.getOperand(1);
6732   SDValue SrcSV = Op.getOperand(2);
6733
6734   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6735   return SDValue();
6736 }
6737
6738 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6739   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6740   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6741   SDValue Chain = Op.getOperand(0);
6742   SDValue DstPtr = Op.getOperand(1);
6743   SDValue SrcPtr = Op.getOperand(2);
6744   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6745   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6746   DebugLoc dl = Op.getDebugLoc();
6747
6748   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6749                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6750                        false, DstSV, 0, SrcSV, 0);
6751 }
6752
6753 SDValue
6754 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6755   DebugLoc dl = Op.getDebugLoc();
6756   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6757   switch (IntNo) {
6758   default: return SDValue();    // Don't custom lower most intrinsics.
6759   // Comparison intrinsics.
6760   case Intrinsic::x86_sse_comieq_ss:
6761   case Intrinsic::x86_sse_comilt_ss:
6762   case Intrinsic::x86_sse_comile_ss:
6763   case Intrinsic::x86_sse_comigt_ss:
6764   case Intrinsic::x86_sse_comige_ss:
6765   case Intrinsic::x86_sse_comineq_ss:
6766   case Intrinsic::x86_sse_ucomieq_ss:
6767   case Intrinsic::x86_sse_ucomilt_ss:
6768   case Intrinsic::x86_sse_ucomile_ss:
6769   case Intrinsic::x86_sse_ucomigt_ss:
6770   case Intrinsic::x86_sse_ucomige_ss:
6771   case Intrinsic::x86_sse_ucomineq_ss:
6772   case Intrinsic::x86_sse2_comieq_sd:
6773   case Intrinsic::x86_sse2_comilt_sd:
6774   case Intrinsic::x86_sse2_comile_sd:
6775   case Intrinsic::x86_sse2_comigt_sd:
6776   case Intrinsic::x86_sse2_comige_sd:
6777   case Intrinsic::x86_sse2_comineq_sd:
6778   case Intrinsic::x86_sse2_ucomieq_sd:
6779   case Intrinsic::x86_sse2_ucomilt_sd:
6780   case Intrinsic::x86_sse2_ucomile_sd:
6781   case Intrinsic::x86_sse2_ucomigt_sd:
6782   case Intrinsic::x86_sse2_ucomige_sd:
6783   case Intrinsic::x86_sse2_ucomineq_sd: {
6784     unsigned Opc = 0;
6785     ISD::CondCode CC = ISD::SETCC_INVALID;
6786     switch (IntNo) {
6787     default: break;
6788     case Intrinsic::x86_sse_comieq_ss:
6789     case Intrinsic::x86_sse2_comieq_sd:
6790       Opc = X86ISD::COMI;
6791       CC = ISD::SETEQ;
6792       break;
6793     case Intrinsic::x86_sse_comilt_ss:
6794     case Intrinsic::x86_sse2_comilt_sd:
6795       Opc = X86ISD::COMI;
6796       CC = ISD::SETLT;
6797       break;
6798     case Intrinsic::x86_sse_comile_ss:
6799     case Intrinsic::x86_sse2_comile_sd:
6800       Opc = X86ISD::COMI;
6801       CC = ISD::SETLE;
6802       break;
6803     case Intrinsic::x86_sse_comigt_ss:
6804     case Intrinsic::x86_sse2_comigt_sd:
6805       Opc = X86ISD::COMI;
6806       CC = ISD::SETGT;
6807       break;
6808     case Intrinsic::x86_sse_comige_ss:
6809     case Intrinsic::x86_sse2_comige_sd:
6810       Opc = X86ISD::COMI;
6811       CC = ISD::SETGE;
6812       break;
6813     case Intrinsic::x86_sse_comineq_ss:
6814     case Intrinsic::x86_sse2_comineq_sd:
6815       Opc = X86ISD::COMI;
6816       CC = ISD::SETNE;
6817       break;
6818     case Intrinsic::x86_sse_ucomieq_ss:
6819     case Intrinsic::x86_sse2_ucomieq_sd:
6820       Opc = X86ISD::UCOMI;
6821       CC = ISD::SETEQ;
6822       break;
6823     case Intrinsic::x86_sse_ucomilt_ss:
6824     case Intrinsic::x86_sse2_ucomilt_sd:
6825       Opc = X86ISD::UCOMI;
6826       CC = ISD::SETLT;
6827       break;
6828     case Intrinsic::x86_sse_ucomile_ss:
6829     case Intrinsic::x86_sse2_ucomile_sd:
6830       Opc = X86ISD::UCOMI;
6831       CC = ISD::SETLE;
6832       break;
6833     case Intrinsic::x86_sse_ucomigt_ss:
6834     case Intrinsic::x86_sse2_ucomigt_sd:
6835       Opc = X86ISD::UCOMI;
6836       CC = ISD::SETGT;
6837       break;
6838     case Intrinsic::x86_sse_ucomige_ss:
6839     case Intrinsic::x86_sse2_ucomige_sd:
6840       Opc = X86ISD::UCOMI;
6841       CC = ISD::SETGE;
6842       break;
6843     case Intrinsic::x86_sse_ucomineq_ss:
6844     case Intrinsic::x86_sse2_ucomineq_sd:
6845       Opc = X86ISD::UCOMI;
6846       CC = ISD::SETNE;
6847       break;
6848     }
6849
6850     SDValue LHS = Op.getOperand(1);
6851     SDValue RHS = Op.getOperand(2);
6852     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6853     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6854     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6855     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6856                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6857     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6858   }
6859   // ptest intrinsics. The intrinsic these come from are designed to return
6860   // an integer value, not just an instruction so lower it to the ptest
6861   // pattern and a setcc for the result.
6862   case Intrinsic::x86_sse41_ptestz:
6863   case Intrinsic::x86_sse41_ptestc:
6864   case Intrinsic::x86_sse41_ptestnzc:{
6865     unsigned X86CC = 0;
6866     switch (IntNo) {
6867     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6868     case Intrinsic::x86_sse41_ptestz:
6869       // ZF = 1
6870       X86CC = X86::COND_E;
6871       break;
6872     case Intrinsic::x86_sse41_ptestc:
6873       // CF = 1
6874       X86CC = X86::COND_B;
6875       break;
6876     case Intrinsic::x86_sse41_ptestnzc:
6877       // ZF and CF = 0
6878       X86CC = X86::COND_A;
6879       break;
6880     }
6881
6882     SDValue LHS = Op.getOperand(1);
6883     SDValue RHS = Op.getOperand(2);
6884     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6885     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6886     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6887     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6888   }
6889
6890   // Fix vector shift instructions where the last operand is a non-immediate
6891   // i32 value.
6892   case Intrinsic::x86_sse2_pslli_w:
6893   case Intrinsic::x86_sse2_pslli_d:
6894   case Intrinsic::x86_sse2_pslli_q:
6895   case Intrinsic::x86_sse2_psrli_w:
6896   case Intrinsic::x86_sse2_psrli_d:
6897   case Intrinsic::x86_sse2_psrli_q:
6898   case Intrinsic::x86_sse2_psrai_w:
6899   case Intrinsic::x86_sse2_psrai_d:
6900   case Intrinsic::x86_mmx_pslli_w:
6901   case Intrinsic::x86_mmx_pslli_d:
6902   case Intrinsic::x86_mmx_pslli_q:
6903   case Intrinsic::x86_mmx_psrli_w:
6904   case Intrinsic::x86_mmx_psrli_d:
6905   case Intrinsic::x86_mmx_psrli_q:
6906   case Intrinsic::x86_mmx_psrai_w:
6907   case Intrinsic::x86_mmx_psrai_d: {
6908     SDValue ShAmt = Op.getOperand(2);
6909     if (isa<ConstantSDNode>(ShAmt))
6910       return SDValue();
6911
6912     unsigned NewIntNo = 0;
6913     EVT ShAmtVT = MVT::v4i32;
6914     switch (IntNo) {
6915     case Intrinsic::x86_sse2_pslli_w:
6916       NewIntNo = Intrinsic::x86_sse2_psll_w;
6917       break;
6918     case Intrinsic::x86_sse2_pslli_d:
6919       NewIntNo = Intrinsic::x86_sse2_psll_d;
6920       break;
6921     case Intrinsic::x86_sse2_pslli_q:
6922       NewIntNo = Intrinsic::x86_sse2_psll_q;
6923       break;
6924     case Intrinsic::x86_sse2_psrli_w:
6925       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6926       break;
6927     case Intrinsic::x86_sse2_psrli_d:
6928       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6929       break;
6930     case Intrinsic::x86_sse2_psrli_q:
6931       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6932       break;
6933     case Intrinsic::x86_sse2_psrai_w:
6934       NewIntNo = Intrinsic::x86_sse2_psra_w;
6935       break;
6936     case Intrinsic::x86_sse2_psrai_d:
6937       NewIntNo = Intrinsic::x86_sse2_psra_d;
6938       break;
6939     default: {
6940       ShAmtVT = MVT::v2i32;
6941       switch (IntNo) {
6942       case Intrinsic::x86_mmx_pslli_w:
6943         NewIntNo = Intrinsic::x86_mmx_psll_w;
6944         break;
6945       case Intrinsic::x86_mmx_pslli_d:
6946         NewIntNo = Intrinsic::x86_mmx_psll_d;
6947         break;
6948       case Intrinsic::x86_mmx_pslli_q:
6949         NewIntNo = Intrinsic::x86_mmx_psll_q;
6950         break;
6951       case Intrinsic::x86_mmx_psrli_w:
6952         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6953         break;
6954       case Intrinsic::x86_mmx_psrli_d:
6955         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6956         break;
6957       case Intrinsic::x86_mmx_psrli_q:
6958         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6959         break;
6960       case Intrinsic::x86_mmx_psrai_w:
6961         NewIntNo = Intrinsic::x86_mmx_psra_w;
6962         break;
6963       case Intrinsic::x86_mmx_psrai_d:
6964         NewIntNo = Intrinsic::x86_mmx_psra_d;
6965         break;
6966       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6967       }
6968       break;
6969     }
6970     }
6971
6972     // The vector shift intrinsics with scalars uses 32b shift amounts but
6973     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6974     // to be zero.
6975     SDValue ShOps[4];
6976     ShOps[0] = ShAmt;
6977     ShOps[1] = DAG.getConstant(0, MVT::i32);
6978     if (ShAmtVT == MVT::v4i32) {
6979       ShOps[2] = DAG.getUNDEF(MVT::i32);
6980       ShOps[3] = DAG.getUNDEF(MVT::i32);
6981       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6982     } else {
6983       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6984     }
6985
6986     EVT VT = Op.getValueType();
6987     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6988     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6989                        DAG.getConstant(NewIntNo, MVT::i32),
6990                        Op.getOperand(1), ShAmt);
6991   }
6992   }
6993 }
6994
6995 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
6996                                            SelectionDAG &DAG) const {
6997   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6998   MFI->setReturnAddressIsTaken(true);
6999
7000   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7001   DebugLoc dl = Op.getDebugLoc();
7002
7003   if (Depth > 0) {
7004     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7005     SDValue Offset =
7006       DAG.getConstant(TD->getPointerSize(),
7007                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7008     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7009                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7010                                    FrameAddr, Offset),
7011                        NULL, 0, false, false, 0);
7012   }
7013
7014   // Just load the return address.
7015   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7016   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7017                      RetAddrFI, NULL, 0, false, false, 0);
7018 }
7019
7020 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7021   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7022   MFI->setFrameAddressIsTaken(true);
7023
7024   EVT VT = Op.getValueType();
7025   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7026   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7027   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7028   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7029   while (Depth--)
7030     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7031                             false, false, 0);
7032   return FrameAddr;
7033 }
7034
7035 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7036                                                      SelectionDAG &DAG) const {
7037   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7038 }
7039
7040 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7041   MachineFunction &MF = DAG.getMachineFunction();
7042   SDValue Chain     = Op.getOperand(0);
7043   SDValue Offset    = Op.getOperand(1);
7044   SDValue Handler   = Op.getOperand(2);
7045   DebugLoc dl       = Op.getDebugLoc();
7046
7047   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7048                                   getPointerTy());
7049   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7050
7051   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7052                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7053   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7054   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7055   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7056   MF.getRegInfo().addLiveOut(StoreAddrReg);
7057
7058   return DAG.getNode(X86ISD::EH_RETURN, dl,
7059                      MVT::Other,
7060                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7061 }
7062
7063 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7064                                              SelectionDAG &DAG) const {
7065   SDValue Root = Op.getOperand(0);
7066   SDValue Trmp = Op.getOperand(1); // trampoline
7067   SDValue FPtr = Op.getOperand(2); // nested function
7068   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7069   DebugLoc dl  = Op.getDebugLoc();
7070
7071   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7072
7073   if (Subtarget->is64Bit()) {
7074     SDValue OutChains[6];
7075
7076     // Large code-model.
7077     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7078     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7079
7080     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7081     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7082
7083     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7084
7085     // Load the pointer to the nested function into R11.
7086     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7087     SDValue Addr = Trmp;
7088     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7089                                 Addr, TrmpAddr, 0, false, false, 0);
7090
7091     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7092                        DAG.getConstant(2, MVT::i64));
7093     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7094                                 false, false, 2);
7095
7096     // Load the 'nest' parameter value into R10.
7097     // R10 is specified in X86CallingConv.td
7098     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7099     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7100                        DAG.getConstant(10, MVT::i64));
7101     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7102                                 Addr, TrmpAddr, 10, false, false, 0);
7103
7104     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7105                        DAG.getConstant(12, MVT::i64));
7106     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7107                                 false, false, 2);
7108
7109     // Jump to the nested function.
7110     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7111     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7112                        DAG.getConstant(20, MVT::i64));
7113     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7114                                 Addr, TrmpAddr, 20, false, false, 0);
7115
7116     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7117     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7118                        DAG.getConstant(22, MVT::i64));
7119     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7120                                 TrmpAddr, 22, false, false, 0);
7121
7122     SDValue Ops[] =
7123       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7124     return DAG.getMergeValues(Ops, 2, dl);
7125   } else {
7126     const Function *Func =
7127       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7128     CallingConv::ID CC = Func->getCallingConv();
7129     unsigned NestReg;
7130
7131     switch (CC) {
7132     default:
7133       llvm_unreachable("Unsupported calling convention");
7134     case CallingConv::C:
7135     case CallingConv::X86_StdCall: {
7136       // Pass 'nest' parameter in ECX.
7137       // Must be kept in sync with X86CallingConv.td
7138       NestReg = X86::ECX;
7139
7140       // Check that ECX wasn't needed by an 'inreg' parameter.
7141       const FunctionType *FTy = Func->getFunctionType();
7142       const AttrListPtr &Attrs = Func->getAttributes();
7143
7144       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7145         unsigned InRegCount = 0;
7146         unsigned Idx = 1;
7147
7148         for (FunctionType::param_iterator I = FTy->param_begin(),
7149              E = FTy->param_end(); I != E; ++I, ++Idx)
7150           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7151             // FIXME: should only count parameters that are lowered to integers.
7152             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7153
7154         if (InRegCount > 2) {
7155           report_fatal_error("Nest register in use - reduce number of inreg parameters!");
7156         }
7157       }
7158       break;
7159     }
7160     case CallingConv::X86_FastCall:
7161     case CallingConv::X86_ThisCall:
7162     case CallingConv::Fast:
7163       // Pass 'nest' parameter in EAX.
7164       // Must be kept in sync with X86CallingConv.td
7165       NestReg = X86::EAX;
7166       break;
7167     }
7168
7169     SDValue OutChains[4];
7170     SDValue Addr, Disp;
7171
7172     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7173                        DAG.getConstant(10, MVT::i32));
7174     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7175
7176     // This is storing the opcode for MOV32ri.
7177     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7178     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7179     OutChains[0] = DAG.getStore(Root, dl,
7180                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7181                                 Trmp, TrmpAddr, 0, false, false, 0);
7182
7183     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7184                        DAG.getConstant(1, MVT::i32));
7185     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7186                                 false, false, 1);
7187
7188     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7189     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7190                        DAG.getConstant(5, MVT::i32));
7191     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7192                                 TrmpAddr, 5, false, false, 1);
7193
7194     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7195                        DAG.getConstant(6, MVT::i32));
7196     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7197                                 false, false, 1);
7198
7199     SDValue Ops[] =
7200       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7201     return DAG.getMergeValues(Ops, 2, dl);
7202   }
7203 }
7204
7205 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7206                                             SelectionDAG &DAG) const {
7207   /*
7208    The rounding mode is in bits 11:10 of FPSR, and has the following
7209    settings:
7210      00 Round to nearest
7211      01 Round to -inf
7212      10 Round to +inf
7213      11 Round to 0
7214
7215   FLT_ROUNDS, on the other hand, expects the following:
7216     -1 Undefined
7217      0 Round to 0
7218      1 Round to nearest
7219      2 Round to +inf
7220      3 Round to -inf
7221
7222   To perform the conversion, we do:
7223     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7224   */
7225
7226   MachineFunction &MF = DAG.getMachineFunction();
7227   const TargetMachine &TM = MF.getTarget();
7228   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7229   unsigned StackAlignment = TFI.getStackAlignment();
7230   EVT VT = Op.getValueType();
7231   DebugLoc dl = Op.getDebugLoc();
7232
7233   // Save FP Control Word to stack slot
7234   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7235   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7236
7237   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7238                               DAG.getEntryNode(), StackSlot);
7239
7240   // Load FP Control Word from stack slot
7241   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7242                             false, false, 0);
7243
7244   // Transform as necessary
7245   SDValue CWD1 =
7246     DAG.getNode(ISD::SRL, dl, MVT::i16,
7247                 DAG.getNode(ISD::AND, dl, MVT::i16,
7248                             CWD, DAG.getConstant(0x800, MVT::i16)),
7249                 DAG.getConstant(11, MVT::i8));
7250   SDValue CWD2 =
7251     DAG.getNode(ISD::SRL, dl, MVT::i16,
7252                 DAG.getNode(ISD::AND, dl, MVT::i16,
7253                             CWD, DAG.getConstant(0x400, MVT::i16)),
7254                 DAG.getConstant(9, MVT::i8));
7255
7256   SDValue RetVal =
7257     DAG.getNode(ISD::AND, dl, MVT::i16,
7258                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7259                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7260                             DAG.getConstant(1, MVT::i16)),
7261                 DAG.getConstant(3, MVT::i16));
7262
7263
7264   return DAG.getNode((VT.getSizeInBits() < 16 ?
7265                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7266 }
7267
7268 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7269   EVT VT = Op.getValueType();
7270   EVT OpVT = VT;
7271   unsigned NumBits = VT.getSizeInBits();
7272   DebugLoc dl = Op.getDebugLoc();
7273
7274   Op = Op.getOperand(0);
7275   if (VT == MVT::i8) {
7276     // Zero extend to i32 since there is not an i8 bsr.
7277     OpVT = MVT::i32;
7278     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7279   }
7280
7281   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7282   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7283   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7284
7285   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7286   SDValue Ops[] = {
7287     Op,
7288     DAG.getConstant(NumBits+NumBits-1, OpVT),
7289     DAG.getConstant(X86::COND_E, MVT::i8),
7290     Op.getValue(1)
7291   };
7292   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7293
7294   // Finally xor with NumBits-1.
7295   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7296
7297   if (VT == MVT::i8)
7298     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7299   return Op;
7300 }
7301
7302 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7303   EVT VT = Op.getValueType();
7304   EVT OpVT = VT;
7305   unsigned NumBits = VT.getSizeInBits();
7306   DebugLoc dl = Op.getDebugLoc();
7307
7308   Op = Op.getOperand(0);
7309   if (VT == MVT::i8) {
7310     OpVT = MVT::i32;
7311     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7312   }
7313
7314   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7315   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7316   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7317
7318   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7319   SDValue Ops[] = {
7320     Op,
7321     DAG.getConstant(NumBits, OpVT),
7322     DAG.getConstant(X86::COND_E, MVT::i8),
7323     Op.getValue(1)
7324   };
7325   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7326
7327   if (VT == MVT::i8)
7328     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7329   return Op;
7330 }
7331
7332 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7333   EVT VT = Op.getValueType();
7334   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7335   DebugLoc dl = Op.getDebugLoc();
7336
7337   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7338   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7339   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7340   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7341   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7342   //
7343   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7344   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7345   //  return AloBlo + AloBhi + AhiBlo;
7346
7347   SDValue A = Op.getOperand(0);
7348   SDValue B = Op.getOperand(1);
7349
7350   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7351                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7352                        A, DAG.getConstant(32, MVT::i32));
7353   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7354                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7355                        B, DAG.getConstant(32, MVT::i32));
7356   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7357                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7358                        A, B);
7359   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7360                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7361                        A, Bhi);
7362   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7363                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7364                        Ahi, B);
7365   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7366                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7367                        AloBhi, DAG.getConstant(32, MVT::i32));
7368   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7369                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7370                        AhiBlo, DAG.getConstant(32, MVT::i32));
7371   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7372   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7373   return Res;
7374 }
7375
7376
7377 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7378   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7379   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7380   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7381   // has only one use.
7382   SDNode *N = Op.getNode();
7383   SDValue LHS = N->getOperand(0);
7384   SDValue RHS = N->getOperand(1);
7385   unsigned BaseOp = 0;
7386   unsigned Cond = 0;
7387   DebugLoc dl = Op.getDebugLoc();
7388
7389   switch (Op.getOpcode()) {
7390   default: llvm_unreachable("Unknown ovf instruction!");
7391   case ISD::SADDO:
7392     // A subtract of one will be selected as a INC. Note that INC doesn't
7393     // set CF, so we can't do this for UADDO.
7394     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7395       if (C->getAPIntValue() == 1) {
7396         BaseOp = X86ISD::INC;
7397         Cond = X86::COND_O;
7398         break;
7399       }
7400     BaseOp = X86ISD::ADD;
7401     Cond = X86::COND_O;
7402     break;
7403   case ISD::UADDO:
7404     BaseOp = X86ISD::ADD;
7405     Cond = X86::COND_B;
7406     break;
7407   case ISD::SSUBO:
7408     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7409     // set CF, so we can't do this for USUBO.
7410     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7411       if (C->getAPIntValue() == 1) {
7412         BaseOp = X86ISD::DEC;
7413         Cond = X86::COND_O;
7414         break;
7415       }
7416     BaseOp = X86ISD::SUB;
7417     Cond = X86::COND_O;
7418     break;
7419   case ISD::USUBO:
7420     BaseOp = X86ISD::SUB;
7421     Cond = X86::COND_B;
7422     break;
7423   case ISD::SMULO:
7424     BaseOp = X86ISD::SMUL;
7425     Cond = X86::COND_O;
7426     break;
7427   case ISD::UMULO:
7428     BaseOp = X86ISD::UMUL;
7429     Cond = X86::COND_B;
7430     break;
7431   }
7432
7433   // Also sets EFLAGS.
7434   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7435   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7436
7437   SDValue SetCC =
7438     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7439                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7440
7441   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7442   return Sum;
7443 }
7444
7445 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7446   EVT T = Op.getValueType();
7447   DebugLoc dl = Op.getDebugLoc();
7448   unsigned Reg = 0;
7449   unsigned size = 0;
7450   switch(T.getSimpleVT().SimpleTy) {
7451   default:
7452     assert(false && "Invalid value type!");
7453   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7454   case MVT::i16: Reg = X86::AX;  size = 2; break;
7455   case MVT::i32: Reg = X86::EAX; size = 4; break;
7456   case MVT::i64:
7457     assert(Subtarget->is64Bit() && "Node not type legal!");
7458     Reg = X86::RAX; size = 8;
7459     break;
7460   }
7461   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7462                                     Op.getOperand(2), SDValue());
7463   SDValue Ops[] = { cpIn.getValue(0),
7464                     Op.getOperand(1),
7465                     Op.getOperand(3),
7466                     DAG.getTargetConstant(size, MVT::i8),
7467                     cpIn.getValue(1) };
7468   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7469   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7470   SDValue cpOut =
7471     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7472   return cpOut;
7473 }
7474
7475 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7476                                                  SelectionDAG &DAG) const {
7477   assert(Subtarget->is64Bit() && "Result not type legalized?");
7478   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7479   SDValue TheChain = Op.getOperand(0);
7480   DebugLoc dl = Op.getDebugLoc();
7481   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7482   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7483   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7484                                    rax.getValue(2));
7485   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7486                             DAG.getConstant(32, MVT::i8));
7487   SDValue Ops[] = {
7488     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7489     rdx.getValue(1)
7490   };
7491   return DAG.getMergeValues(Ops, 2, dl);
7492 }
7493
7494 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7495                                             SelectionDAG &DAG) const {
7496   EVT SrcVT = Op.getOperand(0).getValueType();
7497   EVT DstVT = Op.getValueType();
7498   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7499           Subtarget->hasMMX() && !DisableMMX) &&
7500          "Unexpected custom BIT_CONVERT");
7501   assert((DstVT == MVT::i64 ||
7502           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7503          "Unexpected custom BIT_CONVERT");
7504   // i64 <=> MMX conversions are Legal.
7505   if (SrcVT==MVT::i64 && DstVT.isVector())
7506     return Op;
7507   if (DstVT==MVT::i64 && SrcVT.isVector())
7508     return Op;
7509   // MMX <=> MMX conversions are Legal.
7510   if (SrcVT.isVector() && DstVT.isVector())
7511     return Op;
7512   // All other conversions need to be expanded.
7513   return SDValue();
7514 }
7515 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7516   SDNode *Node = Op.getNode();
7517   DebugLoc dl = Node->getDebugLoc();
7518   EVT T = Node->getValueType(0);
7519   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7520                               DAG.getConstant(0, T), Node->getOperand(2));
7521   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7522                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7523                        Node->getOperand(0),
7524                        Node->getOperand(1), negOp,
7525                        cast<AtomicSDNode>(Node)->getSrcValue(),
7526                        cast<AtomicSDNode>(Node)->getAlignment());
7527 }
7528
7529 /// LowerOperation - Provide custom lowering hooks for some operations.
7530 ///
7531 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7532   switch (Op.getOpcode()) {
7533   default: llvm_unreachable("Should not custom lower this!");
7534   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7535   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7536   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7537   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7538   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7539   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7540   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7541   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7542   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7543   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7544   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7545   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7546   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7547   case ISD::SHL_PARTS:
7548   case ISD::SRA_PARTS:
7549   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7550   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7551   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7552   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7553   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7554   case ISD::FABS:               return LowerFABS(Op, DAG);
7555   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7556   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7557   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7558   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7559   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7560   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7561   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7562   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7563   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7564   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7565   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7566   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7567   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7568   case ISD::FRAME_TO_ARGS_OFFSET:
7569                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7570   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7571   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7572   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7573   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7574   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7575   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7576   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7577   case ISD::SADDO:
7578   case ISD::UADDO:
7579   case ISD::SSUBO:
7580   case ISD::USUBO:
7581   case ISD::SMULO:
7582   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7583   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7584   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7585   }
7586 }
7587
7588 void X86TargetLowering::
7589 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7590                         SelectionDAG &DAG, unsigned NewOp) const {
7591   EVT T = Node->getValueType(0);
7592   DebugLoc dl = Node->getDebugLoc();
7593   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7594
7595   SDValue Chain = Node->getOperand(0);
7596   SDValue In1 = Node->getOperand(1);
7597   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7598                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7599   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7600                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7601   SDValue Ops[] = { Chain, In1, In2L, In2H };
7602   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7603   SDValue Result =
7604     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7605                             cast<MemSDNode>(Node)->getMemOperand());
7606   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7607   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7608   Results.push_back(Result.getValue(2));
7609 }
7610
7611 /// ReplaceNodeResults - Replace a node with an illegal result type
7612 /// with a new node built out of custom code.
7613 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7614                                            SmallVectorImpl<SDValue>&Results,
7615                                            SelectionDAG &DAG) const {
7616   DebugLoc dl = N->getDebugLoc();
7617   switch (N->getOpcode()) {
7618   default:
7619     assert(false && "Do not know how to custom type legalize this operation!");
7620     return;
7621   case ISD::FP_TO_SINT: {
7622     std::pair<SDValue,SDValue> Vals =
7623         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7624     SDValue FIST = Vals.first, StackSlot = Vals.second;
7625     if (FIST.getNode() != 0) {
7626       EVT VT = N->getValueType(0);
7627       // Return a load from the stack slot.
7628       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7629                                     false, false, 0));
7630     }
7631     return;
7632   }
7633   case ISD::READCYCLECOUNTER: {
7634     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7635     SDValue TheChain = N->getOperand(0);
7636     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7637     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7638                                      rd.getValue(1));
7639     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7640                                      eax.getValue(2));
7641     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7642     SDValue Ops[] = { eax, edx };
7643     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7644     Results.push_back(edx.getValue(1));
7645     return;
7646   }
7647   case ISD::ATOMIC_CMP_SWAP: {
7648     EVT T = N->getValueType(0);
7649     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7650     SDValue cpInL, cpInH;
7651     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7652                         DAG.getConstant(0, MVT::i32));
7653     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7654                         DAG.getConstant(1, MVT::i32));
7655     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7656     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7657                              cpInL.getValue(1));
7658     SDValue swapInL, swapInH;
7659     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7660                           DAG.getConstant(0, MVT::i32));
7661     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7662                           DAG.getConstant(1, MVT::i32));
7663     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7664                                cpInH.getValue(1));
7665     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7666                                swapInL.getValue(1));
7667     SDValue Ops[] = { swapInH.getValue(0),
7668                       N->getOperand(1),
7669                       swapInH.getValue(1) };
7670     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7671     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7672     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7673                                         MVT::i32, Result.getValue(1));
7674     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7675                                         MVT::i32, cpOutL.getValue(2));
7676     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7677     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7678     Results.push_back(cpOutH.getValue(1));
7679     return;
7680   }
7681   case ISD::ATOMIC_LOAD_ADD:
7682     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7683     return;
7684   case ISD::ATOMIC_LOAD_AND:
7685     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7686     return;
7687   case ISD::ATOMIC_LOAD_NAND:
7688     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7689     return;
7690   case ISD::ATOMIC_LOAD_OR:
7691     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7692     return;
7693   case ISD::ATOMIC_LOAD_SUB:
7694     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7695     return;
7696   case ISD::ATOMIC_LOAD_XOR:
7697     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7698     return;
7699   case ISD::ATOMIC_SWAP:
7700     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7701     return;
7702   }
7703 }
7704
7705 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7706   switch (Opcode) {
7707   default: return NULL;
7708   case X86ISD::BSF:                return "X86ISD::BSF";
7709   case X86ISD::BSR:                return "X86ISD::BSR";
7710   case X86ISD::SHLD:               return "X86ISD::SHLD";
7711   case X86ISD::SHRD:               return "X86ISD::SHRD";
7712   case X86ISD::FAND:               return "X86ISD::FAND";
7713   case X86ISD::FOR:                return "X86ISD::FOR";
7714   case X86ISD::FXOR:               return "X86ISD::FXOR";
7715   case X86ISD::FSRL:               return "X86ISD::FSRL";
7716   case X86ISD::FILD:               return "X86ISD::FILD";
7717   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7718   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7719   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7720   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7721   case X86ISD::FLD:                return "X86ISD::FLD";
7722   case X86ISD::FST:                return "X86ISD::FST";
7723   case X86ISD::CALL:               return "X86ISD::CALL";
7724   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7725   case X86ISD::BT:                 return "X86ISD::BT";
7726   case X86ISD::CMP:                return "X86ISD::CMP";
7727   case X86ISD::COMI:               return "X86ISD::COMI";
7728   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7729   case X86ISD::SETCC:              return "X86ISD::SETCC";
7730   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7731   case X86ISD::CMOV:               return "X86ISD::CMOV";
7732   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7733   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7734   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7735   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7736   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7737   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7738   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7739   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7740   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7741   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7742   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7743   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7744   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7745   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7746   case X86ISD::FMAX:               return "X86ISD::FMAX";
7747   case X86ISD::FMIN:               return "X86ISD::FMIN";
7748   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7749   case X86ISD::FRCP:               return "X86ISD::FRCP";
7750   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7751   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7752   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7753   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7754   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7755   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7756   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7757   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7758   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7759   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7760   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7761   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7762   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7763   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7764   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7765   case X86ISD::VSHL:               return "X86ISD::VSHL";
7766   case X86ISD::VSRL:               return "X86ISD::VSRL";
7767   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7768   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7769   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7770   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7771   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7772   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7773   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7774   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7775   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7776   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7777   case X86ISD::ADD:                return "X86ISD::ADD";
7778   case X86ISD::SUB:                return "X86ISD::SUB";
7779   case X86ISD::SMUL:               return "X86ISD::SMUL";
7780   case X86ISD::UMUL:               return "X86ISD::UMUL";
7781   case X86ISD::INC:                return "X86ISD::INC";
7782   case X86ISD::DEC:                return "X86ISD::DEC";
7783   case X86ISD::OR:                 return "X86ISD::OR";
7784   case X86ISD::XOR:                return "X86ISD::XOR";
7785   case X86ISD::AND:                return "X86ISD::AND";
7786   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7787   case X86ISD::PTEST:              return "X86ISD::PTEST";
7788   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7789   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7790   }
7791 }
7792
7793 // isLegalAddressingMode - Return true if the addressing mode represented
7794 // by AM is legal for this target, for a load/store of the specified type.
7795 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7796                                               const Type *Ty) const {
7797   // X86 supports extremely general addressing modes.
7798   CodeModel::Model M = getTargetMachine().getCodeModel();
7799
7800   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7801   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7802     return false;
7803
7804   if (AM.BaseGV) {
7805     unsigned GVFlags =
7806       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7807
7808     // If a reference to this global requires an extra load, we can't fold it.
7809     if (isGlobalStubReference(GVFlags))
7810       return false;
7811
7812     // If BaseGV requires a register for the PIC base, we cannot also have a
7813     // BaseReg specified.
7814     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7815       return false;
7816
7817     // If lower 4G is not available, then we must use rip-relative addressing.
7818     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7819       return false;
7820   }
7821
7822   switch (AM.Scale) {
7823   case 0:
7824   case 1:
7825   case 2:
7826   case 4:
7827   case 8:
7828     // These scales always work.
7829     break;
7830   case 3:
7831   case 5:
7832   case 9:
7833     // These scales are formed with basereg+scalereg.  Only accept if there is
7834     // no basereg yet.
7835     if (AM.HasBaseReg)
7836       return false;
7837     break;
7838   default:  // Other stuff never works.
7839     return false;
7840   }
7841
7842   return true;
7843 }
7844
7845
7846 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7847   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7848     return false;
7849   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7850   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7851   if (NumBits1 <= NumBits2)
7852     return false;
7853   return true;
7854 }
7855
7856 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7857   if (!VT1.isInteger() || !VT2.isInteger())
7858     return false;
7859   unsigned NumBits1 = VT1.getSizeInBits();
7860   unsigned NumBits2 = VT2.getSizeInBits();
7861   if (NumBits1 <= NumBits2)
7862     return false;
7863   return true;
7864 }
7865
7866 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7867   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7868   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7869 }
7870
7871 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7872   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7873   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7874 }
7875
7876 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7877   // i16 instructions are longer (0x66 prefix) and potentially slower.
7878   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7879 }
7880
7881 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7882 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7883 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7884 /// are assumed to be legal.
7885 bool
7886 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7887                                       EVT VT) const {
7888   // Very little shuffling can be done for 64-bit vectors right now.
7889   if (VT.getSizeInBits() == 64)
7890     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
7891
7892   // FIXME: pshufb, blends, shifts.
7893   return (VT.getVectorNumElements() == 2 ||
7894           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7895           isMOVLMask(M, VT) ||
7896           isSHUFPMask(M, VT) ||
7897           isPSHUFDMask(M, VT) ||
7898           isPSHUFHWMask(M, VT) ||
7899           isPSHUFLWMask(M, VT) ||
7900           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7901           isUNPCKLMask(M, VT) ||
7902           isUNPCKHMask(M, VT) ||
7903           isUNPCKL_v_undef_Mask(M, VT) ||
7904           isUNPCKH_v_undef_Mask(M, VT));
7905 }
7906
7907 bool
7908 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7909                                           EVT VT) const {
7910   unsigned NumElts = VT.getVectorNumElements();
7911   // FIXME: This collection of masks seems suspect.
7912   if (NumElts == 2)
7913     return true;
7914   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7915     return (isMOVLMask(Mask, VT)  ||
7916             isCommutedMOVLMask(Mask, VT, true) ||
7917             isSHUFPMask(Mask, VT) ||
7918             isCommutedSHUFPMask(Mask, VT));
7919   }
7920   return false;
7921 }
7922
7923 //===----------------------------------------------------------------------===//
7924 //                           X86 Scheduler Hooks
7925 //===----------------------------------------------------------------------===//
7926
7927 // private utility function
7928 MachineBasicBlock *
7929 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7930                                                        MachineBasicBlock *MBB,
7931                                                        unsigned regOpc,
7932                                                        unsigned immOpc,
7933                                                        unsigned LoadOpc,
7934                                                        unsigned CXchgOpc,
7935                                                        unsigned copyOpc,
7936                                                        unsigned notOpc,
7937                                                        unsigned EAXreg,
7938                                                        TargetRegisterClass *RC,
7939                                                        bool invSrc) const {
7940   // For the atomic bitwise operator, we generate
7941   //   thisMBB:
7942   //   newMBB:
7943   //     ld  t1 = [bitinstr.addr]
7944   //     op  t2 = t1, [bitinstr.val]
7945   //     mov EAX = t1
7946   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7947   //     bz  newMBB
7948   //     fallthrough -->nextMBB
7949   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7950   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7951   MachineFunction::iterator MBBIter = MBB;
7952   ++MBBIter;
7953
7954   /// First build the CFG
7955   MachineFunction *F = MBB->getParent();
7956   MachineBasicBlock *thisMBB = MBB;
7957   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7958   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7959   F->insert(MBBIter, newMBB);
7960   F->insert(MBBIter, nextMBB);
7961
7962   // Move all successors to thisMBB to nextMBB
7963   nextMBB->transferSuccessors(thisMBB);
7964
7965   // Update thisMBB to fall through to newMBB
7966   thisMBB->addSuccessor(newMBB);
7967
7968   // newMBB jumps to itself and fall through to nextMBB
7969   newMBB->addSuccessor(nextMBB);
7970   newMBB->addSuccessor(newMBB);
7971
7972   // Insert instructions into newMBB based on incoming instruction
7973   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7974          "unexpected number of operands");
7975   DebugLoc dl = bInstr->getDebugLoc();
7976   MachineOperand& destOper = bInstr->getOperand(0);
7977   MachineOperand* argOpers[2 + X86AddrNumOperands];
7978   int numArgs = bInstr->getNumOperands() - 1;
7979   for (int i=0; i < numArgs; ++i)
7980     argOpers[i] = &bInstr->getOperand(i+1);
7981
7982   // x86 address has 4 operands: base, index, scale, and displacement
7983   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7984   int valArgIndx = lastAddrIndx + 1;
7985
7986   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7987   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7988   for (int i=0; i <= lastAddrIndx; ++i)
7989     (*MIB).addOperand(*argOpers[i]);
7990
7991   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7992   if (invSrc) {
7993     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7994   }
7995   else
7996     tt = t1;
7997
7998   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7999   assert((argOpers[valArgIndx]->isReg() ||
8000           argOpers[valArgIndx]->isImm()) &&
8001          "invalid operand");
8002   if (argOpers[valArgIndx]->isReg())
8003     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8004   else
8005     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8006   MIB.addReg(tt);
8007   (*MIB).addOperand(*argOpers[valArgIndx]);
8008
8009   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8010   MIB.addReg(t1);
8011
8012   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8013   for (int i=0; i <= lastAddrIndx; ++i)
8014     (*MIB).addOperand(*argOpers[i]);
8015   MIB.addReg(t2);
8016   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8017   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8018                     bInstr->memoperands_end());
8019
8020   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8021   MIB.addReg(EAXreg);
8022
8023   // insert branch
8024   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8025
8026   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8027   return nextMBB;
8028 }
8029
8030 // private utility function:  64 bit atomics on 32 bit host.
8031 MachineBasicBlock *
8032 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8033                                                        MachineBasicBlock *MBB,
8034                                                        unsigned regOpcL,
8035                                                        unsigned regOpcH,
8036                                                        unsigned immOpcL,
8037                                                        unsigned immOpcH,
8038                                                        bool invSrc) const {
8039   // For the atomic bitwise operator, we generate
8040   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8041   //     ld t1,t2 = [bitinstr.addr]
8042   //   newMBB:
8043   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8044   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8045   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8046   //     mov ECX, EBX <- t5, t6
8047   //     mov EAX, EDX <- t1, t2
8048   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8049   //     mov t3, t4 <- EAX, EDX
8050   //     bz  newMBB
8051   //     result in out1, out2
8052   //     fallthrough -->nextMBB
8053
8054   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8055   const unsigned LoadOpc = X86::MOV32rm;
8056   const unsigned copyOpc = X86::MOV32rr;
8057   const unsigned NotOpc = X86::NOT32r;
8058   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8059   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8060   MachineFunction::iterator MBBIter = MBB;
8061   ++MBBIter;
8062
8063   /// First build the CFG
8064   MachineFunction *F = MBB->getParent();
8065   MachineBasicBlock *thisMBB = MBB;
8066   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8067   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8068   F->insert(MBBIter, newMBB);
8069   F->insert(MBBIter, nextMBB);
8070
8071   // Move all successors to thisMBB to nextMBB
8072   nextMBB->transferSuccessors(thisMBB);
8073
8074   // Update thisMBB to fall through to newMBB
8075   thisMBB->addSuccessor(newMBB);
8076
8077   // newMBB jumps to itself and fall through to nextMBB
8078   newMBB->addSuccessor(nextMBB);
8079   newMBB->addSuccessor(newMBB);
8080
8081   DebugLoc dl = bInstr->getDebugLoc();
8082   // Insert instructions into newMBB based on incoming instruction
8083   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8084   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8085          "unexpected number of operands");
8086   MachineOperand& dest1Oper = bInstr->getOperand(0);
8087   MachineOperand& dest2Oper = bInstr->getOperand(1);
8088   MachineOperand* argOpers[2 + X86AddrNumOperands];
8089   for (int i=0; i < 2 + X86AddrNumOperands; ++i) {
8090     argOpers[i] = &bInstr->getOperand(i+2);
8091
8092     // We use some of the operands multiple times, so conservatively just
8093     // clear any kill flags that might be present.
8094     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8095       argOpers[i]->setIsKill(false);
8096   }
8097
8098   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8099   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8100
8101   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8102   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8103   for (int i=0; i <= lastAddrIndx; ++i)
8104     (*MIB).addOperand(*argOpers[i]);
8105   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8106   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8107   // add 4 to displacement.
8108   for (int i=0; i <= lastAddrIndx-2; ++i)
8109     (*MIB).addOperand(*argOpers[i]);
8110   MachineOperand newOp3 = *(argOpers[3]);
8111   if (newOp3.isImm())
8112     newOp3.setImm(newOp3.getImm()+4);
8113   else
8114     newOp3.setOffset(newOp3.getOffset()+4);
8115   (*MIB).addOperand(newOp3);
8116   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8117
8118   // t3/4 are defined later, at the bottom of the loop
8119   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8120   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8121   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8122     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8123   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8124     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8125
8126   // The subsequent operations should be using the destination registers of
8127   //the PHI instructions.
8128   if (invSrc) {
8129     t1 = F->getRegInfo().createVirtualRegister(RC);
8130     t2 = F->getRegInfo().createVirtualRegister(RC);
8131     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8132     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8133   } else {
8134     t1 = dest1Oper.getReg();
8135     t2 = dest2Oper.getReg();
8136   }
8137
8138   int valArgIndx = lastAddrIndx + 1;
8139   assert((argOpers[valArgIndx]->isReg() ||
8140           argOpers[valArgIndx]->isImm()) &&
8141          "invalid operand");
8142   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8143   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8144   if (argOpers[valArgIndx]->isReg())
8145     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8146   else
8147     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8148   if (regOpcL != X86::MOV32rr)
8149     MIB.addReg(t1);
8150   (*MIB).addOperand(*argOpers[valArgIndx]);
8151   assert(argOpers[valArgIndx + 1]->isReg() ==
8152          argOpers[valArgIndx]->isReg());
8153   assert(argOpers[valArgIndx + 1]->isImm() ==
8154          argOpers[valArgIndx]->isImm());
8155   if (argOpers[valArgIndx + 1]->isReg())
8156     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8157   else
8158     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8159   if (regOpcH != X86::MOV32rr)
8160     MIB.addReg(t2);
8161   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8162
8163   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8164   MIB.addReg(t1);
8165   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8166   MIB.addReg(t2);
8167
8168   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8169   MIB.addReg(t5);
8170   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8171   MIB.addReg(t6);
8172
8173   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8174   for (int i=0; i <= lastAddrIndx; ++i)
8175     (*MIB).addOperand(*argOpers[i]);
8176
8177   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8178   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8179                     bInstr->memoperands_end());
8180
8181   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8182   MIB.addReg(X86::EAX);
8183   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8184   MIB.addReg(X86::EDX);
8185
8186   // insert branch
8187   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8188
8189   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8190   return nextMBB;
8191 }
8192
8193 // private utility function
8194 MachineBasicBlock *
8195 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8196                                                       MachineBasicBlock *MBB,
8197                                                       unsigned cmovOpc) const {
8198   // For the atomic min/max operator, we generate
8199   //   thisMBB:
8200   //   newMBB:
8201   //     ld t1 = [min/max.addr]
8202   //     mov t2 = [min/max.val]
8203   //     cmp  t1, t2
8204   //     cmov[cond] t2 = t1
8205   //     mov EAX = t1
8206   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8207   //     bz   newMBB
8208   //     fallthrough -->nextMBB
8209   //
8210   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8211   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8212   MachineFunction::iterator MBBIter = MBB;
8213   ++MBBIter;
8214
8215   /// First build the CFG
8216   MachineFunction *F = MBB->getParent();
8217   MachineBasicBlock *thisMBB = MBB;
8218   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8219   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8220   F->insert(MBBIter, newMBB);
8221   F->insert(MBBIter, nextMBB);
8222
8223   // Move all successors of thisMBB to nextMBB
8224   nextMBB->transferSuccessors(thisMBB);
8225
8226   // Update thisMBB to fall through to newMBB
8227   thisMBB->addSuccessor(newMBB);
8228
8229   // newMBB jumps to newMBB and fall through to nextMBB
8230   newMBB->addSuccessor(nextMBB);
8231   newMBB->addSuccessor(newMBB);
8232
8233   DebugLoc dl = mInstr->getDebugLoc();
8234   // Insert instructions into newMBB based on incoming instruction
8235   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8236          "unexpected number of operands");
8237   MachineOperand& destOper = mInstr->getOperand(0);
8238   MachineOperand* argOpers[2 + X86AddrNumOperands];
8239   int numArgs = mInstr->getNumOperands() - 1;
8240   for (int i=0; i < numArgs; ++i)
8241     argOpers[i] = &mInstr->getOperand(i+1);
8242
8243   // x86 address has 4 operands: base, index, scale, and displacement
8244   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8245   int valArgIndx = lastAddrIndx + 1;
8246
8247   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8248   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8249   for (int i=0; i <= lastAddrIndx; ++i)
8250     (*MIB).addOperand(*argOpers[i]);
8251
8252   // We only support register and immediate values
8253   assert((argOpers[valArgIndx]->isReg() ||
8254           argOpers[valArgIndx]->isImm()) &&
8255          "invalid operand");
8256
8257   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8258   if (argOpers[valArgIndx]->isReg())
8259     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8260   else
8261     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8262   (*MIB).addOperand(*argOpers[valArgIndx]);
8263
8264   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8265   MIB.addReg(t1);
8266
8267   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8268   MIB.addReg(t1);
8269   MIB.addReg(t2);
8270
8271   // Generate movc
8272   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8273   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8274   MIB.addReg(t2);
8275   MIB.addReg(t1);
8276
8277   // Cmp and exchange if none has modified the memory location
8278   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8279   for (int i=0; i <= lastAddrIndx; ++i)
8280     (*MIB).addOperand(*argOpers[i]);
8281   MIB.addReg(t3);
8282   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8283   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8284                     mInstr->memoperands_end());
8285
8286   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8287   MIB.addReg(X86::EAX);
8288
8289   // insert branch
8290   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8291
8292   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8293   return nextMBB;
8294 }
8295
8296 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8297 // all of this code can be replaced with that in the .td file.
8298 MachineBasicBlock *
8299 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8300                             unsigned numArgs, bool memArg) const {
8301
8302   MachineFunction *F = BB->getParent();
8303   DebugLoc dl = MI->getDebugLoc();
8304   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8305
8306   unsigned Opc;
8307   if (memArg)
8308     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8309   else
8310     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8311
8312   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8313
8314   for (unsigned i = 0; i < numArgs; ++i) {
8315     MachineOperand &Op = MI->getOperand(i+1);
8316
8317     if (!(Op.isReg() && Op.isImplicit()))
8318       MIB.addOperand(Op);
8319   }
8320
8321   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8322     .addReg(X86::XMM0);
8323
8324   F->DeleteMachineInstr(MI);
8325
8326   return BB;
8327 }
8328
8329 MachineBasicBlock *
8330 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8331                                                  MachineInstr *MI,
8332                                                  MachineBasicBlock *MBB) const {
8333   // Emit code to save XMM registers to the stack. The ABI says that the
8334   // number of registers to save is given in %al, so it's theoretically
8335   // possible to do an indirect jump trick to avoid saving all of them,
8336   // however this code takes a simpler approach and just executes all
8337   // of the stores if %al is non-zero. It's less code, and it's probably
8338   // easier on the hardware branch predictor, and stores aren't all that
8339   // expensive anyway.
8340
8341   // Create the new basic blocks. One block contains all the XMM stores,
8342   // and one block is the final destination regardless of whether any
8343   // stores were performed.
8344   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8345   MachineFunction *F = MBB->getParent();
8346   MachineFunction::iterator MBBIter = MBB;
8347   ++MBBIter;
8348   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8349   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8350   F->insert(MBBIter, XMMSaveMBB);
8351   F->insert(MBBIter, EndMBB);
8352
8353   // Set up the CFG.
8354   // Move any original successors of MBB to the end block.
8355   EndMBB->transferSuccessors(MBB);
8356   // The original block will now fall through to the XMM save block.
8357   MBB->addSuccessor(XMMSaveMBB);
8358   // The XMMSaveMBB will fall through to the end block.
8359   XMMSaveMBB->addSuccessor(EndMBB);
8360
8361   // Now add the instructions.
8362   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8363   DebugLoc DL = MI->getDebugLoc();
8364
8365   unsigned CountReg = MI->getOperand(0).getReg();
8366   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8367   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8368
8369   if (!Subtarget->isTargetWin64()) {
8370     // If %al is 0, branch around the XMM save block.
8371     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8372     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8373     MBB->addSuccessor(EndMBB);
8374   }
8375
8376   // In the XMM save block, save all the XMM argument registers.
8377   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8378     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8379     MachineMemOperand *MMO =
8380       F->getMachineMemOperand(
8381         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8382         MachineMemOperand::MOStore, Offset,
8383         /*Size=*/16, /*Align=*/16);
8384     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8385       .addFrameIndex(RegSaveFrameIndex)
8386       .addImm(/*Scale=*/1)
8387       .addReg(/*IndexReg=*/0)
8388       .addImm(/*Disp=*/Offset)
8389       .addReg(/*Segment=*/0)
8390       .addReg(MI->getOperand(i).getReg())
8391       .addMemOperand(MMO);
8392   }
8393
8394   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8395
8396   return EndMBB;
8397 }
8398
8399 MachineBasicBlock *
8400 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8401                                      MachineBasicBlock *BB) const {
8402   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8403   DebugLoc DL = MI->getDebugLoc();
8404
8405   // To "insert" a SELECT_CC instruction, we actually have to insert the
8406   // diamond control-flow pattern.  The incoming instruction knows the
8407   // destination vreg to set, the condition code register to branch on, the
8408   // true/false values to select between, and a branch opcode to use.
8409   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8410   MachineFunction::iterator It = BB;
8411   ++It;
8412
8413   //  thisMBB:
8414   //  ...
8415   //   TrueVal = ...
8416   //   cmpTY ccX, r1, r2
8417   //   bCC copy1MBB
8418   //   fallthrough --> copy0MBB
8419   MachineBasicBlock *thisMBB = BB;
8420   MachineFunction *F = BB->getParent();
8421   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8422   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8423   unsigned Opc =
8424     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8425   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8426   F->insert(It, copy0MBB);
8427   F->insert(It, sinkMBB);
8428   // Update machine-CFG edges by first adding all successors of the current
8429   // block to the new block which will contain the Phi node for the select.
8430   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8431          E = BB->succ_end(); I != E; ++I)
8432     sinkMBB->addSuccessor(*I);
8433   // Next, remove all successors of the current block, and add the true
8434   // and fallthrough blocks as its successors.
8435   while (!BB->succ_empty())
8436     BB->removeSuccessor(BB->succ_begin());
8437   // Add the true and fallthrough blocks as its successors.
8438   BB->addSuccessor(copy0MBB);
8439   BB->addSuccessor(sinkMBB);
8440
8441   //  copy0MBB:
8442   //   %FalseValue = ...
8443   //   # fallthrough to sinkMBB
8444   copy0MBB->addSuccessor(sinkMBB);
8445
8446   //  sinkMBB:
8447   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8448   //  ...
8449   BuildMI(sinkMBB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8450     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8451     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8452
8453   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8454   return sinkMBB;
8455 }
8456
8457 MachineBasicBlock *
8458 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8459                                           MachineBasicBlock *BB) const {
8460   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8461   DebugLoc DL = MI->getDebugLoc();
8462   MachineFunction *F = BB->getParent();
8463
8464   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8465   // non-trivial part is impdef of ESP.
8466   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8467   // mingw-w64.
8468
8469   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8470     .addExternalSymbol("_alloca")
8471     .addReg(X86::EAX, RegState::Implicit)
8472     .addReg(X86::ESP, RegState::Implicit)
8473     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8474     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8475
8476   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8477   return BB;
8478 }
8479
8480 MachineBasicBlock *
8481 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8482                                                MachineBasicBlock *BB) const {
8483   switch (MI->getOpcode()) {
8484   default: assert(false && "Unexpected instr type to insert");
8485   case X86::MINGW_ALLOCA:
8486     return EmitLoweredMingwAlloca(MI, BB);
8487   case X86::CMOV_GR8:
8488   case X86::CMOV_V1I64:
8489   case X86::CMOV_FR32:
8490   case X86::CMOV_FR64:
8491   case X86::CMOV_V4F32:
8492   case X86::CMOV_V2F64:
8493   case X86::CMOV_V2I64:
8494   case X86::CMOV_GR16:
8495   case X86::CMOV_GR32:
8496   case X86::CMOV_RFP32:
8497   case X86::CMOV_RFP64:
8498   case X86::CMOV_RFP80:
8499     return EmitLoweredSelect(MI, BB);
8500
8501   case X86::FP32_TO_INT16_IN_MEM:
8502   case X86::FP32_TO_INT32_IN_MEM:
8503   case X86::FP32_TO_INT64_IN_MEM:
8504   case X86::FP64_TO_INT16_IN_MEM:
8505   case X86::FP64_TO_INT32_IN_MEM:
8506   case X86::FP64_TO_INT64_IN_MEM:
8507   case X86::FP80_TO_INT16_IN_MEM:
8508   case X86::FP80_TO_INT32_IN_MEM:
8509   case X86::FP80_TO_INT64_IN_MEM: {
8510     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8511     DebugLoc DL = MI->getDebugLoc();
8512
8513     // Change the floating point control register to use "round towards zero"
8514     // mode when truncating to an integer value.
8515     MachineFunction *F = BB->getParent();
8516     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8517     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8518
8519     // Load the old value of the high byte of the control word...
8520     unsigned OldCW =
8521       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8522     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8523                       CWFrameIdx);
8524
8525     // Set the high part to be round to zero...
8526     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8527       .addImm(0xC7F);
8528
8529     // Reload the modified control word now...
8530     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8531
8532     // Restore the memory image of control word to original value
8533     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8534       .addReg(OldCW);
8535
8536     // Get the X86 opcode to use.
8537     unsigned Opc;
8538     switch (MI->getOpcode()) {
8539     default: llvm_unreachable("illegal opcode!");
8540     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8541     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8542     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8543     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8544     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8545     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8546     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8547     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8548     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8549     }
8550
8551     X86AddressMode AM;
8552     MachineOperand &Op = MI->getOperand(0);
8553     if (Op.isReg()) {
8554       AM.BaseType = X86AddressMode::RegBase;
8555       AM.Base.Reg = Op.getReg();
8556     } else {
8557       AM.BaseType = X86AddressMode::FrameIndexBase;
8558       AM.Base.FrameIndex = Op.getIndex();
8559     }
8560     Op = MI->getOperand(1);
8561     if (Op.isImm())
8562       AM.Scale = Op.getImm();
8563     Op = MI->getOperand(2);
8564     if (Op.isImm())
8565       AM.IndexReg = Op.getImm();
8566     Op = MI->getOperand(3);
8567     if (Op.isGlobal()) {
8568       AM.GV = Op.getGlobal();
8569     } else {
8570       AM.Disp = Op.getImm();
8571     }
8572     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8573                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8574
8575     // Reload the original control word now.
8576     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8577
8578     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8579     return BB;
8580   }
8581     // String/text processing lowering.
8582   case X86::PCMPISTRM128REG:
8583     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8584   case X86::PCMPISTRM128MEM:
8585     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8586   case X86::PCMPESTRM128REG:
8587     return EmitPCMP(MI, BB, 5, false /* in mem */);
8588   case X86::PCMPESTRM128MEM:
8589     return EmitPCMP(MI, BB, 5, true /* in mem */);
8590
8591     // Atomic Lowering.
8592   case X86::ATOMAND32:
8593     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8594                                                X86::AND32ri, X86::MOV32rm,
8595                                                X86::LCMPXCHG32, X86::MOV32rr,
8596                                                X86::NOT32r, X86::EAX,
8597                                                X86::GR32RegisterClass);
8598   case X86::ATOMOR32:
8599     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8600                                                X86::OR32ri, X86::MOV32rm,
8601                                                X86::LCMPXCHG32, X86::MOV32rr,
8602                                                X86::NOT32r, X86::EAX,
8603                                                X86::GR32RegisterClass);
8604   case X86::ATOMXOR32:
8605     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8606                                                X86::XOR32ri, X86::MOV32rm,
8607                                                X86::LCMPXCHG32, X86::MOV32rr,
8608                                                X86::NOT32r, X86::EAX,
8609                                                X86::GR32RegisterClass);
8610   case X86::ATOMNAND32:
8611     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8612                                                X86::AND32ri, X86::MOV32rm,
8613                                                X86::LCMPXCHG32, X86::MOV32rr,
8614                                                X86::NOT32r, X86::EAX,
8615                                                X86::GR32RegisterClass, true);
8616   case X86::ATOMMIN32:
8617     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8618   case X86::ATOMMAX32:
8619     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8620   case X86::ATOMUMIN32:
8621     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8622   case X86::ATOMUMAX32:
8623     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8624
8625   case X86::ATOMAND16:
8626     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8627                                                X86::AND16ri, X86::MOV16rm,
8628                                                X86::LCMPXCHG16, X86::MOV16rr,
8629                                                X86::NOT16r, X86::AX,
8630                                                X86::GR16RegisterClass);
8631   case X86::ATOMOR16:
8632     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8633                                                X86::OR16ri, X86::MOV16rm,
8634                                                X86::LCMPXCHG16, X86::MOV16rr,
8635                                                X86::NOT16r, X86::AX,
8636                                                X86::GR16RegisterClass);
8637   case X86::ATOMXOR16:
8638     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8639                                                X86::XOR16ri, X86::MOV16rm,
8640                                                X86::LCMPXCHG16, X86::MOV16rr,
8641                                                X86::NOT16r, X86::AX,
8642                                                X86::GR16RegisterClass);
8643   case X86::ATOMNAND16:
8644     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8645                                                X86::AND16ri, X86::MOV16rm,
8646                                                X86::LCMPXCHG16, X86::MOV16rr,
8647                                                X86::NOT16r, X86::AX,
8648                                                X86::GR16RegisterClass, true);
8649   case X86::ATOMMIN16:
8650     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8651   case X86::ATOMMAX16:
8652     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8653   case X86::ATOMUMIN16:
8654     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8655   case X86::ATOMUMAX16:
8656     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8657
8658   case X86::ATOMAND8:
8659     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8660                                                X86::AND8ri, X86::MOV8rm,
8661                                                X86::LCMPXCHG8, X86::MOV8rr,
8662                                                X86::NOT8r, X86::AL,
8663                                                X86::GR8RegisterClass);
8664   case X86::ATOMOR8:
8665     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8666                                                X86::OR8ri, X86::MOV8rm,
8667                                                X86::LCMPXCHG8, X86::MOV8rr,
8668                                                X86::NOT8r, X86::AL,
8669                                                X86::GR8RegisterClass);
8670   case X86::ATOMXOR8:
8671     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8672                                                X86::XOR8ri, X86::MOV8rm,
8673                                                X86::LCMPXCHG8, X86::MOV8rr,
8674                                                X86::NOT8r, X86::AL,
8675                                                X86::GR8RegisterClass);
8676   case X86::ATOMNAND8:
8677     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8678                                                X86::AND8ri, X86::MOV8rm,
8679                                                X86::LCMPXCHG8, X86::MOV8rr,
8680                                                X86::NOT8r, X86::AL,
8681                                                X86::GR8RegisterClass, true);
8682   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8683   // This group is for 64-bit host.
8684   case X86::ATOMAND64:
8685     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8686                                                X86::AND64ri32, X86::MOV64rm,
8687                                                X86::LCMPXCHG64, X86::MOV64rr,
8688                                                X86::NOT64r, X86::RAX,
8689                                                X86::GR64RegisterClass);
8690   case X86::ATOMOR64:
8691     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8692                                                X86::OR64ri32, X86::MOV64rm,
8693                                                X86::LCMPXCHG64, X86::MOV64rr,
8694                                                X86::NOT64r, X86::RAX,
8695                                                X86::GR64RegisterClass);
8696   case X86::ATOMXOR64:
8697     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8698                                                X86::XOR64ri32, X86::MOV64rm,
8699                                                X86::LCMPXCHG64, X86::MOV64rr,
8700                                                X86::NOT64r, X86::RAX,
8701                                                X86::GR64RegisterClass);
8702   case X86::ATOMNAND64:
8703     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8704                                                X86::AND64ri32, X86::MOV64rm,
8705                                                X86::LCMPXCHG64, X86::MOV64rr,
8706                                                X86::NOT64r, X86::RAX,
8707                                                X86::GR64RegisterClass, true);
8708   case X86::ATOMMIN64:
8709     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8710   case X86::ATOMMAX64:
8711     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8712   case X86::ATOMUMIN64:
8713     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8714   case X86::ATOMUMAX64:
8715     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8716
8717   // This group does 64-bit operations on a 32-bit host.
8718   case X86::ATOMAND6432:
8719     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8720                                                X86::AND32rr, X86::AND32rr,
8721                                                X86::AND32ri, X86::AND32ri,
8722                                                false);
8723   case X86::ATOMOR6432:
8724     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8725                                                X86::OR32rr, X86::OR32rr,
8726                                                X86::OR32ri, X86::OR32ri,
8727                                                false);
8728   case X86::ATOMXOR6432:
8729     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8730                                                X86::XOR32rr, X86::XOR32rr,
8731                                                X86::XOR32ri, X86::XOR32ri,
8732                                                false);
8733   case X86::ATOMNAND6432:
8734     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8735                                                X86::AND32rr, X86::AND32rr,
8736                                                X86::AND32ri, X86::AND32ri,
8737                                                true);
8738   case X86::ATOMADD6432:
8739     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8740                                                X86::ADD32rr, X86::ADC32rr,
8741                                                X86::ADD32ri, X86::ADC32ri,
8742                                                false);
8743   case X86::ATOMSUB6432:
8744     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8745                                                X86::SUB32rr, X86::SBB32rr,
8746                                                X86::SUB32ri, X86::SBB32ri,
8747                                                false);
8748   case X86::ATOMSWAP6432:
8749     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8750                                                X86::MOV32rr, X86::MOV32rr,
8751                                                X86::MOV32ri, X86::MOV32ri,
8752                                                false);
8753   case X86::VASTART_SAVE_XMM_REGS:
8754     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8755   }
8756 }
8757
8758 //===----------------------------------------------------------------------===//
8759 //                           X86 Optimization Hooks
8760 //===----------------------------------------------------------------------===//
8761
8762 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8763                                                        const APInt &Mask,
8764                                                        APInt &KnownZero,
8765                                                        APInt &KnownOne,
8766                                                        const SelectionDAG &DAG,
8767                                                        unsigned Depth) const {
8768   unsigned Opc = Op.getOpcode();
8769   assert((Opc >= ISD::BUILTIN_OP_END ||
8770           Opc == ISD::INTRINSIC_WO_CHAIN ||
8771           Opc == ISD::INTRINSIC_W_CHAIN ||
8772           Opc == ISD::INTRINSIC_VOID) &&
8773          "Should use MaskedValueIsZero if you don't know whether Op"
8774          " is a target node!");
8775
8776   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8777   switch (Opc) {
8778   default: break;
8779   case X86ISD::ADD:
8780   case X86ISD::SUB:
8781   case X86ISD::SMUL:
8782   case X86ISD::UMUL:
8783   case X86ISD::INC:
8784   case X86ISD::DEC:
8785   case X86ISD::OR:
8786   case X86ISD::XOR:
8787   case X86ISD::AND:
8788     // These nodes' second result is a boolean.
8789     if (Op.getResNo() == 0)
8790       break;
8791     // Fallthrough
8792   case X86ISD::SETCC:
8793     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8794                                        Mask.getBitWidth() - 1);
8795     break;
8796   }
8797 }
8798
8799 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8800 /// node is a GlobalAddress + offset.
8801 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8802                                        const GlobalValue* &GA,
8803                                        int64_t &Offset) const {
8804   if (N->getOpcode() == X86ISD::Wrapper) {
8805     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8806       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8807       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8808       return true;
8809     }
8810   }
8811   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8812 }
8813
8814 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8815 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8816 /// if the load addresses are consecutive, non-overlapping, and in the right
8817 /// order.
8818 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8819                                      const TargetLowering &TLI) {
8820   DebugLoc dl = N->getDebugLoc();
8821   EVT VT = N->getValueType(0);
8822   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8823
8824   if (VT.getSizeInBits() != 128)
8825     return SDValue();
8826
8827   SmallVector<SDValue, 16> Elts;
8828   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8829     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8830
8831   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8832 }
8833
8834 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8835 /// and convert it from being a bunch of shuffles and extracts to a simple
8836 /// store and scalar loads to extract the elements.
8837 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8838                                                 const TargetLowering &TLI) {
8839   SDValue InputVector = N->getOperand(0);
8840
8841   // Only operate on vectors of 4 elements, where the alternative shuffling
8842   // gets to be more expensive.
8843   if (InputVector.getValueType() != MVT::v4i32)
8844     return SDValue();
8845
8846   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8847   // single use which is a sign-extend or zero-extend, and all elements are
8848   // used.
8849   SmallVector<SDNode *, 4> Uses;
8850   unsigned ExtractedElements = 0;
8851   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8852        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8853     if (UI.getUse().getResNo() != InputVector.getResNo())
8854       return SDValue();
8855
8856     SDNode *Extract = *UI;
8857     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8858       return SDValue();
8859
8860     if (Extract->getValueType(0) != MVT::i32)
8861       return SDValue();
8862     if (!Extract->hasOneUse())
8863       return SDValue();
8864     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
8865         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
8866       return SDValue();
8867     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
8868       return SDValue();
8869
8870     // Record which element was extracted.
8871     ExtractedElements |=
8872       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
8873
8874     Uses.push_back(Extract);
8875   }
8876
8877   // If not all the elements were used, this may not be worthwhile.
8878   if (ExtractedElements != 15)
8879     return SDValue();
8880
8881   // Ok, we've now decided to do the transformation.
8882   DebugLoc dl = InputVector.getDebugLoc();
8883
8884   // Store the value to a temporary stack slot.
8885   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
8886   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
8887                             false, false, 0);
8888
8889   // Replace each use (extract) with a load of the appropriate element.
8890   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
8891        UE = Uses.end(); UI != UE; ++UI) {
8892     SDNode *Extract = *UI;
8893
8894     // Compute the element's address.
8895     SDValue Idx = Extract->getOperand(1);
8896     unsigned EltSize =
8897         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
8898     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
8899     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
8900
8901     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
8902
8903     // Load the scalar.
8904     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
8905                           NULL, 0, false, false, 0);
8906
8907     // Replace the exact with the load.
8908     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
8909   }
8910
8911   // The replacement was made in place; don't return anything.
8912   return SDValue();
8913 }
8914
8915 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8916 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8917                                     const X86Subtarget *Subtarget) {
8918   DebugLoc DL = N->getDebugLoc();
8919   SDValue Cond = N->getOperand(0);
8920   // Get the LHS/RHS of the select.
8921   SDValue LHS = N->getOperand(1);
8922   SDValue RHS = N->getOperand(2);
8923
8924   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8925   // instructions match the semantics of the common C idiom x<y?x:y but not
8926   // x<=y?x:y, because of how they handle negative zero (which can be
8927   // ignored in unsafe-math mode).
8928   if (Subtarget->hasSSE2() &&
8929       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8930       Cond.getOpcode() == ISD::SETCC) {
8931     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8932
8933     unsigned Opcode = 0;
8934     // Check for x CC y ? x : y.
8935     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
8936         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
8937       switch (CC) {
8938       default: break;
8939       case ISD::SETULT:
8940         // Converting this to a min would handle NaNs incorrectly, and swapping
8941         // the operands would cause it to handle comparisons between positive
8942         // and negative zero incorrectly.
8943         if (!FiniteOnlyFPMath() &&
8944             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
8945           if (!UnsafeFPMath &&
8946               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8947             break;
8948           std::swap(LHS, RHS);
8949         }
8950         Opcode = X86ISD::FMIN;
8951         break;
8952       case ISD::SETOLE:
8953         // Converting this to a min would handle comparisons between positive
8954         // and negative zero incorrectly.
8955         if (!UnsafeFPMath &&
8956             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
8957           break;
8958         Opcode = X86ISD::FMIN;
8959         break;
8960       case ISD::SETULE:
8961         // Converting this to a min would handle both negative zeros and NaNs
8962         // incorrectly, but we can swap the operands to fix both.
8963         std::swap(LHS, RHS);
8964       case ISD::SETOLT:
8965       case ISD::SETLT:
8966       case ISD::SETLE:
8967         Opcode = X86ISD::FMIN;
8968         break;
8969
8970       case ISD::SETOGE:
8971         // Converting this to a max would handle comparisons between positive
8972         // and negative zero incorrectly.
8973         if (!UnsafeFPMath &&
8974             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
8975           break;
8976         Opcode = X86ISD::FMAX;
8977         break;
8978       case ISD::SETUGT:
8979         // Converting this to a max would handle NaNs incorrectly, and swapping
8980         // the operands would cause it to handle comparisons between positive
8981         // and negative zero incorrectly.
8982         if (!FiniteOnlyFPMath() &&
8983             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
8984           if (!UnsafeFPMath &&
8985               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8986             break;
8987           std::swap(LHS, RHS);
8988         }
8989         Opcode = X86ISD::FMAX;
8990         break;
8991       case ISD::SETUGE:
8992         // Converting this to a max would handle both negative zeros and NaNs
8993         // incorrectly, but we can swap the operands to fix both.
8994         std::swap(LHS, RHS);
8995       case ISD::SETOGT:
8996       case ISD::SETGT:
8997       case ISD::SETGE:
8998         Opcode = X86ISD::FMAX;
8999         break;
9000       }
9001     // Check for x CC y ? y : x -- a min/max with reversed arms.
9002     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9003                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9004       switch (CC) {
9005       default: break;
9006       case ISD::SETOGE:
9007         // Converting this to a min would handle comparisons between positive
9008         // and negative zero incorrectly, and swapping the operands would
9009         // cause it to handle NaNs incorrectly.
9010         if (!UnsafeFPMath &&
9011             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9012           if (!FiniteOnlyFPMath() &&
9013               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9014             break;
9015           std::swap(LHS, RHS);
9016         }
9017         Opcode = X86ISD::FMIN;
9018         break;
9019       case ISD::SETUGT:
9020         // Converting this to a min would handle NaNs incorrectly.
9021         if (!UnsafeFPMath &&
9022             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9023           break;
9024         Opcode = X86ISD::FMIN;
9025         break;
9026       case ISD::SETUGE:
9027         // Converting this to a min would handle both negative zeros and NaNs
9028         // incorrectly, but we can swap the operands to fix both.
9029         std::swap(LHS, RHS);
9030       case ISD::SETOGT:
9031       case ISD::SETGT:
9032       case ISD::SETGE:
9033         Opcode = X86ISD::FMIN;
9034         break;
9035
9036       case ISD::SETULT:
9037         // Converting this to a max would handle NaNs incorrectly.
9038         if (!FiniteOnlyFPMath() &&
9039             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9040           break;
9041         Opcode = X86ISD::FMAX;
9042         break;
9043       case ISD::SETOLE:
9044         // Converting this to a max would handle comparisons between positive
9045         // and negative zero incorrectly, and swapping the operands would
9046         // cause it to handle NaNs incorrectly.
9047         if (!UnsafeFPMath &&
9048             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9049           if (!FiniteOnlyFPMath() &&
9050               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9051             break;
9052           std::swap(LHS, RHS);
9053         }
9054         Opcode = X86ISD::FMAX;
9055         break;
9056       case ISD::SETULE:
9057         // Converting this to a max would handle both negative zeros and NaNs
9058         // incorrectly, but we can swap the operands to fix both.
9059         std::swap(LHS, RHS);
9060       case ISD::SETOLT:
9061       case ISD::SETLT:
9062       case ISD::SETLE:
9063         Opcode = X86ISD::FMAX;
9064         break;
9065       }
9066     }
9067
9068     if (Opcode)
9069       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9070   }
9071
9072   // If this is a select between two integer constants, try to do some
9073   // optimizations.
9074   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9075     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9076       // Don't do this for crazy integer types.
9077       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9078         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9079         // so that TrueC (the true value) is larger than FalseC.
9080         bool NeedsCondInvert = false;
9081
9082         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9083             // Efficiently invertible.
9084             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9085              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9086               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9087           NeedsCondInvert = true;
9088           std::swap(TrueC, FalseC);
9089         }
9090
9091         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9092         if (FalseC->getAPIntValue() == 0 &&
9093             TrueC->getAPIntValue().isPowerOf2()) {
9094           if (NeedsCondInvert) // Invert the condition if needed.
9095             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9096                                DAG.getConstant(1, Cond.getValueType()));
9097
9098           // Zero extend the condition if needed.
9099           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9100
9101           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9102           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9103                              DAG.getConstant(ShAmt, MVT::i8));
9104         }
9105
9106         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9107         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9108           if (NeedsCondInvert) // Invert the condition if needed.
9109             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9110                                DAG.getConstant(1, Cond.getValueType()));
9111
9112           // Zero extend the condition if needed.
9113           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9114                              FalseC->getValueType(0), Cond);
9115           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9116                              SDValue(FalseC, 0));
9117         }
9118
9119         // Optimize cases that will turn into an LEA instruction.  This requires
9120         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9121         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9122           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9123           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9124
9125           bool isFastMultiplier = false;
9126           if (Diff < 10) {
9127             switch ((unsigned char)Diff) {
9128               default: break;
9129               case 1:  // result = add base, cond
9130               case 2:  // result = lea base(    , cond*2)
9131               case 3:  // result = lea base(cond, cond*2)
9132               case 4:  // result = lea base(    , cond*4)
9133               case 5:  // result = lea base(cond, cond*4)
9134               case 8:  // result = lea base(    , cond*8)
9135               case 9:  // result = lea base(cond, cond*8)
9136                 isFastMultiplier = true;
9137                 break;
9138             }
9139           }
9140
9141           if (isFastMultiplier) {
9142             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9143             if (NeedsCondInvert) // Invert the condition if needed.
9144               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9145                                  DAG.getConstant(1, Cond.getValueType()));
9146
9147             // Zero extend the condition if needed.
9148             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9149                                Cond);
9150             // Scale the condition by the difference.
9151             if (Diff != 1)
9152               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9153                                  DAG.getConstant(Diff, Cond.getValueType()));
9154
9155             // Add the base if non-zero.
9156             if (FalseC->getAPIntValue() != 0)
9157               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9158                                  SDValue(FalseC, 0));
9159             return Cond;
9160           }
9161         }
9162       }
9163   }
9164
9165   return SDValue();
9166 }
9167
9168 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9169 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9170                                   TargetLowering::DAGCombinerInfo &DCI) {
9171   DebugLoc DL = N->getDebugLoc();
9172
9173   // If the flag operand isn't dead, don't touch this CMOV.
9174   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9175     return SDValue();
9176
9177   // If this is a select between two integer constants, try to do some
9178   // optimizations.  Note that the operands are ordered the opposite of SELECT
9179   // operands.
9180   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9181     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9182       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9183       // larger than FalseC (the false value).
9184       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9185
9186       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9187         CC = X86::GetOppositeBranchCondition(CC);
9188         std::swap(TrueC, FalseC);
9189       }
9190
9191       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9192       // This is efficient for any integer data type (including i8/i16) and
9193       // shift amount.
9194       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9195         SDValue Cond = N->getOperand(3);
9196         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9197                            DAG.getConstant(CC, MVT::i8), Cond);
9198
9199         // Zero extend the condition if needed.
9200         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9201
9202         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9203         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9204                            DAG.getConstant(ShAmt, MVT::i8));
9205         if (N->getNumValues() == 2)  // Dead flag value?
9206           return DCI.CombineTo(N, Cond, SDValue());
9207         return Cond;
9208       }
9209
9210       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9211       // for any integer data type, including i8/i16.
9212       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9213         SDValue Cond = N->getOperand(3);
9214         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9215                            DAG.getConstant(CC, MVT::i8), Cond);
9216
9217         // Zero extend the condition if needed.
9218         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9219                            FalseC->getValueType(0), Cond);
9220         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9221                            SDValue(FalseC, 0));
9222
9223         if (N->getNumValues() == 2)  // Dead flag value?
9224           return DCI.CombineTo(N, Cond, SDValue());
9225         return Cond;
9226       }
9227
9228       // Optimize cases that will turn into an LEA instruction.  This requires
9229       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9230       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9231         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9232         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9233
9234         bool isFastMultiplier = false;
9235         if (Diff < 10) {
9236           switch ((unsigned char)Diff) {
9237           default: break;
9238           case 1:  // result = add base, cond
9239           case 2:  // result = lea base(    , cond*2)
9240           case 3:  // result = lea base(cond, cond*2)
9241           case 4:  // result = lea base(    , cond*4)
9242           case 5:  // result = lea base(cond, cond*4)
9243           case 8:  // result = lea base(    , cond*8)
9244           case 9:  // result = lea base(cond, cond*8)
9245             isFastMultiplier = true;
9246             break;
9247           }
9248         }
9249
9250         if (isFastMultiplier) {
9251           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9252           SDValue Cond = N->getOperand(3);
9253           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9254                              DAG.getConstant(CC, MVT::i8), Cond);
9255           // Zero extend the condition if needed.
9256           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9257                              Cond);
9258           // Scale the condition by the difference.
9259           if (Diff != 1)
9260             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9261                                DAG.getConstant(Diff, Cond.getValueType()));
9262
9263           // Add the base if non-zero.
9264           if (FalseC->getAPIntValue() != 0)
9265             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9266                                SDValue(FalseC, 0));
9267           if (N->getNumValues() == 2)  // Dead flag value?
9268             return DCI.CombineTo(N, Cond, SDValue());
9269           return Cond;
9270         }
9271       }
9272     }
9273   }
9274   return SDValue();
9275 }
9276
9277
9278 /// PerformMulCombine - Optimize a single multiply with constant into two
9279 /// in order to implement it with two cheaper instructions, e.g.
9280 /// LEA + SHL, LEA + LEA.
9281 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9282                                  TargetLowering::DAGCombinerInfo &DCI) {
9283   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9284     return SDValue();
9285
9286   EVT VT = N->getValueType(0);
9287   if (VT != MVT::i64)
9288     return SDValue();
9289
9290   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9291   if (!C)
9292     return SDValue();
9293   uint64_t MulAmt = C->getZExtValue();
9294   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9295     return SDValue();
9296
9297   uint64_t MulAmt1 = 0;
9298   uint64_t MulAmt2 = 0;
9299   if ((MulAmt % 9) == 0) {
9300     MulAmt1 = 9;
9301     MulAmt2 = MulAmt / 9;
9302   } else if ((MulAmt % 5) == 0) {
9303     MulAmt1 = 5;
9304     MulAmt2 = MulAmt / 5;
9305   } else if ((MulAmt % 3) == 0) {
9306     MulAmt1 = 3;
9307     MulAmt2 = MulAmt / 3;
9308   }
9309   if (MulAmt2 &&
9310       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9311     DebugLoc DL = N->getDebugLoc();
9312
9313     if (isPowerOf2_64(MulAmt2) &&
9314         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9315       // If second multiplifer is pow2, issue it first. We want the multiply by
9316       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9317       // is an add.
9318       std::swap(MulAmt1, MulAmt2);
9319
9320     SDValue NewMul;
9321     if (isPowerOf2_64(MulAmt1))
9322       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9323                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9324     else
9325       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9326                            DAG.getConstant(MulAmt1, VT));
9327
9328     if (isPowerOf2_64(MulAmt2))
9329       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9330                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9331     else
9332       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9333                            DAG.getConstant(MulAmt2, VT));
9334
9335     // Do not add new nodes to DAG combiner worklist.
9336     DCI.CombineTo(N, NewMul, false);
9337   }
9338   return SDValue();
9339 }
9340
9341 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9342   SDValue N0 = N->getOperand(0);
9343   SDValue N1 = N->getOperand(1);
9344   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9345   EVT VT = N0.getValueType();
9346
9347   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9348   // since the result of setcc_c is all zero's or all ones.
9349   if (N1C && N0.getOpcode() == ISD::AND &&
9350       N0.getOperand(1).getOpcode() == ISD::Constant) {
9351     SDValue N00 = N0.getOperand(0);
9352     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9353         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9354           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9355          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9356       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9357       APInt ShAmt = N1C->getAPIntValue();
9358       Mask = Mask.shl(ShAmt);
9359       if (Mask != 0)
9360         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9361                            N00, DAG.getConstant(Mask, VT));
9362     }
9363   }
9364
9365   return SDValue();
9366 }
9367
9368 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9369 ///                       when possible.
9370 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9371                                    const X86Subtarget *Subtarget) {
9372   EVT VT = N->getValueType(0);
9373   if (!VT.isVector() && VT.isInteger() &&
9374       N->getOpcode() == ISD::SHL)
9375     return PerformSHLCombine(N, DAG);
9376
9377   // On X86 with SSE2 support, we can transform this to a vector shift if
9378   // all elements are shifted by the same amount.  We can't do this in legalize
9379   // because the a constant vector is typically transformed to a constant pool
9380   // so we have no knowledge of the shift amount.
9381   if (!Subtarget->hasSSE2())
9382     return SDValue();
9383
9384   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9385     return SDValue();
9386
9387   SDValue ShAmtOp = N->getOperand(1);
9388   EVT EltVT = VT.getVectorElementType();
9389   DebugLoc DL = N->getDebugLoc();
9390   SDValue BaseShAmt = SDValue();
9391   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9392     unsigned NumElts = VT.getVectorNumElements();
9393     unsigned i = 0;
9394     for (; i != NumElts; ++i) {
9395       SDValue Arg = ShAmtOp.getOperand(i);
9396       if (Arg.getOpcode() == ISD::UNDEF) continue;
9397       BaseShAmt = Arg;
9398       break;
9399     }
9400     for (; i != NumElts; ++i) {
9401       SDValue Arg = ShAmtOp.getOperand(i);
9402       if (Arg.getOpcode() == ISD::UNDEF) continue;
9403       if (Arg != BaseShAmt) {
9404         return SDValue();
9405       }
9406     }
9407   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9408              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9409     SDValue InVec = ShAmtOp.getOperand(0);
9410     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9411       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9412       unsigned i = 0;
9413       for (; i != NumElts; ++i) {
9414         SDValue Arg = InVec.getOperand(i);
9415         if (Arg.getOpcode() == ISD::UNDEF) continue;
9416         BaseShAmt = Arg;
9417         break;
9418       }
9419     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9420        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9421          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9422          if (C->getZExtValue() == SplatIdx)
9423            BaseShAmt = InVec.getOperand(1);
9424        }
9425     }
9426     if (BaseShAmt.getNode() == 0)
9427       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9428                               DAG.getIntPtrConstant(0));
9429   } else
9430     return SDValue();
9431
9432   // The shift amount is an i32.
9433   if (EltVT.bitsGT(MVT::i32))
9434     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9435   else if (EltVT.bitsLT(MVT::i32))
9436     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9437
9438   // The shift amount is identical so we can do a vector shift.
9439   SDValue  ValOp = N->getOperand(0);
9440   switch (N->getOpcode()) {
9441   default:
9442     llvm_unreachable("Unknown shift opcode!");
9443     break;
9444   case ISD::SHL:
9445     if (VT == MVT::v2i64)
9446       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9447                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9448                          ValOp, BaseShAmt);
9449     if (VT == MVT::v4i32)
9450       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9451                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9452                          ValOp, BaseShAmt);
9453     if (VT == MVT::v8i16)
9454       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9455                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9456                          ValOp, BaseShAmt);
9457     break;
9458   case ISD::SRA:
9459     if (VT == MVT::v4i32)
9460       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9461                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9462                          ValOp, BaseShAmt);
9463     if (VT == MVT::v8i16)
9464       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9465                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9466                          ValOp, BaseShAmt);
9467     break;
9468   case ISD::SRL:
9469     if (VT == MVT::v2i64)
9470       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9471                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9472                          ValOp, BaseShAmt);
9473     if (VT == MVT::v4i32)
9474       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9475                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9476                          ValOp, BaseShAmt);
9477     if (VT ==  MVT::v8i16)
9478       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9479                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9480                          ValOp, BaseShAmt);
9481     break;
9482   }
9483   return SDValue();
9484 }
9485
9486 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9487                                 TargetLowering::DAGCombinerInfo &DCI,
9488                                 const X86Subtarget *Subtarget) {
9489   if (DCI.isBeforeLegalizeOps())
9490     return SDValue();
9491
9492   EVT VT = N->getValueType(0);
9493   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
9494     return SDValue();
9495
9496   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9497   SDValue N0 = N->getOperand(0);
9498   SDValue N1 = N->getOperand(1);
9499   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9500     std::swap(N0, N1);
9501   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9502     return SDValue();
9503   if (!N0.hasOneUse() || !N1.hasOneUse())
9504     return SDValue();
9505
9506   SDValue ShAmt0 = N0.getOperand(1);
9507   if (ShAmt0.getValueType() != MVT::i8)
9508     return SDValue();
9509   SDValue ShAmt1 = N1.getOperand(1);
9510   if (ShAmt1.getValueType() != MVT::i8)
9511     return SDValue();
9512   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9513     ShAmt0 = ShAmt0.getOperand(0);
9514   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9515     ShAmt1 = ShAmt1.getOperand(0);
9516
9517   DebugLoc DL = N->getDebugLoc();
9518   unsigned Opc = X86ISD::SHLD;
9519   SDValue Op0 = N0.getOperand(0);
9520   SDValue Op1 = N1.getOperand(0);
9521   if (ShAmt0.getOpcode() == ISD::SUB) {
9522     Opc = X86ISD::SHRD;
9523     std::swap(Op0, Op1);
9524     std::swap(ShAmt0, ShAmt1);
9525   }
9526
9527   unsigned Bits = VT.getSizeInBits();
9528   if (ShAmt1.getOpcode() == ISD::SUB) {
9529     SDValue Sum = ShAmt1.getOperand(0);
9530     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9531       if (SumC->getSExtValue() == Bits &&
9532           ShAmt1.getOperand(1) == ShAmt0)
9533         return DAG.getNode(Opc, DL, VT,
9534                            Op0, Op1,
9535                            DAG.getNode(ISD::TRUNCATE, DL,
9536                                        MVT::i8, ShAmt0));
9537     }
9538   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9539     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9540     if (ShAmt0C &&
9541         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
9542       return DAG.getNode(Opc, DL, VT,
9543                          N0.getOperand(0), N1.getOperand(0),
9544                          DAG.getNode(ISD::TRUNCATE, DL,
9545                                        MVT::i8, ShAmt0));
9546   }
9547
9548   return SDValue();
9549 }
9550
9551 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9552 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9553                                    const X86Subtarget *Subtarget) {
9554   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9555   // the FP state in cases where an emms may be missing.
9556   // A preferable solution to the general problem is to figure out the right
9557   // places to insert EMMS.  This qualifies as a quick hack.
9558
9559   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9560   StoreSDNode *St = cast<StoreSDNode>(N);
9561   EVT VT = St->getValue().getValueType();
9562   if (VT.getSizeInBits() != 64)
9563     return SDValue();
9564
9565   const Function *F = DAG.getMachineFunction().getFunction();
9566   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9567   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9568     && Subtarget->hasSSE2();
9569   if ((VT.isVector() ||
9570        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9571       isa<LoadSDNode>(St->getValue()) &&
9572       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9573       St->getChain().hasOneUse() && !St->isVolatile()) {
9574     SDNode* LdVal = St->getValue().getNode();
9575     LoadSDNode *Ld = 0;
9576     int TokenFactorIndex = -1;
9577     SmallVector<SDValue, 8> Ops;
9578     SDNode* ChainVal = St->getChain().getNode();
9579     // Must be a store of a load.  We currently handle two cases:  the load
9580     // is a direct child, and it's under an intervening TokenFactor.  It is
9581     // possible to dig deeper under nested TokenFactors.
9582     if (ChainVal == LdVal)
9583       Ld = cast<LoadSDNode>(St->getChain());
9584     else if (St->getValue().hasOneUse() &&
9585              ChainVal->getOpcode() == ISD::TokenFactor) {
9586       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9587         if (ChainVal->getOperand(i).getNode() == LdVal) {
9588           TokenFactorIndex = i;
9589           Ld = cast<LoadSDNode>(St->getValue());
9590         } else
9591           Ops.push_back(ChainVal->getOperand(i));
9592       }
9593     }
9594
9595     if (!Ld || !ISD::isNormalLoad(Ld))
9596       return SDValue();
9597
9598     // If this is not the MMX case, i.e. we are just turning i64 load/store
9599     // into f64 load/store, avoid the transformation if there are multiple
9600     // uses of the loaded value.
9601     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9602       return SDValue();
9603
9604     DebugLoc LdDL = Ld->getDebugLoc();
9605     DebugLoc StDL = N->getDebugLoc();
9606     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9607     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9608     // pair instead.
9609     if (Subtarget->is64Bit() || F64IsLegal) {
9610       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9611       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9612                                   Ld->getBasePtr(), Ld->getSrcValue(),
9613                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9614                                   Ld->isNonTemporal(), Ld->getAlignment());
9615       SDValue NewChain = NewLd.getValue(1);
9616       if (TokenFactorIndex != -1) {
9617         Ops.push_back(NewChain);
9618         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9619                                Ops.size());
9620       }
9621       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9622                           St->getSrcValue(), St->getSrcValueOffset(),
9623                           St->isVolatile(), St->isNonTemporal(),
9624                           St->getAlignment());
9625     }
9626
9627     // Otherwise, lower to two pairs of 32-bit loads / stores.
9628     SDValue LoAddr = Ld->getBasePtr();
9629     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9630                                  DAG.getConstant(4, MVT::i32));
9631
9632     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9633                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9634                                Ld->isVolatile(), Ld->isNonTemporal(),
9635                                Ld->getAlignment());
9636     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9637                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9638                                Ld->isVolatile(), Ld->isNonTemporal(),
9639                                MinAlign(Ld->getAlignment(), 4));
9640
9641     SDValue NewChain = LoLd.getValue(1);
9642     if (TokenFactorIndex != -1) {
9643       Ops.push_back(LoLd);
9644       Ops.push_back(HiLd);
9645       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9646                              Ops.size());
9647     }
9648
9649     LoAddr = St->getBasePtr();
9650     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9651                          DAG.getConstant(4, MVT::i32));
9652
9653     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9654                                 St->getSrcValue(), St->getSrcValueOffset(),
9655                                 St->isVolatile(), St->isNonTemporal(),
9656                                 St->getAlignment());
9657     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9658                                 St->getSrcValue(),
9659                                 St->getSrcValueOffset() + 4,
9660                                 St->isVolatile(),
9661                                 St->isNonTemporal(),
9662                                 MinAlign(St->getAlignment(), 4));
9663     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9664   }
9665   return SDValue();
9666 }
9667
9668 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9669 /// X86ISD::FXOR nodes.
9670 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9671   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9672   // F[X]OR(0.0, x) -> x
9673   // F[X]OR(x, 0.0) -> x
9674   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9675     if (C->getValueAPF().isPosZero())
9676       return N->getOperand(1);
9677   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9678     if (C->getValueAPF().isPosZero())
9679       return N->getOperand(0);
9680   return SDValue();
9681 }
9682
9683 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9684 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9685   // FAND(0.0, x) -> 0.0
9686   // FAND(x, 0.0) -> 0.0
9687   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9688     if (C->getValueAPF().isPosZero())
9689       return N->getOperand(0);
9690   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9691     if (C->getValueAPF().isPosZero())
9692       return N->getOperand(1);
9693   return SDValue();
9694 }
9695
9696 static SDValue PerformBTCombine(SDNode *N,
9697                                 SelectionDAG &DAG,
9698                                 TargetLowering::DAGCombinerInfo &DCI) {
9699   // BT ignores high bits in the bit index operand.
9700   SDValue Op1 = N->getOperand(1);
9701   if (Op1.hasOneUse()) {
9702     unsigned BitWidth = Op1.getValueSizeInBits();
9703     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9704     APInt KnownZero, KnownOne;
9705     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
9706                                           !DCI.isBeforeLegalizeOps());
9707     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9708     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9709         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9710       DCI.CommitTargetLoweringOpt(TLO);
9711   }
9712   return SDValue();
9713 }
9714
9715 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9716   SDValue Op = N->getOperand(0);
9717   if (Op.getOpcode() == ISD::BIT_CONVERT)
9718     Op = Op.getOperand(0);
9719   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9720   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9721       VT.getVectorElementType().getSizeInBits() ==
9722       OpVT.getVectorElementType().getSizeInBits()) {
9723     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9724   }
9725   return SDValue();
9726 }
9727
9728 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9729 // Locked instructions, in turn, have implicit fence semantics (all memory
9730 // operations are flushed before issuing the locked instruction, and the
9731 // are not buffered), so we can fold away the common pattern of
9732 // fence-atomic-fence.
9733 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9734   SDValue atomic = N->getOperand(0);
9735   switch (atomic.getOpcode()) {
9736     case ISD::ATOMIC_CMP_SWAP:
9737     case ISD::ATOMIC_SWAP:
9738     case ISD::ATOMIC_LOAD_ADD:
9739     case ISD::ATOMIC_LOAD_SUB:
9740     case ISD::ATOMIC_LOAD_AND:
9741     case ISD::ATOMIC_LOAD_OR:
9742     case ISD::ATOMIC_LOAD_XOR:
9743     case ISD::ATOMIC_LOAD_NAND:
9744     case ISD::ATOMIC_LOAD_MIN:
9745     case ISD::ATOMIC_LOAD_MAX:
9746     case ISD::ATOMIC_LOAD_UMIN:
9747     case ISD::ATOMIC_LOAD_UMAX:
9748       break;
9749     default:
9750       return SDValue();
9751   }
9752
9753   SDValue fence = atomic.getOperand(0);
9754   if (fence.getOpcode() != ISD::MEMBARRIER)
9755     return SDValue();
9756
9757   switch (atomic.getOpcode()) {
9758     case ISD::ATOMIC_CMP_SWAP:
9759       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9760                                     atomic.getOperand(1), atomic.getOperand(2),
9761                                     atomic.getOperand(3));
9762     case ISD::ATOMIC_SWAP:
9763     case ISD::ATOMIC_LOAD_ADD:
9764     case ISD::ATOMIC_LOAD_SUB:
9765     case ISD::ATOMIC_LOAD_AND:
9766     case ISD::ATOMIC_LOAD_OR:
9767     case ISD::ATOMIC_LOAD_XOR:
9768     case ISD::ATOMIC_LOAD_NAND:
9769     case ISD::ATOMIC_LOAD_MIN:
9770     case ISD::ATOMIC_LOAD_MAX:
9771     case ISD::ATOMIC_LOAD_UMIN:
9772     case ISD::ATOMIC_LOAD_UMAX:
9773       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9774                                     atomic.getOperand(1), atomic.getOperand(2));
9775     default:
9776       return SDValue();
9777   }
9778 }
9779
9780 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9781   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9782   //           (and (i32 x86isd::setcc_carry), 1)
9783   // This eliminates the zext. This transformation is necessary because
9784   // ISD::SETCC is always legalized to i8.
9785   DebugLoc dl = N->getDebugLoc();
9786   SDValue N0 = N->getOperand(0);
9787   EVT VT = N->getValueType(0);
9788   if (N0.getOpcode() == ISD::AND &&
9789       N0.hasOneUse() &&
9790       N0.getOperand(0).hasOneUse()) {
9791     SDValue N00 = N0.getOperand(0);
9792     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9793       return SDValue();
9794     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9795     if (!C || C->getZExtValue() != 1)
9796       return SDValue();
9797     return DAG.getNode(ISD::AND, dl, VT,
9798                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9799                                    N00.getOperand(0), N00.getOperand(1)),
9800                        DAG.getConstant(1, VT));
9801   }
9802
9803   return SDValue();
9804 }
9805
9806 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9807                                              DAGCombinerInfo &DCI) const {
9808   SelectionDAG &DAG = DCI.DAG;
9809   switch (N->getOpcode()) {
9810   default: break;
9811   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9812   case ISD::EXTRACT_VECTOR_ELT:
9813                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9814   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9815   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9816   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9817   case ISD::SHL:
9818   case ISD::SRA:
9819   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9820   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
9821   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9822   case X86ISD::FXOR:
9823   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9824   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9825   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9826   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9827   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9828   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9829   }
9830
9831   return SDValue();
9832 }
9833
9834 /// isTypeDesirableForOp - Return true if the target has native support for
9835 /// the specified value type and it is 'desirable' to use the type for the
9836 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
9837 /// instruction encodings are longer and some i16 instructions are slow.
9838 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
9839   if (!isTypeLegal(VT))
9840     return false;
9841   if (VT != MVT::i16)
9842     return true;
9843
9844   switch (Opc) {
9845   default:
9846     return true;
9847   case ISD::LOAD:
9848   case ISD::SIGN_EXTEND:
9849   case ISD::ZERO_EXTEND:
9850   case ISD::ANY_EXTEND:
9851   case ISD::SHL:
9852   case ISD::SRL:
9853   case ISD::SUB:
9854   case ISD::ADD:
9855   case ISD::MUL:
9856   case ISD::AND:
9857   case ISD::OR:
9858   case ISD::XOR:
9859     return false;
9860   }
9861 }
9862
9863 static bool MayFoldLoad(SDValue Op) {
9864   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
9865 }
9866
9867 static bool MayFoldIntoStore(SDValue Op) {
9868   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
9869 }
9870
9871 /// IsDesirableToPromoteOp - This method query the target whether it is
9872 /// beneficial for dag combiner to promote the specified node. If true, it
9873 /// should return the desired promotion type by reference.
9874 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
9875   EVT VT = Op.getValueType();
9876   if (VT != MVT::i16)
9877     return false;
9878
9879   bool Promote = false;
9880   bool Commute = false;
9881   switch (Op.getOpcode()) {
9882   default: break;
9883   case ISD::LOAD: {
9884     LoadSDNode *LD = cast<LoadSDNode>(Op);
9885     // If the non-extending load has a single use and it's not live out, then it
9886     // might be folded.
9887     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
9888                                                      Op.hasOneUse()*/) {
9889       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
9890              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
9891         // The only case where we'd want to promote LOAD (rather then it being
9892         // promoted as an operand is when it's only use is liveout.
9893         if (UI->getOpcode() != ISD::CopyToReg)
9894           return false;
9895       }
9896     }
9897     Promote = true;
9898     break;
9899   }
9900   case ISD::SIGN_EXTEND:
9901   case ISD::ZERO_EXTEND:
9902   case ISD::ANY_EXTEND:
9903     Promote = true;
9904     break;
9905   case ISD::SHL:
9906   case ISD::SRL: {
9907     SDValue N0 = Op.getOperand(0);
9908     // Look out for (store (shl (load), x)).
9909     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
9910       return false;
9911     Promote = true;
9912     break;
9913   }
9914   case ISD::ADD:
9915   case ISD::MUL:
9916   case ISD::AND:
9917   case ISD::OR:
9918   case ISD::XOR:
9919     Commute = true;
9920     // fallthrough
9921   case ISD::SUB: {
9922     SDValue N0 = Op.getOperand(0);
9923     SDValue N1 = Op.getOperand(1);
9924     if (!Commute && MayFoldLoad(N1))
9925       return false;
9926     // Avoid disabling potential load folding opportunities.
9927     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
9928       return false;
9929     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
9930       return false;
9931     Promote = true;
9932   }
9933   }
9934
9935   PVT = MVT::i32;
9936   return Promote;
9937 }
9938
9939 //===----------------------------------------------------------------------===//
9940 //                           X86 Inline Assembly Support
9941 //===----------------------------------------------------------------------===//
9942
9943 static bool LowerToBSwap(CallInst *CI) {
9944   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9945   // we will turn this bswap into something that will be lowered to logical ops
9946   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9947   // so don't worry about this.
9948
9949   // Verify this is a simple bswap.
9950   if (CI->getNumOperands() != 2 ||
9951       CI->getType() != CI->getOperand(1)->getType() ||
9952       !CI->getType()->isIntegerTy())
9953     return false;
9954
9955   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9956   if (!Ty || Ty->getBitWidth() % 16 != 0)
9957     return false;
9958
9959   // Okay, we can do this xform, do so now.
9960   const Type *Tys[] = { Ty };
9961   Module *M = CI->getParent()->getParent()->getParent();
9962   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9963
9964   Value *Op = CI->getOperand(1);
9965   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9966
9967   CI->replaceAllUsesWith(Op);
9968   CI->eraseFromParent();
9969   return true;
9970 }
9971
9972 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9973   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9974   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9975
9976   std::string AsmStr = IA->getAsmString();
9977
9978   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9979   SmallVector<StringRef, 4> AsmPieces;
9980   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9981
9982   switch (AsmPieces.size()) {
9983   default: return false;
9984   case 1:
9985     AsmStr = AsmPieces[0];
9986     AsmPieces.clear();
9987     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9988
9989     // bswap $0
9990     if (AsmPieces.size() == 2 &&
9991         (AsmPieces[0] == "bswap" ||
9992          AsmPieces[0] == "bswapq" ||
9993          AsmPieces[0] == "bswapl") &&
9994         (AsmPieces[1] == "$0" ||
9995          AsmPieces[1] == "${0:q}")) {
9996       // No need to check constraints, nothing other than the equivalent of
9997       // "=r,0" would be valid here.
9998       return LowerToBSwap(CI);
9999     }
10000     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10001     if (CI->getType()->isIntegerTy(16) &&
10002         AsmPieces.size() == 3 &&
10003         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10004         AsmPieces[1] == "$$8," &&
10005         AsmPieces[2] == "${0:w}" &&
10006         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10007       AsmPieces.clear();
10008       const std::string &Constraints = IA->getConstraintString();
10009       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10010       std::sort(AsmPieces.begin(), AsmPieces.end());
10011       if (AsmPieces.size() == 4 &&
10012           AsmPieces[0] == "~{cc}" &&
10013           AsmPieces[1] == "~{dirflag}" &&
10014           AsmPieces[2] == "~{flags}" &&
10015           AsmPieces[3] == "~{fpsr}") {
10016         return LowerToBSwap(CI);
10017       }
10018     }
10019     break;
10020   case 3:
10021     if (CI->getType()->isIntegerTy(64) &&
10022         Constraints.size() >= 2 &&
10023         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10024         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10025       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10026       SmallVector<StringRef, 4> Words;
10027       SplitString(AsmPieces[0], Words, " \t");
10028       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10029         Words.clear();
10030         SplitString(AsmPieces[1], Words, " \t");
10031         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10032           Words.clear();
10033           SplitString(AsmPieces[2], Words, " \t,");
10034           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10035               Words[2] == "%edx") {
10036             return LowerToBSwap(CI);
10037           }
10038         }
10039       }
10040     }
10041     break;
10042   }
10043   return false;
10044 }
10045
10046
10047
10048 /// getConstraintType - Given a constraint letter, return the type of
10049 /// constraint it is for this target.
10050 X86TargetLowering::ConstraintType
10051 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10052   if (Constraint.size() == 1) {
10053     switch (Constraint[0]) {
10054     case 'A':
10055       return C_Register;
10056     case 'f':
10057     case 'r':
10058     case 'R':
10059     case 'l':
10060     case 'q':
10061     case 'Q':
10062     case 'x':
10063     case 'y':
10064     case 'Y':
10065       return C_RegisterClass;
10066     case 'e':
10067     case 'Z':
10068       return C_Other;
10069     default:
10070       break;
10071     }
10072   }
10073   return TargetLowering::getConstraintType(Constraint);
10074 }
10075
10076 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10077 /// with another that has more specific requirements based on the type of the
10078 /// corresponding operand.
10079 const char *X86TargetLowering::
10080 LowerXConstraint(EVT ConstraintVT) const {
10081   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10082   // 'f' like normal targets.
10083   if (ConstraintVT.isFloatingPoint()) {
10084     if (Subtarget->hasSSE2())
10085       return "Y";
10086     if (Subtarget->hasSSE1())
10087       return "x";
10088   }
10089
10090   return TargetLowering::LowerXConstraint(ConstraintVT);
10091 }
10092
10093 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10094 /// vector.  If it is invalid, don't add anything to Ops.
10095 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10096                                                      char Constraint,
10097                                                      bool hasMemory,
10098                                                      std::vector<SDValue>&Ops,
10099                                                      SelectionDAG &DAG) const {
10100   SDValue Result(0, 0);
10101
10102   switch (Constraint) {
10103   default: break;
10104   case 'I':
10105     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10106       if (C->getZExtValue() <= 31) {
10107         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10108         break;
10109       }
10110     }
10111     return;
10112   case 'J':
10113     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10114       if (C->getZExtValue() <= 63) {
10115         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10116         break;
10117       }
10118     }
10119     return;
10120   case 'K':
10121     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10122       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10123         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10124         break;
10125       }
10126     }
10127     return;
10128   case 'N':
10129     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10130       if (C->getZExtValue() <= 255) {
10131         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10132         break;
10133       }
10134     }
10135     return;
10136   case 'e': {
10137     // 32-bit signed value
10138     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10139       const ConstantInt *CI = C->getConstantIntValue();
10140       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10141                                   C->getSExtValue())) {
10142         // Widen to 64 bits here to get it sign extended.
10143         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10144         break;
10145       }
10146     // FIXME gcc accepts some relocatable values here too, but only in certain
10147     // memory models; it's complicated.
10148     }
10149     return;
10150   }
10151   case 'Z': {
10152     // 32-bit unsigned value
10153     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10154       const ConstantInt *CI = C->getConstantIntValue();
10155       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10156                                   C->getZExtValue())) {
10157         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10158         break;
10159       }
10160     }
10161     // FIXME gcc accepts some relocatable values here too, but only in certain
10162     // memory models; it's complicated.
10163     return;
10164   }
10165   case 'i': {
10166     // Literal immediates are always ok.
10167     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10168       // Widen to 64 bits here to get it sign extended.
10169       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10170       break;
10171     }
10172
10173     // If we are in non-pic codegen mode, we allow the address of a global (with
10174     // an optional displacement) to be used with 'i'.
10175     GlobalAddressSDNode *GA = 0;
10176     int64_t Offset = 0;
10177
10178     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10179     while (1) {
10180       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10181         Offset += GA->getOffset();
10182         break;
10183       } else if (Op.getOpcode() == ISD::ADD) {
10184         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10185           Offset += C->getZExtValue();
10186           Op = Op.getOperand(0);
10187           continue;
10188         }
10189       } else if (Op.getOpcode() == ISD::SUB) {
10190         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10191           Offset += -C->getZExtValue();
10192           Op = Op.getOperand(0);
10193           continue;
10194         }
10195       }
10196
10197       // Otherwise, this isn't something we can handle, reject it.
10198       return;
10199     }
10200
10201     const GlobalValue *GV = GA->getGlobal();
10202     // If we require an extra load to get this address, as in PIC mode, we
10203     // can't accept it.
10204     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10205                                                         getTargetMachine())))
10206       return;
10207
10208     if (hasMemory)
10209       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
10210     else
10211       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10212     Result = Op;
10213     break;
10214   }
10215   }
10216
10217   if (Result.getNode()) {
10218     Ops.push_back(Result);
10219     return;
10220   }
10221   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
10222                                                       Ops, DAG);
10223 }
10224
10225 std::vector<unsigned> X86TargetLowering::
10226 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10227                                   EVT VT) const {
10228   if (Constraint.size() == 1) {
10229     // FIXME: not handling fp-stack yet!
10230     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10231     default: break;  // Unknown constraint letter
10232     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10233       if (Subtarget->is64Bit()) {
10234         if (VT == MVT::i32)
10235           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10236                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10237                                        X86::R10D,X86::R11D,X86::R12D,
10238                                        X86::R13D,X86::R14D,X86::R15D,
10239                                        X86::EBP, X86::ESP, 0);
10240         else if (VT == MVT::i16)
10241           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10242                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10243                                        X86::R10W,X86::R11W,X86::R12W,
10244                                        X86::R13W,X86::R14W,X86::R15W,
10245                                        X86::BP,  X86::SP, 0);
10246         else if (VT == MVT::i8)
10247           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10248                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10249                                        X86::R10B,X86::R11B,X86::R12B,
10250                                        X86::R13B,X86::R14B,X86::R15B,
10251                                        X86::BPL, X86::SPL, 0);
10252
10253         else if (VT == MVT::i64)
10254           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10255                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10256                                        X86::R10, X86::R11, X86::R12,
10257                                        X86::R13, X86::R14, X86::R15,
10258                                        X86::RBP, X86::RSP, 0);
10259
10260         break;
10261       }
10262       // 32-bit fallthrough
10263     case 'Q':   // Q_REGS
10264       if (VT == MVT::i32)
10265         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10266       else if (VT == MVT::i16)
10267         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10268       else if (VT == MVT::i8)
10269         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10270       else if (VT == MVT::i64)
10271         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10272       break;
10273     }
10274   }
10275
10276   return std::vector<unsigned>();
10277 }
10278
10279 std::pair<unsigned, const TargetRegisterClass*>
10280 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10281                                                 EVT VT) const {
10282   // First, see if this is a constraint that directly corresponds to an LLVM
10283   // register class.
10284   if (Constraint.size() == 1) {
10285     // GCC Constraint Letters
10286     switch (Constraint[0]) {
10287     default: break;
10288     case 'r':   // GENERAL_REGS
10289     case 'l':   // INDEX_REGS
10290       if (VT == MVT::i8)
10291         return std::make_pair(0U, X86::GR8RegisterClass);
10292       if (VT == MVT::i16)
10293         return std::make_pair(0U, X86::GR16RegisterClass);
10294       if (VT == MVT::i32 || !Subtarget->is64Bit())
10295         return std::make_pair(0U, X86::GR32RegisterClass);
10296       return std::make_pair(0U, X86::GR64RegisterClass);
10297     case 'R':   // LEGACY_REGS
10298       if (VT == MVT::i8)
10299         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10300       if (VT == MVT::i16)
10301         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10302       if (VT == MVT::i32 || !Subtarget->is64Bit())
10303         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10304       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10305     case 'f':  // FP Stack registers.
10306       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10307       // value to the correct fpstack register class.
10308       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10309         return std::make_pair(0U, X86::RFP32RegisterClass);
10310       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10311         return std::make_pair(0U, X86::RFP64RegisterClass);
10312       return std::make_pair(0U, X86::RFP80RegisterClass);
10313     case 'y':   // MMX_REGS if MMX allowed.
10314       if (!Subtarget->hasMMX()) break;
10315       return std::make_pair(0U, X86::VR64RegisterClass);
10316     case 'Y':   // SSE_REGS if SSE2 allowed
10317       if (!Subtarget->hasSSE2()) break;
10318       // FALL THROUGH.
10319     case 'x':   // SSE_REGS if SSE1 allowed
10320       if (!Subtarget->hasSSE1()) break;
10321
10322       switch (VT.getSimpleVT().SimpleTy) {
10323       default: break;
10324       // Scalar SSE types.
10325       case MVT::f32:
10326       case MVT::i32:
10327         return std::make_pair(0U, X86::FR32RegisterClass);
10328       case MVT::f64:
10329       case MVT::i64:
10330         return std::make_pair(0U, X86::FR64RegisterClass);
10331       // Vector types.
10332       case MVT::v16i8:
10333       case MVT::v8i16:
10334       case MVT::v4i32:
10335       case MVT::v2i64:
10336       case MVT::v4f32:
10337       case MVT::v2f64:
10338         return std::make_pair(0U, X86::VR128RegisterClass);
10339       }
10340       break;
10341     }
10342   }
10343
10344   // Use the default implementation in TargetLowering to convert the register
10345   // constraint into a member of a register class.
10346   std::pair<unsigned, const TargetRegisterClass*> Res;
10347   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10348
10349   // Not found as a standard register?
10350   if (Res.second == 0) {
10351     // Map st(0) -> st(7) -> ST0
10352     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10353         tolower(Constraint[1]) == 's' &&
10354         tolower(Constraint[2]) == 't' &&
10355         Constraint[3] == '(' &&
10356         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10357         Constraint[5] == ')' &&
10358         Constraint[6] == '}') {
10359
10360       Res.first = X86::ST0+Constraint[4]-'0';
10361       Res.second = X86::RFP80RegisterClass;
10362       return Res;
10363     }
10364
10365     // GCC allows "st(0)" to be called just plain "st".
10366     if (StringRef("{st}").equals_lower(Constraint)) {
10367       Res.first = X86::ST0;
10368       Res.second = X86::RFP80RegisterClass;
10369       return Res;
10370     }
10371
10372     // flags -> EFLAGS
10373     if (StringRef("{flags}").equals_lower(Constraint)) {
10374       Res.first = X86::EFLAGS;
10375       Res.second = X86::CCRRegisterClass;
10376       return Res;
10377     }
10378
10379     // 'A' means EAX + EDX.
10380     if (Constraint == "A") {
10381       Res.first = X86::EAX;
10382       Res.second = X86::GR32_ADRegisterClass;
10383       return Res;
10384     }
10385     return Res;
10386   }
10387
10388   // Otherwise, check to see if this is a register class of the wrong value
10389   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10390   // turn into {ax},{dx}.
10391   if (Res.second->hasType(VT))
10392     return Res;   // Correct type already, nothing to do.
10393
10394   // All of the single-register GCC register classes map their values onto
10395   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10396   // really want an 8-bit or 32-bit register, map to the appropriate register
10397   // class and return the appropriate register.
10398   if (Res.second == X86::GR16RegisterClass) {
10399     if (VT == MVT::i8) {
10400       unsigned DestReg = 0;
10401       switch (Res.first) {
10402       default: break;
10403       case X86::AX: DestReg = X86::AL; break;
10404       case X86::DX: DestReg = X86::DL; break;
10405       case X86::CX: DestReg = X86::CL; break;
10406       case X86::BX: DestReg = X86::BL; break;
10407       }
10408       if (DestReg) {
10409         Res.first = DestReg;
10410         Res.second = X86::GR8RegisterClass;
10411       }
10412     } else if (VT == MVT::i32) {
10413       unsigned DestReg = 0;
10414       switch (Res.first) {
10415       default: break;
10416       case X86::AX: DestReg = X86::EAX; break;
10417       case X86::DX: DestReg = X86::EDX; break;
10418       case X86::CX: DestReg = X86::ECX; break;
10419       case X86::BX: DestReg = X86::EBX; break;
10420       case X86::SI: DestReg = X86::ESI; break;
10421       case X86::DI: DestReg = X86::EDI; break;
10422       case X86::BP: DestReg = X86::EBP; break;
10423       case X86::SP: DestReg = X86::ESP; break;
10424       }
10425       if (DestReg) {
10426         Res.first = DestReg;
10427         Res.second = X86::GR32RegisterClass;
10428       }
10429     } else if (VT == MVT::i64) {
10430       unsigned DestReg = 0;
10431       switch (Res.first) {
10432       default: break;
10433       case X86::AX: DestReg = X86::RAX; break;
10434       case X86::DX: DestReg = X86::RDX; break;
10435       case X86::CX: DestReg = X86::RCX; break;
10436       case X86::BX: DestReg = X86::RBX; break;
10437       case X86::SI: DestReg = X86::RSI; break;
10438       case X86::DI: DestReg = X86::RDI; break;
10439       case X86::BP: DestReg = X86::RBP; break;
10440       case X86::SP: DestReg = X86::RSP; break;
10441       }
10442       if (DestReg) {
10443         Res.first = DestReg;
10444         Res.second = X86::GR64RegisterClass;
10445       }
10446     }
10447   } else if (Res.second == X86::FR32RegisterClass ||
10448              Res.second == X86::FR64RegisterClass ||
10449              Res.second == X86::VR128RegisterClass) {
10450     // Handle references to XMM physical registers that got mapped into the
10451     // wrong class.  This can happen with constraints like {xmm0} where the
10452     // target independent register mapper will just pick the first match it can
10453     // find, ignoring the required type.
10454     if (VT == MVT::f32)
10455       Res.second = X86::FR32RegisterClass;
10456     else if (VT == MVT::f64)
10457       Res.second = X86::FR64RegisterClass;
10458     else if (X86::VR128RegisterClass->hasType(VT))
10459       Res.second = X86::VR128RegisterClass;
10460   }
10461
10462   return Res;
10463 }