lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  81                                      const X86Subtarget &STI)
  82     : TargetLowering(TM), Subtarget(&STI) {
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   TD = getDataLayout();
  86
  87   // Set up the TargetLowering object.
  88   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  89
  90   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  91   setBooleanContents(ZeroOrOneBooleanContent);
  92   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  93   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  94
  95   // For 64-bit, since we have so many registers, use the ILP scheduler.
  96   // For 32-bit, use the register pressure specific scheduling.
  97   // For Atom, always use ILP scheduling.
  98   if (Subtarget->isAtom())
  99     setSchedulingPreference(Sched::ILP);
 100   else if (Subtarget->is64Bit())
 101     setSchedulingPreference(Sched::ILP);
 102   else
 103     setSchedulingPreference(Sched::RegPressure);
 104   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 105   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 106
 107   // Bypass expensive divides on Atom when compiling with O2.
 108   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 109     if (Subtarget->hasSlowDivide32())
 110       addBypassSlowDiv(32, 8);
 111     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 112       addBypassSlowDiv(64, 16);
 113   }
 114
 115   if (Subtarget->isTargetKnownWindowsMSVC()) {
 116     // Setup Windows compiler runtime calls.
 117     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 118     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 119     setLibcallName(RTLIB::SREM_I64, "_allrem");
 120     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 121     setLibcallName(RTLIB::MUL_I64, "_allmul");
 122     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 123     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 124     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 125     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 126     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 127
 128     // The _ftol2 runtime function has an unusual calling conv, which
 129     // is modeled by a special pseudo-instruction.
 130     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 131     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 132     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 133     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 134   }
 135
 136   if (Subtarget->isTargetDarwin()) {
 137     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 138     setUseUnderscoreSetJmp(false);
 139     setUseUnderscoreLongJmp(false);
 140   } else if (Subtarget->isTargetWindowsGNU()) {
 141     // MS runtime is weird: it exports _setjmp, but longjmp!
 142     setUseUnderscoreSetJmp(true);
 143     setUseUnderscoreLongJmp(false);
 144   } else {
 145     setUseUnderscoreSetJmp(true);
 146     setUseUnderscoreLongJmp(true);
 147   }
 148
 149   // Set up the register classes.
 150   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 151   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 152   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 153   if (Subtarget->is64Bit())
 154     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 155
 156   for (MVT VT : MVT::integer_valuetypes())
 157     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 158
 159   // We don't accept any truncstore of integer registers.
 160   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 161   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 162   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 163   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 164   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 165   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 166
 167   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 168
 169   // SETOEQ and SETUNE require checking two conditions.
 170   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 171   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 172   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 173   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 174   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 175   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 176
 177   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 178   // operation.
 179   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 180   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 181   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 182
 183   if (Subtarget->is64Bit()) {
 184     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 185     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 186   } else if (!TM.Options.UseSoftFloat) {
 187     // We have an algorithm for SSE2->double, and we turn this into a
 188     // 64-bit FILD followed by conditional FADD for other targets.
 189     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 190     // We have an algorithm for SSE2, and we turn this into a 64-bit
 191     // FILD for other targets.
 192     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 193   }
 194
 195   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 196   // this operation.
 197   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 198   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 199
 200   if (!TM.Options.UseSoftFloat) {
 201     // SSE has no i16 to fp conversion, only i32
 202     if (X86ScalarSSEf32) {
 203       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 204       // f32 and f64 cases are Legal, f80 case is not
 205       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 206     } else {
 207       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 208       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 209     }
 210   } else {
 211     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 212     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 213   }
 214
 215   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 216   // are Legal, f80 is custom lowered.
 217   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 218   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 219
 220   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 221   // this operation.
 222   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 224
 225   if (X86ScalarSSEf32) {
 226     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 227     // f32 and f64 cases are Legal, f80 case is not
 228     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 229   } else {
 230     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 231     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 232   }
 233
 234   // Handle FP_TO_UINT by promoting the destination to a larger signed
 235   // conversion.
 236   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 237   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 238   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 239
 240   if (Subtarget->is64Bit()) {
 241     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 242     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 243   } else if (!TM.Options.UseSoftFloat) {
 244     // Since AVX is a superset of SSE3, only check for SSE here.
 245     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 246       // Expand FP_TO_UINT into a select.
 247       // FIXME: We would like to use a Custom expander here eventually to do
 248       // the optimal thing for SSE vs. the default expansion in the legalizer.
 249       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 250     else
 251       // With SSE3 we can use fisttpll to convert to a signed i64; without
 252       // SSE, we're stuck with a fistpll.
 253       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 254   }
 255
 256   if (isTargetFTOL()) {
 257     // Use the _ftol2 runtime function, which has a pseudo-instruction
 258     // to handle its weird calling convention.
 259     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 260   }
 261
 262   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 263   if (!X86ScalarSSEf64) {
 264     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 265     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 266     if (Subtarget->is64Bit()) {
 267       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 268       // Without SSE, i64->f64 goes through memory.
 269       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 270     }
 271   }
 272
 273   // Scalar integer divide and remainder are lowered to use operations that
 274   // produce two results, to match the available instructions. This exposes
 275   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 276   // into a single instruction.
 277   //
 278   // Scalar integer multiply-high is also lowered to use two-result
 279   // operations, to match the available instructions. However, plain multiply
 280   // (low) operations are left as Legal, as there are single-result
 281   // instructions for this in x86. Using the two-result multiply instructions
 282   // when both high and low results are needed must be arranged by dagcombine.
 283   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 284     MVT VT = IntVTs[i];
 285     setOperationAction(ISD::MULHS, VT, Expand);
 286     setOperationAction(ISD::MULHU, VT, Expand);
 287     setOperationAction(ISD::SDIV, VT, Expand);
 288     setOperationAction(ISD::UDIV, VT, Expand);
 289     setOperationAction(ISD::SREM, VT, Expand);
 290     setOperationAction(ISD::UREM, VT, Expand);
 291
 292     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 293     setOperationAction(ISD::ADDC, VT, Custom);
 294     setOperationAction(ISD::ADDE, VT, Custom);
 295     setOperationAction(ISD::SUBC, VT, Custom);
 296     setOperationAction(ISD::SUBE, VT, Custom);
 297   }
 298
 299   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 300   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 301   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 302   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 303   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 304   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 305   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 306   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 307   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 308   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 309   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 310   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 311   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 312   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 313   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 314   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 315   if (Subtarget->is64Bit())
 316     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 317   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 318   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 319   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 320   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (TM.Options.UseSoftFloat || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->is64Bit()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 502     // TargetInfo::X86_64ABIBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 505   } else {
 506     // TargetInfo::CharPtrBuiltinVaList
 507     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 508     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 509   }
 510
 511   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 512   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 513
 514   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 515
 516   if (!TM.Options.UseSoftFloat && X86ScalarSSEf64) {
 517     // f32 and f64 use SSE.
 518     // Set up the FP register classes.
 519     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 520     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 521
 522     // Use ANDPD to simulate FABS.
 523     setOperationAction(ISD::FABS , MVT::f64, Custom);
 524     setOperationAction(ISD::FABS , MVT::f32, Custom);
 525
 526     // Use XORP to simulate FNEG.
 527     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 528     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 529
 530     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 531     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 532     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 533
 534     // Lower this to FGETSIGNx86 plus an AND.
 535     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 536     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 537
 538     // We don't support sin/cos/fmod
 539     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 540     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 541     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 542     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 545
 546     // Expand FP immediates into loads from the stack, except for the special
 547     // cases we handle.
 548     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 549     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 550   } else if (!TM.Options.UseSoftFloat && X86ScalarSSEf32) {
 551     // Use SSE for f32, x87 for f64.
 552     // Set up the FP register classes.
 553     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 554     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 555
 556     // Use ANDPS to simulate FABS.
 557     setOperationAction(ISD::FABS , MVT::f32, Custom);
 558
 559     // Use XORP to simulate FNEG.
 560     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 561
 562     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 563
 564     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 565     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 566     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 567
 568     // We don't support sin/cos/fmod
 569     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 570     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 571     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 572
 573     // Special cases we handle for FP constants.
 574     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 575     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 576     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 577     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 578     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 579
 580     if (!TM.Options.UnsafeFPMath) {
 581       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 582       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 583       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 584     }
 585   } else if (!TM.Options.UseSoftFloat) {
 586     // f32 and f64 in x87.
 587     // Set up the FP register classes.
 588     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 589     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 590
 591     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 592     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 593     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 594     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 595
 596     if (!TM.Options.UnsafeFPMath) {
 597       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 598       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 599       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 600       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 601       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 602       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 603     }
 604     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 605     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 606     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 607     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 608     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 612   }
 613
 614   // We don't support FMA.
 615   setOperationAction(ISD::FMA, MVT::f64, Expand);
 616   setOperationAction(ISD::FMA, MVT::f32, Expand);
 617
 618   // Long double always uses X87.
 619   if (!TM.Options.UseSoftFloat) {
 620     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 621     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 622     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 623     {
 624       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 625       addLegalFPImmediate(TmpFlt);  // FLD0
 626       TmpFlt.changeSign();
 627       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 628
 629       bool ignored;
 630       APFloat TmpFlt2(+1.0);
 631       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 632                       &ignored);
 633       addLegalFPImmediate(TmpFlt2);  // FLD1
 634       TmpFlt2.changeSign();
 635       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 636     }
 637
 638     if (!TM.Options.UnsafeFPMath) {
 639       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 640       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 641       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 642     }
 643
 644     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 645     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 646     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 647     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 648     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 649     setOperationAction(ISD::FMA, MVT::f80, Expand);
 650   }
 651
 652   // Always use a library call for pow.
 653   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 654   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 656
 657   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 658   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 660   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 662   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 663   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 664
 665   // First set operation action for all vector types to either promote
 666   // (for widening) or expand (for scalarization). Then we will selectively
 667   // turn on ones that can be effectively codegen'd.
 668   for (MVT VT : MVT::vector_valuetypes()) {
 669     setOperationAction(ISD::ADD , VT, Expand);
 670     setOperationAction(ISD::SUB , VT, Expand);
 671     setOperationAction(ISD::FADD, VT, Expand);
 672     setOperationAction(ISD::FNEG, VT, Expand);
 673     setOperationAction(ISD::FSUB, VT, Expand);
 674     setOperationAction(ISD::MUL , VT, Expand);
 675     setOperationAction(ISD::FMUL, VT, Expand);
 676     setOperationAction(ISD::SDIV, VT, Expand);
 677     setOperationAction(ISD::UDIV, VT, Expand);
 678     setOperationAction(ISD::FDIV, VT, Expand);
 679     setOperationAction(ISD::SREM, VT, Expand);
 680     setOperationAction(ISD::UREM, VT, Expand);
 681     setOperationAction(ISD::LOAD, VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 687     setOperationAction(ISD::FABS, VT, Expand);
 688     setOperationAction(ISD::FSIN, VT, Expand);
 689     setOperationAction(ISD::FSINCOS, VT, Expand);
 690     setOperationAction(ISD::FCOS, VT, Expand);
 691     setOperationAction(ISD::FSINCOS, VT, Expand);
 692     setOperationAction(ISD::FREM, VT, Expand);
 693     setOperationAction(ISD::FMA,  VT, Expand);
 694     setOperationAction(ISD::FPOWI, VT, Expand);
 695     setOperationAction(ISD::FSQRT, VT, Expand);
 696     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 697     setOperationAction(ISD::FFLOOR, VT, Expand);
 698     setOperationAction(ISD::FCEIL, VT, Expand);
 699     setOperationAction(ISD::FTRUNC, VT, Expand);
 700     setOperationAction(ISD::FRINT, VT, Expand);
 701     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 702     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 703     setOperationAction(ISD::MULHS, VT, Expand);
 704     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 705     setOperationAction(ISD::MULHU, VT, Expand);
 706     setOperationAction(ISD::SDIVREM, VT, Expand);
 707     setOperationAction(ISD::UDIVREM, VT, Expand);
 708     setOperationAction(ISD::FPOW, VT, Expand);
 709     setOperationAction(ISD::CTPOP, VT, Expand);
 710     setOperationAction(ISD::CTTZ, VT, Expand);
 711     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 712     setOperationAction(ISD::CTLZ, VT, Expand);
 713     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 714     setOperationAction(ISD::SHL, VT, Expand);
 715     setOperationAction(ISD::SRA, VT, Expand);
 716     setOperationAction(ISD::SRL, VT, Expand);
 717     setOperationAction(ISD::ROTL, VT, Expand);
 718     setOperationAction(ISD::ROTR, VT, Expand);
 719     setOperationAction(ISD::BSWAP, VT, Expand);
 720     setOperationAction(ISD::SETCC, VT, Expand);
 721     setOperationAction(ISD::FLOG, VT, Expand);
 722     setOperationAction(ISD::FLOG2, VT, Expand);
 723     setOperationAction(ISD::FLOG10, VT, Expand);
 724     setOperationAction(ISD::FEXP, VT, Expand);
 725     setOperationAction(ISD::FEXP2, VT, Expand);
 726     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 727     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 728     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 729     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 730     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 731     setOperationAction(ISD::TRUNCATE, VT, Expand);
 732     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 733     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 734     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 735     setOperationAction(ISD::VSELECT, VT, Expand);
 736     setOperationAction(ISD::SELECT_CC, VT, Expand);
 737     for (MVT InnerVT : MVT::vector_valuetypes()) {
 738       setTruncStoreAction(InnerVT, VT, Expand);
 739
 740       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 741       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 742
 743       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 744       // types, we have to deal with them whether we ask for Expansion or not.
 745       // Setting Expand causes its own optimisation problems though, so leave
 746       // them legal.
 747       if (VT.getVectorElementType() == MVT::i1)
 748         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 749     }
 750   }
 751
 752   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 753   // with -msoft-float, disable use of MMX as well.
 754   if (!TM.Options.UseSoftFloat && Subtarget->hasMMX()) {
 755     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 756     // No operations on x86mmx supported, everything uses intrinsics.
 757   }
 758
 759   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 760   // into smaller operations.
 761   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 762     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 763     setOperationAction(ISD::AND,                MMXTy,      Expand);
 764     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 765     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 766     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 767     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 768     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 769   }
 770   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 771
 772   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE1()) {
 773     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 774
 775     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 776     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 777     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 778     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 779     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 780     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 781     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 782     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 783     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 785     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 787     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 788     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 789   }
 790
 791   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE2()) {
 792     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 793
 794     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 795     // registers cannot be used even for integer operations.
 796     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 797     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 798     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 799     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 800
 801     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 802     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 803     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 804     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 805     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 806     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 807     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 808     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 809     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 810     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 811     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 812     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 813     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 814     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 815     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 816     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 817     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 819     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 820     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 821     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 822     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 823     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 824
 825     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 826     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 827     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 828     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 829
 830     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 831     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 832     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 833     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 834     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 835
 836     // Only provide customized ctpop vector bit twiddling for vector types we
 837     // know to perform better than using the popcnt instructions on each vector
 838     // element. If popcnt isn't supported, always provide the custom version.
 839     if (!Subtarget->hasPOPCNT()) {
 840       setOperationAction(ISD::CTPOP,            MVT::v4i32, Custom);
 841       setOperationAction(ISD::CTPOP,            MVT::v2i64, Custom);
 842     }
 843
 844     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 845     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 846       MVT VT = (MVT::SimpleValueType)i;
 847       // Do not attempt to custom lower non-power-of-2 vectors
 848       if (!isPowerOf2_32(VT.getVectorNumElements()))
 849         continue;
 850       // Do not attempt to custom lower non-128-bit vectors
 851       if (!VT.is128BitVector())
 852         continue;
 853       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 854       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 855       setOperationAction(ISD::VSELECT,            VT, Custom);
 856       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 857     }
 858
 859     // We support custom legalizing of sext and anyext loads for specific
 860     // memory vector types which we can load as a scalar (or sequence of
 861     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 862     // loads these must work with a single scalar load.
 863     for (MVT VT : MVT::integer_vector_valuetypes()) {
 864       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 865       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 866       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 867       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 868       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 869       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 870       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 871       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 872       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 873     }
 874
 875     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 876     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 877     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 878     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 879     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 880     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 881     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 882     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 883
 884     if (Subtarget->is64Bit()) {
 885       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 886       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 887     }
 888
 889     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 890     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 891       MVT VT = (MVT::SimpleValueType)i;
 892
 893       // Do not attempt to promote non-128-bit vectors
 894       if (!VT.is128BitVector())
 895         continue;
 896
 897       setOperationAction(ISD::AND,    VT, Promote);
 898       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 899       setOperationAction(ISD::OR,     VT, Promote);
 900       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 901       setOperationAction(ISD::XOR,    VT, Promote);
 902       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 903       setOperationAction(ISD::LOAD,   VT, Promote);
 904       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 905       setOperationAction(ISD::SELECT, VT, Promote);
 906       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 907     }
 908
 909     // Custom lower v2i64 and v2f64 selects.
 910     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 911     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 912     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 913     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 914
 915     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 916     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 917
 918     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 919     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 920     // As there is no 64-bit GPR available, we need build a special custom
 921     // sequence to convert from v2i32 to v2f32.
 922     if (!Subtarget->is64Bit())
 923       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 924
 925     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 926     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 927
 928     for (MVT VT : MVT::fp_vector_valuetypes())
 929       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 930
 931     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 932     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 933     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 934   }
 935
 936   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE41()) {
 937     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 938       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 939       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 940       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 941       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 942       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 943     }
 944
 945     // FIXME: Do we need to handle scalar-to-vector here?
 946     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 947
 948     // We directly match byte blends in the backend as they match the VSELECT
 949     // condition form.
 950     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 951
 952     // SSE41 brings specific instructions for doing vector sign extend even in
 953     // cases where we don't have SRA.
 954     for (MVT VT : MVT::integer_vector_valuetypes()) {
 955       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 956       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 957       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 958     }
 959
 960     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 961     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 962     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 963     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 964     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 965     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 966     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 967
 968     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 969     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 970     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 971     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 972     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 973     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 974
 975     // i8 and i16 vectors are custom because the source register and source
 976     // source memory operand types are not the same width.  f32 vectors are
 977     // custom since the immediate controlling the insert encodes additional
 978     // information.
 979     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 980     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 981     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 982     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 983
 984     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 985     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 986     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 987     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 988
 989     // FIXME: these should be Legal, but that's only for the case where
 990     // the index is constant.  For now custom expand to deal with that.
 991     if (Subtarget->is64Bit()) {
 992       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 993       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 994     }
 995   }
 996
 997   if (Subtarget->hasSSE2()) {
 998     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
 999     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1000
1001     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1002     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1003
1004     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1005     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1006
1007     // In the customized shift lowering, the legal cases in AVX2 will be
1008     // recognized.
1009     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1010     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1011
1012     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1013     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1014
1015     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1016   }
1017
1018   if (!TM.Options.UseSoftFloat && Subtarget->hasFp256()) {
1019     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1020     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1021     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1022     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1023     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1024     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1025
1026     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1027     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1028     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1029
1030     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1031     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1032     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1033     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1034     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1035     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1036     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1037     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1038     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1039     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1040     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1041     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1042
1043     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1044     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1045     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1046     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1047     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1048     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1049     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1050     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1051     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1052     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1053     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1054     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1055
1056     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1057     // even though v8i16 is a legal type.
1058     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1059     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1060     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1061
1062     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1063     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1064     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1065
1066     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1067     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1068
1069     for (MVT VT : MVT::fp_vector_valuetypes())
1070       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1071
1072     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1073     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1074
1075     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1076     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1077
1078     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1079     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1080
1081     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1082     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1083     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1084     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1085
1086     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1087     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1088     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1089
1090     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1091     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1092     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1093     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1094     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1095     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1096     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1097     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1098     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1099     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1100     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1101     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1102
1103     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1104       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1105       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1106       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1107       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1108       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1109       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1110     }
1111
1112     if (Subtarget->hasInt256()) {
1113       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1114       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1115       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1116       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1117
1118       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1119       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1120       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1121       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1122
1123       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1124       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1125       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1126       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1127
1128       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1129       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1130       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1131       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1132
1133       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1134       // when we have a 256bit-wide blend with immediate.
1135       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1136
1137       // Only provide customized ctpop vector bit twiddling for vector types we
1138       // know to perform better than using the popcnt instructions on each
1139       // vector element. If popcnt isn't supported, always provide the custom
1140       // version.
1141       if (!Subtarget->hasPOPCNT())
1142         setOperationAction(ISD::CTPOP,           MVT::v4i64, Custom);
1143
1144       // Custom CTPOP always performs better on natively supported v8i32
1145       setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1146
1147       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1148       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1149       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1150       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1151       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1152       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1153       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1154
1155       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1156       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1157       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1158       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1159       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1160       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1161     } else {
1162       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1163       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1164       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1165       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1166
1167       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1169       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1170       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1174       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1175       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1176     }
1177
1178     // In the customized shift lowering, the legal cases in AVX2 will be
1179     // recognized.
1180     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1181     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1182
1183     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1184     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1185
1186     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1187
1188     // Custom lower several nodes for 256-bit types.
1189     for (MVT VT : MVT::vector_valuetypes()) {
1190       if (VT.getScalarSizeInBits() >= 32) {
1191         setOperationAction(ISD::MLOAD,  VT, Legal);
1192         setOperationAction(ISD::MSTORE, VT, Legal);
1193       }
1194       // Extract subvector is special because the value type
1195       // (result) is 128-bit but the source is 256-bit wide.
1196       if (VT.is128BitVector()) {
1197         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1198       }
1199       // Do not attempt to custom lower other non-256-bit vectors
1200       if (!VT.is256BitVector())
1201         continue;
1202
1203       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1204       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1205       setOperationAction(ISD::VSELECT,            VT, Custom);
1206       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1207       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1208       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1209       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1210       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1211     }
1212
1213     if (Subtarget->hasInt256())
1214       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1215
1216
1217     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1218     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1219       MVT VT = (MVT::SimpleValueType)i;
1220
1221       // Do not attempt to promote non-256-bit vectors
1222       if (!VT.is256BitVector())
1223         continue;
1224
1225       setOperationAction(ISD::AND,    VT, Promote);
1226       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1227       setOperationAction(ISD::OR,     VT, Promote);
1228       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1229       setOperationAction(ISD::XOR,    VT, Promote);
1230       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1231       setOperationAction(ISD::LOAD,   VT, Promote);
1232       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1233       setOperationAction(ISD::SELECT, VT, Promote);
1234       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1235     }
1236   }
1237
1238   if (!TM.Options.UseSoftFloat && Subtarget->hasAVX512()) {
1239     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1240     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1241     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1242     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1243
1244     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1245     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1246     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1247
1248     for (MVT VT : MVT::fp_vector_valuetypes())
1249       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1250
1251     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1252     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1253     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1254     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1255     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1256     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1257     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1258     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1259     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1260     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1261
1262     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1263     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1264     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1265     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1266     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1267     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1268
1269     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1270     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1271     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1272     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1273     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1274     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1275     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1276     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1277
1278     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1279     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1280     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1281     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1282     if (Subtarget->is64Bit()) {
1283       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1284       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1285       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1286       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1287     }
1288     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1289     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1290     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1291     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1292     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1293     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1294     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1295     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1296     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1297     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1298     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1299     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1300     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1301     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1302
1303     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1304     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1305     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1306     if (Subtarget->hasDQI()) {
1307       setOperationAction(ISD::TRUNCATE,           MVT::v2i1, Custom);
1308       setOperationAction(ISD::TRUNCATE,           MVT::v4i1, Custom);
1309     }
1310     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1311     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1312     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1313     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1314     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1315     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1316     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1317     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1318     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1319     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1320     if (Subtarget->hasDQI()) {
1321       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1322       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1323     }
1324     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1325     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1326     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1327     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1328     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1329     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1330     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1331     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1332     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1333     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1334
1335     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1336     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1337     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1338     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1339     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1340
1341     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1342     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1343
1344     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1345
1346     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1347     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1348     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1349     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1350     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1351     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1352     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1353     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1354     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1355
1356     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1357     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1358
1359     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1360     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1361
1362     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1363
1364     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1365     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1366
1367     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1368     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1369
1370     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1371     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1372
1373     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1374     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1375     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1376     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1377     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1378     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1379
1380     if (Subtarget->hasCDI()) {
1381       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1382       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1383     }
1384     if (Subtarget->hasDQI()) {
1385       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1386       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1387       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1388     }
1389     // Custom lower several nodes.
1390     for (MVT VT : MVT::vector_valuetypes()) {
1391       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1392       // Extract subvector is special because the value type
1393       // (result) is 256/128-bit but the source is 512-bit wide.
1394       if (VT.is128BitVector() || VT.is256BitVector()) {
1395         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1396       }
1397       if (VT.getVectorElementType() == MVT::i1)
1398         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1399
1400       // Do not attempt to custom lower other non-512-bit vectors
1401       if (!VT.is512BitVector())
1402         continue;
1403
1404       if ( EltSize >= 32) {
1405         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1406         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1407         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1408         setOperationAction(ISD::VSELECT,             VT, Legal);
1409         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1410         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1411         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1412         setOperationAction(ISD::MLOAD,               VT, Legal);
1413         setOperationAction(ISD::MSTORE,              VT, Legal);
1414       }
1415     }
1416     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1417       MVT VT = (MVT::SimpleValueType)i;
1418
1419       // Do not attempt to promote non-512-bit vectors.
1420       if (!VT.is512BitVector())
1421         continue;
1422
1423       setOperationAction(ISD::SELECT, VT, Promote);
1424       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1425     }
1426   }// has  AVX-512
1427
1428   if (!TM.Options.UseSoftFloat && Subtarget->hasBWI()) {
1429     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1430     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1431
1432     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1433     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1434
1435     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1436     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1437     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1438     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1439     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1440     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1441     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1442     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1443     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1444     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1445     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1446     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1447     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1448
1449     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1450       const MVT VT = (MVT::SimpleValueType)i;
1451
1452       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1453
1454       // Do not attempt to promote non-512-bit vectors.
1455       if (!VT.is512BitVector())
1456         continue;
1457
1458       if (EltSize < 32) {
1459         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1460         setOperationAction(ISD::VSELECT,             VT, Legal);
1461       }
1462     }
1463   }
1464
1465   if (!TM.Options.UseSoftFloat && Subtarget->hasVLX()) {
1466     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1467     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1468
1469     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1470     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1472     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1473     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1474     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1475
1476     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1477     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1478     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1479     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1480     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1481     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1482   }
1483
1484   // We want to custom lower some of our intrinsics.
1485   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1486   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1487   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1488   if (!Subtarget->is64Bit())
1489     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1490
1491   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1492   // handle type legalization for these operations here.
1493   //
1494   // FIXME: We really should do custom legalization for addition and
1495   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1496   // than generic legalization for 64-bit multiplication-with-overflow, though.
1497   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1498     // Add/Sub/Mul with overflow operations are custom lowered.
1499     MVT VT = IntVTs[i];
1500     setOperationAction(ISD::SADDO, VT, Custom);
1501     setOperationAction(ISD::UADDO, VT, Custom);
1502     setOperationAction(ISD::SSUBO, VT, Custom);
1503     setOperationAction(ISD::USUBO, VT, Custom);
1504     setOperationAction(ISD::SMULO, VT, Custom);
1505     setOperationAction(ISD::UMULO, VT, Custom);
1506   }
1507
1508
1509   if (!Subtarget->is64Bit()) {
1510     // These libcalls are not available in 32-bit.
1511     setLibcallName(RTLIB::SHL_I128, nullptr);
1512     setLibcallName(RTLIB::SRL_I128, nullptr);
1513     setLibcallName(RTLIB::SRA_I128, nullptr);
1514   }
1515
1516   // Combine sin / cos into one node or libcall if possible.
1517   if (Subtarget->hasSinCos()) {
1518     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1519     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1520     if (Subtarget->isTargetDarwin()) {
1521       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1522       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1523       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1524       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1525     }
1526   }
1527
1528   if (Subtarget->isTargetWin64()) {
1529     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1530     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1531     setOperationAction(ISD::SREM, MVT::i128, Custom);
1532     setOperationAction(ISD::UREM, MVT::i128, Custom);
1533     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1534     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1535   }
1536
1537   // We have target-specific dag combine patterns for the following nodes:
1538   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1539   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1540   setTargetDAGCombine(ISD::BITCAST);
1541   setTargetDAGCombine(ISD::VSELECT);
1542   setTargetDAGCombine(ISD::SELECT);
1543   setTargetDAGCombine(ISD::SHL);
1544   setTargetDAGCombine(ISD::SRA);
1545   setTargetDAGCombine(ISD::SRL);
1546   setTargetDAGCombine(ISD::OR);
1547   setTargetDAGCombine(ISD::AND);
1548   setTargetDAGCombine(ISD::ADD);
1549   setTargetDAGCombine(ISD::FADD);
1550   setTargetDAGCombine(ISD::FSUB);
1551   setTargetDAGCombine(ISD::FMA);
1552   setTargetDAGCombine(ISD::SUB);
1553   setTargetDAGCombine(ISD::LOAD);
1554   setTargetDAGCombine(ISD::MLOAD);
1555   setTargetDAGCombine(ISD::STORE);
1556   setTargetDAGCombine(ISD::MSTORE);
1557   setTargetDAGCombine(ISD::ZERO_EXTEND);
1558   setTargetDAGCombine(ISD::ANY_EXTEND);
1559   setTargetDAGCombine(ISD::SIGN_EXTEND);
1560   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1561   setTargetDAGCombine(ISD::TRUNCATE);
1562   setTargetDAGCombine(ISD::SINT_TO_FP);
1563   setTargetDAGCombine(ISD::SETCC);
1564   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1565   setTargetDAGCombine(ISD::BUILD_VECTOR);
1566   setTargetDAGCombine(ISD::MUL);
1567   setTargetDAGCombine(ISD::XOR);
1568
1569   computeRegisterProperties(Subtarget->getRegisterInfo());
1570
1571   // On Darwin, -Os means optimize for size without hurting performance,
1572   // do not reduce the limit.
1573   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1574   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1575   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1576   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1577   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1578   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1579   setPrefLoopAlignment(4); // 2^4 bytes.
1580
1581   // Predictable cmov don't hurt on atom because it's in-order.
1582   PredictableSelectIsExpensive = !Subtarget->isAtom();
1583   EnableExtLdPromotion = true;
1584   setPrefFunctionAlignment(4); // 2^4 bytes.
1585
1586   verifyIntrinsicTables();
1587 }
1588
1589 // This has so far only been implemented for 64-bit MachO.
1590 bool X86TargetLowering::useLoadStackGuardNode() const {
1591   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1592 }
1593
1594 TargetLoweringBase::LegalizeTypeAction
1595 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1596   if (ExperimentalVectorWideningLegalization &&
1597       VT.getVectorNumElements() != 1 &&
1598       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1599     return TypeWidenVector;
1600
1601   return TargetLoweringBase::getPreferredVectorAction(VT);
1602 }
1603
1604 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1605   if (!VT.isVector())
1606     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1607
1608   const unsigned NumElts = VT.getVectorNumElements();
1609   const EVT EltVT = VT.getVectorElementType();
1610   if (VT.is512BitVector()) {
1611     if (Subtarget->hasAVX512())
1612       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1613           EltVT == MVT::f32 || EltVT == MVT::f64)
1614         switch(NumElts) {
1615         case  8: return MVT::v8i1;
1616         case 16: return MVT::v16i1;
1617       }
1618     if (Subtarget->hasBWI())
1619       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1620         switch(NumElts) {
1621         case 32: return MVT::v32i1;
1622         case 64: return MVT::v64i1;
1623       }
1624   }
1625
1626   if (VT.is256BitVector() || VT.is128BitVector()) {
1627     if (Subtarget->hasVLX())
1628       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1629           EltVT == MVT::f32 || EltVT == MVT::f64)
1630         switch(NumElts) {
1631         case 2: return MVT::v2i1;
1632         case 4: return MVT::v4i1;
1633         case 8: return MVT::v8i1;
1634       }
1635     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1636       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1637         switch(NumElts) {
1638         case  8: return MVT::v8i1;
1639         case 16: return MVT::v16i1;
1640         case 32: return MVT::v32i1;
1641       }
1642   }
1643
1644   return VT.changeVectorElementTypeToInteger();
1645 }
1646
1647 /// Helper for getByValTypeAlignment to determine
1648 /// the desired ByVal argument alignment.
1649 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1650   if (MaxAlign == 16)
1651     return;
1652   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1653     if (VTy->getBitWidth() == 128)
1654       MaxAlign = 16;
1655   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1656     unsigned EltAlign = 0;
1657     getMaxByValAlign(ATy->getElementType(), EltAlign);
1658     if (EltAlign > MaxAlign)
1659       MaxAlign = EltAlign;
1660   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1661     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1662       unsigned EltAlign = 0;
1663       getMaxByValAlign(STy->getElementType(i), EltAlign);
1664       if (EltAlign > MaxAlign)
1665         MaxAlign = EltAlign;
1666       if (MaxAlign == 16)
1667         break;
1668     }
1669   }
1670 }
1671
1672 /// Return the desired alignment for ByVal aggregate
1673 /// function arguments in the caller parameter area. For X86, aggregates
1674 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1675 /// are at 4-byte boundaries.
1676 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1677   if (Subtarget->is64Bit()) {
1678     // Max of 8 and alignment of type.
1679     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1680     if (TyAlign > 8)
1681       return TyAlign;
1682     return 8;
1683   }
1684
1685   unsigned Align = 4;
1686   if (Subtarget->hasSSE1())
1687     getMaxByValAlign(Ty, Align);
1688   return Align;
1689 }
1690
1691 /// Returns the target specific optimal type for load
1692 /// and store operations as a result of memset, memcpy, and memmove
1693 /// lowering. If DstAlign is zero that means it's safe to destination
1694 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1695 /// means there isn't a need to check it against alignment requirement,
1696 /// probably because the source does not need to be loaded. If 'IsMemset' is
1697 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1698 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1699 /// source is constant so it does not need to be loaded.
1700 /// It returns EVT::Other if the type should be determined using generic
1701 /// target-independent logic.
1702 EVT
1703 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1704                                        unsigned DstAlign, unsigned SrcAlign,
1705                                        bool IsMemset, bool ZeroMemset,
1706                                        bool MemcpyStrSrc,
1707                                        MachineFunction &MF) const {
1708   const Function *F = MF.getFunction();
1709   if ((!IsMemset || ZeroMemset) &&
1710       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1711     if (Size >= 16 &&
1712         (Subtarget->isUnalignedMemAccessFast() ||
1713          ((DstAlign == 0 || DstAlign >= 16) &&
1714           (SrcAlign == 0 || SrcAlign >= 16)))) {
1715       if (Size >= 32) {
1716         if (Subtarget->hasInt256())
1717           return MVT::v8i32;
1718         if (Subtarget->hasFp256())
1719           return MVT::v8f32;
1720       }
1721       if (Subtarget->hasSSE2())
1722         return MVT::v4i32;
1723       if (Subtarget->hasSSE1())
1724         return MVT::v4f32;
1725     } else if (!MemcpyStrSrc && Size >= 8 &&
1726                !Subtarget->is64Bit() &&
1727                Subtarget->hasSSE2()) {
1728       // Do not use f64 to lower memcpy if source is string constant. It's
1729       // better to use i32 to avoid the loads.
1730       return MVT::f64;
1731     }
1732   }
1733   if (Subtarget->is64Bit() && Size >= 8)
1734     return MVT::i64;
1735   return MVT::i32;
1736 }
1737
1738 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1739   if (VT == MVT::f32)
1740     return X86ScalarSSEf32;
1741   else if (VT == MVT::f64)
1742     return X86ScalarSSEf64;
1743   return true;
1744 }
1745
1746 bool
1747 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1748                                                   unsigned,
1749                                                   unsigned,
1750                                                   bool *Fast) const {
1751   if (Fast)
1752     *Fast = Subtarget->isUnalignedMemAccessFast();
1753   return true;
1754 }
1755
1756 /// Return the entry encoding for a jump table in the
1757 /// current function.  The returned value is a member of the
1758 /// MachineJumpTableInfo::JTEntryKind enum.
1759 unsigned X86TargetLowering::getJumpTableEncoding() const {
1760   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1761   // symbol.
1762   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1763       Subtarget->isPICStyleGOT())
1764     return MachineJumpTableInfo::EK_Custom32;
1765
1766   // Otherwise, use the normal jump table encoding heuristics.
1767   return TargetLowering::getJumpTableEncoding();
1768 }
1769
1770 const MCExpr *
1771 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1772                                              const MachineBasicBlock *MBB,
1773                                              unsigned uid,MCContext &Ctx) const{
1774   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1775          Subtarget->isPICStyleGOT());
1776   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1777   // entries.
1778   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1779                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1780 }
1781
1782 /// Returns relocation base for the given PIC jumptable.
1783 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1784                                                     SelectionDAG &DAG) const {
1785   if (!Subtarget->is64Bit())
1786     // This doesn't have SDLoc associated with it, but is not really the
1787     // same as a Register.
1788     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1789   return Table;
1790 }
1791
1792 /// This returns the relocation base for the given PIC jumptable,
1793 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1794 const MCExpr *X86TargetLowering::
1795 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1796                              MCContext &Ctx) const {
1797   // X86-64 uses RIP relative addressing based on the jump table label.
1798   if (Subtarget->isPICStyleRIPRel())
1799     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1800
1801   // Otherwise, the reference is relative to the PIC base.
1802   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1803 }
1804
1805 std::pair<const TargetRegisterClass *, uint8_t>
1806 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1807                                            MVT VT) const {
1808   const TargetRegisterClass *RRC = nullptr;
1809   uint8_t Cost = 1;
1810   switch (VT.SimpleTy) {
1811   default:
1812     return TargetLowering::findRepresentativeClass(TRI, VT);
1813   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1814     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1815     break;
1816   case MVT::x86mmx:
1817     RRC = &X86::VR64RegClass;
1818     break;
1819   case MVT::f32: case MVT::f64:
1820   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1821   case MVT::v4f32: case MVT::v2f64:
1822   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1823   case MVT::v4f64:
1824     RRC = &X86::VR128RegClass;
1825     break;
1826   }
1827   return std::make_pair(RRC, Cost);
1828 }
1829
1830 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1831                                                unsigned &Offset) const {
1832   if (!Subtarget->isTargetLinux())
1833     return false;
1834
1835   if (Subtarget->is64Bit()) {
1836     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1837     Offset = 0x28;
1838     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1839       AddressSpace = 256;
1840     else
1841       AddressSpace = 257;
1842   } else {
1843     // %gs:0x14 on i386
1844     Offset = 0x14;
1845     AddressSpace = 256;
1846   }
1847   return true;
1848 }
1849
1850 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1851                                             unsigned DestAS) const {
1852   assert(SrcAS != DestAS && "Expected different address spaces!");
1853
1854   return SrcAS < 256 && DestAS < 256;
1855 }
1856
1857 //===----------------------------------------------------------------------===//
1858 //               Return Value Calling Convention Implementation
1859 //===----------------------------------------------------------------------===//
1860
1861 #include "X86GenCallingConv.inc"
1862
1863 bool
1864 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1865                                   MachineFunction &MF, bool isVarArg,
1866                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1867                         LLVMContext &Context) const {
1868   SmallVector<CCValAssign, 16> RVLocs;
1869   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1870   return CCInfo.CheckReturn(Outs, RetCC_X86);
1871 }
1872
1873 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
1874   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
1875   return ScratchRegs;
1876 }
1877
1878 SDValue
1879 X86TargetLowering::LowerReturn(SDValue Chain,
1880                                CallingConv::ID CallConv, bool isVarArg,
1881                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1882                                const SmallVectorImpl<SDValue> &OutVals,
1883                                SDLoc dl, SelectionDAG &DAG) const {
1884   MachineFunction &MF = DAG.getMachineFunction();
1885   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1886
1887   SmallVector<CCValAssign, 16> RVLocs;
1888   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
1889   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1890
1891   SDValue Flag;
1892   SmallVector<SDValue, 6> RetOps;
1893   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1894   // Operand #1 = Bytes To Pop
1895   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1896                    MVT::i16));
1897
1898   // Copy the result values into the output registers.
1899   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1900     CCValAssign &VA = RVLocs[i];
1901     assert(VA.isRegLoc() && "Can only return in registers!");
1902     SDValue ValToCopy = OutVals[i];
1903     EVT ValVT = ValToCopy.getValueType();
1904
1905     // Promote values to the appropriate types.
1906     if (VA.getLocInfo() == CCValAssign::SExt)
1907       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1908     else if (VA.getLocInfo() == CCValAssign::ZExt)
1909       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
1910     else if (VA.getLocInfo() == CCValAssign::AExt) {
1911       if (ValVT.getScalarType() == MVT::i1)
1912         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
1913       else
1914         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
1915     }
1916     else if (VA.getLocInfo() == CCValAssign::BCvt)
1917       ValToCopy = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), ValToCopy);
1918
1919     assert(VA.getLocInfo() != CCValAssign::FPExt &&
1920            "Unexpected FP-extend for return value.");
1921
1922     // If this is x86-64, and we disabled SSE, we can't return FP values,
1923     // or SSE or MMX vectors.
1924     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1925          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1926           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1927       report_fatal_error("SSE register return with SSE disabled");
1928     }
1929     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1930     // llvm-gcc has never done it right and no one has noticed, so this
1931     // should be OK for now.
1932     if (ValVT == MVT::f64 &&
1933         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1934       report_fatal_error("SSE2 register return with SSE2 disabled");
1935
1936     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1937     // the RET instruction and handled by the FP Stackifier.
1938     if (VA.getLocReg() == X86::FP0 ||
1939         VA.getLocReg() == X86::FP1) {
1940       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1941       // change the value to the FP stack register class.
1942       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1943         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1944       RetOps.push_back(ValToCopy);
1945       // Don't emit a copytoreg.
1946       continue;
1947     }
1948
1949     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1950     // which is returned in RAX / RDX.
1951     if (Subtarget->is64Bit()) {
1952       if (ValVT == MVT::x86mmx) {
1953         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1954           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1955           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1956                                   ValToCopy);
1957           // If we don't have SSE2 available, convert to v4f32 so the generated
1958           // register is legal.
1959           if (!Subtarget->hasSSE2())
1960             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1961         }
1962       }
1963     }
1964
1965     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1966     Flag = Chain.getValue(1);
1967     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
1968   }
1969
1970   // The x86-64 ABIs require that for returning structs by value we copy
1971   // the sret argument into %rax/%eax (depending on ABI) for the return.
1972   // Win32 requires us to put the sret argument to %eax as well.
1973   // We saved the argument into a virtual register in the entry block,
1974   // so now we copy the value out and into %rax/%eax.
1975   //
1976   // Checking Function.hasStructRetAttr() here is insufficient because the IR
1977   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
1978   // false, then an sret argument may be implicitly inserted in the SelDAG. In
1979   // either case FuncInfo->setSRetReturnReg() will have been called.
1980   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
1981     assert((Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) &&
1982            "No need for an sret register");
1983     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
1984
1985     unsigned RetValReg
1986         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
1987           X86::RAX : X86::EAX;
1988     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
1989     Flag = Chain.getValue(1);
1990
1991     // RAX/EAX now acts like a return value.
1992     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
1993   }
1994
1995   RetOps[0] = Chain;  // Update chain.
1996
1997   // Add the flag if we have it.
1998   if (Flag.getNode())
1999     RetOps.push_back(Flag);
2000
2001   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2002 }
2003
2004 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2005   if (N->getNumValues() != 1)
2006     return false;
2007   if (!N->hasNUsesOfValue(1, 0))
2008     return false;
2009
2010   SDValue TCChain = Chain;
2011   SDNode *Copy = *N->use_begin();
2012   if (Copy->getOpcode() == ISD::CopyToReg) {
2013     // If the copy has a glue operand, we conservatively assume it isn't safe to
2014     // perform a tail call.
2015     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2016       return false;
2017     TCChain = Copy->getOperand(0);
2018   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2019     return false;
2020
2021   bool HasRet = false;
2022   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2023        UI != UE; ++UI) {
2024     if (UI->getOpcode() != X86ISD::RET_FLAG)
2025       return false;
2026     // If we are returning more than one value, we can definitely
2027     // not make a tail call see PR19530
2028     if (UI->getNumOperands() > 4)
2029       return false;
2030     if (UI->getNumOperands() == 4 &&
2031         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2032       return false;
2033     HasRet = true;
2034   }
2035
2036   if (!HasRet)
2037     return false;
2038
2039   Chain = TCChain;
2040   return true;
2041 }
2042
2043 EVT
2044 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2045                                             ISD::NodeType ExtendKind) const {
2046   MVT ReturnMVT;
2047   // TODO: Is this also valid on 32-bit?
2048   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2049     ReturnMVT = MVT::i8;
2050   else
2051     ReturnMVT = MVT::i32;
2052
2053   EVT MinVT = getRegisterType(Context, ReturnMVT);
2054   return VT.bitsLT(MinVT) ? MinVT : VT;
2055 }
2056
2057 /// Lower the result values of a call into the
2058 /// appropriate copies out of appropriate physical registers.
2059 ///
2060 SDValue
2061 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2062                                    CallingConv::ID CallConv, bool isVarArg,
2063                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2064                                    SDLoc dl, SelectionDAG &DAG,
2065                                    SmallVectorImpl<SDValue> &InVals) const {
2066
2067   // Assign locations to each value returned by this call.
2068   SmallVector<CCValAssign, 16> RVLocs;
2069   bool Is64Bit = Subtarget->is64Bit();
2070   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2071                  *DAG.getContext());
2072   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2073
2074   // Copy all of the result registers out of their specified physreg.
2075   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2076     CCValAssign &VA = RVLocs[i];
2077     EVT CopyVT = VA.getValVT();
2078
2079     // If this is x86-64, and we disabled SSE, we can't return FP values
2080     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2081         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2082       report_fatal_error("SSE register return with SSE disabled");
2083     }
2084
2085     // If we prefer to use the value in xmm registers, copy it out as f80 and
2086     // use a truncate to move it from fp stack reg to xmm reg.
2087     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2088         isScalarFPTypeInSSEReg(VA.getValVT()))
2089       CopyVT = MVT::f80;
2090
2091     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2092                                CopyVT, InFlag).getValue(1);
2093     SDValue Val = Chain.getValue(0);
2094
2095     if (CopyVT != VA.getValVT())
2096       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2097                         // This truncation won't change the value.
2098                         DAG.getIntPtrConstant(1));
2099
2100     InFlag = Chain.getValue(2);
2101     InVals.push_back(Val);
2102   }
2103
2104   return Chain;
2105 }
2106
2107 //===----------------------------------------------------------------------===//
2108 //                C & StdCall & Fast Calling Convention implementation
2109 //===----------------------------------------------------------------------===//
2110 //  StdCall calling convention seems to be standard for many Windows' API
2111 //  routines and around. It differs from C calling convention just a little:
2112 //  callee should clean up the stack, not caller. Symbols should be also
2113 //  decorated in some fancy way :) It doesn't support any vector arguments.
2114 //  For info on fast calling convention see Fast Calling Convention (tail call)
2115 //  implementation LowerX86_32FastCCCallTo.
2116
2117 /// CallIsStructReturn - Determines whether a call uses struct return
2118 /// semantics.
2119 enum StructReturnType {
2120   NotStructReturn,
2121   RegStructReturn,
2122   StackStructReturn
2123 };
2124 static StructReturnType
2125 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2126   if (Outs.empty())
2127     return NotStructReturn;
2128
2129   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2130   if (!Flags.isSRet())
2131     return NotStructReturn;
2132   if (Flags.isInReg())
2133     return RegStructReturn;
2134   return StackStructReturn;
2135 }
2136
2137 /// Determines whether a function uses struct return semantics.
2138 static StructReturnType
2139 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2140   if (Ins.empty())
2141     return NotStructReturn;
2142
2143   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2144   if (!Flags.isSRet())
2145     return NotStructReturn;
2146   if (Flags.isInReg())
2147     return RegStructReturn;
2148   return StackStructReturn;
2149 }
2150
2151 /// Make a copy of an aggregate at address specified by "Src" to address
2152 /// "Dst" with size and alignment information specified by the specific
2153 /// parameter attribute. The copy will be passed as a byval function parameter.
2154 static SDValue
2155 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2156                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2157                           SDLoc dl) {
2158   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2159
2160   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2161                        /*isVolatile*/false, /*AlwaysInline=*/true,
2162                        /*isTailCall*/false,
2163                        MachinePointerInfo(), MachinePointerInfo());
2164 }
2165
2166 /// Return true if the calling convention is one that
2167 /// supports tail call optimization.
2168 static bool IsTailCallConvention(CallingConv::ID CC) {
2169   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2170           CC == CallingConv::HiPE);
2171 }
2172
2173 /// \brief Return true if the calling convention is a C calling convention.
2174 static bool IsCCallConvention(CallingConv::ID CC) {
2175   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2176           CC == CallingConv::X86_64_SysV);
2177 }
2178
2179 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2180   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2181     return false;
2182
2183   CallSite CS(CI);
2184   CallingConv::ID CalleeCC = CS.getCallingConv();
2185   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2186     return false;
2187
2188   return true;
2189 }
2190
2191 /// Return true if the function is being made into
2192 /// a tailcall target by changing its ABI.
2193 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2194                                    bool GuaranteedTailCallOpt) {
2195   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2196 }
2197
2198 SDValue
2199 X86TargetLowering::LowerMemArgument(SDValue Chain,
2200                                     CallingConv::ID CallConv,
2201                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2202                                     SDLoc dl, SelectionDAG &DAG,
2203                                     const CCValAssign &VA,
2204                                     MachineFrameInfo *MFI,
2205                                     unsigned i) const {
2206   // Create the nodes corresponding to a load from this parameter slot.
2207   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2208   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2209       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2210   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2211   EVT ValVT;
2212
2213   // If value is passed by pointer we have address passed instead of the value
2214   // itself.
2215   if (VA.getLocInfo() == CCValAssign::Indirect)
2216     ValVT = VA.getLocVT();
2217   else
2218     ValVT = VA.getValVT();
2219
2220   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2221   // changed with more analysis.
2222   // In case of tail call optimization mark all arguments mutable. Since they
2223   // could be overwritten by lowering of arguments in case of a tail call.
2224   if (Flags.isByVal()) {
2225     unsigned Bytes = Flags.getByValSize();
2226     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2227     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2228     return DAG.getFrameIndex(FI, getPointerTy());
2229   } else {
2230     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2231                                     VA.getLocMemOffset(), isImmutable);
2232     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2233     return DAG.getLoad(ValVT, dl, Chain, FIN,
2234                        MachinePointerInfo::getFixedStack(FI),
2235                        false, false, false, 0);
2236   }
2237 }
2238
2239 // FIXME: Get this from tablegen.
2240 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2241                                                 const X86Subtarget *Subtarget) {
2242   assert(Subtarget->is64Bit());
2243
2244   if (Subtarget->isCallingConvWin64(CallConv)) {
2245     static const MCPhysReg GPR64ArgRegsWin64[] = {
2246       X86::RCX, X86::RDX, X86::R8,  X86::R9
2247     };
2248     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2249   }
2250
2251   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2252     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2253   };
2254   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2255 }
2256
2257 // FIXME: Get this from tablegen.
2258 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2259                                                 CallingConv::ID CallConv,
2260                                                 const X86Subtarget *Subtarget) {
2261   assert(Subtarget->is64Bit());
2262   if (Subtarget->isCallingConvWin64(CallConv)) {
2263     // The XMM registers which might contain var arg parameters are shadowed
2264     // in their paired GPR.  So we only need to save the GPR to their home
2265     // slots.
2266     // TODO: __vectorcall will change this.
2267     return None;
2268   }
2269
2270   const Function *Fn = MF.getFunction();
2271   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2272   assert(!(MF.getTarget().Options.UseSoftFloat && NoImplicitFloatOps) &&
2273          "SSE register cannot be used when SSE is disabled!");
2274   if (MF.getTarget().Options.UseSoftFloat || NoImplicitFloatOps ||
2275       !Subtarget->hasSSE1())
2276     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2277     // registers.
2278     return None;
2279
2280   static const MCPhysReg XMMArgRegs64Bit[] = {
2281     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2282     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2283   };
2284   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2285 }
2286
2287 SDValue
2288 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2289                                         CallingConv::ID CallConv,
2290                                         bool isVarArg,
2291                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2292                                         SDLoc dl,
2293                                         SelectionDAG &DAG,
2294                                         SmallVectorImpl<SDValue> &InVals)
2295                                           const {
2296   MachineFunction &MF = DAG.getMachineFunction();
2297   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2298   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2299
2300   const Function* Fn = MF.getFunction();
2301   if (Fn->hasExternalLinkage() &&
2302       Subtarget->isTargetCygMing() &&
2303       Fn->getName() == "main")
2304     FuncInfo->setForceFramePointer(true);
2305
2306   MachineFrameInfo *MFI = MF.getFrameInfo();
2307   bool Is64Bit = Subtarget->is64Bit();
2308   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2309
2310   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2311          "Var args not supported with calling convention fastcc, ghc or hipe");
2312
2313   // Assign locations to all of the incoming arguments.
2314   SmallVector<CCValAssign, 16> ArgLocs;
2315   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2316
2317   // Allocate shadow area for Win64
2318   if (IsWin64)
2319     CCInfo.AllocateStack(32, 8);
2320
2321   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2322
2323   unsigned LastVal = ~0U;
2324   SDValue ArgValue;
2325   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2326     CCValAssign &VA = ArgLocs[i];
2327     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2328     // places.
2329     assert(VA.getValNo() != LastVal &&
2330            "Don't support value assigned to multiple locs yet");
2331     (void)LastVal;
2332     LastVal = VA.getValNo();
2333
2334     if (VA.isRegLoc()) {
2335       EVT RegVT = VA.getLocVT();
2336       const TargetRegisterClass *RC;
2337       if (RegVT == MVT::i32)
2338         RC = &X86::GR32RegClass;
2339       else if (Is64Bit && RegVT == MVT::i64)
2340         RC = &X86::GR64RegClass;
2341       else if (RegVT == MVT::f32)
2342         RC = &X86::FR32RegClass;
2343       else if (RegVT == MVT::f64)
2344         RC = &X86::FR64RegClass;
2345       else if (RegVT.is512BitVector())
2346         RC = &X86::VR512RegClass;
2347       else if (RegVT.is256BitVector())
2348         RC = &X86::VR256RegClass;
2349       else if (RegVT.is128BitVector())
2350         RC = &X86::VR128RegClass;
2351       else if (RegVT == MVT::x86mmx)
2352         RC = &X86::VR64RegClass;
2353       else if (RegVT == MVT::i1)
2354         RC = &X86::VK1RegClass;
2355       else if (RegVT == MVT::v8i1)
2356         RC = &X86::VK8RegClass;
2357       else if (RegVT == MVT::v16i1)
2358         RC = &X86::VK16RegClass;
2359       else if (RegVT == MVT::v32i1)
2360         RC = &X86::VK32RegClass;
2361       else if (RegVT == MVT::v64i1)
2362         RC = &X86::VK64RegClass;
2363       else
2364         llvm_unreachable("Unknown argument type!");
2365
2366       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2367       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2368
2369       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2370       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2371       // right size.
2372       if (VA.getLocInfo() == CCValAssign::SExt)
2373         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2374                                DAG.getValueType(VA.getValVT()));
2375       else if (VA.getLocInfo() == CCValAssign::ZExt)
2376         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2377                                DAG.getValueType(VA.getValVT()));
2378       else if (VA.getLocInfo() == CCValAssign::BCvt)
2379         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2380
2381       if (VA.isExtInLoc()) {
2382         // Handle MMX values passed in XMM regs.
2383         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2384           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2385         else
2386           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2387       }
2388     } else {
2389       assert(VA.isMemLoc());
2390       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2391     }
2392
2393     // If value is passed via pointer - do a load.
2394     if (VA.getLocInfo() == CCValAssign::Indirect)
2395       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2396                              MachinePointerInfo(), false, false, false, 0);
2397
2398     InVals.push_back(ArgValue);
2399   }
2400
2401   if (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) {
2402     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2403       // The x86-64 ABIs require that for returning structs by value we copy
2404       // the sret argument into %rax/%eax (depending on ABI) for the return.
2405       // Win32 requires us to put the sret argument to %eax as well.
2406       // Save the argument into a virtual register so that we can access it
2407       // from the return points.
2408       if (Ins[i].Flags.isSRet()) {
2409         unsigned Reg = FuncInfo->getSRetReturnReg();
2410         if (!Reg) {
2411           MVT PtrTy = getPointerTy();
2412           Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2413           FuncInfo->setSRetReturnReg(Reg);
2414         }
2415         SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2416         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2417         break;
2418       }
2419     }
2420   }
2421
2422   unsigned StackSize = CCInfo.getNextStackOffset();
2423   // Align stack specially for tail calls.
2424   if (FuncIsMadeTailCallSafe(CallConv,
2425                              MF.getTarget().Options.GuaranteedTailCallOpt))
2426     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2427
2428   // If the function takes variable number of arguments, make a frame index for
2429   // the start of the first vararg value... for expansion of llvm.va_start. We
2430   // can skip this if there are no va_start calls.
2431   if (MFI->hasVAStart() &&
2432       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2433                    CallConv != CallingConv::X86_ThisCall))) {
2434     FuncInfo->setVarArgsFrameIndex(
2435         MFI->CreateFixedObject(1, StackSize, true));
2436   }
2437
2438   MachineModuleInfo &MMI = MF.getMMI();
2439   const Function *WinEHParent = nullptr;
2440   if (IsWin64 && MMI.hasWinEHFuncInfo(Fn))
2441     WinEHParent = MMI.getWinEHParent(Fn);
2442   bool IsWinEHOutlined = WinEHParent && WinEHParent != Fn;
2443   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2444
2445   // Figure out if XMM registers are in use.
2446   assert(!(MF.getTarget().Options.UseSoftFloat &&
2447            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2448          "SSE register cannot be used when SSE is disabled!");
2449
2450   // 64-bit calling conventions support varargs and register parameters, so we
2451   // have to do extra work to spill them in the prologue.
2452   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2453     // Find the first unallocated argument registers.
2454     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2455     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2456     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2457     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2458     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2459            "SSE register cannot be used when SSE is disabled!");
2460
2461     // Gather all the live in physical registers.
2462     SmallVector<SDValue, 6> LiveGPRs;
2463     SmallVector<SDValue, 8> LiveXMMRegs;
2464     SDValue ALVal;
2465     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2466       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2467       LiveGPRs.push_back(
2468           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2469     }
2470     if (!ArgXMMs.empty()) {
2471       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2472       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2473       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2474         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2475         LiveXMMRegs.push_back(
2476             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2477       }
2478     }
2479
2480     if (IsWin64) {
2481       // Get to the caller-allocated home save location.  Add 8 to account
2482       // for the return address.
2483       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2484       FuncInfo->setRegSaveFrameIndex(
2485           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2486       // Fixup to set vararg frame on shadow area (4 x i64).
2487       if (NumIntRegs < 4)
2488         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2489     } else {
2490       // For X86-64, if there are vararg parameters that are passed via
2491       // registers, then we must store them to their spots on the stack so
2492       // they may be loaded by deferencing the result of va_next.
2493       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2494       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2495       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2496           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2497     }
2498
2499     // Store the integer parameter registers.
2500     SmallVector<SDValue, 8> MemOps;
2501     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2502                                       getPointerTy());
2503     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2504     for (SDValue Val : LiveGPRs) {
2505       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2506                                 DAG.getIntPtrConstant(Offset));
2507       SDValue Store =
2508         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2509                      MachinePointerInfo::getFixedStack(
2510                        FuncInfo->getRegSaveFrameIndex(), Offset),
2511                      false, false, 0);
2512       MemOps.push_back(Store);
2513       Offset += 8;
2514     }
2515
2516     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2517       // Now store the XMM (fp + vector) parameter registers.
2518       SmallVector<SDValue, 12> SaveXMMOps;
2519       SaveXMMOps.push_back(Chain);
2520       SaveXMMOps.push_back(ALVal);
2521       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2522                              FuncInfo->getRegSaveFrameIndex()));
2523       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2524                              FuncInfo->getVarArgsFPOffset()));
2525       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2526                         LiveXMMRegs.end());
2527       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2528                                    MVT::Other, SaveXMMOps));
2529     }
2530
2531     if (!MemOps.empty())
2532       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2533   } else if (IsWinEHOutlined) {
2534     // Get to the caller-allocated home save location.  Add 8 to account
2535     // for the return address.
2536     int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2537     FuncInfo->setRegSaveFrameIndex(MFI->CreateFixedObject(
2538         /*Size=*/1, /*SPOffset=*/HomeOffset + 8, /*Immutable=*/false));
2539
2540     MMI.getWinEHFuncInfo(Fn)
2541         .CatchHandlerParentFrameObjIdx[const_cast<Function *>(Fn)] =
2542         FuncInfo->getRegSaveFrameIndex();
2543
2544     // Store the second integer parameter (rdx) into rsp+16 relative to the
2545     // stack pointer at the entry of the function.
2546     SDValue RSFIN =
2547         DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), getPointerTy());
2548     unsigned GPR = MF.addLiveIn(X86::RDX, &X86::GR64RegClass);
2549     SDValue Val = DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64);
2550     Chain = DAG.getStore(
2551         Val.getValue(1), dl, Val, RSFIN,
2552         MachinePointerInfo::getFixedStack(FuncInfo->getRegSaveFrameIndex()),
2553         /*isVolatile=*/true, /*isNonTemporal=*/false, /*Alignment=*/0);
2554   }
2555
2556   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2557     // Find the largest legal vector type.
2558     MVT VecVT = MVT::Other;
2559     // FIXME: Only some x86_32 calling conventions support AVX512.
2560     if (Subtarget->hasAVX512() &&
2561         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2562                      CallConv == CallingConv::Intel_OCL_BI)))
2563       VecVT = MVT::v16f32;
2564     else if (Subtarget->hasAVX())
2565       VecVT = MVT::v8f32;
2566     else if (Subtarget->hasSSE2())
2567       VecVT = MVT::v4f32;
2568
2569     // We forward some GPRs and some vector types.
2570     SmallVector<MVT, 2> RegParmTypes;
2571     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2572     RegParmTypes.push_back(IntVT);
2573     if (VecVT != MVT::Other)
2574       RegParmTypes.push_back(VecVT);
2575
2576     // Compute the set of forwarded registers. The rest are scratch.
2577     SmallVectorImpl<ForwardedRegister> &Forwards =
2578         FuncInfo->getForwardedMustTailRegParms();
2579     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2580
2581     // Conservatively forward AL on x86_64, since it might be used for varargs.
2582     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2583       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2584       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2585     }
2586
2587     // Copy all forwards from physical to virtual registers.
2588     for (ForwardedRegister &F : Forwards) {
2589       // FIXME: Can we use a less constrained schedule?
2590       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2591       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2592       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2593     }
2594   }
2595
2596   // Some CCs need callee pop.
2597   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2598                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2599     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2600   } else {
2601     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2602     // If this is an sret function, the return should pop the hidden pointer.
2603     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2604         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2605         argsAreStructReturn(Ins) == StackStructReturn)
2606       FuncInfo->setBytesToPopOnReturn(4);
2607   }
2608
2609   if (!Is64Bit) {
2610     // RegSaveFrameIndex is X86-64 only.
2611     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2612     if (CallConv == CallingConv::X86_FastCall ||
2613         CallConv == CallingConv::X86_ThisCall)
2614       // fastcc functions can't have varargs.
2615       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2616   }
2617
2618   FuncInfo->setArgumentStackSize(StackSize);
2619
2620   if (IsWinEHParent) {
2621     int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2622     SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2623     MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2624     SDValue Neg2 = DAG.getConstant(-2, MVT::i64);
2625     Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2626                          MachinePointerInfo::getFixedStack(UnwindHelpFI),
2627                          /*isVolatile=*/true,
2628                          /*isNonTemporal=*/false, /*Alignment=*/0);
2629   }
2630
2631   return Chain;
2632 }
2633
2634 SDValue
2635 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2636                                     SDValue StackPtr, SDValue Arg,
2637                                     SDLoc dl, SelectionDAG &DAG,
2638                                     const CCValAssign &VA,
2639                                     ISD::ArgFlagsTy Flags) const {
2640   unsigned LocMemOffset = VA.getLocMemOffset();
2641   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2642   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2643   if (Flags.isByVal())
2644     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2645
2646   return DAG.getStore(Chain, dl, Arg, PtrOff,
2647                       MachinePointerInfo::getStack(LocMemOffset),
2648                       false, false, 0);
2649 }
2650
2651 /// Emit a load of return address if tail call
2652 /// optimization is performed and it is required.
2653 SDValue
2654 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2655                                            SDValue &OutRetAddr, SDValue Chain,
2656                                            bool IsTailCall, bool Is64Bit,
2657                                            int FPDiff, SDLoc dl) const {
2658   // Adjust the Return address stack slot.
2659   EVT VT = getPointerTy();
2660   OutRetAddr = getReturnAddressFrameIndex(DAG);
2661
2662   // Load the "old" Return address.
2663   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2664                            false, false, false, 0);
2665   return SDValue(OutRetAddr.getNode(), 1);
2666 }
2667
2668 /// Emit a store of the return address if tail call
2669 /// optimization is performed and it is required (FPDiff!=0).
2670 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2671                                         SDValue Chain, SDValue RetAddrFrIdx,
2672                                         EVT PtrVT, unsigned SlotSize,
2673                                         int FPDiff, SDLoc dl) {
2674   // Store the return address to the appropriate stack slot.
2675   if (!FPDiff) return Chain;
2676   // Calculate the new stack slot for the return address.
2677   int NewReturnAddrFI =
2678     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2679                                          false);
2680   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2681   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2682                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2683                        false, false, 0);
2684   return Chain;
2685 }
2686
2687 SDValue
2688 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2689                              SmallVectorImpl<SDValue> &InVals) const {
2690   SelectionDAG &DAG                     = CLI.DAG;
2691   SDLoc &dl                             = CLI.DL;
2692   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2693   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2694   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2695   SDValue Chain                         = CLI.Chain;
2696   SDValue Callee                        = CLI.Callee;
2697   CallingConv::ID CallConv              = CLI.CallConv;
2698   bool &isTailCall                      = CLI.IsTailCall;
2699   bool isVarArg                         = CLI.IsVarArg;
2700
2701   MachineFunction &MF = DAG.getMachineFunction();
2702   bool Is64Bit        = Subtarget->is64Bit();
2703   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2704   StructReturnType SR = callIsStructReturn(Outs);
2705   bool IsSibcall      = false;
2706   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2707
2708   if (MF.getTarget().Options.DisableTailCalls)
2709     isTailCall = false;
2710
2711   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2712   if (IsMustTail) {
2713     // Force this to be a tail call.  The verifier rules are enough to ensure
2714     // that we can lower this successfully without moving the return address
2715     // around.
2716     isTailCall = true;
2717   } else if (isTailCall) {
2718     // Check if it's really possible to do a tail call.
2719     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2720                     isVarArg, SR != NotStructReturn,
2721                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2722                     Outs, OutVals, Ins, DAG);
2723
2724     // Sibcalls are automatically detected tailcalls which do not require
2725     // ABI changes.
2726     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2727       IsSibcall = true;
2728
2729     if (isTailCall)
2730       ++NumTailCalls;
2731   }
2732
2733   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2734          "Var args not supported with calling convention fastcc, ghc or hipe");
2735
2736   // Analyze operands of the call, assigning locations to each operand.
2737   SmallVector<CCValAssign, 16> ArgLocs;
2738   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2739
2740   // Allocate shadow area for Win64
2741   if (IsWin64)
2742     CCInfo.AllocateStack(32, 8);
2743
2744   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2745
2746   // Get a count of how many bytes are to be pushed on the stack.
2747   unsigned NumBytes = CCInfo.getNextStackOffset();
2748   if (IsSibcall)
2749     // This is a sibcall. The memory operands are available in caller's
2750     // own caller's stack.
2751     NumBytes = 0;
2752   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2753            IsTailCallConvention(CallConv))
2754     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2755
2756   int FPDiff = 0;
2757   if (isTailCall && !IsSibcall && !IsMustTail) {
2758     // Lower arguments at fp - stackoffset + fpdiff.
2759     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2760
2761     FPDiff = NumBytesCallerPushed - NumBytes;
2762
2763     // Set the delta of movement of the returnaddr stackslot.
2764     // But only set if delta is greater than previous delta.
2765     if (FPDiff < X86Info->getTCReturnAddrDelta())
2766       X86Info->setTCReturnAddrDelta(FPDiff);
2767   }
2768
2769   unsigned NumBytesToPush = NumBytes;
2770   unsigned NumBytesToPop = NumBytes;
2771
2772   // If we have an inalloca argument, all stack space has already been allocated
2773   // for us and be right at the top of the stack.  We don't support multiple
2774   // arguments passed in memory when using inalloca.
2775   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2776     NumBytesToPush = 0;
2777     if (!ArgLocs.back().isMemLoc())
2778       report_fatal_error("cannot use inalloca attribute on a register "
2779                          "parameter");
2780     if (ArgLocs.back().getLocMemOffset() != 0)
2781       report_fatal_error("any parameter with the inalloca attribute must be "
2782                          "the only memory argument");
2783   }
2784
2785   if (!IsSibcall)
2786     Chain = DAG.getCALLSEQ_START(
2787         Chain, DAG.getIntPtrConstant(NumBytesToPush, true), dl);
2788
2789   SDValue RetAddrFrIdx;
2790   // Load return address for tail calls.
2791   if (isTailCall && FPDiff)
2792     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2793                                     Is64Bit, FPDiff, dl);
2794
2795   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2796   SmallVector<SDValue, 8> MemOpChains;
2797   SDValue StackPtr;
2798
2799   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2800   // of tail call optimization arguments are handle later.
2801   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2802   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2803     // Skip inalloca arguments, they have already been written.
2804     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2805     if (Flags.isInAlloca())
2806       continue;
2807
2808     CCValAssign &VA = ArgLocs[i];
2809     EVT RegVT = VA.getLocVT();
2810     SDValue Arg = OutVals[i];
2811     bool isByVal = Flags.isByVal();
2812
2813     // Promote the value if needed.
2814     switch (VA.getLocInfo()) {
2815     default: llvm_unreachable("Unknown loc info!");
2816     case CCValAssign::Full: break;
2817     case CCValAssign::SExt:
2818       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2819       break;
2820     case CCValAssign::ZExt:
2821       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2822       break;
2823     case CCValAssign::AExt:
2824       if (RegVT.is128BitVector()) {
2825         // Special case: passing MMX values in XMM registers.
2826         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2827         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2828         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2829       } else
2830         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2831       break;
2832     case CCValAssign::BCvt:
2833       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2834       break;
2835     case CCValAssign::Indirect: {
2836       // Store the argument.
2837       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2838       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2839       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2840                            MachinePointerInfo::getFixedStack(FI),
2841                            false, false, 0);
2842       Arg = SpillSlot;
2843       break;
2844     }
2845     }
2846
2847     if (VA.isRegLoc()) {
2848       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2849       if (isVarArg && IsWin64) {
2850         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2851         // shadow reg if callee is a varargs function.
2852         unsigned ShadowReg = 0;
2853         switch (VA.getLocReg()) {
2854         case X86::XMM0: ShadowReg = X86::RCX; break;
2855         case X86::XMM1: ShadowReg = X86::RDX; break;
2856         case X86::XMM2: ShadowReg = X86::R8; break;
2857         case X86::XMM3: ShadowReg = X86::R9; break;
2858         }
2859         if (ShadowReg)
2860           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2861       }
2862     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2863       assert(VA.isMemLoc());
2864       if (!StackPtr.getNode())
2865         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2866                                       getPointerTy());
2867       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2868                                              dl, DAG, VA, Flags));
2869     }
2870   }
2871
2872   if (!MemOpChains.empty())
2873     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2874
2875   if (Subtarget->isPICStyleGOT()) {
2876     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2877     // GOT pointer.
2878     if (!isTailCall) {
2879       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2880                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2881     } else {
2882       // If we are tail calling and generating PIC/GOT style code load the
2883       // address of the callee into ECX. The value in ecx is used as target of
2884       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2885       // for tail calls on PIC/GOT architectures. Normally we would just put the
2886       // address of GOT into ebx and then call target@PLT. But for tail calls
2887       // ebx would be restored (since ebx is callee saved) before jumping to the
2888       // target@PLT.
2889
2890       // Note: The actual moving to ECX is done further down.
2891       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2892       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2893           !G->getGlobal()->hasProtectedVisibility())
2894         Callee = LowerGlobalAddress(Callee, DAG);
2895       else if (isa<ExternalSymbolSDNode>(Callee))
2896         Callee = LowerExternalSymbol(Callee, DAG);
2897     }
2898   }
2899
2900   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2901     // From AMD64 ABI document:
2902     // For calls that may call functions that use varargs or stdargs
2903     // (prototype-less calls or calls to functions containing ellipsis (...) in
2904     // the declaration) %al is used as hidden argument to specify the number
2905     // of SSE registers used. The contents of %al do not need to match exactly
2906     // the number of registers, but must be an ubound on the number of SSE
2907     // registers used and is in the range 0 - 8 inclusive.
2908
2909     // Count the number of XMM registers allocated.
2910     static const MCPhysReg XMMArgRegs[] = {
2911       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2912       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2913     };
2914     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2915     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2916            && "SSE registers cannot be used when SSE is disabled");
2917
2918     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
2919                                         DAG.getConstant(NumXMMRegs, MVT::i8)));
2920   }
2921
2922   if (isVarArg && IsMustTail) {
2923     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
2924     for (const auto &F : Forwards) {
2925       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2926       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
2927     }
2928   }
2929
2930   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
2931   // don't need this because the eligibility check rejects calls that require
2932   // shuffling arguments passed in memory.
2933   if (!IsSibcall && isTailCall) {
2934     // Force all the incoming stack arguments to be loaded from the stack
2935     // before any new outgoing arguments are stored to the stack, because the
2936     // outgoing stack slots may alias the incoming argument stack slots, and
2937     // the alias isn't otherwise explicit. This is slightly more conservative
2938     // than necessary, because it means that each store effectively depends
2939     // on every argument instead of just those arguments it would clobber.
2940     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2941
2942     SmallVector<SDValue, 8> MemOpChains2;
2943     SDValue FIN;
2944     int FI = 0;
2945     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2946       CCValAssign &VA = ArgLocs[i];
2947       if (VA.isRegLoc())
2948         continue;
2949       assert(VA.isMemLoc());
2950       SDValue Arg = OutVals[i];
2951       ISD::ArgFlagsTy Flags = Outs[i].Flags;
2952       // Skip inalloca arguments.  They don't require any work.
2953       if (Flags.isInAlloca())
2954         continue;
2955       // Create frame index.
2956       int32_t Offset = VA.getLocMemOffset()+FPDiff;
2957       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2958       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2959       FIN = DAG.getFrameIndex(FI, getPointerTy());
2960
2961       if (Flags.isByVal()) {
2962         // Copy relative to framepointer.
2963         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2964         if (!StackPtr.getNode())
2965           StackPtr = DAG.getCopyFromReg(Chain, dl,
2966                                         RegInfo->getStackRegister(),
2967                                         getPointerTy());
2968         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2969
2970         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2971                                                          ArgChain,
2972                                                          Flags, DAG, dl));
2973       } else {
2974         // Store relative to framepointer.
2975         MemOpChains2.push_back(
2976           DAG.getStore(ArgChain, dl, Arg, FIN,
2977                        MachinePointerInfo::getFixedStack(FI),
2978                        false, false, 0));
2979       }
2980     }
2981
2982     if (!MemOpChains2.empty())
2983       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
2984
2985     // Store the return address to the appropriate stack slot.
2986     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
2987                                      getPointerTy(), RegInfo->getSlotSize(),
2988                                      FPDiff, dl);
2989   }
2990
2991   // Build a sequence of copy-to-reg nodes chained together with token chain
2992   // and flag operands which copy the outgoing args into registers.
2993   SDValue InFlag;
2994   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2995     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2996                              RegsToPass[i].second, InFlag);
2997     InFlag = Chain.getValue(1);
2998   }
2999
3000   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3001     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3002     // In the 64-bit large code model, we have to make all calls
3003     // through a register, since the call instruction's 32-bit
3004     // pc-relative offset may not be large enough to hold the whole
3005     // address.
3006   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3007     // If the callee is a GlobalAddress node (quite common, every direct call
3008     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3009     // it.
3010     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3011
3012     // We should use extra load for direct calls to dllimported functions in
3013     // non-JIT mode.
3014     const GlobalValue *GV = G->getGlobal();
3015     if (!GV->hasDLLImportStorageClass()) {
3016       unsigned char OpFlags = 0;
3017       bool ExtraLoad = false;
3018       unsigned WrapperKind = ISD::DELETED_NODE;
3019
3020       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3021       // external symbols most go through the PLT in PIC mode.  If the symbol
3022       // has hidden or protected visibility, or if it is static or local, then
3023       // we don't need to use the PLT - we can directly call it.
3024       if (Subtarget->isTargetELF() &&
3025           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3026           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3027         OpFlags = X86II::MO_PLT;
3028       } else if (Subtarget->isPICStyleStubAny() &&
3029                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3030                  (!Subtarget->getTargetTriple().isMacOSX() ||
3031                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3032         // PC-relative references to external symbols should go through $stub,
3033         // unless we're building with the leopard linker or later, which
3034         // automatically synthesizes these stubs.
3035         OpFlags = X86II::MO_DARWIN_STUB;
3036       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3037                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3038         // If the function is marked as non-lazy, generate an indirect call
3039         // which loads from the GOT directly. This avoids runtime overhead
3040         // at the cost of eager binding (and one extra byte of encoding).
3041         OpFlags = X86II::MO_GOTPCREL;
3042         WrapperKind = X86ISD::WrapperRIP;
3043         ExtraLoad = true;
3044       }
3045
3046       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3047                                           G->getOffset(), OpFlags);
3048
3049       // Add a wrapper if needed.
3050       if (WrapperKind != ISD::DELETED_NODE)
3051         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3052       // Add extra indirection if needed.
3053       if (ExtraLoad)
3054         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3055                              MachinePointerInfo::getGOT(),
3056                              false, false, false, 0);
3057     }
3058   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3059     unsigned char OpFlags = 0;
3060
3061     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3062     // external symbols should go through the PLT.
3063     if (Subtarget->isTargetELF() &&
3064         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3065       OpFlags = X86II::MO_PLT;
3066     } else if (Subtarget->isPICStyleStubAny() &&
3067                (!Subtarget->getTargetTriple().isMacOSX() ||
3068                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3069       // PC-relative references to external symbols should go through $stub,
3070       // unless we're building with the leopard linker or later, which
3071       // automatically synthesizes these stubs.
3072       OpFlags = X86II::MO_DARWIN_STUB;
3073     }
3074
3075     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3076                                          OpFlags);
3077   } else if (Subtarget->isTarget64BitILP32() &&
3078              Callee->getValueType(0) == MVT::i32) {
3079     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3080     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3081   }
3082
3083   // Returns a chain & a flag for retval copy to use.
3084   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3085   SmallVector<SDValue, 8> Ops;
3086
3087   if (!IsSibcall && isTailCall) {
3088     Chain = DAG.getCALLSEQ_END(Chain,
3089                                DAG.getIntPtrConstant(NumBytesToPop, true),
3090                                DAG.getIntPtrConstant(0, true), InFlag, dl);
3091     InFlag = Chain.getValue(1);
3092   }
3093
3094   Ops.push_back(Chain);
3095   Ops.push_back(Callee);
3096
3097   if (isTailCall)
3098     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
3099
3100   // Add argument registers to the end of the list so that they are known live
3101   // into the call.
3102   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3103     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3104                                   RegsToPass[i].second.getValueType()));
3105
3106   // Add a register mask operand representing the call-preserved registers.
3107   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3108   const uint32_t *Mask = TRI->getCallPreservedMask(MF, CallConv);
3109   assert(Mask && "Missing call preserved mask for calling convention");
3110   Ops.push_back(DAG.getRegisterMask(Mask));
3111
3112   if (InFlag.getNode())
3113     Ops.push_back(InFlag);
3114
3115   if (isTailCall) {
3116     // We used to do:
3117     //// If this is the first return lowered for this function, add the regs
3118     //// to the liveout set for the function.
3119     // This isn't right, although it's probably harmless on x86; liveouts
3120     // should be computed from returns not tail calls.  Consider a void
3121     // function making a tail call to a function returning int.
3122     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3123   }
3124
3125   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3126   InFlag = Chain.getValue(1);
3127
3128   // Create the CALLSEQ_END node.
3129   unsigned NumBytesForCalleeToPop;
3130   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3131                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3132     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3133   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3134            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3135            SR == StackStructReturn)
3136     // If this is a call to a struct-return function, the callee
3137     // pops the hidden struct pointer, so we have to push it back.
3138     // This is common for Darwin/X86, Linux & Mingw32 targets.
3139     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3140     NumBytesForCalleeToPop = 4;
3141   else
3142     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3143
3144   // Returns a flag for retval copy to use.
3145   if (!IsSibcall) {
3146     Chain = DAG.getCALLSEQ_END(Chain,
3147                                DAG.getIntPtrConstant(NumBytesToPop, true),
3148                                DAG.getIntPtrConstant(NumBytesForCalleeToPop,
3149                                                      true),
3150                                InFlag, dl);
3151     InFlag = Chain.getValue(1);
3152   }
3153
3154   // Handle result values, copying them out of physregs into vregs that we
3155   // return.
3156   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3157                          Ins, dl, DAG, InVals);
3158 }
3159
3160 //===----------------------------------------------------------------------===//
3161 //                Fast Calling Convention (tail call) implementation
3162 //===----------------------------------------------------------------------===//
3163
3164 //  Like std call, callee cleans arguments, convention except that ECX is
3165 //  reserved for storing the tail called function address. Only 2 registers are
3166 //  free for argument passing (inreg). Tail call optimization is performed
3167 //  provided:
3168 //                * tailcallopt is enabled
3169 //                * caller/callee are fastcc
3170 //  On X86_64 architecture with GOT-style position independent code only local
3171 //  (within module) calls are supported at the moment.
3172 //  To keep the stack aligned according to platform abi the function
3173 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3174 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3175 //  If a tail called function callee has more arguments than the caller the
3176 //  caller needs to make sure that there is room to move the RETADDR to. This is
3177 //  achieved by reserving an area the size of the argument delta right after the
3178 //  original RETADDR, but before the saved framepointer or the spilled registers
3179 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3180 //  stack layout:
3181 //    arg1
3182 //    arg2
3183 //    RETADDR
3184 //    [ new RETADDR
3185 //      move area ]
3186 //    (possible EBP)
3187 //    ESI
3188 //    EDI
3189 //    local1 ..
3190
3191 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3192 /// for a 16 byte align requirement.
3193 unsigned
3194 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3195                                                SelectionDAG& DAG) const {
3196   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3197   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3198   unsigned StackAlignment = TFI.getStackAlignment();
3199   uint64_t AlignMask = StackAlignment - 1;
3200   int64_t Offset = StackSize;
3201   unsigned SlotSize = RegInfo->getSlotSize();
3202   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3203     // Number smaller than 12 so just add the difference.
3204     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3205   } else {
3206     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3207     Offset = ((~AlignMask) & Offset) + StackAlignment +
3208       (StackAlignment-SlotSize);
3209   }
3210   return Offset;
3211 }
3212
3213 /// MatchingStackOffset - Return true if the given stack call argument is
3214 /// already available in the same position (relatively) of the caller's
3215 /// incoming argument stack.
3216 static
3217 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3218                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3219                          const X86InstrInfo *TII) {
3220   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3221   int FI = INT_MAX;
3222   if (Arg.getOpcode() == ISD::CopyFromReg) {
3223     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3224     if (!TargetRegisterInfo::isVirtualRegister(VR))
3225       return false;
3226     MachineInstr *Def = MRI->getVRegDef(VR);
3227     if (!Def)
3228       return false;
3229     if (!Flags.isByVal()) {
3230       if (!TII->isLoadFromStackSlot(Def, FI))
3231         return false;
3232     } else {
3233       unsigned Opcode = Def->getOpcode();
3234       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3235            Opcode == X86::LEA64_32r) &&
3236           Def->getOperand(1).isFI()) {
3237         FI = Def->getOperand(1).getIndex();
3238         Bytes = Flags.getByValSize();
3239       } else
3240         return false;
3241     }
3242   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3243     if (Flags.isByVal())
3244       // ByVal argument is passed in as a pointer but it's now being
3245       // dereferenced. e.g.
3246       // define @foo(%struct.X* %A) {
3247       //   tail call @bar(%struct.X* byval %A)
3248       // }
3249       return false;
3250     SDValue Ptr = Ld->getBasePtr();
3251     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3252     if (!FINode)
3253       return false;
3254     FI = FINode->getIndex();
3255   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3256     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3257     FI = FINode->getIndex();
3258     Bytes = Flags.getByValSize();
3259   } else
3260     return false;
3261
3262   assert(FI != INT_MAX);
3263   if (!MFI->isFixedObjectIndex(FI))
3264     return false;
3265   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3266 }
3267
3268 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3269 /// for tail call optimization. Targets which want to do tail call
3270 /// optimization should implement this function.
3271 bool
3272 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3273                                                      CallingConv::ID CalleeCC,
3274                                                      bool isVarArg,
3275                                                      bool isCalleeStructRet,
3276                                                      bool isCallerStructRet,
3277                                                      Type *RetTy,
3278                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3279                                     const SmallVectorImpl<SDValue> &OutVals,
3280                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3281                                                      SelectionDAG &DAG) const {
3282   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3283     return false;
3284
3285   // If -tailcallopt is specified, make fastcc functions tail-callable.
3286   const MachineFunction &MF = DAG.getMachineFunction();
3287   const Function *CallerF = MF.getFunction();
3288
3289   // If the function return type is x86_fp80 and the callee return type is not,
3290   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3291   // perform a tailcall optimization here.
3292   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3293     return false;
3294
3295   CallingConv::ID CallerCC = CallerF->getCallingConv();
3296   bool CCMatch = CallerCC == CalleeCC;
3297   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3298   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3299
3300   // Win64 functions have extra shadow space for argument homing. Don't do the
3301   // sibcall if the caller and callee have mismatched expectations for this
3302   // space.
3303   if (IsCalleeWin64 != IsCallerWin64)
3304     return false;
3305
3306   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3307     if (IsTailCallConvention(CalleeCC) && CCMatch)
3308       return true;
3309     return false;
3310   }
3311
3312   // Look for obvious safe cases to perform tail call optimization that do not
3313   // require ABI changes. This is what gcc calls sibcall.
3314
3315   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3316   // emit a special epilogue.
3317   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3318   if (RegInfo->needsStackRealignment(MF))
3319     return false;
3320
3321   // Also avoid sibcall optimization if either caller or callee uses struct
3322   // return semantics.
3323   if (isCalleeStructRet || isCallerStructRet)
3324     return false;
3325
3326   // An stdcall/thiscall caller is expected to clean up its arguments; the
3327   // callee isn't going to do that.
3328   // FIXME: this is more restrictive than needed. We could produce a tailcall
3329   // when the stack adjustment matches. For example, with a thiscall that takes
3330   // only one argument.
3331   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3332                    CallerCC == CallingConv::X86_ThisCall))
3333     return false;
3334
3335   // Do not sibcall optimize vararg calls unless all arguments are passed via
3336   // registers.
3337   if (isVarArg && !Outs.empty()) {
3338
3339     // Optimizing for varargs on Win64 is unlikely to be safe without
3340     // additional testing.
3341     if (IsCalleeWin64 || IsCallerWin64)
3342       return false;
3343
3344     SmallVector<CCValAssign, 16> ArgLocs;
3345     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3346                    *DAG.getContext());
3347
3348     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3349     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3350       if (!ArgLocs[i].isRegLoc())
3351         return false;
3352   }
3353
3354   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3355   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3356   // this into a sibcall.
3357   bool Unused = false;
3358   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3359     if (!Ins[i].Used) {
3360       Unused = true;
3361       break;
3362     }
3363   }
3364   if (Unused) {
3365     SmallVector<CCValAssign, 16> RVLocs;
3366     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3367                    *DAG.getContext());
3368     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3369     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3370       CCValAssign &VA = RVLocs[i];
3371       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3372         return false;
3373     }
3374   }
3375
3376   // If the calling conventions do not match, then we'd better make sure the
3377   // results are returned in the same way as what the caller expects.
3378   if (!CCMatch) {
3379     SmallVector<CCValAssign, 16> RVLocs1;
3380     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3381                     *DAG.getContext());
3382     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3383
3384     SmallVector<CCValAssign, 16> RVLocs2;
3385     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3386                     *DAG.getContext());
3387     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3388
3389     if (RVLocs1.size() != RVLocs2.size())
3390       return false;
3391     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3392       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3393         return false;
3394       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3395         return false;
3396       if (RVLocs1[i].isRegLoc()) {
3397         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3398           return false;
3399       } else {
3400         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3401           return false;
3402       }
3403     }
3404   }
3405
3406   // If the callee takes no arguments then go on to check the results of the
3407   // call.
3408   if (!Outs.empty()) {
3409     // Check if stack adjustment is needed. For now, do not do this if any
3410     // argument is passed on the stack.
3411     SmallVector<CCValAssign, 16> ArgLocs;
3412     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3413                    *DAG.getContext());
3414
3415     // Allocate shadow area for Win64
3416     if (IsCalleeWin64)
3417       CCInfo.AllocateStack(32, 8);
3418
3419     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3420     if (CCInfo.getNextStackOffset()) {
3421       MachineFunction &MF = DAG.getMachineFunction();
3422       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3423         return false;
3424
3425       // Check if the arguments are already laid out in the right way as
3426       // the caller's fixed stack objects.
3427       MachineFrameInfo *MFI = MF.getFrameInfo();
3428       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3429       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3430       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3431         CCValAssign &VA = ArgLocs[i];
3432         SDValue Arg = OutVals[i];
3433         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3434         if (VA.getLocInfo() == CCValAssign::Indirect)
3435           return false;
3436         if (!VA.isRegLoc()) {
3437           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3438                                    MFI, MRI, TII))
3439             return false;
3440         }
3441       }
3442     }
3443
3444     // If the tailcall address may be in a register, then make sure it's
3445     // possible to register allocate for it. In 32-bit, the call address can
3446     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3447     // callee-saved registers are restored. These happen to be the same
3448     // registers used to pass 'inreg' arguments so watch out for those.
3449     if (!Subtarget->is64Bit() &&
3450         ((!isa<GlobalAddressSDNode>(Callee) &&
3451           !isa<ExternalSymbolSDNode>(Callee)) ||
3452          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3453       unsigned NumInRegs = 0;
3454       // In PIC we need an extra register to formulate the address computation
3455       // for the callee.
3456       unsigned MaxInRegs =
3457         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3458
3459       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3460         CCValAssign &VA = ArgLocs[i];
3461         if (!VA.isRegLoc())
3462           continue;
3463         unsigned Reg = VA.getLocReg();
3464         switch (Reg) {
3465         default: break;
3466         case X86::EAX: case X86::EDX: case X86::ECX:
3467           if (++NumInRegs == MaxInRegs)
3468             return false;
3469           break;
3470         }
3471       }
3472     }
3473   }
3474
3475   return true;
3476 }
3477
3478 FastISel *
3479 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3480                                   const TargetLibraryInfo *libInfo) const {
3481   return X86::createFastISel(funcInfo, libInfo);
3482 }
3483
3484 //===----------------------------------------------------------------------===//
3485 //                           Other Lowering Hooks
3486 //===----------------------------------------------------------------------===//
3487
3488 static bool MayFoldLoad(SDValue Op) {
3489   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3490 }
3491
3492 static bool MayFoldIntoStore(SDValue Op) {
3493   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3494 }
3495
3496 static bool isTargetShuffle(unsigned Opcode) {
3497   switch(Opcode) {
3498   default: return false;
3499   case X86ISD::BLENDI:
3500   case X86ISD::PSHUFB:
3501   case X86ISD::PSHUFD:
3502   case X86ISD::PSHUFHW:
3503   case X86ISD::PSHUFLW:
3504   case X86ISD::SHUFP:
3505   case X86ISD::PALIGNR:
3506   case X86ISD::MOVLHPS:
3507   case X86ISD::MOVLHPD:
3508   case X86ISD::MOVHLPS:
3509   case X86ISD::MOVLPS:
3510   case X86ISD::MOVLPD:
3511   case X86ISD::MOVSHDUP:
3512   case X86ISD::MOVSLDUP:
3513   case X86ISD::MOVDDUP:
3514   case X86ISD::MOVSS:
3515   case X86ISD::MOVSD:
3516   case X86ISD::UNPCKL:
3517   case X86ISD::UNPCKH:
3518   case X86ISD::VPERMILPI:
3519   case X86ISD::VPERM2X128:
3520   case X86ISD::VPERMI:
3521     return true;
3522   }
3523 }
3524
3525 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3526                                     SDValue V1, unsigned TargetMask,
3527                                     SelectionDAG &DAG) {
3528   switch(Opc) {
3529   default: llvm_unreachable("Unknown x86 shuffle node");
3530   case X86ISD::PSHUFD:
3531   case X86ISD::PSHUFHW:
3532   case X86ISD::PSHUFLW:
3533   case X86ISD::VPERMILPI:
3534   case X86ISD::VPERMI:
3535     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
3536   }
3537 }
3538
3539 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3540                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3541   switch(Opc) {
3542   default: llvm_unreachable("Unknown x86 shuffle node");
3543   case X86ISD::MOVLHPS:
3544   case X86ISD::MOVLHPD:
3545   case X86ISD::MOVHLPS:
3546   case X86ISD::MOVLPS:
3547   case X86ISD::MOVLPD:
3548   case X86ISD::MOVSS:
3549   case X86ISD::MOVSD:
3550   case X86ISD::UNPCKL:
3551   case X86ISD::UNPCKH:
3552     return DAG.getNode(Opc, dl, VT, V1, V2);
3553   }
3554 }
3555
3556 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3557   MachineFunction &MF = DAG.getMachineFunction();
3558   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3559   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3560   int ReturnAddrIndex = FuncInfo->getRAIndex();
3561
3562   if (ReturnAddrIndex == 0) {
3563     // Set up a frame object for the return address.
3564     unsigned SlotSize = RegInfo->getSlotSize();
3565     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3566                                                            -(int64_t)SlotSize,
3567                                                            false);
3568     FuncInfo->setRAIndex(ReturnAddrIndex);
3569   }
3570
3571   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3572 }
3573
3574 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3575                                        bool hasSymbolicDisplacement) {
3576   // Offset should fit into 32 bit immediate field.
3577   if (!isInt<32>(Offset))
3578     return false;
3579
3580   // If we don't have a symbolic displacement - we don't have any extra
3581   // restrictions.
3582   if (!hasSymbolicDisplacement)
3583     return true;
3584
3585   // FIXME: Some tweaks might be needed for medium code model.
3586   if (M != CodeModel::Small && M != CodeModel::Kernel)
3587     return false;
3588
3589   // For small code model we assume that latest object is 16MB before end of 31
3590   // bits boundary. We may also accept pretty large negative constants knowing
3591   // that all objects are in the positive half of address space.
3592   if (M == CodeModel::Small && Offset < 16*1024*1024)
3593     return true;
3594
3595   // For kernel code model we know that all object resist in the negative half
3596   // of 32bits address space. We may not accept negative offsets, since they may
3597   // be just off and we may accept pretty large positive ones.
3598   if (M == CodeModel::Kernel && Offset >= 0)
3599     return true;
3600
3601   return false;
3602 }
3603
3604 /// isCalleePop - Determines whether the callee is required to pop its
3605 /// own arguments. Callee pop is necessary to support tail calls.
3606 bool X86::isCalleePop(CallingConv::ID CallingConv,
3607                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3608   switch (CallingConv) {
3609   default:
3610     return false;
3611   case CallingConv::X86_StdCall:
3612   case CallingConv::X86_FastCall:
3613   case CallingConv::X86_ThisCall:
3614     return !is64Bit;
3615   case CallingConv::Fast:
3616   case CallingConv::GHC:
3617   case CallingConv::HiPE:
3618     if (IsVarArg)
3619       return false;
3620     return TailCallOpt;
3621   }
3622 }
3623
3624 /// \brief Return true if the condition is an unsigned comparison operation.
3625 static bool isX86CCUnsigned(unsigned X86CC) {
3626   switch (X86CC) {
3627   default: llvm_unreachable("Invalid integer condition!");
3628   case X86::COND_E:     return true;
3629   case X86::COND_G:     return false;
3630   case X86::COND_GE:    return false;
3631   case X86::COND_L:     return false;
3632   case X86::COND_LE:    return false;
3633   case X86::COND_NE:    return true;
3634   case X86::COND_B:     return true;
3635   case X86::COND_A:     return true;
3636   case X86::COND_BE:    return true;
3637   case X86::COND_AE:    return true;
3638   }
3639   llvm_unreachable("covered switch fell through?!");
3640 }
3641
3642 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3643 /// specific condition code, returning the condition code and the LHS/RHS of the
3644 /// comparison to make.
3645 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
3646                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3647   if (!isFP) {
3648     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3649       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3650         // X > -1   -> X == 0, jump !sign.
3651         RHS = DAG.getConstant(0, RHS.getValueType());
3652         return X86::COND_NS;
3653       }
3654       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3655         // X < 0   -> X == 0, jump on sign.
3656         return X86::COND_S;
3657       }
3658       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3659         // X < 1   -> X <= 0
3660         RHS = DAG.getConstant(0, RHS.getValueType());
3661         return X86::COND_LE;
3662       }
3663     }
3664
3665     switch (SetCCOpcode) {
3666     default: llvm_unreachable("Invalid integer condition!");
3667     case ISD::SETEQ:  return X86::COND_E;
3668     case ISD::SETGT:  return X86::COND_G;
3669     case ISD::SETGE:  return X86::COND_GE;
3670     case ISD::SETLT:  return X86::COND_L;
3671     case ISD::SETLE:  return X86::COND_LE;
3672     case ISD::SETNE:  return X86::COND_NE;
3673     case ISD::SETULT: return X86::COND_B;
3674     case ISD::SETUGT: return X86::COND_A;
3675     case ISD::SETULE: return X86::COND_BE;
3676     case ISD::SETUGE: return X86::COND_AE;
3677     }
3678   }
3679
3680   // First determine if it is required or is profitable to flip the operands.
3681
3682   // If LHS is a foldable load, but RHS is not, flip the condition.
3683   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3684       !ISD::isNON_EXTLoad(RHS.getNode())) {
3685     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3686     std::swap(LHS, RHS);
3687   }
3688
3689   switch (SetCCOpcode) {
3690   default: break;
3691   case ISD::SETOLT:
3692   case ISD::SETOLE:
3693   case ISD::SETUGT:
3694   case ISD::SETUGE:
3695     std::swap(LHS, RHS);
3696     break;
3697   }
3698
3699   // On a floating point condition, the flags are set as follows:
3700   // ZF  PF  CF   op
3701   //  0 | 0 | 0 | X > Y
3702   //  0 | 0 | 1 | X < Y
3703   //  1 | 0 | 0 | X == Y
3704   //  1 | 1 | 1 | unordered
3705   switch (SetCCOpcode) {
3706   default: llvm_unreachable("Condcode should be pre-legalized away");
3707   case ISD::SETUEQ:
3708   case ISD::SETEQ:   return X86::COND_E;
3709   case ISD::SETOLT:              // flipped
3710   case ISD::SETOGT:
3711   case ISD::SETGT:   return X86::COND_A;
3712   case ISD::SETOLE:              // flipped
3713   case ISD::SETOGE:
3714   case ISD::SETGE:   return X86::COND_AE;
3715   case ISD::SETUGT:              // flipped
3716   case ISD::SETULT:
3717   case ISD::SETLT:   return X86::COND_B;
3718   case ISD::SETUGE:              // flipped
3719   case ISD::SETULE:
3720   case ISD::SETLE:   return X86::COND_BE;
3721   case ISD::SETONE:
3722   case ISD::SETNE:   return X86::COND_NE;
3723   case ISD::SETUO:   return X86::COND_P;
3724   case ISD::SETO:    return X86::COND_NP;
3725   case ISD::SETOEQ:
3726   case ISD::SETUNE:  return X86::COND_INVALID;
3727   }
3728 }
3729
3730 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3731 /// code. Current x86 isa includes the following FP cmov instructions:
3732 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3733 static bool hasFPCMov(unsigned X86CC) {
3734   switch (X86CC) {
3735   default:
3736     return false;
3737   case X86::COND_B:
3738   case X86::COND_BE:
3739   case X86::COND_E:
3740   case X86::COND_P:
3741   case X86::COND_A:
3742   case X86::COND_AE:
3743   case X86::COND_NE:
3744   case X86::COND_NP:
3745     return true;
3746   }
3747 }
3748
3749 /// isFPImmLegal - Returns true if the target can instruction select the
3750 /// specified FP immediate natively. If false, the legalizer will
3751 /// materialize the FP immediate as a load from a constant pool.
3752 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3753   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3754     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3755       return true;
3756   }
3757   return false;
3758 }
3759
3760 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3761                                               ISD::LoadExtType ExtTy,
3762                                               EVT NewVT) const {
3763   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3764   // relocation target a movq or addq instruction: don't let the load shrink.
3765   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3766   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3767     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3768       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3769   return true;
3770 }
3771
3772 /// \brief Returns true if it is beneficial to convert a load of a constant
3773 /// to just the constant itself.
3774 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3775                                                           Type *Ty) const {
3776   assert(Ty->isIntegerTy());
3777
3778   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3779   if (BitSize == 0 || BitSize > 64)
3780     return false;
3781   return true;
3782 }
3783
3784 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3785                                                 unsigned Index) const {
3786   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3787     return false;
3788
3789   return (Index == 0 || Index == ResVT.getVectorNumElements());
3790 }
3791
3792 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3793   // Speculate cttz only if we can directly use TZCNT.
3794   return Subtarget->hasBMI();
3795 }
3796
3797 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3798   // Speculate ctlz only if we can directly use LZCNT.
3799   return Subtarget->hasLZCNT();
3800 }
3801
3802 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3803 /// the specified range (L, H].
3804 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3805   return (Val < 0) || (Val >= Low && Val < Hi);
3806 }
3807
3808 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3809 /// specified value.
3810 static bool isUndefOrEqual(int Val, int CmpVal) {
3811   return (Val < 0 || Val == CmpVal);
3812 }
3813
3814 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3815 /// from position Pos and ending in Pos+Size, falls within the specified
3816 /// sequential range (Low, Low+Size]. or is undef.
3817 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3818                                        unsigned Pos, unsigned Size, int Low) {
3819   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3820     if (!isUndefOrEqual(Mask[i], Low))
3821       return false;
3822   return true;
3823 }
3824
3825 /// isVEXTRACTIndex - Return true if the specified
3826 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3827 /// suitable for instruction that extract 128 or 256 bit vectors
3828 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3829   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3830   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3831     return false;
3832
3833   // The index should be aligned on a vecWidth-bit boundary.
3834   uint64_t Index =
3835     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3836
3837   MVT VT = N->getSimpleValueType(0);
3838   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3839   bool Result = (Index * ElSize) % vecWidth == 0;
3840
3841   return Result;
3842 }
3843
3844 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3845 /// operand specifies a subvector insert that is suitable for input to
3846 /// insertion of 128 or 256-bit subvectors
3847 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3848   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3849   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3850     return false;
3851   // The index should be aligned on a vecWidth-bit boundary.
3852   uint64_t Index =
3853     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3854
3855   MVT VT = N->getSimpleValueType(0);
3856   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3857   bool Result = (Index * ElSize) % vecWidth == 0;
3858
3859   return Result;
3860 }
3861
3862 bool X86::isVINSERT128Index(SDNode *N) {
3863   return isVINSERTIndex(N, 128);
3864 }
3865
3866 bool X86::isVINSERT256Index(SDNode *N) {
3867   return isVINSERTIndex(N, 256);
3868 }
3869
3870 bool X86::isVEXTRACT128Index(SDNode *N) {
3871   return isVEXTRACTIndex(N, 128);
3872 }
3873
3874 bool X86::isVEXTRACT256Index(SDNode *N) {
3875   return isVEXTRACTIndex(N, 256);
3876 }
3877
3878 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3879   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3880   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3881     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3882
3883   uint64_t Index =
3884     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3885
3886   MVT VecVT = N->getOperand(0).getSimpleValueType();
3887   MVT ElVT = VecVT.getVectorElementType();
3888
3889   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3890   return Index / NumElemsPerChunk;
3891 }
3892
3893 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3894   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3895   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3896     llvm_unreachable("Illegal insert subvector for VINSERT");
3897
3898   uint64_t Index =
3899     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3900
3901   MVT VecVT = N->getSimpleValueType(0);
3902   MVT ElVT = VecVT.getVectorElementType();
3903
3904   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3905   return Index / NumElemsPerChunk;
3906 }
3907
3908 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
3909 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3910 /// and VINSERTI128 instructions.
3911 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
3912   return getExtractVEXTRACTImmediate(N, 128);
3913 }
3914
3915 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
3916 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
3917 /// and VINSERTI64x4 instructions.
3918 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
3919   return getExtractVEXTRACTImmediate(N, 256);
3920 }
3921
3922 /// getInsertVINSERT128Immediate - Return the appropriate immediate
3923 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3924 /// and VINSERTI128 instructions.
3925 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
3926   return getInsertVINSERTImmediate(N, 128);
3927 }
3928
3929 /// getInsertVINSERT256Immediate - Return the appropriate immediate
3930 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
3931 /// and VINSERTI64x4 instructions.
3932 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
3933   return getInsertVINSERTImmediate(N, 256);
3934 }
3935
3936 /// isZero - Returns true if Elt is a constant integer zero
3937 static bool isZero(SDValue V) {
3938   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
3939   return C && C->isNullValue();
3940 }
3941
3942 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3943 /// constant +0.0.
3944 bool X86::isZeroNode(SDValue Elt) {
3945   if (isZero(Elt))
3946     return true;
3947   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
3948     return CFP->getValueAPF().isPosZero();
3949   return false;
3950 }
3951
3952 /// getZeroVector - Returns a vector of specified type with all zero elements.
3953 ///
3954 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
3955                              SelectionDAG &DAG, SDLoc dl) {
3956   assert(VT.isVector() && "Expected a vector type");
3957
3958   // Always build SSE zero vectors as <4 x i32> bitcasted
3959   // to their dest type. This ensures they get CSE'd.
3960   SDValue Vec;
3961   if (VT.is128BitVector()) {  // SSE
3962     if (Subtarget->hasSSE2()) {  // SSE2
3963       SDValue Cst = DAG.getConstant(0, MVT::i32);
3964       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3965     } else { // SSE1
3966       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
3967       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3968     }
3969   } else if (VT.is256BitVector()) { // AVX
3970     if (Subtarget->hasInt256()) { // AVX2
3971       SDValue Cst = DAG.getConstant(0, MVT::i32);
3972       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3973       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
3974     } else {
3975       // 256-bit logic and arithmetic instructions in AVX are all
3976       // floating-point, no support for integer ops. Emit fp zeroed vectors.
3977       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
3978       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3979       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
3980     }
3981   } else if (VT.is512BitVector()) { // AVX-512
3982       SDValue Cst = DAG.getConstant(0, MVT::i32);
3983       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
3984                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3985       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
3986   } else if (VT.getScalarType() == MVT::i1) {
3987
3988     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
3989             && "Unexpected vector type");
3990     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
3991             && "Unexpected vector type");
3992     SDValue Cst = DAG.getConstant(0, MVT::i1);
3993     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
3994     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
3995   } else
3996     llvm_unreachable("Unexpected vector type");
3997
3998   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3999 }
4000
4001 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4002                                 SelectionDAG &DAG, SDLoc dl,
4003                                 unsigned vectorWidth) {
4004   assert((vectorWidth == 128 || vectorWidth == 256) &&
4005          "Unsupported vector width");
4006   EVT VT = Vec.getValueType();
4007   EVT ElVT = VT.getVectorElementType();
4008   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4009   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4010                                   VT.getVectorNumElements()/Factor);
4011
4012   // Extract from UNDEF is UNDEF.
4013   if (Vec.getOpcode() == ISD::UNDEF)
4014     return DAG.getUNDEF(ResultVT);
4015
4016   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4017   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4018
4019   // This is the index of the first element of the vectorWidth-bit chunk
4020   // we want.
4021   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4022                                * ElemsPerChunk);
4023
4024   // If the input is a buildvector just emit a smaller one.
4025   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4026     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4027                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4028                                     ElemsPerChunk));
4029
4030   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
4031   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4032 }
4033
4034 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4035 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4036 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4037 /// instructions or a simple subregister reference. Idx is an index in the
4038 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4039 /// lowering EXTRACT_VECTOR_ELT operations easier.
4040 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4041                                    SelectionDAG &DAG, SDLoc dl) {
4042   assert((Vec.getValueType().is256BitVector() ||
4043           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4044   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4045 }
4046
4047 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4048 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4049                                    SelectionDAG &DAG, SDLoc dl) {
4050   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4051   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4052 }
4053
4054 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4055                                unsigned IdxVal, SelectionDAG &DAG,
4056                                SDLoc dl, unsigned vectorWidth) {
4057   assert((vectorWidth == 128 || vectorWidth == 256) &&
4058          "Unsupported vector width");
4059   // Inserting UNDEF is Result
4060   if (Vec.getOpcode() == ISD::UNDEF)
4061     return Result;
4062   EVT VT = Vec.getValueType();
4063   EVT ElVT = VT.getVectorElementType();
4064   EVT ResultVT = Result.getValueType();
4065
4066   // Insert the relevant vectorWidth bits.
4067   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4068
4069   // This is the index of the first element of the vectorWidth-bit chunk
4070   // we want.
4071   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4072                                * ElemsPerChunk);
4073
4074   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
4075   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4076 }
4077
4078 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4079 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4080 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4081 /// simple superregister reference.  Idx is an index in the 128 bits
4082 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4083 /// lowering INSERT_VECTOR_ELT operations easier.
4084 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4085                                   SelectionDAG &DAG, SDLoc dl) {
4086   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4087
4088   // For insertion into the zero index (low half) of a 256-bit vector, it is
4089   // more efficient to generate a blend with immediate instead of an insert*128.
4090   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4091   // extend the subvector to the size of the result vector. Make sure that
4092   // we are not recursing on that node by checking for undef here.
4093   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4094       Result.getOpcode() != ISD::UNDEF) {
4095     EVT ResultVT = Result.getValueType();
4096     SDValue ZeroIndex = DAG.getIntPtrConstant(0);
4097     SDValue Undef = DAG.getUNDEF(ResultVT);
4098     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4099                                  Vec, ZeroIndex);
4100
4101     // The blend instruction, and therefore its mask, depend on the data type.
4102     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4103     if (ScalarType.isFloatingPoint()) {
4104       // Choose either vblendps (float) or vblendpd (double).
4105       unsigned ScalarSize = ScalarType.getSizeInBits();
4106       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4107       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4108       SDValue Mask = DAG.getConstant(MaskVal, MVT::i8);
4109       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4110     }
4111
4112     const X86Subtarget &Subtarget =
4113     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4114
4115     // AVX2 is needed for 256-bit integer blend support.
4116     // Integers must be cast to 32-bit because there is only vpblendd;
4117     // vpblendw can't be used for this because it has a handicapped mask.
4118
4119     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4120     // is still more efficient than using the wrong domain vinsertf128 that
4121     // will be created by InsertSubVector().
4122     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4123
4124     SDValue Mask = DAG.getConstant(0x0f, MVT::i8);
4125     Vec256 = DAG.getNode(ISD::BITCAST, dl, CastVT, Vec256);
4126     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4127     return DAG.getNode(ISD::BITCAST, dl, ResultVT, Vec256);
4128   }
4129
4130   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4131 }
4132
4133 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4134                                   SelectionDAG &DAG, SDLoc dl) {
4135   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4136   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4137 }
4138
4139 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4140 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4141 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4142 /// large BUILD_VECTORS.
4143 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4144                                    unsigned NumElems, SelectionDAG &DAG,
4145                                    SDLoc dl) {
4146   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4147   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4148 }
4149
4150 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4151                                    unsigned NumElems, SelectionDAG &DAG,
4152                                    SDLoc dl) {
4153   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4154   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4155 }
4156
4157 /// getOnesVector - Returns a vector of specified type with all bits set.
4158 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4159 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4160 /// Then bitcast to their original type, ensuring they get CSE'd.
4161 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4162                              SDLoc dl) {
4163   assert(VT.isVector() && "Expected a vector type");
4164
4165   SDValue Cst = DAG.getConstant(~0U, MVT::i32);
4166   SDValue Vec;
4167   if (VT.is256BitVector()) {
4168     if (HasInt256) { // AVX2
4169       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4170       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4171     } else { // AVX
4172       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4173       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4174     }
4175   } else if (VT.is128BitVector()) {
4176     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4177   } else
4178     llvm_unreachable("Unexpected vector type");
4179
4180   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4181 }
4182
4183 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4184 /// operation of specified width.
4185 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4186                        SDValue V2) {
4187   unsigned NumElems = VT.getVectorNumElements();
4188   SmallVector<int, 8> Mask;
4189   Mask.push_back(NumElems);
4190   for (unsigned i = 1; i != NumElems; ++i)
4191     Mask.push_back(i);
4192   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4193 }
4194
4195 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4196 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4197                           SDValue V2) {
4198   unsigned NumElems = VT.getVectorNumElements();
4199   SmallVector<int, 8> Mask;
4200   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4201     Mask.push_back(i);
4202     Mask.push_back(i + NumElems);
4203   }
4204   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4205 }
4206
4207 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4208 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4209                           SDValue V2) {
4210   unsigned NumElems = VT.getVectorNumElements();
4211   SmallVector<int, 8> Mask;
4212   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4213     Mask.push_back(i + Half);
4214     Mask.push_back(i + NumElems + Half);
4215   }
4216   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4217 }
4218
4219 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4220 /// vector of zero or undef vector.  This produces a shuffle where the low
4221 /// element of V2 is swizzled into the zero/undef vector, landing at element
4222 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4223 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4224                                            bool IsZero,
4225                                            const X86Subtarget *Subtarget,
4226                                            SelectionDAG &DAG) {
4227   MVT VT = V2.getSimpleValueType();
4228   SDValue V1 = IsZero
4229     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4230   unsigned NumElems = VT.getVectorNumElements();
4231   SmallVector<int, 16> MaskVec;
4232   for (unsigned i = 0; i != NumElems; ++i)
4233     // If this is the insertion idx, put the low elt of V2 here.
4234     MaskVec.push_back(i == Idx ? NumElems : i);
4235   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4236 }
4237
4238 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4239 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4240 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4241 /// shuffles which use a single input multiple times, and in those cases it will
4242 /// adjust the mask to only have indices within that single input.
4243 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4244                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4245   unsigned NumElems = VT.getVectorNumElements();
4246   SDValue ImmN;
4247
4248   IsUnary = false;
4249   bool IsFakeUnary = false;
4250   switch(N->getOpcode()) {
4251   case X86ISD::BLENDI:
4252     ImmN = N->getOperand(N->getNumOperands()-1);
4253     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4254     break;
4255   case X86ISD::SHUFP:
4256     ImmN = N->getOperand(N->getNumOperands()-1);
4257     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4258     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4259     break;
4260   case X86ISD::UNPCKH:
4261     DecodeUNPCKHMask(VT, Mask);
4262     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4263     break;
4264   case X86ISD::UNPCKL:
4265     DecodeUNPCKLMask(VT, Mask);
4266     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4267     break;
4268   case X86ISD::MOVHLPS:
4269     DecodeMOVHLPSMask(NumElems, Mask);
4270     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4271     break;
4272   case X86ISD::MOVLHPS:
4273     DecodeMOVLHPSMask(NumElems, Mask);
4274     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4275     break;
4276   case X86ISD::PALIGNR:
4277     ImmN = N->getOperand(N->getNumOperands()-1);
4278     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4279     break;
4280   case X86ISD::PSHUFD:
4281   case X86ISD::VPERMILPI:
4282     ImmN = N->getOperand(N->getNumOperands()-1);
4283     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4284     IsUnary = true;
4285     break;
4286   case X86ISD::PSHUFHW:
4287     ImmN = N->getOperand(N->getNumOperands()-1);
4288     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4289     IsUnary = true;
4290     break;
4291   case X86ISD::PSHUFLW:
4292     ImmN = N->getOperand(N->getNumOperands()-1);
4293     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4294     IsUnary = true;
4295     break;
4296   case X86ISD::PSHUFB: {
4297     IsUnary = true;
4298     SDValue MaskNode = N->getOperand(1);
4299     while (MaskNode->getOpcode() == ISD::BITCAST)
4300       MaskNode = MaskNode->getOperand(0);
4301
4302     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4303       // If we have a build-vector, then things are easy.
4304       EVT VT = MaskNode.getValueType();
4305       assert(VT.isVector() &&
4306              "Can't produce a non-vector with a build_vector!");
4307       if (!VT.isInteger())
4308         return false;
4309
4310       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4311
4312       SmallVector<uint64_t, 32> RawMask;
4313       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4314         SDValue Op = MaskNode->getOperand(i);
4315         if (Op->getOpcode() == ISD::UNDEF) {
4316           RawMask.push_back((uint64_t)SM_SentinelUndef);
4317           continue;
4318         }
4319         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4320         if (!CN)
4321           return false;
4322         APInt MaskElement = CN->getAPIntValue();
4323
4324         // We now have to decode the element which could be any integer size and
4325         // extract each byte of it.
4326         for (int j = 0; j < NumBytesPerElement; ++j) {
4327           // Note that this is x86 and so always little endian: the low byte is
4328           // the first byte of the mask.
4329           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4330           MaskElement = MaskElement.lshr(8);
4331         }
4332       }
4333       DecodePSHUFBMask(RawMask, Mask);
4334       break;
4335     }
4336
4337     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4338     if (!MaskLoad)
4339       return false;
4340
4341     SDValue Ptr = MaskLoad->getBasePtr();
4342     if (Ptr->getOpcode() == X86ISD::Wrapper)
4343       Ptr = Ptr->getOperand(0);
4344
4345     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4346     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4347       return false;
4348
4349     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4350       DecodePSHUFBMask(C, Mask);
4351       if (Mask.empty())
4352         return false;
4353       break;
4354     }
4355
4356     return false;
4357   }
4358   case X86ISD::VPERMI:
4359     ImmN = N->getOperand(N->getNumOperands()-1);
4360     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4361     IsUnary = true;
4362     break;
4363   case X86ISD::MOVSS:
4364   case X86ISD::MOVSD:
4365     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4366     break;
4367   case X86ISD::VPERM2X128:
4368     ImmN = N->getOperand(N->getNumOperands()-1);
4369     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4370     if (Mask.empty()) return false;
4371     break;
4372   case X86ISD::MOVSLDUP:
4373     DecodeMOVSLDUPMask(VT, Mask);
4374     IsUnary = true;
4375     break;
4376   case X86ISD::MOVSHDUP:
4377     DecodeMOVSHDUPMask(VT, Mask);
4378     IsUnary = true;
4379     break;
4380   case X86ISD::MOVDDUP:
4381     DecodeMOVDDUPMask(VT, Mask);
4382     IsUnary = true;
4383     break;
4384   case X86ISD::MOVLHPD:
4385   case X86ISD::MOVLPD:
4386   case X86ISD::MOVLPS:
4387     // Not yet implemented
4388     return false;
4389   default: llvm_unreachable("unknown target shuffle node");
4390   }
4391
4392   // If we have a fake unary shuffle, the shuffle mask is spread across two
4393   // inputs that are actually the same node. Re-map the mask to always point
4394   // into the first input.
4395   if (IsFakeUnary)
4396     for (int &M : Mask)
4397       if (M >= (int)Mask.size())
4398         M -= Mask.size();
4399
4400   return true;
4401 }
4402
4403 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4404 /// element of the result of the vector shuffle.
4405 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4406                                    unsigned Depth) {
4407   if (Depth == 6)
4408     return SDValue();  // Limit search depth.
4409
4410   SDValue V = SDValue(N, 0);
4411   EVT VT = V.getValueType();
4412   unsigned Opcode = V.getOpcode();
4413
4414   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4415   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4416     int Elt = SV->getMaskElt(Index);
4417
4418     if (Elt < 0)
4419       return DAG.getUNDEF(VT.getVectorElementType());
4420
4421     unsigned NumElems = VT.getVectorNumElements();
4422     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4423                                          : SV->getOperand(1);
4424     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4425   }
4426
4427   // Recurse into target specific vector shuffles to find scalars.
4428   if (isTargetShuffle(Opcode)) {
4429     MVT ShufVT = V.getSimpleValueType();
4430     unsigned NumElems = ShufVT.getVectorNumElements();
4431     SmallVector<int, 16> ShuffleMask;
4432     bool IsUnary;
4433
4434     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4435       return SDValue();
4436
4437     int Elt = ShuffleMask[Index];
4438     if (Elt < 0)
4439       return DAG.getUNDEF(ShufVT.getVectorElementType());
4440
4441     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4442                                          : N->getOperand(1);
4443     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4444                                Depth+1);
4445   }
4446
4447   // Actual nodes that may contain scalar elements
4448   if (Opcode == ISD::BITCAST) {
4449     V = V.getOperand(0);
4450     EVT SrcVT = V.getValueType();
4451     unsigned NumElems = VT.getVectorNumElements();
4452
4453     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4454       return SDValue();
4455   }
4456
4457   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4458     return (Index == 0) ? V.getOperand(0)
4459                         : DAG.getUNDEF(VT.getVectorElementType());
4460
4461   if (V.getOpcode() == ISD::BUILD_VECTOR)
4462     return V.getOperand(Index);
4463
4464   return SDValue();
4465 }
4466
4467 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4468 ///
4469 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4470                                        unsigned NumNonZero, unsigned NumZero,
4471                                        SelectionDAG &DAG,
4472                                        const X86Subtarget* Subtarget,
4473                                        const TargetLowering &TLI) {
4474   if (NumNonZero > 8)
4475     return SDValue();
4476
4477   SDLoc dl(Op);
4478   SDValue V;
4479   bool First = true;
4480
4481   // SSE4.1 - use PINSRB to insert each byte directly.
4482   if (Subtarget->hasSSE41()) {
4483     for (unsigned i = 0; i < 16; ++i) {
4484       bool isNonZero = (NonZeros & (1 << i)) != 0;
4485       if (isNonZero) {
4486         if (First) {
4487           if (NumZero)
4488             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4489           else
4490             V = DAG.getUNDEF(MVT::v16i8);
4491           First = false;
4492         }
4493         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4494                         MVT::v16i8, V, Op.getOperand(i),
4495                         DAG.getIntPtrConstant(i));
4496       }
4497     }
4498
4499     return V;
4500   }
4501
4502   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4503   for (unsigned i = 0; i < 16; ++i) {
4504     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4505     if (ThisIsNonZero && First) {
4506       if (NumZero)
4507         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4508       else
4509         V = DAG.getUNDEF(MVT::v8i16);
4510       First = false;
4511     }
4512
4513     if ((i & 1) != 0) {
4514       SDValue ThisElt, LastElt;
4515       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4516       if (LastIsNonZero) {
4517         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4518                               MVT::i16, Op.getOperand(i-1));
4519       }
4520       if (ThisIsNonZero) {
4521         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4522         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4523                               ThisElt, DAG.getConstant(8, MVT::i8));
4524         if (LastIsNonZero)
4525           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4526       } else
4527         ThisElt = LastElt;
4528
4529       if (ThisElt.getNode())
4530         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4531                         DAG.getIntPtrConstant(i/2));
4532     }
4533   }
4534
4535   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4536 }
4537
4538 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4539 ///
4540 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4541                                      unsigned NumNonZero, unsigned NumZero,
4542                                      SelectionDAG &DAG,
4543                                      const X86Subtarget* Subtarget,
4544                                      const TargetLowering &TLI) {
4545   if (NumNonZero > 4)
4546     return SDValue();
4547
4548   SDLoc dl(Op);
4549   SDValue V;
4550   bool First = true;
4551   for (unsigned i = 0; i < 8; ++i) {
4552     bool isNonZero = (NonZeros & (1 << i)) != 0;
4553     if (isNonZero) {
4554       if (First) {
4555         if (NumZero)
4556           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4557         else
4558           V = DAG.getUNDEF(MVT::v8i16);
4559         First = false;
4560       }
4561       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4562                       MVT::v8i16, V, Op.getOperand(i),
4563                       DAG.getIntPtrConstant(i));
4564     }
4565   }
4566
4567   return V;
4568 }
4569
4570 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4571 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4572                                      const X86Subtarget *Subtarget,
4573                                      const TargetLowering &TLI) {
4574   // Find all zeroable elements.
4575   std::bitset<4> Zeroable;
4576   for (int i=0; i < 4; ++i) {
4577     SDValue Elt = Op->getOperand(i);
4578     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4579   }
4580   assert(Zeroable.size() - Zeroable.count() > 1 &&
4581          "We expect at least two non-zero elements!");
4582
4583   // We only know how to deal with build_vector nodes where elements are either
4584   // zeroable or extract_vector_elt with constant index.
4585   SDValue FirstNonZero;
4586   unsigned FirstNonZeroIdx;
4587   for (unsigned i=0; i < 4; ++i) {
4588     if (Zeroable[i])
4589       continue;
4590     SDValue Elt = Op->getOperand(i);
4591     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4592         !isa<ConstantSDNode>(Elt.getOperand(1)))
4593       return SDValue();
4594     // Make sure that this node is extracting from a 128-bit vector.
4595     MVT VT = Elt.getOperand(0).getSimpleValueType();
4596     if (!VT.is128BitVector())
4597       return SDValue();
4598     if (!FirstNonZero.getNode()) {
4599       FirstNonZero = Elt;
4600       FirstNonZeroIdx = i;
4601     }
4602   }
4603
4604   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4605   SDValue V1 = FirstNonZero.getOperand(0);
4606   MVT VT = V1.getSimpleValueType();
4607
4608   // See if this build_vector can be lowered as a blend with zero.
4609   SDValue Elt;
4610   unsigned EltMaskIdx, EltIdx;
4611   int Mask[4];
4612   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4613     if (Zeroable[EltIdx]) {
4614       // The zero vector will be on the right hand side.
4615       Mask[EltIdx] = EltIdx+4;
4616       continue;
4617     }
4618
4619     Elt = Op->getOperand(EltIdx);
4620     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4621     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4622     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4623       break;
4624     Mask[EltIdx] = EltIdx;
4625   }
4626
4627   if (EltIdx == 4) {
4628     // Let the shuffle legalizer deal with blend operations.
4629     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4630     if (V1.getSimpleValueType() != VT)
4631       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4632     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4633   }
4634
4635   // See if we can lower this build_vector to a INSERTPS.
4636   if (!Subtarget->hasSSE41())
4637     return SDValue();
4638
4639   SDValue V2 = Elt.getOperand(0);
4640   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4641     V1 = SDValue();
4642
4643   bool CanFold = true;
4644   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4645     if (Zeroable[i])
4646       continue;
4647
4648     SDValue Current = Op->getOperand(i);
4649     SDValue SrcVector = Current->getOperand(0);
4650     if (!V1.getNode())
4651       V1 = SrcVector;
4652     CanFold = SrcVector == V1 &&
4653       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4654   }
4655
4656   if (!CanFold)
4657     return SDValue();
4658
4659   assert(V1.getNode() && "Expected at least two non-zero elements!");
4660   if (V1.getSimpleValueType() != MVT::v4f32)
4661     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4662   if (V2.getSimpleValueType() != MVT::v4f32)
4663     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4664
4665   // Ok, we can emit an INSERTPS instruction.
4666   unsigned ZMask = Zeroable.to_ulong();
4667
4668   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4669   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4670   SDValue Result = DAG.getNode(X86ISD::INSERTPS, SDLoc(Op), MVT::v4f32, V1, V2,
4671                                DAG.getIntPtrConstant(InsertPSMask));
4672   return DAG.getNode(ISD::BITCAST, SDLoc(Op), VT, Result);
4673 }
4674
4675 /// Return a vector logical shift node.
4676 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4677                          unsigned NumBits, SelectionDAG &DAG,
4678                          const TargetLowering &TLI, SDLoc dl) {
4679   assert(VT.is128BitVector() && "Unknown type for VShift");
4680   MVT ShVT = MVT::v2i64;
4681   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4682   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4683   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4684   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4685   SDValue ShiftVal = DAG.getConstant(NumBits/8, ScalarShiftTy);
4686   return DAG.getNode(ISD::BITCAST, dl, VT,
4687                      DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4688 }
4689
4690 static SDValue
4691 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4692
4693   // Check if the scalar load can be widened into a vector load. And if
4694   // the address is "base + cst" see if the cst can be "absorbed" into
4695   // the shuffle mask.
4696   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4697     SDValue Ptr = LD->getBasePtr();
4698     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4699       return SDValue();
4700     EVT PVT = LD->getValueType(0);
4701     if (PVT != MVT::i32 && PVT != MVT::f32)
4702       return SDValue();
4703
4704     int FI = -1;
4705     int64_t Offset = 0;
4706     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4707       FI = FINode->getIndex();
4708       Offset = 0;
4709     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4710                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4711       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4712       Offset = Ptr.getConstantOperandVal(1);
4713       Ptr = Ptr.getOperand(0);
4714     } else {
4715       return SDValue();
4716     }
4717
4718     // FIXME: 256-bit vector instructions don't require a strict alignment,
4719     // improve this code to support it better.
4720     unsigned RequiredAlign = VT.getSizeInBits()/8;
4721     SDValue Chain = LD->getChain();
4722     // Make sure the stack object alignment is at least 16 or 32.
4723     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4724     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4725       if (MFI->isFixedObjectIndex(FI)) {
4726         // Can't change the alignment. FIXME: It's possible to compute
4727         // the exact stack offset and reference FI + adjust offset instead.
4728         // If someone *really* cares about this. That's the way to implement it.
4729         return SDValue();
4730       } else {
4731         MFI->setObjectAlignment(FI, RequiredAlign);
4732       }
4733     }
4734
4735     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4736     // Ptr + (Offset & ~15).
4737     if (Offset < 0)
4738       return SDValue();
4739     if ((Offset % RequiredAlign) & 3)
4740       return SDValue();
4741     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4742     if (StartOffset)
4743       Ptr = DAG.getNode(ISD::ADD, SDLoc(Ptr), Ptr.getValueType(),
4744                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4745
4746     int EltNo = (Offset - StartOffset) >> 2;
4747     unsigned NumElems = VT.getVectorNumElements();
4748
4749     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4750     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4751                              LD->getPointerInfo().getWithOffset(StartOffset),
4752                              false, false, false, 0);
4753
4754     SmallVector<int, 8> Mask(NumElems, EltNo);
4755
4756     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4757   }
4758
4759   return SDValue();
4760 }
4761
4762 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4763 /// elements can be replaced by a single large load which has the same value as
4764 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4765 ///
4766 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4767 ///
4768 /// FIXME: we'd also like to handle the case where the last elements are zero
4769 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4770 /// There's even a handy isZeroNode for that purpose.
4771 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4772                                         SDLoc &DL, SelectionDAG &DAG,
4773                                         bool isAfterLegalize) {
4774   unsigned NumElems = Elts.size();
4775
4776   LoadSDNode *LDBase = nullptr;
4777   unsigned LastLoadedElt = -1U;
4778
4779   // For each element in the initializer, see if we've found a load or an undef.
4780   // If we don't find an initial load element, or later load elements are
4781   // non-consecutive, bail out.
4782   for (unsigned i = 0; i < NumElems; ++i) {
4783     SDValue Elt = Elts[i];
4784     // Look through a bitcast.
4785     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4786       Elt = Elt.getOperand(0);
4787     if (!Elt.getNode() ||
4788         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4789       return SDValue();
4790     if (!LDBase) {
4791       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4792         return SDValue();
4793       LDBase = cast<LoadSDNode>(Elt.getNode());
4794       LastLoadedElt = i;
4795       continue;
4796     }
4797     if (Elt.getOpcode() == ISD::UNDEF)
4798       continue;
4799
4800     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4801     EVT LdVT = Elt.getValueType();
4802     // Each loaded element must be the correct fractional portion of the
4803     // requested vector load.
4804     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4805       return SDValue();
4806     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4807       return SDValue();
4808     LastLoadedElt = i;
4809   }
4810
4811   // If we have found an entire vector of loads and undefs, then return a large
4812   // load of the entire vector width starting at the base pointer.  If we found
4813   // consecutive loads for the low half, generate a vzext_load node.
4814   if (LastLoadedElt == NumElems - 1) {
4815     assert(LDBase && "Did not find base load for merging consecutive loads");
4816     EVT EltVT = LDBase->getValueType(0);
4817     // Ensure that the input vector size for the merged loads matches the
4818     // cumulative size of the input elements.
4819     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4820       return SDValue();
4821
4822     if (isAfterLegalize &&
4823         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4824       return SDValue();
4825
4826     SDValue NewLd = SDValue();
4827
4828     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4829                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4830                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4831                         LDBase->getAlignment());
4832
4833     if (LDBase->hasAnyUseOfValue(1)) {
4834       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4835                                      SDValue(LDBase, 1),
4836                                      SDValue(NewLd.getNode(), 1));
4837       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4838       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4839                              SDValue(NewLd.getNode(), 1));
4840     }
4841
4842     return NewLd;
4843   }
4844
4845   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4846   //of a v4i32 / v4f32. It's probably worth generalizing.
4847   EVT EltVT = VT.getVectorElementType();
4848   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4849       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4850     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4851     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4852     SDValue ResNode =
4853         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4854                                 LDBase->getPointerInfo(),
4855                                 LDBase->getAlignment(),
4856                                 false/*isVolatile*/, true/*ReadMem*/,
4857                                 false/*WriteMem*/);
4858
4859     // Make sure the newly-created LOAD is in the same position as LDBase in
4860     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4861     // update uses of LDBase's output chain to use the TokenFactor.
4862     if (LDBase->hasAnyUseOfValue(1)) {
4863       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4864                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4865       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4866       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4867                              SDValue(ResNode.getNode(), 1));
4868     }
4869
4870     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4871   }
4872   return SDValue();
4873 }
4874
4875 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4876 /// to generate a splat value for the following cases:
4877 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4878 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4879 /// a scalar load, or a constant.
4880 /// The VBROADCAST node is returned when a pattern is found,
4881 /// or SDValue() otherwise.
4882 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4883                                     SelectionDAG &DAG) {
4884   // VBROADCAST requires AVX.
4885   // TODO: Splats could be generated for non-AVX CPUs using SSE
4886   // instructions, but there's less potential gain for only 128-bit vectors.
4887   if (!Subtarget->hasAVX())
4888     return SDValue();
4889
4890   MVT VT = Op.getSimpleValueType();
4891   SDLoc dl(Op);
4892
4893   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4894          "Unsupported vector type for broadcast.");
4895
4896   SDValue Ld;
4897   bool ConstSplatVal;
4898
4899   switch (Op.getOpcode()) {
4900     default:
4901       // Unknown pattern found.
4902       return SDValue();
4903
4904     case ISD::BUILD_VECTOR: {
4905       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4906       BitVector UndefElements;
4907       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4908
4909       // We need a splat of a single value to use broadcast, and it doesn't
4910       // make any sense if the value is only in one element of the vector.
4911       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4912         return SDValue();
4913
4914       Ld = Splat;
4915       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4916                        Ld.getOpcode() == ISD::ConstantFP);
4917
4918       // Make sure that all of the users of a non-constant load are from the
4919       // BUILD_VECTOR node.
4920       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
4921         return SDValue();
4922       break;
4923     }
4924
4925     case ISD::VECTOR_SHUFFLE: {
4926       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4927
4928       // Shuffles must have a splat mask where the first element is
4929       // broadcasted.
4930       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
4931         return SDValue();
4932
4933       SDValue Sc = Op.getOperand(0);
4934       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
4935           Sc.getOpcode() != ISD::BUILD_VECTOR) {
4936
4937         if (!Subtarget->hasInt256())
4938           return SDValue();
4939
4940         // Use the register form of the broadcast instruction available on AVX2.
4941         if (VT.getSizeInBits() >= 256)
4942           Sc = Extract128BitVector(Sc, 0, DAG, dl);
4943         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
4944       }
4945
4946       Ld = Sc.getOperand(0);
4947       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4948                        Ld.getOpcode() == ISD::ConstantFP);
4949
4950       // The scalar_to_vector node and the suspected
4951       // load node must have exactly one user.
4952       // Constants may have multiple users.
4953
4954       // AVX-512 has register version of the broadcast
4955       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
4956         Ld.getValueType().getSizeInBits() >= 32;
4957       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
4958           !hasRegVer))
4959         return SDValue();
4960       break;
4961     }
4962   }
4963
4964   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
4965   bool IsGE256 = (VT.getSizeInBits() >= 256);
4966
4967   // When optimizing for size, generate up to 5 extra bytes for a broadcast
4968   // instruction to save 8 or more bytes of constant pool data.
4969   // TODO: If multiple splats are generated to load the same constant,
4970   // it may be detrimental to overall size. There needs to be a way to detect
4971   // that condition to know if this is truly a size win.
4972   const Function *F = DAG.getMachineFunction().getFunction();
4973   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
4974
4975   // Handle broadcasting a single constant scalar from the constant pool
4976   // into a vector.
4977   // On Sandybridge (no AVX2), it is still better to load a constant vector
4978   // from the constant pool and not to broadcast it from a scalar.
4979   // But override that restriction when optimizing for size.
4980   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
4981   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
4982     EVT CVT = Ld.getValueType();
4983     assert(!CVT.isVector() && "Must not broadcast a vector type");
4984
4985     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
4986     // For size optimization, also splat v2f64 and v2i64, and for size opt
4987     // with AVX2, also splat i8 and i16.
4988     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
4989     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
4990         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
4991       const Constant *C = nullptr;
4992       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
4993         C = CI->getConstantIntValue();
4994       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
4995         C = CF->getConstantFPValue();
4996
4997       assert(C && "Invalid constant type");
4998
4999       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5000       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
5001       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5002       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5003                        MachinePointerInfo::getConstantPool(),
5004                        false, false, false, Alignment);
5005
5006       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5007     }
5008   }
5009
5010   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5011
5012   // Handle AVX2 in-register broadcasts.
5013   if (!IsLoad && Subtarget->hasInt256() &&
5014       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5015     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5016
5017   // The scalar source must be a normal load.
5018   if (!IsLoad)
5019     return SDValue();
5020
5021   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5022       (Subtarget->hasVLX() && ScalarSize == 64))
5023     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5024
5025   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5026   // double since there is no vbroadcastsd xmm
5027   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5028     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5029       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5030   }
5031
5032   // Unsupported broadcast.
5033   return SDValue();
5034 }
5035
5036 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5037 /// underlying vector and index.
5038 ///
5039 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5040 /// index.
5041 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5042                                          SDValue ExtIdx) {
5043   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5044   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5045     return Idx;
5046
5047   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5048   // lowered this:
5049   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5050   // to:
5051   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5052   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5053   //                           undef)
5054   //                       Constant<0>)
5055   // In this case the vector is the extract_subvector expression and the index
5056   // is 2, as specified by the shuffle.
5057   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5058   SDValue ShuffleVec = SVOp->getOperand(0);
5059   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5060   assert(ShuffleVecVT.getVectorElementType() ==
5061          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5062
5063   int ShuffleIdx = SVOp->getMaskElt(Idx);
5064   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5065     ExtractedFromVec = ShuffleVec;
5066     return ShuffleIdx;
5067   }
5068   return Idx;
5069 }
5070
5071 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5072   MVT VT = Op.getSimpleValueType();
5073
5074   // Skip if insert_vec_elt is not supported.
5075   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5076   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5077     return SDValue();
5078
5079   SDLoc DL(Op);
5080   unsigned NumElems = Op.getNumOperands();
5081
5082   SDValue VecIn1;
5083   SDValue VecIn2;
5084   SmallVector<unsigned, 4> InsertIndices;
5085   SmallVector<int, 8> Mask(NumElems, -1);
5086
5087   for (unsigned i = 0; i != NumElems; ++i) {
5088     unsigned Opc = Op.getOperand(i).getOpcode();
5089
5090     if (Opc == ISD::UNDEF)
5091       continue;
5092
5093     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5094       // Quit if more than 1 elements need inserting.
5095       if (InsertIndices.size() > 1)
5096         return SDValue();
5097
5098       InsertIndices.push_back(i);
5099       continue;
5100     }
5101
5102     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5103     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5104     // Quit if non-constant index.
5105     if (!isa<ConstantSDNode>(ExtIdx))
5106       return SDValue();
5107     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5108
5109     // Quit if extracted from vector of different type.
5110     if (ExtractedFromVec.getValueType() != VT)
5111       return SDValue();
5112
5113     if (!VecIn1.getNode())
5114       VecIn1 = ExtractedFromVec;
5115     else if (VecIn1 != ExtractedFromVec) {
5116       if (!VecIn2.getNode())
5117         VecIn2 = ExtractedFromVec;
5118       else if (VecIn2 != ExtractedFromVec)
5119         // Quit if more than 2 vectors to shuffle
5120         return SDValue();
5121     }
5122
5123     if (ExtractedFromVec == VecIn1)
5124       Mask[i] = Idx;
5125     else if (ExtractedFromVec == VecIn2)
5126       Mask[i] = Idx + NumElems;
5127   }
5128
5129   if (!VecIn1.getNode())
5130     return SDValue();
5131
5132   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5133   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5134   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5135     unsigned Idx = InsertIndices[i];
5136     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5137                      DAG.getIntPtrConstant(Idx));
5138   }
5139
5140   return NV;
5141 }
5142
5143 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5144 SDValue
5145 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5146
5147   MVT VT = Op.getSimpleValueType();
5148   assert((VT.getVectorElementType() == MVT::i1) && (VT.getSizeInBits() <= 16) &&
5149          "Unexpected type in LowerBUILD_VECTORvXi1!");
5150
5151   SDLoc dl(Op);
5152   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5153     SDValue Cst = DAG.getTargetConstant(0, MVT::i1);
5154     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5155     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5156   }
5157
5158   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5159     SDValue Cst = DAG.getTargetConstant(1, MVT::i1);
5160     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5161     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5162   }
5163
5164   bool AllContants = true;
5165   uint64_t Immediate = 0;
5166   int NonConstIdx = -1;
5167   bool IsSplat = true;
5168   unsigned NumNonConsts = 0;
5169   unsigned NumConsts = 0;
5170   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5171     SDValue In = Op.getOperand(idx);
5172     if (In.getOpcode() == ISD::UNDEF)
5173       continue;
5174     if (!isa<ConstantSDNode>(In)) {
5175       AllContants = false;
5176       NonConstIdx = idx;
5177       NumNonConsts++;
5178     } else {
5179       NumConsts++;
5180       if (cast<ConstantSDNode>(In)->getZExtValue())
5181       Immediate |= (1ULL << idx);
5182     }
5183     if (In != Op.getOperand(0))
5184       IsSplat = false;
5185   }
5186
5187   if (AllContants) {
5188     SDValue FullMask = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1,
5189       DAG.getConstant(Immediate, MVT::i16));
5190     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, FullMask,
5191                        DAG.getIntPtrConstant(0));
5192   }
5193
5194   if (NumNonConsts == 1 && NonConstIdx != 0) {
5195     SDValue DstVec;
5196     if (NumConsts) {
5197       SDValue VecAsImm = DAG.getConstant(Immediate,
5198                                          MVT::getIntegerVT(VT.getSizeInBits()));
5199       DstVec = DAG.getNode(ISD::BITCAST, dl, VT, VecAsImm);
5200     }
5201     else
5202       DstVec = DAG.getUNDEF(VT);
5203     return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5204                        Op.getOperand(NonConstIdx),
5205                        DAG.getIntPtrConstant(NonConstIdx));
5206   }
5207   if (!IsSplat && (NonConstIdx != 0))
5208     llvm_unreachable("Unsupported BUILD_VECTOR operation");
5209   MVT SelectVT = (VT == MVT::v16i1)? MVT::i16 : MVT::i8;
5210   SDValue Select;
5211   if (IsSplat)
5212     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5213                           DAG.getConstant(-1, SelectVT),
5214                           DAG.getConstant(0, SelectVT));
5215   else
5216     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5217                          DAG.getConstant((Immediate | 1), SelectVT),
5218                          DAG.getConstant(Immediate, SelectVT));
5219   return DAG.getNode(ISD::BITCAST, dl, VT, Select);
5220 }
5221
5222 /// \brief Return true if \p N implements a horizontal binop and return the
5223 /// operands for the horizontal binop into V0 and V1.
5224 ///
5225 /// This is a helper function of LowerToHorizontalOp().
5226 /// This function checks that the build_vector \p N in input implements a
5227 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5228 /// operation to match.
5229 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5230 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5231 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5232 /// arithmetic sub.
5233 ///
5234 /// This function only analyzes elements of \p N whose indices are
5235 /// in range [BaseIdx, LastIdx).
5236 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5237                               SelectionDAG &DAG,
5238                               unsigned BaseIdx, unsigned LastIdx,
5239                               SDValue &V0, SDValue &V1) {
5240   EVT VT = N->getValueType(0);
5241
5242   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5243   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5244          "Invalid Vector in input!");
5245
5246   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5247   bool CanFold = true;
5248   unsigned ExpectedVExtractIdx = BaseIdx;
5249   unsigned NumElts = LastIdx - BaseIdx;
5250   V0 = DAG.getUNDEF(VT);
5251   V1 = DAG.getUNDEF(VT);
5252
5253   // Check if N implements a horizontal binop.
5254   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5255     SDValue Op = N->getOperand(i + BaseIdx);
5256
5257     // Skip UNDEFs.
5258     if (Op->getOpcode() == ISD::UNDEF) {
5259       // Update the expected vector extract index.
5260       if (i * 2 == NumElts)
5261         ExpectedVExtractIdx = BaseIdx;
5262       ExpectedVExtractIdx += 2;
5263       continue;
5264     }
5265
5266     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5267
5268     if (!CanFold)
5269       break;
5270
5271     SDValue Op0 = Op.getOperand(0);
5272     SDValue Op1 = Op.getOperand(1);
5273
5274     // Try to match the following pattern:
5275     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5276     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5277         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5278         Op0.getOperand(0) == Op1.getOperand(0) &&
5279         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5280         isa<ConstantSDNode>(Op1.getOperand(1)));
5281     if (!CanFold)
5282       break;
5283
5284     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5285     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5286
5287     if (i * 2 < NumElts) {
5288       if (V0.getOpcode() == ISD::UNDEF) {
5289         V0 = Op0.getOperand(0);
5290         if (V0.getValueType() != VT)
5291           return false;
5292       }
5293     } else {
5294       if (V1.getOpcode() == ISD::UNDEF) {
5295         V1 = Op0.getOperand(0);
5296         if (V1.getValueType() != VT)
5297           return false;
5298       }
5299       if (i * 2 == NumElts)
5300         ExpectedVExtractIdx = BaseIdx;
5301     }
5302
5303     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5304     if (I0 == ExpectedVExtractIdx)
5305       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5306     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5307       // Try to match the following dag sequence:
5308       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5309       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5310     } else
5311       CanFold = false;
5312
5313     ExpectedVExtractIdx += 2;
5314   }
5315
5316   return CanFold;
5317 }
5318
5319 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5320 /// a concat_vector.
5321 ///
5322 /// This is a helper function of LowerToHorizontalOp().
5323 /// This function expects two 256-bit vectors called V0 and V1.
5324 /// At first, each vector is split into two separate 128-bit vectors.
5325 /// Then, the resulting 128-bit vectors are used to implement two
5326 /// horizontal binary operations.
5327 ///
5328 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5329 ///
5330 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5331 /// the two new horizontal binop.
5332 /// When Mode is set, the first horizontal binop dag node would take as input
5333 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5334 /// horizontal binop dag node would take as input the lower 128-bit of V1
5335 /// and the upper 128-bit of V1.
5336 ///   Example:
5337 ///     HADD V0_LO, V0_HI
5338 ///     HADD V1_LO, V1_HI
5339 ///
5340 /// Otherwise, the first horizontal binop dag node takes as input the lower
5341 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5342 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5343 ///   Example:
5344 ///     HADD V0_LO, V1_LO
5345 ///     HADD V0_HI, V1_HI
5346 ///
5347 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5348 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5349 /// the upper 128-bits of the result.
5350 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5351                                      SDLoc DL, SelectionDAG &DAG,
5352                                      unsigned X86Opcode, bool Mode,
5353                                      bool isUndefLO, bool isUndefHI) {
5354   EVT VT = V0.getValueType();
5355   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5356          "Invalid nodes in input!");
5357
5358   unsigned NumElts = VT.getVectorNumElements();
5359   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5360   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5361   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5362   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5363   EVT NewVT = V0_LO.getValueType();
5364
5365   SDValue LO = DAG.getUNDEF(NewVT);
5366   SDValue HI = DAG.getUNDEF(NewVT);
5367
5368   if (Mode) {
5369     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5370     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5371       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5372     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5373       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5374   } else {
5375     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5376     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5377                        V1_LO->getOpcode() != ISD::UNDEF))
5378       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5379
5380     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5381                        V1_HI->getOpcode() != ISD::UNDEF))
5382       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5383   }
5384
5385   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5386 }
5387
5388 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5389 /// node.
5390 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5391                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5392   EVT VT = BV->getValueType(0);
5393   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5394       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5395     return SDValue();
5396
5397   SDLoc DL(BV);
5398   unsigned NumElts = VT.getVectorNumElements();
5399   SDValue InVec0 = DAG.getUNDEF(VT);
5400   SDValue InVec1 = DAG.getUNDEF(VT);
5401
5402   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5403           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5404
5405   // Odd-numbered elements in the input build vector are obtained from
5406   // adding two integer/float elements.
5407   // Even-numbered elements in the input build vector are obtained from
5408   // subtracting two integer/float elements.
5409   unsigned ExpectedOpcode = ISD::FSUB;
5410   unsigned NextExpectedOpcode = ISD::FADD;
5411   bool AddFound = false;
5412   bool SubFound = false;
5413
5414   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5415     SDValue Op = BV->getOperand(i);
5416
5417     // Skip 'undef' values.
5418     unsigned Opcode = Op.getOpcode();
5419     if (Opcode == ISD::UNDEF) {
5420       std::swap(ExpectedOpcode, NextExpectedOpcode);
5421       continue;
5422     }
5423
5424     // Early exit if we found an unexpected opcode.
5425     if (Opcode != ExpectedOpcode)
5426       return SDValue();
5427
5428     SDValue Op0 = Op.getOperand(0);
5429     SDValue Op1 = Op.getOperand(1);
5430
5431     // Try to match the following pattern:
5432     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5433     // Early exit if we cannot match that sequence.
5434     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5435         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5436         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5437         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5438         Op0.getOperand(1) != Op1.getOperand(1))
5439       return SDValue();
5440
5441     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5442     if (I0 != i)
5443       return SDValue();
5444
5445     // We found a valid add/sub node. Update the information accordingly.
5446     if (i & 1)
5447       AddFound = true;
5448     else
5449       SubFound = true;
5450
5451     // Update InVec0 and InVec1.
5452     if (InVec0.getOpcode() == ISD::UNDEF) {
5453       InVec0 = Op0.getOperand(0);
5454       if (InVec0.getValueType() != VT)
5455         return SDValue();
5456     }
5457     if (InVec1.getOpcode() == ISD::UNDEF) {
5458       InVec1 = Op1.getOperand(0);
5459       if (InVec1.getValueType() != VT)
5460         return SDValue();
5461     }
5462
5463     // Make sure that operands in input to each add/sub node always
5464     // come from a same pair of vectors.
5465     if (InVec0 != Op0.getOperand(0)) {
5466       if (ExpectedOpcode == ISD::FSUB)
5467         return SDValue();
5468
5469       // FADD is commutable. Try to commute the operands
5470       // and then test again.
5471       std::swap(Op0, Op1);
5472       if (InVec0 != Op0.getOperand(0))
5473         return SDValue();
5474     }
5475
5476     if (InVec1 != Op1.getOperand(0))
5477       return SDValue();
5478
5479     // Update the pair of expected opcodes.
5480     std::swap(ExpectedOpcode, NextExpectedOpcode);
5481   }
5482
5483   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5484   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5485       InVec1.getOpcode() != ISD::UNDEF)
5486     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5487
5488   return SDValue();
5489 }
5490
5491 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5492 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5493                                    const X86Subtarget *Subtarget,
5494                                    SelectionDAG &DAG) {
5495   EVT VT = BV->getValueType(0);
5496   unsigned NumElts = VT.getVectorNumElements();
5497   unsigned NumUndefsLO = 0;
5498   unsigned NumUndefsHI = 0;
5499   unsigned Half = NumElts/2;
5500
5501   // Count the number of UNDEF operands in the build_vector in input.
5502   for (unsigned i = 0, e = Half; i != e; ++i)
5503     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5504       NumUndefsLO++;
5505
5506   for (unsigned i = Half, e = NumElts; i != e; ++i)
5507     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5508       NumUndefsHI++;
5509
5510   // Early exit if this is either a build_vector of all UNDEFs or all the
5511   // operands but one are UNDEF.
5512   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5513     return SDValue();
5514
5515   SDLoc DL(BV);
5516   SDValue InVec0, InVec1;
5517   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5518     // Try to match an SSE3 float HADD/HSUB.
5519     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5520       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5521
5522     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5523       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5524   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5525     // Try to match an SSSE3 integer HADD/HSUB.
5526     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5527       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5528
5529     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5530       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5531   }
5532
5533   if (!Subtarget->hasAVX())
5534     return SDValue();
5535
5536   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5537     // Try to match an AVX horizontal add/sub of packed single/double
5538     // precision floating point values from 256-bit vectors.
5539     SDValue InVec2, InVec3;
5540     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5541         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5542         ((InVec0.getOpcode() == ISD::UNDEF ||
5543           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5544         ((InVec1.getOpcode() == ISD::UNDEF ||
5545           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5546       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5547
5548     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5549         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5550         ((InVec0.getOpcode() == ISD::UNDEF ||
5551           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5552         ((InVec1.getOpcode() == ISD::UNDEF ||
5553           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5554       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5555   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5556     // Try to match an AVX2 horizontal add/sub of signed integers.
5557     SDValue InVec2, InVec3;
5558     unsigned X86Opcode;
5559     bool CanFold = true;
5560
5561     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5562         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5563         ((InVec0.getOpcode() == ISD::UNDEF ||
5564           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5565         ((InVec1.getOpcode() == ISD::UNDEF ||
5566           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5567       X86Opcode = X86ISD::HADD;
5568     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5569         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5570         ((InVec0.getOpcode() == ISD::UNDEF ||
5571           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5572         ((InVec1.getOpcode() == ISD::UNDEF ||
5573           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5574       X86Opcode = X86ISD::HSUB;
5575     else
5576       CanFold = false;
5577
5578     if (CanFold) {
5579       // Fold this build_vector into a single horizontal add/sub.
5580       // Do this only if the target has AVX2.
5581       if (Subtarget->hasAVX2())
5582         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5583
5584       // Do not try to expand this build_vector into a pair of horizontal
5585       // add/sub if we can emit a pair of scalar add/sub.
5586       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5587         return SDValue();
5588
5589       // Convert this build_vector into a pair of horizontal binop followed by
5590       // a concat vector.
5591       bool isUndefLO = NumUndefsLO == Half;
5592       bool isUndefHI = NumUndefsHI == Half;
5593       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5594                                    isUndefLO, isUndefHI);
5595     }
5596   }
5597
5598   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5599        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5600     unsigned X86Opcode;
5601     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5602       X86Opcode = X86ISD::HADD;
5603     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5604       X86Opcode = X86ISD::HSUB;
5605     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5606       X86Opcode = X86ISD::FHADD;
5607     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5608       X86Opcode = X86ISD::FHSUB;
5609     else
5610       return SDValue();
5611
5612     // Don't try to expand this build_vector into a pair of horizontal add/sub
5613     // if we can simply emit a pair of scalar add/sub.
5614     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5615       return SDValue();
5616
5617     // Convert this build_vector into two horizontal add/sub followed by
5618     // a concat vector.
5619     bool isUndefLO = NumUndefsLO == Half;
5620     bool isUndefHI = NumUndefsHI == Half;
5621     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5622                                  isUndefLO, isUndefHI);
5623   }
5624
5625   return SDValue();
5626 }
5627
5628 SDValue
5629 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5630   SDLoc dl(Op);
5631
5632   MVT VT = Op.getSimpleValueType();
5633   MVT ExtVT = VT.getVectorElementType();
5634   unsigned NumElems = Op.getNumOperands();
5635
5636   // Generate vectors for predicate vectors.
5637   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5638     return LowerBUILD_VECTORvXi1(Op, DAG);
5639
5640   // Vectors containing all zeros can be matched by pxor and xorps later
5641   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5642     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5643     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5644     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5645       return Op;
5646
5647     return getZeroVector(VT, Subtarget, DAG, dl);
5648   }
5649
5650   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5651   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5652   // vpcmpeqd on 256-bit vectors.
5653   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5654     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5655       return Op;
5656
5657     if (!VT.is512BitVector())
5658       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5659   }
5660
5661   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
5662   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
5663     return AddSub;
5664   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
5665     return HorizontalOp;
5666   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
5667     return Broadcast;
5668
5669   unsigned EVTBits = ExtVT.getSizeInBits();
5670
5671   unsigned NumZero  = 0;
5672   unsigned NumNonZero = 0;
5673   unsigned NonZeros = 0;
5674   bool IsAllConstants = true;
5675   SmallSet<SDValue, 8> Values;
5676   for (unsigned i = 0; i < NumElems; ++i) {
5677     SDValue Elt = Op.getOperand(i);
5678     if (Elt.getOpcode() == ISD::UNDEF)
5679       continue;
5680     Values.insert(Elt);
5681     if (Elt.getOpcode() != ISD::Constant &&
5682         Elt.getOpcode() != ISD::ConstantFP)
5683       IsAllConstants = false;
5684     if (X86::isZeroNode(Elt))
5685       NumZero++;
5686     else {
5687       NonZeros |= (1 << i);
5688       NumNonZero++;
5689     }
5690   }
5691
5692   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5693   if (NumNonZero == 0)
5694     return DAG.getUNDEF(VT);
5695
5696   // Special case for single non-zero, non-undef, element.
5697   if (NumNonZero == 1) {
5698     unsigned Idx = countTrailingZeros(NonZeros);
5699     SDValue Item = Op.getOperand(Idx);
5700
5701     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5702     // the value are obviously zero, truncate the value to i32 and do the
5703     // insertion that way.  Only do this if the value is non-constant or if the
5704     // value is a constant being inserted into element 0.  It is cheaper to do
5705     // a constant pool load than it is to do a movd + shuffle.
5706     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5707         (!IsAllConstants || Idx == 0)) {
5708       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5709         // Handle SSE only.
5710         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5711         EVT VecVT = MVT::v4i32;
5712
5713         // Truncate the value (which may itself be a constant) to i32, and
5714         // convert it to a vector with movd (S2V+shuffle to zero extend).
5715         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5716         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5717         return DAG.getNode(
5718             ISD::BITCAST, dl, VT,
5719             getShuffleVectorZeroOrUndef(Item, Idx * 2, true, Subtarget, DAG));
5720       }
5721     }
5722
5723     // If we have a constant or non-constant insertion into the low element of
5724     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5725     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5726     // depending on what the source datatype is.
5727     if (Idx == 0) {
5728       if (NumZero == 0)
5729         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5730
5731       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5732           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5733         if (VT.is512BitVector()) {
5734           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5735           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5736                              Item, DAG.getIntPtrConstant(0));
5737         }
5738         assert((VT.is128BitVector() || VT.is256BitVector()) &&
5739                "Expected an SSE value type!");
5740         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5741         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5742         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5743       }
5744
5745       // We can't directly insert an i8 or i16 into a vector, so zero extend
5746       // it to i32 first.
5747       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5748         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5749         if (VT.is256BitVector()) {
5750           if (Subtarget->hasAVX()) {
5751             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
5752             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5753           } else {
5754             // Without AVX, we need to extend to a 128-bit vector and then
5755             // insert into the 256-bit vector.
5756             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5757             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5758             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5759           }
5760         } else {
5761           assert(VT.is128BitVector() && "Expected an SSE value type!");
5762           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5763           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5764         }
5765         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
5766       }
5767     }
5768
5769     // Is it a vector logical left shift?
5770     if (NumElems == 2 && Idx == 1 &&
5771         X86::isZeroNode(Op.getOperand(0)) &&
5772         !X86::isZeroNode(Op.getOperand(1))) {
5773       unsigned NumBits = VT.getSizeInBits();
5774       return getVShift(true, VT,
5775                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5776                                    VT, Op.getOperand(1)),
5777                        NumBits/2, DAG, *this, dl);
5778     }
5779
5780     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5781       return SDValue();
5782
5783     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5784     // is a non-constant being inserted into an element other than the low one,
5785     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5786     // movd/movss) to move this into the low element, then shuffle it into
5787     // place.
5788     if (EVTBits == 32) {
5789       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5790       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5791     }
5792   }
5793
5794   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5795   if (Values.size() == 1) {
5796     if (EVTBits == 32) {
5797       // Instead of a shuffle like this:
5798       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5799       // Check if it's possible to issue this instead.
5800       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5801       unsigned Idx = countTrailingZeros(NonZeros);
5802       SDValue Item = Op.getOperand(Idx);
5803       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5804         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5805     }
5806     return SDValue();
5807   }
5808
5809   // A vector full of immediates; various special cases are already
5810   // handled, so this is best done with a single constant-pool load.
5811   if (IsAllConstants)
5812     return SDValue();
5813
5814   // For AVX-length vectors, see if we can use a vector load to get all of the
5815   // elements, otherwise build the individual 128-bit pieces and use
5816   // shuffles to put them in place.
5817   if (VT.is256BitVector() || VT.is512BitVector()) {
5818     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5819
5820     // Check for a build vector of consecutive loads.
5821     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5822       return LD;
5823
5824     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5825
5826     // Build both the lower and upper subvector.
5827     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5828                                 makeArrayRef(&V[0], NumElems/2));
5829     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5830                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5831
5832     // Recreate the wider vector with the lower and upper part.
5833     if (VT.is256BitVector())
5834       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5835     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5836   }
5837
5838   // Let legalizer expand 2-wide build_vectors.
5839   if (EVTBits == 64) {
5840     if (NumNonZero == 1) {
5841       // One half is zero or undef.
5842       unsigned Idx = countTrailingZeros(NonZeros);
5843       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5844                                  Op.getOperand(Idx));
5845       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5846     }
5847     return SDValue();
5848   }
5849
5850   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5851   if (EVTBits == 8 && NumElems == 16)
5852     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5853                                         Subtarget, *this))
5854       return V;
5855
5856   if (EVTBits == 16 && NumElems == 8)
5857     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5858                                       Subtarget, *this))
5859       return V;
5860
5861   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5862   if (EVTBits == 32 && NumElems == 4)
5863     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
5864       return V;
5865
5866   // If element VT is == 32 bits, turn it into a number of shuffles.
5867   SmallVector<SDValue, 8> V(NumElems);
5868   if (NumElems == 4 && NumZero > 0) {
5869     for (unsigned i = 0; i < 4; ++i) {
5870       bool isZero = !(NonZeros & (1 << i));
5871       if (isZero)
5872         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5873       else
5874         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5875     }
5876
5877     for (unsigned i = 0; i < 2; ++i) {
5878       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5879         default: break;
5880         case 0:
5881           V[i] = V[i*2];  // Must be a zero vector.
5882           break;
5883         case 1:
5884           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5885           break;
5886         case 2:
5887           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5888           break;
5889         case 3:
5890           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5891           break;
5892       }
5893     }
5894
5895     bool Reverse1 = (NonZeros & 0x3) == 2;
5896     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
5897     int MaskVec[] = {
5898       Reverse1 ? 1 : 0,
5899       Reverse1 ? 0 : 1,
5900       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
5901       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
5902     };
5903     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
5904   }
5905
5906   if (Values.size() > 1 && VT.is128BitVector()) {
5907     // Check for a build vector of consecutive loads.
5908     for (unsigned i = 0; i < NumElems; ++i)
5909       V[i] = Op.getOperand(i);
5910
5911     // Check for elements which are consecutive loads.
5912     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5913       return LD;
5914
5915     // Check for a build vector from mostly shuffle plus few inserting.
5916     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
5917       return Sh;
5918
5919     // For SSE 4.1, use insertps to put the high elements into the low element.
5920     if (Subtarget->hasSSE41()) {
5921       SDValue Result;
5922       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
5923         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
5924       else
5925         Result = DAG.getUNDEF(VT);
5926
5927       for (unsigned i = 1; i < NumElems; ++i) {
5928         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
5929         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
5930                              Op.getOperand(i), DAG.getIntPtrConstant(i));
5931       }
5932       return Result;
5933     }
5934
5935     // Otherwise, expand into a number of unpckl*, start by extending each of
5936     // our (non-undef) elements to the full vector width with the element in the
5937     // bottom slot of the vector (which generates no code for SSE).
5938     for (unsigned i = 0; i < NumElems; ++i) {
5939       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
5940         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5941       else
5942         V[i] = DAG.getUNDEF(VT);
5943     }
5944
5945     // Next, we iteratively mix elements, e.g. for v4f32:
5946     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
5947     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
5948     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
5949     unsigned EltStride = NumElems >> 1;
5950     while (EltStride != 0) {
5951       for (unsigned i = 0; i < EltStride; ++i) {
5952         // If V[i+EltStride] is undef and this is the first round of mixing,
5953         // then it is safe to just drop this shuffle: V[i] is already in the
5954         // right place, the one element (since it's the first round) being
5955         // inserted as undef can be dropped.  This isn't safe for successive
5956         // rounds because they will permute elements within both vectors.
5957         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
5958             EltStride == NumElems/2)
5959           continue;
5960
5961         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
5962       }
5963       EltStride >>= 1;
5964     }
5965     return V[0];
5966   }
5967   return SDValue();
5968 }
5969
5970 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5971 // to create 256-bit vectors from two other 128-bit ones.
5972 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5973   SDLoc dl(Op);
5974   MVT ResVT = Op.getSimpleValueType();
5975
5976   assert((ResVT.is256BitVector() ||
5977           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
5978
5979   SDValue V1 = Op.getOperand(0);
5980   SDValue V2 = Op.getOperand(1);
5981   unsigned NumElems = ResVT.getVectorNumElements();
5982   if (ResVT.is256BitVector())
5983     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
5984
5985   if (Op.getNumOperands() == 4) {
5986     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
5987                                 ResVT.getVectorNumElements()/2);
5988     SDValue V3 = Op.getOperand(2);
5989     SDValue V4 = Op.getOperand(3);
5990     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
5991       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
5992   }
5993   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
5994 }
5995
5996 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
5997                                        const X86Subtarget *Subtarget,
5998                                        SelectionDAG & DAG) {
5999   SDLoc dl(Op);
6000   MVT ResVT = Op.getSimpleValueType();
6001   unsigned NumOfOperands = Op.getNumOperands();
6002
6003   assert(isPowerOf2_32(NumOfOperands) &&
6004          "Unexpected number of operands in CONCAT_VECTORS");
6005
6006   if (NumOfOperands > 2) {
6007     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6008                                   ResVT.getVectorNumElements()/2);
6009     SmallVector<SDValue, 2> Ops;
6010     for (unsigned i = 0; i < NumOfOperands/2; i++)
6011       Ops.push_back(Op.getOperand(i));
6012     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6013     Ops.clear();
6014     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6015       Ops.push_back(Op.getOperand(i));
6016     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6017     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6018   }
6019
6020   SDValue V1 = Op.getOperand(0);
6021   SDValue V2 = Op.getOperand(1);
6022   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6023   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6024
6025   if (IsZeroV1 && IsZeroV2)
6026     return getZeroVector(ResVT, Subtarget, DAG, dl);
6027
6028   SDValue ZeroIdx = DAG.getIntPtrConstant(0);
6029   SDValue Undef = DAG.getUNDEF(ResVT);
6030   unsigned NumElems = ResVT.getVectorNumElements();
6031   SDValue ShiftBits = DAG.getConstant(NumElems/2, MVT::i8);
6032
6033   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6034   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6035   if (IsZeroV1)
6036     return V2;
6037
6038   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6039   // Zero the upper bits of V1
6040   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6041   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6042   if (IsZeroV2)
6043     return V1;
6044   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6045 }
6046
6047 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6048                                    const X86Subtarget *Subtarget,
6049                                    SelectionDAG &DAG) {
6050   MVT VT = Op.getSimpleValueType();
6051   if (VT.getVectorElementType() == MVT::i1)
6052     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6053
6054   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6055          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6056           Op.getNumOperands() == 4)));
6057
6058   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6059   // from two other 128-bit ones.
6060
6061   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6062   return LowerAVXCONCAT_VECTORS(Op, DAG);
6063 }
6064
6065
6066 //===----------------------------------------------------------------------===//
6067 // Vector shuffle lowering
6068 //
6069 // This is an experimental code path for lowering vector shuffles on x86. It is
6070 // designed to handle arbitrary vector shuffles and blends, gracefully
6071 // degrading performance as necessary. It works hard to recognize idiomatic
6072 // shuffles and lower them to optimal instruction patterns without leaving
6073 // a framework that allows reasonably efficient handling of all vector shuffle
6074 // patterns.
6075 //===----------------------------------------------------------------------===//
6076
6077 /// \brief Tiny helper function to identify a no-op mask.
6078 ///
6079 /// This is a somewhat boring predicate function. It checks whether the mask
6080 /// array input, which is assumed to be a single-input shuffle mask of the kind
6081 /// used by the X86 shuffle instructions (not a fully general
6082 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6083 /// in-place shuffle are 'no-op's.
6084 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6085   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6086     if (Mask[i] != -1 && Mask[i] != i)
6087       return false;
6088   return true;
6089 }
6090
6091 /// \brief Helper function to classify a mask as a single-input mask.
6092 ///
6093 /// This isn't a generic single-input test because in the vector shuffle
6094 /// lowering we canonicalize single inputs to be the first input operand. This
6095 /// means we can more quickly test for a single input by only checking whether
6096 /// an input from the second operand exists. We also assume that the size of
6097 /// mask corresponds to the size of the input vectors which isn't true in the
6098 /// fully general case.
6099 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6100   for (int M : Mask)
6101     if (M >= (int)Mask.size())
6102       return false;
6103   return true;
6104 }
6105
6106 /// \brief Test whether there are elements crossing 128-bit lanes in this
6107 /// shuffle mask.
6108 ///
6109 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6110 /// and we routinely test for these.
6111 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6112   int LaneSize = 128 / VT.getScalarSizeInBits();
6113   int Size = Mask.size();
6114   for (int i = 0; i < Size; ++i)
6115     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6116       return true;
6117   return false;
6118 }
6119
6120 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6121 ///
6122 /// This checks a shuffle mask to see if it is performing the same
6123 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6124 /// that it is also not lane-crossing. It may however involve a blend from the
6125 /// same lane of a second vector.
6126 ///
6127 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6128 /// non-trivial to compute in the face of undef lanes. The representation is
6129 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6130 /// entries from both V1 and V2 inputs to the wider mask.
6131 static bool
6132 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6133                                 SmallVectorImpl<int> &RepeatedMask) {
6134   int LaneSize = 128 / VT.getScalarSizeInBits();
6135   RepeatedMask.resize(LaneSize, -1);
6136   int Size = Mask.size();
6137   for (int i = 0; i < Size; ++i) {
6138     if (Mask[i] < 0)
6139       continue;
6140     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6141       // This entry crosses lanes, so there is no way to model this shuffle.
6142       return false;
6143
6144     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6145     if (RepeatedMask[i % LaneSize] == -1)
6146       // This is the first non-undef entry in this slot of a 128-bit lane.
6147       RepeatedMask[i % LaneSize] =
6148           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6149     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6150       // Found a mismatch with the repeated mask.
6151       return false;
6152   }
6153   return true;
6154 }
6155
6156 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6157 /// arguments.
6158 ///
6159 /// This is a fast way to test a shuffle mask against a fixed pattern:
6160 ///
6161 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6162 ///
6163 /// It returns true if the mask is exactly as wide as the argument list, and
6164 /// each element of the mask is either -1 (signifying undef) or the value given
6165 /// in the argument.
6166 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6167                                 ArrayRef<int> ExpectedMask) {
6168   if (Mask.size() != ExpectedMask.size())
6169     return false;
6170
6171   int Size = Mask.size();
6172
6173   // If the values are build vectors, we can look through them to find
6174   // equivalent inputs that make the shuffles equivalent.
6175   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6176   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6177
6178   for (int i = 0; i < Size; ++i)
6179     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6180       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6181       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6182       if (!MaskBV || !ExpectedBV ||
6183           MaskBV->getOperand(Mask[i] % Size) !=
6184               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6185         return false;
6186     }
6187
6188   return true;
6189 }
6190
6191 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6192 ///
6193 /// This helper function produces an 8-bit shuffle immediate corresponding to
6194 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6195 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6196 /// example.
6197 ///
6198 /// NB: We rely heavily on "undef" masks preserving the input lane.
6199 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask,
6200                                           SelectionDAG &DAG) {
6201   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6202   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6203   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6204   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6205   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6206
6207   unsigned Imm = 0;
6208   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6209   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6210   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6211   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6212   return DAG.getConstant(Imm, MVT::i8);
6213 }
6214
6215 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6216 ///
6217 /// This is used as a fallback approach when first class blend instructions are
6218 /// unavailable. Currently it is only suitable for integer vectors, but could
6219 /// be generalized for floating point vectors if desirable.
6220 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6221                                             SDValue V2, ArrayRef<int> Mask,
6222                                             SelectionDAG &DAG) {
6223   assert(VT.isInteger() && "Only supports integer vector types!");
6224   MVT EltVT = VT.getScalarType();
6225   int NumEltBits = EltVT.getSizeInBits();
6226   SDValue Zero = DAG.getConstant(0, EltVT);
6227   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), EltVT);
6228   SmallVector<SDValue, 16> MaskOps;
6229   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6230     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6231       return SDValue(); // Shuffled input!
6232     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6233   }
6234
6235   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6236   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6237   // We have to cast V2 around.
6238   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6239   V2 = DAG.getNode(ISD::BITCAST, DL, VT,
6240                    DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6241                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V1Mask),
6242                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V2)));
6243   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6244 }
6245
6246 /// \brief Try to emit a blend instruction for a shuffle.
6247 ///
6248 /// This doesn't do any checks for the availability of instructions for blending
6249 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6250 /// be matched in the backend with the type given. What it does check for is
6251 /// that the shuffle mask is in fact a blend.
6252 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6253                                          SDValue V2, ArrayRef<int> Mask,
6254                                          const X86Subtarget *Subtarget,
6255                                          SelectionDAG &DAG) {
6256   unsigned BlendMask = 0;
6257   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6258     if (Mask[i] >= Size) {
6259       if (Mask[i] != i + Size)
6260         return SDValue(); // Shuffled V2 input!
6261       BlendMask |= 1u << i;
6262       continue;
6263     }
6264     if (Mask[i] >= 0 && Mask[i] != i)
6265       return SDValue(); // Shuffled V1 input!
6266   }
6267   switch (VT.SimpleTy) {
6268   case MVT::v2f64:
6269   case MVT::v4f32:
6270   case MVT::v4f64:
6271   case MVT::v8f32:
6272     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6273                        DAG.getConstant(BlendMask, MVT::i8));
6274
6275   case MVT::v4i64:
6276   case MVT::v8i32:
6277     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6278     // FALLTHROUGH
6279   case MVT::v2i64:
6280   case MVT::v4i32:
6281     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6282     // that instruction.
6283     if (Subtarget->hasAVX2()) {
6284       // Scale the blend by the number of 32-bit dwords per element.
6285       int Scale =  VT.getScalarSizeInBits() / 32;
6286       BlendMask = 0;
6287       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6288         if (Mask[i] >= Size)
6289           for (int j = 0; j < Scale; ++j)
6290             BlendMask |= 1u << (i * Scale + j);
6291
6292       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6293       V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6294       V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6295       return DAG.getNode(ISD::BITCAST, DL, VT,
6296                          DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6297                                      DAG.getConstant(BlendMask, MVT::i8)));
6298     }
6299     // FALLTHROUGH
6300   case MVT::v8i16: {
6301     // For integer shuffles we need to expand the mask and cast the inputs to
6302     // v8i16s prior to blending.
6303     int Scale = 8 / VT.getVectorNumElements();
6304     BlendMask = 0;
6305     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6306       if (Mask[i] >= Size)
6307         for (int j = 0; j < Scale; ++j)
6308           BlendMask |= 1u << (i * Scale + j);
6309
6310     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
6311     V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
6312     return DAG.getNode(ISD::BITCAST, DL, VT,
6313                        DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6314                                    DAG.getConstant(BlendMask, MVT::i8)));
6315   }
6316
6317   case MVT::v16i16: {
6318     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6319     SmallVector<int, 8> RepeatedMask;
6320     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6321       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6322       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6323       BlendMask = 0;
6324       for (int i = 0; i < 8; ++i)
6325         if (RepeatedMask[i] >= 16)
6326           BlendMask |= 1u << i;
6327       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6328                          DAG.getConstant(BlendMask, MVT::i8));
6329     }
6330   }
6331     // FALLTHROUGH
6332   case MVT::v16i8:
6333   case MVT::v32i8: {
6334     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6335            "256-bit byte-blends require AVX2 support!");
6336
6337     // Scale the blend by the number of bytes per element.
6338     int Scale = VT.getScalarSizeInBits() / 8;
6339
6340     // This form of blend is always done on bytes. Compute the byte vector
6341     // type.
6342     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6343
6344     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6345     // mix of LLVM's code generator and the x86 backend. We tell the code
6346     // generator that boolean values in the elements of an x86 vector register
6347     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6348     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6349     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6350     // of the element (the remaining are ignored) and 0 in that high bit would
6351     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6352     // the LLVM model for boolean values in vector elements gets the relevant
6353     // bit set, it is set backwards and over constrained relative to x86's
6354     // actual model.
6355     SmallVector<SDValue, 32> VSELECTMask;
6356     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6357       for (int j = 0; j < Scale; ++j)
6358         VSELECTMask.push_back(
6359             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6360                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, MVT::i8));
6361
6362     V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6363     V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6364     return DAG.getNode(
6365         ISD::BITCAST, DL, VT,
6366         DAG.getNode(ISD::VSELECT, DL, BlendVT,
6367                     DAG.getNode(ISD::BUILD_VECTOR, DL, BlendVT, VSELECTMask),
6368                     V1, V2));
6369   }
6370
6371   default:
6372     llvm_unreachable("Not a supported integer vector type!");
6373   }
6374 }
6375
6376 /// \brief Try to lower as a blend of elements from two inputs followed by
6377 /// a single-input permutation.
6378 ///
6379 /// This matches the pattern where we can blend elements from two inputs and
6380 /// then reduce the shuffle to a single-input permutation.
6381 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6382                                                    SDValue V2,
6383                                                    ArrayRef<int> Mask,
6384                                                    SelectionDAG &DAG) {
6385   // We build up the blend mask while checking whether a blend is a viable way
6386   // to reduce the shuffle.
6387   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6388   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6389
6390   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6391     if (Mask[i] < 0)
6392       continue;
6393
6394     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6395
6396     if (BlendMask[Mask[i] % Size] == -1)
6397       BlendMask[Mask[i] % Size] = Mask[i];
6398     else if (BlendMask[Mask[i] % Size] != Mask[i])
6399       return SDValue(); // Can't blend in the needed input!
6400
6401     PermuteMask[i] = Mask[i] % Size;
6402   }
6403
6404   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6405   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6406 }
6407
6408 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6409 /// blends and permutes.
6410 ///
6411 /// This matches the extremely common pattern for handling combined
6412 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6413 /// operations. It will try to pick the best arrangement of shuffles and
6414 /// blends.
6415 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6416                                                           SDValue V1,
6417                                                           SDValue V2,
6418                                                           ArrayRef<int> Mask,
6419                                                           SelectionDAG &DAG) {
6420   // Shuffle the input elements into the desired positions in V1 and V2 and
6421   // blend them together.
6422   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6423   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6424   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6425   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6426     if (Mask[i] >= 0 && Mask[i] < Size) {
6427       V1Mask[i] = Mask[i];
6428       BlendMask[i] = i;
6429     } else if (Mask[i] >= Size) {
6430       V2Mask[i] = Mask[i] - Size;
6431       BlendMask[i] = i + Size;
6432     }
6433
6434   // Try to lower with the simpler initial blend strategy unless one of the
6435   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6436   // shuffle may be able to fold with a load or other benefit. However, when
6437   // we'll have to do 2x as many shuffles in order to achieve this, blending
6438   // first is a better strategy.
6439   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6440     if (SDValue BlendPerm =
6441             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6442       return BlendPerm;
6443
6444   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6445   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6446   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6447 }
6448
6449 /// \brief Try to lower a vector shuffle as a byte rotation.
6450 ///
6451 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6452 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6453 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6454 /// try to generically lower a vector shuffle through such an pattern. It
6455 /// does not check for the profitability of lowering either as PALIGNR or
6456 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6457 /// This matches shuffle vectors that look like:
6458 ///
6459 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6460 ///
6461 /// Essentially it concatenates V1 and V2, shifts right by some number of
6462 /// elements, and takes the low elements as the result. Note that while this is
6463 /// specified as a *right shift* because x86 is little-endian, it is a *left
6464 /// rotate* of the vector lanes.
6465 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6466                                               SDValue V2,
6467                                               ArrayRef<int> Mask,
6468                                               const X86Subtarget *Subtarget,
6469                                               SelectionDAG &DAG) {
6470   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6471
6472   int NumElts = Mask.size();
6473   int NumLanes = VT.getSizeInBits() / 128;
6474   int NumLaneElts = NumElts / NumLanes;
6475
6476   // We need to detect various ways of spelling a rotation:
6477   //   [11, 12, 13, 14, 15,  0,  1,  2]
6478   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6479   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6480   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6481   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6482   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6483   int Rotation = 0;
6484   SDValue Lo, Hi;
6485   for (int l = 0; l < NumElts; l += NumLaneElts) {
6486     for (int i = 0; i < NumLaneElts; ++i) {
6487       if (Mask[l + i] == -1)
6488         continue;
6489       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6490
6491       // Get the mod-Size index and lane correct it.
6492       int LaneIdx = (Mask[l + i] % NumElts) - l;
6493       // Make sure it was in this lane.
6494       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6495         return SDValue();
6496
6497       // Determine where a rotated vector would have started.
6498       int StartIdx = i - LaneIdx;
6499       if (StartIdx == 0)
6500         // The identity rotation isn't interesting, stop.
6501         return SDValue();
6502
6503       // If we found the tail of a vector the rotation must be the missing
6504       // front. If we found the head of a vector, it must be how much of the
6505       // head.
6506       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6507
6508       if (Rotation == 0)
6509         Rotation = CandidateRotation;
6510       else if (Rotation != CandidateRotation)
6511         // The rotations don't match, so we can't match this mask.
6512         return SDValue();
6513
6514       // Compute which value this mask is pointing at.
6515       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6516
6517       // Compute which of the two target values this index should be assigned
6518       // to. This reflects whether the high elements are remaining or the low
6519       // elements are remaining.
6520       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6521
6522       // Either set up this value if we've not encountered it before, or check
6523       // that it remains consistent.
6524       if (!TargetV)
6525         TargetV = MaskV;
6526       else if (TargetV != MaskV)
6527         // This may be a rotation, but it pulls from the inputs in some
6528         // unsupported interleaving.
6529         return SDValue();
6530     }
6531   }
6532
6533   // Check that we successfully analyzed the mask, and normalize the results.
6534   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6535   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6536   if (!Lo)
6537     Lo = Hi;
6538   else if (!Hi)
6539     Hi = Lo;
6540
6541   // The actual rotate instruction rotates bytes, so we need to scale the
6542   // rotation based on how many bytes are in the vector lane.
6543   int Scale = 16 / NumLaneElts;
6544
6545   // SSSE3 targets can use the palignr instruction.
6546   if (Subtarget->hasSSSE3()) {
6547     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6548     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6549     Lo = DAG.getNode(ISD::BITCAST, DL, AlignVT, Lo);
6550     Hi = DAG.getNode(ISD::BITCAST, DL, AlignVT, Hi);
6551
6552     return DAG.getNode(ISD::BITCAST, DL, VT,
6553                        DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6554                                    DAG.getConstant(Rotation * Scale, MVT::i8)));
6555   }
6556
6557   assert(VT.getSizeInBits() == 128 &&
6558          "Rotate-based lowering only supports 128-bit lowering!");
6559   assert(Mask.size() <= 16 &&
6560          "Can shuffle at most 16 bytes in a 128-bit vector!");
6561
6562   // Default SSE2 implementation
6563   int LoByteShift = 16 - Rotation * Scale;
6564   int HiByteShift = Rotation * Scale;
6565
6566   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6567   Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Lo);
6568   Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Hi);
6569
6570   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6571                                 DAG.getConstant(LoByteShift, MVT::i8));
6572   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6573                                 DAG.getConstant(HiByteShift, MVT::i8));
6574   return DAG.getNode(ISD::BITCAST, DL, VT,
6575                      DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6576 }
6577
6578 /// \brief Compute whether each element of a shuffle is zeroable.
6579 ///
6580 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6581 /// Either it is an undef element in the shuffle mask, the element of the input
6582 /// referenced is undef, or the element of the input referenced is known to be
6583 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6584 /// as many lanes with this technique as possible to simplify the remaining
6585 /// shuffle.
6586 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6587                                                      SDValue V1, SDValue V2) {
6588   SmallBitVector Zeroable(Mask.size(), false);
6589
6590   while (V1.getOpcode() == ISD::BITCAST)
6591     V1 = V1->getOperand(0);
6592   while (V2.getOpcode() == ISD::BITCAST)
6593     V2 = V2->getOperand(0);
6594
6595   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6596   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6597
6598   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6599     int M = Mask[i];
6600     // Handle the easy cases.
6601     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6602       Zeroable[i] = true;
6603       continue;
6604     }
6605
6606     // If this is an index into a build_vector node (which has the same number
6607     // of elements), dig out the input value and use it.
6608     SDValue V = M < Size ? V1 : V2;
6609     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6610       continue;
6611
6612     SDValue Input = V.getOperand(M % Size);
6613     // The UNDEF opcode check really should be dead code here, but not quite
6614     // worth asserting on (it isn't invalid, just unexpected).
6615     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6616       Zeroable[i] = true;
6617   }
6618
6619   return Zeroable;
6620 }
6621
6622 /// \brief Try to emit a bitmask instruction for a shuffle.
6623 ///
6624 /// This handles cases where we can model a blend exactly as a bitmask due to
6625 /// one of the inputs being zeroable.
6626 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6627                                            SDValue V2, ArrayRef<int> Mask,
6628                                            SelectionDAG &DAG) {
6629   MVT EltVT = VT.getScalarType();
6630   int NumEltBits = EltVT.getSizeInBits();
6631   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6632   SDValue Zero = DAG.getConstant(0, IntEltVT);
6633   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), IntEltVT);
6634   if (EltVT.isFloatingPoint()) {
6635     Zero = DAG.getNode(ISD::BITCAST, DL, EltVT, Zero);
6636     AllOnes = DAG.getNode(ISD::BITCAST, DL, EltVT, AllOnes);
6637   }
6638   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6639   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6640   SDValue V;
6641   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6642     if (Zeroable[i])
6643       continue;
6644     if (Mask[i] % Size != i)
6645       return SDValue(); // Not a blend.
6646     if (!V)
6647       V = Mask[i] < Size ? V1 : V2;
6648     else if (V != (Mask[i] < Size ? V1 : V2))
6649       return SDValue(); // Can only let one input through the mask.
6650
6651     VMaskOps[i] = AllOnes;
6652   }
6653   if (!V)
6654     return SDValue(); // No non-zeroable elements!
6655
6656   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6657   V = DAG.getNode(VT.isFloatingPoint()
6658                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6659                   DL, VT, V, VMask);
6660   return V;
6661 }
6662
6663 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6664 ///
6665 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6666 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6667 /// matches elements from one of the input vectors shuffled to the left or
6668 /// right with zeroable elements 'shifted in'. It handles both the strictly
6669 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6670 /// quad word lane.
6671 ///
6672 /// PSHL : (little-endian) left bit shift.
6673 /// [ zz, 0, zz,  2 ]
6674 /// [ -1, 4, zz, -1 ]
6675 /// PSRL : (little-endian) right bit shift.
6676 /// [  1, zz,  3, zz]
6677 /// [ -1, -1,  7, zz]
6678 /// PSLLDQ : (little-endian) left byte shift
6679 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6680 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6681 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6682 /// PSRLDQ : (little-endian) right byte shift
6683 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6684 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6685 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6686 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6687                                          SDValue V2, ArrayRef<int> Mask,
6688                                          SelectionDAG &DAG) {
6689   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6690
6691   int Size = Mask.size();
6692   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6693
6694   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6695     for (int i = 0; i < Size; i += Scale)
6696       for (int j = 0; j < Shift; ++j)
6697         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6698           return false;
6699
6700     return true;
6701   };
6702
6703   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6704     for (int i = 0; i != Size; i += Scale) {
6705       unsigned Pos = Left ? i + Shift : i;
6706       unsigned Low = Left ? i : i + Shift;
6707       unsigned Len = Scale - Shift;
6708       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6709                                       Low + (V == V1 ? 0 : Size)))
6710         return SDValue();
6711     }
6712
6713     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6714     bool ByteShift = ShiftEltBits > 64;
6715     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6716                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6717     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6718
6719     // Normalize the scale for byte shifts to still produce an i64 element
6720     // type.
6721     Scale = ByteShift ? Scale / 2 : Scale;
6722
6723     // We need to round trip through the appropriate type for the shift.
6724     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6725     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6726     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6727            "Illegal integer vector type");
6728     V = DAG.getNode(ISD::BITCAST, DL, ShiftVT, V);
6729
6730     V = DAG.getNode(OpCode, DL, ShiftVT, V, DAG.getConstant(ShiftAmt, MVT::i8));
6731     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6732   };
6733
6734   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6735   // keep doubling the size of the integer elements up to that. We can
6736   // then shift the elements of the integer vector by whole multiples of
6737   // their width within the elements of the larger integer vector. Test each
6738   // multiple to see if we can find a match with the moved element indices
6739   // and that the shifted in elements are all zeroable.
6740   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6741     for (int Shift = 1; Shift != Scale; ++Shift)
6742       for (bool Left : {true, false})
6743         if (CheckZeros(Shift, Scale, Left))
6744           for (SDValue V : {V1, V2})
6745             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6746               return Match;
6747
6748   // no match
6749   return SDValue();
6750 }
6751
6752 /// \brief Lower a vector shuffle as a zero or any extension.
6753 ///
6754 /// Given a specific number of elements, element bit width, and extension
6755 /// stride, produce either a zero or any extension based on the available
6756 /// features of the subtarget.
6757 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6758     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6759     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6760   assert(Scale > 1 && "Need a scale to extend.");
6761   int NumElements = VT.getVectorNumElements();
6762   int EltBits = VT.getScalarSizeInBits();
6763   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6764          "Only 8, 16, and 32 bit elements can be extended.");
6765   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6766
6767   // Found a valid zext mask! Try various lowering strategies based on the
6768   // input type and available ISA extensions.
6769   if (Subtarget->hasSSE41()) {
6770     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6771                                  NumElements / Scale);
6772     return DAG.getNode(ISD::BITCAST, DL, VT,
6773                        DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6774   }
6775
6776   // For any extends we can cheat for larger element sizes and use shuffle
6777   // instructions that can fold with a load and/or copy.
6778   if (AnyExt && EltBits == 32) {
6779     int PSHUFDMask[4] = {0, -1, 1, -1};
6780     return DAG.getNode(
6781         ISD::BITCAST, DL, VT,
6782         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6783                     DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6784                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
6785   }
6786   if (AnyExt && EltBits == 16 && Scale > 2) {
6787     int PSHUFDMask[4] = {0, -1, 0, -1};
6788     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6789                          DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6790                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG));
6791     int PSHUFHWMask[4] = {1, -1, -1, -1};
6792     return DAG.getNode(
6793         ISD::BITCAST, DL, VT,
6794         DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6795                     DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, InputV),
6796                     getV4X86ShuffleImm8ForMask(PSHUFHWMask, DAG)));
6797   }
6798
6799   // If this would require more than 2 unpack instructions to expand, use
6800   // pshufb when available. We can only use more than 2 unpack instructions
6801   // when zero extending i8 elements which also makes it easier to use pshufb.
6802   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6803     assert(NumElements == 16 && "Unexpected byte vector width!");
6804     SDValue PSHUFBMask[16];
6805     for (int i = 0; i < 16; ++i)
6806       PSHUFBMask[i] =
6807           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, MVT::i8);
6808     InputV = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, InputV);
6809     return DAG.getNode(ISD::BITCAST, DL, VT,
6810                        DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6811                                    DAG.getNode(ISD::BUILD_VECTOR, DL,
6812                                                MVT::v16i8, PSHUFBMask)));
6813   }
6814
6815   // Otherwise emit a sequence of unpacks.
6816   do {
6817     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6818     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6819                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6820     InputV = DAG.getNode(ISD::BITCAST, DL, InputVT, InputV);
6821     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6822     Scale /= 2;
6823     EltBits *= 2;
6824     NumElements /= 2;
6825   } while (Scale > 1);
6826   return DAG.getNode(ISD::BITCAST, DL, VT, InputV);
6827 }
6828
6829 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6830 ///
6831 /// This routine will try to do everything in its power to cleverly lower
6832 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6833 /// check for the profitability of this lowering,  it tries to aggressively
6834 /// match this pattern. It will use all of the micro-architectural details it
6835 /// can to emit an efficient lowering. It handles both blends with all-zero
6836 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6837 /// masking out later).
6838 ///
6839 /// The reason we have dedicated lowering for zext-style shuffles is that they
6840 /// are both incredibly common and often quite performance sensitive.
6841 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6842     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6843     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6844   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6845
6846   int Bits = VT.getSizeInBits();
6847   int NumElements = VT.getVectorNumElements();
6848   assert(VT.getScalarSizeInBits() <= 32 &&
6849          "Exceeds 32-bit integer zero extension limit");
6850   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6851
6852   // Define a helper function to check a particular ext-scale and lower to it if
6853   // valid.
6854   auto Lower = [&](int Scale) -> SDValue {
6855     SDValue InputV;
6856     bool AnyExt = true;
6857     for (int i = 0; i < NumElements; ++i) {
6858       if (Mask[i] == -1)
6859         continue; // Valid anywhere but doesn't tell us anything.
6860       if (i % Scale != 0) {
6861         // Each of the extended elements need to be zeroable.
6862         if (!Zeroable[i])
6863           return SDValue();
6864
6865         // We no longer are in the anyext case.
6866         AnyExt = false;
6867         continue;
6868       }
6869
6870       // Each of the base elements needs to be consecutive indices into the
6871       // same input vector.
6872       SDValue V = Mask[i] < NumElements ? V1 : V2;
6873       if (!InputV)
6874         InputV = V;
6875       else if (InputV != V)
6876         return SDValue(); // Flip-flopping inputs.
6877
6878       if (Mask[i] % NumElements != i / Scale)
6879         return SDValue(); // Non-consecutive strided elements.
6880     }
6881
6882     // If we fail to find an input, we have a zero-shuffle which should always
6883     // have already been handled.
6884     // FIXME: Maybe handle this here in case during blending we end up with one?
6885     if (!InputV)
6886       return SDValue();
6887
6888     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6889         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
6890   };
6891
6892   // The widest scale possible for extending is to a 64-bit integer.
6893   assert(Bits % 64 == 0 &&
6894          "The number of bits in a vector must be divisible by 64 on x86!");
6895   int NumExtElements = Bits / 64;
6896
6897   // Each iteration, try extending the elements half as much, but into twice as
6898   // many elements.
6899   for (; NumExtElements < NumElements; NumExtElements *= 2) {
6900     assert(NumElements % NumExtElements == 0 &&
6901            "The input vector size must be divisible by the extended size.");
6902     if (SDValue V = Lower(NumElements / NumExtElements))
6903       return V;
6904   }
6905
6906   // General extends failed, but 128-bit vectors may be able to use MOVQ.
6907   if (Bits != 128)
6908     return SDValue();
6909
6910   // Returns one of the source operands if the shuffle can be reduced to a
6911   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
6912   auto CanZExtLowHalf = [&]() {
6913     for (int i = NumElements / 2; i != NumElements; ++i)
6914       if (!Zeroable[i])
6915         return SDValue();
6916     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
6917       return V1;
6918     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
6919       return V2;
6920     return SDValue();
6921   };
6922
6923   if (SDValue V = CanZExtLowHalf()) {
6924     V = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V);
6925     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
6926     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6927   }
6928
6929   // No viable ext lowering found.
6930   return SDValue();
6931 }
6932
6933 /// \brief Try to get a scalar value for a specific element of a vector.
6934 ///
6935 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
6936 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
6937                                               SelectionDAG &DAG) {
6938   MVT VT = V.getSimpleValueType();
6939   MVT EltVT = VT.getVectorElementType();
6940   while (V.getOpcode() == ISD::BITCAST)
6941     V = V.getOperand(0);
6942   // If the bitcasts shift the element size, we can't extract an equivalent
6943   // element from it.
6944   MVT NewVT = V.getSimpleValueType();
6945   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
6946     return SDValue();
6947
6948   if (V.getOpcode() == ISD::BUILD_VECTOR ||
6949       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
6950     // Ensure the scalar operand is the same size as the destination.
6951     // FIXME: Add support for scalar truncation where possible.
6952     SDValue S = V.getOperand(Idx);
6953     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
6954       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
6955   }
6956
6957   return SDValue();
6958 }
6959
6960 /// \brief Helper to test for a load that can be folded with x86 shuffles.
6961 ///
6962 /// This is particularly important because the set of instructions varies
6963 /// significantly based on whether the operand is a load or not.
6964 static bool isShuffleFoldableLoad(SDValue V) {
6965   while (V.getOpcode() == ISD::BITCAST)
6966     V = V.getOperand(0);
6967
6968   return ISD::isNON_EXTLoad(V.getNode());
6969 }
6970
6971 /// \brief Try to lower insertion of a single element into a zero vector.
6972 ///
6973 /// This is a common pattern that we have especially efficient patterns to lower
6974 /// across all subtarget feature sets.
6975 static SDValue lowerVectorShuffleAsElementInsertion(
6976     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6977     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6978   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6979   MVT ExtVT = VT;
6980   MVT EltVT = VT.getVectorElementType();
6981
6982   int V2Index = std::find_if(Mask.begin(), Mask.end(),
6983                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
6984                 Mask.begin();
6985   bool IsV1Zeroable = true;
6986   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6987     if (i != V2Index && !Zeroable[i]) {
6988       IsV1Zeroable = false;
6989       break;
6990     }
6991
6992   // Check for a single input from a SCALAR_TO_VECTOR node.
6993   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
6994   // all the smarts here sunk into that routine. However, the current
6995   // lowering of BUILD_VECTOR makes that nearly impossible until the old
6996   // vector shuffle lowering is dead.
6997   if (SDValue V2S = getScalarValueForVectorElement(
6998           V2, Mask[V2Index] - Mask.size(), DAG)) {
6999     // We need to zext the scalar if it is smaller than an i32.
7000     V2S = DAG.getNode(ISD::BITCAST, DL, EltVT, V2S);
7001     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7002       // Using zext to expand a narrow element won't work for non-zero
7003       // insertions.
7004       if (!IsV1Zeroable)
7005         return SDValue();
7006
7007       // Zero-extend directly to i32.
7008       ExtVT = MVT::v4i32;
7009       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7010     }
7011     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7012   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7013              EltVT == MVT::i16) {
7014     // Either not inserting from the low element of the input or the input
7015     // element size is too small to use VZEXT_MOVL to clear the high bits.
7016     return SDValue();
7017   }
7018
7019   if (!IsV1Zeroable) {
7020     // If V1 can't be treated as a zero vector we have fewer options to lower
7021     // this. We can't support integer vectors or non-zero targets cheaply, and
7022     // the V1 elements can't be permuted in any way.
7023     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7024     if (!VT.isFloatingPoint() || V2Index != 0)
7025       return SDValue();
7026     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7027     V1Mask[V2Index] = -1;
7028     if (!isNoopShuffleMask(V1Mask))
7029       return SDValue();
7030     // This is essentially a special case blend operation, but if we have
7031     // general purpose blend operations, they are always faster. Bail and let
7032     // the rest of the lowering handle these as blends.
7033     if (Subtarget->hasSSE41())
7034       return SDValue();
7035
7036     // Otherwise, use MOVSD or MOVSS.
7037     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7038            "Only two types of floating point element types to handle!");
7039     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7040                        ExtVT, V1, V2);
7041   }
7042
7043   // This lowering only works for the low element with floating point vectors.
7044   if (VT.isFloatingPoint() && V2Index != 0)
7045     return SDValue();
7046
7047   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7048   if (ExtVT != VT)
7049     V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
7050
7051   if (V2Index != 0) {
7052     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7053     // the desired position. Otherwise it is more efficient to do a vector
7054     // shift left. We know that we can do a vector shift left because all
7055     // the inputs are zero.
7056     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7057       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7058       V2Shuffle[V2Index] = 0;
7059       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7060     } else {
7061       V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V2);
7062       V2 = DAG.getNode(
7063           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7064           DAG.getConstant(
7065               V2Index * EltVT.getSizeInBits()/8,
7066               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
7067       V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
7068     }
7069   }
7070   return V2;
7071 }
7072
7073 /// \brief Try to lower broadcast of a single element.
7074 ///
7075 /// For convenience, this code also bundles all of the subtarget feature set
7076 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7077 /// a convenient way to factor it out.
7078 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7079                                              ArrayRef<int> Mask,
7080                                              const X86Subtarget *Subtarget,
7081                                              SelectionDAG &DAG) {
7082   if (!Subtarget->hasAVX())
7083     return SDValue();
7084   if (VT.isInteger() && !Subtarget->hasAVX2())
7085     return SDValue();
7086
7087   // Check that the mask is a broadcast.
7088   int BroadcastIdx = -1;
7089   for (int M : Mask)
7090     if (M >= 0 && BroadcastIdx == -1)
7091       BroadcastIdx = M;
7092     else if (M >= 0 && M != BroadcastIdx)
7093       return SDValue();
7094
7095   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7096                                             "a sorted mask where the broadcast "
7097                                             "comes from V1.");
7098
7099   // Go up the chain of (vector) values to find a scalar load that we can
7100   // combine with the broadcast.
7101   for (;;) {
7102     switch (V.getOpcode()) {
7103     case ISD::CONCAT_VECTORS: {
7104       int OperandSize = Mask.size() / V.getNumOperands();
7105       V = V.getOperand(BroadcastIdx / OperandSize);
7106       BroadcastIdx %= OperandSize;
7107       continue;
7108     }
7109
7110     case ISD::INSERT_SUBVECTOR: {
7111       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7112       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7113       if (!ConstantIdx)
7114         break;
7115
7116       int BeginIdx = (int)ConstantIdx->getZExtValue();
7117       int EndIdx =
7118           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7119       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7120         BroadcastIdx -= BeginIdx;
7121         V = VInner;
7122       } else {
7123         V = VOuter;
7124       }
7125       continue;
7126     }
7127     }
7128     break;
7129   }
7130
7131   // Check if this is a broadcast of a scalar. We special case lowering
7132   // for scalars so that we can more effectively fold with loads.
7133   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7134       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7135     V = V.getOperand(BroadcastIdx);
7136
7137     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7138     // Only AVX2 has register broadcasts.
7139     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7140       return SDValue();
7141   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7142     // We can't broadcast from a vector register without AVX2, and we can only
7143     // broadcast from the zero-element of a vector register.
7144     return SDValue();
7145   }
7146
7147   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7148 }
7149
7150 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7151 // INSERTPS when the V1 elements are already in the correct locations
7152 // because otherwise we can just always use two SHUFPS instructions which
7153 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7154 // perform INSERTPS if a single V1 element is out of place and all V2
7155 // elements are zeroable.
7156 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7157                                             ArrayRef<int> Mask,
7158                                             SelectionDAG &DAG) {
7159   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7160   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7161   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7162   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7163
7164   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7165
7166   unsigned ZMask = 0;
7167   int V1DstIndex = -1;
7168   int V2DstIndex = -1;
7169   bool V1UsedInPlace = false;
7170
7171   for (int i = 0; i < 4; ++i) {
7172     // Synthesize a zero mask from the zeroable elements (includes undefs).
7173     if (Zeroable[i]) {
7174       ZMask |= 1 << i;
7175       continue;
7176     }
7177
7178     // Flag if we use any V1 inputs in place.
7179     if (i == Mask[i]) {
7180       V1UsedInPlace = true;
7181       continue;
7182     }
7183
7184     // We can only insert a single non-zeroable element.
7185     if (V1DstIndex != -1 || V2DstIndex != -1)
7186       return SDValue();
7187
7188     if (Mask[i] < 4) {
7189       // V1 input out of place for insertion.
7190       V1DstIndex = i;
7191     } else {
7192       // V2 input for insertion.
7193       V2DstIndex = i;
7194     }
7195   }
7196
7197   // Don't bother if we have no (non-zeroable) element for insertion.
7198   if (V1DstIndex == -1 && V2DstIndex == -1)
7199     return SDValue();
7200
7201   // Determine element insertion src/dst indices. The src index is from the
7202   // start of the inserted vector, not the start of the concatenated vector.
7203   unsigned V2SrcIndex = 0;
7204   if (V1DstIndex != -1) {
7205     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7206     // and don't use the original V2 at all.
7207     V2SrcIndex = Mask[V1DstIndex];
7208     V2DstIndex = V1DstIndex;
7209     V2 = V1;
7210   } else {
7211     V2SrcIndex = Mask[V2DstIndex] - 4;
7212   }
7213
7214   // If no V1 inputs are used in place, then the result is created only from
7215   // the zero mask and the V2 insertion - so remove V1 dependency.
7216   if (!V1UsedInPlace)
7217     V1 = DAG.getUNDEF(MVT::v4f32);
7218
7219   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7220   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7221
7222   // Insert the V2 element into the desired position.
7223   SDLoc DL(Op);
7224   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7225                      DAG.getConstant(InsertPSMask, MVT::i8));
7226 }
7227
7228 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7229 /// UNPCK instruction.
7230 ///
7231 /// This specifically targets cases where we end up with alternating between
7232 /// the two inputs, and so can permute them into something that feeds a single
7233 /// UNPCK instruction. Note that this routine only targets integer vectors
7234 /// because for floating point vectors we have a generalized SHUFPS lowering
7235 /// strategy that handles everything that doesn't *exactly* match an unpack,
7236 /// making this clever lowering unnecessary.
7237 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7238                                           SDValue V2, ArrayRef<int> Mask,
7239                                           SelectionDAG &DAG) {
7240   assert(!VT.isFloatingPoint() &&
7241          "This routine only supports integer vectors.");
7242   assert(!isSingleInputShuffleMask(Mask) &&
7243          "This routine should only be used when blending two inputs.");
7244   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7245
7246   int Size = Mask.size();
7247
7248   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7249     return M >= 0 && M % Size < Size / 2;
7250   });
7251   int NumHiInputs = std::count_if(
7252       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7253
7254   bool UnpackLo = NumLoInputs >= NumHiInputs;
7255
7256   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7257     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7258     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7259
7260     for (int i = 0; i < Size; ++i) {
7261       if (Mask[i] < 0)
7262         continue;
7263
7264       // Each element of the unpack contains Scale elements from this mask.
7265       int UnpackIdx = i / Scale;
7266
7267       // We only handle the case where V1 feeds the first slots of the unpack.
7268       // We rely on canonicalization to ensure this is the case.
7269       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7270         return SDValue();
7271
7272       // Setup the mask for this input. The indexing is tricky as we have to
7273       // handle the unpack stride.
7274       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7275       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7276           Mask[i] % Size;
7277     }
7278
7279     // If we will have to shuffle both inputs to use the unpack, check whether
7280     // we can just unpack first and shuffle the result. If so, skip this unpack.
7281     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7282         !isNoopShuffleMask(V2Mask))
7283       return SDValue();
7284
7285     // Shuffle the inputs into place.
7286     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7287     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7288
7289     // Cast the inputs to the type we will use to unpack them.
7290     V1 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V1);
7291     V2 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V2);
7292
7293     // Unpack the inputs and cast the result back to the desired type.
7294     return DAG.getNode(ISD::BITCAST, DL, VT,
7295                        DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH,
7296                                    DL, UnpackVT, V1, V2));
7297   };
7298
7299   // We try each unpack from the largest to the smallest to try and find one
7300   // that fits this mask.
7301   int OrigNumElements = VT.getVectorNumElements();
7302   int OrigScalarSize = VT.getScalarSizeInBits();
7303   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7304     int Scale = ScalarSize / OrigScalarSize;
7305     int NumElements = OrigNumElements / Scale;
7306     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7307     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7308       return Unpack;
7309   }
7310
7311   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7312   // initial unpack.
7313   if (NumLoInputs == 0 || NumHiInputs == 0) {
7314     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7315            "We have to have *some* inputs!");
7316     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7317
7318     // FIXME: We could consider the total complexity of the permute of each
7319     // possible unpacking. Or at the least we should consider how many
7320     // half-crossings are created.
7321     // FIXME: We could consider commuting the unpacks.
7322
7323     SmallVector<int, 32> PermMask;
7324     PermMask.assign(Size, -1);
7325     for (int i = 0; i < Size; ++i) {
7326       if (Mask[i] < 0)
7327         continue;
7328
7329       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7330
7331       PermMask[i] =
7332           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7333     }
7334     return DAG.getVectorShuffle(
7335         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7336                             DL, VT, V1, V2),
7337         DAG.getUNDEF(VT), PermMask);
7338   }
7339
7340   return SDValue();
7341 }
7342
7343 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7344 ///
7345 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7346 /// support for floating point shuffles but not integer shuffles. These
7347 /// instructions will incur a domain crossing penalty on some chips though so
7348 /// it is better to avoid lowering through this for integer vectors where
7349 /// possible.
7350 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7351                                        const X86Subtarget *Subtarget,
7352                                        SelectionDAG &DAG) {
7353   SDLoc DL(Op);
7354   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7355   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7356   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7357   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7358   ArrayRef<int> Mask = SVOp->getMask();
7359   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7360
7361   if (isSingleInputShuffleMask(Mask)) {
7362     // Use low duplicate instructions for masks that match their pattern.
7363     if (Subtarget->hasSSE3())
7364       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7365         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7366
7367     // Straight shuffle of a single input vector. Simulate this by using the
7368     // single input as both of the "inputs" to this instruction..
7369     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7370
7371     if (Subtarget->hasAVX()) {
7372       // If we have AVX, we can use VPERMILPS which will allow folding a load
7373       // into the shuffle.
7374       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7375                          DAG.getConstant(SHUFPDMask, MVT::i8));
7376     }
7377
7378     return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V1,
7379                        DAG.getConstant(SHUFPDMask, MVT::i8));
7380   }
7381   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7382   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7383
7384   // If we have a single input, insert that into V1 if we can do so cheaply.
7385   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7386     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7387             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7388       return Insertion;
7389     // Try inverting the insertion since for v2 masks it is easy to do and we
7390     // can't reliably sort the mask one way or the other.
7391     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7392                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7393     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7394             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7395       return Insertion;
7396   }
7397
7398   // Try to use one of the special instruction patterns to handle two common
7399   // blend patterns if a zero-blend above didn't work.
7400   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7401       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7402     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7403       // We can either use a special instruction to load over the low double or
7404       // to move just the low double.
7405       return DAG.getNode(
7406           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7407           DL, MVT::v2f64, V2,
7408           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7409
7410   if (Subtarget->hasSSE41())
7411     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7412                                                   Subtarget, DAG))
7413       return Blend;
7414
7415   // Use dedicated unpack instructions for masks that match their pattern.
7416   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7417     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7418   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7419     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7420
7421   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7422   return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V2,
7423                      DAG.getConstant(SHUFPDMask, MVT::i8));
7424 }
7425
7426 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7427 ///
7428 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7429 /// the integer unit to minimize domain crossing penalties. However, for blends
7430 /// it falls back to the floating point shuffle operation with appropriate bit
7431 /// casting.
7432 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7433                                        const X86Subtarget *Subtarget,
7434                                        SelectionDAG &DAG) {
7435   SDLoc DL(Op);
7436   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7437   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7438   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7439   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7440   ArrayRef<int> Mask = SVOp->getMask();
7441   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7442
7443   if (isSingleInputShuffleMask(Mask)) {
7444     // Check for being able to broadcast a single element.
7445     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7446                                                           Mask, Subtarget, DAG))
7447       return Broadcast;
7448
7449     // Straight shuffle of a single input vector. For everything from SSE2
7450     // onward this has a single fast instruction with no scary immediates.
7451     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7452     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V1);
7453     int WidenedMask[4] = {
7454         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7455         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7456     return DAG.getNode(
7457         ISD::BITCAST, DL, MVT::v2i64,
7458         DAG.getNode(X86ISD::PSHUFD, SDLoc(Op), MVT::v4i32, V1,
7459                     getV4X86ShuffleImm8ForMask(WidenedMask, DAG)));
7460   }
7461   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7462   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7463   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7464   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7465
7466   // If we have a blend of two PACKUS operations an the blend aligns with the
7467   // low and half halves, we can just merge the PACKUS operations. This is
7468   // particularly important as it lets us merge shuffles that this routine itself
7469   // creates.
7470   auto GetPackNode = [](SDValue V) {
7471     while (V.getOpcode() == ISD::BITCAST)
7472       V = V.getOperand(0);
7473
7474     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7475   };
7476   if (SDValue V1Pack = GetPackNode(V1))
7477     if (SDValue V2Pack = GetPackNode(V2))
7478       return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7479                          DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7480                                      Mask[0] == 0 ? V1Pack.getOperand(0)
7481                                                   : V1Pack.getOperand(1),
7482                                      Mask[1] == 2 ? V2Pack.getOperand(0)
7483                                                   : V2Pack.getOperand(1)));
7484
7485   // Try to use shift instructions.
7486   if (SDValue Shift =
7487           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7488     return Shift;
7489
7490   // When loading a scalar and then shuffling it into a vector we can often do
7491   // the insertion cheaply.
7492   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7493           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7494     return Insertion;
7495   // Try inverting the insertion since for v2 masks it is easy to do and we
7496   // can't reliably sort the mask one way or the other.
7497   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7498   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7499           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7500     return Insertion;
7501
7502   // We have different paths for blend lowering, but they all must use the
7503   // *exact* same predicate.
7504   bool IsBlendSupported = Subtarget->hasSSE41();
7505   if (IsBlendSupported)
7506     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7507                                                   Subtarget, DAG))
7508       return Blend;
7509
7510   // Use dedicated unpack instructions for masks that match their pattern.
7511   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7512     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7513   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7514     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7515
7516   // Try to use byte rotation instructions.
7517   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7518   if (Subtarget->hasSSSE3())
7519     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7520             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7521       return Rotate;
7522
7523   // If we have direct support for blends, we should lower by decomposing into
7524   // a permute. That will be faster than the domain cross.
7525   if (IsBlendSupported)
7526     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7527                                                       Mask, DAG);
7528
7529   // We implement this with SHUFPD which is pretty lame because it will likely
7530   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7531   // However, all the alternatives are still more cycles and newer chips don't
7532   // have this problem. It would be really nice if x86 had better shuffles here.
7533   V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V1);
7534   V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V2);
7535   return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7536                      DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7537 }
7538
7539 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7540 ///
7541 /// This is used to disable more specialized lowerings when the shufps lowering
7542 /// will happen to be efficient.
7543 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7544   // This routine only handles 128-bit shufps.
7545   assert(Mask.size() == 4 && "Unsupported mask size!");
7546
7547   // To lower with a single SHUFPS we need to have the low half and high half
7548   // each requiring a single input.
7549   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7550     return false;
7551   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7552     return false;
7553
7554   return true;
7555 }
7556
7557 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7558 ///
7559 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7560 /// It makes no assumptions about whether this is the *best* lowering, it simply
7561 /// uses it.
7562 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7563                                             ArrayRef<int> Mask, SDValue V1,
7564                                             SDValue V2, SelectionDAG &DAG) {
7565   SDValue LowV = V1, HighV = V2;
7566   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7567
7568   int NumV2Elements =
7569       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7570
7571   if (NumV2Elements == 1) {
7572     int V2Index =
7573         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7574         Mask.begin();
7575
7576     // Compute the index adjacent to V2Index and in the same half by toggling
7577     // the low bit.
7578     int V2AdjIndex = V2Index ^ 1;
7579
7580     if (Mask[V2AdjIndex] == -1) {
7581       // Handles all the cases where we have a single V2 element and an undef.
7582       // This will only ever happen in the high lanes because we commute the
7583       // vector otherwise.
7584       if (V2Index < 2)
7585         std::swap(LowV, HighV);
7586       NewMask[V2Index] -= 4;
7587     } else {
7588       // Handle the case where the V2 element ends up adjacent to a V1 element.
7589       // To make this work, blend them together as the first step.
7590       int V1Index = V2AdjIndex;
7591       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7592       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7593                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7594
7595       // Now proceed to reconstruct the final blend as we have the necessary
7596       // high or low half formed.
7597       if (V2Index < 2) {
7598         LowV = V2;
7599         HighV = V1;
7600       } else {
7601         HighV = V2;
7602       }
7603       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7604       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7605     }
7606   } else if (NumV2Elements == 2) {
7607     if (Mask[0] < 4 && Mask[1] < 4) {
7608       // Handle the easy case where we have V1 in the low lanes and V2 in the
7609       // high lanes.
7610       NewMask[2] -= 4;
7611       NewMask[3] -= 4;
7612     } else if (Mask[2] < 4 && Mask[3] < 4) {
7613       // We also handle the reversed case because this utility may get called
7614       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7615       // arrange things in the right direction.
7616       NewMask[0] -= 4;
7617       NewMask[1] -= 4;
7618       HighV = V1;
7619       LowV = V2;
7620     } else {
7621       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7622       // trying to place elements directly, just blend them and set up the final
7623       // shuffle to place them.
7624
7625       // The first two blend mask elements are for V1, the second two are for
7626       // V2.
7627       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7628                           Mask[2] < 4 ? Mask[2] : Mask[3],
7629                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7630                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7631       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7632                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7633
7634       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7635       // a blend.
7636       LowV = HighV = V1;
7637       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7638       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7639       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7640       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7641     }
7642   }
7643   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7644                      getV4X86ShuffleImm8ForMask(NewMask, DAG));
7645 }
7646
7647 /// \brief Lower 4-lane 32-bit floating point shuffles.
7648 ///
7649 /// Uses instructions exclusively from the floating point unit to minimize
7650 /// domain crossing penalties, as these are sufficient to implement all v4f32
7651 /// shuffles.
7652 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7653                                        const X86Subtarget *Subtarget,
7654                                        SelectionDAG &DAG) {
7655   SDLoc DL(Op);
7656   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7657   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7658   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7659   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7660   ArrayRef<int> Mask = SVOp->getMask();
7661   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7662
7663   int NumV2Elements =
7664       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7665
7666   if (NumV2Elements == 0) {
7667     // Check for being able to broadcast a single element.
7668     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7669                                                           Mask, Subtarget, DAG))
7670       return Broadcast;
7671
7672     // Use even/odd duplicate instructions for masks that match their pattern.
7673     if (Subtarget->hasSSE3()) {
7674       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7675         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7676       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7677         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7678     }
7679
7680     if (Subtarget->hasAVX()) {
7681       // If we have AVX, we can use VPERMILPS which will allow folding a load
7682       // into the shuffle.
7683       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7684                          getV4X86ShuffleImm8ForMask(Mask, DAG));
7685     }
7686
7687     // Otherwise, use a straight shuffle of a single input vector. We pass the
7688     // input vector to both operands to simulate this with a SHUFPS.
7689     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7690                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7691   }
7692
7693   // There are special ways we can lower some single-element blends. However, we
7694   // have custom ways we can lower more complex single-element blends below that
7695   // we defer to if both this and BLENDPS fail to match, so restrict this to
7696   // when the V2 input is targeting element 0 of the mask -- that is the fast
7697   // case here.
7698   if (NumV2Elements == 1 && Mask[0] >= 4)
7699     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7700                                                          Mask, Subtarget, DAG))
7701       return V;
7702
7703   if (Subtarget->hasSSE41()) {
7704     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7705                                                   Subtarget, DAG))
7706       return Blend;
7707
7708     // Use INSERTPS if we can complete the shuffle efficiently.
7709     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7710       return V;
7711
7712     if (!isSingleSHUFPSMask(Mask))
7713       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7714               DL, MVT::v4f32, V1, V2, Mask, DAG))
7715         return BlendPerm;
7716   }
7717
7718   // Use dedicated unpack instructions for masks that match their pattern.
7719   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7720     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7721   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7722     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7723   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7724     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7725   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7726     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7727
7728   // Otherwise fall back to a SHUFPS lowering strategy.
7729   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7730 }
7731
7732 /// \brief Lower 4-lane i32 vector shuffles.
7733 ///
7734 /// We try to handle these with integer-domain shuffles where we can, but for
7735 /// blends we use the floating point domain blend instructions.
7736 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7737                                        const X86Subtarget *Subtarget,
7738                                        SelectionDAG &DAG) {
7739   SDLoc DL(Op);
7740   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7741   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7742   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7743   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7744   ArrayRef<int> Mask = SVOp->getMask();
7745   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7746
7747   // Whenever we can lower this as a zext, that instruction is strictly faster
7748   // than any alternative. It also allows us to fold memory operands into the
7749   // shuffle in many cases.
7750   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7751                                                          Mask, Subtarget, DAG))
7752     return ZExt;
7753
7754   int NumV2Elements =
7755       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7756
7757   if (NumV2Elements == 0) {
7758     // Check for being able to broadcast a single element.
7759     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7760                                                           Mask, Subtarget, DAG))
7761       return Broadcast;
7762
7763     // Straight shuffle of a single input vector. For everything from SSE2
7764     // onward this has a single fast instruction with no scary immediates.
7765     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7766     // but we aren't actually going to use the UNPCK instruction because doing
7767     // so prevents folding a load into this instruction or making a copy.
7768     const int UnpackLoMask[] = {0, 0, 1, 1};
7769     const int UnpackHiMask[] = {2, 2, 3, 3};
7770     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7771       Mask = UnpackLoMask;
7772     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7773       Mask = UnpackHiMask;
7774
7775     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7776                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7777   }
7778
7779   // Try to use shift instructions.
7780   if (SDValue Shift =
7781           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7782     return Shift;
7783
7784   // There are special ways we can lower some single-element blends.
7785   if (NumV2Elements == 1)
7786     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7787                                                          Mask, Subtarget, DAG))
7788       return V;
7789
7790   // We have different paths for blend lowering, but they all must use the
7791   // *exact* same predicate.
7792   bool IsBlendSupported = Subtarget->hasSSE41();
7793   if (IsBlendSupported)
7794     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7795                                                   Subtarget, DAG))
7796       return Blend;
7797
7798   if (SDValue Masked =
7799           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7800     return Masked;
7801
7802   // Use dedicated unpack instructions for masks that match their pattern.
7803   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7804     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7805   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7806     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7807   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7808     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7809   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7810     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7811
7812   // Try to use byte rotation instructions.
7813   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7814   if (Subtarget->hasSSSE3())
7815     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7816             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7817       return Rotate;
7818
7819   // If we have direct support for blends, we should lower by decomposing into
7820   // a permute. That will be faster than the domain cross.
7821   if (IsBlendSupported)
7822     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7823                                                       Mask, DAG);
7824
7825   // Try to lower by permuting the inputs into an unpack instruction.
7826   if (SDValue Unpack =
7827           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7828     return Unpack;
7829
7830   // We implement this with SHUFPS because it can blend from two vectors.
7831   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7832   // up the inputs, bypassing domain shift penalties that we would encur if we
7833   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7834   // relevant.
7835   return DAG.getNode(ISD::BITCAST, DL, MVT::v4i32,
7836                      DAG.getVectorShuffle(
7837                          MVT::v4f32, DL,
7838                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V1),
7839                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V2), Mask));
7840 }
7841
7842 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7843 /// shuffle lowering, and the most complex part.
7844 ///
7845 /// The lowering strategy is to try to form pairs of input lanes which are
7846 /// targeted at the same half of the final vector, and then use a dword shuffle
7847 /// to place them onto the right half, and finally unpack the paired lanes into
7848 /// their final position.
7849 ///
7850 /// The exact breakdown of how to form these dword pairs and align them on the
7851 /// correct sides is really tricky. See the comments within the function for
7852 /// more of the details.
7853 ///
7854 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
7855 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
7856 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
7857 /// vector, form the analogous 128-bit 8-element Mask.
7858 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
7859     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
7860     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7861   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
7862   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
7863
7864   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
7865   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
7866   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
7867
7868   SmallVector<int, 4> LoInputs;
7869   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
7870                [](int M) { return M >= 0; });
7871   std::sort(LoInputs.begin(), LoInputs.end());
7872   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
7873   SmallVector<int, 4> HiInputs;
7874   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
7875                [](int M) { return M >= 0; });
7876   std::sort(HiInputs.begin(), HiInputs.end());
7877   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
7878   int NumLToL =
7879       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
7880   int NumHToL = LoInputs.size() - NumLToL;
7881   int NumLToH =
7882       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
7883   int NumHToH = HiInputs.size() - NumLToH;
7884   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
7885   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
7886   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
7887   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
7888
7889   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
7890   // such inputs we can swap two of the dwords across the half mark and end up
7891   // with <=2 inputs to each half in each half. Once there, we can fall through
7892   // to the generic code below. For example:
7893   //
7894   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7895   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
7896   //
7897   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
7898   // and an existing 2-into-2 on the other half. In this case we may have to
7899   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
7900   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
7901   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
7902   // because any other situation (including a 3-into-1 or 1-into-3 in the other
7903   // half than the one we target for fixing) will be fixed when we re-enter this
7904   // path. We will also combine away any sequence of PSHUFD instructions that
7905   // result into a single instruction. Here is an example of the tricky case:
7906   //
7907   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7908   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
7909   //
7910   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
7911   //
7912   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
7913   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
7914   //
7915   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
7916   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
7917   //
7918   // The result is fine to be handled by the generic logic.
7919   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
7920                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
7921                           int AOffset, int BOffset) {
7922     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
7923            "Must call this with A having 3 or 1 inputs from the A half.");
7924     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
7925            "Must call this with B having 1 or 3 inputs from the B half.");
7926     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
7927            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
7928
7929     // Compute the index of dword with only one word among the three inputs in
7930     // a half by taking the sum of the half with three inputs and subtracting
7931     // the sum of the actual three inputs. The difference is the remaining
7932     // slot.
7933     int ADWord, BDWord;
7934     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
7935     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
7936     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
7937     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
7938     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
7939     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
7940     int TripleNonInputIdx =
7941         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
7942     TripleDWord = TripleNonInputIdx / 2;
7943
7944     // We use xor with one to compute the adjacent DWord to whichever one the
7945     // OneInput is in.
7946     OneInputDWord = (OneInput / 2) ^ 1;
7947
7948     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
7949     // and BToA inputs. If there is also such a problem with the BToB and AToB
7950     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
7951     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
7952     // is essential that we don't *create* a 3<-1 as then we might oscillate.
7953     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
7954       // Compute how many inputs will be flipped by swapping these DWords. We
7955       // need
7956       // to balance this to ensure we don't form a 3-1 shuffle in the other
7957       // half.
7958       int NumFlippedAToBInputs =
7959           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
7960           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
7961       int NumFlippedBToBInputs =
7962           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
7963           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
7964       if ((NumFlippedAToBInputs == 1 &&
7965            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
7966           (NumFlippedBToBInputs == 1 &&
7967            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
7968         // We choose whether to fix the A half or B half based on whether that
7969         // half has zero flipped inputs. At zero, we may not be able to fix it
7970         // with that half. We also bias towards fixing the B half because that
7971         // will more commonly be the high half, and we have to bias one way.
7972         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
7973                                                        ArrayRef<int> Inputs) {
7974           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
7975           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
7976                                          PinnedIdx ^ 1) != Inputs.end();
7977           // Determine whether the free index is in the flipped dword or the
7978           // unflipped dword based on where the pinned index is. We use this bit
7979           // in an xor to conditionally select the adjacent dword.
7980           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
7981           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
7982                                              FixFreeIdx) != Inputs.end();
7983           if (IsFixIdxInput == IsFixFreeIdxInput)
7984             FixFreeIdx += 1;
7985           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
7986                                         FixFreeIdx) != Inputs.end();
7987           assert(IsFixIdxInput != IsFixFreeIdxInput &&
7988                  "We need to be changing the number of flipped inputs!");
7989           int PSHUFHalfMask[] = {0, 1, 2, 3};
7990           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
7991           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
7992                           MVT::v8i16, V,
7993                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DAG));
7994
7995           for (int &M : Mask)
7996             if (M != -1 && M == FixIdx)
7997               M = FixFreeIdx;
7998             else if (M != -1 && M == FixFreeIdx)
7999               M = FixIdx;
8000         };
8001         if (NumFlippedBToBInputs != 0) {
8002           int BPinnedIdx =
8003               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8004           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8005         } else {
8006           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8007           int APinnedIdx =
8008               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8009           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8010         }
8011       }
8012     }
8013
8014     int PSHUFDMask[] = {0, 1, 2, 3};
8015     PSHUFDMask[ADWord] = BDWord;
8016     PSHUFDMask[BDWord] = ADWord;
8017     V = DAG.getNode(ISD::BITCAST, DL, VT,
8018                     DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT,
8019                                 DAG.getNode(ISD::BITCAST, DL, PSHUFDVT, V),
8020                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
8021
8022     // Adjust the mask to match the new locations of A and B.
8023     for (int &M : Mask)
8024       if (M != -1 && M/2 == ADWord)
8025         M = 2 * BDWord + M % 2;
8026       else if (M != -1 && M/2 == BDWord)
8027         M = 2 * ADWord + M % 2;
8028
8029     // Recurse back into this routine to re-compute state now that this isn't
8030     // a 3 and 1 problem.
8031     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8032                                                      DAG);
8033   };
8034   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8035     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8036   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8037     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8038
8039   // At this point there are at most two inputs to the low and high halves from
8040   // each half. That means the inputs can always be grouped into dwords and
8041   // those dwords can then be moved to the correct half with a dword shuffle.
8042   // We use at most one low and one high word shuffle to collect these paired
8043   // inputs into dwords, and finally a dword shuffle to place them.
8044   int PSHUFLMask[4] = {-1, -1, -1, -1};
8045   int PSHUFHMask[4] = {-1, -1, -1, -1};
8046   int PSHUFDMask[4] = {-1, -1, -1, -1};
8047
8048   // First fix the masks for all the inputs that are staying in their
8049   // original halves. This will then dictate the targets of the cross-half
8050   // shuffles.
8051   auto fixInPlaceInputs =
8052       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8053                     MutableArrayRef<int> SourceHalfMask,
8054                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8055     if (InPlaceInputs.empty())
8056       return;
8057     if (InPlaceInputs.size() == 1) {
8058       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8059           InPlaceInputs[0] - HalfOffset;
8060       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8061       return;
8062     }
8063     if (IncomingInputs.empty()) {
8064       // Just fix all of the in place inputs.
8065       for (int Input : InPlaceInputs) {
8066         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8067         PSHUFDMask[Input / 2] = Input / 2;
8068       }
8069       return;
8070     }
8071
8072     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8073     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8074         InPlaceInputs[0] - HalfOffset;
8075     // Put the second input next to the first so that they are packed into
8076     // a dword. We find the adjacent index by toggling the low bit.
8077     int AdjIndex = InPlaceInputs[0] ^ 1;
8078     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8079     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8080     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8081   };
8082   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8083   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8084
8085   // Now gather the cross-half inputs and place them into a free dword of
8086   // their target half.
8087   // FIXME: This operation could almost certainly be simplified dramatically to
8088   // look more like the 3-1 fixing operation.
8089   auto moveInputsToRightHalf = [&PSHUFDMask](
8090       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8091       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8092       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8093       int DestOffset) {
8094     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8095       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8096     };
8097     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8098                                                int Word) {
8099       int LowWord = Word & ~1;
8100       int HighWord = Word | 1;
8101       return isWordClobbered(SourceHalfMask, LowWord) ||
8102              isWordClobbered(SourceHalfMask, HighWord);
8103     };
8104
8105     if (IncomingInputs.empty())
8106       return;
8107
8108     if (ExistingInputs.empty()) {
8109       // Map any dwords with inputs from them into the right half.
8110       for (int Input : IncomingInputs) {
8111         // If the source half mask maps over the inputs, turn those into
8112         // swaps and use the swapped lane.
8113         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8114           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8115             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8116                 Input - SourceOffset;
8117             // We have to swap the uses in our half mask in one sweep.
8118             for (int &M : HalfMask)
8119               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8120                 M = Input;
8121               else if (M == Input)
8122                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8123           } else {
8124             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8125                        Input - SourceOffset &&
8126                    "Previous placement doesn't match!");
8127           }
8128           // Note that this correctly re-maps both when we do a swap and when
8129           // we observe the other side of the swap above. We rely on that to
8130           // avoid swapping the members of the input list directly.
8131           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8132         }
8133
8134         // Map the input's dword into the correct half.
8135         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8136           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8137         else
8138           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8139                      Input / 2 &&
8140                  "Previous placement doesn't match!");
8141       }
8142
8143       // And just directly shift any other-half mask elements to be same-half
8144       // as we will have mirrored the dword containing the element into the
8145       // same position within that half.
8146       for (int &M : HalfMask)
8147         if (M >= SourceOffset && M < SourceOffset + 4) {
8148           M = M - SourceOffset + DestOffset;
8149           assert(M >= 0 && "This should never wrap below zero!");
8150         }
8151       return;
8152     }
8153
8154     // Ensure we have the input in a viable dword of its current half. This
8155     // is particularly tricky because the original position may be clobbered
8156     // by inputs being moved and *staying* in that half.
8157     if (IncomingInputs.size() == 1) {
8158       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8159         int InputFixed = std::find(std::begin(SourceHalfMask),
8160                                    std::end(SourceHalfMask), -1) -
8161                          std::begin(SourceHalfMask) + SourceOffset;
8162         SourceHalfMask[InputFixed - SourceOffset] =
8163             IncomingInputs[0] - SourceOffset;
8164         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8165                      InputFixed);
8166         IncomingInputs[0] = InputFixed;
8167       }
8168     } else if (IncomingInputs.size() == 2) {
8169       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8170           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8171         // We have two non-adjacent or clobbered inputs we need to extract from
8172         // the source half. To do this, we need to map them into some adjacent
8173         // dword slot in the source mask.
8174         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8175                               IncomingInputs[1] - SourceOffset};
8176
8177         // If there is a free slot in the source half mask adjacent to one of
8178         // the inputs, place the other input in it. We use (Index XOR 1) to
8179         // compute an adjacent index.
8180         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8181             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8182           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8183           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8184           InputsFixed[1] = InputsFixed[0] ^ 1;
8185         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8186                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8187           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8188           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8189           InputsFixed[0] = InputsFixed[1] ^ 1;
8190         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8191                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8192           // The two inputs are in the same DWord but it is clobbered and the
8193           // adjacent DWord isn't used at all. Move both inputs to the free
8194           // slot.
8195           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8196           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8197           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8198           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8199         } else {
8200           // The only way we hit this point is if there is no clobbering
8201           // (because there are no off-half inputs to this half) and there is no
8202           // free slot adjacent to one of the inputs. In this case, we have to
8203           // swap an input with a non-input.
8204           for (int i = 0; i < 4; ++i)
8205             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8206                    "We can't handle any clobbers here!");
8207           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8208                  "Cannot have adjacent inputs here!");
8209
8210           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8211           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8212
8213           // We also have to update the final source mask in this case because
8214           // it may need to undo the above swap.
8215           for (int &M : FinalSourceHalfMask)
8216             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8217               M = InputsFixed[1] + SourceOffset;
8218             else if (M == InputsFixed[1] + SourceOffset)
8219               M = (InputsFixed[0] ^ 1) + SourceOffset;
8220
8221           InputsFixed[1] = InputsFixed[0] ^ 1;
8222         }
8223
8224         // Point everything at the fixed inputs.
8225         for (int &M : HalfMask)
8226           if (M == IncomingInputs[0])
8227             M = InputsFixed[0] + SourceOffset;
8228           else if (M == IncomingInputs[1])
8229             M = InputsFixed[1] + SourceOffset;
8230
8231         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8232         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8233       }
8234     } else {
8235       llvm_unreachable("Unhandled input size!");
8236     }
8237
8238     // Now hoist the DWord down to the right half.
8239     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8240     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8241     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8242     for (int &M : HalfMask)
8243       for (int Input : IncomingInputs)
8244         if (M == Input)
8245           M = FreeDWord * 2 + Input % 2;
8246   };
8247   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8248                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8249   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8250                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8251
8252   // Now enact all the shuffles we've computed to move the inputs into their
8253   // target half.
8254   if (!isNoopShuffleMask(PSHUFLMask))
8255     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8256                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DAG));
8257   if (!isNoopShuffleMask(PSHUFHMask))
8258     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8259                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DAG));
8260   if (!isNoopShuffleMask(PSHUFDMask))
8261     V = DAG.getNode(ISD::BITCAST, DL, VT,
8262                     DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT,
8263                                 DAG.getNode(ISD::BITCAST, DL, PSHUFDVT, V),
8264                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
8265
8266   // At this point, each half should contain all its inputs, and we can then
8267   // just shuffle them into their final position.
8268   assert(std::count_if(LoMask.begin(), LoMask.end(),
8269                        [](int M) { return M >= 4; }) == 0 &&
8270          "Failed to lift all the high half inputs to the low mask!");
8271   assert(std::count_if(HiMask.begin(), HiMask.end(),
8272                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8273          "Failed to lift all the low half inputs to the high mask!");
8274
8275   // Do a half shuffle for the low mask.
8276   if (!isNoopShuffleMask(LoMask))
8277     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8278                     getV4X86ShuffleImm8ForMask(LoMask, DAG));
8279
8280   // Do a half shuffle with the high mask after shifting its values down.
8281   for (int &M : HiMask)
8282     if (M >= 0)
8283       M -= 4;
8284   if (!isNoopShuffleMask(HiMask))
8285     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8286                     getV4X86ShuffleImm8ForMask(HiMask, DAG));
8287
8288   return V;
8289 }
8290
8291 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8292 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8293                                           SDValue V2, ArrayRef<int> Mask,
8294                                           SelectionDAG &DAG, bool &V1InUse,
8295                                           bool &V2InUse) {
8296   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8297   SDValue V1Mask[16];
8298   SDValue V2Mask[16];
8299   V1InUse = false;
8300   V2InUse = false;
8301
8302   int Size = Mask.size();
8303   int Scale = 16 / Size;
8304   for (int i = 0; i < 16; ++i) {
8305     if (Mask[i / Scale] == -1) {
8306       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8307     } else {
8308       const int ZeroMask = 0x80;
8309       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8310                                           : ZeroMask;
8311       int V2Idx = Mask[i / Scale] < Size
8312                       ? ZeroMask
8313                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8314       if (Zeroable[i / Scale])
8315         V1Idx = V2Idx = ZeroMask;
8316       V1Mask[i] = DAG.getConstant(V1Idx, MVT::i8);
8317       V2Mask[i] = DAG.getConstant(V2Idx, MVT::i8);
8318       V1InUse |= (ZeroMask != V1Idx);
8319       V2InUse |= (ZeroMask != V2Idx);
8320     }
8321   }
8322
8323   if (V1InUse)
8324     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8325                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V1),
8326                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8327   if (V2InUse)
8328     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8329                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V2),
8330                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8331
8332   // If we need shuffled inputs from both, blend the two.
8333   SDValue V;
8334   if (V1InUse && V2InUse)
8335     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8336   else
8337     V = V1InUse ? V1 : V2;
8338
8339   // Cast the result back to the correct type.
8340   return DAG.getNode(ISD::BITCAST, DL, VT, V);
8341 }
8342
8343 /// \brief Generic lowering of 8-lane i16 shuffles.
8344 ///
8345 /// This handles both single-input shuffles and combined shuffle/blends with
8346 /// two inputs. The single input shuffles are immediately delegated to
8347 /// a dedicated lowering routine.
8348 ///
8349 /// The blends are lowered in one of three fundamental ways. If there are few
8350 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8351 /// of the input is significantly cheaper when lowered as an interleaving of
8352 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8353 /// halves of the inputs separately (making them have relatively few inputs)
8354 /// and then concatenate them.
8355 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8356                                        const X86Subtarget *Subtarget,
8357                                        SelectionDAG &DAG) {
8358   SDLoc DL(Op);
8359   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8360   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8361   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8362   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8363   ArrayRef<int> OrigMask = SVOp->getMask();
8364   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8365                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8366   MutableArrayRef<int> Mask(MaskStorage);
8367
8368   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8369
8370   // Whenever we can lower this as a zext, that instruction is strictly faster
8371   // than any alternative.
8372   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8373           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8374     return ZExt;
8375
8376   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8377   (void)isV1;
8378   auto isV2 = [](int M) { return M >= 8; };
8379
8380   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8381
8382   if (NumV2Inputs == 0) {
8383     // Check for being able to broadcast a single element.
8384     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8385                                                           Mask, Subtarget, DAG))
8386       return Broadcast;
8387
8388     // Try to use shift instructions.
8389     if (SDValue Shift =
8390             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8391       return Shift;
8392
8393     // Use dedicated unpack instructions for masks that match their pattern.
8394     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8395       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8396     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8397       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8398
8399     // Try to use byte rotation instructions.
8400     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8401                                                         Mask, Subtarget, DAG))
8402       return Rotate;
8403
8404     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
8405                                                      Subtarget, DAG);
8406   }
8407
8408   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8409          "All single-input shuffles should be canonicalized to be V1-input "
8410          "shuffles.");
8411
8412   // Try to use shift instructions.
8413   if (SDValue Shift =
8414           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8415     return Shift;
8416
8417   // There are special ways we can lower some single-element blends.
8418   if (NumV2Inputs == 1)
8419     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8420                                                          Mask, Subtarget, DAG))
8421       return V;
8422
8423   // We have different paths for blend lowering, but they all must use the
8424   // *exact* same predicate.
8425   bool IsBlendSupported = Subtarget->hasSSE41();
8426   if (IsBlendSupported)
8427     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8428                                                   Subtarget, DAG))
8429       return Blend;
8430
8431   if (SDValue Masked =
8432           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8433     return Masked;
8434
8435   // Use dedicated unpack instructions for masks that match their pattern.
8436   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8437     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8438   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8439     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8440
8441   // Try to use byte rotation instructions.
8442   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8443           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8444     return Rotate;
8445
8446   if (SDValue BitBlend =
8447           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8448     return BitBlend;
8449
8450   if (SDValue Unpack =
8451           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8452     return Unpack;
8453
8454   // If we can't directly blend but can use PSHUFB, that will be better as it
8455   // can both shuffle and set up the inefficient blend.
8456   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8457     bool V1InUse, V2InUse;
8458     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8459                                       V1InUse, V2InUse);
8460   }
8461
8462   // We can always bit-blend if we have to so the fallback strategy is to
8463   // decompose into single-input permutes and blends.
8464   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8465                                                       Mask, DAG);
8466 }
8467
8468 /// \brief Check whether a compaction lowering can be done by dropping even
8469 /// elements and compute how many times even elements must be dropped.
8470 ///
8471 /// This handles shuffles which take every Nth element where N is a power of
8472 /// two. Example shuffle masks:
8473 ///
8474 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8475 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8476 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8477 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8478 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8479 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8480 ///
8481 /// Any of these lanes can of course be undef.
8482 ///
8483 /// This routine only supports N <= 3.
8484 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8485 /// for larger N.
8486 ///
8487 /// \returns N above, or the number of times even elements must be dropped if
8488 /// there is such a number. Otherwise returns zero.
8489 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8490   // Figure out whether we're looping over two inputs or just one.
8491   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8492
8493   // The modulus for the shuffle vector entries is based on whether this is
8494   // a single input or not.
8495   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8496   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8497          "We should only be called with masks with a power-of-2 size!");
8498
8499   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8500
8501   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8502   // and 2^3 simultaneously. This is because we may have ambiguity with
8503   // partially undef inputs.
8504   bool ViableForN[3] = {true, true, true};
8505
8506   for (int i = 0, e = Mask.size(); i < e; ++i) {
8507     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8508     // want.
8509     if (Mask[i] == -1)
8510       continue;
8511
8512     bool IsAnyViable = false;
8513     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8514       if (ViableForN[j]) {
8515         uint64_t N = j + 1;
8516
8517         // The shuffle mask must be equal to (i * 2^N) % M.
8518         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8519           IsAnyViable = true;
8520         else
8521           ViableForN[j] = false;
8522       }
8523     // Early exit if we exhaust the possible powers of two.
8524     if (!IsAnyViable)
8525       break;
8526   }
8527
8528   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8529     if (ViableForN[j])
8530       return j + 1;
8531
8532   // Return 0 as there is no viable power of two.
8533   return 0;
8534 }
8535
8536 /// \brief Generic lowering of v16i8 shuffles.
8537 ///
8538 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8539 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8540 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8541 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8542 /// back together.
8543 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8544                                        const X86Subtarget *Subtarget,
8545                                        SelectionDAG &DAG) {
8546   SDLoc DL(Op);
8547   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8548   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8549   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8550   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8551   ArrayRef<int> Mask = SVOp->getMask();
8552   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8553
8554   // Try to use shift instructions.
8555   if (SDValue Shift =
8556           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8557     return Shift;
8558
8559   // Try to use byte rotation instructions.
8560   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8561           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8562     return Rotate;
8563
8564   // Try to use a zext lowering.
8565   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8566           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8567     return ZExt;
8568
8569   int NumV2Elements =
8570       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8571
8572   // For single-input shuffles, there are some nicer lowering tricks we can use.
8573   if (NumV2Elements == 0) {
8574     // Check for being able to broadcast a single element.
8575     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8576                                                           Mask, Subtarget, DAG))
8577       return Broadcast;
8578
8579     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8580     // Notably, this handles splat and partial-splat shuffles more efficiently.
8581     // However, it only makes sense if the pre-duplication shuffle simplifies
8582     // things significantly. Currently, this means we need to be able to
8583     // express the pre-duplication shuffle as an i16 shuffle.
8584     //
8585     // FIXME: We should check for other patterns which can be widened into an
8586     // i16 shuffle as well.
8587     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8588       for (int i = 0; i < 16; i += 2)
8589         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8590           return false;
8591
8592       return true;
8593     };
8594     auto tryToWidenViaDuplication = [&]() -> SDValue {
8595       if (!canWidenViaDuplication(Mask))
8596         return SDValue();
8597       SmallVector<int, 4> LoInputs;
8598       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8599                    [](int M) { return M >= 0 && M < 8; });
8600       std::sort(LoInputs.begin(), LoInputs.end());
8601       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8602                      LoInputs.end());
8603       SmallVector<int, 4> HiInputs;
8604       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8605                    [](int M) { return M >= 8; });
8606       std::sort(HiInputs.begin(), HiInputs.end());
8607       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8608                      HiInputs.end());
8609
8610       bool TargetLo = LoInputs.size() >= HiInputs.size();
8611       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8612       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8613
8614       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8615       SmallDenseMap<int, int, 8> LaneMap;
8616       for (int I : InPlaceInputs) {
8617         PreDupI16Shuffle[I/2] = I/2;
8618         LaneMap[I] = I;
8619       }
8620       int j = TargetLo ? 0 : 4, je = j + 4;
8621       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8622         // Check if j is already a shuffle of this input. This happens when
8623         // there are two adjacent bytes after we move the low one.
8624         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8625           // If we haven't yet mapped the input, search for a slot into which
8626           // we can map it.
8627           while (j < je && PreDupI16Shuffle[j] != -1)
8628             ++j;
8629
8630           if (j == je)
8631             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8632             return SDValue();
8633
8634           // Map this input with the i16 shuffle.
8635           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8636         }
8637
8638         // Update the lane map based on the mapping we ended up with.
8639         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8640       }
8641       V1 = DAG.getNode(
8642           ISD::BITCAST, DL, MVT::v16i8,
8643           DAG.getVectorShuffle(MVT::v8i16, DL,
8644                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8645                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8646
8647       // Unpack the bytes to form the i16s that will be shuffled into place.
8648       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8649                        MVT::v16i8, V1, V1);
8650
8651       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8652       for (int i = 0; i < 16; ++i)
8653         if (Mask[i] != -1) {
8654           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8655           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8656           if (PostDupI16Shuffle[i / 2] == -1)
8657             PostDupI16Shuffle[i / 2] = MappedMask;
8658           else
8659             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8660                    "Conflicting entrties in the original shuffle!");
8661         }
8662       return DAG.getNode(
8663           ISD::BITCAST, DL, MVT::v16i8,
8664           DAG.getVectorShuffle(MVT::v8i16, DL,
8665                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8666                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8667     };
8668     if (SDValue V = tryToWidenViaDuplication())
8669       return V;
8670   }
8671
8672   // Use dedicated unpack instructions for masks that match their pattern.
8673   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8674                                          0, 16, 1, 17, 2, 18, 3, 19,
8675                                          // High half.
8676                                          4, 20, 5, 21, 6, 22, 7, 23}))
8677     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8678   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8679                                          8, 24, 9, 25, 10, 26, 11, 27,
8680                                          // High half.
8681                                          12, 28, 13, 29, 14, 30, 15, 31}))
8682     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8683
8684   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8685   // with PSHUFB. It is important to do this before we attempt to generate any
8686   // blends but after all of the single-input lowerings. If the single input
8687   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8688   // want to preserve that and we can DAG combine any longer sequences into
8689   // a PSHUFB in the end. But once we start blending from multiple inputs,
8690   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8691   // and there are *very* few patterns that would actually be faster than the
8692   // PSHUFB approach because of its ability to zero lanes.
8693   //
8694   // FIXME: The only exceptions to the above are blends which are exact
8695   // interleavings with direct instructions supporting them. We currently don't
8696   // handle those well here.
8697   if (Subtarget->hasSSSE3()) {
8698     bool V1InUse = false;
8699     bool V2InUse = false;
8700
8701     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8702                                                 DAG, V1InUse, V2InUse);
8703
8704     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8705     // do so. This avoids using them to handle blends-with-zero which is
8706     // important as a single pshufb is significantly faster for that.
8707     if (V1InUse && V2InUse) {
8708       if (Subtarget->hasSSE41())
8709         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8710                                                       Mask, Subtarget, DAG))
8711           return Blend;
8712
8713       // We can use an unpack to do the blending rather than an or in some
8714       // cases. Even though the or may be (very minorly) more efficient, we
8715       // preference this lowering because there are common cases where part of
8716       // the complexity of the shuffles goes away when we do the final blend as
8717       // an unpack.
8718       // FIXME: It might be worth trying to detect if the unpack-feeding
8719       // shuffles will both be pshufb, in which case we shouldn't bother with
8720       // this.
8721       if (SDValue Unpack =
8722               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8723         return Unpack;
8724     }
8725
8726     return PSHUFB;
8727   }
8728
8729   // There are special ways we can lower some single-element blends.
8730   if (NumV2Elements == 1)
8731     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8732                                                          Mask, Subtarget, DAG))
8733       return V;
8734
8735   if (SDValue BitBlend =
8736           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8737     return BitBlend;
8738
8739   // Check whether a compaction lowering can be done. This handles shuffles
8740   // which take every Nth element for some even N. See the helper function for
8741   // details.
8742   //
8743   // We special case these as they can be particularly efficiently handled with
8744   // the PACKUSB instruction on x86 and they show up in common patterns of
8745   // rearranging bytes to truncate wide elements.
8746   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8747     // NumEvenDrops is the power of two stride of the elements. Another way of
8748     // thinking about it is that we need to drop the even elements this many
8749     // times to get the original input.
8750     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8751
8752     // First we need to zero all the dropped bytes.
8753     assert(NumEvenDrops <= 3 &&
8754            "No support for dropping even elements more than 3 times.");
8755     // We use the mask type to pick which bytes are preserved based on how many
8756     // elements are dropped.
8757     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8758     SDValue ByteClearMask =
8759         DAG.getNode(ISD::BITCAST, DL, MVT::v16i8,
8760                     DAG.getConstant(0xFF, MaskVTs[NumEvenDrops - 1]));
8761     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8762     if (!IsSingleInput)
8763       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8764
8765     // Now pack things back together.
8766     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
8767     V2 = IsSingleInput ? V1 : DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
8768     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8769     for (int i = 1; i < NumEvenDrops; ++i) {
8770       Result = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, Result);
8771       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8772     }
8773
8774     return Result;
8775   }
8776
8777   // Handle multi-input cases by blending single-input shuffles.
8778   if (NumV2Elements > 0)
8779     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8780                                                       Mask, DAG);
8781
8782   // The fallback path for single-input shuffles widens this into two v8i16
8783   // vectors with unpacks, shuffles those, and then pulls them back together
8784   // with a pack.
8785   SDValue V = V1;
8786
8787   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8788   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8789   for (int i = 0; i < 16; ++i)
8790     if (Mask[i] >= 0)
8791       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8792
8793   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8794
8795   SDValue VLoHalf, VHiHalf;
8796   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8797   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8798   // i16s.
8799   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8800                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8801       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8802                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8803     // Use a mask to drop the high bytes.
8804     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
8805     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8806                      DAG.getConstant(0x00FF, MVT::v8i16));
8807
8808     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8809     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8810
8811     // Squash the masks to point directly into VLoHalf.
8812     for (int &M : LoBlendMask)
8813       if (M >= 0)
8814         M /= 2;
8815     for (int &M : HiBlendMask)
8816       if (M >= 0)
8817         M /= 2;
8818   } else {
8819     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8820     // VHiHalf so that we can blend them as i16s.
8821     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8822                      DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8823     VHiHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8824                      DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8825   }
8826
8827   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8828   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8829
8830   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8831 }
8832
8833 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8834 ///
8835 /// This routine breaks down the specific type of 128-bit shuffle and
8836 /// dispatches to the lowering routines accordingly.
8837 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8838                                         MVT VT, const X86Subtarget *Subtarget,
8839                                         SelectionDAG &DAG) {
8840   switch (VT.SimpleTy) {
8841   case MVT::v2i64:
8842     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8843   case MVT::v2f64:
8844     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8845   case MVT::v4i32:
8846     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8847   case MVT::v4f32:
8848     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8849   case MVT::v8i16:
8850     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8851   case MVT::v16i8:
8852     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8853
8854   default:
8855     llvm_unreachable("Unimplemented!");
8856   }
8857 }
8858
8859 /// \brief Helper function to test whether a shuffle mask could be
8860 /// simplified by widening the elements being shuffled.
8861 ///
8862 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
8863 /// leaves it in an unspecified state.
8864 ///
8865 /// NOTE: This must handle normal vector shuffle masks and *target* vector
8866 /// shuffle masks. The latter have the special property of a '-2' representing
8867 /// a zero-ed lane of a vector.
8868 static bool canWidenShuffleElements(ArrayRef<int> Mask,
8869                                     SmallVectorImpl<int> &WidenedMask) {
8870   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
8871     // If both elements are undef, its trivial.
8872     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
8873       WidenedMask.push_back(SM_SentinelUndef);
8874       continue;
8875     }
8876
8877     // Check for an undef mask and a mask value properly aligned to fit with
8878     // a pair of values. If we find such a case, use the non-undef mask's value.
8879     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
8880       WidenedMask.push_back(Mask[i + 1] / 2);
8881       continue;
8882     }
8883     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
8884       WidenedMask.push_back(Mask[i] / 2);
8885       continue;
8886     }
8887
8888     // When zeroing, we need to spread the zeroing across both lanes to widen.
8889     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
8890       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
8891           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
8892         WidenedMask.push_back(SM_SentinelZero);
8893         continue;
8894       }
8895       return false;
8896     }
8897
8898     // Finally check if the two mask values are adjacent and aligned with
8899     // a pair.
8900     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
8901       WidenedMask.push_back(Mask[i] / 2);
8902       continue;
8903     }
8904
8905     // Otherwise we can't safely widen the elements used in this shuffle.
8906     return false;
8907   }
8908   assert(WidenedMask.size() == Mask.size() / 2 &&
8909          "Incorrect size of mask after widening the elements!");
8910
8911   return true;
8912 }
8913
8914 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
8915 ///
8916 /// This routine just extracts two subvectors, shuffles them independently, and
8917 /// then concatenates them back together. This should work effectively with all
8918 /// AVX vector shuffle types.
8919 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
8920                                           SDValue V2, ArrayRef<int> Mask,
8921                                           SelectionDAG &DAG) {
8922   assert(VT.getSizeInBits() >= 256 &&
8923          "Only for 256-bit or wider vector shuffles!");
8924   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
8925   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
8926
8927   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
8928   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
8929
8930   int NumElements = VT.getVectorNumElements();
8931   int SplitNumElements = NumElements / 2;
8932   MVT ScalarVT = VT.getScalarType();
8933   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
8934
8935   // Rather than splitting build-vectors, just build two narrower build
8936   // vectors. This helps shuffling with splats and zeros.
8937   auto SplitVector = [&](SDValue V) {
8938     while (V.getOpcode() == ISD::BITCAST)
8939       V = V->getOperand(0);
8940
8941     MVT OrigVT = V.getSimpleValueType();
8942     int OrigNumElements = OrigVT.getVectorNumElements();
8943     int OrigSplitNumElements = OrigNumElements / 2;
8944     MVT OrigScalarVT = OrigVT.getScalarType();
8945     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
8946
8947     SDValue LoV, HiV;
8948
8949     auto *BV = dyn_cast<BuildVectorSDNode>(V);
8950     if (!BV) {
8951       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8952                         DAG.getIntPtrConstant(0));
8953       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8954                         DAG.getIntPtrConstant(OrigSplitNumElements));
8955     } else {
8956
8957       SmallVector<SDValue, 16> LoOps, HiOps;
8958       for (int i = 0; i < OrigSplitNumElements; ++i) {
8959         LoOps.push_back(BV->getOperand(i));
8960         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
8961       }
8962       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
8963       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
8964     }
8965     return std::make_pair(DAG.getNode(ISD::BITCAST, DL, SplitVT, LoV),
8966                           DAG.getNode(ISD::BITCAST, DL, SplitVT, HiV));
8967   };
8968
8969   SDValue LoV1, HiV1, LoV2, HiV2;
8970   std::tie(LoV1, HiV1) = SplitVector(V1);
8971   std::tie(LoV2, HiV2) = SplitVector(V2);
8972
8973   // Now create two 4-way blends of these half-width vectors.
8974   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
8975     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
8976     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
8977     for (int i = 0; i < SplitNumElements; ++i) {
8978       int M = HalfMask[i];
8979       if (M >= NumElements) {
8980         if (M >= NumElements + SplitNumElements)
8981           UseHiV2 = true;
8982         else
8983           UseLoV2 = true;
8984         V2BlendMask.push_back(M - NumElements);
8985         V1BlendMask.push_back(-1);
8986         BlendMask.push_back(SplitNumElements + i);
8987       } else if (M >= 0) {
8988         if (M >= SplitNumElements)
8989           UseHiV1 = true;
8990         else
8991           UseLoV1 = true;
8992         V2BlendMask.push_back(-1);
8993         V1BlendMask.push_back(M);
8994         BlendMask.push_back(i);
8995       } else {
8996         V2BlendMask.push_back(-1);
8997         V1BlendMask.push_back(-1);
8998         BlendMask.push_back(-1);
8999       }
9000     }
9001
9002     // Because the lowering happens after all combining takes place, we need to
9003     // manually combine these blend masks as much as possible so that we create
9004     // a minimal number of high-level vector shuffle nodes.
9005
9006     // First try just blending the halves of V1 or V2.
9007     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9008       return DAG.getUNDEF(SplitVT);
9009     if (!UseLoV2 && !UseHiV2)
9010       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9011     if (!UseLoV1 && !UseHiV1)
9012       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9013
9014     SDValue V1Blend, V2Blend;
9015     if (UseLoV1 && UseHiV1) {
9016       V1Blend =
9017         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9018     } else {
9019       // We only use half of V1 so map the usage down into the final blend mask.
9020       V1Blend = UseLoV1 ? LoV1 : HiV1;
9021       for (int i = 0; i < SplitNumElements; ++i)
9022         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9023           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9024     }
9025     if (UseLoV2 && UseHiV2) {
9026       V2Blend =
9027         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9028     } else {
9029       // We only use half of V2 so map the usage down into the final blend mask.
9030       V2Blend = UseLoV2 ? LoV2 : HiV2;
9031       for (int i = 0; i < SplitNumElements; ++i)
9032         if (BlendMask[i] >= SplitNumElements)
9033           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9034     }
9035     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9036   };
9037   SDValue Lo = HalfBlend(LoMask);
9038   SDValue Hi = HalfBlend(HiMask);
9039   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9040 }
9041
9042 /// \brief Either split a vector in halves or decompose the shuffles and the
9043 /// blend.
9044 ///
9045 /// This is provided as a good fallback for many lowerings of non-single-input
9046 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9047 /// between splitting the shuffle into 128-bit components and stitching those
9048 /// back together vs. extracting the single-input shuffles and blending those
9049 /// results.
9050 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9051                                                 SDValue V2, ArrayRef<int> Mask,
9052                                                 SelectionDAG &DAG) {
9053   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9054                                             "lower single-input shuffles as it "
9055                                             "could then recurse on itself.");
9056   int Size = Mask.size();
9057
9058   // If this can be modeled as a broadcast of two elements followed by a blend,
9059   // prefer that lowering. This is especially important because broadcasts can
9060   // often fold with memory operands.
9061   auto DoBothBroadcast = [&] {
9062     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9063     for (int M : Mask)
9064       if (M >= Size) {
9065         if (V2BroadcastIdx == -1)
9066           V2BroadcastIdx = M - Size;
9067         else if (M - Size != V2BroadcastIdx)
9068           return false;
9069       } else if (M >= 0) {
9070         if (V1BroadcastIdx == -1)
9071           V1BroadcastIdx = M;
9072         else if (M != V1BroadcastIdx)
9073           return false;
9074       }
9075     return true;
9076   };
9077   if (DoBothBroadcast())
9078     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9079                                                       DAG);
9080
9081   // If the inputs all stem from a single 128-bit lane of each input, then we
9082   // split them rather than blending because the split will decompose to
9083   // unusually few instructions.
9084   int LaneCount = VT.getSizeInBits() / 128;
9085   int LaneSize = Size / LaneCount;
9086   SmallBitVector LaneInputs[2];
9087   LaneInputs[0].resize(LaneCount, false);
9088   LaneInputs[1].resize(LaneCount, false);
9089   for (int i = 0; i < Size; ++i)
9090     if (Mask[i] >= 0)
9091       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9092   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9093     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9094
9095   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9096   // that the decomposed single-input shuffles don't end up here.
9097   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9098 }
9099
9100 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9101 /// a permutation and blend of those lanes.
9102 ///
9103 /// This essentially blends the out-of-lane inputs to each lane into the lane
9104 /// from a permuted copy of the vector. This lowering strategy results in four
9105 /// instructions in the worst case for a single-input cross lane shuffle which
9106 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9107 /// of. Special cases for each particular shuffle pattern should be handled
9108 /// prior to trying this lowering.
9109 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9110                                                        SDValue V1, SDValue V2,
9111                                                        ArrayRef<int> Mask,
9112                                                        SelectionDAG &DAG) {
9113   // FIXME: This should probably be generalized for 512-bit vectors as well.
9114   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9115   int LaneSize = Mask.size() / 2;
9116
9117   // If there are only inputs from one 128-bit lane, splitting will in fact be
9118   // less expensive. The flags track whether the given lane contains an element
9119   // that crosses to another lane.
9120   bool LaneCrossing[2] = {false, false};
9121   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9122     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9123       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9124   if (!LaneCrossing[0] || !LaneCrossing[1])
9125     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9126
9127   if (isSingleInputShuffleMask(Mask)) {
9128     SmallVector<int, 32> FlippedBlendMask;
9129     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9130       FlippedBlendMask.push_back(
9131           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9132                                   ? Mask[i]
9133                                   : Mask[i] % LaneSize +
9134                                         (i / LaneSize) * LaneSize + Size));
9135
9136     // Flip the vector, and blend the results which should now be in-lane. The
9137     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9138     // 5 for the high source. The value 3 selects the high half of source 2 and
9139     // the value 2 selects the low half of source 2. We only use source 2 to
9140     // allow folding it into a memory operand.
9141     unsigned PERMMask = 3 | 2 << 4;
9142     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9143                                   V1, DAG.getConstant(PERMMask, MVT::i8));
9144     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9145   }
9146
9147   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9148   // will be handled by the above logic and a blend of the results, much like
9149   // other patterns in AVX.
9150   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9151 }
9152
9153 /// \brief Handle lowering 2-lane 128-bit shuffles.
9154 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9155                                         SDValue V2, ArrayRef<int> Mask,
9156                                         const X86Subtarget *Subtarget,
9157                                         SelectionDAG &DAG) {
9158   // TODO: If minimizing size and one of the inputs is a zero vector and the
9159   // the zero vector has only one use, we could use a VPERM2X128 to save the
9160   // instruction bytes needed to explicitly generate the zero vector.
9161
9162   // Blends are faster and handle all the non-lane-crossing cases.
9163   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9164                                                 Subtarget, DAG))
9165     return Blend;
9166
9167   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9168   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9169
9170   // If either input operand is a zero vector, use VPERM2X128 because its mask
9171   // allows us to replace the zero input with an implicit zero.
9172   if (!IsV1Zero && !IsV2Zero) {
9173     // Check for patterns which can be matched with a single insert of a 128-bit
9174     // subvector.
9175     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9176     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9177       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9178                                    VT.getVectorNumElements() / 2);
9179       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9180                                 DAG.getIntPtrConstant(0));
9181       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9182                                 OnlyUsesV1 ? V1 : V2, DAG.getIntPtrConstant(0));
9183       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9184     }
9185   }
9186
9187   // Otherwise form a 128-bit permutation. After accounting for undefs,
9188   // convert the 64-bit shuffle mask selection values into 128-bit
9189   // selection bits by dividing the indexes by 2 and shifting into positions
9190   // defined by a vperm2*128 instruction's immediate control byte.
9191
9192   // The immediate permute control byte looks like this:
9193   //    [1:0] - select 128 bits from sources for low half of destination
9194   //    [2]   - ignore
9195   //    [3]   - zero low half of destination
9196   //    [5:4] - select 128 bits from sources for high half of destination
9197   //    [6]   - ignore
9198   //    [7]   - zero high half of destination
9199
9200   int MaskLO = Mask[0];
9201   if (MaskLO == SM_SentinelUndef)
9202     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9203
9204   int MaskHI = Mask[2];
9205   if (MaskHI == SM_SentinelUndef)
9206     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9207
9208   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9209
9210   // If either input is a zero vector, replace it with an undef input.
9211   // Shuffle mask values <  4 are selecting elements of V1.
9212   // Shuffle mask values >= 4 are selecting elements of V2.
9213   // Adjust each half of the permute mask by clearing the half that was
9214   // selecting the zero vector and setting the zero mask bit.
9215   if (IsV1Zero) {
9216     V1 = DAG.getUNDEF(VT);
9217     if (MaskLO < 4)
9218       PermMask = (PermMask & 0xf0) | 0x08;
9219     if (MaskHI < 4)
9220       PermMask = (PermMask & 0x0f) | 0x80;
9221   }
9222   if (IsV2Zero) {
9223     V2 = DAG.getUNDEF(VT);
9224     if (MaskLO >= 4)
9225       PermMask = (PermMask & 0xf0) | 0x08;
9226     if (MaskHI >= 4)
9227       PermMask = (PermMask & 0x0f) | 0x80;
9228   }
9229
9230   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9231                      DAG.getConstant(PermMask, MVT::i8));
9232 }
9233
9234 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9235 /// shuffling each lane.
9236 ///
9237 /// This will only succeed when the result of fixing the 128-bit lanes results
9238 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9239 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9240 /// the lane crosses early and then use simpler shuffles within each lane.
9241 ///
9242 /// FIXME: It might be worthwhile at some point to support this without
9243 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9244 /// in x86 only floating point has interesting non-repeating shuffles, and even
9245 /// those are still *marginally* more expensive.
9246 static SDValue lowerVectorShuffleByMerging128BitLanes(
9247     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9248     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9249   assert(!isSingleInputShuffleMask(Mask) &&
9250          "This is only useful with multiple inputs.");
9251
9252   int Size = Mask.size();
9253   int LaneSize = 128 / VT.getScalarSizeInBits();
9254   int NumLanes = Size / LaneSize;
9255   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9256
9257   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9258   // check whether the in-128-bit lane shuffles share a repeating pattern.
9259   SmallVector<int, 4> Lanes;
9260   Lanes.resize(NumLanes, -1);
9261   SmallVector<int, 4> InLaneMask;
9262   InLaneMask.resize(LaneSize, -1);
9263   for (int i = 0; i < Size; ++i) {
9264     if (Mask[i] < 0)
9265       continue;
9266
9267     int j = i / LaneSize;
9268
9269     if (Lanes[j] < 0) {
9270       // First entry we've seen for this lane.
9271       Lanes[j] = Mask[i] / LaneSize;
9272     } else if (Lanes[j] != Mask[i] / LaneSize) {
9273       // This doesn't match the lane selected previously!
9274       return SDValue();
9275     }
9276
9277     // Check that within each lane we have a consistent shuffle mask.
9278     int k = i % LaneSize;
9279     if (InLaneMask[k] < 0) {
9280       InLaneMask[k] = Mask[i] % LaneSize;
9281     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9282       // This doesn't fit a repeating in-lane mask.
9283       return SDValue();
9284     }
9285   }
9286
9287   // First shuffle the lanes into place.
9288   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9289                                 VT.getSizeInBits() / 64);
9290   SmallVector<int, 8> LaneMask;
9291   LaneMask.resize(NumLanes * 2, -1);
9292   for (int i = 0; i < NumLanes; ++i)
9293     if (Lanes[i] >= 0) {
9294       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9295       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9296     }
9297
9298   V1 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V1);
9299   V2 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V2);
9300   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9301
9302   // Cast it back to the type we actually want.
9303   LaneShuffle = DAG.getNode(ISD::BITCAST, DL, VT, LaneShuffle);
9304
9305   // Now do a simple shuffle that isn't lane crossing.
9306   SmallVector<int, 8> NewMask;
9307   NewMask.resize(Size, -1);
9308   for (int i = 0; i < Size; ++i)
9309     if (Mask[i] >= 0)
9310       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9311   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9312          "Must not introduce lane crosses at this point!");
9313
9314   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9315 }
9316
9317 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9318 /// given mask.
9319 ///
9320 /// This returns true if the elements from a particular input are already in the
9321 /// slot required by the given mask and require no permutation.
9322 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9323   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9324   int Size = Mask.size();
9325   for (int i = 0; i < Size; ++i)
9326     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9327       return false;
9328
9329   return true;
9330 }
9331
9332 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9333 ///
9334 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9335 /// isn't available.
9336 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9337                                        const X86Subtarget *Subtarget,
9338                                        SelectionDAG &DAG) {
9339   SDLoc DL(Op);
9340   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9341   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9342   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9343   ArrayRef<int> Mask = SVOp->getMask();
9344   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9345
9346   SmallVector<int, 4> WidenedMask;
9347   if (canWidenShuffleElements(Mask, WidenedMask))
9348     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9349                                     DAG);
9350
9351   if (isSingleInputShuffleMask(Mask)) {
9352     // Check for being able to broadcast a single element.
9353     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9354                                                           Mask, Subtarget, DAG))
9355       return Broadcast;
9356
9357     // Use low duplicate instructions for masks that match their pattern.
9358     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9359       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9360
9361     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9362       // Non-half-crossing single input shuffles can be lowerid with an
9363       // interleaved permutation.
9364       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9365                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9366       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9367                          DAG.getConstant(VPERMILPMask, MVT::i8));
9368     }
9369
9370     // With AVX2 we have direct support for this permutation.
9371     if (Subtarget->hasAVX2())
9372       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9373                          getV4X86ShuffleImm8ForMask(Mask, DAG));
9374
9375     // Otherwise, fall back.
9376     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9377                                                    DAG);
9378   }
9379
9380   // X86 has dedicated unpack instructions that can handle specific blend
9381   // operations: UNPCKH and UNPCKL.
9382   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9383     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9384   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9385     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9386   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9387     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9388   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9389     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9390
9391   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9392                                                 Subtarget, DAG))
9393     return Blend;
9394
9395   // Check if the blend happens to exactly fit that of SHUFPD.
9396   if ((Mask[0] == -1 || Mask[0] < 2) &&
9397       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9398       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9399       (Mask[3] == -1 || Mask[3] >= 6)) {
9400     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9401                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9402     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9403                        DAG.getConstant(SHUFPDMask, MVT::i8));
9404   }
9405   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9406       (Mask[1] == -1 || Mask[1] < 2) &&
9407       (Mask[2] == -1 || Mask[2] >= 6) &&
9408       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9409     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9410                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9411     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9412                        DAG.getConstant(SHUFPDMask, MVT::i8));
9413   }
9414
9415   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9416   // shuffle. However, if we have AVX2 and either inputs are already in place,
9417   // we will be able to shuffle even across lanes the other input in a single
9418   // instruction so skip this pattern.
9419   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9420                                  isShuffleMaskInputInPlace(1, Mask))))
9421     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9422             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9423       return Result;
9424
9425   // If we have AVX2 then we always want to lower with a blend because an v4 we
9426   // can fully permute the elements.
9427   if (Subtarget->hasAVX2())
9428     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9429                                                       Mask, DAG);
9430
9431   // Otherwise fall back on generic lowering.
9432   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9433 }
9434
9435 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9436 ///
9437 /// This routine is only called when we have AVX2 and thus a reasonable
9438 /// instruction set for v4i64 shuffling..
9439 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9440                                        const X86Subtarget *Subtarget,
9441                                        SelectionDAG &DAG) {
9442   SDLoc DL(Op);
9443   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9444   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9445   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9446   ArrayRef<int> Mask = SVOp->getMask();
9447   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9448   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9449
9450   SmallVector<int, 4> WidenedMask;
9451   if (canWidenShuffleElements(Mask, WidenedMask))
9452     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9453                                     DAG);
9454
9455   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9456                                                 Subtarget, DAG))
9457     return Blend;
9458
9459   // Check for being able to broadcast a single element.
9460   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9461                                                         Mask, Subtarget, DAG))
9462     return Broadcast;
9463
9464   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9465   // use lower latency instructions that will operate on both 128-bit lanes.
9466   SmallVector<int, 2> RepeatedMask;
9467   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9468     if (isSingleInputShuffleMask(Mask)) {
9469       int PSHUFDMask[] = {-1, -1, -1, -1};
9470       for (int i = 0; i < 2; ++i)
9471         if (RepeatedMask[i] >= 0) {
9472           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9473           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9474         }
9475       return DAG.getNode(
9476           ISD::BITCAST, DL, MVT::v4i64,
9477           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9478                       DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, V1),
9479                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
9480     }
9481   }
9482
9483   // AVX2 provides a direct instruction for permuting a single input across
9484   // lanes.
9485   if (isSingleInputShuffleMask(Mask))
9486     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9487                        getV4X86ShuffleImm8ForMask(Mask, DAG));
9488
9489   // Try to use shift instructions.
9490   if (SDValue Shift =
9491           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9492     return Shift;
9493
9494   // Use dedicated unpack instructions for masks that match their pattern.
9495   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9496     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9497   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9498     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9499   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9500     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9501   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9502     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9503
9504   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9505   // shuffle. However, if we have AVX2 and either inputs are already in place,
9506   // we will be able to shuffle even across lanes the other input in a single
9507   // instruction so skip this pattern.
9508   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9509                                  isShuffleMaskInputInPlace(1, Mask))))
9510     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9511             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9512       return Result;
9513
9514   // Otherwise fall back on generic blend lowering.
9515   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9516                                                     Mask, DAG);
9517 }
9518
9519 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9520 ///
9521 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9522 /// isn't available.
9523 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9524                                        const X86Subtarget *Subtarget,
9525                                        SelectionDAG &DAG) {
9526   SDLoc DL(Op);
9527   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9528   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9529   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9530   ArrayRef<int> Mask = SVOp->getMask();
9531   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9532
9533   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9534                                                 Subtarget, DAG))
9535     return Blend;
9536
9537   // Check for being able to broadcast a single element.
9538   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9539                                                         Mask, Subtarget, DAG))
9540     return Broadcast;
9541
9542   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9543   // options to efficiently lower the shuffle.
9544   SmallVector<int, 4> RepeatedMask;
9545   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9546     assert(RepeatedMask.size() == 4 &&
9547            "Repeated masks must be half the mask width!");
9548
9549     // Use even/odd duplicate instructions for masks that match their pattern.
9550     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9551       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9552     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9553       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9554
9555     if (isSingleInputShuffleMask(Mask))
9556       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9557                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
9558
9559     // Use dedicated unpack instructions for masks that match their pattern.
9560     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9561       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9562     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9563       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9564     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9565       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9566     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9567       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9568
9569     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9570     // have already handled any direct blends. We also need to squash the
9571     // repeated mask into a simulated v4f32 mask.
9572     for (int i = 0; i < 4; ++i)
9573       if (RepeatedMask[i] >= 8)
9574         RepeatedMask[i] -= 4;
9575     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9576   }
9577
9578   // If we have a single input shuffle with different shuffle patterns in the
9579   // two 128-bit lanes use the variable mask to VPERMILPS.
9580   if (isSingleInputShuffleMask(Mask)) {
9581     SDValue VPermMask[8];
9582     for (int i = 0; i < 8; ++i)
9583       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9584                                  : DAG.getConstant(Mask[i], MVT::i32);
9585     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9586       return DAG.getNode(
9587           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9588           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9589
9590     if (Subtarget->hasAVX2())
9591       return DAG.getNode(X86ISD::VPERMV, DL, MVT::v8f32,
9592                          DAG.getNode(ISD::BITCAST, DL, MVT::v8f32,
9593                                      DAG.getNode(ISD::BUILD_VECTOR, DL,
9594                                                  MVT::v8i32, VPermMask)),
9595                          V1);
9596
9597     // Otherwise, fall back.
9598     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9599                                                    DAG);
9600   }
9601
9602   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9603   // shuffle.
9604   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9605           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9606     return Result;
9607
9608   // If we have AVX2 then we always want to lower with a blend because at v8 we
9609   // can fully permute the elements.
9610   if (Subtarget->hasAVX2())
9611     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9612                                                       Mask, DAG);
9613
9614   // Otherwise fall back on generic lowering.
9615   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9616 }
9617
9618 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9619 ///
9620 /// This routine is only called when we have AVX2 and thus a reasonable
9621 /// instruction set for v8i32 shuffling..
9622 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9623                                        const X86Subtarget *Subtarget,
9624                                        SelectionDAG &DAG) {
9625   SDLoc DL(Op);
9626   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9627   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9628   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9629   ArrayRef<int> Mask = SVOp->getMask();
9630   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9631   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9632
9633   // Whenever we can lower this as a zext, that instruction is strictly faster
9634   // than any alternative. It also allows us to fold memory operands into the
9635   // shuffle in many cases.
9636   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9637                                                          Mask, Subtarget, DAG))
9638     return ZExt;
9639
9640   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9641                                                 Subtarget, DAG))
9642     return Blend;
9643
9644   // Check for being able to broadcast a single element.
9645   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9646                                                         Mask, Subtarget, DAG))
9647     return Broadcast;
9648
9649   // If the shuffle mask is repeated in each 128-bit lane we can use more
9650   // efficient instructions that mirror the shuffles across the two 128-bit
9651   // lanes.
9652   SmallVector<int, 4> RepeatedMask;
9653   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9654     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9655     if (isSingleInputShuffleMask(Mask))
9656       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9657                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
9658
9659     // Use dedicated unpack instructions for masks that match their pattern.
9660     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9661       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9662     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9663       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9664     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9665       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9666     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9667       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9668   }
9669
9670   // Try to use shift instructions.
9671   if (SDValue Shift =
9672           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9673     return Shift;
9674
9675   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9676           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9677     return Rotate;
9678
9679   // If the shuffle patterns aren't repeated but it is a single input, directly
9680   // generate a cross-lane VPERMD instruction.
9681   if (isSingleInputShuffleMask(Mask)) {
9682     SDValue VPermMask[8];
9683     for (int i = 0; i < 8; ++i)
9684       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9685                                  : DAG.getConstant(Mask[i], MVT::i32);
9686     return DAG.getNode(
9687         X86ISD::VPERMV, DL, MVT::v8i32,
9688         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9689   }
9690
9691   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9692   // shuffle.
9693   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9694           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9695     return Result;
9696
9697   // Otherwise fall back on generic blend lowering.
9698   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9699                                                     Mask, DAG);
9700 }
9701
9702 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9703 ///
9704 /// This routine is only called when we have AVX2 and thus a reasonable
9705 /// instruction set for v16i16 shuffling..
9706 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9707                                         const X86Subtarget *Subtarget,
9708                                         SelectionDAG &DAG) {
9709   SDLoc DL(Op);
9710   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9711   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9712   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9713   ArrayRef<int> Mask = SVOp->getMask();
9714   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9715   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9716
9717   // Whenever we can lower this as a zext, that instruction is strictly faster
9718   // than any alternative. It also allows us to fold memory operands into the
9719   // shuffle in many cases.
9720   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9721                                                          Mask, Subtarget, DAG))
9722     return ZExt;
9723
9724   // Check for being able to broadcast a single element.
9725   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9726                                                         Mask, Subtarget, DAG))
9727     return Broadcast;
9728
9729   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9730                                                 Subtarget, DAG))
9731     return Blend;
9732
9733   // Use dedicated unpack instructions for masks that match their pattern.
9734   if (isShuffleEquivalent(V1, V2, Mask,
9735                           {// First 128-bit lane:
9736                            0, 16, 1, 17, 2, 18, 3, 19,
9737                            // Second 128-bit lane:
9738                            8, 24, 9, 25, 10, 26, 11, 27}))
9739     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9740   if (isShuffleEquivalent(V1, V2, Mask,
9741                           {// First 128-bit lane:
9742                            4, 20, 5, 21, 6, 22, 7, 23,
9743                            // Second 128-bit lane:
9744                            12, 28, 13, 29, 14, 30, 15, 31}))
9745     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9746
9747   // Try to use shift instructions.
9748   if (SDValue Shift =
9749           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9750     return Shift;
9751
9752   // Try to use byte rotation instructions.
9753   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9754           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9755     return Rotate;
9756
9757   if (isSingleInputShuffleMask(Mask)) {
9758     // There are no generalized cross-lane shuffle operations available on i16
9759     // element types.
9760     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9761       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9762                                                      Mask, DAG);
9763
9764     SmallVector<int, 8> RepeatedMask;
9765     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
9766       // As this is a single-input shuffle, the repeated mask should be
9767       // a strictly valid v8i16 mask that we can pass through to the v8i16
9768       // lowering to handle even the v16 case.
9769       return lowerV8I16GeneralSingleInputVectorShuffle(
9770           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
9771     }
9772
9773     SDValue PSHUFBMask[32];
9774     for (int i = 0; i < 16; ++i) {
9775       if (Mask[i] == -1) {
9776         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9777         continue;
9778       }
9779
9780       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9781       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9782       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, MVT::i8);
9783       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, MVT::i8);
9784     }
9785     return DAG.getNode(
9786         ISD::BITCAST, DL, MVT::v16i16,
9787         DAG.getNode(
9788             X86ISD::PSHUFB, DL, MVT::v32i8,
9789             DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, V1),
9790             DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask)));
9791   }
9792
9793   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9794   // shuffle.
9795   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9796           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9797     return Result;
9798
9799   // Otherwise fall back on generic lowering.
9800   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9801 }
9802
9803 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9804 ///
9805 /// This routine is only called when we have AVX2 and thus a reasonable
9806 /// instruction set for v32i8 shuffling..
9807 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9808                                        const X86Subtarget *Subtarget,
9809                                        SelectionDAG &DAG) {
9810   SDLoc DL(Op);
9811   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9812   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9813   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9814   ArrayRef<int> Mask = SVOp->getMask();
9815   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9816   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9817
9818   // Whenever we can lower this as a zext, that instruction is strictly faster
9819   // than any alternative. It also allows us to fold memory operands into the
9820   // shuffle in many cases.
9821   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9822                                                          Mask, Subtarget, DAG))
9823     return ZExt;
9824
9825   // Check for being able to broadcast a single element.
9826   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9827                                                         Mask, Subtarget, DAG))
9828     return Broadcast;
9829
9830   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9831                                                 Subtarget, DAG))
9832     return Blend;
9833
9834   // Use dedicated unpack instructions for masks that match their pattern.
9835   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9836   // 256-bit lanes.
9837   if (isShuffleEquivalent(
9838           V1, V2, Mask,
9839           {// First 128-bit lane:
9840            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9841            // Second 128-bit lane:
9842            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9843     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9844   if (isShuffleEquivalent(
9845           V1, V2, Mask,
9846           {// First 128-bit lane:
9847            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9848            // Second 128-bit lane:
9849            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9850     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9851
9852   // Try to use shift instructions.
9853   if (SDValue Shift =
9854           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9855     return Shift;
9856
9857   // Try to use byte rotation instructions.
9858   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9859           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9860     return Rotate;
9861
9862   if (isSingleInputShuffleMask(Mask)) {
9863     // There are no generalized cross-lane shuffle operations available on i8
9864     // element types.
9865     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
9866       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
9867                                                      Mask, DAG);
9868
9869     SDValue PSHUFBMask[32];
9870     for (int i = 0; i < 32; ++i)
9871       PSHUFBMask[i] =
9872           Mask[i] < 0
9873               ? DAG.getUNDEF(MVT::i8)
9874               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, MVT::i8);
9875
9876     return DAG.getNode(
9877         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
9878         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
9879   }
9880
9881   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9882   // shuffle.
9883   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9884           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9885     return Result;
9886
9887   // Otherwise fall back on generic lowering.
9888   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
9889 }
9890
9891 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
9892 ///
9893 /// This routine either breaks down the specific type of a 256-bit x86 vector
9894 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
9895 /// together based on the available instructions.
9896 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9897                                         MVT VT, const X86Subtarget *Subtarget,
9898                                         SelectionDAG &DAG) {
9899   SDLoc DL(Op);
9900   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9901   ArrayRef<int> Mask = SVOp->getMask();
9902
9903   // If we have a single input to the zero element, insert that into V1 if we
9904   // can do so cheaply.
9905   int NumElts = VT.getVectorNumElements();
9906   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
9907     return M >= NumElts;
9908   });
9909
9910   if (NumV2Elements == 1 && Mask[0] >= NumElts)
9911     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
9912                               DL, VT, V1, V2, Mask, Subtarget, DAG))
9913       return Insertion;
9914
9915   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
9916   // check for those subtargets here and avoid much of the subtarget querying in
9917   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
9918   // ability to manipulate a 256-bit vector with integer types. Since we'll use
9919   // floating point types there eventually, just immediately cast everything to
9920   // a float and operate entirely in that domain.
9921   if (VT.isInteger() && !Subtarget->hasAVX2()) {
9922     int ElementBits = VT.getScalarSizeInBits();
9923     if (ElementBits < 32)
9924       // No floating point type available, decompose into 128-bit vectors.
9925       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9926
9927     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
9928                                 VT.getVectorNumElements());
9929     V1 = DAG.getNode(ISD::BITCAST, DL, FpVT, V1);
9930     V2 = DAG.getNode(ISD::BITCAST, DL, FpVT, V2);
9931     return DAG.getNode(ISD::BITCAST, DL, VT,
9932                        DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
9933   }
9934
9935   switch (VT.SimpleTy) {
9936   case MVT::v4f64:
9937     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9938   case MVT::v4i64:
9939     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9940   case MVT::v8f32:
9941     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9942   case MVT::v8i32:
9943     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9944   case MVT::v16i16:
9945     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9946   case MVT::v32i8:
9947     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9948
9949   default:
9950     llvm_unreachable("Not a valid 256-bit x86 vector type!");
9951   }
9952 }
9953
9954 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
9955 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9956                                        const X86Subtarget *Subtarget,
9957                                        SelectionDAG &DAG) {
9958   SDLoc DL(Op);
9959   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9960   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9961   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9962   ArrayRef<int> Mask = SVOp->getMask();
9963   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9964
9965   // X86 has dedicated unpack instructions that can handle specific blend
9966   // operations: UNPCKH and UNPCKL.
9967   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
9968     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f64, V1, V2);
9969   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
9970     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f64, V1, V2);
9971
9972   // FIXME: Implement direct support for this type!
9973   return splitAndLowerVectorShuffle(DL, MVT::v8f64, V1, V2, Mask, DAG);
9974 }
9975
9976 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
9977 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9978                                        const X86Subtarget *Subtarget,
9979                                        SelectionDAG &DAG) {
9980   SDLoc DL(Op);
9981   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
9982   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
9983   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9984   ArrayRef<int> Mask = SVOp->getMask();
9985   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9986
9987   // Use dedicated unpack instructions for masks that match their pattern.
9988   if (isShuffleEquivalent(V1, V2, Mask,
9989                           {// First 128-bit lane.
9990                            0, 16, 1, 17, 4, 20, 5, 21,
9991                            // Second 128-bit lane.
9992                            8, 24, 9, 25, 12, 28, 13, 29}))
9993     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16f32, V1, V2);
9994   if (isShuffleEquivalent(V1, V2, Mask,
9995                           {// First 128-bit lane.
9996                            2, 18, 3, 19, 6, 22, 7, 23,
9997                            // Second 128-bit lane.
9998                            10, 26, 11, 27, 14, 30, 15, 31}))
9999     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16f32, V1, V2);
10000
10001   // FIXME: Implement direct support for this type!
10002   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
10003 }
10004
10005 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10006 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10007                                        const X86Subtarget *Subtarget,
10008                                        SelectionDAG &DAG) {
10009   SDLoc DL(Op);
10010   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10011   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10012   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10013   ArrayRef<int> Mask = SVOp->getMask();
10014   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10015
10016   // X86 has dedicated unpack instructions that can handle specific blend
10017   // operations: UNPCKH and UNPCKL.
10018   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10019     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i64, V1, V2);
10020   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10021     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i64, V1, V2);
10022
10023   // FIXME: Implement direct support for this type!
10024   return splitAndLowerVectorShuffle(DL, MVT::v8i64, V1, V2, Mask, DAG);
10025 }
10026
10027 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10028 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10029                                        const X86Subtarget *Subtarget,
10030                                        SelectionDAG &DAG) {
10031   SDLoc DL(Op);
10032   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10033   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10034   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10035   ArrayRef<int> Mask = SVOp->getMask();
10036   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10037
10038   // Use dedicated unpack instructions for masks that match their pattern.
10039   if (isShuffleEquivalent(V1, V2, Mask,
10040                           {// First 128-bit lane.
10041                            0, 16, 1, 17, 4, 20, 5, 21,
10042                            // Second 128-bit lane.
10043                            8, 24, 9, 25, 12, 28, 13, 29}))
10044     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i32, V1, V2);
10045   if (isShuffleEquivalent(V1, V2, Mask,
10046                           {// First 128-bit lane.
10047                            2, 18, 3, 19, 6, 22, 7, 23,
10048                            // Second 128-bit lane.
10049                            10, 26, 11, 27, 14, 30, 15, 31}))
10050     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i32, V1, V2);
10051
10052   // FIXME: Implement direct support for this type!
10053   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
10054 }
10055
10056 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10057 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10058                                         const X86Subtarget *Subtarget,
10059                                         SelectionDAG &DAG) {
10060   SDLoc DL(Op);
10061   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10062   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10063   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10064   ArrayRef<int> Mask = SVOp->getMask();
10065   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10066   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10067
10068   // FIXME: Implement direct support for this type!
10069   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10070 }
10071
10072 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10073 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10074                                        const X86Subtarget *Subtarget,
10075                                        SelectionDAG &DAG) {
10076   SDLoc DL(Op);
10077   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10078   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10079   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10080   ArrayRef<int> Mask = SVOp->getMask();
10081   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10082   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10083
10084   // FIXME: Implement direct support for this type!
10085   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10086 }
10087
10088 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10089 ///
10090 /// This routine either breaks down the specific type of a 512-bit x86 vector
10091 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10092 /// together based on the available instructions.
10093 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10094                                         MVT VT, const X86Subtarget *Subtarget,
10095                                         SelectionDAG &DAG) {
10096   SDLoc DL(Op);
10097   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10098   ArrayRef<int> Mask = SVOp->getMask();
10099   assert(Subtarget->hasAVX512() &&
10100          "Cannot lower 512-bit vectors w/ basic ISA!");
10101
10102   // Check for being able to broadcast a single element.
10103   if (SDValue Broadcast =
10104           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10105     return Broadcast;
10106
10107   // Dispatch to each element type for lowering. If we don't have supprot for
10108   // specific element type shuffles at 512 bits, immediately split them and
10109   // lower them. Each lowering routine of a given type is allowed to assume that
10110   // the requisite ISA extensions for that element type are available.
10111   switch (VT.SimpleTy) {
10112   case MVT::v8f64:
10113     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10114   case MVT::v16f32:
10115     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10116   case MVT::v8i64:
10117     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10118   case MVT::v16i32:
10119     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10120   case MVT::v32i16:
10121     if (Subtarget->hasBWI())
10122       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10123     break;
10124   case MVT::v64i8:
10125     if (Subtarget->hasBWI())
10126       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10127     break;
10128
10129   default:
10130     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10131   }
10132
10133   // Otherwise fall back on splitting.
10134   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10135 }
10136
10137 /// \brief Top-level lowering for x86 vector shuffles.
10138 ///
10139 /// This handles decomposition, canonicalization, and lowering of all x86
10140 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10141 /// above in helper routines. The canonicalization attempts to widen shuffles
10142 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10143 /// s.t. only one of the two inputs needs to be tested, etc.
10144 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10145                                   SelectionDAG &DAG) {
10146   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10147   ArrayRef<int> Mask = SVOp->getMask();
10148   SDValue V1 = Op.getOperand(0);
10149   SDValue V2 = Op.getOperand(1);
10150   MVT VT = Op.getSimpleValueType();
10151   int NumElements = VT.getVectorNumElements();
10152   SDLoc dl(Op);
10153
10154   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10155
10156   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10157   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10158   if (V1IsUndef && V2IsUndef)
10159     return DAG.getUNDEF(VT);
10160
10161   // When we create a shuffle node we put the UNDEF node to second operand,
10162   // but in some cases the first operand may be transformed to UNDEF.
10163   // In this case we should just commute the node.
10164   if (V1IsUndef)
10165     return DAG.getCommutedVectorShuffle(*SVOp);
10166
10167   // Check for non-undef masks pointing at an undef vector and make the masks
10168   // undef as well. This makes it easier to match the shuffle based solely on
10169   // the mask.
10170   if (V2IsUndef)
10171     for (int M : Mask)
10172       if (M >= NumElements) {
10173         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10174         for (int &M : NewMask)
10175           if (M >= NumElements)
10176             M = -1;
10177         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10178       }
10179
10180   // We actually see shuffles that are entirely re-arrangements of a set of
10181   // zero inputs. This mostly happens while decomposing complex shuffles into
10182   // simple ones. Directly lower these as a buildvector of zeros.
10183   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10184   if (Zeroable.all())
10185     return getZeroVector(VT, Subtarget, DAG, dl);
10186
10187   // Try to collapse shuffles into using a vector type with fewer elements but
10188   // wider element types. We cap this to not form integers or floating point
10189   // elements wider than 64 bits, but it might be interesting to form i128
10190   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10191   SmallVector<int, 16> WidenedMask;
10192   if (VT.getScalarSizeInBits() < 64 &&
10193       canWidenShuffleElements(Mask, WidenedMask)) {
10194     MVT NewEltVT = VT.isFloatingPoint()
10195                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10196                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10197     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10198     // Make sure that the new vector type is legal. For example, v2f64 isn't
10199     // legal on SSE1.
10200     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10201       V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
10202       V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
10203       return DAG.getNode(ISD::BITCAST, dl, VT,
10204                          DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10205     }
10206   }
10207
10208   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10209   for (int M : SVOp->getMask())
10210     if (M < 0)
10211       ++NumUndefElements;
10212     else if (M < NumElements)
10213       ++NumV1Elements;
10214     else
10215       ++NumV2Elements;
10216
10217   // Commute the shuffle as needed such that more elements come from V1 than
10218   // V2. This allows us to match the shuffle pattern strictly on how many
10219   // elements come from V1 without handling the symmetric cases.
10220   if (NumV2Elements > NumV1Elements)
10221     return DAG.getCommutedVectorShuffle(*SVOp);
10222
10223   // When the number of V1 and V2 elements are the same, try to minimize the
10224   // number of uses of V2 in the low half of the vector. When that is tied,
10225   // ensure that the sum of indices for V1 is equal to or lower than the sum
10226   // indices for V2. When those are equal, try to ensure that the number of odd
10227   // indices for V1 is lower than the number of odd indices for V2.
10228   if (NumV1Elements == NumV2Elements) {
10229     int LowV1Elements = 0, LowV2Elements = 0;
10230     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10231       if (M >= NumElements)
10232         ++LowV2Elements;
10233       else if (M >= 0)
10234         ++LowV1Elements;
10235     if (LowV2Elements > LowV1Elements) {
10236       return DAG.getCommutedVectorShuffle(*SVOp);
10237     } else if (LowV2Elements == LowV1Elements) {
10238       int SumV1Indices = 0, SumV2Indices = 0;
10239       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10240         if (SVOp->getMask()[i] >= NumElements)
10241           SumV2Indices += i;
10242         else if (SVOp->getMask()[i] >= 0)
10243           SumV1Indices += i;
10244       if (SumV2Indices < SumV1Indices) {
10245         return DAG.getCommutedVectorShuffle(*SVOp);
10246       } else if (SumV2Indices == SumV1Indices) {
10247         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10248         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10249           if (SVOp->getMask()[i] >= NumElements)
10250             NumV2OddIndices += i % 2;
10251           else if (SVOp->getMask()[i] >= 0)
10252             NumV1OddIndices += i % 2;
10253         if (NumV2OddIndices < NumV1OddIndices)
10254           return DAG.getCommutedVectorShuffle(*SVOp);
10255       }
10256     }
10257   }
10258
10259   // For each vector width, delegate to a specialized lowering routine.
10260   if (VT.getSizeInBits() == 128)
10261     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10262
10263   if (VT.getSizeInBits() == 256)
10264     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10265
10266   // Force AVX-512 vectors to be scalarized for now.
10267   // FIXME: Implement AVX-512 support!
10268   if (VT.getSizeInBits() == 512)
10269     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10270
10271   llvm_unreachable("Unimplemented!");
10272 }
10273
10274 // This function assumes its argument is a BUILD_VECTOR of constants or
10275 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10276 // true.
10277 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10278                                     unsigned &MaskValue) {
10279   MaskValue = 0;
10280   unsigned NumElems = BuildVector->getNumOperands();
10281   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10282   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10283   unsigned NumElemsInLane = NumElems / NumLanes;
10284
10285   // Blend for v16i16 should be symetric for the both lanes.
10286   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10287     SDValue EltCond = BuildVector->getOperand(i);
10288     SDValue SndLaneEltCond =
10289         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10290
10291     int Lane1Cond = -1, Lane2Cond = -1;
10292     if (isa<ConstantSDNode>(EltCond))
10293       Lane1Cond = !isZero(EltCond);
10294     if (isa<ConstantSDNode>(SndLaneEltCond))
10295       Lane2Cond = !isZero(SndLaneEltCond);
10296
10297     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10298       // Lane1Cond != 0, means we want the first argument.
10299       // Lane1Cond == 0, means we want the second argument.
10300       // The encoding of this argument is 0 for the first argument, 1
10301       // for the second. Therefore, invert the condition.
10302       MaskValue |= !Lane1Cond << i;
10303     else if (Lane1Cond < 0)
10304       MaskValue |= !Lane2Cond << i;
10305     else
10306       return false;
10307   }
10308   return true;
10309 }
10310
10311 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10312 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10313                                            const X86Subtarget *Subtarget,
10314                                            SelectionDAG &DAG) {
10315   SDValue Cond = Op.getOperand(0);
10316   SDValue LHS = Op.getOperand(1);
10317   SDValue RHS = Op.getOperand(2);
10318   SDLoc dl(Op);
10319   MVT VT = Op.getSimpleValueType();
10320
10321   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10322     return SDValue();
10323   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10324
10325   // Only non-legal VSELECTs reach this lowering, convert those into generic
10326   // shuffles and re-use the shuffle lowering path for blends.
10327   SmallVector<int, 32> Mask;
10328   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10329     SDValue CondElt = CondBV->getOperand(i);
10330     Mask.push_back(
10331         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10332   }
10333   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10334 }
10335
10336 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10337   // A vselect where all conditions and data are constants can be optimized into
10338   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10339   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10340       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10341       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10342     return SDValue();
10343
10344   // Try to lower this to a blend-style vector shuffle. This can handle all
10345   // constant condition cases.
10346   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
10347     return BlendOp;
10348
10349   // Variable blends are only legal from SSE4.1 onward.
10350   if (!Subtarget->hasSSE41())
10351     return SDValue();
10352
10353   // Only some types will be legal on some subtargets. If we can emit a legal
10354   // VSELECT-matching blend, return Op, and but if we need to expand, return
10355   // a null value.
10356   switch (Op.getSimpleValueType().SimpleTy) {
10357   default:
10358     // Most of the vector types have blends past SSE4.1.
10359     return Op;
10360
10361   case MVT::v32i8:
10362     // The byte blends for AVX vectors were introduced only in AVX2.
10363     if (Subtarget->hasAVX2())
10364       return Op;
10365
10366     return SDValue();
10367
10368   case MVT::v8i16:
10369   case MVT::v16i16:
10370     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
10371     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10372       return Op;
10373
10374     // FIXME: We should custom lower this by fixing the condition and using i8
10375     // blends.
10376     return SDValue();
10377   }
10378 }
10379
10380 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10381   MVT VT = Op.getSimpleValueType();
10382   SDLoc dl(Op);
10383
10384   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10385     return SDValue();
10386
10387   if (VT.getSizeInBits() == 8) {
10388     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10389                                   Op.getOperand(0), Op.getOperand(1));
10390     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10391                                   DAG.getValueType(VT));
10392     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10393   }
10394
10395   if (VT.getSizeInBits() == 16) {
10396     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10397     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10398     if (Idx == 0)
10399       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10400                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10401                                      DAG.getNode(ISD::BITCAST, dl,
10402                                                  MVT::v4i32,
10403                                                  Op.getOperand(0)),
10404                                      Op.getOperand(1)));
10405     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10406                                   Op.getOperand(0), Op.getOperand(1));
10407     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10408                                   DAG.getValueType(VT));
10409     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10410   }
10411
10412   if (VT == MVT::f32) {
10413     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10414     // the result back to FR32 register. It's only worth matching if the
10415     // result has a single use which is a store or a bitcast to i32.  And in
10416     // the case of a store, it's not worth it if the index is a constant 0,
10417     // because a MOVSSmr can be used instead, which is smaller and faster.
10418     if (!Op.hasOneUse())
10419       return SDValue();
10420     SDNode *User = *Op.getNode()->use_begin();
10421     if ((User->getOpcode() != ISD::STORE ||
10422          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10423           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10424         (User->getOpcode() != ISD::BITCAST ||
10425          User->getValueType(0) != MVT::i32))
10426       return SDValue();
10427     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10428                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
10429                                               Op.getOperand(0)),
10430                                               Op.getOperand(1));
10431     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
10432   }
10433
10434   if (VT == MVT::i32 || VT == MVT::i64) {
10435     // ExtractPS/pextrq works with constant index.
10436     if (isa<ConstantSDNode>(Op.getOperand(1)))
10437       return Op;
10438   }
10439   return SDValue();
10440 }
10441
10442 /// Extract one bit from mask vector, like v16i1 or v8i1.
10443 /// AVX-512 feature.
10444 SDValue
10445 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10446   SDValue Vec = Op.getOperand(0);
10447   SDLoc dl(Vec);
10448   MVT VecVT = Vec.getSimpleValueType();
10449   SDValue Idx = Op.getOperand(1);
10450   MVT EltVT = Op.getSimpleValueType();
10451
10452   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10453   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10454          "Unexpected vector type in ExtractBitFromMaskVector");
10455
10456   // variable index can't be handled in mask registers,
10457   // extend vector to VR512
10458   if (!isa<ConstantSDNode>(Idx)) {
10459     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10460     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10461     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10462                               ExtVT.getVectorElementType(), Ext, Idx);
10463     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10464   }
10465
10466   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10467   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10468   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10469     rc = getRegClassFor(MVT::v16i1);
10470   unsigned MaxSift = rc->getSize()*8 - 1;
10471   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10472                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
10473   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10474                     DAG.getConstant(MaxSift, MVT::i8));
10475   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10476                        DAG.getIntPtrConstant(0));
10477 }
10478
10479 SDValue
10480 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10481                                            SelectionDAG &DAG) const {
10482   SDLoc dl(Op);
10483   SDValue Vec = Op.getOperand(0);
10484   MVT VecVT = Vec.getSimpleValueType();
10485   SDValue Idx = Op.getOperand(1);
10486
10487   if (Op.getSimpleValueType() == MVT::i1)
10488     return ExtractBitFromMaskVector(Op, DAG);
10489
10490   if (!isa<ConstantSDNode>(Idx)) {
10491     if (VecVT.is512BitVector() ||
10492         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10493          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10494
10495       MVT MaskEltVT =
10496         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10497       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10498                                     MaskEltVT.getSizeInBits());
10499
10500       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10501       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10502                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10503                                 Idx, DAG.getConstant(0, getPointerTy()));
10504       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10505       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10506                         Perm, DAG.getConstant(0, getPointerTy()));
10507     }
10508     return SDValue();
10509   }
10510
10511   // If this is a 256-bit vector result, first extract the 128-bit vector and
10512   // then extract the element from the 128-bit vector.
10513   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10514
10515     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10516     // Get the 128-bit vector.
10517     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10518     MVT EltVT = VecVT.getVectorElementType();
10519
10520     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10521
10522     //if (IdxVal >= NumElems/2)
10523     //  IdxVal -= NumElems/2;
10524     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10525     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10526                        DAG.getConstant(IdxVal, MVT::i32));
10527   }
10528
10529   assert(VecVT.is128BitVector() && "Unexpected vector length");
10530
10531   if (Subtarget->hasSSE41()) {
10532     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10533     if (Res.getNode())
10534       return Res;
10535   }
10536
10537   MVT VT = Op.getSimpleValueType();
10538   // TODO: handle v16i8.
10539   if (VT.getSizeInBits() == 16) {
10540     SDValue Vec = Op.getOperand(0);
10541     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10542     if (Idx == 0)
10543       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10544                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10545                                      DAG.getNode(ISD::BITCAST, dl,
10546                                                  MVT::v4i32, Vec),
10547                                      Op.getOperand(1)));
10548     // Transform it so it match pextrw which produces a 32-bit result.
10549     MVT EltVT = MVT::i32;
10550     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10551                                   Op.getOperand(0), Op.getOperand(1));
10552     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10553                                   DAG.getValueType(VT));
10554     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10555   }
10556
10557   if (VT.getSizeInBits() == 32) {
10558     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10559     if (Idx == 0)
10560       return Op;
10561
10562     // SHUFPS the element to the lowest double word, then movss.
10563     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10564     MVT VVT = Op.getOperand(0).getSimpleValueType();
10565     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10566                                        DAG.getUNDEF(VVT), Mask);
10567     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10568                        DAG.getIntPtrConstant(0));
10569   }
10570
10571   if (VT.getSizeInBits() == 64) {
10572     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10573     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10574     //        to match extract_elt for f64.
10575     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10576     if (Idx == 0)
10577       return Op;
10578
10579     // UNPCKHPD the element to the lowest double word, then movsd.
10580     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10581     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10582     int Mask[2] = { 1, -1 };
10583     MVT VVT = Op.getOperand(0).getSimpleValueType();
10584     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10585                                        DAG.getUNDEF(VVT), Mask);
10586     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10587                        DAG.getIntPtrConstant(0));
10588   }
10589
10590   return SDValue();
10591 }
10592
10593 /// Insert one bit to mask vector, like v16i1 or v8i1.
10594 /// AVX-512 feature.
10595 SDValue
10596 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10597   SDLoc dl(Op);
10598   SDValue Vec = Op.getOperand(0);
10599   SDValue Elt = Op.getOperand(1);
10600   SDValue Idx = Op.getOperand(2);
10601   MVT VecVT = Vec.getSimpleValueType();
10602
10603   if (!isa<ConstantSDNode>(Idx)) {
10604     // Non constant index. Extend source and destination,
10605     // insert element and then truncate the result.
10606     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10607     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10608     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10609       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10610       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10611     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10612   }
10613
10614   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10615   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10616   if (Vec.getOpcode() == ISD::UNDEF)
10617     return DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10618                        DAG.getConstant(IdxVal, MVT::i8));
10619   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10620   unsigned MaxSift = rc->getSize()*8 - 1;
10621   EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10622                     DAG.getConstant(MaxSift, MVT::i8));
10623   EltInVec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, EltInVec,
10624                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
10625   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10626 }
10627
10628 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10629                                                   SelectionDAG &DAG) const {
10630   MVT VT = Op.getSimpleValueType();
10631   MVT EltVT = VT.getVectorElementType();
10632
10633   if (EltVT == MVT::i1)
10634     return InsertBitToMaskVector(Op, DAG);
10635
10636   SDLoc dl(Op);
10637   SDValue N0 = Op.getOperand(0);
10638   SDValue N1 = Op.getOperand(1);
10639   SDValue N2 = Op.getOperand(2);
10640   if (!isa<ConstantSDNode>(N2))
10641     return SDValue();
10642   auto *N2C = cast<ConstantSDNode>(N2);
10643   unsigned IdxVal = N2C->getZExtValue();
10644
10645   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10646   // into that, and then insert the subvector back into the result.
10647   if (VT.is256BitVector() || VT.is512BitVector()) {
10648     // With a 256-bit vector, we can insert into the zero element efficiently
10649     // using a blend if we have AVX or AVX2 and the right data type.
10650     if (VT.is256BitVector() && IdxVal == 0) {
10651       // TODO: It is worthwhile to cast integer to floating point and back
10652       // and incur a domain crossing penalty if that's what we'll end up
10653       // doing anyway after extracting to a 128-bit vector.
10654       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
10655           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
10656         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
10657         N2 = DAG.getIntPtrConstant(1);
10658         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
10659       }
10660     }
10661
10662     // Get the desired 128-bit vector chunk.
10663     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10664
10665     // Insert the element into the desired chunk.
10666     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10667     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10668
10669     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10670                     DAG.getConstant(IdxIn128, MVT::i32));
10671
10672     // Insert the changed part back into the bigger vector
10673     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10674   }
10675   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10676
10677   if (Subtarget->hasSSE41()) {
10678     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10679       unsigned Opc;
10680       if (VT == MVT::v8i16) {
10681         Opc = X86ISD::PINSRW;
10682       } else {
10683         assert(VT == MVT::v16i8);
10684         Opc = X86ISD::PINSRB;
10685       }
10686
10687       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10688       // argument.
10689       if (N1.getValueType() != MVT::i32)
10690         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10691       if (N2.getValueType() != MVT::i32)
10692         N2 = DAG.getIntPtrConstant(IdxVal);
10693       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10694     }
10695
10696     if (EltVT == MVT::f32) {
10697       // Bits [7:6] of the constant are the source select. This will always be
10698       //   zero here. The DAG Combiner may combine an extract_elt index into
10699       //   these bits. For example (insert (extract, 3), 2) could be matched by
10700       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
10701       // Bits [5:4] of the constant are the destination select. This is the
10702       //   value of the incoming immediate.
10703       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
10704       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10705
10706       const Function *F = DAG.getMachineFunction().getFunction();
10707       bool MinSize = F->hasFnAttribute(Attribute::MinSize);
10708       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
10709         // If this is an insertion of 32-bits into the low 32-bits of
10710         // a vector, we prefer to generate a blend with immediate rather
10711         // than an insertps. Blends are simpler operations in hardware and so
10712         // will always have equal or better performance than insertps.
10713         // But if optimizing for size and there's a load folding opportunity,
10714         // generate insertps because blendps does not have a 32-bit memory
10715         // operand form.
10716         N2 = DAG.getIntPtrConstant(1);
10717         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10718         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
10719       }
10720       N2 = DAG.getIntPtrConstant(IdxVal << 4);
10721       // Create this as a scalar to vector..
10722       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10723       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10724     }
10725
10726     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10727       // PINSR* works with constant index.
10728       return Op;
10729     }
10730   }
10731
10732   if (EltVT == MVT::i8)
10733     return SDValue();
10734
10735   if (EltVT.getSizeInBits() == 16) {
10736     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10737     // as its second argument.
10738     if (N1.getValueType() != MVT::i32)
10739       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10740     if (N2.getValueType() != MVT::i32)
10741       N2 = DAG.getIntPtrConstant(IdxVal);
10742     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10743   }
10744   return SDValue();
10745 }
10746
10747 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10748   SDLoc dl(Op);
10749   MVT OpVT = Op.getSimpleValueType();
10750
10751   // If this is a 256-bit vector result, first insert into a 128-bit
10752   // vector and then insert into the 256-bit vector.
10753   if (!OpVT.is128BitVector()) {
10754     // Insert into a 128-bit vector.
10755     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10756     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10757                                  OpVT.getVectorNumElements() / SizeFactor);
10758
10759     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10760
10761     // Insert the 128-bit vector.
10762     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10763   }
10764
10765   if (OpVT == MVT::v1i64 &&
10766       Op.getOperand(0).getValueType() == MVT::i64)
10767     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10768
10769   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10770   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10771   return DAG.getNode(ISD::BITCAST, dl, OpVT,
10772                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
10773 }
10774
10775 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10776 // a simple subregister reference or explicit instructions to grab
10777 // upper bits of a vector.
10778 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10779                                       SelectionDAG &DAG) {
10780   SDLoc dl(Op);
10781   SDValue In =  Op.getOperand(0);
10782   SDValue Idx = Op.getOperand(1);
10783   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10784   MVT ResVT   = Op.getSimpleValueType();
10785   MVT InVT    = In.getSimpleValueType();
10786
10787   if (Subtarget->hasFp256()) {
10788     if (ResVT.is128BitVector() &&
10789         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10790         isa<ConstantSDNode>(Idx)) {
10791       return Extract128BitVector(In, IdxVal, DAG, dl);
10792     }
10793     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10794         isa<ConstantSDNode>(Idx)) {
10795       return Extract256BitVector(In, IdxVal, DAG, dl);
10796     }
10797   }
10798   return SDValue();
10799 }
10800
10801 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10802 // simple superregister reference or explicit instructions to insert
10803 // the upper bits of a vector.
10804 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10805                                      SelectionDAG &DAG) {
10806   if (!Subtarget->hasAVX())
10807     return SDValue();
10808
10809   SDLoc dl(Op);
10810   SDValue Vec = Op.getOperand(0);
10811   SDValue SubVec = Op.getOperand(1);
10812   SDValue Idx = Op.getOperand(2);
10813
10814   if (!isa<ConstantSDNode>(Idx))
10815     return SDValue();
10816
10817   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10818   MVT OpVT = Op.getSimpleValueType();
10819   MVT SubVecVT = SubVec.getSimpleValueType();
10820
10821   // Fold two 16-byte subvector loads into one 32-byte load:
10822   // (insert_subvector (insert_subvector undef, (load addr), 0),
10823   //                   (load addr + 16), Elts/2)
10824   // --> load32 addr
10825   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
10826       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
10827       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
10828       !Subtarget->isUnalignedMem32Slow()) {
10829     SDValue SubVec2 = Vec.getOperand(1);
10830     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
10831       if (Idx2->getZExtValue() == 0) {
10832         SDValue Ops[] = { SubVec2, SubVec };
10833         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
10834         if (LD.getNode())
10835           return LD;
10836       }
10837     }
10838   }
10839
10840   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
10841       SubVecVT.is128BitVector())
10842     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
10843
10844   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
10845     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
10846
10847   if (OpVT.getVectorElementType() == MVT::i1) {
10848     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
10849       return Op;
10850     SDValue ZeroIdx = DAG.getIntPtrConstant(0);
10851     SDValue Undef = DAG.getUNDEF(OpVT);
10852     unsigned NumElems = OpVT.getVectorNumElements();
10853     SDValue ShiftBits = DAG.getConstant(NumElems/2, MVT::i8);
10854
10855     if (IdxVal == OpVT.getVectorNumElements() / 2) {
10856       // Zero upper bits of the Vec
10857       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
10858       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
10859
10860       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
10861                                  SubVec, ZeroIdx);
10862       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
10863       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
10864     }
10865     if (IdxVal == 0) {
10866       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
10867                                  SubVec, ZeroIdx);
10868       // Zero upper bits of the Vec2
10869       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
10870       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
10871       // Zero lower bits of the Vec
10872       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
10873       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
10874       // Merge them together
10875       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
10876     }
10877   }
10878   return SDValue();
10879 }
10880
10881 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
10882 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
10883 // one of the above mentioned nodes. It has to be wrapped because otherwise
10884 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
10885 // be used to form addressing mode. These wrapped nodes will be selected
10886 // into MOV32ri.
10887 SDValue
10888 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
10889   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
10890
10891   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10892   // global base reg.
10893   unsigned char OpFlag = 0;
10894   unsigned WrapperKind = X86ISD::Wrapper;
10895   CodeModel::Model M = DAG.getTarget().getCodeModel();
10896
10897   if (Subtarget->isPICStyleRIPRel() &&
10898       (M == CodeModel::Small || M == CodeModel::Kernel))
10899     WrapperKind = X86ISD::WrapperRIP;
10900   else if (Subtarget->isPICStyleGOT())
10901     OpFlag = X86II::MO_GOTOFF;
10902   else if (Subtarget->isPICStyleStubPIC())
10903     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10904
10905   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
10906                                              CP->getAlignment(),
10907                                              CP->getOffset(), OpFlag);
10908   SDLoc DL(CP);
10909   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10910   // With PIC, the address is actually $g + Offset.
10911   if (OpFlag) {
10912     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10913                          DAG.getNode(X86ISD::GlobalBaseReg,
10914                                      SDLoc(), getPointerTy()),
10915                          Result);
10916   }
10917
10918   return Result;
10919 }
10920
10921 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
10922   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
10923
10924   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10925   // global base reg.
10926   unsigned char OpFlag = 0;
10927   unsigned WrapperKind = X86ISD::Wrapper;
10928   CodeModel::Model M = DAG.getTarget().getCodeModel();
10929
10930   if (Subtarget->isPICStyleRIPRel() &&
10931       (M == CodeModel::Small || M == CodeModel::Kernel))
10932     WrapperKind = X86ISD::WrapperRIP;
10933   else if (Subtarget->isPICStyleGOT())
10934     OpFlag = X86II::MO_GOTOFF;
10935   else if (Subtarget->isPICStyleStubPIC())
10936     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10937
10938   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
10939                                           OpFlag);
10940   SDLoc DL(JT);
10941   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10942
10943   // With PIC, the address is actually $g + Offset.
10944   if (OpFlag)
10945     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10946                          DAG.getNode(X86ISD::GlobalBaseReg,
10947                                      SDLoc(), getPointerTy()),
10948                          Result);
10949
10950   return Result;
10951 }
10952
10953 SDValue
10954 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
10955   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
10956
10957   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10958   // global base reg.
10959   unsigned char OpFlag = 0;
10960   unsigned WrapperKind = X86ISD::Wrapper;
10961   CodeModel::Model M = DAG.getTarget().getCodeModel();
10962
10963   if (Subtarget->isPICStyleRIPRel() &&
10964       (M == CodeModel::Small || M == CodeModel::Kernel)) {
10965     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
10966       OpFlag = X86II::MO_GOTPCREL;
10967     WrapperKind = X86ISD::WrapperRIP;
10968   } else if (Subtarget->isPICStyleGOT()) {
10969     OpFlag = X86II::MO_GOT;
10970   } else if (Subtarget->isPICStyleStubPIC()) {
10971     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
10972   } else if (Subtarget->isPICStyleStubNoDynamic()) {
10973     OpFlag = X86II::MO_DARWIN_NONLAZY;
10974   }
10975
10976   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
10977
10978   SDLoc DL(Op);
10979   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10980
10981   // With PIC, the address is actually $g + Offset.
10982   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
10983       !Subtarget->is64Bit()) {
10984     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10985                          DAG.getNode(X86ISD::GlobalBaseReg,
10986                                      SDLoc(), getPointerTy()),
10987                          Result);
10988   }
10989
10990   // For symbols that require a load from a stub to get the address, emit the
10991   // load.
10992   if (isGlobalStubReference(OpFlag))
10993     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
10994                          MachinePointerInfo::getGOT(), false, false, false, 0);
10995
10996   return Result;
10997 }
10998
10999 SDValue
11000 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11001   // Create the TargetBlockAddressAddress node.
11002   unsigned char OpFlags =
11003     Subtarget->ClassifyBlockAddressReference();
11004   CodeModel::Model M = DAG.getTarget().getCodeModel();
11005   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11006   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11007   SDLoc dl(Op);
11008   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
11009                                              OpFlags);
11010
11011   if (Subtarget->isPICStyleRIPRel() &&
11012       (M == CodeModel::Small || M == CodeModel::Kernel))
11013     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11014   else
11015     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11016
11017   // With PIC, the address is actually $g + Offset.
11018   if (isGlobalRelativeToPICBase(OpFlags)) {
11019     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11020                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11021                          Result);
11022   }
11023
11024   return Result;
11025 }
11026
11027 SDValue
11028 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11029                                       int64_t Offset, SelectionDAG &DAG) const {
11030   // Create the TargetGlobalAddress node, folding in the constant
11031   // offset if it is legal.
11032   unsigned char OpFlags =
11033       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11034   CodeModel::Model M = DAG.getTarget().getCodeModel();
11035   SDValue Result;
11036   if (OpFlags == X86II::MO_NO_FLAG &&
11037       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11038     // A direct static reference to a global.
11039     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
11040     Offset = 0;
11041   } else {
11042     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
11043   }
11044
11045   if (Subtarget->isPICStyleRIPRel() &&
11046       (M == CodeModel::Small || M == CodeModel::Kernel))
11047     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
11048   else
11049     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
11050
11051   // With PIC, the address is actually $g + Offset.
11052   if (isGlobalRelativeToPICBase(OpFlags)) {
11053     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
11054                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
11055                          Result);
11056   }
11057
11058   // For globals that require a load from a stub to get the address, emit the
11059   // load.
11060   if (isGlobalStubReference(OpFlags))
11061     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
11062                          MachinePointerInfo::getGOT(), false, false, false, 0);
11063
11064   // If there was a non-zero offset that we didn't fold, create an explicit
11065   // addition for it.
11066   if (Offset != 0)
11067     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
11068                          DAG.getConstant(Offset, getPointerTy()));
11069
11070   return Result;
11071 }
11072
11073 SDValue
11074 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11075   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11076   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11077   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11078 }
11079
11080 static SDValue
11081 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11082            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11083            unsigned char OperandFlags, bool LocalDynamic = false) {
11084   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11085   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11086   SDLoc dl(GA);
11087   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11088                                            GA->getValueType(0),
11089                                            GA->getOffset(),
11090                                            OperandFlags);
11091
11092   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11093                                            : X86ISD::TLSADDR;
11094
11095   if (InFlag) {
11096     SDValue Ops[] = { Chain,  TGA, *InFlag };
11097     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11098   } else {
11099     SDValue Ops[]  = { Chain, TGA };
11100     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11101   }
11102
11103   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11104   MFI->setAdjustsStack(true);
11105   MFI->setHasCalls(true);
11106
11107   SDValue Flag = Chain.getValue(1);
11108   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11109 }
11110
11111 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11112 static SDValue
11113 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11114                                 const EVT PtrVT) {
11115   SDValue InFlag;
11116   SDLoc dl(GA);  // ? function entry point might be better
11117   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11118                                    DAG.getNode(X86ISD::GlobalBaseReg,
11119                                                SDLoc(), PtrVT), InFlag);
11120   InFlag = Chain.getValue(1);
11121
11122   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11123 }
11124
11125 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11126 static SDValue
11127 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11128                                 const EVT PtrVT) {
11129   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11130                     X86::RAX, X86II::MO_TLSGD);
11131 }
11132
11133 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11134                                            SelectionDAG &DAG,
11135                                            const EVT PtrVT,
11136                                            bool is64Bit) {
11137   SDLoc dl(GA);
11138
11139   // Get the start address of the TLS block for this module.
11140   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11141       .getInfo<X86MachineFunctionInfo>();
11142   MFI->incNumLocalDynamicTLSAccesses();
11143
11144   SDValue Base;
11145   if (is64Bit) {
11146     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11147                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11148   } else {
11149     SDValue InFlag;
11150     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11151         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11152     InFlag = Chain.getValue(1);
11153     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11154                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11155   }
11156
11157   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11158   // of Base.
11159
11160   // Build x@dtpoff.
11161   unsigned char OperandFlags = X86II::MO_DTPOFF;
11162   unsigned WrapperKind = X86ISD::Wrapper;
11163   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11164                                            GA->getValueType(0),
11165                                            GA->getOffset(), OperandFlags);
11166   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11167
11168   // Add x@dtpoff with the base.
11169   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11170 }
11171
11172 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11173 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11174                                    const EVT PtrVT, TLSModel::Model model,
11175                                    bool is64Bit, bool isPIC) {
11176   SDLoc dl(GA);
11177
11178   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11179   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11180                                                          is64Bit ? 257 : 256));
11181
11182   SDValue ThreadPointer =
11183       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0),
11184                   MachinePointerInfo(Ptr), false, false, false, 0);
11185
11186   unsigned char OperandFlags = 0;
11187   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11188   // initialexec.
11189   unsigned WrapperKind = X86ISD::Wrapper;
11190   if (model == TLSModel::LocalExec) {
11191     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11192   } else if (model == TLSModel::InitialExec) {
11193     if (is64Bit) {
11194       OperandFlags = X86II::MO_GOTTPOFF;
11195       WrapperKind = X86ISD::WrapperRIP;
11196     } else {
11197       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
11198     }
11199   } else {
11200     llvm_unreachable("Unexpected model");
11201   }
11202
11203   // emit "addl x@ntpoff,%eax" (local exec)
11204   // or "addl x@indntpoff,%eax" (initial exec)
11205   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
11206   SDValue TGA =
11207       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
11208                                  GA->getOffset(), OperandFlags);
11209   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11210
11211   if (model == TLSModel::InitialExec) {
11212     if (isPIC && !is64Bit) {
11213       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
11214                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11215                            Offset);
11216     }
11217
11218     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
11219                          MachinePointerInfo::getGOT(), false, false, false, 0);
11220   }
11221
11222   // The address of the thread local variable is the add of the thread
11223   // pointer with the offset of the variable.
11224   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
11225 }
11226
11227 SDValue
11228 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
11229
11230   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
11231   const GlobalValue *GV = GA->getGlobal();
11232
11233   if (Subtarget->isTargetELF()) {
11234     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
11235
11236     switch (model) {
11237       case TLSModel::GeneralDynamic:
11238         if (Subtarget->is64Bit())
11239           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
11240         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
11241       case TLSModel::LocalDynamic:
11242         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
11243                                            Subtarget->is64Bit());
11244       case TLSModel::InitialExec:
11245       case TLSModel::LocalExec:
11246         return LowerToTLSExecModel(
11247             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
11248             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
11249     }
11250     llvm_unreachable("Unknown TLS model.");
11251   }
11252
11253   if (Subtarget->isTargetDarwin()) {
11254     // Darwin only has one model of TLS.  Lower to that.
11255     unsigned char OpFlag = 0;
11256     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
11257                            X86ISD::WrapperRIP : X86ISD::Wrapper;
11258
11259     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11260     // global base reg.
11261     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
11262                  !Subtarget->is64Bit();
11263     if (PIC32)
11264       OpFlag = X86II::MO_TLVP_PIC_BASE;
11265     else
11266       OpFlag = X86II::MO_TLVP;
11267     SDLoc DL(Op);
11268     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
11269                                                 GA->getValueType(0),
11270                                                 GA->getOffset(), OpFlag);
11271     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
11272
11273     // With PIC32, the address is actually $g + Offset.
11274     if (PIC32)
11275       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
11276                            DAG.getNode(X86ISD::GlobalBaseReg,
11277                                        SDLoc(), getPointerTy()),
11278                            Offset);
11279
11280     // Lowering the machine isd will make sure everything is in the right
11281     // location.
11282     SDValue Chain = DAG.getEntryNode();
11283     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11284     SDValue Args[] = { Chain, Offset };
11285     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
11286
11287     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
11288     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11289     MFI->setAdjustsStack(true);
11290
11291     // And our return value (tls address) is in the standard call return value
11292     // location.
11293     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11294     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
11295                               Chain.getValue(1));
11296   }
11297
11298   if (Subtarget->isTargetKnownWindowsMSVC() ||
11299       Subtarget->isTargetWindowsGNU()) {
11300     // Just use the implicit TLS architecture
11301     // Need to generate someting similar to:
11302     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11303     //                                  ; from TEB
11304     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11305     //   mov     rcx, qword [rdx+rcx*8]
11306     //   mov     eax, .tls$:tlsvar
11307     //   [rax+rcx] contains the address
11308     // Windows 64bit: gs:0x58
11309     // Windows 32bit: fs:__tls_array
11310
11311     SDLoc dl(GA);
11312     SDValue Chain = DAG.getEntryNode();
11313
11314     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11315     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11316     // use its literal value of 0x2C.
11317     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11318                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11319                                                              256)
11320                                         : Type::getInt32PtrTy(*DAG.getContext(),
11321                                                               257));
11322
11323     SDValue TlsArray =
11324         Subtarget->is64Bit()
11325             ? DAG.getIntPtrConstant(0x58)
11326             : (Subtarget->isTargetWindowsGNU()
11327                    ? DAG.getIntPtrConstant(0x2C)
11328                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11329
11330     SDValue ThreadPointer =
11331         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11332                     MachinePointerInfo(Ptr), false, false, false, 0);
11333
11334     // Load the _tls_index variable
11335     SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11336     if (Subtarget->is64Bit())
11337       IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain,
11338                            IDX, MachinePointerInfo(), MVT::i32,
11339                            false, false, false, 0);
11340     else
11341       IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11342                         false, false, false, 0);
11343
11344     SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()),
11345                                     getPointerTy());
11346     IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11347
11348     SDValue res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11349     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11350                       false, false, false, 0);
11351
11352     // Get the offset of start of .tls section
11353     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11354                                              GA->getValueType(0),
11355                                              GA->getOffset(), X86II::MO_SECREL);
11356     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11357
11358     // The address of the thread local variable is the add of the thread
11359     // pointer with the offset of the variable.
11360     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11361   }
11362
11363   llvm_unreachable("TLS not implemented for this target.");
11364 }
11365
11366 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11367 /// and take a 2 x i32 value to shift plus a shift amount.
11368 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11369   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11370   MVT VT = Op.getSimpleValueType();
11371   unsigned VTBits = VT.getSizeInBits();
11372   SDLoc dl(Op);
11373   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11374   SDValue ShOpLo = Op.getOperand(0);
11375   SDValue ShOpHi = Op.getOperand(1);
11376   SDValue ShAmt  = Op.getOperand(2);
11377   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11378   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11379   // during isel.
11380   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11381                                   DAG.getConstant(VTBits - 1, MVT::i8));
11382   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11383                                      DAG.getConstant(VTBits - 1, MVT::i8))
11384                        : DAG.getConstant(0, VT);
11385
11386   SDValue Tmp2, Tmp3;
11387   if (Op.getOpcode() == ISD::SHL_PARTS) {
11388     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11389     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11390   } else {
11391     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11392     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11393   }
11394
11395   // If the shift amount is larger or equal than the width of a part we can't
11396   // rely on the results of shld/shrd. Insert a test and select the appropriate
11397   // values for large shift amounts.
11398   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11399                                 DAG.getConstant(VTBits, MVT::i8));
11400   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11401                              AndNode, DAG.getConstant(0, MVT::i8));
11402
11403   SDValue Hi, Lo;
11404   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
11405   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11406   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11407
11408   if (Op.getOpcode() == ISD::SHL_PARTS) {
11409     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11410     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11411   } else {
11412     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11413     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11414   }
11415
11416   SDValue Ops[2] = { Lo, Hi };
11417   return DAG.getMergeValues(Ops, dl);
11418 }
11419
11420 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11421                                            SelectionDAG &DAG) const {
11422   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11423   SDLoc dl(Op);
11424
11425   if (SrcVT.isVector()) {
11426     if (SrcVT.getVectorElementType() == MVT::i1) {
11427       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11428       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11429                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11430                                      Op.getOperand(0)));
11431     }
11432     return SDValue();
11433   }
11434
11435   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11436          "Unknown SINT_TO_FP to lower!");
11437
11438   // These are really Legal; return the operand so the caller accepts it as
11439   // Legal.
11440   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11441     return Op;
11442   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11443       Subtarget->is64Bit()) {
11444     return Op;
11445   }
11446
11447   unsigned Size = SrcVT.getSizeInBits()/8;
11448   MachineFunction &MF = DAG.getMachineFunction();
11449   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11450   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11451   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11452                                StackSlot,
11453                                MachinePointerInfo::getFixedStack(SSFI),
11454                                false, false, 0);
11455   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11456 }
11457
11458 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11459                                      SDValue StackSlot,
11460                                      SelectionDAG &DAG) const {
11461   // Build the FILD
11462   SDLoc DL(Op);
11463   SDVTList Tys;
11464   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11465   if (useSSE)
11466     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11467   else
11468     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11469
11470   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11471
11472   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11473   MachineMemOperand *MMO;
11474   if (FI) {
11475     int SSFI = FI->getIndex();
11476     MMO =
11477       DAG.getMachineFunction()
11478       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11479                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11480   } else {
11481     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11482     StackSlot = StackSlot.getOperand(1);
11483   }
11484   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11485   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11486                                            X86ISD::FILD, DL,
11487                                            Tys, Ops, SrcVT, MMO);
11488
11489   if (useSSE) {
11490     Chain = Result.getValue(1);
11491     SDValue InFlag = Result.getValue(2);
11492
11493     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11494     // shouldn't be necessary except that RFP cannot be live across
11495     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11496     MachineFunction &MF = DAG.getMachineFunction();
11497     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11498     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11499     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11500     Tys = DAG.getVTList(MVT::Other);
11501     SDValue Ops[] = {
11502       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11503     };
11504     MachineMemOperand *MMO =
11505       DAG.getMachineFunction()
11506       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11507                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11508
11509     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11510                                     Ops, Op.getValueType(), MMO);
11511     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11512                          MachinePointerInfo::getFixedStack(SSFI),
11513                          false, false, false, 0);
11514   }
11515
11516   return Result;
11517 }
11518
11519 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11520 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11521                                                SelectionDAG &DAG) const {
11522   // This algorithm is not obvious. Here it is what we're trying to output:
11523   /*
11524      movq       %rax,  %xmm0
11525      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11526      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11527      #ifdef __SSE3__
11528        haddpd   %xmm0, %xmm0
11529      #else
11530        pshufd   $0x4e, %xmm0, %xmm1
11531        addpd    %xmm1, %xmm0
11532      #endif
11533   */
11534
11535   SDLoc dl(Op);
11536   LLVMContext *Context = DAG.getContext();
11537
11538   // Build some magic constants.
11539   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11540   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11541   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11542
11543   SmallVector<Constant*,2> CV1;
11544   CV1.push_back(
11545     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11546                                       APInt(64, 0x4330000000000000ULL))));
11547   CV1.push_back(
11548     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11549                                       APInt(64, 0x4530000000000000ULL))));
11550   Constant *C1 = ConstantVector::get(CV1);
11551   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11552
11553   // Load the 64-bit value into an XMM register.
11554   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11555                             Op.getOperand(0));
11556   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11557                               MachinePointerInfo::getConstantPool(),
11558                               false, false, false, 16);
11559   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32,
11560                               DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, XR1),
11561                               CLod0);
11562
11563   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11564                               MachinePointerInfo::getConstantPool(),
11565                               false, false, false, 16);
11566   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck1);
11567   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11568   SDValue Result;
11569
11570   if (Subtarget->hasSSE3()) {
11571     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11572     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11573   } else {
11574     SDValue S2F = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Sub);
11575     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11576                                            S2F, 0x4E, DAG);
11577     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11578                          DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Shuffle),
11579                          Sub);
11580   }
11581
11582   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11583                      DAG.getIntPtrConstant(0));
11584 }
11585
11586 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11587 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11588                                                SelectionDAG &DAG) const {
11589   SDLoc dl(Op);
11590   // FP constant to bias correct the final result.
11591   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
11592                                    MVT::f64);
11593
11594   // Load the 32-bit value into an XMM register.
11595   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11596                              Op.getOperand(0));
11597
11598   // Zero out the upper parts of the register.
11599   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11600
11601   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11602                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
11603                      DAG.getIntPtrConstant(0));
11604
11605   // Or the load with the bias.
11606   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
11607                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11608                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11609                                                    MVT::v2f64, Load)),
11610                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11611                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11612                                                    MVT::v2f64, Bias)));
11613   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11614                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
11615                    DAG.getIntPtrConstant(0));
11616
11617   // Subtract the bias.
11618   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11619
11620   // Handle final rounding.
11621   EVT DestVT = Op.getValueType();
11622
11623   if (DestVT.bitsLT(MVT::f64))
11624     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11625                        DAG.getIntPtrConstant(0));
11626   if (DestVT.bitsGT(MVT::f64))
11627     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11628
11629   // Handle final rounding.
11630   return Sub;
11631 }
11632
11633 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11634                                      const X86Subtarget &Subtarget) {
11635   // The algorithm is the following:
11636   // #ifdef __SSE4_1__
11637   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11638   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11639   //                                 (uint4) 0x53000000, 0xaa);
11640   // #else
11641   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11642   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11643   // #endif
11644   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11645   //     return (float4) lo + fhi;
11646
11647   SDLoc DL(Op);
11648   SDValue V = Op->getOperand(0);
11649   EVT VecIntVT = V.getValueType();
11650   bool Is128 = VecIntVT == MVT::v4i32;
11651   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11652   // If we convert to something else than the supported type, e.g., to v4f64,
11653   // abort early.
11654   if (VecFloatVT != Op->getValueType(0))
11655     return SDValue();
11656
11657   unsigned NumElts = VecIntVT.getVectorNumElements();
11658   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11659          "Unsupported custom type");
11660   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11661
11662   // In the #idef/#else code, we have in common:
11663   // - The vector of constants:
11664   // -- 0x4b000000
11665   // -- 0x53000000
11666   // - A shift:
11667   // -- v >> 16
11668
11669   // Create the splat vector for 0x4b000000.
11670   SDValue CstLow = DAG.getConstant(0x4b000000, MVT::i32);
11671   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11672                            CstLow, CstLow, CstLow, CstLow};
11673   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11674                                   makeArrayRef(&CstLowArray[0], NumElts));
11675   // Create the splat vector for 0x53000000.
11676   SDValue CstHigh = DAG.getConstant(0x53000000, MVT::i32);
11677   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11678                             CstHigh, CstHigh, CstHigh, CstHigh};
11679   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11680                                    makeArrayRef(&CstHighArray[0], NumElts));
11681
11682   // Create the right shift.
11683   SDValue CstShift = DAG.getConstant(16, MVT::i32);
11684   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11685                              CstShift, CstShift, CstShift, CstShift};
11686   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11687                                     makeArrayRef(&CstShiftArray[0], NumElts));
11688   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11689
11690   SDValue Low, High;
11691   if (Subtarget.hasSSE41()) {
11692     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11693     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11694     SDValue VecCstLowBitcast =
11695         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstLow);
11696     SDValue VecBitcast = DAG.getNode(ISD::BITCAST, DL, VecI16VT, V);
11697     // Low will be bitcasted right away, so do not bother bitcasting back to its
11698     // original type.
11699     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11700                       VecCstLowBitcast, DAG.getConstant(0xaa, MVT::i32));
11701     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11702     //                                 (uint4) 0x53000000, 0xaa);
11703     SDValue VecCstHighBitcast =
11704         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstHigh);
11705     SDValue VecShiftBitcast =
11706         DAG.getNode(ISD::BITCAST, DL, VecI16VT, HighShift);
11707     // High will be bitcasted right away, so do not bother bitcasting back to
11708     // its original type.
11709     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11710                        VecCstHighBitcast, DAG.getConstant(0xaa, MVT::i32));
11711   } else {
11712     SDValue CstMask = DAG.getConstant(0xffff, MVT::i32);
11713     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11714                                      CstMask, CstMask, CstMask);
11715     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11716     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11717     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11718
11719     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11720     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11721   }
11722
11723   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11724   SDValue CstFAdd = DAG.getConstantFP(
11725       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), MVT::f32);
11726   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11727                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11728   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11729                                    makeArrayRef(&CstFAddArray[0], NumElts));
11730
11731   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11732   SDValue HighBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, High);
11733   SDValue FHigh =
11734       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11735   //     return (float4) lo + fhi;
11736   SDValue LowBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, Low);
11737   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11738 }
11739
11740 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11741                                                SelectionDAG &DAG) const {
11742   SDValue N0 = Op.getOperand(0);
11743   MVT SVT = N0.getSimpleValueType();
11744   SDLoc dl(Op);
11745
11746   switch (SVT.SimpleTy) {
11747   default:
11748     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11749   case MVT::v4i8:
11750   case MVT::v4i16:
11751   case MVT::v8i8:
11752   case MVT::v8i16: {
11753     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11754     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11755                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11756   }
11757   case MVT::v4i32:
11758   case MVT::v8i32:
11759     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11760   }
11761   llvm_unreachable(nullptr);
11762 }
11763
11764 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11765                                            SelectionDAG &DAG) const {
11766   SDValue N0 = Op.getOperand(0);
11767   SDLoc dl(Op);
11768
11769   if (Op.getValueType().isVector())
11770     return lowerUINT_TO_FP_vec(Op, DAG);
11771
11772   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11773   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11774   // the optimization here.
11775   if (DAG.SignBitIsZero(N0))
11776     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11777
11778   MVT SrcVT = N0.getSimpleValueType();
11779   MVT DstVT = Op.getSimpleValueType();
11780   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11781     return LowerUINT_TO_FP_i64(Op, DAG);
11782   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11783     return LowerUINT_TO_FP_i32(Op, DAG);
11784   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11785     return SDValue();
11786
11787   // Make a 64-bit buffer, and use it to build an FILD.
11788   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11789   if (SrcVT == MVT::i32) {
11790     SDValue WordOff = DAG.getConstant(4, getPointerTy());
11791     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11792                                      getPointerTy(), StackSlot, WordOff);
11793     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11794                                   StackSlot, MachinePointerInfo(),
11795                                   false, false, 0);
11796     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
11797                                   OffsetSlot, MachinePointerInfo(),
11798                                   false, false, 0);
11799     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
11800     return Fild;
11801   }
11802
11803   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
11804   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11805                                StackSlot, MachinePointerInfo(),
11806                                false, false, 0);
11807   // For i64 source, we need to add the appropriate power of 2 if the input
11808   // was negative.  This is the same as the optimization in
11809   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
11810   // we must be careful to do the computation in x87 extended precision, not
11811   // in SSE. (The generic code can't know it's OK to do this, or how to.)
11812   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
11813   MachineMemOperand *MMO =
11814     DAG.getMachineFunction()
11815     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11816                           MachineMemOperand::MOLoad, 8, 8);
11817
11818   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
11819   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
11820   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
11821                                          MVT::i64, MMO);
11822
11823   APInt FF(32, 0x5F800000ULL);
11824
11825   // Check whether the sign bit is set.
11826   SDValue SignSet = DAG.getSetCC(dl,
11827                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
11828                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
11829                                  ISD::SETLT);
11830
11831   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
11832   SDValue FudgePtr = DAG.getConstantPool(
11833                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
11834                                          getPointerTy());
11835
11836   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
11837   SDValue Zero = DAG.getIntPtrConstant(0);
11838   SDValue Four = DAG.getIntPtrConstant(4);
11839   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
11840                                Zero, Four);
11841   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
11842
11843   // Load the value out, extending it from f32 to f80.
11844   // FIXME: Avoid the extend by constructing the right constant pool?
11845   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
11846                                  FudgePtr, MachinePointerInfo::getConstantPool(),
11847                                  MVT::f32, false, false, false, 4);
11848   // Extend everything to 80 bits to force it to be done on x87.
11849   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
11850   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
11851 }
11852
11853 std::pair<SDValue,SDValue>
11854 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
11855                                     bool IsSigned, bool IsReplace) const {
11856   SDLoc DL(Op);
11857
11858   EVT DstTy = Op.getValueType();
11859
11860   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
11861     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
11862     DstTy = MVT::i64;
11863   }
11864
11865   assert(DstTy.getSimpleVT() <= MVT::i64 &&
11866          DstTy.getSimpleVT() >= MVT::i16 &&
11867          "Unknown FP_TO_INT to lower!");
11868
11869   // These are really Legal.
11870   if (DstTy == MVT::i32 &&
11871       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11872     return std::make_pair(SDValue(), SDValue());
11873   if (Subtarget->is64Bit() &&
11874       DstTy == MVT::i64 &&
11875       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11876     return std::make_pair(SDValue(), SDValue());
11877
11878   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
11879   // stack slot, or into the FTOL runtime function.
11880   MachineFunction &MF = DAG.getMachineFunction();
11881   unsigned MemSize = DstTy.getSizeInBits()/8;
11882   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11883   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11884
11885   unsigned Opc;
11886   if (!IsSigned && isIntegerTypeFTOL(DstTy))
11887     Opc = X86ISD::WIN_FTOL;
11888   else
11889     switch (DstTy.getSimpleVT().SimpleTy) {
11890     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
11891     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
11892     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
11893     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
11894     }
11895
11896   SDValue Chain = DAG.getEntryNode();
11897   SDValue Value = Op.getOperand(0);
11898   EVT TheVT = Op.getOperand(0).getValueType();
11899   // FIXME This causes a redundant load/store if the SSE-class value is already
11900   // in memory, such as if it is on the callstack.
11901   if (isScalarFPTypeInSSEReg(TheVT)) {
11902     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
11903     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
11904                          MachinePointerInfo::getFixedStack(SSFI),
11905                          false, false, 0);
11906     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
11907     SDValue Ops[] = {
11908       Chain, StackSlot, DAG.getValueType(TheVT)
11909     };
11910
11911     MachineMemOperand *MMO =
11912       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11913                               MachineMemOperand::MOLoad, MemSize, MemSize);
11914     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
11915     Chain = Value.getValue(1);
11916     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11917     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11918   }
11919
11920   MachineMemOperand *MMO =
11921     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11922                             MachineMemOperand::MOStore, MemSize, MemSize);
11923
11924   if (Opc != X86ISD::WIN_FTOL) {
11925     // Build the FP_TO_INT*_IN_MEM
11926     SDValue Ops[] = { Chain, Value, StackSlot };
11927     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
11928                                            Ops, DstTy, MMO);
11929     return std::make_pair(FIST, StackSlot);
11930   } else {
11931     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
11932       DAG.getVTList(MVT::Other, MVT::Glue),
11933       Chain, Value);
11934     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
11935       MVT::i32, ftol.getValue(1));
11936     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
11937       MVT::i32, eax.getValue(2));
11938     SDValue Ops[] = { eax, edx };
11939     SDValue pair = IsReplace
11940       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
11941       : DAG.getMergeValues(Ops, DL);
11942     return std::make_pair(pair, SDValue());
11943   }
11944 }
11945
11946 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
11947                               const X86Subtarget *Subtarget) {
11948   MVT VT = Op->getSimpleValueType(0);
11949   SDValue In = Op->getOperand(0);
11950   MVT InVT = In.getSimpleValueType();
11951   SDLoc dl(Op);
11952
11953   // Optimize vectors in AVX mode:
11954   //
11955   //   v8i16 -> v8i32
11956   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
11957   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
11958   //   Concat upper and lower parts.
11959   //
11960   //   v4i32 -> v4i64
11961   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
11962   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
11963   //   Concat upper and lower parts.
11964   //
11965
11966   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
11967       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
11968       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
11969     return SDValue();
11970
11971   if (Subtarget->hasInt256())
11972     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
11973
11974   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
11975   SDValue Undef = DAG.getUNDEF(InVT);
11976   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
11977   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11978   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11979
11980   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
11981                              VT.getVectorNumElements()/2);
11982
11983   OpLo = DAG.getNode(ISD::BITCAST, dl, HVT, OpLo);
11984   OpHi = DAG.getNode(ISD::BITCAST, dl, HVT, OpHi);
11985
11986   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
11987 }
11988
11989 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
11990                                         SelectionDAG &DAG) {
11991   MVT VT = Op->getSimpleValueType(0);
11992   SDValue In = Op->getOperand(0);
11993   MVT InVT = In.getSimpleValueType();
11994   SDLoc DL(Op);
11995   unsigned int NumElts = VT.getVectorNumElements();
11996   if (NumElts != 8 && NumElts != 16)
11997     return SDValue();
11998
11999   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12000     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12001
12002   EVT ExtVT = (NumElts == 8)? MVT::v8i64 : MVT::v16i32;
12003   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12004   // Now we have only mask extension
12005   assert(InVT.getVectorElementType() == MVT::i1);
12006   SDValue Cst = DAG.getTargetConstant(1, ExtVT.getScalarType());
12007   const Constant *C = cast<ConstantSDNode>(Cst)->getConstantIntValue();
12008   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
12009   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
12010   SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
12011                            MachinePointerInfo::getConstantPool(),
12012                            false, false, false, Alignment);
12013
12014   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, DL, ExtVT, In, Ld);
12015   if (VT.is512BitVector())
12016     return Brcst;
12017   return DAG.getNode(X86ISD::VTRUNC, DL, VT, Brcst);
12018 }
12019
12020 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12021                                SelectionDAG &DAG) {
12022   if (Subtarget->hasFp256()) {
12023     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12024     if (Res.getNode())
12025       return Res;
12026   }
12027
12028   return SDValue();
12029 }
12030
12031 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12032                                 SelectionDAG &DAG) {
12033   SDLoc DL(Op);
12034   MVT VT = Op.getSimpleValueType();
12035   SDValue In = Op.getOperand(0);
12036   MVT SVT = In.getSimpleValueType();
12037
12038   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12039     return LowerZERO_EXTEND_AVX512(Op, DAG);
12040
12041   if (Subtarget->hasFp256()) {
12042     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
12043     if (Res.getNode())
12044       return Res;
12045   }
12046
12047   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12048          VT.getVectorNumElements() != SVT.getVectorNumElements());
12049   return SDValue();
12050 }
12051
12052 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12053   SDLoc DL(Op);
12054   MVT VT = Op.getSimpleValueType();
12055   SDValue In = Op.getOperand(0);
12056   MVT InVT = In.getSimpleValueType();
12057
12058   if (VT == MVT::i1) {
12059     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12060            "Invalid scalar TRUNCATE operation");
12061     if (InVT.getSizeInBits() >= 32)
12062       return SDValue();
12063     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12064     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12065   }
12066   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12067          "Invalid TRUNCATE operation");
12068
12069   // move vector to mask - truncate solution for SKX
12070   if (VT.getVectorElementType() == MVT::i1) {
12071     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
12072         Subtarget->hasBWI())
12073       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12074     if ((InVT.is256BitVector() || InVT.is128BitVector())
12075         && InVT.getScalarSizeInBits() <= 16 &&
12076         Subtarget->hasBWI() && Subtarget->hasVLX())
12077       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12078     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
12079         Subtarget->hasDQI())
12080       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
12081     if ((InVT.is256BitVector() || InVT.is128BitVector())
12082         && InVT.getScalarSizeInBits() >= 32 &&
12083         Subtarget->hasDQI() && Subtarget->hasVLX())
12084       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
12085   }
12086   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
12087     if (VT.getVectorElementType().getSizeInBits() >=8)
12088       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
12089
12090     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12091     unsigned NumElts = InVT.getVectorNumElements();
12092     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
12093     if (InVT.getSizeInBits() < 512) {
12094       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
12095       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
12096       InVT = ExtVT;
12097     }
12098
12099     SDValue Cst = DAG.getTargetConstant(1, InVT.getVectorElementType());
12100     const Constant *C = cast<ConstantSDNode>(Cst)->getConstantIntValue();
12101     SDValue CP = DAG.getConstantPool(C, getPointerTy());
12102     unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
12103     SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
12104                            MachinePointerInfo::getConstantPool(),
12105                            false, false, false, Alignment);
12106     SDValue OneV = DAG.getNode(X86ISD::VBROADCAST, DL, InVT, Ld);
12107     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
12108     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
12109   }
12110
12111   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
12112     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
12113     if (Subtarget->hasInt256()) {
12114       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
12115       In = DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, In);
12116       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
12117                                 ShufMask);
12118       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
12119                          DAG.getIntPtrConstant(0));
12120     }
12121
12122     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12123                                DAG.getIntPtrConstant(0));
12124     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12125                                DAG.getIntPtrConstant(2));
12126     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
12127     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
12128     static const int ShufMask[] = {0, 2, 4, 6};
12129     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
12130   }
12131
12132   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
12133     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
12134     if (Subtarget->hasInt256()) {
12135       In = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, In);
12136
12137       SmallVector<SDValue,32> pshufbMask;
12138       for (unsigned i = 0; i < 2; ++i) {
12139         pshufbMask.push_back(DAG.getConstant(0x0, MVT::i8));
12140         pshufbMask.push_back(DAG.getConstant(0x1, MVT::i8));
12141         pshufbMask.push_back(DAG.getConstant(0x4, MVT::i8));
12142         pshufbMask.push_back(DAG.getConstant(0x5, MVT::i8));
12143         pshufbMask.push_back(DAG.getConstant(0x8, MVT::i8));
12144         pshufbMask.push_back(DAG.getConstant(0x9, MVT::i8));
12145         pshufbMask.push_back(DAG.getConstant(0xc, MVT::i8));
12146         pshufbMask.push_back(DAG.getConstant(0xd, MVT::i8));
12147         for (unsigned j = 0; j < 8; ++j)
12148           pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
12149       }
12150       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
12151       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
12152       In = DAG.getNode(ISD::BITCAST, DL, MVT::v4i64, In);
12153
12154       static const int ShufMask[] = {0,  2,  -1,  -1};
12155       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
12156                                 &ShufMask[0]);
12157       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12158                        DAG.getIntPtrConstant(0));
12159       return DAG.getNode(ISD::BITCAST, DL, VT, In);
12160     }
12161
12162     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12163                                DAG.getIntPtrConstant(0));
12164
12165     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12166                                DAG.getIntPtrConstant(4));
12167
12168     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpLo);
12169     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpHi);
12170
12171     // The PSHUFB mask:
12172     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
12173                                    -1, -1, -1, -1, -1, -1, -1, -1};
12174
12175     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
12176     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
12177     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
12178
12179     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
12180     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
12181
12182     // The MOVLHPS Mask:
12183     static const int ShufMask2[] = {0, 1, 4, 5};
12184     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
12185     return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, res);
12186   }
12187
12188   // Handle truncation of V256 to V128 using shuffles.
12189   if (!VT.is128BitVector() || !InVT.is256BitVector())
12190     return SDValue();
12191
12192   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
12193
12194   unsigned NumElems = VT.getVectorNumElements();
12195   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
12196
12197   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
12198   // Prepare truncation shuffle mask
12199   for (unsigned i = 0; i != NumElems; ++i)
12200     MaskVec[i] = i * 2;
12201   SDValue V = DAG.getVectorShuffle(NVT, DL,
12202                                    DAG.getNode(ISD::BITCAST, DL, NVT, In),
12203                                    DAG.getUNDEF(NVT), &MaskVec[0]);
12204   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
12205                      DAG.getIntPtrConstant(0));
12206 }
12207
12208 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
12209                                            SelectionDAG &DAG) const {
12210   assert(!Op.getSimpleValueType().isVector());
12211
12212   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12213     /*IsSigned=*/ true, /*IsReplace=*/ false);
12214   SDValue FIST = Vals.first, StackSlot = Vals.second;
12215   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
12216   if (!FIST.getNode()) return Op;
12217
12218   if (StackSlot.getNode())
12219     // Load the result.
12220     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12221                        FIST, StackSlot, MachinePointerInfo(),
12222                        false, false, false, 0);
12223
12224   // The node is the result.
12225   return FIST;
12226 }
12227
12228 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
12229                                            SelectionDAG &DAG) const {
12230   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12231     /*IsSigned=*/ false, /*IsReplace=*/ false);
12232   SDValue FIST = Vals.first, StackSlot = Vals.second;
12233   assert(FIST.getNode() && "Unexpected failure");
12234
12235   if (StackSlot.getNode())
12236     // Load the result.
12237     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12238                        FIST, StackSlot, MachinePointerInfo(),
12239                        false, false, false, 0);
12240
12241   // The node is the result.
12242   return FIST;
12243 }
12244
12245 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
12246   SDLoc DL(Op);
12247   MVT VT = Op.getSimpleValueType();
12248   SDValue In = Op.getOperand(0);
12249   MVT SVT = In.getSimpleValueType();
12250
12251   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
12252
12253   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
12254                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
12255                                  In, DAG.getUNDEF(SVT)));
12256 }
12257
12258 /// The only differences between FABS and FNEG are the mask and the logic op.
12259 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
12260 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
12261   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
12262          "Wrong opcode for lowering FABS or FNEG.");
12263
12264   bool IsFABS = (Op.getOpcode() == ISD::FABS);
12265
12266   // If this is a FABS and it has an FNEG user, bail out to fold the combination
12267   // into an FNABS. We'll lower the FABS after that if it is still in use.
12268   if (IsFABS)
12269     for (SDNode *User : Op->uses())
12270       if (User->getOpcode() == ISD::FNEG)
12271         return Op;
12272
12273   SDValue Op0 = Op.getOperand(0);
12274   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
12275
12276   SDLoc dl(Op);
12277   MVT VT = Op.getSimpleValueType();
12278   // Assume scalar op for initialization; update for vector if needed.
12279   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
12280   // generate a 16-byte vector constant and logic op even for the scalar case.
12281   // Using a 16-byte mask allows folding the load of the mask with
12282   // the logic op, so it can save (~4 bytes) on code size.
12283   MVT EltVT = VT;
12284   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
12285   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
12286   // decide if we should generate a 16-byte constant mask when we only need 4 or
12287   // 8 bytes for the scalar case.
12288   if (VT.isVector()) {
12289     EltVT = VT.getVectorElementType();
12290     NumElts = VT.getVectorNumElements();
12291   }
12292
12293   unsigned EltBits = EltVT.getSizeInBits();
12294   LLVMContext *Context = DAG.getContext();
12295   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
12296   APInt MaskElt =
12297     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
12298   Constant *C = ConstantInt::get(*Context, MaskElt);
12299   C = ConstantVector::getSplat(NumElts, C);
12300   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12301   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
12302   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12303   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12304                              MachinePointerInfo::getConstantPool(),
12305                              false, false, false, Alignment);
12306
12307   if (VT.isVector()) {
12308     // For a vector, cast operands to a vector type, perform the logic op,
12309     // and cast the result back to the original value type.
12310     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
12311     SDValue MaskCasted = DAG.getNode(ISD::BITCAST, dl, VecVT, Mask);
12312     SDValue Operand = IsFNABS ?
12313       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0.getOperand(0)) :
12314       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0);
12315     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12316     return DAG.getNode(ISD::BITCAST, dl, VT,
12317                        DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12318   }
12319
12320   // If not vector, then scalar.
12321   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12322   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12323   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12324 }
12325
12326 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12327   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12328   LLVMContext *Context = DAG.getContext();
12329   SDValue Op0 = Op.getOperand(0);
12330   SDValue Op1 = Op.getOperand(1);
12331   SDLoc dl(Op);
12332   MVT VT = Op.getSimpleValueType();
12333   MVT SrcVT = Op1.getSimpleValueType();
12334
12335   // If second operand is smaller, extend it first.
12336   if (SrcVT.bitsLT(VT)) {
12337     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12338     SrcVT = VT;
12339   }
12340   // And if it is bigger, shrink it first.
12341   if (SrcVT.bitsGT(VT)) {
12342     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
12343     SrcVT = VT;
12344   }
12345
12346   // At this point the operands and the result should have the same
12347   // type, and that won't be f80 since that is not custom lowered.
12348
12349   const fltSemantics &Sem =
12350       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12351   const unsigned SizeInBits = VT.getSizeInBits();
12352
12353   SmallVector<Constant *, 4> CV(
12354       VT == MVT::f64 ? 2 : 4,
12355       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12356
12357   // First, clear all bits but the sign bit from the second operand (sign).
12358   CV[0] = ConstantFP::get(*Context,
12359                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12360   Constant *C = ConstantVector::get(CV);
12361   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12362   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12363                               MachinePointerInfo::getConstantPool(),
12364                               false, false, false, 16);
12365   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12366
12367   // Next, clear the sign bit from the first operand (magnitude).
12368   // If it's a constant, we can clear it here.
12369   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12370     APFloat APF = Op0CN->getValueAPF();
12371     // If the magnitude is a positive zero, the sign bit alone is enough.
12372     if (APF.isPosZero())
12373       return SignBit;
12374     APF.clearSign();
12375     CV[0] = ConstantFP::get(*Context, APF);
12376   } else {
12377     CV[0] = ConstantFP::get(
12378         *Context,
12379         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12380   }
12381   C = ConstantVector::get(CV);
12382   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12383   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12384                             MachinePointerInfo::getConstantPool(),
12385                             false, false, false, 16);
12386   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12387   if (!isa<ConstantFPSDNode>(Op0))
12388     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12389
12390   // OR the magnitude value with the sign bit.
12391   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12392 }
12393
12394 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12395   SDValue N0 = Op.getOperand(0);
12396   SDLoc dl(Op);
12397   MVT VT = Op.getSimpleValueType();
12398
12399   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12400   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12401                                   DAG.getConstant(1, VT));
12402   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
12403 }
12404
12405 // Check whether an OR'd tree is PTEST-able.
12406 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12407                                       SelectionDAG &DAG) {
12408   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12409
12410   if (!Subtarget->hasSSE41())
12411     return SDValue();
12412
12413   if (!Op->hasOneUse())
12414     return SDValue();
12415
12416   SDNode *N = Op.getNode();
12417   SDLoc DL(N);
12418
12419   SmallVector<SDValue, 8> Opnds;
12420   DenseMap<SDValue, unsigned> VecInMap;
12421   SmallVector<SDValue, 8> VecIns;
12422   EVT VT = MVT::Other;
12423
12424   // Recognize a special case where a vector is casted into wide integer to
12425   // test all 0s.
12426   Opnds.push_back(N->getOperand(0));
12427   Opnds.push_back(N->getOperand(1));
12428
12429   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12430     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12431     // BFS traverse all OR'd operands.
12432     if (I->getOpcode() == ISD::OR) {
12433       Opnds.push_back(I->getOperand(0));
12434       Opnds.push_back(I->getOperand(1));
12435       // Re-evaluate the number of nodes to be traversed.
12436       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12437       continue;
12438     }
12439
12440     // Quit if a non-EXTRACT_VECTOR_ELT
12441     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12442       return SDValue();
12443
12444     // Quit if without a constant index.
12445     SDValue Idx = I->getOperand(1);
12446     if (!isa<ConstantSDNode>(Idx))
12447       return SDValue();
12448
12449     SDValue ExtractedFromVec = I->getOperand(0);
12450     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12451     if (M == VecInMap.end()) {
12452       VT = ExtractedFromVec.getValueType();
12453       // Quit if not 128/256-bit vector.
12454       if (!VT.is128BitVector() && !VT.is256BitVector())
12455         return SDValue();
12456       // Quit if not the same type.
12457       if (VecInMap.begin() != VecInMap.end() &&
12458           VT != VecInMap.begin()->first.getValueType())
12459         return SDValue();
12460       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12461       VecIns.push_back(ExtractedFromVec);
12462     }
12463     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12464   }
12465
12466   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12467          "Not extracted from 128-/256-bit vector.");
12468
12469   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12470
12471   for (DenseMap<SDValue, unsigned>::const_iterator
12472         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12473     // Quit if not all elements are used.
12474     if (I->second != FullMask)
12475       return SDValue();
12476   }
12477
12478   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12479
12480   // Cast all vectors into TestVT for PTEST.
12481   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12482     VecIns[i] = DAG.getNode(ISD::BITCAST, DL, TestVT, VecIns[i]);
12483
12484   // If more than one full vectors are evaluated, OR them first before PTEST.
12485   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12486     // Each iteration will OR 2 nodes and append the result until there is only
12487     // 1 node left, i.e. the final OR'd value of all vectors.
12488     SDValue LHS = VecIns[Slot];
12489     SDValue RHS = VecIns[Slot + 1];
12490     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12491   }
12492
12493   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12494                      VecIns.back(), VecIns.back());
12495 }
12496
12497 /// \brief return true if \c Op has a use that doesn't just read flags.
12498 static bool hasNonFlagsUse(SDValue Op) {
12499   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12500        ++UI) {
12501     SDNode *User = *UI;
12502     unsigned UOpNo = UI.getOperandNo();
12503     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12504       // Look pass truncate.
12505       UOpNo = User->use_begin().getOperandNo();
12506       User = *User->use_begin();
12507     }
12508
12509     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12510         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12511       return true;
12512   }
12513   return false;
12514 }
12515
12516 /// Emit nodes that will be selected as "test Op0,Op0", or something
12517 /// equivalent.
12518 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12519                                     SelectionDAG &DAG) const {
12520   if (Op.getValueType() == MVT::i1) {
12521     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12522     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12523                        DAG.getConstant(0, MVT::i8));
12524   }
12525   // CF and OF aren't always set the way we want. Determine which
12526   // of these we need.
12527   bool NeedCF = false;
12528   bool NeedOF = false;
12529   switch (X86CC) {
12530   default: break;
12531   case X86::COND_A: case X86::COND_AE:
12532   case X86::COND_B: case X86::COND_BE:
12533     NeedCF = true;
12534     break;
12535   case X86::COND_G: case X86::COND_GE:
12536   case X86::COND_L: case X86::COND_LE:
12537   case X86::COND_O: case X86::COND_NO: {
12538     // Check if we really need to set the
12539     // Overflow flag. If NoSignedWrap is present
12540     // that is not actually needed.
12541     switch (Op->getOpcode()) {
12542     case ISD::ADD:
12543     case ISD::SUB:
12544     case ISD::MUL:
12545     case ISD::SHL: {
12546       const BinaryWithFlagsSDNode *BinNode =
12547           cast<BinaryWithFlagsSDNode>(Op.getNode());
12548       if (BinNode->hasNoSignedWrap())
12549         break;
12550     }
12551     default:
12552       NeedOF = true;
12553       break;
12554     }
12555     break;
12556   }
12557   }
12558   // See if we can use the EFLAGS value from the operand instead of
12559   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12560   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12561   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12562     // Emit a CMP with 0, which is the TEST pattern.
12563     //if (Op.getValueType() == MVT::i1)
12564     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12565     //                     DAG.getConstant(0, MVT::i1));
12566     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12567                        DAG.getConstant(0, Op.getValueType()));
12568   }
12569   unsigned Opcode = 0;
12570   unsigned NumOperands = 0;
12571
12572   // Truncate operations may prevent the merge of the SETCC instruction
12573   // and the arithmetic instruction before it. Attempt to truncate the operands
12574   // of the arithmetic instruction and use a reduced bit-width instruction.
12575   bool NeedTruncation = false;
12576   SDValue ArithOp = Op;
12577   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12578     SDValue Arith = Op->getOperand(0);
12579     // Both the trunc and the arithmetic op need to have one user each.
12580     if (Arith->hasOneUse())
12581       switch (Arith.getOpcode()) {
12582         default: break;
12583         case ISD::ADD:
12584         case ISD::SUB:
12585         case ISD::AND:
12586         case ISD::OR:
12587         case ISD::XOR: {
12588           NeedTruncation = true;
12589           ArithOp = Arith;
12590         }
12591       }
12592   }
12593
12594   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12595   // which may be the result of a CAST.  We use the variable 'Op', which is the
12596   // non-casted variable when we check for possible users.
12597   switch (ArithOp.getOpcode()) {
12598   case ISD::ADD:
12599     // Due to an isel shortcoming, be conservative if this add is likely to be
12600     // selected as part of a load-modify-store instruction. When the root node
12601     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12602     // uses of other nodes in the match, such as the ADD in this case. This
12603     // leads to the ADD being left around and reselected, with the result being
12604     // two adds in the output.  Alas, even if none our users are stores, that
12605     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12606     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12607     // climbing the DAG back to the root, and it doesn't seem to be worth the
12608     // effort.
12609     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12610          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12611       if (UI->getOpcode() != ISD::CopyToReg &&
12612           UI->getOpcode() != ISD::SETCC &&
12613           UI->getOpcode() != ISD::STORE)
12614         goto default_case;
12615
12616     if (ConstantSDNode *C =
12617         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12618       // An add of one will be selected as an INC.
12619       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12620         Opcode = X86ISD::INC;
12621         NumOperands = 1;
12622         break;
12623       }
12624
12625       // An add of negative one (subtract of one) will be selected as a DEC.
12626       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12627         Opcode = X86ISD::DEC;
12628         NumOperands = 1;
12629         break;
12630       }
12631     }
12632
12633     // Otherwise use a regular EFLAGS-setting add.
12634     Opcode = X86ISD::ADD;
12635     NumOperands = 2;
12636     break;
12637   case ISD::SHL:
12638   case ISD::SRL:
12639     // If we have a constant logical shift that's only used in a comparison
12640     // against zero turn it into an equivalent AND. This allows turning it into
12641     // a TEST instruction later.
12642     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12643         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12644       EVT VT = Op.getValueType();
12645       unsigned BitWidth = VT.getSizeInBits();
12646       unsigned ShAmt = Op->getConstantOperandVal(1);
12647       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12648         break;
12649       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12650                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12651                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12652       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12653         break;
12654       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12655                                 DAG.getConstant(Mask, VT));
12656       DAG.ReplaceAllUsesWith(Op, New);
12657       Op = New;
12658     }
12659     break;
12660
12661   case ISD::AND:
12662     // If the primary and result isn't used, don't bother using X86ISD::AND,
12663     // because a TEST instruction will be better.
12664     if (!hasNonFlagsUse(Op))
12665       break;
12666     // FALL THROUGH
12667   case ISD::SUB:
12668   case ISD::OR:
12669   case ISD::XOR:
12670     // Due to the ISEL shortcoming noted above, be conservative if this op is
12671     // likely to be selected as part of a load-modify-store instruction.
12672     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12673            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12674       if (UI->getOpcode() == ISD::STORE)
12675         goto default_case;
12676
12677     // Otherwise use a regular EFLAGS-setting instruction.
12678     switch (ArithOp.getOpcode()) {
12679     default: llvm_unreachable("unexpected operator!");
12680     case ISD::SUB: Opcode = X86ISD::SUB; break;
12681     case ISD::XOR: Opcode = X86ISD::XOR; break;
12682     case ISD::AND: Opcode = X86ISD::AND; break;
12683     case ISD::OR: {
12684       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12685         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12686         if (EFLAGS.getNode())
12687           return EFLAGS;
12688       }
12689       Opcode = X86ISD::OR;
12690       break;
12691     }
12692     }
12693
12694     NumOperands = 2;
12695     break;
12696   case X86ISD::ADD:
12697   case X86ISD::SUB:
12698   case X86ISD::INC:
12699   case X86ISD::DEC:
12700   case X86ISD::OR:
12701   case X86ISD::XOR:
12702   case X86ISD::AND:
12703     return SDValue(Op.getNode(), 1);
12704   default:
12705   default_case:
12706     break;
12707   }
12708
12709   // If we found that truncation is beneficial, perform the truncation and
12710   // update 'Op'.
12711   if (NeedTruncation) {
12712     EVT VT = Op.getValueType();
12713     SDValue WideVal = Op->getOperand(0);
12714     EVT WideVT = WideVal.getValueType();
12715     unsigned ConvertedOp = 0;
12716     // Use a target machine opcode to prevent further DAGCombine
12717     // optimizations that may separate the arithmetic operations
12718     // from the setcc node.
12719     switch (WideVal.getOpcode()) {
12720       default: break;
12721       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12722       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12723       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12724       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12725       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12726     }
12727
12728     if (ConvertedOp) {
12729       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12730       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12731         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12732         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12733         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12734       }
12735     }
12736   }
12737
12738   if (Opcode == 0)
12739     // Emit a CMP with 0, which is the TEST pattern.
12740     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12741                        DAG.getConstant(0, Op.getValueType()));
12742
12743   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12744   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12745
12746   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12747   DAG.ReplaceAllUsesWith(Op, New);
12748   return SDValue(New.getNode(), 1);
12749 }
12750
12751 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12752 /// equivalent.
12753 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12754                                    SDLoc dl, SelectionDAG &DAG) const {
12755   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12756     if (C->getAPIntValue() == 0)
12757       return EmitTest(Op0, X86CC, dl, DAG);
12758
12759      if (Op0.getValueType() == MVT::i1)
12760        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12761   }
12762
12763   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12764        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12765     // Do the comparison at i32 if it's smaller, besides the Atom case.
12766     // This avoids subregister aliasing issues. Keep the smaller reference
12767     // if we're optimizing for size, however, as that'll allow better folding
12768     // of memory operations.
12769     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12770         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12771             Attribute::MinSize) &&
12772         !Subtarget->isAtom()) {
12773       unsigned ExtendOp =
12774           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12775       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12776       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12777     }
12778     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12779     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12780     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12781                               Op0, Op1);
12782     return SDValue(Sub.getNode(), 1);
12783   }
12784   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12785 }
12786
12787 /// Convert a comparison if required by the subtarget.
12788 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12789                                                  SelectionDAG &DAG) const {
12790   // If the subtarget does not support the FUCOMI instruction, floating-point
12791   // comparisons have to be converted.
12792   if (Subtarget->hasCMov() ||
12793       Cmp.getOpcode() != X86ISD::CMP ||
12794       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12795       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12796     return Cmp;
12797
12798   // The instruction selector will select an FUCOM instruction instead of
12799   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12800   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12801   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12802   SDLoc dl(Cmp);
12803   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12804   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12805   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12806                             DAG.getConstant(8, MVT::i8));
12807   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
12808   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
12809 }
12810
12811 /// The minimum architected relative accuracy is 2^-12. We need one
12812 /// Newton-Raphson step to have a good float result (24 bits of precision).
12813 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
12814                                             DAGCombinerInfo &DCI,
12815                                             unsigned &RefinementSteps,
12816                                             bool &UseOneConstNR) const {
12817   // FIXME: We should use instruction latency models to calculate the cost of
12818   // each potential sequence, but this is very hard to do reliably because
12819   // at least Intel's Core* chips have variable timing based on the number of
12820   // significant digits in the divisor and/or sqrt operand.
12821   if (!Subtarget->useSqrtEst())
12822     return SDValue();
12823
12824   EVT VT = Op.getValueType();
12825
12826   // SSE1 has rsqrtss and rsqrtps.
12827   // TODO: Add support for AVX512 (v16f32).
12828   // It is likely not profitable to do this for f64 because a double-precision
12829   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
12830   // instructions: convert to single, rsqrtss, convert back to double, refine
12831   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
12832   // along with FMA, this could be a throughput win.
12833   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12834       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12835     RefinementSteps = 1;
12836     UseOneConstNR = false;
12837     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
12838   }
12839   return SDValue();
12840 }
12841
12842 /// The minimum architected relative accuracy is 2^-12. We need one
12843 /// Newton-Raphson step to have a good float result (24 bits of precision).
12844 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
12845                                             DAGCombinerInfo &DCI,
12846                                             unsigned &RefinementSteps) const {
12847   // FIXME: We should use instruction latency models to calculate the cost of
12848   // each potential sequence, but this is very hard to do reliably because
12849   // at least Intel's Core* chips have variable timing based on the number of
12850   // significant digits in the divisor.
12851   if (!Subtarget->useReciprocalEst())
12852     return SDValue();
12853
12854   EVT VT = Op.getValueType();
12855
12856   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
12857   // TODO: Add support for AVX512 (v16f32).
12858   // It is likely not profitable to do this for f64 because a double-precision
12859   // reciprocal estimate with refinement on x86 prior to FMA requires
12860   // 15 instructions: convert to single, rcpss, convert back to double, refine
12861   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
12862   // along with FMA, this could be a throughput win.
12863   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12864       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12865     RefinementSteps = ReciprocalEstimateRefinementSteps;
12866     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
12867   }
12868   return SDValue();
12869 }
12870
12871 /// If we have at least two divisions that use the same divisor, convert to
12872 /// multplication by a reciprocal. This may need to be adjusted for a given
12873 /// CPU if a division's cost is not at least twice the cost of a multiplication.
12874 /// This is because we still need one division to calculate the reciprocal and
12875 /// then we need two multiplies by that reciprocal as replacements for the
12876 /// original divisions.
12877 bool X86TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
12878   return NumUsers > 1;
12879 }
12880
12881 static bool isAllOnes(SDValue V) {
12882   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
12883   return C && C->isAllOnesValue();
12884 }
12885
12886 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
12887 /// if it's possible.
12888 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
12889                                      SDLoc dl, SelectionDAG &DAG) const {
12890   SDValue Op0 = And.getOperand(0);
12891   SDValue Op1 = And.getOperand(1);
12892   if (Op0.getOpcode() == ISD::TRUNCATE)
12893     Op0 = Op0.getOperand(0);
12894   if (Op1.getOpcode() == ISD::TRUNCATE)
12895     Op1 = Op1.getOperand(0);
12896
12897   SDValue LHS, RHS;
12898   if (Op1.getOpcode() == ISD::SHL)
12899     std::swap(Op0, Op1);
12900   if (Op0.getOpcode() == ISD::SHL) {
12901     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
12902       if (And00C->getZExtValue() == 1) {
12903         // If we looked past a truncate, check that it's only truncating away
12904         // known zeros.
12905         unsigned BitWidth = Op0.getValueSizeInBits();
12906         unsigned AndBitWidth = And.getValueSizeInBits();
12907         if (BitWidth > AndBitWidth) {
12908           APInt Zeros, Ones;
12909           DAG.computeKnownBits(Op0, Zeros, Ones);
12910           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
12911             return SDValue();
12912         }
12913         LHS = Op1;
12914         RHS = Op0.getOperand(1);
12915       }
12916   } else if (Op1.getOpcode() == ISD::Constant) {
12917     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
12918     uint64_t AndRHSVal = AndRHS->getZExtValue();
12919     SDValue AndLHS = Op0;
12920
12921     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
12922       LHS = AndLHS.getOperand(0);
12923       RHS = AndLHS.getOperand(1);
12924     }
12925
12926     // Use BT if the immediate can't be encoded in a TEST instruction.
12927     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
12928       LHS = AndLHS;
12929       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), LHS.getValueType());
12930     }
12931   }
12932
12933   if (LHS.getNode()) {
12934     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
12935     // instruction.  Since the shift amount is in-range-or-undefined, we know
12936     // that doing a bittest on the i32 value is ok.  We extend to i32 because
12937     // the encoding for the i16 version is larger than the i32 version.
12938     // Also promote i16 to i32 for performance / code size reason.
12939     if (LHS.getValueType() == MVT::i8 ||
12940         LHS.getValueType() == MVT::i16)
12941       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
12942
12943     // If the operand types disagree, extend the shift amount to match.  Since
12944     // BT ignores high bits (like shifts) we can use anyextend.
12945     if (LHS.getValueType() != RHS.getValueType())
12946       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
12947
12948     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
12949     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
12950     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
12951                        DAG.getConstant(Cond, MVT::i8), BT);
12952   }
12953
12954   return SDValue();
12955 }
12956
12957 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
12958 /// mask CMPs.
12959 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
12960                               SDValue &Op1) {
12961   unsigned SSECC;
12962   bool Swap = false;
12963
12964   // SSE Condition code mapping:
12965   //  0 - EQ
12966   //  1 - LT
12967   //  2 - LE
12968   //  3 - UNORD
12969   //  4 - NEQ
12970   //  5 - NLT
12971   //  6 - NLE
12972   //  7 - ORD
12973   switch (SetCCOpcode) {
12974   default: llvm_unreachable("Unexpected SETCC condition");
12975   case ISD::SETOEQ:
12976   case ISD::SETEQ:  SSECC = 0; break;
12977   case ISD::SETOGT:
12978   case ISD::SETGT:  Swap = true; // Fallthrough
12979   case ISD::SETLT:
12980   case ISD::SETOLT: SSECC = 1; break;
12981   case ISD::SETOGE:
12982   case ISD::SETGE:  Swap = true; // Fallthrough
12983   case ISD::SETLE:
12984   case ISD::SETOLE: SSECC = 2; break;
12985   case ISD::SETUO:  SSECC = 3; break;
12986   case ISD::SETUNE:
12987   case ISD::SETNE:  SSECC = 4; break;
12988   case ISD::SETULE: Swap = true; // Fallthrough
12989   case ISD::SETUGE: SSECC = 5; break;
12990   case ISD::SETULT: Swap = true; // Fallthrough
12991   case ISD::SETUGT: SSECC = 6; break;
12992   case ISD::SETO:   SSECC = 7; break;
12993   case ISD::SETUEQ:
12994   case ISD::SETONE: SSECC = 8; break;
12995   }
12996   if (Swap)
12997     std::swap(Op0, Op1);
12998
12999   return SSECC;
13000 }
13001
13002 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13003 // ones, and then concatenate the result back.
13004 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13005   MVT VT = Op.getSimpleValueType();
13006
13007   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13008          "Unsupported value type for operation");
13009
13010   unsigned NumElems = VT.getVectorNumElements();
13011   SDLoc dl(Op);
13012   SDValue CC = Op.getOperand(2);
13013
13014   // Extract the LHS vectors
13015   SDValue LHS = Op.getOperand(0);
13016   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13017   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13018
13019   // Extract the RHS vectors
13020   SDValue RHS = Op.getOperand(1);
13021   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13022   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13023
13024   // Issue the operation on the smaller types and concatenate the result back
13025   MVT EltVT = VT.getVectorElementType();
13026   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13027   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13028                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13029                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13030 }
13031
13032 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13033   SDValue Op0 = Op.getOperand(0);
13034   SDValue Op1 = Op.getOperand(1);
13035   SDValue CC = Op.getOperand(2);
13036   MVT VT = Op.getSimpleValueType();
13037   SDLoc dl(Op);
13038
13039   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13040          "Unexpected type for boolean compare operation");
13041   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13042   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13043                                DAG.getConstant(-1, VT));
13044   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13045                                DAG.getConstant(-1, VT));
13046   switch (SetCCOpcode) {
13047   default: llvm_unreachable("Unexpected SETCC condition");
13048   case ISD::SETNE:
13049     // (x != y) -> ~(x ^ y)
13050     return DAG.getNode(ISD::XOR, dl, VT,
13051                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13052                        DAG.getConstant(-1, VT));
13053   case ISD::SETEQ:
13054     // (x == y) -> (x ^ y)
13055     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
13056   case ISD::SETUGT:
13057   case ISD::SETGT:
13058     // (x > y) -> (x & ~y)
13059     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
13060   case ISD::SETULT:
13061   case ISD::SETLT:
13062     // (x < y) -> (~x & y)
13063     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
13064   case ISD::SETULE:
13065   case ISD::SETLE:
13066     // (x <= y) -> (~x | y)
13067     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
13068   case ISD::SETUGE:
13069   case ISD::SETGE:
13070     // (x >=y) -> (x | ~y)
13071     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
13072   }
13073 }
13074
13075 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
13076                                      const X86Subtarget *Subtarget) {
13077   SDValue Op0 = Op.getOperand(0);
13078   SDValue Op1 = Op.getOperand(1);
13079   SDValue CC = Op.getOperand(2);
13080   MVT VT = Op.getSimpleValueType();
13081   SDLoc dl(Op);
13082
13083   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
13084          Op.getValueType().getScalarType() == MVT::i1 &&
13085          "Cannot set masked compare for this operation");
13086
13087   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13088   unsigned  Opc = 0;
13089   bool Unsigned = false;
13090   bool Swap = false;
13091   unsigned SSECC;
13092   switch (SetCCOpcode) {
13093   default: llvm_unreachable("Unexpected SETCC condition");
13094   case ISD::SETNE:  SSECC = 4; break;
13095   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
13096   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
13097   case ISD::SETLT:  Swap = true; //fall-through
13098   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
13099   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
13100   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
13101   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
13102   case ISD::SETULE: Unsigned = true; //fall-through
13103   case ISD::SETLE:  SSECC = 2; break;
13104   }
13105
13106   if (Swap)
13107     std::swap(Op0, Op1);
13108   if (Opc)
13109     return DAG.getNode(Opc, dl, VT, Op0, Op1);
13110   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
13111   return DAG.getNode(Opc, dl, VT, Op0, Op1,
13112                      DAG.getConstant(SSECC, MVT::i8));
13113 }
13114
13115 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
13116 /// operand \p Op1.  If non-trivial (for example because it's not constant)
13117 /// return an empty value.
13118 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
13119 {
13120   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
13121   if (!BV)
13122     return SDValue();
13123
13124   MVT VT = Op1.getSimpleValueType();
13125   MVT EVT = VT.getVectorElementType();
13126   unsigned n = VT.getVectorNumElements();
13127   SmallVector<SDValue, 8> ULTOp1;
13128
13129   for (unsigned i = 0; i < n; ++i) {
13130     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
13131     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
13132       return SDValue();
13133
13134     // Avoid underflow.
13135     APInt Val = Elt->getAPIntValue();
13136     if (Val == 0)
13137       return SDValue();
13138
13139     ULTOp1.push_back(DAG.getConstant(Val - 1, EVT));
13140   }
13141
13142   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
13143 }
13144
13145 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
13146                            SelectionDAG &DAG) {
13147   SDValue Op0 = Op.getOperand(0);
13148   SDValue Op1 = Op.getOperand(1);
13149   SDValue CC = Op.getOperand(2);
13150   MVT VT = Op.getSimpleValueType();
13151   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13152   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
13153   SDLoc dl(Op);
13154
13155   if (isFP) {
13156 #ifndef NDEBUG
13157     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
13158     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
13159 #endif
13160
13161     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
13162     unsigned Opc = X86ISD::CMPP;
13163     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
13164       assert(VT.getVectorNumElements() <= 16);
13165       Opc = X86ISD::CMPM;
13166     }
13167     // In the two special cases we can't handle, emit two comparisons.
13168     if (SSECC == 8) {
13169       unsigned CC0, CC1;
13170       unsigned CombineOpc;
13171       if (SetCCOpcode == ISD::SETUEQ) {
13172         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
13173       } else {
13174         assert(SetCCOpcode == ISD::SETONE);
13175         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
13176       }
13177
13178       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13179                                  DAG.getConstant(CC0, MVT::i8));
13180       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13181                                  DAG.getConstant(CC1, MVT::i8));
13182       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
13183     }
13184     // Handle all other FP comparisons here.
13185     return DAG.getNode(Opc, dl, VT, Op0, Op1,
13186                        DAG.getConstant(SSECC, MVT::i8));
13187   }
13188
13189   // Break 256-bit integer vector compare into smaller ones.
13190   if (VT.is256BitVector() && !Subtarget->hasInt256())
13191     return Lower256IntVSETCC(Op, DAG);
13192
13193   EVT OpVT = Op1.getValueType();
13194   if (OpVT.getVectorElementType() == MVT::i1)
13195     return LowerBoolVSETCC_AVX512(Op, DAG);
13196
13197   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
13198   if (Subtarget->hasAVX512()) {
13199     if (Op1.getValueType().is512BitVector() ||
13200         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
13201         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
13202       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
13203
13204     // In AVX-512 architecture setcc returns mask with i1 elements,
13205     // But there is no compare instruction for i8 and i16 elements in KNL.
13206     // We are not talking about 512-bit operands in this case, these
13207     // types are illegal.
13208     if (MaskResult &&
13209         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
13210          OpVT.getVectorElementType().getSizeInBits() >= 8))
13211       return DAG.getNode(ISD::TRUNCATE, dl, VT,
13212                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
13213   }
13214
13215   // We are handling one of the integer comparisons here.  Since SSE only has
13216   // GT and EQ comparisons for integer, swapping operands and multiple
13217   // operations may be required for some comparisons.
13218   unsigned Opc;
13219   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
13220   bool Subus = false;
13221
13222   switch (SetCCOpcode) {
13223   default: llvm_unreachable("Unexpected SETCC condition");
13224   case ISD::SETNE:  Invert = true;
13225   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
13226   case ISD::SETLT:  Swap = true;
13227   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
13228   case ISD::SETGE:  Swap = true;
13229   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
13230                     Invert = true; break;
13231   case ISD::SETULT: Swap = true;
13232   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
13233                     FlipSigns = true; break;
13234   case ISD::SETUGE: Swap = true;
13235   case ISD::SETULE: Opc = X86ISD::PCMPGT;
13236                     FlipSigns = true; Invert = true; break;
13237   }
13238
13239   // Special case: Use min/max operations for SETULE/SETUGE
13240   MVT VET = VT.getVectorElementType();
13241   bool hasMinMax =
13242        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
13243     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
13244
13245   if (hasMinMax) {
13246     switch (SetCCOpcode) {
13247     default: break;
13248     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
13249     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
13250     }
13251
13252     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
13253   }
13254
13255   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
13256   if (!MinMax && hasSubus) {
13257     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
13258     // Op0 u<= Op1:
13259     //   t = psubus Op0, Op1
13260     //   pcmpeq t, <0..0>
13261     switch (SetCCOpcode) {
13262     default: break;
13263     case ISD::SETULT: {
13264       // If the comparison is against a constant we can turn this into a
13265       // setule.  With psubus, setule does not require a swap.  This is
13266       // beneficial because the constant in the register is no longer
13267       // destructed as the destination so it can be hoisted out of a loop.
13268       // Only do this pre-AVX since vpcmp* is no longer destructive.
13269       if (Subtarget->hasAVX())
13270         break;
13271       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
13272       if (ULEOp1.getNode()) {
13273         Op1 = ULEOp1;
13274         Subus = true; Invert = false; Swap = false;
13275       }
13276       break;
13277     }
13278     // Psubus is better than flip-sign because it requires no inversion.
13279     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
13280     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
13281     }
13282
13283     if (Subus) {
13284       Opc = X86ISD::SUBUS;
13285       FlipSigns = false;
13286     }
13287   }
13288
13289   if (Swap)
13290     std::swap(Op0, Op1);
13291
13292   // Check that the operation in question is available (most are plain SSE2,
13293   // but PCMPGTQ and PCMPEQQ have different requirements).
13294   if (VT == MVT::v2i64) {
13295     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
13296       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
13297
13298       // First cast everything to the right type.
13299       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
13300       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
13301
13302       // Since SSE has no unsigned integer comparisons, we need to flip the sign
13303       // bits of the inputs before performing those operations. The lower
13304       // compare is always unsigned.
13305       SDValue SB;
13306       if (FlipSigns) {
13307         SB = DAG.getConstant(0x80000000U, MVT::v4i32);
13308       } else {
13309         SDValue Sign = DAG.getConstant(0x80000000U, MVT::i32);
13310         SDValue Zero = DAG.getConstant(0x00000000U, MVT::i32);
13311         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
13312                          Sign, Zero, Sign, Zero);
13313       }
13314       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
13315       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
13316
13317       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
13318       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
13319       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
13320
13321       // Create masks for only the low parts/high parts of the 64 bit integers.
13322       static const int MaskHi[] = { 1, 1, 3, 3 };
13323       static const int MaskLo[] = { 0, 0, 2, 2 };
13324       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
13325       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
13326       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
13327
13328       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
13329       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
13330
13331       if (Invert)
13332         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13333
13334       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
13335     }
13336
13337     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
13338       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
13339       // pcmpeqd + pshufd + pand.
13340       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
13341
13342       // First cast everything to the right type.
13343       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
13344       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
13345
13346       // Do the compare.
13347       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
13348
13349       // Make sure the lower and upper halves are both all-ones.
13350       static const int Mask[] = { 1, 0, 3, 2 };
13351       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
13352       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
13353
13354       if (Invert)
13355         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13356
13357       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
13358     }
13359   }
13360
13361   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13362   // bits of the inputs before performing those operations.
13363   if (FlipSigns) {
13364     EVT EltVT = VT.getVectorElementType();
13365     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), VT);
13366     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13367     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13368   }
13369
13370   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13371
13372   // If the logical-not of the result is required, perform that now.
13373   if (Invert)
13374     Result = DAG.getNOT(dl, Result, VT);
13375
13376   if (MinMax)
13377     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13378
13379   if (Subus)
13380     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13381                          getZeroVector(VT, Subtarget, DAG, dl));
13382
13383   return Result;
13384 }
13385
13386 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13387
13388   MVT VT = Op.getSimpleValueType();
13389
13390   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13391
13392   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13393          && "SetCC type must be 8-bit or 1-bit integer");
13394   SDValue Op0 = Op.getOperand(0);
13395   SDValue Op1 = Op.getOperand(1);
13396   SDLoc dl(Op);
13397   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13398
13399   // Optimize to BT if possible.
13400   // Lower (X & (1 << N)) == 0 to BT(X, N).
13401   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13402   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13403   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13404       Op1.getOpcode() == ISD::Constant &&
13405       cast<ConstantSDNode>(Op1)->isNullValue() &&
13406       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13407     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13408     if (NewSetCC.getNode()) {
13409       if (VT == MVT::i1)
13410         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13411       return NewSetCC;
13412     }
13413   }
13414
13415   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13416   // these.
13417   if (Op1.getOpcode() == ISD::Constant &&
13418       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13419        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13420       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13421
13422     // If the input is a setcc, then reuse the input setcc or use a new one with
13423     // the inverted condition.
13424     if (Op0.getOpcode() == X86ISD::SETCC) {
13425       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13426       bool Invert = (CC == ISD::SETNE) ^
13427         cast<ConstantSDNode>(Op1)->isNullValue();
13428       if (!Invert)
13429         return Op0;
13430
13431       CCode = X86::GetOppositeBranchCondition(CCode);
13432       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13433                                   DAG.getConstant(CCode, MVT::i8),
13434                                   Op0.getOperand(1));
13435       if (VT == MVT::i1)
13436         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13437       return SetCC;
13438     }
13439   }
13440   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13441       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13442       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13443
13444     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13445     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, MVT::i1), NewCC);
13446   }
13447
13448   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13449   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
13450   if (X86CC == X86::COND_INVALID)
13451     return SDValue();
13452
13453   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13454   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13455   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13456                               DAG.getConstant(X86CC, MVT::i8), EFLAGS);
13457   if (VT == MVT::i1)
13458     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13459   return SetCC;
13460 }
13461
13462 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13463 static bool isX86LogicalCmp(SDValue Op) {
13464   unsigned Opc = Op.getNode()->getOpcode();
13465   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13466       Opc == X86ISD::SAHF)
13467     return true;
13468   if (Op.getResNo() == 1 &&
13469       (Opc == X86ISD::ADD ||
13470        Opc == X86ISD::SUB ||
13471        Opc == X86ISD::ADC ||
13472        Opc == X86ISD::SBB ||
13473        Opc == X86ISD::SMUL ||
13474        Opc == X86ISD::UMUL ||
13475        Opc == X86ISD::INC ||
13476        Opc == X86ISD::DEC ||
13477        Opc == X86ISD::OR ||
13478        Opc == X86ISD::XOR ||
13479        Opc == X86ISD::AND))
13480     return true;
13481
13482   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13483     return true;
13484
13485   return false;
13486 }
13487
13488 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13489   if (V.getOpcode() != ISD::TRUNCATE)
13490     return false;
13491
13492   SDValue VOp0 = V.getOperand(0);
13493   unsigned InBits = VOp0.getValueSizeInBits();
13494   unsigned Bits = V.getValueSizeInBits();
13495   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13496 }
13497
13498 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13499   bool addTest = true;
13500   SDValue Cond  = Op.getOperand(0);
13501   SDValue Op1 = Op.getOperand(1);
13502   SDValue Op2 = Op.getOperand(2);
13503   SDLoc DL(Op);
13504   EVT VT = Op1.getValueType();
13505   SDValue CC;
13506
13507   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13508   // are available or VBLENDV if AVX is available.
13509   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
13510   if (Cond.getOpcode() == ISD::SETCC &&
13511       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13512        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13513       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13514     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13515     int SSECC = translateX86FSETCC(
13516         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13517
13518     if (SSECC != 8) {
13519       if (Subtarget->hasAVX512()) {
13520         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13521                                   DAG.getConstant(SSECC, MVT::i8));
13522         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13523       }
13524
13525       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13526                                 DAG.getConstant(SSECC, MVT::i8));
13527
13528       // If we have AVX, we can use a variable vector select (VBLENDV) instead
13529       // of 3 logic instructions for size savings and potentially speed.
13530       // Unfortunately, there is no scalar form of VBLENDV.
13531
13532       // If either operand is a constant, don't try this. We can expect to
13533       // optimize away at least one of the logic instructions later in that
13534       // case, so that sequence would be faster than a variable blend.
13535
13536       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
13537       // uses XMM0 as the selection register. That may need just as many
13538       // instructions as the AND/ANDN/OR sequence due to register moves, so
13539       // don't bother.
13540
13541       if (Subtarget->hasAVX() &&
13542           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
13543
13544         // Convert to vectors, do a VSELECT, and convert back to scalar.
13545         // All of the conversions should be optimized away.
13546
13547         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
13548         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
13549         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
13550         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
13551
13552         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
13553         VCmp = DAG.getNode(ISD::BITCAST, DL, VCmpVT, VCmp);
13554
13555         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
13556
13557         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
13558                            VSel, DAG.getIntPtrConstant(0));
13559       }
13560       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13561       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13562       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13563     }
13564   }
13565
13566   if (Cond.getOpcode() == ISD::SETCC) {
13567     SDValue NewCond = LowerSETCC(Cond, DAG);
13568     if (NewCond.getNode())
13569       Cond = NewCond;
13570   }
13571
13572   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13573   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13574   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13575   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13576   if (Cond.getOpcode() == X86ISD::SETCC &&
13577       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13578       isZero(Cond.getOperand(1).getOperand(1))) {
13579     SDValue Cmp = Cond.getOperand(1);
13580
13581     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13582
13583     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13584         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13585       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13586
13587       SDValue CmpOp0 = Cmp.getOperand(0);
13588       // Apply further optimizations for special cases
13589       // (select (x != 0), -1, 0) -> neg & sbb
13590       // (select (x == 0), 0, -1) -> neg & sbb
13591       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13592         if (YC->isNullValue() &&
13593             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13594           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13595           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13596                                     DAG.getConstant(0, CmpOp0.getValueType()),
13597                                     CmpOp0);
13598           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13599                                     DAG.getConstant(X86::COND_B, MVT::i8),
13600                                     SDValue(Neg.getNode(), 1));
13601           return Res;
13602         }
13603
13604       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13605                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
13606       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13607
13608       SDValue Res =   // Res = 0 or -1.
13609         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13610                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
13611
13612       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13613         Res = DAG.getNOT(DL, Res, Res.getValueType());
13614
13615       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13616       if (!N2C || !N2C->isNullValue())
13617         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13618       return Res;
13619     }
13620   }
13621
13622   // Look past (and (setcc_carry (cmp ...)), 1).
13623   if (Cond.getOpcode() == ISD::AND &&
13624       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13625     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13626     if (C && C->getAPIntValue() == 1)
13627       Cond = Cond.getOperand(0);
13628   }
13629
13630   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13631   // setting operand in place of the X86ISD::SETCC.
13632   unsigned CondOpcode = Cond.getOpcode();
13633   if (CondOpcode == X86ISD::SETCC ||
13634       CondOpcode == X86ISD::SETCC_CARRY) {
13635     CC = Cond.getOperand(0);
13636
13637     SDValue Cmp = Cond.getOperand(1);
13638     unsigned Opc = Cmp.getOpcode();
13639     MVT VT = Op.getSimpleValueType();
13640
13641     bool IllegalFPCMov = false;
13642     if (VT.isFloatingPoint() && !VT.isVector() &&
13643         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13644       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13645
13646     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13647         Opc == X86ISD::BT) { // FIXME
13648       Cond = Cmp;
13649       addTest = false;
13650     }
13651   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13652              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13653              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13654               Cond.getOperand(0).getValueType() != MVT::i8)) {
13655     SDValue LHS = Cond.getOperand(0);
13656     SDValue RHS = Cond.getOperand(1);
13657     unsigned X86Opcode;
13658     unsigned X86Cond;
13659     SDVTList VTs;
13660     switch (CondOpcode) {
13661     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13662     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13663     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13664     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13665     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13666     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13667     default: llvm_unreachable("unexpected overflowing operator");
13668     }
13669     if (CondOpcode == ISD::UMULO)
13670       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13671                           MVT::i32);
13672     else
13673       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13674
13675     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13676
13677     if (CondOpcode == ISD::UMULO)
13678       Cond = X86Op.getValue(2);
13679     else
13680       Cond = X86Op.getValue(1);
13681
13682     CC = DAG.getConstant(X86Cond, MVT::i8);
13683     addTest = false;
13684   }
13685
13686   if (addTest) {
13687     // Look pass the truncate if the high bits are known zero.
13688     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13689         Cond = Cond.getOperand(0);
13690
13691     // We know the result of AND is compared against zero. Try to match
13692     // it to BT.
13693     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13694       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13695       if (NewSetCC.getNode()) {
13696         CC = NewSetCC.getOperand(0);
13697         Cond = NewSetCC.getOperand(1);
13698         addTest = false;
13699       }
13700     }
13701   }
13702
13703   if (addTest) {
13704     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13705     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13706   }
13707
13708   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13709   // a <  b ?  0 : -1 -> RES = setcc_carry
13710   // a >= b ? -1 :  0 -> RES = setcc_carry
13711   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13712   if (Cond.getOpcode() == X86ISD::SUB) {
13713     Cond = ConvertCmpIfNecessary(Cond, DAG);
13714     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13715
13716     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13717         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13718       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13719                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
13720       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13721         return DAG.getNOT(DL, Res, Res.getValueType());
13722       return Res;
13723     }
13724   }
13725
13726   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13727   // widen the cmov and push the truncate through. This avoids introducing a new
13728   // branch during isel and doesn't add any extensions.
13729   if (Op.getValueType() == MVT::i8 &&
13730       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13731     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13732     if (T1.getValueType() == T2.getValueType() &&
13733         // Blacklist CopyFromReg to avoid partial register stalls.
13734         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13735       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13736       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13737       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13738     }
13739   }
13740
13741   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13742   // condition is true.
13743   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13744   SDValue Ops[] = { Op2, Op1, CC, Cond };
13745   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13746 }
13747
13748 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op, const X86Subtarget *Subtarget,
13749                                        SelectionDAG &DAG) {
13750   MVT VT = Op->getSimpleValueType(0);
13751   SDValue In = Op->getOperand(0);
13752   MVT InVT = In.getSimpleValueType();
13753   MVT VTElt = VT.getVectorElementType();
13754   MVT InVTElt = InVT.getVectorElementType();
13755   SDLoc dl(Op);
13756
13757   // SKX processor
13758   if ((InVTElt == MVT::i1) &&
13759       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13760         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13761
13762        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13763         VTElt.getSizeInBits() <= 16)) ||
13764
13765        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13766         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13767
13768        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13769         VTElt.getSizeInBits() >= 32))))
13770     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13771
13772   unsigned int NumElts = VT.getVectorNumElements();
13773
13774   if (NumElts != 8 && NumElts != 16)
13775     return SDValue();
13776
13777   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
13778     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
13779       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
13780     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13781   }
13782
13783   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13784   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13785
13786   MVT ExtVT = (NumElts == 8) ? MVT::v8i64 : MVT::v16i32;
13787   Constant *C = ConstantInt::get(*DAG.getContext(),
13788     APInt::getAllOnesValue(ExtVT.getScalarType().getSizeInBits()));
13789
13790   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
13791   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
13792   SDValue Ld = DAG.getLoad(ExtVT.getScalarType(), dl, DAG.getEntryNode(), CP,
13793                           MachinePointerInfo::getConstantPool(),
13794                           false, false, false, Alignment);
13795   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, dl, ExtVT, In, Ld);
13796   if (VT.is512BitVector())
13797     return Brcst;
13798   return DAG.getNode(X86ISD::VTRUNC, dl, VT, Brcst);
13799 }
13800
13801 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13802                                 SelectionDAG &DAG) {
13803   MVT VT = Op->getSimpleValueType(0);
13804   SDValue In = Op->getOperand(0);
13805   MVT InVT = In.getSimpleValueType();
13806   SDLoc dl(Op);
13807
13808   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13809     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
13810
13811   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
13812       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
13813       (VT != MVT::v16i16 || InVT != MVT::v16i8))
13814     return SDValue();
13815
13816   if (Subtarget->hasInt256())
13817     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13818
13819   // Optimize vectors in AVX mode
13820   // Sign extend  v8i16 to v8i32 and
13821   //              v4i32 to v4i64
13822   //
13823   // Divide input vector into two parts
13824   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
13825   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
13826   // concat the vectors to original VT
13827
13828   unsigned NumElems = InVT.getVectorNumElements();
13829   SDValue Undef = DAG.getUNDEF(InVT);
13830
13831   SmallVector<int,8> ShufMask1(NumElems, -1);
13832   for (unsigned i = 0; i != NumElems/2; ++i)
13833     ShufMask1[i] = i;
13834
13835   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
13836
13837   SmallVector<int,8> ShufMask2(NumElems, -1);
13838   for (unsigned i = 0; i != NumElems/2; ++i)
13839     ShufMask2[i] = i + NumElems/2;
13840
13841   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
13842
13843   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
13844                                 VT.getVectorNumElements()/2);
13845
13846   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
13847   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
13848
13849   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13850 }
13851
13852 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
13853 // may emit an illegal shuffle but the expansion is still better than scalar
13854 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
13855 // we'll emit a shuffle and a arithmetic shift.
13856 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
13857 // TODO: It is possible to support ZExt by zeroing the undef values during
13858 // the shuffle phase or after the shuffle.
13859 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
13860                                  SelectionDAG &DAG) {
13861   MVT RegVT = Op.getSimpleValueType();
13862   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
13863   assert(RegVT.isInteger() &&
13864          "We only custom lower integer vector sext loads.");
13865
13866   // Nothing useful we can do without SSE2 shuffles.
13867   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
13868
13869   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
13870   SDLoc dl(Ld);
13871   EVT MemVT = Ld->getMemoryVT();
13872   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13873   unsigned RegSz = RegVT.getSizeInBits();
13874
13875   ISD::LoadExtType Ext = Ld->getExtensionType();
13876
13877   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
13878          && "Only anyext and sext are currently implemented.");
13879   assert(MemVT != RegVT && "Cannot extend to the same type");
13880   assert(MemVT.isVector() && "Must load a vector from memory");
13881
13882   unsigned NumElems = RegVT.getVectorNumElements();
13883   unsigned MemSz = MemVT.getSizeInBits();
13884   assert(RegSz > MemSz && "Register size must be greater than the mem size");
13885
13886   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
13887     // The only way in which we have a legal 256-bit vector result but not the
13888     // integer 256-bit operations needed to directly lower a sextload is if we
13889     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
13890     // a 128-bit vector and a normal sign_extend to 256-bits that should get
13891     // correctly legalized. We do this late to allow the canonical form of
13892     // sextload to persist throughout the rest of the DAG combiner -- it wants
13893     // to fold together any extensions it can, and so will fuse a sign_extend
13894     // of an sextload into a sextload targeting a wider value.
13895     SDValue Load;
13896     if (MemSz == 128) {
13897       // Just switch this to a normal load.
13898       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
13899                                        "it must be a legal 128-bit vector "
13900                                        "type!");
13901       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
13902                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
13903                   Ld->isInvariant(), Ld->getAlignment());
13904     } else {
13905       assert(MemSz < 128 &&
13906              "Can't extend a type wider than 128 bits to a 256 bit vector!");
13907       // Do an sext load to a 128-bit vector type. We want to use the same
13908       // number of elements, but elements half as wide. This will end up being
13909       // recursively lowered by this routine, but will succeed as we definitely
13910       // have all the necessary features if we're using AVX1.
13911       EVT HalfEltVT =
13912           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
13913       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
13914       Load =
13915           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
13916                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
13917                          Ld->isNonTemporal(), Ld->isInvariant(),
13918                          Ld->getAlignment());
13919     }
13920
13921     // Replace chain users with the new chain.
13922     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
13923     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
13924
13925     // Finally, do a normal sign-extend to the desired register.
13926     return DAG.getSExtOrTrunc(Load, dl, RegVT);
13927   }
13928
13929   // All sizes must be a power of two.
13930   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
13931          "Non-power-of-two elements are not custom lowered!");
13932
13933   // Attempt to load the original value using scalar loads.
13934   // Find the largest scalar type that divides the total loaded size.
13935   MVT SclrLoadTy = MVT::i8;
13936   for (MVT Tp : MVT::integer_valuetypes()) {
13937     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
13938       SclrLoadTy = Tp;
13939     }
13940   }
13941
13942   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
13943   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
13944       (64 <= MemSz))
13945     SclrLoadTy = MVT::f64;
13946
13947   // Calculate the number of scalar loads that we need to perform
13948   // in order to load our vector from memory.
13949   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
13950
13951   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
13952          "Can only lower sext loads with a single scalar load!");
13953
13954   unsigned loadRegZize = RegSz;
13955   if (Ext == ISD::SEXTLOAD && RegSz == 256)
13956     loadRegZize /= 2;
13957
13958   // Represent our vector as a sequence of elements which are the
13959   // largest scalar that we can load.
13960   EVT LoadUnitVecVT = EVT::getVectorVT(
13961       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
13962
13963   // Represent the data using the same element type that is stored in
13964   // memory. In practice, we ''widen'' MemVT.
13965   EVT WideVecVT =
13966       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
13967                        loadRegZize / MemVT.getScalarType().getSizeInBits());
13968
13969   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
13970          "Invalid vector type");
13971
13972   // We can't shuffle using an illegal type.
13973   assert(TLI.isTypeLegal(WideVecVT) &&
13974          "We only lower types that form legal widened vector types");
13975
13976   SmallVector<SDValue, 8> Chains;
13977   SDValue Ptr = Ld->getBasePtr();
13978   SDValue Increment =
13979       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, TLI.getPointerTy());
13980   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
13981
13982   for (unsigned i = 0; i < NumLoads; ++i) {
13983     // Perform a single load.
13984     SDValue ScalarLoad =
13985         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
13986                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
13987                     Ld->getAlignment());
13988     Chains.push_back(ScalarLoad.getValue(1));
13989     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
13990     // another round of DAGCombining.
13991     if (i == 0)
13992       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
13993     else
13994       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
13995                         ScalarLoad, DAG.getIntPtrConstant(i));
13996
13997     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
13998   }
13999
14000   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
14001
14002   // Bitcast the loaded value to a vector of the original element type, in
14003   // the size of the target vector type.
14004   SDValue SlicedVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Res);
14005   unsigned SizeRatio = RegSz / MemSz;
14006
14007   if (Ext == ISD::SEXTLOAD) {
14008     // If we have SSE4.1, we can directly emit a VSEXT node.
14009     if (Subtarget->hasSSE41()) {
14010       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
14011       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14012       return Sext;
14013     }
14014
14015     // Otherwise we'll shuffle the small elements in the high bits of the
14016     // larger type and perform an arithmetic shift. If the shift is not legal
14017     // it's better to scalarize.
14018     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
14019            "We can't implement a sext load without an arithmetic right shift!");
14020
14021     // Redistribute the loaded elements into the different locations.
14022     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14023     for (unsigned i = 0; i != NumElems; ++i)
14024       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
14025
14026     SDValue Shuff = DAG.getVectorShuffle(
14027         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14028
14029     Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
14030
14031     // Build the arithmetic shift.
14032     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
14033                    MemVT.getVectorElementType().getSizeInBits();
14034     Shuff =
14035         DAG.getNode(ISD::SRA, dl, RegVT, Shuff, DAG.getConstant(Amt, RegVT));
14036
14037     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14038     return Shuff;
14039   }
14040
14041   // Redistribute the loaded elements into the different locations.
14042   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14043   for (unsigned i = 0; i != NumElems; ++i)
14044     ShuffleVec[i * SizeRatio] = i;
14045
14046   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
14047                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14048
14049   // Bitcast to the requested type.
14050   Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
14051   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14052   return Shuff;
14053 }
14054
14055 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
14056 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
14057 // from the AND / OR.
14058 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
14059   Opc = Op.getOpcode();
14060   if (Opc != ISD::OR && Opc != ISD::AND)
14061     return false;
14062   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14063           Op.getOperand(0).hasOneUse() &&
14064           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
14065           Op.getOperand(1).hasOneUse());
14066 }
14067
14068 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
14069 // 1 and that the SETCC node has a single use.
14070 static bool isXor1OfSetCC(SDValue Op) {
14071   if (Op.getOpcode() != ISD::XOR)
14072     return false;
14073   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
14074   if (N1C && N1C->getAPIntValue() == 1) {
14075     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14076       Op.getOperand(0).hasOneUse();
14077   }
14078   return false;
14079 }
14080
14081 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
14082   bool addTest = true;
14083   SDValue Chain = Op.getOperand(0);
14084   SDValue Cond  = Op.getOperand(1);
14085   SDValue Dest  = Op.getOperand(2);
14086   SDLoc dl(Op);
14087   SDValue CC;
14088   bool Inverted = false;
14089
14090   if (Cond.getOpcode() == ISD::SETCC) {
14091     // Check for setcc([su]{add,sub,mul}o == 0).
14092     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
14093         isa<ConstantSDNode>(Cond.getOperand(1)) &&
14094         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
14095         Cond.getOperand(0).getResNo() == 1 &&
14096         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
14097          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
14098          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
14099          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
14100          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
14101          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
14102       Inverted = true;
14103       Cond = Cond.getOperand(0);
14104     } else {
14105       SDValue NewCond = LowerSETCC(Cond, DAG);
14106       if (NewCond.getNode())
14107         Cond = NewCond;
14108     }
14109   }
14110 #if 0
14111   // FIXME: LowerXALUO doesn't handle these!!
14112   else if (Cond.getOpcode() == X86ISD::ADD  ||
14113            Cond.getOpcode() == X86ISD::SUB  ||
14114            Cond.getOpcode() == X86ISD::SMUL ||
14115            Cond.getOpcode() == X86ISD::UMUL)
14116     Cond = LowerXALUO(Cond, DAG);
14117 #endif
14118
14119   // Look pass (and (setcc_carry (cmp ...)), 1).
14120   if (Cond.getOpcode() == ISD::AND &&
14121       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14122     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14123     if (C && C->getAPIntValue() == 1)
14124       Cond = Cond.getOperand(0);
14125   }
14126
14127   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14128   // setting operand in place of the X86ISD::SETCC.
14129   unsigned CondOpcode = Cond.getOpcode();
14130   if (CondOpcode == X86ISD::SETCC ||
14131       CondOpcode == X86ISD::SETCC_CARRY) {
14132     CC = Cond.getOperand(0);
14133
14134     SDValue Cmp = Cond.getOperand(1);
14135     unsigned Opc = Cmp.getOpcode();
14136     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
14137     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
14138       Cond = Cmp;
14139       addTest = false;
14140     } else {
14141       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
14142       default: break;
14143       case X86::COND_O:
14144       case X86::COND_B:
14145         // These can only come from an arithmetic instruction with overflow,
14146         // e.g. SADDO, UADDO.
14147         Cond = Cond.getNode()->getOperand(1);
14148         addTest = false;
14149         break;
14150       }
14151     }
14152   }
14153   CondOpcode = Cond.getOpcode();
14154   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14155       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14156       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14157        Cond.getOperand(0).getValueType() != MVT::i8)) {
14158     SDValue LHS = Cond.getOperand(0);
14159     SDValue RHS = Cond.getOperand(1);
14160     unsigned X86Opcode;
14161     unsigned X86Cond;
14162     SDVTList VTs;
14163     // Keep this in sync with LowerXALUO, otherwise we might create redundant
14164     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
14165     // X86ISD::INC).
14166     switch (CondOpcode) {
14167     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14168     case ISD::SADDO:
14169       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14170         if (C->isOne()) {
14171           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
14172           break;
14173         }
14174       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14175     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14176     case ISD::SSUBO:
14177       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14178         if (C->isOne()) {
14179           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
14180           break;
14181         }
14182       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14183     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14184     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14185     default: llvm_unreachable("unexpected overflowing operator");
14186     }
14187     if (Inverted)
14188       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
14189     if (CondOpcode == ISD::UMULO)
14190       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14191                           MVT::i32);
14192     else
14193       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14194
14195     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
14196
14197     if (CondOpcode == ISD::UMULO)
14198       Cond = X86Op.getValue(2);
14199     else
14200       Cond = X86Op.getValue(1);
14201
14202     CC = DAG.getConstant(X86Cond, MVT::i8);
14203     addTest = false;
14204   } else {
14205     unsigned CondOpc;
14206     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
14207       SDValue Cmp = Cond.getOperand(0).getOperand(1);
14208       if (CondOpc == ISD::OR) {
14209         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
14210         // two branches instead of an explicit OR instruction with a
14211         // separate test.
14212         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14213             isX86LogicalCmp(Cmp)) {
14214           CC = Cond.getOperand(0).getOperand(0);
14215           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14216                               Chain, Dest, CC, Cmp);
14217           CC = Cond.getOperand(1).getOperand(0);
14218           Cond = Cmp;
14219           addTest = false;
14220         }
14221       } else { // ISD::AND
14222         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
14223         // two branches instead of an explicit AND instruction with a
14224         // separate test. However, we only do this if this block doesn't
14225         // have a fall-through edge, because this requires an explicit
14226         // jmp when the condition is false.
14227         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14228             isX86LogicalCmp(Cmp) &&
14229             Op.getNode()->hasOneUse()) {
14230           X86::CondCode CCode =
14231             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14232           CCode = X86::GetOppositeBranchCondition(CCode);
14233           CC = DAG.getConstant(CCode, MVT::i8);
14234           SDNode *User = *Op.getNode()->use_begin();
14235           // Look for an unconditional branch following this conditional branch.
14236           // We need this because we need to reverse the successors in order
14237           // to implement FCMP_OEQ.
14238           if (User->getOpcode() == ISD::BR) {
14239             SDValue FalseBB = User->getOperand(1);
14240             SDNode *NewBR =
14241               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14242             assert(NewBR == User);
14243             (void)NewBR;
14244             Dest = FalseBB;
14245
14246             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14247                                 Chain, Dest, CC, Cmp);
14248             X86::CondCode CCode =
14249               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
14250             CCode = X86::GetOppositeBranchCondition(CCode);
14251             CC = DAG.getConstant(CCode, MVT::i8);
14252             Cond = Cmp;
14253             addTest = false;
14254           }
14255         }
14256       }
14257     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
14258       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
14259       // It should be transformed during dag combiner except when the condition
14260       // is set by a arithmetics with overflow node.
14261       X86::CondCode CCode =
14262         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14263       CCode = X86::GetOppositeBranchCondition(CCode);
14264       CC = DAG.getConstant(CCode, MVT::i8);
14265       Cond = Cond.getOperand(0).getOperand(1);
14266       addTest = false;
14267     } else if (Cond.getOpcode() == ISD::SETCC &&
14268                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
14269       // For FCMP_OEQ, we can emit
14270       // two branches instead of an explicit AND instruction with a
14271       // separate test. However, we only do this if this block doesn't
14272       // have a fall-through edge, because this requires an explicit
14273       // jmp when the condition is false.
14274       if (Op.getNode()->hasOneUse()) {
14275         SDNode *User = *Op.getNode()->use_begin();
14276         // Look for an unconditional branch following this conditional branch.
14277         // We need this because we need to reverse the successors in order
14278         // to implement FCMP_OEQ.
14279         if (User->getOpcode() == ISD::BR) {
14280           SDValue FalseBB = User->getOperand(1);
14281           SDNode *NewBR =
14282             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14283           assert(NewBR == User);
14284           (void)NewBR;
14285           Dest = FalseBB;
14286
14287           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14288                                     Cond.getOperand(0), Cond.getOperand(1));
14289           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14290           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
14291           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14292                               Chain, Dest, CC, Cmp);
14293           CC = DAG.getConstant(X86::COND_P, MVT::i8);
14294           Cond = Cmp;
14295           addTest = false;
14296         }
14297       }
14298     } else if (Cond.getOpcode() == ISD::SETCC &&
14299                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
14300       // For FCMP_UNE, we can emit
14301       // two branches instead of an explicit AND instruction with a
14302       // separate test. However, we only do this if this block doesn't
14303       // have a fall-through edge, because this requires an explicit
14304       // jmp when the condition is false.
14305       if (Op.getNode()->hasOneUse()) {
14306         SDNode *User = *Op.getNode()->use_begin();
14307         // Look for an unconditional branch following this conditional branch.
14308         // We need this because we need to reverse the successors in order
14309         // to implement FCMP_UNE.
14310         if (User->getOpcode() == ISD::BR) {
14311           SDValue FalseBB = User->getOperand(1);
14312           SDNode *NewBR =
14313             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14314           assert(NewBR == User);
14315           (void)NewBR;
14316
14317           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14318                                     Cond.getOperand(0), Cond.getOperand(1));
14319           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14320           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
14321           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14322                               Chain, Dest, CC, Cmp);
14323           CC = DAG.getConstant(X86::COND_NP, MVT::i8);
14324           Cond = Cmp;
14325           addTest = false;
14326           Dest = FalseBB;
14327         }
14328       }
14329     }
14330   }
14331
14332   if (addTest) {
14333     // Look pass the truncate if the high bits are known zero.
14334     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14335         Cond = Cond.getOperand(0);
14336
14337     // We know the result of AND is compared against zero. Try to match
14338     // it to BT.
14339     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14340       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
14341       if (NewSetCC.getNode()) {
14342         CC = NewSetCC.getOperand(0);
14343         Cond = NewSetCC.getOperand(1);
14344         addTest = false;
14345       }
14346     }
14347   }
14348
14349   if (addTest) {
14350     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
14351     CC = DAG.getConstant(X86Cond, MVT::i8);
14352     Cond = EmitTest(Cond, X86Cond, dl, DAG);
14353   }
14354   Cond = ConvertCmpIfNecessary(Cond, DAG);
14355   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14356                      Chain, Dest, CC, Cond);
14357 }
14358
14359 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
14360 // Calls to _alloca are needed to probe the stack when allocating more than 4k
14361 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
14362 // that the guard pages used by the OS virtual memory manager are allocated in
14363 // correct sequence.
14364 SDValue
14365 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
14366                                            SelectionDAG &DAG) const {
14367   MachineFunction &MF = DAG.getMachineFunction();
14368   bool SplitStack = MF.shouldSplitStack();
14369   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
14370                SplitStack;
14371   SDLoc dl(Op);
14372
14373   if (!Lower) {
14374     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14375     SDNode* Node = Op.getNode();
14376
14377     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
14378     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
14379         " not tell us which reg is the stack pointer!");
14380     EVT VT = Node->getValueType(0);
14381     SDValue Tmp1 = SDValue(Node, 0);
14382     SDValue Tmp2 = SDValue(Node, 1);
14383     SDValue Tmp3 = Node->getOperand(2);
14384     SDValue Chain = Tmp1.getOperand(0);
14385
14386     // Chain the dynamic stack allocation so that it doesn't modify the stack
14387     // pointer when other instructions are using the stack.
14388     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
14389         SDLoc(Node));
14390
14391     SDValue Size = Tmp2.getOperand(1);
14392     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
14393     Chain = SP.getValue(1);
14394     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
14395     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14396     unsigned StackAlign = TFI.getStackAlignment();
14397     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14398     if (Align > StackAlign)
14399       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14400           DAG.getConstant(-(uint64_t)Align, VT));
14401     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14402
14403     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
14404         DAG.getIntPtrConstant(0, true), SDValue(),
14405         SDLoc(Node));
14406
14407     SDValue Ops[2] = { Tmp1, Tmp2 };
14408     return DAG.getMergeValues(Ops, dl);
14409   }
14410
14411   // Get the inputs.
14412   SDValue Chain = Op.getOperand(0);
14413   SDValue Size  = Op.getOperand(1);
14414   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14415   EVT VT = Op.getNode()->getValueType(0);
14416
14417   bool Is64Bit = Subtarget->is64Bit();
14418   EVT SPTy = getPointerTy();
14419
14420   if (SplitStack) {
14421     MachineRegisterInfo &MRI = MF.getRegInfo();
14422
14423     if (Is64Bit) {
14424       // The 64 bit implementation of segmented stacks needs to clobber both r10
14425       // r11. This makes it impossible to use it along with nested parameters.
14426       const Function *F = MF.getFunction();
14427
14428       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14429            I != E; ++I)
14430         if (I->hasNestAttr())
14431           report_fatal_error("Cannot use segmented stacks with functions that "
14432                              "have nested arguments.");
14433     }
14434
14435     const TargetRegisterClass *AddrRegClass =
14436       getRegClassFor(getPointerTy());
14437     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14438     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14439     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14440                                 DAG.getRegister(Vreg, SPTy));
14441     SDValue Ops1[2] = { Value, Chain };
14442     return DAG.getMergeValues(Ops1, dl);
14443   } else {
14444     SDValue Flag;
14445     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14446
14447     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14448     Flag = Chain.getValue(1);
14449     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14450
14451     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14452
14453     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14454     unsigned SPReg = RegInfo->getStackRegister();
14455     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14456     Chain = SP.getValue(1);
14457
14458     if (Align) {
14459       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14460                        DAG.getConstant(-(uint64_t)Align, VT));
14461       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14462     }
14463
14464     SDValue Ops1[2] = { SP, Chain };
14465     return DAG.getMergeValues(Ops1, dl);
14466   }
14467 }
14468
14469 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14470   MachineFunction &MF = DAG.getMachineFunction();
14471   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14472
14473   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14474   SDLoc DL(Op);
14475
14476   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14477     // vastart just stores the address of the VarArgsFrameIndex slot into the
14478     // memory location argument.
14479     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14480                                    getPointerTy());
14481     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14482                         MachinePointerInfo(SV), false, false, 0);
14483   }
14484
14485   // __va_list_tag:
14486   //   gp_offset         (0 - 6 * 8)
14487   //   fp_offset         (48 - 48 + 8 * 16)
14488   //   overflow_arg_area (point to parameters coming in memory).
14489   //   reg_save_area
14490   SmallVector<SDValue, 8> MemOps;
14491   SDValue FIN = Op.getOperand(1);
14492   // Store gp_offset
14493   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14494                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14495                                                MVT::i32),
14496                                FIN, MachinePointerInfo(SV), false, false, 0);
14497   MemOps.push_back(Store);
14498
14499   // Store fp_offset
14500   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14501                     FIN, DAG.getIntPtrConstant(4));
14502   Store = DAG.getStore(Op.getOperand(0), DL,
14503                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
14504                                        MVT::i32),
14505                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14506   MemOps.push_back(Store);
14507
14508   // Store ptr to overflow_arg_area
14509   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14510                     FIN, DAG.getIntPtrConstant(4));
14511   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14512                                     getPointerTy());
14513   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14514                        MachinePointerInfo(SV, 8),
14515                        false, false, 0);
14516   MemOps.push_back(Store);
14517
14518   // Store ptr to reg_save_area.
14519   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14520                     FIN, DAG.getIntPtrConstant(8));
14521   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14522                                     getPointerTy());
14523   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14524                        MachinePointerInfo(SV, 16), false, false, 0);
14525   MemOps.push_back(Store);
14526   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14527 }
14528
14529 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14530   assert(Subtarget->is64Bit() &&
14531          "LowerVAARG only handles 64-bit va_arg!");
14532   assert((Subtarget->isTargetLinux() ||
14533           Subtarget->isTargetDarwin()) &&
14534           "Unhandled target in LowerVAARG");
14535   assert(Op.getNode()->getNumOperands() == 4);
14536   SDValue Chain = Op.getOperand(0);
14537   SDValue SrcPtr = Op.getOperand(1);
14538   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14539   unsigned Align = Op.getConstantOperandVal(3);
14540   SDLoc dl(Op);
14541
14542   EVT ArgVT = Op.getNode()->getValueType(0);
14543   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14544   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14545   uint8_t ArgMode;
14546
14547   // Decide which area this value should be read from.
14548   // TODO: Implement the AMD64 ABI in its entirety. This simple
14549   // selection mechanism works only for the basic types.
14550   if (ArgVT == MVT::f80) {
14551     llvm_unreachable("va_arg for f80 not yet implemented");
14552   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14553     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14554   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14555     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14556   } else {
14557     llvm_unreachable("Unhandled argument type in LowerVAARG");
14558   }
14559
14560   if (ArgMode == 2) {
14561     // Sanity Check: Make sure using fp_offset makes sense.
14562     assert(!DAG.getTarget().Options.UseSoftFloat &&
14563            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14564                Attribute::NoImplicitFloat)) &&
14565            Subtarget->hasSSE1());
14566   }
14567
14568   // Insert VAARG_64 node into the DAG
14569   // VAARG_64 returns two values: Variable Argument Address, Chain
14570   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, MVT::i32),
14571                        DAG.getConstant(ArgMode, MVT::i8),
14572                        DAG.getConstant(Align, MVT::i32)};
14573   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14574   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14575                                           VTs, InstOps, MVT::i64,
14576                                           MachinePointerInfo(SV),
14577                                           /*Align=*/0,
14578                                           /*Volatile=*/false,
14579                                           /*ReadMem=*/true,
14580                                           /*WriteMem=*/true);
14581   Chain = VAARG.getValue(1);
14582
14583   // Load the next argument and return it
14584   return DAG.getLoad(ArgVT, dl,
14585                      Chain,
14586                      VAARG,
14587                      MachinePointerInfo(),
14588                      false, false, false, 0);
14589 }
14590
14591 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14592                            SelectionDAG &DAG) {
14593   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14594   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14595   SDValue Chain = Op.getOperand(0);
14596   SDValue DstPtr = Op.getOperand(1);
14597   SDValue SrcPtr = Op.getOperand(2);
14598   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14599   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14600   SDLoc DL(Op);
14601
14602   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14603                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
14604                        false, false,
14605                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14606 }
14607
14608 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14609 // amount is a constant. Takes immediate version of shift as input.
14610 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14611                                           SDValue SrcOp, uint64_t ShiftAmt,
14612                                           SelectionDAG &DAG) {
14613   MVT ElementType = VT.getVectorElementType();
14614
14615   // Fold this packed shift into its first operand if ShiftAmt is 0.
14616   if (ShiftAmt == 0)
14617     return SrcOp;
14618
14619   // Check for ShiftAmt >= element width
14620   if (ShiftAmt >= ElementType.getSizeInBits()) {
14621     if (Opc == X86ISD::VSRAI)
14622       ShiftAmt = ElementType.getSizeInBits() - 1;
14623     else
14624       return DAG.getConstant(0, VT);
14625   }
14626
14627   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14628          && "Unknown target vector shift-by-constant node");
14629
14630   // Fold this packed vector shift into a build vector if SrcOp is a
14631   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14632   if (VT == SrcOp.getSimpleValueType() &&
14633       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14634     SmallVector<SDValue, 8> Elts;
14635     unsigned NumElts = SrcOp->getNumOperands();
14636     ConstantSDNode *ND;
14637
14638     switch(Opc) {
14639     default: llvm_unreachable(nullptr);
14640     case X86ISD::VSHLI:
14641       for (unsigned i=0; i!=NumElts; ++i) {
14642         SDValue CurrentOp = SrcOp->getOperand(i);
14643         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14644           Elts.push_back(CurrentOp);
14645           continue;
14646         }
14647         ND = cast<ConstantSDNode>(CurrentOp);
14648         const APInt &C = ND->getAPIntValue();
14649         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), ElementType));
14650       }
14651       break;
14652     case X86ISD::VSRLI:
14653       for (unsigned i=0; i!=NumElts; ++i) {
14654         SDValue CurrentOp = SrcOp->getOperand(i);
14655         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14656           Elts.push_back(CurrentOp);
14657           continue;
14658         }
14659         ND = cast<ConstantSDNode>(CurrentOp);
14660         const APInt &C = ND->getAPIntValue();
14661         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), ElementType));
14662       }
14663       break;
14664     case X86ISD::VSRAI:
14665       for (unsigned i=0; i!=NumElts; ++i) {
14666         SDValue CurrentOp = SrcOp->getOperand(i);
14667         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14668           Elts.push_back(CurrentOp);
14669           continue;
14670         }
14671         ND = cast<ConstantSDNode>(CurrentOp);
14672         const APInt &C = ND->getAPIntValue();
14673         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), ElementType));
14674       }
14675       break;
14676     }
14677
14678     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14679   }
14680
14681   return DAG.getNode(Opc, dl, VT, SrcOp, DAG.getConstant(ShiftAmt, MVT::i8));
14682 }
14683
14684 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14685 // may or may not be a constant. Takes immediate version of shift as input.
14686 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14687                                    SDValue SrcOp, SDValue ShAmt,
14688                                    SelectionDAG &DAG) {
14689   MVT SVT = ShAmt.getSimpleValueType();
14690   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14691
14692   // Catch shift-by-constant.
14693   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14694     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14695                                       CShAmt->getZExtValue(), DAG);
14696
14697   // Change opcode to non-immediate version
14698   switch (Opc) {
14699     default: llvm_unreachable("Unknown target vector shift node");
14700     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14701     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14702     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14703   }
14704
14705   const X86Subtarget &Subtarget =
14706       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14707   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14708       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14709     // Let the shuffle legalizer expand this shift amount node.
14710     SDValue Op0 = ShAmt.getOperand(0);
14711     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14712     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14713   } else {
14714     // Need to build a vector containing shift amount.
14715     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
14716     SmallVector<SDValue, 4> ShOps;
14717     ShOps.push_back(ShAmt);
14718     if (SVT == MVT::i32) {
14719       ShOps.push_back(DAG.getConstant(0, SVT));
14720       ShOps.push_back(DAG.getUNDEF(SVT));
14721     }
14722     ShOps.push_back(DAG.getUNDEF(SVT));
14723
14724     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
14725     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
14726   }
14727
14728   // The return type has to be a 128-bit type with the same element
14729   // type as the input type.
14730   MVT EltVT = VT.getVectorElementType();
14731   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
14732
14733   ShAmt = DAG.getNode(ISD::BITCAST, dl, ShVT, ShAmt);
14734   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
14735 }
14736
14737 /// \brief Return (and \p Op, \p Mask) for compare instructions or
14738 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
14739 /// necessary casting for \p Mask when lowering masking intrinsics.
14740 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
14741                                     SDValue PreservedSrc,
14742                                     const X86Subtarget *Subtarget,
14743                                     SelectionDAG &DAG) {
14744     EVT VT = Op.getValueType();
14745     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
14746                                   MVT::i1, VT.getVectorNumElements());
14747     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14748                                      Mask.getValueType().getSizeInBits());
14749     SDLoc dl(Op);
14750
14751     assert(MaskVT.isSimple() && "invalid mask type");
14752
14753     if (isAllOnes(Mask))
14754       return Op;
14755
14756     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
14757     // are extracted by EXTRACT_SUBVECTOR.
14758     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14759                               DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14760                               DAG.getIntPtrConstant(0));
14761
14762     switch (Op.getOpcode()) {
14763       default: break;
14764       case X86ISD::PCMPEQM:
14765       case X86ISD::PCMPGTM:
14766       case X86ISD::CMPM:
14767       case X86ISD::CMPMU:
14768         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
14769     }
14770     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14771       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14772     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
14773 }
14774
14775 /// \brief Creates an SDNode for a predicated scalar operation.
14776 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
14777 /// The mask is comming as MVT::i8 and it should be truncated
14778 /// to MVT::i1 while lowering masking intrinsics.
14779 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
14780 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
14781 /// a scalar instruction.
14782 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
14783                                     SDValue PreservedSrc,
14784                                     const X86Subtarget *Subtarget,
14785                                     SelectionDAG &DAG) {
14786     if (isAllOnes(Mask))
14787       return Op;
14788
14789     EVT VT = Op.getValueType();
14790     SDLoc dl(Op);
14791     // The mask should be of type MVT::i1
14792     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
14793
14794     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14795       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14796     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
14797 }
14798
14799 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14800                                        SelectionDAG &DAG) {
14801   SDLoc dl(Op);
14802   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
14803   EVT VT = Op.getValueType();
14804   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
14805   if (IntrData) {
14806     switch(IntrData->Type) {
14807     case INTR_TYPE_1OP:
14808       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
14809     case INTR_TYPE_2OP:
14810       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14811         Op.getOperand(2));
14812     case INTR_TYPE_3OP:
14813       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14814         Op.getOperand(2), Op.getOperand(3));
14815     case INTR_TYPE_1OP_MASK_RM: {
14816       SDValue Src = Op.getOperand(1);
14817       SDValue Src0 = Op.getOperand(2);
14818       SDValue Mask = Op.getOperand(3);
14819       SDValue RoundingMode = Op.getOperand(4);
14820       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
14821                                               RoundingMode),
14822                                   Mask, Src0, Subtarget, DAG);
14823     }
14824     case INTR_TYPE_SCALAR_MASK_RM: {
14825       SDValue Src1 = Op.getOperand(1);
14826       SDValue Src2 = Op.getOperand(2);
14827       SDValue Src0 = Op.getOperand(3);
14828       SDValue Mask = Op.getOperand(4);
14829       // There are 2 kinds of intrinsics in this group:
14830       // (1) With supress-all-exceptions (sae) - 6 operands
14831       // (2) With rounding mode and sae - 7 operands.
14832       if (Op.getNumOperands() == 6) {
14833         SDValue Sae  = Op.getOperand(5);
14834         return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14835                                                 Sae),
14836                                     Mask, Src0, Subtarget, DAG);
14837       }
14838       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
14839       SDValue RoundingMode  = Op.getOperand(5);
14840       SDValue Sae  = Op.getOperand(6);
14841       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14842                                               RoundingMode, Sae),
14843                                   Mask, Src0, Subtarget, DAG);
14844     }
14845     case INTR_TYPE_2OP_MASK: {
14846       SDValue Src1 = Op.getOperand(1);
14847       SDValue Src2 = Op.getOperand(2);
14848       SDValue PassThru = Op.getOperand(3);
14849       SDValue Mask = Op.getOperand(4);
14850       // We specify 2 possible opcodes for intrinsics with rounding modes.
14851       // First, we check if the intrinsic may have non-default rounding mode,
14852       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14853       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14854       if (IntrWithRoundingModeOpcode != 0) {
14855         SDValue Rnd = Op.getOperand(5);
14856         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
14857         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
14858           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14859                                       dl, Op.getValueType(),
14860                                       Src1, Src2, Rnd),
14861                                       Mask, PassThru, Subtarget, DAG);
14862         }
14863       }
14864       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
14865                                               Src1,Src2),
14866                                   Mask, PassThru, Subtarget, DAG);
14867     }
14868     case FMA_OP_MASK: {
14869       SDValue Src1 = Op.getOperand(1);
14870       SDValue Src2 = Op.getOperand(2);
14871       SDValue Src3 = Op.getOperand(3);
14872       SDValue Mask = Op.getOperand(4);
14873       // We specify 2 possible opcodes for intrinsics with rounding modes.
14874       // First, we check if the intrinsic may have non-default rounding mode,
14875       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14876       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14877       if (IntrWithRoundingModeOpcode != 0) {
14878         SDValue Rnd = Op.getOperand(5);
14879         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
14880             X86::STATIC_ROUNDING::CUR_DIRECTION)
14881           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14882                                                   dl, Op.getValueType(),
14883                                                   Src1, Src2, Src3, Rnd),
14884                                       Mask, Src1, Subtarget, DAG);
14885       }
14886       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
14887                                               dl, Op.getValueType(),
14888                                               Src1, Src2, Src3),
14889                                   Mask, Src1, Subtarget, DAG);
14890     }
14891     case CMP_MASK:
14892     case CMP_MASK_CC: {
14893       // Comparison intrinsics with masks.
14894       // Example of transformation:
14895       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
14896       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
14897       // (i8 (bitcast
14898       //   (v8i1 (insert_subvector undef,
14899       //           (v2i1 (and (PCMPEQM %a, %b),
14900       //                      (extract_subvector
14901       //                         (v8i1 (bitcast %mask)), 0))), 0))))
14902       EVT VT = Op.getOperand(1).getValueType();
14903       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14904                                     VT.getVectorNumElements());
14905       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
14906       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14907                                        Mask.getValueType().getSizeInBits());
14908       SDValue Cmp;
14909       if (IntrData->Type == CMP_MASK_CC) {
14910         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14911                     Op.getOperand(2), Op.getOperand(3));
14912       } else {
14913         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
14914         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14915                     Op.getOperand(2));
14916       }
14917       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
14918                                              DAG.getTargetConstant(0, MaskVT),
14919                                              Subtarget, DAG);
14920       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
14921                                 DAG.getUNDEF(BitcastVT), CmpMask,
14922                                 DAG.getIntPtrConstant(0));
14923       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
14924     }
14925     case COMI: { // Comparison intrinsics
14926       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
14927       SDValue LHS = Op.getOperand(1);
14928       SDValue RHS = Op.getOperand(2);
14929       unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
14930       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
14931       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
14932       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14933                                   DAG.getConstant(X86CC, MVT::i8), Cond);
14934       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14935     }
14936     case VSHIFT:
14937       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
14938                                  Op.getOperand(1), Op.getOperand(2), DAG);
14939     case VSHIFT_MASK:
14940       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
14941                                                       Op.getSimpleValueType(),
14942                                                       Op.getOperand(1),
14943                                                       Op.getOperand(2), DAG),
14944                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
14945                                   DAG);
14946     case COMPRESS_EXPAND_IN_REG: {
14947       SDValue Mask = Op.getOperand(3);
14948       SDValue DataToCompress = Op.getOperand(1);
14949       SDValue PassThru = Op.getOperand(2);
14950       if (isAllOnes(Mask)) // return data as is
14951         return Op.getOperand(1);
14952       EVT VT = Op.getValueType();
14953       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14954                                     VT.getVectorNumElements());
14955       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14956                                        Mask.getValueType().getSizeInBits());
14957       SDLoc dl(Op);
14958       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14959                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14960                                   DAG.getIntPtrConstant(0));
14961
14962       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
14963                          PassThru);
14964     }
14965     case BLEND: {
14966       SDValue Mask = Op.getOperand(3);
14967       EVT VT = Op.getValueType();
14968       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14969                                     VT.getVectorNumElements());
14970       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14971                                        Mask.getValueType().getSizeInBits());
14972       SDLoc dl(Op);
14973       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14974                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14975                                   DAG.getIntPtrConstant(0));
14976       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
14977                          Op.getOperand(2));
14978     }
14979     default:
14980       break;
14981     }
14982   }
14983
14984   switch (IntNo) {
14985   default: return SDValue();    // Don't custom lower most intrinsics.
14986
14987   case Intrinsic::x86_avx2_permd:
14988   case Intrinsic::x86_avx2_permps:
14989     // Operands intentionally swapped. Mask is last operand to intrinsic,
14990     // but second operand for node/instruction.
14991     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
14992                        Op.getOperand(2), Op.getOperand(1));
14993
14994   case Intrinsic::x86_avx512_mask_valign_q_512:
14995   case Intrinsic::x86_avx512_mask_valign_d_512:
14996     // Vector source operands are swapped.
14997     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
14998                                             Op.getValueType(), Op.getOperand(2),
14999                                             Op.getOperand(1),
15000                                             Op.getOperand(3)),
15001                                 Op.getOperand(5), Op.getOperand(4),
15002                                 Subtarget, DAG);
15003
15004   // ptest and testp intrinsics. The intrinsic these come from are designed to
15005   // return an integer value, not just an instruction so lower it to the ptest
15006   // or testp pattern and a setcc for the result.
15007   case Intrinsic::x86_sse41_ptestz:
15008   case Intrinsic::x86_sse41_ptestc:
15009   case Intrinsic::x86_sse41_ptestnzc:
15010   case Intrinsic::x86_avx_ptestz_256:
15011   case Intrinsic::x86_avx_ptestc_256:
15012   case Intrinsic::x86_avx_ptestnzc_256:
15013   case Intrinsic::x86_avx_vtestz_ps:
15014   case Intrinsic::x86_avx_vtestc_ps:
15015   case Intrinsic::x86_avx_vtestnzc_ps:
15016   case Intrinsic::x86_avx_vtestz_pd:
15017   case Intrinsic::x86_avx_vtestc_pd:
15018   case Intrinsic::x86_avx_vtestnzc_pd:
15019   case Intrinsic::x86_avx_vtestz_ps_256:
15020   case Intrinsic::x86_avx_vtestc_ps_256:
15021   case Intrinsic::x86_avx_vtestnzc_ps_256:
15022   case Intrinsic::x86_avx_vtestz_pd_256:
15023   case Intrinsic::x86_avx_vtestc_pd_256:
15024   case Intrinsic::x86_avx_vtestnzc_pd_256: {
15025     bool IsTestPacked = false;
15026     unsigned X86CC;
15027     switch (IntNo) {
15028     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
15029     case Intrinsic::x86_avx_vtestz_ps:
15030     case Intrinsic::x86_avx_vtestz_pd:
15031     case Intrinsic::x86_avx_vtestz_ps_256:
15032     case Intrinsic::x86_avx_vtestz_pd_256:
15033       IsTestPacked = true; // Fallthrough
15034     case Intrinsic::x86_sse41_ptestz:
15035     case Intrinsic::x86_avx_ptestz_256:
15036       // ZF = 1
15037       X86CC = X86::COND_E;
15038       break;
15039     case Intrinsic::x86_avx_vtestc_ps:
15040     case Intrinsic::x86_avx_vtestc_pd:
15041     case Intrinsic::x86_avx_vtestc_ps_256:
15042     case Intrinsic::x86_avx_vtestc_pd_256:
15043       IsTestPacked = true; // Fallthrough
15044     case Intrinsic::x86_sse41_ptestc:
15045     case Intrinsic::x86_avx_ptestc_256:
15046       // CF = 1
15047       X86CC = X86::COND_B;
15048       break;
15049     case Intrinsic::x86_avx_vtestnzc_ps:
15050     case Intrinsic::x86_avx_vtestnzc_pd:
15051     case Intrinsic::x86_avx_vtestnzc_ps_256:
15052     case Intrinsic::x86_avx_vtestnzc_pd_256:
15053       IsTestPacked = true; // Fallthrough
15054     case Intrinsic::x86_sse41_ptestnzc:
15055     case Intrinsic::x86_avx_ptestnzc_256:
15056       // ZF and CF = 0
15057       X86CC = X86::COND_A;
15058       break;
15059     }
15060
15061     SDValue LHS = Op.getOperand(1);
15062     SDValue RHS = Op.getOperand(2);
15063     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
15064     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
15065     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
15066     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
15067     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15068   }
15069   case Intrinsic::x86_avx512_kortestz_w:
15070   case Intrinsic::x86_avx512_kortestc_w: {
15071     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
15072     SDValue LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(1));
15073     SDValue RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(2));
15074     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
15075     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
15076     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
15077     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15078   }
15079
15080   case Intrinsic::x86_sse42_pcmpistria128:
15081   case Intrinsic::x86_sse42_pcmpestria128:
15082   case Intrinsic::x86_sse42_pcmpistric128:
15083   case Intrinsic::x86_sse42_pcmpestric128:
15084   case Intrinsic::x86_sse42_pcmpistrio128:
15085   case Intrinsic::x86_sse42_pcmpestrio128:
15086   case Intrinsic::x86_sse42_pcmpistris128:
15087   case Intrinsic::x86_sse42_pcmpestris128:
15088   case Intrinsic::x86_sse42_pcmpistriz128:
15089   case Intrinsic::x86_sse42_pcmpestriz128: {
15090     unsigned Opcode;
15091     unsigned X86CC;
15092     switch (IntNo) {
15093     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
15094     case Intrinsic::x86_sse42_pcmpistria128:
15095       Opcode = X86ISD::PCMPISTRI;
15096       X86CC = X86::COND_A;
15097       break;
15098     case Intrinsic::x86_sse42_pcmpestria128:
15099       Opcode = X86ISD::PCMPESTRI;
15100       X86CC = X86::COND_A;
15101       break;
15102     case Intrinsic::x86_sse42_pcmpistric128:
15103       Opcode = X86ISD::PCMPISTRI;
15104       X86CC = X86::COND_B;
15105       break;
15106     case Intrinsic::x86_sse42_pcmpestric128:
15107       Opcode = X86ISD::PCMPESTRI;
15108       X86CC = X86::COND_B;
15109       break;
15110     case Intrinsic::x86_sse42_pcmpistrio128:
15111       Opcode = X86ISD::PCMPISTRI;
15112       X86CC = X86::COND_O;
15113       break;
15114     case Intrinsic::x86_sse42_pcmpestrio128:
15115       Opcode = X86ISD::PCMPESTRI;
15116       X86CC = X86::COND_O;
15117       break;
15118     case Intrinsic::x86_sse42_pcmpistris128:
15119       Opcode = X86ISD::PCMPISTRI;
15120       X86CC = X86::COND_S;
15121       break;
15122     case Intrinsic::x86_sse42_pcmpestris128:
15123       Opcode = X86ISD::PCMPESTRI;
15124       X86CC = X86::COND_S;
15125       break;
15126     case Intrinsic::x86_sse42_pcmpistriz128:
15127       Opcode = X86ISD::PCMPISTRI;
15128       X86CC = X86::COND_E;
15129       break;
15130     case Intrinsic::x86_sse42_pcmpestriz128:
15131       Opcode = X86ISD::PCMPESTRI;
15132       X86CC = X86::COND_E;
15133       break;
15134     }
15135     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15136     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15137     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
15138     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15139                                 DAG.getConstant(X86CC, MVT::i8),
15140                                 SDValue(PCMP.getNode(), 1));
15141     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15142   }
15143
15144   case Intrinsic::x86_sse42_pcmpistri128:
15145   case Intrinsic::x86_sse42_pcmpestri128: {
15146     unsigned Opcode;
15147     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
15148       Opcode = X86ISD::PCMPISTRI;
15149     else
15150       Opcode = X86ISD::PCMPESTRI;
15151
15152     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15153     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15154     return DAG.getNode(Opcode, dl, VTs, NewOps);
15155   }
15156   }
15157 }
15158
15159 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15160                               SDValue Src, SDValue Mask, SDValue Base,
15161                               SDValue Index, SDValue ScaleOp, SDValue Chain,
15162                               const X86Subtarget * Subtarget) {
15163   SDLoc dl(Op);
15164   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15165   assert(C && "Invalid scale type");
15166   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
15167   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15168                              Index.getSimpleValueType().getVectorNumElements());
15169   SDValue MaskInReg;
15170   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15171   if (MaskC)
15172     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
15173   else
15174     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
15175   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
15176   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
15177   SDValue Segment = DAG.getRegister(0, MVT::i32);
15178   if (Src.getOpcode() == ISD::UNDEF)
15179     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
15180   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15181   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15182   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
15183   return DAG.getMergeValues(RetOps, dl);
15184 }
15185
15186 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15187                                SDValue Src, SDValue Mask, SDValue Base,
15188                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
15189   SDLoc dl(Op);
15190   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15191   assert(C && "Invalid scale type");
15192   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
15193   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
15194   SDValue Segment = DAG.getRegister(0, MVT::i32);
15195   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15196                              Index.getSimpleValueType().getVectorNumElements());
15197   SDValue MaskInReg;
15198   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15199   if (MaskC)
15200     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
15201   else
15202     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
15203   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
15204   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
15205   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15206   return SDValue(Res, 1);
15207 }
15208
15209 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15210                                SDValue Mask, SDValue Base, SDValue Index,
15211                                SDValue ScaleOp, SDValue Chain) {
15212   SDLoc dl(Op);
15213   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15214   assert(C && "Invalid scale type");
15215   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
15216   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
15217   SDValue Segment = DAG.getRegister(0, MVT::i32);
15218   EVT MaskVT =
15219     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
15220   SDValue MaskInReg;
15221   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15222   if (MaskC)
15223     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
15224   else
15225     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
15226   //SDVTList VTs = DAG.getVTList(MVT::Other);
15227   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15228   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
15229   return SDValue(Res, 0);
15230 }
15231
15232 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
15233 // read performance monitor counters (x86_rdpmc).
15234 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
15235                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15236                               SmallVectorImpl<SDValue> &Results) {
15237   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15238   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15239   SDValue LO, HI;
15240
15241   // The ECX register is used to select the index of the performance counter
15242   // to read.
15243   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
15244                                    N->getOperand(2));
15245   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
15246
15247   // Reads the content of a 64-bit performance counter and returns it in the
15248   // registers EDX:EAX.
15249   if (Subtarget->is64Bit()) {
15250     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15251     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15252                             LO.getValue(2));
15253   } else {
15254     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15255     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15256                             LO.getValue(2));
15257   }
15258   Chain = HI.getValue(1);
15259
15260   if (Subtarget->is64Bit()) {
15261     // The EAX register is loaded with the low-order 32 bits. The EDX register
15262     // is loaded with the supported high-order bits of the counter.
15263     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15264                               DAG.getConstant(32, MVT::i8));
15265     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15266     Results.push_back(Chain);
15267     return;
15268   }
15269
15270   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15271   SDValue Ops[] = { LO, HI };
15272   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15273   Results.push_back(Pair);
15274   Results.push_back(Chain);
15275 }
15276
15277 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
15278 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
15279 // also used to custom lower READCYCLECOUNTER nodes.
15280 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
15281                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
15282                               SmallVectorImpl<SDValue> &Results) {
15283   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
15284   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
15285   SDValue LO, HI;
15286
15287   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
15288   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
15289   // and the EAX register is loaded with the low-order 32 bits.
15290   if (Subtarget->is64Bit()) {
15291     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
15292     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
15293                             LO.getValue(2));
15294   } else {
15295     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
15296     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
15297                             LO.getValue(2));
15298   }
15299   SDValue Chain = HI.getValue(1);
15300
15301   if (Opcode == X86ISD::RDTSCP_DAG) {
15302     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
15303
15304     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
15305     // the ECX register. Add 'ecx' explicitly to the chain.
15306     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
15307                                      HI.getValue(2));
15308     // Explicitly store the content of ECX at the location passed in input
15309     // to the 'rdtscp' intrinsic.
15310     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
15311                          MachinePointerInfo(), false, false, 0);
15312   }
15313
15314   if (Subtarget->is64Bit()) {
15315     // The EDX register is loaded with the high-order 32 bits of the MSR, and
15316     // the EAX register is loaded with the low-order 32 bits.
15317     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
15318                               DAG.getConstant(32, MVT::i8));
15319     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
15320     Results.push_back(Chain);
15321     return;
15322   }
15323
15324   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
15325   SDValue Ops[] = { LO, HI };
15326   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
15327   Results.push_back(Pair);
15328   Results.push_back(Chain);
15329 }
15330
15331 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
15332                                      SelectionDAG &DAG) {
15333   SmallVector<SDValue, 2> Results;
15334   SDLoc DL(Op);
15335   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
15336                           Results);
15337   return DAG.getMergeValues(Results, DL);
15338 }
15339
15340
15341 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15342                                       SelectionDAG &DAG) {
15343   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
15344
15345   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
15346   if (!IntrData)
15347     return SDValue();
15348
15349   SDLoc dl(Op);
15350   switch(IntrData->Type) {
15351   default:
15352     llvm_unreachable("Unknown Intrinsic Type");
15353     break;
15354   case RDSEED:
15355   case RDRAND: {
15356     // Emit the node with the right value type.
15357     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
15358     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15359
15360     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
15361     // Otherwise return the value from Rand, which is always 0, casted to i32.
15362     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
15363                       DAG.getConstant(1, Op->getValueType(1)),
15364                       DAG.getConstant(X86::COND_B, MVT::i32),
15365                       SDValue(Result.getNode(), 1) };
15366     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
15367                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
15368                                   Ops);
15369
15370     // Return { result, isValid, chain }.
15371     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
15372                        SDValue(Result.getNode(), 2));
15373   }
15374   case GATHER: {
15375   //gather(v1, mask, index, base, scale);
15376     SDValue Chain = Op.getOperand(0);
15377     SDValue Src   = Op.getOperand(2);
15378     SDValue Base  = Op.getOperand(3);
15379     SDValue Index = Op.getOperand(4);
15380     SDValue Mask  = Op.getOperand(5);
15381     SDValue Scale = Op.getOperand(6);
15382     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain,
15383                           Subtarget);
15384   }
15385   case SCATTER: {
15386   //scatter(base, mask, index, v1, scale);
15387     SDValue Chain = Op.getOperand(0);
15388     SDValue Base  = Op.getOperand(2);
15389     SDValue Mask  = Op.getOperand(3);
15390     SDValue Index = Op.getOperand(4);
15391     SDValue Src   = Op.getOperand(5);
15392     SDValue Scale = Op.getOperand(6);
15393     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain);
15394   }
15395   case PREFETCH: {
15396     SDValue Hint = Op.getOperand(6);
15397     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
15398     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
15399     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
15400     SDValue Chain = Op.getOperand(0);
15401     SDValue Mask  = Op.getOperand(2);
15402     SDValue Index = Op.getOperand(3);
15403     SDValue Base  = Op.getOperand(4);
15404     SDValue Scale = Op.getOperand(5);
15405     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
15406   }
15407   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
15408   case RDTSC: {
15409     SmallVector<SDValue, 2> Results;
15410     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget, Results);
15411     return DAG.getMergeValues(Results, dl);
15412   }
15413   // Read Performance Monitoring Counters.
15414   case RDPMC: {
15415     SmallVector<SDValue, 2> Results;
15416     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15417     return DAG.getMergeValues(Results, dl);
15418   }
15419   // XTEST intrinsics.
15420   case XTEST: {
15421     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15422     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15423     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15424                                 DAG.getConstant(X86::COND_NE, MVT::i8),
15425                                 InTrans);
15426     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15427     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15428                        Ret, SDValue(InTrans.getNode(), 1));
15429   }
15430   // ADC/ADCX/SBB
15431   case ADX: {
15432     SmallVector<SDValue, 2> Results;
15433     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15434     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15435     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15436                                 DAG.getConstant(-1, MVT::i8));
15437     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15438                               Op.getOperand(4), GenCF.getValue(1));
15439     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15440                                  Op.getOperand(5), MachinePointerInfo(),
15441                                  false, false, 0);
15442     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15443                                 DAG.getConstant(X86::COND_B, MVT::i8),
15444                                 Res.getValue(1));
15445     Results.push_back(SetCC);
15446     Results.push_back(Store);
15447     return DAG.getMergeValues(Results, dl);
15448   }
15449   case COMPRESS_TO_MEM: {
15450     SDLoc dl(Op);
15451     SDValue Mask = Op.getOperand(4);
15452     SDValue DataToCompress = Op.getOperand(3);
15453     SDValue Addr = Op.getOperand(2);
15454     SDValue Chain = Op.getOperand(0);
15455
15456     if (isAllOnes(Mask)) // return just a store
15457       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15458                           MachinePointerInfo(), false, false, 0);
15459
15460     EVT VT = DataToCompress.getValueType();
15461     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15462                                   VT.getVectorNumElements());
15463     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15464                                      Mask.getValueType().getSizeInBits());
15465     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15466                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15467                                 DAG.getIntPtrConstant(0));
15468
15469     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15470                                       DataToCompress, DAG.getUNDEF(VT));
15471     return DAG.getStore(Chain, dl, Compressed, Addr,
15472                         MachinePointerInfo(), false, false, 0);
15473   }
15474   case EXPAND_FROM_MEM: {
15475     SDLoc dl(Op);
15476     SDValue Mask = Op.getOperand(4);
15477     SDValue PathThru = Op.getOperand(3);
15478     SDValue Addr = Op.getOperand(2);
15479     SDValue Chain = Op.getOperand(0);
15480     EVT VT = Op.getValueType();
15481
15482     if (isAllOnes(Mask)) // return just a load
15483       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15484                          false, 0);
15485     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15486                                   VT.getVectorNumElements());
15487     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15488                                      Mask.getValueType().getSizeInBits());
15489     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15490                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15491                                 DAG.getIntPtrConstant(0));
15492
15493     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15494                                    false, false, false, 0);
15495
15496     SDValue Results[] = {
15497         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15498         Chain};
15499     return DAG.getMergeValues(Results, dl);
15500   }
15501   }
15502 }
15503
15504 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15505                                            SelectionDAG &DAG) const {
15506   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15507   MFI->setReturnAddressIsTaken(true);
15508
15509   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15510     return SDValue();
15511
15512   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15513   SDLoc dl(Op);
15514   EVT PtrVT = getPointerTy();
15515
15516   if (Depth > 0) {
15517     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15518     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15519     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), PtrVT);
15520     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15521                        DAG.getNode(ISD::ADD, dl, PtrVT,
15522                                    FrameAddr, Offset),
15523                        MachinePointerInfo(), false, false, false, 0);
15524   }
15525
15526   // Just load the return address.
15527   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15528   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15529                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15530 }
15531
15532 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15533   MachineFunction &MF = DAG.getMachineFunction();
15534   MachineFrameInfo *MFI = MF.getFrameInfo();
15535   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15536   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15537   EVT VT = Op.getValueType();
15538
15539   MFI->setFrameAddressIsTaken(true);
15540
15541   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15542     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15543     // is not possible to crawl up the stack without looking at the unwind codes
15544     // simultaneously.
15545     int FrameAddrIndex = FuncInfo->getFAIndex();
15546     if (!FrameAddrIndex) {
15547       // Set up a frame object for the return address.
15548       unsigned SlotSize = RegInfo->getSlotSize();
15549       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15550           SlotSize, /*Offset=*/INT64_MIN, /*IsImmutable=*/false);
15551       FuncInfo->setFAIndex(FrameAddrIndex);
15552     }
15553     return DAG.getFrameIndex(FrameAddrIndex, VT);
15554   }
15555
15556   unsigned FrameReg =
15557       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15558   SDLoc dl(Op);  // FIXME probably not meaningful
15559   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15560   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15561           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15562          "Invalid Frame Register!");
15563   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15564   while (Depth--)
15565     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15566                             MachinePointerInfo(),
15567                             false, false, false, 0);
15568   return FrameAddr;
15569 }
15570
15571 // FIXME? Maybe this could be a TableGen attribute on some registers and
15572 // this table could be generated automatically from RegInfo.
15573 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15574                                               EVT VT) const {
15575   unsigned Reg = StringSwitch<unsigned>(RegName)
15576                        .Case("esp", X86::ESP)
15577                        .Case("rsp", X86::RSP)
15578                        .Default(0);
15579   if (Reg)
15580     return Reg;
15581   report_fatal_error("Invalid register name global variable");
15582 }
15583
15584 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15585                                                      SelectionDAG &DAG) const {
15586   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15587   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize());
15588 }
15589
15590 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15591   SDValue Chain     = Op.getOperand(0);
15592   SDValue Offset    = Op.getOperand(1);
15593   SDValue Handler   = Op.getOperand(2);
15594   SDLoc dl      (Op);
15595
15596   EVT PtrVT = getPointerTy();
15597   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15598   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15599   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15600           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15601          "Invalid Frame Register!");
15602   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15603   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15604
15605   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15606                                  DAG.getIntPtrConstant(RegInfo->getSlotSize()));
15607   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15608   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15609                        false, false, 0);
15610   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15611
15612   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15613                      DAG.getRegister(StoreAddrReg, PtrVT));
15614 }
15615
15616 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15617                                                SelectionDAG &DAG) const {
15618   SDLoc DL(Op);
15619   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15620                      DAG.getVTList(MVT::i32, MVT::Other),
15621                      Op.getOperand(0), Op.getOperand(1));
15622 }
15623
15624 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15625                                                 SelectionDAG &DAG) const {
15626   SDLoc DL(Op);
15627   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15628                      Op.getOperand(0), Op.getOperand(1));
15629 }
15630
15631 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15632   return Op.getOperand(0);
15633 }
15634
15635 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15636                                                 SelectionDAG &DAG) const {
15637   SDValue Root = Op.getOperand(0);
15638   SDValue Trmp = Op.getOperand(1); // trampoline
15639   SDValue FPtr = Op.getOperand(2); // nested function
15640   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15641   SDLoc dl (Op);
15642
15643   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15644   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15645
15646   if (Subtarget->is64Bit()) {
15647     SDValue OutChains[6];
15648
15649     // Large code-model.
15650     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15651     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15652
15653     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15654     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15655
15656     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15657
15658     // Load the pointer to the nested function into R11.
15659     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15660     SDValue Addr = Trmp;
15661     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15662                                 Addr, MachinePointerInfo(TrmpAddr),
15663                                 false, false, 0);
15664
15665     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15666                        DAG.getConstant(2, MVT::i64));
15667     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15668                                 MachinePointerInfo(TrmpAddr, 2),
15669                                 false, false, 2);
15670
15671     // Load the 'nest' parameter value into R10.
15672     // R10 is specified in X86CallingConv.td
15673     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15674     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15675                        DAG.getConstant(10, MVT::i64));
15676     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15677                                 Addr, MachinePointerInfo(TrmpAddr, 10),
15678                                 false, false, 0);
15679
15680     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15681                        DAG.getConstant(12, MVT::i64));
15682     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
15683                                 MachinePointerInfo(TrmpAddr, 12),
15684                                 false, false, 2);
15685
15686     // Jump to the nested function.
15687     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
15688     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15689                        DAG.getConstant(20, MVT::i64));
15690     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15691                                 Addr, MachinePointerInfo(TrmpAddr, 20),
15692                                 false, false, 0);
15693
15694     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
15695     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15696                        DAG.getConstant(22, MVT::i64));
15697     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
15698                                 MachinePointerInfo(TrmpAddr, 22),
15699                                 false, false, 0);
15700
15701     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15702   } else {
15703     const Function *Func =
15704       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
15705     CallingConv::ID CC = Func->getCallingConv();
15706     unsigned NestReg;
15707
15708     switch (CC) {
15709     default:
15710       llvm_unreachable("Unsupported calling convention");
15711     case CallingConv::C:
15712     case CallingConv::X86_StdCall: {
15713       // Pass 'nest' parameter in ECX.
15714       // Must be kept in sync with X86CallingConv.td
15715       NestReg = X86::ECX;
15716
15717       // Check that ECX wasn't needed by an 'inreg' parameter.
15718       FunctionType *FTy = Func->getFunctionType();
15719       const AttributeSet &Attrs = Func->getAttributes();
15720
15721       if (!Attrs.isEmpty() && !Func->isVarArg()) {
15722         unsigned InRegCount = 0;
15723         unsigned Idx = 1;
15724
15725         for (FunctionType::param_iterator I = FTy->param_begin(),
15726              E = FTy->param_end(); I != E; ++I, ++Idx)
15727           if (Attrs.hasAttribute(Idx, Attribute::InReg))
15728             // FIXME: should only count parameters that are lowered to integers.
15729             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
15730
15731         if (InRegCount > 2) {
15732           report_fatal_error("Nest register in use - reduce number of inreg"
15733                              " parameters!");
15734         }
15735       }
15736       break;
15737     }
15738     case CallingConv::X86_FastCall:
15739     case CallingConv::X86_ThisCall:
15740     case CallingConv::Fast:
15741       // Pass 'nest' parameter in EAX.
15742       // Must be kept in sync with X86CallingConv.td
15743       NestReg = X86::EAX;
15744       break;
15745     }
15746
15747     SDValue OutChains[4];
15748     SDValue Addr, Disp;
15749
15750     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15751                        DAG.getConstant(10, MVT::i32));
15752     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
15753
15754     // This is storing the opcode for MOV32ri.
15755     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
15756     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
15757     OutChains[0] = DAG.getStore(Root, dl,
15758                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
15759                                 Trmp, MachinePointerInfo(TrmpAddr),
15760                                 false, false, 0);
15761
15762     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15763                        DAG.getConstant(1, MVT::i32));
15764     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
15765                                 MachinePointerInfo(TrmpAddr, 1),
15766                                 false, false, 1);
15767
15768     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
15769     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15770                        DAG.getConstant(5, MVT::i32));
15771     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
15772                                 MachinePointerInfo(TrmpAddr, 5),
15773                                 false, false, 1);
15774
15775     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15776                        DAG.getConstant(6, MVT::i32));
15777     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
15778                                 MachinePointerInfo(TrmpAddr, 6),
15779                                 false, false, 1);
15780
15781     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15782   }
15783 }
15784
15785 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
15786                                             SelectionDAG &DAG) const {
15787   /*
15788    The rounding mode is in bits 11:10 of FPSR, and has the following
15789    settings:
15790      00 Round to nearest
15791      01 Round to -inf
15792      10 Round to +inf
15793      11 Round to 0
15794
15795   FLT_ROUNDS, on the other hand, expects the following:
15796     -1 Undefined
15797      0 Round to 0
15798      1 Round to nearest
15799      2 Round to +inf
15800      3 Round to -inf
15801
15802   To perform the conversion, we do:
15803     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
15804   */
15805
15806   MachineFunction &MF = DAG.getMachineFunction();
15807   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15808   unsigned StackAlignment = TFI.getStackAlignment();
15809   MVT VT = Op.getSimpleValueType();
15810   SDLoc DL(Op);
15811
15812   // Save FP Control Word to stack slot
15813   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
15814   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
15815
15816   MachineMemOperand *MMO =
15817    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
15818                            MachineMemOperand::MOStore, 2, 2);
15819
15820   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
15821   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
15822                                           DAG.getVTList(MVT::Other),
15823                                           Ops, MVT::i16, MMO);
15824
15825   // Load FP Control Word from stack slot
15826   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
15827                             MachinePointerInfo(), false, false, false, 0);
15828
15829   // Transform as necessary
15830   SDValue CWD1 =
15831     DAG.getNode(ISD::SRL, DL, MVT::i16,
15832                 DAG.getNode(ISD::AND, DL, MVT::i16,
15833                             CWD, DAG.getConstant(0x800, MVT::i16)),
15834                 DAG.getConstant(11, MVT::i8));
15835   SDValue CWD2 =
15836     DAG.getNode(ISD::SRL, DL, MVT::i16,
15837                 DAG.getNode(ISD::AND, DL, MVT::i16,
15838                             CWD, DAG.getConstant(0x400, MVT::i16)),
15839                 DAG.getConstant(9, MVT::i8));
15840
15841   SDValue RetVal =
15842     DAG.getNode(ISD::AND, DL, MVT::i16,
15843                 DAG.getNode(ISD::ADD, DL, MVT::i16,
15844                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
15845                             DAG.getConstant(1, MVT::i16)),
15846                 DAG.getConstant(3, MVT::i16));
15847
15848   return DAG.getNode((VT.getSizeInBits() < 16 ?
15849                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
15850 }
15851
15852 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
15853   MVT VT = Op.getSimpleValueType();
15854   EVT OpVT = VT;
15855   unsigned NumBits = VT.getSizeInBits();
15856   SDLoc dl(Op);
15857
15858   Op = Op.getOperand(0);
15859   if (VT == MVT::i8) {
15860     // Zero extend to i32 since there is not an i8 bsr.
15861     OpVT = MVT::i32;
15862     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15863   }
15864
15865   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
15866   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15867   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15868
15869   // If src is zero (i.e. bsr sets ZF), returns NumBits.
15870   SDValue Ops[] = {
15871     Op,
15872     DAG.getConstant(NumBits+NumBits-1, OpVT),
15873     DAG.getConstant(X86::COND_E, MVT::i8),
15874     Op.getValue(1)
15875   };
15876   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
15877
15878   // Finally xor with NumBits-1.
15879   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
15880
15881   if (VT == MVT::i8)
15882     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15883   return Op;
15884 }
15885
15886 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
15887   MVT VT = Op.getSimpleValueType();
15888   EVT OpVT = VT;
15889   unsigned NumBits = VT.getSizeInBits();
15890   SDLoc dl(Op);
15891
15892   Op = Op.getOperand(0);
15893   if (VT == MVT::i8) {
15894     // Zero extend to i32 since there is not an i8 bsr.
15895     OpVT = MVT::i32;
15896     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15897   }
15898
15899   // Issue a bsr (scan bits in reverse).
15900   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15901   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15902
15903   // And xor with NumBits-1.
15904   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
15905
15906   if (VT == MVT::i8)
15907     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15908   return Op;
15909 }
15910
15911 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
15912   MVT VT = Op.getSimpleValueType();
15913   unsigned NumBits = VT.getSizeInBits();
15914   SDLoc dl(Op);
15915   Op = Op.getOperand(0);
15916
15917   // Issue a bsf (scan bits forward) which also sets EFLAGS.
15918   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
15919   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
15920
15921   // If src is zero (i.e. bsf sets ZF), returns NumBits.
15922   SDValue Ops[] = {
15923     Op,
15924     DAG.getConstant(NumBits, VT),
15925     DAG.getConstant(X86::COND_E, MVT::i8),
15926     Op.getValue(1)
15927   };
15928   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
15929 }
15930
15931 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
15932 // ones, and then concatenate the result back.
15933 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
15934   MVT VT = Op.getSimpleValueType();
15935
15936   assert(VT.is256BitVector() && VT.isInteger() &&
15937          "Unsupported value type for operation");
15938
15939   unsigned NumElems = VT.getVectorNumElements();
15940   SDLoc dl(Op);
15941
15942   // Extract the LHS vectors
15943   SDValue LHS = Op.getOperand(0);
15944   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
15945   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
15946
15947   // Extract the RHS vectors
15948   SDValue RHS = Op.getOperand(1);
15949   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
15950   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
15951
15952   MVT EltVT = VT.getVectorElementType();
15953   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15954
15955   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
15956                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
15957                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
15958 }
15959
15960 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
15961   assert(Op.getSimpleValueType().is256BitVector() &&
15962          Op.getSimpleValueType().isInteger() &&
15963          "Only handle AVX 256-bit vector integer operation");
15964   return Lower256IntArith(Op, DAG);
15965 }
15966
15967 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
15968   assert(Op.getSimpleValueType().is256BitVector() &&
15969          Op.getSimpleValueType().isInteger() &&
15970          "Only handle AVX 256-bit vector integer operation");
15971   return Lower256IntArith(Op, DAG);
15972 }
15973
15974 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
15975                         SelectionDAG &DAG) {
15976   SDLoc dl(Op);
15977   MVT VT = Op.getSimpleValueType();
15978
15979   // Decompose 256-bit ops into smaller 128-bit ops.
15980   if (VT.is256BitVector() && !Subtarget->hasInt256())
15981     return Lower256IntArith(Op, DAG);
15982
15983   SDValue A = Op.getOperand(0);
15984   SDValue B = Op.getOperand(1);
15985
15986   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
15987   // pairs, multiply and truncate.
15988   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
15989     if (Subtarget->hasInt256()) {
15990       if (VT == MVT::v32i8) {
15991         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
15992         SDValue Lo = DAG.getIntPtrConstant(0);
15993         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2);
15994         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
15995         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
15996         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
15997         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
15998         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
15999                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
16000                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
16001       }
16002
16003       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
16004       return DAG.getNode(
16005           ISD::TRUNCATE, dl, VT,
16006           DAG.getNode(ISD::MUL, dl, ExVT,
16007                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
16008                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
16009     }
16010
16011     assert(VT == MVT::v16i8 &&
16012            "Pre-AVX2 support only supports v16i8 multiplication");
16013     MVT ExVT = MVT::v8i16;
16014
16015     // Extract the lo parts and sign extend to i16
16016     SDValue ALo, BLo;
16017     if (Subtarget->hasSSE41()) {
16018       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
16019       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
16020     } else {
16021       const int ShufMask[] = {0, -1, 1, -1, 2, -1, 3, -1,
16022                               4, -1, 5, -1, 6, -1, 7, -1};
16023       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16024       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16025       ALo = DAG.getNode(ISD::BITCAST, dl, ExVT, ALo);
16026       BLo = DAG.getNode(ISD::BITCAST, dl, ExVT, BLo);
16027       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, ExVT));
16028       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, ExVT));
16029     }
16030
16031     // Extract the hi parts and sign extend to i16
16032     SDValue AHi, BHi;
16033     if (Subtarget->hasSSE41()) {
16034       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
16035                               -1, -1, -1, -1, -1, -1, -1, -1};
16036       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16037       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16038       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
16039       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
16040     } else {
16041       const int ShufMask[] = {8,  -1, 9,  -1, 10, -1, 11, -1,
16042                               12, -1, 13, -1, 14, -1, 15, -1};
16043       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16044       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16045       AHi = DAG.getNode(ISD::BITCAST, dl, ExVT, AHi);
16046       BHi = DAG.getNode(ISD::BITCAST, dl, ExVT, BHi);
16047       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, ExVT));
16048       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, ExVT));
16049     }
16050
16051     // Multiply, mask the lower 8bits of the lo/hi results and pack
16052     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
16053     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
16054     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, ExVT));
16055     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, ExVT));
16056     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
16057   }
16058
16059   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
16060   if (VT == MVT::v4i32) {
16061     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
16062            "Should not custom lower when pmuldq is available!");
16063
16064     // Extract the odd parts.
16065     static const int UnpackMask[] = { 1, -1, 3, -1 };
16066     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
16067     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
16068
16069     // Multiply the even parts.
16070     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
16071     // Now multiply odd parts.
16072     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
16073
16074     Evens = DAG.getNode(ISD::BITCAST, dl, VT, Evens);
16075     Odds = DAG.getNode(ISD::BITCAST, dl, VT, Odds);
16076
16077     // Merge the two vectors back together with a shuffle. This expands into 2
16078     // shuffles.
16079     static const int ShufMask[] = { 0, 4, 2, 6 };
16080     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
16081   }
16082
16083   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
16084          "Only know how to lower V2I64/V4I64/V8I64 multiply");
16085
16086   //  Ahi = psrlqi(a, 32);
16087   //  Bhi = psrlqi(b, 32);
16088   //
16089   //  AloBlo = pmuludq(a, b);
16090   //  AloBhi = pmuludq(a, Bhi);
16091   //  AhiBlo = pmuludq(Ahi, b);
16092
16093   //  AloBhi = psllqi(AloBhi, 32);
16094   //  AhiBlo = psllqi(AhiBlo, 32);
16095   //  return AloBlo + AloBhi + AhiBlo;
16096
16097   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
16098   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
16099
16100   // Bit cast to 32-bit vectors for MULUDQ
16101   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
16102                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
16103   A = DAG.getNode(ISD::BITCAST, dl, MulVT, A);
16104   B = DAG.getNode(ISD::BITCAST, dl, MulVT, B);
16105   Ahi = DAG.getNode(ISD::BITCAST, dl, MulVT, Ahi);
16106   Bhi = DAG.getNode(ISD::BITCAST, dl, MulVT, Bhi);
16107
16108   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
16109   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
16110   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
16111
16112   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
16113   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
16114
16115   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
16116   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
16117 }
16118
16119 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
16120   assert(Subtarget->isTargetWin64() && "Unexpected target");
16121   EVT VT = Op.getValueType();
16122   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
16123          "Unexpected return type for lowering");
16124
16125   RTLIB::Libcall LC;
16126   bool isSigned;
16127   switch (Op->getOpcode()) {
16128   default: llvm_unreachable("Unexpected request for libcall!");
16129   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
16130   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
16131   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
16132   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
16133   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
16134   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
16135   }
16136
16137   SDLoc dl(Op);
16138   SDValue InChain = DAG.getEntryNode();
16139
16140   TargetLowering::ArgListTy Args;
16141   TargetLowering::ArgListEntry Entry;
16142   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
16143     EVT ArgVT = Op->getOperand(i).getValueType();
16144     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
16145            "Unexpected argument type for lowering");
16146     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
16147     Entry.Node = StackPtr;
16148     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
16149                            false, false, 16);
16150     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16151     Entry.Ty = PointerType::get(ArgTy,0);
16152     Entry.isSExt = false;
16153     Entry.isZExt = false;
16154     Args.push_back(Entry);
16155   }
16156
16157   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
16158                                          getPointerTy());
16159
16160   TargetLowering::CallLoweringInfo CLI(DAG);
16161   CLI.setDebugLoc(dl).setChain(InChain)
16162     .setCallee(getLibcallCallingConv(LC),
16163                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
16164                Callee, std::move(Args), 0)
16165     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
16166
16167   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
16168   return DAG.getNode(ISD::BITCAST, dl, VT, CallInfo.first);
16169 }
16170
16171 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
16172                              SelectionDAG &DAG) {
16173   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
16174   EVT VT = Op0.getValueType();
16175   SDLoc dl(Op);
16176
16177   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
16178          (VT == MVT::v8i32 && Subtarget->hasInt256()));
16179
16180   // PMULxD operations multiply each even value (starting at 0) of LHS with
16181   // the related value of RHS and produce a widen result.
16182   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16183   // => <2 x i64> <ae|cg>
16184   //
16185   // In other word, to have all the results, we need to perform two PMULxD:
16186   // 1. one with the even values.
16187   // 2. one with the odd values.
16188   // To achieve #2, with need to place the odd values at an even position.
16189   //
16190   // Place the odd value at an even position (basically, shift all values 1
16191   // step to the left):
16192   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
16193   // <a|b|c|d> => <b|undef|d|undef>
16194   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
16195   // <e|f|g|h> => <f|undef|h|undef>
16196   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
16197
16198   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
16199   // ints.
16200   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
16201   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
16202   unsigned Opcode =
16203       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
16204   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
16205   // => <2 x i64> <ae|cg>
16206   SDValue Mul1 = DAG.getNode(ISD::BITCAST, dl, VT,
16207                              DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
16208   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
16209   // => <2 x i64> <bf|dh>
16210   SDValue Mul2 = DAG.getNode(ISD::BITCAST, dl, VT,
16211                              DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
16212
16213   // Shuffle it back into the right order.
16214   SDValue Highs, Lows;
16215   if (VT == MVT::v8i32) {
16216     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
16217     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16218     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
16219     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16220   } else {
16221     const int HighMask[] = {1, 5, 3, 7};
16222     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
16223     const int LowMask[] = {0, 4, 2, 6};
16224     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
16225   }
16226
16227   // If we have a signed multiply but no PMULDQ fix up the high parts of a
16228   // unsigned multiply.
16229   if (IsSigned && !Subtarget->hasSSE41()) {
16230     SDValue ShAmt =
16231         DAG.getConstant(31, DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
16232     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
16233                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
16234     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
16235                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
16236
16237     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
16238     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
16239   }
16240
16241   // The first result of MUL_LOHI is actually the low value, followed by the
16242   // high value.
16243   SDValue Ops[] = {Lows, Highs};
16244   return DAG.getMergeValues(Ops, dl);
16245 }
16246
16247 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
16248                                          const X86Subtarget *Subtarget) {
16249   MVT VT = Op.getSimpleValueType();
16250   SDLoc dl(Op);
16251   SDValue R = Op.getOperand(0);
16252   SDValue Amt = Op.getOperand(1);
16253
16254   // Optimize shl/srl/sra with constant shift amount.
16255   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
16256     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
16257       uint64_t ShiftAmt = ShiftConst->getZExtValue();
16258
16259       if (VT == MVT::v2i64 || VT == MVT::v4i32 || VT == MVT::v8i16 ||
16260           (Subtarget->hasInt256() &&
16261            (VT == MVT::v4i64 || VT == MVT::v8i32 || VT == MVT::v16i16)) ||
16262           (Subtarget->hasAVX512() &&
16263            (VT == MVT::v8i64 || VT == MVT::v16i32))) {
16264         if (Op.getOpcode() == ISD::SHL)
16265           return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
16266                                             DAG);
16267         if (Op.getOpcode() == ISD::SRL)
16268           return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
16269                                             DAG);
16270         if (Op.getOpcode() == ISD::SRA && VT != MVT::v2i64 && VT != MVT::v4i64)
16271           return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
16272                                             DAG);
16273       }
16274
16275       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
16276         unsigned NumElts = VT.getVectorNumElements();
16277         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
16278
16279         if (Op.getOpcode() == ISD::SHL) {
16280           // Make a large shift.
16281           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
16282                                                    R, ShiftAmt, DAG);
16283           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
16284           // Zero out the rightmost bits.
16285           SmallVector<SDValue, 32> V(
16286               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), MVT::i8));
16287           return DAG.getNode(ISD::AND, dl, VT, SHL,
16288                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16289         }
16290         if (Op.getOpcode() == ISD::SRL) {
16291           // Make a large shift.
16292           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
16293                                                    R, ShiftAmt, DAG);
16294           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
16295           // Zero out the leftmost bits.
16296           SmallVector<SDValue, 32> V(
16297               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, MVT::i8));
16298           return DAG.getNode(ISD::AND, dl, VT, SRL,
16299                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
16300         }
16301         if (Op.getOpcode() == ISD::SRA) {
16302           if (ShiftAmt == 7) {
16303             // R s>> 7  ===  R s< 0
16304             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
16305             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
16306           }
16307
16308           // R s>> a === ((R u>> a) ^ m) - m
16309           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
16310           SmallVector<SDValue, 32> V(NumElts,
16311                                      DAG.getConstant(128 >> ShiftAmt, MVT::i8));
16312           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
16313           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
16314           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
16315           return Res;
16316         }
16317         llvm_unreachable("Unknown shift opcode.");
16318       }
16319     }
16320   }
16321
16322   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16323   if (!Subtarget->is64Bit() &&
16324       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
16325       Amt.getOpcode() == ISD::BITCAST &&
16326       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16327     Amt = Amt.getOperand(0);
16328     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16329                      VT.getVectorNumElements();
16330     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
16331     uint64_t ShiftAmt = 0;
16332     for (unsigned i = 0; i != Ratio; ++i) {
16333       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
16334       if (!C)
16335         return SDValue();
16336       // 6 == Log2(64)
16337       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
16338     }
16339     // Check remaining shift amounts.
16340     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16341       uint64_t ShAmt = 0;
16342       for (unsigned j = 0; j != Ratio; ++j) {
16343         ConstantSDNode *C =
16344           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
16345         if (!C)
16346           return SDValue();
16347         // 6 == Log2(64)
16348         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
16349       }
16350       if (ShAmt != ShiftAmt)
16351         return SDValue();
16352     }
16353     switch (Op.getOpcode()) {
16354     default:
16355       llvm_unreachable("Unknown shift opcode!");
16356     case ISD::SHL:
16357       return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
16358                                         DAG);
16359     case ISD::SRL:
16360       return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
16361                                         DAG);
16362     case ISD::SRA:
16363       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
16364                                         DAG);
16365     }
16366   }
16367
16368   return SDValue();
16369 }
16370
16371 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
16372                                         const X86Subtarget* Subtarget) {
16373   MVT VT = Op.getSimpleValueType();
16374   SDLoc dl(Op);
16375   SDValue R = Op.getOperand(0);
16376   SDValue Amt = Op.getOperand(1);
16377
16378   if ((VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) ||
16379       VT == MVT::v4i32 || VT == MVT::v8i16 ||
16380       (Subtarget->hasInt256() &&
16381        ((VT == MVT::v4i64 && Op.getOpcode() != ISD::SRA) ||
16382         VT == MVT::v8i32 || VT == MVT::v16i16)) ||
16383        (Subtarget->hasAVX512() && (VT == MVT::v8i64 || VT == MVT::v16i32))) {
16384     SDValue BaseShAmt;
16385     EVT EltVT = VT.getVectorElementType();
16386
16387     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
16388       // Check if this build_vector node is doing a splat.
16389       // If so, then set BaseShAmt equal to the splat value.
16390       BaseShAmt = BV->getSplatValue();
16391       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
16392         BaseShAmt = SDValue();
16393     } else {
16394       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
16395         Amt = Amt.getOperand(0);
16396
16397       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
16398       if (SVN && SVN->isSplat()) {
16399         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
16400         SDValue InVec = Amt.getOperand(0);
16401         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
16402           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
16403                  "Unexpected shuffle index found!");
16404           BaseShAmt = InVec.getOperand(SplatIdx);
16405         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
16406            if (ConstantSDNode *C =
16407                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
16408              if (C->getZExtValue() == SplatIdx)
16409                BaseShAmt = InVec.getOperand(1);
16410            }
16411         }
16412
16413         if (!BaseShAmt)
16414           // Avoid introducing an extract element from a shuffle.
16415           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
16416                                     DAG.getIntPtrConstant(SplatIdx));
16417       }
16418     }
16419
16420     if (BaseShAmt.getNode()) {
16421       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
16422       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
16423         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
16424       else if (EltVT.bitsLT(MVT::i32))
16425         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
16426
16427       switch (Op.getOpcode()) {
16428       default:
16429         llvm_unreachable("Unknown shift opcode!");
16430       case ISD::SHL:
16431         switch (VT.SimpleTy) {
16432         default: return SDValue();
16433         case MVT::v2i64:
16434         case MVT::v4i32:
16435         case MVT::v8i16:
16436         case MVT::v4i64:
16437         case MVT::v8i32:
16438         case MVT::v16i16:
16439         case MVT::v16i32:
16440         case MVT::v8i64:
16441           return getTargetVShiftNode(X86ISD::VSHLI, dl, VT, R, BaseShAmt, DAG);
16442         }
16443       case ISD::SRA:
16444         switch (VT.SimpleTy) {
16445         default: return SDValue();
16446         case MVT::v4i32:
16447         case MVT::v8i16:
16448         case MVT::v8i32:
16449         case MVT::v16i16:
16450         case MVT::v16i32:
16451         case MVT::v8i64:
16452           return getTargetVShiftNode(X86ISD::VSRAI, dl, VT, R, BaseShAmt, DAG);
16453         }
16454       case ISD::SRL:
16455         switch (VT.SimpleTy) {
16456         default: return SDValue();
16457         case MVT::v2i64:
16458         case MVT::v4i32:
16459         case MVT::v8i16:
16460         case MVT::v4i64:
16461         case MVT::v8i32:
16462         case MVT::v16i16:
16463         case MVT::v16i32:
16464         case MVT::v8i64:
16465           return getTargetVShiftNode(X86ISD::VSRLI, dl, VT, R, BaseShAmt, DAG);
16466         }
16467       }
16468     }
16469   }
16470
16471   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
16472   if (!Subtarget->is64Bit() &&
16473       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64) ||
16474       (Subtarget->hasAVX512() && VT == MVT::v8i64)) &&
16475       Amt.getOpcode() == ISD::BITCAST &&
16476       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
16477     Amt = Amt.getOperand(0);
16478     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
16479                      VT.getVectorNumElements();
16480     std::vector<SDValue> Vals(Ratio);
16481     for (unsigned i = 0; i != Ratio; ++i)
16482       Vals[i] = Amt.getOperand(i);
16483     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16484       for (unsigned j = 0; j != Ratio; ++j)
16485         if (Vals[j] != Amt.getOperand(i + j))
16486           return SDValue();
16487     }
16488     switch (Op.getOpcode()) {
16489     default:
16490       llvm_unreachable("Unknown shift opcode!");
16491     case ISD::SHL:
16492       return DAG.getNode(X86ISD::VSHL, dl, VT, R, Op.getOperand(1));
16493     case ISD::SRL:
16494       return DAG.getNode(X86ISD::VSRL, dl, VT, R, Op.getOperand(1));
16495     case ISD::SRA:
16496       return DAG.getNode(X86ISD::VSRA, dl, VT, R, Op.getOperand(1));
16497     }
16498   }
16499
16500   return SDValue();
16501 }
16502
16503 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16504                           SelectionDAG &DAG) {
16505   MVT VT = Op.getSimpleValueType();
16506   SDLoc dl(Op);
16507   SDValue R = Op.getOperand(0);
16508   SDValue Amt = Op.getOperand(1);
16509
16510   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16511   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16512
16513   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
16514     return V;
16515
16516   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
16517       return V;
16518
16519   if (Subtarget->hasAVX512() && (VT == MVT::v16i32 || VT == MVT::v8i64))
16520     return Op;
16521
16522   // AVX2 has VPSLLV/VPSRAV/VPSRLV.
16523   if (Subtarget->hasInt256()) {
16524     if (Op.getOpcode() == ISD::SRL &&
16525         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16526          VT == MVT::v4i64 || VT == MVT::v8i32))
16527       return Op;
16528     if (Op.getOpcode() == ISD::SHL &&
16529         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16530          VT == MVT::v4i64 || VT == MVT::v8i32))
16531       return Op;
16532     if (Op.getOpcode() == ISD::SRA && (VT == MVT::v4i32 || VT == MVT::v8i32))
16533       return Op;
16534   }
16535
16536   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
16537   // shifts per-lane and then shuffle the partial results back together.
16538   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
16539     // Splat the shift amounts so the scalar shifts above will catch it.
16540     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
16541     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
16542     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
16543     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
16544     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
16545   }
16546
16547   // If possible, lower this packed shift into a vector multiply instead of
16548   // expanding it into a sequence of scalar shifts.
16549   // Do this only if the vector shift count is a constant build_vector.
16550   if (Op.getOpcode() == ISD::SHL &&
16551       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16552        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16553       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16554     SmallVector<SDValue, 8> Elts;
16555     EVT SVT = VT.getScalarType();
16556     unsigned SVTBits = SVT.getSizeInBits();
16557     const APInt &One = APInt(SVTBits, 1);
16558     unsigned NumElems = VT.getVectorNumElements();
16559
16560     for (unsigned i=0; i !=NumElems; ++i) {
16561       SDValue Op = Amt->getOperand(i);
16562       if (Op->getOpcode() == ISD::UNDEF) {
16563         Elts.push_back(Op);
16564         continue;
16565       }
16566
16567       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16568       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16569       uint64_t ShAmt = C.getZExtValue();
16570       if (ShAmt >= SVTBits) {
16571         Elts.push_back(DAG.getUNDEF(SVT));
16572         continue;
16573       }
16574       Elts.push_back(DAG.getConstant(One.shl(ShAmt), SVT));
16575     }
16576     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16577     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16578   }
16579
16580   // Lower SHL with variable shift amount.
16581   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16582     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, VT));
16583
16584     Op = DAG.getNode(ISD::ADD, dl, VT, Op, DAG.getConstant(0x3f800000U, VT));
16585     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
16586     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16587     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16588   }
16589
16590   // If possible, lower this shift as a sequence of two shifts by
16591   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16592   // Example:
16593   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16594   //
16595   // Could be rewritten as:
16596   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16597   //
16598   // The advantage is that the two shifts from the example would be
16599   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16600   // the vector shift into four scalar shifts plus four pairs of vector
16601   // insert/extract.
16602   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16603       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16604     unsigned TargetOpcode = X86ISD::MOVSS;
16605     bool CanBeSimplified;
16606     // The splat value for the first packed shift (the 'X' from the example).
16607     SDValue Amt1 = Amt->getOperand(0);
16608     // The splat value for the second packed shift (the 'Y' from the example).
16609     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16610                                         Amt->getOperand(2);
16611
16612     // See if it is possible to replace this node with a sequence of
16613     // two shifts followed by a MOVSS/MOVSD
16614     if (VT == MVT::v4i32) {
16615       // Check if it is legal to use a MOVSS.
16616       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16617                         Amt2 == Amt->getOperand(3);
16618       if (!CanBeSimplified) {
16619         // Otherwise, check if we can still simplify this node using a MOVSD.
16620         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16621                           Amt->getOperand(2) == Amt->getOperand(3);
16622         TargetOpcode = X86ISD::MOVSD;
16623         Amt2 = Amt->getOperand(2);
16624       }
16625     } else {
16626       // Do similar checks for the case where the machine value type
16627       // is MVT::v8i16.
16628       CanBeSimplified = Amt1 == Amt->getOperand(1);
16629       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16630         CanBeSimplified = Amt2 == Amt->getOperand(i);
16631
16632       if (!CanBeSimplified) {
16633         TargetOpcode = X86ISD::MOVSD;
16634         CanBeSimplified = true;
16635         Amt2 = Amt->getOperand(4);
16636         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16637           CanBeSimplified = Amt1 == Amt->getOperand(i);
16638         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16639           CanBeSimplified = Amt2 == Amt->getOperand(j);
16640       }
16641     }
16642
16643     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16644         isa<ConstantSDNode>(Amt2)) {
16645       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16646       EVT CastVT = MVT::v4i32;
16647       SDValue Splat1 =
16648         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), VT);
16649       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16650       SDValue Splat2 =
16651         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), VT);
16652       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16653       if (TargetOpcode == X86ISD::MOVSD)
16654         CastVT = MVT::v2i64;
16655       SDValue BitCast1 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift1);
16656       SDValue BitCast2 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift2);
16657       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16658                                             BitCast1, DAG);
16659       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
16660     }
16661   }
16662
16663   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16664     assert(Subtarget->hasSSE2() && "Need SSE2 for pslli/pcmpeq.");
16665
16666     // a = a << 5;
16667     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, VT));
16668     Op = DAG.getNode(ISD::BITCAST, dl, VT, Op);
16669
16670     // Turn 'a' into a mask suitable for VSELECT
16671     SDValue VSelM = DAG.getConstant(0x80, VT);
16672     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16673     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16674
16675     SDValue CM1 = DAG.getConstant(0x0f, VT);
16676     SDValue CM2 = DAG.getConstant(0x3f, VT);
16677
16678     // r = VSELECT(r, psllw(r & (char16)15, 4), a);
16679     SDValue M = DAG.getNode(ISD::AND, dl, VT, R, CM1);
16680     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 4, DAG);
16681     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
16682     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16683
16684     // a += a
16685     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16686     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16687     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16688
16689     // r = VSELECT(r, psllw(r & (char16)63, 2), a);
16690     M = DAG.getNode(ISD::AND, dl, VT, R, CM2);
16691     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 2, DAG);
16692     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
16693     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16694
16695     // a += a
16696     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16697     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16698     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16699
16700     // return VSELECT(r, r+r, a);
16701     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16702                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16703     return R;
16704   }
16705
16706   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16707   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16708   // solution better.
16709   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16710     MVT NewVT = VT == MVT::v8i16 ? MVT::v8i32 : MVT::v16i16;
16711     unsigned ExtOpc =
16712         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
16713     R = DAG.getNode(ExtOpc, dl, NewVT, R);
16714     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, NewVT, Amt);
16715     return DAG.getNode(ISD::TRUNCATE, dl, VT,
16716                        DAG.getNode(Op.getOpcode(), dl, NewVT, R, Amt));
16717   }
16718
16719   // Decompose 256-bit shifts into smaller 128-bit shifts.
16720   if (VT.is256BitVector()) {
16721     unsigned NumElems = VT.getVectorNumElements();
16722     MVT EltVT = VT.getVectorElementType();
16723     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16724
16725     // Extract the two vectors
16726     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
16727     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
16728
16729     // Recreate the shift amount vectors
16730     SDValue Amt1, Amt2;
16731     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
16732       // Constant shift amount
16733       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
16734       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
16735       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
16736
16737       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
16738       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
16739     } else {
16740       // Variable shift amount
16741       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
16742       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
16743     }
16744
16745     // Issue new vector shifts for the smaller types
16746     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
16747     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
16748
16749     // Concatenate the result back
16750     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
16751   }
16752
16753   return SDValue();
16754 }
16755
16756 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
16757   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
16758   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
16759   // looks for this combo and may remove the "setcc" instruction if the "setcc"
16760   // has only one use.
16761   SDNode *N = Op.getNode();
16762   SDValue LHS = N->getOperand(0);
16763   SDValue RHS = N->getOperand(1);
16764   unsigned BaseOp = 0;
16765   unsigned Cond = 0;
16766   SDLoc DL(Op);
16767   switch (Op.getOpcode()) {
16768   default: llvm_unreachable("Unknown ovf instruction!");
16769   case ISD::SADDO:
16770     // A subtract of one will be selected as a INC. Note that INC doesn't
16771     // set CF, so we can't do this for UADDO.
16772     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16773       if (C->isOne()) {
16774         BaseOp = X86ISD::INC;
16775         Cond = X86::COND_O;
16776         break;
16777       }
16778     BaseOp = X86ISD::ADD;
16779     Cond = X86::COND_O;
16780     break;
16781   case ISD::UADDO:
16782     BaseOp = X86ISD::ADD;
16783     Cond = X86::COND_B;
16784     break;
16785   case ISD::SSUBO:
16786     // A subtract of one will be selected as a DEC. Note that DEC doesn't
16787     // set CF, so we can't do this for USUBO.
16788     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16789       if (C->isOne()) {
16790         BaseOp = X86ISD::DEC;
16791         Cond = X86::COND_O;
16792         break;
16793       }
16794     BaseOp = X86ISD::SUB;
16795     Cond = X86::COND_O;
16796     break;
16797   case ISD::USUBO:
16798     BaseOp = X86ISD::SUB;
16799     Cond = X86::COND_B;
16800     break;
16801   case ISD::SMULO:
16802     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
16803     Cond = X86::COND_O;
16804     break;
16805   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
16806     if (N->getValueType(0) == MVT::i8) {
16807       BaseOp = X86ISD::UMUL8;
16808       Cond = X86::COND_O;
16809       break;
16810     }
16811     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
16812                                  MVT::i32);
16813     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
16814
16815     SDValue SetCC =
16816       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
16817                   DAG.getConstant(X86::COND_O, MVT::i32),
16818                   SDValue(Sum.getNode(), 2));
16819
16820     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16821   }
16822   }
16823
16824   // Also sets EFLAGS.
16825   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
16826   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
16827
16828   SDValue SetCC =
16829     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
16830                 DAG.getConstant(Cond, MVT::i32),
16831                 SDValue(Sum.getNode(), 1));
16832
16833   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16834 }
16835
16836 /// Returns true if the operand type is exactly twice the native width, and
16837 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
16838 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
16839 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
16840 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
16841   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
16842
16843   if (OpWidth == 64)
16844     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
16845   else if (OpWidth == 128)
16846     return Subtarget->hasCmpxchg16b();
16847   else
16848     return false;
16849 }
16850
16851 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
16852   return needsCmpXchgNb(SI->getValueOperand()->getType());
16853 }
16854
16855 // Note: this turns large loads into lock cmpxchg8b/16b.
16856 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
16857 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
16858   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
16859   return needsCmpXchgNb(PTy->getElementType());
16860 }
16861
16862 TargetLoweringBase::AtomicRMWExpansionKind
16863 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
16864   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16865   const Type *MemType = AI->getType();
16866
16867   // If the operand is too big, we must see if cmpxchg8/16b is available
16868   // and default to library calls otherwise.
16869   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
16870     return needsCmpXchgNb(MemType) ? AtomicRMWExpansionKind::CmpXChg
16871                                    : AtomicRMWExpansionKind::None;
16872   }
16873
16874   AtomicRMWInst::BinOp Op = AI->getOperation();
16875   switch (Op) {
16876   default:
16877     llvm_unreachable("Unknown atomic operation");
16878   case AtomicRMWInst::Xchg:
16879   case AtomicRMWInst::Add:
16880   case AtomicRMWInst::Sub:
16881     // It's better to use xadd, xsub or xchg for these in all cases.
16882     return AtomicRMWExpansionKind::None;
16883   case AtomicRMWInst::Or:
16884   case AtomicRMWInst::And:
16885   case AtomicRMWInst::Xor:
16886     // If the atomicrmw's result isn't actually used, we can just add a "lock"
16887     // prefix to a normal instruction for these operations.
16888     return !AI->use_empty() ? AtomicRMWExpansionKind::CmpXChg
16889                             : AtomicRMWExpansionKind::None;
16890   case AtomicRMWInst::Nand:
16891   case AtomicRMWInst::Max:
16892   case AtomicRMWInst::Min:
16893   case AtomicRMWInst::UMax:
16894   case AtomicRMWInst::UMin:
16895     // These always require a non-trivial set of data operations on x86. We must
16896     // use a cmpxchg loop.
16897     return AtomicRMWExpansionKind::CmpXChg;
16898   }
16899 }
16900
16901 static bool hasMFENCE(const X86Subtarget& Subtarget) {
16902   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
16903   // no-sse2). There isn't any reason to disable it if the target processor
16904   // supports it.
16905   return Subtarget.hasSSE2() || Subtarget.is64Bit();
16906 }
16907
16908 LoadInst *
16909 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
16910   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16911   const Type *MemType = AI->getType();
16912   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
16913   // there is no benefit in turning such RMWs into loads, and it is actually
16914   // harmful as it introduces a mfence.
16915   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
16916     return nullptr;
16917
16918   auto Builder = IRBuilder<>(AI);
16919   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
16920   auto SynchScope = AI->getSynchScope();
16921   // We must restrict the ordering to avoid generating loads with Release or
16922   // ReleaseAcquire orderings.
16923   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
16924   auto Ptr = AI->getPointerOperand();
16925
16926   // Before the load we need a fence. Here is an example lifted from
16927   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
16928   // is required:
16929   // Thread 0:
16930   //   x.store(1, relaxed);
16931   //   r1 = y.fetch_add(0, release);
16932   // Thread 1:
16933   //   y.fetch_add(42, acquire);
16934   //   r2 = x.load(relaxed);
16935   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
16936   // lowered to just a load without a fence. A mfence flushes the store buffer,
16937   // making the optimization clearly correct.
16938   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
16939   // otherwise, we might be able to be more agressive on relaxed idempotent
16940   // rmw. In practice, they do not look useful, so we don't try to be
16941   // especially clever.
16942   if (SynchScope == SingleThread) {
16943     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
16944     // the IR level, so we must wrap it in an intrinsic.
16945     return nullptr;
16946   } else if (hasMFENCE(*Subtarget)) {
16947     Function *MFence = llvm::Intrinsic::getDeclaration(M,
16948             Intrinsic::x86_sse2_mfence);
16949     Builder.CreateCall(MFence);
16950   } else {
16951     // FIXME: it might make sense to use a locked operation here but on a
16952     // different cache-line to prevent cache-line bouncing. In practice it
16953     // is probably a small win, and x86 processors without mfence are rare
16954     // enough that we do not bother.
16955     return nullptr;
16956   }
16957
16958   // Finally we can emit the atomic load.
16959   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
16960           AI->getType()->getPrimitiveSizeInBits());
16961   Loaded->setAtomic(Order, SynchScope);
16962   AI->replaceAllUsesWith(Loaded);
16963   AI->eraseFromParent();
16964   return Loaded;
16965 }
16966
16967 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
16968                                  SelectionDAG &DAG) {
16969   SDLoc dl(Op);
16970   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
16971     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
16972   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
16973     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
16974
16975   // The only fence that needs an instruction is a sequentially-consistent
16976   // cross-thread fence.
16977   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
16978     if (hasMFENCE(*Subtarget))
16979       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
16980
16981     SDValue Chain = Op.getOperand(0);
16982     SDValue Zero = DAG.getConstant(0, MVT::i32);
16983     SDValue Ops[] = {
16984       DAG.getRegister(X86::ESP, MVT::i32), // Base
16985       DAG.getTargetConstant(1, MVT::i8),   // Scale
16986       DAG.getRegister(0, MVT::i32),        // Index
16987       DAG.getTargetConstant(0, MVT::i32),  // Disp
16988       DAG.getRegister(0, MVT::i32),        // Segment.
16989       Zero,
16990       Chain
16991     };
16992     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
16993     return SDValue(Res, 0);
16994   }
16995
16996   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
16997   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
16998 }
16999
17000 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
17001                              SelectionDAG &DAG) {
17002   MVT T = Op.getSimpleValueType();
17003   SDLoc DL(Op);
17004   unsigned Reg = 0;
17005   unsigned size = 0;
17006   switch(T.SimpleTy) {
17007   default: llvm_unreachable("Invalid value type!");
17008   case MVT::i8:  Reg = X86::AL;  size = 1; break;
17009   case MVT::i16: Reg = X86::AX;  size = 2; break;
17010   case MVT::i32: Reg = X86::EAX; size = 4; break;
17011   case MVT::i64:
17012     assert(Subtarget->is64Bit() && "Node not type legal!");
17013     Reg = X86::RAX; size = 8;
17014     break;
17015   }
17016   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
17017                                   Op.getOperand(2), SDValue());
17018   SDValue Ops[] = { cpIn.getValue(0),
17019                     Op.getOperand(1),
17020                     Op.getOperand(3),
17021                     DAG.getTargetConstant(size, MVT::i8),
17022                     cpIn.getValue(1) };
17023   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17024   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
17025   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
17026                                            Ops, T, MMO);
17027
17028   SDValue cpOut =
17029     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
17030   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
17031                                       MVT::i32, cpOut.getValue(2));
17032   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
17033                                 DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
17034
17035   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
17036   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
17037   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
17038   return SDValue();
17039 }
17040
17041 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
17042                             SelectionDAG &DAG) {
17043   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
17044   MVT DstVT = Op.getSimpleValueType();
17045
17046   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
17047     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17048     if (DstVT != MVT::f64)
17049       // This conversion needs to be expanded.
17050       return SDValue();
17051
17052     SDValue InVec = Op->getOperand(0);
17053     SDLoc dl(Op);
17054     unsigned NumElts = SrcVT.getVectorNumElements();
17055     EVT SVT = SrcVT.getVectorElementType();
17056
17057     // Widen the vector in input in the case of MVT::v2i32.
17058     // Example: from MVT::v2i32 to MVT::v4i32.
17059     SmallVector<SDValue, 16> Elts;
17060     for (unsigned i = 0, e = NumElts; i != e; ++i)
17061       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
17062                                  DAG.getIntPtrConstant(i)));
17063
17064     // Explicitly mark the extra elements as Undef.
17065     Elts.append(NumElts, DAG.getUNDEF(SVT));
17066
17067     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17068     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
17069     SDValue ToV2F64 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, BV);
17070     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
17071                        DAG.getIntPtrConstant(0));
17072   }
17073
17074   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
17075          Subtarget->hasMMX() && "Unexpected custom BITCAST");
17076   assert((DstVT == MVT::i64 ||
17077           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
17078          "Unexpected custom BITCAST");
17079   // i64 <=> MMX conversions are Legal.
17080   if (SrcVT==MVT::i64 && DstVT.isVector())
17081     return Op;
17082   if (DstVT==MVT::i64 && SrcVT.isVector())
17083     return Op;
17084   // MMX <=> MMX conversions are Legal.
17085   if (SrcVT.isVector() && DstVT.isVector())
17086     return Op;
17087   // All other conversions need to be expanded.
17088   return SDValue();
17089 }
17090
17091 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
17092                           SelectionDAG &DAG) {
17093   SDNode *Node = Op.getNode();
17094   SDLoc dl(Node);
17095
17096   Op = Op.getOperand(0);
17097   EVT VT = Op.getValueType();
17098   assert((VT.is128BitVector() || VT.is256BitVector()) &&
17099          "CTPOP lowering only implemented for 128/256-bit wide vector types");
17100
17101   unsigned NumElts = VT.getVectorNumElements();
17102   EVT EltVT = VT.getVectorElementType();
17103   unsigned Len = EltVT.getSizeInBits();
17104
17105   // This is the vectorized version of the "best" algorithm from
17106   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
17107   // with a minor tweak to use a series of adds + shifts instead of vector
17108   // multiplications. Implemented for the v2i64, v4i64, v4i32, v8i32 types:
17109   //
17110   //  v2i64, v4i64, v4i32 => Only profitable w/ popcnt disabled
17111   //  v8i32 => Always profitable
17112   //
17113   // FIXME: There a couple of possible improvements:
17114   //
17115   // 1) Support for i8 and i16 vectors (needs measurements if popcnt enabled).
17116   // 2) Use strategies from http://wm.ite.pl/articles/sse-popcount.html
17117   //
17118   assert(EltVT.isInteger() && (Len == 32 || Len == 64) && Len % 8 == 0 &&
17119          "CTPOP not implemented for this vector element type.");
17120
17121   // X86 canonicalize ANDs to vXi64, generate the appropriate bitcasts to avoid
17122   // extra legalization.
17123   bool NeedsBitcast = EltVT == MVT::i32;
17124   MVT BitcastVT = VT.is256BitVector() ? MVT::v4i64 : MVT::v2i64;
17125
17126   SDValue Cst55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), EltVT);
17127   SDValue Cst33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), EltVT);
17128   SDValue Cst0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), EltVT);
17129
17130   // v = v - ((v >> 1) & 0x55555555...)
17131   SmallVector<SDValue, 8> Ones(NumElts, DAG.getConstant(1, EltVT));
17132   SDValue OnesV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ones);
17133   SDValue Srl = DAG.getNode(ISD::SRL, dl, VT, Op, OnesV);
17134   if (NeedsBitcast)
17135     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
17136
17137   SmallVector<SDValue, 8> Mask55(NumElts, Cst55);
17138   SDValue M55 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask55);
17139   if (NeedsBitcast)
17140     M55 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M55);
17141
17142   SDValue And = DAG.getNode(ISD::AND, dl, Srl.getValueType(), Srl, M55);
17143   if (VT != And.getValueType())
17144     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
17145   SDValue Sub = DAG.getNode(ISD::SUB, dl, VT, Op, And);
17146
17147   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
17148   SmallVector<SDValue, 8> Mask33(NumElts, Cst33);
17149   SDValue M33 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask33);
17150   SmallVector<SDValue, 8> Twos(NumElts, DAG.getConstant(2, EltVT));
17151   SDValue TwosV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Twos);
17152
17153   Srl = DAG.getNode(ISD::SRL, dl, VT, Sub, TwosV);
17154   if (NeedsBitcast) {
17155     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
17156     M33 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M33);
17157     Sub = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Sub);
17158   }
17159
17160   SDValue AndRHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Srl, M33);
17161   SDValue AndLHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Sub, M33);
17162   if (VT != AndRHS.getValueType()) {
17163     AndRHS = DAG.getNode(ISD::BITCAST, dl, VT, AndRHS);
17164     AndLHS = DAG.getNode(ISD::BITCAST, dl, VT, AndLHS);
17165   }
17166   SDValue Add = DAG.getNode(ISD::ADD, dl, VT, AndLHS, AndRHS);
17167
17168   // v = (v + (v >> 4)) & 0x0F0F0F0F...
17169   SmallVector<SDValue, 8> Fours(NumElts, DAG.getConstant(4, EltVT));
17170   SDValue FoursV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Fours);
17171   Srl = DAG.getNode(ISD::SRL, dl, VT, Add, FoursV);
17172   Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
17173
17174   SmallVector<SDValue, 8> Mask0F(NumElts, Cst0F);
17175   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask0F);
17176   if (NeedsBitcast) {
17177     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
17178     M0F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M0F);
17179   }
17180   And = DAG.getNode(ISD::AND, dl, M0F.getValueType(), Add, M0F);
17181   if (VT != And.getValueType())
17182     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
17183
17184   // The algorithm mentioned above uses:
17185   //    v = (v * 0x01010101...) >> (Len - 8)
17186   //
17187   // Change it to use vector adds + vector shifts which yield faster results on
17188   // Haswell than using vector integer multiplication.
17189   //
17190   // For i32 elements:
17191   //    v = v + (v >> 8)
17192   //    v = v + (v >> 16)
17193   //
17194   // For i64 elements:
17195   //    v = v + (v >> 8)
17196   //    v = v + (v >> 16)
17197   //    v = v + (v >> 32)
17198   //
17199   Add = And;
17200   SmallVector<SDValue, 8> Csts;
17201   for (unsigned i = 8; i <= Len/2; i *= 2) {
17202     Csts.assign(NumElts, DAG.getConstant(i, EltVT));
17203     SDValue CstsV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Csts);
17204     Srl = DAG.getNode(ISD::SRL, dl, VT, Add, CstsV);
17205     Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
17206     Csts.clear();
17207   }
17208
17209   // The result is on the least significant 6-bits on i32 and 7-bits on i64.
17210   SDValue Cst3F = DAG.getConstant(APInt(Len, Len == 32 ? 0x3F : 0x7F), EltVT);
17211   SmallVector<SDValue, 8> Cst3FV(NumElts, Cst3F);
17212   SDValue M3F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Cst3FV);
17213   if (NeedsBitcast) {
17214     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
17215     M3F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M3F);
17216   }
17217   And = DAG.getNode(ISD::AND, dl, M3F.getValueType(), Add, M3F);
17218   if (VT != And.getValueType())
17219     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
17220
17221   return And;
17222 }
17223
17224 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
17225   SDNode *Node = Op.getNode();
17226   SDLoc dl(Node);
17227   EVT T = Node->getValueType(0);
17228   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
17229                               DAG.getConstant(0, T), Node->getOperand(2));
17230   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
17231                        cast<AtomicSDNode>(Node)->getMemoryVT(),
17232                        Node->getOperand(0),
17233                        Node->getOperand(1), negOp,
17234                        cast<AtomicSDNode>(Node)->getMemOperand(),
17235                        cast<AtomicSDNode>(Node)->getOrdering(),
17236                        cast<AtomicSDNode>(Node)->getSynchScope());
17237 }
17238
17239 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
17240   SDNode *Node = Op.getNode();
17241   SDLoc dl(Node);
17242   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
17243
17244   // Convert seq_cst store -> xchg
17245   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
17246   // FIXME: On 32-bit, store -> fist or movq would be more efficient
17247   //        (The only way to get a 16-byte store is cmpxchg16b)
17248   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
17249   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
17250       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
17251     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
17252                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
17253                                  Node->getOperand(0),
17254                                  Node->getOperand(1), Node->getOperand(2),
17255                                  cast<AtomicSDNode>(Node)->getMemOperand(),
17256                                  cast<AtomicSDNode>(Node)->getOrdering(),
17257                                  cast<AtomicSDNode>(Node)->getSynchScope());
17258     return Swap.getValue(1);
17259   }
17260   // Other atomic stores have a simple pattern.
17261   return Op;
17262 }
17263
17264 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
17265   EVT VT = Op.getNode()->getSimpleValueType(0);
17266
17267   // Let legalize expand this if it isn't a legal type yet.
17268   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
17269     return SDValue();
17270
17271   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17272
17273   unsigned Opc;
17274   bool ExtraOp = false;
17275   switch (Op.getOpcode()) {
17276   default: llvm_unreachable("Invalid code");
17277   case ISD::ADDC: Opc = X86ISD::ADD; break;
17278   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
17279   case ISD::SUBC: Opc = X86ISD::SUB; break;
17280   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
17281   }
17282
17283   if (!ExtraOp)
17284     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17285                        Op.getOperand(1));
17286   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
17287                      Op.getOperand(1), Op.getOperand(2));
17288 }
17289
17290 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
17291                             SelectionDAG &DAG) {
17292   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
17293
17294   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
17295   // which returns the values as { float, float } (in XMM0) or
17296   // { double, double } (which is returned in XMM0, XMM1).
17297   SDLoc dl(Op);
17298   SDValue Arg = Op.getOperand(0);
17299   EVT ArgVT = Arg.getValueType();
17300   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17301
17302   TargetLowering::ArgListTy Args;
17303   TargetLowering::ArgListEntry Entry;
17304
17305   Entry.Node = Arg;
17306   Entry.Ty = ArgTy;
17307   Entry.isSExt = false;
17308   Entry.isZExt = false;
17309   Args.push_back(Entry);
17310
17311   bool isF64 = ArgVT == MVT::f64;
17312   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
17313   // the small struct {f32, f32} is returned in (eax, edx). For f64,
17314   // the results are returned via SRet in memory.
17315   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
17316   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17317   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
17318
17319   Type *RetTy = isF64
17320     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
17321     : (Type*)VectorType::get(ArgTy, 4);
17322
17323   TargetLowering::CallLoweringInfo CLI(DAG);
17324   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
17325     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
17326
17327   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
17328
17329   if (isF64)
17330     // Returned in xmm0 and xmm1.
17331     return CallResult.first;
17332
17333   // Returned in bits 0:31 and 32:64 xmm0.
17334   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17335                                CallResult.first, DAG.getIntPtrConstant(0));
17336   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
17337                                CallResult.first, DAG.getIntPtrConstant(1));
17338   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
17339   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
17340 }
17341
17342 /// LowerOperation - Provide custom lowering hooks for some operations.
17343 ///
17344 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
17345   switch (Op.getOpcode()) {
17346   default: llvm_unreachable("Should not custom lower this!");
17347   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
17348   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
17349     return LowerCMP_SWAP(Op, Subtarget, DAG);
17350   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
17351   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
17352   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
17353   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
17354   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
17355   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
17356   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
17357   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
17358   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
17359   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
17360   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
17361   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
17362   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
17363   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
17364   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
17365   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
17366   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
17367   case ISD::SHL_PARTS:
17368   case ISD::SRA_PARTS:
17369   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
17370   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
17371   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
17372   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
17373   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
17374   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
17375   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
17376   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
17377   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
17378   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
17379   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
17380   case ISD::FABS:
17381   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
17382   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
17383   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
17384   case ISD::SETCC:              return LowerSETCC(Op, DAG);
17385   case ISD::SELECT:             return LowerSELECT(Op, DAG);
17386   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
17387   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
17388   case ISD::VASTART:            return LowerVASTART(Op, DAG);
17389   case ISD::VAARG:              return LowerVAARG(Op, DAG);
17390   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
17391   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
17392   case ISD::INTRINSIC_VOID:
17393   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
17394   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
17395   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
17396   case ISD::FRAME_TO_ARGS_OFFSET:
17397                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
17398   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
17399   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
17400   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
17401   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
17402   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
17403   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
17404   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
17405   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
17406   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
17407   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
17408   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
17409   case ISD::UMUL_LOHI:
17410   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
17411   case ISD::SRA:
17412   case ISD::SRL:
17413   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
17414   case ISD::SADDO:
17415   case ISD::UADDO:
17416   case ISD::SSUBO:
17417   case ISD::USUBO:
17418   case ISD::SMULO:
17419   case ISD::UMULO:              return LowerXALUO(Op, DAG);
17420   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
17421   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
17422   case ISD::ADDC:
17423   case ISD::ADDE:
17424   case ISD::SUBC:
17425   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
17426   case ISD::ADD:                return LowerADD(Op, DAG);
17427   case ISD::SUB:                return LowerSUB(Op, DAG);
17428   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
17429   }
17430 }
17431
17432 /// ReplaceNodeResults - Replace a node with an illegal result type
17433 /// with a new node built out of custom code.
17434 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
17435                                            SmallVectorImpl<SDValue>&Results,
17436                                            SelectionDAG &DAG) const {
17437   SDLoc dl(N);
17438   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17439   switch (N->getOpcode()) {
17440   default:
17441     llvm_unreachable("Do not know how to custom type legalize this operation!");
17442   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
17443   case X86ISD::FMINC:
17444   case X86ISD::FMIN:
17445   case X86ISD::FMAXC:
17446   case X86ISD::FMAX: {
17447     EVT VT = N->getValueType(0);
17448     if (VT != MVT::v2f32)
17449       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
17450     SDValue UNDEF = DAG.getUNDEF(VT);
17451     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17452                               N->getOperand(0), UNDEF);
17453     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
17454                               N->getOperand(1), UNDEF);
17455     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
17456     return;
17457   }
17458   case ISD::SIGN_EXTEND_INREG:
17459   case ISD::ADDC:
17460   case ISD::ADDE:
17461   case ISD::SUBC:
17462   case ISD::SUBE:
17463     // We don't want to expand or promote these.
17464     return;
17465   case ISD::SDIV:
17466   case ISD::UDIV:
17467   case ISD::SREM:
17468   case ISD::UREM:
17469   case ISD::SDIVREM:
17470   case ISD::UDIVREM: {
17471     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
17472     Results.push_back(V);
17473     return;
17474   }
17475   case ISD::FP_TO_SINT:
17476   case ISD::FP_TO_UINT: {
17477     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
17478
17479     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
17480       return;
17481
17482     std::pair<SDValue,SDValue> Vals =
17483         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
17484     SDValue FIST = Vals.first, StackSlot = Vals.second;
17485     if (FIST.getNode()) {
17486       EVT VT = N->getValueType(0);
17487       // Return a load from the stack slot.
17488       if (StackSlot.getNode())
17489         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
17490                                       MachinePointerInfo(),
17491                                       false, false, false, 0));
17492       else
17493         Results.push_back(FIST);
17494     }
17495     return;
17496   }
17497   case ISD::UINT_TO_FP: {
17498     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17499     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
17500         N->getValueType(0) != MVT::v2f32)
17501       return;
17502     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
17503                                  N->getOperand(0));
17504     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
17505                                      MVT::f64);
17506     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
17507     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
17508                              DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, VBias));
17509     Or = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or);
17510     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
17511     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
17512     return;
17513   }
17514   case ISD::FP_ROUND: {
17515     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
17516         return;
17517     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
17518     Results.push_back(V);
17519     return;
17520   }
17521   case ISD::INTRINSIC_W_CHAIN: {
17522     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
17523     switch (IntNo) {
17524     default : llvm_unreachable("Do not know how to custom type "
17525                                "legalize this intrinsic operation!");
17526     case Intrinsic::x86_rdtsc:
17527       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17528                                      Results);
17529     case Intrinsic::x86_rdtscp:
17530       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
17531                                      Results);
17532     case Intrinsic::x86_rdpmc:
17533       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
17534     }
17535   }
17536   case ISD::READCYCLECOUNTER: {
17537     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17538                                    Results);
17539   }
17540   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
17541     EVT T = N->getValueType(0);
17542     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
17543     bool Regs64bit = T == MVT::i128;
17544     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
17545     SDValue cpInL, cpInH;
17546     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17547                         DAG.getConstant(0, HalfT));
17548     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17549                         DAG.getConstant(1, HalfT));
17550     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
17551                              Regs64bit ? X86::RAX : X86::EAX,
17552                              cpInL, SDValue());
17553     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
17554                              Regs64bit ? X86::RDX : X86::EDX,
17555                              cpInH, cpInL.getValue(1));
17556     SDValue swapInL, swapInH;
17557     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17558                           DAG.getConstant(0, HalfT));
17559     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17560                           DAG.getConstant(1, HalfT));
17561     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
17562                                Regs64bit ? X86::RBX : X86::EBX,
17563                                swapInL, cpInH.getValue(1));
17564     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
17565                                Regs64bit ? X86::RCX : X86::ECX,
17566                                swapInH, swapInL.getValue(1));
17567     SDValue Ops[] = { swapInH.getValue(0),
17568                       N->getOperand(1),
17569                       swapInH.getValue(1) };
17570     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17571     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
17572     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
17573                                   X86ISD::LCMPXCHG8_DAG;
17574     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
17575     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
17576                                         Regs64bit ? X86::RAX : X86::EAX,
17577                                         HalfT, Result.getValue(1));
17578     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
17579                                         Regs64bit ? X86::RDX : X86::EDX,
17580                                         HalfT, cpOutL.getValue(2));
17581     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
17582
17583     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
17584                                         MVT::i32, cpOutH.getValue(2));
17585     SDValue Success =
17586         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17587                     DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
17588     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
17589
17590     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
17591     Results.push_back(Success);
17592     Results.push_back(EFLAGS.getValue(1));
17593     return;
17594   }
17595   case ISD::ATOMIC_SWAP:
17596   case ISD::ATOMIC_LOAD_ADD:
17597   case ISD::ATOMIC_LOAD_SUB:
17598   case ISD::ATOMIC_LOAD_AND:
17599   case ISD::ATOMIC_LOAD_OR:
17600   case ISD::ATOMIC_LOAD_XOR:
17601   case ISD::ATOMIC_LOAD_NAND:
17602   case ISD::ATOMIC_LOAD_MIN:
17603   case ISD::ATOMIC_LOAD_MAX:
17604   case ISD::ATOMIC_LOAD_UMIN:
17605   case ISD::ATOMIC_LOAD_UMAX:
17606   case ISD::ATOMIC_LOAD: {
17607     // Delegate to generic TypeLegalization. Situations we can really handle
17608     // should have already been dealt with by AtomicExpandPass.cpp.
17609     break;
17610   }
17611   case ISD::BITCAST: {
17612     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17613     EVT DstVT = N->getValueType(0);
17614     EVT SrcVT = N->getOperand(0)->getValueType(0);
17615
17616     if (SrcVT != MVT::f64 ||
17617         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
17618       return;
17619
17620     unsigned NumElts = DstVT.getVectorNumElements();
17621     EVT SVT = DstVT.getVectorElementType();
17622     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17623     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
17624                                    MVT::v2f64, N->getOperand(0));
17625     SDValue ToVecInt = DAG.getNode(ISD::BITCAST, dl, WiderVT, Expanded);
17626
17627     if (ExperimentalVectorWideningLegalization) {
17628       // If we are legalizing vectors by widening, we already have the desired
17629       // legal vector type, just return it.
17630       Results.push_back(ToVecInt);
17631       return;
17632     }
17633
17634     SmallVector<SDValue, 8> Elts;
17635     for (unsigned i = 0, e = NumElts; i != e; ++i)
17636       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
17637                                    ToVecInt, DAG.getIntPtrConstant(i)));
17638
17639     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
17640   }
17641   }
17642 }
17643
17644 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
17645   switch (Opcode) {
17646   default: return nullptr;
17647   case X86ISD::BSF:                return "X86ISD::BSF";
17648   case X86ISD::BSR:                return "X86ISD::BSR";
17649   case X86ISD::SHLD:               return "X86ISD::SHLD";
17650   case X86ISD::SHRD:               return "X86ISD::SHRD";
17651   case X86ISD::FAND:               return "X86ISD::FAND";
17652   case X86ISD::FANDN:              return "X86ISD::FANDN";
17653   case X86ISD::FOR:                return "X86ISD::FOR";
17654   case X86ISD::FXOR:               return "X86ISD::FXOR";
17655   case X86ISD::FSRL:               return "X86ISD::FSRL";
17656   case X86ISD::FILD:               return "X86ISD::FILD";
17657   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
17658   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
17659   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
17660   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
17661   case X86ISD::FLD:                return "X86ISD::FLD";
17662   case X86ISD::FST:                return "X86ISD::FST";
17663   case X86ISD::CALL:               return "X86ISD::CALL";
17664   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
17665   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
17666   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
17667   case X86ISD::BT:                 return "X86ISD::BT";
17668   case X86ISD::CMP:                return "X86ISD::CMP";
17669   case X86ISD::COMI:               return "X86ISD::COMI";
17670   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
17671   case X86ISD::CMPM:               return "X86ISD::CMPM";
17672   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
17673   case X86ISD::SETCC:              return "X86ISD::SETCC";
17674   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
17675   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
17676   case X86ISD::CMOV:               return "X86ISD::CMOV";
17677   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
17678   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
17679   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
17680   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
17681   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
17682   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
17683   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
17684   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
17685   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
17686   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
17687   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
17688   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
17689   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
17690   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
17691   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
17692   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
17693   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
17694   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
17695   case X86ISD::HADD:               return "X86ISD::HADD";
17696   case X86ISD::HSUB:               return "X86ISD::HSUB";
17697   case X86ISD::FHADD:              return "X86ISD::FHADD";
17698   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
17699   case X86ISD::UMAX:               return "X86ISD::UMAX";
17700   case X86ISD::UMIN:               return "X86ISD::UMIN";
17701   case X86ISD::SMAX:               return "X86ISD::SMAX";
17702   case X86ISD::SMIN:               return "X86ISD::SMIN";
17703   case X86ISD::FMAX:               return "X86ISD::FMAX";
17704   case X86ISD::FMIN:               return "X86ISD::FMIN";
17705   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
17706   case X86ISD::FMINC:              return "X86ISD::FMINC";
17707   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
17708   case X86ISD::FRCP:               return "X86ISD::FRCP";
17709   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
17710   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
17711   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
17712   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
17713   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
17714   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
17715   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
17716   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
17717   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
17718   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
17719   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
17720   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
17721   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
17722   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
17723   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
17724   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
17725   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
17726   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
17727   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
17728   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
17729   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
17730   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
17731   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
17732   case X86ISD::VSHL:               return "X86ISD::VSHL";
17733   case X86ISD::VSRL:               return "X86ISD::VSRL";
17734   case X86ISD::VSRA:               return "X86ISD::VSRA";
17735   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
17736   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
17737   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
17738   case X86ISD::CMPP:               return "X86ISD::CMPP";
17739   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
17740   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
17741   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
17742   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
17743   case X86ISD::ADD:                return "X86ISD::ADD";
17744   case X86ISD::SUB:                return "X86ISD::SUB";
17745   case X86ISD::ADC:                return "X86ISD::ADC";
17746   case X86ISD::SBB:                return "X86ISD::SBB";
17747   case X86ISD::SMUL:               return "X86ISD::SMUL";
17748   case X86ISD::UMUL:               return "X86ISD::UMUL";
17749   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
17750   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
17751   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
17752   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
17753   case X86ISD::INC:                return "X86ISD::INC";
17754   case X86ISD::DEC:                return "X86ISD::DEC";
17755   case X86ISD::OR:                 return "X86ISD::OR";
17756   case X86ISD::XOR:                return "X86ISD::XOR";
17757   case X86ISD::AND:                return "X86ISD::AND";
17758   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
17759   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
17760   case X86ISD::PTEST:              return "X86ISD::PTEST";
17761   case X86ISD::TESTP:              return "X86ISD::TESTP";
17762   case X86ISD::TESTM:              return "X86ISD::TESTM";
17763   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
17764   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
17765   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
17766   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
17767   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
17768   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
17769   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
17770   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
17771   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
17772   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
17773   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
17774   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
17775   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
17776   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
17777   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
17778   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
17779   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
17780   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
17781   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
17782   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
17783   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
17784   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
17785   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
17786   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
17787   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
17788   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
17789   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
17790   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
17791   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
17792   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
17793   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
17794   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
17795   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
17796   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
17797   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
17798   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
17799   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
17800   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
17801   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
17802   case X86ISD::SAHF:               return "X86ISD::SAHF";
17803   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
17804   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
17805   case X86ISD::FMADD:              return "X86ISD::FMADD";
17806   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
17807   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
17808   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
17809   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
17810   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
17811   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
17812   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
17813   case X86ISD::XTEST:              return "X86ISD::XTEST";
17814   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
17815   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
17816   case X86ISD::SELECT:             return "X86ISD::SELECT";
17817   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
17818   case X86ISD::RCP28:              return "X86ISD::RCP28";
17819   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
17820   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
17821   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
17822   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
17823   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
17824   }
17825 }
17826
17827 // isLegalAddressingMode - Return true if the addressing mode represented
17828 // by AM is legal for this target, for a load/store of the specified type.
17829 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
17830                                               Type *Ty) const {
17831   // X86 supports extremely general addressing modes.
17832   CodeModel::Model M = getTargetMachine().getCodeModel();
17833   Reloc::Model R = getTargetMachine().getRelocationModel();
17834
17835   // X86 allows a sign-extended 32-bit immediate field as a displacement.
17836   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
17837     return false;
17838
17839   if (AM.BaseGV) {
17840     unsigned GVFlags =
17841       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
17842
17843     // If a reference to this global requires an extra load, we can't fold it.
17844     if (isGlobalStubReference(GVFlags))
17845       return false;
17846
17847     // If BaseGV requires a register for the PIC base, we cannot also have a
17848     // BaseReg specified.
17849     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
17850       return false;
17851
17852     // If lower 4G is not available, then we must use rip-relative addressing.
17853     if ((M != CodeModel::Small || R != Reloc::Static) &&
17854         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
17855       return false;
17856   }
17857
17858   switch (AM.Scale) {
17859   case 0:
17860   case 1:
17861   case 2:
17862   case 4:
17863   case 8:
17864     // These scales always work.
17865     break;
17866   case 3:
17867   case 5:
17868   case 9:
17869     // These scales are formed with basereg+scalereg.  Only accept if there is
17870     // no basereg yet.
17871     if (AM.HasBaseReg)
17872       return false;
17873     break;
17874   default:  // Other stuff never works.
17875     return false;
17876   }
17877
17878   return true;
17879 }
17880
17881 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
17882   unsigned Bits = Ty->getScalarSizeInBits();
17883
17884   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
17885   // particularly cheaper than those without.
17886   if (Bits == 8)
17887     return false;
17888
17889   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
17890   // variable shifts just as cheap as scalar ones.
17891   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
17892     return false;
17893
17894   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
17895   // fully general vector.
17896   return true;
17897 }
17898
17899 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
17900   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17901     return false;
17902   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
17903   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
17904   return NumBits1 > NumBits2;
17905 }
17906
17907 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
17908   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17909     return false;
17910
17911   if (!isTypeLegal(EVT::getEVT(Ty1)))
17912     return false;
17913
17914   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
17915
17916   // Assuming the caller doesn't have a zeroext or signext return parameter,
17917   // truncation all the way down to i1 is valid.
17918   return true;
17919 }
17920
17921 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
17922   return isInt<32>(Imm);
17923 }
17924
17925 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
17926   // Can also use sub to handle negated immediates.
17927   return isInt<32>(Imm);
17928 }
17929
17930 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
17931   if (!VT1.isInteger() || !VT2.isInteger())
17932     return false;
17933   unsigned NumBits1 = VT1.getSizeInBits();
17934   unsigned NumBits2 = VT2.getSizeInBits();
17935   return NumBits1 > NumBits2;
17936 }
17937
17938 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
17939   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
17940   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
17941 }
17942
17943 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
17944   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
17945   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
17946 }
17947
17948 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
17949   EVT VT1 = Val.getValueType();
17950   if (isZExtFree(VT1, VT2))
17951     return true;
17952
17953   if (Val.getOpcode() != ISD::LOAD)
17954     return false;
17955
17956   if (!VT1.isSimple() || !VT1.isInteger() ||
17957       !VT2.isSimple() || !VT2.isInteger())
17958     return false;
17959
17960   switch (VT1.getSimpleVT().SimpleTy) {
17961   default: break;
17962   case MVT::i8:
17963   case MVT::i16:
17964   case MVT::i32:
17965     // X86 has 8, 16, and 32-bit zero-extending loads.
17966     return true;
17967   }
17968
17969   return false;
17970 }
17971
17972 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
17973
17974 bool
17975 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
17976   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
17977     return false;
17978
17979   VT = VT.getScalarType();
17980
17981   if (!VT.isSimple())
17982     return false;
17983
17984   switch (VT.getSimpleVT().SimpleTy) {
17985   case MVT::f32:
17986   case MVT::f64:
17987     return true;
17988   default:
17989     break;
17990   }
17991
17992   return false;
17993 }
17994
17995 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
17996   // i16 instructions are longer (0x66 prefix) and potentially slower.
17997   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
17998 }
17999
18000 /// isShuffleMaskLegal - Targets can use this to indicate that they only
18001 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
18002 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
18003 /// are assumed to be legal.
18004 bool
18005 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
18006                                       EVT VT) const {
18007   if (!VT.isSimple())
18008     return false;
18009
18010   // Very little shuffling can be done for 64-bit vectors right now.
18011   if (VT.getSizeInBits() == 64)
18012     return false;
18013
18014   // We only care that the types being shuffled are legal. The lowering can
18015   // handle any possible shuffle mask that results.
18016   return isTypeLegal(VT.getSimpleVT());
18017 }
18018
18019 bool
18020 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
18021                                           EVT VT) const {
18022   // Just delegate to the generic legality, clear masks aren't special.
18023   return isShuffleMaskLegal(Mask, VT);
18024 }
18025
18026 //===----------------------------------------------------------------------===//
18027 //                           X86 Scheduler Hooks
18028 //===----------------------------------------------------------------------===//
18029
18030 /// Utility function to emit xbegin specifying the start of an RTM region.
18031 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
18032                                      const TargetInstrInfo *TII) {
18033   DebugLoc DL = MI->getDebugLoc();
18034
18035   const BasicBlock *BB = MBB->getBasicBlock();
18036   MachineFunction::iterator I = MBB;
18037   ++I;
18038
18039   // For the v = xbegin(), we generate
18040   //
18041   // thisMBB:
18042   //  xbegin sinkMBB
18043   //
18044   // mainMBB:
18045   //  eax = -1
18046   //
18047   // sinkMBB:
18048   //  v = eax
18049
18050   MachineBasicBlock *thisMBB = MBB;
18051   MachineFunction *MF = MBB->getParent();
18052   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18053   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18054   MF->insert(I, mainMBB);
18055   MF->insert(I, sinkMBB);
18056
18057   // Transfer the remainder of BB and its successor edges to sinkMBB.
18058   sinkMBB->splice(sinkMBB->begin(), MBB,
18059                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18060   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18061
18062   // thisMBB:
18063   //  xbegin sinkMBB
18064   //  # fallthrough to mainMBB
18065   //  # abortion to sinkMBB
18066   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
18067   thisMBB->addSuccessor(mainMBB);
18068   thisMBB->addSuccessor(sinkMBB);
18069
18070   // mainMBB:
18071   //  EAX = -1
18072   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
18073   mainMBB->addSuccessor(sinkMBB);
18074
18075   // sinkMBB:
18076   // EAX is live into the sinkMBB
18077   sinkMBB->addLiveIn(X86::EAX);
18078   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18079           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18080     .addReg(X86::EAX);
18081
18082   MI->eraseFromParent();
18083   return sinkMBB;
18084 }
18085
18086 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
18087 // or XMM0_V32I8 in AVX all of this code can be replaced with that
18088 // in the .td file.
18089 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
18090                                        const TargetInstrInfo *TII) {
18091   unsigned Opc;
18092   switch (MI->getOpcode()) {
18093   default: llvm_unreachable("illegal opcode!");
18094   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
18095   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
18096   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
18097   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
18098   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
18099   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
18100   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
18101   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
18102   }
18103
18104   DebugLoc dl = MI->getDebugLoc();
18105   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18106
18107   unsigned NumArgs = MI->getNumOperands();
18108   for (unsigned i = 1; i < NumArgs; ++i) {
18109     MachineOperand &Op = MI->getOperand(i);
18110     if (!(Op.isReg() && Op.isImplicit()))
18111       MIB.addOperand(Op);
18112   }
18113   if (MI->hasOneMemOperand())
18114     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18115
18116   BuildMI(*BB, MI, dl,
18117     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18118     .addReg(X86::XMM0);
18119
18120   MI->eraseFromParent();
18121   return BB;
18122 }
18123
18124 // FIXME: Custom handling because TableGen doesn't support multiple implicit
18125 // defs in an instruction pattern
18126 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
18127                                        const TargetInstrInfo *TII) {
18128   unsigned Opc;
18129   switch (MI->getOpcode()) {
18130   default: llvm_unreachable("illegal opcode!");
18131   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
18132   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
18133   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
18134   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
18135   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
18136   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
18137   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
18138   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
18139   }
18140
18141   DebugLoc dl = MI->getDebugLoc();
18142   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
18143
18144   unsigned NumArgs = MI->getNumOperands(); // remove the results
18145   for (unsigned i = 1; i < NumArgs; ++i) {
18146     MachineOperand &Op = MI->getOperand(i);
18147     if (!(Op.isReg() && Op.isImplicit()))
18148       MIB.addOperand(Op);
18149   }
18150   if (MI->hasOneMemOperand())
18151     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
18152
18153   BuildMI(*BB, MI, dl,
18154     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
18155     .addReg(X86::ECX);
18156
18157   MI->eraseFromParent();
18158   return BB;
18159 }
18160
18161 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
18162                                       const X86Subtarget *Subtarget) {
18163   DebugLoc dl = MI->getDebugLoc();
18164   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18165   // Address into RAX/EAX, other two args into ECX, EDX.
18166   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
18167   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
18168   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
18169   for (int i = 0; i < X86::AddrNumOperands; ++i)
18170     MIB.addOperand(MI->getOperand(i));
18171
18172   unsigned ValOps = X86::AddrNumOperands;
18173   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
18174     .addReg(MI->getOperand(ValOps).getReg());
18175   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
18176     .addReg(MI->getOperand(ValOps+1).getReg());
18177
18178   // The instruction doesn't actually take any operands though.
18179   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
18180
18181   MI->eraseFromParent(); // The pseudo is gone now.
18182   return BB;
18183 }
18184
18185 MachineBasicBlock *
18186 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
18187                                                  MachineBasicBlock *MBB) const {
18188   // Emit va_arg instruction on X86-64.
18189
18190   // Operands to this pseudo-instruction:
18191   // 0  ) Output        : destination address (reg)
18192   // 1-5) Input         : va_list address (addr, i64mem)
18193   // 6  ) ArgSize       : Size (in bytes) of vararg type
18194   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
18195   // 8  ) Align         : Alignment of type
18196   // 9  ) EFLAGS (implicit-def)
18197
18198   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
18199   static_assert(X86::AddrNumOperands == 5,
18200                 "VAARG_64 assumes 5 address operands");
18201
18202   unsigned DestReg = MI->getOperand(0).getReg();
18203   MachineOperand &Base = MI->getOperand(1);
18204   MachineOperand &Scale = MI->getOperand(2);
18205   MachineOperand &Index = MI->getOperand(3);
18206   MachineOperand &Disp = MI->getOperand(4);
18207   MachineOperand &Segment = MI->getOperand(5);
18208   unsigned ArgSize = MI->getOperand(6).getImm();
18209   unsigned ArgMode = MI->getOperand(7).getImm();
18210   unsigned Align = MI->getOperand(8).getImm();
18211
18212   // Memory Reference
18213   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
18214   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18215   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18216
18217   // Machine Information
18218   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18219   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
18220   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
18221   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
18222   DebugLoc DL = MI->getDebugLoc();
18223
18224   // struct va_list {
18225   //   i32   gp_offset
18226   //   i32   fp_offset
18227   //   i64   overflow_area (address)
18228   //   i64   reg_save_area (address)
18229   // }
18230   // sizeof(va_list) = 24
18231   // alignment(va_list) = 8
18232
18233   unsigned TotalNumIntRegs = 6;
18234   unsigned TotalNumXMMRegs = 8;
18235   bool UseGPOffset = (ArgMode == 1);
18236   bool UseFPOffset = (ArgMode == 2);
18237   unsigned MaxOffset = TotalNumIntRegs * 8 +
18238                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
18239
18240   /* Align ArgSize to a multiple of 8 */
18241   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
18242   bool NeedsAlign = (Align > 8);
18243
18244   MachineBasicBlock *thisMBB = MBB;
18245   MachineBasicBlock *overflowMBB;
18246   MachineBasicBlock *offsetMBB;
18247   MachineBasicBlock *endMBB;
18248
18249   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
18250   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
18251   unsigned OffsetReg = 0;
18252
18253   if (!UseGPOffset && !UseFPOffset) {
18254     // If we only pull from the overflow region, we don't create a branch.
18255     // We don't need to alter control flow.
18256     OffsetDestReg = 0; // unused
18257     OverflowDestReg = DestReg;
18258
18259     offsetMBB = nullptr;
18260     overflowMBB = thisMBB;
18261     endMBB = thisMBB;
18262   } else {
18263     // First emit code to check if gp_offset (or fp_offset) is below the bound.
18264     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
18265     // If not, pull from overflow_area. (branch to overflowMBB)
18266     //
18267     //       thisMBB
18268     //         |     .
18269     //         |        .
18270     //     offsetMBB   overflowMBB
18271     //         |        .
18272     //         |     .
18273     //        endMBB
18274
18275     // Registers for the PHI in endMBB
18276     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
18277     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
18278
18279     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18280     MachineFunction *MF = MBB->getParent();
18281     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18282     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18283     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18284
18285     MachineFunction::iterator MBBIter = MBB;
18286     ++MBBIter;
18287
18288     // Insert the new basic blocks
18289     MF->insert(MBBIter, offsetMBB);
18290     MF->insert(MBBIter, overflowMBB);
18291     MF->insert(MBBIter, endMBB);
18292
18293     // Transfer the remainder of MBB and its successor edges to endMBB.
18294     endMBB->splice(endMBB->begin(), thisMBB,
18295                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
18296     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
18297
18298     // Make offsetMBB and overflowMBB successors of thisMBB
18299     thisMBB->addSuccessor(offsetMBB);
18300     thisMBB->addSuccessor(overflowMBB);
18301
18302     // endMBB is a successor of both offsetMBB and overflowMBB
18303     offsetMBB->addSuccessor(endMBB);
18304     overflowMBB->addSuccessor(endMBB);
18305
18306     // Load the offset value into a register
18307     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18308     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
18309       .addOperand(Base)
18310       .addOperand(Scale)
18311       .addOperand(Index)
18312       .addDisp(Disp, UseFPOffset ? 4 : 0)
18313       .addOperand(Segment)
18314       .setMemRefs(MMOBegin, MMOEnd);
18315
18316     // Check if there is enough room left to pull this argument.
18317     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
18318       .addReg(OffsetReg)
18319       .addImm(MaxOffset + 8 - ArgSizeA8);
18320
18321     // Branch to "overflowMBB" if offset >= max
18322     // Fall through to "offsetMBB" otherwise
18323     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
18324       .addMBB(overflowMBB);
18325   }
18326
18327   // In offsetMBB, emit code to use the reg_save_area.
18328   if (offsetMBB) {
18329     assert(OffsetReg != 0);
18330
18331     // Read the reg_save_area address.
18332     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
18333     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
18334       .addOperand(Base)
18335       .addOperand(Scale)
18336       .addOperand(Index)
18337       .addDisp(Disp, 16)
18338       .addOperand(Segment)
18339       .setMemRefs(MMOBegin, MMOEnd);
18340
18341     // Zero-extend the offset
18342     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
18343       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
18344         .addImm(0)
18345         .addReg(OffsetReg)
18346         .addImm(X86::sub_32bit);
18347
18348     // Add the offset to the reg_save_area to get the final address.
18349     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
18350       .addReg(OffsetReg64)
18351       .addReg(RegSaveReg);
18352
18353     // Compute the offset for the next argument
18354     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
18355     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
18356       .addReg(OffsetReg)
18357       .addImm(UseFPOffset ? 16 : 8);
18358
18359     // Store it back into the va_list.
18360     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
18361       .addOperand(Base)
18362       .addOperand(Scale)
18363       .addOperand(Index)
18364       .addDisp(Disp, UseFPOffset ? 4 : 0)
18365       .addOperand(Segment)
18366       .addReg(NextOffsetReg)
18367       .setMemRefs(MMOBegin, MMOEnd);
18368
18369     // Jump to endMBB
18370     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
18371       .addMBB(endMBB);
18372   }
18373
18374   //
18375   // Emit code to use overflow area
18376   //
18377
18378   // Load the overflow_area address into a register.
18379   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
18380   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
18381     .addOperand(Base)
18382     .addOperand(Scale)
18383     .addOperand(Index)
18384     .addDisp(Disp, 8)
18385     .addOperand(Segment)
18386     .setMemRefs(MMOBegin, MMOEnd);
18387
18388   // If we need to align it, do so. Otherwise, just copy the address
18389   // to OverflowDestReg.
18390   if (NeedsAlign) {
18391     // Align the overflow address
18392     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
18393     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
18394
18395     // aligned_addr = (addr + (align-1)) & ~(align-1)
18396     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
18397       .addReg(OverflowAddrReg)
18398       .addImm(Align-1);
18399
18400     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
18401       .addReg(TmpReg)
18402       .addImm(~(uint64_t)(Align-1));
18403   } else {
18404     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
18405       .addReg(OverflowAddrReg);
18406   }
18407
18408   // Compute the next overflow address after this argument.
18409   // (the overflow address should be kept 8-byte aligned)
18410   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
18411   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
18412     .addReg(OverflowDestReg)
18413     .addImm(ArgSizeA8);
18414
18415   // Store the new overflow address.
18416   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
18417     .addOperand(Base)
18418     .addOperand(Scale)
18419     .addOperand(Index)
18420     .addDisp(Disp, 8)
18421     .addOperand(Segment)
18422     .addReg(NextAddrReg)
18423     .setMemRefs(MMOBegin, MMOEnd);
18424
18425   // If we branched, emit the PHI to the front of endMBB.
18426   if (offsetMBB) {
18427     BuildMI(*endMBB, endMBB->begin(), DL,
18428             TII->get(X86::PHI), DestReg)
18429       .addReg(OffsetDestReg).addMBB(offsetMBB)
18430       .addReg(OverflowDestReg).addMBB(overflowMBB);
18431   }
18432
18433   // Erase the pseudo instruction
18434   MI->eraseFromParent();
18435
18436   return endMBB;
18437 }
18438
18439 MachineBasicBlock *
18440 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
18441                                                  MachineInstr *MI,
18442                                                  MachineBasicBlock *MBB) const {
18443   // Emit code to save XMM registers to the stack. The ABI says that the
18444   // number of registers to save is given in %al, so it's theoretically
18445   // possible to do an indirect jump trick to avoid saving all of them,
18446   // however this code takes a simpler approach and just executes all
18447   // of the stores if %al is non-zero. It's less code, and it's probably
18448   // easier on the hardware branch predictor, and stores aren't all that
18449   // expensive anyway.
18450
18451   // Create the new basic blocks. One block contains all the XMM stores,
18452   // and one block is the final destination regardless of whether any
18453   // stores were performed.
18454   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
18455   MachineFunction *F = MBB->getParent();
18456   MachineFunction::iterator MBBIter = MBB;
18457   ++MBBIter;
18458   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
18459   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
18460   F->insert(MBBIter, XMMSaveMBB);
18461   F->insert(MBBIter, EndMBB);
18462
18463   // Transfer the remainder of MBB and its successor edges to EndMBB.
18464   EndMBB->splice(EndMBB->begin(), MBB,
18465                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18466   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
18467
18468   // The original block will now fall through to the XMM save block.
18469   MBB->addSuccessor(XMMSaveMBB);
18470   // The XMMSaveMBB will fall through to the end block.
18471   XMMSaveMBB->addSuccessor(EndMBB);
18472
18473   // Now add the instructions.
18474   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18475   DebugLoc DL = MI->getDebugLoc();
18476
18477   unsigned CountReg = MI->getOperand(0).getReg();
18478   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
18479   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
18480
18481   if (!Subtarget->isTargetWin64()) {
18482     // If %al is 0, branch around the XMM save block.
18483     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
18484     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
18485     MBB->addSuccessor(EndMBB);
18486   }
18487
18488   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
18489   // that was just emitted, but clearly shouldn't be "saved".
18490   assert((MI->getNumOperands() <= 3 ||
18491           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
18492           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
18493          && "Expected last argument to be EFLAGS");
18494   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
18495   // In the XMM save block, save all the XMM argument registers.
18496   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
18497     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
18498     MachineMemOperand *MMO =
18499       F->getMachineMemOperand(
18500           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
18501         MachineMemOperand::MOStore,
18502         /*Size=*/16, /*Align=*/16);
18503     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
18504       .addFrameIndex(RegSaveFrameIndex)
18505       .addImm(/*Scale=*/1)
18506       .addReg(/*IndexReg=*/0)
18507       .addImm(/*Disp=*/Offset)
18508       .addReg(/*Segment=*/0)
18509       .addReg(MI->getOperand(i).getReg())
18510       .addMemOperand(MMO);
18511   }
18512
18513   MI->eraseFromParent();   // The pseudo instruction is gone now.
18514
18515   return EndMBB;
18516 }
18517
18518 // The EFLAGS operand of SelectItr might be missing a kill marker
18519 // because there were multiple uses of EFLAGS, and ISel didn't know
18520 // which to mark. Figure out whether SelectItr should have had a
18521 // kill marker, and set it if it should. Returns the correct kill
18522 // marker value.
18523 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
18524                                      MachineBasicBlock* BB,
18525                                      const TargetRegisterInfo* TRI) {
18526   // Scan forward through BB for a use/def of EFLAGS.
18527   MachineBasicBlock::iterator miI(std::next(SelectItr));
18528   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
18529     const MachineInstr& mi = *miI;
18530     if (mi.readsRegister(X86::EFLAGS))
18531       return false;
18532     if (mi.definesRegister(X86::EFLAGS))
18533       break; // Should have kill-flag - update below.
18534   }
18535
18536   // If we hit the end of the block, check whether EFLAGS is live into a
18537   // successor.
18538   if (miI == BB->end()) {
18539     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
18540                                           sEnd = BB->succ_end();
18541          sItr != sEnd; ++sItr) {
18542       MachineBasicBlock* succ = *sItr;
18543       if (succ->isLiveIn(X86::EFLAGS))
18544         return false;
18545     }
18546   }
18547
18548   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
18549   // out. SelectMI should have a kill flag on EFLAGS.
18550   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
18551   return true;
18552 }
18553
18554 MachineBasicBlock *
18555 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
18556                                      MachineBasicBlock *BB) const {
18557   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18558   DebugLoc DL = MI->getDebugLoc();
18559
18560   // To "insert" a SELECT_CC instruction, we actually have to insert the
18561   // diamond control-flow pattern.  The incoming instruction knows the
18562   // destination vreg to set, the condition code register to branch on, the
18563   // true/false values to select between, and a branch opcode to use.
18564   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18565   MachineFunction::iterator It = BB;
18566   ++It;
18567
18568   //  thisMBB:
18569   //  ...
18570   //   TrueVal = ...
18571   //   cmpTY ccX, r1, r2
18572   //   bCC copy1MBB
18573   //   fallthrough --> copy0MBB
18574   MachineBasicBlock *thisMBB = BB;
18575   MachineFunction *F = BB->getParent();
18576
18577   // We also lower double CMOVs:
18578   //   (CMOV (CMOV F, T, cc1), T, cc2)
18579   // to two successives branches.  For that, we look for another CMOV as the
18580   // following instruction.
18581   //
18582   // Without this, we would add a PHI between the two jumps, which ends up
18583   // creating a few copies all around. For instance, for
18584   //
18585   //    (sitofp (zext (fcmp une)))
18586   //
18587   // we would generate:
18588   //
18589   //         ucomiss %xmm1, %xmm0
18590   //         movss  <1.0f>, %xmm0
18591   //         movaps  %xmm0, %xmm1
18592   //         jne     .LBB5_2
18593   //         xorps   %xmm1, %xmm1
18594   // .LBB5_2:
18595   //         jp      .LBB5_4
18596   //         movaps  %xmm1, %xmm0
18597   // .LBB5_4:
18598   //         retq
18599   //
18600   // because this custom-inserter would have generated:
18601   //
18602   //   A
18603   //   | \
18604   //   |  B
18605   //   | /
18606   //   C
18607   //   | \
18608   //   |  D
18609   //   | /
18610   //   E
18611   //
18612   // A: X = ...; Y = ...
18613   // B: empty
18614   // C: Z = PHI [X, A], [Y, B]
18615   // D: empty
18616   // E: PHI [X, C], [Z, D]
18617   //
18618   // If we lower both CMOVs in a single step, we can instead generate:
18619   //
18620   //   A
18621   //   | \
18622   //   |  C
18623   //   | /|
18624   //   |/ |
18625   //   |  |
18626   //   |  D
18627   //   | /
18628   //   E
18629   //
18630   // A: X = ...; Y = ...
18631   // D: empty
18632   // E: PHI [X, A], [X, C], [Y, D]
18633   //
18634   // Which, in our sitofp/fcmp example, gives us something like:
18635   //
18636   //         ucomiss %xmm1, %xmm0
18637   //         movss  <1.0f>, %xmm0
18638   //         jne     .LBB5_4
18639   //         jp      .LBB5_4
18640   //         xorps   %xmm0, %xmm0
18641   // .LBB5_4:
18642   //         retq
18643   //
18644   MachineInstr *NextCMOV = nullptr;
18645   MachineBasicBlock::iterator NextMIIt =
18646       std::next(MachineBasicBlock::iterator(MI));
18647   if (NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
18648       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
18649       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg())
18650     NextCMOV = &*NextMIIt;
18651
18652   MachineBasicBlock *jcc1MBB = nullptr;
18653
18654   // If we have a double CMOV, we lower it to two successive branches to
18655   // the same block.  EFLAGS is used by both, so mark it as live in the second.
18656   if (NextCMOV) {
18657     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
18658     F->insert(It, jcc1MBB);
18659     jcc1MBB->addLiveIn(X86::EFLAGS);
18660   }
18661
18662   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
18663   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
18664   F->insert(It, copy0MBB);
18665   F->insert(It, sinkMBB);
18666
18667   // If the EFLAGS register isn't dead in the terminator, then claim that it's
18668   // live into the sink and copy blocks.
18669   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
18670
18671   MachineInstr *LastEFLAGSUser = NextCMOV ? NextCMOV : MI;
18672   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
18673       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
18674     copy0MBB->addLiveIn(X86::EFLAGS);
18675     sinkMBB->addLiveIn(X86::EFLAGS);
18676   }
18677
18678   // Transfer the remainder of BB and its successor edges to sinkMBB.
18679   sinkMBB->splice(sinkMBB->begin(), BB,
18680                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
18681   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
18682
18683   // Add the true and fallthrough blocks as its successors.
18684   if (NextCMOV) {
18685     // The fallthrough block may be jcc1MBB, if we have a double CMOV.
18686     BB->addSuccessor(jcc1MBB);
18687
18688     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
18689     // jump to the sinkMBB.
18690     jcc1MBB->addSuccessor(copy0MBB);
18691     jcc1MBB->addSuccessor(sinkMBB);
18692   } else {
18693     BB->addSuccessor(copy0MBB);
18694   }
18695
18696   // The true block target of the first (or only) branch is always sinkMBB.
18697   BB->addSuccessor(sinkMBB);
18698
18699   // Create the conditional branch instruction.
18700   unsigned Opc =
18701     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
18702   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
18703
18704   if (NextCMOV) {
18705     unsigned Opc2 = X86::GetCondBranchFromCond(
18706         (X86::CondCode)NextCMOV->getOperand(3).getImm());
18707     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
18708   }
18709
18710   //  copy0MBB:
18711   //   %FalseValue = ...
18712   //   # fallthrough to sinkMBB
18713   copy0MBB->addSuccessor(sinkMBB);
18714
18715   //  sinkMBB:
18716   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
18717   //  ...
18718   MachineInstrBuilder MIB =
18719       BuildMI(*sinkMBB, sinkMBB->begin(), DL, TII->get(X86::PHI),
18720               MI->getOperand(0).getReg())
18721           .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
18722           .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
18723
18724   // If we have a double CMOV, the second Jcc provides the same incoming
18725   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
18726   if (NextCMOV) {
18727     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
18728     // Copy the PHI result to the register defined by the second CMOV.
18729     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
18730             DL, TII->get(TargetOpcode::COPY), NextCMOV->getOperand(0).getReg())
18731         .addReg(MI->getOperand(0).getReg());
18732     NextCMOV->eraseFromParent();
18733   }
18734
18735   MI->eraseFromParent();   // The pseudo instruction is gone now.
18736   return sinkMBB;
18737 }
18738
18739 MachineBasicBlock *
18740 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
18741                                         MachineBasicBlock *BB) const {
18742   MachineFunction *MF = BB->getParent();
18743   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18744   DebugLoc DL = MI->getDebugLoc();
18745   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18746
18747   assert(MF->shouldSplitStack());
18748
18749   const bool Is64Bit = Subtarget->is64Bit();
18750   const bool IsLP64 = Subtarget->isTarget64BitLP64();
18751
18752   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
18753   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
18754
18755   // BB:
18756   //  ... [Till the alloca]
18757   // If stacklet is not large enough, jump to mallocMBB
18758   //
18759   // bumpMBB:
18760   //  Allocate by subtracting from RSP
18761   //  Jump to continueMBB
18762   //
18763   // mallocMBB:
18764   //  Allocate by call to runtime
18765   //
18766   // continueMBB:
18767   //  ...
18768   //  [rest of original BB]
18769   //
18770
18771   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18772   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18773   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18774
18775   MachineRegisterInfo &MRI = MF->getRegInfo();
18776   const TargetRegisterClass *AddrRegClass =
18777     getRegClassFor(getPointerTy());
18778
18779   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18780     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18781     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
18782     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
18783     sizeVReg = MI->getOperand(1).getReg(),
18784     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
18785
18786   MachineFunction::iterator MBBIter = BB;
18787   ++MBBIter;
18788
18789   MF->insert(MBBIter, bumpMBB);
18790   MF->insert(MBBIter, mallocMBB);
18791   MF->insert(MBBIter, continueMBB);
18792
18793   continueMBB->splice(continueMBB->begin(), BB,
18794                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
18795   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
18796
18797   // Add code to the main basic block to check if the stack limit has been hit,
18798   // and if so, jump to mallocMBB otherwise to bumpMBB.
18799   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
18800   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
18801     .addReg(tmpSPVReg).addReg(sizeVReg);
18802   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
18803     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
18804     .addReg(SPLimitVReg);
18805   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
18806
18807   // bumpMBB simply decreases the stack pointer, since we know the current
18808   // stacklet has enough space.
18809   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
18810     .addReg(SPLimitVReg);
18811   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
18812     .addReg(SPLimitVReg);
18813   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18814
18815   // Calls into a routine in libgcc to allocate more space from the heap.
18816   const uint32_t *RegMask =
18817       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
18818   if (IsLP64) {
18819     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
18820       .addReg(sizeVReg);
18821     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18822       .addExternalSymbol("__morestack_allocate_stack_space")
18823       .addRegMask(RegMask)
18824       .addReg(X86::RDI, RegState::Implicit)
18825       .addReg(X86::RAX, RegState::ImplicitDefine);
18826   } else if (Is64Bit) {
18827     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
18828       .addReg(sizeVReg);
18829     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18830       .addExternalSymbol("__morestack_allocate_stack_space")
18831       .addRegMask(RegMask)
18832       .addReg(X86::EDI, RegState::Implicit)
18833       .addReg(X86::EAX, RegState::ImplicitDefine);
18834   } else {
18835     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
18836       .addImm(12);
18837     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
18838     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
18839       .addExternalSymbol("__morestack_allocate_stack_space")
18840       .addRegMask(RegMask)
18841       .addReg(X86::EAX, RegState::ImplicitDefine);
18842   }
18843
18844   if (!Is64Bit)
18845     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
18846       .addImm(16);
18847
18848   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
18849     .addReg(IsLP64 ? X86::RAX : X86::EAX);
18850   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18851
18852   // Set up the CFG correctly.
18853   BB->addSuccessor(bumpMBB);
18854   BB->addSuccessor(mallocMBB);
18855   mallocMBB->addSuccessor(continueMBB);
18856   bumpMBB->addSuccessor(continueMBB);
18857
18858   // Take care of the PHI nodes.
18859   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
18860           MI->getOperand(0).getReg())
18861     .addReg(mallocPtrVReg).addMBB(mallocMBB)
18862     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
18863
18864   // Delete the original pseudo instruction.
18865   MI->eraseFromParent();
18866
18867   // And we're done.
18868   return continueMBB;
18869 }
18870
18871 MachineBasicBlock *
18872 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
18873                                         MachineBasicBlock *BB) const {
18874   DebugLoc DL = MI->getDebugLoc();
18875
18876   assert(!Subtarget->isTargetMachO());
18877
18878   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
18879
18880   MI->eraseFromParent();   // The pseudo instruction is gone now.
18881   return BB;
18882 }
18883
18884 MachineBasicBlock *
18885 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
18886                                       MachineBasicBlock *BB) const {
18887   // This is pretty easy.  We're taking the value that we received from
18888   // our load from the relocation, sticking it in either RDI (x86-64)
18889   // or EAX and doing an indirect call.  The return value will then
18890   // be in the normal return register.
18891   MachineFunction *F = BB->getParent();
18892   const X86InstrInfo *TII = Subtarget->getInstrInfo();
18893   DebugLoc DL = MI->getDebugLoc();
18894
18895   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
18896   assert(MI->getOperand(3).isGlobal() && "This should be a global");
18897
18898   // Get a register mask for the lowered call.
18899   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
18900   // proper register mask.
18901   const uint32_t *RegMask =
18902       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
18903   if (Subtarget->is64Bit()) {
18904     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18905                                       TII->get(X86::MOV64rm), X86::RDI)
18906     .addReg(X86::RIP)
18907     .addImm(0).addReg(0)
18908     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18909                       MI->getOperand(3).getTargetFlags())
18910     .addReg(0);
18911     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
18912     addDirectMem(MIB, X86::RDI);
18913     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
18914   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
18915     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18916                                       TII->get(X86::MOV32rm), X86::EAX)
18917     .addReg(0)
18918     .addImm(0).addReg(0)
18919     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18920                       MI->getOperand(3).getTargetFlags())
18921     .addReg(0);
18922     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
18923     addDirectMem(MIB, X86::EAX);
18924     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
18925   } else {
18926     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18927                                       TII->get(X86::MOV32rm), X86::EAX)
18928     .addReg(TII->getGlobalBaseReg(F))
18929     .addImm(0).addReg(0)
18930     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18931                       MI->getOperand(3).getTargetFlags())
18932     .addReg(0);
18933     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
18934     addDirectMem(MIB, X86::EAX);
18935     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
18936   }
18937
18938   MI->eraseFromParent(); // The pseudo instruction is gone now.
18939   return BB;
18940 }
18941
18942 MachineBasicBlock *
18943 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
18944                                     MachineBasicBlock *MBB) const {
18945   DebugLoc DL = MI->getDebugLoc();
18946   MachineFunction *MF = MBB->getParent();
18947   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18948   MachineRegisterInfo &MRI = MF->getRegInfo();
18949
18950   const BasicBlock *BB = MBB->getBasicBlock();
18951   MachineFunction::iterator I = MBB;
18952   ++I;
18953
18954   // Memory Reference
18955   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18956   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18957
18958   unsigned DstReg;
18959   unsigned MemOpndSlot = 0;
18960
18961   unsigned CurOp = 0;
18962
18963   DstReg = MI->getOperand(CurOp++).getReg();
18964   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
18965   assert(RC->hasType(MVT::i32) && "Invalid destination!");
18966   unsigned mainDstReg = MRI.createVirtualRegister(RC);
18967   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
18968
18969   MemOpndSlot = CurOp;
18970
18971   MVT PVT = getPointerTy();
18972   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
18973          "Invalid Pointer Size!");
18974
18975   // For v = setjmp(buf), we generate
18976   //
18977   // thisMBB:
18978   //  buf[LabelOffset] = restoreMBB
18979   //  SjLjSetup restoreMBB
18980   //
18981   // mainMBB:
18982   //  v_main = 0
18983   //
18984   // sinkMBB:
18985   //  v = phi(main, restore)
18986   //
18987   // restoreMBB:
18988   //  if base pointer being used, load it from frame
18989   //  v_restore = 1
18990
18991   MachineBasicBlock *thisMBB = MBB;
18992   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18993   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18994   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
18995   MF->insert(I, mainMBB);
18996   MF->insert(I, sinkMBB);
18997   MF->push_back(restoreMBB);
18998
18999   MachineInstrBuilder MIB;
19000
19001   // Transfer the remainder of BB and its successor edges to sinkMBB.
19002   sinkMBB->splice(sinkMBB->begin(), MBB,
19003                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19004   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
19005
19006   // thisMBB:
19007   unsigned PtrStoreOpc = 0;
19008   unsigned LabelReg = 0;
19009   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19010   Reloc::Model RM = MF->getTarget().getRelocationModel();
19011   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
19012                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
19013
19014   // Prepare IP either in reg or imm.
19015   if (!UseImmLabel) {
19016     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
19017     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
19018     LabelReg = MRI.createVirtualRegister(PtrRC);
19019     if (Subtarget->is64Bit()) {
19020       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
19021               .addReg(X86::RIP)
19022               .addImm(0)
19023               .addReg(0)
19024               .addMBB(restoreMBB)
19025               .addReg(0);
19026     } else {
19027       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
19028       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
19029               .addReg(XII->getGlobalBaseReg(MF))
19030               .addImm(0)
19031               .addReg(0)
19032               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
19033               .addReg(0);
19034     }
19035   } else
19036     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
19037   // Store IP
19038   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
19039   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19040     if (i == X86::AddrDisp)
19041       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
19042     else
19043       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
19044   }
19045   if (!UseImmLabel)
19046     MIB.addReg(LabelReg);
19047   else
19048     MIB.addMBB(restoreMBB);
19049   MIB.setMemRefs(MMOBegin, MMOEnd);
19050   // Setup
19051   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
19052           .addMBB(restoreMBB);
19053
19054   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19055   MIB.addRegMask(RegInfo->getNoPreservedMask());
19056   thisMBB->addSuccessor(mainMBB);
19057   thisMBB->addSuccessor(restoreMBB);
19058
19059   // mainMBB:
19060   //  EAX = 0
19061   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
19062   mainMBB->addSuccessor(sinkMBB);
19063
19064   // sinkMBB:
19065   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
19066           TII->get(X86::PHI), DstReg)
19067     .addReg(mainDstReg).addMBB(mainMBB)
19068     .addReg(restoreDstReg).addMBB(restoreMBB);
19069
19070   // restoreMBB:
19071   if (RegInfo->hasBasePointer(*MF)) {
19072     const bool Uses64BitFramePtr =
19073         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
19074     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
19075     X86FI->setRestoreBasePointer(MF);
19076     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
19077     unsigned BasePtr = RegInfo->getBaseRegister();
19078     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
19079     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
19080                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
19081       .setMIFlag(MachineInstr::FrameSetup);
19082   }
19083   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
19084   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
19085   restoreMBB->addSuccessor(sinkMBB);
19086
19087   MI->eraseFromParent();
19088   return sinkMBB;
19089 }
19090
19091 MachineBasicBlock *
19092 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
19093                                      MachineBasicBlock *MBB) const {
19094   DebugLoc DL = MI->getDebugLoc();
19095   MachineFunction *MF = MBB->getParent();
19096   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19097   MachineRegisterInfo &MRI = MF->getRegInfo();
19098
19099   // Memory Reference
19100   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19101   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19102
19103   MVT PVT = getPointerTy();
19104   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
19105          "Invalid Pointer Size!");
19106
19107   const TargetRegisterClass *RC =
19108     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
19109   unsigned Tmp = MRI.createVirtualRegister(RC);
19110   // Since FP is only updated here but NOT referenced, it's treated as GPR.
19111   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
19112   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
19113   unsigned SP = RegInfo->getStackRegister();
19114
19115   MachineInstrBuilder MIB;
19116
19117   const int64_t LabelOffset = 1 * PVT.getStoreSize();
19118   const int64_t SPOffset = 2 * PVT.getStoreSize();
19119
19120   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
19121   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
19122
19123   // Reload FP
19124   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
19125   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
19126     MIB.addOperand(MI->getOperand(i));
19127   MIB.setMemRefs(MMOBegin, MMOEnd);
19128   // Reload IP
19129   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
19130   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19131     if (i == X86::AddrDisp)
19132       MIB.addDisp(MI->getOperand(i), LabelOffset);
19133     else
19134       MIB.addOperand(MI->getOperand(i));
19135   }
19136   MIB.setMemRefs(MMOBegin, MMOEnd);
19137   // Reload SP
19138   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
19139   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
19140     if (i == X86::AddrDisp)
19141       MIB.addDisp(MI->getOperand(i), SPOffset);
19142     else
19143       MIB.addOperand(MI->getOperand(i));
19144   }
19145   MIB.setMemRefs(MMOBegin, MMOEnd);
19146   // Jump
19147   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
19148
19149   MI->eraseFromParent();
19150   return MBB;
19151 }
19152
19153 // Replace 213-type (isel default) FMA3 instructions with 231-type for
19154 // accumulator loops. Writing back to the accumulator allows the coalescer
19155 // to remove extra copies in the loop.
19156 MachineBasicBlock *
19157 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
19158                                  MachineBasicBlock *MBB) const {
19159   MachineOperand &AddendOp = MI->getOperand(3);
19160
19161   // Bail out early if the addend isn't a register - we can't switch these.
19162   if (!AddendOp.isReg())
19163     return MBB;
19164
19165   MachineFunction &MF = *MBB->getParent();
19166   MachineRegisterInfo &MRI = MF.getRegInfo();
19167
19168   // Check whether the addend is defined by a PHI:
19169   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
19170   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
19171   if (!AddendDef.isPHI())
19172     return MBB;
19173
19174   // Look for the following pattern:
19175   // loop:
19176   //   %addend = phi [%entry, 0], [%loop, %result]
19177   //   ...
19178   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
19179
19180   // Replace with:
19181   //   loop:
19182   //   %addend = phi [%entry, 0], [%loop, %result]
19183   //   ...
19184   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
19185
19186   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
19187     assert(AddendDef.getOperand(i).isReg());
19188     MachineOperand PHISrcOp = AddendDef.getOperand(i);
19189     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
19190     if (&PHISrcInst == MI) {
19191       // Found a matching instruction.
19192       unsigned NewFMAOpc = 0;
19193       switch (MI->getOpcode()) {
19194         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
19195         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
19196         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
19197         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
19198         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
19199         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
19200         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
19201         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
19202         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
19203         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
19204         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
19205         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
19206         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
19207         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
19208         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
19209         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
19210         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
19211         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
19212         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
19213         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
19214
19215         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
19216         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
19217         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
19218         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
19219         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
19220         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
19221         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
19222         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
19223         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
19224         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
19225         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
19226         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
19227         default: llvm_unreachable("Unrecognized FMA variant.");
19228       }
19229
19230       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
19231       MachineInstrBuilder MIB =
19232         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
19233         .addOperand(MI->getOperand(0))
19234         .addOperand(MI->getOperand(3))
19235         .addOperand(MI->getOperand(2))
19236         .addOperand(MI->getOperand(1));
19237       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
19238       MI->eraseFromParent();
19239     }
19240   }
19241
19242   return MBB;
19243 }
19244
19245 MachineBasicBlock *
19246 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
19247                                                MachineBasicBlock *BB) const {
19248   switch (MI->getOpcode()) {
19249   default: llvm_unreachable("Unexpected instr type to insert");
19250   case X86::TAILJMPd64:
19251   case X86::TAILJMPr64:
19252   case X86::TAILJMPm64:
19253   case X86::TAILJMPd64_REX:
19254   case X86::TAILJMPr64_REX:
19255   case X86::TAILJMPm64_REX:
19256     llvm_unreachable("TAILJMP64 would not be touched here.");
19257   case X86::TCRETURNdi64:
19258   case X86::TCRETURNri64:
19259   case X86::TCRETURNmi64:
19260     return BB;
19261   case X86::WIN_ALLOCA:
19262     return EmitLoweredWinAlloca(MI, BB);
19263   case X86::SEG_ALLOCA_32:
19264   case X86::SEG_ALLOCA_64:
19265     return EmitLoweredSegAlloca(MI, BB);
19266   case X86::TLSCall_32:
19267   case X86::TLSCall_64:
19268     return EmitLoweredTLSCall(MI, BB);
19269   case X86::CMOV_GR8:
19270   case X86::CMOV_FR32:
19271   case X86::CMOV_FR64:
19272   case X86::CMOV_V4F32:
19273   case X86::CMOV_V2F64:
19274   case X86::CMOV_V2I64:
19275   case X86::CMOV_V8F32:
19276   case X86::CMOV_V4F64:
19277   case X86::CMOV_V4I64:
19278   case X86::CMOV_V16F32:
19279   case X86::CMOV_V8F64:
19280   case X86::CMOV_V8I64:
19281   case X86::CMOV_GR16:
19282   case X86::CMOV_GR32:
19283   case X86::CMOV_RFP32:
19284   case X86::CMOV_RFP64:
19285   case X86::CMOV_RFP80:
19286     return EmitLoweredSelect(MI, BB);
19287
19288   case X86::FP32_TO_INT16_IN_MEM:
19289   case X86::FP32_TO_INT32_IN_MEM:
19290   case X86::FP32_TO_INT64_IN_MEM:
19291   case X86::FP64_TO_INT16_IN_MEM:
19292   case X86::FP64_TO_INT32_IN_MEM:
19293   case X86::FP64_TO_INT64_IN_MEM:
19294   case X86::FP80_TO_INT16_IN_MEM:
19295   case X86::FP80_TO_INT32_IN_MEM:
19296   case X86::FP80_TO_INT64_IN_MEM: {
19297     MachineFunction *F = BB->getParent();
19298     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19299     DebugLoc DL = MI->getDebugLoc();
19300
19301     // Change the floating point control register to use "round towards zero"
19302     // mode when truncating to an integer value.
19303     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
19304     addFrameReference(BuildMI(*BB, MI, DL,
19305                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
19306
19307     // Load the old value of the high byte of the control word...
19308     unsigned OldCW =
19309       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
19310     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
19311                       CWFrameIdx);
19312
19313     // Set the high part to be round to zero...
19314     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
19315       .addImm(0xC7F);
19316
19317     // Reload the modified control word now...
19318     addFrameReference(BuildMI(*BB, MI, DL,
19319                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19320
19321     // Restore the memory image of control word to original value
19322     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
19323       .addReg(OldCW);
19324
19325     // Get the X86 opcode to use.
19326     unsigned Opc;
19327     switch (MI->getOpcode()) {
19328     default: llvm_unreachable("illegal opcode!");
19329     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
19330     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
19331     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
19332     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
19333     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
19334     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
19335     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
19336     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
19337     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
19338     }
19339
19340     X86AddressMode AM;
19341     MachineOperand &Op = MI->getOperand(0);
19342     if (Op.isReg()) {
19343       AM.BaseType = X86AddressMode::RegBase;
19344       AM.Base.Reg = Op.getReg();
19345     } else {
19346       AM.BaseType = X86AddressMode::FrameIndexBase;
19347       AM.Base.FrameIndex = Op.getIndex();
19348     }
19349     Op = MI->getOperand(1);
19350     if (Op.isImm())
19351       AM.Scale = Op.getImm();
19352     Op = MI->getOperand(2);
19353     if (Op.isImm())
19354       AM.IndexReg = Op.getImm();
19355     Op = MI->getOperand(3);
19356     if (Op.isGlobal()) {
19357       AM.GV = Op.getGlobal();
19358     } else {
19359       AM.Disp = Op.getImm();
19360     }
19361     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
19362                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
19363
19364     // Reload the original control word now.
19365     addFrameReference(BuildMI(*BB, MI, DL,
19366                               TII->get(X86::FLDCW16m)), CWFrameIdx);
19367
19368     MI->eraseFromParent();   // The pseudo instruction is gone now.
19369     return BB;
19370   }
19371     // String/text processing lowering.
19372   case X86::PCMPISTRM128REG:
19373   case X86::VPCMPISTRM128REG:
19374   case X86::PCMPISTRM128MEM:
19375   case X86::VPCMPISTRM128MEM:
19376   case X86::PCMPESTRM128REG:
19377   case X86::VPCMPESTRM128REG:
19378   case X86::PCMPESTRM128MEM:
19379   case X86::VPCMPESTRM128MEM:
19380     assert(Subtarget->hasSSE42() &&
19381            "Target must have SSE4.2 or AVX features enabled");
19382     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
19383
19384   // String/text processing lowering.
19385   case X86::PCMPISTRIREG:
19386   case X86::VPCMPISTRIREG:
19387   case X86::PCMPISTRIMEM:
19388   case X86::VPCMPISTRIMEM:
19389   case X86::PCMPESTRIREG:
19390   case X86::VPCMPESTRIREG:
19391   case X86::PCMPESTRIMEM:
19392   case X86::VPCMPESTRIMEM:
19393     assert(Subtarget->hasSSE42() &&
19394            "Target must have SSE4.2 or AVX features enabled");
19395     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
19396
19397   // Thread synchronization.
19398   case X86::MONITOR:
19399     return EmitMonitor(MI, BB, Subtarget);
19400
19401   // xbegin
19402   case X86::XBEGIN:
19403     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
19404
19405   case X86::VASTART_SAVE_XMM_REGS:
19406     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
19407
19408   case X86::VAARG_64:
19409     return EmitVAARG64WithCustomInserter(MI, BB);
19410
19411   case X86::EH_SjLj_SetJmp32:
19412   case X86::EH_SjLj_SetJmp64:
19413     return emitEHSjLjSetJmp(MI, BB);
19414
19415   case X86::EH_SjLj_LongJmp32:
19416   case X86::EH_SjLj_LongJmp64:
19417     return emitEHSjLjLongJmp(MI, BB);
19418
19419   case TargetOpcode::STATEPOINT:
19420     // As an implementation detail, STATEPOINT shares the STACKMAP format at
19421     // this point in the process.  We diverge later.
19422     return emitPatchPoint(MI, BB);
19423
19424   case TargetOpcode::STACKMAP:
19425   case TargetOpcode::PATCHPOINT:
19426     return emitPatchPoint(MI, BB);
19427
19428   case X86::VFMADDPDr213r:
19429   case X86::VFMADDPSr213r:
19430   case X86::VFMADDSDr213r:
19431   case X86::VFMADDSSr213r:
19432   case X86::VFMSUBPDr213r:
19433   case X86::VFMSUBPSr213r:
19434   case X86::VFMSUBSDr213r:
19435   case X86::VFMSUBSSr213r:
19436   case X86::VFNMADDPDr213r:
19437   case X86::VFNMADDPSr213r:
19438   case X86::VFNMADDSDr213r:
19439   case X86::VFNMADDSSr213r:
19440   case X86::VFNMSUBPDr213r:
19441   case X86::VFNMSUBPSr213r:
19442   case X86::VFNMSUBSDr213r:
19443   case X86::VFNMSUBSSr213r:
19444   case X86::VFMADDSUBPDr213r:
19445   case X86::VFMADDSUBPSr213r:
19446   case X86::VFMSUBADDPDr213r:
19447   case X86::VFMSUBADDPSr213r:
19448   case X86::VFMADDPDr213rY:
19449   case X86::VFMADDPSr213rY:
19450   case X86::VFMSUBPDr213rY:
19451   case X86::VFMSUBPSr213rY:
19452   case X86::VFNMADDPDr213rY:
19453   case X86::VFNMADDPSr213rY:
19454   case X86::VFNMSUBPDr213rY:
19455   case X86::VFNMSUBPSr213rY:
19456   case X86::VFMADDSUBPDr213rY:
19457   case X86::VFMADDSUBPSr213rY:
19458   case X86::VFMSUBADDPDr213rY:
19459   case X86::VFMSUBADDPSr213rY:
19460     return emitFMA3Instr(MI, BB);
19461   }
19462 }
19463
19464 //===----------------------------------------------------------------------===//
19465 //                           X86 Optimization Hooks
19466 //===----------------------------------------------------------------------===//
19467
19468 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
19469                                                       APInt &KnownZero,
19470                                                       APInt &KnownOne,
19471                                                       const SelectionDAG &DAG,
19472                                                       unsigned Depth) const {
19473   unsigned BitWidth = KnownZero.getBitWidth();
19474   unsigned Opc = Op.getOpcode();
19475   assert((Opc >= ISD::BUILTIN_OP_END ||
19476           Opc == ISD::INTRINSIC_WO_CHAIN ||
19477           Opc == ISD::INTRINSIC_W_CHAIN ||
19478           Opc == ISD::INTRINSIC_VOID) &&
19479          "Should use MaskedValueIsZero if you don't know whether Op"
19480          " is a target node!");
19481
19482   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
19483   switch (Opc) {
19484   default: break;
19485   case X86ISD::ADD:
19486   case X86ISD::SUB:
19487   case X86ISD::ADC:
19488   case X86ISD::SBB:
19489   case X86ISD::SMUL:
19490   case X86ISD::UMUL:
19491   case X86ISD::INC:
19492   case X86ISD::DEC:
19493   case X86ISD::OR:
19494   case X86ISD::XOR:
19495   case X86ISD::AND:
19496     // These nodes' second result is a boolean.
19497     if (Op.getResNo() == 0)
19498       break;
19499     // Fallthrough
19500   case X86ISD::SETCC:
19501     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
19502     break;
19503   case ISD::INTRINSIC_WO_CHAIN: {
19504     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
19505     unsigned NumLoBits = 0;
19506     switch (IntId) {
19507     default: break;
19508     case Intrinsic::x86_sse_movmsk_ps:
19509     case Intrinsic::x86_avx_movmsk_ps_256:
19510     case Intrinsic::x86_sse2_movmsk_pd:
19511     case Intrinsic::x86_avx_movmsk_pd_256:
19512     case Intrinsic::x86_mmx_pmovmskb:
19513     case Intrinsic::x86_sse2_pmovmskb_128:
19514     case Intrinsic::x86_avx2_pmovmskb: {
19515       // High bits of movmskp{s|d}, pmovmskb are known zero.
19516       switch (IntId) {
19517         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
19518         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
19519         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
19520         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
19521         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
19522         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
19523         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
19524         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
19525       }
19526       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
19527       break;
19528     }
19529     }
19530     break;
19531   }
19532   }
19533 }
19534
19535 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
19536   SDValue Op,
19537   const SelectionDAG &,
19538   unsigned Depth) const {
19539   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
19540   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
19541     return Op.getValueType().getScalarType().getSizeInBits();
19542
19543   // Fallback case.
19544   return 1;
19545 }
19546
19547 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
19548 /// node is a GlobalAddress + offset.
19549 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
19550                                        const GlobalValue* &GA,
19551                                        int64_t &Offset) const {
19552   if (N->getOpcode() == X86ISD::Wrapper) {
19553     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
19554       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
19555       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
19556       return true;
19557     }
19558   }
19559   return TargetLowering::isGAPlusOffset(N, GA, Offset);
19560 }
19561
19562 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
19563 /// same as extracting the high 128-bit part of 256-bit vector and then
19564 /// inserting the result into the low part of a new 256-bit vector
19565 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
19566   EVT VT = SVOp->getValueType(0);
19567   unsigned NumElems = VT.getVectorNumElements();
19568
19569   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
19570   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
19571     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
19572         SVOp->getMaskElt(j) >= 0)
19573       return false;
19574
19575   return true;
19576 }
19577
19578 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
19579 /// same as extracting the low 128-bit part of 256-bit vector and then
19580 /// inserting the result into the high part of a new 256-bit vector
19581 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
19582   EVT VT = SVOp->getValueType(0);
19583   unsigned NumElems = VT.getVectorNumElements();
19584
19585   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
19586   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
19587     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
19588         SVOp->getMaskElt(j) >= 0)
19589       return false;
19590
19591   return true;
19592 }
19593
19594 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
19595 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
19596                                         TargetLowering::DAGCombinerInfo &DCI,
19597                                         const X86Subtarget* Subtarget) {
19598   SDLoc dl(N);
19599   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
19600   SDValue V1 = SVOp->getOperand(0);
19601   SDValue V2 = SVOp->getOperand(1);
19602   EVT VT = SVOp->getValueType(0);
19603   unsigned NumElems = VT.getVectorNumElements();
19604
19605   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
19606       V2.getOpcode() == ISD::CONCAT_VECTORS) {
19607     //
19608     //                   0,0,0,...
19609     //                      |
19610     //    V      UNDEF    BUILD_VECTOR    UNDEF
19611     //     \      /           \           /
19612     //  CONCAT_VECTOR         CONCAT_VECTOR
19613     //         \                  /
19614     //          \                /
19615     //          RESULT: V + zero extended
19616     //
19617     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
19618         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
19619         V1.getOperand(1).getOpcode() != ISD::UNDEF)
19620       return SDValue();
19621
19622     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
19623       return SDValue();
19624
19625     // To match the shuffle mask, the first half of the mask should
19626     // be exactly the first vector, and all the rest a splat with the
19627     // first element of the second one.
19628     for (unsigned i = 0; i != NumElems/2; ++i)
19629       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
19630           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
19631         return SDValue();
19632
19633     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
19634     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
19635       if (Ld->hasNUsesOfValue(1, 0)) {
19636         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
19637         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
19638         SDValue ResNode =
19639           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
19640                                   Ld->getMemoryVT(),
19641                                   Ld->getPointerInfo(),
19642                                   Ld->getAlignment(),
19643                                   false/*isVolatile*/, true/*ReadMem*/,
19644                                   false/*WriteMem*/);
19645
19646         // Make sure the newly-created LOAD is in the same position as Ld in
19647         // terms of dependency. We create a TokenFactor for Ld and ResNode,
19648         // and update uses of Ld's output chain to use the TokenFactor.
19649         if (Ld->hasAnyUseOfValue(1)) {
19650           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
19651                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
19652           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
19653           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
19654                                  SDValue(ResNode.getNode(), 1));
19655         }
19656
19657         return DAG.getNode(ISD::BITCAST, dl, VT, ResNode);
19658       }
19659     }
19660
19661     // Emit a zeroed vector and insert the desired subvector on its
19662     // first half.
19663     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
19664     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
19665     return DCI.CombineTo(N, InsV);
19666   }
19667
19668   //===--------------------------------------------------------------------===//
19669   // Combine some shuffles into subvector extracts and inserts:
19670   //
19671
19672   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
19673   if (isShuffleHigh128VectorInsertLow(SVOp)) {
19674     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
19675     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
19676     return DCI.CombineTo(N, InsV);
19677   }
19678
19679   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
19680   if (isShuffleLow128VectorInsertHigh(SVOp)) {
19681     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
19682     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
19683     return DCI.CombineTo(N, InsV);
19684   }
19685
19686   return SDValue();
19687 }
19688
19689 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
19690 /// possible.
19691 ///
19692 /// This is the leaf of the recursive combinine below. When we have found some
19693 /// chain of single-use x86 shuffle instructions and accumulated the combined
19694 /// shuffle mask represented by them, this will try to pattern match that mask
19695 /// into either a single instruction if there is a special purpose instruction
19696 /// for this operation, or into a PSHUFB instruction which is a fully general
19697 /// instruction but should only be used to replace chains over a certain depth.
19698 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
19699                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
19700                                    TargetLowering::DAGCombinerInfo &DCI,
19701                                    const X86Subtarget *Subtarget) {
19702   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
19703
19704   // Find the operand that enters the chain. Note that multiple uses are OK
19705   // here, we're not going to remove the operand we find.
19706   SDValue Input = Op.getOperand(0);
19707   while (Input.getOpcode() == ISD::BITCAST)
19708     Input = Input.getOperand(0);
19709
19710   MVT VT = Input.getSimpleValueType();
19711   MVT RootVT = Root.getSimpleValueType();
19712   SDLoc DL(Root);
19713
19714   // Just remove no-op shuffle masks.
19715   if (Mask.size() == 1) {
19716     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Input),
19717                   /*AddTo*/ true);
19718     return true;
19719   }
19720
19721   // Use the float domain if the operand type is a floating point type.
19722   bool FloatDomain = VT.isFloatingPoint();
19723
19724   // For floating point shuffles, we don't have free copies in the shuffle
19725   // instructions or the ability to load as part of the instruction, so
19726   // canonicalize their shuffles to UNPCK or MOV variants.
19727   //
19728   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
19729   // vectors because it can have a load folded into it that UNPCK cannot. This
19730   // doesn't preclude something switching to the shorter encoding post-RA.
19731   //
19732   // FIXME: Should teach these routines about AVX vector widths.
19733   if (FloatDomain && VT.getSizeInBits() == 128) {
19734     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
19735       bool Lo = Mask.equals({0, 0});
19736       unsigned Shuffle;
19737       MVT ShuffleVT;
19738       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
19739       // is no slower than UNPCKLPD but has the option to fold the input operand
19740       // into even an unaligned memory load.
19741       if (Lo && Subtarget->hasSSE3()) {
19742         Shuffle = X86ISD::MOVDDUP;
19743         ShuffleVT = MVT::v2f64;
19744       } else {
19745         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
19746         // than the UNPCK variants.
19747         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
19748         ShuffleVT = MVT::v4f32;
19749       }
19750       if (Depth == 1 && Root->getOpcode() == Shuffle)
19751         return false; // Nothing to do!
19752       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19753       DCI.AddToWorklist(Op.getNode());
19754       if (Shuffle == X86ISD::MOVDDUP)
19755         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19756       else
19757         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19758       DCI.AddToWorklist(Op.getNode());
19759       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19760                     /*AddTo*/ true);
19761       return true;
19762     }
19763     if (Subtarget->hasSSE3() &&
19764         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
19765       bool Lo = Mask.equals({0, 0, 2, 2});
19766       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
19767       MVT ShuffleVT = MVT::v4f32;
19768       if (Depth == 1 && Root->getOpcode() == Shuffle)
19769         return false; // Nothing to do!
19770       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19771       DCI.AddToWorklist(Op.getNode());
19772       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19773       DCI.AddToWorklist(Op.getNode());
19774       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19775                     /*AddTo*/ true);
19776       return true;
19777     }
19778     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
19779       bool Lo = Mask.equals({0, 0, 1, 1});
19780       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19781       MVT ShuffleVT = MVT::v4f32;
19782       if (Depth == 1 && Root->getOpcode() == Shuffle)
19783         return false; // Nothing to do!
19784       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19785       DCI.AddToWorklist(Op.getNode());
19786       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19787       DCI.AddToWorklist(Op.getNode());
19788       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19789                     /*AddTo*/ true);
19790       return true;
19791     }
19792   }
19793
19794   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
19795   // variants as none of these have single-instruction variants that are
19796   // superior to the UNPCK formulation.
19797   if (!FloatDomain && VT.getSizeInBits() == 128 &&
19798       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
19799        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
19800        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
19801        Mask.equals(
19802            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
19803     bool Lo = Mask[0] == 0;
19804     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19805     if (Depth == 1 && Root->getOpcode() == Shuffle)
19806       return false; // Nothing to do!
19807     MVT ShuffleVT;
19808     switch (Mask.size()) {
19809     case 8:
19810       ShuffleVT = MVT::v8i16;
19811       break;
19812     case 16:
19813       ShuffleVT = MVT::v16i8;
19814       break;
19815     default:
19816       llvm_unreachable("Impossible mask size!");
19817     };
19818     Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19819     DCI.AddToWorklist(Op.getNode());
19820     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19821     DCI.AddToWorklist(Op.getNode());
19822     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19823                   /*AddTo*/ true);
19824     return true;
19825   }
19826
19827   // Don't try to re-form single instruction chains under any circumstances now
19828   // that we've done encoding canonicalization for them.
19829   if (Depth < 2)
19830     return false;
19831
19832   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
19833   // can replace them with a single PSHUFB instruction profitably. Intel's
19834   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
19835   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
19836   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
19837     SmallVector<SDValue, 16> PSHUFBMask;
19838     int NumBytes = VT.getSizeInBits() / 8;
19839     int Ratio = NumBytes / Mask.size();
19840     for (int i = 0; i < NumBytes; ++i) {
19841       if (Mask[i / Ratio] == SM_SentinelUndef) {
19842         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
19843         continue;
19844       }
19845       int M = Mask[i / Ratio] != SM_SentinelZero
19846                   ? Ratio * Mask[i / Ratio] + i % Ratio
19847                   : 255;
19848       PSHUFBMask.push_back(DAG.getConstant(M, MVT::i8));
19849     }
19850     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
19851     Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Input);
19852     DCI.AddToWorklist(Op.getNode());
19853     SDValue PSHUFBMaskOp =
19854         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
19855     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
19856     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
19857     DCI.AddToWorklist(Op.getNode());
19858     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19859                   /*AddTo*/ true);
19860     return true;
19861   }
19862
19863   // Failed to find any combines.
19864   return false;
19865 }
19866
19867 /// \brief Fully generic combining of x86 shuffle instructions.
19868 ///
19869 /// This should be the last combine run over the x86 shuffle instructions. Once
19870 /// they have been fully optimized, this will recursively consider all chains
19871 /// of single-use shuffle instructions, build a generic model of the cumulative
19872 /// shuffle operation, and check for simpler instructions which implement this
19873 /// operation. We use this primarily for two purposes:
19874 ///
19875 /// 1) Collapse generic shuffles to specialized single instructions when
19876 ///    equivalent. In most cases, this is just an encoding size win, but
19877 ///    sometimes we will collapse multiple generic shuffles into a single
19878 ///    special-purpose shuffle.
19879 /// 2) Look for sequences of shuffle instructions with 3 or more total
19880 ///    instructions, and replace them with the slightly more expensive SSSE3
19881 ///    PSHUFB instruction if available. We do this as the last combining step
19882 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
19883 ///    a suitable short sequence of other instructions. The PHUFB will either
19884 ///    use a register or have to read from memory and so is slightly (but only
19885 ///    slightly) more expensive than the other shuffle instructions.
19886 ///
19887 /// Because this is inherently a quadratic operation (for each shuffle in
19888 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
19889 /// This should never be an issue in practice as the shuffle lowering doesn't
19890 /// produce sequences of more than 8 instructions.
19891 ///
19892 /// FIXME: We will currently miss some cases where the redundant shuffling
19893 /// would simplify under the threshold for PSHUFB formation because of
19894 /// combine-ordering. To fix this, we should do the redundant instruction
19895 /// combining in this recursive walk.
19896 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
19897                                           ArrayRef<int> RootMask,
19898                                           int Depth, bool HasPSHUFB,
19899                                           SelectionDAG &DAG,
19900                                           TargetLowering::DAGCombinerInfo &DCI,
19901                                           const X86Subtarget *Subtarget) {
19902   // Bound the depth of our recursive combine because this is ultimately
19903   // quadratic in nature.
19904   if (Depth > 8)
19905     return false;
19906
19907   // Directly rip through bitcasts to find the underlying operand.
19908   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
19909     Op = Op.getOperand(0);
19910
19911   MVT VT = Op.getSimpleValueType();
19912   if (!VT.isVector())
19913     return false; // Bail if we hit a non-vector.
19914
19915   assert(Root.getSimpleValueType().isVector() &&
19916          "Shuffles operate on vector types!");
19917   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
19918          "Can only combine shuffles of the same vector register size.");
19919
19920   if (!isTargetShuffle(Op.getOpcode()))
19921     return false;
19922   SmallVector<int, 16> OpMask;
19923   bool IsUnary;
19924   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
19925   // We only can combine unary shuffles which we can decode the mask for.
19926   if (!HaveMask || !IsUnary)
19927     return false;
19928
19929   assert(VT.getVectorNumElements() == OpMask.size() &&
19930          "Different mask size from vector size!");
19931   assert(((RootMask.size() > OpMask.size() &&
19932            RootMask.size() % OpMask.size() == 0) ||
19933           (OpMask.size() > RootMask.size() &&
19934            OpMask.size() % RootMask.size() == 0) ||
19935           OpMask.size() == RootMask.size()) &&
19936          "The smaller number of elements must divide the larger.");
19937   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
19938   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
19939   assert(((RootRatio == 1 && OpRatio == 1) ||
19940           (RootRatio == 1) != (OpRatio == 1)) &&
19941          "Must not have a ratio for both incoming and op masks!");
19942
19943   SmallVector<int, 16> Mask;
19944   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
19945
19946   // Merge this shuffle operation's mask into our accumulated mask. Note that
19947   // this shuffle's mask will be the first applied to the input, followed by the
19948   // root mask to get us all the way to the root value arrangement. The reason
19949   // for this order is that we are recursing up the operation chain.
19950   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
19951     int RootIdx = i / RootRatio;
19952     if (RootMask[RootIdx] < 0) {
19953       // This is a zero or undef lane, we're done.
19954       Mask.push_back(RootMask[RootIdx]);
19955       continue;
19956     }
19957
19958     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
19959     int OpIdx = RootMaskedIdx / OpRatio;
19960     if (OpMask[OpIdx] < 0) {
19961       // The incoming lanes are zero or undef, it doesn't matter which ones we
19962       // are using.
19963       Mask.push_back(OpMask[OpIdx]);
19964       continue;
19965     }
19966
19967     // Ok, we have non-zero lanes, map them through.
19968     Mask.push_back(OpMask[OpIdx] * OpRatio +
19969                    RootMaskedIdx % OpRatio);
19970   }
19971
19972   // See if we can recurse into the operand to combine more things.
19973   switch (Op.getOpcode()) {
19974     case X86ISD::PSHUFB:
19975       HasPSHUFB = true;
19976     case X86ISD::PSHUFD:
19977     case X86ISD::PSHUFHW:
19978     case X86ISD::PSHUFLW:
19979       if (Op.getOperand(0).hasOneUse() &&
19980           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
19981                                         HasPSHUFB, DAG, DCI, Subtarget))
19982         return true;
19983       break;
19984
19985     case X86ISD::UNPCKL:
19986     case X86ISD::UNPCKH:
19987       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
19988       // We can't check for single use, we have to check that this shuffle is the only user.
19989       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
19990           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
19991                                         HasPSHUFB, DAG, DCI, Subtarget))
19992           return true;
19993       break;
19994   }
19995
19996   // Minor canonicalization of the accumulated shuffle mask to make it easier
19997   // to match below. All this does is detect masks with squential pairs of
19998   // elements, and shrink them to the half-width mask. It does this in a loop
19999   // so it will reduce the size of the mask to the minimal width mask which
20000   // performs an equivalent shuffle.
20001   SmallVector<int, 16> WidenedMask;
20002   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
20003     Mask = std::move(WidenedMask);
20004     WidenedMask.clear();
20005   }
20006
20007   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
20008                                 Subtarget);
20009 }
20010
20011 /// \brief Get the PSHUF-style mask from PSHUF node.
20012 ///
20013 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
20014 /// PSHUF-style masks that can be reused with such instructions.
20015 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
20016   MVT VT = N.getSimpleValueType();
20017   SmallVector<int, 4> Mask;
20018   bool IsUnary;
20019   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
20020   (void)HaveMask;
20021   assert(HaveMask);
20022
20023   // If we have more than 128-bits, only the low 128-bits of shuffle mask
20024   // matter. Check that the upper masks are repeats and remove them.
20025   if (VT.getSizeInBits() > 128) {
20026     int LaneElts = 128 / VT.getScalarSizeInBits();
20027 #ifndef NDEBUG
20028     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
20029       for (int j = 0; j < LaneElts; ++j)
20030         assert(Mask[j] == Mask[i * LaneElts + j] - LaneElts &&
20031                "Mask doesn't repeat in high 128-bit lanes!");
20032 #endif
20033     Mask.resize(LaneElts);
20034   }
20035
20036   switch (N.getOpcode()) {
20037   case X86ISD::PSHUFD:
20038     return Mask;
20039   case X86ISD::PSHUFLW:
20040     Mask.resize(4);
20041     return Mask;
20042   case X86ISD::PSHUFHW:
20043     Mask.erase(Mask.begin(), Mask.begin() + 4);
20044     for (int &M : Mask)
20045       M -= 4;
20046     return Mask;
20047   default:
20048     llvm_unreachable("No valid shuffle instruction found!");
20049   }
20050 }
20051
20052 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
20053 ///
20054 /// We walk up the chain and look for a combinable shuffle, skipping over
20055 /// shuffles that we could hoist this shuffle's transformation past without
20056 /// altering anything.
20057 static SDValue
20058 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
20059                              SelectionDAG &DAG,
20060                              TargetLowering::DAGCombinerInfo &DCI) {
20061   assert(N.getOpcode() == X86ISD::PSHUFD &&
20062          "Called with something other than an x86 128-bit half shuffle!");
20063   SDLoc DL(N);
20064
20065   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
20066   // of the shuffles in the chain so that we can form a fresh chain to replace
20067   // this one.
20068   SmallVector<SDValue, 8> Chain;
20069   SDValue V = N.getOperand(0);
20070   for (; V.hasOneUse(); V = V.getOperand(0)) {
20071     switch (V.getOpcode()) {
20072     default:
20073       return SDValue(); // Nothing combined!
20074
20075     case ISD::BITCAST:
20076       // Skip bitcasts as we always know the type for the target specific
20077       // instructions.
20078       continue;
20079
20080     case X86ISD::PSHUFD:
20081       // Found another dword shuffle.
20082       break;
20083
20084     case X86ISD::PSHUFLW:
20085       // Check that the low words (being shuffled) are the identity in the
20086       // dword shuffle, and the high words are self-contained.
20087       if (Mask[0] != 0 || Mask[1] != 1 ||
20088           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
20089         return SDValue();
20090
20091       Chain.push_back(V);
20092       continue;
20093
20094     case X86ISD::PSHUFHW:
20095       // Check that the high words (being shuffled) are the identity in the
20096       // dword shuffle, and the low words are self-contained.
20097       if (Mask[2] != 2 || Mask[3] != 3 ||
20098           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
20099         return SDValue();
20100
20101       Chain.push_back(V);
20102       continue;
20103
20104     case X86ISD::UNPCKL:
20105     case X86ISD::UNPCKH:
20106       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
20107       // shuffle into a preceding word shuffle.
20108       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
20109           V.getSimpleValueType().getScalarType() != MVT::i16)
20110         return SDValue();
20111
20112       // Search for a half-shuffle which we can combine with.
20113       unsigned CombineOp =
20114           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
20115       if (V.getOperand(0) != V.getOperand(1) ||
20116           !V->isOnlyUserOf(V.getOperand(0).getNode()))
20117         return SDValue();
20118       Chain.push_back(V);
20119       V = V.getOperand(0);
20120       do {
20121         switch (V.getOpcode()) {
20122         default:
20123           return SDValue(); // Nothing to combine.
20124
20125         case X86ISD::PSHUFLW:
20126         case X86ISD::PSHUFHW:
20127           if (V.getOpcode() == CombineOp)
20128             break;
20129
20130           Chain.push_back(V);
20131
20132           // Fallthrough!
20133         case ISD::BITCAST:
20134           V = V.getOperand(0);
20135           continue;
20136         }
20137         break;
20138       } while (V.hasOneUse());
20139       break;
20140     }
20141     // Break out of the loop if we break out of the switch.
20142     break;
20143   }
20144
20145   if (!V.hasOneUse())
20146     // We fell out of the loop without finding a viable combining instruction.
20147     return SDValue();
20148
20149   // Merge this node's mask and our incoming mask.
20150   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20151   for (int &M : Mask)
20152     M = VMask[M];
20153   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
20154                   getV4X86ShuffleImm8ForMask(Mask, DAG));
20155
20156   // Rebuild the chain around this new shuffle.
20157   while (!Chain.empty()) {
20158     SDValue W = Chain.pop_back_val();
20159
20160     if (V.getValueType() != W.getOperand(0).getValueType())
20161       V = DAG.getNode(ISD::BITCAST, DL, W.getOperand(0).getValueType(), V);
20162
20163     switch (W.getOpcode()) {
20164     default:
20165       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
20166
20167     case X86ISD::UNPCKL:
20168     case X86ISD::UNPCKH:
20169       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
20170       break;
20171
20172     case X86ISD::PSHUFD:
20173     case X86ISD::PSHUFLW:
20174     case X86ISD::PSHUFHW:
20175       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
20176       break;
20177     }
20178   }
20179   if (V.getValueType() != N.getValueType())
20180     V = DAG.getNode(ISD::BITCAST, DL, N.getValueType(), V);
20181
20182   // Return the new chain to replace N.
20183   return V;
20184 }
20185
20186 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
20187 ///
20188 /// We walk up the chain, skipping shuffles of the other half and looking
20189 /// through shuffles which switch halves trying to find a shuffle of the same
20190 /// pair of dwords.
20191 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
20192                                         SelectionDAG &DAG,
20193                                         TargetLowering::DAGCombinerInfo &DCI) {
20194   assert(
20195       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
20196       "Called with something other than an x86 128-bit half shuffle!");
20197   SDLoc DL(N);
20198   unsigned CombineOpcode = N.getOpcode();
20199
20200   // Walk up a single-use chain looking for a combinable shuffle.
20201   SDValue V = N.getOperand(0);
20202   for (; V.hasOneUse(); V = V.getOperand(0)) {
20203     switch (V.getOpcode()) {
20204     default:
20205       return false; // Nothing combined!
20206
20207     case ISD::BITCAST:
20208       // Skip bitcasts as we always know the type for the target specific
20209       // instructions.
20210       continue;
20211
20212     case X86ISD::PSHUFLW:
20213     case X86ISD::PSHUFHW:
20214       if (V.getOpcode() == CombineOpcode)
20215         break;
20216
20217       // Other-half shuffles are no-ops.
20218       continue;
20219     }
20220     // Break out of the loop if we break out of the switch.
20221     break;
20222   }
20223
20224   if (!V.hasOneUse())
20225     // We fell out of the loop without finding a viable combining instruction.
20226     return false;
20227
20228   // Combine away the bottom node as its shuffle will be accumulated into
20229   // a preceding shuffle.
20230   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20231
20232   // Record the old value.
20233   SDValue Old = V;
20234
20235   // Merge this node's mask and our incoming mask (adjusted to account for all
20236   // the pshufd instructions encountered).
20237   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20238   for (int &M : Mask)
20239     M = VMask[M];
20240   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
20241                   getV4X86ShuffleImm8ForMask(Mask, DAG));
20242
20243   // Check that the shuffles didn't cancel each other out. If not, we need to
20244   // combine to the new one.
20245   if (Old != V)
20246     // Replace the combinable shuffle with the combined one, updating all users
20247     // so that we re-evaluate the chain here.
20248     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
20249
20250   return true;
20251 }
20252
20253 /// \brief Try to combine x86 target specific shuffles.
20254 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
20255                                            TargetLowering::DAGCombinerInfo &DCI,
20256                                            const X86Subtarget *Subtarget) {
20257   SDLoc DL(N);
20258   MVT VT = N.getSimpleValueType();
20259   SmallVector<int, 4> Mask;
20260
20261   switch (N.getOpcode()) {
20262   case X86ISD::PSHUFD:
20263   case X86ISD::PSHUFLW:
20264   case X86ISD::PSHUFHW:
20265     Mask = getPSHUFShuffleMask(N);
20266     assert(Mask.size() == 4);
20267     break;
20268   default:
20269     return SDValue();
20270   }
20271
20272   // Nuke no-op shuffles that show up after combining.
20273   if (isNoopShuffleMask(Mask))
20274     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
20275
20276   // Look for simplifications involving one or two shuffle instructions.
20277   SDValue V = N.getOperand(0);
20278   switch (N.getOpcode()) {
20279   default:
20280     break;
20281   case X86ISD::PSHUFLW:
20282   case X86ISD::PSHUFHW:
20283     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
20284
20285     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
20286       return SDValue(); // We combined away this shuffle, so we're done.
20287
20288     // See if this reduces to a PSHUFD which is no more expensive and can
20289     // combine with more operations. Note that it has to at least flip the
20290     // dwords as otherwise it would have been removed as a no-op.
20291     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
20292       int DMask[] = {0, 1, 2, 3};
20293       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
20294       DMask[DOffset + 0] = DOffset + 1;
20295       DMask[DOffset + 1] = DOffset + 0;
20296       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
20297       V = DAG.getNode(ISD::BITCAST, DL, DVT, V);
20298       DCI.AddToWorklist(V.getNode());
20299       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
20300                       getV4X86ShuffleImm8ForMask(DMask, DAG));
20301       DCI.AddToWorklist(V.getNode());
20302       return DAG.getNode(ISD::BITCAST, DL, VT, V);
20303     }
20304
20305     // Look for shuffle patterns which can be implemented as a single unpack.
20306     // FIXME: This doesn't handle the location of the PSHUFD generically, and
20307     // only works when we have a PSHUFD followed by two half-shuffles.
20308     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
20309         (V.getOpcode() == X86ISD::PSHUFLW ||
20310          V.getOpcode() == X86ISD::PSHUFHW) &&
20311         V.getOpcode() != N.getOpcode() &&
20312         V.hasOneUse()) {
20313       SDValue D = V.getOperand(0);
20314       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
20315         D = D.getOperand(0);
20316       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
20317         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
20318         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
20319         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20320         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
20321         int WordMask[8];
20322         for (int i = 0; i < 4; ++i) {
20323           WordMask[i + NOffset] = Mask[i] + NOffset;
20324           WordMask[i + VOffset] = VMask[i] + VOffset;
20325         }
20326         // Map the word mask through the DWord mask.
20327         int MappedMask[8];
20328         for (int i = 0; i < 8; ++i)
20329           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
20330         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
20331             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
20332           // We can replace all three shuffles with an unpack.
20333           V = DAG.getNode(ISD::BITCAST, DL, VT, D.getOperand(0));
20334           DCI.AddToWorklist(V.getNode());
20335           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
20336                                                 : X86ISD::UNPCKH,
20337                              DL, VT, V, V);
20338         }
20339       }
20340     }
20341
20342     break;
20343
20344   case X86ISD::PSHUFD:
20345     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
20346       return NewN;
20347
20348     break;
20349   }
20350
20351   return SDValue();
20352 }
20353
20354 /// \brief Try to combine a shuffle into a target-specific add-sub node.
20355 ///
20356 /// We combine this directly on the abstract vector shuffle nodes so it is
20357 /// easier to generically match. We also insert dummy vector shuffle nodes for
20358 /// the operands which explicitly discard the lanes which are unused by this
20359 /// operation to try to flow through the rest of the combiner the fact that
20360 /// they're unused.
20361 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
20362   SDLoc DL(N);
20363   EVT VT = N->getValueType(0);
20364
20365   // We only handle target-independent shuffles.
20366   // FIXME: It would be easy and harmless to use the target shuffle mask
20367   // extraction tool to support more.
20368   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
20369     return SDValue();
20370
20371   auto *SVN = cast<ShuffleVectorSDNode>(N);
20372   ArrayRef<int> Mask = SVN->getMask();
20373   SDValue V1 = N->getOperand(0);
20374   SDValue V2 = N->getOperand(1);
20375
20376   // We require the first shuffle operand to be the SUB node, and the second to
20377   // be the ADD node.
20378   // FIXME: We should support the commuted patterns.
20379   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
20380     return SDValue();
20381
20382   // If there are other uses of these operations we can't fold them.
20383   if (!V1->hasOneUse() || !V2->hasOneUse())
20384     return SDValue();
20385
20386   // Ensure that both operations have the same operands. Note that we can
20387   // commute the FADD operands.
20388   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
20389   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
20390       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
20391     return SDValue();
20392
20393   // We're looking for blends between FADD and FSUB nodes. We insist on these
20394   // nodes being lined up in a specific expected pattern.
20395   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
20396         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
20397         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
20398     return SDValue();
20399
20400   // Only specific types are legal at this point, assert so we notice if and
20401   // when these change.
20402   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
20403           VT == MVT::v4f64) &&
20404          "Unknown vector type encountered!");
20405
20406   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
20407 }
20408
20409 /// PerformShuffleCombine - Performs several different shuffle combines.
20410 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
20411                                      TargetLowering::DAGCombinerInfo &DCI,
20412                                      const X86Subtarget *Subtarget) {
20413   SDLoc dl(N);
20414   SDValue N0 = N->getOperand(0);
20415   SDValue N1 = N->getOperand(1);
20416   EVT VT = N->getValueType(0);
20417
20418   // Don't create instructions with illegal types after legalize types has run.
20419   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20420   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
20421     return SDValue();
20422
20423   // If we have legalized the vector types, look for blends of FADD and FSUB
20424   // nodes that we can fuse into an ADDSUB node.
20425   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
20426     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
20427       return AddSub;
20428
20429   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
20430   if (Subtarget->hasFp256() && VT.is256BitVector() &&
20431       N->getOpcode() == ISD::VECTOR_SHUFFLE)
20432     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
20433
20434   // During Type Legalization, when promoting illegal vector types,
20435   // the backend might introduce new shuffle dag nodes and bitcasts.
20436   //
20437   // This code performs the following transformation:
20438   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
20439   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
20440   //
20441   // We do this only if both the bitcast and the BINOP dag nodes have
20442   // one use. Also, perform this transformation only if the new binary
20443   // operation is legal. This is to avoid introducing dag nodes that
20444   // potentially need to be further expanded (or custom lowered) into a
20445   // less optimal sequence of dag nodes.
20446   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
20447       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
20448       N0.getOpcode() == ISD::BITCAST) {
20449     SDValue BC0 = N0.getOperand(0);
20450     EVT SVT = BC0.getValueType();
20451     unsigned Opcode = BC0.getOpcode();
20452     unsigned NumElts = VT.getVectorNumElements();
20453
20454     if (BC0.hasOneUse() && SVT.isVector() &&
20455         SVT.getVectorNumElements() * 2 == NumElts &&
20456         TLI.isOperationLegal(Opcode, VT)) {
20457       bool CanFold = false;
20458       switch (Opcode) {
20459       default : break;
20460       case ISD::ADD :
20461       case ISD::FADD :
20462       case ISD::SUB :
20463       case ISD::FSUB :
20464       case ISD::MUL :
20465       case ISD::FMUL :
20466         CanFold = true;
20467       }
20468
20469       unsigned SVTNumElts = SVT.getVectorNumElements();
20470       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20471       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
20472         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
20473       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
20474         CanFold = SVOp->getMaskElt(i) < 0;
20475
20476       if (CanFold) {
20477         SDValue BC00 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(0));
20478         SDValue BC01 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(1));
20479         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
20480         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
20481       }
20482     }
20483   }
20484
20485   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
20486   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
20487   // consecutive, non-overlapping, and in the right order.
20488   SmallVector<SDValue, 16> Elts;
20489   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
20490     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
20491
20492   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
20493   if (LD.getNode())
20494     return LD;
20495
20496   if (isTargetShuffle(N->getOpcode())) {
20497     SDValue Shuffle =
20498         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
20499     if (Shuffle.getNode())
20500       return Shuffle;
20501
20502     // Try recursively combining arbitrary sequences of x86 shuffle
20503     // instructions into higher-order shuffles. We do this after combining
20504     // specific PSHUF instruction sequences into their minimal form so that we
20505     // can evaluate how many specialized shuffle instructions are involved in
20506     // a particular chain.
20507     SmallVector<int, 1> NonceMask; // Just a placeholder.
20508     NonceMask.push_back(0);
20509     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
20510                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
20511                                       DCI, Subtarget))
20512       return SDValue(); // This routine will use CombineTo to replace N.
20513   }
20514
20515   return SDValue();
20516 }
20517
20518 /// PerformTruncateCombine - Converts truncate operation to
20519 /// a sequence of vector shuffle operations.
20520 /// It is possible when we truncate 256-bit vector to 128-bit vector
20521 static SDValue PerformTruncateCombine(SDNode *N, SelectionDAG &DAG,
20522                                       TargetLowering::DAGCombinerInfo &DCI,
20523                                       const X86Subtarget *Subtarget)  {
20524   return SDValue();
20525 }
20526
20527 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
20528 /// specific shuffle of a load can be folded into a single element load.
20529 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
20530 /// shuffles have been custom lowered so we need to handle those here.
20531 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
20532                                          TargetLowering::DAGCombinerInfo &DCI) {
20533   if (DCI.isBeforeLegalizeOps())
20534     return SDValue();
20535
20536   SDValue InVec = N->getOperand(0);
20537   SDValue EltNo = N->getOperand(1);
20538
20539   if (!isa<ConstantSDNode>(EltNo))
20540     return SDValue();
20541
20542   EVT OriginalVT = InVec.getValueType();
20543
20544   if (InVec.getOpcode() == ISD::BITCAST) {
20545     // Don't duplicate a load with other uses.
20546     if (!InVec.hasOneUse())
20547       return SDValue();
20548     EVT BCVT = InVec.getOperand(0).getValueType();
20549     if (BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
20550       return SDValue();
20551     InVec = InVec.getOperand(0);
20552   }
20553
20554   EVT CurrentVT = InVec.getValueType();
20555
20556   if (!isTargetShuffle(InVec.getOpcode()))
20557     return SDValue();
20558
20559   // Don't duplicate a load with other uses.
20560   if (!InVec.hasOneUse())
20561     return SDValue();
20562
20563   SmallVector<int, 16> ShuffleMask;
20564   bool UnaryShuffle;
20565   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
20566                             ShuffleMask, UnaryShuffle))
20567     return SDValue();
20568
20569   // Select the input vector, guarding against out of range extract vector.
20570   unsigned NumElems = CurrentVT.getVectorNumElements();
20571   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
20572   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
20573   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
20574                                          : InVec.getOperand(1);
20575
20576   // If inputs to shuffle are the same for both ops, then allow 2 uses
20577   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
20578                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
20579
20580   if (LdNode.getOpcode() == ISD::BITCAST) {
20581     // Don't duplicate a load with other uses.
20582     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
20583       return SDValue();
20584
20585     AllowedUses = 1; // only allow 1 load use if we have a bitcast
20586     LdNode = LdNode.getOperand(0);
20587   }
20588
20589   if (!ISD::isNormalLoad(LdNode.getNode()))
20590     return SDValue();
20591
20592   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
20593
20594   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
20595     return SDValue();
20596
20597   EVT EltVT = N->getValueType(0);
20598   // If there's a bitcast before the shuffle, check if the load type and
20599   // alignment is valid.
20600   unsigned Align = LN0->getAlignment();
20601   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20602   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
20603       EltVT.getTypeForEVT(*DAG.getContext()));
20604
20605   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
20606     return SDValue();
20607
20608   // All checks match so transform back to vector_shuffle so that DAG combiner
20609   // can finish the job
20610   SDLoc dl(N);
20611
20612   // Create shuffle node taking into account the case that its a unary shuffle
20613   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
20614                                    : InVec.getOperand(1);
20615   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
20616                                  InVec.getOperand(0), Shuffle,
20617                                  &ShuffleMask[0]);
20618   Shuffle = DAG.getNode(ISD::BITCAST, dl, OriginalVT, Shuffle);
20619   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
20620                      EltNo);
20621 }
20622
20623 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
20624 /// special and don't usually play with other vector types, it's better to
20625 /// handle them early to be sure we emit efficient code by avoiding
20626 /// store-load conversions.
20627 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
20628   if (N->getValueType(0) != MVT::x86mmx ||
20629       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
20630       N->getOperand(0)->getValueType(0) != MVT::v2i32)
20631     return SDValue();
20632
20633   SDValue V = N->getOperand(0);
20634   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
20635   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
20636     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
20637                        N->getValueType(0), V.getOperand(0));
20638
20639   return SDValue();
20640 }
20641
20642 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
20643 /// generation and convert it from being a bunch of shuffles and extracts
20644 /// into a somewhat faster sequence. For i686, the best sequence is apparently
20645 /// storing the value and loading scalars back, while for x64 we should
20646 /// use 64-bit extracts and shifts.
20647 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
20648                                          TargetLowering::DAGCombinerInfo &DCI) {
20649   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
20650   if (NewOp.getNode())
20651     return NewOp;
20652
20653   SDValue InputVector = N->getOperand(0);
20654
20655   // Detect mmx to i32 conversion through a v2i32 elt extract.
20656   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
20657       N->getValueType(0) == MVT::i32 &&
20658       InputVector.getValueType() == MVT::v2i32) {
20659
20660     // The bitcast source is a direct mmx result.
20661     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
20662     if (MMXSrc.getValueType() == MVT::x86mmx)
20663       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20664                          N->getValueType(0),
20665                          InputVector.getNode()->getOperand(0));
20666
20667     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
20668     SDValue MMXSrcOp = MMXSrc.getOperand(0);
20669     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
20670         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
20671         MMXSrcOp.getOpcode() == ISD::BITCAST &&
20672         MMXSrcOp.getValueType() == MVT::v1i64 &&
20673         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
20674       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20675                          N->getValueType(0),
20676                          MMXSrcOp.getOperand(0));
20677   }
20678
20679   // Only operate on vectors of 4 elements, where the alternative shuffling
20680   // gets to be more expensive.
20681   if (InputVector.getValueType() != MVT::v4i32)
20682     return SDValue();
20683
20684   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
20685   // single use which is a sign-extend or zero-extend, and all elements are
20686   // used.
20687   SmallVector<SDNode *, 4> Uses;
20688   unsigned ExtractedElements = 0;
20689   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
20690        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
20691     if (UI.getUse().getResNo() != InputVector.getResNo())
20692       return SDValue();
20693
20694     SDNode *Extract = *UI;
20695     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
20696       return SDValue();
20697
20698     if (Extract->getValueType(0) != MVT::i32)
20699       return SDValue();
20700     if (!Extract->hasOneUse())
20701       return SDValue();
20702     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
20703         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
20704       return SDValue();
20705     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
20706       return SDValue();
20707
20708     // Record which element was extracted.
20709     ExtractedElements |=
20710       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
20711
20712     Uses.push_back(Extract);
20713   }
20714
20715   // If not all the elements were used, this may not be worthwhile.
20716   if (ExtractedElements != 15)
20717     return SDValue();
20718
20719   // Ok, we've now decided to do the transformation.
20720   // If 64-bit shifts are legal, use the extract-shift sequence,
20721   // otherwise bounce the vector off the cache.
20722   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20723   SDValue Vals[4];
20724   SDLoc dl(InputVector);
20725
20726   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
20727     SDValue Cst = DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, InputVector);
20728     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
20729     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20730       DAG.getConstant(0, VecIdxTy));
20731     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20732       DAG.getConstant(1, VecIdxTy));
20733
20734     SDValue ShAmt = DAG.getConstant(32,
20735       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
20736     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
20737     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20738       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
20739     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
20740     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20741       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
20742   } else {
20743     // Store the value to a temporary stack slot.
20744     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
20745     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
20746       MachinePointerInfo(), false, false, 0);
20747
20748     EVT ElementType = InputVector.getValueType().getVectorElementType();
20749     unsigned EltSize = ElementType.getSizeInBits() / 8;
20750
20751     // Replace each use (extract) with a load of the appropriate element.
20752     for (unsigned i = 0; i < 4; ++i) {
20753       uint64_t Offset = EltSize * i;
20754       SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
20755
20756       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
20757                                        StackPtr, OffsetVal);
20758
20759       // Load the scalar.
20760       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
20761                             ScalarAddr, MachinePointerInfo(),
20762                             false, false, false, 0);
20763
20764     }
20765   }
20766
20767   // Replace the extracts
20768   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
20769     UE = Uses.end(); UI != UE; ++UI) {
20770     SDNode *Extract = *UI;
20771
20772     SDValue Idx = Extract->getOperand(1);
20773     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
20774     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
20775   }
20776
20777   // The replacement was made in place; don't return anything.
20778   return SDValue();
20779 }
20780
20781 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
20782 static std::pair<unsigned, bool>
20783 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
20784                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
20785   if (!VT.isVector())
20786     return std::make_pair(0, false);
20787
20788   bool NeedSplit = false;
20789   switch (VT.getSimpleVT().SimpleTy) {
20790   default: return std::make_pair(0, false);
20791   case MVT::v4i64:
20792   case MVT::v2i64:
20793     if (!Subtarget->hasVLX())
20794       return std::make_pair(0, false);
20795     break;
20796   case MVT::v64i8:
20797   case MVT::v32i16:
20798     if (!Subtarget->hasBWI())
20799       return std::make_pair(0, false);
20800     break;
20801   case MVT::v16i32:
20802   case MVT::v8i64:
20803     if (!Subtarget->hasAVX512())
20804       return std::make_pair(0, false);
20805     break;
20806   case MVT::v32i8:
20807   case MVT::v16i16:
20808   case MVT::v8i32:
20809     if (!Subtarget->hasAVX2())
20810       NeedSplit = true;
20811     if (!Subtarget->hasAVX())
20812       return std::make_pair(0, false);
20813     break;
20814   case MVT::v16i8:
20815   case MVT::v8i16:
20816   case MVT::v4i32:
20817     if (!Subtarget->hasSSE2())
20818       return std::make_pair(0, false);
20819   }
20820
20821   // SSE2 has only a small subset of the operations.
20822   bool hasUnsigned = Subtarget->hasSSE41() ||
20823                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
20824   bool hasSigned = Subtarget->hasSSE41() ||
20825                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
20826
20827   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20828
20829   unsigned Opc = 0;
20830   // Check for x CC y ? x : y.
20831   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20832       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20833     switch (CC) {
20834     default: break;
20835     case ISD::SETULT:
20836     case ISD::SETULE:
20837       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20838     case ISD::SETUGT:
20839     case ISD::SETUGE:
20840       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20841     case ISD::SETLT:
20842     case ISD::SETLE:
20843       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20844     case ISD::SETGT:
20845     case ISD::SETGE:
20846       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20847     }
20848   // Check for x CC y ? y : x -- a min/max with reversed arms.
20849   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
20850              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
20851     switch (CC) {
20852     default: break;
20853     case ISD::SETULT:
20854     case ISD::SETULE:
20855       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20856     case ISD::SETUGT:
20857     case ISD::SETUGE:
20858       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20859     case ISD::SETLT:
20860     case ISD::SETLE:
20861       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20862     case ISD::SETGT:
20863     case ISD::SETGE:
20864       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20865     }
20866   }
20867
20868   return std::make_pair(Opc, NeedSplit);
20869 }
20870
20871 static SDValue
20872 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
20873                                       const X86Subtarget *Subtarget) {
20874   SDLoc dl(N);
20875   SDValue Cond = N->getOperand(0);
20876   SDValue LHS = N->getOperand(1);
20877   SDValue RHS = N->getOperand(2);
20878
20879   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
20880     SDValue CondSrc = Cond->getOperand(0);
20881     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
20882       Cond = CondSrc->getOperand(0);
20883   }
20884
20885   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
20886     return SDValue();
20887
20888   // A vselect where all conditions and data are constants can be optimized into
20889   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
20890   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
20891       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
20892     return SDValue();
20893
20894   unsigned MaskValue = 0;
20895   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
20896     return SDValue();
20897
20898   MVT VT = N->getSimpleValueType(0);
20899   unsigned NumElems = VT.getVectorNumElements();
20900   SmallVector<int, 8> ShuffleMask(NumElems, -1);
20901   for (unsigned i = 0; i < NumElems; ++i) {
20902     // Be sure we emit undef where we can.
20903     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
20904       ShuffleMask[i] = -1;
20905     else
20906       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
20907   }
20908
20909   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20910   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
20911     return SDValue();
20912   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
20913 }
20914
20915 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
20916 /// nodes.
20917 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
20918                                     TargetLowering::DAGCombinerInfo &DCI,
20919                                     const X86Subtarget *Subtarget) {
20920   SDLoc DL(N);
20921   SDValue Cond = N->getOperand(0);
20922   // Get the LHS/RHS of the select.
20923   SDValue LHS = N->getOperand(1);
20924   SDValue RHS = N->getOperand(2);
20925   EVT VT = LHS.getValueType();
20926   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20927
20928   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
20929   // instructions match the semantics of the common C idiom x<y?x:y but not
20930   // x<=y?x:y, because of how they handle negative zero (which can be
20931   // ignored in unsafe-math mode).
20932   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
20933   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
20934       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
20935       (Subtarget->hasSSE2() ||
20936        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
20937     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20938
20939     unsigned Opcode = 0;
20940     // Check for x CC y ? x : y.
20941     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20942         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20943       switch (CC) {
20944       default: break;
20945       case ISD::SETULT:
20946         // Converting this to a min would handle NaNs incorrectly, and swapping
20947         // the operands would cause it to handle comparisons between positive
20948         // and negative zero incorrectly.
20949         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
20950           if (!DAG.getTarget().Options.UnsafeFPMath &&
20951               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
20952             break;
20953           std::swap(LHS, RHS);
20954         }
20955         Opcode = X86ISD::FMIN;
20956         break;
20957       case ISD::SETOLE:
20958         // Converting this to a min would handle comparisons between positive
20959         // and negative zero incorrectly.
20960         if (!DAG.getTarget().Options.UnsafeFPMath &&
20961             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
20962           break;
20963         Opcode = X86ISD::FMIN;
20964         break;
20965       case ISD::SETULE:
20966         // Converting this to a min would handle both negative zeros and NaNs
20967         // incorrectly, but we can swap the operands to fix both.
20968         std::swap(LHS, RHS);
20969       case ISD::SETOLT:
20970       case ISD::SETLT:
20971       case ISD::SETLE:
20972         Opcode = X86ISD::FMIN;
20973         break;
20974
20975       case ISD::SETOGE:
20976         // Converting this to a max would handle comparisons between positive
20977         // and negative zero incorrectly.
20978         if (!DAG.getTarget().Options.UnsafeFPMath &&
20979             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
20980           break;
20981         Opcode = X86ISD::FMAX;
20982         break;
20983       case ISD::SETUGT:
20984         // Converting this to a max would handle NaNs incorrectly, and swapping
20985         // the operands would cause it to handle comparisons between positive
20986         // and negative zero incorrectly.
20987         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
20988           if (!DAG.getTarget().Options.UnsafeFPMath &&
20989               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
20990             break;
20991           std::swap(LHS, RHS);
20992         }
20993         Opcode = X86ISD::FMAX;
20994         break;
20995       case ISD::SETUGE:
20996         // Converting this to a max would handle both negative zeros and NaNs
20997         // incorrectly, but we can swap the operands to fix both.
20998         std::swap(LHS, RHS);
20999       case ISD::SETOGT:
21000       case ISD::SETGT:
21001       case ISD::SETGE:
21002         Opcode = X86ISD::FMAX;
21003         break;
21004       }
21005     // Check for x CC y ? y : x -- a min/max with reversed arms.
21006     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
21007                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
21008       switch (CC) {
21009       default: break;
21010       case ISD::SETOGE:
21011         // Converting this to a min would handle comparisons between positive
21012         // and negative zero incorrectly, and swapping the operands would
21013         // cause it to handle NaNs incorrectly.
21014         if (!DAG.getTarget().Options.UnsafeFPMath &&
21015             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
21016           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21017             break;
21018           std::swap(LHS, RHS);
21019         }
21020         Opcode = X86ISD::FMIN;
21021         break;
21022       case ISD::SETUGT:
21023         // Converting this to a min would handle NaNs incorrectly.
21024         if (!DAG.getTarget().Options.UnsafeFPMath &&
21025             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
21026           break;
21027         Opcode = X86ISD::FMIN;
21028         break;
21029       case ISD::SETUGE:
21030         // Converting this to a min would handle both negative zeros and NaNs
21031         // incorrectly, but we can swap the operands to fix both.
21032         std::swap(LHS, RHS);
21033       case ISD::SETOGT:
21034       case ISD::SETGT:
21035       case ISD::SETGE:
21036         Opcode = X86ISD::FMIN;
21037         break;
21038
21039       case ISD::SETULT:
21040         // Converting this to a max would handle NaNs incorrectly.
21041         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21042           break;
21043         Opcode = X86ISD::FMAX;
21044         break;
21045       case ISD::SETOLE:
21046         // Converting this to a max would handle comparisons between positive
21047         // and negative zero incorrectly, and swapping the operands would
21048         // cause it to handle NaNs incorrectly.
21049         if (!DAG.getTarget().Options.UnsafeFPMath &&
21050             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
21051           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
21052             break;
21053           std::swap(LHS, RHS);
21054         }
21055         Opcode = X86ISD::FMAX;
21056         break;
21057       case ISD::SETULE:
21058         // Converting this to a max would handle both negative zeros and NaNs
21059         // incorrectly, but we can swap the operands to fix both.
21060         std::swap(LHS, RHS);
21061       case ISD::SETOLT:
21062       case ISD::SETLT:
21063       case ISD::SETLE:
21064         Opcode = X86ISD::FMAX;
21065         break;
21066       }
21067     }
21068
21069     if (Opcode)
21070       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
21071   }
21072
21073   EVT CondVT = Cond.getValueType();
21074   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
21075       CondVT.getVectorElementType() == MVT::i1) {
21076     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
21077     // lowering on KNL. In this case we convert it to
21078     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
21079     // The same situation for all 128 and 256-bit vectors of i8 and i16.
21080     // Since SKX these selects have a proper lowering.
21081     EVT OpVT = LHS.getValueType();
21082     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
21083         (OpVT.getVectorElementType() == MVT::i8 ||
21084          OpVT.getVectorElementType() == MVT::i16) &&
21085         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
21086       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
21087       DCI.AddToWorklist(Cond.getNode());
21088       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
21089     }
21090   }
21091   // If this is a select between two integer constants, try to do some
21092   // optimizations.
21093   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
21094     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
21095       // Don't do this for crazy integer types.
21096       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
21097         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
21098         // so that TrueC (the true value) is larger than FalseC.
21099         bool NeedsCondInvert = false;
21100
21101         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
21102             // Efficiently invertible.
21103             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
21104              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
21105               isa<ConstantSDNode>(Cond.getOperand(1))))) {
21106           NeedsCondInvert = true;
21107           std::swap(TrueC, FalseC);
21108         }
21109
21110         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
21111         if (FalseC->getAPIntValue() == 0 &&
21112             TrueC->getAPIntValue().isPowerOf2()) {
21113           if (NeedsCondInvert) // Invert the condition if needed.
21114             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21115                                DAG.getConstant(1, Cond.getValueType()));
21116
21117           // Zero extend the condition if needed.
21118           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
21119
21120           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21121           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
21122                              DAG.getConstant(ShAmt, MVT::i8));
21123         }
21124
21125         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
21126         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21127           if (NeedsCondInvert) // Invert the condition if needed.
21128             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21129                                DAG.getConstant(1, Cond.getValueType()));
21130
21131           // Zero extend the condition if needed.
21132           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21133                              FalseC->getValueType(0), Cond);
21134           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21135                              SDValue(FalseC, 0));
21136         }
21137
21138         // Optimize cases that will turn into an LEA instruction.  This requires
21139         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21140         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21141           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21142           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21143
21144           bool isFastMultiplier = false;
21145           if (Diff < 10) {
21146             switch ((unsigned char)Diff) {
21147               default: break;
21148               case 1:  // result = add base, cond
21149               case 2:  // result = lea base(    , cond*2)
21150               case 3:  // result = lea base(cond, cond*2)
21151               case 4:  // result = lea base(    , cond*4)
21152               case 5:  // result = lea base(cond, cond*4)
21153               case 8:  // result = lea base(    , cond*8)
21154               case 9:  // result = lea base(cond, cond*8)
21155                 isFastMultiplier = true;
21156                 break;
21157             }
21158           }
21159
21160           if (isFastMultiplier) {
21161             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21162             if (NeedsCondInvert) // Invert the condition if needed.
21163               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
21164                                  DAG.getConstant(1, Cond.getValueType()));
21165
21166             // Zero extend the condition if needed.
21167             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21168                                Cond);
21169             // Scale the condition by the difference.
21170             if (Diff != 1)
21171               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21172                                  DAG.getConstant(Diff, Cond.getValueType()));
21173
21174             // Add the base if non-zero.
21175             if (FalseC->getAPIntValue() != 0)
21176               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21177                                  SDValue(FalseC, 0));
21178             return Cond;
21179           }
21180         }
21181       }
21182   }
21183
21184   // Canonicalize max and min:
21185   // (x > y) ? x : y -> (x >= y) ? x : y
21186   // (x < y) ? x : y -> (x <= y) ? x : y
21187   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
21188   // the need for an extra compare
21189   // against zero. e.g.
21190   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
21191   // subl   %esi, %edi
21192   // testl  %edi, %edi
21193   // movl   $0, %eax
21194   // cmovgl %edi, %eax
21195   // =>
21196   // xorl   %eax, %eax
21197   // subl   %esi, $edi
21198   // cmovsl %eax, %edi
21199   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
21200       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
21201       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
21202     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21203     switch (CC) {
21204     default: break;
21205     case ISD::SETLT:
21206     case ISD::SETGT: {
21207       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
21208       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
21209                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
21210       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
21211     }
21212     }
21213   }
21214
21215   // Early exit check
21216   if (!TLI.isTypeLegal(VT))
21217     return SDValue();
21218
21219   // Match VSELECTs into subs with unsigned saturation.
21220   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
21221       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
21222       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
21223        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
21224     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
21225
21226     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
21227     // left side invert the predicate to simplify logic below.
21228     SDValue Other;
21229     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
21230       Other = RHS;
21231       CC = ISD::getSetCCInverse(CC, true);
21232     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
21233       Other = LHS;
21234     }
21235
21236     if (Other.getNode() && Other->getNumOperands() == 2 &&
21237         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
21238       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
21239       SDValue CondRHS = Cond->getOperand(1);
21240
21241       // Look for a general sub with unsigned saturation first.
21242       // x >= y ? x-y : 0 --> subus x, y
21243       // x >  y ? x-y : 0 --> subus x, y
21244       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
21245           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
21246         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
21247
21248       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
21249         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
21250           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
21251             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
21252               // If the RHS is a constant we have to reverse the const
21253               // canonicalization.
21254               // x > C-1 ? x+-C : 0 --> subus x, C
21255               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
21256                   CondRHSConst->getAPIntValue() ==
21257                       (-OpRHSConst->getAPIntValue() - 1))
21258                 return DAG.getNode(
21259                     X86ISD::SUBUS, DL, VT, OpLHS,
21260                     DAG.getConstant(-OpRHSConst->getAPIntValue(), VT));
21261
21262           // Another special case: If C was a sign bit, the sub has been
21263           // canonicalized into a xor.
21264           // FIXME: Would it be better to use computeKnownBits to determine
21265           //        whether it's safe to decanonicalize the xor?
21266           // x s< 0 ? x^C : 0 --> subus x, C
21267           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
21268               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
21269               OpRHSConst->getAPIntValue().isSignBit())
21270             // Note that we have to rebuild the RHS constant here to ensure we
21271             // don't rely on particular values of undef lanes.
21272             return DAG.getNode(
21273                 X86ISD::SUBUS, DL, VT, OpLHS,
21274                 DAG.getConstant(OpRHSConst->getAPIntValue(), VT));
21275         }
21276     }
21277   }
21278
21279   // Try to match a min/max vector operation.
21280   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
21281     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
21282     unsigned Opc = ret.first;
21283     bool NeedSplit = ret.second;
21284
21285     if (Opc && NeedSplit) {
21286       unsigned NumElems = VT.getVectorNumElements();
21287       // Extract the LHS vectors
21288       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
21289       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
21290
21291       // Extract the RHS vectors
21292       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
21293       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
21294
21295       // Create min/max for each subvector
21296       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
21297       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
21298
21299       // Merge the result
21300       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
21301     } else if (Opc)
21302       return DAG.getNode(Opc, DL, VT, LHS, RHS);
21303   }
21304
21305   // Simplify vector selection if condition value type matches vselect
21306   // operand type
21307   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
21308     assert(Cond.getValueType().isVector() &&
21309            "vector select expects a vector selector!");
21310
21311     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
21312     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
21313
21314     // Try invert the condition if true value is not all 1s and false value
21315     // is not all 0s.
21316     if (!TValIsAllOnes && !FValIsAllZeros &&
21317         // Check if the selector will be produced by CMPP*/PCMP*
21318         Cond.getOpcode() == ISD::SETCC &&
21319         // Check if SETCC has already been promoted
21320         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
21321       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
21322       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
21323
21324       if (TValIsAllZeros || FValIsAllOnes) {
21325         SDValue CC = Cond.getOperand(2);
21326         ISD::CondCode NewCC =
21327           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
21328                                Cond.getOperand(0).getValueType().isInteger());
21329         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
21330         std::swap(LHS, RHS);
21331         TValIsAllOnes = FValIsAllOnes;
21332         FValIsAllZeros = TValIsAllZeros;
21333       }
21334     }
21335
21336     if (TValIsAllOnes || FValIsAllZeros) {
21337       SDValue Ret;
21338
21339       if (TValIsAllOnes && FValIsAllZeros)
21340         Ret = Cond;
21341       else if (TValIsAllOnes)
21342         Ret = DAG.getNode(ISD::OR, DL, CondVT, Cond,
21343                           DAG.getNode(ISD::BITCAST, DL, CondVT, RHS));
21344       else if (FValIsAllZeros)
21345         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
21346                           DAG.getNode(ISD::BITCAST, DL, CondVT, LHS));
21347
21348       return DAG.getNode(ISD::BITCAST, DL, VT, Ret);
21349     }
21350   }
21351
21352   // We should generate an X86ISD::BLENDI from a vselect if its argument
21353   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
21354   // constants. This specific pattern gets generated when we split a
21355   // selector for a 512 bit vector in a machine without AVX512 (but with
21356   // 256-bit vectors), during legalization:
21357   //
21358   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
21359   //
21360   // Iff we find this pattern and the build_vectors are built from
21361   // constants, we translate the vselect into a shuffle_vector that we
21362   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
21363   if ((N->getOpcode() == ISD::VSELECT ||
21364        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
21365       !DCI.isBeforeLegalize()) {
21366     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
21367     if (Shuffle.getNode())
21368       return Shuffle;
21369   }
21370
21371   // If this is a *dynamic* select (non-constant condition) and we can match
21372   // this node with one of the variable blend instructions, restructure the
21373   // condition so that the blends can use the high bit of each element and use
21374   // SimplifyDemandedBits to simplify the condition operand.
21375   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
21376       !DCI.isBeforeLegalize() &&
21377       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
21378     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
21379
21380     // Don't optimize vector selects that map to mask-registers.
21381     if (BitWidth == 1)
21382       return SDValue();
21383
21384     // We can only handle the cases where VSELECT is directly legal on the
21385     // subtarget. We custom lower VSELECT nodes with constant conditions and
21386     // this makes it hard to see whether a dynamic VSELECT will correctly
21387     // lower, so we both check the operation's status and explicitly handle the
21388     // cases where a *dynamic* blend will fail even though a constant-condition
21389     // blend could be custom lowered.
21390     // FIXME: We should find a better way to handle this class of problems.
21391     // Potentially, we should combine constant-condition vselect nodes
21392     // pre-legalization into shuffles and not mark as many types as custom
21393     // lowered.
21394     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
21395       return SDValue();
21396     // FIXME: We don't support i16-element blends currently. We could and
21397     // should support them by making *all* the bits in the condition be set
21398     // rather than just the high bit and using an i8-element blend.
21399     if (VT.getScalarType() == MVT::i16)
21400       return SDValue();
21401     // Dynamic blending was only available from SSE4.1 onward.
21402     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
21403       return SDValue();
21404     // Byte blends are only available in AVX2
21405     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
21406         !Subtarget->hasAVX2())
21407       return SDValue();
21408
21409     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
21410     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
21411
21412     APInt KnownZero, KnownOne;
21413     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
21414                                           DCI.isBeforeLegalizeOps());
21415     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
21416         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
21417                                  TLO)) {
21418       // If we changed the computation somewhere in the DAG, this change
21419       // will affect all users of Cond.
21420       // Make sure it is fine and update all the nodes so that we do not
21421       // use the generic VSELECT anymore. Otherwise, we may perform
21422       // wrong optimizations as we messed up with the actual expectation
21423       // for the vector boolean values.
21424       if (Cond != TLO.Old) {
21425         // Check all uses of that condition operand to check whether it will be
21426         // consumed by non-BLEND instructions, which may depend on all bits are
21427         // set properly.
21428         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21429              I != E; ++I)
21430           if (I->getOpcode() != ISD::VSELECT)
21431             // TODO: Add other opcodes eventually lowered into BLEND.
21432             return SDValue();
21433
21434         // Update all the users of the condition, before committing the change,
21435         // so that the VSELECT optimizations that expect the correct vector
21436         // boolean value will not be triggered.
21437         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
21438              I != E; ++I)
21439           DAG.ReplaceAllUsesOfValueWith(
21440               SDValue(*I, 0),
21441               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
21442                           Cond, I->getOperand(1), I->getOperand(2)));
21443         DCI.CommitTargetLoweringOpt(TLO);
21444         return SDValue();
21445       }
21446       // At this point, only Cond is changed. Change the condition
21447       // just for N to keep the opportunity to optimize all other
21448       // users their own way.
21449       DAG.ReplaceAllUsesOfValueWith(
21450           SDValue(N, 0),
21451           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
21452                       TLO.New, N->getOperand(1), N->getOperand(2)));
21453       return SDValue();
21454     }
21455   }
21456
21457   return SDValue();
21458 }
21459
21460 // Check whether a boolean test is testing a boolean value generated by
21461 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
21462 // code.
21463 //
21464 // Simplify the following patterns:
21465 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
21466 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
21467 // to (Op EFLAGS Cond)
21468 //
21469 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
21470 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
21471 // to (Op EFLAGS !Cond)
21472 //
21473 // where Op could be BRCOND or CMOV.
21474 //
21475 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
21476   // Quit if not CMP and SUB with its value result used.
21477   if (Cmp.getOpcode() != X86ISD::CMP &&
21478       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
21479       return SDValue();
21480
21481   // Quit if not used as a boolean value.
21482   if (CC != X86::COND_E && CC != X86::COND_NE)
21483     return SDValue();
21484
21485   // Check CMP operands. One of them should be 0 or 1 and the other should be
21486   // an SetCC or extended from it.
21487   SDValue Op1 = Cmp.getOperand(0);
21488   SDValue Op2 = Cmp.getOperand(1);
21489
21490   SDValue SetCC;
21491   const ConstantSDNode* C = nullptr;
21492   bool needOppositeCond = (CC == X86::COND_E);
21493   bool checkAgainstTrue = false; // Is it a comparison against 1?
21494
21495   if ((C = dyn_cast<ConstantSDNode>(Op1)))
21496     SetCC = Op2;
21497   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
21498     SetCC = Op1;
21499   else // Quit if all operands are not constants.
21500     return SDValue();
21501
21502   if (C->getZExtValue() == 1) {
21503     needOppositeCond = !needOppositeCond;
21504     checkAgainstTrue = true;
21505   } else if (C->getZExtValue() != 0)
21506     // Quit if the constant is neither 0 or 1.
21507     return SDValue();
21508
21509   bool truncatedToBoolWithAnd = false;
21510   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
21511   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
21512          SetCC.getOpcode() == ISD::TRUNCATE ||
21513          SetCC.getOpcode() == ISD::AND) {
21514     if (SetCC.getOpcode() == ISD::AND) {
21515       int OpIdx = -1;
21516       ConstantSDNode *CS;
21517       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
21518           CS->getZExtValue() == 1)
21519         OpIdx = 1;
21520       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
21521           CS->getZExtValue() == 1)
21522         OpIdx = 0;
21523       if (OpIdx == -1)
21524         break;
21525       SetCC = SetCC.getOperand(OpIdx);
21526       truncatedToBoolWithAnd = true;
21527     } else
21528       SetCC = SetCC.getOperand(0);
21529   }
21530
21531   switch (SetCC.getOpcode()) {
21532   case X86ISD::SETCC_CARRY:
21533     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
21534     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
21535     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
21536     // truncated to i1 using 'and'.
21537     if (checkAgainstTrue && !truncatedToBoolWithAnd)
21538       break;
21539     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
21540            "Invalid use of SETCC_CARRY!");
21541     // FALL THROUGH
21542   case X86ISD::SETCC:
21543     // Set the condition code or opposite one if necessary.
21544     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
21545     if (needOppositeCond)
21546       CC = X86::GetOppositeBranchCondition(CC);
21547     return SetCC.getOperand(1);
21548   case X86ISD::CMOV: {
21549     // Check whether false/true value has canonical one, i.e. 0 or 1.
21550     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
21551     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
21552     // Quit if true value is not a constant.
21553     if (!TVal)
21554       return SDValue();
21555     // Quit if false value is not a constant.
21556     if (!FVal) {
21557       SDValue Op = SetCC.getOperand(0);
21558       // Skip 'zext' or 'trunc' node.
21559       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
21560           Op.getOpcode() == ISD::TRUNCATE)
21561         Op = Op.getOperand(0);
21562       // A special case for rdrand/rdseed, where 0 is set if false cond is
21563       // found.
21564       if ((Op.getOpcode() != X86ISD::RDRAND &&
21565            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
21566         return SDValue();
21567     }
21568     // Quit if false value is not the constant 0 or 1.
21569     bool FValIsFalse = true;
21570     if (FVal && FVal->getZExtValue() != 0) {
21571       if (FVal->getZExtValue() != 1)
21572         return SDValue();
21573       // If FVal is 1, opposite cond is needed.
21574       needOppositeCond = !needOppositeCond;
21575       FValIsFalse = false;
21576     }
21577     // Quit if TVal is not the constant opposite of FVal.
21578     if (FValIsFalse && TVal->getZExtValue() != 1)
21579       return SDValue();
21580     if (!FValIsFalse && TVal->getZExtValue() != 0)
21581       return SDValue();
21582     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
21583     if (needOppositeCond)
21584       CC = X86::GetOppositeBranchCondition(CC);
21585     return SetCC.getOperand(3);
21586   }
21587   }
21588
21589   return SDValue();
21590 }
21591
21592 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
21593 /// Match:
21594 ///   (X86or (X86setcc) (X86setcc))
21595 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
21596 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
21597                                            X86::CondCode &CC1, SDValue &Flags,
21598                                            bool &isAnd) {
21599   if (Cond->getOpcode() == X86ISD::CMP) {
21600     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
21601     if (!CondOp1C || !CondOp1C->isNullValue())
21602       return false;
21603
21604     Cond = Cond->getOperand(0);
21605   }
21606
21607   isAnd = false;
21608
21609   SDValue SetCC0, SetCC1;
21610   switch (Cond->getOpcode()) {
21611   default: return false;
21612   case ISD::AND:
21613   case X86ISD::AND:
21614     isAnd = true;
21615     // fallthru
21616   case ISD::OR:
21617   case X86ISD::OR:
21618     SetCC0 = Cond->getOperand(0);
21619     SetCC1 = Cond->getOperand(1);
21620     break;
21621   };
21622
21623   // Make sure we have SETCC nodes, using the same flags value.
21624   if (SetCC0.getOpcode() != X86ISD::SETCC ||
21625       SetCC1.getOpcode() != X86ISD::SETCC ||
21626       SetCC0->getOperand(1) != SetCC1->getOperand(1))
21627     return false;
21628
21629   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
21630   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
21631   Flags = SetCC0->getOperand(1);
21632   return true;
21633 }
21634
21635 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
21636 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
21637                                   TargetLowering::DAGCombinerInfo &DCI,
21638                                   const X86Subtarget *Subtarget) {
21639   SDLoc DL(N);
21640
21641   // If the flag operand isn't dead, don't touch this CMOV.
21642   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
21643     return SDValue();
21644
21645   SDValue FalseOp = N->getOperand(0);
21646   SDValue TrueOp = N->getOperand(1);
21647   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
21648   SDValue Cond = N->getOperand(3);
21649
21650   if (CC == X86::COND_E || CC == X86::COND_NE) {
21651     switch (Cond.getOpcode()) {
21652     default: break;
21653     case X86ISD::BSR:
21654     case X86ISD::BSF:
21655       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
21656       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
21657         return (CC == X86::COND_E) ? FalseOp : TrueOp;
21658     }
21659   }
21660
21661   SDValue Flags;
21662
21663   Flags = checkBoolTestSetCCCombine(Cond, CC);
21664   if (Flags.getNode() &&
21665       // Extra check as FCMOV only supports a subset of X86 cond.
21666       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
21667     SDValue Ops[] = { FalseOp, TrueOp,
21668                       DAG.getConstant(CC, MVT::i8), Flags };
21669     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
21670   }
21671
21672   // If this is a select between two integer constants, try to do some
21673   // optimizations.  Note that the operands are ordered the opposite of SELECT
21674   // operands.
21675   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
21676     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
21677       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
21678       // larger than FalseC (the false value).
21679       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
21680         CC = X86::GetOppositeBranchCondition(CC);
21681         std::swap(TrueC, FalseC);
21682         std::swap(TrueOp, FalseOp);
21683       }
21684
21685       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
21686       // This is efficient for any integer data type (including i8/i16) and
21687       // shift amount.
21688       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
21689         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21690                            DAG.getConstant(CC, MVT::i8), Cond);
21691
21692         // Zero extend the condition if needed.
21693         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
21694
21695         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21696         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
21697                            DAG.getConstant(ShAmt, MVT::i8));
21698         if (N->getNumValues() == 2)  // Dead flag value?
21699           return DCI.CombineTo(N, Cond, SDValue());
21700         return Cond;
21701       }
21702
21703       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
21704       // for any integer data type, including i8/i16.
21705       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21706         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21707                            DAG.getConstant(CC, MVT::i8), Cond);
21708
21709         // Zero extend the condition if needed.
21710         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21711                            FalseC->getValueType(0), Cond);
21712         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21713                            SDValue(FalseC, 0));
21714
21715         if (N->getNumValues() == 2)  // Dead flag value?
21716           return DCI.CombineTo(N, Cond, SDValue());
21717         return Cond;
21718       }
21719
21720       // Optimize cases that will turn into an LEA instruction.  This requires
21721       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21722       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21723         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21724         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21725
21726         bool isFastMultiplier = false;
21727         if (Diff < 10) {
21728           switch ((unsigned char)Diff) {
21729           default: break;
21730           case 1:  // result = add base, cond
21731           case 2:  // result = lea base(    , cond*2)
21732           case 3:  // result = lea base(cond, cond*2)
21733           case 4:  // result = lea base(    , cond*4)
21734           case 5:  // result = lea base(cond, cond*4)
21735           case 8:  // result = lea base(    , cond*8)
21736           case 9:  // result = lea base(cond, cond*8)
21737             isFastMultiplier = true;
21738             break;
21739           }
21740         }
21741
21742         if (isFastMultiplier) {
21743           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21744           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21745                              DAG.getConstant(CC, MVT::i8), Cond);
21746           // Zero extend the condition if needed.
21747           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21748                              Cond);
21749           // Scale the condition by the difference.
21750           if (Diff != 1)
21751             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21752                                DAG.getConstant(Diff, Cond.getValueType()));
21753
21754           // Add the base if non-zero.
21755           if (FalseC->getAPIntValue() != 0)
21756             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21757                                SDValue(FalseC, 0));
21758           if (N->getNumValues() == 2)  // Dead flag value?
21759             return DCI.CombineTo(N, Cond, SDValue());
21760           return Cond;
21761         }
21762       }
21763     }
21764   }
21765
21766   // Handle these cases:
21767   //   (select (x != c), e, c) -> select (x != c), e, x),
21768   //   (select (x == c), c, e) -> select (x == c), x, e)
21769   // where the c is an integer constant, and the "select" is the combination
21770   // of CMOV and CMP.
21771   //
21772   // The rationale for this change is that the conditional-move from a constant
21773   // needs two instructions, however, conditional-move from a register needs
21774   // only one instruction.
21775   //
21776   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
21777   //  some instruction-combining opportunities. This opt needs to be
21778   //  postponed as late as possible.
21779   //
21780   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
21781     // the DCI.xxxx conditions are provided to postpone the optimization as
21782     // late as possible.
21783
21784     ConstantSDNode *CmpAgainst = nullptr;
21785     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
21786         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
21787         !isa<ConstantSDNode>(Cond.getOperand(0))) {
21788
21789       if (CC == X86::COND_NE &&
21790           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
21791         CC = X86::GetOppositeBranchCondition(CC);
21792         std::swap(TrueOp, FalseOp);
21793       }
21794
21795       if (CC == X86::COND_E &&
21796           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
21797         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
21798                           DAG.getConstant(CC, MVT::i8), Cond };
21799         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
21800       }
21801     }
21802   }
21803
21804   // Fold and/or of setcc's to double CMOV:
21805   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
21806   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
21807   //
21808   // This combine lets us generate:
21809   //   cmovcc1 (jcc1 if we don't have CMOV)
21810   //   cmovcc2 (same)
21811   // instead of:
21812   //   setcc1
21813   //   setcc2
21814   //   and/or
21815   //   cmovne (jne if we don't have CMOV)
21816   // When we can't use the CMOV instruction, it might increase branch
21817   // mispredicts.
21818   // When we can use CMOV, or when there is no mispredict, this improves
21819   // throughput and reduces register pressure.
21820   //
21821   if (CC == X86::COND_NE) {
21822     SDValue Flags;
21823     X86::CondCode CC0, CC1;
21824     bool isAndSetCC;
21825     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
21826       if (isAndSetCC) {
21827         std::swap(FalseOp, TrueOp);
21828         CC0 = X86::GetOppositeBranchCondition(CC0);
21829         CC1 = X86::GetOppositeBranchCondition(CC1);
21830       }
21831
21832       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, MVT::i8),
21833         Flags};
21834       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
21835       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, MVT::i8), Flags};
21836       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
21837       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
21838       return CMOV;
21839     }
21840   }
21841
21842   return SDValue();
21843 }
21844
21845 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
21846                                                 const X86Subtarget *Subtarget) {
21847   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
21848   switch (IntNo) {
21849   default: return SDValue();
21850   // SSE/AVX/AVX2 blend intrinsics.
21851   case Intrinsic::x86_avx2_pblendvb:
21852     // Don't try to simplify this intrinsic if we don't have AVX2.
21853     if (!Subtarget->hasAVX2())
21854       return SDValue();
21855     // FALL-THROUGH
21856   case Intrinsic::x86_avx_blendv_pd_256:
21857   case Intrinsic::x86_avx_blendv_ps_256:
21858     // Don't try to simplify this intrinsic if we don't have AVX.
21859     if (!Subtarget->hasAVX())
21860       return SDValue();
21861     // FALL-THROUGH
21862   case Intrinsic::x86_sse41_blendvps:
21863   case Intrinsic::x86_sse41_blendvpd:
21864   case Intrinsic::x86_sse41_pblendvb: {
21865     SDValue Op0 = N->getOperand(1);
21866     SDValue Op1 = N->getOperand(2);
21867     SDValue Mask = N->getOperand(3);
21868
21869     // Don't try to simplify this intrinsic if we don't have SSE4.1.
21870     if (!Subtarget->hasSSE41())
21871       return SDValue();
21872
21873     // fold (blend A, A, Mask) -> A
21874     if (Op0 == Op1)
21875       return Op0;
21876     // fold (blend A, B, allZeros) -> A
21877     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
21878       return Op0;
21879     // fold (blend A, B, allOnes) -> B
21880     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
21881       return Op1;
21882
21883     // Simplify the case where the mask is a constant i32 value.
21884     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
21885       if (C->isNullValue())
21886         return Op0;
21887       if (C->isAllOnesValue())
21888         return Op1;
21889     }
21890
21891     return SDValue();
21892   }
21893
21894   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
21895   case Intrinsic::x86_sse2_psrai_w:
21896   case Intrinsic::x86_sse2_psrai_d:
21897   case Intrinsic::x86_avx2_psrai_w:
21898   case Intrinsic::x86_avx2_psrai_d:
21899   case Intrinsic::x86_sse2_psra_w:
21900   case Intrinsic::x86_sse2_psra_d:
21901   case Intrinsic::x86_avx2_psra_w:
21902   case Intrinsic::x86_avx2_psra_d: {
21903     SDValue Op0 = N->getOperand(1);
21904     SDValue Op1 = N->getOperand(2);
21905     EVT VT = Op0.getValueType();
21906     assert(VT.isVector() && "Expected a vector type!");
21907
21908     if (isa<BuildVectorSDNode>(Op1))
21909       Op1 = Op1.getOperand(0);
21910
21911     if (!isa<ConstantSDNode>(Op1))
21912       return SDValue();
21913
21914     EVT SVT = VT.getVectorElementType();
21915     unsigned SVTBits = SVT.getSizeInBits();
21916
21917     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
21918     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
21919     uint64_t ShAmt = C.getZExtValue();
21920
21921     // Don't try to convert this shift into a ISD::SRA if the shift
21922     // count is bigger than or equal to the element size.
21923     if (ShAmt >= SVTBits)
21924       return SDValue();
21925
21926     // Trivial case: if the shift count is zero, then fold this
21927     // into the first operand.
21928     if (ShAmt == 0)
21929       return Op0;
21930
21931     // Replace this packed shift intrinsic with a target independent
21932     // shift dag node.
21933     SDValue Splat = DAG.getConstant(C, VT);
21934     return DAG.getNode(ISD::SRA, SDLoc(N), VT, Op0, Splat);
21935   }
21936   }
21937 }
21938
21939 /// PerformMulCombine - Optimize a single multiply with constant into two
21940 /// in order to implement it with two cheaper instructions, e.g.
21941 /// LEA + SHL, LEA + LEA.
21942 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
21943                                  TargetLowering::DAGCombinerInfo &DCI) {
21944   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
21945     return SDValue();
21946
21947   EVT VT = N->getValueType(0);
21948   if (VT != MVT::i64 && VT != MVT::i32)
21949     return SDValue();
21950
21951   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
21952   if (!C)
21953     return SDValue();
21954   uint64_t MulAmt = C->getZExtValue();
21955   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
21956     return SDValue();
21957
21958   uint64_t MulAmt1 = 0;
21959   uint64_t MulAmt2 = 0;
21960   if ((MulAmt % 9) == 0) {
21961     MulAmt1 = 9;
21962     MulAmt2 = MulAmt / 9;
21963   } else if ((MulAmt % 5) == 0) {
21964     MulAmt1 = 5;
21965     MulAmt2 = MulAmt / 5;
21966   } else if ((MulAmt % 3) == 0) {
21967     MulAmt1 = 3;
21968     MulAmt2 = MulAmt / 3;
21969   }
21970   if (MulAmt2 &&
21971       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
21972     SDLoc DL(N);
21973
21974     if (isPowerOf2_64(MulAmt2) &&
21975         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
21976       // If second multiplifer is pow2, issue it first. We want the multiply by
21977       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
21978       // is an add.
21979       std::swap(MulAmt1, MulAmt2);
21980
21981     SDValue NewMul;
21982     if (isPowerOf2_64(MulAmt1))
21983       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
21984                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
21985     else
21986       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
21987                            DAG.getConstant(MulAmt1, VT));
21988
21989     if (isPowerOf2_64(MulAmt2))
21990       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
21991                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
21992     else
21993       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
21994                            DAG.getConstant(MulAmt2, VT));
21995
21996     // Do not add new nodes to DAG combiner worklist.
21997     DCI.CombineTo(N, NewMul, false);
21998   }
21999   return SDValue();
22000 }
22001
22002 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
22003   SDValue N0 = N->getOperand(0);
22004   SDValue N1 = N->getOperand(1);
22005   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
22006   EVT VT = N0.getValueType();
22007
22008   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
22009   // since the result of setcc_c is all zero's or all ones.
22010   if (VT.isInteger() && !VT.isVector() &&
22011       N1C && N0.getOpcode() == ISD::AND &&
22012       N0.getOperand(1).getOpcode() == ISD::Constant) {
22013     SDValue N00 = N0.getOperand(0);
22014     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
22015         ((N00.getOpcode() == ISD::ANY_EXTEND ||
22016           N00.getOpcode() == ISD::ZERO_EXTEND) &&
22017          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
22018       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
22019       APInt ShAmt = N1C->getAPIntValue();
22020       Mask = Mask.shl(ShAmt);
22021       if (Mask != 0)
22022         return DAG.getNode(ISD::AND, SDLoc(N), VT,
22023                            N00, DAG.getConstant(Mask, VT));
22024     }
22025   }
22026
22027   // Hardware support for vector shifts is sparse which makes us scalarize the
22028   // vector operations in many cases. Also, on sandybridge ADD is faster than
22029   // shl.
22030   // (shl V, 1) -> add V,V
22031   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
22032     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
22033       assert(N0.getValueType().isVector() && "Invalid vector shift type");
22034       // We shift all of the values by one. In many cases we do not have
22035       // hardware support for this operation. This is better expressed as an ADD
22036       // of two values.
22037       if (N1SplatC->getZExtValue() == 1)
22038         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
22039     }
22040
22041   return SDValue();
22042 }
22043
22044 /// \brief Returns a vector of 0s if the node in input is a vector logical
22045 /// shift by a constant amount which is known to be bigger than or equal
22046 /// to the vector element size in bits.
22047 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
22048                                       const X86Subtarget *Subtarget) {
22049   EVT VT = N->getValueType(0);
22050
22051   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
22052       (!Subtarget->hasInt256() ||
22053        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
22054     return SDValue();
22055
22056   SDValue Amt = N->getOperand(1);
22057   SDLoc DL(N);
22058   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
22059     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
22060       APInt ShiftAmt = AmtSplat->getAPIntValue();
22061       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
22062
22063       // SSE2/AVX2 logical shifts always return a vector of 0s
22064       // if the shift amount is bigger than or equal to
22065       // the element size. The constant shift amount will be
22066       // encoded as a 8-bit immediate.
22067       if (ShiftAmt.trunc(8).uge(MaxAmount))
22068         return getZeroVector(VT, Subtarget, DAG, DL);
22069     }
22070
22071   return SDValue();
22072 }
22073
22074 /// PerformShiftCombine - Combine shifts.
22075 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
22076                                    TargetLowering::DAGCombinerInfo &DCI,
22077                                    const X86Subtarget *Subtarget) {
22078   if (N->getOpcode() == ISD::SHL) {
22079     SDValue V = PerformSHLCombine(N, DAG);
22080     if (V.getNode()) return V;
22081   }
22082
22083   if (N->getOpcode() != ISD::SRA) {
22084     // Try to fold this logical shift into a zero vector.
22085     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
22086     if (V.getNode()) return V;
22087   }
22088
22089   return SDValue();
22090 }
22091
22092 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
22093 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
22094 // and friends.  Likewise for OR -> CMPNEQSS.
22095 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
22096                             TargetLowering::DAGCombinerInfo &DCI,
22097                             const X86Subtarget *Subtarget) {
22098   unsigned opcode;
22099
22100   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
22101   // we're requiring SSE2 for both.
22102   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
22103     SDValue N0 = N->getOperand(0);
22104     SDValue N1 = N->getOperand(1);
22105     SDValue CMP0 = N0->getOperand(1);
22106     SDValue CMP1 = N1->getOperand(1);
22107     SDLoc DL(N);
22108
22109     // The SETCCs should both refer to the same CMP.
22110     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
22111       return SDValue();
22112
22113     SDValue CMP00 = CMP0->getOperand(0);
22114     SDValue CMP01 = CMP0->getOperand(1);
22115     EVT     VT    = CMP00.getValueType();
22116
22117     if (VT == MVT::f32 || VT == MVT::f64) {
22118       bool ExpectingFlags = false;
22119       // Check for any users that want flags:
22120       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
22121            !ExpectingFlags && UI != UE; ++UI)
22122         switch (UI->getOpcode()) {
22123         default:
22124         case ISD::BR_CC:
22125         case ISD::BRCOND:
22126         case ISD::SELECT:
22127           ExpectingFlags = true;
22128           break;
22129         case ISD::CopyToReg:
22130         case ISD::SIGN_EXTEND:
22131         case ISD::ZERO_EXTEND:
22132         case ISD::ANY_EXTEND:
22133           break;
22134         }
22135
22136       if (!ExpectingFlags) {
22137         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
22138         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
22139
22140         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
22141           X86::CondCode tmp = cc0;
22142           cc0 = cc1;
22143           cc1 = tmp;
22144         }
22145
22146         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
22147             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
22148           // FIXME: need symbolic constants for these magic numbers.
22149           // See X86ATTInstPrinter.cpp:printSSECC().
22150           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
22151           if (Subtarget->hasAVX512()) {
22152             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
22153                                          CMP01, DAG.getConstant(x86cc, MVT::i8));
22154             if (N->getValueType(0) != MVT::i1)
22155               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
22156                                  FSetCC);
22157             return FSetCC;
22158           }
22159           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
22160                                               CMP00.getValueType(), CMP00, CMP01,
22161                                               DAG.getConstant(x86cc, MVT::i8));
22162
22163           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
22164           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
22165
22166           if (is64BitFP && !Subtarget->is64Bit()) {
22167             // On a 32-bit target, we cannot bitcast the 64-bit float to a
22168             // 64-bit integer, since that's not a legal type. Since
22169             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
22170             // bits, but can do this little dance to extract the lowest 32 bits
22171             // and work with those going forward.
22172             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
22173                                            OnesOrZeroesF);
22174             SDValue Vector32 = DAG.getNode(ISD::BITCAST, DL, MVT::v4f32,
22175                                            Vector64);
22176             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
22177                                         Vector32, DAG.getIntPtrConstant(0));
22178             IntVT = MVT::i32;
22179           }
22180
22181           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, IntVT, OnesOrZeroesF);
22182           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
22183                                       DAG.getConstant(1, IntVT));
22184           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
22185           return OneBitOfTruth;
22186         }
22187       }
22188     }
22189   }
22190   return SDValue();
22191 }
22192
22193 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
22194 /// so it can be folded inside ANDNP.
22195 static bool CanFoldXORWithAllOnes(const SDNode *N) {
22196   EVT VT = N->getValueType(0);
22197
22198   // Match direct AllOnes for 128 and 256-bit vectors
22199   if (ISD::isBuildVectorAllOnes(N))
22200     return true;
22201
22202   // Look through a bit convert.
22203   if (N->getOpcode() == ISD::BITCAST)
22204     N = N->getOperand(0).getNode();
22205
22206   // Sometimes the operand may come from a insert_subvector building a 256-bit
22207   // allones vector
22208   if (VT.is256BitVector() &&
22209       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
22210     SDValue V1 = N->getOperand(0);
22211     SDValue V2 = N->getOperand(1);
22212
22213     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
22214         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
22215         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
22216         ISD::isBuildVectorAllOnes(V2.getNode()))
22217       return true;
22218   }
22219
22220   return false;
22221 }
22222
22223 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
22224 // register. In most cases we actually compare or select YMM-sized registers
22225 // and mixing the two types creates horrible code. This method optimizes
22226 // some of the transition sequences.
22227 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
22228                                  TargetLowering::DAGCombinerInfo &DCI,
22229                                  const X86Subtarget *Subtarget) {
22230   EVT VT = N->getValueType(0);
22231   if (!VT.is256BitVector())
22232     return SDValue();
22233
22234   assert((N->getOpcode() == ISD::ANY_EXTEND ||
22235           N->getOpcode() == ISD::ZERO_EXTEND ||
22236           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
22237
22238   SDValue Narrow = N->getOperand(0);
22239   EVT NarrowVT = Narrow->getValueType(0);
22240   if (!NarrowVT.is128BitVector())
22241     return SDValue();
22242
22243   if (Narrow->getOpcode() != ISD::XOR &&
22244       Narrow->getOpcode() != ISD::AND &&
22245       Narrow->getOpcode() != ISD::OR)
22246     return SDValue();
22247
22248   SDValue N0  = Narrow->getOperand(0);
22249   SDValue N1  = Narrow->getOperand(1);
22250   SDLoc DL(Narrow);
22251
22252   // The Left side has to be a trunc.
22253   if (N0.getOpcode() != ISD::TRUNCATE)
22254     return SDValue();
22255
22256   // The type of the truncated inputs.
22257   EVT WideVT = N0->getOperand(0)->getValueType(0);
22258   if (WideVT != VT)
22259     return SDValue();
22260
22261   // The right side has to be a 'trunc' or a constant vector.
22262   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
22263   ConstantSDNode *RHSConstSplat = nullptr;
22264   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
22265     RHSConstSplat = RHSBV->getConstantSplatNode();
22266   if (!RHSTrunc && !RHSConstSplat)
22267     return SDValue();
22268
22269   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22270
22271   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
22272     return SDValue();
22273
22274   // Set N0 and N1 to hold the inputs to the new wide operation.
22275   N0 = N0->getOperand(0);
22276   if (RHSConstSplat) {
22277     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
22278                      SDValue(RHSConstSplat, 0));
22279     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
22280     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
22281   } else if (RHSTrunc) {
22282     N1 = N1->getOperand(0);
22283   }
22284
22285   // Generate the wide operation.
22286   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
22287   unsigned Opcode = N->getOpcode();
22288   switch (Opcode) {
22289   case ISD::ANY_EXTEND:
22290     return Op;
22291   case ISD::ZERO_EXTEND: {
22292     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
22293     APInt Mask = APInt::getAllOnesValue(InBits);
22294     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
22295     return DAG.getNode(ISD::AND, DL, VT,
22296                        Op, DAG.getConstant(Mask, VT));
22297   }
22298   case ISD::SIGN_EXTEND:
22299     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
22300                        Op, DAG.getValueType(NarrowVT));
22301   default:
22302     llvm_unreachable("Unexpected opcode");
22303   }
22304 }
22305
22306 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
22307                                  TargetLowering::DAGCombinerInfo &DCI,
22308                                  const X86Subtarget *Subtarget) {
22309   SDValue N0 = N->getOperand(0);
22310   SDValue N1 = N->getOperand(1);
22311   SDLoc DL(N);
22312
22313   // A vector zext_in_reg may be represented as a shuffle,
22314   // feeding into a bitcast (this represents anyext) feeding into
22315   // an and with a mask.
22316   // We'd like to try to combine that into a shuffle with zero
22317   // plus a bitcast, removing the and.
22318   if (N0.getOpcode() != ISD::BITCAST ||
22319       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
22320     return SDValue();
22321
22322   // The other side of the AND should be a splat of 2^C, where C
22323   // is the number of bits in the source type.
22324   if (N1.getOpcode() == ISD::BITCAST)
22325     N1 = N1.getOperand(0);
22326   if (N1.getOpcode() != ISD::BUILD_VECTOR)
22327     return SDValue();
22328   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
22329
22330   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
22331   EVT SrcType = Shuffle->getValueType(0);
22332
22333   // We expect a single-source shuffle
22334   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
22335     return SDValue();
22336
22337   unsigned SrcSize = SrcType.getScalarSizeInBits();
22338
22339   APInt SplatValue, SplatUndef;
22340   unsigned SplatBitSize;
22341   bool HasAnyUndefs;
22342   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
22343                                 SplatBitSize, HasAnyUndefs))
22344     return SDValue();
22345
22346   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
22347   // Make sure the splat matches the mask we expect
22348   if (SplatBitSize > ResSize ||
22349       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
22350     return SDValue();
22351
22352   // Make sure the input and output size make sense
22353   if (SrcSize >= ResSize || ResSize % SrcSize)
22354     return SDValue();
22355
22356   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
22357   // The number of u's between each two values depends on the ratio between
22358   // the source and dest type.
22359   unsigned ZextRatio = ResSize / SrcSize;
22360   bool IsZext = true;
22361   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
22362     if (i % ZextRatio) {
22363       if (Shuffle->getMaskElt(i) > 0) {
22364         // Expected undef
22365         IsZext = false;
22366         break;
22367       }
22368     } else {
22369       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
22370         // Expected element number
22371         IsZext = false;
22372         break;
22373       }
22374     }
22375   }
22376
22377   if (!IsZext)
22378     return SDValue();
22379
22380   // Ok, perform the transformation - replace the shuffle with
22381   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
22382   // (instead of undef) where the k elements come from the zero vector.
22383   SmallVector<int, 8> Mask;
22384   unsigned NumElems = SrcType.getVectorNumElements();
22385   for (unsigned i = 0; i < NumElems; ++i)
22386     if (i % ZextRatio)
22387       Mask.push_back(NumElems);
22388     else
22389       Mask.push_back(i / ZextRatio);
22390
22391   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
22392     Shuffle->getOperand(0), DAG.getConstant(0, SrcType), Mask);
22393   return DAG.getNode(ISD::BITCAST, DL,  N0.getValueType(), NewShuffle);
22394 }
22395
22396 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
22397                                  TargetLowering::DAGCombinerInfo &DCI,
22398                                  const X86Subtarget *Subtarget) {
22399   if (DCI.isBeforeLegalizeOps())
22400     return SDValue();
22401
22402   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
22403     return Zext;
22404
22405   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
22406     return R;
22407
22408   EVT VT = N->getValueType(0);
22409   SDValue N0 = N->getOperand(0);
22410   SDValue N1 = N->getOperand(1);
22411   SDLoc DL(N);
22412
22413   // Create BEXTR instructions
22414   // BEXTR is ((X >> imm) & (2**size-1))
22415   if (VT == MVT::i32 || VT == MVT::i64) {
22416     // Check for BEXTR.
22417     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
22418         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
22419       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
22420       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22421       if (MaskNode && ShiftNode) {
22422         uint64_t Mask = MaskNode->getZExtValue();
22423         uint64_t Shift = ShiftNode->getZExtValue();
22424         if (isMask_64(Mask)) {
22425           uint64_t MaskSize = countPopulation(Mask);
22426           if (Shift + MaskSize <= VT.getSizeInBits())
22427             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
22428                                DAG.getConstant(Shift | (MaskSize << 8), VT));
22429         }
22430       }
22431     } // BEXTR
22432
22433     return SDValue();
22434   }
22435
22436   // Want to form ANDNP nodes:
22437   // 1) In the hopes of then easily combining them with OR and AND nodes
22438   //    to form PBLEND/PSIGN.
22439   // 2) To match ANDN packed intrinsics
22440   if (VT != MVT::v2i64 && VT != MVT::v4i64)
22441     return SDValue();
22442
22443   // Check LHS for vnot
22444   if (N0.getOpcode() == ISD::XOR &&
22445       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
22446       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
22447     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
22448
22449   // Check RHS for vnot
22450   if (N1.getOpcode() == ISD::XOR &&
22451       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
22452       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
22453     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
22454
22455   return SDValue();
22456 }
22457
22458 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
22459                                 TargetLowering::DAGCombinerInfo &DCI,
22460                                 const X86Subtarget *Subtarget) {
22461   if (DCI.isBeforeLegalizeOps())
22462     return SDValue();
22463
22464   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
22465   if (R.getNode())
22466     return R;
22467
22468   SDValue N0 = N->getOperand(0);
22469   SDValue N1 = N->getOperand(1);
22470   EVT VT = N->getValueType(0);
22471
22472   // look for psign/blend
22473   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
22474     if (!Subtarget->hasSSSE3() ||
22475         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
22476       return SDValue();
22477
22478     // Canonicalize pandn to RHS
22479     if (N0.getOpcode() == X86ISD::ANDNP)
22480       std::swap(N0, N1);
22481     // or (and (m, y), (pandn m, x))
22482     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
22483       SDValue Mask = N1.getOperand(0);
22484       SDValue X    = N1.getOperand(1);
22485       SDValue Y;
22486       if (N0.getOperand(0) == Mask)
22487         Y = N0.getOperand(1);
22488       if (N0.getOperand(1) == Mask)
22489         Y = N0.getOperand(0);
22490
22491       // Check to see if the mask appeared in both the AND and ANDNP and
22492       if (!Y.getNode())
22493         return SDValue();
22494
22495       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
22496       // Look through mask bitcast.
22497       if (Mask.getOpcode() == ISD::BITCAST)
22498         Mask = Mask.getOperand(0);
22499       if (X.getOpcode() == ISD::BITCAST)
22500         X = X.getOperand(0);
22501       if (Y.getOpcode() == ISD::BITCAST)
22502         Y = Y.getOperand(0);
22503
22504       EVT MaskVT = Mask.getValueType();
22505
22506       // Validate that the Mask operand is a vector sra node.
22507       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
22508       // there is no psrai.b
22509       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
22510       unsigned SraAmt = ~0;
22511       if (Mask.getOpcode() == ISD::SRA) {
22512         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
22513           if (auto *AmtConst = AmtBV->getConstantSplatNode())
22514             SraAmt = AmtConst->getZExtValue();
22515       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
22516         SDValue SraC = Mask.getOperand(1);
22517         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
22518       }
22519       if ((SraAmt + 1) != EltBits)
22520         return SDValue();
22521
22522       SDLoc DL(N);
22523
22524       // Now we know we at least have a plendvb with the mask val.  See if
22525       // we can form a psignb/w/d.
22526       // psign = x.type == y.type == mask.type && y = sub(0, x);
22527       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
22528           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
22529           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
22530         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
22531                "Unsupported VT for PSIGN");
22532         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
22533         return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
22534       }
22535       // PBLENDVB only available on SSE 4.1
22536       if (!Subtarget->hasSSE41())
22537         return SDValue();
22538
22539       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
22540
22541       X = DAG.getNode(ISD::BITCAST, DL, BlendVT, X);
22542       Y = DAG.getNode(ISD::BITCAST, DL, BlendVT, Y);
22543       Mask = DAG.getNode(ISD::BITCAST, DL, BlendVT, Mask);
22544       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
22545       return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
22546     }
22547   }
22548
22549   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
22550     return SDValue();
22551
22552   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
22553   MachineFunction &MF = DAG.getMachineFunction();
22554   bool OptForSize =
22555       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
22556
22557   // SHLD/SHRD instructions have lower register pressure, but on some
22558   // platforms they have higher latency than the equivalent
22559   // series of shifts/or that would otherwise be generated.
22560   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
22561   // have higher latencies and we are not optimizing for size.
22562   if (!OptForSize && Subtarget->isSHLDSlow())
22563     return SDValue();
22564
22565   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
22566     std::swap(N0, N1);
22567   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
22568     return SDValue();
22569   if (!N0.hasOneUse() || !N1.hasOneUse())
22570     return SDValue();
22571
22572   SDValue ShAmt0 = N0.getOperand(1);
22573   if (ShAmt0.getValueType() != MVT::i8)
22574     return SDValue();
22575   SDValue ShAmt1 = N1.getOperand(1);
22576   if (ShAmt1.getValueType() != MVT::i8)
22577     return SDValue();
22578   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
22579     ShAmt0 = ShAmt0.getOperand(0);
22580   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
22581     ShAmt1 = ShAmt1.getOperand(0);
22582
22583   SDLoc DL(N);
22584   unsigned Opc = X86ISD::SHLD;
22585   SDValue Op0 = N0.getOperand(0);
22586   SDValue Op1 = N1.getOperand(0);
22587   if (ShAmt0.getOpcode() == ISD::SUB) {
22588     Opc = X86ISD::SHRD;
22589     std::swap(Op0, Op1);
22590     std::swap(ShAmt0, ShAmt1);
22591   }
22592
22593   unsigned Bits = VT.getSizeInBits();
22594   if (ShAmt1.getOpcode() == ISD::SUB) {
22595     SDValue Sum = ShAmt1.getOperand(0);
22596     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
22597       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
22598       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
22599         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
22600       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
22601         return DAG.getNode(Opc, DL, VT,
22602                            Op0, Op1,
22603                            DAG.getNode(ISD::TRUNCATE, DL,
22604                                        MVT::i8, ShAmt0));
22605     }
22606   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
22607     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
22608     if (ShAmt0C &&
22609         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
22610       return DAG.getNode(Opc, DL, VT,
22611                          N0.getOperand(0), N1.getOperand(0),
22612                          DAG.getNode(ISD::TRUNCATE, DL,
22613                                        MVT::i8, ShAmt0));
22614   }
22615
22616   return SDValue();
22617 }
22618
22619 // Generate NEG and CMOV for integer abs.
22620 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
22621   EVT VT = N->getValueType(0);
22622
22623   // Since X86 does not have CMOV for 8-bit integer, we don't convert
22624   // 8-bit integer abs to NEG and CMOV.
22625   if (VT.isInteger() && VT.getSizeInBits() == 8)
22626     return SDValue();
22627
22628   SDValue N0 = N->getOperand(0);
22629   SDValue N1 = N->getOperand(1);
22630   SDLoc DL(N);
22631
22632   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
22633   // and change it to SUB and CMOV.
22634   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
22635       N0.getOpcode() == ISD::ADD &&
22636       N0.getOperand(1) == N1 &&
22637       N1.getOpcode() == ISD::SRA &&
22638       N1.getOperand(0) == N0.getOperand(0))
22639     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
22640       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
22641         // Generate SUB & CMOV.
22642         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
22643                                   DAG.getConstant(0, VT), N0.getOperand(0));
22644
22645         SDValue Ops[] = { N0.getOperand(0), Neg,
22646                           DAG.getConstant(X86::COND_GE, MVT::i8),
22647                           SDValue(Neg.getNode(), 1) };
22648         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
22649       }
22650   return SDValue();
22651 }
22652
22653 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
22654 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
22655                                  TargetLowering::DAGCombinerInfo &DCI,
22656                                  const X86Subtarget *Subtarget) {
22657   if (DCI.isBeforeLegalizeOps())
22658     return SDValue();
22659
22660   if (Subtarget->hasCMov()) {
22661     SDValue RV = performIntegerAbsCombine(N, DAG);
22662     if (RV.getNode())
22663       return RV;
22664   }
22665
22666   return SDValue();
22667 }
22668
22669 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
22670 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
22671                                   TargetLowering::DAGCombinerInfo &DCI,
22672                                   const X86Subtarget *Subtarget) {
22673   LoadSDNode *Ld = cast<LoadSDNode>(N);
22674   EVT RegVT = Ld->getValueType(0);
22675   EVT MemVT = Ld->getMemoryVT();
22676   SDLoc dl(Ld);
22677   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22678
22679   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
22680   // into two 16-byte operations.
22681   ISD::LoadExtType Ext = Ld->getExtensionType();
22682   unsigned Alignment = Ld->getAlignment();
22683   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
22684   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
22685       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
22686     unsigned NumElems = RegVT.getVectorNumElements();
22687     if (NumElems < 2)
22688       return SDValue();
22689
22690     SDValue Ptr = Ld->getBasePtr();
22691     SDValue Increment = DAG.getConstant(16, TLI.getPointerTy());
22692
22693     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
22694                                   NumElems/2);
22695     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
22696                                 Ld->getPointerInfo(), Ld->isVolatile(),
22697                                 Ld->isNonTemporal(), Ld->isInvariant(),
22698                                 Alignment);
22699     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
22700     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
22701                                 Ld->getPointerInfo(), Ld->isVolatile(),
22702                                 Ld->isNonTemporal(), Ld->isInvariant(),
22703                                 std::min(16U, Alignment));
22704     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22705                              Load1.getValue(1),
22706                              Load2.getValue(1));
22707
22708     SDValue NewVec = DAG.getUNDEF(RegVT);
22709     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
22710     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
22711     return DCI.CombineTo(N, NewVec, TF, true);
22712   }
22713
22714   return SDValue();
22715 }
22716
22717 /// PerformMLOADCombine - Resolve extending loads
22718 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
22719                                    TargetLowering::DAGCombinerInfo &DCI,
22720                                    const X86Subtarget *Subtarget) {
22721   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
22722   if (Mld->getExtensionType() != ISD::SEXTLOAD)
22723     return SDValue();
22724
22725   EVT VT = Mld->getValueType(0);
22726   unsigned NumElems = VT.getVectorNumElements();
22727   EVT LdVT = Mld->getMemoryVT();
22728   SDLoc dl(Mld);
22729
22730   assert(LdVT != VT && "Cannot extend to the same type");
22731   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
22732   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
22733   // From, To sizes and ElemCount must be pow of two
22734   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22735     "Unexpected size for extending masked load");
22736
22737   unsigned SizeRatio  = ToSz / FromSz;
22738   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
22739
22740   // Create a type on which we perform the shuffle
22741   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22742           LdVT.getScalarType(), NumElems*SizeRatio);
22743   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22744
22745   // Convert Src0 value
22746   SDValue WideSrc0 = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mld->getSrc0());
22747   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
22748     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22749     for (unsigned i = 0; i != NumElems; ++i)
22750       ShuffleVec[i] = i * SizeRatio;
22751
22752     // Can't shuffle using an illegal type.
22753     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22754             && "WideVecVT should be legal");
22755     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
22756                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
22757   }
22758   // Prepare the new mask
22759   SDValue NewMask;
22760   SDValue Mask = Mld->getMask();
22761   if (Mask.getValueType() == VT) {
22762     // Mask and original value have the same type
22763     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22764     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22765     for (unsigned i = 0; i != NumElems; ++i)
22766       ShuffleVec[i] = i * SizeRatio;
22767     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22768       ShuffleVec[i] = NumElems*SizeRatio;
22769     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22770                                    DAG.getConstant(0, WideVecVT),
22771                                    &ShuffleVec[0]);
22772   }
22773   else {
22774     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22775     unsigned WidenNumElts = NumElems*SizeRatio;
22776     unsigned MaskNumElts = VT.getVectorNumElements();
22777     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22778                                      WidenNumElts);
22779
22780     unsigned NumConcat = WidenNumElts / MaskNumElts;
22781     SmallVector<SDValue, 16> Ops(NumConcat);
22782     SDValue ZeroVal = DAG.getConstant(0, Mask.getValueType());
22783     Ops[0] = Mask;
22784     for (unsigned i = 1; i != NumConcat; ++i)
22785       Ops[i] = ZeroVal;
22786
22787     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22788   }
22789
22790   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
22791                                      Mld->getBasePtr(), NewMask, WideSrc0,
22792                                      Mld->getMemoryVT(), Mld->getMemOperand(),
22793                                      ISD::NON_EXTLOAD);
22794   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
22795   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
22796
22797 }
22798 /// PerformMSTORECombine - Resolve truncating stores
22799 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
22800                                     const X86Subtarget *Subtarget) {
22801   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
22802   if (!Mst->isTruncatingStore())
22803     return SDValue();
22804
22805   EVT VT = Mst->getValue().getValueType();
22806   unsigned NumElems = VT.getVectorNumElements();
22807   EVT StVT = Mst->getMemoryVT();
22808   SDLoc dl(Mst);
22809
22810   assert(StVT != VT && "Cannot truncate to the same type");
22811   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22812   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22813
22814   // From, To sizes and ElemCount must be pow of two
22815   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22816     "Unexpected size for truncating masked store");
22817   // We are going to use the original vector elt for storing.
22818   // Accumulated smaller vector elements must be a multiple of the store size.
22819   assert (((NumElems * FromSz) % ToSz) == 0 &&
22820           "Unexpected ratio for truncating masked store");
22821
22822   unsigned SizeRatio  = FromSz / ToSz;
22823   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22824
22825   // Create a type on which we perform the shuffle
22826   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22827           StVT.getScalarType(), NumElems*SizeRatio);
22828
22829   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22830
22831   SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mst->getValue());
22832   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22833   for (unsigned i = 0; i != NumElems; ++i)
22834     ShuffleVec[i] = i * SizeRatio;
22835
22836   // Can't shuffle using an illegal type.
22837   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22838           && "WideVecVT should be legal");
22839
22840   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22841                                         DAG.getUNDEF(WideVecVT),
22842                                         &ShuffleVec[0]);
22843
22844   SDValue NewMask;
22845   SDValue Mask = Mst->getMask();
22846   if (Mask.getValueType() == VT) {
22847     // Mask and original value have the same type
22848     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22849     for (unsigned i = 0; i != NumElems; ++i)
22850       ShuffleVec[i] = i * SizeRatio;
22851     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22852       ShuffleVec[i] = NumElems*SizeRatio;
22853     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22854                                    DAG.getConstant(0, WideVecVT),
22855                                    &ShuffleVec[0]);
22856   }
22857   else {
22858     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22859     unsigned WidenNumElts = NumElems*SizeRatio;
22860     unsigned MaskNumElts = VT.getVectorNumElements();
22861     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22862                                      WidenNumElts);
22863
22864     unsigned NumConcat = WidenNumElts / MaskNumElts;
22865     SmallVector<SDValue, 16> Ops(NumConcat);
22866     SDValue ZeroVal = DAG.getConstant(0, Mask.getValueType());
22867     Ops[0] = Mask;
22868     for (unsigned i = 1; i != NumConcat; ++i)
22869       Ops[i] = ZeroVal;
22870
22871     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22872   }
22873
22874   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
22875                             NewMask, StVT, Mst->getMemOperand(), false);
22876 }
22877 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
22878 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
22879                                    const X86Subtarget *Subtarget) {
22880   StoreSDNode *St = cast<StoreSDNode>(N);
22881   EVT VT = St->getValue().getValueType();
22882   EVT StVT = St->getMemoryVT();
22883   SDLoc dl(St);
22884   SDValue StoredVal = St->getOperand(1);
22885   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22886
22887   // If we are saving a concatenation of two XMM registers and 32-byte stores
22888   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
22889   unsigned Alignment = St->getAlignment();
22890   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
22891   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
22892       StVT == VT && !IsAligned) {
22893     unsigned NumElems = VT.getVectorNumElements();
22894     if (NumElems < 2)
22895       return SDValue();
22896
22897     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
22898     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
22899
22900     SDValue Stride = DAG.getConstant(16, TLI.getPointerTy());
22901     SDValue Ptr0 = St->getBasePtr();
22902     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
22903
22904     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
22905                                 St->getPointerInfo(), St->isVolatile(),
22906                                 St->isNonTemporal(), Alignment);
22907     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
22908                                 St->getPointerInfo(), St->isVolatile(),
22909                                 St->isNonTemporal(),
22910                                 std::min(16U, Alignment));
22911     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
22912   }
22913
22914   // Optimize trunc store (of multiple scalars) to shuffle and store.
22915   // First, pack all of the elements in one place. Next, store to memory
22916   // in fewer chunks.
22917   if (St->isTruncatingStore() && VT.isVector()) {
22918     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22919     unsigned NumElems = VT.getVectorNumElements();
22920     assert(StVT != VT && "Cannot truncate to the same type");
22921     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22922     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22923
22924     // From, To sizes and ElemCount must be pow of two
22925     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
22926     // We are going to use the original vector elt for storing.
22927     // Accumulated smaller vector elements must be a multiple of the store size.
22928     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
22929
22930     unsigned SizeRatio  = FromSz / ToSz;
22931
22932     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22933
22934     // Create a type on which we perform the shuffle
22935     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22936             StVT.getScalarType(), NumElems*SizeRatio);
22937
22938     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22939
22940     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
22941     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
22942     for (unsigned i = 0; i != NumElems; ++i)
22943       ShuffleVec[i] = i * SizeRatio;
22944
22945     // Can't shuffle using an illegal type.
22946     if (!TLI.isTypeLegal(WideVecVT))
22947       return SDValue();
22948
22949     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22950                                          DAG.getUNDEF(WideVecVT),
22951                                          &ShuffleVec[0]);
22952     // At this point all of the data is stored at the bottom of the
22953     // register. We now need to save it to mem.
22954
22955     // Find the largest store unit
22956     MVT StoreType = MVT::i8;
22957     for (MVT Tp : MVT::integer_valuetypes()) {
22958       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
22959         StoreType = Tp;
22960     }
22961
22962     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
22963     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
22964         (64 <= NumElems * ToSz))
22965       StoreType = MVT::f64;
22966
22967     // Bitcast the original vector into a vector of store-size units
22968     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
22969             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
22970     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
22971     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
22972     SmallVector<SDValue, 8> Chains;
22973     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
22974                                         TLI.getPointerTy());
22975     SDValue Ptr = St->getBasePtr();
22976
22977     // Perform one or more big stores into memory.
22978     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
22979       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
22980                                    StoreType, ShuffWide,
22981                                    DAG.getIntPtrConstant(i));
22982       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
22983                                 St->getPointerInfo(), St->isVolatile(),
22984                                 St->isNonTemporal(), St->getAlignment());
22985       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
22986       Chains.push_back(Ch);
22987     }
22988
22989     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
22990   }
22991
22992   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
22993   // the FP state in cases where an emms may be missing.
22994   // A preferable solution to the general problem is to figure out the right
22995   // places to insert EMMS.  This qualifies as a quick hack.
22996
22997   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
22998   if (VT.getSizeInBits() != 64)
22999     return SDValue();
23000
23001   const Function *F = DAG.getMachineFunction().getFunction();
23002   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
23003   bool F64IsLegal = !DAG.getTarget().Options.UseSoftFloat && !NoImplicitFloatOps
23004                      && Subtarget->hasSSE2();
23005   if ((VT.isVector() ||
23006        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
23007       isa<LoadSDNode>(St->getValue()) &&
23008       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
23009       St->getChain().hasOneUse() && !St->isVolatile()) {
23010     SDNode* LdVal = St->getValue().getNode();
23011     LoadSDNode *Ld = nullptr;
23012     int TokenFactorIndex = -1;
23013     SmallVector<SDValue, 8> Ops;
23014     SDNode* ChainVal = St->getChain().getNode();
23015     // Must be a store of a load.  We currently handle two cases:  the load
23016     // is a direct child, and it's under an intervening TokenFactor.  It is
23017     // possible to dig deeper under nested TokenFactors.
23018     if (ChainVal == LdVal)
23019       Ld = cast<LoadSDNode>(St->getChain());
23020     else if (St->getValue().hasOneUse() &&
23021              ChainVal->getOpcode() == ISD::TokenFactor) {
23022       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
23023         if (ChainVal->getOperand(i).getNode() == LdVal) {
23024           TokenFactorIndex = i;
23025           Ld = cast<LoadSDNode>(St->getValue());
23026         } else
23027           Ops.push_back(ChainVal->getOperand(i));
23028       }
23029     }
23030
23031     if (!Ld || !ISD::isNormalLoad(Ld))
23032       return SDValue();
23033
23034     // If this is not the MMX case, i.e. we are just turning i64 load/store
23035     // into f64 load/store, avoid the transformation if there are multiple
23036     // uses of the loaded value.
23037     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
23038       return SDValue();
23039
23040     SDLoc LdDL(Ld);
23041     SDLoc StDL(N);
23042     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
23043     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
23044     // pair instead.
23045     if (Subtarget->is64Bit() || F64IsLegal) {
23046       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
23047       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
23048                                   Ld->getPointerInfo(), Ld->isVolatile(),
23049                                   Ld->isNonTemporal(), Ld->isInvariant(),
23050                                   Ld->getAlignment());
23051       SDValue NewChain = NewLd.getValue(1);
23052       if (TokenFactorIndex != -1) {
23053         Ops.push_back(NewChain);
23054         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23055       }
23056       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
23057                           St->getPointerInfo(),
23058                           St->isVolatile(), St->isNonTemporal(),
23059                           St->getAlignment());
23060     }
23061
23062     // Otherwise, lower to two pairs of 32-bit loads / stores.
23063     SDValue LoAddr = Ld->getBasePtr();
23064     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
23065                                  DAG.getConstant(4, MVT::i32));
23066
23067     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
23068                                Ld->getPointerInfo(),
23069                                Ld->isVolatile(), Ld->isNonTemporal(),
23070                                Ld->isInvariant(), Ld->getAlignment());
23071     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
23072                                Ld->getPointerInfo().getWithOffset(4),
23073                                Ld->isVolatile(), Ld->isNonTemporal(),
23074                                Ld->isInvariant(),
23075                                MinAlign(Ld->getAlignment(), 4));
23076
23077     SDValue NewChain = LoLd.getValue(1);
23078     if (TokenFactorIndex != -1) {
23079       Ops.push_back(LoLd);
23080       Ops.push_back(HiLd);
23081       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
23082     }
23083
23084     LoAddr = St->getBasePtr();
23085     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
23086                          DAG.getConstant(4, MVT::i32));
23087
23088     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
23089                                 St->getPointerInfo(),
23090                                 St->isVolatile(), St->isNonTemporal(),
23091                                 St->getAlignment());
23092     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
23093                                 St->getPointerInfo().getWithOffset(4),
23094                                 St->isVolatile(),
23095                                 St->isNonTemporal(),
23096                                 MinAlign(St->getAlignment(), 4));
23097     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
23098   }
23099
23100   // This is similar to the above case, but here we handle a scalar 64-bit
23101   // integer store that is extracted from a vector on a 32-bit target.
23102   // If we have SSE2, then we can treat it like a floating-point double
23103   // to get past legalization. The execution dependencies fixup pass will
23104   // choose the optimal machine instruction for the store if this really is
23105   // an integer or v2f32 rather than an f64.
23106   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
23107       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
23108     SDValue OldExtract = St->getOperand(1);
23109     SDValue ExtOp0 = OldExtract.getOperand(0);
23110     unsigned VecSize = ExtOp0.getValueSizeInBits();
23111     MVT VecVT = MVT::getVectorVT(MVT::f64, VecSize / 64);
23112     SDValue BitCast = DAG.getNode(ISD::BITCAST, dl, VecVT, ExtOp0);
23113     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
23114                                      BitCast, OldExtract.getOperand(1));
23115     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
23116                         St->getPointerInfo(), St->isVolatile(),
23117                         St->isNonTemporal(), St->getAlignment());
23118   }
23119
23120   return SDValue();
23121 }
23122
23123 /// Return 'true' if this vector operation is "horizontal"
23124 /// and return the operands for the horizontal operation in LHS and RHS.  A
23125 /// horizontal operation performs the binary operation on successive elements
23126 /// of its first operand, then on successive elements of its second operand,
23127 /// returning the resulting values in a vector.  For example, if
23128 ///   A = < float a0, float a1, float a2, float a3 >
23129 /// and
23130 ///   B = < float b0, float b1, float b2, float b3 >
23131 /// then the result of doing a horizontal operation on A and B is
23132 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
23133 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
23134 /// A horizontal-op B, for some already available A and B, and if so then LHS is
23135 /// set to A, RHS to B, and the routine returns 'true'.
23136 /// Note that the binary operation should have the property that if one of the
23137 /// operands is UNDEF then the result is UNDEF.
23138 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
23139   // Look for the following pattern: if
23140   //   A = < float a0, float a1, float a2, float a3 >
23141   //   B = < float b0, float b1, float b2, float b3 >
23142   // and
23143   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
23144   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
23145   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
23146   // which is A horizontal-op B.
23147
23148   // At least one of the operands should be a vector shuffle.
23149   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
23150       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
23151     return false;
23152
23153   MVT VT = LHS.getSimpleValueType();
23154
23155   assert((VT.is128BitVector() || VT.is256BitVector()) &&
23156          "Unsupported vector type for horizontal add/sub");
23157
23158   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
23159   // operate independently on 128-bit lanes.
23160   unsigned NumElts = VT.getVectorNumElements();
23161   unsigned NumLanes = VT.getSizeInBits()/128;
23162   unsigned NumLaneElts = NumElts / NumLanes;
23163   assert((NumLaneElts % 2 == 0) &&
23164          "Vector type should have an even number of elements in each lane");
23165   unsigned HalfLaneElts = NumLaneElts/2;
23166
23167   // View LHS in the form
23168   //   LHS = VECTOR_SHUFFLE A, B, LMask
23169   // If LHS is not a shuffle then pretend it is the shuffle
23170   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
23171   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
23172   // type VT.
23173   SDValue A, B;
23174   SmallVector<int, 16> LMask(NumElts);
23175   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23176     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
23177       A = LHS.getOperand(0);
23178     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
23179       B = LHS.getOperand(1);
23180     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
23181     std::copy(Mask.begin(), Mask.end(), LMask.begin());
23182   } else {
23183     if (LHS.getOpcode() != ISD::UNDEF)
23184       A = LHS;
23185     for (unsigned i = 0; i != NumElts; ++i)
23186       LMask[i] = i;
23187   }
23188
23189   // Likewise, view RHS in the form
23190   //   RHS = VECTOR_SHUFFLE C, D, RMask
23191   SDValue C, D;
23192   SmallVector<int, 16> RMask(NumElts);
23193   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
23194     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
23195       C = RHS.getOperand(0);
23196     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
23197       D = RHS.getOperand(1);
23198     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
23199     std::copy(Mask.begin(), Mask.end(), RMask.begin());
23200   } else {
23201     if (RHS.getOpcode() != ISD::UNDEF)
23202       C = RHS;
23203     for (unsigned i = 0; i != NumElts; ++i)
23204       RMask[i] = i;
23205   }
23206
23207   // Check that the shuffles are both shuffling the same vectors.
23208   if (!(A == C && B == D) && !(A == D && B == C))
23209     return false;
23210
23211   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
23212   if (!A.getNode() && !B.getNode())
23213     return false;
23214
23215   // If A and B occur in reverse order in RHS, then "swap" them (which means
23216   // rewriting the mask).
23217   if (A != C)
23218     ShuffleVectorSDNode::commuteMask(RMask);
23219
23220   // At this point LHS and RHS are equivalent to
23221   //   LHS = VECTOR_SHUFFLE A, B, LMask
23222   //   RHS = VECTOR_SHUFFLE A, B, RMask
23223   // Check that the masks correspond to performing a horizontal operation.
23224   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
23225     for (unsigned i = 0; i != NumLaneElts; ++i) {
23226       int LIdx = LMask[i+l], RIdx = RMask[i+l];
23227
23228       // Ignore any UNDEF components.
23229       if (LIdx < 0 || RIdx < 0 ||
23230           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
23231           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
23232         continue;
23233
23234       // Check that successive elements are being operated on.  If not, this is
23235       // not a horizontal operation.
23236       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
23237       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
23238       if (!(LIdx == Index && RIdx == Index + 1) &&
23239           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
23240         return false;
23241     }
23242   }
23243
23244   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
23245   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
23246   return true;
23247 }
23248
23249 /// Do target-specific dag combines on floating point adds.
23250 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
23251                                   const X86Subtarget *Subtarget) {
23252   EVT VT = N->getValueType(0);
23253   SDValue LHS = N->getOperand(0);
23254   SDValue RHS = N->getOperand(1);
23255
23256   // Try to synthesize horizontal adds from adds of shuffles.
23257   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23258        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23259       isHorizontalBinOp(LHS, RHS, true))
23260     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
23261   return SDValue();
23262 }
23263
23264 /// Do target-specific dag combines on floating point subs.
23265 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
23266                                   const X86Subtarget *Subtarget) {
23267   EVT VT = N->getValueType(0);
23268   SDValue LHS = N->getOperand(0);
23269   SDValue RHS = N->getOperand(1);
23270
23271   // Try to synthesize horizontal subs from subs of shuffles.
23272   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
23273        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
23274       isHorizontalBinOp(LHS, RHS, false))
23275     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
23276   return SDValue();
23277 }
23278
23279 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
23280 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
23281   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
23282
23283   // F[X]OR(0.0, x) -> x
23284   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23285     if (C->getValueAPF().isPosZero())
23286       return N->getOperand(1);
23287
23288   // F[X]OR(x, 0.0) -> x
23289   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23290     if (C->getValueAPF().isPosZero())
23291       return N->getOperand(0);
23292   return SDValue();
23293 }
23294
23295 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
23296 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
23297   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
23298
23299   // Only perform optimizations if UnsafeMath is used.
23300   if (!DAG.getTarget().Options.UnsafeFPMath)
23301     return SDValue();
23302
23303   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
23304   // into FMINC and FMAXC, which are Commutative operations.
23305   unsigned NewOp = 0;
23306   switch (N->getOpcode()) {
23307     default: llvm_unreachable("unknown opcode");
23308     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
23309     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
23310   }
23311
23312   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
23313                      N->getOperand(0), N->getOperand(1));
23314 }
23315
23316 /// Do target-specific dag combines on X86ISD::FAND nodes.
23317 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
23318   // FAND(0.0, x) -> 0.0
23319   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23320     if (C->getValueAPF().isPosZero())
23321       return N->getOperand(0);
23322
23323   // FAND(x, 0.0) -> 0.0
23324   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23325     if (C->getValueAPF().isPosZero())
23326       return N->getOperand(1);
23327
23328   return SDValue();
23329 }
23330
23331 /// Do target-specific dag combines on X86ISD::FANDN nodes
23332 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
23333   // FANDN(0.0, x) -> x
23334   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
23335     if (C->getValueAPF().isPosZero())
23336       return N->getOperand(1);
23337
23338   // FANDN(x, 0.0) -> 0.0
23339   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
23340     if (C->getValueAPF().isPosZero())
23341       return N->getOperand(1);
23342
23343   return SDValue();
23344 }
23345
23346 static SDValue PerformBTCombine(SDNode *N,
23347                                 SelectionDAG &DAG,
23348                                 TargetLowering::DAGCombinerInfo &DCI) {
23349   // BT ignores high bits in the bit index operand.
23350   SDValue Op1 = N->getOperand(1);
23351   if (Op1.hasOneUse()) {
23352     unsigned BitWidth = Op1.getValueSizeInBits();
23353     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
23354     APInt KnownZero, KnownOne;
23355     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
23356                                           !DCI.isBeforeLegalizeOps());
23357     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23358     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
23359         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
23360       DCI.CommitTargetLoweringOpt(TLO);
23361   }
23362   return SDValue();
23363 }
23364
23365 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
23366   SDValue Op = N->getOperand(0);
23367   if (Op.getOpcode() == ISD::BITCAST)
23368     Op = Op.getOperand(0);
23369   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
23370   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
23371       VT.getVectorElementType().getSizeInBits() ==
23372       OpVT.getVectorElementType().getSizeInBits()) {
23373     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
23374   }
23375   return SDValue();
23376 }
23377
23378 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
23379                                                const X86Subtarget *Subtarget) {
23380   EVT VT = N->getValueType(0);
23381   if (!VT.isVector())
23382     return SDValue();
23383
23384   SDValue N0 = N->getOperand(0);
23385   SDValue N1 = N->getOperand(1);
23386   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
23387   SDLoc dl(N);
23388
23389   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
23390   // both SSE and AVX2 since there is no sign-extended shift right
23391   // operation on a vector with 64-bit elements.
23392   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
23393   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
23394   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
23395       N0.getOpcode() == ISD::SIGN_EXTEND)) {
23396     SDValue N00 = N0.getOperand(0);
23397
23398     // EXTLOAD has a better solution on AVX2,
23399     // it may be replaced with X86ISD::VSEXT node.
23400     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
23401       if (!ISD::isNormalLoad(N00.getNode()))
23402         return SDValue();
23403
23404     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
23405         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
23406                                   N00, N1);
23407       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
23408     }
23409   }
23410   return SDValue();
23411 }
23412
23413 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
23414                                   TargetLowering::DAGCombinerInfo &DCI,
23415                                   const X86Subtarget *Subtarget) {
23416   SDValue N0 = N->getOperand(0);
23417   EVT VT = N->getValueType(0);
23418
23419   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
23420   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
23421   // This exposes the sext to the sdivrem lowering, so that it directly extends
23422   // from AH (which we otherwise need to do contortions to access).
23423   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
23424       N0.getValueType() == MVT::i8 && VT == MVT::i32) {
23425     SDLoc dl(N);
23426     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23427     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, dl, NodeTys,
23428                             N0.getOperand(0), N0.getOperand(1));
23429     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
23430     return R.getValue(1);
23431   }
23432
23433   if (!DCI.isBeforeLegalizeOps())
23434     return SDValue();
23435
23436   if (!Subtarget->hasFp256())
23437     return SDValue();
23438
23439   if (VT.isVector() && VT.getSizeInBits() == 256) {
23440     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
23441     if (R.getNode())
23442       return R;
23443   }
23444
23445   return SDValue();
23446 }
23447
23448 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
23449                                  const X86Subtarget* Subtarget) {
23450   SDLoc dl(N);
23451   EVT VT = N->getValueType(0);
23452
23453   // Let legalize expand this if it isn't a legal type yet.
23454   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
23455     return SDValue();
23456
23457   EVT ScalarVT = VT.getScalarType();
23458   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
23459       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
23460     return SDValue();
23461
23462   SDValue A = N->getOperand(0);
23463   SDValue B = N->getOperand(1);
23464   SDValue C = N->getOperand(2);
23465
23466   bool NegA = (A.getOpcode() == ISD::FNEG);
23467   bool NegB = (B.getOpcode() == ISD::FNEG);
23468   bool NegC = (C.getOpcode() == ISD::FNEG);
23469
23470   // Negative multiplication when NegA xor NegB
23471   bool NegMul = (NegA != NegB);
23472   if (NegA)
23473     A = A.getOperand(0);
23474   if (NegB)
23475     B = B.getOperand(0);
23476   if (NegC)
23477     C = C.getOperand(0);
23478
23479   unsigned Opcode;
23480   if (!NegMul)
23481     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
23482   else
23483     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
23484
23485   return DAG.getNode(Opcode, dl, VT, A, B, C);
23486 }
23487
23488 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
23489                                   TargetLowering::DAGCombinerInfo &DCI,
23490                                   const X86Subtarget *Subtarget) {
23491   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
23492   //           (and (i32 x86isd::setcc_carry), 1)
23493   // This eliminates the zext. This transformation is necessary because
23494   // ISD::SETCC is always legalized to i8.
23495   SDLoc dl(N);
23496   SDValue N0 = N->getOperand(0);
23497   EVT VT = N->getValueType(0);
23498
23499   if (N0.getOpcode() == ISD::AND &&
23500       N0.hasOneUse() &&
23501       N0.getOperand(0).hasOneUse()) {
23502     SDValue N00 = N0.getOperand(0);
23503     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
23504       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
23505       if (!C || C->getZExtValue() != 1)
23506         return SDValue();
23507       return DAG.getNode(ISD::AND, dl, VT,
23508                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
23509                                      N00.getOperand(0), N00.getOperand(1)),
23510                          DAG.getConstant(1, VT));
23511     }
23512   }
23513
23514   if (N0.getOpcode() == ISD::TRUNCATE &&
23515       N0.hasOneUse() &&
23516       N0.getOperand(0).hasOneUse()) {
23517     SDValue N00 = N0.getOperand(0);
23518     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
23519       return DAG.getNode(ISD::AND, dl, VT,
23520                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
23521                                      N00.getOperand(0), N00.getOperand(1)),
23522                          DAG.getConstant(1, VT));
23523     }
23524   }
23525   if (VT.is256BitVector()) {
23526     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
23527     if (R.getNode())
23528       return R;
23529   }
23530
23531   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
23532   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
23533   // This exposes the zext to the udivrem lowering, so that it directly extends
23534   // from AH (which we otherwise need to do contortions to access).
23535   if (N0.getOpcode() == ISD::UDIVREM &&
23536       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
23537       (VT == MVT::i32 || VT == MVT::i64)) {
23538     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
23539     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
23540                             N0.getOperand(0), N0.getOperand(1));
23541     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
23542     return R.getValue(1);
23543   }
23544
23545   return SDValue();
23546 }
23547
23548 // Optimize x == -y --> x+y == 0
23549 //          x != -y --> x+y != 0
23550 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
23551                                       const X86Subtarget* Subtarget) {
23552   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
23553   SDValue LHS = N->getOperand(0);
23554   SDValue RHS = N->getOperand(1);
23555   EVT VT = N->getValueType(0);
23556   SDLoc DL(N);
23557
23558   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
23559     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
23560       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
23561         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N), LHS.getValueType(), RHS,
23562                                    LHS.getOperand(1));
23563         return DAG.getSetCC(SDLoc(N), N->getValueType(0), addV,
23564                             DAG.getConstant(0, addV.getValueType()), CC);
23565       }
23566   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
23567     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
23568       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
23569         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N), RHS.getValueType(), LHS,
23570                                    RHS.getOperand(1));
23571         return DAG.getSetCC(SDLoc(N), N->getValueType(0), addV,
23572                             DAG.getConstant(0, addV.getValueType()), CC);
23573       }
23574
23575   if (VT.getScalarType() == MVT::i1 &&
23576       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
23577     bool IsSEXT0 =
23578         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
23579         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
23580     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
23581
23582     if (!IsSEXT0 || !IsVZero1) {
23583       // Swap the operands and update the condition code.
23584       std::swap(LHS, RHS);
23585       CC = ISD::getSetCCSwappedOperands(CC);
23586
23587       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
23588                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
23589       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
23590     }
23591
23592     if (IsSEXT0 && IsVZero1) {
23593       assert(VT == LHS.getOperand(0).getValueType() &&
23594              "Uexpected operand type");
23595       if (CC == ISD::SETGT)
23596         return DAG.getConstant(0, VT);
23597       if (CC == ISD::SETLE)
23598         return DAG.getConstant(1, VT);
23599       if (CC == ISD::SETEQ || CC == ISD::SETGE)
23600         return DAG.getNOT(DL, LHS.getOperand(0), VT);
23601
23602       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
23603              "Unexpected condition code!");
23604       return LHS.getOperand(0);
23605     }
23606   }
23607
23608   return SDValue();
23609 }
23610
23611 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
23612                                          SelectionDAG &DAG) {
23613   SDLoc dl(Load);
23614   MVT VT = Load->getSimpleValueType(0);
23615   MVT EVT = VT.getVectorElementType();
23616   SDValue Addr = Load->getOperand(1);
23617   SDValue NewAddr = DAG.getNode(
23618       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
23619       DAG.getConstant(Index * EVT.getStoreSize(), Addr.getSimpleValueType()));
23620
23621   SDValue NewLoad =
23622       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
23623                   DAG.getMachineFunction().getMachineMemOperand(
23624                       Load->getMemOperand(), 0, EVT.getStoreSize()));
23625   return NewLoad;
23626 }
23627
23628 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
23629                                       const X86Subtarget *Subtarget) {
23630   SDLoc dl(N);
23631   MVT VT = N->getOperand(1)->getSimpleValueType(0);
23632   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
23633          "X86insertps is only defined for v4x32");
23634
23635   SDValue Ld = N->getOperand(1);
23636   if (MayFoldLoad(Ld)) {
23637     // Extract the countS bits from the immediate so we can get the proper
23638     // address when narrowing the vector load to a specific element.
23639     // When the second source op is a memory address, insertps doesn't use
23640     // countS and just gets an f32 from that address.
23641     unsigned DestIndex =
23642         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
23643
23644     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
23645
23646     // Create this as a scalar to vector to match the instruction pattern.
23647     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
23648     // countS bits are ignored when loading from memory on insertps, which
23649     // means we don't need to explicitly set them to 0.
23650     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
23651                        LoadScalarToVector, N->getOperand(2));
23652   }
23653   return SDValue();
23654 }
23655
23656 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
23657   SDValue V0 = N->getOperand(0);
23658   SDValue V1 = N->getOperand(1);
23659   SDLoc DL(N);
23660   EVT VT = N->getValueType(0);
23661
23662   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
23663   // operands and changing the mask to 1. This saves us a bunch of
23664   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
23665   // x86InstrInfo knows how to commute this back after instruction selection
23666   // if it would help register allocation.
23667
23668   // TODO: If optimizing for size or a processor that doesn't suffer from
23669   // partial register update stalls, this should be transformed into a MOVSD
23670   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
23671
23672   if (VT == MVT::v2f64)
23673     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
23674       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
23675         SDValue NewMask = DAG.getConstant(1, MVT::i8);
23676         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
23677       }
23678
23679   return SDValue();
23680 }
23681
23682 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
23683 // as "sbb reg,reg", since it can be extended without zext and produces
23684 // an all-ones bit which is more useful than 0/1 in some cases.
23685 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
23686                                MVT VT) {
23687   if (VT == MVT::i8)
23688     return DAG.getNode(ISD::AND, DL, VT,
23689                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
23690                                    DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS),
23691                        DAG.getConstant(1, VT));
23692   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
23693   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
23694                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
23695                                  DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS));
23696 }
23697
23698 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
23699 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
23700                                    TargetLowering::DAGCombinerInfo &DCI,
23701                                    const X86Subtarget *Subtarget) {
23702   SDLoc DL(N);
23703   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
23704   SDValue EFLAGS = N->getOperand(1);
23705
23706   if (CC == X86::COND_A) {
23707     // Try to convert COND_A into COND_B in an attempt to facilitate
23708     // materializing "setb reg".
23709     //
23710     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
23711     // cannot take an immediate as its first operand.
23712     //
23713     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
23714         EFLAGS.getValueType().isInteger() &&
23715         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
23716       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
23717                                    EFLAGS.getNode()->getVTList(),
23718                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
23719       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
23720       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
23721     }
23722   }
23723
23724   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
23725   // a zext and produces an all-ones bit which is more useful than 0/1 in some
23726   // cases.
23727   if (CC == X86::COND_B)
23728     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
23729
23730   SDValue Flags;
23731
23732   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23733   if (Flags.getNode()) {
23734     SDValue Cond = DAG.getConstant(CC, MVT::i8);
23735     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
23736   }
23737
23738   return SDValue();
23739 }
23740
23741 // Optimize branch condition evaluation.
23742 //
23743 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
23744                                     TargetLowering::DAGCombinerInfo &DCI,
23745                                     const X86Subtarget *Subtarget) {
23746   SDLoc DL(N);
23747   SDValue Chain = N->getOperand(0);
23748   SDValue Dest = N->getOperand(1);
23749   SDValue EFLAGS = N->getOperand(3);
23750   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
23751
23752   SDValue Flags;
23753
23754   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23755   if (Flags.getNode()) {
23756     SDValue Cond = DAG.getConstant(CC, MVT::i8);
23757     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
23758                        Flags);
23759   }
23760
23761   return SDValue();
23762 }
23763
23764 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
23765                                                          SelectionDAG &DAG) {
23766   // Take advantage of vector comparisons producing 0 or -1 in each lane to
23767   // optimize away operation when it's from a constant.
23768   //
23769   // The general transformation is:
23770   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
23771   //       AND(VECTOR_CMP(x,y), constant2)
23772   //    constant2 = UNARYOP(constant)
23773
23774   // Early exit if this isn't a vector operation, the operand of the
23775   // unary operation isn't a bitwise AND, or if the sizes of the operations
23776   // aren't the same.
23777   EVT VT = N->getValueType(0);
23778   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
23779       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
23780       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
23781     return SDValue();
23782
23783   // Now check that the other operand of the AND is a constant. We could
23784   // make the transformation for non-constant splats as well, but it's unclear
23785   // that would be a benefit as it would not eliminate any operations, just
23786   // perform one more step in scalar code before moving to the vector unit.
23787   if (BuildVectorSDNode *BV =
23788           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
23789     // Bail out if the vector isn't a constant.
23790     if (!BV->isConstant())
23791       return SDValue();
23792
23793     // Everything checks out. Build up the new and improved node.
23794     SDLoc DL(N);
23795     EVT IntVT = BV->getValueType(0);
23796     // Create a new constant of the appropriate type for the transformed
23797     // DAG.
23798     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
23799     // The AND node needs bitcasts to/from an integer vector type around it.
23800     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
23801     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
23802                                  N->getOperand(0)->getOperand(0), MaskConst);
23803     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
23804     return Res;
23805   }
23806
23807   return SDValue();
23808 }
23809
23810 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
23811                                         const X86Subtarget *Subtarget) {
23812   // First try to optimize away the conversion entirely when it's
23813   // conditionally from a constant. Vectors only.
23814   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
23815   if (Res != SDValue())
23816     return Res;
23817
23818   // Now move on to more general possibilities.
23819   SDValue Op0 = N->getOperand(0);
23820   EVT InVT = Op0->getValueType(0);
23821
23822   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
23823   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
23824     SDLoc dl(N);
23825     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
23826     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
23827     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
23828   }
23829
23830   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
23831   // a 32-bit target where SSE doesn't support i64->FP operations.
23832   if (Op0.getOpcode() == ISD::LOAD) {
23833     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
23834     EVT VT = Ld->getValueType(0);
23835     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
23836         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
23837         !Subtarget->is64Bit() && VT == MVT::i64) {
23838       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
23839           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
23840       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
23841       return FILDChain;
23842     }
23843   }
23844   return SDValue();
23845 }
23846
23847 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
23848 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
23849                                  X86TargetLowering::DAGCombinerInfo &DCI) {
23850   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
23851   // the result is either zero or one (depending on the input carry bit).
23852   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
23853   if (X86::isZeroNode(N->getOperand(0)) &&
23854       X86::isZeroNode(N->getOperand(1)) &&
23855       // We don't have a good way to replace an EFLAGS use, so only do this when
23856       // dead right now.
23857       SDValue(N, 1).use_empty()) {
23858     SDLoc DL(N);
23859     EVT VT = N->getValueType(0);
23860     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
23861     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
23862                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
23863                                            DAG.getConstant(X86::COND_B,MVT::i8),
23864                                            N->getOperand(2)),
23865                                DAG.getConstant(1, VT));
23866     return DCI.CombineTo(N, Res1, CarryOut);
23867   }
23868
23869   return SDValue();
23870 }
23871
23872 // fold (add Y, (sete  X, 0)) -> adc  0, Y
23873 //      (add Y, (setne X, 0)) -> sbb -1, Y
23874 //      (sub (sete  X, 0), Y) -> sbb  0, Y
23875 //      (sub (setne X, 0), Y) -> adc -1, Y
23876 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
23877   SDLoc DL(N);
23878
23879   // Look through ZExts.
23880   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
23881   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
23882     return SDValue();
23883
23884   SDValue SetCC = Ext.getOperand(0);
23885   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
23886     return SDValue();
23887
23888   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
23889   if (CC != X86::COND_E && CC != X86::COND_NE)
23890     return SDValue();
23891
23892   SDValue Cmp = SetCC.getOperand(1);
23893   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
23894       !X86::isZeroNode(Cmp.getOperand(1)) ||
23895       !Cmp.getOperand(0).getValueType().isInteger())
23896     return SDValue();
23897
23898   SDValue CmpOp0 = Cmp.getOperand(0);
23899   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
23900                                DAG.getConstant(1, CmpOp0.getValueType()));
23901
23902   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
23903   if (CC == X86::COND_NE)
23904     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
23905                        DL, OtherVal.getValueType(), OtherVal,
23906                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
23907   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
23908                      DL, OtherVal.getValueType(), OtherVal,
23909                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
23910 }
23911
23912 /// PerformADDCombine - Do target-specific dag combines on integer adds.
23913 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
23914                                  const X86Subtarget *Subtarget) {
23915   EVT VT = N->getValueType(0);
23916   SDValue Op0 = N->getOperand(0);
23917   SDValue Op1 = N->getOperand(1);
23918
23919   // Try to synthesize horizontal adds from adds of shuffles.
23920   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
23921        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
23922       isHorizontalBinOp(Op0, Op1, true))
23923     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
23924
23925   return OptimizeConditionalInDecrement(N, DAG);
23926 }
23927
23928 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
23929                                  const X86Subtarget *Subtarget) {
23930   SDValue Op0 = N->getOperand(0);
23931   SDValue Op1 = N->getOperand(1);
23932
23933   // X86 can't encode an immediate LHS of a sub. See if we can push the
23934   // negation into a preceding instruction.
23935   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
23936     // If the RHS of the sub is a XOR with one use and a constant, invert the
23937     // immediate. Then add one to the LHS of the sub so we can turn
23938     // X-Y -> X+~Y+1, saving one register.
23939     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
23940         isa<ConstantSDNode>(Op1.getOperand(1))) {
23941       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
23942       EVT VT = Op0.getValueType();
23943       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
23944                                    Op1.getOperand(0),
23945                                    DAG.getConstant(~XorC, VT));
23946       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
23947                          DAG.getConstant(C->getAPIntValue()+1, VT));
23948     }
23949   }
23950
23951   // Try to synthesize horizontal adds from adds of shuffles.
23952   EVT VT = N->getValueType(0);
23953   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
23954        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
23955       isHorizontalBinOp(Op0, Op1, true))
23956     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
23957
23958   return OptimizeConditionalInDecrement(N, DAG);
23959 }
23960
23961 /// performVZEXTCombine - Performs build vector combines
23962 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
23963                                    TargetLowering::DAGCombinerInfo &DCI,
23964                                    const X86Subtarget *Subtarget) {
23965   SDLoc DL(N);
23966   MVT VT = N->getSimpleValueType(0);
23967   SDValue Op = N->getOperand(0);
23968   MVT OpVT = Op.getSimpleValueType();
23969   MVT OpEltVT = OpVT.getVectorElementType();
23970   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
23971
23972   // (vzext (bitcast (vzext (x)) -> (vzext x)
23973   SDValue V = Op;
23974   while (V.getOpcode() == ISD::BITCAST)
23975     V = V.getOperand(0);
23976
23977   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
23978     MVT InnerVT = V.getSimpleValueType();
23979     MVT InnerEltVT = InnerVT.getVectorElementType();
23980
23981     // If the element sizes match exactly, we can just do one larger vzext. This
23982     // is always an exact type match as vzext operates on integer types.
23983     if (OpEltVT == InnerEltVT) {
23984       assert(OpVT == InnerVT && "Types must match for vzext!");
23985       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
23986     }
23987
23988     // The only other way we can combine them is if only a single element of the
23989     // inner vzext is used in the input to the outer vzext.
23990     if (InnerEltVT.getSizeInBits() < InputBits)
23991       return SDValue();
23992
23993     // In this case, the inner vzext is completely dead because we're going to
23994     // only look at bits inside of the low element. Just do the outer vzext on
23995     // a bitcast of the input to the inner.
23996     return DAG.getNode(X86ISD::VZEXT, DL, VT,
23997                        DAG.getNode(ISD::BITCAST, DL, OpVT, V));
23998   }
23999
24000   // Check if we can bypass extracting and re-inserting an element of an input
24001   // vector. Essentialy:
24002   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
24003   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
24004       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
24005       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
24006     SDValue ExtractedV = V.getOperand(0);
24007     SDValue OrigV = ExtractedV.getOperand(0);
24008     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
24009       if (ExtractIdx->getZExtValue() == 0) {
24010         MVT OrigVT = OrigV.getSimpleValueType();
24011         // Extract a subvector if necessary...
24012         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
24013           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
24014           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
24015                                     OrigVT.getVectorNumElements() / Ratio);
24016           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
24017                               DAG.getIntPtrConstant(0));
24018         }
24019         Op = DAG.getNode(ISD::BITCAST, DL, OpVT, OrigV);
24020         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
24021       }
24022   }
24023
24024   return SDValue();
24025 }
24026
24027 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
24028                                              DAGCombinerInfo &DCI) const {
24029   SelectionDAG &DAG = DCI.DAG;
24030   switch (N->getOpcode()) {
24031   default: break;
24032   case ISD::EXTRACT_VECTOR_ELT:
24033     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
24034   case ISD::VSELECT:
24035   case ISD::SELECT:
24036   case X86ISD::SHRUNKBLEND:
24037     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
24038   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
24039   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
24040   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
24041   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
24042   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
24043   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
24044   case ISD::SHL:
24045   case ISD::SRA:
24046   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
24047   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
24048   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
24049   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
24050   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
24051   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
24052   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
24053   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
24054   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
24055   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
24056   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
24057   case X86ISD::FXOR:
24058   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
24059   case X86ISD::FMIN:
24060   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
24061   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
24062   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
24063   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
24064   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
24065   case ISD::ANY_EXTEND:
24066   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
24067   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
24068   case ISD::SIGN_EXTEND_INREG:
24069     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
24070   case ISD::TRUNCATE:       return PerformTruncateCombine(N, DAG,DCI,Subtarget);
24071   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
24072   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
24073   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
24074   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
24075   case X86ISD::SHUFP:       // Handle all target specific shuffles
24076   case X86ISD::PALIGNR:
24077   case X86ISD::UNPCKH:
24078   case X86ISD::UNPCKL:
24079   case X86ISD::MOVHLPS:
24080   case X86ISD::MOVLHPS:
24081   case X86ISD::PSHUFB:
24082   case X86ISD::PSHUFD:
24083   case X86ISD::PSHUFHW:
24084   case X86ISD::PSHUFLW:
24085   case X86ISD::MOVSS:
24086   case X86ISD::MOVSD:
24087   case X86ISD::VPERMILPI:
24088   case X86ISD::VPERM2X128:
24089   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
24090   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
24091   case ISD::INTRINSIC_WO_CHAIN:
24092     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
24093   case X86ISD::INSERTPS: {
24094     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
24095       return PerformINSERTPSCombine(N, DAG, Subtarget);
24096     break;
24097   }
24098   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
24099   }
24100
24101   return SDValue();
24102 }
24103
24104 /// isTypeDesirableForOp - Return true if the target has native support for
24105 /// the specified value type and it is 'desirable' to use the type for the
24106 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
24107 /// instruction encodings are longer and some i16 instructions are slow.
24108 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
24109   if (!isTypeLegal(VT))
24110     return false;
24111   if (VT != MVT::i16)
24112     return true;
24113
24114   switch (Opc) {
24115   default:
24116     return true;
24117   case ISD::LOAD:
24118   case ISD::SIGN_EXTEND:
24119   case ISD::ZERO_EXTEND:
24120   case ISD::ANY_EXTEND:
24121   case ISD::SHL:
24122   case ISD::SRL:
24123   case ISD::SUB:
24124   case ISD::ADD:
24125   case ISD::MUL:
24126   case ISD::AND:
24127   case ISD::OR:
24128   case ISD::XOR:
24129     return false;
24130   }
24131 }
24132
24133 /// IsDesirableToPromoteOp - This method query the target whether it is
24134 /// beneficial for dag combiner to promote the specified node. If true, it
24135 /// should return the desired promotion type by reference.
24136 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
24137   EVT VT = Op.getValueType();
24138   if (VT != MVT::i16)
24139     return false;
24140
24141   bool Promote = false;
24142   bool Commute = false;
24143   switch (Op.getOpcode()) {
24144   default: break;
24145   case ISD::LOAD: {
24146     LoadSDNode *LD = cast<LoadSDNode>(Op);
24147     // If the non-extending load has a single use and it's not live out, then it
24148     // might be folded.
24149     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
24150                                                      Op.hasOneUse()*/) {
24151       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
24152              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
24153         // The only case where we'd want to promote LOAD (rather then it being
24154         // promoted as an operand is when it's only use is liveout.
24155         if (UI->getOpcode() != ISD::CopyToReg)
24156           return false;
24157       }
24158     }
24159     Promote = true;
24160     break;
24161   }
24162   case ISD::SIGN_EXTEND:
24163   case ISD::ZERO_EXTEND:
24164   case ISD::ANY_EXTEND:
24165     Promote = true;
24166     break;
24167   case ISD::SHL:
24168   case ISD::SRL: {
24169     SDValue N0 = Op.getOperand(0);
24170     // Look out for (store (shl (load), x)).
24171     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
24172       return false;
24173     Promote = true;
24174     break;
24175   }
24176   case ISD::ADD:
24177   case ISD::MUL:
24178   case ISD::AND:
24179   case ISD::OR:
24180   case ISD::XOR:
24181     Commute = true;
24182     // fallthrough
24183   case ISD::SUB: {
24184     SDValue N0 = Op.getOperand(0);
24185     SDValue N1 = Op.getOperand(1);
24186     if (!Commute && MayFoldLoad(N1))
24187       return false;
24188     // Avoid disabling potential load folding opportunities.
24189     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
24190       return false;
24191     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
24192       return false;
24193     Promote = true;
24194   }
24195   }
24196
24197   PVT = MVT::i32;
24198   return Promote;
24199 }
24200
24201 //===----------------------------------------------------------------------===//
24202 //                           X86 Inline Assembly Support
24203 //===----------------------------------------------------------------------===//
24204
24205 // Helper to match a string separated by whitespace.
24206 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
24207   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
24208
24209   for (StringRef Piece : Pieces) {
24210     if (!S.startswith(Piece)) // Check if the piece matches.
24211       return false;
24212
24213     S = S.substr(Piece.size());
24214     StringRef::size_type Pos = S.find_first_not_of(" \t");
24215     if (Pos == 0) // We matched a prefix.
24216       return false;
24217
24218     S = S.substr(Pos);
24219   }
24220
24221   return S.empty();
24222 }
24223
24224 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
24225
24226   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
24227     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
24228         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
24229         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
24230
24231       if (AsmPieces.size() == 3)
24232         return true;
24233       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
24234         return true;
24235     }
24236   }
24237   return false;
24238 }
24239
24240 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
24241   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
24242
24243   std::string AsmStr = IA->getAsmString();
24244
24245   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
24246   if (!Ty || Ty->getBitWidth() % 16 != 0)
24247     return false;
24248
24249   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
24250   SmallVector<StringRef, 4> AsmPieces;
24251   SplitString(AsmStr, AsmPieces, ";\n");
24252
24253   switch (AsmPieces.size()) {
24254   default: return false;
24255   case 1:
24256     // FIXME: this should verify that we are targeting a 486 or better.  If not,
24257     // we will turn this bswap into something that will be lowered to logical
24258     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
24259     // lower so don't worry about this.
24260     // bswap $0
24261     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
24262         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
24263         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
24264         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
24265         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
24266         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
24267       // No need to check constraints, nothing other than the equivalent of
24268       // "=r,0" would be valid here.
24269       return IntrinsicLowering::LowerToByteSwap(CI);
24270     }
24271
24272     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
24273     if (CI->getType()->isIntegerTy(16) &&
24274         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24275         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
24276          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
24277       AsmPieces.clear();
24278       const std::string &ConstraintsStr = IA->getConstraintString();
24279       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24280       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24281       if (clobbersFlagRegisters(AsmPieces))
24282         return IntrinsicLowering::LowerToByteSwap(CI);
24283     }
24284     break;
24285   case 3:
24286     if (CI->getType()->isIntegerTy(32) &&
24287         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
24288         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
24289         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
24290         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
24291       AsmPieces.clear();
24292       const std::string &ConstraintsStr = IA->getConstraintString();
24293       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
24294       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
24295       if (clobbersFlagRegisters(AsmPieces))
24296         return IntrinsicLowering::LowerToByteSwap(CI);
24297     }
24298
24299     if (CI->getType()->isIntegerTy(64)) {
24300       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
24301       if (Constraints.size() >= 2 &&
24302           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
24303           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
24304         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
24305         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
24306             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
24307             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
24308           return IntrinsicLowering::LowerToByteSwap(CI);
24309       }
24310     }
24311     break;
24312   }
24313   return false;
24314 }
24315
24316 /// getConstraintType - Given a constraint letter, return the type of
24317 /// constraint it is for this target.
24318 X86TargetLowering::ConstraintType
24319 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
24320   if (Constraint.size() == 1) {
24321     switch (Constraint[0]) {
24322     case 'R':
24323     case 'q':
24324     case 'Q':
24325     case 'f':
24326     case 't':
24327     case 'u':
24328     case 'y':
24329     case 'x':
24330     case 'Y':
24331     case 'l':
24332       return C_RegisterClass;
24333     case 'a':
24334     case 'b':
24335     case 'c':
24336     case 'd':
24337     case 'S':
24338     case 'D':
24339     case 'A':
24340       return C_Register;
24341     case 'I':
24342     case 'J':
24343     case 'K':
24344     case 'L':
24345     case 'M':
24346     case 'N':
24347     case 'G':
24348     case 'C':
24349     case 'e':
24350     case 'Z':
24351       return C_Other;
24352     default:
24353       break;
24354     }
24355   }
24356   return TargetLowering::getConstraintType(Constraint);
24357 }
24358
24359 /// Examine constraint type and operand type and determine a weight value.
24360 /// This object must already have been set up with the operand type
24361 /// and the current alternative constraint selected.
24362 TargetLowering::ConstraintWeight
24363   X86TargetLowering::getSingleConstraintMatchWeight(
24364     AsmOperandInfo &info, const char *constraint) const {
24365   ConstraintWeight weight = CW_Invalid;
24366   Value *CallOperandVal = info.CallOperandVal;
24367     // If we don't have a value, we can't do a match,
24368     // but allow it at the lowest weight.
24369   if (!CallOperandVal)
24370     return CW_Default;
24371   Type *type = CallOperandVal->getType();
24372   // Look at the constraint type.
24373   switch (*constraint) {
24374   default:
24375     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
24376   case 'R':
24377   case 'q':
24378   case 'Q':
24379   case 'a':
24380   case 'b':
24381   case 'c':
24382   case 'd':
24383   case 'S':
24384   case 'D':
24385   case 'A':
24386     if (CallOperandVal->getType()->isIntegerTy())
24387       weight = CW_SpecificReg;
24388     break;
24389   case 'f':
24390   case 't':
24391   case 'u':
24392     if (type->isFloatingPointTy())
24393       weight = CW_SpecificReg;
24394     break;
24395   case 'y':
24396     if (type->isX86_MMXTy() && Subtarget->hasMMX())
24397       weight = CW_SpecificReg;
24398     break;
24399   case 'x':
24400   case 'Y':
24401     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
24402         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
24403       weight = CW_Register;
24404     break;
24405   case 'I':
24406     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
24407       if (C->getZExtValue() <= 31)
24408         weight = CW_Constant;
24409     }
24410     break;
24411   case 'J':
24412     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24413       if (C->getZExtValue() <= 63)
24414         weight = CW_Constant;
24415     }
24416     break;
24417   case 'K':
24418     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24419       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
24420         weight = CW_Constant;
24421     }
24422     break;
24423   case 'L':
24424     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24425       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
24426         weight = CW_Constant;
24427     }
24428     break;
24429   case 'M':
24430     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24431       if (C->getZExtValue() <= 3)
24432         weight = CW_Constant;
24433     }
24434     break;
24435   case 'N':
24436     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24437       if (C->getZExtValue() <= 0xff)
24438         weight = CW_Constant;
24439     }
24440     break;
24441   case 'G':
24442   case 'C':
24443     if (isa<ConstantFP>(CallOperandVal)) {
24444       weight = CW_Constant;
24445     }
24446     break;
24447   case 'e':
24448     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24449       if ((C->getSExtValue() >= -0x80000000LL) &&
24450           (C->getSExtValue() <= 0x7fffffffLL))
24451         weight = CW_Constant;
24452     }
24453     break;
24454   case 'Z':
24455     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
24456       if (C->getZExtValue() <= 0xffffffff)
24457         weight = CW_Constant;
24458     }
24459     break;
24460   }
24461   return weight;
24462 }
24463
24464 /// LowerXConstraint - try to replace an X constraint, which matches anything,
24465 /// with another that has more specific requirements based on the type of the
24466 /// corresponding operand.
24467 const char *X86TargetLowering::
24468 LowerXConstraint(EVT ConstraintVT) const {
24469   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
24470   // 'f' like normal targets.
24471   if (ConstraintVT.isFloatingPoint()) {
24472     if (Subtarget->hasSSE2())
24473       return "Y";
24474     if (Subtarget->hasSSE1())
24475       return "x";
24476   }
24477
24478   return TargetLowering::LowerXConstraint(ConstraintVT);
24479 }
24480
24481 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
24482 /// vector.  If it is invalid, don't add anything to Ops.
24483 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
24484                                                      std::string &Constraint,
24485                                                      std::vector<SDValue>&Ops,
24486                                                      SelectionDAG &DAG) const {
24487   SDValue Result;
24488
24489   // Only support length 1 constraints for now.
24490   if (Constraint.length() > 1) return;
24491
24492   char ConstraintLetter = Constraint[0];
24493   switch (ConstraintLetter) {
24494   default: break;
24495   case 'I':
24496     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24497       if (C->getZExtValue() <= 31) {
24498         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
24499         break;
24500       }
24501     }
24502     return;
24503   case 'J':
24504     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24505       if (C->getZExtValue() <= 63) {
24506         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
24507         break;
24508       }
24509     }
24510     return;
24511   case 'K':
24512     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24513       if (isInt<8>(C->getSExtValue())) {
24514         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
24515         break;
24516       }
24517     }
24518     return;
24519   case 'L':
24520     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24521       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
24522           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
24523         Result = DAG.getTargetConstant(C->getSExtValue(), Op.getValueType());
24524         break;
24525       }
24526     }
24527     return;
24528   case 'M':
24529     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24530       if (C->getZExtValue() <= 3) {
24531         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
24532         break;
24533       }
24534     }
24535     return;
24536   case 'N':
24537     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24538       if (C->getZExtValue() <= 255) {
24539         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
24540         break;
24541       }
24542     }
24543     return;
24544   case 'O':
24545     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24546       if (C->getZExtValue() <= 127) {
24547         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
24548         break;
24549       }
24550     }
24551     return;
24552   case 'e': {
24553     // 32-bit signed value
24554     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24555       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
24556                                            C->getSExtValue())) {
24557         // Widen to 64 bits here to get it sign extended.
24558         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
24559         break;
24560       }
24561     // FIXME gcc accepts some relocatable values here too, but only in certain
24562     // memory models; it's complicated.
24563     }
24564     return;
24565   }
24566   case 'Z': {
24567     // 32-bit unsigned value
24568     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
24569       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
24570                                            C->getZExtValue())) {
24571         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
24572         break;
24573       }
24574     }
24575     // FIXME gcc accepts some relocatable values here too, but only in certain
24576     // memory models; it's complicated.
24577     return;
24578   }
24579   case 'i': {
24580     // Literal immediates are always ok.
24581     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
24582       // Widen to 64 bits here to get it sign extended.
24583       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
24584       break;
24585     }
24586
24587     // In any sort of PIC mode addresses need to be computed at runtime by
24588     // adding in a register or some sort of table lookup.  These can't
24589     // be used as immediates.
24590     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
24591       return;
24592
24593     // If we are in non-pic codegen mode, we allow the address of a global (with
24594     // an optional displacement) to be used with 'i'.
24595     GlobalAddressSDNode *GA = nullptr;
24596     int64_t Offset = 0;
24597
24598     // Match either (GA), (GA+C), (GA+C1+C2), etc.
24599     while (1) {
24600       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
24601         Offset += GA->getOffset();
24602         break;
24603       } else if (Op.getOpcode() == ISD::ADD) {
24604         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
24605           Offset += C->getZExtValue();
24606           Op = Op.getOperand(0);
24607           continue;
24608         }
24609       } else if (Op.getOpcode() == ISD::SUB) {
24610         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
24611           Offset += -C->getZExtValue();
24612           Op = Op.getOperand(0);
24613           continue;
24614         }
24615       }
24616
24617       // Otherwise, this isn't something we can handle, reject it.
24618       return;
24619     }
24620
24621     const GlobalValue *GV = GA->getGlobal();
24622     // If we require an extra load to get this address, as in PIC mode, we
24623     // can't accept it.
24624     if (isGlobalStubReference(
24625             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
24626       return;
24627
24628     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
24629                                         GA->getValueType(0), Offset);
24630     break;
24631   }
24632   }
24633
24634   if (Result.getNode()) {
24635     Ops.push_back(Result);
24636     return;
24637   }
24638   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
24639 }
24640
24641 std::pair<unsigned, const TargetRegisterClass *>
24642 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
24643                                                 const std::string &Constraint,
24644                                                 MVT VT) const {
24645   // First, see if this is a constraint that directly corresponds to an LLVM
24646   // register class.
24647   if (Constraint.size() == 1) {
24648     // GCC Constraint Letters
24649     switch (Constraint[0]) {
24650     default: break;
24651       // TODO: Slight differences here in allocation order and leaving
24652       // RIP in the class. Do they matter any more here than they do
24653       // in the normal allocation?
24654     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
24655       if (Subtarget->is64Bit()) {
24656         if (VT == MVT::i32 || VT == MVT::f32)
24657           return std::make_pair(0U, &X86::GR32RegClass);
24658         if (VT == MVT::i16)
24659           return std::make_pair(0U, &X86::GR16RegClass);
24660         if (VT == MVT::i8 || VT == MVT::i1)
24661           return std::make_pair(0U, &X86::GR8RegClass);
24662         if (VT == MVT::i64 || VT == MVT::f64)
24663           return std::make_pair(0U, &X86::GR64RegClass);
24664         break;
24665       }
24666       // 32-bit fallthrough
24667     case 'Q':   // Q_REGS
24668       if (VT == MVT::i32 || VT == MVT::f32)
24669         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
24670       if (VT == MVT::i16)
24671         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
24672       if (VT == MVT::i8 || VT == MVT::i1)
24673         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
24674       if (VT == MVT::i64)
24675         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
24676       break;
24677     case 'r':   // GENERAL_REGS
24678     case 'l':   // INDEX_REGS
24679       if (VT == MVT::i8 || VT == MVT::i1)
24680         return std::make_pair(0U, &X86::GR8RegClass);
24681       if (VT == MVT::i16)
24682         return std::make_pair(0U, &X86::GR16RegClass);
24683       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
24684         return std::make_pair(0U, &X86::GR32RegClass);
24685       return std::make_pair(0U, &X86::GR64RegClass);
24686     case 'R':   // LEGACY_REGS
24687       if (VT == MVT::i8 || VT == MVT::i1)
24688         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
24689       if (VT == MVT::i16)
24690         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
24691       if (VT == MVT::i32 || !Subtarget->is64Bit())
24692         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
24693       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
24694     case 'f':  // FP Stack registers.
24695       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
24696       // value to the correct fpstack register class.
24697       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
24698         return std::make_pair(0U, &X86::RFP32RegClass);
24699       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
24700         return std::make_pair(0U, &X86::RFP64RegClass);
24701       return std::make_pair(0U, &X86::RFP80RegClass);
24702     case 'y':   // MMX_REGS if MMX allowed.
24703       if (!Subtarget->hasMMX()) break;
24704       return std::make_pair(0U, &X86::VR64RegClass);
24705     case 'Y':   // SSE_REGS if SSE2 allowed
24706       if (!Subtarget->hasSSE2()) break;
24707       // FALL THROUGH.
24708     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
24709       if (!Subtarget->hasSSE1()) break;
24710
24711       switch (VT.SimpleTy) {
24712       default: break;
24713       // Scalar SSE types.
24714       case MVT::f32:
24715       case MVT::i32:
24716         return std::make_pair(0U, &X86::FR32RegClass);
24717       case MVT::f64:
24718       case MVT::i64:
24719         return std::make_pair(0U, &X86::FR64RegClass);
24720       // Vector types.
24721       case MVT::v16i8:
24722       case MVT::v8i16:
24723       case MVT::v4i32:
24724       case MVT::v2i64:
24725       case MVT::v4f32:
24726       case MVT::v2f64:
24727         return std::make_pair(0U, &X86::VR128RegClass);
24728       // AVX types.
24729       case MVT::v32i8:
24730       case MVT::v16i16:
24731       case MVT::v8i32:
24732       case MVT::v4i64:
24733       case MVT::v8f32:
24734       case MVT::v4f64:
24735         return std::make_pair(0U, &X86::VR256RegClass);
24736       case MVT::v8f64:
24737       case MVT::v16f32:
24738       case MVT::v16i32:
24739       case MVT::v8i64:
24740         return std::make_pair(0U, &X86::VR512RegClass);
24741       }
24742       break;
24743     }
24744   }
24745
24746   // Use the default implementation in TargetLowering to convert the register
24747   // constraint into a member of a register class.
24748   std::pair<unsigned, const TargetRegisterClass*> Res;
24749   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
24750
24751   // Not found as a standard register?
24752   if (!Res.second) {
24753     // Map st(0) -> st(7) -> ST0
24754     if (Constraint.size() == 7 && Constraint[0] == '{' &&
24755         tolower(Constraint[1]) == 's' &&
24756         tolower(Constraint[2]) == 't' &&
24757         Constraint[3] == '(' &&
24758         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
24759         Constraint[5] == ')' &&
24760         Constraint[6] == '}') {
24761
24762       Res.first = X86::FP0+Constraint[4]-'0';
24763       Res.second = &X86::RFP80RegClass;
24764       return Res;
24765     }
24766
24767     // GCC allows "st(0)" to be called just plain "st".
24768     if (StringRef("{st}").equals_lower(Constraint)) {
24769       Res.first = X86::FP0;
24770       Res.second = &X86::RFP80RegClass;
24771       return Res;
24772     }
24773
24774     // flags -> EFLAGS
24775     if (StringRef("{flags}").equals_lower(Constraint)) {
24776       Res.first = X86::EFLAGS;
24777       Res.second = &X86::CCRRegClass;
24778       return Res;
24779     }
24780
24781     // 'A' means EAX + EDX.
24782     if (Constraint == "A") {
24783       Res.first = X86::EAX;
24784       Res.second = &X86::GR32_ADRegClass;
24785       return Res;
24786     }
24787     return Res;
24788   }
24789
24790   // Otherwise, check to see if this is a register class of the wrong value
24791   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
24792   // turn into {ax},{dx}.
24793   if (Res.second->hasType(VT))
24794     return Res;   // Correct type already, nothing to do.
24795
24796   // All of the single-register GCC register classes map their values onto
24797   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
24798   // really want an 8-bit or 32-bit register, map to the appropriate register
24799   // class and return the appropriate register.
24800   if (Res.second == &X86::GR16RegClass) {
24801     if (VT == MVT::i8 || VT == MVT::i1) {
24802       unsigned DestReg = 0;
24803       switch (Res.first) {
24804       default: break;
24805       case X86::AX: DestReg = X86::AL; break;
24806       case X86::DX: DestReg = X86::DL; break;
24807       case X86::CX: DestReg = X86::CL; break;
24808       case X86::BX: DestReg = X86::BL; break;
24809       }
24810       if (DestReg) {
24811         Res.first = DestReg;
24812         Res.second = &X86::GR8RegClass;
24813       }
24814     } else if (VT == MVT::i32 || VT == MVT::f32) {
24815       unsigned DestReg = 0;
24816       switch (Res.first) {
24817       default: break;
24818       case X86::AX: DestReg = X86::EAX; break;
24819       case X86::DX: DestReg = X86::EDX; break;
24820       case X86::CX: DestReg = X86::ECX; break;
24821       case X86::BX: DestReg = X86::EBX; break;
24822       case X86::SI: DestReg = X86::ESI; break;
24823       case X86::DI: DestReg = X86::EDI; break;
24824       case X86::BP: DestReg = X86::EBP; break;
24825       case X86::SP: DestReg = X86::ESP; break;
24826       }
24827       if (DestReg) {
24828         Res.first = DestReg;
24829         Res.second = &X86::GR32RegClass;
24830       }
24831     } else if (VT == MVT::i64 || VT == MVT::f64) {
24832       unsigned DestReg = 0;
24833       switch (Res.first) {
24834       default: break;
24835       case X86::AX: DestReg = X86::RAX; break;
24836       case X86::DX: DestReg = X86::RDX; break;
24837       case X86::CX: DestReg = X86::RCX; break;
24838       case X86::BX: DestReg = X86::RBX; break;
24839       case X86::SI: DestReg = X86::RSI; break;
24840       case X86::DI: DestReg = X86::RDI; break;
24841       case X86::BP: DestReg = X86::RBP; break;
24842       case X86::SP: DestReg = X86::RSP; break;
24843       }
24844       if (DestReg) {
24845         Res.first = DestReg;
24846         Res.second = &X86::GR64RegClass;
24847       }
24848     }
24849   } else if (Res.second == &X86::FR32RegClass ||
24850              Res.second == &X86::FR64RegClass ||
24851              Res.second == &X86::VR128RegClass ||
24852              Res.second == &X86::VR256RegClass ||
24853              Res.second == &X86::FR32XRegClass ||
24854              Res.second == &X86::FR64XRegClass ||
24855              Res.second == &X86::VR128XRegClass ||
24856              Res.second == &X86::VR256XRegClass ||
24857              Res.second == &X86::VR512RegClass) {
24858     // Handle references to XMM physical registers that got mapped into the
24859     // wrong class.  This can happen with constraints like {xmm0} where the
24860     // target independent register mapper will just pick the first match it can
24861     // find, ignoring the required type.
24862
24863     if (VT == MVT::f32 || VT == MVT::i32)
24864       Res.second = &X86::FR32RegClass;
24865     else if (VT == MVT::f64 || VT == MVT::i64)
24866       Res.second = &X86::FR64RegClass;
24867     else if (X86::VR128RegClass.hasType(VT))
24868       Res.second = &X86::VR128RegClass;
24869     else if (X86::VR256RegClass.hasType(VT))
24870       Res.second = &X86::VR256RegClass;
24871     else if (X86::VR512RegClass.hasType(VT))
24872       Res.second = &X86::VR512RegClass;
24873   }
24874
24875   return Res;
24876 }
24877
24878 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
24879                                             Type *Ty) const {
24880   // Scaling factors are not free at all.
24881   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
24882   // will take 2 allocations in the out of order engine instead of 1
24883   // for plain addressing mode, i.e. inst (reg1).
24884   // E.g.,
24885   // vaddps (%rsi,%drx), %ymm0, %ymm1
24886   // Requires two allocations (one for the load, one for the computation)
24887   // whereas:
24888   // vaddps (%rsi), %ymm0, %ymm1
24889   // Requires just 1 allocation, i.e., freeing allocations for other operations
24890   // and having less micro operations to execute.
24891   //
24892   // For some X86 architectures, this is even worse because for instance for
24893   // stores, the complex addressing mode forces the instruction to use the
24894   // "load" ports instead of the dedicated "store" port.
24895   // E.g., on Haswell:
24896   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
24897   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
24898   if (isLegalAddressingMode(AM, Ty))
24899     // Scale represents reg2 * scale, thus account for 1
24900     // as soon as we use a second register.
24901     return AM.Scale != 0;
24902   return -1;
24903 }
24904
24905 bool X86TargetLowering::isTargetFTOL() const {
24906   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
24907 }